(57)【要約】      （修正有）【課題】基板が割れることなくかつ、反ることなく基板の厚さを薄くすることができる半導体装置の製造方法を提供すること。【解決手段】素子部Ａが形成されたｎ＋半導体層１０ａ上の素子部Ａ上にソース電極１６及びゲート取り出し電極を形成することで半導体素子基板１８を形成し、この半導体素子基板１８のソース電極１６及びゲート取り出し電極が形成されない箇所の表面からｎ＋半導体層１０ａの所望の深さまで、それぞれの素子を分離するように格子状の溝２５を設け、この溝２５及び、ソース電極１６及びゲート取り出し電極が形成された各素子の間を樹脂３５で充填し、樹脂３５が充填された状態でｎ＋半導体層１０ａの裏面を所望の厚さに研磨し、この研磨されたｎ＋半導体層１０ａのそれぞれの素子部Ａに対応する箇所にドレイン電極２０を形成し、これらのドレイン電極２０をダイシングテープ３６に貼り付けて樹脂３５が充填された箇所をダイシングする。【選択図】図４Ｆ
2010123731.tif 000002
【特許請求の範囲】
【請求項１】
高濃度半導体層上に複数の素子部を形成し、さらにこれらの素子部上にそれぞれ第１の主電極と制御電極とを形成することにより半導体素子基板を形成する工程と、
この工程により形成された前記半導体素子基板の前記高濃度半導体層表面に、高濃度イオン層を形成する工程と、
この高濃度イオン層が形成された前記半導体素子基板に、前記高濃度イオン層を貫通する深さで、前記素子部をそれぞれ分離するように格子状の溝を形成する工程と、
この溝が形成された前記半導体素子基板の前記第１の主電極及び前記制御電極上に、それぞれ第１の半田層を形成する工程と、
これらの第１の半田層を介して、前記溝が形成された前記半導体素子基板のそれぞれの前記第１の主電極及び前記制御電極と支持基板とを圧接する工程と、
この圧接された状態で全体を加熱することで、前記溝が形成された前記半導体素子基板のそれぞれの前記第１の主電極及び前記制御電極と前記支持基板とを接続すると共に、前記高濃度半導体層と前記高濃度イオン層との境界面にへき開面を形成する工程と、
このへき開面が形成された状態で全体を冷却することで、前記へき開面より分離された前記高濃度半導体層を除去する工程と、
この工程により形成された薄い高濃度半導体層の裏面の、ぞれぞれの前記素子部に対応する箇所に、それぞれ第２の主電極を形成する工程と、
これらの第２の主電極上に、それぞれ前記第１の半田層の融点より高い融点の第２の半田層を形成する工程と、
これらの第２の半田層を介して、それぞれの前記素子部の前記第２の主電極と補強電極とを圧接する工程と、
この圧接された状態で全体を前記第２の半田層の融点よりも高温に加熱することで、それぞれの前記素子部の前記第２の主電極と前記補強電極とを接続する工程と、
全体を前記第１の半田層の融点以上、前記第２の半田層の融点未満に冷却することで、それぞれの前記素子部の前記第１の半田層から前記支持基板を除去することを特徴とする半導体装置の製造方法。
【請求項２】
高濃度半導体層上に複数の素子部を形成し、さらにこれらの素子部上にそれぞれ厚さ５０μｍ以上の第１の主電極と制御電極とを形成することにより半導体素子基板を形成する工程と、
この工程により形成された前記半導体素子基板に、前記高濃度半導体層に達する深さで、前記素子部をそれぞれ分離するように格子状の溝を形成する工程と、
この溝及び、前記第１の主電極と前記制御電極とがそれぞれ形成された素子部の間に樹脂層を充填する工程と、
この樹脂層が充填された前記半導体素子基板の前記高濃度半導体層の裏面を、前記樹脂層が露出するまで研磨する工程と、
この工程により薄く形成された前記高濃度半導体層の裏面の、それぞれ前記素子部に対応する箇所に、それぞれ厚さ５０μｍ以上の第２の主電極を形成する工程と、
これらの第２の主電極の表面をダイシングテープに貼り付けて前記樹脂層をダイシングすることを特徴とする半導体装置の製造方法。
【請求項３】
高濃度半導体層上に複数の素子部を形成する工程と、
この複数の素子部が形成された前記高濃度半導体層に、前記高濃度半導体層に達する深さで、前記素子部をそれぞれ分離するように格子状の溝を形成する工程と、
この溝が形成された前記高濃度半導体層のそれぞれの前記素子部上に、厚さ５０μｍ以上の第１の主電極と制御電極とが接合部で接続された板状の電極を形成することにより半導体素子基板を形成する工程と、
この工程により形成された前記半導体素子基板に形成された前記溝及び、前記板状の電極が形成されたそれぞれの前記素子部の間に樹脂層を充填する工程と、
この樹脂層が充填された前記半導体素子基板の前記高濃度半導体層の裏面を、前記樹脂層が露出するまで研磨する工程と、
この工程により薄く形成された前記高濃度半導体層の裏面の、それぞれの前記素子部に対応する箇所にそれぞれ厚さ５０μｍ以上の第２の主電極を形成する工程と、
これらの第２の主電極の表面をダイシングテープに貼り付けて前記樹脂層及び、前記板状の電極の前記接合部をダイシングすることを特徴とする半導体装置の製造方法。
【請求項４】
高濃度半導体層上に複数の素子部を形成し、さらにこれらの素子部上にそれぞれ第１の主電極と制御電極とを形成することにより半導体素子基板を形成する工程と、
この工程により形成された前記半導体素子基板の表面外周上にリング状の支持リングを貼り付ける工程と、
この支持リングが貼り付けられた前記半導体素子基板の前記高濃度半導体層の裏面を研磨する工程と、
この工程により薄く形成された前記高濃度半導体層の裏面に、厚さ５０μｍ以上の第２の主電極を形成する工程と、
この第２の主電極表面をダイシングテープに貼り付けてそれぞれの前記素子部を分離するようにダイシングすることを特徴とする半導体装置の製造方法。
【請求項５】
へき開若しくは研磨により形成された薄い前記高濃度半導体層は、５０μｍ以下の厚さに形成されることを特徴とする請求項1乃至請求項４のいづれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板の厚さを薄くすることができる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来のトレンチゲート型パワーＭＯＳＦＥＴは、高濃度のｎ＋半導体層の表面上にドリフト層である低濃度のｎ−層がエピタキシャル成長で数μｍ形成された半導体基板上に、ｐベース層が形成されている。このｐベース層を貫通し、ｎ−層に達する領域にはトレンチゲートが形成される。このトレンチゲートには、ゲート電極として機能するＰｏｌｙ−Ｓｉが埋設されている。また、ｐベース層の表面において、Ｐｏｌｙ−Ｓｉに対向する領域にはｎ＋ソース層が形成されている。そして、ｎ＋ソース層が形成されたｐベース層の表面にはソース電極が形成され、また、半導体基板のｎ＋半導体層の裏面には、ドレイン電極が形成されている。さらに、ソース電極が形成された半導体基板の表面には絶縁膜を介してゲート取り出し電極が形成されている。
【０００３】
上述のパワーＭＯＳＦＥＴのオン抵抗は、半導体基板及びチャネルが有するそれぞれの抵抗の合計で決まる。しかし、近年、半導体基板が有するドリフト層及びチャネルの抵抗はそれぞれ低抵抗化されつつあり、オン抵抗は、半導体基板の高濃度層の抵抗に大きく依存するようになった。
【０００４】
ここで、半導体基板の高濃度層の抵抗は、層の厚さに依存し、厚さが薄い程、抵抗は低くなる。従って、従来は、半導体基板の裏面にドレイン電極を形成する前に、基板の高濃度層を裏面から８０〜１００μｍ程度の厚さまで研削して低オン抵抗化を実現していた（特許文献１参照）。
【０００５】
しかし、高濃度半導体層を例えば８０μｍ以下の厚さまで薄くすると、ハンドリング時に基板が割れる、基板が反る等の問題が発生するため、従来は所望の低オン抵抗を実現する程度に半導体基板の高濃度層を薄くすることは出来なかった。従って、従来のトレンチゲート型パワーＭＯＳＦＥＴは、オン抵抗が高く、熱抵抗も高いという問題があった。定格電圧が３０Ｖ級の従来のトレンチゲート型パワーＭＯＳＦＥＴでは、研磨前のｎ＋半導体層の厚さは６００μｍ程度、ｎ−層は数μｍ程度である。そして、研削後のｎ＋半導体層の厚さは１００μｍ程度であった。
【特許文献１】特開２００４−７１８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、基板が割れることなくかつ、基板が反ることなく基板の厚さを薄くすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、高濃度半導体層上に複数の素子部を形成し、さらにこれらの素子部上にそれぞれ第１の主電極と制御電極とを形成することにより半導体素子基板を形成する工程と、この工程により形成された前記半導体素子基板の前記高濃度半導体層表面に、高濃度イオン層を形成する工程と、この高濃度イオン層が形成された前記半導体素子基板に、前記高濃度イオン層を貫通する深さで、前記素子部をそれぞれ分離するように格子状の溝を形成する工程と、この溝が形成された前記半導体素子基板の前記第１の主電極及び前記制御電極上に、それぞれ第１の半田層を形成する工程と、これらの第１の半田層を介して、前記溝が形成された前記半導体素子基板のそれぞれの前記第１の主電極及び前記制御電極と支持基板とを圧接する工程と、この圧接された状態で全体を加熱することで、前記溝が形成された前記半導体素子基板のそれぞれの前記第１の主電極及び前記制御電極と前記支持基板とを接続すると共に、前記高濃度半導体層と前記高濃度イオン層との境界面にへき開面を形成する工程と、このへき開面が形成された状態で全体を冷却することで、前記へき開面より分離された前記高濃度半導体層を除去する工程と、この工程により形成された薄い高濃度半導体層の裏面の、ぞれぞれの前記素子部に対応する箇所に、それぞれ第２の主電極を形成する工程と、これらの第２の主電極上に、それぞれ前記第１の半田層の融点より高い融点の第２の半田層を形成する工程と、これらの第２の半田層を介して、それぞれの前記素子部の前記第２の主電極と補強電極とを圧接する工程と、この圧接された状態で全体を前記第２の半田層の融点よりも高温に加熱することで、それぞれの前記素子部の前記第２の主電極と前記補強電極とを接続する工程と、全体を前記第１の半田層の融点以上、前記第２の半田層の融点未満に冷却することで、それぞれの前記素子部の前記第１の半田層から前記支持基板を除去することを特徴とする方法である。
【０００８】
また、本発明の半導体装置の製造方法は、高濃度半導体層上に複数の素子部を形成し、さらにこれらの素子部上にそれぞれ厚さ５０μｍ以上の第１の主電極と制御電極とを形成することにより半導体素子基板を形成する工程と、この工程により形成された前記半導体素子基板に、前記高濃度半導体層に達する深さで、前記素子部をそれぞれ分離するように格子状の溝を形成する工程と、この溝及び、前記第１の主電極と前記制御電極とがそれぞれ形成された素子部の間に樹脂層を充填する工程と、この樹脂層が充填された前記半導体素子基板の前記高濃度半導体層の裏面を、前記樹脂層が露出するまで研磨する工程と、この工程により薄く形成された前記高濃度半導体層の裏面の、それぞれ前記素子部に対応する箇所に、それぞれ厚さ５０μｍ以上の第２の主電極を形成する工程と、これらの第２の主電極の表面をダイシングテープに貼り付けて前記樹脂層をダイシングすることを特徴とする方法である。
【０００９】
また、本発明の半導体装置の製造方法は、高濃度半導体層上に複数の素子部を形成する工程と、この複数の素子部が形成された前記高濃度半導体層に、前記高濃度半導体層に達する深さで、前記素子部をそれぞれ分離するように格子状の溝を形成する工程と、この溝が形成された前記高濃度半導体層のそれぞれの前記素子部上に、厚さ５０μｍ以上の第１の主電極と制御電極とが接合部で接続された板状の電極を形成することにより半導体素子基板を形成する工程と、この工程により形成された前記半導体素子基板に形成された前記溝及び、前記板状の電極が形成されたそれぞれの前記素子部の間に樹脂層を充填する工程と、この樹脂層が充填された前記半導体素子基板の前記高濃度半導体層の裏面を、前記樹脂層が露出するまで研磨する工程と、この工程により薄く形成された前記高濃度半導体層の裏面の、それぞれの前記素子部に対応する箇所にそれぞれ厚さ５０μｍ以上の第２の主電極を形成する工程と、これらの第２の主電極の表面をダイシングテープに貼り付けて前記樹脂層及び、前記板状の電極の前記接合部をダイシングすることを特徴とする方法である。
【００１０】
また、本発明の半導体装置の製造方法は、高濃度半導体層上に複数の素子部を形成し、さらにこれらの素子部上にそれぞれ第１の主電極と制御電極とを形成することにより半導体素子基板を形成する工程と、この工程により形成された前記半導体素子基板の表面外周上にリング状の支持リングを貼り付ける工程と、この支持リングが貼り付けられた前記半導体素子基板の前記高濃度半導体層の裏面を研磨する工程と、この工程により薄く形成された前記高濃度半導体層の裏面に、厚さ５０μｍ以上の第２の主電極を形成する工程と、この第２の主電極表面をダイシングテープに貼り付けてそれぞれの前記素子部を分離するようにダイシングすることを特徴とする方法である。
【発明の効果】
【００１１】
本発明によれば、基板が割れることなくかつ、基板が反ることなく基板の厚さを薄くすることができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施形態に係る半導体装置を、図面を参照して詳細に説明する。
【００１３】
図１Ａは、本実施形態に係る半導体装置の一例として、トレンチゲート型パワーＭＯＳＦＥＴの基板を示す上面図であり、図１Ｂは、図１Ａの破線Ａ−Ａ´に沿った一部の構造断面図である。なお、図１Ａにおいては、後述する第１の半田層は、省略して示している。
【００１４】
図１Ｂに示すように、トレンチゲート型パワーＭＯＳＦＥＴは、厚さがおよそ５０μｍ程度で、例えばシリコンからなる高濃度のｎ＋半導体層１０ａ上に、ドリフト層である低濃度のｎ−層１０ｂがエピタキシャル成長で形成された半導体基板１０上に、ｐベース層１１が形成されている。このｐベース層１１を貫通し、ｎ−層１０ｂに達する領域にはトレンチゲート１２が形成される。このトレンチゲート１２は、ゲート電極１３として機能するＰｏｌｙ−Ｓｉが絶縁膜１４を介して埋設されたものである。また、ｐベース層１１の表面において、ゲート電極１３に対向する領域にはｎ＋ソース層１５が形成されている。そして、ｎ＋ソース層１５が形成されたｐベース層１１の表面には、図１Ａに示すようにバリアメタル（図示せず）を介してソース電極１６及びゲート取り出し電極１７が形成されている。このように高濃度のｎ＋半導体層１０ａと、このｎ＋半導体層１０ａ上に形成されたｎ−層１０ｂ、ｐベース層１１、トレンチゲート１２及びｎ＋ソース層１５からなる素子部Ａと、これらの素子部Ａ上にそれぞれ形成されたソース電極１６及びゲート取り出し電極１７と、によって半導体素子基板１８が形成されている。この半導体素子基板１８のそれぞれのソース電極１６及びゲート取り出し電極１７上には、第１の半田層１９が形成されている。また、半導体基板１０の裏面には、ドレイン電極２０が形成されており、このドレイン電極２０の表面には、第２の半田層２１を介して補強電極２２が形成されている。
【００１５】
以下、上述のトレンチゲート型パワーＭＯＳＦＥＴの製造方法について、図面を参照して詳細に説明する。
【００１６】
（第１の実施形態）
第１の実施形態に係る半導体装置の製造方法について、図２Ａ乃至図２Ｉを参照して説明する。なお、図２Ａ乃至図２Ｉに示す各図において、Ａは、図１に示す素子部Ａを示す。
【００１７】
まず、図２Ａに示すように、ｎ＋半導体層１０ａ上に上述した素子部Ａが複数形成され、さらにそれぞれの素子部Ａ上に、図１Ａに示すようなソース電極１６及びゲート取り出し電極１７がパターニングにより形成され、半導体素子基板１８が形成される。そして、この半導体素子基板１８に水素イオンを注入し、ｎ＋半導体層１０ａの表面近傍に、高濃度イオン層２４を形成する。この高濃度イオン層２４の深さは、本実施形態においては素子部Ａの表面から５０μｍであるが、この深さに限定されるものではなく、例えばこれより浅くてもよい。
【００１８】
次に、ソース電極１６及びゲート取り出し電極１７上に、絶縁性の樹脂を塗布した後に、ソース電極１６及びゲート取り出し電極１７が露出するように開口を形成し、この開口に図２Ｂに示すように第１の半田層１９を形成する。さらに、素子部Ａを個々に分離するように格子状の溝２５を設ける。この溝２５は、高濃度イオン層２４を貫通し、ｎ＋半導体層１０ａに到達する深さまで設ける。
【００１９】
次に、図２Ｃに示すように、ｎ＋半導体層１０ａ上に形成された素子部Ａ上のソース電極１６及びゲート取り出し電極１７上に、第１の半田層１９を介して支持基板２６を圧接して加熱する。この圧接して加熱する工程では、支持基板２６と半導体素子基板１８とが、ソース電極１６及びゲート取出し電極１７上の第１の半田層１９によって接続される。このとき、加熱温度を５００℃程度にすると、高濃度イオン層２４に沿ってへき開面が形成される。ここで、支持基板２６は、表面が半田の濡れ性に優れた材質であればよく、例えばＣｕ等である。また、支持基板２６は、単材質のものでもよく、例えば、シリコン、セラミック、ガラス等の絶縁性の材質にＣｕ等をコーティングしたものであってもよい。特に支持基板２６として、ガラス基板を利用することにより、後述する素子部Ａが形成されたｎ＋半導体層１０ａの裏面のドレイン電極２０上に補強電極２２を形成する工程において、補強電極２２の位置を透過して見ることができるため、ドレイン電極２０と補強電極２２との位置合わせを容易に行うことができる。
【００２０】
次に、図２Ｃに示した圧接加熱することで、高濃度イオン層２４に沿ってへき開面が形成された後、冷却することで、図２Ｄに示すように、へき開面から下のｎ＋半導体層１０ａは切り離され、薄いｎ＋半導体層１０ａが形成される。このとき、へき開面より上の領域は、素子部Ａ毎に分離されて支持基板２６に張り付いている。なお、へき開面から下の分離されたｎ＋半導体層１０ａは、再利用可能である。
【００２１】
次に、図２Ｅに示すように、素子部Ａが形成され、分離されたそれぞれのｎ＋半導体層１０ａの裏面に、Ｖ／Ｎｉ／Ａｕからなるドレイン電極２０を、スパッタリングまたは蒸着により形成する。そして、ドレイン電極２０を形成した後、続けてこのドレイン電極２０に第２の半田層２１を積層して形成する。この第２の半田層２１も、第１の半田層１９と同様に形成する。この第２の半田層２１の融点は、上述の第１の半田層１９の融点よりも高い。例えば、第１の半田層１９の融点が２００℃前後であるのに対し、第２の半田層２１の融点は、３００℃前後である。
【００２２】
以上のようにドレイン電極２０を形成した後、ドレイン電極２０上に例えばＣｕで図１に示すような補強電極２２を形成する。この補強電極２２は、Ｍｏ、Ｗであってもよい。このため、図２Ｆに示す補強電極ホルダー２８を用意する。この補強電極ホルダー２８はステンレスやアルミ製であり、それぞれに補強電極２２が収まり、下方に吸引孔２９が設けられた複数のポケット３０が設けられている。以下、補強電極２２の形成方法について説明する。
【００２３】
先ず、図２Ｇに示すように、補強電極ホルダー２８のポケット３０に、補強電極２２を載置する。
【００２４】
次に、図２Ｈに示すように、支持基板２６に張り付いた状態で分離された素子部Ａのそれぞれのドレイン電極２０と補強電極ホルダー２８に納めた補強電極２２とを、圧接加熱する。このとき、まず３００℃に加熱することで、第１の半田層１９、第２の半田層２１が共に溶融する。
【００２５】
次に、２００℃に温度下げることで、ドレイン電極２０に積層された第２の半田層２１は固着し、ドレイン電極２０と補強電極２２とは接続される。この状態で、補強電極ホルダー２８の吸引孔２９を負圧にして、補強電極ホルダー２８から支持基板２６を引き離すと、補強電極２２は補強電極ホルダー２８に吸着する一方で、第１の半田層１９は溶融しているため、図２Ｉに示すように、補強電極２２が接続された素子部Ａは、支持基板２６から分離される。
【００２６】
この後、温度を室温に戻すことで、図１Ｂに示すような薄厚化されたｎ＋半導体層１０ａを有するトレンチゲート型パワーＭＯＳＦＥＴを形成することができる。
【００２７】
以上に示すトレンチゲート型パワーＭＯＳＦＥＴの製造方法によれば、それぞれの素子が支持基板２６に支えられた状態で半導体基板１０を薄く形成して素子を形成した後に支持基板２６を取り外すため、ハンドリング時の基板の割れや基板の反り等の問題が発生することなく、低オン抵抗、低熱抵抗のトレンチゲート型パワーＭＯＳＦＥＴを形成することができる。
【００２８】
なお、図１Ｂに示すトレンチゲート型パワーＭＯＳＦＥＴは、図３に示すように、リードフレームでソースリード３１及びゲートリード３２をそれぞれソース電極１６またはゲート取り出し電極１７上のそれぞれの第１の半田層１９に接続し、全体を樹脂３３でモールドすることで、低オン抵抗、低熱抵抗のトレンチゲート型パワーＭＯＳＦＥＴパッケージを形成することができる。
【００２９】
（第１の実施形態の変形例）
上述の第１の実施形態において、ドレイン電極２０上に形成される補強電極２２の製造方法は、例えば以下のように形成してもよい。すなわち、図２Ｅに示す工程の後、各素子部Ａのドレイン電極２０に、例えばＴｉなどのバリアメタル層を介してＣｕをめっきすることで補強電極２２を形成してもよい。このようにドレイン電極２０上に補強電極２２が形成された状態で、図２Ｆに示す補強電極ホルダー２８のポケット３０に、補強電極２２が形成された素子を載置してもよい。
【００３０】
（第２の実施形態）
次に、本発明の他の実施形態として、第２の実施形態に係る半導体装置の製造方法について、図４Ａ乃至図４Ｆを参照して説明する。なお、図４Ａ乃至図４Ｆにそれぞれ示す構造断面図は、図１Ａの破線Ａ−Ａ´に沿った断面に相当するため、ゲート取り出し電極１７は図示しない。
【００３１】
まず、図４Ａに示すように、ｎ＋半導体層１０ａ上に複数の素子部Ａを形成し、それぞれの素子部Ａ上に、例えばＴｉ等のバリアメタル（図示せず）を介して図１Ａと同様に、ソース電極１６及びゲート取出し電極１７を形成することで、半導体素子基板１８を形成する。この、ソース電極１６及びゲート取出し電極１７は、例えばＣｕをめっきすることより５０μｍ程度の厚さで形成される。なお、図４Ａに示す点線は、後に説明する研磨工程におけるｎ＋半導体層１０ａの研磨ライン３４を示す。
【００３２】
次に、図４Ｂに示すように、半導体素子基板１８の、ソース電極１６及びゲート取り出し電極（図示せず）が形成されていない領域に、この表面から、少なくとも研磨ライン３４より深く、それぞれの素子部Ａ毎に分離するように溝２５を設ける。
【００３３】
次に、図４Ｃに示すように、溝２５及び、ソース電極１６及びゲート取出し電極（図示せず）が形成された素子部Ａの間に、モールド樹脂３５を充填する。
【００３４】
次に、図４Ｄに示すように、モールド樹脂３５が充填された状態で、ｎ＋半導体層１０ａを、この裏面から、研磨ライン３４に達するまで研磨し、薄いｎ＋半導体層１０ａを形成する。これにより、ｎ＋半導体層１０ａが薄くなるとともに、それぞれの素子がモールド樹脂３５で互いに接続された状態で分離される。
【００３５】
次に、図４Ｅに示すように、薄く形成されたｎ＋半導体層１０ａの裏面に、それぞれ厚さ５０μｍ程度のドレイン電極２０を、Ｔｉなどのバリアメタル層（図示せず）を介して、例えばＣｕ等をめっきすることにより形成する。
【００３６】
最後に、図４Ｆに示すように、それぞれのドレイン電極２０の表面をダイシングテープ３６に貼り付け、モールド樹脂３５の部分をダイシングすることで、トレンチゲート型パワーＭＯＳＦＥＴを形成することができる。
【００３７】
以上に示すトレンチゲート型パワーＭＯＳＦＥＴの製造方法によれば、それぞれの素子に形成されるソース電極１６及びゲート取り出し電極１７が十分に厚く形成されており、これらがモールド樹脂３５で接続された状態で半導体基板１０を薄く形成して素子を形成した後にダイシングするため、ハンドリング時の基板の割れや基板の反り等の問題が発生することなく、低オン抵抗、低熱抵抗のトレンチゲート型パワーＭＯＳＦＥＴを形成することができる。
【００３８】
（第２の実施形態の変形例）
上述の第２の実施形態において、図４Ａに示す工程と、図４Ｂに示す工程とは、逆であってもよい。すなわち、まず、ｎ＋半導体層１０ａ上に素子部Ａが形成された状態で、図５Ａに示すように、素子部Ａ毎に分離するように格子状の溝２５を設ける。次に、図５Ｂに示すように、溝２５で分離されたそれぞれの素子部Ａ上に、図５Ｃに示すようなソース電極１６及びゲート取出し電極１７が接合部３７で接合された板状の電極３８を形成することで、半導体素子基板１８を形成してもよい。この場合、図４Ｆに示すダイシング工程において、モールド樹脂３５とともに板状の電極３８の接合部３７が切断されることで、各素子部Ａ上にそれぞれソース電極１７及びゲート取出し電極１７が形成される。また、図４Ｂに示す工程を省略することも可能である。
【００３９】
（第３の実施形態）
次に、本発明の他の実施形態として、第３の実施形態に係る半導体装置の製造方法について、図６Ａ乃至図６Ｅを参照して説明する。なお、図６Ａ乃至図６Ｅにそれぞれ示す構造断面図は、図１Ａの破線Ａ−Ａ´に沿った断面に相当するため、ゲート取り出し電極１７は図示しない。
【００４０】
まず、図６Ａに示すように、ｎ＋半導体層１０ａ上に素子部Ａを形成し、続いてそれぞれの素子部Ａ上に、図１Ａと同様にソース電極１６及びゲート取り出し電極（図示せず）をパターニングにより形成し、半導体素子基板１８を形成する。
【００４１】
次に、図６Ｂに示すように、半導体素子基板１８にそれぞれ形成されたソース電極１６及びゲート取り出し電極（図示せず）の外周上に、支持リング３９を貼り付ける。この支持リング３９は、例えば第１の実施形態に示した支持基板２６と同様のものである。
【００４２】
次に、半導体素子基板１８が支持リング３９で支持された状態で、図６Ｃに示すように、ｎ＋半導体層１０ａを、裏面から研磨ライン３４まで研磨することで薄いｎ＋半導体層１０ａを形成する。
【００４３】
次に、図６Ｄに示すように、薄く形成されたｎ＋半導体層１０ａの裏面に、例えばＴｉ等のバリアメタル層（図示せず）を介してＣｕをめっきすることにより、ドレイン電極２０を形成する。
【００４４】
最後に、図６Ｅに示すように、ドレイン電極２０の表面にダイシングテープ３６を貼り付け、素子ごとダイシングし、続いて支持リング３９を取り外すことで、トレンチゲート型パワーＭＯＳＦＥＴを形成することができる。なお、支持リング３９の取り外しは、ダイシング前であってもよい。
【００４５】
以上に示すトレンチゲート型パワーＭＯＳＦＥＴの製造方法によれば、支持リング３８に支持された状態で半導体基板１０を薄く形成して素子を形成した後にダイシングするため、ハンドリング時の基板の割れや基板の反り等の問題が発生することなく、低オン抵抗、低熱抵抗のトレンチゲート型パワーＭＯＳＦＥＴを形成することができる。
【００４６】
以上に、本発明の実施形態に係る半導体装置の製造方法について説明した。上述の各実施形態は、要約すれば、支持部材により支持された状態でｎ＋半導体層１０ａを例えば５０μｍ程度に薄く形成して素子を形成し、最後に形成された素子から支持部材を除去するものである。ここで支持部材とは、第１の実施形態では支持基板２６であり、第２の実施形態では厚く形成されたソース電極１６、ゲート取り出し電極１７を樹脂３５でモールドしたものであり、第３の実施形態では支持リング３９である。これら各実施形態において、ｎ＋半導体層１０ａ上に形成される半導体素子は、トレンチゲート型パワーＭＯＳＦＥＴであった。しかし本発明は、トレンチゲート型パワーＭＯＳＦＥＴに限らず、オン抵抗の大きさが基板の厚さに依存する他の半導体素子、例えばプレーナ型ＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ダイオード等の製造方法についても同様に利用することができる。
【図面の簡単な説明】
【００４７】
【図１Ａ】本発明の実施形態により形成されるトレンチゲート型パワーＭＯＳＦＥＴを示す上面図である。
【図１Ｂ】図１の破線Ａ−Ａ´に沿った構造断面図である。
【図２Ａ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する上面図である。
【図２Ｂ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図２Ｃ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図２Ｄ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図２Ｅ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図２Ｆ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図２Ｇ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図２Ｈ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図２Ｉ】本発明の第１の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図３】本発明による半導体装置の製造方法により形成された半導体素子がモールドされた半導体装置を示す構造断面図である。
【図４Ａ】本発明の第２の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図４Ｂ】本発明の第２の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図４Ｃ】本発明の第２の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図４Ｄ】本発明の第２の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図４Ｅ】本発明の第２の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図４Ｆ】本発明の第２の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図５Ａ】本発明の第２の実施形態の変形例に係る半導体装置の製造方法を説明する構造断面図である。
【図５Ｂ】本発明の第２の実施形態の変形例に係る半導体装置の製造方法を説明する構造断面図である。
【図５Ｃ】本発明の第２の実施形態の変形例に係る半導体装置の製造方法を説明する上面図である。
【図６Ａ】本発明の第３の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図６Ｂ】本発明の第３の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図６Ｃ】本発明の第３の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図６Ｄ】本発明の第３の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【図６Ｅ】本発明の第３の実施形態に係る半導体装置の製造方法を説明する構造断面図である。
【符号の説明】
【００４８】
１０・・・半導体基板、１０ａ・・・ｎ＋半導体層、１０ｂ・・・ｎ−層、１１・・・ｐベース層、１２・・・トレンチゲート、１３・・・ゲート電極、１４・・・絶縁膜、１５・・・ｎ＋ソース層、１６・・・ソース電極、１７・・・ゲート取り出し電極、１８・・・半導体素子基板、１９・・・第１の半田層、２０・・・ドレイン電極、２１・・・第２の半田層、２２・・・補強電極、２３・・・接続部、２４・・・高濃度イオン層、２５・・・溝、２６・・・支持基板、２８・・・補強電極ホルダー、２９・・・吸引孔、３０・・・ポケット、３１・・・ソースリード、３２・・・ゲートリード、３３・・・樹脂、３４・・・研磨ライン、３５・・・モールド樹脂、３６・・・ダイシングテープ、３７・・・接合部、３８・・・板状の電極、３９・・・支持リング。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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