(57)【要約】【課題】簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができるようにする。【解決手段】Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ２０を直列に接続したインバータ回路２２を多段に接続し、隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間を接続すると共に、隣接する段のＮ型ＭＯＳＦＥＴのゲート間を接続して多段出力トランジスタを構成する。隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間を接続する配線上にサリサイドブロック領域を形成し、抵抗成分３２を形成する。隣接するＮ型ＭＯＳＦＥＴ２０のゲート間を接続する配線上にサリサイドブロック領域を形成し、抵抗成分３３を生成する。プリドライバ２４、２６によって、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０をオンオフさせる駆動信号を、入力段のＰ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０の各々のゲート端子に入力する。【選択図】図２
2010233064.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン端子又はソース端子から電源電圧が供給される第１の電界効果トランジスタ及びソース端子が接地された第２の電界効果トランジスタを直列に接続した直列回路を多段に接続し、隣接する段の前記第１の電界効果トランジスタのゲート間を接続すると共に、隣接する段の前記第２の電界効果トランジスタのゲート間を接続した多段出力トランジスタと、
前記隣接する段の前記第１の電界効果トランジスタのゲート間を接続する配線上に形成された第１サリサイドブロック領域と、
前記隣接する第２の電界効果トランジスタのゲート間を接続する配線上に形成された第２サリサイドブロック領域と、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタをオンオフさせる駆動信号を、入力段の前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの各々のゲート端子に出力する駆動手段と、
を含む半導体装置。
【請求項２】
第１サリサイドブロック領域が形成された配線の部分と並列に、前記配線に接続された第１スイッチング素子と、
第２サリサイドブロック領域が形成された配線の部分と並列に、前記配線に接続された第２スイッチング素子と、
前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含む請求項１記載の半導体装置。
【請求項３】
前記駆動制御手段は、前記第１の電界効果トランジスタをオンさせるときには、設定された数の前記第１スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオンさせるときには、設定された数の前記第２スイッチング素子をオフさせる請求項２記載の半導体装置。
【請求項４】
前記第１の電界効果トランジスタはＰ型ＭＯＳＦＥＴであって、
前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、
一端から電源電圧が供給され、他端を前記第１の電界効果トランジスタのゲート端子に接続した第１スイッチング素子と、
一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子に接続した第２スイッチング素子と、
前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含む請求項１記載の半導体装置。
【請求項５】
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、
一端が前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの接続点に接続され、他端を前記第１の電界効果トランジスタのゲート端子に接続した第１スイッチング素子と、
一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子に接続した第２スイッチング素子と、
前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含む請求項１記載の半導体装置。
【請求項６】
ソース端子から電源電圧が供給されるＰ型ＭＯＳＦＥＴ及びソース端子が接地されたＮ型ＭＯＳＦＥＴを直列に接続した出力トランジスタと、
Ｐ型ＭＯＳＦＥＴ及び２つのＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、前記Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタのＰ型ＭＯＳＦＥＴのゲート端子に接続し、前記出力トランジスタのＰ型ＭＯＳＦＥＴをオンオフさせる第１駆動手段と、
２つのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタのＮ型ＭＯＳＦＥＴのゲート端子に接続し、前記出力トランジスタのＮ型ＭＯＳＦＥＴをオンオフさせる第２駆動手段と、
一端を前記第１駆動手段の前記２つのＮ型ＭＯＳＦＥＴの接続点に接続し、他端を前記出力トランジスタのＰ型ＭＯＳＦＥＴのドレイン端子に接続した第１容量素子と、
一端を前記第２駆動手段の前記２つのＰ型ＭＯＳＦＥＴの接続点に接続し、他端を前記出力トランジスタのＮ型ＭＯＳＦＥＴのドレイン端子に接続した第２容量素子と、
一端から電源電圧が供給され、他端を前記第１容量素子の一端に接続した第１スイッチング素子と、
一端が接地され、他端を前記第２容量素子の一端に接続した第２スイッチング素子と、
前記出力トランジスタの前記Ｐ型ＭＯＳＦＥＴをオンさせるときには、前記第１スイッチング素子をオフさせ、前記出力トランジスタの前記Ｐ型ＭＯＳＦＥＴをオフさせるときには、前記第１スイッチング素子をオンさせ、前記出力トランジスタの前記Ｎ型ＭＯＳＦＥＴをオンさせるときには、前記第２スイッチング素子をオフさせ、前記出力トランジスタの前記Ｎ型ＭＯＳＦＥＴをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段と、
を含む半導体装置。
【請求項７】
ドレイン端子から電源電圧が供給される第１のＮ型ＭＯＳＦＥＴ及びソース端子が接地された第２のＮ型ＭＯＳＦＥＴを直列に接続した出力トランジスタと、
２つのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、前記Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が前記第１のＮ型ＭＯＳＦＥＴ及び前記第２のＮ型ＭＯＳＦＥＴの接続点に接続され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタの第１のＮ型ＭＯＳＦＥＴのゲート端子に接続し、該第１のＮ型ＭＯＳＦＥＴをオンオフさせる第１駆動手段と、
２つのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、前記Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタの第２のＮ型ＭＯＳＦＥＴのゲート端子に接続し、該第２のＮ型ＭＯＳＦＥＴをオンオフさせる第２駆動手段と、
一端を前記第１駆動手段の前記２つのＰ型ＭＯＳＦＥＴの接続点に接続し、他端を前記第１のＮ型ＭＯＳＦＥＴのドレイン端子に接続した第１容量素子と、
一端を前記第２駆動手段の前記２つのＰ型ＭＯＳＦＥＴの接続点に接続し、他端を前記第２のＮ型ＭＯＳＦＥＴのドレイン端子に接続した第２容量素子と、
一端が前記第１のＮ型ＭＯＳＦＥＴ及び前記第２のＮ型ＭＯＳＦＥＴの接続点に接続され、他端を前記第１の容量素子の一端に接続した第１スイッチング素子と、
一端が接地され、他端を前記第２容量素子の一端に接続した第２スイッチング素子と、
前記出力トランジスタの前記第１のＮ型ＭＯＳＦＥＴをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１のＮ型ＭＯＳＦＥＴをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２のＮ型ＭＯＳＦＥＴをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２のＮ型ＭＯＳＦＥＴをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段と、
を含む半導体装置。
【請求項８】
ドレイン端子又はソース端子から電源電圧が供給される第１の電界効果トランジスタ及びソース端子が接地された第２の電界効果トランジスタを直列に接続した直列回路を多段に接続し、各第１の電界効果トランジスタは、オンするときの閾値電圧が各々異なり、各第２の電界効果トランジスタは、オンするときの閾値電圧が各々異なる多段出力トランジスタと、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタをオンオフさせる駆動信号を、各段の前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの各々のゲート端子に出力する駆動手段と、
を含む半導体装置。
【請求項９】
前記駆動手段は、前記第１の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が同一の複数の第１駆動手段と、前記第２の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が同一の複数の第２駆動手段とを備える請求項８記載の半導体装置。
【請求項１０】
ドレイン端子又はソース端子から電源電圧が供給される第１の電界効果トランジスタ及びソース端子が接地された第２の電界効果トランジスタを直列に接続した直列回路を多段に接続した多段出力トランジスタと、
前記第１の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が各々異なる複数の第１駆動手段と、
前記第２の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が各々異なる複数の第２駆動手段と、
を含む半導体装置。
【請求項１１】
前記第１の電界効果トランジスタはＰ型ＭＯＳＦＥＴであって、
前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、
一端から電源電圧が供給され、他端を前記第１の電界効果トランジスタのゲート端子の各々に接続した複数の第１スイッチング素子と、
一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子の各々に接続した複数の第２スイッチング素子と、
前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含む請求項８〜請求項１０の何れか１項記載の半導体装置。
【請求項１２】
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、
一端が前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの接続点に接続され、他端を前記第１の電界効果トランジスタのゲート端子の各々に接続した複数の第１スイッチング素子と、
一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子の各々に接続した複数の第２スイッチング素子と、
前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含む請求項８〜請求項１０の何れか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に係り、特に、出力トランジスタによってパルス波形を出力する半導体装置に関する。
【背景技術】
【０００２】
従来より、放射ノイズ（ＥＭＩ）及び耐妨害感度（ＥＭＳ）という相反する両特性を共に改善することのできる出力バッファ回路が知られている（特許文献１）。この回路は、入力信号に応じて高電圧信号、低電圧信号の２値信号を出力する出力回路を備えた２値信号出力用の出力バッファ回路であり、出力信号ＯＵＴの反転時に出力信号ＯＵＴの維持時に比べて、出力回路のドライブ能力を低能力状態とするように制御している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−５７５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の特許文献１に記載の技術では、出力回路のドライブ能力を制御する必要があるため、回路構成が複雑となってしまう、という問題がある。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができる半導体装置を提示することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために第１の発明に係る半導体装置は、ドレイン端子又はソース端子から電源電圧が供給される第１の電界効果トランジスタ及びソース端子が接地された第２の電界効果トランジスタを直列に接続した直列回路を多段に接続し、隣接する段の前記第１の電界効果トランジスタのゲート間を接続すると共に、隣接する段の前記第２の電界効果トランジスタのゲート間を接続した多段出力トランジスタと、前記隣接する段の前記第１の電界効果トランジスタのゲート間を接続する配線上に形成された第１サリサイドブロック領域と、
前記隣接する第２の電界効果トランジスタのゲート間を接続する配線上に形成された第２サリサイドブロック領域と、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタをオンオフさせる駆動信号を、入力段の前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの各々のゲート端子に出力する駆動手段とを含んで構成されている。
【０００７】
第１の発明に係る半導体装置によれば、駆動手段によって、第１の電界効果トランジスタ及び第２の電界効果トランジスタをオンオフさせる駆動信号を、入力段の第１の電界効果トランジスタ及び第２の電界効果トランジスタの各々のゲート端子に出力する。ゲート間を接続した配線によって、各第１の電界効果トランジスタのゲート端子に駆動信号が入力される。このとき、第１サリサイドブロック領域によって形成された抵抗成分により、各第１の電界効果トランジスタの駆動信号の入力に遅延が発生し、順番に、各第１の電界効果トランジスタがオンオフする。
【０００８】
また、ゲート間を接続した配線によって、各第２の電界効果トランジスタのゲート端子に駆動信号が入力される。このとき、第２サリサイドブロック領域によって形成された抵抗成分により、各第２の電界効果トランジスタの駆動信号の入力に遅延が発生し、順番に、各第２の電界効果トランジスタがオンオフする。
【０００９】
このように、多段出力トランジスタによって出力されるパルス波形の遷移時間が長くなるため、簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができる。
【００１０】
第１の発明に係る半導体装置は、第１サリサイドブロック領域が形成された配線の部分と並列に、前記配線に接続された第１スイッチング素子と、第２サリサイドブロック領域が形成された配線の部分と並列に、前記配線に接続された第２スイッチング素子と、前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含むことができる。これによって、第１の電界効果トランジスタ及び第２の電界効果トランジスタをオフさせるときには、サリサイドブロック領域による抵抗成分を介さずに、第１の電界効果トランジスタ及び第２の電界効果トランジスタをすばやくオフさせることができる。
【００１１】
また、上記の駆動制御手段は、第１の電界効果トランジスタをオンさせるときには、設定された数の第１スイッチング素子をオフさせ、第２の電界効果トランジスタをオンさせるときには、設定された数の第２スイッチング素子をオフさせることができる。これによって、パルス波形の遷移時間を調整することができる。
【００１２】
第１の発明に係る前記第１の電界効果トランジスタはＰ型ＭＯＳＦＥＴであって、前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、一端から電源電圧が供給され、他端を前記第１の電界効果トランジスタのゲート端子に接続した第１スイッチング素子と、一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子に接続した第２スイッチング素子と、前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含むことができる。これによって、第１の電界効果トランジスタ及び第２の電界効果トランジスタをオフさせるときには、サリサイドブロック領域による抵抗成分を介さずに、第１の電界効果トランジスタ及び第２の電界効果トランジスタをすばやくオフさせることができる。
【００１３】
第１の発明に係る前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、一端が前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの接続点に接続され、他端を前記第１の電界効果トランジスタのゲート端子に接続した第１スイッチング素子と、一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子に接続した第２スイッチング素子と、前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含むことができる。これによって、第１の電界効果トランジスタ及び第２の電界効果トランジスタをオフさせるときには、サリサイドブロック領域による抵抗成分を介さずに、第１の電界効果トランジスタ及び第２の電界効果トランジスタをすばやくオフさせることができる。
【００１４】
第２の発明に係る半導体装置は、ソース端子から電源電圧が供給されるＰ型ＭＯＳＦＥＴ及びソース端子が接地されたＮ型ＭＯＳＦＥＴを直列に接続した出力トランジスタと、Ｐ型ＭＯＳＦＥＴ及び２つのＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、前記Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタのＰ型ＭＯＳＦＥＴのゲート端子に接続し、前記出力トランジスタのＰ型ＭＯＳＦＥＴをオンオフさせる第１駆動手段と、２つのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタのＮ型ＭＯＳＦＥＴのゲート端子に接続し、前記出力トランジスタのＮ型ＭＯＳＦＥＴをオンオフさせる第２駆動手段と、一端を前記第１駆動手段の前記２つのＮ型ＭＯＳＦＥＴの接続点に接続し、他端を前記出力トランジスタのＰ型ＭＯＳＦＥＴのドレイン端子に接続した第１容量素子と、一端を前記第２駆動手段の前記２つのＰ型ＭＯＳＦＥＴの接続点に接続し、他端を前記出力トランジスタのＮ型ＭＯＳＦＥＴのドレイン端子に接続した第２容量素子と、一端から電源電圧が供給され、他端を前記第１容量素子の一端に接続した第１スイッチング素子と、一端が接地され、他端を前記第２容量素子の一端に接続した第２スイッチング素子と、前記出力トランジスタの前記Ｐ型ＭＯＳＦＥＴをオンさせるときには、前記第１スイッチング素子をオフさせ、前記出力トランジスタの前記Ｐ型ＭＯＳＦＥＴをオフさせるときには、前記第１スイッチング素子をオンさせ、前記出力トランジスタの前記Ｎ型ＭＯＳＦＥＴをオンさせるときには、前記第２スイッチング素子をオフさせ、前記出力トランジスタの前記Ｎ型ＭＯＳＦＥＴをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを含んで構成されている。
【００１５】
第２の発明によれば、出力トランジスタのＰ型ＭＯＳＦＥＴをオンさせるときには、駆動制御手段によって、第１スイッチング素子をオフさせ、第１の容量素子に受電された電荷を放電させる。出力トランジスタのＰ型ＭＯＳＦＥＴをオフさせるときには、駆動制御手段によって、第１スイッチング素子をオンさせ、電源電圧により、出力トランジスタのＰ型ＭＯＳＦＥＴのゲート端子の電位を高くする。
【００１６】
また、出力トランジスタのＮ型ＭＯＳＦＥＴをオンさせるときには、駆動制御手段によって、第２スイッチング素子をオフさせ、第２の容量素子に電荷を充電させる。出力トランジスタのＮ型ＭＯＳＦＥＴをオフさせるときには、駆動制御手段によって、第２スイッチング素子をオンさせ、接地により、出力トランジスタのＮ型ＭＯＳＦＥＴのゲート端子の電位を低くする。
【００１７】
このように、出力トランジスタによって出力されるパルス波形の遷移時間が長くなるため、簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができる。また、出力トランジスタのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴをオフさせるときには、電源電圧又は接地により、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴをすばやくオフさせることができる。
【００１８】
第３の発明に係る半導体装置は、ドレイン端子から電源電圧が供給される第１のＮ型ＭＯＳＦＥＴ及びソース端子が接地された第２のＮ型ＭＯＳＦＥＴを直列に接続した出力トランジスタと、２つのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、前記Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が前記第１のＮ型ＭＯＳＦＥＴ及び前記第２のＮ型ＭＯＳＦＥＴの接続点に接続され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタの第１のＮ型ＭＯＳＦＥＴのゲート端子に接続し、該第１のＮ型ＭＯＳＦＥＴをオンオフさせる第１駆動手段と、２つのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを直列に接続した直列回路を備え、前記Ｐ型ＭＯＳＦＥＴのソース端子から電源電圧が供給され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地され、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの接続点を前記出力トランジスタの第２のＮ型ＭＯＳＦＥＴのゲート端子に接続し、該第２のＮ型ＭＯＳＦＥＴをオンオフさせる第２駆動手段と、一端を前記第１駆動手段の前記２つのＰ型ＭＯＳＦＥＴの接続点に接続し、他端を前記第１のＮ型ＭＯＳＦＥＴのソース端子に接続した第１容量素子と、一端を前記第２駆動手段の前記２つのＰ型ＭＯＳＦＥＴの接続点に接続し、他端を前記第２のＮ型ＭＯＳＦＥＴのドレイン端子に接続した第２容量素子と、一端が前記第１のＮ型ＭＯＳＦＥＴ及び前記第２のＮ型ＭＯＳＦＥＴの接続点に接続され、他端を前記第１の容量素子の一端に接続した第１スイッチング素子と、一端が接地され、他端を前記第２容量素子の一端に接続した第２スイッチング素子と、前記出力トランジスタの前記第１のＮ型ＭＯＳＦＥＴをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１のＮ型ＭＯＳＦＥＴをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２のＮ型ＭＯＳＦＥＴをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２のＮ型ＭＯＳＦＥＴをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを含んで構成されている。
【００１９】
第３の発明に係る半導体装置によれば、出力トランジスタの第１のＮ型ＭＯＳＦＥＴをオンさせるときには、駆動制御手段によって、第１スイッチング素子をオフさせ、第１の容量素子に電荷を充電させる。第１のＮ型ＭＯＳＦＥＴをオフさせるときには、駆動制御手段によって、第１スイッチング素子をオンさせ、第１のＮ型ＭＯＳＦＥＴのゲート端子の電位を低くする。
【００２０】
また、出力トランジスタの第２のＮ型ＭＯＳＦＥＴをオンさせるときには、駆動制御手段によって、第２スイッチング素子をオフさせ、第２の容量素子に電荷を充電させる。第２のＮ型ＭＯＳＦＥＴをオフさせるときには、駆動制御手段によって、第２スイッチング素子をオンさせ、接地により、第２のＮ型ＭＯＳＦＥＴのゲート端子の電位を低くする。
【００２１】
このように、出力トランジスタによって出力されるパルス波形の遷移時間が長くなるため、簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができる。また、出力トランジスタのＮ型ＭＯＳＦＥＴをオフさせるときには、接地により、Ｎ型ＭＯＳＦＥＴをすばやくオフさせることができる。
【００２２】
第４の発明に係る半導体装置は、ドレイン端子又はソース端子から電源電圧が供給される第１の電界効果トランジスタ及びソース端子が接地された第２の電界効果トランジスタを直列に接続した直列回路を多段に接続し、各第１の電界効果トランジスタは、オンするときの閾値電圧が各々異なり、各第２の電界効果トランジスタは、オンするときの閾値電圧が各々異なる多段出力トランジスタと、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタをオンオフさせる駆動信号を、各段の前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの各々のゲート端子に出力する駆動手段とを含んで構成されている。
【００２３】
第４の発明に係る半導体装置によれば、駆動手段によって、第１の電界効果トランジスタ及び第２の電界効果トランジスタをオンオフさせる駆動信号を、各段の前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの各々のゲート端子に出力する。このとき、閾値電圧が各々異なることにより、異なるタイミングで、各第１の電界効果トランジスタがオンオフする。また、閾値電圧が各々異なることにより、異なるタイミングで、各第２の電界効果トランジスタがオンオフする。
【００２４】
このように、多段出力トランジスタによって出力されるパルス波形の遷移時間が長くなるため、簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができる。
【００２５】
上記の駆動手段は、第１の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が同一の複数の第１駆動手段と、前記第２の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が同一の複数の第２駆動手段とを備えることができる。
【００２６】
第５の発明に係る半導体装置は、ドレイン端子又はソース端子から電源電圧が供給される第１の電界効果トランジスタ及びソース端子が接地された第２の電界効果トランジスタを直列に接続した直列回路を多段に接続した多段出力トランジスタと、前記第１の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が各々異なる複数の第１駆動手段と、前記第２の電界効果トランジスタの各々をオンオフさせ、かつ、駆動能力が各々異なる複数の第２駆動手段とを含んで構成されている。
【００２７】
第５の発明に係る半導体装置によれば、駆動能力が各々異なる複数の第１駆動手段によって、第１の電界効果トランジスタの各々をオンオフさせる。このとき、駆動能力が各々異なることにより、異なるタイミングで、各第１の電界効果トランジスタがオンオフする。また、駆動能力が各々異なる複数の第２駆動手段によって、第２の電界効果トランジスタの各々をオンオフさせる。このとき、駆動能力が各々異なることにより、異なるタイミングで、各第２の電界効果トランジスタがオンオフする。
【００２８】
このように、多段出力トランジスタによって出力されるパルス波形の遷移時間が長くなるため、簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができる。
【００２９】
第４の発明及び第５の発明に係る前記第１の電界効果トランジスタはＰ型ＭＯＳＦＥＴであって、前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、一端から電源電圧が供給され、他端を前記第１の電界効果トランジスタのゲート端子の各々に接続した複数の第１スイッチング素子と、一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子の各々に接続した複数の第２スイッチング素子と、前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含むことができる。これによって、第１の電界効果トランジスタ及び第２の電界効果トランジスタをオフさせるときには、電源電圧又は接地により、第１の電界効果トランジスタ及び第２の電界効果トランジスタをすばやくオフさせることができる。
【００３０】
第４の発明及び第５の発明に係る前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタはＮ型ＭＯＳＦＥＴであって、一端が第１の電界効果トランジスタ及び第２の電界効果トランジスタの接続点に接続され、他端を前記第１の電界効果トランジスタのゲート端子の各々に接続した複数の第１スイッチング素子と、一端が接地され、他端を前記第２の電界効果トランジスタのゲート端子の各々に接続した複数の第２スイッチング素子と、前記第１の電界効果トランジスタをオンさせるときには、前記第１スイッチング素子をオフさせ、前記第１の電界効果トランジスタをオフさせるときには、前記第１スイッチング素子をオンさせ、前記第２の電界効果トランジスタをオンさせるときには、前記第２スイッチング素子をオフさせ、前記第２の電界効果トランジスタをオフさせるときには、前記第２スイッチング素子をオンさせる駆動制御手段とを更に含むことができる。これによって、第１の電界効果トランジスタ及び第２の電界効果トランジスタをオフさせるときには、ゲート電位を下げることにより、第１の電界効果トランジスタ及び第２の電界効果トランジスタをすばやくオフさせることができる。
【発明の効果】
【００３１】
以上説明したように、本発明の半導体装置によれば、出力トランジスタによって出力されるパルス波形の遷移時間が長くなるため、簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができる、という効果が得られる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す概略図である。
【図２】本発明の第１の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図３】（Ａ）サリサイドブロック領域が形成される様子を示す平面図、及び（Ｂ）サリサイドブロック領域が形成される他の例の様子を示す平面図である。
【図４】Ｄ級増幅回路から出力される出力波形を示す図である。
【図５】本発明の第２の実施の形態に係る半導体装置の構成を示す概略図である。
【図６】本発明の第２の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図７】Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのオンオフを示すタイムチャートである。
【図８】本発明の第３の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図９】本発明の第４の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図１０】本発明の第５の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図１１】本発明の第６の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図１２】本発明の第７の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図１３】本発明の第８の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【図１４】本発明の第９の実施の形態に係るＤ級増幅回路及びプリドライバ回路の構成を示す回路図である。
【発明を実施するための形態】
【００３３】
以下、図面を参照して、本発明の好適な実施の形態について説明する。
【００３４】
図１に示すように、第１の実施の形態に係る半導体装置１０は、パルス波形を出力するＤ級増幅回路１２と、Ｄ級増幅回路１２のＭＯＳＦＥＴのオンオフを駆動する駆動手段としてのプリドライバ回路１４と、プリドライバ回路１４による駆動を制御する制御回路１６とを備えている。
【００３５】
図２に示すように、Ｄ級増幅回路１２は、Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ２０とを直列に接続したインバータ回路２２を多段に接続して構成されている。入力段のインバータ回路２２のＰ型ＭＯＳＦＥＴ１８のゲート端子は、プリドライバ回路１４の第１のプリドライバ２４の出力端子に接続されている。また、入力段のインバータ回路２２のＮ型ＭＯＳＦＥＴ２０のゲート端子は、プリドライバ回路１４の第２のプリドライバ２６の出力端子に接続されている。
【００３６】
隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間の各々は配線で接続されており、また、隣接する段のＮ型ＭＯＳＦＥＴ２０のゲート間の各々は配線で接続されている。
【００３７】
各Ｐ型ＭＯＳＦＥＴ１８のソース端子は、電源ＶＤＤに接続されており、各Ｎ型ＭＯＳＦＥＴ２０のソース端子は、接地されている。
【００３８】
図３（Ａ）に示すように、隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート電極を接続する配線上に、サリサイドブロック領域３０が各々形成されている。サリサイドブロック領域３０には、不純物拡散層の寄生抵抗を下げるためにシリコンと金属の化合物層（サリサイド層）が形成されないため、サリサイドブロック領域３０が形成されている配線部分の抵抗値が、他の配線より高くなる。このサリサイドブロック領域３０によって、図２に示すように、等価回路として、隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間には、抵抗成分３２が形成される。
【００３９】
また、隣接する段のＮ型ＭＯＳＦＥＴ２０のゲート電極を接続する配線上に、サリサイドブロック領域３１が各々形成されている。サリサイドブロック領域３１によって、隣接する段のＮ型ＭＯＳＦＥＴ２０のゲート間には、抵抗成分３３が形成される。
【００４０】
出力段のＰ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０の接続点から、パルス状の波形が出力される。
【００４１】
プリドライバ回路１４の第１のプリドライバ２４は、インバータ回路で構成され、制御回路１６からの制御信号に応じて、Ｐ型ＭＯＳＦＥＴ１８をオンオフさせるために、パルス波形の駆動信号を出力する。また、プリドライバ回路１４の第２のプリドライバ２６は、インバータ回路で構成され、制御回路１６からの制御信号に応じて、Ｎ型ＭＯＳＦＥＴ２０をオンオフさせるために、第１のプリドライバ２４と同様に、パルス波形の駆動信号を出力する。
【００４２】
プリドライバ回路１４の第１のプリドライバ２４及び第２のプリドライバ２６は、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０のオンオフを反転させるように、パルス波形の駆動信号を各々出力する。
【００４３】
次に、第１の実施の形態に係る半導体装置１０の動作について説明する。まず、制御回路１６によって、プリドライバ回路１４から駆動信号を出力させるように制御信号を出力する。プリドライバ回路１４の第１のプリドライバ２４及び第２のプリドライバ２６から、ハイレベルとローレベルとからなるパルス波形の駆動信号が出力される。
【００４４】
第１のプリドライバ２４から、ローレベルの駆動信号が出力されると、Ｄ級増幅回路１２の入力段のインバータ回路２２のＰ型ＭＯＳＦＥＴ１８がオンされる。また、抵抗成分３２及びＰ型ＭＯＳＦＥＴ１８のゲート寄生容量により遅延して、ローレベルの駆動信号が次の段のインバータ回路２２のＰ型ＭＯＳＦＥＴ１８のゲート端子に入力され、Ｐ型ＭＯＳＦＥＴ１８がオンされる。また、抵抗成分３２及びＰ型ＭＯＳＦＥＴ１８のゲート寄生容量により遅延して、ローレベルの駆動信号が次の段のインバータ回路２２のＰ型ＭＯＳＦＥＴ１８のゲート端子に入力され、Ｐ型ＭＯＳＦＥＴ１８がオンされる。そして、また、抵抗成分３２及びＰ型ＭＯＳＦＥＴ１８のゲート寄生容量により遅延して、ローレベルの駆動信号が出力段のインバータ回路２２のＰ型ＭＯＳＦＥＴ１８のゲート端子に入力され、出力段のＰ型ＭＯＳＦＥＴ１８がオンされる。
【００４５】
このとき、第２のプリドライバ２６から、ローレベルの駆動信号が出力され、Ｄ級増幅回路１２の入力段のインバータ回路２２のＮ型ＭＯＳＦＥＴ２０がオフされる。また、抵抗成分３３及びＮ型ＭＯＳＦＥＴ２０のゲート寄生容量により遅延して、ローレベルの駆動信号が次の段のインバータ回路２２のＮ型ＭＯＳＦＥＴ２０のゲート端子に入力され、Ｎ型ＭＯＳＦＥＴ２０がオンされる。また、抵抗成分３３及びＮ型ＭＯＳＦＥＴ２０のゲート寄生容量により遅延して、ローレベルの駆動信号が次の段のインバータ回路２２のＮ型ＭＯＳＦＥＴ２０のゲート端子に入力され、Ｎ型ＭＯＳＦＥＴ２０がオフされる。そして、抵抗成分３３及びＮ型ＭＯＳＦＥＴ２０のゲート寄生容量により遅延して、ローレベルの駆動信号が出力段のインバータ回路２２のＮ型ＭＯＳＦＥＴ２０のゲート端子に入力され、出力段のＮ型ＭＯＳＦＥＴ２０がオフされる。
【００４６】
以上のように動作することにより、各段のインバータ回路２２で、電源ＶＤＤから電源電圧が供給され、順にオンされたＰ型ＭＯＳＦＥＴ１８の各々を介して電流が流れ、出力端子ＯＵＴから出力される信号が立ち上がる。このとき、Ｐ型ＭＯＳＦＥＴ１８の電流供給能力が比較的高くないため、図４に示すように、波形の遷移時間を設けて波形が立ち上がる。
【００４７】
また、第１のプリドライバ２４及び第２のプリドライバ２６から、ハイレベルの駆動信号が出力されたときには、入力段から順に、Ｐ型ＭＯＳＦＥＴ１８がオフされると共に、Ｎ型ＭＯＳＦＥＴ２０がオンされる。これによって、各段のインバータ回路２２で、順にオンされたＮ型ＭＯＳＦＥＴ２０の各々を介して接地され、残留している電流が接地方向へ流れる。このとき、Ｎ型ＭＯＳＦＥＴ２０の電流供給能力が比較的高くないため、図４に示すように、波形の遷移時間を設けて波形が立ち下がる。
【００４８】
以上説明したように、第１の実施の形態に係る半導体装置によれば、多段のインバータ回路のＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴが順番にオンオフすることで、出力波形の立ち上がり時間及び立下り時間（出力遷移時間）を延ばすことができ、出力波形の遷移がゆっくりとなるので、簡易な構成で、放射ノイズを減らすことができる。
【００４９】
なお、上記の実施の形態では、ＭＯＳＦＥＴのゲート間の配線の各々が連続している場合を例に説明したが、これに限定されるものではなく、図３（Ｂ）に示すように、ゲート間の配線が、ゲート電極を直列に接続するように接続されていてもよい。
【００５０】
次に、第２の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【００５１】
第２の実施の形態では、サリサイドブロック領域により生成される抵抗成分の前後をスイッチング素子により接続している点が、第１の実施の形態と主に異なっている。
【００５２】
図５に示すように、第２の実施の形態に係る半導体装置２１０は、パルス波形を出力するＤ級増幅回路２１２と、プリドライバ回路１４と、Ｄ級増幅回路２１２のスイッチング素子をオンオフさせるスイッチング制御回路２１４と、プリドライバ回路１４による駆動及びスイッチング制御回路２１４の動作を制御する制御回路２１６とを備えている。
【００５３】
図６に示すように、Ｄ級増幅回路２１２は、インバータ回路２２を多段に接続して構成されている。
【００５４】
隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間には、サリサイドブロック領域３０により抵抗成分３２が形成される。また、隣接する段のＮ型ＭＯＳＦＥＴ２０のゲート間にも、サリサイドブロック領域３１により抵抗成分３３が形成される。
【００５５】
サリサイドブロック領域３０により形成された抵抗成分３２の各々について、並列に第１のスイッチング素子２３０が接続されている。各第１のスイッチング素子２３０の両端は、Ｐ型ＭＯＳＦＥＴ１８のゲート間の配線のサリサイドブロック領域３０部分の前後に接続されている。
【００５６】
サリサイドブロック領域３１により形成された抵抗成分３３の各々について、並列に第２のスイッチング素子２３２が接続されている。各第２のスイッチング素子２３２の両端は、Ｎ型ＭＯＳＦＥＴ２０のゲート間の配線のサリサイドブロック領域３１部分の前後に接続されている。
【００５７】
プリドライバ回路１４の第１のプリドライバ２４及び第２のプリドライバ２６は、図７に示すように、貫通電流低減のために、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０の何れか一方を全てオフしてから、他方をオンするように、ハイレベル及びローレベルの駆動信号を出力する。
【００５８】
スイッチング制御回路２１４は、Ｐ型ＭＯＳＦＥＴ１８をオンするときには、所望の出力遷移時間に合わせて設定された数の第１のスイッチング素子２３０をオフにするように、ローレベルの駆動信号を出力し、その他の第１のスイッチング素子２３０をオンにするように、ハイレベルの駆動信号を出力する。また、スイッチング制御回路２１４は、Ｐ型ＭＯＳＦＥＴ１８をオフするときには、全ての第１のスイッチング素子２３０をオンにするように、ハイレベルの駆動信号を出力する。
【００５９】
例えば、Ｐ型ＭＯＳＦＥＴ１８をオンするときに、全ての第１のスイッチング素子２３０をオフにすれば、出力遷移時間が最も長くなり、オフにする第１のスイッチング素子２３０の数を減らすほど、出力遷移時間が短くなる。オフにする第１のスイッチング素子２３０を０にすると、出力遷移時間が最も短くなる。
【００６０】
また、スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ２０をオンオフするときにも、Ｐ型ＭＯＳＦＥＴ１８と同様に、第２のスイッチング素子２３２に対して、ハイレベル及びローレベルの駆動信号を出力する。
【００６１】
なお、第２の実施の形態に係る半導体装置２１０の他の構成及び動作については、第１の実施の形態と同様であるため、説明を省略する。
【００６２】
以上説明したように、第２の実施の形態に係る半導体装置によれば、インバータ回路のＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのオフ時間を短くできることにより、オンする側のトランジスタの待ち時間が減るため、高速でオンオフを切り替えることができる。
【００６３】
また、出力波形の遷移もゆっくりとなるので、放射ノイズを減らすことができる。また、多段に接続されたＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴに対して、オンにするスイッチング素子の数を変更することにより、Ｄ級増幅回路を適用するシステムに合わせて出力波形の遷移時間を任意に変更することができる。
【００６４】
なお、上記の第１の実施の形態及び第２の実施の形態では、インバータ回路を多段に接続した場合を例に説明したが、これに限定されるものではなく、ハイサイド側パワートランジスタとしてＮ型ＭＯＳＦＥＴを用い、２つのＮ型ＭＯＳＦＥＴを直列に接続した直列回路を多段に接続して、Ｄ級増幅回路を構成してもよい。この場合には、プリドライバを、ハイサイド側パワートランジスタとしてＮ型ＭＯＳＦＥＴのゲート電圧を得るためのブートストラップ回路を用いて構成すればよい。
【００６５】
次に、第３の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態及び第２の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【００６６】
第３の実施の形態では、Ｐ型ＭＯＳＦＥＴのゲート端子を、スイッチング素子を介して電源に接続している点と、Ｎ型ＭＯＳＦＥＴのゲート端子を、スイッチング素子を介して接地している点とが、第２の実施の形態と主に異なっている。
【００６７】
図８に示すように、第３の実施の形態に係る半導体装置のＤ級増幅回路３１２は、インバータ回路２２を多段に接続して構成されている。
【００６８】
また、Ｄ級増幅回路３１２は、一端を、Ｐ型ＭＯＳＦＥＴ１８のゲート端子と抵抗成分３２との間とに接続し、他端を電源ＶＤＤに接続した複数の第１のスイッチング素子３３０と、一端を、Ｎ型ＭＯＳＦＥＴ２０のゲート端子と抵抗成分３３との間とに接続し、他端を接地した複数の第２のスイッチング素子３３２とを備えている。
【００６９】
プリドライバ回路１４の第１のプリドライバ２４及び第２のプリドライバ２６は、上記第２の実施の形態と同様に、ハイレベル及びローレベルの駆動信号を出力する。
【００７０】
スイッチング制御回路２１４は、Ｐ型ＭＯＳＦＥＴ１８をオンするときには、全ての第１のスイッチング素子３３０をオフにするように、ローレベルの駆動信号を出力する。これによって、抵抗成分３２及びＰ型ＭＯＳＦＥＴ１８のゲート寄生容量により遅延しながら、ローレベルの駆動信号が各段のＰ型ＭＯＳＦＥＴ１８のゲート端子に入力される。また、スイッチング制御回路２１４は、Ｐ型ＭＯＳＦＥＴ１８をオフするときには、全ての第１のスイッチング素子２３０をオンにするように、ハイレベルの駆動信号を出力する。これによって、Ｐ型ＭＯＳＦＥＴ１８のゲート端子には電源ＶＤＤから電源電圧が供給されるため、すばやくＰ型ＭＯＳＦＥＴ１８がオフされる。
【００７１】
また、スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ２０をオンオフするときにも、Ｐ型ＭＯＳＦＥＴ１８と同様に、第２のスイッチング素子２３２に対して、ハイレベル及びローレベルの駆動信号を出力する。
【００７２】
なお、第３の実施の形態に係る半導体装置の他の構成及び動作については、第１の実施の形態と同様であるため、説明を省略する。
【００７３】
以上説明したように、第３の実施の形態に係る半導体装置によれば、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴをオンするときには、ゲート信号の遅延を利用して、順にオンさせて、出力波形の遷移時間を長くし、ゆっくりと出力波形を遷移させることができるため、放射ノイズを減らすことができる。
【００７４】
また、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴをオフするときには、抵抗成分を介さずにゲート端子に信号が入るため、すばやくオフすることができ、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのオフ時間を短くできることにより、オンする側の待ち時間が減り、高速にオンオフを切り替えることができる。
【００７５】
次に、第４の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態〜第３の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【００７６】
第４の実施の形態では、ハイサイド側パワートランジスタとしてＮ型ＭＯＳＦＥＴを用いている点が、第３の実施の形態と異なっている。
【００７７】
図９に示すように、第４の実施の形態に係る半導体装置のＤ級増幅回路４１２は、Ｎ型ＭＯＳＦＥＴ４１８とＮ型ＭＯＳＦＥＴ２０とを直列に接続した直列回路４２２を多段に接続して構成されている。入力段の直列回路４２２のＮ型ＭＯＳＦＥＴ４１８のゲート端子は、プリドライバ回路４１４の第１のプリドライバ４２４の出力端子に接続されている。また、入力段の直列回路４２２のＮ型ＭＯＳＦＥＴ２０のゲート端子は、プリドライバ回路４１４の第２のプリドライバ２６の出力端子に接続されている。Ｎ型ＭＯＳＦＥＴ４１８のドレイン端子は、電源ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ２０のソース端子は、接地されている。
【００７８】
隣接する段のＮ型ＭＯＳＦＥＴ４１８のゲート間には、サリサイドブロック領域３０により抵抗成分３２が形成される。また、隣接する段のＮ型ＭＯＳＦＥＴ２０のゲート間にも、サリサイドブロック領域３１により抵抗成分３３が形成される。
【００７９】
また、Ｄ級増幅回路４１２は、一端を、Ｎ型ＭＯＳＦＥＴ４１８のゲート端子と抵抗成分３２との間とに接続し、他端を、Ｎ型ＭＯＳＦＥＴ４１８とＮ型ＭＯＳＦＥＴ２０との接続点に接続した複数の第１のスイッチング素子４３０と、一端を、Ｎ型ＭＯＳＦＥＴ２０のゲート端子と抵抗成分３３との間とに接続し、他端を接地した複数の第２のスイッチング素子３３２とを備えている。
【００８０】
プリドライバ回路４１４の第１のプリドライバ４２４は、Ｎ型ＭＯＳＦＥＴ４１８のゲート電圧を得るためのブートストラップ回路を用いて構成されている。
【００８１】
プリドライバ回路４１４の第１のプリドライバ４２４及び第２のプリドライバ２６は、第２の実施の形態と同様に、Ｎ型ＭＯＳＦＥＴ４１８及びＮ型ＭＯＳＦＥＴ２０の何れか一方を全てオフしてから、他方をオンするように、ハイレベル及びローレベルの駆動信号を出力する。
【００８２】
スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ４１８をオンするときには、全ての第１のスイッチング素子４３０をオフにするように、ローレベルの駆動信号を出力する。これによって、抵抗成分３２及びＮ型ＭＯＳＦＥＴ４１８のゲート寄生容量により遅延しながら、ハイレベルの駆動信号が各段のＮ型ＭＯＳＦＥＴ４１８のゲート端子に入力される。また、スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ４１８をオフするときには、全てのスイッチング素子４３０をオンにするように、ハイレベルの駆動信号を出力する。これによって、Ｎ型ＭＯＳＦＥＴ４１８のゲート端子の電位は低下するため、すばやくＮ型ＭＯＳＦＥＴ４１８がオフされる。
【００８３】
また、スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ２０をオンオフするときに、第３の実施の形態と同様に、第２のスイッチング素子３３２に対して、ハイレベル及びローレベルの駆動信号を出力する。
【００８４】
なお、第４の実施の形態に係る半導体装置の他の構成及び動作については、第１の実施の形態と同様であるため、説明を省略する。
【００８５】
このように、Ｎ型ＭＯＳＦＥＴをオンするときには、ゲート信号の遅延を利用して、順にオンさせて、ゆっくりと出力波形を遷移させることができるため、放射ノイズを減らすことができる。
【００８６】
また、Ｎ型ＭＯＳＦＥＴをオフするときには、抵抗成分を介さずにゲート端子に信号が入るため、すばやくオフすることができ、Ｎ型ＭＯＳＦＥＴのオフ時間を短くできることにより、オンする側の待ち時間が減り、高速でオンオフを切り替えることができる。
【００８７】
次に、第５の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態及び第２の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【００８８】
第５の実施の形態では、インバータ回路を多段に接続していない点と、プリドライバとトランジスタの出力端子側との間に容量素子を設けている点とが、第１の実施の形態と主に異なっている。
【００８９】
図１０に示すように、Ｄ級増幅回路５１２は、Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ２０とを直列に接続したインバータ回路２２を含んで構成されている。インバータ回路２２のＰ型ＭＯＳＦＥＴ１８のゲート端子は、プリドライバ回路５１４の第１のプリドライバ５２４の出力端子に接続されている。また、インバータ回路２２のＮ型ＭＯＳＦＥＴ２０のゲート端子は、プリドライバ回路５１４の第２のプリドライバ５２６の出力端子に接続されている。
【００９０】
また、Ｄ級増幅回路５１２は、一端を、Ｐ型ＭＯＳＦＥＴ１８のドレイン端子（出力端子ＯＵＴ側）に接続し、他端を、第１のプリドライバ５２４に接続した第１の容量素子５３０と、一端を、Ｎ型ＭＯＳＦＥＴ２０のドレイン端子（出力端子ＯＵＴ側）に接続し、他端を、第２のプリドライバ５２６に接続した第２の容量素子５３２と、一端を、第１の容量素子５３０の第１のプリドライバ５２４側の端子に接続し、他端を電源に接続した第１のスイッチング素子５３４と、一端を、第２の容量素子５３２の第２のプリドライバ５２６側の端子に接続し、他端を接地した第２のスイッチング素子５３６とを備えている。
【００９１】
第１のプリドライバ５２４は、Ｐ型ＭＯＳＦＥＴ５４０とＮ型ＭＯＳＦＥＴ５４２とＮ型ＭＯＳＦＥＴ５４４を直列に接続して構成され、Ｐ型ＭＯＳＦＥＴ５４０、Ｎ型ＭＯＳＦＥＴ５４２、及びＮ型ＭＯＳＦＥＴ５４４のゲート端子は、制御回路１６からの制御信号が入力される。Ｐ型ＭＯＳＦＥＴ５４０のソース端子は、電源に接続され、Ｎ型ＭＯＳＦＥＴ５４４のソース端子は、接地されている。Ｐ型ＭＯＳＦＥＴ５４０とＮ型ＭＯＳＦＥＴ５４２との接続点が、インバータ回路２２のＰ型ＭＯＳＦＥＴ１８のゲート端子に接続され、Ｎ型ＭＯＳＦＥＴ５４２とＮ型ＭＯＳＦＥＴ５４４との接続点が、第１の容量素子５３０の一端に接続されている。
【００９２】
第２のプリドライバ５２６は、Ｐ型ＭＯＳＦＥＴ５４６とＰ型ＭＯＳＦＥＴ５４８とＮ型ＭＯＳＦＥＴ５５０とを直列に接続して構成され、Ｐ型ＭＯＳＦＥＴ５４６、Ｐ型ＭＯＳＦＥＴ５４８、及びＮ型ＭＯＳＦＥＴ５５０のゲート端子は、制御回路１６からの制御信号が入力される。Ｐ型ＭＯＳＦＥＴ５４６のソース端子は、電源に接続され、Ｎ型ＭＯＳＦＥＴ５５０のソース端子は、接地されている。Ｐ型ＭＯＳＦＥＴ５４８とＮ型ＭＯＳＦＥＴ５５０との接続点が、インバータ回路２２のＮ型ＭＯＳＦＥＴ２０のゲート端子に接続され、Ｐ型ＭＯＳＦＥＴ５４６とＰ型ＭＯＳＦＥＴ５４８との接続点が、第２の容量素子５３２の一端に接続されている。
【００９３】
第１のプリドライバ５２４は、制御回路１６からの制御信号に応じて、Ｐ型ＭＯＳＦＥＴ１８をオンオフさせるために、パルス波形の駆動信号を出力する。第２のプリドライバ５２６は、制御回路１６からの制御信号に応じて、Ｎ型ＭＯＳＦＥＴ２０をオンオフさせるために、第１のプリドライバ５２４と同様に、パルス波形の駆動信号を出力する。第１のプリドライバ５２４及び第２のプリドライバ５２６は、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０のオンオフを反転させるように、パルス波形の駆動信号を各々出力する。
【００９４】
スイッチング制御回路２１４は、インバータ回路２２のＰ型ＭＯＳＦＥＴ１８をオンするときには、第１のスイッチング素子５３４をオフにするように、ローレベルの駆動信号を出力する。これによって、第１の容量素子５３０に充電された電荷を放電しながら、Ｐ型ＭＯＳＦＥＴ１８のゲート端子に入力される駆動信号が、ゆっくりとローレベルへ変化する。スイッチング制御回路２１４は、Ｐ型ＭＯＳＦＥＴ１８をオフするときには、第１のスイッチング素子５３４をオンにするように、ハイレベルの駆動信号を出力する。このとき、Ｐ型ＭＯＳＦＥＴ１８のゲート端子には、第１の容量素子５３０の影響を受けることなく、電源から電源電圧が供給されるため、すばやくＰ型ＭＯＳＦＥＴ１８がオフされる。また、第１の容量素子５３０の第１のプリドライバ５２４側に、第１のスイッチング素子５３４を介して電荷が充電される。
【００９５】
また、スイッチング制御回路２１４は、インバータ回路２２のＮ型ＭＯＳＦＥＴ２０をオンするときには、第２のスイッチング素子５３６をオフにするように、ローレベルの駆動信号を出力する。これによって、第２の容量素子５３２に電荷を充電しながら、Ｎ型ＭＯＳＦＥＴ２０のゲート端子に入力される駆動信号が、ゆっくりとハイレベルへ変化する。スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ２０をオフするときには、第２のスイッチング素子５３６をオンにするように、ハイレベルの駆動信号を出力する。このとき、Ｎ型ＭＯＳＦＥＴ２０のゲート端子は、第２の容量素子５３２の影響を受けることなく、接地されるため、すばやくＮ型ＭＯＳＦＥＴ２０がオフされる。また、第２の容量素子５３２の第２のプリドライバ５２６側が、第２のスイッチング素子５３６を介して放電される。
【００９６】
以上説明したように、第５の実施の形態に係る半導体装置によれば、出力波形の遷移時間がゆっくりとなるため、放射ノイズを減らすことができる。また、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴをオフするのにかかるオフ時間を短くできることにより、オンする側の待ち時間が減り、高速でオンオフを切り替えることができる。
【００９７】
また、ミラー効果を利用して容量を生成しているため、容量の削減もでき、面積を小さくすることができる。
【００９８】
次に、第６の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態〜第５の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【００９９】
第６の実施の形態では、ハイサイド側パワートランジスタとしてＮ型ＭＯＳＦＥＴを用いている点が、第５の実施の形態と異なっている。
【０１００】
図１１に示すように、Ｄ級増幅回路６１２は、Ｎ型ＭＯＳＦＥＴ４１８とＮ型ＭＯＳＦＥＴ２０とを直列に接続した直列回路４２２を含んで構成されている。直列回路４２２のＮ型ＭＯＳＦＥＴ４１８のゲート端子は、プリドライバ回路１４の第１のプリドライバ６２４の出力端子に接続されている。
【０１０１】
また、Ｄ級増幅回路６１２は、一端を、Ｎ型ＭＯＳＦＥＴ４１８のソース端子（出力端子ＯＵＴ側）に接続し、他端を、第１のプリドライバ６２４に接続した第１の容量素子５３０と、第２の容量素子５３２と、一端を、第１の容量素子６３０の第１のプリドライバ６２４側の端子に接続し、他端を、Ｎ型ＭＯＳＦＥＴ４１８のソース端子（Ｎ型ＭＯＳＦＥＴ４１８とＮ型ＭＯＳＦＥＴ２０との接続点）に接続した第１のスイッチング素子６３４と、第２のスイッチング素子５３６とを備えている。
【０１０２】
第１のプリドライバ６２４は、Ｐ型ＭＯＳＦＥＴ６４０とＰ型ＭＯＳＦＥＴ６４２とＮ型ＭＯＳＦＥＴ６４４を直列に接続して構成され、Ｐ型ＭＯＳＦＥＴ６４０、Ｐ型ＭＯＳＦＥＴ６４２、及びＮ型ＭＯＳＦＥＴ６４４のゲート端子には、制御回路１６からの制御信号が入力される。Ｐ型ＭＯＳＦＥＴ６４０のソース端子は、電源に接続され、Ｎ型ＭＯＳＦＥＴ６４４のソース端子は、Ｎ型ＭＯＳＦＥＴ４１８とＮ型ＭＯＳＦＥＴ２０との接続点（出力端子ＯＵＴ）に接続されている。Ｐ型ＭＯＳＦＥＴ６４２とＮ型ＭＯＳＦＥＴ６４４との接続点が、直列回路４２２のＮ型ＭＯＳＦＥＴ４１８のゲート端子に接続され、Ｐ型ＭＯＳＦＥＴ６４０とＰ型ＭＯＳＦＥＴ６４２との接続点が、第１の容量素子６３０の一端に接続されている。
【０１０３】
第１のプリドライバ６２４は、制御回路１６からの制御信号に応じて、Ｎ型ＭＯＳＦＥＴ４１８をオンオフさせるために、パルス波形の駆動信号を出力する。第１のプリドライバ６２４及び第２のプリドライバ５２６は、Ｎ型ＭＯＳＦＥＴ４１８及びＮ型ＭＯＳＦＥＴ２０のオンオフを反転させるように、パルス波形の駆動信号を各々出力する。
【０１０４】
スイッチング制御回路２１４は、直列回路４２２のＮ型ＭＯＳＦＥＴ４１８をオンするときには、第１のスイッチング素子６３４をオフにするように、ローレベルの駆動信号を出力する。これによって、第１の容量素子６３０に電荷を充電しながら、Ｎ型ＭＯＳＦＥＴ４１８のゲート端子に入力される駆動信号が、ゆっくりとハイレベルへ変化する。スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ４１８をオフするときには、第１のスイッチング素子６３４をオンにするように、ハイレベルの駆動信号を出力する。このとき、Ｎ型ＭＯＳＦＥＴ４１８のゲート端子は、第１の容量素子６３０の影響を受けることなく、電位が下がるため、すばやくＮ型ＭＯＳＦＥＴ４１８がオフされる。また、第１の容量素子６３０の第１のプリドライバ６２４側が、第１のスイッチング素子６３４を介して放電される。
【０１０５】
また、スイッチング制御回路２１４は、第２のスイッチング素子５３６に対して、上記の第５の実施の形態と同様に、ハイレベル、ローレベルの駆動信号を出力する。
【０１０６】
次に、第７の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【０１０７】
第７の実施の形態では、各トランジスタに対して、プリドライバが設けられている点と、サリサイドブロック領域が形成されていない点とが、第１の実施の形態と主に異なっている。
【０１０８】
図１２に示すように、Ｄ級増幅回路７１２は、Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ２０とを直列に接続したインバータ回路２２を多段に接続して構成されている。
【０１０９】
各Ｐ型ＭＯＳＦＥＴ１８は、オンするときの閾値電圧が各々異なるように形成され、各Ｎ型ＭＯＳＦＥＴ２０は、オンするときの閾値電圧が各々異なるように形成されている。
【０１１０】
プリドライバ回路７１４は、Ｐ型ＭＯＳＦＥＴ１８の各々に対して、駆動信号を出力するための複数の第１のプリドライバ７２４と、Ｎ型ＭＯＳＦＥＴ２０の各々に対して、駆動信号を出力するための複数の第２のプリドライバ７２６とを備えている。
【０１１１】
インバータ回路２２のＰ型ＭＯＳＦＥＴ１８のゲート端子の各々は、対応する第１のプリドライバ７２４の出力端子に接続されている。また、インバータ回路２２のＮ型ＭＯＳＦＥＴ２０のゲート端子の各々は、対応する第２のプリドライバ７２６の出力端子に接続されている。
【０１１２】
第１のプリドライバ７２４の各々は、駆動能力が同一であり、第２のプリドライバ７２６の各々は、駆動能力が同一である。
【０１１３】
プリドライバ回路７１４の第１のプリドライバ７２４及び第２のプリドライバ７２６は、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０のオンオフを反転させるように、パルス波形の駆動信号を各々出力する。
【０１１４】
次に、第７の実施の形態に係る半導体装置の動作について説明する。まず、制御回路１６によって、プリドライバ回路７１４から駆動信号を出力させるように制御信号を出力する。プリドライバ回路７１４の第１のプリドライバ７２４の各々から、ハイレベルとローレベルとからなるパルス波形の駆動信号が同時に出力される。また、第２のプリドライバ７２６から、ハイレベルとローレベルとからなるパルス波形の駆動信号が同時に出力される。
【０１１５】
第１のプリドライバ７２４から、ローレベルの駆動信号が出力されると、Ｄ級増幅回路１２の各段のインバータ回路２２のＰ型ＭＯＳＦＥＴ１８が、閾値電圧に応じた異なるタイミングで各々オンされる。
【０１１６】
このとき、第２のプリドライバ７２６から、ローレベルの駆動信号が出力され、Ｄ級増幅回路１２の各段のインバータ回路２２のＮ型ＭＯＳＦＥＴ２０が、閾値電圧に応じた異なるタイミングで各々オフされる。
【０１１７】
以上のように動作することにより、各段のインバータ回路２２で、電源ＶＤＤから電源電圧が供給され、異なるタイミングでオンされたＰ型ＭＯＳＦＥＴ１８の各々を介して電流が流れ、出力端子ＯＵＴから出力される。このとき、各Ｐ型ＭＯＳＦＥＴ１８について、オンとなる時間に時間差が発生するため、出力波形の遷移時間がゆっくりとなる。
【０１１８】
また、第１のプリドライバ７２４及び第２のプリドライバ７２６から、ハイレベルの駆動信号が出力されたときには、閾値電圧に応じて異なるタイミングで、Ｐ型ＭＯＳＦＥＴ１８が各々オフされると共に、Ｎ型ＭＯＳＦＥＴ２０が各々オンされる。これによって、各段のインバータ回路２２で、異なるタイミングでオンされたＮ型ＭＯＳＦＥＴ２０の各々を介して接地され、残留している電流が接地方向へ流れる。このとき、Ｎ型ＭＯＳＦＥＴ２０について、オンとなる時間に時間差が発生するため、出力波形の遷移時間がゆっくりとなる。
【０１１９】
以上説明したように、第７の実施の形態に係る半導体装置によれば、出力波形の遷移時間がゆっくりとなり、簡易な構成で、放射ノイズを減らすことができる。
【０１２０】
なお、上記の第１の実施の形態及び第２の実施の形態では、インバータ回路を多段に接続した場合を例に説明したが、これに限定されるものではなく、ハイサイド側パワートランジスタとしてＮ型ＭＯＳＦＥＴを用い、２つのＮ型ＭＯＳＦＥＴを直列に接続した回路を多段に接続して、Ｄ級増幅回路を構成してもよい。この場合には、ハイサイド側パワートランジスタとしてＮ型ＭＯＳＦＥＴのゲート電圧を得るためのブートストラップ回路を用いればよい。
【０１２１】
次に、第８の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態〜第７の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【０１２２】
第８の実施の形態では、各トランジスタのゲート端子を、電源又は接地側にスイッチング素子を介して接続している点が、第７の実施の形態と主に異なっている。
【０１２３】
図１３に示すように、第８の実施の形態に係る半導体装置のＤ級増幅回路８１２は、インバータ回路２２を多段に接続して構成されている。また、Ｄ級増幅回路８１２は、各Ｐ型ＭＯＳＦＥＴ１８に対して、一端をＰ型ＭＯＳＦＥＴ１８のゲート端子に接続し、他端を電源に接続した複数の第１のスイッチング素子８３０と、各Ｎ型ＭＯＳＦＥＴ２０に対して、一端をＮ型ＭＯＳＦＥＴ２０のゲート端子に接続し、他端を接地した複数の第２のスイッチング素子８３２とを備えている。
【０１２４】
プリドライバ回路７１４の第１のプリドライバ７２４及び第２のプリドライバ７２６は、貫通電流低減のために、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０の何れか一方を全てオフしてから、他方をオンするように、ハイレベル及びローレベルの駆動信号を出力する。
【０１２５】
スイッチング制御回路２１４は、Ｐ型ＭＯＳＦＥＴ１８をオンするときには、全ての第１のスイッチング素子８３０をオフにするように、ローレベルの駆動信号を出力する。これによって、各Ｐ型ＭＯＳＦＥＴ１８が、閾値電圧に応じて時間差を持ってオンされる。また、スイッチング制御回路２１４は、Ｐ型ＭＯＳＦＥＴ１８をオフするときには、全ての第１のスイッチング素子８３０をオンにするように、ハイレベルの駆動信号を出力する。これによって、Ｐ型ＭＯＳＦＥＴ１８のゲート端子には電源から電源電圧が供給されるため、すばやくＰ型ＭＯＳＦＥＴ１８がオフされる。
【０１２６】
また、スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ２０をオンオフするときにも、Ｐ型ＭＯＳＦＥＴ１８と同様に、第２のスイッチング素子８３２に対して、ハイレベル及びローレベルの駆動信号を出力する。
【０１２７】
なお、第８の実施の形態に係る半導体装置の他の構成及び動作については、第７の実施の形態と同様であるため、説明を省略する。
【０１２８】
以上説明したように、第８の実施の形態に係る半導体装置によれば、出力波形の遷移時間がゆっくりとなり、放射ノイズを減らすことができる。また、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴをオフするのにかかるオフ時間を短くできることにより、オンする側の待ち時間が減り、高速でオンオフを切り替えることができる。
【０１２９】
次に、第９の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態〜第８の実施の形態と同様の構成となる部分については、同一符号を付して、説明を省略する。
【０１３０】
第９の実施の形態では、ハイサイド側パワートランジスタとしてＮ型ＭＯＳＦＥＴを用いている点が、第８の実施の形態と異なっている。
【０１３１】
図１４に示すように、第９の実施の形態に係る半導体装置のＤ級増幅回路９１２は、Ｎ型ＭＯＳＦＥＴ４１８とＮ型ＭＯＳＦＥＴ２０とを直列に接続した直列回路４２２を多段に接続して構成されている。直列回路４２２のＮ型ＭＯＳＦＥＴ４１８のゲート端子の各々は、対応する第１のプリドライバ９２４の出力端子に各々接続されている。また、直列回路４２２のＮ型ＭＯＳＦＥＴ２０のゲート端子の各々は、対応する第２のプリドライバ７２６の出力端子に各々接続されている。
【０１３２】
また、Ｄ級増幅回路９１２は、各Ｎ型ＭＯＳＦＥＴ４１８に対して、一端をＰ型ＭＯＳＦＥＴ４１８のゲート端子に接続し、他端を、出力端子ＯＵＴ（Ｎ型ＭＯＳＦＥＴ４１８及びＮ型ＭＯＳＦＥＴ２０の接続点）に接続した複数の第１のスイッチング素子９３０と、複数の第２のスイッチング素子８３２とを備えている。
【０１３３】
プリドライバ回路９１４は、Ｎ型ＭＯＳＦＥＴ４１８の各々に対して、ブートストラップ回路を用いて構成され、かつ、駆動信号を出力するための複数の第１のプリドライバ９２４と、複数の第２のプリドライバ７２６とを備えている。
【０１３４】
プリドライバ回路９１４の第１のプリドライバ９２４及び第２のプリドライバ７２６は、Ｎ型ＭＯＳＦＥＴ４１８及びＮ型ＭＯＳＦＥＴ２０の何れか一方を全てオフしてから、他方をオンするように、ハイレベル及びローレベルの駆動信号を出力する。
【０１３５】
スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ４１８をオンするときには、全ての第１のスイッチング素子９３０をオフにするように、ローレベルの駆動信号を出力する。これによって、各Ｎ型ＭＯＳＦＥＴ４１８が、閾値電圧に応じて時間差を持ってオンされる。また、スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ４１８をオフするときには、全ての第１のスイッチング素子９３０をオンにするように、ハイレベルの駆動信号を出力する。これによって、Ｎ型ＭＯＳＦＥＴ４１８のゲート端子は電位が下がるため、すばやくＮ型ＭＯＳＦＥＴ４１８がオフされる。
【０１３６】
また、スイッチング制御回路２１４は、Ｎ型ＭＯＳＦＥＴ２０をオンオフするときに、Ｎ型ＭＯＳＦＥＴ４１８と同様に、第２のスイッチング素子８３２に対して、ハイレベル及びローレベルの駆動信号を出力する。
【０１３７】
なお、第９の実施の形態に係る半導体装置の他の構成及び動作については、第７の実施の形態と同様であるため、説明を省略する。
【０１３８】
以上説明したように、第９の実施の形態に係る半導体装置によれば、出力波形の遷移時間がゆっくりとなり、簡易な構成で、放射ノイズを減らすことができる。また、Ｎ型ＭＯＳＦＥＴをオフするのにかかるオフ時間を短くできることにより、オンする側の待ち時間が減り、高速でオンオフを切り替えることができる。
【０１３９】
次に、第１０の実施の形態に係る半導体装置について説明する。なお、第１０の実施の形態に係る半導体装置の構成は、第７の実施の形態と同様の構成であるため、同一符号を付して、説明を省略する。
【０１４０】
第１０の実施の形態では、各プリドライバの駆動能力が各々異なっている点と、トランジスタの閾値電圧が同一となっている点とが、第７の実施の形態と異なっている。
【０１４１】
第１０の実施の形態に係る半導体装置のＤ級増幅回路５１２では、各Ｐ型ＭＯＳＦＥＴ１８は、オンするときの閾値電圧が同一となるように形成され、また、各Ｎ型ＭＯＳＦＥＴ２０は、オンするときの閾値電圧が同一となるように形成されている。
【０１４２】
また、プリドライバ回路７１４の第１のプリドライバ７２４の各々は、駆動能力が異なっており、また、第２のプリドライバ７２６の各々は、駆動能力が異なっている。
【０１４３】
第１のプリドライバ７２４の各々から、駆動能力に応じて、ローレベルの駆動信号が出力されると、Ｄ級増幅回路１２の各段のインバータ回路２２のＰ型ＭＯＳＦＥＴ１８が、対応する第１のプリドライバ７２４の駆動能力に応じた異なるタイミングで各々オンされる。
【０１４４】
このとき、第２のプリドライバ７２６の各々から、駆動能力に応じて、ローレベルの駆動信号が出力され、Ｄ級増幅回路１２の各段のインバータ回路２２のＮ型ＭＯＳＦＥＴ２０が、対応する第２のプリドライバ７２６の駆動能力に応じた異なるタイミングで各々オフされる。
【０１４５】
以上のように動作することにより、各段のインバータ回路２２で、電源ＶＤＤから電源電圧が供給され、異なるタイミングでオンされたＰ型ＭＯＳＦＥＴ１８の各々を介して電流が流れ、出力端子ＯＵＴから出力される。このとき、各Ｐ型ＭＯＳＦＥＴ１８について、オンとなる時間に時間差が発生するため、出力波形の遷移時間がゆっくりとなる。
【０１４６】
また、第１のプリドライバ７２４及び第２のプリドライバ７２６から、駆動能力に応じて、ハイレベルの駆動信号が出力されたときには、対応する第１のプリドライバ７２４及び第２のプリドライバ７２６の駆動能力に応じた異なるタイミングで、Ｐ型ＭＯＳＦＥＴ１８が各々オフされると共に、Ｎ型ＭＯＳＦＥＴ２０が各々オンされる。これによって、各段のインバータ回路２２で、異なるタイミングでオンされたＮ型ＭＯＳＦＥＴ２０の各々を介して接地され、残留している電流が接地方向へ流れる。このとき、Ｎ型ＭＯＳＦＥＴ２０について、オンとなる時間に時間差が発生するため、出力波形の遷移時間がゆっくりとなる。
【０１４７】
以上説明したように、第１０の実施の形態に係る半導体装置によれば、出力波形の遷移時間がゆっくりとなり、簡易な構成で、放射ノイズを減らすことができる。
【０１４８】
なお、上記の第１０の実施の形態における、駆動能力が異なるプリドライバを用いると共に、トランジスタの閾値電圧を同一にして、出力波形の遷移時間を長くする技術を、上記の第８の実施の形態及び第９の実施の形態に適用してもよい。
【符号の説明】
【０１４９】
１０、２１０  半導体装置
１２、２１２、３１２、４１２、５１２、６１２、７１２、８１２、９１２  Ｄ級増幅回路
１４、４１４、５１４、７１４、９１４  プリドライバ回路
１６、２１６  制御回路
１８、４１８、５４０  Ｐ型ＭＯＳＦＥＴ
２０、４１８、５４２  Ｎ型ＭＯＳＦＥＴ
２２   インバータ回路
２４、４２４、５２４、６２４、７２４、９２４  第１のプリドライバ
２６、５２６、７２６ 第２のプリドライバ
３０、３１    サリサイドブロック領域
３２、３３    抵抗成分
２１４ スイッチング制御回路
２３０、３３０、４３０、５３４、６３４、８３０、９３０  第１のスイッチング素子
２３２、３３２、５３６、８３２  第２のスイッチング素子
４２２ 直列回路
５３０、６３０  第１の容量素子
５３２ 第２の容量素子
５４０、５４６、５４８、６４０、６４２  Ｐ型ＭＯＳＦＥＴ
５４２、５４４、５５０、６４４  Ｎ型ＭＯＳＦＥＴ
ＶＤＤ 電源
【図１】
2010233064.tif 000003
【図２】
2010233064.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010233064.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2010233064.tif 000013
【図１２】
2010233064.tif 000014
【図１３】
2010233064.tif 000015
【図１４】
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