(57)【要約】【課題】  信号転送速度や波形品質の維持と静電保護とを両立すると共にチップ面積の肥大化を抑制した半導体集積回路装置を提供する。【解決手段】  静電保護の効果を維持しつつ、信号転送速度や波形品質を維持すると共に、差動入力対を一つの静電保護素子で同時に保護し面積的優位性を得る為、任意に分離可能な静電保護素子を終端抵抗の中点に配置する。【選択図】  図１
2010233140.tif 000002
【特許請求の範囲】
【請求項１】
差動入力対を有し、前記差動入力対の少なくともいずれか一方に発生する静電ノイズに係る静電保護の対象となる保護対象回路と、
前記保護対象回路を前記静電ノイズから保護する静電保護素子と
を備え、
前記保護素子は、前記差動入力対の一方と他方との間を互いに接続する終端抵抗の中点に接続されるよう構成される
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記静電保護素子は電気的に分離可能に構成される
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記静電保護素子を電気的に分離する構成は、前記静電保護素子と前記終端抵抗の中点との間を接続し、かつ、熱によって溶断可能なヒューズである
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
前記ヒューズは、メタルヒューズおよびシリコンヒューズのうちの少なくともいずれか一方である
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記メタルヒューズはアルミニウム配線を含んで構成され、前記シリコンヒューズは多結晶シリコン膜を含んで構成される
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記静電保護素子は、前記終端抵抗の中点にアノード側が接続されるよう構成された第１のダイオードと、前記終端抵抗の中点にカソード側が接続されるよう構成された第２のダイオードとを含んで構成される
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
前記静電保護素子は電気的に分離可能に構成される
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
前記静電保護素子を電気的に分離する構成は、前記静電保護素子と前記終端抵抗の中点との間を接続し、かつ、熱によって溶断可能なヒューズである
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
前記ヒューズは、メタルヒューズおよびシリコンヒューズのうちの少なくともいずれか一方である
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記メタルヒューズはアルミニウム配線を含んで構成され、前記シリコンヒューズは多結晶シリコン膜を含んで構成される
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項６において、
前記差動入力対が接続され、かつ、外部から入力信号が入力される差動入力端子を更に備え、
前記終端抵抗は、前記保護対象回路、前記静電保護素子、および前記差動入力端子と共に前記半導体集積回路装置に内蔵される
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記静電保護素子は電気的に分離可能に構成される
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２において、
前記静電保護素子を電気的に分離する構成は、前記静電保護素子と前記終端抵抗の中点との間を接続し、かつ、熱によって溶断可能なヒューズである
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１１において、
前記終端抵抗の中点に接続され、かつ、前記入力信号の電位を安定させるバイアス電圧が入力されるセンタータップを更に備え、
前記センタータップは、前記保護対象回路、前記静電保護素子、前記差動入力端子、および前記終端抵抗と共に前記半導体集積回路装置に内蔵されることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
前記静電保護素子は電気的に分離可能に構成される
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
前記静電保護素子を電気的に分離する構成は、前記静電保護素子と前記終端抵抗の中点との間を接続し、かつ、熱によって溶断可能なヒューズである
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項６において、
前記差動入力対が接続され、かつ、外部から入力信号が入力される差動入力端子と、前記静電保護素子に接続されたセンタータップとを更に備え、
前記差動入力端子および前記センタータップは、前記保護対象回路および前記静電保護素子と共に前記半導体集積回路装置に内蔵され、
前記終端抵抗の中点が前記センタータップを介して前記静電保護素子に接続されて前記終端抵抗が前記半導体集積回路装置に対して外付け接続されるよう構成される
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７において、
前記静電保護素子は電気的に分離可能に構成される
ことを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
前記静電保護素子を電気的に分離する構成は、前記静電保護素子と前記終端抵抗の中点との間を接続し、かつ、熱によって溶断可能なヒューズであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号転送技術及び半導体集積回路実装技術に関し、特に組立時の静電保護と実使用時の信号転送周波数帯域及びLSI内部への伝播波形品質の維持の両立を必要とする分野に適用して有効な差動高速ピンにおける静電保護素子の配置及び分離方法の技術に関するものである。
【背景技術】
【０００２】
従来、製造時の静電保護と実使用時の信号転送周波数帯域及び波形品質の維持を両立するため、静電保護素子を任意に分離可能にした半導体集積回路装置として、製造後に、静電保護素子を分離する構成のものがあった（例えば、特許文献１〜４参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２４４３３８号公報
【特許文献２】特開２００７−０７３９２８号公報
【特許文献３】特開平０５−１２１６６２号公報
【特許文献４】特開２００４−１２８３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者等は本願に先立って、差動入力インターフェイスにおいて、組立時の静電保護と差動高速入力として使用する際の信号転送周波数帯域及び波形品質維持の両立について検討を行った。
【０００５】
動作周波数の高速化に伴い、チップ間の配線容量の充放電時間が信号周期に対して無視できないレベルになっており、波形品質の劣化を防止する目的で信号の低振幅化が行われている。しかしながら、信号の低振幅化はチップ間の配線容量の充放電時間短縮、低電力化といった利点をもつものの外部からのノイズに対するS/N比が悪化する欠点を併せ持つ。そこで、高速転送の多くはノイズ成分によるオフセットを除去可能な差動信号による転送が主流である。上記の分野において、従来技術を用いた場合の概略図を図８に示す。
【０００６】
従来の組立後に静電保護素子を分離する構造を各ピン毎に設置する方法ではヒューズ切断後の残存ノードによる充放電時間の増加や反射の影響で信号転送周波数帯域及び波形品質が劣化することや、ヒューズを各ピン毎に設置することによってインターフェイス部が大きくなりチップ面積の肥大化に繋がるという問題がある。
【０００７】
LSIの高速化技術の進歩と同じく、生産ラインにおける静電気対策も進歩しており、近年、製造時に発生するESD(静電気放電：Electrostatic Discharge)が緩和されている(工程管理次第では 100V以下)。この事から、LSIの更なる高速化・小型化の為、過度なESD対策を行わず、信号転送周波数帯域及び波形品質の維持やインターフェイス部の面積縮小を重視し、回路設計を行う必要があると言う課題を本願発明者は独自に見出した。
【０００８】
上記の特許文献１〜４では、本発明と同様に、入力ピンに対して実使用時の動作の妨げとなる入力容量を低減する目的で、製造後に、静電保護素子を分離することが記載されており、特に特許文献１には分離する機構としてメタルヒューズ、シリコンヒューズを用いることが記載されている。
【０００９】
図７は従来技術に関する回路図を発明者独自の視点から捉えなおした回路構成図である。
【００１０】
特許文献１では、製造後に、静電保護素子を分離することが記載されているが、これを差動入力インターフェイスに用いた場合、図８に示すように、実使用時の電位変動が大きい信号入力の各端子毎にヒューズ切断後の残存ノードが存在することになり、動作時の負荷軽減という意味では不十分である。また、図８に示すように差動入力の各端子にそれぞれヒューズを配置する必要があり、インターフェイス部の面積を増大させる要因となる。
【００１１】
特許文献２でも、製造後に、静電保護回路を分離することが記載されているが、特許文献１と同じく差動入力インターフェイスに適用する場合、図８に示すように、実使用時の電位変動が大きい信号入力の各端子毎にヒューズ切断後の残存ノードが存在することになり、動作時の負荷軽減という意味では不十分である。また、図８に示すように差動入力の各端子にそれぞれヒューズを配置する必要があり、インターフェイス部の面積を増大させる要因となる。
【００１２】
特許文献３でも、製造後に、静電保護回路を分離することが記載されているが、特許文献１、２と同じく差動入力インターフェイスに適用する場合、図８に示すように、実使用時の電位変動が大きい信号入力の各端子毎にヒューズ切断後の残存ノードが存在することになり、動作時の負荷軽減という意味では不十分である。また、図８に示すように差動入力の各端子にそれぞれヒューズを配置する必要があり、インターフェイス部の面積を増大させる要因となる。
【００１３】
特許文献４は、送信側デバイス側からみた出力負荷調節の目的で、静電保護回路を分離することが記載されているが、特許文献１〜３と同じく差動入力インターフェイスに適用する場合、図８に示すように、実使用時の電位変動が大きい信号入力の各端子毎にヒューズ切断後の残存ノードが存在することになり、動作時の負荷軽減という意味では不十分である。また、図８に示すように差動入力の各端子にそれぞれヒューズを配置する必要があり、インターフェイス部の面積を増大させる要因となる。
【課題を解決するための手段】
【００１４】
本発明の代表的なものの一例を示せば以下の通りである。すなわち、本発明の半導体集積回路装置は、差動入力対を有し、前記差動入力対の少なくともいずれか一方に発生する静電ノイズに係る静電保護の対象となる保護対象回路と、前記保護対象回路を前記静電ノイズから保護する静電保護素子とを備え、前記保護素子は、前記差動入力対の一方と他方との間を互いに接続する終端抵抗の中点に接続されるよう構成されることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、電源ネットあるいはESD（静電）保護素子を電気的に接続・分離可能に構成された半導体集積回路において、ESD保護性能を回路動作に影響がでないレベル（数G〜10GHz以上での動作）で維持しつつ、転送可能周波数と波形品質の維持、インターフェイス部の面積縮小が可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体集積回路装置の第１の実施形態に係る模式図である。
【図２】本発明の半導体集積回路装置の第２の実施形態に係る模式図である。
【図３】本発明の半導体集積回路装置の第２の実施形態に係る模式図である。
【図４】本発明の半導体集積回路装置の第４の実施形態に係る模式図である。
【図５】本発明の半導体集積回路装置の第５の実施形態に係る模式図である。
【図６】本発明の半導体集積回路装置の第６の実施形態に係る模式図である。
【図７】従来技術の模式図である。
【図８】差動入力対に従来技術を適用した場合の模式図である。
【図９】理想的な差動入力と振幅中心の電位変動を示す図である。
【図１０】差動入力間にタイミングやレベルの差異が生じた場合の振幅中心の電位変動を示す図である。
【図１１】本発明に係るヒューズの模式図である。
【図１２】本発明の半導体集積回路チップであって、当該チップに抵抗を内蔵した例を示す回路ブロック図である。
【図１３】本発明の半導体集積回路チップであって、当該チップの外部に抵抗が接続される構成の例を示す回路ブロック図である。
【発明を実施するための形態】
【００１７】
本発明の半導体集積回路装置は、実使用時に分離可能なESD保護素子が差動入力の各端子毎ではなく差動入力間の終端抵抗の中点に配置されることを特徴とする。例えば、差動入力の終端抵抗の中点に、任意に分離可能な静電保護素子が配置され、ヒューズ切断後の残存ノードが、終端抵抗の中点に存在するように構成される。静電保護素子と保護対象のデバイスとが終端抵抗の半分の大きさの抵抗を介して接続されているため、抵抗を介さずに接続される場合と比べてESD保護性能が低下する。しかし、生産ラインにおける静電気対策の進歩によって製造時に発生するESDが緩和されている(例えば100V以下である)ような状況においては、それらを考慮しながら設計する事で、上記のESD保護性能の低下によるデバイスへの影響を小さくすることが可能である。それよりむしろ、終端抵抗の中点に配置する事で残存ノードが差動入力の振幅中心となり、電位変動が非常に小さくなるという利点を享受できる。
【００１８】
図９に理想的な差動入力と振幅中心との電位変動を、図１０に実際の差動入力と振幅中心との電位変動を、それぞれ記載する。図９のように、理想的な差動入力においては、差動振幅中心が変動しない。しかし、実際には差動入力間にタイミングやレベルの差異が生じることが予想され、それによって図１０のように差動振幅中心が変動するが、その場合においても当該ノードの電位変動は同図に示すように小さく抑えられる。よって残存ノードの充放電時間が短くなり、転送可能周波数帯域及び入力波形品質の維持が可能になる。
【００１９】
また、２ピンそれぞれに付属する保護対象回路を１つの静電保護素子で共通に保護するため、ヒューズを各ピン毎に設置する場合と比べて配置数を半減できる。但し、２ピン分の静電保護を受け持つため、ヒューズの溶断に対する耐性は２ピン分必要である。しかし、図11に示す様に、ヒューズの溶断箇所の幅は、ヒューズ素子全体の幅に対して充分小さい為、溶断に対する耐性を維持した場合でもヒューズの占める面積は同一で、ヒューズの配置数の半減によって面積的優位性を得ることができる。
【００２０】
本発明の顕著な特徴は、分離可能な静電保護素子を終端抵抗の中点に配置する事である。本発明では、動作時の電位変動が少ない差動振幅中心に残存ノードが残る様に配置されている。上記の特許文献１から４にある様に、各ピン毎に分離可能な静電保護素子を配置する従来技術の方法では、分離後の残存ノードが差動対の両端に残ることで、入力信号の電位変動時に充放電時間が増加し高速動作の妨げとなるが、本発明はこの点を解消している。また、ヒューズを各ピン毎に設置する場合と比べてヒューズによる面積の増加量を半減できる。
【００２１】
具体的には、本発明の半導体集積回路装置は、差動入力対を有し、その差動入力対の少なくともいずれか一方に発生する静電ノイズに係る静電保護の対象となる保護対象回路と、その保護対象回路を静電ノイズから保護する静電保護素子とを備える。保護素子は、差動入力対の一方と他方との間を互いに接続する終端抵抗の中点に接続されるよう構成される。
【００２２】
ここで、静電保護素子は電気的に分離可能に構成されるのが好適である。その場合、静電保護素子を電気的に分離する構成は、例えば静電保護素子と終端抵抗の中点との間を接続し、かつ、熱によって溶断可能なヒューズであればさらに好適である。ヒューズは、例えばメタルヒューズおよびシリコンヒューズのうちの少なくともいずれか一方であればさらに好適である。メタルヒューズは例えばアルミニウム配線を含んで構成されるようにすればさらに好適であり、また、シリコンヒューズは例えば多結晶シリコン膜を含んで構成されるようにすればさらに好適である。
【００２３】
本発明の半導体集積回路装置において、静電保護素子は、終端抵抗の中点にアノード側が接続されるよう構成された第１のダイオードと、同じ終端抵抗の中点にカソード側が接続されるよう構成された第２のダイオードとを含んで構成されれば好適である。その場合も、静電保護素子を電気的に分離可能に構成するのが好適であり、さらには、静電保護素子を電気的に分離する構成をヒューズとするのが好適であることは同様である。
【００２４】
本発明の半導体集積回路装置においては、差動入力対が接続され、かつ、外部から入力信号が入力される差動入力端子を更に備えるようにしてもよい。その場合、終端抵抗は、保護対象回路、静電保護素子、および差動入力端子と共に半導体集積回路装置に内蔵されるようにすれば好適である。その場合も、静電保護素子を電気的に分離可能に構成するのが好適であり、さらには、静電保護素子を電気的に分離する構成をヒューズとするのが好適であることは同様である。
【００２５】
また、本発明の半導体集積回路装置においては、終端抵抗の中点に接続され、かつ、入力信号の電位を安定させるバイアス電圧が入力されるセンタータップを更に備えるようにしてもよい。その場合、センタータップは、保護対象回路、静電保護素子、差動入力端子、および終端抵抗と共に半導体集積回路装置に内蔵されるようにすれば好適である。その場合も、静電保護素子を電気的に分離可能に構成するのが好適であり、さらには、静電保護素子を電気的に分離する構成をヒューズとするのが好適であることは同様である。
【００２６】
また、本発明の半導体集積回路装置は、終端抵抗が半導体集積回路装置に対して外付け接続されるよう構成してもよい。その場合、差動入力対が接続され、かつ、外部から入力信号が入力される差動入力端子と、静電保護素子に接続されたセンタータップとを更に備え、終端抵抗の中点がセンタータップを介して静電保護素子に接続されるよう構成されるのが好適である。また、差動入力端子は、保護対象回路およびセンタータップと接続する静電保護素子と共に半導体集積回路装置に内蔵されるようにするのが好適である。その場合も、静電保護素子を電気的に分離可能に構成するのが好適であり、さらには、静電保護素子を電気的に分離する構成をヒューズとするのが好適であることは同様である。
【００２７】
以下、本発明の実施例を図面を用いて詳細に説明する。
【実施例１】
【００２８】
図１は本発明の半導体集積回路装置の第１の実施例の概略図である。差動入力バッファBF1の差動入力端子（差動ピン）11と12との間が抵抗R2とR3との直列接続から成る終端抵抗Rによって互いに接続され、抵抗R2とR3との接続点、すなわち終端抵抗Rの中間ノード13に静電保護素子が接続される。差動入力バッファBF1、差動入力端子（差動ピン）11、12、抵抗R2、R3、中間ノード13、および静電保護素子は、共通の半導体基板上に一体的に形成されて半導体集積回路装置を構成する。静電保護素子は、例えば半導体集積回路装置を回路基板に取り付ける際などに差動ピン11、12に発生する静電ノイズによって差動入力バッファBF1に不具合が生じるのを防止するために設けられ、差動ピン11、12に発生した静電ノイズがそれぞれ抵抗R2、R3を介して静電保護素子に流れ込むよう構成される。ここで、抵抗R2とR3とは抵抗値が等しく、かつ、それぞれの抵抗値は終端抵抗Rの抵抗値の１／２であり、終端抵抗Rの中間のノード13は終端抵抗の中点にあたる。本実施例では、差動ピン11、12間の終端抵抗Rの中点13に静電保護素子を配置することで、一つの静電保護素子で差動ピン11、12の両方の保護対象回路に対する静電保護に共通に対応している。
【００２９】
半導体集積回路装置が回路基板等に実装された後、同装置が実動作する際は、静電保護素子は入力負荷として見える。しかし、静電保護素子が差動振幅中心に相当する終端抵抗Rの中点13に接続されていることにより、その負荷は実効的には小さく見え、入力波形品質を劣化されることが実質的に抑制される。
【００３０】
本実施例によれば、終端抵抗の中点は実動作時の電位変動の小さい差動振幅中心にあたり、大きな入力負荷となる静電保護素子の充放電時間を短縮でき、もって転送可能周波数帯域及び入力波形品質の維持・向上が可能になるという格別な効果が得られる。
【実施例２】
【００３１】
図２は本発明の半導体集積回路装置の第２の実施例の概略図である。本実施例は第１の実施例における静電保護素子としてダイオードを用いた例である。差動入力バッファBF1の差動入力端子（差動ピン）21と22との間が抵抗R2とR3との直列接続から成る終端抵抗Rによって互いに接続され、抵抗R2とR3との接続点、すなわち終端抵抗Rの中間ノード23にダイオードD1のアノード側とダイオードD2のカソード側とが共通に接続される。２つのダイオードD1、D2は中間ノード23に共通接続されることによって静電保護素子として機能する。差動入力バッファBF1、差動入力端子（差動ピン）21、22、抵抗R2、R3、中間ノード23、およびダイオードD1、D2は、共通の半導体基板上に一体的に形成されて半導体集積回路装置を構成する。２つのダイオードD1、D2から成る静電保護素子は、例えば半導体集積回路装置を回路基板に取り付ける際などに差動ピン21、22に発生する静電ノイズによって差動入力バッファBF1に不具合が生じるのを防止するために設けられ、差動ピン21、22に発生した静電ノイズがそれぞれ抵抗R2、R3を介して２つのダイオードD1、D2のいずれかに流れ込むよう構成される。ここで、抵抗R2とR3とは抵抗値が等しく、かつ、それぞれの抵抗値は終端抵抗Rの抵抗値の１／２であり、終端抵抗Rの中間のノード23は終端抵抗の中点にあたる。本実施例では、差動ピン21、22間の終端抵抗Rの中点23にダイオードD1、D2から成る静電保護素子を配置することで、一対のダイオードから成る静電保護素子で差動ピン21、22の両方の保護対象回路に対する静電保護に共通に対応している。
【００３２】
半導体集積回路装置が回路基板等に実装された後、同装置が実動作する際は、ダイオードD1、D2は入力負荷として見える。しかし、ダイオードD1、D2が差動振幅中心に相当する終端抵抗Rの中点23に接続されていることにより、その負荷は実効的には小さく見え、入力波形品質を劣化されることが実質的に抑制される。
【００３３】
本実施例によれば、第１の実施例と同様に静電保護素子の実動作時の充放電時間を短縮できると共に、非常に単純な構成であり、いくつかの素子を組み合わせた構成の静電保護素子(シャント回路等)と比べて誤作動が少ないという格別な効果が得られる。
【実施例３】
【００３４】
図３は本発明の半導体集積回路装置の第３の実施例の概略図である。本実施例は、第１の実施例から更なる高速化のため、実動作時の大きな入力負荷となる静電保護素子を分離可能な構造を備えた実施例である。差動入力バッファBF1の差動入力端子（差動ピン）31と32との間が抵抗R2とR3との直列接続から成る終端抵抗Rによって互いに接続され、抵抗R2とR3との接続点、すなわち終端抵抗Rの中間ノード33にスイッチ34を介して静電保護素子が接続される。差動入力バッファBF1、差動入力端子（差動ピン）31、32、抵抗R2、R3、中間ノード33、スイッチ34、および静電保護素子は、共通の半導体基板上に一体的に形成されて半導体集積回路装置を構成する。静電保護素子は、例えば半導体集積回路装置を回路基板に取り付ける際などに差動ピン31、32に発生する静電ノイズによって差動入力バッファBF1に不具合が生じるのを防止するために設けられ、差動ピン31、32に発生した静電ノイズがそれぞれ抵抗R2、R3およびスイッチ34を介して静電保護素子に流れ込むよう構成される。ここで、抵抗R2とR3とは抵抗値が等しく、かつ、それぞれの抵抗値は終端抵抗Rの抵抗値の１／２であり、終端抵抗Rの中間のノード33は終端抵抗の中点にあたる。本実施例では、差動ピン31、32間の終端抵抗Rの中点33にスイッチ34を介して静電保護素子を配置することで、上記第１の実施例と同様に、一つの静電保護素子で差動ピン31、32の両方の保護対象回路に対する静電保護に共通に対応している。
【００３５】
半導体集積回路装置が回路基板等に実装された後、同装置が実動作する際は、静電保護素子は入力負荷として見える。しかし、実動作時に静電保護素子がスイッチ34によって分離されることにより、その負荷は分離後の残存ノードのみとなり、入力負荷は相対的に小さくなる。さらに、その残存ノードも実動作時の電位変動の小さい差動振幅中心に相当する終端抵抗Rの中点33に接続されていることにより、残存ノードによって見える負荷も実効的にはさらに小さく見え、充放電時間を短縮でき、もって入力波形品質を劣化されることが実質的に抑制される。
【００３６】
本実施例によれば、大きな入力負荷となる静電保護素子を分離することによる高速化と、分離後の残存ノードが電位変動の小さい差動振幅中心にあることによる充放電時間の短縮とが可能となるという格別な効果が得られる。また、２ピンそれぞれに付属する保護対象回路を共通に保護している為、静電保護素子を分離するヒューズの配置数を半減することができ面積的優位性が得られる。
【実施例４】
【００３７】
図４は本発明の半導体集積回路装置の第４の実施例の概略図である。差動入力バッファBF1の差動入力端子（差動ピン）41と42との間が抵抗R2とR3との直列接続から成る終端抵抗Rによって互いに接続され、抵抗R2とR3との接続点、すなわち終端抵抗Rの中間ノード43にダイオードD1のアノード側とダイオードD2のカソード側とがスイッチ44を介して共通に接続される。２つのダイオードD1、D2は中間ノード43に共通接続されることによって静電保護素子として機能する。差動入力対Vip, Vin はそれぞれ、抵抗R2, R3に接続されている。すなわち、抵抗R2の一端は抵抗R3とスイッチ44とに共通接続され、他端は差動入力対の一方であるVipに接続される。また、抵抗R3の一端は抵抗R2とスイッチ44とに共通接続され、他端は差動入力対の他方であるVinに接続される。差動入力バッファBF1、差動入力端子（差動ピン）41、42、抵抗R2、R3、中間ノード43、スイッチ44、差動入力対Vip, Vin、およびダイオードD1、D2は、共通の半導体基板上に一体的に形成されて半導体集積回路装置を構成する。図４において、差動入力対Vip, Vinを通る点線は半導体集積回路装置の縁を示し、点線より右側が半導体集積回路装置の内部を、左側が半導体集積回路装置の外部を、それぞれ示す。２つのダイオードD1、D2から成る静電保護素子は、例えば半導体集積回路装置を回路基板に取り付ける際などに差動ピン41、42に発生する静電ノイズによって差動入力バッファBF1に不具合が生じるのを防止するために設けられ、差動ピン41、42に発生した静電ノイズがそれぞれ抵抗R2、R3およびスイッチ44を介して２つのダイオードD1、D2のいずれかに流れ込むよう構成される。ここで、抵抗R2とR3とは抵抗値が等しく、かつ、それぞれの抵抗値は終端抵抗Rの抵抗値の１／２であり、終端抵抗Rの中間のノード43は終端抵抗の中点にあたる。本実施例では、差動ピン41、42間の終端抵抗Rの中点43にスイッチ44を介してダイオードD1、D2から成る静電保護素子を配置することで、上記第２の実施例と同様に、一対のダイオードから成る静電保護素子で差動ピン41、42の両方の保護対象回路に対する静電保護に共通に対応している。
【００３８】
半導体集積回路装置が回路基板等に実装された後、同装置が実動作する際は、ダイオードD1、D2は入力負荷として見える。しかし、実動作時にダイオードD1、D2がスイッチ44によって分離されることにより、その負荷は分離後の残存ノードのみとなり、入力負荷は相対的に小さくなる。ここで、スイッチ44にはヒューズを用いるのが好適であるが、本発明はそれに限定されない。中間ノード43にヒューズを介してダイオードD1、D2が接続される構造とした場合、組立時にはヒューズを介して静電保護素子として機能させ、実動作時にはヒューズを切断し、動作の妨げとなる入力容量を低減させればよい。さらに、ヒューズ切断後の残存ノードも実動作時の電位変動の小さい差動振幅中心に相当する終端抵抗Rの中点43に接続されていることにより、残存ノードによって見える負荷も実効的にはさらに小さく見え、充放電時間を短縮でき、もって入力波形品質を劣化されることが実質的に抑制される。
【００３９】
本実施例によれば、上記第３の実施例と同様に静電保護素子の分離と分離後の残存ノードの充放電時間の短縮による高速化と面積的優位性と共に、上記第２の実施例と同様に誤作動が少ないという格別な効果が得られる。
【実施例５】
【００４０】
図５は本発明の半導体集積回路装置の第５の実施例の概略図である。実施例４との違いは終端抵抗の中点ノードからセンタータップが装置外部に出ている点である。差動入力バッファBF1の差動入力端子（差動ピン）51と52との間が抵抗R2とR3との直列接続から成る終端抵抗Rによって互いに接続され、抵抗R2とR3との接続点、すなわち終端抵抗Rの中間ノード53にダイオードD1のアノード側とダイオードD2のカソード側とがスイッチ54を介して共通に接続されると共に、センタータップ55が接続される。２つのダイオードD1、D2は中間ノード53に共通接続されることによって静電保護素子として機能する。差動入力対Vip, Vinはそれぞれ、抵抗R2, R3に接続されている。すなわち、抵抗R2の一端は抵抗R3とスイッチ54とセンタータップ55とに共通接続され、他端は差動入力対の一方であるVipに接続される。また、抵抗R3の一端は抵抗R2とスイッチ54とセンタータップ55とに共通接続され、他端は差動入力対の他方であるVinに接続される。差動入力バッファBF1、差動入力端子（差動ピン）51、52、抵抗R2、R3、中間ノード53、スイッチ54、差動入力対Vip, Vin、センタータップ55、およびダイオードD1、D2は、共通の半導体基板上に一体的に形成されて半導体集積回路装置を構成する。図５において、差動入力対Vip, Vinおよびセンタータップ55を通る点線は半導体集積回路装置の縁を示し、点線より右側が半導体集積回路装置の内部を、左側が半導体集積回路装置の外部を、それぞれ示す。２つのダイオードD1、D2から成る静電保護素子は、例えば半導体集積回路装置を回路基板に取り付ける際などに差動ピン51、52に発生する静電ノイズによって差動入力バッファBF1に不具合が生じるのを防止するために設けられ、差動ピン51、52に発生した静電ノイズがそれぞれ抵抗R2、R3およびスイッチ54を介して２つのダイオードD1、D2のいずれかに流れ込むよう構成される。ここで、抵抗R2とR3とは抵抗値が等しく、かつ、それぞれの抵抗値は終端抵抗Rの抵抗値の１／２であり、終端抵抗Rの中間のノード53は終端抵抗の中点にあたる。本実施例では、差動ピン51、52間の終端抵抗Rの中点53にスイッチ54を介してダイオードD1、D2から成る静電保護素子を配置することで、上記第２および第４の実施例と同様に、一対のダイオードから成る静電保護素子で差動ピン51、52の両方の保護対象回路に対する静電保護を共通に保護している。また、本実施例の場合、差動入力対Vip, Vinとセンタータップ55とに共通に対応している。
【００４１】
半導体集積回路装置が回路基板等に実装された後、同装置が実動作する際は、ダイオードD1、D2は入力負荷として見える。しかし、実動作時にダイオードD1、D2がスイッチ54によって分離されることにより、その負荷は分離後の残存ノードのみとなり、入力負荷は相対的に小さくなる。ここで、スイッチ54にはヒューズを用いるのが好適であるが、本発明はそれに限定されない。中間ノード53にヒューズを介してダイオードD1、D2が接続される構造とした場合、組立時にはヒューズを介して静電保護素子として機能させ、実動作時にはヒューズを切断し、動作の妨げとなる入力容量を低減させればよい。また、ヒューズを溶断する際、ヒューズの両端に簡単に電位差を与える事ができ、ジュール熱による溶断が容易である。さらに、ヒューズ切断後の残存ノードも実動作時の電位変動の小さい差動振幅中心に相当する終端抵抗Rの中点53に接続されていることにより、残存ノードによって見える負荷も実効的にはさらに小さく見え、充放電時間を短縮でき、もって入力波形品質を劣化されることが実質的に抑制される。
【００４２】
本実施例によれば、上記第４の実施例の信号転送高速化、チップ面積の低減に加え、差動信号の中点電位の固定とヒューズのジュール熱による溶断が容易となるという格別な効果が得られる。
【実施例６】
【００４３】
図６は本発明の半導体集積回路装置の第６の実施例の概略図である。実施例４との違いは終端抵抗が外付けになっており、半導体装置側には差動入力対と入力対と独立した静電保護用の端子と端子からヒューズを介して静電保護素子を接続する構造になっている。差動入力バッファBF1の差動入力端子（差動ピン）61と62との間が抵抗R2とR3との直列接続から成る終端抵抗Rによって互いに接続され、抵抗R2とR3との接続点、すなわち終端抵抗Rの中間ノード63にダイオードD1のアノード側とダイオードD2のカソード側とが端子Vmおよびスイッチ64を介して共通に接続される。２つのダイオードD1、D2は中間ノード63に共通接続されることによって静電保護素子として機能する。差動入力対Vip, Vin はそれぞれ、抵抗R2, R3に接続されている。すなわち、抵抗R2の一端は抵抗R3と端子Vmとに共通接続され、他端は差動入力対の一方であるVipに接続される。また、抵抗R3の一端は抵抗R2と端子Vmとに共通接続され、他端は差動入力対の他方であるVinに接続される。差動入力バッファBF1、スイッチ64、差動入力対Vip, Vin、端子Vm、およびダイオードD1、D2は、共通の半導体基板上に一体的に形成されて半導体集積回路装置を構成する。一方、差動入力端子（差動ピン）61、62、抵抗R2、R3、および中間ノード63は、半導体集積回路装置の外部から外付けされる。図６において、差動入力対Vip, Vinおよび端子Vmを通る点線は半導体集積回路装置の縁を示し、点線より右側が半導体集積回路装置の内部を、左側が半導体集積回路装置の外部を、それぞれ示す。２つのダイオードD1、D2から成る静電保護素子は、例えば半導体集積回路装置を回路基板に取り付ける際などに差動ピン41、42に発生する静電ノイズによって差動入力バッファBF1に不具合が生じるのを防止するために設けられ、差動ピン61、62に発生した静電ノイズがそれぞれ抵抗R2、R3、端子Vm、およびスイッチ64を介して２つのダイオードD1、D2のいずれかに流れ込むよう構成される。ここで、抵抗R2とR3とは抵抗値が等しく、かつ、それぞれの抵抗値は終端抵抗Rの抵抗値の１／２であり、終端抵抗Rの中間のノード63は終端抵抗の中点にあたる。本実施例では、差動ピン61、62間の終端抵抗Rの中点63に端子Vmおよびスイッチ64を介してダイオードD1、D2から成る静電保護素子を配置することで、上記第２、第４、および第５の実施例と同様に、一対のダイオードから成る静電保護素子で差動ピン61、62の両方の保護対象回路に対する静電保護に共通に対応している。
【００４４】
半導体集積回路装置が回路基板等に実装された後、同装置が実動作する際は、ダイオードD1、D2は入力負荷として見える。しかし、実動作時にダイオードD1、D2がスイッチ64によって分離されることにより、その負荷は分離後の残存ノードのみとなり、入力負荷は相対的に小さくなる。ここで、スイッチ64にはヒューズを用いるのが好適であるが、本発明はそれに限定されない。中間ノード63に端子Vmおよびヒューズを介してダイオードD1、D2が接続される構造とした場合、組立時にはヒューズを介して静電保護素子として機能させ、実動作時にはヒューズを切断し、動作の妨げとなる入力容量を低減させればよい。さらに、ヒューズ切断後の残存ノードも実動作時の電位変動の小さい差動振幅中心に相当する終端抵抗Rの中点63に端子Vmを介して接続されていることにより、残存ノードによって見える負荷も実効的にはさらに小さく見え、充放電時間を短縮でき、もって入力波形品質を劣化されることが実質的に抑制される。
【００４５】
本実施例によれば、終点抵抗の抵抗値を容易に変更可能であると共に、上記第４の実施例の信号転送の高速化、チップ面積の低減に加え、上記第５の実施例と同様にヒューズのジュール熱による溶断が容易となるという格別な効果が得られる。
【実施例７】
【００４６】
図１２は本発明の半導体集積回路装置の第７の実施例の概略図である。受信側LSIは上記第４の実施例と同一の構成を有する半導体集積回路装置であ。送信側LSIは、LVDS（Low Voltage Differential Signaling：低電圧差動伝送）やCML（Current Mode Logic：電流差動伝送）等に代表される差動伝送方式に対応した差動出力ドライバと、その差動出力を送信側LSIの外部へ出力するための端子（差動出力対）121、122とが共通の半導体基板上に一体的に形成された半導体集積回路装置である。これら受信側LSIと送信側LSIとは伝送線路によって互いに接続される。具体的には、伝送線路により、差動入力対の一方であるVipと差動出力対の一方である端子121とが互いに接続され、かつ、差動入力対の他方であるVinと差動出力対の他方である122とが互いに接続されることにより、受信側LSIと送信側LSIとが高周波電気信号的に互いに接続される。
【００４７】
受信側LSIおよび送信側LSIの実動作の際、送信側LSIの差動出力ドライバは高周波信号を差動出力対121、122へ出力し、その高周波信号は伝送線路を介して差動入力対Vip, Vinへ入力され、さらには差動入力端子（差動ピン）41と42を通って差動入力バッファBF1へ入力される。このとき、差動入力対Vip, Vin、および抵抗R2、R3を介して伝送線路にダイオードD1、D2が接続された場合、ダイオードD1、D2は入力負荷として見えるが、ダイオードD1、D2がスイッチ44によって分離されることにより、その負荷は分離後の残存ノードのみとなり、入力負荷は相対的に小さくなる。ここで、スイッチ44にヒューズを用いるのが好適であることについては、上記第４の実施例と同様である。ヒューズ切断後の残存ノードも実動作時の電位変動の小さい差動振幅中心に相当する終端抵抗Rの中点43に接続されていることにより、残存ノードによって見える負荷も実効的にはさらに小さく見え、充放電時間を短縮でき、もって入力波形品質を劣化されることが実質的に抑制される。
【００４８】
本実施例によれば、高周波信号を出力する差動出力対121、122を有する送信側LSIが入力側に接続される受信側LSIとして本発明の半導体集積回路装置を用いた場合においても、上記第４の実施例の効果、すなわち、静電保護素子の分離と分離後の残存ノードの充放電時間の短縮による高速化と面積的優位性と共に誤作動が少ないという効果を同様に得ることができる。
【実施例８】
【００４９】
図１３は本発明の半導体集積回路装置の第８の実施例の概略図である。
受信側LSIは上記第６の実施例と同一の構成を有する半導体集積回路装置であり、その入力側に端子Vip、Vin、Vmを介して抵抗R2とR3との直列接続から成る終端抵抗Rが外付け接続される。送信側LSIは、上記第７の実施例と同様にLVDSやCML等に代表される差動伝送方式に対応した差動出力ドライバと、その差動出力を送信側LSIの外部へ出力するための端子（差動出力対）131、132とが共通の半導体基板上に一体的に形成された半導体集積回路装置である。これら受信側LSIと送信側LSIとは伝送線路によって互いに接続される。具体的には、伝送線路により、差動入力対の一方であるVipあるいは差動ピンの一方である端子61と差動出力対の一方である端子131とが互いに接続され、かつ、差動入力対の他方であるVinあるいは差動ピンの他方である端子62と差動出力対の他方である132とが互いに接続されることにより、受信側LSIと送信側LSIとが高周波電気信号的に互いに接続される。
【００５０】
受信側LSIおよび送信側LSIの実動作の際、送信側LSIの差動出力ドライバは高周波信号を差動出力対131、132へ出力し、その高周波信号は伝送線路および差動入力端子（差動ピン）61と62を介して差動入力対Vip, Vinへ入力され、さらには差動入力バッファBF1へ入力される。このとき、抵抗R2、R3、および端子Vmを介して伝送線路にダイオードD1、D2が接続された場合、ダイオードD1、D2は入力負荷として見えるが、ダイオードD1、D2がスイッチ64によって分離されることにより、その負荷は分離後の残存ノードのみとなり、入力負荷は相対的に小さくなる。ここで、スイッチ64にヒューズを用いるのが好適であることについては、上記第６の実施例と同様である。ヒューズ切断後の残存ノードも実動作時の電位変動の小さい差動振幅中心に相当する終端抵抗Rの中点63に端子Vmを介して接続されていることにより、残存ノードによって見える負荷も実効的にはさらに小さく見え、充放電時間を短縮でき、もって入力波形品質を劣化されることが実質的に抑制される。
【００５１】
本実施例によれば、高周波信号を出力する差動出力対131、132を有する送信側LSIが入力側に接続される受信側LSIとして本発明の半導体集積回路装置を用いた場合においても、上記第６の実施例の効果、すなわち、終点抵抗の抵抗値を容易に変更可能であると共に、信号転送の高速化、チップ面積の低減に加え、ヒューズのジュール熱による溶断が容易となるという効果を同様に得ることができる。
【００５２】
以上、本発明の上記各実施例によれば、入力容量増加の要因である静電保護素子や分離後の残存ノードが動作時の電位変動の小さい差動振幅中心にあることになり、充放電時間が短くなることによって転送可能周波数帯域や波形品質の維持が可能となる。また、２ピンを一度に保護するため、静電保護素子とヒューズを各ピン毎に設置する場合と比べてヒューズの占める面積を半減できる。
【００５３】
なお、上述した実施例は本発明の好適な実施形態の一例であり、本発明の要旨を逸脱しない範囲内で、種々の変形実施が可能である。
【符号の説明】
【００５４】
D1,D2,D3,D4…静電保護用ダイオード、
R1,R2…終端抵抗、
d…ヒューズの溶断箇所の幅、
D…ヒューズ全体の幅、
BF1…差動入力バッファ、
Vip,Vin…差動入力ピン、
Vm…差動入力センタータップピン。
【図１】
2010233140.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010233140.tif 000007
【図６】
2010233140.tif 000008
【図７】
2010233140.tif 000009
【図８】
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【図９】
2010233140.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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