(57)【要約】【課題】データの書込み速度を高く維持しつつ、非選択セルのデータの劣化を抑制することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体層３０と、半導体層内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間の半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域Ｂと、ボディ領域上に設けられたゲート絶縁膜５０と、或る１つのボディ領域上にゲート絶縁膜を介して設けられ、ソース層、ドレイン層およびボディ領域を含むメモリセルのチャネル長方向に互いに分離された第１のゲート電極Ｇ１および第２のゲート電極Ｇ２とを備えている。【選択図】図２
2010157580.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
或る１つの前記ボディ領域上に前記ゲート絶縁膜を介して設けられ、前記ドレイン層、前記ソース層および前記ボディ領域を含むメモリセルのチャネル長方向に互いに分離された第１のゲート電極および第２のゲート電極とを備えた半導体記憶装置。
【請求項２】
前記第１のゲート電極と前記第２のゲート電極とは、互いに絶縁されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記チャネル長方向に沿った断面において、前記ドレイン層と前記ボディ領域との間の境界は、前記第１のゲート電極の下方に存在し、前記ソース層と前記ボディ領域との間の境界は、前記第２のゲート電極の下方に存在することを特徴とする請求項１または請求項２のいずれか一項に記載の半導体記憶装置。
【請求項４】
前記メモリセルにデータを書き込むときに、前記第１のゲート電極に印加される電圧は、前記第２のゲート電極に印加される電圧よりも低いことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルにデータを書き込むときに、データを書き込まない非選択のメモリセルにおいては、前記第１および前記第２のゲート電極に印加する電圧は前記ソース層の電位よりも低く、かつ、前記第１のゲート電極に印加する電圧は前記第２のゲート電極に印加する電圧よりも高いことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００３】
データ“１”を選択メモリセルに書き込むとき、選択メモリセルとビット線を共有する非選択メモリセルには、データ“１”を書き込まない。従って、非選択メモリセルのゲートには、ソース電位よりも低い負電位が与えられる。しかし、非選択メモリセルが“０”セルである場合、ドレイン電圧が高くかつゲート電位が低い状態となるので、ボディ−ドレイン間のｐｎ接合部に印加される電界が大きくなる。これは、ＧＩＤＬ（Gate Induced Drain Leakage）の原因となる。“０”セルにおいてＧＩＤＬ電流が流れると、“０”セルのボディにホールが次第に蓄積され、“０”セルのデータ状態を劣化させてしまう（ビット線“１”ディスターブともいう）。
【０００４】
ビット線“１”ディスターブを防止するために、“１”書き時のビット線電位を低下させることが考えられる。しかし、この場合、データ“１”の書込み速度が遅くなってしまう。
【０００５】
ビット線“１”ディスターブを防止するために、“１”書き時の非選択ゲート電位を上昇させることが考えられる。しかし、この場合、非選択の“１”セルのデータが劣化するおそれがある。
【０００６】
データ“０”を選択メモリセルに書き込むとき、選択メモリセルとビット線を共有する非選択メモリセルのゲートには、ソース電位よりも低い負電位が与えられる。ドレイン電圧も低い状態である。しかし、この非選択メモリセルが“１”セルである場合、ホールがボディに蓄積されているため、ボディ電位が“０”セルのボディ電位に比べて高くなる。このため、非選択メモリセルのボディ電位を充分に低下させないと、ホールがｐｎ接合部からリークしてしまう（ビット線“０”ディスターブともいう）。従って、上記非選択メモリセルが“１”セルである場合、非選択ゲート電位を低下させることが好ましい。
【０００７】
従って、ビット線“１”ディスターブおよびビット線“０”ディスターブの対応策は、互いにトレードオフの関係にある。
【特許文献１】特開２００２−２４６５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
データの書込み速度を高く維持しつつ、非選択セルのデータの劣化を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、或る１つの前記ボディ領域上に前記ゲート絶縁膜を介して設けられ、前記ドレイン層、前記ソース層および前記ボディ領域を含むメモリセルのチャネル長方向に互いに分離された第１のゲート電極および第２のゲート電極とを備えている。
【００１０】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、ソース層と、ドレイン層と、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、或る１つの前記ボディ領域の上方に設けられ、前記ドレイン層側および前記ソース層側にそれぞれ互いに分離された第１のゲート電極および第２のゲート電極とを備えた半導体記憶装置の駆動方法であって、
前記メモリセルにデータを書き込むときに、前記第１のゲート電極に印加する電圧を前記第２のゲート電極に印加する電圧よりも低くすることを具備する。
【００１１】
本発明に係る実施形態に従った半導体記憶装置は、ゲート電極、ソース層、ドレイン層、および、論理データを記憶するために電荷を蓄積しあるいは電荷を放出する電気的に浮遊状態のボディ領域を含むメモリセルを備えた半導体記憶装置の製造方法であって、
埋込み絶縁膜上に設けられた半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にマスク材を形成し、
前記マスク材のうち前記ゲート電極の形成部分にあるマスク材を除去して、該マスク材にトレンチを形成し、
前記ゲート電極の材料を前記トレンチの両側面に形成して、該トレンチの一方の側面に第１のゲート電極を形成し、該トレンチの他方の側面に第２のゲート電極を形成し、
ゲート間絶縁膜を前記第１のゲート電極と前記第２のゲート電極との間に形成し、
前記マスク材を除去し、
前記第１のゲート電極および前記第２のゲート電極の各側面に側壁膜を形成し、
前記第１のゲート電極、前記第２のゲート電極、前記ゲート間絶縁膜および前記側壁膜をマスクとして用いて不純物を導入して、前記ソース層および前記ドレイン層を形成することを具備する。
【発明の効果】
【００１２】
本発明による半導体記憶装置は、データの書込み速度を高く維持しつつ、非選択セルのデータの劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１４】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示す部分的な平面図である。メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡを構成している。ワード線ＷＬ１、ＷＬ２は、ロウ（row）方向に延伸し、メモリセルＭＣのゲートＧ１、Ｇ２としても機能する。本実施形態のワード線は、メモリセルＭＣの各行に対して２本ずつ（ＷＬ１、ＷＬ２）設けられている。即ち、各メモリセルＭＣは、それぞれ第１のゲート電極Ｇ１および第２のゲート電極Ｇ２を備えている。
【００１５】
第１のゲート電極Ｇ１およびＧ２（ワード線ＷＬ１およびＷＬ２）は、互いに分離されており、絶縁体によって絶縁されている。これにより、第１のゲート電極Ｇ１およびＧ２（ワード線ＷＬ１およびＷＬ２）には、互いに異なる電圧を印加することができる。
【００１６】
ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのドレインに接続されている。１組のワード線ＷＬ１、ＷＬ２とビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。
【００１７】
本実施形態では、ソース線ＳＬは、ワード線ＷＬ１、ＷＬ２と同様にロウ方向に延伸しており、メモリセルＭＣのソースに接続されている。隣接する２行のメモリセルＭＣは、ソース線ＳＬを共有している。ビット線ＢＬは、メモリセルＭＣのドレインに接続されており、メモリセルＭＣの各カラムの配列に対応して設けられている。尚、ロウ方向とカラム方向との呼称は、便宜的なものであって、互いに入れ替えても差し支えない。
【００１８】
ワード線ＷＬ１およびＷＬ２の総幅、および、ビット線ＢＬの幅をFとし、コンタクトマージンを０．５Ｆとすると、単位メモリセルＵＣの大きさは、３Ｆ×２Ｆ＝６Ｆ２である。Ｆは、リソグラフィを用いて形成可能な最小加工寸法である。
【００１９】
尚、本実施形態によるＦＢＣメモリは、ビット線ＢＬを駆動するセンスアンプ、ワード線ＷＬを駆動するワード線ドライバ、ソース線を駆動するソース線ドライバ、ロウアドレスをデコードするロウデコーダ、カラムアドレスをデコードするカラムデコーダ等を備えているが、これらについては説明を省略する。
【００２０】
図２は、図１の２−２線に沿った断面図である。図３は、図１の３−３線に沿った断面図である。メモリセルＭＣは、シリコン基板１０、ＢＯＸ層２０およびｐ型のＳＯＩ層３０を含むＳＯＩ基板上に設けられている。メモリセルＭＣは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の構成を有する。ＳＯＩ層３０は、ストライプ状に形成されており、アクティブエリアを構成する。アクティブエリア間には、図３に示すように、ＳＴＩ（Shallow Trench Isolation）が埋め込まれている。シリコン基板１０あるいはプレートＰＬには、プラグ（図示せず）を介して固定電位が印加されている。
【００２１】
ＢＯＸ層２０上のＳＯＩ層３０内に、ｎ＋型のソースＳおよびｎ＋型のドレインＤが設けられている。ボディＢは、ソースＳとドレインＤとの間のＳＯＩ層３０に形成されている。ボディＢは、ソースＳおよびドレインＤとは逆導電型の半導体からなる。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディＢは、ソースＳ、ドレインＤ、ＢＯＸ層２０、ゲート絶縁膜５０およびＳＴＩによって、その一部または全部が囲まれることによって電気的に浮遊状態である。ボディＢは、データを記憶するために多数キャリア（ホール）を蓄積し、あるいは、多数キャリアを放出する。ＦＢＣメモリは、ボディＢ内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００２２】
ソースＳおよびドレインＤは、不純物濃度の高いｎ＋型の拡散層の周囲に形成されたｎ−型のエクステンション層（図示せず）を含んでいてもよい。ソースＳおよびドレインＤは、ＢＯＸ層２０に達するように形成されており、これにより、ボディＢはフローティング状態を維持することができる。
【００２３】
ボディＢ上にゲート絶縁膜５０が設けられている。ゲート絶縁膜５０上に第１のゲート電極Ｇ１および第２のゲート電極Ｇ２が設けられている。第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、メモリセルＭＣのチャネル長方向（本実施形態では、カラム方向と同方向）に互いに分離されている。第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、それぞれ独立に制御することができる。第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の１つのペアがメモリセルＭＣの１つの行に対応している。第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の複数のペアは、メモリセルＭＣの複数行のそれぞれに対応する。
【００２４】
ゲート間絶縁膜ＩＧＩが第１のゲート電極Ｇ１と第２のゲート電極Ｇ２との間に設けられている。ゲート間絶縁膜ＩＧＩは、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２との間の絶縁状態を維持する。
【００２５】
第１および第２のゲート電極Ｇ１およびＧ２の外側面には、側壁膜４０が設けられている。さらに、層間絶縁膜ＩＬＤが、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２および側壁膜４０を被覆している。
【００２６】
ソース線コンタクトＳＬＣは、ソース線ＳＬとソースＳとの間を接続するように層間絶縁膜ＩＬＤ内に設けられている。ビット線コンタクトＢＬＣは、ビット線ＢＬとドレインＤとの間を接続するように層間絶縁膜ＩＬＤ内に設けられている。ソース線コンタクトＳＬＣは、カラム方向に隣接する２つのメモリセルＭＣの共通のソースＳに接続されている。ビット線コンタクトＢＬＣは、カラム方向に隣接する２つのメモリセルＭＣの共通のドレインＤに接続されている。さらに、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、カラム方向に交互に設けられている。
【００２７】
図２に示すメモリセルＭＣのチャネル長方向の断面において、ゲート間絶縁膜ＩＧＩの幅は、メモリセルＭＣのチャネル長よりも短く、かつ、チャネル部分の中央部の上方に設けられている。第１のゲート電極Ｇ１は、ドレインＤとボディＢとの間の境界部分の上方に設けられている。第２のゲート電極Ｇ２は、ソースＳとボディＢとの間の境界部分の上方に設けられている。換言すると、ドレインＤとボディＢとの間の境界は、第１のゲート電極Ｇ１の下方に存在し、ソースＳとボディＢとの間の境界は、第２のゲート電極Ｇ２の下方に存在する。
【００２８】
本実施形態によるＦＢＣメモリの駆動方法を説明する。ここでは、選択メモリセルＭＣへデータ“１”を書き込む。データ“１”を書き込む際には、メモリセルＭＣを５極管動作させ、ボディ−ドレイン間のｐｎ接合付近でインパクトイオン化を生じさせる。インパクトイオン化により生じたホールがボディＢに蓄積されることによって、データ“１”が書き込まれる。
【００２９】
図４は、データ“１”の書込み動作を示すタイミング図である。ソースＳの電位ＶＳＬは接地電位（０Ｖ）である。ｔ１以前において、メモリセルＭＣは、データ保持状態にある。データ保持状態において、ビット線ＢＬの電位は、ＶＳＬに等しい。ワード線ＷＬ１およびＷＬ２（第１のゲート電極Ｇ１および第２のゲート電極Ｇ２）の電位は、ＶＳＬよりも低い負電位に設定されている。
【００３０】
ｔ１〜ｔ２において選択された或るロウの第１のゲート電極Ｇ１および第２のゲート電極Ｇ２が正電位へ駆動される。このとき、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２のそれぞれに印加する電圧ＶＧ１およびＶＧ２は、それぞれ異なる。メモリセルＭＣのドレイン層Ｄ側に設けられた第１のゲート電極Ｇ１に印加される電圧ＶＧ１は、ソース層Ｓ側に設けられた第２のゲート電極Ｇ２に印加される電圧ＶＧ２よりも低い。また、電圧ＶＧ１およびＶＧ２はともにメモリセルＭＣの閾値電圧以上の電圧に設定されている。これにより、メモリセルＭＣは、導通状態になり、かつ、ボディ−ソース間のｐｎ接合部には比較的低い電圧が印加され、ボディ−ドレイン間のｐｎ接合部には比較的高い電圧が印加される。
【００３１】
ｔ３において、選択された或るカラムのビット線ＢＬが駆動される。ビット線ＢＬには、ゲート電極Ｇ１、Ｇ２と同様に正電圧が印加される。これにより、ボディ−ドレイン間のｐｎ接合部においてインパクトイオン化が生じ、ホールがボディＢに注入される。データ“１”の書込み時（ｔ３〜ｔ４）において、電圧ＶＧ２が電圧ＶＧ１よりも高い。これにより、図５を参照して説明するように、メモリセルＭＣへのデータ“１”の書込み効率を高く維持することができる。それと共に、ビット線ＢＬの電圧ＶＢＬを従来よりも低くすることができるので、選択メモリセルとビット線ＢＬを共有する非選択メモリセルＭＣにおいて、ＧＩＤＬの発生が抑制される。即ち、データ“１”の書込み効率を高く維持したまま、ＧＩＤＬによるビット線“１”ディスターブを抑制することができる。
【００３２】
ｔ４〜ｔ５において、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の電圧をデータ保持状態の電圧に戻す。ｔ６において、ビット線ＢＬの電圧をデータ保持状態の電圧に戻す。
【００３３】
尚、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の電圧の立ち上げのタイミング、あるいは、立ち下げのタイミングは、互いにずれていても構わない。データが書き込まれた“１”セルのデータを保持するために、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の電圧の立ち下げのタイミング（ｔ５）は、ビット線ＢＬの電圧の立ち下げのタイミング（ｔ６）よりも前であることが好ましい。
【００３４】
図５は、第１の実施形態によるＦＢＣメモリを用いたシミュレーション結果を示すグラフである。この結果は、データ“１”の書込み動作をシミュレーションした結果である。尚、データ“１”の書込み時間は、一定に設定されているものとする。
【００３５】
点Ａは、比較例の結果を示す。比較例では、ＶＧ１およびＶＧ２は１．０Ｖ、かつ、ＶＢＬは１．３Ｖと設定されている。このときにメモリセルＭＣに蓄積されたホール数（個／μｍ）を点Ａで示している。この比較例では、ＶＧ１＝ＶＧ２であるので、この場合のメモリセルＭＣは、従来のＦＢＣメモリセルとほぼ同様に動作すると考えることができる。
【００３６】
これに対し、プロット群Ｂは、本実施形態による駆動方法を示す。その一例として、ＶＧ１は０．６Ｖ、ＶＢＬは１．０Ｖに設定されている。第２のゲート電極Ｇ２の電圧ＶＧ２は１．０Ｖから２．２Ｖまで変動させている。ＶＧ２が１．６Ｖ〜１．８Ｖのとき（点Ｂ０）に、比較例の点Ａで示すホール数とほぼ同数のホールがメモリセルＭＣに注入されている。即ち、データ“１”書込みにおける第２のゲート電極Ｇ２の電圧ＶＧ２を、第１のゲート電極Ｇ１の電圧ＶＧ１よりも高くすることによって、データ“１”書込みにおける電圧ＶＧ１およびビット線ＢＬの電圧を比較例（従来）のそれらより低くしても、データ“１”の書込み効率を維持することができる。
【００３７】
本実施形態では、“１”書込み時におけるビット線ＢＬの電圧ＶＢＬが比較例（従来）のそれに比べて低いので、選択メモリセルとビット線ＢＬを共有する非選択メモリセルにおいてＧＩＤＬの発生が抑制される。これにより、データ“１”の書込み効率を維持しつつ、“０”セルに対するビット線“１”ディスターブが抑制される。
【００３８】
また、“１”書込み時における非選択ワード線を、データ保持状態の深い負電位に維持したままでよい。このため、非選択の“１”セルのデータ劣化も抑制される。つまり、ビット線“０”ディスターブも抑制される。
【００３９】
図６から図１５（Ｂ）を参照して、第１の実施形態によるＦＢＣメモリの製造方法を説明する。まず、ＳＯＩ（Silicon On Insulator）基板を準備する。ＢＯＸ（Buried Oxide）層２０がシリコン基板１０上に設けられている。ＳＯＩ層３０がＢＯＸ層２０上に設けられている。
【００４０】
図６は、素子分離としてのＳＴＩ（Shallow Trench Isolation）の形成後の平面図である。図７（Ａ）および図７（Ｂ）は、それぞれ図６のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。図６に示すように、ＳＴＩをＦの間隔でストライプ状に形成する。ＳＴＩの幅もＦである。隣接するＳＴＩ間のＳＯＩ層３０がアクティブエリアである。
【００４１】
次に、アクティブエリアとしてのＳＯＩ層３０上にゲート絶縁膜５０を形成する。次に、ゲート絶縁膜５０上にマスク材２７を堆積する。マスク材２７は、例えば、シリコン窒化膜から成る。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、マスク材２７のうちゲート電極Ｇ１、Ｇ２の形成部分に存在するマスク材を除去する。これにより、図８、図９（Ａ）および図９（Ｂ）に示すように、ゲート電極Ｇ１、Ｇ２の形成部分にトレンチＴｒが形成される。トレンチＴｒのカラム方向の幅はＦである。セルアレイの外側におけるゲートコンタクト部分は、３Ｆ×２Ｆの大きさにエッチングされている。カラム方向に隣接するトレンチＴｒ間の間隔は、２Ｆである。尚、図９（Ａ）および図９（Ｂ）は、それぞれ図８のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。
【００４２】
次に、ゲート電極Ｇ１およびＧ２の材料としてポリシリコンを、マスク材２７上およびトレンチＴｒの内面に堆積する。このとき、ポリシリコンの膜厚は、Ｆ／２未満である。例えば、ポリシリコンの膜厚は、Ｆ／３である。これにより、トレンチＴｒを埋め込まないように、トレンチＴｒの内面にポリシリコン膜を堆積することができる。
【００４３】
次に、ポリシリコン膜をエッチングバックすることによって、トレンチＴｒの底部およびマスク材２７上にあるポリシリコン膜を除去する。ポリシリコン膜はトレンチＴｒの側壁に残置される。これにより、図１１（Ａ）に示すように、トレンチＴｒ内において、ポリシリコンから成る第１のゲート電極Ｇ１および第２のゲート電極Ｇ２が分離される。
【００４４】
次に、図１０、図１１（Ａ）および図１１（Ｂ）に示すように、トレンチＴｒ内にゲート間絶縁膜ＩＧＩを埋め込む。ゲート間絶縁膜ＩＧＩは、例えば、シリコン酸化膜からなる。
【００４５】
この時点で、ポリシリコン（Ｇ１、Ｇ２）は、トレンチＴｒの内壁面にループ状に繋がっている。そこで、ポリシリコンのループを切断するために、図１０に示すように、トレンチＴｒのロウ方向の両端にあるワード線コンタクト領域の端にあるマスク材２７、ポリシリコン膜、ゲート間絶縁膜ＩＧＩをエッチングする。これにより、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２が絶縁分離される。尚、図１１（Ａ）および図１１（Ｂ）は、それぞれ図１０のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。
【００４６】
次に、マスク材２７を選択的に除去する。これにより、図１２、図１３（Ａ）および図１３（Ｂ）に示す構造が得られる。尚、図１３（Ａ）および図１３（Ｂ）は、それぞれ図１２のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。
【００４７】
次に、必要に応じて、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２およびゲート間絶縁膜ＩＧＩをマスクとして用いてｎ型不純物をイオン注入することによって、ｎ−型エクステンション層（図示せず）を形成する。エクステンション層は、ソースＳおよびドレインＤの拡散層よりも不純物濃度が低い。
【００４８】
次に、第１のゲート電極Ｇ１の側面、第２のゲート電極Ｇ２の側面、ゲート間絶縁膜ＩＧＩの上面、ゲート絶縁膜５０上に側壁膜４０の材料を堆積する。側壁膜４０の材料は、例えば、シリコン窒化膜である。このとき、隣接するメモリセルＭＣのゲート電極間の間隙を埋め込まないように、このシリコン窒化膜の膜厚はＦ未満であることが好ましい。
【００４９】
次に、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２、ゲート間絶縁膜ＩＧＩおよび側壁膜４０をマスクとして用いてｎ型不純物を導入して、図１４、図１５（Ａ）および図１５（Ｂ）に示すように、ｎ＋型のソース層およびｎ＋型のドレイン層を自己整合的に形成する。
【００５０】
その後、層間絶縁膜ＩＬＤを堆積し、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成することによって、本実施形態によるＦＢＣメモリが完成する。
【００５１】
（第２の実施形態）
第２の実施形態は、第１の実施形態と駆動方法において異なる。第２の実施形態によるＦＢＣメモリの構成およびその製造方法は、第１の実施形態によるＦＢＣメモリのそれらと同じでよい。
【００５２】
図１６および図１７は、第２の実施形態によるＦＢＣメモリの動作を示すタイミング図である。図１６は、データを書き込む選択メモリセルＭＣにおけるワード線ＷＬ、ＷＬ２およびビット線ＢＬの電位を示す。図１７は、選択メモリセルＭＣとビット線ＢＬを共有し、データを書き込まない非選択メモリセルＭＣにおけるワード線ＷＬ、ＷＬ２およびビット線ＢＬの電位を示す。
【００５３】
ｔ１０〜ｔ１２において、センスアンプがメモリセルＭＣ内のデータを検出している。選択メモリセルおよび非選択メモリセルにおいてｔ１０〜ｔ１２の動作は同一である。
【００５４】
ｔ１３において、選択メモリセルでは、第１の実施形態と同様に、第１のゲート電極Ｇ１の電圧ＶＧ１は、第２のゲート電極Ｇ２の電圧ＶＧ２よりも低く設定されている。その後、図１６に示す選択メモリセルの駆動方法は、第１の実施形態で示した動作と同様である。尚、電圧ＶＢＬ１はデータ“１”を書き込む時のビット線ＢＬの電圧であり、電圧ＶＢＬ０はデータ“０”を書き込む時のビット線ＢＬの電圧である。
【００５５】
図１７に示す非選択メモリセルの駆動方法について説明する。ｔ１３〜ｔ１５において、第１のゲート電極Ｇ１の電圧ＶＧ１および第２のゲート電極Ｇ２の電圧ＶＧ２は、ともにソース電位ＶＳＬよりも低い電位に立ち下げられている。また、電圧ＶＧ１は、電圧ＶＧ２よりも高く設定されている。電圧ＶＧ１が比較的高いので、電位ＶＢＬ１がドレインＤに印加されている非選択メモリセルにおいて、ボディ−ドレイン間のｐｎ接合部に印加される電界が緩和される。これにより、非選択の“０”セルにおけるＧＩＤＬを抑制し、“０”セルのデータ劣化を抑制することができる。
【００５６】
一方、電圧ＶＧ２が比較的低いので、非選択の“１”セルにおいて、ボディ−ドレイン間のｐｎ接合に順バイアスが印加されないように、非選択メモリセルのボディ電位を低く維持することができる。よって、非選択の“１”セルにおいても、データ劣化を抑制することができる。
【００５７】
上記実施形態において、メモリセルＭＣは、ｎ型ＦＥＴであったが、それに代えてｐ型ＦＥＴを採用してもよい。この場合、ワード線ＷＬ１、ＷＬ２、ビット線ＢＬの各電位の電位関係は、ソース電位ＶＳＬを基準に逆極性となる。上記実施形態において、第２のゲート電極Ｇ１、第２のゲート電極Ｇ２は、実質的にそれぞれ第１のワード線ＷＬ１、第２のワード線ＷＬ２と同一要素を示している。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示す部分的な平面図。
【図２】図１の２−２線に沿った断面図。
【図３】図１の３−３線に沿った断面図。
【図４】データ“１”の書込み動作を示すタイミング図。
【図５】第１の実施形態によるＦＢＣメモリを用いたシミュレーション結果を示すグラフ。
【図６】第１の実施形態によるＦＢＣメモリの製造方法を示す平面図。
【図７】図６のＡ−Ａ線およびＢ−Ｂ線に沿った断面図。
【図８】図６に続く、ＦＢＣメモリの製造方法を示す平面図。
【図９】図８のＡ−Ａ線およびＢ−Ｂ線に沿った断面図。
【図１０】図８に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１１】図１０のＡ−Ａ線およびＢ−Ｂ線に沿った断面図。
【図１２】図１０に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１３】図１２のＡ−Ａ線およびＢ−Ｂ線に沿った断面図。
【図１４】図１２に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１５】図１４のＡ−Ａ線およびＢ−Ｂ線に沿った断面図。
【図１６】第２の実施形態によるＦＢＣメモリの動作を示すタイミング図。
【図１７】第２の実施形態によるＦＢＣメモリの動作を示すタイミング図。
【符号の説明】
【００５９】
半導体層３０
ソース層Ｓ
ドレイン層Ｄ
ボディ領域Ｂ
ゲート絶縁膜５０
第１のゲート電極Ｇ１
第２のゲート電極Ｇ２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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