(57)【要約】【課題】試験パターン情報のデータ量の削減を図ること。【解決手段】関数ライブラリ格納メモリ２１２は、メモリ試験の各アルゴリズムに対応する各計算式を記憶する。ＦＡＩＬ情報解析部２３０は、メモリ試験の試験結果を取得する。アルゴリズム特定部２３７は、ＦＡＩＬ情報解析部２３０によって取得された試験結果に基づいてメモリ試験のアルゴリズムを特定する。計算式選択部２３８は、関数ライブラリ格納メモリ２１２によって記憶された各計算式のうちの、アルゴリズム特定部２３７によって特定されたアルゴリズムに対応する計算式を選択する。計算処理部２４０は、試験結果と、計算式選択部２３８によって選択された計算式と、に基づいてフェイルビットマップを作成する。計算処理部２４０は、作成したフェイルビットマップを出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリ試験の各アルゴリズムに対応する各計算式を記憶する記憶部と、
前記メモリ試験の試験結果に基づいて前記メモリ試験のアルゴリズムを特定する特定部と、
前記記憶部によって記憶された各計算式のうちの、前記特定部によって特定されたアルゴリズムに対応する計算式を選択する選択部と、
を備えることを特徴とする解析装置。
【請求項２】
前記試験結果と、前記選択部によって選択された計算式と、に基づいてフェイルビットマップを作成する作成部を備えることを特徴とする請求項１に記載の解析装置。
【請求項３】
前記特定部は、前記試験結果に含まれる試験サイクル数に基づいて前記アルゴリズムを特定することを特徴とする請求項２に記載の解析装置。
【請求項４】
前記選択部は、前記アルゴリズムに対応する不良アドレス計算式、不良ビット計算式および期待値計算式を選択し、
前記作成部は、前記選択部によって選択された各計算式に基づいて算出した不良アドレス、不良ビットおよび期待値を含むフェイルビットマップを作成することを特徴とする請求項２または３に記載の解析装置。
【請求項５】
前記選択部は、前記アルゴリズムに対応する不良アドレス計算式および不良ビット計算式を選択し、
前記作成部は、前記選択部によって選択された各計算式に基づいて算出した不良アドレスおよび不良ビットと、前記試験結果に含まれる期待値と、を含むフェイルビットマップを作成することを特徴とする請求項２または３に記載の解析装置。
【請求項６】
前記特定部は、特定したアルゴリズムをメモリに書き込む演算部であり、
前記選択部は、前記特定部によってメモリに書き込まれたアルゴリズムを読み出し、読み出したアルゴリズムに対応する計算式を選択し、選択した計算式をメモリに書き込む演算部であり、
前記作成部は、前記試験結果と、前記選択部によってメモリに書き込まれた計算式と、を読み出し、読み出した試験結果と計算式とに基づいてフェイルビットマップを作成し、作成したフェイルビットマップをメモリに書き込む演算部であることを特徴とする請求項２〜４のいずれか一つに記載の解析装置。
【請求項７】
メモリ試験の各アルゴリズムに対応する各計算式を記憶する記憶工程と、
前記メモリ試験の試験結果に基づいて前記メモリ試験のアルゴリズムを特定する特定工程と、
前記記憶工程によって記憶された各計算式のうちの、前記特定工程によって特定されたアルゴリズムに対応する計算式を選択する選択工程と、
前記試験結果と、前記選択工程によって選択された計算式と、に基づいてフェイルビットマップを作成する作成工程と、
を含むことを特徴とする解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ試験の結果を解析する解析装置および解析方法に関する。
【背景技術】
【０００２】
従来、出荷試験において不良（ＦＡＩＬ）が発見されたテストブロックについて、メモリのインスタンス、不良アドレス、不良ビットおよび期待値など不良箇所を特定するための不良解析を行う技術が用いられている。たとえば、ＣＰＵやＤＳＰ等のＬＳＩ内部におけるＲＡＭ用の試験装置および試験方法に関し、特に障害解析において故障の物理位置情報を表すＦＢＭ情報（フェイルビットマップ）の取得を効率良く行う技術が開示されている（たとえば、下記特許文献１参照。）。
【０００３】
具体的には、ＲＡＭ試験において着目アドレス以外のアドレスまたは着目期待値以外の期待値については故障検出を行わないことにより、故障が検出された場合には予め決められた着目アドレスまたは着目期待値について故障が発生したことを容易に判別することを目的とする。また、着目アドレスを単一アドレスではなく所定のアドレス範囲とすることにより、当該全アドレス範囲の試験後に故障が発生した場合には、故障が発生したアドレス範囲についてスクリーニング試験を行う。
【０００４】
また、不良解析パターンを削減するためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路が開示されている（たとえば、下記特許文献２参照。）。語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を削減し、テスタのコスト削減によるテストのコスト削減を図る。
【０００５】
ＢＩＳＴ回路は、ＲＡＭのアドレス毎に出力データと期待値とを比較し、出力データと期待値が一致するビットの比較結果を“０”で表し、出力データと期待値が不一致のビットの比較結果を“１”で表す比較結果信号を外部にシリアル出力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２６９０１６号公報
【特許文献２】特開２００８−０１００７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来技術では、ＦＢＭ情報を作成するために、試験対象の全メモリについて膨大な試験パターン情報が必要になるという問題がある。具体的には、試験対象の全メモリについて、アルゴリズムのリード毎にアドレス数×ビット数×ポート数分の試験サイクル番号、不良アドレスおよび期待値などの情報が必要になる。
【課題を解決するための手段】
【０００８】
本発明の一側面によれば、解析装置は、メモリ試験の各アルゴリズムに対応する各計算式を記憶する記憶部と、前記メモリ試験の試験結果に基づいて前記メモリ試験のアルゴリズムを特定する特定部と、前記記憶部によって記憶された各計算式のうちの、前記特定部によって特定されたアルゴリズムに対応する計算式を選択する選択部と、を備えることを要件とする。
【０００９】
本発明の一側面によれば、不良アドレスや期待値などをアルゴリズムに対応した計算式によって算出できるため、試験パターン情報から不良アドレスや期待値などを削減してもフェイルビットマップを作成することができる。
【発明の効果】
【００１０】
本発明の一側面によれば、試験パターン情報のデータ量の削減を図ることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】実施の形態にかかる解析装置を示す図である。
【図２】図１に示した解析装置の構成を示すブロック図である。
【図３】図２に示した解析装置の動作の一例を示すフローチャートである。
【図４】試験パターン情報の一例を示す図である。
【図５】図４に示した試験パターン情報に含まれるパターン情報の一例を示す図である。
【図６】図４に示した試験パターン情報に含まれるインスタンス情報の一例を示す図である。
【図７】図４に示した試験パターン情報に含まれるセル情報の一例を示す図である。
【図８】Ｍａｒｃｈ  Ｃアルゴリズムのパターンの一例を示す図である。
【図９】図８に示したＲ０Ｗ１フェーズの先頭部分を示すタイミングチャートの図である。
【図１０】図４に示した試験パターン情報に含まれるアルゴリズム情報の一例を示す図である。
【図１１】不良アドレス計算式の一例を示す図である。
【図１２】不良ビット番号計算式の一例を示す図である。
【図１３】期待値計算式の一例を示す図である。
【図１４】Ｍａｒｃｈ  Ｃアルゴリズムに対応する不良アドレスの計算例を示す図である。
【図１５】Ｍａｒｃｈ  Ｃアルゴリズムに対応する不良ビット番号の計算例を示す図である。
【図１６】回路の接続例１を示すブロック図である。
【図１７】図１６に示した回路の接続例１に対応するチェーン情報の具体例を示す図である。
【図１８】回路の接続例２を示すブロック図である。
【図１９】図１８に示した回路の接続例２に対応するチェーン情報の具体例を示す図である。
【図２０】回路の接続例３を示すブロック図である。
【図２１】図２０に示した回路の接続例３に対応するチェーン情報の具体例を示す図である。
【図２２】Ｍａｒｃｈ  Ｃアルゴリズムに対応する期待値の計算例を示す図である。
【図２３】図２に示した解析装置のハードウェア構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、この解析装置および解析方法の好適な実施の形態を詳細に説明する。この解析装置および解析方法は、メモリ試験の各アルゴリズムに対応する各計算式を記憶しておき、試験結果が示すアルゴリズムに対応する計算式と試験パターン情報とに基づいてＦＢＭを作成することで、試験パターン情報のデータ量を大幅に削減する。
【００１３】
（実施の形態）
（解析装置の構成）
図１は、実施の形態にかかる解析装置を示す図である。図１に示す不良解析パターン１１１は、Ｍａｒｃｈ  Ｃアルゴリズム、ＷａｌｋｉｎｇアルゴリズムまたはＧａｌｌｏｐｉｎｇアルゴリズムなどのメモリ試験のアルゴリズムなどを示す情報である。不良解析パターン１１１はテスタ１１０へ入力される。
【００１４】
テスタ１１０は、入力された不良解析パターン１１１に従ってメモリ試験を行い、メモリ試験の結果を示すＦＡＩＬ情報１１２（試験結果）を出力する。たとえば、テスタ１１０は、試験対象のメモリの各アドレスに所定のデータを書き込み、試験対象のメモリからデータを読み出して期待値照合する。このときの期待値は書き込み時のデータ値である。そして、テスタ１１０は、比較結果を試験結果として出力する。
【００１５】
解析装置１２０は、試験パターン情報１２１と、関数ライブラリ１２２と、テスタ１１０から出力されたＦＡＩＬ情報１１２を入力する。試験パターン情報１２１は、試験対象のメモリの回路情報や全テストブロックのパターン情報をまとめた情報である。解析装置１２０は、入力された関数ライブラリ１２２と、試験パターン情報１２１と、ＦＡＩＬ情報１１２と、に基づいてＦＢＭ情報１２３を作成する。
【００１６】
ＦＢＭ情報１２３（Ｆａｉｌ  Ｂｉｔ  Ｍａｐ：フェイルビットマップ）は、テスタ１１０による試験対象のメモリセルの不良発生箇所を視覚的に示す情報である。解析装置１２０は、作成したＦＢＭ情報１２３をＦＢＭ表示装置１２４へ出力する。ＦＢＭ表示装置１２４は、解析装置１２０から出力されたＦＢＭ情報１２３を表示する。
【００１７】
図２は、図１に示した解析装置の構成を示すブロック図である。図２に示すように、解析装置１２０（図１参照）は、関数ライブラリ入力部２１１と、関数ライブラリ格納メモリ２１２と、試験パターン情報入力部２２１と、試験パターン情報格納メモリ２２２と、ＦＡＩＬ情報解析部２３０と、計算処理部２４０と、を備えている。
【００１８】
関数ライブラリ入力部２１１には関数ライブラリ（図１の関数ライブラリ１２２）が入力される。関数ライブラリには、不良アドレスを計算する不良アドレス計算式と、不良ビットを計算する不良ビット計算式と、期待値を計算する期待値計算式と、の計算式群が複数含まれている。複数の計算式群は、それぞれ異なる関数名と対応付けられている。
【００１９】
関数ライブラリに含まれる各計算式の具体例については後述する（図１１〜図１３参照）。関数ライブラリ入力部２１１は、入力された関数ライブラリを関数ライブラリ格納メモリ２１２へ出力する。関数ライブラリ格納メモリ２１２は、関数ライブラリ入力部２１１から出力された関数ライブラリを格納する。
【００２０】
試験パターン情報入力部２２１には試験パターン情報（図１の試験パターン情報１２１）が入力される。たとえば、試験パターン情報には、パターン情報、インスタンス情報およびセル情報などが含まれている。パターン情報、インスタンス情報およびセル情報は、それぞれテストブロック名、インスタンス情報ＩＤまたはセル情報ＩＤなどの名前や番号と対応付けられている。試験パターン情報の具体例については後述する（図４〜図７参照）。試験パターン情報入力部２２１は、入力された試験パターン情報を試験パターン情報格納メモリ２２２へ出力する。
【００２１】
ＦＡＩＬ情報解析部２３０は、ＦＡＩＬ情報（図１のＦＡＩＬ情報１１２）を取得する。ＦＡＩＬ情報解析部２３０は、外部端子名取得部２３１と、テストブロック名取得部２３２と、パターン情報特定部２３３と、情報ＩＤ取得部２３４と、試験パターン情報取得部２３５と、試験サイクル数取得部２３６と、アルゴリズム特定部２３７と、計算式選択部２３８と、を備えている。
【００２２】
外部端子名取得部２３１は、ＦＡＩＬ情報解析部２３０へ入力されたＦＡＩＬ情報に含まれる外部端子名を取得し、取得した外部端子名を情報ＩＤ取得部２３４へ出力する。テストブロック名取得部２３２は、ＦＡＩＬ情報解析部２３０へ入力されたＦＡＩＬ情報に含まれるテストブロック名を取得し、取得したテストブロック名をパターン情報特定部２３３へ出力する。パターン情報特定部２３３は、テストブロック名取得部２３２から出力されたテストブロック名に基づいてパターン情報を特定する。パターン情報特定部２３３は、特定したパターン情報を情報ＩＤ取得部２３４へ出力する。
【００２３】
情報ＩＤ取得部２３４は、テストブロック名取得部２３２から出力されたテストブロック名と、パターン情報特定部２３３から出力されたパターン情報と、に基づいてインスタンス情報ＩＤ、セル情報ＩＤおよびチェーン情報ＩＤを取得する。情報ＩＤ取得部２３４は、取得したインスタンス情報ＩＤ、セル情報ＩＤおよびチェーン情報ＩＤを試験パターン情報取得部２３５へ出力する。
【００２４】
試験パターン情報取得部２３５は、情報ＩＤ取得部２３４から出力されたインスタンス情報ＩＤ、セル情報ＩＤおよびチェーン情報ＩＤに対応する試験パターン情報（インスタンス情報などを含む）を試験パターン情報格納メモリ２２２から取得する。試験パターン情報取得部２３５は、取得した試験パターン情報を計算処理部２４０へ出力する。
【００２５】
試験サイクル数取得部２３６は、ＦＡＩＬ情報解析部２３０へ入力されたＦＡＩＬ情報に含まれる試験サイクル数（パターン番号）を取得し、取得した試験サイクル数をアルゴリズム特定部２３７へ出力する。アルゴリズム特定部２３７は、試験サイクル数取得部２３６から出力された試験サイクル数に基づいて、メモリ試験のアルゴリズム名を特定し、特定したアルゴリズム名を計算式選択部２３８へ出力する。
【００２６】
計算式選択部２３８は、アルゴリズム特定部２３７から出力されたアルゴリズム名に付随する関数名に対応する不良アドレス計算式、不良ビット計算式および期待値計算式を関数ライブラリ格納メモリ２１２から取得する。不良ビット計算式は、たとえば、何番目のメモリ出力端子に対応するビットであるかを示す不良ビット番号を計算するための不良ビット番号計算式である。計算式選択部２３８は、取得した各計算式を計算処理部２４０へ出力する。
【００２７】
計算処理部２４０は、ＦＡＩＬ情報解析部２３０から出力された試験パターン情報と、不良アドレス計算式、不良ビット計算式および期待値計算式と、に基づいてＦＢＭ情報を作成する。具体的には、計算処理部２４０は、不良ビット計算部２４１と、不良アドレス計算部２４２と、期待値計算部２４３と、ＦＢＭ情報作成部２４４と、を備えている。
【００２８】
不良ビット計算部２４１は、ＦＡＩＬ情報解析部２３０から出力された試験パターン情報と不良ビット計算式とに基づいて不良ビットを算出する。不良ビット計算部２４１は、算出した不良ビットをＦＢＭ情報作成部２４４へ出力する。ビットの計算においては「試験パターン情報」から「チェーン情報ＩＤ」で得られるチェーン情報と「セル情報ＩＤ」で得られるセル情報を用いてもよい（図６，図７参照）。
【００２９】
不良アドレス計算部２４２は、ＦＡＩＬ情報解析部２３０から出力された試験パターン情報と不良アドレス計算式とに基づいて不良アドレスを算出し、算出した不良アドレスをＦＢＭ情報作成部２４４へ出力する。期待値計算部２４３は、ＦＡＩＬ情報解析部２３０から出力された試験パターン情報と期待値計算式とに基づいて期待値を算出し、算出した期待値をＦＢＭ情報作成部２４４へ出力する。
【００３０】
期待値計算部２４３が算出する期待値は、セルの値が１または０のいずれの場合の不良かを判定するための期待値である。なお、解析装置１２０へ入力されたＦＡＩＬ情報（図１に示したＦＡＩＬ情報１１２）に期待値が含まれている場合は、期待値計算部２４３を省いた構成としてもよい。また、この場合は、計算式選択部２３８による期待値計算式の取得の動作を省いてもよい。
【００３１】
不良ビット計算部２４１、不良アドレス計算部２４２および期待値計算部２４３における引数は、たとえばアルゴリズムがＭａｒｃｈ  Ｃの場合は、試験パターン情報のインスタンス情報に含まれる最大ビット数Ｂ、最大ワード数Ｎ、オフセット値Ｓａ、シフトサイクル数Ｓｂ、試験対象メモリのセル固有の構成要素であるポート数Ｐなどである。
【００３２】
ＦＢＭ情報作成部２４４には、不良ビット計算部２４１から出力された不良ビットと、不良アドレス計算部２４２から出力された不良アドレスと、期待値計算部２４３から出力された期待値と、が入力される。また、図示しないが、ＦＢＭ情報作成部２４４には、試験パターン情報取得部２３５から出力された試験パターン情報と、アルゴリズム特定部２３７から出力されたアルゴリズム名も入力されるようにしてもよい。
【００３３】
ＦＢＭ情報作成部２４４は、入力された試験パターン情報（たとえばメモリインスタンス名など）、アルゴリズム名、不良ビット、不良アドレスおよび期待値などを視覚的に表示するためのＦＢＭ情報を作成する。ＦＢＭ情報作成部２４４は、作成したＦＢＭ情報を出力する。ＦＢＭ情報作成部２４４から出力されたＦＢＭ情報は、たとえば図１に示したＦＢＭ表示装置１２４へ入力され、ＦＢＭ表示装置１２４によって表示される。
【００３４】
（解析装置の動作）
図３は、図２に示した解析装置の動作の一例を示すフローチャートである。図２に示した解析装置１２０は、たとえば以下のような解析動作を行う。まず、関数ライブラリ入力部２１１が、関数ライブラリの入力を受け付ける（ステップＳ３０１）。ステップＳ３０１によって入力された関数ライブラリは関数ライブラリ格納メモリ２１２に格納される。
【００３５】
つぎに、試験パターン情報入力部２２１が、試験パターン情報の入力を受け付ける（ステップＳ３０２）。ステップＳ３０２によって入力された試験パターン情報は試験パターン情報格納メモリ２２２に格納される。つぎに、ＦＡＩＬ情報解析部２３０が、たとえば図１に示したテスタ１１０からＦＡＩＬ情報の入力を受け付ける（ステップＳ３０３）。
【００３６】
つぎに、パターン情報特定部２３３が、ステップＳ３０３によって入力されたＦＡＩＬ情報に含まれるテストブロック名に基づいてパターン情報の特定を行う（ステップＳ３０４）。つぎに、試験パターン情報取得部２３５が、ステップＳ３０３によって入力されたＦＡＩＬ情報に含まれる外部端子名と、ステップＳ３０４によって特定されたパターン情報と、に基づいてインスタンス情報の取得を行う（ステップＳ３０５）。つぎに、アルゴリズム特定部２３７が、ステップＳ３０３によって取得されたＦＡＩＬ情報に含まれる試験サイクル数に基づいてアルゴリズム名の特定を行う（ステップＳ３０６）。
【００３７】
つぎに、計算式選択部２３８が、ステップＳ３０６によって特定されたアルゴリズム名に付随する関数名に対応する各計算式の選択を行う（ステップＳ３０７）。ステップＳ３０７によって選択される各計算式には、不良アドレス計算式、不良ビット計算式および期待値計算式が含まれている。つぎに、不良アドレス計算部２４２が、ステップＳ３０３によって取得されたＦＡＩＬ情報と、ステップＳ３０７によって選択された不良アドレス計算式と、に基づいて不良アドレスの算出を行う（ステップＳ３０８）。
【００３８】
つぎに、不良ビット計算部２４１が、ステップＳ３０３によって取得されたＦＡＩＬ情報と、ステップＳ３０７によって選択された不良ビット計算式と、に基づいて不良ビットの算出を行う（ステップＳ３０９）。つぎに、期待値計算部２４３が、ステップＳ３０３によって取得されたＦＡＩＬ情報と、ステップＳ３０７によって選択された期待値計算式と、に基づいて期待値の算出を行う（ステップＳ３１０）。
【００３９】
つぎに、ステップＳ３０３によって入力されたＦＡＩＬ情報のすべてについてステップＳ３０４〜Ｓ３１０の処理を行ったか否かを判断する（ステップＳ３１１）。ＦＡＩＬ情報のすべてについて処理を行っていない場合（ステップＳ３１１：Ｎｏ）は、ステップＳ３０４に戻り、処理を行っていないＦＡＩＬ情報について処理を行う。
【００４０】
ステップＳ３１１において、ＦＡＩＬ情報のすべてについて処理を行った場合（ステップＳ３１１：Ｙｅｓ）は、ステップＳ３０８〜Ｓ３１０によって算出された不良アドレス、不良ビットおよび期待値を含むＦＢＭ情報の作成を行う（ステップＳ３１２）。つぎに、ステップＳ３１２によって作成されたＦＢＭ情報を出力し（ステップＳ３１３）一連の動作を終了する。ステップＳ３１３においては、たとえば図１に示したＦＢＭ表示装置１２４へＦＢＭ情報を出力する。
【００４１】
（試験パターン情報）
図４は、試験パターン情報の一例を示す図である。試験パターン情報格納メモリ２２２には、たとえば図４に示す試験パターン情報４００が格納される。試験パターン情報４００には、パターン情報４１１，４１２，４１３，…と、インスタンス情報４２１，４２２，４２３，…と、セル情報４３１，４３２，４３３，…と、が含まれている。
【００４２】
パターン情報４１１，４１２，４１３，…は、テストブロックの数だけ試験パターン情報４００に含まれている。パターン情報４１１，４１２，４１３，…のそれぞれにはアルゴリズム情報が含まれている。パターン情報４１１，４１２，４１３，…のそれぞれに含まれるアルゴリズム情報の数は、ＢＩＳＴ回路に依存する。
【００４３】
インスタンス情報４２１，４２２，４２３，…は、チップ内に搭載したメモリに接続したＢＩＳＴ回路の数だけ試験パターン情報４００に含まれている。インスタンス情報４２１，４２２，４２３，…のそれぞれにはチェーン情報が含まれている。インスタンス情報４２１，４２２，４２３，…のそれぞれに含まれるチェーン情報の数は、ＢＩＳＴ回路に依存する。たとえば、図１６〜図１９に示す例では１個のメモリにつきチェーン情報は１つであり、図２０および図２１に示す例では１個のメモリにつきチェーン情報は２つである。
【００４４】
セル情報４３１，４３２，４３３，…は、チップ内に搭載したメモリのセルライブラリであり、試験対象のメモリセル固有の情報である。セル情報４３１，４３２，４３３，…のそれぞれにはセル端子情報が含まれている。
【００４５】
図５は、図４に示した試験パターン情報に含まれるパターン情報の一例を示す図である。図５においては、図４に示したパターン情報４１１について説明するが、図４に示したパターン情報４１２，４１３，…についても同様である。パターン情報４１１は、テストブロック名毎に定義された情報である。パターン情報４１１には、テストブロック名と、メモリパターン情報と、が含まれている。テストブロック名は、テスタ（図１に示したテスタ１１０）が１回に処理するパターン集合のデータに付けた名前である。
【００４６】
メモリパターン情報は、メモリのインスタンス毎に定義された情報である。メモリパターン情報には、インスタンス情報ＩＤと、チェーン情報ＩＤと、アルゴリズム情報と、が含まれている。インスタンス情報ＩＤは、回路内の試験対象メモリの個々のＩＤである。チェーン情報ＩＤは、ＢＩＳＴ回路に依存するチェーン情報の個々のＩＤである。アルゴリズム情報は、試験アルゴリズム毎に定義される情報である。
【００４７】
アルゴリズム情報には、アルゴリズム名と、開始試験サイクル数と、関数名と、ポート番号Ｐと、を含んでいる。アルゴリズム名は、インスタンス情報ＩＤのメモリで適用する試験のアルゴリズム名である。開始試験サイクル数は、アルゴリズムの開始のパターン番号である。関数名は、適用する計算式の名前である。ポート番号Ｐは、試験対象となるメモリのポート番号である。ポート番号Ｐは、シングルポートのメモリであれば１であり、デュアルポートのメモリであれば１または２となる。
【００４８】
図６は、図４に示した試験パターン情報に含まれるインスタンス情報の一例を示す図である。図６においては、図４に示したインスタンス情報４２１について説明するが、図４に示したインスタンス情報４２２，４２３，…についても同様である。インスタンス情報４２１は、インスタンス名毎に定義された情報である。インスタンス情報４２１は、パターン情報４１１内のインスタンス情報ＩＤ（図５参照）で参照される。
【００４９】
インスタンス情報４２１は、インスタンス名と、セル情報ＩＤ（ｒｅｇ＿ｎｏ）と、チェーン情報と、ＢＩＳＴ情報と、を含んでいる。インスタンス名は、インスタンス情報ＩＤのメモリのインスタンス名（ＴＯＰ階層からの連結名）である。セル情報ＩＤは、インスタンス情報ＩＤのメモリの参照先となるライブラリセルの個々のＩＤである。
【００５０】
チェーン情報は、試験対象のメモリの各ビットの読み出し結果を得るための情報である。チェーン情報は、パターン情報４１１内のチェーン情報ＩＤ（図５参照）で参照される。チェーン情報には、外部端子名と、セル端子名と、が含まれている。外部端子名は、テスタ（図１に示したテスタ１１０）によるメモリ試験の試験結果として得られるチップ外部端子を示す情報である。セル端子名は、上記のチップ外部端子へのチェーン接続となるＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）に接続するメモリセルの端子名である。
【００５１】
ＢＩＳＴ情報は、ＢＩＳＴ回路に依存する情報である。ＢＩＳＴ情報には、最大チェーン長と、最大ビット数Ｂと、最大ワード数Ｎと、オフセット値Ｓａと、シフトサイクル数Ｓｂと、が含まれている。最大チェーン長は、チップ外部入力からチップ外部出力へのＦＦ数が同時測定のメモリインスタンスの中で最大となるチェーン長である。
【００５２】
最大ビット数Ｂは、同時測定のメモリインスタンスの中で最大のビット数である。最大ワード数Ｎは、同時測定のメモリインスタンスの中で最大のワード数である。オフセット値Ｓａは、開始試験サイクル数から計算式を適用するまでのオフセット値である。オフセット値Ｓａは、メモリセル内を初期化するためのライトコマンド実行などに必要なサイクル数となる。シフトサイクル数Ｓｂは、ビット読み出し（最大ビット数×ポート数）以外に必要なシフト動作のサイクル数である。
【００５３】
図７は、図４に示した試験パターン情報に含まれるセル情報の一例を示す図である。図７においては図４に示したセル情報４３１について説明するが、図４に示したセル情報４３２，４３３，…についても同様である。セル情報４３１は、セル名毎に定義するライブラリセル情報である。セル情報４３１は、インスタンス情報４２１内のセル情報ＩＤ（図６参照）で参照される。
【００５４】
セル情報４３１には、セル名と、セルタイプ（構成要素）と、ビット数と、ワード数と、カラム数Ｃと、ポート数と、セル端子情報と、が含まれている。セル名は、セルの任意の名前である。セルタイプ（構成要素）は、ＲＡＭまたはＲＯＭやポート構成を識別するための情報である。ビット数、ワード数、カラム数Ｃおよびポート数は、ＲＡＭ／ＲＯＭセルを構成する物理的な要素である。
【００５５】
セル端子情報は、ＲＡＭ／ＲＯＭセルを構成する端子の情報である。セル端子情報には、端子名と、ポート番号と、ビット番号と、属性と、が含まれている。端子名は、セル端子の端子名である。ポート番号は、端子名が属するポート番号である。ビット番号は、端子名が属するビット番号である。属性は、端子名の機能を識別するための名前である。
【００５６】
（Ｍａｒｃｈ  Ｃアルゴリズムのパターン）
図８は、Ｍａｒｃｈ  Ｃアルゴリズムのパターンの一例を示す図である。図８において、横軸は時間軸を示し、縦軸はアドレスＮを示している。「Ｗ０」、「Ｒ０Ｗ１」、「Ｒ１Ｗ０」、「ＲＯＷ１」、「Ｒ１Ｗ０」および「Ｒ０」のそれぞれは、ＭａｒｃｈＣアルゴリズムをさらに分解して表現したフェーズの略称である。
【００５７】
フェーズ「Ｗ０」は、アドレス０からＭＡＸ（アドレスの最大値）への順で１アドレス毎に全ビットに０を書き込む（Ｗｒｉｔｅ）フェーズである。フェーズ「Ｒ０Ｗ１」は、アドレス０からＭＡＸへの順で１アドレス毎に０を読み込み（Ｒｅａｄ）、１を書き込む（Ｗｒｉｔｅ）フェーズである。
【００５８】
フェーズ「Ｒ１Ｗ０」は、アドレス０からＭＡＸへの順で１アドレス毎に１を読み込み（Ｒｅａｄ）、０を書き込む（Ｗｒｉｔｅ）フェーズである。フェーズ「Ｗ０」に続くフェーズ「Ｒ０Ｗ１」の先頭部分８１０について、図９によって説明する。フェーズ「Ｒ０」は、アドレス０からＭＡＸへの順で１アドレス毎に０を読み込む（Ｒｅａｄ）フェーズである。
【００５９】
図９は、図８に示したＲ０Ｗ１フェーズの先頭部分を示すタイミングチャートの図である。図９に示すタイミングチャート９００の詳細については、たとえば特許文献（特開２００８−１００７２号公報）に記載されている。タイミングチャート９００においては、試験対象を４ビットのメモリとしている。試験対象のメモリには、各ビットの出力にＦＦ３１＿０〜ＦＦ３１＿３が接続されている。
【００６０】
ＦＦ３１＿０〜ＦＦ３１＿３は、期待値の比較結果を保持しておくためのＦＦである。符号９１０に示す各読み込み動作後のＦＭＴＳＥが１の区間においては、符号９２０に示すように、比較結果（ＦＦの値）をチップ外部端子のＭＤＯに出力している。
【００６１】
この場合は、Ｍａｒｃｈ  Ｃのアドレスは７サイクル毎にカウントアップしており、不良アドレスｆａはｆａ＝（ｔｐ−ｎ）／（Ｂ＋３）によって求めることができる。ここで、ｔｐは試験サイクル（パターン番号）、ｎはフェーズ「Ｗ０」の終了時の試験サイクル、Ｂはメモリのビット数（タイミングチャート９００の例ではＢ＝４）である。たとえば、試験サイクルｔｐ＝ｎ＋３のときは、ｆａ＝０となる（小数点以下は切り捨て）。
【００６２】
フェーズ「Ｗ０」は０を書き込むフェーズである。不良ビットｆｂは、ＦＭＴＳＥ＝１の区間で何番目か（ｒｅｇ＿ｎｏ）を求め、チェーン情報（図６参照）を参照して算出される。ＦＭＴＳＥが１の区間で何番目かを求める式は、たとえば、ｒｅｇ＿ｎｏ＝（ｔｐ−ｎ）％（Ｂ＋３）である（％は余りを求める演算子）。ｔｐ＝ｎ＋３のときは、ｒｅｇ＿ｎｏ＝３となる。
【００６３】
（アルゴリズム情報）
図１０は、図４に示した試験パターン情報に含まれるアルゴリズム情報の一例を示す図である。図４に示したパターン情報４１１，４１２，４１３，…には、たとえば図１０に示すアルゴリズム情報１０００が含まれている。アルゴリズム情報１０００において、「ｋｉｎｄ」はアルゴリズム名を示している。また、「ｆｕｎｃ」は関数名を示している。
【００６４】
Ｍａｒｃｈアルゴリズムには、複数の種類があり、ＢＩＳＴ回路にも依存する。このため、適用する計算式を特定するために関数名（ｆｕｎｃ）を定義することで多種のアルゴリズムに対応可能となる。
【００６５】
アルゴリズム情報１０００に含まれている関数名が示すＭａｒｃｈ＿Ｃ（Ｍａｒｃｈ  Ｃ）アルゴリズムやＭａｒｃｈ＿Ｘ（Ｍａｒｃｈ  Ｘ）アルゴリズムは、一般的に知られているＭａｒｃｈアルゴリズムの例である。Ｍａｒｃｈ  Ｃアルゴリズムは、「Ｗ０」、「Ｒ０Ｗ１↑」、「Ｒ１Ｗ０↑」、「Ｒ０Ｗ１↓」、「Ｒ１Ｗ０↓」、「Ｒ０」の６つのフェーズに分解することができる。
【００６６】
「↑」は、アドレス０からアドレスＭＡＸへのアドレシングを示している。また、「↓」はアドレスＭＡＸからアドレス０へのアドレシングを示している。また、Ｍａｒｃｈ  Ｘアルゴリズムは、「Ｗ０」、「Ｒ０Ｗ１↑」、「Ｒ１Ｗ０↑」、「Ｒ０」の４つのフェーズに分解することができる。
【００６７】
Ｍａｒｃｈ  ＣアルゴリズムおよびＭａｒｃｈ  Ｘアルゴリズムについて、「Ｗ０」や「Ｒ０」のアドレシングは任意である。また、Ｍａｒｃｈ  ＣやＭａｒｃｈ  Ｘ以外のアルゴリズムにおいても、フェーズ毎に分解し、分解したフェーズ毎に定義した計算式の組み合わせで不良アドレス、不良ビットおよび期待値の算出が可能となる。
【００６８】
（計算式の例）
図１１は、不良アドレス計算式の一例を示す図である。図１１に示すように、不良アドレスｆａ（ｔ）の計算式は、フェーズ１１１０毎に定められている。各計算式のＢは、同時測定対象メモリの中の最大ビット数を示している。また、Ｐは、試験対象メモリのセル固有の構成要素であるポート数を示している。Ｓｂは、ビット読み出し以外のシフト動作のサイクル数を示している。また、ＩＮＴ（ｘ）は、実数ｘの整数部分を示している。
【００６９】
また、ＲＯＵＮＤＵＰ（ｘ）は、実数ｘの小数点以下を整数に切り上げた値を示している。Ｎは、最大ワード数を示している。ｔは、現在の試験サイクル数から前のフェーズの終了時の試験サイクル数を引いた相対的な試験サイクル数である。
【００７０】
図１１に示すように、フェーズ「Ｒ０↑」および「Ｒ１↑」において不良アドレスｆａ（ｔ）を算出する計算式は、ＩＮＴ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋１））である。また、フェーズ「Ｒ０Ｗ１↑」および「Ｒ１Ｗ０↑」において不良アドレスｆａ（ｔ）を算出する計算式は、ＩＮＴ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋２））である。
【００７１】
また、フェーズ「Ｒ０↓」および「Ｒ１↓」において不良アドレスｆａ（ｔ）を算出する計算式は、Ｎ−ＲＯＵＮＤＵＰ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋１））である。また、フェーズ「Ｒ０Ｗ１↓」および「Ｒ１Ｗ０↓」において不良アドレスｆａ（ｔ）を算出する計算式は、Ｎ−ＲＯＵＮＤＵＰ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋２））である。
【００７２】
フェーズ「Ｒ０↑」、「Ｒ１↑」、「Ｒ０↓」および「Ｒ１↓」における計算式の「＋１」は、各フェーズのリードコマンドに必要な１サイクルである。フェーズ「Ｒ０Ｗ１↑」、「Ｒ１Ｗ０↑」、「Ｒ０Ｗ１↓」および「Ｒ１Ｗ０↓」における計算式の「＋２」は、各フェーズのリードコマンドに必要な２サイクルである。
【００７３】
図１２は、不良ビット番号計算式の一例を示す図である。図１２に示すように、不良ビット番号ｆｂ（ｔ）の計算式は、フェーズ１２１０毎に定められている。各計算式の％は、余りを求める式である。図１２に示す不良ビット番号ｆｂ（ｔ）は、外部端子「ＥＸＴＯ」から何番目に接続されているＦＦで検出したかを示す番号である（図１７参照）。したがって、不良ビット番号ｆｂ（ｔ）は、不良ビットがチップ外部端子からチェーンの接続順で何番目のビットであるかを示す。
【００７４】
フェーズ「Ｒ０↑」、「Ｒ１↑」、「Ｒ０↓」および「Ｒ１↓」において不良ビット番号ｆｂ（ｔ）を算出する計算式は、ｔ％（Ｂ×Ｐ＋Ｓｂ＋１）−１である。また、フェーズ「Ｒ０Ｗ１↑」、「Ｒ１Ｗ０↑」、「Ｒ０Ｗ１↓」および「Ｒ１Ｗ０↓」において不良ビット番号ｆｂ（ｔ）を算出する計算式は、ｔ％（Ｂ×Ｐ＋Ｓｂ＋２）−１である。
【００７５】
図１３は、期待値計算式の一例を示す図である。図１３に示すように、期待値ｆｅ（ｔ）の計算式は、フェーズ１３１０およびパターン１３２０毎に定められている。各計算式において、「￣」は反転を示している。たとえば、￣１＝０である。また、Ｃはカラム数（図７参照）である。まず、フェーズ「Ｒ０↑」、「Ｒ０↓」、「Ｒ０Ｗ１↑」および「Ｒ０Ｗ１↓」において期待値ｆｅ（ｔ）を計算する計算式について説明する。
【００７６】
パターンが「ＡＬＬ０」である場合は、期待値ｆｅ（ｔ）は０である。また、パターンが「ＲｏｗＳｔｒｉｐｅ」である場合は、期待値ｆｅ（ｔ）はＩＮＴ（ｆａ／Ｃ）％２である。また、パターンが「Ｃｈｅｃｋｅｒ」である場合は、期待値ｆｅ（ｔ）は（￣（Ｃ％２）（ＩＮＴ（ｆａ／Ｃ）％２）＋（ｆａ％２））％２である。
【００７７】
つぎに、フェーズ「Ｒ１↑」、「Ｒ１↓」、「Ｒ１Ｗ０↑」および「Ｒ１Ｗ０↓」において期待値ｆｅ（ｔ）を計算する計算式について説明する。パターンが「ＡＬＬ１」である場合は、期待値ｆｅ（ｔ）は１である。また、パターンが「ＲｏｗＳｔｒｉｐｅ」である場合は、期待値ｆｅ（ｔ）は￣ＩＮＴ（ｆａ／Ｃ）％２である。また、パターンが「Ｃｈｅｃｋｅｒ」である場合は、期待値ｆｅ（ｔ）は￣（￣（Ｃ％２）（ＩＮＴ（ｆａ／Ｃ）％２）＋（ｆａ％２））％２である。
【００７８】
（Ｍａｒｃｈ  Ｃアルゴリズムにおける計算例）
図１４は、Ｍａｒｃｈ  Ｃアルゴリズムに対応する不良アドレスの計算例を示す図である。図１４のテーブル１４００は、メモリ試験のアルゴリズムがＭａｒｃｈ  Ｃアルゴリズムである場合の不良アドレス計算部２４２による不良アドレスの計算例を示している。ｔｐは、開始試験サイクル数からのパターン番号を示している。オフセット値Ｓａ、シフトサイクル数Ｓｂは、ＢＩＳＴ情報のパラメータである。
【００７９】
メモリ試験のアルゴリズムがＭａｒｃｈ  Ｃアルゴリズムである場合は、フェーズの移行が「Ｗ０」、「Ｒ０Ｗ１↑」、「Ｒ１Ｗ０↑」、「Ｒ０Ｗ１↓」、「Ｒ１Ｗ０↓」、「Ｒ０」の順であるため、図１１に示した各計算式から該当する各フェーズの計算式を取り出し、テーブル１４００に示すように関数名「Ｍａｒｃｈ＿Ｃ」を定義しておくとよい。
【００８０】
最初のフェーズ「Ｗ０↑」のパターン番号ｔｐは１〜Ｓａとする。つぎのフェーズ「Ｒ０Ｗ１↑」のパターン番号ｔｐは、Ｓａ＋１〜２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良アドレスｆａ（ｔｐ）を算出する計算式は、ＩＮＴ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋２））である。また、ｔ＝ｔｐ−Ｓａである。
【００８１】
つぎのフェーズ「Ｒ１Ｗ０↑」のパターン番号ｔｐは、パラメータ２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良アドレスｆａ（ｔｐ）を算出する計算式は、ＩＮＴ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋２））である。また、ｔ＝ｔｐ−２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００８２】
つぎのフェーズ「Ｒ０Ｗ１↓」のパターン番号ｔｐは、パラメータ４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良アドレスｆａ（ｔｐ）を算出する計算式は、Ｎ−ＲＯＵＮＤＵＰ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋２））である。また、ｔ＝ｔｐ−４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００８３】
つぎのフェーズ「Ｒ１Ｗ０↓」のパターン番号ｔｐは、パラメータ６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良アドレスｆａ（ｔｐ）を算出する計算式は、Ｎ−ＲＯＵＮＤＵＰ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋２））である。また、ｔ＝ｔｐ−６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００８４】
つぎのフェーズ「Ｒ０↑」のパターン番号ｔｐは、パラメータ８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋Ｎ（Ｂ×Ｐ＋Ｓｂ＋１）とする。このときの不良アドレスｆａ（ｔｐ）を算出する計算式は、ＩＮＴ（（ｔ−１）／（Ｂ×Ｐ＋Ｓｂ＋１））である。また、ｔ＝ｔｐ−８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００８５】
図１５は、Ｍａｒｃｈ  Ｃアルゴリズムに対応する不良ビット番号の計算例を示す図である。図１５のテーブル１５００は、メモリ試験のアルゴリズムがＭａｒｃｈ  Ｃアルゴリズムである場合の不良ビット計算部２４１による不良ビット番号の計算例を示している。ｔｐは、開始試験サイクル数からのパターン番号を示している。オフセット値Ｓａ、シフトサイクル数Ｓｂは、ＢＩＳＴ情報のパラメータである。
【００８６】
アルゴリズムがＭａｒｃｈ  Ｃアルゴリズムである場合は、フェーズの移行が「Ｗ０」、「Ｒ０Ｗ１↑」、「Ｒ１Ｗ０↑」、「Ｒ０Ｗ１↓」、「Ｒ１Ｗ０↓」、「Ｒ０」の順であるため、図１２に示した各計算式から該当する各フェーズの計算式を取り出し、図１５に示すように関数名「Ｍａｒｃｈ＿Ｃ」を定義しておくとよい。
【００８７】
最初のフェーズ「Ｗ０↑」のパターン番号ｔｐは１〜Ｓａとする。つぎのフェーズ「Ｒ０Ｗ１↑」のパターン番号ｔｐは、Ｓａ＋１〜２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良ビット番号ｆｂ（ｔｐ）を算出する計算式は、ｔ％（Ｂ×Ｐ＋Ｓｂ＋２）−１である。また、ｔ＝ｔｐ−Ｓａである。
【００８８】
つぎのフェーズ「Ｒ１Ｗ０↑」のパターン番号ｔｐは、パラメータ２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良ビット番号ｆｂ（ｔｐ）を算出する計算式は、ｔ％（Ｂ×Ｐ＋Ｓｂ＋２）−１である。また、ｔ＝ｔｐ−２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００８９】
つぎのフェーズ「Ｒ０Ｗ１↓」のパターン番号ｔｐは、パラメータ４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良ビット番号ｆｂ（ｔｐ）を算出する計算式は、ｔ％（Ｂ×Ｐ＋Ｓｂ＋２）−１である。また、ｔ＝ｔｐ−４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００９０】
つぎのフェーズ「Ｒ１Ｗ０↓」のパターン番号ｔｐは、パラメータ６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの不良ビット番号ｆｂ（ｔｐ）を算出する計算式は、ｔ％（Ｂ×Ｐ＋Ｓｂ＋２）−１である。また、ｔ＝ｔｐ−６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００９１】
つぎのフェーズ「Ｒ０↑」のパターン番号ｔｐは、パラメータ８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋Ｎ（Ｂ×Ｐ＋Ｓｂ＋１）とする。このときの不良ビット番号ｆｂ（ｔｐ）を算出する計算式は、ｔ％（Ｂ×Ｐ＋Ｓｂ＋２）−１である。また、ｔ＝ｔｐ−８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）−Ｓａである。
【００９２】
図１６は、回路の接続例１を示すブロック図である。図１６に示す回路１６００は、ＲＡＭ／ＲＯＭ１６１０と、ＦＦ１６２１〜１６２４と、を備えている。ＲＡＭ／ＲＯＭ１６１０にはセル端子が４つ設けられており、各セル端子のセル端子名はＡ［０］〜Ａ［３］となっている。ＦＢＭ情報における不良ビットは、図１６に示すセル端子名Ａ［０］〜Ａ［３］として算出される。
【００９３】
ＦＦ１６２１〜１６２４は、互いに直列に接続されている。セル端子Ａ［０］〜Ａ［３］には、それぞれＦＦ１６２１〜１６２４が接続されている。図１６に示した回路１６００に対応するチェーン情報の具体例について、図１７において説明する。
【００９４】
図１７は、図１６に示した回路の接続例１に対応するチェーン情報の具体例を示す図である。不良ビット番号計算式によって算出される不良ビット番号ｆｂ（ｔｐ）は、図１７に示すチェーン情報１７００におけるＦＦ番号（ｒｅｇ＿ｎｏ）の「ｒｅｇ＿０」〜「ｒｅｇ＿４」として算出される。
【００９５】
「ｒｅｇ＿０」には外部端子「ＥＸＴＯ」が対応付けられている。また、「ｒｅｇ＿１」にはセル端子名Ａ［３］が対応付けられている。また、「ｒｅｇ＿２」にはセル端子名Ａ［２］が対応付けられている。また、「ｒｅｇ＿３」にはセル端子名Ａ［１］が対応付けられている。また、「ｒｅｇ＿４」にはセル端子名Ａ［０］が対応付けられている。
【００９６】
不良ビット計算部２４１は、算出した不良ビット番号ｆｂ（ｔｐ）に対応する「ｒｅｇ＿０」〜「ｒｅｇ＿４」が、チェーン情報１７００において対応付けられているセル端子名（Ａ［０］〜Ａ［３］）を、不良ビットとして算出する。たとえば、不良ビット計算部２４１は、算出した不良ビット番号ｆｂ（ｔｐ）が「ｒｅｇ＿２」であった場合は、ＦＦ番号「ｒｅｇ＿２」に対応付けられたセル端子名Ａ［２］を不良ビットとして算出する。
【００９７】
図１８は、回路の接続例２を示すブロック図である。図１８に示す回路１８００は、多ポートＲＡＭ／ＲＯＭ回路である。具体的には、回路１８００は、ＲＡＭ／ＲＯＭ１８１０と、ＦＦ１８２１〜１８２８と、を備えている。ＲＡＭ／ＲＯＭ１８１０にはセル端子が８つ設けられており、各セル端子のセル端子名は、それぞれＡ［０］、Ｂ［０］、Ａ［１］、Ｂ［１］、Ａ［２］、Ｂ［２］、Ａ［３］、Ｂ［３］となっている。
【００９８】
ＦＢＭ情報における不良ビットは、図１８に示すセル端子名Ａ［０］〜Ｂ［３］として算出される。ＦＦ１８２１〜１８２８は、互いに直列に接続されている。セル端子Ａ［０］〜Ｂ［３］には、それぞれＦＦ１８２１〜１８２８が接続されている。図１８に示した回路１８００に対応するチェーン情報の具体例について、図１９において説明する。
【００９９】
図１９は、図１８に示した回路の接続例２に対応するチェーン情報の具体例を示す図である。不良ビット番号計算式によって算出される不良ビット番号ｆｂ（ｔｐ）は、図１９に示すチェーン情報１９００におけるＦＦ番号（ｒｅｇ＿ｎｏ）の「ｒｅｇ＿０」〜「ｒｅｇ＿８」として算出される。
【０１００】
「ｒｅｇ＿０」には外部端子「ＥＸＴＯ」が対応付けられている。また、「ｒｅｇ＿１」にはセル端子名Ｂ［３］が対応付けられている。また、「ｒｅｇ＿２」にはセル端子名Ａ［３］が対応付けられている。また、「ｒｅｇ＿３」にはセル端子名Ｂ［２］が対応付けられている。また、「ｒｅｇ＿４」にはセル端子名Ａ［２］が対応付けられている。
【０１０１】
「ｒｅｇ＿５」〜「ｒｅｇ＿８」については説明を省略する。不良ビット計算部２４１は、算出した不良ビット番号ｆｂ（ｔｐ）に対応する「ｒｅｇ＿０」〜「ｒｅｇ＿８」が、チェーン情報１９００において対応付けられているセル端子名（Ａ［０］〜Ｂ［３］）を、不良ビットとして算出する。たとえば、不良ビット計算部２４１は、算出した不良ビット番号ｆｂ（ｔｐ）が「ｒｅｇ＿１」であった場合は、ＦＦ番号「ｒｅｇ＿１」に対応付けられたセル端子名Ｂ［３］を不良ビットとして算出する。
【０１０２】
図２０は、回路の接続例３を示すブロック図である。図２０に示す回路２０００は、ＲＡＭ／ＲＯＭの最終段のビットに接続するＦＦから外部端子「ＥＸＴＯ」までの間にＦＦがある多ポート回路である。具体的には、回路２０００は、ＲＡＭ／ＲＯＭ２０１０と、セレクタ２０２１〜２０２４と、ＦＦ２０３１〜２０３７と、を備えている。
【０１０３】
ＲＡＭ／ＲＯＭ２０１０にはセル端子が８つ設けられており、各セル端子のセル端子名は、それぞれＡ［０］〜Ａ［７］となっている。ＦＢＭ情報における不良ビットは、図２０に示すセル端子名Ａ［０］〜Ａ［７］として算出される。セレクタ２０２１〜２０２４は、セル端子Ａ［０］〜Ａ［７］に接続されている。
【０１０４】
セレクタ２０２１は、セル端子Ａ［０］およびセル端子Ａ［１］のいずれか一方の出力をＦＦ２０３１へ出力する。セレクタ２０２２は、セル端子Ａ［２］およびセル端子Ａ［３］のいずれか一方の出力をＦＦ２０３２へ出力する。セレクタ２０２３は、セル端子Ａ［４］およびセル端子Ａ［５］のいずれか一方の出力をＦＦ２０３３へ出力する。セレクタ２０２４は、セル端子Ａ［６］およびセル端子Ａ［７］のいずれか一方の出力をＦＦ２０３４へ出力する。
【０１０５】
ＦＦ２０３１〜２０３７は、互いに直列に接続されている。ＦＦ２０３１〜２０３４は、それぞれセレクタ２０２１〜２０２４に接続されている。ＦＦ２０３５〜２０３７は、ＲＡＭ／ＲＯＭ２０１０の最終段のビットに接続するＦＦ２０３１から外部端子「ＥＸＴＯ」までの間に設けられている。ＦＦ２０３５〜２０３７には、それぞれ回路名ＦＦ［１］〜ＦＦ［３］が割り当てられている。
【０１０６】
図２１は、図２０に示した回路の接続例３に対応するチェーン情報の具体例を示す図である。図２０に示した回路２０００においては、セレクタ２０２１〜２０２４の切替によって２つのチェーン情報２１１０およびチェーン情報２１２０が存在する。不良ビット番号計算式によって算出される不良ビット番号ｆｂ（ｔｐ）は、図２１に示すチェーン情報２１１０およびチェーン情報２１２０におけるＦＦ番号（ｒｅｇ＿ｎｏ）の「ｒｅｇ＿０」〜「ｒｅｇ＿７」として算出される。
【０１０７】
チェーン情報２１１０において、「ｒｅｇ＿０」には外部端子「ＥＸＴＯ」が対応付けられている。また、「ｒｅｇ＿１」にはＦＦ２０３５の回路名ＦＦ［１］が対応付けられている。また、「ｒｅｇ＿２」にはＦＦ２０３６の回路名ＦＦ［２］が対応付けられている。また、「ｒｅｇ＿３」にはＦＦ２０３７の回路名ＦＦ［３］が対応付けられている。
【０１０８】
また、「ｒｅｇ＿４」にはセル端子名Ａ［６］が対応付けられている。また、「ｒｅｇ＿５」にはセル端子名Ａ［４］が対応付けられている。また、「ｒｅｇ＿６」にはセル端子名Ａ［２］が対応付けられている。また、「ｒｅｇ＿７」にはセル端子名Ａ［０］が対応付けられている。チェーン情報２１２０については、チェーン情報２１１０と同様であるため説明を省略する。
【０１０９】
図２２は、Ｍａｒｃｈ  Ｃアルゴリズムに対応する期待値の計算例を示す図である。図２２のテーブル２２００は、メモリ試験のアルゴリズムがＭａｒｃｈ  Ｃアルゴリズムである場合の期待値計算部２４３による期待値の計算例を示している。ｔｐは、開始試験サイクル数からのパターン番号を示している。オフセット値Ｓａ、シフトサイクル数Ｓｂは、ＢＩＳＴ情報のパラメータである。
【０１１０】
アルゴリズムがＭａｒｃｈ  Ｃアルゴリズムである場合は、フェーズの移行が「Ｗ０」、「Ｒ０Ｗ１↑」、「Ｒ１Ｗ０↑」、「Ｒ０Ｗ１↓」、「Ｒ１Ｗ０↓」、「Ｒ０」の順であるため、図１３に示した各計算式から該当する各フェーズの計算式を取り出し、図２２に示すように関数名「Ｍａｒｃｈ＿Ｃ」を定義しておくとよい。
【０１１１】
最初のフェーズ「Ｗ０↑」のパターン番号ｔｐは１〜Ｓａとする。つぎのフェーズ「Ｒ０Ｗ１↑」のパターン番号ｔｐは、Ｓａ＋１〜２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの期待値ｆｅ（ｔｐ）は０である。つぎのフェーズ「Ｒ１Ｗ０↑」のパターン番号ｔｐは、パラメータ２Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの期待値ｆｅ（ｔｐ）は１である。
【０１１２】
つぎのフェーズ「Ｒ０Ｗ１↓」のパターン番号ｔｐは、パラメータ４Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの期待値ｆｅ（ｔｐ）は０である。つぎのフェーズ「Ｒ１Ｗ０↓」のパターン番号ｔｐは、パラメータ６Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａとする。このときの期待値ｆｅ（ｔｐ）は１である。
【０１１３】
つぎのフェーズ「Ｒ０↑」のパターン番号ｔｐは、パラメータ８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋１〜８Ｎ（Ｂ×Ｐ＋Ｓｂ＋２）＋Ｓａ＋Ｎ（Ｂ×Ｐ＋Ｓｂ＋１）とする。このときの期待値ｆｅ（ｔｐ）は０である。このように、Ｍａｒｃｈ＿Ｃアルゴリズムにおいては、期待値ｆｅ（ｔｐ）は０または１である。このため、テーブル２２００は、図１３に示したパターン「ＡＬＬ０」および「ＡＬＬ１」を抜き出したものになる。
【０１１４】
（解析装置のハードウェア構成）
図２３は、図２に示した解析装置のハードウェア構成を示すブロック図である。解析装置１２０（図２参照）は、たとえば図２３に示すコンピュータ２３００によって実現することができる。コンピュータ２３００は、入力インタフェース２３１０と、演算部２３２０と、メモリ２３３０と、出力インタフェース２３４０と、を備えている。
【０１１５】
入力インタフェース２３１０は、外部からの情報の入力を受け付けるインタフェースである。図２に示した関数ライブラリ入力部２１１および試験パターン情報入力部２２１は、たとえば入力インタフェース２３１０によって実現することができる。たとえば、入力インタフェース２３１０は、図１に示した試験パターン情報１２１、関数ライブラリ１２２およびＦＡＩＬ情報１１２の入力を受け付ける。
【０１１６】
演算部２３２０は、コンピュータ２３００全体の制御を行うとともに、メモリ２３３０をワーキングメモリとして用いて各種の演算処理を行う。図２に示したＦＡＩＬ情報解析部２３０および計算処理部２４０は、たとえば演算部２３２０によって実現することができる。演算部２３２０は、たとえばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）である。
【０１１７】
メモリ２３３０は、演算部２３２０のワーキングメモリとして使用されるとともに、入力インタフェース２３１０から入力される各種の情報を記憶する。図２に示した関数ライブラリ格納メモリ２１２および試験パターン情報格納メモリ２２２は、たとえばメモリ２３３０によって実現することができる。
【０１１８】
出力インタフェース２３４０は、外部へ情報を出力するインタフェースである。図２に示した計算処理部２４０から出力されたＦＢＭ情報は、たとえば出力インタフェース２３４０から外部へ出力される。たとえば、出力インタフェース２３４０は、ＦＢＭ情報を図１に示したＦＢＭ表示装置１２４へＦＢＭ情報を出力する。
【０１１９】
たとえば、演算部２３２０によって実現されるＦＡＩＬ情報解析部２３０は、取得したＦＡＩＬ情報をメモリ２３３０に書き込む。また、アルゴリズム特定部２３７は、メモリ２３３０に書き込まれたＦＡＩＬ情報を読み出し、読み出した試験結果に基づいてアルゴリズムを特定し、特定したアルゴリズムをメモリ２３３０に書き込む。
【０１２０】
また、演算部２３２０によって実現される計算式選択部２３８は、アルゴリズム特定部２３７によってメモリ２３３０に書き込まれたアルゴリズムを読み出し、読み出したアルゴリズムに対応する計算式を選択し、選択した計算式をメモリ２３３０に書き込む。
【０１２１】
また、演算部２３２０によって実現される計算処理部２４０は、ＦＡＩＬ情報解析部２３０によってメモリ２３３０に書き込まれた試験結果と、計算式選択部２３８によってメモリ２３３０に書き込まれた計算式と、を読み出す。計算処理部２４０は、読み出した試験結果と計算式とに基づいてＦＢＭ情報を作成し、作成したＦＢＭ情報をメモリ２３３０に書き込む。また、出力インタフェース２３４０は、メモリ２３３０に書き込まれたＦＢＭ情報を読み出し、読み出したＦＢＭ情報を出力する。
【０１２２】
以上説明したように、解析装置および解析方法によれば、不良アドレスや期待値などをアルゴリズムに対応した計算式によって算出できるため、試験パターン情報から不良アドレスや期待値などを削減してもフェイルビットマップを作成することができる。このため、試験パターン情報のデータ量の削減を図ることができる。
【０１２３】
なお、本実施の形態で説明した解析方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。
【符号の説明】
【０１２４】
４００  試験パターン情報
４１１〜４１３  パターン情報
４２１〜４２３  インスタンス情報
４３１〜４３３  セル情報
１０００  アルゴリズム情報
１１１０，１２１０，１３１０  フェーズ
１６００，１８００，２０００  回路
１７００，１９００，２１１０，２１２０  チェーン情報
２０２１〜２０２４  セレクタ
【図１】
2010272149.tif 000003
【図２】
2010272149.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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