(57)【要約】【課題】配線性が向上する半導体集積回路のレイアウト方法を提供する。【解決手段】レイアウト情報読込み工程は、半導体集積回路のセル配置用区域にプリミティブセルを配置した配置済みレイアウト情報を読み込む。矩形区画抽出工程は、セル配置用区域を複数の矩形区画の集合体として認識するとともに各矩形区画を抽出する。多層配線プリミティブセル抽出工程は、配置済みレイアウト情報から多層配線プリミティブセルを抽出する。再配列工程は、多層配線プリミティブセル抽出工程にて抽出した多層配線プリミティブセルを矩形区画の長辺方向に沿ったセル配置領域に列状に配列する。【選択図】図4
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【特許請求の範囲】
【請求項１】
多層配線を有する多層配線プリミティブセルを含む複数のプリミティブセルを有する半導体集積回路のレイアウト方法であって、
前記半導体集積回路のセル配置用区域にプリミティブセルを配置した配置済みレイアウト情報を読み込むレイアウト情報読込み工程と、
前記セル配置用区域を複数の矩形区画の集合体として認識するとともに各矩形区画を抽出する矩形区画抽出工程と、
前記配置済みレイアウト情報から多層配線プリミティブセルを抽出する多層配線プリミティブセル抽出工程と、
前記多層配線プリミティブセル抽出工程にて抽出した多層配線プリミティブセルを前記矩形区画の長辺方向に沿ったセル配置領域に列状に配列する再配列工程と、をコンピュータによって実行する
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
請求項1に記載の半導体集積回路のレイアウト方法において、
前記多層配線プリミティブセル抽出工程では、一定範囲ごとに前記多層配線プリミティブセルを抽出し、
前記再配列工程では、前記一定範囲ごとに前記矩形区画の長辺に沿ったセル配置領域に多層配線プリミティブセルを列状に配列する
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項３】
請求項1または請求項2に記載の半導体集積回路のレイアウト方法において、
前記再配列工程では、幅が狭いものが列の端にくるようにして幅の順に多層配線プリミティブセルを配置する
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項４】
請求項1から請求項3のいずれかに記載の半導体集積回路のレイアウト方法において、
前記矩形区画抽出工程は、
前記セル配置用区域の外縁を構成している辺とこれらの辺を延長した線とによって前記セル配置用区域を複数の矩形区画に分割する区域分割工程と、
前記区域分割工程にて作成された矩形のうち3辺以上が他の矩形に接しているものを抽出する多辺隣接矩形抽出工程と、
前記多辺隣接矩形抽出工程で抽出されたもの同士で接している辺がある場合にはそれらを合体する合体工程と、
前記合体工程ののち、さらに、3辺以上が他の矩形と接している矩形がある場合には隣接するもの同士を連結させる連結工程と、を備える
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項５】
請求項4に記載の半導体集積回路のレイアウト方法において、
前記連結工程では、近傍にある他の配線ブロックのうち論理的関連性がより強いものがある方向に矩形が長くなるように矩形を連結する
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項６】
請求項1から請求項5のいずれかに記載の半導体集積回路のレイアウト方法において、
前記多層配線プリミティブセルは、セル内に複数のフリップフロップを有する多重化されたフリップフロップ回路である
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項７】
半導体集積回路のセル配置用区域にプリミティブセルを配置した配置済みレイアウト情報を読み込むレイアウト情報読込み工程と、
前記セル配置用区域を複数の矩形区画の集合体として認識するとともに各矩形区画を抽出する矩形区画抽出工程と、
前記配置済みレイアウト情報から多層配線プリミティブセルを抽出する多層配線プリミティブセル抽出工程と、
前記多層配線プリミティブセル抽出工程にて抽出した多層配線プリミティブセルを前記矩形区画の長辺方向に沿ったセル配置領域に列状に配列する再配列工程と、をコンピュータに実行させる半導体集積回路のレイアウトプログラム。
【請求項８】
請求項１から請求項６のいずれかに記載の半導体集積回路のレイアウト方法によってレイアウトされた半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト方法、そのプログラムおよび半導体集積回路に関する。
【背景技術】
【０００２】
従来、特許文献1に開示される半導体集積回路の論理セル配置方法が知られている。この特許文献1では、まず、相対的位置関係の情報を含んだ識別名を各論理セルに付す。そして、互いの相対的位置関係を守った状態でそれら論理セルをチップ内に仮配置する。その後、識別名に基づいて同一グループとして認識される論理セルを縦方向または横方向で一列に並ぶように移動させる。すると、図19中の符号10で示されるブロックのように論理セルが再配置される。これにより、同じグループに属する論理セルは一列に整列するので、最短距離で整然と配線することが可能となる。
【０００３】
【特許文献１】特開2000-250964号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献1の配置方法によれば、同じグループに属する論理セル同士を繋ぐ配線性は向上する。
しかしながら、半導体集積回路では、同じグループに属する論理回路だけで配線が完結することはなく、当然のことながらグループを越えた配線接続が必要になる。例えば、全体の動作を制御する中心的な制御回路は周囲の論理セルに配線接続されている必要がある。また、クロック信号線のようにグループの所属に関係なく多くの論理セルに供給しなければならない信号もある。このようなグループ間をまたぐ配線について特許文献1では考慮していない。
【０００５】
ここで、論理セルの構造が従来通りの比較的簡素な構成であれば、論理セル層（トランジスタ層）の上層に複数の金属配線層を設け、この金属配線層を介して配線をとることが可能である。
しかしながら、近年では一つ一つの論理セルが高度複雑化してきているため、論理セル自体が単層ではなく多層配線を使用するようになってきている。
例えば、エラー耐性フリップフロップなどでは信頼性を確保するために回路を二重化して構成している。
この場合、セル内に3層の配線を使用するため、この上さらにセル上に配線層を設けることは設計上困難である。
【０００６】
特許文献1に開示された配置方法に単純に従うと、例えば、図19中のブロック10のように同一グループの論理セルは縦一列に並ぶので、同一グループの論理セル同士を配線する配線長は短くなり、論理セル間のディレイ悪化が抑止でき、配線も簡単である。
しかしながら、1Aから4Dまでのいくつか、たとえば、1A、1B、2C、1Dが多層配線セルであって金属配線層までトランジスタ層となっていた場合、予め用意された配線トラック（T1〜T6）のうち1A、1B、2C、1Dを通るトラック(T2〜T5)は使用できなくなる。
【０００７】
この場合、ブロック10を間にして配置された論理セル同士を配線しようとすると、迂回配線をしなければならなくなる。
例えば、ブロック11とブロック12との配線にはトラックT1まで迂回しなければならず、ブロック13とブロック14との配線にはトラックT6まで迂回しなければならない。
このような迂回配線が多くなると、ブロック10の周囲の配線が複雑になってしまい、配線長が長くなったり、配線設計が複雑になったりして全体としてみれば配線効率が非常に悪化してしまうこととなる。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路のレイアウト方法は、多層配線を有する多層配線プリミティブセルを含む複数のプリミティブセルを有する半導体集積回路のレイアウト方法であって、前記半導体集積回路のセル配置用区域にプリミティブセルを配置した配置済みレイアウト情報を読み込むレイアウト情報読込み工程と、前記セル配置用区域を複数の矩形区画の集合体として認識するとともに各矩形区画を抽出する矩形区画抽出工程と、前記配置済みレイアウト情報から多層配線プリミティブセルを抽出する多層配線プリミティブセル抽出工程と、前記多層配線プリミティブセル抽出工程にて抽出した多層配線プリミティブセルを前記矩形区画の長辺方向に沿ったセル配置領域に列状に配列する再配列工程と、をコンピュータによって実行することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、多層配線プリミティブセルを矩形の長辺に沿って配置することによって、矩形の長辺に沿った配線トラックの死線範囲を少なくし、配線効率を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
本発明の半導体集積回路のレイアウト方法に係る第1実施形態について説明する。
図1は、第1実施形態の処理手順を示すフローチャートである。
半導体集積回路のレイアウト方法は、論理機能に基づいてセルの初期配置を設計する初期設計工程（ST100）と、多層配線プリミティブセルの配置を再配列してセル配置を最適化する多層配線セル配置最適化工程（ST200）と、必要な配線のレイアウトを決定する配線処理工程（ST300）と、を備える。
【００１１】
まず、初期設計工程（ST100）の手順を図2のフローチャートを参照して説明する。
初期設計工程（ST100）では、まず、フロアプラン工程（ST110）において、チップ上のセル配置用区域を決める。たとえば、図3に示されるようなチップ100があった場合、必要なメモリ等を配したあとの空きスペースがセル配置用区域110となる。
続いて、電源配線工程（ST120）において、セル配置用区域110内の電源配線を決める。
【００１２】
そして、セル配置用区域110内において初期的なセルの配置を決定する（初期配置工程ST130）。すなわち、必要な論理機能を実現する機能ブロック内のセル配置を決定し、さらに、与えられたセル配置用区域110内においてデッドスペースを排したり、論理的につながりが大きいブロック同士はできるだけ近く配置するなどにより初期的なセルレイアウトを決定する。
なおここでは、単層配線のプリミティブセルも多層配線のプリミティブセルも特に区別されることなく機能に従って配置される。
【００１３】
さらに、それぞれの論理ブロックの演算タイミングが全体で整合するように最適化処理を行う（最適化処理工程ST140）。このような最適化処理には、タイミング最適化、バッファ挿入、リサイズなどの工程が含まれる。
このような初期設計工程（ST100）によって初期値として配置したレイアウト情報が作成される。
【００１４】
次に、多層配線セル配置最適化工程（ST200）ついて説明する。
図4は、多層配線セル配置最適化工程（ST200）の手順を示すフローチャートである。
多層配線セル配置最適化工程（ST200）では、まず、初期設計工程（ST100）で配置済みのレイアウト情報を読み込む（レイアウト情報読込み工程）。
次に、セル配置用区域110を複数の矩形区画の集合体に分解して各矩形区画を抽出する（矩形区画抽出工程ST220）。
【００１５】
矩形区画抽出工程（ST220）について説明する。
図5は、矩形区画抽出工程（ST220）の手順を示すフローチャートである。
矩形区画抽出工程（ST220）では、まず、区域分割工程（ST221）においてセル配置用区域110を複数の矩形に分割する。
このとき、セル配置用区域110の外縁を構成している辺（S1〜S12）と、これらの辺を延長した線（E1〜E7）とによってセル配置用区域110を複数の矩形（R1〜R8）に分割する。
すると、図6に示されるようにして複数の矩形（R1〜R8）ができる。
【００１６】
ここで、図6中において符号R3、R5、R6で示した矩形は、本来的には大きな矩形に包含されるはずのものであり、区域分割工程（ST221）においてセル配置区域110を単純に細分化しすぎたために生成されたものである。
そのため、これら矩形R3、矩形R5、矩形R6を適切に大きな矩形に統合していく処理が必要となる。
【００１７】
そこで、次に、ST222において、3辺以上が他の矩形と接しているものがあるか判定する。
図6中、矩形R3、矩形R5、矩形R6については隣接する矩形と３辺を共有している。
3辺以上が他の矩形と接している矩形がある場合（ST222:YES）、その矩形を抽出する（多辺隣接矩形抽出工程ST223）。
すなわち、矩形R3、矩形R5、矩形R6を抽出する。
【００１８】
そして、ST224において、抽出した矩形のうちで、抽出した矩形同士で隣接しているものがあるか判定する。
図6中では、矩形R5と矩形R6とは隣接する矩形同士である。
抽出した矩形同士で隣接しているものがある場合（ST224:YES）、それらを合体する（合体工程ST225）。
すると、図7に示されるように、矩形R5と矩形R6とは合体してより大きな矩形R9となる。
【００１９】
このような合体工程（ST225）を経たのち、ST222に戻って、再度、3辺以上が他の矩形と接している矩形があるか判定する。
ここでは、当初からの矩形R3と、合体工程ST225でできた矩形R9と、がこの要件に該当するので（ST222：YES）、再び多辺隣接矩形抽出工程(ST223)でこの矩形R3および矩形R9を抽出する。
【００２０】
そして、ST224において、抽出した矩形同士が隣接しているかを判定する。
ここでは、矩形R3と矩形R9とは隣接していない（ST224:NO）。
そこで、続いて、3辺以上が他の矩形に接している矩形（ここでは矩形R3および矩形R9）を隣接する矩形に連結させて、より大きな矩形を生成する連結工程（ST226）を実行する。
【００２１】
連結工程（ST226）においては、近傍にあるブロックとの配線性を考慮し、現在のレイアウト対象となっているチップ100と論理的に関連が強いブロックがある方向に矩形が長くなるように矩形区画を連結する。
例えば、図8に示されるように、ブロック201やブロック202が近傍に存在し、ブロック201やブロック202とレイアウト対象となっているチップ100との論理関係が強い場合には、図8中の配線トラックT7、T8のように配線トラックが必要になる。
この場合には、図8中に示した両矢印A１の方向に矩形が長いことが好ましいため、矩形R3、矩形R9は、この方向にある矩形（R1、R4）に連結させる。
これにより、長辺が方向A1に長い矩形R10を生成する。
【００２２】
また、一方、図9に示されるように、ブロック203やブロック204、ブロック205が図９中の方向A2にある場合、方向A2に沿って矩形の長辺が長い方向が好ましい。
この場合には、矩形R3、矩形R9は、この方向A2にある矩形に連結させる。
これにより、長辺が方向A2に長い矩形R11、R12を生成する。
【００２３】
このようにセル配置用区域110を矩形の集合に分割した後、続いて、多層配線プリミティブセル抽出工程（ST230）によって多層配線プリミティブセルを抽出する。
【００２４】
図10は、多層配線プリミティブセル120を抽出する様子を模式的に示す図である。
なお、図10では、わかりやすく模式的に描写する都合上、多層配線プリミティブセル120の数は数個しか表していないが、実際にはより多くの多層配線プリミティブセル120が使用されている。
図10に示すように、配置済みのレイアウト情報から多層配線プリミティブセル120を抽出する。
このとき、一まとまりの論理機能を構成する一定範囲ごとにセル配置用区域110をサーチし、一定範囲（例えば図10中の範囲f1など）ごとにその範囲にある多層配線プリミティブセル120を抽出していく。
【００２５】
ここで、多層配線プリミティブセルとは、メタル層の二層以上をプリミティブセル内の配線として使用いるものをいう。
このような多層配線プリミティブセルとして、例えば、エラー耐性のために多重化されたフリップフロップ回路が一例として挙げられる。
エラー耐性フリップフロップ回路121は、図11に示すように、一つのエラー耐性フリップフロップ回路121のなかに、同じ構成の複数（例えば二つ）のフリップフロップ122と、総てのフリップフロップ122の結果の一致不一致を判定する一致判定回路123と、を備える。
そして、一致判定回路123によって総てのフリップフロップ122の結果が同じであるか判定し、結果が同じであればそれを出力値として出力し、結果が一致しない場合には不一致を示す信号を出力する。
複数のフリップフロップと一致判定回路とを一つのセルの中に含むため、セル内を多層配線にする必要がある。
【００２６】
次に、多層配線プリミティブセル抽出工程（ST230）で抽出した多層配線プリミティブセル120を再配列する（再配列工程ST240）。
再配列工程（ST240）では、矩形の長辺方向に沿ったセル配置領域に多層配線プリミティブセルを配列する。
このとき、多層配線プリミティブセル抽出工程（ST230）で一定範囲ごとに多層配線プリミティブセルを抽出しているところ、それぞれの抽出範囲が属している矩形の長辺に沿って多層配線プリミティブセルを配列する。
図12は、多層配線プリミティブセルを再配列した結果の一例を示す図である。
いずれの矩形においても、多層配線プリミティブセルは矩形の長辺に沿って整列している。
【００２７】
図12の場合、範囲f1が属する矩形R10の長辺は、図12中の矢印A1で示す方向に平行である。
このため、例えば、抽出範囲f1に含まれる多層配線プリミティブセルは、方向A1に沿って配列する。
その周囲にある多層配線プリミティブセルについても同様に方向A1に沿って配列する。
【００２８】
図13は、抽出範囲f1の領域を拡大して示す図である。
なお、図13には抽出範囲f1の近傍にある多層配線プリミティブセルも併せて示す。
図13（A）は再配列工程（ST240）を行う前の多層配線プリミティブセルの配置状態を示す図であり、図13（B）は再配列工程（ST240）を行った後の多層配線プリミティブセルの配置状態を示す図である。
図13（A）に示されるように、再配列工程（ST240）を行う前は、多層配線プリミティブセルが長辺方向の配線トラックを跨いでおり、図13(A)の配線トラックT11〜T19のうち、T12〜T18は多層配線プリミティブを通過する配線トラックが使えなくなっている。
そのため、図13(A)に示された領域を挟んでセル同士を配線しようとすると、迂回配線が多くなってしまう。
【００２９】
これに対し、図13(B)に示すように、矩形の長辺に沿って多層配線プリミティブセルを再配列した場合、矩形の長辺に沿った配線トラックのうちで多層配線プリミティブセルに引っかかるものが著しく少なくなる。
図13（B）の例では、配線トラックT11〜T19のうち、T13、T16、T17を除くT11、T12、T14、T15、T18、T19は使用可能な配線トラックである。
これにより、図13（B）に示された領域を挟んでセル同士を配線する場合でも、配線トラック（T11、T12、T14、T15、T18、T19）を有効に利用でき、配線効率が向上する。
【００３０】
多層配線プリミティブセルを配列するにあたっては、図13（B）に示すように、幅Wが狭いものが列の端にくるようにして幅の順に配置することが好ましい。
このように幅の狭いものを列の端に配置することによって、配線トラックのうち死線となる範囲がより少なくなるからである。
例えば、図13（B）の配線トラックT17では、図中の符号P1で示した地点までは配線トラックとして使用できる。
なお、ここでいう幅Wとは、矩形の長辺に垂直な方向における多層配線プリミティブセルの長さであり、必ずしも多層配線プリミティブセルの最大長を意味するものではない。
【００３１】
幅Wが狭いものが列の端にくるようにして幅の順に多層配線プリミティブセルを配置するにあたっては、たとえば、図14に示したように、列の両端から幅が小さい順に配置してもよい。
この場合でも、図中の符号P2およびP3で示した地点までは配線トラックは利用できるのであり、すなわち、幅が広い多層配線プリミティブセルをまとめておくことで死線となる範囲を極めて少なくできる。
【００３２】
なお、図12、13、14では、セルの端を揃えるように配置した例を示したが、例えば、図15に示すように中心線を揃えるようにして多層配線プリミティブセルを配置してもよく、その他、エッジや中心線を揃えることなく矩形の長辺に沿って配置してもよい。
このような配置は、予め設計されているセル配置領域のパターンによって必然的に決まってくるものであるが、矩形の長辺に沿って多層配線プリミティブセルを配置することによって本発明の効果は十分に発揮される。
【００３３】
上記に説明した図12は、図8に示した矩形区画のパターンに対する再配列工程（ST240）の一例であるが、図9の場合の矩形区画パターンに対する再配列工程（ST240）の結果としては例えば図16に示す再配列の結果が得られる。矩形区画のパターンとしては複数ありえるが、いずれに対しても再配列工程（ST240）の実行によって多層配線プリミティブセルは矩形の長辺に沿って再配列され、その結果として本発明の効果を奏する。
【００３４】
このように再配列工程（ST240）を行って多層配線セル配置最適化工程（ST200）が終了する。
続いて、配線処理工程（ST300）において、図17のフローチャートに示すように、各セルにクロックを分配するクロックツリーを生成し（クロックツリー生成工程ST310）、最後に、全体の配線を設計する（配線工程ST320）。配線工程（ST320）では、多層配線セル配置最適化処理（ST200）によって矩形の長辺方向の配線トラックが有効に活用できるため、効率のよい配線が可能となる。
【００３５】
このような本実施形態によれば、配線トラックを有効に利用できるため、全体の配線効率を向上させることができる。
矩形の長辺方向の配線トラックは、短辺方向の配線トラックに比べ本数が少ないため、効率よく利用することが望まれるが、従来のように多層配線プリミティブセルをランダムに配置した場合には、死線となる範囲が多くなり、迂回配線などの必要が生じていた。
この点、本実施形態では、多層配線プリミティブセルを矩形の長辺に沿って配置することによって、矩形の長辺に沿った配線トラックの死線範囲を少なくし、配線効率を向上させることができる。
さらに、幅の狭いものが列の端にくるようにして幅順に多層配線プリミティブセルを配置することにより、幅が広い多層配線プリミティブセルをまとめ、これにより、死線となる範囲を極めて少なくできる。
また、多層配線プリミティブセルの再配列は、一定の論理関係にあるブロックごとに行うので、配置済みのレイアウト情報を大きく変更することない。これにより、論理的に好適に配置されたパターンを維持した状態で、さらに、配線効率を向上させたレイアウトにすることができる。
【００３６】
本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
例えば、再配列工程にあたっては、一定範囲ごとに多層配線プリミティブセルを再配列するとしたが、この他、矩形ごとに多層配線プリミティブセルを再配列してもよい。この場合、図18に示すように、同じ矩形に含まれる多層配線プリミティブセルは総て一列に並ぶこととなる。すると、矩形の長辺に平行な配線トラックのうち多層配線プリミティブセルに引っかかるものが最少になるため、矩形の長辺方向の配線効率を最大限に高めることができる。
【００３７】
上記実施形態では、連結工程においては近傍にある別のブロックとの配線性を高めるために、近傍にある他のブロックのうち論理的関連性がより強いものがある方向に矩形が長くなるように矩形を連結する場合を例示した。
その他、このパターンに限らず、多層配線プリミティブセルの数がより少ない矩形の方に連結させてもよい。これにより、一つの矩形に含まれる多層配線プリミティブセルの数が多すぎないようにできるので、処理の迅速化を図ることができる。なお、この場合には、連結工程の前に多層配線プリミティブセル抽出工程を行っておく必要があるが、このような順序の変更は容易である。
また、連結工程を行った後の矩形の長辺がより長くなるようにしてもよく、あるいは、長辺側に接している矩形の方に連結させてもよい。
矩形をどのように連結させて矩形のパターンをどのようにするかは常に同じ条件で決められるものではなく、設計対象である半導体集積回路によって異なってくるため、上記に挙げた例およびその他の方法から好適な矩形パターンを区画するようにすればよい。
【００３８】
本発明は、CPUおよびメモリを備えたコンピュータに半導体集積回路のレイアウトプログラムを実行させて、前記多層配線セル配置最適化工程を実行させてもよいことはもちろんである。
すなわち、初期配置工程ST100による配置済みレイアウト情報を記録したメモリからその情報を読み出し、上記に説明した矩形区画抽出工程、多層配線プリミティブセル抽出工程、再配列工程の各工程をコンピュータ処理によって自動処理してもよい。
【図面の簡単な説明】
【００３９】
【図１】第1実施形態の処理手順を示すフローチャート。
【図２】初期設計工程の手順を示すフローチャート。
【図３】レイアウト対象となるチップの一例を示す。
【図４】多層配線セル配置最適化工程の手順を示すフローチャート。
【図５】矩形区画抽出工程の手順を示すフローチャート。
【図６】セル配置用区域を分割して生成された複数の矩形（R1〜R8）を示す図。
【図７】矩形R5と矩形R6とを合体してより大きな矩形R9を生成する様子を示す図。
【図８】近傍にあるブロックとの配線の関係を示す図。
【図９】近傍にあるブロックとの配線の関係を示す図。
【図１０】多層配線プリミティブセルを抽出する様子を模式的に示す図。
【図１１】エラー耐性フリップフロップ回路の構成を示す図。
【図１２】多層配線プリミティブセルを再配列した結果の一例を示す図。
【図１３】再配列工程の結果の一例として、範囲f1の領域を拡大して示す図。
【図１４】再配列工程の結果の一例を示す図。
【図１５】再配列工程の結果の一例を示す図。
【図１６】再配列工程の結果の一例を示す図。
【図１７】配線処理工程の手順を示すフローチャート。
【図１８】再配列工程の結果の一例を示す図。
【図１９】従来技術を説明する図。
【符号の説明】
【００４０】
10、11、12、13、14…ブロック、100…チップ、110…セル配置用区域、120…多層配線プリミティブセル、121…エラー耐性フリップフロップ回路、122…フリップフロップ、123…一致判定回路、201、202、203、204、205…ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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