(57)【要約】【課題】本発明は、コンデンサの電圧依存による誤差を補正することができるデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器を提供することを目的とする。【解決手段】個別に入力用金属配線５２が接続され、該入力用金属配線から入力信号が入力される入力電極２０と、該入力電極と対向して配置され、出力信号が出力される出力電極３０、３０ｃ、３０ｄ、２０ａ、２０ｂとを含む単位容量８０を複数有するキャパシタアレイ９０を備えたデジタル−アナログ変換器１００であって、  前記入力用金属配線は、前記出力電極又は前記出力電極に接続された出力用金属配線５３を上面視的に囲むか、又は上方から覆うように配置されたガード配線部６０を有し、  該ガード配線部と、前記出力電極又は前記出力金属配線との間で形成される寄生静電容量Ｃｐ１を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正することを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
個別に入力用金属配線が接続され、該入力用金属配線から入力信号が入力される入力電極と、該入力電極と対向して配置され、出力信号が出力される出力電極とを含む単位容量を複数有するキャパシタアレイを備えたデジタル−アナログ変換器であって、
前記入力用金属配線は、前記出力電極又は前記出力電極に接続された出力用金属配線を上面視的に囲むか、又は上方から覆うように配置されたガード配線部を有し、
該ガード配線部と、前記出力電極又は前記出力金属配線との間で形成される寄生静電容量を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正することを特徴とするデジタル−アナログ変換器。
【請求項２】
前記寄生静電容量は、前記ガード配線部と前記出力電極又は前記出力用金属配線との間の距離により調整されることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記寄生静電容量は、前記ガード配線部の面積により調整されることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項４】
前記入力用金属配線に、前記入力信号、高電位基準電圧又は低電位基準電圧を切り替え供給可能に接続された接続切り替え手段を有し、
前記出力電極から出力される前記出力信号が、前記キャパシタアレイに入力されるデジタル入力信号に対応する理想出力電圧よりも大きく出力されるときには、前記寄生静電容量を小さくし、前記出力電圧が小さくなるように調整されたことを特徴とする請求項１乃至３に記載のデジタル−アナログ変換器。
【請求項５】
請求項１乃至４に記載のデジタル−アナログ変換器を有し、
該デジタル−アナログ変換器の単位容量の出力電極は、コンパレータの入力端子に共通に接続され、
該コンパレータの出力端子は、制御回路に接続され、
前記デジタル−アナログ変換器の入力用金属配線に供給される入力信号と、前記デジタル−アナログ変換器で生成されるアナログ信号との比較を前記コンパレータで行い、
前記制御回路から前記入力信号をデジタル出力信号に変換して出力することを特徴とするアナログ−デジタル変換器。
【請求項６】
前記アナログ−デジタル変換器の積分非積分性誤差を、前記デジタル−アナログ変換器の寄生静電容量で補正することを特徴とする請求項５に記載のアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器に関し、特に、単位容量を複数有するキャパシタアレイを備えたデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器に関する。
【背景技術】
【０００２】
従来から、電荷比較型のアナログ−デジタル変換器において、コンデンサの電圧特性による影響で積分非直線性誤差が発生する問題を解決するため、種々の提案がなされている。例えば、コンデンサにＭＯＳ容量を用い、ＭＯＳ容量サイズを変更することで補正容量を付加し、空乏層による積分直線性誤差を補正した技術が知られている（例えば、特許文献１参照）。
【０００３】
また、単位容量の電極を逆に接続したものを併用することで、容量の電圧依存性を相殺するようにした技術も知られている（例えば、特許文献２、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−５３８３４号公報
【特許文献２】特表２００３−５０４９１２号公報
【特許文献３】特開２００６−３１４０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の特許文献１に記載の構成では、補正容量の変更を行う場合、製造工程の初期段階で設計変更を行う必要があり、製品検討段階での試作費用、試作期間とも増加してしまうという問題があった。
【０００６】
また、上述の特許文献２及び特許文献３に記載の構成では、アナログ−デジタル変換器内のデジタル−アナログ変換器の出力にコンデンサ下部電極が接続されることで対基板間の寄生容量が増加し、デジタル−アナログ変換器の接続切り替え時において、寄生容量との間でも電化の再分配が行われることになり、出力電圧の変化が小さくなり、出力感度の低下が発生するとともに、基板ノイズ等を受け易いという問題があった。
【０００７】
そこで、本発明は、デジタル−アナログ変換器の出力感度を低下させず、コンデンサの電圧依存による誤差を補正するとともに、容量調整を製造工程の後半で行うことができ、試作検討段階の期間及び経費削減を行うことができるデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、第１の発明に係るデジタル−アナログ変換器（１００、１００ａ〜１００ｄ）は、個別に入力用金属配線（５２、５２ｃ、５２ｄ、５３ａ、５３ｂ）が接続され、該入力用金属配線（５２、５２ｃ、５２ｄ、５３ａ、５３ｂ）から入力信号が入力される入力電極（２０、２０ｃ、２０ｄ、３０ａ、３０ｂ）と、該入力電極（２０、２０ｃ、２０ｄ、３０ａ、３０ｂ）と対向して配置され、出力信号が出力される出力電極（３０、３０ｃ、３０ｄ、２０ａ、２０ｂ）とを含む単位容量（８０、８０ａ〜８０ｄ）を複数有するキャパシタアレイ（９０）を備えたデジタル−アナログ変換器（１００、１００ａ〜１００ｄ）であって、
前記入力用金属配線（５２、５２ｃ、５２ｄ、５３ａ、５３ｂ）は、前記出力電極（３０、３０ｃ、３０ｄ、２０ａ、２０ｂ）又は前記出力電極（３０、３０ｃ、３０ｄ、２０ａ、２０ｂ）に接続された出力用金属配線（５３、５３ｃ、５３ｄ、５２ａ、５２ｂ）を上面視的に囲むか、又は上方から覆うように配置されたガード配線部（６０、６０ａ〜６０ｄ）を有し、
該ガード配線部（６０、６０ａ〜６０ｄ）と、前記出力電極（３０、３０ｃ、３０ｄ、２０ａ、２０ｂ）又は前記出力金属配線（５３、５３ｃ、５３ｄ、５２ａ、５２ｂ）との間で形成される寄生静電容量（Ｃｐ１、Ｃｐ３〜Ｃｐ１１）を各単位容量（８０、８０ａ〜８０ｄ）で調整し、前記キャパシタアレイ（９０）が有する積分非直線性誤差を補正することを特徴とする。
【０００９】
これにより、入力電極や出力電極に変形を加えることなく、入力用金属配線の配置構成により発生する寄生容量を用いて容量補正を行うことができるため、製造工程の後半での変更で種々の検討を行うことができるとともに、基板間に寄生容量を発生させないため、出力値を変動させることなく高精度な出力を行うことができる。
【００１０】
第２の発明は、第１の発明に係るデジタル−アナログ変換器（１００、１００ａ〜１００ｄ）において、
前記寄生静電容量（Ｃｐ１、Ｃｐ３〜Ｃｐ１１）は、前記ガード配線部（６０、６０ａ〜６０ｄ）と前記出力電極（３０、３０ｃ、３０ｄ、２０ａ、２０ｂ）又は前記出力用金属配線（５３、５３ｃ、５３ｄ、５２ａ、５２ｂ）との間の距離により調整されることを特徴とする。
【００１１】
これにより、入力用金属配線のガード配線部の配置位置で容量補正値を調整することができ、簡素な設計変更で高精度の出力電圧を得ることができる。
【００１２】
第３の発明は、第１の発明に係るデジタル−アナログ変換器（１００、１００ａ〜１００ｄ）において、
前記寄生静電容量（Ｃｐ１、Ｃｐ３〜Ｃｐ１１）は、前記ガード配線部（６０、６０ａ〜６０ｄ）の面積により調整されることを特徴とする。
【００１３】
これにより、ガード配線部の面積調整により容量補正を行うことができ、簡単な設計変更で高精度の出力電圧を得ることができる。
【００１４】
第４の発明は、第１〜３の発明に係るデジタル−アナログ変換器（１００、１００ａ〜１００ｄ）において、
前記入力用金属配線（５２、５２ｃ、５２ｄ、５３ａ、５３ｂ）に、前記入力信号、高電位基準電圧又は低電位基準電圧を切り替え供給可能に接続された接続切り替え手段（ＳＷ１〜ＳＷ４）を有し、
前記出力電極（３０、３０ｃ、３０ｄ、２０ａ、２０ｂ）から出力される前記出力信号が、前記キャパシタアレイに入力されるデジタル入力信号に対応する理想出力電圧よりも大きく出力されるときには、前記寄生静電容量（Ｃｐ１、Ｃｐ３〜Ｃｐ１１）を小さくし、前記出力電圧が小さくなるように調整されたことを特徴とする。
【００１５】
これにより、出力電圧の変化に応じて寄生静電容量を適切に調整することができ、積分非線形性誤差を適切に補正することができる。
【００１６】
第５の発明に係るアナログ−デジタル変換器（１５０）は、第１〜４の発明に係るデジタル−アナログ変換器（１００、１００ａ〜１００ｄ）を有し、
該デジタル−アナログ変換器（１００、１００ａ〜１００ｄ）の単位容量（８０、８０ａ〜８０ｄ）の出力電極（３０、３０ｃ、３０ｄ、２０ａ、２０ｂ）は、コンパレータ（ＣＭＰ）の入力端子に共通に接続され、
該コンパレータ（ＣＯＭＰ）の出力端子は、制御回路（１３０）に接続され、
前記デジタル−アナログ変換器（１００、１００ａ〜１００ｄ）の入力用金属配線（５２、５２ｃ、５２ｄ、５３ａ、５３ｂ）に供給される入力信号と、前記デジタル−アナログ変換器（１００、１００ａ〜１００ｄ）で生成されるアナログ信号との比較を前記コンパレータ（ＣＯＭＰ）で行い、
前記制御回路（１３０）から前記入力信号をデジタル出力信号に変換して出力することを特徴とする。
【００１７】
これにより、デジタル−アナログ変換器で作成された正確な基準電圧を用いてアナログ−デジタル変換を行うことができ、高精度のアナログ−デジタル変換を行うことができる。
【００１８】
第６の発明は、第５の発明に係るアナログ−デジタル変換器（１５０）において、
前記アナログ−デジタル変換器（１５０）の積分非直線性誤差を、前記デジタル−アナログ変換器（１００、１００ａ〜１００ｄ）の寄生静電容量（Ｃｐ１、Ｃｐ３〜Ｃｐ１１）で補正することを特徴とする。
【００１９】
これにより、アナログ−デジタル変換器の積分非直線性誤差を、デジタル−アナログ変換器の寄生静電容量を用いて行うことができ、設計変更容易かつ高精度な出力のデジタル−アナログ変換を行うことができる。
【００２０】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２１】
本発明によれば、コンデンサの電圧特性のために発生する積分非直線性誤差を、出力感度の低下なく補正でき、正確な出力電圧を得ることができるとともに、製造工程の後半の容量補正を行うことができ、試作費用、時間を短縮することができる。
【図面の簡単な説明】
【００２２】
【図１】実施例１に係るデジタル−アナログ変換器１００の原理説明図である。
【図２】図１に係るデジタル−アナログ変換器１００の等価回路を示した図である。
【図３】比較例として、従来のキャパシタアレイ１９０の平面構成図の一例である。
【図４】比較例の図３の従来のキャパシタアレイ１９０の等価回路図である。
【図５】積分非直線性誤差の特性の一例を示した図である。
【図６】実施例１のＤＡＣ１００の単位容量８０の平面構成の一例を示した図である。
【図７】実施例１のＤＡＣ１００の単位容量８０の断面構成の一例を示した図である。
【図８】実施例２のＤＡＣ１００ａの単位容量８０ａの断面構成の一例を示した図である。
【図９】実施例３のＤＡＣ１００ｂの単位容量８０ｂの断面構成の一例を示した図である。
【図１０】実施例４のＤＡＣ１００ｃの単位容量８０ｃの断面構成例を示した図である。
【図１１】実施例５のＤＡＣ１００ｄの単位容量８０ｄの断面構成例を示した図である。
【図１２】実施例６に係るＡＤＣ１５０の全体構成を示した図である。
【図１３】ＡＤＣ１５０のサンプリング時の接続図である。
【図１４】ＡＤＣ１５０の比較時の接続図である。
【図１５】ＤＡＣ１００のＩＮＬ補正値と、ＡＤＣ１５０のＩＮＬ誤差及びＩＮＬ補正値の関係の一例について示した図である。
【図１６】ＤＡＣ１００のコンデンサＣ０〜Ｃ３２の補正方法の一例を示した図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明を実施するための形態の説明を行う。
【実施例１】
【００２４】
図１は、本発明を適用した実施例１に係るデジタル−アナログ変換器（以下、「ＤＡＣ」Digital Analog Converterと言う。）１００の原理説明を行うための図である。本実施例に係るＤＡＣ１００は、複数の単位容量８０を有するキャパシタアレイ９０を含む。図１においては、６個の単位容量Ｃ０〜Ｃ５が示されており、キャパシタアレイ９０の一部を構成している。
【００２５】
単位容量８０は、キャパシタアレイ９０のビット数に応じて設けられ、例えば、５〔ｂｉｔ〕のキャパシタアレイ９０では、２４＋２３＋２２＋２１＋２０＋１＝３２個設けられる。同様に、４〔ｂｉｔ〕のキャパシタアレイ９０では、１６個の単位容量８０が設けられてよい。
【００２６】
単位容量８０は、半導体基板１０上に形成され、下部電極２０と、上部電極３０と、金属配線５０とを有する。金属配線５０は、下部電極２０に接続される下部電極用金属配線５２と、上部電極３０に接続される上部電極用金属配線５３とを有する。下部電極２０及び上部電極３０は、いずれか一方が、入力信号が供給される入力電極となり、他方が出力信号を出力する出力電極となる。実施例１においては、下部電極２０が入力電極となり、上部電極３０が出力電極となる例を挙げて説明する。
【００２７】
下部電極２０と上部電極３０は、上下に対向して所定の間隔を有して配置される。その断面構成の詳細については後述するが、図１の平面構成図においては、下部電極２０の方が、上部電極３０よりも広い面積を有し、中央にある四角形の上部電極３０を、四方から包含するような平面構成となっている。下部電極２０は、半導体基板１０上に設けられた基板側の電極を構成し、上部電極３０は、下部電極２０上の絶縁層を介して直上に形成される。下部電極２０及び上部電極３０は、種々の導体の材質で形成され得、例えば、ポリシリコン等の単結晶シリコンや、金属等で形成されてよい。実施例１においては、上部電極２０及び下部電極３０にポリシリコンを適用した例について説明する。
【００２８】
下部電極２０には、接続された下部電極用金属配線５２から入力信号が供給される。この場合、下部電極用金属配線５２は、入力用金属配線として機能する。また、上部電極３０からは出力信号が出力され、接続された上部電極用金属配線５３から所定の出力回路（図示せず）に出力電圧が出力されることになる。この場合、上部電極用金属配線５３は、出力用金属配線として機能する。
【００２９】
ここで、下部電極用金属配線５２及び上部電極用金属配線５３の平面配置構成について着目すると、上部電極用金属配線５３は、上部電極用配線金属５３は、上部電極３０よりもやや小さい面積で、上部電極３０と重なるように配置されている。詳細は後述するが、これは、上部電極用金属配線５３が、上部電極３０の真上の上層に設けられていることを意味する。一方、下部電極用配線金属５２は、上部電極３０及び上部電極用金属配線５３の周囲を上面視的に囲むような配置構成のガード配線部６０を有している。このような、入力用金属配線、即ち下部電極用金属配線５２で上部電極３０及び上部電極用金属配線５３を上面視的に囲む構成のガード配線部６０は、単位容量８０の配置位置に起因する寄生容量の不均衡を抑制する効果がある。なお、図１においては、平面構成のみが示されているので、ガード配線部６０は、上面電極３０及び上部電極配線用金属５３を上面視的に包囲する構成となっているが、上面電極３０がポリシリコンの場合には上部電極配線用金属５３と同一の金属層に設けられ、上面電極３０が金属の場合には、上部電極３０又は上部電極配線用金属５３のいずれかと同一の金属層に設けられる。
【００３０】
次に、下部電極２０、上部電極３０、下部電極用金属配線５２及び上部電極用金属配線５３との間で発生する寄生容量に着目すると、下部電極用金属配線５２と上部電極用金属配線５３との間に寄生容量Ｃｐ１が発生し、隣接する下部電極用金属配線５２間同士、例えば下部電極用金属配線Ｖ０と下部電極用金属配線Ｖ１との間で寄生容量Ｃｐ２が発生している。寄生容量Ｃｐ１は、入力側と出力側との金属配線５２、５３間に生じる寄生容量であるが、総ての単位容量８０について同一に発生しているので、単位容量８０間の不均衡は生じない。また、寄生容量Ｃｐ２は、入力側の低インピーダンス間に接続される寄生容量であるので、単位容量８０の出力には影響を与えず、単位容量８０間の出力不均衡も生じない。
【００３１】
図２は、図１の等価回路を示した図である。単位容量８０に接続される寄生容量Ｃｐ１は、総ての単位容量Ｃ０〜Ｃ５に均一に並列接続されているため、単位容量８０の値自体は若干設定値と変化するものの、単位容量８０間の位置による不均衡は発生しない構成となっていることが分かる。また、寄生容量Ｃｐ２においては、下部電極用金属配線Ｖ０とＶ１間、Ｖ２とＶ３間、Ｖ４とＶ５間に生じているが、入力側の低インピーダンス間に接続される寄生容量であるため、出力には影響を与えず、出力の不均衡を発生させない構成となっている。
【００３２】
図３及び図４は、比較例として、従来のキャパシタアレイ１９０が適用されたＤＡＣ１００の構成を示した図である。
【００３３】
図３は、従来のＤＡＣ２００に適用されたキャパシタアレイ１９０の平面構成図の一例である。下部電極用金属配線１５３にガード配線部６０が存在せず、下部電極２０に接続された配線構成となっている。図３において、下部電極用金属配線Ｖ０とＶ１間、Ｖ２とＶ３間、Ｖ４とＶ５間に発生している寄生容量Ｃｐ２’は、図１に係るＤＡＣ１００と同様であるが、ガード配線部６０が存在しないため、上部電極３０と下部電極用配線金属１５３との間に寄生容量Ｃｐ３が発生している。
【００３４】
図４は、図３の従来のＤＡＣ２００に適用されたキャパシタアレイ１９０の等価回路図である。図４において、寄生容量Ｃｐ２’が、下部電極用金属配線Ｖ０とＶ１間、Ｖ２とＶ３間及びＶ４とＶ５間に発生しているが、これは入力側の低インピーダンス間に接続される寄生容量であり、出力電圧に影響を与えず、単位容量１８０間の不均衡を発生させない点は、図１及び図２に係るＤＡＣ１００と同様である。
【００３５】
しかしながら、単位容量Ｃ０の上部電極２０と隣接する単位容量Ｃ１の下部電極３０との間、単位容量Ｃ１の下部電極２０と隣接する単位容量Ｃ２の上部電極３０との間、というように、隣接する単位容量１８０の下部電極２０と上部電極３０との間に、寄生容量Ｃｐ３が生じている。そして、例えば、単位容量Ｃ０には、上部電極３０に１個だけ寄生容量Ｃｐ３が接続され、単位容量Ｃ１には下部電極２０にのみ寄生容量Ｃｐ３が２個接続され、単位容量Ｃ２には上部電極３０にのみ寄生容量Ｃｐ３が２個接続されており、接続関係が単位容量１８０により異なる。このように、寄生容量Ｃｐ３は単位容量１８０の位置により異なる寄生容量が接続されることになり、しかも直列接続であるので、単位容量１８０を減少させる方向に働き、ハイインピーダンスである出力端子へのノイズを増加させるとともに、ＤＡＣ２００の感度を低下させるという問題を招く。
【００３６】
これに対し、図１及び図２において説明したガード配線部６０を有する構成のキャパシタアレイ９０においては、単位容量８０への入力信号用金属配線を用いて、ハイインピーダンスである出力端子へのノイズをガードしている。この構成は、単位容量８０の出力から対基板間などの寄生容量を増加させることがなく、寄生容量Ｃｐ１は単位容量８０の容量値を大きくする方向に作用し、ＤＡＣ１００に適用した場合には、電荷の再配分時における感度の発生を低下しないという効果がある。
【００３７】
しかしながら、単位容量８０を複数備えたキャパシタアレイ９０は、コンデンサの電圧特性が非線形であり、入力される電圧の大きさにより誤差が生じる、いわゆる積分非直線性誤差を有する場合がある。
【００３８】
図５は、積分非直線性誤差の特性の一例を示した図である。なお、積分非直線性誤差は、以後、ＩＮＬ（Integral Nonlinearity、積分非直線性）誤差と呼んでもよいこととする。図５において、横軸はアナログ入力電圧、縦軸はＩＮＬ誤差の大きさが示されている。図５において、ＩＮＬ特性が０、つまり線形の場合には、ＩＮＬ特性が横軸上にある状態となる。しかしながら、実際の測定値は、例えば、図５の実線のように、原点から外れた特性曲線を描き、ＩＮＬ誤差を生じる場合が多い。特に、下部電極２０及び上部電極３０が金属ではなく、ポリシリコン等の単結晶シリコンで形成されている場合には、このようなＩＮＬ誤差が大きく発生し易い。
【００３９】
キャパシタアレイ９０自体が、このような電圧依存性のあるＩＮＬ誤差を有する場合、単位容量８０を単純に均一とするのではなく、これを補正するように単位容量８０を形成すれば、積分非直線性誤差を補正し、正確な出力電圧が得られるＤＡＣ１００を実現することができる。例えば、図５において、破線のようなＩＮＬ補正値を付加するような単位容量８０の構成とすれば、ＩＮＬ誤差を無くすことができる。本発明に係るＤＡＣ１００においては、図１及び図２で説明した寄生容量Ｃｐ１の大きさを調整し、ＩＮＬ誤差を補正する。これにより、下部電極２０及び上部電極３０の構成は変化させることなく、入力用金属配線の構成を変化させることにより、適切なＩＮＬ補正を行う寄生容量Ｃｐ１を設定することができ、製造工程の後半の変更のみでＩＮＬ補正値の調整を行うことができる。以下、そのような寄生容量Ｃｐ１の調整の具体的な内容について説明する。
【００４０】
図６及び図７は、本発明を適用した実施例１に係るＤＡＣ１００に適用される単位容量８０の構成の一例を説明した図である。図６は、実施例１に係るＤＡＣ１００に適用される単位容量８０の平面構成の一例を示した図であり、図７は、実施例１に係るＤＡＣ１００に適用される単位容量８０の断面構成の一例を示した図である。
【００４１】
図６において、実施例１に係るＤＡＣ１００の単位容量８０は、半導体基板１０上に下部電極２０が形成され、その中央部には、下部電極２０に対向して形成される上部電極３０が形成されている。平面上の大きさとしては、上部電極３０は、下部電極２０に包含される大きさとなり、上部電極３０は、下部電極２０に四方を包囲されるように中央領域に配置される。上部電極３０の上方には、上部電極３０よりやや小さい大きさで、上部電極用金属配線５３が形成されている。また、上部電極用金属配線５３の周囲を、枠状の下部電極用金属配線５２が囲んでおり、シールド配線部６０を構成している。よって、上部電極用金属配線５３と、下部電極用金属配線５２とは、上部電極用金属配線５３の外側と下部電極用金属配線５３の内側の四辺について、互いに対向して配置されていることになる。
【００４２】
対向する上部電極用金属配線５３と、下部電極用金属配線５２との間には、寄生容量Ｃｐ１が形成される。上部電極用金属配線５３と、下部電極用金属配線５２とは、対向する四辺の周囲全体について寄生容量Ｃｐ１が発生することになる。寄生容量Ｃｐ１の大きさは、対向している下部電極用金属配線５２の内側と、上部電極用金属配線５３の外側との面積及び配線間距離により定まる。図６においては、上部電極用金属配線５３の外周の１辺の長さがＬ１、下部電極用金属配線５２の内周の１辺の長さがＬ２で示されている。
【００４３】
図７は、実施例１に係るＤＡＣ１００に適用される単位容量８０の断面構成の一例を示した図であり、図６に係る単位容量８０と対応している。図７において、半導体基板１０の上に下部電極２０が形成されており、その上方には所定の間隔を空けて上部電極３０が下部電極２０に対向して形成されている。図７には省略されて示されていないが、下部電極２０と上部電極３０との間には、ＳｉＯ２等の絶縁酸化膜が形成されている。以後の図面においても、絶縁層は省略して示さないが、背景部分には、絶縁層が形成されているものとする。
【００４４】
また、上部電極３０の上方の層には、金属配線５０が形成されている。金属配線５０は、上部電極３０の直上に形成された上部電極用金属配線５３と、下部電極２０の外側の上部電極３０で覆われていない領域の直上に形成された下部電極用金属配線５２とを有する。金属配線５０と、電極２０、３０とは、コンタクト４０で電気的に接続されている。下部電極２０と下部電極用金属配線５２とは、コンタクト４２で接続され、上部電極３０と上部電極用金属配線５３とは、コンタクト４３で接続されている。
【００４５】
下部電極２０には、入力用金属配線である下部電極用金属配線５２及びコンタクト４２を介して、入力信号が供給される。上部電極３０からは、コンタクト４３を介して、出力用金属配線である上部電極用金属配線５３から出力信号が出力される。
【００４６】
ここで、金属配線５０に着目すると、下部電極用金属配線５２と上部電極用金属配線５３は、同一の配線層に形成され、下部電極用金属配線５２の内周壁と、上部電極用金属配線５３の外周壁とが、互いに対向して形成されている。対向する下部電極用金属配線５２と上部電極用金属配線５３との間には、寄生容量Ｃｐ１が形成されている。下部電極用金属配線５２及び上部電極用金属配線５３の深さ方向の厚さはＷであり、下部電極用金属配線５２と上部電極用金属配線５３との間の距離は、Ｄで示されている。このとき、図６及び図７より、寄生容量Ｃｐ１の静電容量は、（１）式のように近似して表すことができる。
【００４７】
【数１】
2010272800.tif 000003
この構成において、例えば、下部電極用金属配線５２と上部電極用金属配線５３との間の距離をＤからＤ＋ΔＤに変更することにより、寄生容量Ｃｐ１の大きさを変更することができる。このときの寄生容量Ｃｐ１の変化量をΔＣｐ１で表すと、（２）式のように表すことができる。
【００４８】
【数２】
2010272800.tif 000004
例えば、図５のＩＮＬ誤差から、入力信号の電圧に応じたＩＮＬ補正値を算出し、これに応じた出力電圧を出力するように、出力時の駆動対象となる単位容量８０におけるΔＣｐ１の値を算出し、（２）式から△Ｄの値を算出するようにすれば、単位容量８０毎にΔＤを算出することができ、図５のＩＮＬ誤差を補正するような寄生容量Ｃｐ１の単位容量７毎の調整を行うことができる。寄生容量Ｃｐ１を形成する金属配線５０は、単位容量８０の最も上層に形成され、単位容量８０の製造工程においては、後半に実行される工程である。よって、金属配線５０のパターン変更は、大幅な設計変更を伴わず、比較的容易に行うことができるため、試作検討の費用、時間及び労力を大幅に低減することができる。
【００４９】
また、図２において説明したように、寄生容量Ｃｐ１は、各単位容量８０に並列に接続される静電容量であるため、これらの値を変化させても、出力感度の低下を発生させない。このように、本実施例に係るＤＡＣ１００によれば、基板間との寄生容量を発生させず、出力感度を良好に保ったままＩＮＬ誤差を補正することができる。
【００５０】
なお、図５においては、ＩＮＬ誤差及びそれに対応するＩＮＬ補正値は１組だけ示されているが、実際には、ＩＮＬ誤差は印加される基準電圧Ｖｒｅｆの電圧に依存するため、ＶｒｅｆによりＩＮＬ誤差の特性は変化する。よって、ＤＡＣ１００が使用される条件に応じて、最適なＩＮＬ補正値を定めることが好ましい。しかしながら、ＤＡＣ１００が汎用的に用いられ、使用される電圧が複数考えられる場合には、使用され得る電圧範囲において、ＩＮＬ誤差を最小にするような最大公約数的な寄生容量Ｃｐ１に調整されてもよい。
【００５１】
このように、実施例１に係るＤＡＣ１００においては、出力電圧の感度を低下させることなくＩＮＬ補正を行うことができ、良好な出力電圧特性を得ることができるとともに、製造工程の後半の金属配線５０の配置変更のみでこれを実現することができ、これに費やす費用、時間及び労力を大幅に低減させることができる。
【実施例２】
【００５２】
図８は、実施例２に係るＤＡＣ１００ａに適用される単位容量８０ａの断面構成の一例を示した図である。図８において、実施例２に係るＤＡＣ１００ａの単位容量８０ａは、半導体基板１０の上に下部電極２０ａが形成され、下部電極２０ａの上に対向して所定間隔で上部電極３０ａが形成されている点では、実施例１に係るＤＡＣ１００と同様であるが、下部電極２０ａが出力電極であり、上部電極３０ａが入力電極である点が実施例１に係るＤＡＣ１００と異なっている。このように、上部電極３０ａを入力信号が入力される入力電極とし、下部電極２０ａを、出力信号を出力する出力電極として構成するようにしてもよい。
【００５３】
図８において、入力電極である上部電極３０ａは、コンタクト４２ａを介して直上の上部電極用金属配線５３ａに接続され、更に上部電極用金属配線５３ａはビア７１を介して、直上の第２層金属配線５５に接続されている。また、第２層金属配線５５は、最も外側に配置された金属配線５４にビア７２を介して接続されている。一方、出力電極である下部電極２０ａは、上部電極３０ａに覆われていない外側の領域の直上に配置された下部電極用配線金属５２ａに、コンタクト４３ａを介して接続されている。
【００５４】
入力側の金属配線５３ａ、５４、５５は、第１層目の金属配線５０ａと同一の金属配線層にある上部電極用金属配線５３ａ及び金属配線５４で、出力側の下部電極用金属配線５２ａを挟み込むような配置となっている。外側の金属配線５４は、出力側の下部電極用金属配線５２ａを上面視的に囲んでいるので、ガード配線部６０ａの構成を有している。また、第２層金属配線５５は、下部電極用金属配線５２ａを上から覆うように囲んでいるが、このような配線構成も、出力側のノイズを低減する効果があり、ガード配線部６０ａと呼んでよい。
【００５５】
このように、実施例２に係るＤＡＣ１００ａの単位容量８０ａにおいては、上部電極３０ａと下部電極２０ａの入出力関係が実施例１とは逆になっているが、入力側の金属配線５３ａ、５４、５５で出力側の金属配線５２ａを上面視的に囲む又は上方から覆う構成を有しており、ガード配線部６０ａの構成を備えている。
【００５６】
そして、図８に示すように、上部電極用金属配線５３ａと、下部電極用金属配線５２ａとの間には、寄生容量Ｃｐ３が発生している。同様に、第２層金属配線５５と下部電極用金属配線５２ａとの間には、寄生容量Ｃｐ４が発生し、金属配線５４と下部電極用金属配線５２ａとの間には、寄生容量Ｃｐ５が発生している。これらの寄生容量Ｃｐ３、Ｃｐ４、Ｃｐ５は、総て金属配線間の間隔の大きさを調整することにより、その静電容量の大きさを調整することが可能である。これにより、図５に示したＩＮＬ誤差を補正することができる。また、これらの金属配線５０ａ、５５は、製造工程の後半の工程で製造されるので、その調整のための設計変更に要する費用、時間及び労力は極めて小さく抑えることができる。
【００５７】
このように、実施例２に係るＤＡＣ１００ａによれば、半導体基板１０側の下部電極２０ａを出力電極とし、下部電極２０ａに対向する上部電極３０ａを入力電極とする場合においても、ＩＮＬ補正を適切に行い、線形性の高い出力信号を得ることができる。また、その設計変更に費やす費用、時間及び労力も低減することができる。
【実施例３】
【００５８】
図９は、本発明を適用した実施例３に係るＤＡＣ１００ｂに適用された単位容量８０ｂの断面構成の一例を示した図である。
【００５９】
実施例３に係るＤＡＣ１００ｂの単位容量１００ｂは、実施例２に係る単位容量１００ａと同様に、半導体基板１０上に設けられた下部電極２０ｂが出力電極であり、下部電極２０ｂに対向して設けられた上部電極３０ｂが入力電極となっている。入力電極である上部電極３０ｂは、コンタクト４３ｂを介して、直上にある金属配線５０ｂに接続されている。金属配線５０ｂは、出力電極である下部電極２０ｂを上方から覆い、出力信号のノイズを抑制し、ガード配線部６０ｂとしての機能を有している。この場合、例えば、隣接する下部電極２０ｂ同士は共通に電気的に接続され、いずれかの場所に出力端子が設けられる構成であってもよい。
【００６０】
入力側の金属配線５０ｂと、出力側の下部電極２０ｂとの間には、寄生容量Ｃｐ６が発生する。この寄生容量Ｃｐ６は、金属配線５０ｂと下部電極２０ｂとの距離でも調整できるが、例えば、図９に破線で示したように、金属配線５０ｂの面積を変化させて調整してもよい。金属配線５０ｂの面積を増加させれば、図９に示すように、寄生容量Ｃｐ７が並列接続された状態となり、金属配線５０ｂと下部電極３０ｂとの間に発生する寄生容量Ｃｐ６、Ｃｐ７を増加させることができる。逆に、金属配線５０ｂの面積を減少させれば、寄生容量Ｃｐ６、Ｃｐ７を減少させることができる。
【００６１】
このように、実施例３に係るＤＡＣ１００ｂによれば、ガード配線部６０ｂを、下部電極２０ｂを上から覆う形状のみとした場合であっても、寄生容量Ｃｐ６、Ｃｐ７を調整し、図５に示したＩＮＬ誤差を補正することができる。
【実施例４】
【００６２】
図１０は、本発明を適用した実施例４に係るＤＡＣ１００ｃに適用された単位容量８０ｃの断面構成の一例を示した図である。
【００６３】
実施例４に係るＤＡＣ１００ｃの単位容量８０ｃは、実施例１に係るＤＡＣ１００と同様に、半導体基板１０上に形成されている下部電極２０ｃが入力電極であり、下部電極２０ｃ上に所定間隔を置いて対向して配置された上部電極３０ｃが出力電極である。上部電極３０ｃは、コンタクト４３ｃを介して、上部電極用金属配線５３ｃに接続されている点も、実施例１に係るＤＡＣ１００と同様である。
【００６４】
一方、下部電極２０ｃは、コンタクト４２ｃを介して下部電極用金属配線５２ｃに接続され、更に下部電極用金属配線５２ｃは、ビア７３を介して直上の第２層金属配線５５ｃに接続されている。第２層金属配線層５５ｃは、更に上層の第３層金属配線５６にビア７４を介して接続されている。そして、入力用金属配線である下部電極用金属配線５２ｃは、同層に形成された出力用金属配線である上部電極用金属配線５３ｃを、周囲から上面視的に囲んでおり、シールド配線部６０ｃとしての構成及び機能を有している。また、第３層金属配線５６は、上部電極用金属配線５３ｃを上方から覆い、やはりシールド配線部６０ｃとしての構成及び機能を備えている。
【００６５】
また、シールド配線部６０ｃである下部電極用金属配線５２ｃと上部電極用金属配線５３ｃとの間には、寄生容量Ｃｐ８が発生している。同様に、シールド配線部６０ｃである第３層金属配線５６と、出力用金属配線である上部電極用金属配線５３ｃとの間には、寄生容量Ｃｐ９が発生している。かかる寄生容量Ｃｐ８、Ｃｐ９は、いずれも下部電極金属配線５２ｃと上部電極用金属配線５３ｃとの間の距離及び第３層金属配線５６と上部電極用金属配線５３ｃとの間の距離を調整することにより、静電容量を調整することができる。
【００６６】
寄生容量Ｃｐ８、Ｃｐ９を調整することにより、図５に示したＩＮＬ誤差を補正することができる。また、特にＣｐ９の調整は、単位容量８０ｃの最上層の第３金属配線５６の深さ方向の位置を調整することにより可能であるので、寄生容量Ｃｐ９の調整のための費用、時間及び労力を低減させることができる。
【００６７】
なお、寄生容量Ｃｐ８、Ｃｐ９は、等価回路にすると、図２のＣｐ１と同様の個々の単位容量８０ｃに並列接続された関係となる。よって、実施例１に係るＤＡＣ１００と同様の考え方で容量調整を行うことができる。
【００６８】
このように、実施例４に係るＤＡＣ１００ｃのように、入力用金属配線である下部電極用金属配線５２ｃに多層に金属配線層５５ｃ、５６が接続された場合であっても、シールド配線部６０ｃを構成して出力感度を良好にするとともに、金属配線間に発生する寄生容量Ｃｐ８、Ｃｐ９を調整し、ＩＮＬ補正を行うことができる。
【実施例５】
【００６９】
図１１は、本発明を適用した実施例５に係るＤＡＣ１００ｄに適用される単位容量８０ｄの断面構成の一例を示した図である。図１１において、実施例５に係るＤＡＣ１００ｄは、実施例１及び実施例４と同様に、半導体基板１０上に設けられた下部電極２０ｄを入力電極とし、下部電極２０ｄ上に所定の間隔を有して対向して配置された上部電極３０ｄを出力電極としている。また、上部電極３０ｄが、上部電極３０ｄの上方にある上部電極用金属配線５３ｄにコンタクト４３ｄを介して接続されている点も、実施例１及び実施例４と同様である。なお、上部電極用金属配線５３ｄは、出力用金属配線となる。
【００７０】
一方、入力電極である下部電極２０ｄは、コンタクト４２ｄを介して、直上にある入力用金属配線である下部電極用金属配線５２ｄに接続されている点も、実施例１及び実施例４と同様である。実施例５においては、下部電極用金属配線５２ｄが、第２層金属配線５５ｄにビア７５を介して接続され、第２層金属配線５５ｄが、出力用金属配線である上部電極用金属配線５３ｄを上方から覆っている点で、実施例１及び実施例４と異なっている。つまり、実施例５に係るＤＡＣ１００ｄの単位容量８０ｄは、実施例４に係るＤＡＣ１００ｃの単位容量８０ｃの金属配線層を１層減らした点のみが異なると考えてよい。
【００７１】
実施例５に係るＤＡＣ１００ｄの単位容量８０ｄにおいて、入力用金属配線である下部電極用金属配線５２ｄは、出力用金属配線である上部電極用金属配線５３ｄを周囲から上面視的に囲んでいるので、出力側のノイズを抑制するガード配線部６０ｄとしての構成及び機能を有する。また、同様に入力用金属配線である第２層金属配線５５ｄは、上部電極金属配線５３ｄを上から覆うように囲んでいるので、これもガード配線部６０ｄとしての構成及び機能を有する。
【００７２】
また、ガード配線部６０ｄである下部電極用金属配線５２ｄと、上部電極用金属配線５３ｄとの間に、寄生容量Ｃｐ１０が発生している。同様に、ガード配線部６０ｄである第２層金属配線５５ｄと上部電極用金属配線５３ｄとの間にも、寄生容量Ｃｐ１１が発生している。これらの寄生容量Ｃｐ１０、Ｃｐ１１は、出力用金属配線とガード配線部６０ｄである金属配線５２ｄ、５５ｄとの距離を調整することにより、静電容量を調整することができる。特に、寄生容量Ｃｐ１１を調整する場合には、単位容量８０ｄの最上金属層である第２層金属配線５５ｄの深さ方向の位置を調整することにより、寄生容量Ｃｐ１１の静電容量を調整することができ、製造工程の後半の段階の設計変更で調整を行うことができる。
【００７３】
このように、実施例４及び実施例５で説明したように、単位容量８０ｄを多層に構成する場合、用途に応じて、層の数は任意に設定することができる。そして、特に最上層のガード配線部５６、５５ｄを調整することにより、容易に寄生容量Ｃｐ９、Ｃｐ１１の調整を行うことができ、簡単な設計変更で、ＩＮＬ誤差が補正され、かつ出力感度の良好な出力信号を得ることができる。
【００７４】
なお、実施例１〜５においては、下部電極２０、２０ａ〜２０ｄ及び上部電極３０、３０ａ〜３０ｄがポリシリコン等の単結晶シリコンで形成されている例を挙げて説明したが、例えば、上部電極３０、３０ａ〜３０ｄが金属電極であったり、又は下部電極２０、２０ａ〜２０ｄ及び上部電極３０、３０ａ〜３０ｄが金属であったりする場合にも、同様に実施例１〜５を適用することができる。この場合には、ガード配線部６０、６０ａ〜６０ｄを構成する入力電極用配線が、出力電極用金属配線を囲んだり覆ったりする構成ではなく、直接的に出力電極を囲んだり覆ったりしてガードするような構成としてもよい。出力電極も同じ金属配線であるので、入力電極用金属配線を、出力電極と同層の金属配線層に形成することができるからである。この場合には、寄生容量は、出力電極と、入力電極用金属配線との間に発生する寄生容量も考慮して、ＩＮＬ誤差を補正するようにすればよい。
【実施例６】
【００７５】
実施例６においては、図１２乃至図１６を用いて、実施例１乃至実施例５において説明したＤＡＣ１００、１００ａ〜１００ｄを、アナログ−デジタル変換器１５０に適用した例について説明する。なお、アナログ−デジタル変換器１５０は、以後、ＡＤＣ（Analog Digital Converter）１５０と呼んでもよいこととする。
【００７６】
図１２は、本発明を適用した実施例６に係るＡＤＣ１５０の全体構成を示した図である。図１２において、ＡＤＣ１５０は、主要構成要素として、サンプルホールド及びＤＡＣ回路１１０と、コンパレータ１２０と、制御回路１３０とを備える。
【００７７】
本実施例に係るＡＤＣ１５０においては、５〔ｂｉｔ〕のＡＤＣ１５０において、ＤＡＣ部分１００を、単位容量８０を３２個で構成した例について説明する。なお、実施例６に係るＡＤＣ１５０に適用するＤＡＣ１００は、実施例１〜６の総てのＤＡＣ１００、１００ａ〜１００ｄ及び単位容量８０、８０ａ〜８０ｄを適用することが可能であるが、表記の簡略化のため、実施例１に係るＤＡＣ１００及び単位容量８０と同一の参照符号を用いるものとする。
【００７８】
サンプルホールド及びＤＡＣ回路１１０は、ＡＤ変換の対象となるアナログ信号の入力電圧Ｖｉｎをサンプリングするとともに、順次比較するデジタル信号に対応する基準となるアナログ出力電圧を生成する回路である。サンプルホールド及びＤＡＣ回路１１０は、単位容量８０により構成されたコンデンサＣ０〜Ｃｎ−１のＤＡＣ部分１００と、サンプルホールドが可能なスイッチ部分ＳＷ１〜ＳＷ４から構成される。スイッチＳＷ１〜ＳＷ４は、アナログ電圧の入力信号Ｖｉｎと、高電位側の基準電圧となるＶｒｅｆ＿ｈと、低電位側の基準電圧となるＶｒｅｆ＿ｌとの接続切り替えが可能な接続切替手段である。
【００７９】
コンパレータ１２０は、サンプリングされた入力電圧と、デジタル信号に対応するアナログ信号の出力電圧との比較を行い、比較結果を増幅して出力する手段である。コンパレータ１２０は、インバータＩＮＶ１〜ＩＮＶ３と、スイッチＳＷ５〜ＳＷ７と、コンデンサＣｓ１、Ｃｓ２とを備える。なお、インバータＩＮＶ１〜ＩＮＶ３、スイッチＳＷ５〜ＳＷ７及びコンデンサＣｓ１、Ｃｓ２の数は、図１２においては例示的に示されており、用途に応じて、適切な数の部品が設けられてよい。
【００８０】
制御回路１３０は、コンパレータ１２０からの出力結果を受け、アナログ−デジタル変換結果を出力する手段である。
【００８１】
次に、このような構成を有するＡＤＣ１５０の具体的な動作について説明する。図１３は、ＡＤＣ１５０のサンプリング時の接続図である。
【００８２】
図１２において、サンプリング時には、サンプルホールド及びＤＡＣ回路１１０のスイッチＳＷ１〜ＳＷ４が総て入力信号Ｖｉｎに接続されるとともに、コンパレータ１２０内のスイッチＳＷ５〜ＳＷ７がオンとなり、図１３に示した接続状態となる。
【００８３】
このとき、ＣＭＯＳインバータＩＮＶ１〜ＩＮＶ３のハイレベルとローレベルの切り替わりのスレッショルド電圧Ｖｔｈ基準で、入力信号Ｖｉｎをサンプリングすることになる。理想状態でのサンプリング電荷Ｑｓａｍｐｌｅは、（３）式で表される。
【００８４】
【数３】
2010272800.tif 000005
また、コンデンサＣ０〜Ｃｎ−１に電圧依存性があり、ＩＮＬ誤差を有する場合のサンプリング電荷Ｑｓａｍｐｌｅは、（４）式のように表される。
【００８５】
【数４】
2010272800.tif 000006
ここで、ｆ（Ｖｔｈ−Ｖｉｎ）は、電圧依存性による影響を示している。
【００８６】
次に、ＡＤＣ１５０の比較時には、図１２に示すＡＤＣ１５０において、サンプルホールド及びＤＡＣ回路１１０のうち、比較されるビットのコンデンサＣ０〜Ｃｎ−１のうちの１つがハイレベルのＶｒｅｆ＿ｈに接続され、コンパレータ１２０のスイッチＳＷ５〜ＳＷ７はオフとなる。
【００８７】
図１４は、ＡＤＣ１５０の比較時の接続図である。また、（５）式は、比較時における理想状態での電荷ＱｈｏｌｄとＤＡＣ１５０の出力電圧Ｖａとの関係を示した式である。
【００８８】
【数５】
2010272800.tif 000007
（６）式は、コンデンサＣ０〜Ｃｎ−１に電圧依存性がある場合の電荷ＱｈｏｌｄとＤＡＣ１５０の出力電圧Ｖａの関係を示した式である。
【００８９】
【数６】
2010272800.tif 000008
ここで、ＤＡＣ１５０のサンプルホールド及びＤＡＣ回路１１０と、コンパレータ１２０は、閉じた系であるため、サンプリング時と比較時の電荷量は等しく、Ｑｓａｍｍｐｌｅ＝Ｑｈｏｌｄであるが、ＤＡＣ１００のコンデンサＣ０〜Ｃｎ−１に電圧依存性があるため、入力信号Ｖｉｎに相当するＤＡＣ入力値（デジタル信号に対応するスレッショルド電圧）でＤＡＣ電圧（アナログ信号）を出力したとしても、誤差を生じてしまう。
【００９０】
ここで、（３）式及び（６）式を用いて、Ｑｓａｍｐｌｅ＝Ｑｈｏｌｄの関係から、ＤＡＣ１５０の出力電圧Ｖａを求めるようにしてもよい。
【００９１】
（７）式は、コンデンサＣ０〜Ｃｎ−１に電圧依存性がある状態において、ＤＡＣ出力がインバータＩＮＶ１〜ＩＮＶ３のスレッショルド電圧Ｖｔｈとなるために必要な電荷Ｑｈｏｌｄ’を算出する式である。
【００９２】
【数７】
2010272800.tif 000009
これは、（６）式の出力電圧Ｖａにスレッショルド電圧Ｖｔｈを代入した式である。このように、サンプル時と同じスレッショルド電圧Ｖｔｈを出力するための必要な電荷をＱｈｏｌｄ’とするならば、（Ｑｈｏｌｄ’−Ｑｓａｍｐｌｅ）／ΣＣよりＤＡＣ出力電圧Ｖａとスレッショルド電圧Ｖｔｈとの誤差を求めてもよい。
【００９３】
（８）式は、ＤＡＣ１５０の実際の出力電圧Ｖａと、サンプル時と同じスレッショルド電圧Ｖｔｈとの差、つまり出力電圧Ｖａの誤差（Ｖａ−Ｖｔｈ）を算出するための式である。
【００９４】
【数８】
2010272800.tif 000010
例えば、このようにして、ＡＤＣ１５０の出力誤差を求めることができる。出力誤差とＡＤ変換結果の関係は、以下のようになる。
【００９５】
Ｖａ＞Ｖｔｈのときには、ＤＡＣ値が小さいときにＶａ＝Ｖｔｈとなるため、ＡＤ変換結果は小さくなる。
【００９６】
Ｖａ＜Ｖｔｈのときには、ＤＡＣ値が大きいときにＶａ＝Ｖｔｈとなるため、ＡＤ変換値は大きくなる。
【００９７】
次に、（１）〜（８）式を用いて、ＤＡＣ１００のコンデンサＣ０〜Ｃｎ−１が電圧依存性を有する場合の出力誤差計算例について説明する。
【００９８】
条件としては、入力信号Ｖｉｎ＝Ｖｔｈ＝Ｖｄｄ／２とする。なお、Ｖｄｄは、高電位側の基準電圧Ｖｒｅｆ＿ｈの値に対応する。実施例６において、５〔ｂｉｔ〕で単位容量３２個のコンデンサＣ０〜Ｃｎ−１を仮定したので、Ｖｉｎ＝Ｖｄｄ／２と釣り合うＤＡＣ入力値は、５〔ｂｉｔ〕において３２／２＝１６である。
【００９９】
理想状態においては、サンプリングされる電荷は、（３）式において、Ｖｔｈ＝Ｖｉｎであるので、Ｑｓａｍｐｌｅ＝０×３２Ｃ＝０となる。ここで、Ｃは単位容量の静電容量を示す。
【０１００】
次に、理想状態におけるＱｈｏｌｄは、（５）式にＶａ＝Ｖｄｄ／２、Ｃ０＝１６Ｃを代入して、Ｑｈｏｌｄ＝（Ｖｄｄ／２−Ｖｄｄ）・１６Ｃ＋Ｖｄｄ／２・１６Ｃ＝０となる。Ｑｓａｍｐｌｅ＝Ｑｈｏｌｄであり、Ａ／Ｄ変換値に誤差の発生が無い状態である。
【０１０１】
次に、コンデンサＣ０〜Ｃｎ−１の容量に電圧依存性がある場合について考える。このとき、理解の容易のため、例として、Ｖｄｄ＝２〔Ｖ〕、電圧依存性−１％／Ｖとする。ここで、電圧依存性−１％／Ｖとは、入力電圧Ｖｉｎが１〔Ｖ〕増加する度に、コンデンサの静電容量が−１％下降するという意味である。よって、電圧依存性は、ｆ（△Ｖ）＝１＋△Ｖ×（−０．０１）となる。
【０１０２】
このような状態における出力誤差を計算する。まず、サンプリングされる電荷Ｑｓａｍｐｌｅは、（４）式よりＱｓａｍｐｌｅ＝０×３２Ｃ＝０となる。
【０１０３】
次に、（６）式を用いて、Ｑｈｏｌｄを求めると、（９）式のように求まる。
【０１０４】
【数９】
2010272800.tif 000011
このように、（Ｖａ＝Ｖｔｈ）となり、釣り合うはずの値をＤＡＣ１００に入力しても、ＡＤＣ出力に誤差を発生してしまう。
【０１０５】
同様に、（７）式を用いて、Ｑｈｏｌｄ’を求めると、（１０）式のようになる。
【０１０６】
【数１０】
2010272800.tif 000012
また、（８）式を用いて、誤差（Ｖａ−Ｖｔｈ）を求めると、（１１）式のようになる。
【０１０７】
【数１１】
2010272800.tif 000013
確かに、ＤＡＣ１００の出力電圧Ｖａは、Ｖａ≒１．０１〔Ｖ〕となり、１％の誤差を生じている。
【０１０８】
次に、ＤＡＣ電圧依存性による誤差の補正手順について説明する。図１５は、ＤＡＣ１００のＩＮＬ補正値と、ＡＤＣ１５０のＩＮＬ誤差及びＩＮＬ補正値の関係の一例について示した図である。
【０１０９】
各ＤＡＣ入力値（デジタル値）に対応するアナログ信号をサンプリング後、電荷の再分配により、ＤＡＣ１００の出力電圧を計算する。ここで、
（サンプリング時のＤＡＣ出力電圧Ｖｔｈ）−（ＤＡＣへ信号を入力し電荷再配分後の出力電圧Ｖａ）＝（ＡＤＣ１５０の積分非直線性誤差）
の関係がある。
【０１１０】
よって、ＤＡＣ１００に対して、ＡＤＣ１５０の積分非直線性誤差と同じ特性を付加すれば、誤差補正がなされることになる。つまり、ＡＤ変換結果が−（＋）側へずれるのを、ＤＡＣ出力を−（＋）側へシフトさせることで、誤差を相殺することができる。
【０１１１】
図１５には、そのような関係が示されており、ＡＤＣ１５０のＩＮＬ特性に、ＤＡＣ１００のＩＮＬ補正値を合わせればよいことが示されている。これにより、結果として、破線で示されたＡＤＣ１５０のＩＮＬ補正値が付加されたことになり、ＡＤＣ１５０のＩＮＬ誤差は補正され、横軸に重なるようなＩＮＬ特性が実現される。
【０１１２】
図１６は、具体的なＤＡＣ１００のコンデンサＣ０〜Ｃ３２の補正方法の一例を示した図である。ＤＡＣ入力が小さい時に、Ｖｄｄに接続するコンデンサＣの値を小さくすると（Ｃ−△Ｃ）、ＤＡＣ１００の出力は小さくなる。このとき、ＡＤ変換値は大きくなることになる。
【０１１３】
図１６の実施例６の例では、単位容量８０の静電容量Ｃにおいて、各単位容量が△Ｃだけ静電容量が小さくなったとすると、静電容量は１６（Ｃ−△Ｃ）／３２Ｃとなり、ＤＡＣ出力は、（−△Ｃ／２Ｃ）だけ変化することになる。
【０１１４】
このような容量補正を行うことにより、ＡＤＣ１５０のＩＮＬ誤差を補正することができる。個々の単位容量８０の容量補正は、実施例１〜５において説明したように、寄生容量Ｃｐ１、Ｃｐ３〜Ｃｐ１１を調整することにより、ＩＮＬ誤差を補正するような容量補正を行うことができる。
【０１１５】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【符号の説明】
【０１１６】
１０    半導体基板
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ    下部電極
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ    上部電極
４０、４０ａ、４２、４２ａ、４２ｃ、４２ｄ、４３、４３ａ、４３ｂ、４３ｃ、４３ｄ    コンタクト
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ、５５、５５ｃ、５５ｄ、５６    金属配線
５２、５２ａ、５２ｃ、５２ｄ    下部電極用金属配線
５３、５３ａ、５３ｃ、５３ｄ、５４    上部電極用金属配線
６０、６０ａ、６０ｂ、６０ｃ、６０ｄ    ガード配線部
７０、７１、７２、７３、７４、７５    ビア
８０、８０ａ、８０ｂ、８０ｃ、８０ｄ    単位容量
９０、１９０    キャパシタアレイ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、２００    ＤＡＣ
１１０    サンプルホールド及びＤＡＣ回路
１２０、ＣＯＭＰ    コンパレータ
１３０    制御回路
１５０    ＡＤＣ
Ｃ０〜Ｃｎ−１、Ｃｓ１、Ｃｓ２    コンデンサ
ＳＷ１〜ＳＷ７    スイッチ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３    インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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