(57)【要約】【課題】シャッターとゲインを同時に設定する場合であっても、無効フレームの発生を防止することが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素アレイ部１１０と、設定データに応じて上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部１２０と、外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部１７０と、を有し、インタフェース部１７０は、設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む。【選択図】図７
2010004146.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
設定データに応じて上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、
外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、
上記インタフェース部は、
設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む
固体撮像素子。
【請求項２】
上記インタフェース部は、
複数フレームの駆動を検出し、１フレームゲインの上記反映を遅延させる機能を有する
請求項１記載の固体撮像素子。
【請求項３】
上記インタフェース部は、
ゲイン設定値の反映を１フレーム遅延させて行うか、１フレーム遅延させずに反映させるかを選択する切替部を有する
請求項１または２記載の固体撮像素子。
【請求項４】
上記インタフェース部は、
外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、
更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、
上記遅延更新タイミング信号を受けて供給されるゲイン設定値を１フレーム分遅延させて出力するゲイン保持部と、
上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定値をそのまま出力し、ゲイン設定値を上記ゲイン保持部に供給する反映制御部と、を含む
請求項１または２記載の固体撮像素子。
【請求項５】
上記インタフェース部は、
外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、
更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、
上記遅延更新タイミング信号を受けて供給されるゲイン設定値を１フレーム分遅延させて出力するゲイン保持部と、
上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定値およびゲイン設定値をそのまま出力し、ゲイン設定値を上記ゲイン保持部に供給する反映制御部と、
上記反映制御部から出力される遅延されていないゲイン設定値または上記ゲイン保持部のよる遅延されたゲイン設定値を選択的に出力する切替部と、を含む
請求項３記載の固体撮像素子。
【請求項６】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
設定データに応じて上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、
外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、
上記インタフェース部は、
設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
そして、ＣＭＯＳイメージセンサでは一般に画素をリセットする際に、行ごとに遂次画素をリセットしていく方式が取られることが多い。
この方式をローリングシャッターと呼ぶ。
【０００６】
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
【０００７】
この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有し、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
【０００８】
光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に送信信号（駆動信号）ＴＧが与えられる。
これにより、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【０００９】
リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１０】
フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンする。
選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
【００１１】
この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
【００１２】
一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
【００１３】
図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【００１４】
図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素アレイ部２１、画素駆動回路（垂直走査回路）２２、およびカラム回路（列処理回路）２３により構成されている。
【００１５】
画素駆動回路２２は、各行の画素の転送トランジスタ１２、リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。
【００１６】
カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
【００１７】
図３は、図２に示した回路のローリングシャッター動作のタイミングチャートを示す図である。
図３に示すように、行遂次に画素リセット動作を行っていき、それを追いかける形で行遂次に画素読み出し動作を行う。
各行の画素は、画素リセット動作と画素読み出し動作の間、光電変換素子に信号を蓄積し、これを画素読み出し動作で読み出す。
【００１８】
ところで、上述したような撮像素子を有するカメラにおいては、逆光のシーンや明暗の輝度差が大きいシーンを撮影する際には、被写体の照度に露光時間を合わせた標準画像だけでは白潰れや黒潰れが生じる。
【００１９】
そこで、露光時間の異なる非標準画像を複数枚撮影し、標準画像で明るすぎる領域や暗すぎる領域を非標準画像に合成ゲインをかけた画像に置き換えることによってダイナミックレンジの拡大を行い、出力ビットに合わせて圧縮が行われる。
【００２０】
たとえば、ワイドダイナミックレンジ（ＷＤ）と呼ばれる処理では、複数回露光によってダイナミックレンジ（ＤＲ）の広い画像を取得して、複数画像の合成とダイナミックレンジ（ＤＲ）の圧縮が行われる。
【特許文献１】特開２００４‐１６６２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ところで、ワイドダイナミックレンジ駆動で低輝度側と高輝度側の露光比を設定するために、シャッターのみではなく、ゲインも設定する必要が出てきた。
【００２２】
しかし、既存の技術では、シャッターとゲインの設定を同時に行うと、無効フレームが発生するという問題が起こる。
【００２３】
既存の技術では、ゲイン設定をレジスタ通信後の更新タイミングで反映されると、そのフレームにゲイン設定が反映される。
ゲイン設定のみの変更であれば問題はない。
しかし、シャッター設定とゲイン設定を同通信期間で行った場合、そのフレームに反映されるゲインに対してシャッター設定は１フレーム後から反映されるため、図４に示すように、１フレーム無効なフレームが発生してしまう問題が発生する。
【００２４】
既存の技術で無効なフレームが発生してしまう問題を解決させることは可能である。
その対策は、たとえば図５に示すように、シャッター設定を行ったフレームの次フレームでゲイン設定を行うといった手法である。
しかし、この手法では、シャッター設定とゲイン設定の通信を分けて２度通信を行う必要があるため、設定に手間が掛かってしまう。
【００２５】
また、ワイドダイナミックレンジ駆動のような複数のフレームを必要とする動作の場合、図６に示すように、先頭のフレームでシャッター設定とゲイン設定を行うと、同様に前の１フレームが無効フレームになるという問題が発生する。
このため、ワイドダイナミックレンジ駆動を実現させている複数のフレームが無効となってしまう。
【００２６】
本発明は、シャッターとゲインを同時に設定する場合であっても、無効フレームの発生を防止することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２７】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、設定データに応じて上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、上記インタフェース部は、設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む。
【００２８】
上記インタフェース部は、複数フレームの駆動を検出し、１フレームゲインの上記反映を遅延させる機能を有する。
【００２９】
好適には、上記インタフェース部は、ゲイン設定値の反映を１フレーム遅延させて行うか、１フレーム遅延させずに反映させるかを選択する切替部を有する。
【００３０】
好適には、上記インタフェース部は、外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、上記遅延更新タイミング信号を受けて供給されるゲイン設定値を１フレーム分遅延させて出力するゲイン保持部と、上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定値をそのまま出力し、ゲイン設定値を上記ゲイン保持部に供給する反映制御部と、を含む。
【００３１】
好適には、上記インタフェース部は、外部からのシャッター設定データおよびゲイン設定データを保持するデータ保持部と、更新タイミング信号を受けて１フレーム遅延更新タイミング信号を生成する遅延更新タイミング生成部と、上記遅延更新タイミング信号を受けて供給されるゲイン設定値を１フレーム分遅延させて出力するゲイン保持部と、上記更新タイミング信号を受けて、上記データ保持部に保持されたシャッター設定値およびゲイン設定値をそのまま出力し、ゲイン設定値を上記ゲイン保持部に供給する反映制御部と、上記反映制御部から出力される遅延されていないゲイン設定値または上記ゲイン保持部のよる遅延されたゲイン設定値を選択的に出力する切替部と、を含む。
【００３２】
本発明のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、設定データに応じて上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、外部からのシャッター設定データおよびゲイン設定データを保持し、シャッター設定およびゲイン設定を少なくとも上記画素駆動部に反映させるタイミングを制御する機能を含むインタフェース部と、を有し、上記インタフェース部は、設定されてから１フレーム後の次フレームにゲインを反映させる機能を含む。
【００３３】
本発明によれば、外部からインタフェース部にシャッター設定データおよびゲイン設定データが入力され保持される。
そして、インタフェース部では、シャッター設定およびゲイン設定を反映させるに際し、シャッター設定値は遅延させずにそのまま反映させ、ゲイン設定値を設定されてから１フレーム後の次フレームにゲインに反映させる。
【発明の効果】
【００３４】
本発明によれば、シャッターとゲインを同時に設定する場合であっても、無効フレームの発生を防止することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００３６】
図７は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００３７】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての垂直走査回路１２０、および水平走査回路１３０、カラム読み出し回路１４０、制御部１５０、データ処理部１６０、およびインタフェース部１７０を有する。
【００３８】
画素アレイ部１１０は、複数の画素回路１１０Ａが２次元状（マトリクス状）に配列されている。
また、固体撮像素子１００においては、画素アレイ部１１０の信号を順次読み出すための制御系としての構成部を有する。
すなわち、固体撮像素子１００は、内部クロックやインタフェース部１７０を含む制御部１５０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平走査回路１３０、およびカラム読み出し回路１４０が配置されている。
制御部１５０に配置されたインタフェース部１７０については後で詳述する。
【００３９】
図８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００４０】
この画素回路１１０Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有する。
そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００４１】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００４２】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００４３】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００４４】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、垂直走査回路１２０により駆動される。
【００４５】
垂直走査回路１２０は、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を行う機能を有する。
垂直走査回路１２０は、インタフェース部１７０によるシャッター設定および露光比の関するゲイン設定データを反映させて、固体撮像素子のシャッター駆動処理機能を有する。
【００４６】
カラム読み出し回路１４０は、垂直走査回路１２０により読み出し制御された画素行のデータを受け取り、この読み出しデータは水平走査回路１３０を介して後段のデータ処理部１６０に転送する。
カラム読み出し回路１４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）などの信号処理を施す機能を有する。
【００４７】
以下、本実施形態に係るインタフェース部１７０の具体的な構成および機能について説明する。
【００４８】
インタフェース部１７０は、クロックＣＬＫ、データＤＴ、イネーブル信号ＥＮＢに応じて、シャッター設定データやゲイン設定データを保持し、シャッター設定およびゲイン設定の垂直走査回路１２０に反映させるタイミングを制御する機能を有する。
【００４９】
既存技術では、ゲインの設定を行った際、設定を行ったフレームにゲインを反映すると、一つ前のフレームから反映されてしまい、１フレーム無効なフレームが発生してしまう。
そこで、本実施形態のインタフェース部１７０は、設定されてから１フレーム後にゲインを反映させることで、無効なフレームが発生しないようにする機能を含む。
インタフェース部１７０は、外部から設定されたゲイン設定データを保持し、次フレームで反映させる。
インタフェース部１７０は、複数フレームを有する駆動を検出して、自動で１フレームゲインの反映を遅延させる機能を有する。
インタフェース部１７０においては、ゲイン設定を反映するタイミングを、シャッターと合わせて変更する場合、分けてレジスタ設定通信を行うより同じ通信期間内に行い、かつ無効なフレームが発生せず、同フレームから反映させる。
【００５０】
図９は、本発明の実施形態に係るインタフェース部の構成例を示す回路図である。
【００５１】
図９のインタフェース部１７０は、シリアル／パラレル変換部１７１、データ保持部１７２、１フレーム遅延更新タイミング生成部１７３、反映制御部１７４、およびゲイン保持部１７５を有する。
【００５２】
シリアル／パラレル変換部１７１は、外部から受けたクロックＣＬＫ、データＤＴ、イネーブル信号ＥＮＢに応じて、３線シリアルデータをパラレルデータに変換する。
【００５３】
データ保持部１７２は、パラレルデータに変換されたシャッター設定データおよびゲイン設定データを保持する。
【００５４】
１フレーム遅延更新タイミング生成部１７３は、垂直同期信号Ｖｓｙｎｃに同期して外部から与えられる更新タイミング信号ＵＴＭに応じ、１フレーム遅延させる遅延更新タイミング信号ＤＵＴＭを生成し、ゲイン保持部１７５に出力する。
【００５５】
反映制御部１７４は、外部から与えられる更新タイミング信号ＵＴＭに同期して、データ保持部１７２に保持されたシャッター設定データＳＴＲを、後段の垂直走査回路１２０等に供給し、ゲイン設定データをゲイン保持部１７５に供給する。
【００５６】
ゲイン保持部１７５は、ラッチとしてのレジスタＲＥＧを１または複数有し、１フレーム遅延させる遅延更新タイミング信号ＤＵＴＭを受けて、供給されたゲイン設定データを１フレーム分保持した後、後段の垂直走査回路１２０等に供給する。
【００５７】
図１０は、本実施形態と既存技術との基本的な駆動を比較して示すタイミング図である。
図１１は、本実施形態と既存技術との複数フレーム駆動の場合を比較して示すタイミング図である。
【００５８】
インタフェース部１７０において、３線シリアルで外部から入力されたデータＤＴは、シリアル／パラレル変換部１７１でシリアルデータからパラレルデータへと変換され、データ保持部１７２に保持される。
そして、内部で生成される遅延更新タイミング信号ＤＵＴＭにより、保持されていたデータは固体撮像素子１００内部へと反映され、制御部１５０によって各機能部、たとえば垂直走査回路１２０等を制御する。
データ保持部１７２に保持されていたデータを内部へと反映する動作は、ゲイン設定のみ反映する動作を遅らせている。
データ保持部１７２で保持している設定データをゲイン設定のみ更新タイミングＵＴＭで内部へと反映させず、図１０に示すように、１フレーム遅延更新タイミング生成部１７３で１フレーム分遅延させた遅延更新タイミング信号ＤＵＴＭで内部へ反映させる。
【００５９】
また、図１１に示すように、ワイドダイナミックレンジ駆動のような複数のフレームを必要とする場合は、上記で無効フレームの発生を防止できる。
ただし、毎フレームにゲイン設定を変える駆動の場合、１フレーム遅延させた更新タイミングで反映させるだけでは、その時通信したゲインのレジスタのデータが反映されてしまう。
このため、このような駆動でもゲイン設定の反映を１フレーム遅延させるために、本実施形態においては、ゲイン保持部１７５にラッチであるレジスタＲＥＧを設け、１フレーム遅延更新タイミングで反映させている。
これにより、毎フレームにゲイン設定を行う場合でも無効フレームを発生させなくすることが可能となる。
【００６０】
図１２は、本実施形態に係るシャッター設定およびゲイン設定処理を説明するためのタイミング図である。
【００６１】
通信期間Ｔ１に設定されたシャッター設定値Ｓ１、ゲイン設定値Ｇ１はデータ保持部１７２にデータ保持される。
そして、更新タイミング信号ＵＴＭにより反映制御部１７４を通して制御内部レジスタＲＥＧへと反映されるが、この時点ではシャッター設定値Ｓ１のみが内部へ反映される。
ゲイン設定値Ｇ１は、１フレーム後のゲインの遅延更新タイミング信号ＤＵＴＭにより、ゲイン保持部１７５を通して内部レジスタへと更新される。
そして、出力端子ＴＯへと出力される。
以上の手法で無効フレームが発生させることなく、ゲイン設定が反映されることを実現している。
【００６２】
以上説明したように、本実施形態によれば、内部への更新タイミングを１フレーム遅延させた更新タイミングを設けることで、外部から設定されたゲイン設定の反映を１フレーム遅延させることが可能となる。
また、通常の駆動では２度レジスタの通信を行う必要が無くなる。
さらにまた、ゲイン専用の内部ラッチを設けることで、毎フレーム外部からゲイン設定を変更した場合でも、１フレーム遅延したゲイン反映が可能となり、無効フレームの発生を無くすことができる。
【００６３】
なお、インタフェース部１７０は、ゲイン設定の反映を１フレーム遅延させる機能のみを有する場合を例に説明したが、たとえば図１３に示すように、１フレーム更新タイミング遅延させる機能と、遅延させない機能とを切り替えるように構成することも可能である。
【００６４】
図１３は、本実施形態に係るインタフェース部の１フレーム更新タイミング遅延させる機能と、遅延させない機能とを切り替える構成例を示す図である。
【００６５】
図１３のインタフェース部１７０Ａは、図９の構成に加えて切替部１７６を有する。
切替部１７６は、シリアル／パラレル変換部１７１Ａによる切替信号Ｓ１７１により反映制御部１７４よる１フレーム遅延されていないゲイン設定データまたはゲイン保持部１７５で１フレーム分遅延されたゲイン設定データを選択切り替えして出力する。
【００６６】
図１３の構成によれば、フレーム更新タイミング遅延させる機能と、遅延させない機能とを切替える事を可能にすることで、これまでのゲイン設定の反映で使用したい場合にも対応が可能である。
【００６７】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００６８】
図１４は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００６９】
この固体撮像素子２００は、図１４に示すように、撮像部としての画素アレイ部２１０、画素駆動部としての垂直走査回路２２０、水平転送走査回路２３０、タイミング制御回路２４０を有する。
さらに、固体撮像素子２００は、ＡＤＣ群２５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６０、アンプ回路（Ｓ／Ａ）２７０、および信号処理回路２８０を有する。
【００７０】
画素アレイ部２１０は、フォトダイオードと画素内アンプとを含む、たとえば図８に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２００においては、画素アレイ部２１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子２００においては、制御回路として内部クロックを生成するタイミング制御回路２４０、行アドレスや行走査を制御する垂直走査回路２２０、そして列アドレスや列走査を制御する水平転送走査回路２３０が配置される。
【００７１】
そして、タイミング制御回路２４０が、図７〜図１３に関連付けて説明した、インタフェース部１７０，１７０Ａを含む制御部１５０が配置されている。
【００７２】
ＡＤＣ群２５０は、比較器２５１、カウンタ２５２、およびラッチ２５３を有するＡＤＣが複数列配列されている。
比較器２５１は、ＤＡＣ２６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ２５２は、比較器２５１の比較時間をカウントする。
ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線２９０に接続されている。
そして、水平転送線２９０に対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
【００７３】
ＡＤＣ群２５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器２５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５１と同様に列毎に配置されたカウンタ２５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ２５３に保持されたデータが、水平転送線２９０、アンプ回路２７０を経て信号処理回路２８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００７４】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７５】
図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００７６】
本カメラシステム３００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００７７】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００７８】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００７９】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００，２００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【図面の簡単な説明】
【００８０】
【図１】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
【図２】図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【図３】一般的なＣＭＯＳイメージセンサのローリングシャッターのシャッター動作と水平周期の関係を示すタイミング図である。
【図４】１フレーム無効なフレームが発生してしまう問題が発生することを説明するための図である。
【図５】シャッター設定を行ったフレームの次フレームでゲイン設定を行う場合に、シャッター設定とゲイン設定の通信を分けて２度通信を行う必要があることを説明するための図である。
【図６】先頭のフレームでシャッター設定とゲイン設定を行うと、前の１フレームが無効フレームになるという問題が発生することを説明するための図である。
【図７】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図８】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図９】本発明の実施形態に係るインタフェース部の構成例を示す回路図である。
【図１０】本実施形態と既存技術との基本的な駆動を比較して示すタイミング図である。
【図１１】本実施形態と既存技術との複数フレーム駆動の場合を比較して示すタイミング図である。
【図１２】本実施形態に係るシャッター設定およびゲイン設定処理を説明するためのタイミング図である。
【図１３】本実施形態に係るインタフェース部の１フレーム更新タイミング遅延させる機能と、遅延させない機能とを切り替える構成例を示す図である。
【図１４】本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１５】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００８１】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・垂直走査回路（画素駆動部）、１３０・・・水平走査回路、１４０・・・カラム読み出し回路、１５０・・・制御部、１６０・・・データ処理部、１７０・・・インタフェース部、１７１・・・シリアル／パラレル変換部、１７２・・・データ保持部、１７３・・・１フレーム遅延更新タイミング生成部、１７４・・・反映制御部、１７５・・・ゲイン保持部、１７６・・・切替部、２００・・・固体撮像素子、２１０・・・画素アレイ部、２２０・・・垂直走査回路、２３０・・・水平転送走査回路、２４０・・・タイミング制御回路、２５０・・・ＡＤＣ群、２６０・・・ＤＡＣ、２７０・・・アンプ回路（Ｓ／Ａ）、２８０・・・信号処理回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
2010004146.tif 000003
【図２】
2010004146.tif 000004
【図３】
2010004146.tif 000005
【図４】
2010004146.tif 000006
【図５】
2010004146.tif 000007
【図６】
2010004146.tif 000008
【図７】
2010004146.tif 000009
【図８】
2010004146.tif 000010
【図９】
2010004146.tif 000011
【図１０】
2010004146.tif 000012
【図１１】
2010004146.tif 000013
【図１２】
2010004146.tif 000014
【図１３】
2010004146.tif 000015
【図１４】
2010004146.tif 000016
【図１５】
2010004146.tif 000017