(57)【要約】【課題】マイクロ電子アセンブリの分野の技術、特に、パッケージ基板に装着されたマイクロ電子チップの上に形成される材料を提供する。【解決手段】デバイスパッケージ化のための保護薄膜コーティング。誘電性薄膜コーティングが、成形複合物を付加する前にダイ表面及びパッケージ基板表面の上に形成される。保護薄膜コーティングは、バルク成形複合物からの又は成形複合物とダイ表面又は基板表面との間の界面からの水分浸透を低減することができる。【選択図】図１
2010157695.tif 000002
【特許請求の範囲】
【請求項１】
マイクロ電子ダイをパッケージ化する方法であって、
ダイの第１の側面をパッケージ基板の第１の側面に取り付ける段階と、
前記ダイの第２の側面の上に、かつ前記パッケージ基板の前記第１の側面の上に実質的に共形の誘電性薄膜を形成する段階と、
前記実質的に共形の誘電性薄膜コーティングの上に成形複合物を付加する段階と、
を含むことを特徴とする方法。
【請求項２】
前記実質的に共形の誘電性薄膜コーティングを形成する段階の前に、前記ダイの前記第２の側面から前記パッケージ基板の前記第１の側面までワイヤを結合する段階と、
前記実質的に共形の誘電性薄膜コーティングが前記ダイの上に形成される時に、前記結合されたワイヤを該コーティングに包み込む段階と、
前記成形複合物を付加する段階の後に、半田ボールを前記パッケージ基板の第２の側面に取り付ける段階と、
前記半田ボールを取り付ける段階の後に、前記パッケージ基板を個別化する段階と、
を更に含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記実質的に共形の誘電性薄膜コーティングを形成する段階の前に、前記ダイの前記第１の側面と前記パッケージ基板の前記第１の側面との間の領域をアンダーフィル処理する段階と、
前記実質的に共形の誘電性薄膜コーティングが前記ダイの上に形成される時に、前記アンダーフィルを該コーティングに包み込む段階と、
前記成形複合物を付加する段階の後に、半田ボールを前記パッケージ基板の第２の側面に取り付ける段階と、
前記半田ボールを取り付ける段階の後に、前記パッケージ基板を個別化する段階と、
を更に含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記実質的に共形の誘電性薄膜コーティングを形成する段階は、約２５℃で行われる気相堆積処理を用いて、１０ｎｍから３００ｎｍの間の厚みまで膜を共形に堆積させる段階を更に含むことを特徴とする請求項１に記載の方法。
【請求項５】
ポリ（パラ−キシレン）が、減圧の化学的気相堆積（ＣＶＤ）処理を用いて堆積されることを特徴とする請求項４に記載の方法。
【請求項６】
アルミナを主として含む材料が、原子層堆積（ＡＬＤ）処理を用いて堆積されることを特徴とする請求項４に記載の方法。
【請求項７】
ポリイミド、ポリアルケン、又はＢＣＢのうちの少なくとも１つが、減圧の化学的気相堆積（ＣＶＤ）処理を用いて堆積されることを特徴とする請求項４に記載の方法。
【請求項８】
前記共形の誘電性薄膜コーティングを形成する段階は、
エポキシ、室温硬化型（ＲＴＶ）シリコーン、フッ素化シリコーン、フッ素化アクリル、又はポリウレタンをスプレーする段階、
を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項９】
前記スプレーする段階は、前記共形の誘電性薄膜コーティングを１μｍから１０μｍの間の厚みに形成するエーロゾル堆積処理であることを特徴とする請求項８に記載の方法。
【請求項１０】
メモリチップをパッケージ化する方法であって、
第１のダイ取付材料を用いて、第１のメモリチップをパッケージ基板の第１の側面に取り付ける段階と、
前記第１のメモリチップ上の第１の結合パッドから前記パッケージ基板の前記第１の側面上の第２の結合パッドまで第１のワイヤを結合する段階と、
第２のダイ取付材料を用いて、第２のメモリチップを前記第１のメモリチップに取り付ける段階と、
前記第２のメモリチップ上の第３の結合パッドから前記パッケージ基板の前記第１の側面上の第４の結合パッドまで第２のワイヤを結合する段階と、
前記第２及び第４の結合パッドの上に、前記第１及び第２のダイ取付材料に隣接して、前記第１及び第２のメモリチップのスタックの両方の上に実質的に共形の誘電性薄膜コーティングを形成し、前記第１及び第２の結合ワイヤを包み込む段階と、
前記実質的に共形の誘電性薄膜コーティングの上に成形複合物を付加し、前記第１及び第２のボンディングワイヤを包み込む該実質的に共形の誘電性薄膜を取り囲む段階と、
を含むことを特徴とする方法。
【請求項１１】
前記実質的に共形の誘電性薄膜コーティングを形成する段階は、約１０ｎｍから３００ｎｍの厚みまでのポリ（パラ−キシレン）又はアルミナの気相堆積を更に含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
マイクロ電子ダイの第１の側面に取り付けられたパッケージ基板と、
前記ダイの第２の側面の上、かつ前記マイクロ電子ダイに隣接する前記パッケージ基板の区域の上の実質的に共形の誘電性薄膜コーティングと、
前記実質的に共形の誘電性薄膜の上の成形複合物と、
を含むことを特徴とするマイクロ電子パッケージ。
【請求項１３】
前記ダイと前記パッケージ基板の第１の側面とに結合されたワイヤ、
を更に含み、
前記実質的に共形の誘電性薄膜は、前記ワイヤを包み込み、
前記成形複合物は、前記ワイヤの周囲の前記実質的に共形の誘電性薄膜を包み込む、
ことを特徴とする請求項１２に記載のマイクロ電子パッケージ。
【請求項１４】
前記ダイの前記第１の側面と前記パッケージ基板の第１の側面との間のアンダーフィル、
を更に含み、
前記実質的に共形の誘電性薄膜は、前記アンダーフィルを包み込み、
前記成形複合物は、前記実質的に共形の誘電性薄膜を包み込む、
ことを特徴とする請求項１２のマイクロ電子パッケージ。
【請求項１５】
前記実質的に共形の誘電性薄膜は、前記ダイの第１の側面と前記パッケージ基板の第１の側面との間に配置されたダイ取付材料に接触し、該ダイ取付材料と前記成形複合物の間に障壁を形成することを特徴とする請求項１２に記載のマイクロ電子パッケージ。
【請求項１６】
前記成形複合物は、エポキシ樹脂を含み、
前記実質的に共形の誘電性薄膜は、約１０ｎｍから１００μｍの間の厚みを有する誘電材料である、
ことを特徴とする請求項１２に記載のマイクロ電子パッケージ。
【請求項１７】
前記実質的に共形の誘電性薄膜は、エポキシ樹脂、室温硬化型（ＲＴＶ）シリコーン、フッ素化シリコーン、フッ素化アクリル、又はポリウレタンのうちの少なくとも１つを含み、かつ約１μｍから１０μｍの間の厚みを有することを特徴とする請求項１６に記載のマイクロ電子パッケージ。
【請求項１８】
前記実質的に共形の誘電性薄膜は、ポリ（パラ−キシレン）、ベンゾシクロブテン（ＢＣＢ）、ポリオレフィン、又はポリイミドのうちの少なくとも１つを含み、かつ約１０ｎｍから３００ｎｍの間の厚みを有することを特徴とする請求項１６に記載のマイクロ電子パッケージ。
【請求項１９】
前記実質的に共形の誘電性薄膜は、アルミナを含み、かつ約１０ｎｍから３００ｎｍの間の厚みを有することを特徴とする請求項１６に記載のマイクロ電子パッケージ。
【請求項２０】
前記ダイは、前記基板の上に配置された第２のダイ上に積層されることを特徴とする請求項１６に記載のマイクロ電子パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、マイクロ電子アセンブリの分野にあり、より具体的には、パッケージ基板に装着されたマイクロ電子チップの上に形成される材料に関する。
【背景技術】
【０００２】
マイクロ電子パッケージは、電源からの電力及びパッケージ外部からの信号をマイクロ電子チップ又はダイに供給するためにパッケージ基板を使用することができる。パッケージ基板は、成形マトリックスアレイパッケージ（ＭＭＡＰ）処理を用いてマイクロ電子ダイに接続することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
パッケージ化信頼性試験中に、こうした成形パッケージに関する水分関連の信頼性の懸念が存在する。高温及び高湿の条件の下で、成形パッケージに典型的に使用されるプラスチックの成形複合物及びダイ取付接着材料内に水分が吸収される場合がある。その結果、成形パッケージは、バイアスＨＡＳＴ（高加速度ストレス試験）における条件を通過しない場合がある。パッケージレベルで生じたこうした不良は極めて高価である。
【０００４】
この問題は、従来型の単一ダイパッケージと殆ど同じフットプリントを消費しながらより高い性能を提供するために積層ダイチップスケールパッケージ（ＳＣＳＰ）に向かう業界の傾向によって増幅される。ＳＣＳＰは、２つ又はそれよりも多くのＩＣを結合しているので、水分関連のパッケージ信頼性不良の可能性及びコストは、単一ダイパッケージよりも高い。ＳＣＳＰ内に統合されたダイの数が増加すると、水分関連のパッケージ不良を低減する方法は、一層重要になる。
本発明の実施形態を添付図面の諸図において限定ではなく例証として示す。
【図面の簡単な説明】
【０００５】
【図１】本発明の実施形態によりダイパッケージに薄膜を形成する方法の流れ図である。
【図２Ａ】本発明の実施形態によりマイクロ電子ダイがパッケージ基板に取り付けられてワイヤボンディングされるパッケージ化工程における特定の作業を表す断面図である。
【図２Ｂ】本発明の実施形態によりマイクロ電子ダイが別のマイクロ電子ダイ上に積層されてワイヤボンディングされるパッケージ化工程における特定の作業を表す断面図である。
【図２Ｃ】本発明の実施形態によりマイクロ電子ダイが半田ボールを用いてパッケージ基板上に取り付けられるパッケージ化工程における特定の作業を表す断面図である。
【図３Ａ】本発明の実施形態により図２Ａに表現されたもののようなパッケージ基板に取り付けられたマイクロ電子ダイ上に共形薄膜が形成されるパッケージ化工程における特定の作業を表す断面図である。
【図３Ｂ】本発明の実施形態により図２Ｂに表現されたもののようなパッケージ基板に取り付けられたマイクロ電子ダイ上に共形薄膜が形成されるパッケージ化工程における特定の作業を表す断面図である。
【図３Ｃ】本発明の実施形態により図２Ｃに表現されたもののようなパッケージ基板に取り付けられたマイクロ電子ダイ上に共形薄膜が形成されるパッケージ化工程における特定の作業を表す断面図である。
【図４】本発明の実施形態により図３Ａに表現されたもののようなマイクロ電子ダイ上に形成された共形薄膜の上に成形複合物が形成されるパッケージ化工程における特定の作業を表す断面図である。
【図５】本発明の実施形態により成形マトリックスアレイパッケージが個別化されるパッケージ化工程における特定の作業を表す断面図である。
【発明を実施するための形態】
【０００６】
活性金属化パッド区域内への水分の浸透を低減する方法の実施形態を各図面を参照して本明細書に説明する。特定的な実施形態は、説明する具体的な詳細事項のうちの１つ又はそれよりも多くなしに実施することができ、又は他の公知の方法、材料、及び装置との組合せで実施することができる。以下の説明において、具体的な材料、寸法、及び処理パラメータなどのような多くの具体的な詳細事項が、本発明の完全な理解を提供するように示される。他の場合には、公知のマイクロ電子設計及びパッケージ化技術は、本発明の無用な曖昧化を回避するために、特に詳細には説明されない。「実施形態」への本明細書全体を通じての参照は、その実施形態に関連して説明した特定の形態、構造、材料、及び特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書全体を通じての様々な箇所での語句「実施形態において」の出現は、本発明の同じ実施形態を必ずしも参照しない。更に、それらの特定の形態、構造、材料、又は特性は、１つ又はそれよりも多くの実施形態においてあらゆる適切な方法で結合することができる。
【０００７】
本明細書で使用される用語「の上に」、「の下に」、「の間に」、及び「上に」は、他の構造体又は層に対する１つの構造体又は層の相対位置を称する。従って、例えば、別のものの上に又はその下に堆積又は配置された１つの層は、他方の層に直接接触することができ、又は１つ又はそれよりも多くの中間層を有することができる。更に、層の間に堆積又は配置された１つの層は、それらの層に直接に接触することができ、又は１つ又はそれよりも多くの中間層を有することができる。対照的に、第２の層又は構造体「上の」第１の層又は構造体は、その第２の層又は構造体に接触している。更に、一方の構造体の他方の構造体に対する相対的な位置は、作業が、基板の絶対方位を考慮せずに、開始基板に対して膜を堆積、修正、及び除去すると仮定して提供される。
【０００８】
図１は、本発明の実施形態によりワイヤボンディング成形マトリックスアレイパッケージ（ＷＢ−ＭＭＡＰ）方法１００に使用される一連の特定の作業を表す流れ図である。一般的に、ＷＢ−ＭＭＡＰ法１００は、集積回路（ＩＣ）メモリデバイス、特定用途向けＩＣ（ＡＳＩＣ）、又は微小電気機械システム（ＭＥＭＳ）などのようなマイクロ電子ダイ上に形成された共形薄膜コーティングの使用を例示するものである。ＷＢ−ＭＭＡＰ方法１００との関連で説明する技術は、フリップチップ（例えば、制御式崩壊チップ接続又は「Ｃ４」）のような類似の材料を利用する他のパッケージ化法にも適応可能であり、同様な恩典が達成される。
【０００９】
ＷＢ−ＭＭＡＰ方法１００は、ダイ取付作業１０１で開始される。ダイ取付作業１０１中に、典型的に裏面研削（ＢＳＧ）及び研磨処理を用いて薄化処理されたマイクロ電子ダイが、パッケージ基板に取り付けられる。図２Ａは、マイクロ電子ダイ２０２がパッケージ基板２１２に取り付けられる例示的なパッケージ化工程における特定の作業を表す断面図を示している。マイクロ電子ダイ２０２は、ＡＳＩＣ又はマイクロプロセッサなどとすることができる。しかし、特定的な実施形態では、マイクロ電子ダイ２０２は、フラッシュメモリアレイ、相変化メモリ（ＰＣＭ）アレイ、ＭＲＡＭアレイ、又はＦＲＡＭアレイのようなメモリアレイを含むメモリデバイスである。
【００１０】
パッケージ基板２１２は、マイクロ電子ダイ２０２からの信号を分配するためのより大きい面積を提供し、並びに薄化処理されたダイのための物理的保護及び支持を提供する。パッケージ基板２１２は、こうした目的のために当業技術で使用されるあらゆる材料を含むことができ、一実施形態では複合材料から構成される。一実施形態では、パッケージ基板２１２は、少なくとも接地平面及び電源平面を有する多層基板である。パッケージ基板２１２は、パッケージ基板内の垂直方向電気信号伝達を容易にするためのいくつかのバイア（図示せず）を更に含むことができる。例えば、基板バイアは、基板上部側面２０８上の金属化基板結合パッド２１８から基板底部側面２２４上の基板ボール制限冶金（ＢＬＭ）パッド２２６まで延びることができる。金属化基板結合パッド２１８及びＢＬＭパッド２２６は、こうした目的のために当業技術で一般的に使用されるあらゆる金属のものとすることができる（例えば、銅、チタン、アルミニウムなど）。
【００１１】
ダイ取付作業１０１中に、ダイ背面２０４は、ダイ取付材料２０６を用いて基板上部側面２０８に接着される。ダイ取付材料２０６は、ダイ背面２０４に取り付けられたペースト、ダイ取付フィルム（ＤＡＦ）、又はダイスカットダイ取付フィルム（ＤＤＦ）とすることができる。一部の実施形態（ダイ取付ペースト又はＤＤＦ）において、ダイ取付材料２０６は、エポキシ樹脂及びガラス又はポリマー有機球体を含む複合材料であり、望ましい厚みでの良好な結合線厚み制御を提供する。ダイ取付方法により、ダイ取付作業１０１は、更に、硬化処理（例えば、ペースト取付のため）を含むことができる。更に、ダイ取付作業１０１は、マイクロ電子ダイ２０２及びパッケージ基板２１２の非結合表面から有機残留物を除去するために酸化又は還元化学反応を用いるダイ取付後のプラズマ洗浄を含むことができる。こうした洗浄は、ワイヤボンディングのための金属化基板結合パッド２１８のような金属化結合パッドを有利に調製する。
【００１２】
図２Ｃは、マイクロ電子ダイ２０２が、フリップチップ構成でパッケージ基板２１２に取り付けられる代替的な実施形態を表している。こうした実施形態では、ダイ取付作業１０１に類似するダイ取付作業中に、ダイ正面２１４が、金属化ダイ結合パッド２１６と金属化基板結合パッド２１８の間の半田接合部２５６を用いて基板上部側面２０８に取り付けられる。次に、アンダーフィル材料２０７が、半田接合部２５６間の空隙を満たすために付加される。錫／鉛合金のようないかなる市販の半田も、半田接合部２５６に使用することができる。同様に、エポキシ樹脂を含むもののようないかなる市販のアンダーフィル材料２０７も利用することができる。
【００１３】
図１に戻ると、ダイ取付作業１０１に続いて、ＷＢ−ＭＭＡＰ方法１００は、ワイヤ結合作業１１０に進む。この作業中に、図２Ａに更に示すように、１つ又はそれよりも多くのボンディングワイヤ２２２がマイクロ電子ダイ２０２とパッケージ基板２１２の間に取り付けられ、基板結合パッド２１８とダイ正面２１８上の金属化ダイ結合パッド２１６との間の電気的連通を可能にする。金属化ダイ結合パッド２１６は、金属化基板結合パッド２１８に関して上述したもののいずれかのような当業技術で一般的に使用されるあらゆる金属とすることができる。図示のように、ボンディングワイヤ２２２は、金属化結合パッド２１６及び２１８に取り付けられる。特定的な実施形態では、ボンディングワイヤ２２２は、６０ミクロン未満のピッチを有し、かつ２５ミクロン未満の直径を有するワイヤを使用する。ボンディングワイヤ２２２は、例えば、銅又はアルミニウムであるいずれかの通常のワイヤ材料のものとすることができる。しかし、特に有利な実施形態では、ボンディングワイヤ２２２の主要成分は金である。
【００１４】
図１に更に示すように、ワイヤ結合作業１１０に続き、付加的なダイが、マイクロ電子ダイ２０２と同じパッケージ内に統合される場合には（例えば、ＳＣＳＰのために）、ＷＢ−ＭＭＡＰ方法１００は、ダイ取付作業１０１に戻る。図２Ｂに表された上に重なるマイクロ電子ダイ２４２のような別のダイが、次に、マイクロ電子ダイ２０２にそれらの間の取付材料２３６の層を用いて取り付けられる。当業技術で公知のいずれかの積層方法を適用することができる。図の例示的な実施形態では、ピラミッドダイスタックが形成される。他の実施形態は、第１のマイクロ電子ダイ２０２の上に１つ又はそれよりも多くのマイクロ電子ダイの配置を含み、単一スタック、直交スタック、又は他の公知のダイスタック構造が形成される。ダイ取付作業１０１に関して上述したダイ取付材料及び方法のいずれも、僅かな修正で反復することができ、付加的なダイが積層される。同様に、少なくとも１つのマイクロ電子ダイがマイクロ電子ダイ２０２の上に積層される更に別の実施形態では、ワイヤ結合作業１１０が実質的に上述のように反復され、金属化ダイ結合パッド２４６と金属化基板結合パッド２３８の間にボンディングワイヤ２３２が接続される。
ワイヤ結合作業１１０に続き、ＷＢ−ＭＭＡＰ方法１００は、薄膜被覆作業１２０に進む。一部の実施形態では、薄膜の形成の前に酸化又は還元化学反応を用いるプラズマ洗浄をワイヤ結合作業１１０によって残された残留物を洗浄するために行うことができる。プラズマ洗浄は、その後に堆積した薄膜とマイクロ電子ダイ、パッケージ基板、及び結合剤ワイヤとの間の接着を改善することができる。
【００１５】
一般的に、薄膜は、マイクロ電子ダイ、結合剤ワイヤ、ダイ取付フィルム、及びパッケージ基板の上に形成され、それによって水分に対して影響を受けやすいパッケージ領域の周囲に水分障壁が生成される。薄膜は、それらのパッケージ領域内への水分浸透を低減する材料のものであり、かつそのような方式で形成される。
成形及びダイ取付材料内に吸収された水分は、例えば、金属化ダイ結合パッド２１６及び／又は金属化基板結合パッド２１８に由来する銅−ＩＩイオンのようなある一定のイオンの移動度を高めることが見出されている。パッケージ化されたマイクロ電子ダイのＩ／Ｏパッドを最後には電気短絡させる銅デンドライト成長は、このより高い移動度に起因している。マイクロ電子ダイ２０２は、通常保護層を含むことになるが、金属化ダイ結合パッド２１６は、ワイヤボンディングを可能にするためにこうした保護がなく、従って、パッケージ内部に活性表面が残存する。薄膜は、そのような可動イオンのそのような活性ソース及びシンク内への水分浸透を低減し、銅の電気化学的移動による不良を低減し、パッケージ信頼性を高める。
【００１６】
実施形態では、図３Ａに表されるように、薄膜３３２は、露出されたダイ正面２１４、具体的には金属化ダイ結合パッド２１６を覆うようにマイクロ電子ダイ２０２の上に形成される。図３Ａに表された実施形態は、薄膜３３２が図２Ａの単一ダイの実施形態上に形成される方法を示しているが、積層ダイの実施形態も、本明細書に説明した技術を用いて薄膜で同様に被覆することができ、付加的な結合剤ワイヤを取り囲み、付加的な金属化ダイ結合パッドを覆い、かつ付加的な基板結合パッドの上に水分障壁が形成される。例えば、図３Ｂに表されるように、薄膜３３２は、ボンディングワイヤ２２２及び２３２を取り囲み、金属化ダイ結合パッド２１６及び２４６を覆って金属化基板結合パッド２１８及び２３８を覆う。図示のように、薄膜３３２は、マイクロ電子ダイ２０２と上に重なるマイクロ電子ダイ２４２との間のダイ取付材料２３６、並びに上に重なるマイクロ電子ダイ２４２の上面も覆う。
【００１７】
図３Ｃは、図２Ｃに表された中間パッケージ構造体が薄膜２３２で被覆される例示的なフリップチップ実施形態を示している。この実施形態では、薄膜３３２がマイクロ電子ダイ２０２上に取り付けられ、露出されたダイ背面２０４が被覆される。こうしたフリップチップ実施形態に対しては、背面２０４上にいずれかの金属化が有っても無くてもよい。例えば、マイクロ電子ダイ２０２が貫通バイアを有するように加工されているある一定の実施形態では、金属化がダイ背面２０４上に存在する。ダイ背面２０４上に金属化が存在する状況では、ワイヤ結合接続部は、図２Ａに対して上述したものと実質的に同様にパッケージ基板２１２に対して製造することができ、又は半田接合部は、半田接合部２５６に対して上述したものと実質的に同様にダイ背面２０４と別のマイクロ電子ダイ又は基板との間に製造することができる。両方の場合に、薄膜３３２は、これらの金属化接続部を保護するためにその後堆積される。ダイ背面２０４に金属化が存在しない場合には、薄膜３３２は、半田接合部２５６及びアンダーフィル材料２０７を外部の水分源から保護する水分障壁として機能する。
【００１８】
図３Ａ、図３Ｂ、又は図３Ｃに表された例示的な実施形態のいずれに対しても、薄膜３３２は、実質的に共形であり、形状特徴部の上で実質的に連続的なままであり、またボンディングワイヤ２２２を完全に取り囲み又は包み込む。本明細書で用いられる時の「共形」は、膜の厚みが、この膜が上に堆積した表面の配向に無関係である構造的条件を称する。例えば、３次元構造体の全ての側部を覆う実質的に共形の膜の厚みは、全ての表面に対して実質的に等しい。薄膜３３２は、誘電体であり、かつボンディングワイヤ２２２を共形的に被覆するので、ワイヤスウィープに関連する欠陥も回避することができる。ワイヤスウィープは、成形複合物の付加が、ボンディングワイヤを変形させてそれらを互いに短絡させる応力を誘起する現象である。より小さいピッチに対してボンディングワイヤ直径を細くし、ボンディングワイヤ長さを増大させることの傾向として、ワイヤスウィープは、成形工程の重大な欠陥を増加させる。薄膜３３２の共形性及び限定された厚みのために、ボンディングワイヤ２２２は、ワイヤスウィープが発生しても短絡が形成できないように完全に被覆することができる。
【００１９】
図３Ａで更に示すように、薄膜３３２は、金属化基板結合パッド２１８の上にも形成される。金属化基板結合パッド２１８が薄膜３３２で密封される実施形態は、ＳＣＳＰの場合に特に有利であり、高密度のボンディングワイヤを収容するために、１つの金属化基板結合パッド２１８は、他のものからの離間を最小にすることができる（パッケージ基板２１２上のＩ／Ｏ短絡をより起こり易くする）。
このようにして、薄膜３３２は、金属化表面と、引き続き形成された成形複合物との間のあらゆる接触を実質的に回避することができる。これは、金属化表面が低密度の結合状態（例えば、金表面）を有し、成形複合物に不十分に接着している時に特に有利である。不十分に接着された界面に存在する自由体積は、成形複合物バルクに存在する水分のシンクであることが見出されている。薄膜３３２が、金ボンディングワイヤを共形に被覆している実施形態の場合、ボンディングワイヤの長さに沿った水分の吸収及び移動が低減される。
【００２０】
更に別の実施形態では、薄膜３３２は、ダイ側壁２１５、ダイ取付材料２０６の側壁も覆い、かつ基板上部側面２０８も覆ってこれらの表面内への水分浸透を低減する。ダイ側壁２１５の薄膜３３２での密封は、ダイ保護層がダイ切断中に破損している場合の水分浸透を低減し、ダイ縁部シールの一体性を改善する。ダイ側壁２１５とダイ取付材料２０６の両方の薄膜３３２での密封は、ＳＣＳＰの場合に特に有利であり、活性ダイ及びダイスタック内の結合界面内への水分の浸透が低減される。例えば、フィルム・オーバー・ワイヤ（ＦＯＷ）ダイスタックにおけるダイ取付材料は、ワイヤ結合を完全には覆わない場合があり、又は多孔質又は吸湿性の材料のものである場合があるが、それは、密封から恩典を受ける。同様に、基板上部側面２０８の薄膜３３２での密封は、多層基板の金属化層（例えば、層間バイアなど）内への水分浸透を低減する。更に、薄膜３３２は、金属化ダイ結合パッド２１６及び金属化基板結合パッド２１８のような金属化領域を取り囲む半田レジスト（図示せず）に接着する。ある一定の実施形態では、図３に示すように、薄膜３３２は、基板底部側面２２４上には形成されない。
【００２１】
図３Ａに表された例示的な実施形態では、薄膜３３２は、ダイ正面２１４、ダイ側壁２１５、基板上部側面２０８、ボンディングワイヤ２２２、金属化ダイ結合パッド２１６、及び金属化基板結合パッド２１８の各々上にある（すなわち、接触している）。しかし、１つ又はそれよりも多くの他の材料が、薄膜３３２とこれらの同じ表面のうちのいずれかの間に、薄膜３３２に対して外側の水分の浸透に耐える薄膜３３２の機能を低減することなく存在することができる（例えば、引き続いて形成される成形複合物内に）。図示の表面と薄膜３３２の間に１つ又はそれよりも多くの介在膜を有する実施形態が、従って可能である。
一般的に、良好な水分障壁としての機能を果たすために、薄膜３３２は、例えば、５％未満である低い空隙率を有するべきである。特に有利な実施形態では、空隙率は、１％未満である。更に別の実施形態では、薄膜３３２には、実質的にピンホール（膜の厚みにわたる空隙）がない。
【００２２】
一実施形態では、薄膜３３２は、アルミナ（Ａｌ2Ｏ3）を含む無機材料である。特定的な実施形態では、アルミナは、薄膜３３２の主成分である。更に別の実施形態では、アルミナベースの無機材料が、原子層堆積（ＡＬＤ）によって約室温（すなわち、２５℃）で堆積される。１つのこうした実施形態では、ＡＬＤアルミナ膜は、約１０ナノメートル（ｎｍ）及び３００ｎｍの厚みに堆積される。ＡＬＤアルミナは、高度に共形であり、良好な電気絶縁性を提供し、本質的に空隙率が０％であり、非常に薄い厚みでもピンホールがなく、かつ低温で堆積することができるという利点を有する。
【００２３】
薄膜３３２の形成のために低温度処理を使用することは有利であり、それは、薄膜被覆作業１２０では、マイクロ電子ダイ２０２は、パッケージ基板２１２に取り付けられてワイヤボンディングされており、温度の変化がチップとパッケージ基板の間の得られる膨脹差を生じさせる場合があるからである。その膨張差は、チップとパッケージ基板の間の接続に不良を生じさせる（例えば、１つ又はそれよりも多くのワイヤ結合を破損させる）かも知れない応力を誘起する場合がある。
ＡＬＤアルミナ膜はまた、パッケージ基板上部側面２０８上及びダイ取付材料２０６内に見ることができるもののようなポリマー樹脂材料との高い接着強度を提供する。更に、続いて形成される成形複合物も、ＡＬＤアルミナに良好に接着することになる。薄膜３３２は、当業技術で公知のいずれかのＡＬＤアルミナ処理を用いて形成することができ、従って、処理パラメータの詳細な列挙は行わない。
【００２４】
代替的な実施形態では、薄膜３３２は、パリレンのタイプＮ、Ｃ、Ｄ、又はＦである。パリレンは、ポリ−（パラ−キシレン）に対する慣用の名である。特に有利な実施形態では、薄膜３３２は、約２５℃で、化学的気相堆積（ＣＶＤ）によって堆積したパリレンである。ＡＬＤと同様に、ＣＶＤは、多くの非気相堆積（例えば、液相）よりも非常に薄い膜が可能である気相堆積である利点を有する。ＣＶＤパリレンもこうした厚みで実質的にピンホールがなく、かつ良好な接着特性を有する疏水層を提供する。気相堆積技術は、溶剤なしとすることができるので、そのことも有利である。ＣＶＤパリレン処理は、一般的に減圧であるが、堆積が非視野方向であり、従って、高度に共形にすることができるほど十分に高い圧力での処理である。１つのこうした実施形態では、ＣＶＤパリレン膜は、約１０ナノメートル（ｎｍ）及び３００ｎｍの厚みに堆積される。低温度パリレンＣＶＤ処理は、市販されており、従って、処理パラメータの詳細な列挙は、本明細書では行わない。
【００２５】
他の実施形態では、薄膜３３２は、ポリイミド（ＰＩ）、ポリアルケン（ポリオレフィン）、又はベンゾシクロブテン（ＢＣＢ）である。こうした実施形態の場合、これらの材料は、スプレー被覆処理又は減圧ＣＶＤのいずれかを用いて低温で付加される。例示的なスプレー被覆の実施形態は、エーロゾル堆積（ＡＤ）のようなナノ粒子質量流堆積を用いる。ナノ粒子質量流堆積は、基板上に堆積した粒子のより小さい粒子によって熱スプレー処理から区別される。例えば、特定のエーロゾル堆積処理は、１０ｎｍ−１μｍの範囲の直径の粒子を利用する。ナノ粒子質量流堆積はまた、通常は低温で行われる（ナノ粒子は溶融又は軟化されない）。１つのこうした実施形態では、ＰＩ、ポリアルケン、又はＰＣＢは、約１μｍと１０μｍの間の厚みに付加される。代替的に、ＰＩは、例えば、ジアンハイドライド及びジアミンモノマーの同時蒸着による低温度ＣＶＤ処理を用いて形成することができる。ＢＣＢは、低温度プラズマ強化ＣＶＤ（ＰＥＣＶＤ）によって堆積することができる。
【００２６】
他の実施形態では、薄膜３３２は、エポキシ、室温硬化型（ＲＴＶ）シリコーン、フッ素化シリコーン（例えば、ポリシロキサン）、フッ素化アクリル、又はポリウレタンである。こうした実施形態では、これらの材料は、ＡＤのようなスプレー被覆処理を用いて低温度で付加することができる。ゾル−ゲル法を使用することもできる。特定的な実施形態では、エポキシ、ＲＴＶシリコーン、フッ素化シリコーン、フッ素化アクリル、又はポリウレタンは、約１μｍ−１００μｍの厚みに約２５℃の温度で堆積される。制御することができて実質的にピンホールのない最小の厚みが、薄膜３３２の共形性を保証するために一般的に好ましい。特定的な実施形態では、薄膜３３２を約１μｍ−１０μｍの厚みに形成するのに、ＡＤが使用される。
【００２７】
図１に戻れば、成形作業１２５で、成形複合物が保護薄膜コーティングの上に付加される。図４は、図３Ａに表された中間構造体からのパッケージ化の経過を示している。図示のように、成形複合物４３４は、マイクロ電子ダイ２０２の上に、パッケージ基板２１２の上に、かつボンディングワイヤ２２２を実質的に取り囲んで配置される。薄膜３３２は、これらの活性な構造体の各々と成形複合物４３４の間の水分障壁を形成する。上述のように、薄膜３３２は、成形複合物４３４のバルク内に持ち込まれるか又は成形複合物４３４と薄膜３３２の間の境界層に沿って持ち込まれる水分からマイクロ電子ダイ２０２及びパッケージ基板２１２を保護する。理想的には、薄膜３３２があるために、マイクロ電子ダイ２０２の金属化表面領域、ボンディングワイヤ２２２、又はパッケージ基板２１２は、成形複合物４３４との接触が仮にあっても僅かである。更に、フリップチップの場合（例えば、図３Ｃに示されている）、薄膜３３２は、同様に、半田接合部２５６及びマイクロ電子ダイ２０２とパッケージ基板２１２の間のアンダーフィル材料２０７を周囲の成形複合物（図示せず）内の水分から保護する。
【００２８】
図４に示すように、パッケージ基板２１２に装着されて薄膜３３２によって保護されたマイクロ電子ダイ２０２は、成形複合物４３４でオーバーモールドされ、外部環境からのある一定のレベルの保護を提供する。通常のオーバーモールド工程は、成形プレスを用いて、固体又は半固体の成形複合物をマイクロ電子ダイ２０２の上に配置する。パッケージは、次に、加熱モールドを通過して移送され、それは、成形複合物を流動させ、チップを封入する。一般的に、成形複合物は、薄膜３３２に使用される材料のいずれよりも高い有機含量を有する材料のものである。成形複合物４３４は、エポキシ樹脂とアミンベース又はフェノールベースの硬化剤とを用いるもののようないずれかの市販の成形複合物とすることができる。成形複合物４３４は、セラミック又はシリカのような充填剤を更に含むことができる。本明細書の他の場所に説明した薄膜３３２のいかなる組成物も、当業技術で通常使用されるこれらの成形複合物に対して良好な接着性を有することになる。例えば、メチレンジアミン硬化剤を用いるエポキシは、ポリイミド、パリレン、及びアルミナに対して良好な接着性を有することが公知である。このシステムに対する強靭性は、長鎖脂肪族シリコーン官能化エポキシのようなエラストマーの追加によってもたらされる。
【００２９】
成形作業１２５の適用に続き、ＷＢ−ＭＭＡＰ方法１００は、半田ボール付加及びリフロー作業１３０に進む。図５に更に示すように、半田ボール５２８がＢＬＭパッド２２６に付加されて基板底部側面２２４へのボールグリッドアレイ（ＢＧＡ）相互接続が形成される。次に、半田ボール５２８は、リフローされて冷却される。ＷＢ−ＭＭＡＰ方法１００が完了すると、パッケージ個別化作業１３５は、パッケージ基板２１２（これは、この時点まで並行パッケージ処理のための連続サポートとして機能した）から別々の個々のパッケージユニットを形成する。パッケージ個別化作業１３５中に、切断部５４０が、成形複合物４３４とパッケージ基板２１２とを通して作られる。
【００３０】
すなわち、マイクロ電子ダイと成形複合物の間の薄膜層によるデバイスのパッケージ化を開示した。本発明を構造的形態及び方法論的作業に特有の語法で説明したが、特許請求の範囲で定められる本発明は、説明した特定の形態又は作業に必ずしも限定されないことは理解されるものとする。開示した特定の形態又は作業は、本発明を限定するのではなく例示するための特許請求する本発明の特に優美な実施例として理解されるものとする。
【符号の説明】
【００３１】
１００  ワイヤボンディング成形マトリックスアレイパッケージ（ＷＢ−ＭＭＡＰ）方法
１０１  ダイ取付作業
１２５  成形作業
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【外国語明細書】
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