(57)【要約】【課題】スイッチング時間を短縮し、スイッチ回路の安定動作を可能にする高周波スイッチ回路を提供する。【解決手段】高周波スイッチ回路であって、送信用ＦＥＴ１０１ａ（第１スイッチ素子）と、シャント用ＦＥＴ１０４ａ（第２スイッチ素子）と、送信用ＦＥＴ１０１ａの制御端子に接続される第１バイアス抵抗素子２０１ａと、シャント用ＦＥＴ１０４ａの制御端子に接続される第２バイアス抵抗素子２０４ａと、制御信号出力端子５１０から出力される制御信号に応じて送信用ＦＥＴ１０１ａ及びシャント用ＦＥＴ１０４ａを制御する制御回路６１０とを備える。送信用ＦＥＴ１０１ａの制御端子の容量をＣ１、シャント用ＦＥＴ１０４ａの制御端子の容量をＣ２、第１バイアス抵抗素子２０１ａの抵抗値をＲｂ１、第２バイアス抵抗素子２０４ａの抵抗値をＲｂ２としたときに、Ｃ１＞Ｃ２、Ｒｂ１＜Ｒｂ２を満たす。【選択図】図１
2010233207.tif 000002
【特許請求の範囲】
【請求項１】
制御端子を有し、当該制御端子に入力される制御信号に応じてオン状態とオフ状態を切り替える第１スイッチ素子と、
制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第２スイッチ素子と、
一方の端部が前記第１スイッチ素子の制御端子に接続される第１バイアス抵抗素子と、
一方の端部が前記第２スイッチ素子の制御端子に接続される第２バイアス抵抗素子と、
前記第１バイアス抵抗素子の他方の端部と前記第２バイアス抵抗素子の他方の端部とに接続される制御信号出力端子を有し、当該制御信号出力端子から出力される前記制御信号に応じて前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御回路とを備え、
前記第１スイッチ素子の制御端子の容量をＣ１、前記第２スイッチ素子の制御端子の容量をＣ２、前記第１バイアス抵抗素子の抵抗値をＲｂ１、前記第２バイアス抵抗素子の抵抗値をＲｂ２とした場合に、
Ｃ１＞Ｃ２、かつ、Ｒｂ１＜Ｒｂ２を満たす
高周波スイッチ回路。
【請求項２】
前記第１スイッチ素子及び第２スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子と前記第２スイッチ素子の各制御端子はゲート端子であり、
前記第１スイッチ素子を構成する電界効果トランジスタのゲート幅をＷ１とし、
前記第２スイッチ素子を構成する電界効果トランジスタのゲート幅をＷ２とした場合に、
Ｗ１＞Ｗ２である
請求項１に記載の高周波スイッチ回路。
【請求項３】
前記第１スイッチ素子と前記第２スイッチ素子は、前記制御信号に対して、共にオン状態又は共にオフ状態である
請求項１又は請求項２に記載の高周波スイッチ回路。
【請求項４】
前記Ｃ１を前記第１スイッチ素子の制御端子と接地との間の容量とし、
前記Ｃ２を前記第２スイッチ素子の制御端子と接地との間の容量とする
請求項１〜請求項３のいずれか１項に記載の高周波スイッチ回路。
【請求項５】
制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第３スイッチ素子と、
制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第４スイッチ素子と、
一方の端部が前記第３スイッチ素子の制御端子に接続される第３バイアス抵抗素子と、
一方の端部が前記第４スイッチ素子の制御端子に接続される第４バイアス抵抗素子とを備え、
前記第３バイアス抵抗素子の他方の端部と前記第４バイアス抵抗素子の他方の端部とは前記制御信号出力端子と接続され、
前記第３スイッチ素子は前記第１スイッチ素子と直列に接続され、前記第１スイッチ素子と前記第３スイッチ素子とで第１スイッチユニットを構成し、
前記第４スイッチ素子は前記第２スイッチ素子と直列に接続され、前記第２スイッチ素子と前記第４スイッチ素子とで第２スイッチユニットを構成し、
前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子の各制御端子の容量の総和をＣｔ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子の各制御端子の容量の総和をＣｔ２とし、
前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子に接続された前記第１バイアス抵抗素子と前記第３バイアス抵抗素子との並列抵抗値をＲｐ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子に接続された前記第２バイアス抵抗素子と前記第４バイアス抵抗素子との並列抵抗値をＲｐ２とした場合に、
Ｃｔ１＞Ｃｔ２、かつ、Ｒｐ１＜Ｒｐ２を満たす
請求項１に記載の高周波スイッチ回路。
【請求項６】
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び第４スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子の各制御端子はゲート端子であり、
前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子の各電界効果トランジスタのゲート幅の総和をＷｔ１とし、
前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子の各電界効果トランジスタのゲート幅の総和をＷｔ２とした場合に、
Ｗｔ１＞Ｗｔ２である
請求項５に記載の高周波スイッチ回路。
【請求項７】
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子は、前記制御信号に対して、共にオン状態又は共にオフ状態である
請求項５又は請求項６に記載の高周波スイッチ回路。
【請求項８】
前記Ｃｔ１は、前記第１スイッチ素子の制御端子と接地との間の容量と、前記第３スイッチ素子の制御端子と接地との間の容量とに基づいて算出され、
前記Ｃｔ２は、前記第２スイッチ素子の制御端子と接地との間の容量と、前記第４スイッチ素子の制御端子と接地との間の容量とに基づいて算出される
請求項５〜請求項７のいずれか１項に記載の高周波スイッチ回路。
【請求項９】
制御端子を有し、当該制御端子に入力される制御信号に応じてオン状態とオフ状態を切り替える第１スイッチ素子と、
制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第２スイッチ素子と、
一方の端部が前記第１スイッチ素子の制御端子に接続される第１バイアス抵抗素子と、
一方の端部が前記第２スイッチ素子の制御端子に接続される第２バイアス抵抗素子と、
前記第１バイアス抵抗素子の他方の端部と前記第２バイアス抵抗素子の他方の端部の少なくともいずれか一方に接続される高周波減衰素子と、
前記高周波減衰素子の入力端子に接続される制御信号出力端子を有し、当該制御信号出力端子から出力される前記制御信号に応じて前記第１スイッチ素子及び前記第２スイッチ素子のオン状態とオフ状態を制御する制御回路と
を備える高周波スイッチ回路。
【請求項１０】
前記高周波減衰素子が、抵抗素子である
請求項９に記載の高周波スイッチ回路。
【請求項１１】
さらに、コンデンサを備え、
前記コンデンサの一端部は、前記高周波減衰素子を構成する前記抵抗素子の出力端子に接続され、
前記コンデンサの他端部は、接地される
請求項１０に記載の高周波スイッチ回路。
【請求項１２】
さらに、コンデンサを備え、
前記コンデンサの一端部は、前記高周波減衰素子を構成する前記抵抗素子の入力端子に接続され、
前記コンデンサの他端部は、接地される
請求項１０に記載の高周波スイッチ回路。
【請求項１３】
前記高周波減衰素子を構成する前記抵抗素子を複数個備え、
前記第１バイアス抵抗素子の他方の端部に接続された第１抵抗素子と、
前記第２バイアス抵抗素子の他方の端部に接続された第２抵抗素子とを有し、
前記第１抵抗素子の抵抗値が、前記第２抵抗素子の抵抗値と異なる
請求項１０に記載の高周波スイッチ回路。
【請求項１４】
前記第１抵抗素子の出力端子に接続された負荷の時定数をτ１、前記第２抵抗素子の出力端子に接続された負荷の時定数をτ２とし、
前記第１抵抗素子の抵抗値をＲｄ１、前記第２抵抗素子の抵抗値をＲｄ２とした場合、
τ１＞τ２、かつ、Ｒｄ１＜Ｒｄ２を満たす
請求項１３に記載の高周波スイッチ回路。
【請求項１５】
前記高周波減衰素子を構成する前記抵抗素子を複数個備え、前記第１バイアス抵抗素子の他方の端部に接続された第１抵抗素子と、前記第２バイアス抵抗素子の他方の端部に接続された第２抵抗素子とを有し、
前記第１スイッチ素子及び前記第２スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子と前記第２スイッチ素子の各制御端子はゲート端子であり、
前記第１スイッチ素子を構成する電界効果トランジスタのゲート幅をＷ１、前記第２スイッチ素子を構成する電界トランジスタのゲート幅をＷ２とし、
前記第１バイアス抵抗素子の抵抗値をＲｂ１、前記第２バイアス抵抗素子の抵抗値をＲｂ２とし、
前記第１抵抗素子の抵抗値をＲｄ１、前記第２抵抗素子の抵抗値をＲｄ２とした場合に、
Ｗ１＞Ｗ２、かつ、Ｒｂ１＋Ｒｄ１＜Ｒｂ２＋Ｒｄ２を満たす
請求項１０に記載の高周波スイッチ回路。
【請求項１６】
制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第３スイッチ素子と、
制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第４スイッチ素子と、
一方の端部が前記第３スイッチ素子の制御端子に接続される第３バイアス抵抗素子と、
一方の端部が前記第４スイッチ素子の制御端子に接続される第４バイアス抵抗素子とを備え、
前記第３バイアス抵抗素子の他方の端部と前記第４バイアス抵抗素子の他方の端部とは前記制御信号出力端子と接続され、
前記第３スイッチ素子は前記第１スイッチ素子と直列に接続され、前記第１スイッチ素子と前記第３スイッチ素子とで第１スイッチユニットを構成し、
前記第４スイッチ素子は前記第２スイッチ素子と直列に接続され、前記第２スイッチ素子と前記第４スイッチ素子とで第２スイッチユニットを構成し、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子の各制御端子はゲート端子であり、
前記高周波減衰素子を構成する前記抵抗素子を複数個備え、前記第１バイアス抵抗素子の他方の端部に接続された第１抵抗素子と、前記第２バイアス抵抗素子の他方の端部に接続された第２抵抗素子とを有し、
前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３のスイッチの各電界効果トランジスタのゲート幅の総和をＷｔ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４のスイッチの各電界効果トランジスタのゲート幅の総和をＷｔ２とし、
前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子に接続された前記第１バイアス抵抗素子と前記第３バイアス抵抗素子との並列抵抗値をＲｐ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子に接続された前記第２バイアス抵抗素子と前記第４バイアス抵抗素子との並列抵抗値をＲｐ２とし、
前記第１抵抗素子の抵抗値をＲｄ１、前記第２抵抗素子の抵抗値をＲｄ２とした場合に、
Ｗｔ１＞Ｗｔ２、かつ、Ｒｐ１＋Ｒｄ１＜Ｒｐ２＋Ｒｄ２を満たす
請求項１０に記載の高周波スイッチ回路。
【請求項１７】
少なくとも一つの送信端子と、少なくとも一つの受信端子と、少なくとも一つのアンテナ端子を有し、前記送信端子と前記アンテナ端子との間に、少なくとも一つの電界効果トランジスタからなる送信経路用スイッチ素子を有し、前記受信端子と前記アンテナ端子との間に、少なくとも一つの電界効果トランジスタからなる受信経路用スイッチ素子を有し、前記送信端子と接地間、もしくは前記受信端子と接地間、もしくは前記アンテナ端子と接地間に少なくとも一つの電界効果トランジスタからなるシャント経路用スイッチ素子を有するスイッチ素子部と、
一方の端部が前記送信経路用スイッチ素子の制御端子に接続される第１バイアス抵抗素子と、
一方の端部が前記シャント経路用スイッチ素子の制御端子に接続される第２バイアス抵抗素子と、
一方の端部が前記受信経路用スイッチ素子の制御端子に接続される第３バイアス抵抗素子と、
前記第１バイアス抵抗素子の他方の端部に接続される第１抵抗素子と、
前記第２バイアス抵抗素子の他方の端部に接続される第２抵抗素子と、
前記第３バイアス抵抗素子の他方の端部に接続される第３抵抗素子と、
制御信号出力端子を有し、当該制御信号出力端子から出力される制御信号に応じて、前記送信経路用スイッチ素子、前記受信経路用スイッチ素子及び前記シャント経路用スイッチ素子のオン状態とオフ状態を切り替える制御回路とを備え、
前記第１バイアス抵抗素子の並列抵抗値をＲｐ（ＴＸ）、前記第２バイアス抵抗素子の並列抵抗値をＲｐ（ＳＮＴ）、前記第３バイアス抵抗素子の並列抵抗値をＲｐ（ＲＸ）とし、
前記第１抵抗素子の抵抗値をＲｄ（ＴＸ）、前記第２抵抗素子の抵抗値をＲｄ（ＳＮＴ）、前記第３抵抗素子の抵抗値をＲｄ（ＲＸ）とした場合に、
Ｒｐ（ＴＸ）＋Ｒｄ（ＴＸ）＜Ｒｐ（ＲＸ）＋Ｒｄ（ＲＸ）、又は、
Ｒｐ（ＴＸ）＋Ｒｄ（ＴＸ）＜Ｒｐ（ＳＮＴ）＋Ｒｄ（ＳＮＴ）を満たす
高周波スイッチ回路。
【請求項１８】
前記制御回路は、さらに、コンデンサを備え、
前記コンデンサの一端部は、前記制御信号出力端子と接続されており、
前記コンデンサの他端部は、接地される
請求項１〜１７のいずれか１項に記載の高周波スイッチ回路。
【請求項１９】
請求項１〜１８のいずれか１項に記載の高周波スイッチ回路を半導体基板上に集積化した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波のスイッチ回路における切り替え時間の改善方法に係り、その高周波スイッチ回路及び半導体装置に関するものである。
【背景技術】
【０００２】
近年、移動体通信機器の高機能化、高速化に伴い、無線通信時の伝送容量を拡大する次世代通信システムが提案されている。このような次世代通信システムにおいては、使用周波数帯の高周波化、並びに高周波信号の高速な切り替えが強く要望されており、化合物半導体素子を用いた高周波半導体スイッチ素子が用いられている。しかしながら、従来の高周波半導体スイッチ素子では、信号経路の切り替えに数マイクロ秒の時間を要するため、次世代の通信システムには対応できないという短所を有している。そこで、制御回路の出力側にバッファを用いる技術が提案されている（特許文献１）。
【０００３】
以下、図８を参照しながら、特許文献１に示されているスイッチング時間を改善する方法について説明する。
【０００４】
図８に示す半導体スイッチ回路は、スイッチ回路３８と、外部入力信号に基づいてスイッチ回路３８を制御する制御回路３７とを備える。スイッチ回路３８は、第１のスイッチ用電界効果トランジスタ（以下、「電界効果トランジスタ」は「ＦＥＴ」と記載する）９と、第２のスイッチ用ＦＥＴ１０と、第３のスイッチ用ＦＥＴ１１と、第４のスイッチ用ＦＥＴ１２とを備える。制御回路３７は、インバータ用ＦＥＴ６を有するインバータ回路２８と、第１のバッファ用ＦＥＴ７及び第２のバッファ用ＦＥＴ８を有するバッファ回路３１と、インバータ２９、３０と、バッファ３２とを備える。なお、スイッチ回路の各ＦＥＴのゲートには、同じ抵抗値のゲートバイアス抵抗１４、１５、１６、１７が接続されている。
【０００５】
図８において、外部制御端子２にＨｉｇｈの制御信号を印加することにより、インバータ用ＦＥＴ６及び第２のバッファ用ＦＥＴ８がオンに、第１のバッファ用ＦＥＴ７はオフとなり、第１のスイッチ用ＦＥＴ９及び第４のスイッチ用ＦＥＴ１２のゲートが接地電位になるため、第１のスイッチ用ＦＥＴ９及び第４のスイッチ用ＦＥＴ１２はオフとなる。このとき、バッファ３２の出力がＨｉｇｈになるため、第２のスイッチ用ＦＥＴ１０及び第３のスイッチ用ＦＥＴ１１はオンとなる。
【０００６】
また、外部制御端子２にＬｏｗの制御信号を印加することにより、インバータ用ＦＥＴ６及び第２のバッファ用ＦＥＴ８がオフに、第１のバッファ用ＦＥＴ７はオンとなり、第１のスイッチ用ＦＥＴ９及び第４のスイッチ用ＦＥＴ１２はオンとなる。このとき、バッファ３２の出力がＬｏｗになるため、第２のスイッチ用ＦＥＴ１０及び第３のスイッチ用ＦＥＴ１１はオフとなる。
【０００７】
バッファ回路３１を用いず、インバータ回路２８のみでスイッチ回路３８を動作させた場合には、第１のスイッチ用ＦＥＴ９のゲート容量（Ｃｇとする）とインバータ回路２８の負荷抵抗１３（Ｒｄとする）との時定数（Ｃｇ×Ｒｄ）によりスイッチング時間が遅くなる。しかし、図８に示すように、バッファ回路３１を追加することにより時定数が小さくなるため、スイッチング時間が短縮される。
【０００８】
以上のような構成により、スイッチング速度の改善を図ることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２８３２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、高周波信号の経路を切り替えるためにオフ状態のＦＥＴをオン状態にするには、ＦＥＴのゲート容量を充電する必要があるが、ゲート容量の充電に必要な時間はゲートバイアス抵抗とゲート容量の時定数により決定される。
【００１１】
トランスファ経路とシャント経路を有する高周波スイッチ回路では、通常、トランスファ経路に挿入されるＦＥＴのサイズは、シャント経路に挿入されるＦＥＴのサイズの数倍程度の大きさとしている。すなわち、トランスファ経路用ＦＥＴのゲート幅はシャント経路用ＦＥＴのゲート幅よりも大きい。逆に、シャント経路用ＦＥＴのゲート幅は、トランスファ経路用のゲート幅よりも小さい。このため、トランスファ経路がオン状態になるまでの時定数は、シャント経路がオン状態になるまでの時定数よりも数倍大きくなる。逆に、シャント経路がオン状態になるまでの時定数は、トランスファ経路がオン状態になるまでの時定数よりも小さくなる。
【００１２】
図９Ａに示すように、図８の従来の構成においては、トランスファ経路用ＦＥＴである第１のスイッチ用ＦＥＴ９とシャント経路用ＦＥＴである第４のスイッチ用ＦＥＴ１２のゲートは同時にＨｉｇｈ状態になるが、上述のように、第４のスイッチ用ＦＥＴ１２のゲート幅は第１のスイッチ用ＦＥＴ９のゲート幅よりも小さくしているために、第４のスイッチ用ＦＥＴ１２の方が時定数は小さい。従って、第４のスイッチ用ＦＥＴ１２の方が第１のスイッチ用ＦＥＴ９よりもオン状態に移行するまでの時間が短い。
【００１３】
このため、第１のスイッチ用ＦＥＴ９と第４のスイッチ用ＦＥＴ１２がともにオン状態になる場合の方が、第１のスイッチ用ＦＥＴ９のみがオン状態になる場合よりも、スイッチ回路３８におけるＡ点の共通電位の上昇が早くなる。
【００１４】
共通電位の上昇は、第１のスイッチ用ＦＥＴ９のゲート−ソース間電圧、もしくはゲート−ドレイン間電圧が上昇することを妨げ、第１のスイッチ用ＦＥＴ９がオンするまでの時間を遅延させるため、第１のスイッチ用ＦＥＴ９を通過する高周波信号のスイッチング時間を遅延させることにつながる。
【００１５】
ここで、ＲＦ信号端子４から高周波信号を入力し、ＲＦ信号端子３へ信号を伝達する場合、制御信号入力から高周波信号出力が９０％に達するまでの時間をスイッチ回路のスイッチング時間と定義すると、図９Ｂに示すように、第１のスイッチ用ＦＥＴ９と第４のスイッチ用ＦＥＴ１２がともにオンする場合のスイッチング時間Ｔｒ１は、第１のスイッチ用ＦＥＴ９のみがオンする場合のスイッチング時間Ｔｒ０よりも長くなる。
【００１６】
このように、従来の構成では、同時にオン状態になるＦＥＴの時定数が異なるために、高周波信号のスイッチング時間が遅延するという問題がある。
【００１７】
また、従来の構成においては、大電力の信号入力時に、高周波信号が制御信号線４０〜４３と高周波的に結合することにより、制御回路の出力端子から高周波信号が制御回路内に入力される結果、第１のバッファ用ＦＥＴ７及び第２のバッファ用ＦＥＴ８が異常動作を起こし、制御回路出力が不安定になり、スイッチ回路が正常に動作しなくなるという問題もある。
【００１８】
本発明は、前記従来技術の問題を解決するものであり、スイッチング時間を短縮し、また、スイッチ回路の安定動作を可能にする高周波スイッチ回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記問題を解決するために、本発明に係る第１の高周波スイッチ回路の一態様は、制御端子を有し、当該制御端子に入力される制御信号に応じてオン状態とオフ状態を切り替える第１スイッチ素子と、制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第２スイッチ素子と、一方の端部が前記第１スイッチ素子の制御端子に接続される第１バイアス抵抗素子と、一方の端部が前記第２スイッチ素子の制御端子に接続される第２バイアス抵抗素子と、前記第１バイアス抵抗素子の他方の端部と前記第２バイアス抵抗素子の他方の端部とに接続される制御信号出力端子を有し、当該制御信号出力端子から出力される前記制御信号に応じて前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御回路とを備え、前記第１スイッチ素子の制御端子の容量をＣ１、前記第２スイッチ素子の制御端子の容量をＣ２、前記第１バイアス抵抗素子の抵抗値をＲｂ１、前記第２バイアス抵抗素子の抵抗値をＲｂ２とした場合に、Ｃ１＞Ｃ２、かつ、Ｒｂ１＜Ｒｂ２を満たすものである。
【００２０】
さらに、本発明に係る第１の高周波スイッチ回路の一態様において、前記第１スイッチ素子及び第２スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子と前記第２スイッチ素子の各制御端子はゲート端子であり、前記第１スイッチ素子を構成する電界効果トランジスタのゲート幅をＷ１とし、前記第２スイッチ素子を構成する電界効果トランジスタのゲート幅をＷ２とした場合に、Ｗ１＞Ｗ２であることが好ましい。
【００２１】
さらに、本発明に係る第１の高周波スイッチ回路の一態様において、前記第１スイッチ素子と前記第２スイッチ素子は、前記制御信号に対して、共にオン状態又は共にオフ状態であることが好ましい。
【００２２】
さらに、本発明に係る第１の高周波スイッチ回路の一態様において、前記Ｃ１を前記第１スイッチ素子の制御端子と接地との間の容量とし、前記Ｃ２を前記第２スイッチ素子の制御端子と接地との間の容量とすることが好ましい。
【００２３】
また、本発明に係る第２の高周波スイッチ回路の一態様は、本発明に係る第１の高周波スイッチ回路の一態様において、制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第３スイッチ素子と、制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第４スイッチ素子と、一方の端部が前記第３スイッチ素子の制御端子に接続される第３バイアス抵抗素子と、一方の端部が前記第４スイッチ素子の制御端子に接続される第４バイアス抵抗素子とを備え、前記第３バイアス抵抗素子の他方の端部と前記第４バイアス抵抗素子の他方の端部とは前記制御信号出力端子と接続され、前記第３スイッチ素子は前記第１スイッチ素子と直列に接続され、前記第１スイッチ素子と前記第３スイッチ素子とで第１スイッチユニットを構成し、前記第４スイッチ素子は前記第２スイッチ素子と直列に接続され、前記第２スイッチ素子と前記第４スイッチ素子とで第２スイッチユニットを構成し、前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子の各制御端子の容量の総和をＣｔ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子の各制御端子の容量の総和をＣｔ２とし、前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子に接続された前記第１バイアス抵抗素子と前記第３バイアス抵抗素子との並列抵抗値をＲｐ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子に接続された前記第２バイアス抵抗素子と前記第４バイアス抵抗素子との並列抵抗値をＲｐ２とした場合に、Ｃｔ１＞Ｃｔ２、かつ、Ｒｐ１＜Ｒｐ２を満たすものである。
【００２４】
さらに、本発明に係る第２の高周波スイッチ回路の一態様において、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び第４スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子の各制御端子はゲート端子であり、前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子の各電界効果トランジスタのゲート幅の総和をＷｔ１とし、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子の各電界効果トランジスタのゲート幅の総和をＷｔ２とした場合に、Ｗｔ１＞Ｗｔ２であることが好ましい。
【００２５】
さらに、本発明に係る第２の高周波スイッチ回路の一態様において、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子は、前記制御信号に対して、共にオン状態又は共にオフ状態であることが好ましい。
【００２６】
さらに、本発明に係る第２の高周波スイッチ回路の一態様において、前記Ｃｔ１は、前記第１スイッチ素子の制御端子と接地との間の容量と、前記第３スイッチ素子の制御端子と接地との間の容量とに基づいて算出され、前記Ｃｔ２は、前記第２スイッチ素子の制御端子と接地との間の容量と、前記第４スイッチ素子の制御端子と接地との間の容量とに基づいて算出されるものである。
【００２７】
また、本発明に係る第３の高周波スイッチ回路の一態様は、制御端子を有し、当該制御端子に入力される制御信号に応じてオン状態とオフ状態を切り替える第１スイッチ素子と、制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第２スイッチ素子と、一方の端部が前記第１スイッチ素子の制御端子に接続される第１バイアス抵抗素子と、一方の端部が前記第２スイッチ素子の制御端子に接続される第２バイアス抵抗素子と、前記第１バイアス抵抗素子の他方の端部と前記第２バイアス抵抗素子の他方の端部の少なくともいずれか一方に接続される高周波減衰素子と、前記高周波減衰素子の入力端子に接続される制御信号出力端子を有し、当該制御信号出力端子から出力される前記制御信号に応じて前記第１スイッチ素子及び前記第２スイッチ素子のオン状態とオフ状態を制御する制御回路とを備えるものである。
【００２８】
さらに、本発明に係る第３の高周波スイッチ回路の一態様において、前記高周波減衰素子が、抵抗素子であることが好ましい。
【００２９】
さらに、本発明に係る第３の高周波スイッチ回路の一態様において、コンデンサを備え、前記コンデンサの一端部は、前記高周波減衰素子を構成する前記抵抗素子の出力端子に接続され、前記コンデンサの他端部は、接地されることが好ましい。
【００３０】
また、本発明に係る第３の高周波スイッチ回路の一態様において、コンデンサを備え、前記コンデンサの一端部は、前記高周波減衰素子を構成する前記抵抗素子の入力端子に接続され、前記コンデンサの他端部は、接地されることが好ましい。
【００３１】
さらに、本発明に係る第３の高周波スイッチ回路の一態様において、前記高周波減衰素子を構成する前記抵抗素子を複数個備え、前記第１バイアス抵抗素子の他方の端部に接続された第１抵抗素子と、前記第２バイアス抵抗素子の他方の端部に接続された第２抵抗素子とを有し、前記第１抵抗素子の抵抗値が、前記第２抵抗素子の抵抗値と異なることが好ましい。
【００３２】
さらに、本発明に係る第３の高周波スイッチ回路の一態様において、前記第１抵抗素子の出力端子に接続された負荷の時定数をτ１、前記第２抵抗素子の出力端子に接続された負荷の時定数をτ２とし、前記第１抵抗素子の抵抗値をＲｄ１、前記第２抵抗素子の抵抗値をＲｄ２とした場合、τ１＞τ２、かつ、Ｒｄ１＜Ｒｄ２を満たすことが好ましい。
【００３３】
さらに、本発明に係る第３の高周波スイッチ回路の一態様において、前記高周波減衰素子を構成する前記抵抗素子を複数個備え、前記第１バイアス抵抗素子の他方の端部に接続された第１抵抗素子と、前記第２バイアス抵抗素子の他方の端部に接続された第２抵抗素子とを有し、前記第１スイッチ素子及び前記第２スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子と前記第２スイッチ素子の各制御端子はゲート端子であり、前記第１スイッチ素子を構成する電界効果トランジスタのゲート幅をＷ１、前記第２スイッチ素子を構成する電界トランジスタのゲート幅をＷ２とし、前記第１バイアス抵抗素子の抵抗値をＲｂ１、前記第２バイアス抵抗素子の抵抗値をＲｂ２とし、前記第１抵抗素子の抵抗値をＲｄ１、前記第２抵抗素子の抵抗値をＲｄ２とした場合に、Ｗ１＞Ｗ２、かつ、Ｒｂ１＋Ｒｄ１＜Ｒｂ２＋Ｒｄ２を満たすことが好ましい。
【００３４】
さらに、本発明に係る第３の高周波スイッチ回路の一態様は、制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第３スイッチ素子と、制御端子を有し、当該制御端子に入力される前記制御信号に応じてオン状態とオフ状態を切り替える第４スイッチ素子と、一方の端部が前記第３スイッチ素子の制御端子に接続される第３バイアス抵抗素子と、一方の端部が前記第４スイッチ素子の制御端子に接続される第４バイアス抵抗素子とを備え、前記第３バイアス抵抗素子の他方の端部と前記第４バイアス抵抗素子の他方の端部とは前記制御信号出力端子と接続され、前記第３スイッチ素子は前記第１スイッチ素子と直列に接続され、前記第１スイッチ素子と前記第３スイッチ素子とで第１スイッチユニットを構成し、前記第４スイッチ素子は前記第２スイッチ素子と直列に接続され、前記第２スイッチ素子と前記第４スイッチ素子とで第２スイッチユニットを構成し、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子が電界効果トランジスタで構成され、前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子の各制御端子はゲート端子であり、前記高周波減衰素子を構成する前記抵抗素子を複数個備え、前記第１バイアス抵抗素子の他方の端部に接続された第１抵抗素子と、前記第２バイアス抵抗素子の他方の端部に接続された第２抵抗素子とを有し、前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３のスイッチの各電界効果トランジスタのゲート幅の総和をＷｔ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４のスイッチの各電界効果トランジスタのゲート幅の総和をＷｔ２とし、前記第１スイッチユニットを構成する前記第１スイッチ素子及び前記第３スイッチ素子に接続された前記第１バイアス抵抗素子と前記第３バイアス抵抗素子との並列抵抗値をＲｐ１、前記第２スイッチユニットを構成する前記第２スイッチ素子及び前記第４スイッチ素子に接続された前記第２バイアス抵抗素子と前記第４バイアス抵抗素子との並列抵抗値をＲｐ２とし、前記第１抵抗素子の抵抗値をＲｄ１、前記第２抵抗素子の抵抗値をＲｄ２とした場合に、Ｗｔ１＞Ｗｔ２、かつ、Ｒｐ１＋Ｒｄ１＜Ｒｐ２＋Ｒｄ２を満たすことが好ましい。
【００３５】
また、本発明に係る第４の高周波スイッチ回路の一態様は、少なくとも一つの送信端子と、少なくとも一つの受信端子と、少なくとも一つのアンテナ端子を有し、前記送信端子と前記アンテナ端子との間に、少なくとも一つの電界効果トランジスタからなる送信経路用スイッチ素子を有し、前記受信端子と前記アンテナ端子との間に、少なくとも一つの電界効果トランジスタからなる受信経路用スイッチ素子を有し、前記送信端子と接地間、もしくは前記受信端子と接地間、もしくは前記アンテナ端子と接地間に少なくとも一つの電界効果トランジスタからなるシャント経路用スイッチ素子を有するスイッチ素子部と、一方の端部が前記送信経路用スイッチ素子の制御端子に接続される第１バイアス抵抗素子と、一方の端部が前記シャント経路用スイッチ素子の制御端子に接続される第２バイアス抵抗素子と、一方の端部が前記受信経路用スイッチ素子の制御端子に接続される第３バイアス抵抗素子と、前記第１バイアス抵抗素子の他方の端部に接続される第１抵抗素子と、前記第２バイアス抵抗素子の他方の端部に接続される第２抵抗素子と、前記第３バイアス抵抗素子の他方の端部に接続される第３抵抗素子と、制御信号出力端子を有し、当該制御信号出力端子から出力される制御信号に応じて、前記送信経路用スイッチ素子、前記受信経路用スイッチ素子及び前記シャント経路用スイッチ素子のオン状態とオフ状態を切り替える制御回路とを備え、前記第１バイアス抵抗素子の並列抵抗値をＲｐ（ＴＸ）、前記第２バイアス抵抗素子の並列抵抗値をＲｐ（ＳＮＴ）、前記第３バイアス抵抗素子の並列抵抗値をＲｐ（ＲＸ）とし、前記第１抵抗素子の抵抗値をＲｄ（ＴＸ）、前記第２抵抗素子の抵抗値をＲｄ（ＳＮＴ）、前記第３抵抗素子の抵抗値をＲｄ（ＲＸ）とした場合に、Ｒｐ（ＴＸ）＋Ｒｄ（ＴＸ）＜Ｒｐ（ＲＸ）＋Ｒｄ（ＲＸ）、又は、Ｒｐ（ＴＸ）＋Ｒｄ（ＴＸ）＜Ｒｐ（ＳＮＴ）＋Ｒｄ（ＳＮＴ）を満たすものである。
【００３６】
さらに、本発明に係る第１〜第４の高周波スイッチ回路の一態様において、前記制御回路は、コンデンサを備え、前記コンデンサの一端部は、前記制御信号出力端子と接続されており、前記コンデンサの他端部は、接地されることが好ましい。
【００３７】
また、本発明に係る第１の半導体装置の一態様は、本発明に係る第１〜第４の高周波スイッチ回路を半導体基板上に集積化したものである。
【発明の効果】
【００３８】
本発明に係る高周波スイッチ回路及び半導体装置によれば、スイッチング速度の向上を図ることができ、また制御回路の安定動作も得ることができる。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の第１の実施形態における高周波スイッチ回路の等価回路を示す図である。
【図２Ａ】図２Ａは、本発明の第１の実施形態における高周波スイッチ回路のＢ点の電位変化を示す図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施形態における高周波スイッチ回路のスイッチング時間の比較を示す図である。
【図３】図３は、本発明の第２の実施形態における高周波スイッチ回路の等価回路を示す図である。
【図４】図４は、本発明の第３の実施形態における高周波スイッチ回路の等価回路を示す図である。
【図５】図５は、本発明の第４の実施形態における高周波スイッチ回路の等価回路を示す図である。
【図６】図６は、本発明の第５の実施形態における高周波スイッチ回路の等価回路を示す図である。
【図７】図７は、本発明の第６の実施形態における高周波スイッチ回路の等価回路を示す図である。
【図８】図８は、従来の高周波スイッチ回路の等価回路を示す図である。
【図９Ａ】図９Ａは、従来の高周波スイッチ回路のＡ点の電位変化を示す図である。
【図９Ｂ】図９Ｂは、従来の高周波スイッチ回路のスイッチング時間の比較を示す図である。
【発明を実施するための形態】
【００４０】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００４１】
（第１の実施形態）
まず、本発明の第１の実施形態に係る高周波スイッチ回路について図１を用いて説明する。図１は、本発明の第１の実施形態に係る高周波スイッチ回路の等価回路を示す図であり、２つの高周波信号経路を切り替えるＳＰＤＴ（Single Pole Double Throw）スイッチと呼ばれるスイッチ回路である。
【００４２】
図１に示すように、本発明の第１の実施形態に係る高周波スイッチ回路は、複数のスイッチ素子を有するスイッチ素子部６０１と、これらのスイッチ素子を制御する制御回路６１０とを備える。
【００４３】
スイッチ素子部６０１は、送信経路用ＦＥＴである送信用ＦＥＴ１０１ａ、受信経路用ＦＥＴである受信用ＦＥＴ１０２ａ、シャント経路用ＦＥＴであるシャント用ＦＥＴ１０３ａ及びシャント用ＦＥＴ１０４ａと、バイアス抵抗素子２０１ａ、２０２ａ、２０３ａ、２０４ａと、抵抗素子２２１ａ、２２２ａ、２２３ａ、２２４ａとから構成され、高周波信号端子である送信端子７０１と高周波信号端子であるアンテナ端子７０３との間、もしくは、高周波信号端子である受信端子７０２とアンテナ端子７０３との間の経路を切り替える機能を有する。各ＦＥＴは、制御端子であるゲート端子と、入力端子であるドレイン端子と、出力端子であるソース端子とを有し、ゲート端子に入力される制御信号によって入力端子と出力端子との間を流れる電流が制御され、オン状態とオフ状態とが切り替えられる。
【００４４】
スイッチ素子部６０１の送信用ＦＥＴ１０１ａは、送信端子７０１とアンテナ端子７０３との間に配置されている。送信用ＦＥＴ１０１ａの入力端子及び出力端子のそれぞれは、ＤＣカットコンデンサ３１１、３１３を介して送信端子７０１とアンテナ端子７０３に接続されている。
【００４５】
受信用ＦＥＴ１０２ａは、受信端子７０２とアンテナ端子７０３との間に配置されている。受信用ＦＥＴ１０２ａの入力端子及び出力端子のそれぞれは、ＤＣカットコンデンサ３１２、３１３を介して受信端子７０２とアンテナ端子７０３に接続されている。
【００４６】
シャント用ＦＥＴ１０３ａは、送信端子７０１と接地電位間に配置されている。シャント用ＦＥＴ１０３ａの入力端子及び出力端子のそれぞれは、ＤＣカットコンデンサ３１１、３２１を介して送信端子７０１と接地電極に接続される等によって接地されている。
【００４７】
シャント用ＦＥＴ１０４ａは、受信端子７０２と接地電位間に配置されている。シャント用ＦＥＴ１０４ａの入力端子及び出力端子のそれぞれは、ＤＣカットコンデンサ３１２、３２２を介して受信端子７０２と接地電極に接続される等によって接地されている。
【００４８】
さらに、送信用ＦＥＴ１０１ａとシャント用ＦＥＴ１０４ａのゲート端子はそれぞれバイアス抵抗素子２０１ａとバイアス抵抗素子２０４ａの各第１の端子（一方の端部）と接続されており、各バイアス抵抗素子の第２の端子（他方の端部）は、制御信号線８０１と制御信号線８０４を経由して、制御回路６１０の第１の制御信号出力端子５１０に接続されている。
【００４９】
また、受信用ＦＥＴ１０２ａとシャント用ＦＥＴ１０３ａのゲート端子はそれぞれバイアス抵抗素子２０２ａとバイアス抵抗素子２０３ａの各第１の端子（一方の端部）と接続されており、各バイアス抵抗素子の第２の端子（他方の端部）は、制御信号線８０２と制御信号線８０３を経由して、制御回路６１０の第２の制御信号出力端子５１１に接続されている。
【００５０】
なお、各ＦＥＴ１０１ａ〜１０４ａのドレイン−ソース電圧は、オン状態のＦＥＴからオフ状態のＦＥＴに流れるリーク電流により決定され、決定された電圧は、各ＦＥＴ１０１ａ〜１０４ａのドレイン−ソース間に並列に接続された抵抗素子２２１ａ〜２２４ａにより、全ＦＥＴ間で端子電圧が共通になるように構成されている。
【００５１】
このように構成された高周波スイッチ回路において、例えば、送信端子７０１とアンテナ端子７０３間を接続するには、送信用ＦＥＴ１０１ａをオン状態に、シャント用ＦＥＴ１０３ａをオフ状態にすればよい。このとき、送信端子７０１と受信端子７０２間のアイソレーションを確保するために、受信用ＦＥＴ１０２ａをオフ状態に、シャント用ＦＥＴ１０４ａをオン状態にすることが好ましい。
【００５２】
制御回路６１０は、インバータ４０１、４０２、４０３と、バッファ用ＦＥＴ１１１ａ、１１１ｂ、１１２ａ、１１２ｂとから構成され、スイッチ素子部６０１を構成する各ＦＥＴを制御する機能を有する。制御回路６１０は、バッファ用ＦＥＴ１１１ａ、１１２ａのそれぞれに接続される各電源端子５２０からの電源電圧Ｖｄｄにより駆動され、制御信号入力端子５０１から入力された入力制御信号に応じた出力制御信号を第１の制御信号出力端子５１０及び第２の制御信号出力端子５１１から出力する。この第１の制御信号出力端子５１０及び第２の制御信号出力端子５１１からの出力制御信号の電圧によって、スイッチ素子部６０１の各ＦＥＴのオン状態とオフ状態とが切り替えられる。
【００５３】
以上のように構成された高周波スイッチ回路において、送信用ＦＥＴ１０１ａとシャント用ＦＥＴ１０４ａは、制御回路６１０への入力信号に対応して第１の制御信号出力端子５１０から出力される制御信号によって、共にオン状態又は共にオフ状態となる。つまり、送信用ＦＥＴ１０１ａとシャント用ＦＥＴ１０４ａはオン状態又はオフ状態のいずれかの状態を共有する。同様に、受信用ＦＥＴ１０２ａとシャント用ＦＥＴ１０３ａは、制御回路６１０への入力信号に対応して第２の制御信号出力端子５１１から出力される制御信号によって、共にオン状態又は共にオフ状態となる。受信用ＦＥＴ１０２ａとシャント用ＦＥＴ１０３ａはオン状態又はオフ状態のいずれかの状態を共有する。
【００５４】
ここで、スイッチ素子部６０１の各ＦＥＴのゲート幅は、通過する電力と高周波特性に応じて最適化されており、本発明の第１の実施形態に係る高周波スイッチ回路においては、送信用ＦＥＴ１０１ａのゲート幅Ｗ１ａは３０００μｍ、受信用ＦＥＴ１０２ａのゲート幅Ｗ２ａは１０００μｍ、シャント用ＦＥＴ１０３ａ、１０４ａのゲート幅Ｗ３ａ、Ｗ４ａはいずれも６００μｍに設定されている。従って、送信用ＦＥＴ１０１ａ、受信用ＦＥＴ１０２ａ、シャント用ＦＥＴ１０３ａ、１０４ａの各ＦＥＴのゲート容量（ｐＦ）をＣ１ａ、Ｃ２ａ、Ｃ３ａ、Ｃ４ａとすると、Ｃ１ａ〜Ｃ４ａの大小関係は、Ｃ１ａ＞Ｃ２ａ＞Ｃ３ａ＝Ｃ４ａとなる。
【００５５】
また、送信用ＦＥＴ１０１ａと受信用ＦＥＴ１０２ａの各ゲート端子に接続されるバイアス抵抗素子２０１ａ、２０２ａの抵抗値は５０ｋΩとし、シャント用ＦＥＴ１０３ａ、１０４ａの各ゲート端子に接続されるバイアス抵抗素子２０３ａ、２０４ａの抵抗値は２５０ｋΩとした。従って、バイアス抵抗素子２０１ａ、２０２ａ、２０３ａ、２０４ａの各抵抗値（Ω）をＲｂ１ａ、Ｒｂ２ａ、Ｒｂ３ａ、Ｒｂ４ａとすると、Ｒｂ１ａ〜Ｒｂ４ａの大小関係は、Ｒｂ１ａ＝Ｒｂ２ａ＜Ｒｂ３ａ＝Ｒｂ４ａとなる。
【００５６】
以上のように構成された本発明の第１の実施形態に係る高周波スイッチ回路について、以下その動作を説明する。
【００５７】
まず、制御信号入力端子５０１から入力される制御信号がＬｏｗであるとすると、制御回路６１０は、第１の制御信号出力端子５１０から０Ｖを出力し、第２の制御信号出力端子５１１から電源電圧であるＶｄｄを出力する。これにより、送信用ＦＥＴ１０１ａ及びシャント用ＦＥＴ１０４ａがオフ状態になり、受信用ＦＥＴ１０２ａ及びシャント用ＦＥＴ１０３ａがオン状態になる。
【００５８】
次に、制御信号入力端子５０１から入力される論理信号をＨｉｇｈにすると、第１の制御信号出力端子５１０の出力が０ＶからＶｄｄに変化し、第２の制御信号出力端子５１１の出力がＶｄｄから０Ｖに変化する。これにより、送信用ＦＥＴ１０１ａ及びシャント用ＦＥＴ１０４ａがオフ状態からオン状態になり、受信用ＦＥＴ１０２ａ及びシャント用ＦＥＴ１０３ａがオン状態からオフ状態になる。
【００５９】
図８に示す従来のスイッチ回路の構成では、スイッチ回路３８における各ＦＥＴのゲート端子に接続されるゲートバイアス抵抗１４〜１７は同一の抵抗値としていた。これに対し、本発明の第１の実施形態に係る高周波スイッチ回路では、上述のように、バイアス抵抗素子２０１ａ、２０２ａの抵抗値Ｒｂ１ａ、Ｒｂ２ａを５０ｋΩとし、バイアス抵抗素子２０３ａ、２０４ａの抵抗値Ｒｂ３ａ、Ｒｂ４ａを１００ｋΩとしている。また、上述のとおり、送信用ＦＥＴ１０１ａ、受信用ＦＥＴ１０２ａ、シャント用ＦＥＴ１０３ａ、１０４ａの各ゲート容量Ｃ１ａ〜Ｃ４ａは、Ｃ１ａ＞Ｃ２ａ＞Ｃ３ａ＝Ｃ４ａとしている。
【００６０】
このとき、例えば、第１の制御信号出力端子５１０から出力される制御信号によってオン状態とオフ状態とが切り替えられる送信用ＦＥＴ１０１ａとシャント用ＦＥＴ１０４ａとの関係にのみ着目すると、以下のようになる。
【００６１】
ここで、送信用ＦＥＴ１０１ａを第１スイッチ素子とし、シャント用ＦＥＴ１０４ａを第２スイッチ素子とし、送信用ＦＥＴ１０１ａに接続されるバイアス抵抗素子２０１ａを第１バイアス抵抗素子とし、シャント用ＦＥＴ１０４ａに接続されるバイアス抵抗素子２０４ａを第２バイアス抵抗素子として、第１スイッチ素子である送信用ＦＥＴ１０１ａのゲート幅Ｗ１ａ及びゲート容量Ｃ１ａをＷ１及びＣ１とし、第２スイッチ素子であるシャント用ＦＥＴ１０４ａのゲート幅Ｗ４ａ及びゲート容量Ｃ１ａをＷ２及びＣ２とし、第１スイッチ素子である送信用ＦＥＴ１０１ａに接続されるバイアス抵抗素子２０１ａの抵抗値Ｒｂ１ａをＲｂ１とし、第２スイッチ素子であるシャント用ＦＥＴ１０４ａに接続されるバイアス抵抗素子２０４ａの抵抗値Ｒｂ４ａをＲｂ２とすると、Ｃ１＞Ｃ２、Ｗ１＞Ｗ２、Ｒｂ１＜Ｒｂ４の関係となっている。
【００６２】
これにより、本実施形態では、シャント用ＦＥＴ１０４ａのゲート容量Ｃ４とバイアス抵抗素子２０４ａの抵抗値Ｒｂ４ａで決定される時定数は、送信用ＦＥＴ１０１ａのゲート容量Ｃ１ａとバイアス抵抗素子２０１ａの抵抗値Ｒｂ１ａで決定される時定数の２倍となる。従って、シャント用ＦＥＴ１０４ａがオン状態になるまで時間を遅くすることができ、送信用ＦＥＴ１０１ａのドレイン−ソース電位の上昇を遅らせることができる。
【００６３】
この結果、図２Ａに示すように、スイッチ素子部６０１の共通電位であるＢ点の上昇時間を遅延させることができ、電圧変化量の絶対値も小さくすることができる。従って、送信用ＦＥＴ１０１ａのゲート−ソース間電圧、あるいはゲート−ドレイン間電圧の上昇が妨げられることがないので、送信用ＦＥＴ１０１ａがオン状態になるまでの時間を短縮することができる。
【００６４】
ここで、送信端子７０１から高周波信号を入力し、アンテナ端子７０３へ高周波信号を伝達する場合、制御信号入力から高周波信号出力が９０％に達するまでの時間をスイッチ回路のスイッチング時間と定義すると、図２Ｂに示すように、バイアス抵抗素子２０１ａ〜２０４ａの抵抗値が全て同一の場合の従来のスイッチ回路におけるスイッチング時間Ｔｒ３に比べて、バイアス抵抗素子２０１ａ、２０２ａの抵抗値Ｒｂ１ａ、Ｒｂ２ａを５０ｋΩとし、バイアス抵抗素子２０３ａ、２０４ａの抵抗値Ｒｂ３ａ、Ｒｂ４ａを１００ｋΩとした場合の本発明の第１の実施形態に係る高周波スイッチ回路におけるスイッチング時間Ｔｒ２を短縮することができる。
【００６５】
なお、第２の制御信号出力端子５１１から出力される制御信号によってオン状態とオフ状態とが切り替えられる受信用ＦＥＴ１０２ａとシャント用ＦＥＴ１０３ａについても上記と同様に考えることができる。すなわち、受信用ＦＥＴ１０２ａのゲート容量Ｃ２ａとシャント用ＦＥＴ１０３ａのゲート容量Ｃ３ａとがＣ２ａ＞Ｃ３ａの関係であり、受信用ＦＥＴ１０２ａに接続されるバイアス抵抗素子２０２ａの抵抗値Ｒｂ２ａとシャント用ＦＥＴ１０３ａに接続されるバイアス抵抗素子２０３ａの抵抗値Ｒｂ３ａとがＲｂ２ａ＜Ｒｂ３ａの関係であるので、シャント用ＦＥＴ１０３ａがオン状態になるまでの時間を遅くすることができ、受信用ＦＥＴ１０２ａのドレイン−ソース電位の上昇を遅らせることができる。
【００６６】
この結果、スイッチ素子部６０１の共通電位であるＢ点の上昇時間を遅延させることができ、電圧変化量の絶対値も小さくすることができる。従って、送信用ＦＥＴ１０１ａのゲート−ソース間電圧、あるいはゲート−ドレイン間電圧の上昇が妨げられることがないので、送信用ＦＥＴ１０１ａがオン状態になるまでの時間を短縮することができる。
【００６７】
このように、第１の実施形態においては、同時にオン状態となる２つのＦＥＴのうち、ＦＥＴのゲート幅が相対的に大きい制御信号経路、すなわち、ゲート容量が相対的に大きい制御信号経路については、ＦＥＴのゲート端子に接続されるバイアス抵抗素子のバイアス抵抗値を相対的に小さくすることにより、バイアス抵抗素子に同一のバイアス抵抗値を用いる場合に比べて、スイッチング時間を短縮することができる。
【００６８】
本実施形態では、トランスファ経路用ＦＥＴである送信用ＦＥＴ１０１ａ及び受信用ＦＥＴ１０２ｂは、シャント経路用ＦＥＴであるシャント用ＦＥＴ１０３ａ、１０４ａに比べてゲート幅が大きいので、送信用ＦＥＴ１０１ａ及び受信用ＦＥＴ１０２ａに接続されるバイアス抵抗素子の抵抗値は、シャント用ＦＥＴ１０３ａ、１０４ａに接続されるバイアス抵抗素子の抵抗値よりも小さくなるように設定されている。これにより、スイッチング時間を短縮することができる。
【００６９】
なお、第１の実施形態は、主に２つのＦＥＴを用いた２つの経路について説明したが、２つ以上の複数経路の場合でも本発明を適用することができる。この場合、同時にオン状態になる複数経路のＦＥＴのうち、相対的にゲート幅の小さいＦＥＴの方のゲート端子に接続されたバイアス抵抗素子について、そのバイアス抵抗値を大きくすることにより、スイッチング時間を短縮することができる。
【００７０】
（第２の実施形態）
次に、本発明の第２の実施形態に係る高周波スイッチ回路について、図３を用いて説明する。図３は、本発明の第２の実施形態に係る高周波スイッチ回路の等価回路を示す図である。
【００７１】
図３に示す第２の実施形態のスイッチ回路は、図１に示す第１の実施形態に係る高周波スイッチ回路の構成と基本構成は同じであるが、本発明の第２の実施形態に係る高周波スイッチ回路は、高周波減衰素子部６２０がスイッチ素子部６０１と制御回路６１０との間に挿入されている点で、本発明の第１の実施形態に係る高周波スイッチ回路と異なる。なお、第１の実施形態と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
【００７２】
図３に示すように、本発明の第２の実施形態に係る高周波スイッチ回路における高周波減衰素子部６２０は、４つの高周波減衰素子である減衰抵抗素子２１１、２１２、２１３、２１４から構成されている。減衰抵抗素子２１１、２１４については、その一端部（出力端子）が、それぞれバイアス抵抗素子２０１ａ、２０４ａの第２の端子に接続されており、その他端部（入力端子）が、それぞれ第１の制御信号出力端子５１０に接続されている。同様に、減衰抵抗素子２１２、２１３については、その一端部（出力端子）が、それぞれバイアス抵抗素子２０２ａ、２０３ａの第２の端子に接続されており、その他端部（入力端子）が、それぞれ第２の制御信号出力端子５１１に接続されている。
【００７３】
本発明の第２の実施形態に係る高周波スイッチ回路は、減衰抵抗素子２１１〜２１４の減衰抵抗により、制御信号線８０１〜８０４に結合した高周波信号が制御回路６１０に入力されることを防止することができる。従って、本発明の第２の実施形態に係る高周波スイッチ回路は、第１の実施形態に係る高周波スイッチ回路と比べて、大電力の信号入力時に対しても制御回路６１０を安定して動作させることができる。
【００７４】
第２の実施形態においては、バイアス抵抗素子２０１ａの抵抗値Ｒｂ１ａを５０ｋΩ、減衰抵抗素子２１１の抵抗値Ｒｄ１を１０ｋΩとし、バイアス抵抗素子２０４ａの抵抗値Ｒｂ４ａを１００ｋΩ、減衰抵抗素子２１４の抵抗値Ｒｄ４を５０ｋΩとした。すなわち、Ｒｄ１＜Ｒｄ４＝Ｒｂ１ａ＜Ｒｂ４ａであって、Ｒｂ１ａ＋Ｒｄ１＜Ｒｂ４ａ＋Ｒｄ４の関係となっている。なお、送信用ＦＥＴ１０１ａのゲート幅Ｗ１ａ及びゲート容量Ｃ１ａと、シャント用ＦＥＴ１０４ａのゲート幅Ｗ４ａ及びゲート容量Ｃ４ａは、第１の実施形態と同様であるので、Ｗ１ａ＞Ｗ４ａ、Ｃ１ａ＞Ｃ４ａの関係である。この設定により、シャント用ＦＥＴ１０４ａのゲート容量Ｃ４ａとバイアス抵抗素子２０４ａの抵抗値Ｒｂ４ａと減衰抵抗素子２１４の抵抗値Ｒｄ４とから決定される時定数を、送信用ＦＥＴ１０１ａのゲート容量Ｃ１ａとバイアス抵抗素子２０１ａの抵抗値Ｒｂ１ａと減衰抵抗素子の抵抗値Ｒｄ１とで決定される時定数よりも大きくすることができる。従って、シャント用ＦＥＴ１０４ａがオン状態になるまでの時間を遅くすることができるので、送信用ＦＥＴ１０１ａのドレイン−ソース電位の上昇を遅らせることができる。
【００７５】
この結果、スイッチ素子部６０１の共通電位であるＣ点の上昇時間を遅延させることができ、電圧変化量の絶対値も小さくすることができるので、第１の実施形態の場合と同様に、送信用ＦＥＴ１０１ａがオン状態になるまでの時間を短縮することができる。
【００７６】
なお、受信用ＦＥＴ１０２ａ及びシャント用ＦＥＴ１０３ａと、バイアス抵抗素子２０２ａ、２０３ａと、減衰抵抗素子２１２、２１３についても同様に、受信用ＦＥＴ１０２ａがオン状態になるまでの時間を短縮することができる。
【００７７】
ここで、送信端子７０１から高周波信号を入力し、アンテナ端子７０３へ高周波信号を伝達する場合、バイアス抵抗素子２０１ａ〜２０４ａの抵抗値が全て同一の場合の従来のスイッチ回路におけるスイッチング時間に比べて、バイアス抵抗素子２０１ａ、２０２ａの抵抗値Ｒｂ１ａ、Ｒｂ２ａを５０ｋΩとし、バイアス抵抗素子２０３ａ、２０４ａの抵抗値Ｒｂ３ａ、Ｒｂ４ａを１００ｋΩとした場合の本発明の第２の実施形態に係る高周波スイッチ回路におけるスイッチング時間を大幅に短縮することができる。
【００７８】
このように、第２の実施形態においては、同時にオン状態となる２つのＦＥＴのうち、ＦＥＴのゲート幅が相対的に大きい制御信号経路、すなわち、ゲート容量が相対的に大きい制御信号経路については、ＦＥＴのゲート端子に接続されるバイアス抵抗素子のバイアス抵抗値とこのバイアス抵抗素子が接続される減衰抵抗素子の抵抗値との和を相対的に小さくすることにより、同一のバイアス抵抗値のバイアス抵抗素子と同一の抵抗値の減衰抵抗素子とを用いる場合に比べて、スイッチング時間を短縮することができる。
【００７９】
本実施形態では、トランスファ経路用ＦＥＴである送信用ＦＥＴ１０１ａ及び受信用ＦＥＴ１０２ｂは、シャント経路用ＦＥＴであるシャント用ＦＥＴ１０３ａ、１０４ａに比べてゲート幅が大きいので、送信用ＦＥＴ１０１ａ及び受信用ＦＥＴ１０２ｂに接続されるバイアス抵抗素子の抵抗値とこのバイアス抵抗素子に接続される減衰抵抗素子の抵抗値との総和は、シャント用ＦＥＴ１０３ａ、１０４ａに接続されるバイアス抵抗素子の抵抗値とこのバイアス抵抗素子に接続される減衰抵抗素子の抵抗値との総和よりも小さくなるように設定されている。これにより、スイッチング時間を短縮することができる。
【００８０】
第２の実施形態によると、ＦＥＴのゲート容量と、バイアス抵抗素子と、減衰抵抗素子からなる回路の時定数を、同時にオン状態になる他の経路の時定数と合わせることにより、スイッチング時間の短縮を図ることができるだけでなく、スイッチ素子と制御回路との間に減衰抵抗素子を挿入することにより、制御回路の安定化も合わせて図ることができる。
【００８１】
なお、第１の実施形態と同様に、送信用ＦＥＴ１０１ａを第１スイッチ素子とし、シャント用ＦＥＴ１０４ａを第２スイッチ素子とし、送信用ＦＥＴ１０１ａに接続されるバイアス抵抗素子２０１ａを第１バイアス抵抗素子とし、シャント用ＦＥＴ１０４ａに接続されるバイアス抵抗素子２０４ａを第２バイアス抵抗素子として、第１スイッチ素子である送信用ＦＥＴ１０１ａのゲート幅Ｗ１ａ及びゲート容量Ｃ１ａをＷ１及びＣ１とし、第２スイッチ素子であるシャント用ＦＥＴ１０４ａのゲート幅Ｗ４ａ及びゲート容量Ｃ１ａをＷ２及びＣ２とし、第１スイッチ素子である送信用ＦＥＴ１０１ａに接続されるバイアス抵抗素子２０１ａの抵抗値Ｒｂ１ａをＲｂ１とし、第２スイッチ素子であるシャント用ＦＥＴ１０４ａに接続されるバイアス抵抗素子２０４ａの抵抗値Ｒｂ４ａをＲｂ２とし、さらに、第１バイアス抵抗素子であるバイアス抵抗素子２０１ａに接続される減衰抵抗素子２１１を第１抵抗素子として、この第１抵抗素子の抵抗値をＲｄ１とし、第２バイアス抵抗素子であるバイアス抵抗素子２０４ａに接続される減衰抵抗素子２１４を第２抵抗素子として、この第２抵抗素子の抵抗値をＲｄ２とすると、Ｗ１＞Ｗ２、Ｃ１＞Ｃ２、Ｒｂ１＋Ｒｄ１＜Ｒｂ２＋Ｒｄ２の関係となっている。
【００８２】
さらに、受信用ＦＥＴ１０２ａを第３スイッチ素子とし、受信用ＦＥＴ１０２ａに接続されるバイアス抵抗素子２０２ａを第３バイアス抵抗素子とし、第３バイアス抵抗素子であるバイアス抵抗素子２０２ａに接続される減衰抵抗素子２１２を第３抵抗素子として、第３スイッチ素子である受信用ＦＥＴ１０２ａのゲート幅Ｗ２ａ及びゲート容量Ｃ２ａをＷ３及びＣ３とし、第３スイッチ素子である受信用ＦＥＴ１０２ａに接続されるバイアス抵抗素子２０２ａの抵抗値Ｒｂ２ａをＲｂ３とし、第３抵抗素子である減衰抵抗素子２１２の抵抗値Ｒｄ２をＲｄ３とすると、Ｒｂ１＋Ｒｄ１＜Ｒｂ３＋Ｒｄ３の関係となっている。
【００８３】
なお、上記の送信経路用ＦＥＴに係る第１バイアス抵抗素子の抵抗値Ｒｂ１をＲｐ（ＴＸ）とし、シャント経路用ＦＥＴに係る第２バイアス抵抗素子の抵抗値Ｒｂ２をＲｐ（ＳＮＴ）とし、受信経路用ＦＥＴに係る第３バイアス抵抗素子の抵抗値Ｒｂ３をＲｐ（ＲＸ）とし、第１抵抗素子の抵抗値Ｒｄ１をＲｄ（ＴＸ）とし、前記第２抵抗素子の抵抗値Ｒｄ２をＲｄ（ＳＮＴ）、前記第３抵抗素子の抵抗値Ｒｄ３をＲｄ（ＲＸ）として表現すると、Ｒｐ（ＴＸ）＋Ｒｄ（ＴＸ）＜Ｒｐ（ＲＸ）＋Ｒｄ（ＲＸ）、又は、Ｒｐ（ＴＸ）＋Ｒｄ（ＴＸ）＜Ｒｐ（ＳＮＴ）＋Ｒｄ（ＳＮＴ）の関係を満たすように設定されている。
【００８４】
（第３の実施形態）
次に、本発明の第３の実施形態に係る高周波スイッチ回路について、図４を用いて説明する。図４は、本発明の第３の実施形態に係る高周波スイッチ回路の等価回路を示す図である。
【００８５】
図４に示す第３の実施形態のスイッチ回路は、図３に示す第２の実施形態に係る高周波スイッチ回路の構成と基本構成は同じであるが、本発明の第３の実施形態に係る高周波スイッチ回路は、高周波減衰素子部として、さらにシャントコンデンサ３０１〜３０４を接続した点で、本発明の第１の実施形態に係る高周波スイッチ回路と異なる。なお、第２の実施形態と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
【００８６】
図４に示すように、本発明の第３の実施形態に係る高周波スイッチ回路における高周波減衰素子部６２１は、４つの減衰抵抗素子２１１、２１２、２１３、２１４と、シャントコンデンサ３０１〜３０４とから構成されている。シャントコンデンサ３０１、３０２、３０３、３０４の一端部は、それぞれ減衰抵抗素子２１１、２１２、２１３、２１４の一端部（出力端子）と接続されている。また、シャントコンデンサ３０１、３０２、３０３、３０４の他端部は接地されている。
【００８７】
本発明の第３の実施形態に係る高周波スイッチ回路は、シャントコンデンサ３０１〜３０４を追加することにより、高周波減衰特性をさらに改善し、より安定化した制御回路動作を得ることができる。
【００８８】
なお、シャントコンデンサ３０１〜３０４の容量値は、回路の時定数に影響を及ぼさない程度の値とすることが望ましい。第３の実施形態においては、シャントコンデンサ３０１〜３０４の容量値を０．５ｐＦとすることにより、時定数への影響を抑え、スイッチング時間の劣化を伴わずに制御回路の安定化を図ることができる。
【００８９】
このように、第３の実施形態によると、スイッチ素子部６０１と制御回路６１０との間に減衰抵抗素子とシャントコンデンサからなる高周波減衰素子部６２１を挿入することにより、制御回路のさらなる安定化を図ることができる。
【００９０】
なお、シャントコンデンサ３０１〜３０４の容量値は同一である必要はなく、高周波信号の結合が大きい経路においては、その容量値を大きくすることにより、さらに効果を高めることができる。
【００９１】
（第４の実施形態）
次に、本発明の第４の実施形態に係る高周波スイッチ回路について、図５を用いて説明する。図５は、本発明の第４の実施形態に係る高周波スイッチ回路の等価回路を示す図である。
【００９２】
図５に示す第４の実施形態のスイッチ回路は、図４に示す第３の実施形態に係る高周波スイッチ回路の構成と基本構成は同じであるが、本発明の第４の実施形態に係る高周波スイッチ回路は、シャントコンデンサ３０１〜３０４を接続する位置を、減衰抵抗素子２１１〜２１４の入力端子側とした点で、本発明の第３の実施形態に係る高周波スイッチ回路と異なる。なお、第３の実施形態と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
【００９３】
図５に示すように、本発明の第４の実施形態に係る高周波スイッチ回路における高周波減衰素子部６２２は、減衰抵抗素子２１１、２１２、２１３、２１４と、シャントコンデンサ３０１〜３０４とから構成されている。シャントコンデンサ３０１、３０２、３０３、３０４の一端部は、それぞれ減衰抵抗素子２１１、２１２、２１３、２１４の他端部（入力端子）と接続されている。また、シャントコンデンサ３０１、３０２、３０３、３０４の他端部は接地されている。
【００９４】
本発明の第４の実施形態に係る高周波スイッチ回路は、シャントコンデンサ３０１〜３０４を、高周波減衰素子部６２２の入力端子側に接続することにより、バイアス抵抗素子２０１ａ〜２０４ａとシャントコンデンサ３０１〜３０４の時定数による影響を除くことができるため、制御回路６１０の安定動作とスイッチング時間の短縮を同時に図ることができる。
【００９５】
なお、第４の実施形態においては、シャントコンデンサ３０１〜３０４の容量値は１ｐＦとした。これにより、各ＦＥＴ１０１ａ〜１０４ａの時定数への影響を無くすことができた。
【００９６】
第４の実施形態においては、第２の実施形態と同様に、バイアス抵抗素子２０１ａの抵抗値Ｒｂ１ａを５０ｋΩ、減衰抵抗素子２１１の抵抗値Ｒｄ１を１０ｋΩとし、バイアス抵抗素子２０４ａの抵抗値Ｒｂ４ａを１００ｋΩ、減衰抵抗素子２１４の抵抗値Ｒｄ４を５０ｋΩとした。すなわち、Ｒｄ１＜Ｒｄ４＝Ｒｂ１ａ＜Ｒｂ４ａであって、Ｒｂ１ａ＋Ｒｄ１＜Ｒｂ４ａ＋Ｒｄ４の関係となっている。なお、送信用ＦＥＴ１０１ａのゲート幅Ｗ１ａ及びゲート容量Ｃ１ａと、シャント用ＦＥＴ１０４ａのゲート幅Ｗ４ａ及びゲート容量Ｃ４ａについても、第２の実施形態と同様としたので、Ｗ１ａ＞Ｗ４ａ、Ｃ１ａ＞Ｃ４ａの関係である。これにより、シャント用ＦＥＴ１０４ａのゲート容量Ｃ４ａとバイアス抵抗素子２０４ａの抵抗値Ｒｂ４ａと減衰抵抗素子２１４の抵抗値Ｒｄ４とから決定される時定数を、送信用ＦＥＴ１０１ａのゲート容量Ｃ１ａとバイアス抵抗素子２０１ａの抵抗値Ｒｂ１ａと減衰抵抗素子の抵抗値Ｒｄ１とで決定される時定数よりも大きくすることができる。従って、シャント用ＦＥＴ１０４ａがオン状態になるまでの時間を遅くすることができるので、送信用ＦＥＴ１０１ａのドレイン−ソース電位の上昇を遅らせることができる。
【００９７】
この結果、スイッチ素子部６０１の共通電位であるＥ点の上昇時間を遅延させることができ、電圧変化量の絶対値も小さくすることができるので、第２の実施形態の場合と同様に、送信用ＦＥＴ１０１ａがオン状態になるまでの時間を短縮することができる。
【００９８】
なお、受信用ＦＥＴ１０２ａ及びシャント用ＦＥＴ１０３ａと、バイアス抵抗素子２０２ａ、２０３ａと、減衰抵抗素子２１２、２１３についても同様に、受信用ＦＥＴ１０２ａがオン状態になるまでの時間を短縮することができる。
【００９９】
ここで、送信端子７０１から高周波信号を入力し、アンテナ端子７０３へ高周波信号を伝達する場合、バイアス抵抗素子２０１ａ〜２０４ａの抵抗値が全て同一の場合の従来のスイッチ回路におけるスイッチング時間に比べて、バイアス抵抗素子２０１ａ、２０２ａの抵抗値Ｒｂ１ａ、Ｒｂ２ａを５０ｋΩとし、バイアス抵抗素子２０３ａ、２０４ａの抵抗値Ｒｂ３ａ、Ｒｂ４ａを１００ｋΩとした場合の本発明の第４の実施形態に係る高周波スイッチ回路におけるスイッチング時間を大幅に短縮することができる。
【０１００】
このように、第４の実施形態においては、同時にオン状態となる２つのＦＥＴのうち、ＦＥＴのゲート幅が相対的に大きい制御信号経路、すなわち、ゲート容量が相対的に大きい制御信号経路については、ＦＥＴのゲート端子に接続されるバイアス抵抗素子のバイアス抵抗値とこのバイアス抵抗素子に接続される減衰抵抗素子の抵抗値との和を相対的に小さくすることにより、同一のバイアス抵抗値のバイアス抵抗素子と同一の抵抗値の減衰抵抗素子とを用いる場合に比べて、スイッチング時間を短縮することができる。
【０１０１】
第４の実施形態によると、スイッチ素子部６０１と制御回路６１０との間に減衰抵抗とシャントコンデンサからなる高周波減衰素子部６２０を挿入することにより、制御回路のさらなる安定化が図れるばかりでなく、スイッチング時間の短縮も合わせて図ることができる。
【０１０２】
（第５の実施形態）
次に、本発明の第５の実施形態に係る高周波スイッチ回路について、図６を用いて説明する。図６は、本発明の第５の実施形態に係る高周波スイッチ回路の等価回路を示す図である。
【０１０３】
図６に示す第５の実施形態のスイッチ回路は、図１に示す第１の実施形態に係る高周波スイッチ回路の構成と基本構成は同じであるが、本発明の第５の実施形態に係る高周波スイッチ回路は、スイッチ素子部６０２として、ＦＥＴを直列に接続して構成したスイッチユニットを用いている点と、高周波減衰素子部６２３を用いている点で、本発明の第１の実施形態に係る高周波スイッチ回路と異なる。なお、他の実施形態と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
【０１０４】
図６に示すように、本発明の第５の実施形態に係る高周波スイッチ回路おけるスイッチ素子部６０２は、スイッチユニットとして、送信用ＦＥＴ部１０１と、受信用ＦＥＴ部１０２と、シャント用ＦＥＴ部１０３、１０４とを備える。
【０１０５】
送信用ＦＥＴ部１０１は、入力端子、出力端子及びゲート端子を有する２つの送信用ＦＥＴ１０１ａ、１０１ｂが直列接続されたものである。送信用ＦＥＴ１０１ａの入力端子と出力端子との間には抵抗素子２２１ａが接続されている。同様に、送信用ＦＥＴ１０１ｂの入力端子と出力端子との間には抵抗素子２２１ｂが接続されている。送信用ＦＥＴ１０１ａ、１０１ｂの各ゲート端子は、２つのバイアス抵抗素子２０１ａ、２０１ｂの各第１の端子がそれぞれ接続されている。また、バイアス抵抗素子２０１ａ、２０１ｂの第２の端部は、減衰抵抗素子２１１と接続されている。
【０１０６】
同様に、受信用ＦＥＴ部１０２は、入力端子、出力端子及びゲート端子を有する２つの受信用ＦＥＴ１０２ａ、１０２ｂが直列接続されたものである。受信用ＦＥＴ１０２ａの入力端子及び出力端子との間には抵抗素子２２２ａが接続されている。同様に、受信用ＦＥＴ１０２ｂの入力端子と出力端子との間には抵抗素子２２２ｂが接続されている。受信用ＦＥＴ１０２ａ、１０２ｂの各ゲート端子は、２つのバイアス抵抗素子２０２ａ、２０２ｂの各第１の端子とそれぞれ接続されている。また、バイアス抵抗素子２０２ａ、２０２ｂの第２の端部は、減衰抵抗素子２１２と接続されている。
【０１０７】
同様に、シャント用ＦＥＴ部１０３は、入力端子、出力端子及びゲート端子を有する２つのシャント用ＦＥＴ１０３ａ、１０３ｂが直列接続されたものであり、シャント用ＦＥＴ部１０４も２つのシャント用ＦＥＴ１０４ａ、１０４ｂが直列接続されたものである。シャント用ＦＥＴ１０３ａ、１０４ａの入力端子と出力端子との間にはそれぞれ抵抗素子２２３ａ、２２４ａが接続されており、シャント用ＦＥＴ１０３ｂ、１０４ｂの入力端子と出力端子との間にもそれぞれ抵抗素子２２３ｂ、２２４ｂが接続されている。シャント用ＦＥＴ１０３ａ、１０３ｂ、１０４ａ、１０４ｂの各ゲート端子は、バイアス抵抗素子２０３ａ、２０３ｂ、２０４ａ、２０４ｂの各第１の端子とそれぞれ接続されている。また、バイアス抵抗素子２０３ａ、２０３ｂの第２の端部は、減衰抵抗素子２１３と接続されており、バイアス抵抗素子２０４ａ、２０４ｂの第２の端部は、減衰抵抗素子２１４と接続されている。
【０１０８】
本実施形態における高周波減衰素子部６２３は、減衰抵抗素子２１１、２１２、２１３、２１４と、シャントコンデンサ３０１、３０２とから構成されている。シャントコンデンサ３０１の一端部は、減衰抵抗素子２１１、２１４の他端部（入力端子）と接続されている。また、シャントコンデンサ３０２の一端部は、減衰抵抗素子２１２、２１３の他端部（入力端子）と接続されている。なお、シャントコンデンサ３０１、３０２の他端部は接地されている。
【０１０９】
第５の実施形態に係る高周波スイッチ回路は、このようにＦＥＴが直列接続されてスイッチ素子部６０２のスイッチユニットが構成されたものであるので、入力された高周波信号を分圧することができる。従って、より大電力の信号が入力された場合でも、小電力の信号入力時と同等の優れた歪特性を実現することができる。
【０１１０】
また、第５の実施形態においては、第４の実施形態のシャントコンデンサ３０１〜３０４と同様に、制御信号線の８０１、８０４との接続部分のシャントコンデンサ３０１と、制御信号線の８０２、８０３との接続部分のシャントコンデンサ３０２を、高周波減衰素子部６２３の入力端子側の各々に接続することによって、バイアス抵抗素子２０１ａ〜２０４ａとシャントコンデンサ３０１、３０２の時定数による影響を除くことができる。
【０１１１】
また、第５の実施形態においては、バイアス抵抗素子２０１ａ、２０１ｂの抵抗値Ｒｂ１ａ、Ｒｂ１ｂを５０ｋΩ、減衰抵抗素子２１１の抵抗値Ｒｄ１を１０ｋΩとし、バイアス抵抗素子２０４ａ、２０４ｂの抵抗値Ｒｂ４ａ、Ｒｂ４ｂを１００ｋΩ、減衰抵抗素子２１４の抵抗値Ｒｄ４を５０ｋΩとした。このとき、バイアス抵抗素子２０１ａ、２０１ｂの並列抵抗値Ｒｐ１とバイアス抵抗素子２０４ａ、２０４ｂの並列抵抗値Ｒｐ４は、Ｒｐ１＜Ｒｐ４の関係となっている。また、Ｒｐ１＋Ｒｄ１＜Ｒｐ４＋Ｒｄ４の関係となっている。なお、送信用ＦＥＴ１０１ａ、１０１ｂのゲート幅をそれぞれＷ１ａ、Ｗ１ｂとし、送信用ＦＥＴ１０１ａ、１０１ｂのゲート容量をそれぞれＣ１ａ、Ｃ１ｂとし、また、シャント用ＦＥＴ１０４ａ、１０４ｂのゲート幅をそれぞれＷ４ａ、Ｗ４ｂとし、シャント用ＦＥＴ１０４ａ、１０４ｂのゲート容量をそれぞれＣ４ａ、Ｃ４ｂとすると、２つの送信用ＦＥＴ１０１ａ、１０１ｂのゲート容量の総和Ｃｔ１と、２つのシャント用ＦＥＴ１０４ａ、１０４ｂのゲート容量の総和Ｃｔ４とが、Ｃｔ１＞Ｃｔ４の関係になるように、各ゲート容量Ｃ１ａ、Ｃ１ｂ、Ｃ４ａ、Ｃ４ｂが設定されている。また、２つの送信用ＦＥＴ１０１ａ、１０１ｂのゲート幅の総和Ｗｔ１と、２つのシャント用ＦＥＴ１０４ａ、１０４ｂのゲート幅の総和Ｗｔ４とが、Ｗｔ１＞Ｗｔ４の関係になるように、各ゲート幅Ｗ１ａ、Ｗ１ｂ、Ｗ４ａ、Ｗ４ｂが設定されている。
【０１１２】
このように設定することにより、２つのシャント用ＦＥＴ１０４ａ、１０４ｂのゲート容量の和Ｃｔ４とバイアス抵抗素子２０４ａ、２０４ｂの並列抵抗値Ｒｐ４と減衰抵抗素子２１４の抵抗値Ｒｄ１４とから決定される時定数を、２つの送信用ＦＥＴ１０１ａ、１０１ｂのゲート容量の和Ｃｔ１とバイアス抵抗素子２０１ａ、２０１ｂの並列抵抗値Ｒｐ１と減衰抵抗素子２１１の抵抗値Ｒｄ１とから決定される時定数よりも大きくすることができる。従って、シャント用ＦＥＴ１０４ａ、１０４ｂがオン状態になるまでの時間を遅くすることができるので、送信用ＦＥＴ１０１ａ、１０１ｂのドレイン−ソース電位の上昇を遅らせることができる。
【０１１３】
この結果、スイッチ素子部６０２の共通電位であるＦ点の上昇時間を遅延させることができ、電圧変化量の絶対値も小さくすることができるので、第２の実施形態の場合と同様に、送信用ＦＥＴ１０１ａ、１０１ｂがオン状態になるまでの時間を短縮することができる。
【０１１４】
なお、受信用ＦＥＴ１０２ａ、１０２ｂ及びシャント用ＦＥＴ１０３ａ、１０３ｂと、バイアス抵抗素子２０２ａ、２０２ｂ、２０３ａ、２０３と、減衰抵抗素子２１２、２１３についても同様に、受信用ＦＥＴ１０２ａ、１０２ｂがオン状態になるまでの時間を短縮することができる。
【０１１５】
ここで、送信端子７０１から高周波信号を入力し、アンテナ端子７０３へ高周波信号を伝達する場合、バイアス抵抗素子２０１ａ、２０１ｂ、２０２ａ、２０２ｂ、２０３ａ、２０３ｂ、２０４ａ、２０４ｂの抵抗値が全て同一の場合の従来のスイッチ回路におけるスイッチング時間に比べて、バイアス抵抗素子２０１ａ、２０１ｂ、２０２ａ、２０２ｂの抵抗値を５０ｋΩとし、バイアス抵抗素子２０３ａ、２０３ｂ、２０４ａ、２０４ｂの抵抗値を１００ｋΩとした場合の本発明の第５の実施形態に係る高周波スイッチ回路におけるスイッチング時間を大幅に短縮することができる。
【０１１６】
このように、第５の実施形態においては、１つのスイッチユニットを構成するＦＥＴが複数の場合にも、同時にオン状態になる２つのスイッチユニットのうち、相対的にゲート幅の総和の小さいスイッチユニットの各ＦＥＴのゲート端子に接続されたバイアス抵抗素子の並列抵抗値と減衰抵抗素子の抵抗値との和を、相対的にゲート幅の総和の大きいスイッチユニットの各ＦＥＴのゲート端子に接続されたバイアス抵抗素子の並列抵抗値と減衰抵抗素子の抵抗値との和よりも大きくすることにより、スイッチング時間の短縮を図ることができる。
【０１１７】
（第６の実施形態）
次に、本発明の第６の実施形態に係る高周波スイッチ回路について、図７を用いて説明する。図７は、本発明の第６の実施形態に係る高周波スイッチ回路の等価回路を示す図である。
【０１１８】
図７に示す第６の実施形態のスイッチ回路は、図６に示す第５の実施形態に係る高周波スイッチ回路の構成と基本構成は同じであるが、本発明の第５の実施形態に係る高周波スイッチ回路では高周波減衰素子部の入力端子と接地間に接続していたコンデンサを、本発明の第６の実施形態に係る高周波スイッチ回路では制御回路の制御信号出力端子と接地間に配置した点が異なる。なお、他の実施形態と同じ構成については同じ符号を付しており、その説明は簡略化又は省略する。
【０１１９】
図７に示すように、本発明の第６の実施形態に係る高周波スイッチ回路における制御回路６１１は、第５の実施形態に係る制御回路６１０に対して、さらに、コンデンサ３０５、３０６が設けられたものである。
【０１２０】
ここで、コンデンサ３０５の一端部は、バッファ用ＦＥＴ１１１ａとバッファ用ＦＥＴ１１１ｂとの接続端子及び第１の制御信号出力端子５１０に接続されている。また、コンデンサ３０５の他端部は、接地電極に接続される等によって接地されている。これにより、コンデンサ３０５の他端部は接地電位となっている。
【０１２１】
同様に、コンデンサ３０６の一端部は、バッファ用ＦＥＴ１１２ａのバッファ用ＦＥＴ１１２ｂとの接続端子及び第２の制御信号出力端子５１１に接続されている。また、コンデンサ３０６の他端部は、接地電極に接続される等によって接地されている。これにより、コンデンサ３０６の他端部は接地電位となっている。
【０１２２】
なお、高周波減衰素子部６２０は、本発明の第２の実施形態に係る高周波減衰素子部６２０と同じ構成であるので、その説明は省略する。
【０１２３】
このように、本発明の第６の実施形態に係る高周波スイッチ回路は、第１の制御信号出力端子５１０及び第２の制御信号出力端子５１１にコンデンサ３０５、３０６を直接接続したものである。これにより、制御信号線８０１〜８０４により結合した高周波信号を効果的にコンデンサ３０５、３０６が接続される接地電極に逃がすことができ、より安定した制御回路動作を得ることができる。
【０１２４】
なお、第１〜第５の実施形態において説明したように、同時にオン状態になる経路のＦＥＴの時定数を完全に合わせる必要はなく、相対的にゲート幅が小さい経路のＦＥＴのバイアス抵抗素子の抵抗値もしくは分離抵抗値を、相対的にゲート幅が大きい経路のＦＥＴのバイアス抵抗素子の抵抗値もしくは減衰抵抗素子の抵抗値の２倍程度の大きさにするだけでも十分な効果を得ることができる。したがって、必要なスイッチング時間に応じてバイアス素子の抵抗値、減衰抵抗素子の抵抗値、及びシャントコンデンサの容量値を選択することが現実的である。
【０１２５】
さらに、前述した各実施形態により得られる高周波スイッチ回路を、半導体基板上に集積化して、この高周波回路のスイッチング安定動作、さらにスイッチング時間を短縮した半導体装置を得ることができる。
【０１２６】
以上、本発明に係る高周波スイッチ回路について、第１〜第６の実施形態に基づいて説明したが、本発明に係る高周波スイッチ回路はこれらの実施形態に限定されるものではない。
【０１２７】
例えば、各実施形態において、各ＦＥＴはｎ型のＦＥＴを用いたが、これに限らない。また、各実施形態のＦＥＴは、入力端子をドレイン端子とし、出力端子をソース端子としたが、これに限らない。例えば、入力端子がソース端子で出力端子がドレイン端子となるようなＦＥＴであっても構わない。
【０１２８】
また、制御回路６１０の制御信号入力端子は１つとしたが、複数あっても構わない。
また、制御回路６１０の制御信号出力端子は２つとしたが、２つ以上あっても構わない。制御信号出力端子の数は、制御すべきＦＥＴの個数に応じて適宜設定すればよい。
【０１２９】
また、第５及び第６の実施形態では、スイッチユニット内のＦＥＴは２つとしたが、２つ以上のＦＥＴを直列接続した構成でも構わない。
【０１３０】
また、第１〜第４の実施形態で説明した数式おいては、第５〜第６の実施形態でも適用することができる。この場合、第１〜第４の実施形態におけるバイアス抵抗素子の抵抗値Ｒｂ１、Ｒｂ２、Ｒｂ３は、第５〜第６の実施形態では、各スイッチユニット内のＦＥＴに接続される複数のバイアス抵抗素子の並列抵抗値として考えることができる。
【０１３１】
その他、各実施形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１３２】
本発明は、高周波用スイッチング回路の安定動作とスイッチング時間の短縮に有用である。
【符号の説明】
【０１３３】
２  外部制御端子
３、４  ＲＦ信号端子
６  インバータ用ＦＥＴ
７  第１のバッファ用ＦＥＴ
８  第２のバッファ用ＦＥＴ
９  第１のスイッチ用ＦＥＴ
１０  第２のスイッチ用ＦＥＴ
１１  第３のスイッチ用ＦＥＴ
１２  第４のスイッチ用ＦＥＴ
１３  負荷抵抗
１４、１５、１６、１７  ゲートバイアス抵抗
２８  インバータ回路
２９、３０  インバータ
３１  バッファ回路
３２  バッファ
３７  制御回路
３８  スイッチ回路
４０、４１、４２、４３  制御信号線
１０１  送信用ＦＥＴ部
１０１ａ、１０１ｂ  送信用ＦＥＴ
１０２  受信用ＦＥＴ部
１０２ａ、１０２ｂ  受信用ＦＥＴ
１０３、１０４  シャント用ＦＥＴ部
１０３ａ、１０３ｂ、１０４ａ、１０４ｂ  シャント用ＦＥＴ
１１１ａ、１１１ｂ、１１２ａ、１１２ｂ  バッファ用ＦＥＴ
２０１ａ、２０２ａ、２０３ａ、２０４ａ  バイアス抵抗素子
２１１、２１２、２１３、２１４  減衰抵抗素子
２２１ａ、２２１ｂ、２２２ａ、２２２ｂ、２２３ａ、２２３ｂ、２２４ａ、２２４ｂ  抵抗素子
３０１、３０２、３０３、３０４  シャントコンデンサ
３０５、３０６  コンデンサ
３１１、３１２、３１３、３２１、３２２  ＤＣカットコンデンサ
４０１、４０２、４０３  インバータ
５０１  制御信号入力端子
５１０  第１の制御信号出力端子
５１１  第２の制御信号出力端子
５２０  電源端子
６０１、６０２  スイッチ素子部
６１０、６１１  制御回路
６２０、６２１、６２２、６２３  高周波減衰素子部
７０１  送信端子
７０２  受信端子
７０３  アンテナ端子
８０１、８０２、８０３、８０４  制御信号線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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