(57)【要約】【課題】電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。【解決手段】本発明のクロック信号生成装置において、クロック信号遅延算出部は、クロック信号生成回路の可変遅延回路における外部変動要因による遅延特性をモニターする遅延検出回路を有して、Ｎ相のクロック信号の遅延量を算出し、クロック信号遅延制御部は、遅延変動データ部に記憶されている外部変動要因をパラメータとした遅延変動データと、算出されたＮ相のクロック信号の遅延量とに基づいて、可変遅延回路における遅延量を可変するよう構成されている。【選択図】図１
2010004425.tif 000002
【特許請求の範囲】
【請求項１】
可変できる遅延量を持つｎ個（ｎは正の整数）の可変遅延回路を有してＮ相（Ｎは正の整数）のクロック信号を生成するクロック信号生成回路と、
前記クロック信号生成回路の可変遅延回路における外部変動要因による遅延特性をモニターする遅延検出回路を有し、生成されたＮ相のクロック信号の遅延量を算出するクロック信号遅延算出部と、
前記クロック信号生成回路からの出力クロック信号が供給される離散時間型回路で必要な各相の出力クロック信号間のノンオーバーラップ時間の遅延変動データが、外部変動要因をパラメータとして、予め記憶されている遅延変動データ部と、
前記遅延変動データ部に記憶されている外部変動要因をパラメータとした遅延変動データと、前記クロック信号遅延算出部において算出されたＮ相のクロック信号の遅延量とに基づいて、前記可変遅延回路における遅延量を可変するクロック信号遅延制御部と、
を具備するクロック信号生成装置。
【請求項２】
前記遅延検出回路は、前記可変遅延回路における外部変動要因による遅延特性と同じ遅延特性を有する請求項１に記載のクロック信号生成装置。
【請求項３】
前記クロック信号遅延算出部は、基準クロック信号と、クロック信号生成回路から出力されたＮ相の出力クロック信号におけるいずれか１つの信号との間のノンオーバーラップ時間を算出するよう構成された請求項１に記載のクロック信号生成装置。
【請求項４】
前記クロック信号遅延算出部は、クロック信号生成回路から出力されたＮ相の出力クロック信号におけるいずれか２つの信号間のノンオーバーラップ時間を算出するよう構成された請求項１に記載のクロック信号生成装置。
【請求項５】
前記クロック信号遅延制御部は、前記クロック信号生成回路に出力する制御信号において、遅延量を多くするための切替え基準と遅延量を少なくするための切替え基準との間にヒステリシスを持たせるよう構成された請求項１に記載のクロック信号生成装置。
【請求項６】
前記クロック信号遅延制御部は、前記クロック信号生成回路に出力する制御信号において、予め設定した平均数で前記制御信号を平均化して出力するよう構成された請求項１に記載のクロック信号生成装置。
【請求項７】
電源電圧は、出力クロック信号が供給される離散時間型回路に応じて低電圧モードと高電圧モードに切り替えられるよう構成された請求項１に記載のクロック信号生成装置。
【請求項８】
前記クロック信号遅延算出部、クロック信号遅延制御部および遅延変動データ部は、装置外部からの制御信号によりＯＮ／ＯＦＦ制御されるよう構成された請求項１に記載のクロック信号生成装置。
【請求項９】
前記クロック信号遅延算出部は、前記遅延検出回路に入力される基準となる初期データを保有し、前記遅延検出回路から出力されたデータと前記初期データとの相対的な変動量を出力するよう構成された請求項１に記載のクロック信号生成装置。
【請求項１０】
請求項１〜９のいずれか一項に記載のクロック信号生成装置を備えた離散時間型回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速で動作する離散時間型回路などで使用されるクロック信号生成装置に関するものである。
【背景技術】
【０００２】
近年、通信方式のブロードバンド化によるデータの高速化に伴い、デルタシグマ型アナログデジタル変換器（ΔΣ型ＡＤ変換器）に代表される離散時間（Discrete Time、以下、ＤＴと略称）型回路の高速化が要求されている。このような高速化の要求により、クロック信号の動作タイミングが厳しくなってきている。
【０００３】
図１７は、従来のΔΣ型ＡＤ変換器などで用いられるスイッチトキャパシタ（Switched Capacitor、以下、ＳＣと略称）型積分器の例を示す回路図である。図１７に示すＳＣ型積分器は、４つのスイッチ（以下、ＳＷと略称）４１ａ，４１ｂ，４１ｃ，４１ｄ、２つのコンデンサ４２ａ，４２ｂ、およびオペアンプ４３により構成されている。ＳＷ４１ａは、クロック信号Φ１のクロックタイミングによりＯＮ／ＯＦＦ動作し、ＳＷ４１ｂは、クロック信号Φ１を遅延したクロック信号Φ１ＤのクロックタイミングによりＯＮ／ＯＦＦ動作する。また、ＳＷ４１ｃは、クロック信号Φ２のクロックタイミングによりＯＮ／ＯＦＦ動作し、ＳＷ４１ｄは、クロック信号Φ２を遅延したクロック信号Φ２ＤのクロックタイミングによりＯＮ／ＯＦＦ動作する。
【０００４】
図１８はクロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄのクロックタイミングを示す波形図である。図１８に示すように、クロック信号Φ１およびΦ１Ｄのクロックタイミングが入力信号と同位相のクロック信号（同位相ＣＬＫ）であり、クロック信号Φ２およびΦ２Ｄのクロックタイミングが入力信号と逆位相のクロック信号（逆位相ＣＬＫ）である。同位相ＣＬＫΦ１およびΦ１ＤのクロックタイミングがＨレベル区間でＳＷ４１ａおよびＳＷ４１ｂがＯＮ状態となり、入力された信号の信号電荷がコンデンサ４２ａに蓄積される（充電期間）。このとき、ＳＷ４１ｃおよびＳＷ４１ｄはＯＦＦ状態である。
次に、同位相ＣＬＫΦ１およびΦ１ＤのクロックタイミングがＬレベルになったとき、ＳＷ４１ａおよびＳＷ４１ｂがＯＦＦ状態となり、コンデンサ４２ａへの信号電荷の蓄積動作が完了する。
【０００５】
次に、逆位相ＣＬＫΦ２およびΦ２ＤのクロックタイミングがＨレベル区間でＳＷ４１ｃおよびＳＷ４１ｄがＯＮ状態となり、コンデンサ４２ａに蓄積された信号電荷がコンデンサ４２ｂへ転送される（放電期間）。これにより、ＳＣ型積分器は、入力信号を積分した信号を出力する。ここで、同位相ＣＬＫΦ１およびΦ１ＤのクロックタイミングがＬレベルになる前に、逆位相ＣＬＫΦ２およびΦ２ＤのクロックタイミングがＨレベルになってしまうと、入力信号の電荷を保持する目的のコンデンサ４２ａだけでなく、同時にコンデンサ４２ｂにも電荷を蓄積させてしまう。このように、同位相ＣＬＫΦ１およびΦ１ＤのクロックタイミングのＨレベル区間と、逆位相ＣＬＫΦ２およびΦ２ＤのクロックタイミングのＨレベル区間が重なると（オーバーラップすると）、当該ＳＣ型積分器は正しく積分器として動作しなくなる。そこで、図１８の波形図に示されているように、クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄの立ち上がりまたは立ち下がりクロックタイミングが同時にＨレベルまたはＬレベルに遷移することがないように、クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄの一つのクロック信号が立ち上がりまたは立ち下がるタイミングから、次の別のクロック信号が立ち上がるまたは立ち下がるタイミングまでの間にノンオーバーラップ時間（Δｔ）を有するノンオーバーラップクロック信号が必要となる。
【０００６】
一般的に、スイッチをＯＦＦ状態とする時に当該スイッチが保持していた浮遊容量電荷が放電される現象をチャージインジェクションと呼ぶが、このチャージインジェクションによる電荷が積分器に与える影響を低減するため、積分器に直接接続されるＳＷ４１ａ（Φ１）はＳＷ４１ｂ（Φ１Ｄ）より早くＯＦＦ状態とする必要があり、同様にＳＷ４１ｃ（Φ２）はＳＷ４１ｄ（Φ２Ｄ）より早くＯＦＦ状態とする必要がある。
【０００７】
ノンオーバーラップ時間は、一般的に、遅延素子などを用いて遅延タイミングを生成するため、電源電圧や環境温度の変動の影響を受けて大きくばらつき、場合によってはノンオーバーラップ区間がなくなってしまう場合や、ノンオーバーラップ区間が長くなり過ぎてクロック信号Φ１，Φ１Ｄ，Φ２，Φ２ＤのクロックタイミングのＨレベル区間が短くなることがある。ノンオーバーラップ区間がなくなってしまった場合には、前述したようにＳＣ型積分器が誤動作を引き起こすという問題がある。また、クロック信号Φ１，Φ１Ｄ，Φ２，Φ２ＤのクロックタイミングのＨレベル区間が短くなった場合は、同位相ＣＬＫΦ１およびΦ１ＤのクロックタイミングのＨレベル区間で入力信号のコンデンサ４２ａへの蓄積動作を行い、逆位相ＣＬＫΦ２およびΦ２ＤのクロックタイミングのＨレベル区間で積分動作を行うため、Ｈレベル区間が短くなることによって、オペアンプ４３をはじめとする回路を高速動作させる必要が生じる。このため、従来のＳＣ型積分器は回路の消費電力増加と面積増大につながるという問題を有していた。
【０００８】
さらに、入力信号と同位相である同位相ＣＬＫΦ１およびΦ１Ｄと、入力信号と逆位相である逆位相ＣＬＫΦ２およびΦ２Ｄのデューティ比（Duty ratio）が異なる場合、同位相ＣＬＫと逆位相ＣＬＫのＨレベル区間の時間に偏りが生じる。このため、入力信号のコンデンサ４２ａへの蓄積動作時間が不足する場合には、各スイッチを高速動作させる必要が生じ、逆に、積分器への積分動作時間が不足する場合には、オペアンプ４３をはじめとする回路を高速動作させる必要が生じる。このように、クロック信号生成装置から出力するクロック信号のデューティ比のばらつきは、ＳＣ型積分器への性能劣化の一因となっていた。
【０００９】
したがって、ΔΣ型ＡＤ変換器をはじめとしたＤＴ型回路では、最適なノンオーバーラップクロック信号、すなわち、確実にノンオーバーラップ時間が確保され、クロック信号のＨレベル区間が可能な限り長く設定され、各出力信号のデューティ比が同じとなるように調整することが重要になってくる。
このような課題を解決する方法として、動作環境の変化に応じてノンオーバーラップ時間を調整することができるクロック信号発生器が提案されている（例えば、特許文献１参照。）。
【００１０】
図１９は、特許文献１に示されている従来のノンオーバーラップクロック信号発生器である２相クロック信号生成装置の構成を示すブロック図である。
以下、図１９のブロック図を参照して従来の２相クロック信号生成装置について簡単に説明する。
図１９に示す２相クロック信号生成装置１０１は、ＣＰＵで構成された制御回路部１０３、動作環境を検出するための温度センサ１０６と電圧センサ１０７、２相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されている記憶回路部１０５、および２相クロック信号を生成する２相クロック信号生成部１０４から構成される。
【００１１】
制御回路部１０３は、温度センサ１０６および電圧センサ１０７が出力したセンサ信号に応じて、２相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されている記憶回路部１０５から適切なデータを読み出して、２相クロック信号生成部１０４に設定用データを出力する。２相クロック信号生成部１０４は、制御回路部１０３より与えられた設定用データによってＡ相クロック信号とＢ相クロック信号間のオーバーラップ時間を可変設定できるように構成されている。このように構成された２相クロック信号生成装置１０１においては、ノンオーバーラップ時間の調整を行う。
【００１２】
図２０は図１９に示した２相クロック信号生成装置１０１における２相クロック信号生成部１０４の構成を一部ブロックで示す回路図である。図２０に示すように、２相クロック信号生成部１０４においては、マシンクロック信号出力部１０２より出力されたマシンクロック信号ＭＣＫが、インバータゲート１０８により信号ＩＭＣＫに変換されて第１のＯＲゲート１０９における一方の入力端子に入力される。また、マシンクロック信号ＭＣＫは第２のＯＲゲート１１０における一方の入力端子に直接入力される。
【００１３】
第１のＯＲゲート１０９の出力信号（ＯＲ１）は、インバータゲート１１１を介してＢ相クロック信号として出力される。また、Ｂ相クロック信号は、第２のディレイ制御部（遅延検出回路部）１１２ｂにより遅延されたＢ相クロック信号（Ｂ−ｄ）に変換されて第２のＯＲゲート１１０の他方の入力端子に入力される。一方、第２のＯＲゲート１１０の出力信号（ＯＲ２）は、インバータゲート１１３を介してＡ相クロック信号として出力される。また、Ａ相クロック信号は、第１のディレイ制御部（遅延検出回路部）１１２ａにより遅延されたＡ相クロック信号（Ａ−ｄ）に変換されて第１のＯＲゲート１０９の他方の入力端子に入力される。
【００１４】
図２１は第１のディレイ制御部１１２ａの構成を一部ブロックで示す回路図である。なお、第１のディレイ制御部１１２ａと第２のディレイ制御部１１２ｂは同じ構成を有しているため、以下において、第１のディレイ制御部１１２ａの構成について説明し、第２のディレイ制御部１１２ｂの説明を省略する。
【００１５】
第１のディレイ制御部１１２ａは、直列接続された２個のインバータゲート１１４ａ，１１４ｂからなる遅延バッファ１１４が複数段直列に接続されている。第１のディレイ制御部１１２ａにおいては、１組の遅延バッファ１１４における伝搬遅延時間が調整用の遅延時間の１単位となっている。そして、初段の遅延バッファ１１４の入力端子と第１のディレイ制御部１１２ａの出力端子との間、および各遅延バッファ１１４の出力端子と第１のディレイ制御部１１２ａの出力端子との間には、スイッチ１１５がそれぞれ設けられており、各スイッチ１１５のＯＮ／ＯＦＦ動作はデコーダ１１６の出力信号によって制御される。デコーダ１１６は、制御回路部１０３より出力された設定用データをデコードして、スイッチ１１５の何れか１つをＯＮ状態とする制御信号を出力する。このように、２相クロック信号生成部１０４は、制御回路部１０３から出力された設定用データに基づいて第１および第２のディレイ制御部１１２ａ，１１２ｂの遅延値を制御し、Ａ相クロック信号とＢ相クロック信号のノンオーバーラップ時間を調整する。
【特許文献１】特開２００２−１０８４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図１９に示した従来の２相クロック信号生成装置では、電源電圧、環境温度などの外部変動要因による、２相クロック信号生成部を構成する遅延検出回路部の遅延変動を、予め設定されていた調整用データに基づいてノンオーバーラップ時間を一定に保持するよう調整していた。しかし、電源電圧、環境温度などの外部変動要因により個々の離散時間（ＤＴ）型回路における特性は異なっており、当該ＤＴ型回路において必要となるノンオーバーラップ時間が変動するため、このようなノンオーバーラップ時間の変動に対して、従来のクロック信号生成装置では精度高く対応できないという問題を有していた。
【００１７】
また、電源電圧、環境温度などの外部変動要因によりＤＴ型回路における浮遊容量が変動することにより、ノンオーバーラップ信号発生器である２相クロック信号生成装置の出力負荷が変動するため、同位相ＣＬＫと逆位相ＣＬＫ間のノンオーバーラップ時間と、同位相ＣＬＫ間若しくは逆位相ＣＬＫ間のそれぞれのノンオーバーラップ時間とにおける必要な遅延量は異なっている。しかし、従来のクロック信号生成装置では、このような同位相ＣＬＫと逆位相ＣＬＫ間のノンオーバーラップ時間と、同位相ＣＬＫ間若しくは逆位相ＣＬＫ間のそれぞれのノンオーバーラップ時間とにおいて必要な遅延量が異なることに対応することができず、それぞれを最適なノンオーバーラップ時間に調整することができないという問題を有していた。
【００１８】
そこで、本発明は、電源電圧、環境温度などの外部変動要因により、ＤＴ型回路において必要となるクロック信号に変動が生じた場合、およびクロック信号生成装置の出力負荷の変動が生じた場合において、当該ＤＴ型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を出力信号毎に可変調整して最適値に設定することができるクロック信号生成装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係る第１の観点のクロック信号生成装置は、
可変できる遅延量を持つｎ個（ｎは正の整数）の可変遅延回路を有してＮ相（Ｎは正の整数）のクロック信号を生成するクロック信号生成回路と、
前記クロック信号生成回路の可変遅延回路における外部変動要因による遅延特性をモニターする遅延検出回路を有し、生成されたＮ相のクロック信号の遅延量を算出するクロック信号遅延算出部と、
前記クロック信号生成回路からの出力クロック信号が供給される離散時間型回路で必要な各相の出力クロック信号間のノンオーバーラップ時間の遅延変動データが、外部変動要因をパラメータとして、予め記憶されている遅延変動データ部と、
前記遅延変動データ部に記憶されている外部変動要因をパラメータとした遅延変動データと、前記クロック信号遅延算出部において算出されたＮ相のクロック信号の遅延量とに基づいて、前記可変遅延回路における遅延量を可変するクロック信号遅延制御部と、を具備する。このように構成された第１の観点のクロック信号生成装置は、電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合、およびクロック信号生成装置の出力負荷の変動が生じた場合において、当該離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を出力信号毎に可変調整して最適値に設定することができる。
【００２０】
上記のように構成された本発明に係る第１の観点のクロック信号生成装置においては、外部変動要因により離散時間型回路において必要となるノンオーバーラップ時間の遅延変動データが予め遅延変動データ部に記憶されており、電源電圧、環境温度などの外部変動要因を入力パラメータとしてクロック信号遅延制御部で可変遅延回路の遅延量を制御することにより、ノンオーバーラップ時間を最適値に可変制御することができる。
【００２１】
また、第１の観点のクロック信号生成装置においては、外部変動要因によりクロック信号生成装置の出力負荷が変動した場合、各出力クロック信号間のノンオーバーラップ時間の変動量が同じでなくなるが、外部変動要因により変動する各ノンオーバーラップ時間を予め遅延変動データ部に記憶しておき、電源電圧、環境温度などの外部要因を入力パラメータとしてクロック信号遅延制御部において各可変遅延回路の遅延量を別々に制御することにより、出力負荷変動に関係なくノンオーバーラップ時間を最適値に可変制御することができる。
【００２２】
また、第１の観点のクロック信号生成装置においては、各出力クロック信号のデューティ比が同じとなるようにノンオーバーラップ時間をクロック信号遅延制御部において可変調整することにより、離散時間型回路の電荷の充電時間および放電時間を同じ時間間隔となるように最適化でき、その結果、離散時間型回路において必要となるスルーレートおよびセトリング性能を緩和して最適化することができる。
【００２３】
本発明に係る第２の観点のクロック信号生成装置は、前記第１の観点における前記遅延検出回路が、前記可変遅延回路における外部変動要因による遅延特性と同じ遅延特性を有するよう構成しても良い。このように構成された第２の観点のクロック信号生成装置は、電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合においても、当該離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を適切に出力信号毎に可変調整することができる。
【００２４】
本発明に係る第３の観点のクロック信号生成装置は、前記第１の観点における前記クロック信号遅延算出部が、基準クロック信号と、クロック信号生成回路から出力されたＮ相の出力クロック信号におけるいずれか１つの信号との間のノンオーバーラップ時間を算出するよう構成されている。このように構成された第３の観点のクロック信号生成装置においては、外部から供給する基準クロックと出力クロック信号との遅延量ずれを算出するクロック信号遅延算出部の出力を入力パラメータとして、クロック信号遅延制御部において可変遅延回路の遅延量を制御しているため、外部変動要因に対するクロック信号生成装置における遅延量の変動を確実に修正して、ノンオーバーラップ時間を最適に可変制御することができる。
【００２５】
本発明に係る第４の観点のクロック信号生成装置は、前記第１の観点における前記クロック信号遅延算出部が、クロック信号生成回路から出力されたＮ相の出力クロック信号におけるいずれか２つの信号間のノンオーバーラップ時間を算出するよう構成されている。このように構成された第４の観点のクロック信号生成装置においては、出力クロック信号から直接ノンオーバーラップ時間の変動量を算出することができるため、さらに高精度にノンオーバーラップ時間を最適に可変制御することができる。
【００２６】
本発明に係る第５の観点のクロック信号生成装置は、前記第１の観点における前記クロック信号遅延制御部が、前記クロック信号生成回路に出力する制御信号において、遅延量を多くするための切替え基準と遅延量を少なくするための切替え基準との間にヒステリシスを持たせるよう構成されている。このように構成された第５の観点のクロック信号生成装置においては、クロック信号遅延算出部の入力パラメータが外部からのノイズ混入などにより微小に変動しても、瞬時に出力データには影響を与えないため、出力クロック信号の遅延量の切替え制御を安定化することができ、切替え時に発生するジッタノイズを低減することができる。
【００２７】
本発明に係る第６の観点のクロック信号生成装置は、前記第１の観点における前記クロック信号遅延制御部が、前記クロック信号生成回路に出力する制御信号において、予め設定した平均数で前記制御信号を平均化して出力するよう構成されている。このように構成された第６の観点のクロック信号生成装置においては、クロック信号生成回路に出力する制御信号における瞬時の変動を抑制し、出力クロック信号における遅延量の切替え制御を安定化することができ、切替え時に発生するジッタノイズを低減することができる。
【００２８】
本発明に係る第７の観点のクロック信号生成装置は、前記第１の観点における電源電圧が、出力クロック信号が供給される離散時間型回路に応じて低電圧モードと高電圧モードに切り替えられるよう構成されている。このように構成された第７の観点のクロック信号生成装置は、Ｎ相の出力クロック信号のノンオーバーラップ時間が出力クロック信号を供給する離散時間型回路の特性に影響を与えない場合、すなわち、出力クロック信号の立ち上がり／立ち下がりにかかる遷移時間を緩和できる場合には、当該クロック信号生成装置の電源電圧を低電圧化し、低消費電流化を図ることが可能となる。
【００２９】
本発明に係る第８の観点のクロック信号生成装置において、前記第１の観点における前記クロック信号遅延算出部、クロック信号遅延制御部および遅延変動データ部は、装置外部からの制御信号によりＯＮ／ＯＦＦ制御されるよう構成されている。このように構成された第８の観点のクロック信号生成装置は、外部変動要因によるノンオーバーラップ時間の変動、および出力クロック信号のデューティ比の変動を許容できる場合には、制御信号をＯＦＦ状態として、低消費電流化およびクロックジッタノイズの発生を抑制することができる。
【００３０】
本発明に係る第９の観点のクロック信号生成装置は、前記第１の観点における前記クロック信号遅延算出部が、前記遅延検出回路に入力される基準となる初期データを保有し、前記遅延検出回路から出力されたデータと前記初期データとの相対的な変動量を出力するよう構成されている。このように構成された第９の観点のクロック信号生成装置は、外部変動要因によりノンオーバーラップ時間が変動しない場合のデータをクロック信号遅延算出部の基準データとして設定することができ、システムのばらつきに起因するノンオーバーラップ時間のばらつきを改善することができる。
【００３１】
本発明に係る第１０の観点の離散時間型回路は、前記の第１の観点から第９の観点におけるいずれかの観点のクロック信号生成装置を備えている。第１０の観点の離散時間型回路は、例えばアナログデジタル変換回路であり、外部変動要因に応じてノンオーバーラップ時間を可変調整する前記の第１の観点から第９の観点のクロック信号生成装置を備えているため、離散時間型回路で必要とするノンオーバーラップ時間が外部変動要因により変動した場合であっても、最適に調整されたノンオーバーラップ時間と、各クロック信号のデューティ比が同じに調整されたクロック信号により駆動されるため、離散時間型回路における誤動作が防止され、回路特性を安定化にすることができる。また、第１０の観点の離散時間型回路は、当該離散時間型回路において必要となるスルーレートおよびセトリング性能を緩和して最適化することができ、汎用性の高いデバイスとなる。
【発明の効果】
【００３２】
本発明によれば、離散時間型回路において必要となるノンオーバーラップ時間における、電源電圧、環境温度などの外部変動要因による変動、およびクロック信号生成装置の出力負荷変動によるノンオーバーラップ時間の変動に対応してノンオーバーラップ時間を最適に制御することができるクロック信号生成装置を提供することができるとともに、本発明のクロック信号生成装置をアナログデジタル変換器などの離散時間型回路に用いることにより、外部変動要因などによる誤作動および特性劣化を防止することが可能となり、信頼性の高い離散時間型回路を提供することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係る好適なクロック信号生成装置、およびクロック信号生成装置を備えた離散時間型回路の好適な実施の形態について添付の図面を参照しつつ説明する。以下の好適な実施の形態においては、出力されるクロック信号として、入力される基準クロック信号と同位相のクロック信号（同位相ＣＬＫ）Φ１，Φ１Ｄ、および基準クロック信号と逆位相のクロック信号（逆位相ＣＬＫ）Φ２，Φ２Ｄの４相の信号をクロック信号生成装置からの出力信号とする場合について説明する。
なお、以下の実施の形態においては４相の出力信号の場合について説明するが、本発明は４相に限定されるものではなく、複数相（Ｎ相）のクロック信号を出力するクロック信号生成装置を含むものである。ここで、Ｎは正の整数である。
【００３４】
（実施の形態１）
以下、本発明に係る実施の形態１のクロック信号生成装置である４相ノンオーバーラップ信号発生器について図１乃至図７を参照しつつ説明する。図１は本発明に係る実施の形態１のクロック信号生成装置の構成を示すブロック図である。実施の形態１のクロック信号生成装置は、図１に示すように、クロック信号生成回路２および調整回路３を備えている。なお、実施の形態１のクロック信号生成装置においては、基準クロック信号（基準ＣＬＫ）を生成する基準クロック信号発生器１は、実施の形態１の４相ノンオーバーラップ信号発生器であるクロック信号生成装置には含まれておらず、装置外部に設けられた例で説明するが、クロック信号生成装置に含む構成としても良い。
クロック信号生成回路２は、基準クロック信号発生器１からの基準クロック信号を入力信号として、インバータゲート４、２つのＮＯＲゲート５ａ，５ｂ、および４つの可変遅延回路６ａ〜６ｄ、で構成され、４相クロック信号を出力する。
【００３５】
クロック信号生成回路２では、基準クロック信号の入力信号を第１のＮＯＲゲート５ａの一方の入力端子に入力すると共に、インバータゲート４を介して第２のＮＯＲゲート５ｂの一方の入力端子に入力する。
第１のＮＯＲゲート５ａの出力は縦列接続された可変遅延回路６ａ，６ｂの入力に接続されている。可変遅延回路６ａからの出力が第３の出力クロック信号Φ２となり、縦列接続された可変遅延回路６ａ，６ｂの出力が第４の出力クロック信号Φ２Ｄとなる。第２のＮＯＲゲート５ｂの出力は縦列接続された可変遅延回路６ｃ，６ｄの入力に接続されている。第３の可変遅延器６ｃからの出力が第１の出力クロック信号Φ１となり、縦列接続された可変遅延回路６ｃ，６ｄの出力が第２の出力クロック信号Φ１Ｄとなる。
【００３６】
第１の出力クロック信号Φ１は、インバータゲート４の出力と第４の出力クロック信号Φ２Ｄとを第２のＮＯＲゲート５ｂにおいて合成し、その合成した信号を第３の可変遅延回路６ｃで遅延させて形成されている。そのため、第１の出力クロック信号Φ１は、基準クロック信号と同位相の信号となり、第４の出力クロック信号Φ２Ｄの立ち下がりタイミングから第３の可変遅延回路６ｃの遅延量分だけ遅れてＨｉｇｈ（Φ１＝１）となり、基準クロック信号の立ち下がりタイミングから第３の遅延検出回路６ｃの遅延量分おくれてＬｏｗ（Φ１＝０）となる。そのため、第３の遅延検出回路６ｃの遅延量により、第４の出力クロック信号Φ２Ｄの立ち下がりから、第１の出力クロック信号Φ１の立ち上がりまでのノンオーバーラップ時間を制御することができる。
【００３７】
また、第２の出力クロック信号Φ１Ｄは、第１の出力クロック信号Φ１の立ち上がりタイミングおよび立ち下がりタイミングから第４の遅延検出回路６ｄの遅延量分だけ遅れた、第１の出力クロック信号Φ１と同位相の信号となる。そのため、第４の遅延検出回路６ｄの遅延量により、第１の出力クロック信号Φ１と第２の出力クロック信号Φ１Ｄとの間のノンオーバーラップ時間（いずれかの信号がＯＦＦ状態となる時間）を制御することができる。
【００３８】
同様に、第３の出力クロック信号Φ２は、基準クロック信号と第２の出力クロック信号Φ１Ｄとを第１のＮＯＲゲート５ａにおいて合成し、その合成した信号を第１の可変遅延回路６ａで遅延させて形成されている。そのため、第３の出力クロック信号Φ２は、基準クロック信号と逆位相の信号となり、基準クロック信号の立ち上がりタイミングから第１の遅延検出回路６ａの遅延量分だけ遅れてＬｏｗ（Φ２＝０）となり、第２の出力クロック信号Φ１Ｄの立ち下がりタイミングから第１の遅延検出回路６ａの遅延量分だけ遅れてＨｉｇｈ（Φ２＝１）となる。そのため、第１の遅延検出回路６ａの遅延量により、第３の出力クロック信号Φ２の立ち下がりから、第２の出力クロック信号Φ１Ｄの立ち上がりまでのノンオーバーラップ時間を制御することができる。
【００３９】
また、第４の出力クロック信号Φ２Ｄは、第３の出力クロック信号Φ２の立ち上がりタイミングおよび立ち下がりタイミングから第２の遅延検出回路６ｂの遅延量分だけ遅れて、第３の出力クロック信号Φ２と同位相の信号を出力する。そのため、第２の遅延検出回路６ｂの遅延量により、第３の出力クロック信号Φ２と第４の出力クロック信号Φ２Ｄとの間のノンオーバーラップ時間（いずれかの信号がＯＦＦ状態となる時間）を制御することができる。
【００４０】
上記のように、実施の形態１の４相ノンオーバーラップ信号発生器であるクロック信号生成装置においては、各出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄが、それぞれ異なる可変遅延回路６ａ〜６ｄにより遅延量を調整することができる。このため、実施の形態１の４相ノンオーバーラップ信号発生器は、同位相および逆位相のクロック信号のそれぞれにおいて別々のノンオーバーラップ時間に設定することが可能である。
【００４１】
［調整回路］
以下、実施の形態１のクロック信号生成装置においてノンオーバーラップ時間を調整する調整回路３について説明する。
図１に示すように、調整回路３は、クロック信号遅延算出部（ＣＬＫ遅延算出部）７、クロック信号遅延制御部（ＣＬＫ遅延制御部）８および遅延変動データ部９を備えている。
【００４２】
クロック信号遅延算出部７は、クロック信号生成回路２の可変遅延回路６ａ〜６ｄの電源電圧、環境温度、システムにおけるばらつきなどの外部変動要因による遅延量の変動を検出してクロック信号遅延制御部８に入力する。クロック信号遅延制御部８は、クロック信号遅延算出部７からの算出された遅延変動データおよび外部入力の電源電圧、環境温度などの外部変動要因のパラメータを入力データとし、遅延変動データ部９に格納されているデータを参照して、各可変遅延回路６ａ〜６ｄの遅延量を可変制御する。
【００４３】
実施の形態１における調整回路３の遅延変動データ部９は、電源電圧、環境温度、システムにおけるバラツキなどの外部変動要因による離散時間型回路で必要となるノンオーバーラップ時間の変動状態、当該クロック信号生成装置の遅延検出回路における遅延量の変動によるノンオーバーラップ時間の変動状態、および当該クロック信号生成装置の出力負荷変動によるノンオーバーラップ時間の変動状態を、クロック信号遅延制御部８への各入力パラメータ（電圧データ、温度データなど）に対応した情報として予め保存している。
【００４４】
次に、調整回路３におけるクロック信号遅延算出部７について説明する。図２はクロック信号遅延算出部７の一例を示す回路図である。図２に示すクロック信号遅延算出部７は、クロック信号生成回路２を構成する可変遅延回路６ａ〜６ｄの遅延量の変動を検出するために設けられており、可変遅延回路６ａ〜６ｄを構成する遅延素子と同じ遅延特性を示す遅延素子が用いられている。クロック信号遅延算出部７は、その遅延素子を複数個用いて構成したｎ組の遅延検出回路１０（１）〜１０（ｎ）を直列に接続した構成となっている。初段の遅延検出回路１０（１）には基準クロック信号が入力され、順次にｎ組の遅延検出回路の遅延量が付加される構成である。ここでｎは正の整数である。
【００４５】
また、各遅延検出回路１０（１）〜１０（ｎ）からの出力信号（Ｄ（１）〜Ｄ（ｎ））は、各サンプルホールド回路１１（１）〜１１（ｎ）に入力されるよう接続されている。各サンプルホールド回路１１（１）〜１１（ｎ）は、基準クロック信号の立ち下がりに同期して、そのとき入力された信号を出力信号Ｂ（１）〜Ｂ（ｎ）として出力する。
【００４６】
各サンプルホールド回路１１（１）〜１１（ｎ）からの出力信号Ｂ（１）〜Ｂ（ｎ）はクロック信号遅延算出部７の出力データであり、出力ビットで示されている。上記構成において、ｎ数を多くするほど遅延算出を検出できる範囲が広がる構成となる。また、各遅延検出回路１０（１）〜１０（ｎ）における遅延素子の数を少なくするほど各遅延検出回路１０（１）〜１０（ｎ）の遅延量が減少し、遅延量を検出する分解能が向上する。
【００４７】
図３は、基準クロック信号（基準ＣＬＫ）と、図２のクロック信号遅延算出部７の各遅延検出回路１０（１），１０（２），１０（ｍ−１），１０（ｍ），１０（ｎ−１），１０（ｎ）からの出力信号Ｄ（１），Ｄ（２），Ｄ（ｍ−１），Ｄ（ｍ），Ｄ（ｎ−１），Ｄ（ｎ）を示す波形図であり、基準クロック信号と各サンプルホールド回路１１（１）〜１１（ｎ）で保持される出力データＢ（１）〜Ｂ（ｎ）との関係を示したものである。なお、図２および図３において、ｍは、１≦ｍ≦ｎの関係を有している。なお、実施の形態１における遅延検出回路は、１個以上の遅延素子により構成されている場合を含むものとする。
【００４８】
図３に示すように、入力された基準クロック信号（図３の（ａ））は、各遅延検出回路１０（１）〜１０（ｎ）の遅延量Ｄｔ（１）〜Ｄｔ（ｎ）により、順次遅延されて次の遅延検出回路へ入力されていく。そのため、基準クロック信号のＨレベル区間の時間間隔Ｔ（Ｈｉ）より、各遅延検出回路１０（１）〜１０（ｎ）の遅延量Ｄｔ（１）〜Ｄｔ（ｎ）の合計の遅延量の方が多い場合、即ちＴ（Ｈｉ）＜（Ｄｔ（０）＋・・＋Ｄｔ（ｎ））の場合、基準クロック信号の立ち下がりタイミングで各遅延検出回路１０（１）〜１０（ｎ）の出力信号をサンプルホールド回路１１（１）〜１１（ｎ）で同期をとって出力すると、いずれかのサンプルホールド回路において出力信号がＨｉｇｈ／Ｌｏｗに切り替わる状態となる。
【００４９】
具体的には、図３の波形図に示されているように、遅延検出回路１０（１）〜１０（ｍ−１）の出力信号Ｄ（１）〜Ｄ（ｍ−１）では、サンプルホールド回路１１（１）〜１１（ｍ−１）で保持される出力データは、Ｂ（１）〜Ｂ（ｍ−１）＝１（Ｈｉｇｈ）となる。そして、サンプルホールド回路１１（ｍ）〜１１（ｎ）で保持される出力データは、Ｂ（ｍ）〜Ｂ（ｎ）＝０（Ｌｏｗ）となり、各遅延検出回路１０（１）〜１０（ｎ）の遅延量をｎビットのデジタルデータとして出力することができる。実施の形態１における遅延検出回路１０（１）〜１０（ｎ）は、図１に示したクロック信号生成回路２の可変遅延回路６ａ〜６ｄと同じ遅延特性を有する遅延素子を用いているため、電源電圧、環境温度などの外部変動要因により、遅延素子の特性が変化し、可変遅延回路６ａ〜６ｄの遅延量、すなわちノンオーバーラップ時間が変動した場合、クロック信号遅延算出部７における遅延素子の遅延量も同じように変化する。
【００５０】
遅延検出回路１０（１）〜１０（ｎ）の遅延量の変動と比較して、基準クロック信号発生器１において生成された基準クロック信号は、立ち上がり時間がほとんど変化しない精度の高いクロック信号であるため、遅延検出回路１０（１）〜１０（ｎ）の遅延量Ｄｔ（１）〜Ｄｔ（ｎ）が変化した場合、その変動量は出力データＢ（１）〜Ｂ（ｎ）に反映される。したがって、出力データＢ（１）〜Ｂ（ｎ）から、外部要因変動によるノンオーバーラップ時間の時間変動を知ることができる。
【００５１】
［可変遅延回路の遅延量制御］
以下、本発明に係る実施の形態１のクロック信号生成装置におけるクロック信号生成回路２の各可変遅延回路６ａ〜６ｄ（図１参照）の遅延量制御方法について図４および図５を用いて説明する。図４は、従来の遅延量制御方法により電源電圧または環境温度などの外部変動要因に関係なくノンオーバーラップ時間を一定に制御した場合をグラフで示す概念図である。
一般にクロック信号を供給する離散時間型回路では、電源電圧および環境温度などの外部変動要因によりその回路を構成するトランジスタ素子の浮遊容量、ゲインなどの動作特性が変動する。このため、離散時間型回路を誤作動なく動作させるために最低必要な最適なノンオーバーラップ時間は変動する。
【００５２】
従来のクロック信号生成装置においては、図４に示したように電源電圧や環境温度などの外部変動要因によらず、クロック信号のノンオーバーラップ時間を一定に設定する構成であるため、外部変動要因により変動するノンオーバーラップ時間が最大に変動した場合を想定して、ノンオーバーラップ時間が設定されている。
【００５３】
その結果、例えば、電源電圧や環境温度などの外部変動要因が標準状態（標準時）である使用頻度が最も高い場合には、離散時間型回路が最低必要とする最適なノンオーバーラップ時間より、当該従来のクロック信号生成装置が形成するノンオーバーラップ時間は長く設定される。図４において、Ｔsetが従来のクロック信号生成装置が設定している一定のノンオーバーラップ時間であり、Ｔnがクロック信号を供給する離散時間型回路において誤動作することがない必要最低限のノンオーバーラップ時間である。図４におけるΔｔ１は、標準時において、設定されたノンオーバーラップ時間Ｔsetから、必要最低限のノンオーバーラップ時間Ｔnを減算した時間であり、標準時においては不要となるノンオーバーラップ時間である。また、Δｔ２は外部変動要因によりノンオーバーラップ時間が最大となったときにおける、設定された一定のノンオーバーラップ時間Ｔsetから、必要最低限のノンオーバーラップ時間Ｔnを減算したときの最小のオーバーラップ時間である。
【００５４】
上記のように従来のクロック信号生成装置においては、不要なノンオーバーラップ時間Δｔ１が使用頻度の高い標準時で長くなるため、前述の図１７に示した離散時間型回路を構成するコンデンサ４２ａにおける電荷の充放電時間が短くなる。この結果、図１７の離散時間型回路においては、出力クロック信号Φ１およびΦ１ＤのクロックタイミングのＨレベル区間において、入力信号のコンデンサ４２ａへの蓄積動作を行い、そして出力クロック信号Φ２およびΦ２ＤのクロックタイミングのＨレベル区間で積分動作を行うため、各Ｈレベル区間が短くなることによって、オペアンプ４３をはじめとする回路を高速動作させる必要が生じる。そのため、従来のクロック信号生成装置を用いた場合には、回路の消費電力が増加し、回路面積を増大させなければならないという問題がある。
【００５５】
本発明に係る実施の形態１のクロック信号生成装置においては、上記の従来のクロック信号生成装置の問題を解決するものであり、外部変動要因により変動したノンオーバーラップ時間を検出して、常に最適なノンオーバーラップ時間に調整するよう構成されている。
【００５６】
図５は、実施の形態１のクロック信号生成装置において、電源電圧や環境温度などの外部変動要因に応じてノンオーバーラップ時間を可変制御した場合をグラフで示す概念図である。
実施の形態１のクロック信号生成装置においては、外部変動要因である電源電圧と環境温度に対応して変動する離散時間型回路で必要とするノンオーバーラップ時間を予め取得し、その取得した遅延変動データを調整回路３の遅延変動データ部９（図１参照）に保存する。調整回路３のクロック信号遅延制御部８においては、クロック信号遅延算出部７からの遅延変動データ、および外部入力の電源電圧と環境温度のパラメータが入力され、遅延変動データ部９の遅延変動データを参照して、クロック信号生成回路２における各可変遅延回路６ａ〜６ｄの遅延量を可変制御している。
【００５７】
上記のように、実施の形態１のクロック信号生成装置においては、図４に示した従来のクロック信号生成装置のようにノンオーバーラップ時間を一定に設定する場合と比較して、ノンオーバーラップ時間を外部変動要因に応じて適切に可変制御しているため、環境温度や電源電圧などの外部変動要因が、標準時の一般的に使用頻度が最も高い場合においても、離散時間型回路が必要とするノンオーバーラップ時間に対応して、クロック信号生成装置から出力するクロック信号を、必要最低限を満たして一定のマージンを有し、且つ外部変動要因に対応して変動する最適オーバーラップ時間に対応するように、適切に制御することが可能となる。
【００５８】
したがって、実施の形態１のクロック信号生成装置は、クロック信号を供給する離散時間型回路、例えばアナログデジタル変換器（ＡＤ変換器）において、電荷の充放電時間を最大限で最適な時間に設定することができ、離散時間型回路で必要となる消費電流および回路面積増大を最低限に抑えた回路構成とすることができる。
【００５９】
また、電源電圧、環境温度、システムにおけるばらつきなどの外部変動要因により、離散時間型回路では回路を構成するトランジスタ素子などの浮遊容量特性が変動するため、離散時間型回路にクロック信号を供給するクロック信号生成装置の出力負荷も外部変動要因により変動する。
【００６０】
実施の形態１のクロック信号生成装置においては、外部変動要因による出力負荷の変動に対して、クロック信号生成回路２が有する各可変遅延回路６ａ〜６ｄの遅延量が、基準クロック信号と同位相の出力クロック信号Φ１，Φ１Ｄの間における遅延量若しくは基準クロック信号と逆位相の出力クロック信号Φ２，Φ２Ｄの間における遅延量、または同位相出力クロック信号Φ１，Φ１Ｄと逆位相出力クロック信号Φ２，Φ２Ｄとの間における遅延量をそれぞれ別々に制御するよう構成されている。これにより、実施の形態１のクロック信号生成装置は、各出力クロック信号間のノンオーバーラップ時間を離散時間型回路が必要とする最適なオーバーラップ時間に調整することができる。
【００６１】
さらに、図６および図７のタイミングチャートを用いて、出力負荷容量が変動した場合のノンオーバーラップ時間変動の説明を行う。ここでは、各クロック信号を生成する各可変遅延回路６ａ〜６ｄの遅延量が一定として説明し、出力負荷のみが変動した場合について説明する。
【００６２】
図６は、出力負荷の変動が同位相出力クロック信号（Φ１，Φ１Ｄ）および逆位相出力クロック信号（Φ２，Φ２Ｄ）に与える影響が少ない場合のタイミングチャートである。一般的に、出力クロック信号の立ち上がりおよび立ち下がりに必要な過渡応答時間は、出力負荷が１次フィルタとなるため出力負荷容量が増大するにしたがって長くなる。ここで図６に示したタイミングチャートの「影響が少ない場合」とは、ノンオーバーラップ時間の十分の一の時間以内となる場合とする。
そのため、図６に示すように、出力負荷容量が小さい場合には、出力クロック信号の立ち上がりおよび立ち下がりに必要な過渡応答時間は無視できるため、各出力クロック信号間のノンオーバーラップ時間は同じ時間間隔として扱うことができる。
【００６３】
図７は、出力負荷容量の変動が同位相出力クロック信号（Φ１，Φ１Ｄ）および逆位相出力クロック信号（Φ２，Φ２Ｄ）に与える影響が大きい場合のタイミングチャートである。各可変遅延回路６ａ〜６ｄを構成する遅延素子は、インバータゲートなどのＨｉｇｈ／Ｌｏｗを切替える素子を偶数個縦列に接続して構成され、それらの動作時間により遅延量が生成されている。図７に示すように、出力負荷容量が大きくなった場合、遅延素子において、Ｈｉｇｈとなるしきい値電圧が電源電圧Ｖｄｄに近い電圧（＞Ｖｄｄ／２）であり、Ｌｏｗとなるしきい値電圧はグランド電圧に近い電圧（＜Ｖｄｄ／２）となり、立ち上がりタイミングと立ち下がりタイミングのＨｉｇｈ／Ｌｏｗのしきい値電圧にずれが生じる。
そのため、同位相出力クロック信号（Φ１，Φ１Ｄ）間、または逆位相出力クロック信号（Φ２，Φ２Ｄ）間では、出力波形が遅延するだけのため、Ｈｉｇｈ／Ｌｏｗのしきい値は同じ電圧であり、ノンオーバーラップ時間（Δｔａ）は同じとなる。
【００６４】
一方、同位相出力クロック信号（Φ１，Φ１Ｄ）と逆位相出力クロック信号（Φ２，Φ２Ｄ）との間における遅延量では、出力する信号が遅延しかつ反転するため、しきい値電圧が異なる電圧となり、結果として出力波形が遅延するだけのノンオーバーラップ時間より多くの時間が必要となる。すなわち、図７に示すように、同位相出力クロック信号（Φ１，Φ１Ｄ）間のノンオーバーラップ時間（Δｔａ）より、同位相出力クロック信号（Φ１，Φ１Ｄ）と逆位相出力クロック信号（Φ２，Φ２Ｄ）との間のノンオーバーラップ時間（Δｔｂ）の方が長くなってしまう。
【００６５】
また、一般にクロック信号生成器を構成する遅延素子としてインバータゲートを用いた場合には、インバータゲートはｎ型トランジスタおよびｐ型トランジスタの２つの異なるトランジスタにより構成されるため、電荷の充電電荷量および放出電荷量において違いがあるのが一般的である。そのため、出力負荷容量が大きく一次フィルタと見なせる場合、立ち上がり時間および立ち下がり時間は、出力クロック信号を出力するインバータゲートの充電電荷量および放電電荷量に比例するため、同じ時間遷移をとらずにヒステリシス特性となり、各出力クロック信号のデューティ比にずれが生じている。
【００６６】
したがって、本発明に係る実施の形態１のクロック信号生成装置においては、電源電圧、環境温度などの外部変動要因により、クロック信号を供給する離散時間型回路を構成する回路の浮遊容量が変動し、当該クロック信号生成装置の出力負荷が変動する場合には、予め保存されていた遅延変動データを用いて、出力負荷変動に伴うノンオーバーラップ時間の変動を補正している。実施の形態１のクロック信号生成装置においては、外部変動要因に応じて各可変遅延回路６ａ〜６ｄにおいて可変するための遅延変動データを遅延変動データ部９に予め保存しておき、その遅延量変動データを参照してクロック遅延制御部８において、各可変遅延回路６ａ〜６ｄの遅延量を制御している。このように構成された実施の形態１のクロック信号生成装置は、電源電圧、環境温度などの外部要因により出力負荷が変動した場合にも各出力クロック信号間のノンオーバーラップ時間を離散時間型回路が必要とする最適時間に調整することが可能となる。
その結果、ノンオーバーラップ時間を有する４相のクロック信号が供給される離散時間型回路において、電荷の充放電時間は最大限の時間設定とすることができ、離散時間型回路で必要となる消費電流および回路面積増大を最低限に抑えた回路構成とすることができる。
【００６７】
なお、実施の形態１のクロック信号生成装置においては４相クロック信号のノンオーバーラップ時間を検出して制御する構成例で説明したが、同様の技術的特徴を用いて、Ｎ相（複数相）のクロック信号におけるノンオーバーラップ時間を検出して制御するよう構成することができることは言うまでもない。
【００６８】
実施の形態１のクロック信号生成装置は、クロック信号遅延制御部８が、クロック信号生成回路２に出力する制御信号において、遅延量を多くするための切替え基準と遅延量を少なくするための切替え基準との間にヒステリシスを持たせるよう構成しても良い。このように構成されたクロック信号生成装置は、クロック信号遅延算出部７の入力パラメータが外部からのノイズ混入などにより微小に変動しても、瞬時に出力データには影響を与えない構成となるため、出力クロック信号の遅延量の切替え制御を安定化することができ、切替え時に発生するジッタノイズを低減することができる。
【００６９】
また、実施の形態１のクロック信号生成装置は、クロック信号遅延制御部８が、クロック信号生成回路２に出力する制御信号において、予め設定した平均数で制御信号を平均化して出力するよう構成しても良い。このように構成されたクロック信号生成装置においては、クロック信号生成回路２に出力する制御信号における瞬時の変動を抑制し、出力クロック信号における遅延量の切替え制御を安定化することができ、切替え時に発生するジッタノイズを低減することができる。
【００７０】
また、実施の形態１のクロック信号生成装置においては、クロック信号遅延算出部７、クロック信号遅延制御部８および遅延変動データ部９が、装置外部からの制御信号によりＯＮ／ＯＦＦ制御されるよう構成しても良い。このように構成されたクロック信号生成装置は、外部変動要因によるノンオーバーラップ時間の変動、および出力クロック信号のデューティ比の変動を許容できる場合には、装置外部からの制御信号をＯＦＦ状態として、低消費電流化およびクロック信号に起因するジッタノイズの発生を低減することができる。
【００７１】
さらに、実施の形態１のクロック信号生成装置においては、クロック信号遅延算出部７が、初段の遅延検出回路１０（１）に入力される基準となる初期データを保有し、遅延検出回路１０（１）乃至１０（ｎ）から出力されたデータと初期データとの相対的な変動量を出力するよう構成しても良い。このように構成されたクロック信号生成装置は、外部変動要因によるノンオーバーラップ時間が変動しない場合のデータをクロック信号遅延算出部７の基準データとして設定することができ、システムのばらつきに起因するノンオーバーラップ時間のばらつきを改善することができる。
【００７２】
また、実施の形態１のクロック信号生成装置を外部変動要因に応じてノンオーバーラップ時間を可変調整するクロック信号発生器として離散時間型回路に備えることにより、この離散時間型回路は、例えばアナログデジタル変換回路は、離散時間型回路で必要とするノンオーバーラップ時間の外部変動要因による変動に対応して、最適に調整されたノンオーバーラップ時間と、各クロック信号のデューティ比が同じに調整されたクロック信号により駆動されるため、離散時間型回路における誤動作を防止して回路特性を安定化にすることができる。また、この離散時間型回路は、当該離散時間型回路において必要となるスルーレートおよびセトリング性能を緩和することができ、汎用性の高いデバイスとなる。
【００７３】
上記のように、実施の形態１のクロック信号生成装置、電源電圧、環境温度、システムのバラツキなどの外部変動要因による離散時間型回路において必要となるノンオーバーラップ時間の変動、およびクロック信号生成装置の出力負荷変動によるノンオーバーラップ時間の変動に対応してノンオーバーラップ時間を最適に制御することができるＮ相ノンオーバーラップ信号発生器となる。また、実施の形態１のクロック信号生成装置をアナログデジタル変換器などの離散時間型回路に用いることにより、外部変動要因などによる誤作動および特性劣化を防止することが可能となり、信頼性の高い離散時間型回路を提供することができる。
【００７４】
（実施の形態２）
以下、本発明に係る実施の形態２のクロック信号生成装置である４相ノンオーバーラップ信号発生器について図８乃至図１０を参照しつつ説明する。図８は、本発明に係る実施の形態２のクロック信号生成装置の構成を示すブロック図である。図８に示すように、実施の形態２のクロック信号生成装置は、前述の図１に示した実施の形態１のクロック信号生成装置と同じように、クロック信号生成回路２および調整回路３を備えている。
【００７５】
実施の形態２のクロック信号生成装置において、前述の実施の形態１のクロック信号生成装置と異なる点は、第１の出力クロック信号Φ１が調整回路３のクロック信号遅延算出部７Ａに入力され、基準クロック信号ではなく第１の出力クロック信号Φ１の遅延量が算出される点である。したがって、実施の形態２のクロック信号生成装置の説明においては、クロック信号遅延算出部７Ａの構成および動作について説明し、その他の構成および動作は実施の形態１のクロック信号生成装置と同じであるため、実施の形態１における説明を適用し、実施の形態２の説明においては省略する。
【００７６】
図９はクロック信号遅延算出部７Ａの一例を示す回路図である。図９に示すクロック信号遅延算出部７Ａは、クロック信号生成回路２を構成する可変遅延回路６ａ〜６ｄの遅延量における外部変動要因による変動を検出するために設けられている。そのため、クロック信号遅延算出部７Ａには、可変遅延回路６ａ〜６ｄを構成する遅延素子と同じ遅延特性を示す遅延素子が用いられている。クロック信号遅延算出部７Ａは、その遅延素子を複数個用いて構成したｎ組の遅延検出回路１０（１）〜１０（ｎ）を直列に接続した構成となっている。初段の遅延検出回路１０（１）には第１の出力クロック信号Φ１が入力され、順次に以下の各遅延検出回路１０（２）〜１０（ｎ）の遅延量が付加される構成である。
【００７７】
また、各遅延検出回路１０（１）〜１０（ｎ）からの出力信号（Ｄ（１）〜Ｄ（ｎ））は、各サンプルホールド回路１１（１）〜１１（ｎ）に入力されるよう接続されている。各サンプルホールド回路１１（１）〜１１（ｎ）は、基準クロック信号の立ち下がりに同期して、そのとき入力された第１の出力クロック信号Φ１の遅延値（１または０）をｎビットの出力データＢ（１）〜Ｂ（ｎ）として出力する。なお、ここでｎは正の整数である。
【００７８】
図１０は、基準クロック信号（基準ＣＬＫ）（図１０の（ａ））と、第１の出力クロック信号Φ１（図１０の（ｂ））と、クロック信号遅延算出部７Ａの各遅延検出回路１０（１），１０（ｍ−１），１０（ｍ），１０（ｎ）からの出力信号Ｄ（１），Ｄ（ｍ−１），Ｄ（ｍ），Ｄ（ｎ）と、を示す波形図である。なお、ｍは正の整数であり、１≦ｍ≦ｎの関係を有している。また、図１０においては、基準クロック信号の立ち下がりに同期して、各サンプルホールド回路１１（１），１１（ｍ−１），１１（ｍ），１１（ｎ）で保持される出力データＢ（１），Ｂ（ｍ−１），Ｂ（ｍ），Ｂ（ｎ）の例を示している。
【００７９】
図１０に示すように、実施の形態２における調整回路３では、遅延量を検出するための入力信号を第１の出力クロック信号Φ１としたことから、サンプルホールド回路１１（１）〜１１（ｎ）の出力データＢ（１）〜Ｂ（ｎ）においては、基準クロック信号の立ち下がりタイミングから第１の出力クロック信号Φ１の立ち上がりタイミングまでの間の時間間隔より小さい遅延量合計を示す遅延検出回路１０（ｍ−１）までは、出力データがＨｉｇｈ（例えば、Ｂ（ｍ−１）＝１）となる。そして、基準クロック信号の立ち下がりタイミングと第１の出力クロック信号Φ１の立ち上がりタイミング間の時間間隔より大きい遅延量合計を示す遅延検出回路１０（ｍ）の以降は、出力データがＬｏｗ（例えば、Ｂ（ｍ）＝０）となる。
【００８０】
このため、各遅延検出回路１０（１）〜１０（ｎ）の出力信号（Ｄ（１）〜Ｄ（ｎ））を基準クロック信号の立ち下がりで同期をとったサンプルホールド回路１１（１）〜１１（ｎ）から出力した出力データＢ（１）〜Ｂ（ｎ）は、外部変動要因により第１の出力クロック信号Φ１の立ち上がりが変化し、ノンオーバーラップ時間が変動すると、その変動に応じてクロック信号遅延算出部７Ａの出力データＢ（１）〜Ｂ（ｎ）が変動する。
【００８１】
したがって、実施の形態２のクロック信号生成装置においては、電源電圧、環境温度などの外部変動要因によりノンオーバーラップ時間を決定する、基準クロック信号の立ち下がりから第１の出力クロック信号Φ１の立ち上がりまでの時間間隔の変動を直接知ることができる。この結果、実施の形態２のクロック信号生成装置は、クロック信号遅延算出部７Ａにおいて正確にノンオーバーラップ時間を算出することが可能となり、調整回路３は所望のノンオーバーラップ時間に調整することができる。
【００８２】
なお、実施の形態２のクロック信号生成装置におけるクロック信号遅延算出部７Ａでは、第１の出力クロック信号Φ１を入力信号としたが、他の出力クロック信号Φ１Ｄ，Φ２またはΦ２Ｄを入力信号とすれば、それらの出力クロック信号Φ１Ｄ，Φ２またはΦ２Ｄにおける基準クロック信号に対する変動を知ることができることは、実施の形態２における説明から明らかである。また、実施の形態２のクロック信号生成装置においては、入力信号として、各出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄを用いるために、複数のクロック信号遅延算出部を備えることにより、それぞれの出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄにおける立ち上がりおよび立ち下がり時間の変動を検出して各相のノンオーバーラップ時間変動を直接的に知ることも可能となる。
【００８３】
（実施の形態３）
以下、本発明に係る実施の形態３のクロック信号生成装置である４相ノンオーバーラップ信号発生器について図１１乃至図１３を参照しつつ説明する。図１１は、本発明に係る実施の形態３のクロック信号生成装置の構成を示すブロック図である。図１１に示すように、実施の形態３のクロック信号生成装置は、前述の図１に示した実施の形態１のクロック信号生成装置と同じように、クロック信号生成回路２および調整回路３を備えている。
【００８４】
実施の形態３のクロック信号生成装置において、前述の実施の形態１のクロック信号生成装置と異なる点は、基準クロック信号発生器１からの基準クロック信号が調整回路３のクロック信号遅延算出部７Ｂには入力されていない点と、４相の出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄがクロック信号遅延算出部７Ｂに入力されて、それぞれの出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄにおける逆位相のノンオーバーラップ時間を算出できるよう構成されている点である。したがって、実施の形態３のクロック信号生成装置の説明においては、クロック信号遅延算出部７Ｂの構成および動作について説明し、その他の構成および動作は実施の形態１のクロック信号生成装置と同じであるため、実施の形態１における説明を適用し、実施の形態３の説明においては省略する。
【００８５】
図１２はクロック信号遅延算出部７Ｂの一例を示す回路図である。図１２に示すクロック信号遅延算出部７Ｂは、クロック信号生成回路２を構成する可変遅延回路６ａ〜６ｄにおける遅延量の外部変動要因による変動を検出するために設けられている。そのため、クロック信号遅延算出部７Ｂには、可変遅延回路６ａ〜６ｄを構成する遅延素子と同じ遅延特性を示す遅延素子が用いられている。クロック信号遅延算出部７Ｂは、その遅延素子を複数個用いて構成したｎ組の遅延検出回路１０（１）〜１０（ｎ）を直列に接続した構成となっている。初段の遅延検出回路１０（１）には第２の出力クロック信号Φ１Ｄが入力され、順次に以下の各遅延検出回路１０（２）〜１０（ｎ）の遅延量が付加される構成である。
【００８６】
また、各サンプルホールド回路１１（１）〜１１（ｎ）には、初段の遅延検出回路１０（１）に入力される第２の出力クロック信号Φ１Ｄとは逆位相の第３の出力クロック信号Φ２が入力される。各サンプルホールド回路１１（１）〜１１（ｎ）は、第３の出力クロック信号Φ２の立ち上がりに同期して、そのとき入力された第２の出力クロック信号Φ１Ｄの遅延値（１または０）をｎビットの出力データＢ（１）〜Ｂ（ｎ）として出力する。
【００８７】
図１３は、第３の出力クロック信号Φ２（図１３の（ａ））と、第２の出力クロック信号Φ１Ｄ（図１３の（ｂ））と、クロック信号遅延算出部７Ｂの各遅延検出回路１０（１），１０（ｍ−１），１０（ｍ），１０（ｎ）からの出力信号Ｄ（１），Ｄ（ｍ−１），Ｄ（ｍ），Ｄ（ｎ）と、を示す波形図である。なお、ｎ、ｍは正の整数であり、１≦ｍ≦ｎの関係を有している。また、図１３においては、第３の出力クロック信号Φ２の立ち上がりに同期して、各サンプルホールド回路１１（１），１１（ｍ−１），１１（ｍ），１１（ｎ）で保持される出力データＢ（１），Ｂ（ｍ−１），Ｂ（ｍ），Ｂ（ｎ）の例を示している。
【００８８】
図１３に示すように、実施の形態３における調整回路３では、遅延量を検出するための入力信号を第２の出力クロック信号Φ１Ｄと第３の出力クロック信号Φ２としたことから、サンプルホールド回路１１（１）〜１１（ｎ）の出力データＢ（１）〜Ｂ（ｎ）においては、第３の出力クロック信号Φ２の立ち上がりタイミングから第２の出力クロック信号Φ１Ｄの立ち下がりタイミングまでの間の時間間隔より小さい遅延量合計を示す遅延検出回路１０（ｍ−１）までは、出力データがＬｏｗ（例えば、Ｂ（ｍ−１）＝０）となる。そして、第３の出力クロック信号Φ２の立ち上がりタイミングと第２の出力クロック信号Φ１Ｄの立ち下がりタイミングとの間の時間間隔より大きい遅延量合計を示す遅延検出回路１０（ｍ）以降は、出力データがＨｉｇｈ（例えば、Ｂ（ｍ）＝１）となる。
【００８９】
このため、各遅延検出回路１０（１）〜１０（ｎ）の出力信号（Ｄ（１）〜Ｄ（ｎ））を第３の出力クロック信号Φ２の立ち上がりで同期をとったサンプルホールド回路１１（１）〜１１（ｎ）から出力した出力データＢ（１）〜Ｂ（ｎ）は、外部変動要因により第２の出力クロック信号Φ１Ｄと第３の出力クロック信号Φ２とのノンオーバーラップ時間の変動を、その変動に応じたクロック信号遅延算出部７Ｂの出力データＢ（１）〜Ｂ（ｎ）から直接的に検出することが可能となる。
【００９０】
したがって、実施の形態３のクロック信号生成装置においては、電源電圧、環境温度などの外部変動要因により生じる、逆位相間のノンオーバーラップ時間の変動を正確に知ることができる。この結果、実施の形態３のクロック信号生成装置は、クロック信号遅延算出部７Ｂより正確にノンオーバーラップ時間を算出することが可能となり、調整回路３は所望のノンオーバーラップ時間に調整することができる。
【００９１】
なお、実施の形態３のクロック信号生成装置においては、クロック信号遅延算出部７Ｂが遅延量を検出するための入力信号を第２の出力クロック信号Φ１Ｄと第３の出力クロック信号Φ２として説明したが、逆位相のノンオーバーラップ時間の変動を検出するのであれば、第１の出力クロック信号Φ１の立ち下がりと第４の出力クロック信号Φ２Ｄの立ち上がり間の時間間隔を検出するよう構成することも可能である。
【００９２】
以上のように、実施の形態３のクロック信号生成装置においては、第２の出力クロック信号Φ１Ｄと第３の出力クロック信号Φ２とにおけるノンオーバーラップ時間の変動を検出する構成だけでもよく、若しくは第１の出力クロック信号Φ１と第４の出力クロック信号Φ２Ｄとにおけるノンオーバーラップ時間の変動を検出する構成としてもよい。さらには、逆位相間のノンオーバーラップ時間の変動を更に詳細に検出するために、両方の逆位相のノンオーバーラップ時間の変動を検出して、その検出結果に基づいて正確にノンオーバーラップ時間を調整することも可能となる。
【００９３】
（実施の形態４）
以下、本発明に係る実施の形態４のクロック信号生成装置である４相ノンオーバーラップ信号発生器について図１４および図１５を参照しつつ説明する。本発明に係る実施の形態４のクロック信号生成装置は、前述の図１１に示した実施の形態３のクロック信号生成装置と同じように構成されている。即ち、実施の形態４のクロック信号生成装置は、クロック信号生成回路２および調整回路３を備えている。
【００９４】
実施の形態４のクロック信号生成装置において、前述の実施の形態１および実施の形態３のクロック信号生成装置と異なる点は、調整回路３におけるクロック信号遅延算出部７Ｃに４相の出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄが入力されて、それぞれの出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄにおける同位相のノンオーバーラップ時間を算出できるよう構成されている点である。したがって、実施の形態４のクロック信号生成装置の説明においては、クロック信号遅延算出部７Ｃの構成および動作について説明し、その他の構成および動作は、実施の形態１および実施の形態３のクロック信号生成装置と同じであるため、実施の形態１および実施の形態３における説明を適用して、実施の形態４の説明においては省略する。
【００９５】
図１４は、実施の形態４のクロック信号生成装置における調整回路３のクロック信号遅延算出部７Ｃの一例を示す回路図である。図１４に示すクロック信号遅延算出部７Ｃは、クロック信号生成回路２を構成する可変遅延回路６ａ〜６ｄにおける遅延量の外部変動要因による変動を検出するために設けられている。そのため、クロック信号遅延算出部７Ｃには、可変遅延回路６ａ〜６ｄを構成する遅延素子と同じ遅延特性を示す遅延素子が用いられている。クロック信号遅延算出部７Ｃは、その遅延素子を複数個用いて構成したｎ組の遅延検出回路１０（１）〜１０（ｎ）を直列に接続した構成となっている。初段の遅延検出回路１０（１）には第２の出力クロック信号Φ１Ｄが入力され、順次に以下の各遅延検出回路１０（２）〜１０（ｎ）の遅延量が付加される構成である。
【００９６】
また、各サンプルホールド回路１１（１）〜１１（ｎ）には、初段の遅延検出回路１０（１）に入力された第２の出力クロック信号Φ１Ｄと同位相の第１の出力クロック信号Φ１が入力される。各サンプルホールド回路１１（１）〜１１（ｎ）は、第１の出力クロック信号Φ１の立ち上がりに同期して、そのとき入力された第２の出力クロック信号Φ１Ｄの遅延値（１または０）をｎビットの出力データＢ（１）〜Ｂ（ｎ）として出力する。
【００９７】
図１５は、第２の出力クロック信号Φ１Ｄ（図１５の（ａ））と、第１の出力クロック信号Φ１（図１５の（ｂ））と、クロック信号遅延算出部７Ｃの各遅延検出回路１０（１），１０（ｍ−１），１０（ｍ），１０（ｎ）からの出力信号Ｄ（１），Ｄ（ｍ−１），Ｄ（ｍ），Ｄ（ｎ）と、を示す波形図である。なお、ｎ、ｍは正の整数であり、１≦ｍ≦ｎの関係を有している。また、図１５においては、第２の出力クロック信号Φ１Ｄの立ち上がりに同期して、各サンプルホールド回路１１（１），１１（ｍ−１），１１（ｍ），１１（ｎ）で保持される出力データＢ（１），Ｂ（ｍ−１），Ｂ（ｍ），Ｂ（ｎ）の例を示している。
【００９８】
図１５に示すように、実施の形態４における調整回路３では、遅延量を検出するための入力信号を第１の出力クロック信号Φ１と第２の出力クロック信号Φ１Ｄとしたことから、サンプルホールド回路１１（１）〜１１（ｎ）の出力データＢ（１）〜Ｂ（ｎ）においては、第１の出力クロック信号Φ１の立ち上がりタイミングから第２の出力クロック信号Φ１Ｄの立ち上がりタイミングまでの間の時間間隔より小さい遅延量合計を示す遅延検出回路１０（ｍ−１）までは、出力データがＨｉｇｈ（例えば、Ｂ（ｍ−１）＝１）となる。そして、第１の出力クロック信号Φ１の立ち上がりタイミングと第２の出力クロック信号Φ１Ｄの立ち上がりタイミングとの間の時間間隔より大きい遅延量合計を示す遅延検出回路１０（ｍ）以降は、出力データがＬｏｗ（例えば、Ｂ（ｍ）＝０）となる。
【００９９】
このため、各遅延検出回路１０（１）〜１０（ｎ）の出力信号（Ｄ（１）〜Ｄ（ｎ））を第２の出力クロック信号Φ１Ｄの立ち上がりで同期をとったサンプルホールド回路１１（１）〜１１（ｎ）から出力した出力データＢ（１）〜Ｂ（ｎ）は、外部変動要因により第１の出力クロック信号Φ１と第２の出力クロック信号Φ１Ｄとのノンオーバーラップ時間の変動を、クロック信号遅延算出部７Ｃの出力データＢ（１）〜Ｂ（ｎ）から正確に検出することが可能となる。
【０１００】
なお、４相の出力クロック信号Φ１，Φ１Ｄ，Φ２，Φ２Ｄにおいて、同位相となるノンオーバーラップ時間としては、前述の（１）第１の出力クロック信号Φ１の立ち上がりタイミングと第２の出力クロック信号Φ１Ｄの立ち上がりタイミングの他に、（２）第３の出力クロック信号Φ２の立ち上がりタイミングと第４の出力クロック信号Φ２Ｄの立ち上がりタイミング、（３）第１の出力クロック信号Φ１の立ち下がりタイミングと第２の出力クロック信号Φ１Ｄの立ち下がりタイミング、および（４）第３の出力クロック信号Φ２の立ち下がりタイミングと第４の出力クロック信号Φ２Ｄの立ち下がりタイミングがある。
【０１０１】
上記の（２）〜（４）におけるノンオーバーラップ時間の遅延量検出に関しても、前述のようにクロック信号遅延算出部７Ｃに対して該当する出力クロック信号を入力して検出することが可能である。例えば、（２）におけるノンオーバーラップ時間の遅延量を検出する場合には、第４の出力クロック信号Φ２Ｄの立ち上がりに同期して第３の出力クロック信号Φ２の立ち上がりの遅延量を検出するよう構成しても良い。また、（３）および（４）におけるノンオーバーラップ時間の遅延量を検出する場合には、（１）および（２）の構成において、出力クロック信号をインバータを介して入力するよう構成し、第２の出力クロック信号Φ１Ｄまたは第４の出力クロック信号Φ２Ｄの立ち下がりに同期して第１の出力クロック信号Φ１または第３の出力クロック信号Φ２の遅延量を検出するよう構成することも可能である。
上記の（１）〜（４）におけるノンオーバーラップ時間の遅延量検出方法としては、少なくとも１つのノンオーバーラップ時間の遅延量検出に基づいてノンオーバーラップ時間を調整しても良く、若しくはさらに精度を高めるために全てのノンオーバーラップ時間の遅延量検出に基づいて各ノンオーバーラップ時間を調整しても良い。
【０１０２】
したがって、実施の形態４のクロック信号生成装置においては、電源電圧、環境温度などの外部変動要因により生じる、同位相のノンオーバーラップ時間の変動を直接知ることができる。この結果、実施の形態４のクロック信号生成装置は、クロック信号遅延算出部７Ｃより正確にノンオーバーラップ時間を調整することが可能となる。
【０１０３】
（実施の形態５）
以下、本発明に係る実施の形態５のクロック信号生成装置である４相ノンオーバーラップ信号発生器について図１６を参照しつつ説明する。図１６は実施の形態５のクロック信号生成装置の構成を示すブロック図である。実施の形態５のクロック信号生成装置は、前述の図１に示した実施の形態１のクロック信号生成装置に電源電圧切替え回路１２を設けたものである。図１６に示すように、実施の形態５のクロック信号生成装置は、クロック信号生成回路２、調整回路３および電源電圧切替え回路１２を具備して構成されている。
【０１０４】
実施の形態５のクロック信号生成装置は、実施の形態１のクロック信号生成装置において説明したように、電源電圧、環境温度などの外部変動要因により生じる、同位相のノンオーバーラップ時間の変動を検出して、ノンオーバーラップ時間を正確に調整できるよう構成されているとともに、入力される電源電圧を低電圧モードまたは高電圧モードのいずれかのモードに切り替えられるよう構成されている。電源電圧切替え回路１２は、低電圧発生回路１２ａ、高電圧発生回路１２ｂ、および出力切替え回路１２ｃを具備しており、当該クロック信号生成装置が備えられている装置のＣＰＵからの電源電圧切替え制御信号が出力切替え回路１２ｃに入力されて低電圧モード／高電圧モードのいずれかに切り替えられるよう構成されている。電源電圧切替え回路１２は、当該クロック信号生成装置が供給する離散型時間回路、例えばアナログデジタル変換器がクロック信号の立ち上がり／立ち下がりに要する遷移時間を緩和できる制御モードである場合には、当該クロック信号生成装置の電源電圧を低電圧化して、当該クロック信号生成装置の低消費電流化を図ることができる。上記のように、実施の形態５のクロック信号生成装置は、４相クロック信号のノンオーバーラップ時間が、当該クロック信号生成装置により４相クロック信号を供給する離散時間型回路の特性に影響を与えない場合には、そのときの動作モードに応じた電源電圧を供給して省エネルギーの装置を構築することが可能となる。
【０１０５】
上記のように、実施の形態５のクロック信号生成装置は、電源電圧を、出力クロック信号が供給される離散時間型回路に応じて低電圧モードと高電圧モードに切替えられるよう構成されているため、Ｎ相の出力クロック信号のノンオーバーラップ時間が出力クロック信号を供給する離散時間型回路の特性に影響を与えない場合、すなわち、出力クロック信号の立ち上がり／立ち下がりにかかる遷移時間を緩和できる場合には、当該クロック信号生成装置の電源電圧を低電圧化し、低消費電流化を図ることが可能となる。
【産業上の利用可能性】
【０１０６】
本発明は、電源電圧、環境温度などの外部変動要因に対応して、離散時間型回路で必要となるノンオーバーラップ時間を出力クロック信号毎に可変調整して最適化にするＮ相ノンオーバーラップ信号発生器として各種機器に適用できる汎用性の高い装置である。
【図面の簡単な説明】
【０１０７】
【図１】本発明に係る実施の形態１のクロック信号生成装置の構成を示すブロック図
【図２】実施の形態１のクロック信号生成装置におけるクロック信号遅延算出部の一例を示す回路図
【図３】実施の形態１のクロック信号生成装置における、基準クロック信号（基準ＣＬＫ）と、クロック信号遅延算出部からの出力信号とを示す波形図
【図４】従来の遅延量制御方法によりノンオーバーラップ時間を一定に制御した場合をグラフで示す概念図
【図５】実施の形態１のクロック信号生成装置において、外部変動要因に応じてノンオーバーラップ時間を可変制御した場合をグラフで示す概念図
【図６】出力負荷の変動が同位相出力クロック信号および逆位相出力クロック信号に与える影響が少ない場合のタイミングチャート
【図７】出力負荷の変動が同位相出力クロック信号および逆位相出力クロック信号に与える影響が大きい場合のタイミングチャート
【図８】本発明に係る実施の形態２のクロック信号生成装置の構成を示すブロック図
【図９】実施の形態２のクロック信号生成装置におけるクロック信号遅延算出部の一例を示す回路図
【図１０】実施の形態２のクロック信号生成装置における、基準クロック信号（基準ＣＬＫ）と、第１の出力クロック信号Φ１と、クロック信号遅延算出部の各遅延検出回路からの出力信号とを示す波形図
【図１１】本発明に係る実施の形態３のクロック信号生成装置の構成を示すブロック図
【図１２】実施の形態３のクロック信号生成装置におけるクロック信号遅延算出部の一例を示す回路図
【図１３】実施の形態３のクロック信号生成装置における、第３の出力クロック信号Φ２と、第２の出力クロック信号Φ１Ｄと、クロック信号遅延算出部の各遅延検出回路からの出力信号とを示す波形図
【図１４】本発明に係る実施の形態４のクロック信号生成装置におけるクロック信号遅延算出部の一例を示す回路図
【図１５】実施の形態４のクロック信号生成装置における、第２の出力クロック信号Φ１Ｄと、第１の出力クロック信号Φ１と、クロック信号遅延算出部の各遅延検出回路からの出力信号とを示す波形図
【図１６】本発明に係る実施の形態５のクロック信号生成装置の構成を示すブロック図
【図１７】従来のスイッチトキャパシタ型積分器の例を示す回路図
【図１８】従来のスイッチトキャパシタ型積分器に対するクロック信号のクロックタイミングを示す波形図
【図１９】従来のクロック信号生成装置の構成を示すブロック図
【図２０】図１９に示すクロック信号生成装置における２相クロック信号生成部の構成を一部ブロックで示す回路図
【図２１】図２０に示す第１のディレイ制御部の構成を一部ブロックで示す回路図
【符号の説明】
【０１０８】
１  基準クロック信号発生器
２  クロック信号生成回路
３  調整回路
４  インバータゲート
５ａ，５ｂ  ＮＯＲゲート
６ａ，６ｂ，６ｃ，６ｄ  可変遅延回路
７，７Ａ，７Ｂ，７Ｃ  クロック信号遅延算出部
８  クロック信号遅延制御部
９  遅延変動データ部
１０（１）〜１０（ｎ）  遅延検出回路
１１（１）〜１１（ｎ）  サンプルホールド回路
１２  電源電圧切替え回路
１２ａ  低電圧発生回路
１２ｂ  高電圧発生回路
１２ｃ  出力切替え回路
【図１】
2010004425.tif 000003
【図２】
2010004425.tif 000004
【図３】
2010004425.tif 000005
【図４】
2010004425.tif 000006
【図５】
2010004425.tif 000007
【図６】
2010004425.tif 000008
【図７】
2010004425.tif 000009
【図８】
2010004425.tif 000010
【図９】
2010004425.tif 000011
【図１０】
2010004425.tif 000012
【図１１】
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【図１２】
2010004425.tif 000014
【図１３】
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【図１４】
2010004425.tif 000016
【図１５】
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【図１６】
2010004425.tif 000018
【図１７】
2010004425.tif 000019
【図１８】
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【図１９】
2010004425.tif 000021
【図２０】
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【図２１】
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