(57)【要約】【課題】プロセスバラツキや、プロセス変更によりN型トランジスタ及びP型トランジスタ双方の特性が設計段階に対してずれても、デューティ比を所望の数値に補正するデューティ補正回路を提供する。【解決手段】本発明のデューティ補正回路は、第1電源及び第1出力間に設けられ、第1信号をゲートに受ける第1チャネル型第1MOSトランジスタ（以下Tr）と、第2の電源及び第1出力間に設けられ、第1信号をゲートに受ける第2チャネル型第2MOSTrと、第1電源及び第1出力間に第1MOSTrと直列に設けられた第1チャネル型第3MOSTrと、第1電源及び第2の出力間に設けられ、第1出力線がゲートに接続された第1チャネル型第4MOSTrと、第2電源及び第2出力間に設けられ、第1出力線がゲートに接続された第2チャネル型第5MOSTrと、第1電源及び第2出力間で第4MOSTrと直列に設けられた第1チャネル型第6MOSTrと、第3及び第6MOSTrのゲートに其々バイアス電圧を印加するバイアス回路を備える。【選択図】図１
2010004526.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源ライン及び第１の出力ノードの間に設けられ、第１の信号をゲート電極に受ける第１チャネル型の第１のＭＯＳトランジスタと、
第２の電源ライン及び前記第１の出力ノードの間に設けられ、前記第１の信号をゲート電極に受ける第２チャネル型の第２のＭＯＳトランジスタと、
前記第１の電源ライン及び前記第１の出力ノードの間であって前記第１のＭＯＳトランジスタと直列に設けられた第１チャネル型の第３のＭＯＳトランジスタと、
前記第１の電源ライン及び第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第１チャネル型の第４のＭＯＳトランジスタと、
前記第２の電源ライン及び前記第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第２チャネル型の第５のＭＯＳトランジスタと、
前記第１の電源ライン及び前記第２の出力ノードの間であって前記第４のＭＯＳトランジスタと直列に設けられた第１チャネル型の第６のＭＯＳトランジスタと、
前記第３及び前記第６のＭＯＳトランジスタのゲート電極に其々バイアス電圧を印加するバイアス回路を備えたデューティ補正回路。
【請求項２】
前記第１チャネル型はＮチャネル型であって、前記第１の電源は接地電源であることを特徴とする請求項１に記載のデューティ補正回路。
【請求項３】
前記第１チャネル型はＰチャネル型であって、前記第１の電源は高電位電源であることを特徴とする請求項１に記載のデューティ補正回路。
【請求項４】
前記バイアス回路が、入力されるコードに対応した前記バイアス電圧の電圧値を出力することを特徴とする請求項１から請求項３のいずれかに記載のデューティ補正回路。
【請求項５】
前記バイアス回路が、前記第２の出力ノードにおける信号のデューティ比を測定するデューティ検知回路を更に備え、前記デューティ比に基づいて、前記第１の調整ＭＯＳトランジスタのゲートに印加するバイアス電圧と、前記第２の調整ＭＯＳトランジスタのゲートに印加するバイアス電圧とを出力することを特徴とする請求項１から請求項３のいずれか一項に記載のデューティ補正回路。
【請求項６】
複数の遅延回路がカスケード接続された遅延段と、
前記遅延段の出力信号のデューティ比を測定するデューティ検知回路と、
前記デューティ検知回路から出力されるコード信号を受けて前記遅延段にバイアス信号を出力するバイアス回路とを備え、
前記遅延回路は、
第１の電源ライン及び第１の出力ノードの間に設けられ、第１の信号をゲート電極に受ける第１チャネル型の第１のＭＯＳトランジスタと、
第２の電源ライン及び前記第１の出力ノードの間に設けられ、前記第１の信号をゲート電極に受ける第２チャネル型の第２のＭＯＳトランジスタと、
前記第１の電源ライン及び前記第１の出力ノードの間であって前記第１のＭＯＳトランジスタと直列に設けられた第１チャネル型の第３のＭＯＳトランジスタと、
前記第１の電源ライン及び第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第１チャネル型の第４のＭＯＳトランジスタと、
前記第２の電源ライン及び前記第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第２チャネル型の第５のＭＯＳトランジスタと、
前記第１の電源ライン及び前記第２の出力ノードの間であって前記第４のＭＯＳトランジスタと直列に設けられた第１チャネル型の第６のＭＯＳトランジスタとを備え、
前記第３及び前記第６のＭＯＳトランジスタのゲート電極は前記バイアス信号を受けることを特徴とするデューティ補正回路。
【請求項７】
前記第３のＭＯＳトランジスタは前記第１の信号のライズエッジ又はフォールエッジの内の一方のエッジを調整し、
前記第６のＭＯＳトランジスタは前記第１の信号のライズエッジ又はフォールエッジの内の前記一方のエッジと異なるエッジを調整することを特徴とする請求項１乃至６のいずれか一項に記載のデューティ補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路におけるクロックを加工する回路に関するものであり、特に、分周回路などによって生成されたクロックのデューティ比を補正するデューティ補正回路に関する。
【背景技術】
【０００２】
従来より、デジタル回路において、回路間の信号伝達のタイミングに応じて、伝達させる信号（例えば、クロック）のデューティを制御することが行われている。
例えば、同期回路において、各回路の動作の同期を取るため、各回路に対して供給するクロックのデューティ比を５０％とすることが必要である。
このため、図８に示すデューティ補正回路においては、制御回路のインバータを構成するＰチャネル型ＭＯＳトランジスタ（以下、Ｐ型トランジスタ）であるＰ型トランジスタＭＰ１、及びＮチャネル型ＭＯＳトランジスタ（以下、Ｎ型トランジスタ）であるＮ型トランジスタＭＮ１以外に、デューティを調整して補正するためのＰ型ＭＯＳトランジスタ及びＮ型トランジスタが設けられ、立ち上がりタイミング制御回路が構成されている（例えば、特許文献１参照）。
【０００３】
すなわち、図８に示すように、このインバータの出力のデューティ比を調整するため、Ｐ型トランジスタＭＰ１のソースと電源との間に、Ｐ型ＭＯＳトランジスタＭＰ２及びＭＰ３が並列に挿入され、Ｎ型トランジスタＭＮ１のソースと接地点との間に、Ｎ型トランジスタＭＮ２及びＭＮ３が並列に挿入されている。
上記Ｐ型トランジスタＭＰ２及びＭＰ３のゲートには一定のバイアス電圧ＶＢＰが印加されており、Ｎ型ＭＯＳトランジスタＭＮ２のゲートには一定のバイアス電圧ＶＢＮが印加されている。これにより、コンデンサＣ１に対して、Ｐ型トランジスタＭＰ１が一定の電流にて電荷を蓄積する。
一方、Ｎ型ＭＯＳトランジスタＭＮ３には波形の立ち上がりタイミングを制御するための制御信号が入力されているため、制御信号の電圧値によりＮ型ＭＯＳトランジスタＭＮ３に流れる電流が変化するため、インバータの出力する波形の立ち下がりの時間が調整される。そして、比較器Ａ１に入力されるインバータの出力波形と、リファレンス電圧Ｖrefとを比較して、デューティの調整を行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−６８７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体装置の動作を高速化、すなわちクロックの高速化に伴い、このクロックの信号波形を補正する際、クロックの周期が短くなるために、極めて高い精度にて信号波形の調整が必要となってきている。
また、半導体装置の設計段階において、デューティ比が所望の数値となる調整を可能とするように、デューティ補正回路を構成したとしても、製造段階における各プロセスのバラツキにより、トランジスタの特性が設計段階における数値と異なるため、デューティ比を所望の数値に調整できない場合がある。
このような場合、トランジスタの特性が設計段階に対応するよう、プロセスの条件を見直し、再度、半導体装置を製造することになる。
【０００６】
しかしながら、上記特許文献１のデューティ補正回路は、信号波形のデューティの補正を行う際、Ｐ型トランジスタとＮ型トランジスタとを利用してデューティの調整を行うため、プロセスの見直しにおいてＮ型トランジスタの特性を調整することにより、Ｐ型トランジスタの特性が連動して変化してしまい、Ｐ型及びＮ型トランジスタ双方の特性を精度良く制御できない場合があり、高い精度にてデューティの補正を行うことが難しい。
【０００７】
本発明は、このような事情に鑑みてなされたもので、プロセスバラツキや、プロセス変更によりＮ型トランジスタ及びＰ型トランジスタ双方の特性が設計段階に対応してずれていても、入力されるクロック信号のデューティ比を所望の数値に補正する調整が可能なデューティ補正回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のデューティ補正回路は、第１の電源ライン及び第１の出力ノードの間に設けられ、第１の信号をゲート電極に受ける第１チャネル型の第１のＭＯＳトランジスタと、第２の電源ライン及び前記第１の出力ノードの間に設けられ、前記第１の信号をゲート電極に受ける第２チャネル型の第２のＭＯＳトランジスタと、前記第１の電源ライン及び前記第１の出力ノードの間であって前記第１のＭＯＳトランジスタと直列に設けられた第１チャネル型の第３のＭＯＳトランジスタと、前記第１の電源ライン及び第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第１チャネル型の第４のＭＯＳトランジスタと、前記第２の電源ライン及び前記第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第２チャネル型の第５のＭＯＳトランジスタと、前記第１の電源ライン及び前記第２の出力ノードの間であって前記第４のＭＯＳトランジスタと直列に設けられた第１チャネル型の第６のＭＯＳトランジスタと、前記第３及び前記第６のＭＯＳトランジスタのゲート電極に其々バイアス電圧を印加するバイアス回路を備えている。
【０００９】
本発明のデューティ補正回路は、前記第１チャネル型はＮチャネル型であって、前記第１の電源は接地電源（実施形態における接地電圧Ｖｓｓの接地点）であることを特徴とする。
【００１０】
本発明のデューティ補正回路は、前記第１チャネル型はＰチャネル型であって、前記第１の電源は高電位電源（実施形態における電圧値ＶＰＥＲＤの電源）であることを特徴とする。
【００１１】
本発明のデューティ補正回路は、前記バイアス回路が、入力されるコードに対応した前記バイアス電圧の電圧値を出力することを特徴とする。
【００１２】
本発明のデューティ補正回路は、前記バイアス回路が、前記第２の出力ノードにおける信号のデューティ比を測定するデューティ検知回路を更に備え、前記デューティ比に基づいて、前記第１の調整ＭＯＳトランジスタのゲートに印加するバイアス電圧と、前記第２の調整ＭＯＳトランジスタのゲートに印加するバイアス電圧とを出力することを特徴とする。
【００１３】
本発明のデューティ補正回路は、複数の遅延回路がカスケード接続された遅延段と、前記遅延段の出力信号のデューティ比を測定するデューティ検知回路と、前記デューティ検知回路から出力されるコード信号を受けて前記遅延段にバイアス信号を出力するバイアス回路とを備え、前記遅延回路は、第１の電源ライン及び第１の出力ノードの間に設けられ、第１の信号をゲート電極に受ける第１チャネル型の第１のＭＯＳトランジスタと、第２の電源ライン及び前記第１の出力ノードの間に設けられ、前記第１の信号をゲート電極に受ける第２チャネル型の第２のＭＯＳトランジスタと、前記第１の電源ライン及び前記第１の出力ノードの間であって前記第１のＭＯＳトランジスタと直列に設けられた第１チャネル型の第３のＭＯＳトランジスタと、前記第１の電源ライン及び第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第１チャネル型の第４のＭＯＳトランジスタと、前記第２の電源ライン及び前記第２の出力ノードの間に設けられ、前記第１の出力線がゲートに接続された第２チャネル型の第５のＭＯＳトランジスタと、前記第１の電源ライン及び前記第２の出力ノードの間であって前記第４のＭＯＳトランジスタと直列に設けられた第１チャネル型の第６のＭＯＳトランジスタとを備え、前記第３及び前記第６のＭＯＳトランジスタのゲート電極は前記バイアス信号を受けることを特徴とする。
【００１４】
本発明のデューティ補正回路は、前記第３のＭＯＳトランジスタは前記第１の信号のライズエッジ（パルスの立ち上がりエッジ）又はフォールエッジ（パルスの立ち下がりエッジ）の内の一方のエッジを調整し、前記第６のＭＯＳトランジスタは前記第１の信号のライズエッジ又はフォールエッジの内の前記一方のエッジと異なるエッジを調整することを特徴とする。
【発明の効果】
【００１５】
以上説明したように、この発明によれば、インバータを構成するＭＯＳトランジスタの他に、調整用のＭＯＳトランジスタとしてＮチャネル型あるいはＰチャネル型のいずれかを設け、デューティ比の補正をＮチャネル型あるいはＰチャネル型の一方のＭＯＳトランジスタのみにおいて調整しているため、プロセスバラツキや、プロセス変更によりＮ型トランジスタ及びＰ型トランジスタ双方の特性が設計段階に対応してずれていても、Ｐ型トランジスタあるいはＮ型トランジスタのいずれか一方により、遅延回路の遅延を調整することができるため、デューティ比を所望の数値に補正する調整が、従来例に比較して高精度に行うことが可能となる。
また、この発明によれば、波形の補正を複数段の遅延回路にて行うため、１段あたりの補正量を小さくして、複数段の補正量の合計にて全体的な補正時間を確保することができるため、幅広い補正を行うことが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態によるデューティ補正回路の構成例を示すブロック図である。
【図２】図１のバイアス回路１５及び１６の回路の構成例を示す図である。
【図３】クロック信号ＬＣＬＫＯＥの「Ｈ」レベル期間の＋補正及び−補正を説明する波形図である。
【図４】第１の実施形態によるデューティ補正回路のシミュレーション結果を示す波形図である。
【図５】本発明の第２の実施形態によるデューティ補正回路の構成例を示すブロック図である。
【図６】図５のデューティ電圧変換回路３０の回路の構成例を示す図である。
【図７】デューティ電圧変換回路３０の動作を説明する波形図であり、縦軸が信号強度、横軸が時刻を示している。
【図８】従来のデューティ補正回路の構成を示す回路図である。
【図９】本発明の第１の実施形態の他の構成によるデューティ補正回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
＜第１の実施形態＞
以下、本発明の第１の実施形態によるデューティ補正回路を図面を参照して説明する。
図１は同実施形態によるデューティ補正回路の構成例を示すブロック図である。
この図において、本実施形態のデューティ補正回路は、入力バッファ１１、遅延回路１２、１３及び１４、バイアス回路１５、１６、粗調遅延回路１７、微調遅延回路１８、デューティ検知回路１９、セレクタ制御回路２０、バッファ２１、２２及び２３、ＩＮＶ１を有している。
入力バッファ１１は、外部の発振器が発振して生成したクロック信号ＣＫ及びその逆相のクロック信号ＣＫＢを入力し、クロック信号ＤＬＣＬＫＡを出力する。
遅延回路１２、１３及び１４は、それぞれ第１のインバータと第２のインバータとの２段構成にて構成されている。
第１のインバータは、Ｐ型トランジスタＰ１、Ｎ型トランジスタＮＶ１及びＮ１から構成されている。Ｐ型トランジスタＰ１は、ソースが電圧値ＶＰＥＲＤの電源に接続され、ゲートにクロック信号ＤＬＣＬＫＡが入力され、ドレインがＮ型トランジスタＮＶ１のドレインと接続されている。Ｎ型トランジスタＮＶ１は、ゲートに電圧値ＶＤＥＣの制御信号ＤＣＣＤＥＣが入力され、ソースがＮ型トランジスタＮ１のドレインと接続されている。Ｎ型トランジスタＮ１は、ゲートにクロック信号ＤＬＣＬＫＡが入力され、ソースが接地電圧Ｖｓｓである接地点に接続されている。
【００１８】
第２のインバータは、Ｐ型トランジスタＰ２、Ｎ型トランジスタＮＶ２及びＮ２から構成されている。Ｐ型トランジスタＰ２は、ソースが電圧値ＶＰＥＲＤの電源に接続され、ゲートがＰ型トランジスタＰ１のドレイン（すなわち、第１のインバータの出力端子）に接続され、ドレインがＮ型トランジスタＮＶ２のドレインと接続されている。Ｎ型トランジスタＮＶ２は、ゲートに電圧値ＶＩＮＣの制御信号ＤＣＣＩＮＣが入力され、ソースがＮ型トランジスタＮ２のドレインと接続されている。Ｎ型トランジスタＮ２は、ゲートにＰ型トランジスタＰ１のドレインが接続され、ソースが接地電圧Ｖｓｓである接地点に接続されている。
【００１９】
バイアス回路１５は、遅延回路１２、１３及び１４のそれぞれのＮ型トランジスタＮＶ１のゲートに対して、入力されるセレクト信号ＬＳＥＬＦ＜７：０＞に応じた電圧値ＶＤＥＣにて制御信号ＤＣＣＤＥＣを出力する。
バイアス回路１６は、遅延回路１２、１３及び１４それぞれのＮ型トランジスタＮＶ２のゲートに対して、入力されるセレクト信号ＬＳＥＬＦ＜７：０＞に応じた電圧値ＶＩＮＣにて制御信号ＤＣＣＩＮＣを出力する。
ここで、ＬＳＥＬＦ＜７：０＞は、ＬＳＥＬＦ＜０＞、ＬＳＥＬＦ＜１＞、ＬＳＥＬＦ＜２＞、ＬＳＥＬＦ＜３＞、ＬＳＥＬＦ＜４＞、ＬＳＥＬＦ＜５＞、ＬＳＥＬＦ＜６＞、ＬＳＥＬＦ＜７＞の各信号線から構成されている。ここで、ＬＳＥＬＦ＜７＞は、バイアス回路１５及び１６のいずれを動作させるかを設定する選択信号である。
【００２０】
上記バイアス回路１５及び１６は、図２に示す様に、２入力のアンド回路ＡＮＤ０、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、ＡＮＤ５、ＡＮＤ６と、Ｎ型トランジスタＮＷ０、ＮＷ１、ＮＷ２、ＮＷ３、ＮＷ４、ＮＷ５、ＮＷ６、ＮＺ０、ＮＺ１、ＮＺ２、ＮＺ３、ＮＺ４、ＮＺ５、ＮＺ６とから構成されている。
ここで、ＮＷ０及びＮＺ０、ＮＷ１及びＮＺ１、ＮＷ２及びＮＺ２、ＮＷ３及びＮＺ３、ＮＷ４及びＮＺ４、ＮＷ５及びＮＺ５、ＮＷ６及びＮＺ６は、それぞれ直列接続されたトランジスタ対を構成している。
【００２１】
すなわち、Ｎ型トランジスタＮＷ０及びＮＺ０のトランジスタ対を例にとって説明すると、Ｎ型トランジスタＮＷ０は、ドレインが抵抗Ｒ０を介して電圧値ＶＰＥＲＤの電源へ接続され、ゲートがアンド回路ＡＮＤ０の出力端子（制御信号ＬＳＬＦ＜０＞）が接続されている。一方、Ｎ型トランジスタＮＺ０は、ドレインがＮ型トランジスタＮＷ０のソースに接続され、ゲートが自身のドレインに接続され（ダイオード接続されている）、ソースが接地電圧Ｖｓｓである接地点へ接続されている。
これにより、制御信号ＬＳＬＦ＜０＞が「Ｈ」レベルの場合、Ｎ型トランジスタＮＷ０がオン状態となり、Ｎ型トランジスタＮＺ０を介して、電流が流れることになる。
【００２２】
他のＮ型トランジスタＮＷ１及びＮＺ１、ＮＷ２及びＮＺ２、ＮＷ３及びＮＺ３、ＮＷ４及びＮＺ４、ＮＷ５及びＮＺ５、ＮＷ６及びＮＺ６のトランジスタ対についても、ＮＷ０及びＮＺ０のトランジスタ対と同様の構成であり、それぞれ、アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、ＡＮＤ５、ＡＮＤ６各々の出力する制御信号ＬＳＬＦ＜１＞、ＬＳＬＦ＜２＞、ＬＳＬＦ＜３＞、ＬＳＬＦ＜４＞、ＬＳＬＦ＜５＞、ＬＳＬＦ＜６＞により、Ｎ型トランジスタＮＷ１、ＮＷ２、ＮＷ３、ＮＷ４、ＮＷ５、ＮＷ６それぞれがオン／オフ制御される。
ここで、各トランジスタ対に流れる電流値の比は、ＮＷ０及びＮＺ０と、ＮＷ１及びＮＺ１と、ＮＷ２及びＮＺ２と、ＮＷ３及びＮＺ３と、ＮＷ４及びＮＺ４と、ＮＷ５及びＮＺ５と、ＮＷ６及びＮＺ６とにて、１：２：４：８：１６：３２：６４となるトランジスタサイズに設定されている。
【００２３】
Ｎ型トランジスタＮＷ０及びＮＺ０、ＮＷ１及びＮＺ１、ＮＷ２及びＮＺ２、ＮＷ３及びＮＺ３、ＮＷ４及びＮＺ４、ＮＷ５及びＮＺ５、ＮＷ６及びＮＺ６のトランジスタ対が並列に接続されており、このトランジスタ対の並列接続が抵抗Ｒ０（抵抗値ｒ０）と、電圧値ＶＰＥＲＤの電源及び接地点間にて直列に接続されている。
このため、トランジスタ対の並列接続を抵抗値ｒ１の可変抵抗と考えると、各トランジスタ対のＮ型トランジスタそれぞれにおいて、Ｎ型トランジスタＮＷ０、ＮＷ１、ＮＷ２、ＮＷ３、ＮＷ４、ＮＷ５、ＮＷ６のオン状態により、抵抗値ｒ１を無限大を含めて１２８段階に可変とすることができる。
【００２４】
したがって、制御信号ＤＣＣＩＮＣの電圧値ＶＩＮＣ及び制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣは、いずれも
（ＶＰＥＲＤ−Ｖｔｎ）×（ｒ１／（ｒ０＋ｒ１））
すなわち、ほぼ
ＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（ｍ／ｎ）
にて、バイアス回路１５あるいはバイアス回路１６から出力される。
ここで、ＶｔｎはＮ型トランジスタの閾値電圧であり、ｎは抵抗の抵抗値の可変段階数、本実施形態にては１２８であり、ｍは電流が流れないオフ状態となっているトランジスタ対が有する可変段階数における電流比に占める割合である。例えば、Ｎ型トランジスタＮＷ０、ＮＷ１、ＮＷ２がオフ状態であり、Ｎ型トランジスタＮＷ３、ＮＷ４、ＮＷ５、ＮＷ６がオン状態の場合、電圧値ＶＩＮＣ（または電圧値ＶＤＥＣ）は、ＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（７／１２７）となる。また、電圧値ＶＩＮＣ（または電圧値ＶＤＥＣ）は、Ｎ型トランジスタがＮＷ０、ＮＷ１、ＮＷ２、ＮＷ３、ＮＷ４、ＮＷ５、ＮＷ６全てがオン状態の場合（遅延回路におけるインバータにおいて最も「Ｈ」レベルの立ち下がり（立ち下がりエッジ）を遅延させる場合）、Ｖｔｎであり、Ｎ型トランジスタがＮＷ０、ＮＷ１、ＮＷ２、ＮＷ３、ＮＷ４、ＮＷ５、ＮＷ６全てがオフ状態の場合（遅延回路におけるインバータにおいて最も「Ｈ」レベルの立ち下がりを遅延させない場合）、ＶＰＥＲＤとなる。
【００２５】
アンド回路ＡＮＤ０、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、ＡＮＤ５及びＡＮＤ６それぞれは、一方の入力端子にＬＳＥＬＦ＜７＞が入力されている（バイアス回路１６においてはインバータＩＮＶ１によるＬＳＥＬＦ＜７＞の反転された信号が入力されている）。このため、アンド回路ＡＮＤ０、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、ＡＮＤ５及びＡＮＤ６それぞれは、制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、他方の入力端子に入力される信号レベルを出力することとなり、一方、ＬＳＥＬＦ＜７＞が「Ｌ」レベルの場合、他方の入力端子に入力される信号レベルにかかわらず、「Ｌ」レベルの信号を出力する。すなわち、アンド回路ＡＮＤ０、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、ＡＮＤ５及びＡＮＤ６各々は、制御信号ＬＳＥＬＦ＜７＞が「Ｌ」レベルの場合、それぞれ制御信号ＬＳＬＦ＜０＞、制御信号ＬＳＬＦ＜１＞、制御信号ＬＳＬＦ＜２＞、制御信号ＬＳＬＦ＜３＞、制御信号ＬＳＬＦ＜４＞、制御信号ＬＳＬＦ＜５＞、制御信号ＬＳＬＦ＜６＞を、他方の入力端子に印加される制御信号ＬＳＥＬＦのレベルにかかわらず、「Ｌ」レベルにて出力する。
【００２６】
また、アンド回路ＡＮＤ０は、上記一方の端子に入力される制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、制御信号ＬＳＥＬＦ＜０＞が「Ｌ」レベルで入力されると、制御信号ＬＳＬＦ＜０＞を「Ｌ」レベルにて出力し、制御信号ＬＳＥＬＦ＜０＞が「Ｈ」レベルで入力されると、制御信号ＬＳＬＦ＜０＞を「Ｈ」レベルにて出力する。
同様に 、アンド回路ＡＮＤ１は、上記一方の端子に入力される制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、制御信号ＬＳＥＬＦ＜１＞が「Ｌ」レベルで入力されると、制御信号ＬＳＬＦ＜１＞を「Ｌ」レベルにて出力し、制御信号ＬＳＥＬＦ＜１＞が「Ｈ」レベルで入力されると、制御信号ＬＳＬＦ＜１＞を「Ｈ」レベルにて出力する。
また 、アンド回路ＡＮＤ２は、上記一方の端子に入力される制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、制御信号ＬＳＥＬＦ＜２＞が「Ｌ」レベルで入力されると、制御信号ＬＳＬＦ＜２＞を「Ｌ」レベルにて出力し、制御信号ＬＳＥＬＦ＜２＞が「Ｈ」レベルで入力されると、制御信号ＬＳＬＦ＜２＞を「Ｈ」レベルにて出力する。
また 、アンド回路ＡＮＤ３は、上記一方の端子に入力される制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、制御信号ＬＳＥＬＦ＜３＞が「Ｌ」レベルで入力されると、制御信号ＬＳＬＦ＜３＞を「Ｌ」レベルにて出力し、制御信号ＬＳＥＬＦ＜３＞が「Ｈ」レベルで入力されると、制御信号ＬＳＬＦ＜３＞を「Ｈ」レベルにて出力する。
【００２７】
また、アンド回路ＡＮＤ４は、上記一方の端子に入力される制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、制御信号ＬＳＥＬＦ＜４＞が「Ｌ」レベルで入力されると、制御信号ＬＳＬＦ＜４＞を「Ｌ」レベルにて出力し、制御信号ＬＳＥＬＦ＜４＞が「Ｈ」レベルで入力されると、制御信号ＬＳＬＦ＜４＞を「Ｈ」レベルにて出力する。
また、アンド回路ＡＮＤ５は、上記一方の端子に入力される制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、制御信号ＬＳＥＬＦ＜５＞が「Ｌ」レベルで入力されると、制御信号ＬＳＬＦ＜５＞を「Ｌ」レベルにて出力し、制御信号ＬＳＥＬＦ＜５＞が「Ｈ」レベルで入力されると、制御信号ＬＳＬＦ＜５＞を「Ｈ」レベルにて出力する。
また 、アンド回路ＡＮＤ６は、上記一方の端子に入力される制御信号ＬＳＥＬＦ＜７＞が「Ｈ」レベルの場合、制御信号ＬＳＥＬＦ＜６＞が「Ｌ」レベルで入力されると、制御信号ＬＳＬＦ＜６＞を「Ｌ」レベルにて出力し、制御信号ＬＳＥＬＦ＜６＞が「Ｈ」レベルで入力されると、制御信号ＬＳＬＦ＜６＞を「Ｈ」レベルにて出力する。
【００２８】
図１に戻り、また、バイアス回路１５は、クロック信号ＤＬＣＬＫＡの信号周期における「Ｈ」レベルの期間が、「Ｌ」レベルの期間に比較して長い場合、「Ｈ」レベルの期間を短くする電圧値の制御信号ＤＣＣＤＥＣを、各遅延回路のＮ型トランジスタＮＶ１のゲートに対して出力する。
一方、バイアス回路１６は、クロック信号ＤＬＣＬＫＡの信号周期における「Ｈ」レベルの期間が、「Ｌ」レベルの期間に比較して短い場合、「Ｈ」レベルの期間を長くする電圧値の制御信号ＤＣＣＩＮＣを、各遅延回路のＮ型トランジスタＮＶ２のゲートに対して出力する。
【００２９】
粗調遅延回路１７は、遅延回路１４により波形が調整され出力されたクロック信号ＤＬＣＬＫＡＤの位相を、このクロック信号ＤＬＣＬＫＡＤの波形を変化させずに調整するための遅延回路である。
微調遅延回路１８は、上記粗調遅延回路１７と同様に、クロック信号ＤＬＣＬＫＡＤの波形を変化させずに位相を調整するための遅延回路であるが、粗調遅延回路１７に比較してより細かい時間幅にて、クロック信号ＤＬＣＬＫＡＤの位相を調整し、クロック信号ＬＣＬＫＯＥとして出力する。
粗調遅延回路１７及び微調遅延回路１８は、後述するバッファ２３に対して供給されるクロック信号ＬＣＬＫＯＥの周期の位相が、入力バッファ１１に入力されるクロック信号ＣＫの周期の位相と対応するように、測定結果から、それぞれの遅延時間が調整される。
【００３０】
デューティ検知回路１９は、入力クロック信号ＬＣＬＫＯＥの周期における「Ｈ」レベルと「Ｌ」レベルとのデューティ比を求め、すなわちデューティの差分として、「Ｈ」レベルの期間と「Ｌ」レベルとの期間との時間差を示す符号付きの差分データＬＵＰＤＣＴを出力する。
すなわち、デューティ検知回路１９は、内部にクロック信号ＣＫに対して短い周期の検知クロックを発生する発振器を有し、一周期あるいは複数周期毎における「Ｈ」レベルの期間における「Ｈ」レベルクロック数、及び「Ｌ」レベルの期間における「Ｌ」レベルクロック数をそれぞれカウントし、「Ｈ」レベルクロック数から「Ｌ」レベルクロック数を減算し、＋あるいは−の符号を付けた差分データＬＵＰＤＣＴを出力する。
【００３１】
セレクタ制御回路２０は、入力される差分データＬＵＰＤＣＴから、上記符号を抽出し、この符号が＋の場合、「Ｈ」レベルの期間が「Ｌ」レベルに対して長いため、入力クロック信号ＬＣＬＫＯＥの「Ｈ」レベルを短くする−補正を行うように、ＬＳＥＬＦ＜７＞を「Ｈ」レベルとして、制御信号ＬＳＥＬＦ＜７：０＞を出力する。
同様に、セレクタ制御回路２０は、入力される差分データＬＵＰＤＣＴから、上記符号を抽出し、この符号が−の場合、「Ｈ」レベルの期間が「Ｌ」レベルに対して短いため、入力クロック信号ＬＣＬＫＯＥの「Ｈ」レベルを長くする＋補正を行うように、ＬＳＥＬＦ＜７＞を「Ｌ」レベルとして、制御信号ＬＳＥＬＦ＜７：０＞を出力する。
【００３２】
ここで、セレクタ制御回路２０は、上記差分データＬＵＰＤＣＴのクロック数に応じて、バイアス回路１５及び１６におけるオン状態とするトランジスタ対の数を決定する。例えば、クロック数を１２８段階のクロック数範囲に分類し、このクロック数範囲に対応して、オン状態とするトランジスタ対の組み合わせを設定しておく。そして、セレクタ制御回路２０は、入力された差分データＬＵＰＤＣＴにおける差分のクロック数が上記クロック数範囲のいずれに含まれるかを検出し、対応するクロック数範囲に設定された数のトランジスタ対の組み合わせをオン状態とする制御信号ＬＳＥＬＦ＜７：０＞を出力する。これにより、バイアス回路１５（あるいは１６）は、上述した式により決定される電圧値、すなわち電圧ＶＰＥＲＤから、電圧Ｖｔｎまでの電圧範囲を１２８段階に電圧値ＶＤＥＣ（あるいはＶＩＮＣ）を変化させて、制御信号ＤＣＣＤＥＣ（あるいは制御信号ＶＣＣＩＮＣ）を出力する。
【００３３】
バッファ２１、２２は、微調遅延回路１８から出力されるクロック信号ＬＣＬＫＯＥをバッファ２３の制御端子に対して出力する。
バッファ２３は、クロック信号ＬＣＬＫＯＥが出力制御を行う制御端子に入力されているため、クロック信号ＬＣＬＫＯＥが「Ｈ」レベルの期間、他の回路から出力されるデータを外部に対して出力する。
【００３４】
次に、図１、図２及び図３を参照して本実施形態によるデューティ補正回路の動作を説明する。図３は、図１によるデューティ補正回路の補正範囲を説明する波形図であり、縦軸が信号強度、縦軸が時刻を示している。
・クロック信号ＬＣＬＫＯＥの「Ｈ」レベルの期間が「Ｌ」レベルの期間より長い場合
デューティ検知回路１９は、入力されるクロック信号ＬＣＬＫＯＥにおける「Ｈ」レベルクロック数から「Ｌ」レベルクロック数を減算し、その数値の極性が＋であり、差分のクロック数がｑである場合、符号＋で差分のクロック数がｑであることを示す差分データＬＵＰＤＣＴをセレクタ制御回路に対して出力する。
【００３５】
そして、セレクタ制御回路２０は、差分データＬＵＰＤＣＴが入力されると、符号が＋か−のいずれであるかを検出し、符号が＋であることを検出すると、制御信号ＬＳＥＬＦ＜７＞＝１とし、クロック数ｑが例えば、電圧値ＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（ｍ／ｎ）において（ｍ／ｎ）＝９４／１２７の電圧値ＶＤＥＣとして、バイアス回路１５に出力させるため、ＬＳＥＬＦ＜０＞とＬＳＥＬＦ＜５＞を「Ｈ」レベルとするため、制御信号ＬＳＥＬＦ＜７：０＞＝ＬＳＥＬＦ（ＬＳＥＬＦ＜７＞（最上位ビット）、ＬＳＥＬＦ＜６＞、ＬＳＥＬＦ＜５＞、ＬＳＥＬＦ＜４＞、ＬＳＥＬＦ＜３＞、ＬＳＥＬＦ＜２＞、ＬＳＥＬＦ＜１＞、ＬＳＥＬＦ＜０＞（最下位ビット）の並び）＝＃Ａ１として出力する。ここで、＃は１６進表示を示している。
【００３６】
次に、バイアス回路１５に対し、制御信号ＬＳＥＬＦ＜７：０＞＝＃Ａ１が入力されると、ＬＳＥＬＦ＜７＞が「Ｈ」レベルであるため、バイアス回路１５においては、アンド回路ＡＮＤ０〜ＡＮＤ６が活性化される。
また、上記バイアス回路１５は、制御信号ＬＳＥＬＦ＜０＞及びＬＳＥＬＦ＜５＞が「Ｈ」レベルであり、ＬＳＥＬＦ＜１＞、ＬＳＥＬＦ＜２＞、ＬＳＥＬＦ＜３＞、ＬＳＥＬＦ＜４＞及びＬＳＥＬＦ＜６＞が「Ｌ」レベルであるため、アンド回路ＡＮＤ０及びＡＮＤ５各々はそれぞれ「Ｈ」レベルの制御信号ＬＳＬＦ＜０＞、ＬＳＬＦ＜５＞を出力し、アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、ＡＮＤ６各々はそれぞれ「Ｌ」レベルの制御信号ＬＳＬＦ＜１＞、ＬＳＬＦ＜２＞、ＬＳＬＦ＜３＞、ＬＳＬＦ＜４＞及びＬＳＬＦ＜６＞を、バイアス電圧ＶＤＥＣの電圧値の制御信号として出力する。
一方、バイアス回路１６に対し、インバータＩＮＶ１によりＬＳＥＬＦ＜７＞が反転されて入力されるので、制御信号ＬＳＥＬＦ＜７：０＞＝＃Ａ１が＃２１として入力され、アンド回路ＡＮＤ０〜ＡＮＤ６が不活性化状態となり、アンド回路ＡＮＤ０〜ＡＮＤ６各々は、それぞれ制御信号ＬＳＬＦ＜０＞〜ＬＳＬＦ＜６＞を「Ｌ」レベルとして出力する。
【００３７】
これにより、バイアス回路１５において、Ｎ型トランジスタＮＷ０及びＮＷ５がオン状態となり、Ｎ型トランジスタＮＷ０及びＮＺ０と、Ｎ型トランジスタＮＷ５及びＮＺ５との２つのトランジスタ対をオン状態となるため、バイアス回路１５は、制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣをＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（９４／１２７）として出力する。
そして、遅延回路１２、１３及び１４各々において、第１のインバータのＮ型トランジスタＮＶ１のゲートに電圧値ＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（９４／１２７）が印加される。
ここで、上記第１のインバータの１段毎に、クロック数範囲が１段階変化するとΔｔの時間調整が行われるように設定されているとすると、遅延回路１２、１３及び１４の３段あるため、３３×３×Δｔ分の時間だけ、クロック信号ＤＬＣＬＫＡの「Ｈ」レベルを短くして（−補正を行って）、調整した結果として、遅延回路１４はクロック信号ＤＬＣＫＡＤを出力する。
また、バイアス回路１６においては、全てのトランジスタ対がオフ状態となっており、電圧値ＶＰＥＲＤの制御信号ＤＣＣＩＮＣを出力する。このため、第２のインバータによる「Ｈ」レベルの期間の遅延はない。
【００３８】
すなわち、第１のインバータにおいて、Ｎ型トランジスタＮＶ１に流れる電流値が制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣにより調整され、電圧値ＶＰＥＲＤに比較して電流値が減少すると、第１のインバータの出力信号の立ち上がり（立ち上がりエッジ）の時間が変化せずに、立ち下がり（立ち下がりエッジ）時間のみが遅くなる。
このため、第１のインバータの波形が第２のインバータにより反転されるため、遅延回路の出力としては、図３に示す−補正にあるように、「Ｈ」レベル信号の立ち下がり時間が変化せずに、立ち上がり時間のみが遅延されるため、実質的に「Ｈ」レベルの期間を短くすることができる。
図３における−補正の補正可能範囲としては、遅延回路１２、１３及び１４の３段において、制御信号ＬＳＥＬＦ＜７：０＞＝＃８０の遅延を生じない設定から、制御信号ＬＳＥＬＦ＜７：０＞＝＃ＦＦの１２７×３×Δｔ分遅延される設定までがある。
【００３９】
・クロック信号ＬＣＬＫＯＥの「Ｈ」レベルの期間が「Ｌ」レベルの期間より短い場合
デューティ検知回路１９は、入力されるクロック信号ＬＣＬＫＯＥにおける「Ｈ」レベルクロック数から「Ｌ」レベルクロック数を減算し、その数値の極性が−であり、差分のクロック数がｑである場合、符号−で差分のクロック数がｑであることを示す差分データＬＵＰＤＣＴをセレクタ制御回路に対して出力する。
【００４０】
そして、セレクタ制御回路２０は、差分データＬＵＰＤＣＴが入力されると、符号が＋か−のいずれであるかを検出し、符号が−であることを検出すると、制御信号ＬＳＥＬＦ＜７＞＝０とし、クロック数ｑが例えば、電圧値ＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（ｍ／ｎ）において（ｍ／ｎ）＝９４／１２７の電圧値ＶＤＥＣとして、バイアス回路１５に出力させるため、ＬＳＥＬＦ＜０＞とＬＳＥＬＦ＜５＞を「Ｈ」レベルとするため、制御信号ＬＳＥＬＦ＜７：０＞＝ＬＳＥＬＦ（ＬＳＥＬＦ＜７＞（最上位ビット）、ＬＳＥＬＦ＜６＞、ＬＳＥＬＦ＜５＞、ＬＳＥＬＦ＜４＞、ＬＳＥＬＦ＜３＞、ＬＳＥＬＦ＜２＞、ＬＳＥＬＦ＜１＞、ＬＳＥＬＦ＜０＞（最下位ビット）の並び）＝＃２１として出力する。ここで、＃は１６進表示を示している。
【００４１】
そして、バイアス回路１６に対し、インバータＩＮＶ１によりＬＳＥＬＦ＜７＞が反転されて入力されるので、バイアス回路１６においては、制御信号ＬＳＥＬＦ＜７：０＞＝＃２１が＃Ａ１として入力され、アンド回路ＡＮＤ０〜ＡＮＤ６が活性化状態となる。
また、上記バイアス回路１６は、制御信号ＬＳＥＬＦ＜０＞及びＬＳＥＬＦ＜５＞が「Ｈ」レベルであり、ＬＳＥＬＦ＜１＞、ＬＳＥＬＦ＜２＞、ＬＳＥＬＦ＜３＞、ＬＳＥＬＦ＜４＞及びＬＳＥＬＦ＜６＞が「Ｌ」レベルであるため、アンド回路ＡＮＤ０及びＡＮＤ５各々はそれぞれ「Ｈ」レベルの制御信号ＬＳＬＦ＜０＞、ＬＳＬＦ＜５＞を出力し、アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、ＡＮＤ６各々はそれぞれ「Ｌ」レベルの制御信号ＬＳＬＦ＜１＞、ＬＳＬＦ＜２＞、ＬＳＬＦ＜３＞、ＬＳＬＦ＜４＞及びＬＳＬＦ＜６＞を、バイアス電圧ＶＩＮＣの電圧値を制御する制御信号として出力する。
一方、バイアス回路１５において、制御信号ＬＳＥＬＦ＜７：０＞＝＃２１が入力されると、ＬＳＥＬＦ＜７＞が「Ｌ」レベルであるため、アンド回路ＡＮＤ０〜ＡＮＤ６が不活性化状態となり、アンド回路ＡＮＤ０〜ＡＮＤ６各々は、それぞれ制御信号ＬＳＬＦ＜０＞〜ＬＳＬＦ＜６＞を「Ｌ」レベルとして出力する。
【００４２】
これにより、バイアス回路１６において、Ｎ型トランジスタＮＷ０及びＮＷ５がオン状態となるため、Ｎ型トランジスタＮＷ０及びＮＺ０と、Ｎ型トランジスタＮＷ５及びＮＺ５との２つのトランジスタ対をオン状態となる。このため、バイアス回路１６は、制御信号ＤＣＣＩＮＣの電圧値ＶＩＮＣをＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（９４／１２７）として出力する。
そして、遅延回路１２、１３及び１４各々において、第２のインバータのＮ型トランジスタＮＶ２のゲートに電圧値ＶＰＥＲＤ−（ＶＰＥＲＤ−Ｖｔｎ）×（９４／１２７）が印加される。
ここで、上記第１のインバータの１段毎に、クロック数範囲が１段階変化するとΔｔの時間調整が行われるように設定されているとすると、遅延回路１２、１３及び１４の３段あるため、３３×３×Δｔ分の時間だけ、クロック信号ＤＬＣＬＫＡの「Ｈ」レベルを長くして（＋補正を行って）、調整した結果として、遅延回路１４はクロック信号ＤＬＣＬＫＡＤを出力する。
また、バイアス回路１５においては、全てのトランジスタ対がオフ状態となっており、電圧値ＶＰＥＲＤの制御信号ＤＣＣＤＥＣを出力する。このため、第１のインバータによる「Ｈ」レベルの期間の遅延はない。
【００４３】
すなわち、第２のインバータにおいて、Ｎ型トランジスタＮＶ２に流れる電流値が制御信号ＤＣＣＩＮＣの電圧値ＶＩＮＣにより調整され、電圧値ＶＰＥＲＤに比較して電流値が減少すると、第２のインバータの出力信号の立ち上がり時間が変化せずに、立ち下がり時間のみが遅くなる。
このため、第２のインバータの波形が、遅延回路の出力として、図３に示す＋補正にあるように、「Ｈ」レベル信号の立ち上がりが変化せずに、立ち下がり時間のみが遅延されるため、実質的に「Ｈ」レベルの期間を長くすることができる。
図３における＋補正の補正可能範囲としては、−補正と同様に、遅延回路１２、１３及び１４の３段において、制御信号ＬＳＥＬＦ＜７：０＞＝＃８０の遅延を生じない設定から、制御信号ＬＳＥＬＦ＜７：０＞＝＃ＦＦの１２７×３×Δｔ分遅延される設定までがある。
【００４４】
・クロック信号ＬＣＬＫＯＥの「Ｈ」レベルの期間が「Ｌ」レベルの期間と同様の場合
デューティ検知回路１９は、入力されるクロック信号ＬＣＬＫＯＥにおける「Ｈ」レベルクロック数から「Ｌ」レベルクロック数を減算し、その数値の極性が＋であり、差分のクロック数がｑである場合、符号＋で差分のクロック数がｑであることを示す差分データＬＵＰＤＣＴをセレクタ制御回路に対して出力する。
そして、セレクタ制御回路２０は、差分データＬＵＰＤＣＴが入力されると、符号が＋か−のいずれであるかを検出し、符号が＋であることを検出すると、制御信号ＬＳＥＬＦ＜７＞＝１とし、クロック数ｑが例えば「０」である場合、電圧値ＶＰＥＲＤの電圧値ＶＤＥＣとして、バイアス回路１５に出力させるため、ＬＳＥＬＦ＜０＞〜ＬＳＥＬＦ＜６＞を「Ｌ」レベルとし、ＬＳＥＬＦ＜７：０＞＝＃８０として出力する。ここで、＃は１６進表示を示している。
【００４５】
次に、バイアス回路１５において、制御信号ＬＳＥＬＦ＜７：０＞＝＃８０が入力されると、ＬＳＥＬＦ＜７＞が「Ｈ」レベルであるため、アンド回路ＡＮＤ０〜ＡＮＤ６が活性化される。
また、制御信号ＬＳＥＬＦ＜０＞〜ＬＳＥＬＦ＜６＞が「Ｌ」レベルであるため、アンド回路ＡＮＤ０〜ＡＮＤ６各々はそれぞれ「Ｌ」レベルの制御信号ＬＳＬＦ＜０＞、ＬＳＬＦ＜１＞、ＬＳＬＦ＜２＞、ＬＳＬＦ＜３＞、ＬＳＬＦ＜４＞、ＬＳＬＦ＜５＞及びＬＳＬＦ＜６＞を、制御信号ＬＳＬＦ＜７：０＞のコードとして出力する。
一方、バイアス回路１６に対し、インバータＩＮＶ１によりＬＳＥＬＦ＜７＞が反転されて入力されるので、制御信号ＬＳＥＬＦ＜７：０＞＝＃８０が＃００として入力され、アンド回路ＡＮＤ０〜ＡＮＤ６はが不活性化状態となり、アンド回路ＡＮＤ０〜ＡＮＤ６各々は、それぞれＬＳＬＦ＜０＞〜ＬＳＬＦ＜６＞を「Ｌ」レベルとして出力する。
【００４６】
これにより、バイアス回路１５において、Ｎ型トランジスタＮＷ０〜ＮＷ６全てがオフ状態となるため、バイアス回路１５は、制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣをＶＰＥＲＤとして出力する。
そして、遅延回路１２、１３及び１４各々において、第１のインバータのＮ型トランジスタＮＶ１のゲートに電圧値ＶＰＥＲＤが印加されるため、第１のインバータにおける遅延が生じずクロック信号ＤＬＣＬＫＡＤを出力する。
また、バイアス回路１６においては、全てのトランジスタ対がオフ状態となっており、電圧値ＶＰＥＲＤの制御信号ＤＣＣＤＥＣを出力する。このため、第２のインバータによる「Ｈ」レベルの期間の遅延はない。
すなわち、第１のインバータ及び第２のインバータにおいて、「Ｈ」レベルの立ち下がりの遅延が生じないため、入力バッファ１１から入力されるクロック信号ＤＬＣＬＫＡは、「Ｈ」レベルの期間の調整を行わず、遅延回路１４はクロック信号ＤＬＣＬＫＡＤを出力する。
【００４７】
また、本実施形態おける説明において、各遅延回路１２、１３及び１４の第１のインバータにおいて、Ｎ型トランジスタＮ１と、第１のインバータに流れる電流量を調整するＮ型トランジスタＮＶ１と、の配置を逆にして直列接続しても良い。同様に、各遅延回路１２、１３及び１４の第２のインバータにおいて、Ｎ型トランジスタＮ２、第２のインバータに流れる電流量を調整するＮ型トランジスタＮＶ２と、の配置を逆にして直列接続しても良い
【００４８】
また、本実施形態における説明において、デューティ調整用のＭＯＳトランジスタとしてＮ型トランジスタＮＶ１及びＮＶ２を用いたが、このＮ型トランジスタの代わりに、図９に示すように、遅延回路１２、１３及び１４において、デューティ調整用のＰ型トランジスタＰＶ１及びＰＶ２を用い、第１のインバータを、Ｐ型トランジスタＰ１、Ｐ型トランジスタＰＶ１及びＮ１から構成し、第２のインバータを、Ｐ型トランジスタＰ２、Ｐ型トランジスタＰＶ２及びＮ２から構成するようにし、上記Ｐ型トランジスタＰＶ１及びＰ型トランジスタＰＶ２とにより、デューティ比の調整を行うようにしても良い。
すなわち、第１のインバータにおいて、Ｐ型トランジスタＰ１は、ソースが電源に接続され、ゲートにクロック信号ＤＬＣＬＫＡ（前段からの入力）が入力される。Ｐ型トランジスタＰＶ１はソースがＰ型トランジスタＰ１のドレインに接続され、ゲートに制御信号ＤＣＣＤＥＣが印加される。Ｎ型トランジスタＮ１は、ドレインがＰ型トランジスタＰＶ１のドレインが接続され、ゲートにクロック信号ＤＬＣＬＫＡ（前段からの入力）が入力され、ソースが接地点に接続される。また、第２のインバータにおいて、Ｐ型トランジスタＰ２は、ソースが電源に接続され、ゲートにＰ型トランジスタＰＶ１のドレインが接続される。Ｐ型トランジスタＰＶ２はソースがＰ型トランジスタＰ２のドレインに接続され、ゲートに制御信号ＤＣＣＩＮＣが印加される。Ｎ型トランジスタＮ２は、ドレインがＰ型トランジスタＰＶ２のドレインが接続され、ゲートにＰ型トランジスタＰＶ１のドレインが接続され、ソースが接地点に接続される。
このとき、第１のインバータの出力はＰ型トランジスタＰＶ１のドレインとＮ型トランジスタＮ１のドレインとの接続点となり、第２のインバータの出力はＰ型トランジスタＰＶ２のドレインとＮ型トランジスタＮ２のドレインとの接続点となる。
すなわち、本実施形態においては、クロック信号ＤＬＣＬＫＡのデューティ比の調整を行うため、第１のインバータ及び第２のインバータに直列に挿入されるＭＯＳトランジスタを、Ｎ型トランジスタあるいはＰ型トランジスタのいずれか一方のみにて構成したことが特徴である。
【００４９】
上述したように、本実施形態のデューティ補正回路は、デューティ比の＋補正及び−補正がない場合、ほぼ電源のＶＰＥＲＤの電圧値のレベルとなり、また、半導体装置を製造するプロセスが変動したとしても、＋補正及び−補正に対して同様の範囲の補正範囲を有しているため、図４（ａ）に示すように、「Ｈ」レベルの時間を短くあるいは長くする幅の広い補正を行うことができる。一方、図４（ｂ）は、従来例のように、片側のみの補正、すなわち「Ｈ」レベルを長くするか、あるいは短くするかのいずれかのみしか補正できない構成においては、デューティの補正範囲が非常に狭くなる。図４において、縦軸はデューティ比であり、横軸は「Ｈ」レベルの制御信号ＬＳＥＬＦ＜７：０＞により指定する時間の調整量である（図４（ｂ）においては、片側方向における調整しか行えない）。
【００５０】
また、本実施形態のデューティ補正回路は、遅延回路を複数段、すなわち遅延回路１２、１３及び１４を直列に接続して複数段とし、遅延させることによりデューティ比を補正しているため、１段あたりの補正量を小さくして補正の精度を向上させるとともに、複数段の各遅延回路の補正量の合計により、全体の補正量としているため、クロックの「Ｈ」レベルの幅の最小値から最大値までを幅広く補正することが可能である。
また、本実施形態のデューティ補正回路は、Ｎ型トランジスタＮＶ１あるいはＮＶ２のゲートに印加する電圧値を変化させることにより、デューティ比を調整するため、トランジスタを切り替える際のスイッチングによるスキューの影響がなく、電圧レベルの変化量を容易に設定することが可能であり、デューティ比の精度を向上させることができる。
【００５１】
＜第２の実施形態＞
次に、本発明の第２の実施形態によるデューティ補正回路を図面を参照して説明する。
図５は同実施形態によるデューティ補正回路の構成例を示すブロック図である。図５において、図１の第１の実施形態と同様の構成には同一の符号を付して説明を省略し、第１の実施形態と異なる構成及び動作のみについて説明する。
この図において、本実施形態のデューティ補正回路は、入力バッファ１１、遅延回路１２、１３及び１４、粗調遅延回路１７、微調遅延回路１８、デューティ電圧変換回路３０を有している。
第１の実施形態と異なる構成は、上記デューティ電圧変換回路３０であり、以下、図６及び図７を用いて説明する。図６は本実施形態の図５におけるデューティ電圧変換回路３０の回路例を示し、図７はデューティ電圧変換回路３０の動作を説明する波形図であり、縦軸が信号強度、横軸が時刻を示している。
【００５２】
デューティ電圧変換回路３０は、微調遅延回路１８からクロック信号ＬＣＬＫＯＥから入力されると、このクロック信号ＬＣＬＫＯＥのデューティ比に応じて、制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣ、及び制御信号ＤＣＣＩＮＣの電圧値ＶＩＮＣを、遅延回路１２、１３及び１４それぞれへ出力する。
ここで、デューティ電圧変換回路３０は、Ｐ型トランジスタＰ１００、Ｐ１０１、Ｐ１０３及びＰ１０４と、Ｎ型トランジスタＮ１００、Ｎ１０１、Ｎ１０２、Ｎ１０３及びＮ１０４と、インバータＩＮＶ１００とから構成されている。
Ｐ型トランジスタＰ１００は、ソースが電源（電圧値ＶＰＥＲＤ）に接続され、ゲートにバイアス信号ＰＢｉａｓが印加されている。
Ｐ型トランジスタＰ１０１は、ソースが電源（電圧値ＶＰＥＲＤ）に接続され、ゲートにバイアス信号ＰＢｉａｓが印加されている。
【００５３】
Ｎ型トランジスタＮ１００は、ドレインがＰ型トランジスタＰ１００のドレインと接続点Ｐ１において接続され、ゲートにクロック信号ＬＣＬＫＯＥが入力されている。
Ｎ型トランジスタＮ１０１は、ドレインがＰ型トランジスタＰ１０１のドレインと接続点Ｐ２において接続され、ゲートにクロック信号ＬＣＬＫＯＥの反転信号ＬＣＬＫＯＥＢが入力されている。
バイアス信号ＰＢｉａｓの電圧値は、（ＶＰＥＲＥＤ−Ｖｔｐ−α）であり、Ｐ型トランジスタＰ１００及びＰ１０１がオン状態とし、予め設定した電流Ｉ１が流れるように設定されている。ここで、ＶｔｐはＰ型トランジスタＰ１００及びＰ１０１の閾値電圧であり、αは上記電流Ｉ１を流すために加えられる電圧値である。
バイアス信号ＮＢｉａｓの電圧値は、Ｎ型トランジスタ１０２のゲートに入力され、（Ｖｔｎ＋α）であり、Ｎ型トランジスタＮ１００及びＮ１０１がオン状態となり、予め設定した電流Ｉ２が流れるように設定されている。
ここで、ＶｔｎはＮ型トランジスタＮ１００及びＮ１０１の閾値電圧であり、αは上記電流Ｉ２を流すために加えられる電圧値である。
【００５４】
ＩＮＶ１００は、入力されるクロック信号ＬＣＬＫＯＥの位相を反転して、反転信号ＬＣＬＫＯＥＢを出力する。
Ｎ型トランジスタＮ１０２は、ドレインがＮ型トランジスタＮ１００及びＮ１０１のソースと接続され、ソースが接地点に接続されている。
Ｐ型トランジスタＰ１０３は、ソース及びドレインが電圧値ＶＰＥＲＤの電源に接続され、ゲートが接続点Ｐ１に接続されている（コンデンサ接続）。
Ｐ型トランジスタＰ１０４は、ソース及びドレインが電圧値ＶＰＥＲＤの電源に接続され、ゲートが接続点Ｐ２に接続されている（コンデンサ接続）。
Ｎ型トランジスタＮ１０３は、ソース及びドレインが接地点に接続され、ゲートが接続点Ｐ２に接続されている（コンデンサ接続）。
Ｎ型トランジスタＮ１０４は、ソース及びドレインが接地点に接続され、ゲートが接続点Ｐ１に接続されている（コンデンサ接続）。
【００５５】
次に、デューティ電圧変換回路３０の動作を図６及び図７を用いて説明する。
Ｐ型トランジスタＰ１００及びＰ１０１と、Ｎ型トランジスタＮ１０２とは定電流源を構成しており、Ｎ型トランジスタＮ１００及びＮ１０１へ印加される電圧に応じて、接続点Ｐ１に接続されているＰ型トランジスタＰ１０３及びＮ型トランジスタＮ１０４（これらトランジスタの接続点）に蓄積される電荷量、また、接続点Ｐ２に接続されているＰ型トランジスタＰ１０４及びＮ型トランジスタＮ１０３（これらトランジスタの接続点）に蓄積される電荷量が変化する。ここで、インバータＩＮＶ１００がクロック信号ＬＣＬＫＯＥを反転してＮ型トランジスタＮ１０１のゲートに対し印加している。したがって、Ｎ型トランジスタＮ１００及びＮ１０１が交互にオン状態となり、Ｐ型トランジスタＰ１０４及びＮ型トランジスタＮ１０３、及びＰ型トランジスタＰ１０３及びＮ型トランジスタＮ１０４に対して、交互に電荷を蓄積する構成となっている。
【００５６】
すなわち、クロック信号ＬＣＬＫＯＥのデューティ比が５０％である場合、Ｐ型トランジスタＰ１０４及びＮ型トランジスタＮ１０３と、及びＰ型トランジスタＰ１０３及びＮ型トランジスタＮ１０４とそれぞれに蓄積される電荷が同様となるため、制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣと制御信号ＤＣＣＩＮＣの電圧値ＶＩＮＣとは同様の電圧となり、「Ｈ」レベルの時間の長さに対する＋補正及び−補正のいずれも行われない。
一方、クロック信号ＬＣＬＫＯＥの「Ｈ」レベルの期間が「Ｌ」レベルの期間より長い場合、図７に示すように、Ｐ型トランジスタＰ１０３及びＮ型トランジスタＮ１０４に蓄積される電圧値ＶＤＥＣが、Ｐ型トランジスタＰ１０４及びＮ型トランジスタＮ１０３に蓄積される電圧値ＶＩＮＣに比較して低くなるため、遅延回路１２、１３及び１４におけるＮ型トランジスタＮＶ１に流れる電流値がＮ型トランジスタＮＶ２に比較して少なくなるため、図３に示す−補正が行われる。
【００５７】
また、クロック信号ＬＣＬＫＯＥの「Ｈ」レベルの期間が「Ｌ」レベルの期間より短い場合、図７と逆に、Ｐ型トランジスタＰ１０４及びＮ型トランジスタＮ１０３に蓄積される電圧値ＶＩＮＣが、Ｐ型トランジスタＰ１０３及びＮ型トランジスタＮ１０４に蓄積される電圧値ＶＤＥＣに比較して低くなるため、遅延回路１２、１３及び１４におけるＮ型トランジスタＮＶ２に流れる電流値がＮ型トランジスタＮＶ１に比較して少なくなるため、図３に示す＋補正が行われる。
上記−補正及び＋補正における補正量（調整される時間）は、制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣと、制御信号ＤＣＣＩＮＣの電圧値ＶＩＮＣとの電圧差に応じて変化するのは第１の実施形態と同様であるが、第１の実施形態に比較して簡易な構成にて実現することができる。
【符号の説明】
【００５８】
１１…入力バッファ
１２，１３，１４…遅延回路
１５，１６…バイアス回路
１７…粗調遅延回路
１８…微調遅延回路
１９…デューティ検知回路
２０…セレクタ制御回路
２１，２２，２３…バッファ
３０…デューティ電圧変換回路
ＡＮＤ０，ＡＮＤ１，ＡＮＤ２，ＡＮＤ３…アンド回路
ＡＮＤ４，ＡＮＤ５，ＡＮＤ６…アンド回路
Ｎ１，Ｎ２，ＮＶ１，ＮＶ２…Ｎ型トランジスタ
Ｎ１００，Ｎ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４…Ｎ型トランジスタ
ＮＷ０、ＮＷ１，ＮＷ２，ＮＷ３，ＮＷ４，ＮＷ５，ＮＷ６…Ｎ型トランジスタ
ＮＺ０、ＮＺ１，ＮＺ２，ＮＺ３，ＮＺ４，ＮＺ５，ＮＺ６…Ｎ型トランジスタ
ＩＮＶ１，ＩＮＶ１００…インバータ
Ｐ１，Ｐ２，Ｐ１００，Ｐ１０１，Ｐ１０３，Ｐ１０４…Ｐ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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