(57)【要約】【課題】素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる半導体装置を提供する。【解決手段】所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、
ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、
を備えた半導体装置。
【請求項２】
前記チャネル領域は、チャネル方位が〈１１０〉であり、
前記格子定数は、前記所定の結晶よりも小さい格子定数である請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域は、チャネル方位が〈１００〉であり、
前記格子定数は、前記所定の結晶よりも大きい格子定数である請求項１に記載の半導体装置。
【請求項４】
前記トランジスタは、導電型がｎ型であり、
前記ソース・ドレイン領域は、前記所定の結晶よりも小さい格子定数を有する結晶が埋め込まれる請求項２または請求項３に記載の半導体装置。
【請求項５】
前記トランジスタは、導電型がｐ型であり、
前記ソース・ドレイン領域は、前記所定の結晶よりも大きい格子定数を有する結晶が埋め込まれる請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の技術として、活性領域が略十文字形状となるようにシリコン基板上に溝が形成され、その溝に絶縁物を埋め込むことで形成されたＳＴＩ（Shallow Trench Isolation）素子分離構造と、略十文字形状に形成された活性領域に形成されたソース／ドレイン領域と、ソース／ドレイン領域の両側部から張り出す凸状部に延在するように形成されたゲート電極と、ゲート電極をマスクとするエッチングによってゲート電極の下に残ったＳＴＩ素子分離構造の絶縁物である残存部と、を備えた半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
この半導体装置のチャネル領域は、凸状部の分だけＳＴＩ素子分離構造の絶縁物の残存部から離間し、当該残存部と非接触状態にあるので、ＳＴＩ素子分離構造から受けるチャネル幅方向の圧縮応力が低減する。
【特許文献１】特開２００６−２７８７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の上面図であり、図２は、本発明の第１の実施の形態に係る図１のII−II線断面に対応する場所の断面図である。図１における斜線の部分は、エピタキシャル結晶が埋め込まれた領域であることを示している。以下の説明に用いる各上面図においては、ソース・ドレイン領域、拡張領域およびゲート電極の、それぞれの上面に形成されたシリサイド層の図示を省略するものとする。
【０００８】
この半導体装置１は、図１および図２に示すように、主に、半導体基板２と、半導体基板２に形成された素子分離領域３と、半導体基板２に形成されたトランジスタ４と、ゲート幅方向からチャネル領域を挟むように半導体基板２に形成された拡張領域５と、を備えて概略構成されている。
【０００９】
半導体基板２は、Ｓｉ結晶やＳｉＧｅ結晶等のＳｉを主成分とするＳｉ系結晶（所定の結晶）からなる。本実施の形態を含め、以下に記載する各実施の形態における半導体基板２は、Ｓｉ結晶からなるものとする。
【００１０】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ構造を有する。
【００１１】
トランジスタ４は、一例として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であり、図２に示すように、半導体基板２の表面近傍に形成されたソース・ドレイン領域４０と、半導体基板２内の、ゲート電極４３の下方に形成されたチャネル領域４１と、半導体基板２上にゲート絶縁膜４２を介して形成されたゲート電極４３と、ゲート電極４３の上面に形成されたゲートシリサイド層４４と、ゲート電極４３の側面に形成されたゲート側壁４５と、ソース・ドレイン領域４０の上面に形成されたシリサイド層４６と、を備えて概略構成されている。
【００１２】
ソース・ドレイン領域４０は、トランジスタ４がｎ型であるとき、Ａｓ、Ｐ等のｎ型不純物をイオン注入法によって半導体基板２の表面近傍に注入することによって形成される。また、ソース・ドレイン領域４０は、トランジスタ４がｐ型であるとき、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物をイオン注入法によって半導体基板２の表面近傍に注入することによって形成される。
【００１３】
チャネル領域４１のチャネル方位は、図１に示すように、<１１０>または<１００>である。なお、<１１０>は、[１１０]、および[１１０]と等価な方向を表す。また、<１００>は、[１００]、および[１００]と等価な方向を表す。
【００１４】
チャネル方位が<１１０>であるとき、トランジスタ４は、ｎ型およびｐ型のどちらの導電型を有する場合であってもゲート幅方向の引張歪みがチャネル領域４１に発生することによって駆動力が向上する。
【００１５】
また、チャネル方位が<１００>であるとき、トランジスタ４は、ｎ型およびｐ型のどちらの導電型を有する場合であってもゲート幅方向の圧縮歪みがチャネル領域４１に発生することによって駆動力が向上する。
【００１６】
ゲート絶縁膜４２は、一例として、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、または高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１７】
ゲート電極４３は、一例として、導電型不純物を含む多結晶Ｓｉ、または多結晶ＳｉＧｅからなる。ゲート電極４３は、トランジスタ４がｎ型であるとき、Ａｓ、Ｐ等のｎ型不純物がイオン注入法によって注入され、トランジスタ４がｐ型であるとき、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物がイオン注入法によって注入される。なお、ゲート電極４３は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物からなるメタルゲート電極であっても良い。
【００１８】
ゲートシリサイド層４４およびシリサイド層４６は、一例として、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｂ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。なお、ゲートシリサイド層４４は、ゲート電極４３の上部をシリサイド化することにより形成されるが、ゲート電極４３の全てをシリサイド化して、フルシリサイドゲート電極を形成しても良い。
【００１９】
ゲート側壁４５は、一例として、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁４５は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であっても良い。
【００２０】
拡張領域５は、ゲート幅方向からチャネル領域４１を挟むように半導体基板２に設けられている。拡張領域５は、トランジスタ４のチャネル領域４１に、チャネル方向に略直交する方向の圧縮歪みまたは引張歪みを発生させるものである。ここで、略直交する方向とは、拡張領域５に向かう方向、または拡張領域５から出て行く方向のことであり、以下においては、これらを含めゲート幅方向と記載するものとする。
【００２１】
半導体基板２がＳｉ結晶からなるとき、ゲート幅方向の圧縮歪みは、Ｓｉ結晶よりも格子定数が大きいＳｉＧｅ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生し、ゲート幅方向の引張歪みは、Ｓｉ結晶よりも格子定数が小さいＳｉＣ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生する。
【００２２】
また、半導体基板２が、一例として、Ｓｉ系結晶であるＳｉＧｅ結晶からなるとき、ゲート幅方向の圧縮歪みは、半導体基板２を構成するＳｉＧｅ結晶よりも格子定数が大きい、例えば、Ｇｅ濃度を高くしたＳｉＧｅ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生し、ゲート幅方向の引張歪みは、ＳｉＧｅ結晶よりも格子定数が小さいＳｉＣ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生する。
【００２３】
以下に、本実施の形態の半導体装置１の製造方法の一例について説明する。
【００２４】
（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）および図３Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す上面図であり、図４Ａ（ａ）、（ｂ）および図４Ｂ（ｃ）、（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のIV−IV線断面に対応する場所の断面図であり、図５Ａ（ａ）、（ｂ）、図５Ｂ（ｃ）、（ｄ）および図５Ｃ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。以下においては、半導体装置１の製造方法の主な工程について説明する。
【００２５】
まず、図３Ａ（ａ）、図４Ａ（ａ）および図５Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成する。ここで半導体基板２表面の素子分離領域で囲まれた領域を露出シリコン領域５０とする。
【００２６】
次に、図３Ａ（ｂ）、図４Ａ（ｂ）および図５Ａ（ｂ）に示すように、斜線に示すゲート電極領域４３ａを形成する。このゲート電極領域４３ａとは、ゲート絶縁膜４２、ゲート電極４３およびキャップ膜４７の前駆体膜が重なった領域を示している。具体的には、ＳｉＯ２等のゲート絶縁膜４２の前駆体膜、多結晶シリコン膜等のゲート電極４３の前駆体膜、キャップ膜４７の前駆体膜を、例えば、熱酸化法、およびＣＶＤ（Chemical Vapor Deposition）法により、それぞれ形成する。なお、キャップ膜４７の前駆体膜は、一例として、ゲート側壁４５と同じ材料によって形成されるものとする。次に、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってゲート絶縁膜４２の前駆体膜、ゲート電極４３の前駆体膜、キャップ膜４７の前駆体膜をエッチング加工し、ゲート電極領域４３ａを形成する。
【００２７】
次に、図４Ｂ（ｃ）に示すように、ゲート電極領域４３ａをマスクとしてイオン注入法により導電型不純物を半導体基板２に注入し、ソース・ドレイン領域４０の浅い領域を形成する。その後、浅い領域に含まれる導電型不純物を活性化させるために、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を施す。ここで、トランジスタ４がｎ型であるとき、ソース・ドレイン領域４０の浅い領域は、Ａｓ等のｎ型不純物を注入することによって形成される。また、トランジスタ４がｐ型であるとき、ソース・ドレイン領域４０の浅い領域は、Ｂ等のｐ型不純物を注入することにより形成される。
【００２８】
次に、図３Ａ（ｃ）および図５Ｂ（ｃ）に示すように、ゲート電極４３を形成する。具体的には、フォトリソグラフィ法によってキャップ膜４７上にレジストパターンを形成し、ＲＩＥ法によってゲート電極領域４３ａをエッチング加工し、ゲート絶縁膜４２、ゲート電極４３およびキャップ膜４７を形成する。続いて、ゲート電極４３に浅い領域と同じ、または同じ導電型の不純物をポケットイオン注入によって注入する。
【００２９】
次に、図３Ｂ（ｄ）および図５Ｂ（ｄ）に示すように、ゲート電極４３の側面にゲート側壁４５を形成する。続いて、図４Ｂ（ｄ）に示すように、ゲート側壁４５およびキャップ膜４７をマスクとして用いて、イオン注入法により導電型不純物を半導体基板２のソース・ドレイン領域４０の浅い領域よりも深い位置まで注入し、ソース・ドレイン領域４０の深い領域を形成する。その後、ソース・ドレイン領域４０に含まれる導電型不純物を活性化するために、ＲＴＡ等の熱処理を施す。
【００３０】
ここで、ゲート側壁４５は、例えば、ＣＶＤ法等を用いてＳｉＯ２等のゲート側壁の前駆体膜をゲート電極４３の側面を覆うように堆積させた後、ＲＩＥ法等を用いてエッチング加工することにより形成される。また、ソース・ドレイン領域４０の深い領域は、浅い領域と同じ、または同じ導電型の不純物を注入することにより形成される。
【００３１】
次に、図３Ｂ（ｅ）および図５Ｃ（ｅ）に示すように、ゲート幅方向からチャネル領域４１を挟むように設けられた、露出シリコン領域５０の第１の領域５１に第１の溝５２を形成する。具体的には、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第１の領域５１をエッチング加工し、第１の溝５２を形成する。
【００３２】
次に、図３Ｂ（ｆ）および図５Ｃ（ｆ）に示すように、第１の溝５２にＳｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を埋め込む。具体的には、例えば、ゲート側壁４５およびキャップ膜４７をマスクとして第１の溝５２にＳｉＣ結晶をエピタキシャル成長させ、拡張領域５を形成する。
【００３３】
次に、キャップ膜４７をＲＩＥ法等によって除去する。
【００３４】
次に、ゲート電極４３の上面にゲートシリサイド層４４、ソース・ドレイン領域４０の上面の露出した部分にシリサイド層４６を形成し、図２に示した半導体装置１を得る。具体的には、ゲートシリサイド層４４およびシリサイド層４６は、例えば、フッ酸処理によりゲート電極４３の上面、およびソース・ドレイン領域４０の上面の露出部分の自然酸化膜を除去した後、これらの露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、ＲＴＡ法を施して金属膜とゲート電極４３ならびにソース・ドレイン領域４０をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００３５】
なお、シリサイド層は、拡張領域５の上面に、ゲートシリサイド層４４およびシリサイド層４６と同時に形成されても良い。シリサイド層は、一例として、数ＭＰａの引張応力を内包しており、この引張応力が、拡張領域５の内包する引張応力に重畳され、チャネル領域４１により大きな引張歪みを発生させることができる。
【００３６】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込む場合、チャネル領域４１にゲート幅方向に引張歪みが発生し、チャネル方位が<１１０>であるトランジスタ４の駆動力が向上する。また、拡張領域５は、素子分離領域３が内包する応力によるゲート幅方向の圧縮歪みの発生を緩和することができるので、チャネル方位が<１１０>であるトランジスタ４の駆動力が向上する。
【００３７】
また、Ｓｉ結晶より大きい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込む場合、チャネル領域４１にゲート幅方向の圧縮歪みが発生し、チャネル方位が<１００>であるトランジスタ４の駆動力が向上する。
【００３８】
[第２の実施の形態]
（半導体装置の構成）
図６は、本発明の第２の実施の形態に係る半導体装置の上面図である。図６における斜線部は、エピタキシャル結晶が埋め込まれた領域を示している。なお、以降の各実施の形態においては、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のため説明は省略するものとする。
【００３９】
この半導体装置１Ａは、図６に示すように、半導体基板２上にｎ型トランジスタ４Ａが形成されている。また、半導体装置１Ａのソース・ドレイン領域４０Ａおよび拡張領域５には、Ｓｉ結晶より小さい格子定数を有するＳｉＣ等のエピタキシャル結晶が埋め込まれている。
【００４０】
ｎ型トランジスタ４Ａは、チャネル領域４１のチャネル方位が<１１０>であり、チャネル領域４１に、チャネル方向、およびゲート幅方向の引張歪みが発生することで、駆動力が向上する。
【００４１】
以下に、本実施の形態の半導体装置１Ａの製造方法の一例について説明する。
【００４２】
（半導体装置の製造）
図７は、本発明の第２の実施の形態に係る図６のVII−VII線断面に対応する場所の断面図であり、図８（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す上面図であり、図９Ａ（ａ）、（ｂ）および図９Ｂ（ｃ）、（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図６のIX−IX線断面に対応する場所の断面図である。以下においては、半導体装置１Ａの製造方法の主な工程について説明する。
【００４３】
まず、第１の実施の形態の図３Ａ（ｂ）において示したゲート電極領域４３ａを形成するまでの工程を行う。
【００４４】
次に、図９Ａ（ａ）に示すように、ゲート電極領域をマスクとしてイオン注入法により導電型不純物を半導体基板２に注入し、ソース・ドレイン領域４０Ａの浅い領域を形成する。その後、浅い領域に含まれる導電型不純物を活性化させるために、ＲＴＡ等の熱処理を施す。トランジスタがｎ型であるので、ソース・ドレイン領域４０Ａの浅い領域は、Ａｓ等のｎ型不純物を注入することによって形成される。
【００４５】
次に、ゲート絶縁膜４２、ゲート電極４３およびキャップ膜４７を形成する。続いて、図８（ａ）および図９Ａ（ｂ）に示すように、ゲート電極４３の側面にゲート側壁４５を形成する。
【００４６】
次に、図８（ｂ）および図９Ｂ（ｃ）に示すように、ゲート幅方向からチャネル領域４１を挟むように設けられた第１の領域５１に、第１の溝５２を形成し、ソース・ドレイン領域４０Ａが形成される第２の領域５３に、第２の溝５４を形成する。具体的には、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第１および第２の領域５１、５３をエッチング加工し、第１および第２の溝５２、５４を形成する。
【００４７】
次に、図８（ｃ）に示すように、第１および第２の溝５２、５４にＳｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を埋め込む。このエピタキシャル結晶は、一例として、ＳｉＣ結晶である。具体的には、例えば、ゲート側壁４５およびキャップ膜４７をマスクとしてＳｉＣ結晶を第１および第２の溝５２、５４にエピタキシャル成長させ、拡張領域５およびソース・ドレイン領域４０Ａを形成する。
【００４８】
次に、ソース・ドレイン領域４０Ａにイオン注入法によりＡｓ等のｎ型不純物を注入する。なお、ＳｉＣ結晶のエピタキシャル成長時にｎ型不純物をｉｎ−ｓｉｔｕドーピングしても良い。
【００４９】
次に、図９Ｂ（ｄ）に示すように、キャップ膜４７をＲＩＥ法等によって除去する。
【００５０】
次に、ゲート電極４３の上面にゲートシリサイド層４４、ソース・ドレイン領域４０Ａの上面の露出した部分にシリサイド層４６を形成し、図７に示した半導体装置１Ａを得る。
【００５１】
（第２の実施の形態の効果）
上記した第２の実施の形態によれば、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶をソース・ドレイン領域４０Ａおよび拡張領域５に埋め込み、チャネル領域４１にチャネル方向およびゲート幅方向の引張歪みを発生させるため、チャネル方位が<１１０>であるｎ型トランジスタ４Ａの駆動力を向上させることができる。
【００５２】
[第３の実施の形態]
（半導体装置の構成）
図１０は、本発明の第３の実施の形態に係る半導体装置の上面図である。図１０における斜線部は、エピタキシャル結晶が埋め込まれた領域を示している。
【００５３】
この半導体装置１Ｂは、図１０で示すように、半導体基板２上にｐ型トランジスタ４Ｂが形成されている。また、半導体装置１Ｂの拡張領域５には、Ｓｉ結晶よりも小さい格子定数を有するＳｉＣ結晶等のエピタキシャル結晶が埋め込まれ、半導体装置１Ｂのソース・ドレイン領域４０Ｂには、Ｓｉ結晶よりも大きい格子定数を有するＳｉＧｅ結晶等のエピタキシャル結晶が埋め込まれている。
【００５４】
ｐ型トランジスタ４Ｂは、チャネル方位が<１１０>であり、チャネル領域４１に、チャネル方向に圧縮歪み、ゲート幅方向に引張歪みが発生することで、駆動力が向上する。
【００５５】
以下に、本実施の形態の半導体装置１Ｂの製造方法の一例について説明する。
【００５６】
（半導体装置の製造）
図１１（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す上面図である。以下においては、半導体装置１Ｂの製造方法の主な工程について説明する。なお、以下に説明する第３および第４の実施の形態において、まず、第１の溝５２にエピタキシャル結晶を埋め込む工程を行うが、これに限定されず、第２の溝５４にエピタキシャル結晶を埋め込む工程を先に行っても良い。
【００５７】
まず、第１の実施の形態の図３Ｂ（ｆ）に示した、第１の溝５２にＳｉ結晶よりも小さい格子定数を有するＳｉＣ結晶をエピタキシャル成長させ、拡張領域５を形成するまでの工程を行う。ただし、第１の実施の形態において図３Ｂ（ｃ）までに示したゲート側壁４５形成後のイオン注入によるソース・ドレイン領域の形成は行わない。
【００５８】
次に、図１１（ａ）に示すように、ＳｉＣ結晶を第１の溝５２にエピタキシャル成長させた後、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第２の領域５３をエッチング加工し、図１１（ｂ）に示す第２の溝５４を形成する。
【００５９】
次に、図１１（ｃ）に示すように、レジストパターンをマスクとして用いて、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶を第２の溝５４にエピタキシャル成長させる。このエピタキシャル結晶は、一例として、ＳｉＧｅ結晶である。続いて、このエピタキシャル結晶が埋め込まれたソース・ドレイン領域４０Ｂに、イオン注入法によりＢ等のｐ型不純物を注入する。なお、ＳｉＧｅ結晶のエピタキシャル成長時にｐ型不純物をｉｎ−ｓｉｔｕドーピングしても良い。
【００６０】
（第３の実施の形態の効果）
上記した第３の実施の形態によれば、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込むことによりチャネル領域４１にゲート幅方向の引張歪み発生させ、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶をソース・ドレイン領域４０Ｂに埋め込むことによりチャネル領域４１にチャネル方向の圧縮歪みを発生させるため、チャネル領域４１のチャネル方位が<１１０>であるｐ型トランジスタ４Ｂの駆動力を向上させることができる。
【００６１】
[第４の実施の形態]
（半導体装置の構成）
図１２は、本発明の第４の実施の形態に係る半導体装置の上方図である。図１２における斜線部は、エピタキシャル結晶が埋め込まれた領域を示している。
【００６２】
この半導体装置１Ｃは、図１２に示すように、半導体基板２上にトランジスタ４Ｃが形成されている
【００６３】
トランジスタ４Ｃは、チャネル領域４１のチャネル方位が<１００>であり、チャネル領域４１に、チャネル方向の引張歪み、ゲート幅方向の圧縮歪みが発生することで、駆動力が向上する。つまり、ソース・ドレイン領域４０Ｃに、Ｓｉ結晶よりも小さい格子定数を有するＳｉＣ結晶等のエピタキシャル結晶が埋め込まれ、拡張領域５に、Ｓｉ結晶よりも大きい格子定数を有するＳｉＧｅ結晶等のエピタキシャル結晶が埋め込まれることによって、トランジスタ４Ｃの駆動力が向上する。
【００６４】
以下に、本実施の形態の半導体装置１Ｃの製造方法の一例について説明する。
【００６５】
（半導体装置の製造）
図１３(ａ)〜(ｂ)は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す上面図である。以下においては、半導体装置１Ｃの製造方法の主な工程について説明する。
【００６６】
まず、第１の実施の形態の図３Ｂ（ｅ）に示した第１の溝５２を形成するまでの工程を行う。ただし、第１の実施の形態において図３Ｂ（ｃ）に示したゲート側壁４５形成後のイオン注入によるソース・ドレイン領域の形成は行わない。
【００６７】
次に、図１３（ａ）に示すように、第１の溝５２に、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶をエピタキシャル成長させる。具体的には、フォトリソグラフィ法によってレジストパターンを形成し、第１の溝５２に、一例として、ＳｉＧｅ結晶をエピタキシャル成長させる。
【００６８】
次に、図１３（ｂ）に示すように、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第２の領域５３をエッチング加工し、第２の溝５４を形成する。
【００６９】
次に、図１３（ｃ）に示すように、レジストパターンをマスクとして用いて、第２の溝５４に、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶をエピタキシャル成長させる。このエピタキシャル結晶は、一例として、ＳｉＣ結晶である。続いて、このエピタキシャル結晶が埋め込まれたソース・ドレイン領域４０Ｃに、イオン注入法により不純物を注入する。ここで、トランジスタ４Ｃがｎ型であるとき、ソース・ドレイン領域４０Ｃは、Ａｓ等のｎ型不純物を注入することによって形成される。また、トランジスタ４Ｃがｐ型であるとき、ソース・ドレイン領域４０Ｃは、Ｂ等のｐ型不純物を注入することにより形成される。
【００７０】
（第４の実施の形態の効果）
上記した第４の実施の形態によれば、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込むことにより、チャネル領域４１にゲート幅方向の圧縮歪みを発生させ、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶をソース・ドレイン領域４０Ｃに埋め込むことにより、チャネル領域４１にチャネル方向の引張歪みを発生させるため、チャネル領域４１のチャネル方位が<１００>であるｐ型またはｎ型トランジスタ４Ｃの駆動力を向上させることができる。
【００７１】
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
【図面の簡単な説明】
【００７２】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の上面図である。
【図２】図２は、本発明の第１の実施の形態に係る図１のII−II線断面に対応する場所の断面図である。
【図３Ａ】図３Ａ（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す上面図である。
【図３Ｂ】図３Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す上面図である。
【図４Ａ】図４Ａ（ａ）および（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のIV−IV線断面に対応する場所の断面図である。
【図４Ｂ】図４Ｂ（ｃ）および（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のIV−IV線断面に対応する場所の断面図である。
【図５Ａ】図５Ａ（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。
【図５Ｂ】図５Ｂ（ｃ）、（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。
【図５Ｃ】図５Ｃ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。
【図６】図６は、本発明の第２の実施の形態に係る半導体装置の上面図である。
【図７】図７は、本発明の第２の実施の形態に係る図６のVII−VII線断面に対応する場所の断面図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す上面図である。
【図９Ａ】図９Ａ（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図６のIX−IX線断面に対応する場所の断面図である。
【図９Ｂ】図９Ｂ（ｃ）、（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図６のIX−IX線断面に対応する場所の断面図である。
【図１０】図１０は、本発明の第３の実施の形態に係る半導体装置の上面図である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の上方図である。
【図１２】図１２は、本発明の第４の実施の形態に係る半導体装置の上方図である。
【図１３】図１３（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す上面図である。
【符号の説明】
【００７３】
１、１Ａ〜１Ｃ…半導体装置、２…半導体基板、４、４Ｃ…トランジスタ、４Ａ…ｎ型トランジスタ、４Ｂ…ｐ型トランジスタ、５、５Ｃ…拡張領域、４０、４０Ａ〜４０Ｃ…ソース・ドレイン領域、４１…チャネル領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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