(57)【要約】【課題】高速レベル等価動作を実現し、集積性および生産性を向上させる。【解決手段】光レベル等価器は、入力光を任意の強度に減衰させて出力する可変光減衰器１−２と、入力光を分岐させる光タップ１−６と、光タップ１−６によって分岐された光の強度を検出する光検出器１−３と、光検出器１−３で検出された光強度に応じて可変光減衰器１−２の光減衰率を制御する制御用電子回路１−４とを、ワンチップに集積した構造を有する。可変光減衰器１−２は、シリコン光導波路を用いた導波路型可変光減衰器である。【選択図】  図１
2010271422.tif 000002
【特許請求の範囲】
【請求項１】
入力光を任意の強度に減衰させて出力する可変光減衰器と、
前記入力光または前記可変光減衰器の出力光を分岐させる光タップと、
この光タップによって分岐された光の強度を検出する光検出器と、
この光検出器で検出された光強度に応じて前記可変光減衰器の光減衰率を制御する制御用電子回路とを、ワンチップの形状に集積した構造を有し、
前記可変光減衰器は、シリコン光導波路を用いた導波路型可変光減衰器であることを特徴とする光レベル等価器。
【請求項２】
請求項１記載の光レベル等価器において、
前記光検出器は、基板上に形成されたゲルマニウムを用いた光検出器であることを特徴とする光レベル等価器。
【請求項３】
請求項１または２記載の光レベル等価器において、
前記可変光減衰器は、シリコン細線導波路へキャリアを注入することで入力光を減衰させるキャリア注入型シリコン細線可変光減衰器であることを特徴とする光レベル等価器。
【請求項４】
請求項１乃至３のいずれか１項に記載の光レベル等価器において、
さらに、外部導波路又は光ファイバと、シリコン光導波路との間に、伝搬光のモードフィールドサイズを変換するスポットサイズ変換器を備えることを特徴とする光レベル等価器。
【請求項５】
請求項１乃至４のいずれか１項に記載の光レベル等価器において、
前記制御用電子回路が搭載された電子デバイスチップと、前記シリコン光導波路、前記可変光減衰器、前記光タップおよび前記光検出器が搭載された光デバイスチップとがバンプ接合によってワンチップに集積されていることを特徴とする光レベル等価器。
【請求項６】
請求項１乃至４のいずれか１項に記載の光レベル等価器において、
前記シリコン光導波路、前記可変光減衰器、前記光タップ、前記光検出器および前記制御用電子回路が同一基板上に形成され、光デバイスと電子デバイスとがモノリシック集積されていることを特徴とする光レベル等価器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号の強度を制御するための光レベル等価器に関し、特に高速で動作し、小型で集積度が高く、生産性が高い光レベル等価器に関するものである。
【背景技術】
【０００２】
近年の光ネットワークにおいて、時間によって強度が著しく異なる入力光信号の強度を、所望の強度に等価させて出力する光レベル等価器の役割は重要になっている。特に、ネットワークの低消費電力化のために、波長別の光パケット信号を電気信号に変換せずにパケットごとにルーティングする新世代ネットワークが構想されており、そのためには光レベル等価器の高速・低消費電力動作が必須となる。
【０００３】
一般的に光レベル等価器は、入力光強度を任意のレベルに減衰させて出力する可変光減衰器（ＶＯＡ）や信号光強度をモニターする光検出器（ＰＤ）といった光デバイスと、ＰＤでモニターした光強度に応じてＶＯＡの減衰率を制御するための電子回路（電子デバイス）とから構成される。これら個々の光デバイスを光ファイバで接続し、さらに光デバイスと制御用の電子デバイスとを電気配線で接続することで光レベル等価器の機能は実現される。
【０００４】
一方、機器間での信号遅延を抑制しさらに高速に動作させるために、また機器毎に必要となる電源を減らし消費電力を低減するために、ＶＯＡとＰＤと電子回路とをチップ状に集積した光レベル等価器が開発されている。
【０００５】
このような集積化光レベル等価器のＶＯＡとしては、シリカやポリマーを材料とする光導波路によって構成されたマッハツェンダ干渉計において、アーム上にヒータを配置した熱光学型ＶＯＡが広く用いられている（特許文献１参照）。また、ＰＤとしては、光導波路チップとは別のチップとして作製されたＰＤが、光導波路チップと貼り合わされ実装されたものが広く用いられている（特許文献２参照）。さらに、制御用の電子回路は、光デバイスチップとは別チップで作製され、光デバイスチップとはフィルム配線、ワイヤーボンディングなどによって互いに電気的に接続される（非特許文献１参照）。  
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２１７１２号公報
【特許文献２】特開２００４−６１７１１号公報
【非特許文献】
【０００７】
【非特許文献１】H. Yamazaki et al.，“Improvement of in-line power monitor integration technology for a compact multfunctional silica PLC”，LEOS 2007.The 20th Annual Meeting of the IEEE，TuC5，pp.175-176
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の如き集積化光レベル等価器は、以下に述べる問題を有していた。
（Ａ）熱光学ＶＯＡは動作原理に熱伝導を含むため、集積化光レベル等価器の応答速度がｍｓｅｃ〜μｓｅｃオーダーとなり、新世代ネットワークへの適用が困難である。
（Ｂ）ＶＯＡ、ＰＤ、電子回路といったデバイス毎にチップを作製し、その後実装等によって各チップを組み合わせる工程が必要となるので、製造工程が多く生産性が低い。また、複数のチップを組み合わせることから、サイズが大きくなり、集積性に劣る。さらにデバイス同士の電気的接続に伴う容量の発生が大きいと，高速動作を制限する。
（Ｃ）光デバイス同士を効率よく結合する構造、およびそのような構造を作製する製造工程が必要となり、製造工程が多く生産性が低い。
【０００９】
本発明は、上記従来技術に鑑み、高速レベル等価動作を実現することができ、集積性および生産性を著しく向上させることができる光レベル等価器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の光レベル等価器は、入力光を任意の強度に減衰させて出力する可変光減衰器と、前記入力光または前記可変光減衰器の出力光を分岐させる光タップと、この光タップによって分岐された光の強度を検出する光検出器と、この光検出器で検出された光強度に応じて前記可変光減衰器の光減衰率を制御する制御用電子回路とを、ワンチップの形状に集積した構造を有し、前記可変光減衰器は、シリコン光導波路を用いた導波路型可変光減衰器であることを特徴とするものである。
また、本発明の光レベル等価器の１構成例において、前記光検出器は、基板上に形成されたゲルマニウムを用いた光検出器であることを特徴とするものである。
また、本発明の光レベル等価器の１構成例において、前記可変光減衰器は、シリコン細線導波路へキャリアを注入することで入力光を減衰させるキャリア注入型シリコン細線可変光減衰器であることを特徴とするものである。
また、本発明の光レベル等価器の１構成例は、さらに、外部導波路又は光ファイバと、シリコン光導波路との間に、伝搬光のモードフィールドサイズを変換するスポットサイズ変換器を備えることを特徴とするものである。
また、本発明の光レベル等価器の１構成例は、前記制御用電子回路が搭載された電子デバイスチップと、前記シリコン光導波路、前記可変光減衰器、前記光タップおよび前記光検出器が搭載された光デバイスチップとがバンプ接合によってワンチップに集積されていることを特徴とするものである。
また、本発明の光レベル等価器の１構成例は、前記シリコン光導波路、前記可変光減衰器、前記光タップ、前記光検出器および前記制御用電子回路が同一基板上に形成され、光デバイスと電子デバイスとがモノリシック集積されていることを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、可変光減衰器として、シリコン光導波路を用いた導波路型可変光減衰器を用いることにより、高速レベル等価動作可能な光レベル等価器を実現することができる。また、本発明では、可変光減衰器、光タップ、光検出器および制御用電子回路を、ワンチップの形状に集積することにより、集積性を向上させることができる。また、本発明では、シリコン光導波路、可変光減衰器、光タップおよび光検出器といった光デバイスチップ同士を結合させるためにミラーやレンズなどの特殊な構造を必要とせず、可変光減衰器、光タップ、光検出器および制御用電子回路を一般的なシリコン電子回路製造プロセスを用いて作製することができるので、生産性を向上させることができる。
【００１２】
また、本発明では、光検出器として、基板上に形成されたゲルマニウムを用いた光検出器を用いることにより、一般的なシリコン電子回路製造プロセスに、結晶ゲルマニウム成長プロセスを追加することで作製することができ、生産性を向上させることができる。
【００１３】
また、本発明では、可変光減衰器として、キャリア注入型シリコン細線可変光減衰器を用いることにより、通常の可変光減衰器よりも高速動作可能で、生産性に優れ、高密度集積が可能な可変光減衰器を実現することができる。
【００１４】
また、本発明では、シリコン光導波路、可変光減衰器、光タップ、光検出器および制御用電子回路を同一基板上に形成することにより、光レベル等価器の小型化、低消費電力化を実現することができる。また、電気的接続に関わる電気容量の低減によって、動作を更に高速化することが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係る光レベル等価器の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る光レベル等価器のＳｉ光導波路の断面図である。
【図３】本発明の第１の実施の形態に係る光レベル等価器のＶＯＡの断面図である。
【図４】本発明の第１の実施の形態に係る光レベル等価器のＶＯＡの応答特性を示す図である。
【図５】本発明の第１の実施の形態に係る光レベル等価器のＧｅＰＤの平面図および断面図である。
【図６】本発明の第１の実施の形態に係る光レベル等価器の別の概略構成を示すブロック図である。
【図７】本発明の第２の実施の形態に係る光レベル等価器の概略構成を示す断面図である。
【発明を実施するための形態】
【００１６】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る光レベル等価器の概略構成を示すブロック図である。同図において、１−１，１−７はＳｉ光導波路、１−２はＶＯＡ、１−３はゲルマニウム（Ｇｅ）ＰＤ、１−４は制御用電子回路、１−５，１−８は光ファイバ（不図示）や平面光回路（不図示）と光レベル等価器とを接続する際に用いられるスポットサイズ変換器（ＳＳＣ）、１−６は光タップである。
【００１７】
ＳＳＣ１−５を通じてＳｉ光導波路１−１に入力された光は、光タップ１−６によって一定の割合で分岐され、一方の光はＳｉ光導波路１−１によってＶＯＡ１−２へ導かれ、他方の光はＳｉ光導波路１−７によってＧｅＰＤ１−３へ導かれる。ＧｅＰＤ１−３は、Ｓｉ光導波路１−７から入力された光を、その光強度に応じた電流値に変換する。制御用電子回路１−４は、ＧｅＰＤ１−３の出力電流値から、所望の出力光強度にするために必要なＶＯＡ１−２の光減衰量を決定し、ＶＯＡ１−２の入力電圧を出力する。ＶＯＡ１−２は、Ｓｉ光導波路１−１から入力された光を、制御用電子回路１−４から入力された電圧に応じた減衰量だけ減衰させて出力する。こうして、ＳＳＣ１−８から外部へ所望の強度の光が出力される。すなわち、様々な強度の入力光を所望の強度へと減衰させて出力可能な光レベル等価器が構成される。
【００１８】
ここで、Ｓｉ光導波路１−１，１−７は、シリコン・オン・インシュレーター（ＳＯＩ）基板上に作製されたＳｉ細線導波路である。Ｓｉ光導波路１−１，１−７の断面の一例を図２に示す。図２において、６−１はＳｉコア、６−２はＳｉコア６−１のリブ幅、６−３はＳｉコア６−１の高さ、６−４はスラブ厚さ、６−５はアンダークラッド、６−６はオーバークラッドである。
【００１９】
Ｓｉコア６−１は屈折率３．４７６の結晶Ｓｉからなり、その断面はリブ型形状を有している。Ｓｉコア６−１のリブ幅は３６０ｎｍ、コア高さは３００ｎｍ、スラブ厚さは８０ｎｍである。アンダークラッド６−５は屈折率１．４４４のＳＯＩ基板の埋め込み酸化膜であり、その厚さは３μｍである。オーバークラッド６−６はＣＶＤ法によって堆積された屈折率１．５０５のＳｉ酸化膜である。
【００２０】
ＳＳＣ１−５，１−８は、Ｓｉ光導波路１−１と外部の光ファイバや平面光回路（ＰＬＣ）との接続効率を向上させるために、モードフィールドサイズを整合させるために使用される。ＳＳＣ１−５，１−８の構造は、先端がテーパー状に細くなるＳｉコアと、このＳｉコアを覆う断面が矩形の第２コアとからなる（特開２００２−１２２７５０号広報参照）。ＳＳＣ１−５，１−８のＳｉコアは、Ｓｉ光導波路１−１，１−７のＳｉコア６−１と一体成形される。
【００２１】
Ｓｉ光導波路１−１からＳＳＣ１−８のＳｉコアへと導かれた光は先端のテーパー部分に入射し、Ｓｉコアが細くなるにつれてＳｉコアから漏れ出した光は第２コアに閉じ込められ、さらにこの第２コアとその周囲の屈折率の低いクラッドとからなる外部導波路へと導かれる。この過程で、Ｓｉ光導波路１−１のモードフィールド径から外部導波路のモードフィールド径に変換される。上述したモードフィールド径の変換は、ＳＳＣ１−５からＳｉ光導波路１−１へ光が伝播する際も可逆的に行われ、外部導波路のモードフィールド径からＳｉ光導波路１−１のモードフィールド径に変換されることになる。
【００２２】
以下に、Ｓｉ光導波路１−１，１−７の作製方法の一例を示す。まず、表面Ｓｉ層の厚さがＳｉコア高さと等しい３００ｎｍとなるように調整し、埋め込み酸化膜層の厚さを３μｍとするＳＯＩ基板を用意する。表面Ｓｉ層の上にＳｉエッチング時のマスクとなるＳｉ酸化膜を堆積させ、このＳｉ酸化膜の上にレジストを塗布し、リソグラフィによってＳｉコアのレジストパターンを作製する。次に、レジストをエッチングマスクとしてＳｉ酸化膜の反応性イオンエッチング（ＲＩＥ）を行い、Ｓｉエッチング用マスクを形成する。このＳｉ酸化膜をマスクとして、フッ素系ガスを使用するＲＩＥを行い、表面Ｓｉ層を加工してＳｉ光導波路１−１，１−７のＳｉコア６−１を形成する。最後に、形成したＳｉコア６−１の上にＣＶＤ法によってオーバークラッド６−６となるＳｉ酸化膜を堆積させる。こうして、Ｓｉ光導波路１−１，１−７が完成する。
【００２３】
このＳｉ光導波路１−１，１−７は、広く産業化されているＳｉ電子回路作製プロセスを応用して作製されるため、生産性に優れる。さらに、Ｓｉ光導波路の中でも、上述したようなコアサイズがサブミクロンオーダーとなるＳｉ細線光導波路を用いれば５ミクロンの微小な半径で曲げることが可能となり、微小サイズで集積度の高い光導波路デバイスを実現することができる。
【００２４】
ＶＯＡ１−２は、Ｓｉ光導波路を用いた導波路型ＶＯＡである。本実施の形態では、その一例としてキャリア注入型Ｓｉ細線ＶＯＡを用いることにより、ナノ秒オーダーでの高速減衰動作を可能とする。
図３にキャリア注入型Ｓｉ細線ＶＯＡの断面構造の一例を示す。図３で示す構造はキャリア注入のための構造の一例であり、これに限らずＳｉコア内にキャリアを注入可能な構造であればよい。
【００２５】
以下に、キャリア注入型Ｓｉ細線ＶＯＡの作製方法を図３を用いて説明する。まず、前述したようにＳｉ光導波路１−１のＳｉコア６−１を形成する。図３の２−７はアンダークラッドであり、ＳＯＩ基板の埋め込み酸化膜である。次に、導波路上で図１のＶＯＡ１−２となる箇所において、Ｓｉコア６−１の両側に存在するＳｉスラブ領域にイオン打ち込みを行い、ｐ型領域２−２、ｎ型領域２−３を形成し、基板に水平方向にｐｉｎダイオードを作製する。次に、オーバークラッド兼絶縁層となるＳｉ酸化膜２−４をＣＶＤ法によって堆積させ、このＳｉ酸化膜２−４のうち、領域２−２，２−３上に堆積した部分をリソグラフィーとＲＩＥによって除去する。Ａｌをスパッタによって堆積した後、リソグラフィーとエッチングによってＡｌを加工して、領域２−２，２−３と接続するＡｌ配線２−５を作製する。最後に、オーバークラッド２−６となるＳｉ酸化膜をＣＶＤ法によって堆積させる。こうして、ＶＯＡ１−２が完成する。Ａｌ配線２−５は、チップ上にモノリシックに作製された図１の制御用電子回路１−４と接続するように形成される。
【００２６】
以下に、キャリア注入型Ｓｉ細線ＶＯＡの動作原理を示す。制御用電子回路１−４からＡｌ配線２−５を通じてｐｉｎダイオードに順バイアスを印加すると、ＶＯＡ１−２となる箇所においてｉ層であるＳｉコア６−１にキャリアが注入される。コア６−１内に注入したキャリアによって、Ｓｉコア６−１内を伝播する光を吸収させることにより、透過光強度が減衰する。制御用電子回路１−４から入力する電圧に応じて、Ｓｉコア６−１に注入されるキャリア量が変化するので、入力電圧によってＶＯＡの光減衰量を制御することが可能である。以上が、キャリア注入型Ｓｉ細線ＶＯＡの動作原理である。
【００２７】
キャリア注入型Ｓｉ細線ＶＯＡは、Ｓｉ電子回路製造プロセスを用いて作製されるため、生産性に優れる。また、イオン打ち込みされる箇所の導波路長さを数百μｍ〜数ｍｍにできるため、デバイスサイズも微小であり、多チャンネルデバイスなどの高密度集積が可能である。
【００２８】
領域２−２と２−３の間隔、すなわちｐ−ｎ間隔が２μｍのときのキャリア注入型Ｓｉ細線ＶＯＡの応答特性を図４に示す。図４において、縦軸は光出力、横軸は時間である。図４に示すようにキャリア注入型Ｓｉ細線ＶＯＡの応答速度はｎｓｅｃオーダーであり、高速動作可能な光レベル等価器を実現することができる。ｐ−ｎ間隔をより短くすれば、さらに応答速度を高速化することも可能である。このような高速動作は、Ｓｉコア６−１のサイズがミクロンオーダーのＳｉ導波路では不可能であり、Ｓｉコア６−１のサイズがサブミクロンオーダーであるＳｉ細線導波路とすることで得られる。
【００２９】
また、キャリア注入型Ｓｉ細線ＶＯＡでは、導波路コア形状によって減衰動作に偏波依存性が生じる。そのためリブ型のＳｉコア６−１の形状は、キャリア注入型Ｓｉ細線ＶＯＡが偏波無依存で減衰動作可能であるような、一例としてスラブ厚さがコア高さの１／３以下であるような形状であることが望ましい。
【００３０】
図１に示した光タップ１−６には、方向性結合器や多モード干渉分岐デバイス（ＭＭＩ）を用いる。光タップ１−６としては、光分岐比に偏波依存性がないように設計されたデバイスを用いることが望ましい。
【００３１】
図５（Ａ）はＧｅＰＤ１−３の平面図、図５（Ｂ）は図５（Ａ）に示したＧｅＰＤ１−３のＡ−Ａ'線断面図である。図５（Ａ）、図５（Ｂ）における３−２は、Ｓｉ光導波路１−７のＳｉコア６−１と接続された平板型のＳｉスラブ光導波路であり、イオン打ち込みによってｐ+層となっている。Ｓｉスラブ光導波路３−２の直上には受光層となるＧｅ３−３が形成され、さらにＧｅ３−３の上部はイオン打ち込みによってｎ+層となっている。このような構造により、ｎ+Ｇｅ層３−４をｎ+層、Ｇｅ３−３をｉ層、Ｓｉスラブ光導波路３−２をｐ+層とするｐｉｎダイオードが形成されている。ｎ+層３−４およびＳｉスラブ光導波路３−２とコンタクトをとるために、ｎ+層３−４の上にＡｌ配線３−５が形成され、Ｓｉスラブ光導波路３−２の上にＡｌ配線３−６が形成されている。
【００３２】
次に、ＧｅＰＤ１−３の作製方法の一例を図５（Ａ）、図５（Ｂ）を用いて説明する。まず、前述したようにＳｉ光導波路１−７のＳｉコア６−１を形成する。Ｓｉコア６−１は、ＧｅＰＤ１−３を設置する領域でテーパー状に幅が広げられ、Ｓｉスラブ光導波路３−２と接続されている。このＳｉスラブ光導波路３−２にイオン打ち込みを行いｐ+層とする。次に、Ｓｉスラブ光導波路３−２上にエピタキシャル選択成長によってＧｅ３−３を形成する。次に、Ｇｅ３−３の上部にイオン打ち込みを行い、ｎ+層３−４とする。次に、オーバークラッド３−７をＣＶＤ法によって堆積させる。さらに、Ｓｉスラブ光導波路３−２、ｎ+層３−４のコンタクト領域上部のオーバークラッド３−７を、フォトリソグラフィーとエッチングによって除去し、そこにＡｌ配線３−５，３−６を埋め込む。このようにして、基板に垂直方向にｐｉｎダイオード構造が構成され、ＧｅＰＤ１−３となる。
【００３３】
次に、ＧｅＰＤ１−３の動作原理を示す。光タップ１−６によって分岐された後Ｓｉ光導波路１−７を伝搬した光は、Ｓｉスラブ光導波路３−２へと導かれ、その直上の結晶Ｇｅ３−３によって吸収される。このとき、制御用電子回路１−４からＡｌ配線３−５，３−６を通じてｐｉｎダイオードに逆バイアスを印加することで、光強度に依存した大きさの電流がＧｅＰＤ１−３から出力される。以上が、ＧｅＰＤ１−３の動作原理である。
【００３４】
なお、上述した例では、Ｓｉ細線導波路によって光タップを作製し、Ｓｉ光導波路１−７を用いてＳｉスラブ光導波路３−２へと光を導いたが、図６に示すように、ＳＳＣ１−５に接続される外部導波路７−１を用いて方向性結合器やＭＭＩといったデバイスを構成して光タップ７−２としてもよい。これによって、図１のＳｉ導波路によって光タップ１−６を作製する場合と比較して、光タップの光分岐比が偏波によって異なるような、光タップの偏波依存性を抑制しやすくなる。これは導波路が低比屈折率差であることで導波路形状の変化に対する光タップ特性の変化が小さいこと、また導波路を構成する材料の屈折率を調整可能であること、による。外部導波路は、ＣＶＤ法によって堆積されたＳｉＯx膜、ＳｉＯＮ膜、ポリマー膜などを加工して形成したコアと、ＣＶＤ法によって堆積されたＳｉＯ2膜のクラッドから構成される。またこのコアは、ＳＳＣの第２コアを兼ねる。この場合には、光タップによって分岐した光をＧｅＰＤ１−３に入力する際に、外部導波路７−３によって分岐したタップ光をＧｅＰＤ１−３へと導き、さらに外部導波路７−３とＳｉスラブ光導波路３−２とを結合するために、再度ＳＳＣ７−４を用いることになる。また、図６では，光タップ７−２をＶＯＡ１−２の前段に配置しているが、後段、あるいは前後両方に配置し、モニター可能な構成にすることも可能である。
【００３５】
以上のように、本実施の形態では、光レベル等価器を作製するにあたり、ＶＯＡ１−２としてキャリア注入型Ｓｉ細線ＶＯＡを用いることで、Ｓｉ光導波路１−１，１−７を作製した基板上にモノリシック集積されたＧｅＰＤ１−３を作製することが可能となり、ＰＤとＶＯＡとをファイバ接続したり、ＰＤチップとＶＯＡチップとを貼り合わせて実装していたりした従来技術と比較して、集積性を向上させることができる。また、本実施の形態では、光デバイスチップ同士を結合させるためにミラーやレンズなどの特殊な構造を必要とせず、生産性に優れる。また、ＧｅＰＤ１−３は一般的なＳｉ電子回路製造プロセスに、Ｇｅ成長プロセスを追加することで作製可能であり、生産性に優れる。さらに、本実施の形態では、サイズについても、光導波路とＰＤとを異なるチップで作製して実装するのと異なり、ＧｅＰＤ１−３とＶＯＡ１−２とを同一チップ上に集積するので、大幅な小型化が可能である。
【００３６】
また、ＧｅＰＤ１−３の電流出力信号を電圧信号に変換するトランス・インピーダンス・アンプ（ＴＩＡ）回路や差動アンプから構成される制御用電子回路１−４は、Ｓｉを材料としてＳＯＩ基板上に作製できる。すなわち、初めに既存技術によって電子回路を作製し、次に電子回路を作製したチップ上の別領域に、Ｓｉ光導波路１−１，１−７、ＶＯＡ１−２やＧｅＰＤ１−３といった光デバイスを作製する。
【００３７】
さらに、ＶＯＡ１−２と制御用電子回路１−４とを図３に示したＡｌ配線２−５によって接続し、ＧｅＰＤ１−３と制御用電子回路１−４とを図５（Ａ）、図５（Ｂ）に示したＡｌ配線３−５，３−６によって接続することで、光デバイスと電子デバイスとが単一チップ上にモノリシックに集積された光レベル等価器を作製することが可能となる。なお、初めに光デバイスを作製し、次に電子回路を作製した後、それらを接続する電気配線プロセスを行っても構わない。また光デバイス、電子回路をウェハ内の同一チップ上に同時に形成し、それらを接続する電気配線プロセスを行っても構わない。
【００３８】
以上のように、本実施の形態の光レベル等価器は、全てのデバイスが一般的なＳｉ電子回路製造プロセスを用いて作製されるため、生産性に優れる。個々のデバイス毎にチップを作製し、複数のチップを接続して集積していた従来構造に比べてサイズを低減し、生産性を向上させることが可能である。
【００３９】
Ｓｉ光導波路は、光回路サイズも既存導波路と比較して小さくすることができ、電子回路とのサイズの親和性も高い。
さらに、電子回路を作製可能なＳＯＩ基板上に光デバイスを作製するため、電子回路を光デバイスチップ上にモノリシックに作製することが可能となる。ＶＯＡやＰＤと電子回路を、半導体デバイスにおいて一般的な電気配線層を用いて接続すれば、バンプ接合などの実装工程を必要としないため生産性が向上する。また電気的接続において動作速度を律速する電気容量の低減が可能である。
【００４０】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図７は本発明の第２の実施の形態に係る光レベル等価器の概略構成を示す断面図である。本実施の形態は、電子回路チップ４−１を光デバイスチップ４−３とは別チップとして作製し、バンプ４−２を用いて、電子回路チップ４−１と光デバイスチップ４−３とを接合したハイブリッド集積型の光レベル等価器を実現するものである。これにより、第１の実施の形態と同様に、高速レベル等価動作可能なデバイスを得ることができる。
【００４１】
光デバイスチップ４−３において、４−４はＶＯＡであり、４−５はＧｅＰＤである。ＶＯＡ４−４の構成はＶＯＡ１−２と同様であり、ＧｅＰＤ４−５の構成はＧｅＰＤ１−３と同様である。このうちＶＯＡ４−４においては、図３に示したｐ型領域２−２、ｎ型領域２−３が、バンプ４−２を介して電子回路チップ４−１と接合されている。このように接合することは、図１においてＶＯＡ１−２と制御用電子回路１−４とを接続することと等しい。
【００４２】
また、ＧｅＰＤ４−５においては、図５（Ｂ）に示したＳｉスラブ光導波路３−２のｐ型領域とｎ+層３−４のｎ型領域が、バンプ４−２を介して電子回路チップ４−１と接合されている。このように接合することは、図１においてＧｅＰＤ１−３と制御用電子回路１−４とを接続することと等しい。
【００４３】
なお、第１、第２の実施の形態では、入力光を光タップで分岐させてＧｅＰＤに入力しているが、これに限るものではなく、ＶＯＡの出力光を光タップで分岐させてＧｅＰＤに入力するようにしてもよい。
【産業上の利用可能性】
【００４４】
本発明は、光信号の強度を制御する光レベル等価器に適用することができる。
【符号の説明】
【００４５】
１−１，１−７…Ｓｉ光導波路、１−２…ＶＯＡ、１−３…ゲルマニウムＰＤ、１−４…制御用電子回路、１−５，７−４…ＳＳＣ、１−６，７−２…光タップ、２−２…ｐ型領域、２−３…ｎ型領域、２−４…Ｓｉ酸化膜、２−５…Ａｌ配線、２−６…オーバークラッド、２−７…アンダークラッド、３−２…Ｓｉスラブ光導波路、３−３…Ｇｅ、３−５，３−６…Ａｌ配線、３−７，３−８…Ｓｉ酸化膜、３−９…オーバークラッド、３−１０…アンダークラッド、４−１…電子回路チップ、４−２…バンプ、４−３…光デバイスチップ、４−４…ＶＯＡ、４−５…ＧｅＰＤ、６−１…Ｓｉコア、６−５…アンダークラッド、６−６…オーバークラッド，７−１，７−３…外部導波路。
【図１】
2010271422.tif 000003
【図２】
2010271422.tif 000004
【図３】
2010271422.tif 000005
【図４】
2010271422.tif 000006
【図５】
2010271422.tif 000007
【図６】
2010271422.tif 000008
【図７】
2010271422.tif 000009