(57)【要約】【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。【選択図】図１
2010268365.tif 000002
【特許請求の範囲】
【請求項１】
多相クロックを用いてシリアルデータをオーバーサンプリングするオーバーサンプリング回路において、
多相クロックを生成する多相クロック生成部と、
前記多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部と、
前記多相クロックの本数分の遅延回路を有し、前記多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、前記位相制御信号に基づいて調整することで前記多相クロック間の位相差を調整する位相調整部と、を備え、
各遅延回路は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、前記複数のインバーターから選択される一つインバーターの出力抵抗と、前記後段に接続したインバーターの入力容量の積に基づいて通過時間を調整することを特徴とするオーバーサンプリング回路。
【請求項２】
請求項１に記載のオーバーサンプリング回路において、
前記遅延回路は、前記複数のインバーターを通過する信号パスを切り換えることで一つのインバーターを選択して通過時間を調整することを特徴とする請求項１記載のオーバーサンプリング回路。
【請求項３】
請求項１又は２に記載のオーバーサンプリング回路において、各遅延素子は、複数段直列に接続したこと構成とし、各段において複数のインバーターのうちの一つを選択して遅延時間を調整することを特徴とするオーバーサンプリング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータリカバリ回路に用いられるオーバーサンプリング回路に関する。
【背景技術】
【０００２】
大容量、高速データ伝送を満たすために多くの高速インタフェース規格が実用化されている。それらの多くはシリアル伝送方式が採用されている。シリアル伝送では、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路をクロックデータリカバリ（Clock Data Recovery、以下ＣＤＲと略す）回路と呼ばれている。
従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬ回路中のＶＣＯ（Voltage Controlled Oscillator）の発振クロックが受信データの位相に同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元される。
しかし、データレートの増大によって、ＶＣＯの発信周波数も増大し、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大、消費電流の増大、コストアップなどのデメリットが増大する。また高速化により配線遅延が無視できなくなる。
素子配置や配線遅延は使用するデバイスの特性に大きく依存するため、プロセスごとにレイアウトの再設計を行う必要が生じ、回路の再利用性が低下し、開発期間の増大を招く。
【０００３】
このような問題を解決するものとして、オーバーサンプリング型のＣＤＲ回路が提案されている（特許文献１参照）。
特許文献１で提案されているデータリカバリ回路は、多相クロック生成部、オーバーサンプリング部、シンボルデータ復元部とで構成される。
多相クロック生成部は、基準クロックＲＥＦＣＬＫから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相を有する多相クロックを生成する。
オーバーサンプリング部は、多相クロック生成部から供給される多相クロックＣＫ０〜ＣＫ１１により受信データＤａｔａを取り込み、オーバーサンプリングデータＯＶＳＤを出力する。オーバーサンプリング部はオーバーサンプリング数のフリップフロップと、入力されたデータを１つのクロック（例えばＣＫ０）に同期させて出力する並列化部を備えている。
【０００４】
シンボルデータ復元部は、データ選択部、ＤＥＳ（デシリアライザ）、選択信号生成部、コンマ検出部よりなり、オーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭを復元し、シンボルクロックＳＹＭＣＬＫを生成する。
すなわち、選択信号生成部は、オーバーサンプリングデータＯＶＳＤの取り込み位相を指示し、データ選択部は、選択信号生成部からの指示に従い、オーバーサンプリングデータＯＶＳＤから復元データを出力する。また、コンマ検出部は、転送データに所定間隔で挿入されたコンマ符号を検出しコンマ検出信号を出力する。さらに、デシリアライザは、コンマ検出信号を基に、データ選択部から供給される復元データをシンボルデータＳＹＭにパラレル変換し、また、シンボルクロックＳＹＭＣＬＫの生成も行う。
【０００５】
しかし、今までのオーバーサンプリング型のＣＤＲ回路では、多相クロックの相互の位相差が等間隔である必要があり、等間隔でない場合には誤作動を生じる恐れがある。しかし、デバイス特性はチップ内でも局所的なばらつきを有し、配線につく寄生容量も周辺の回路によって様々である。また、近年、トランジスタの微細化が進み、これによるデバイス間の特性ばらつきも大きくなっている。そのため、同一デバイスを配置するだけでは等間隔の位相を持つ多相クロックを生成することは困難となっている。さらにシリアル伝送の高速化が進むにつれて多相クロックの位相誤差の許容値は小さくなる一方である。従って、高速大容量シリアル伝送を行うオーバーサンプリング型ＣＤＲ回路で用いる等間隔な位相差を有する多相クロックをつくるには高精度、広範囲に位相を補正する回路が必要であるという問題があった。
【０００６】
また、特許文献２には、等間隔の位相でオーバーサンプリングされたオーバーサンプリングデータを生成する目的で、単一クロックから位相の異なる多数のクロックを生成して、適切な位相関係にあるクロックを選択してオーバーサンプリングクロックとして使用することが開示されている。しかし遅延素子が発生する位相差は製造プロセスおよび動作条件によって異なるので、適切な位相関係にある多相クロックを生成するためには膨大な組み合わせにより生成した多相クロックを用意する必要がある。これは回路規模の増大と設計の煩雑性を招いてしまう。
さらに、同じく特許文献２には、等間隔の位相でオーバーサンプリングされたデータを生成する目的で、単一クロックから位相の異なる多数のクロックを生成して、適切な位相関係になるように位相を調整してオーバーサンプリング回路に使用する調整方法が開示されている。しかし、高精度かつ広範囲な位相調整回路の実現という課題は解決されていない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の課題を鑑みて、本発明はオーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するためには、請求項１の発明は、多相クロックを用いてシリアルデータをオーバーサンプリングするオーバーサンプリング回路において、多相クロックを生成する多相クロック生成部と、前記多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部と、前記多相クロックの本数分の遅延回路を有し、前記多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、前記位相制御信号に基づいて調整することで前記多相クロック間の位相差を調整する位相調整部と、を備え、各遅延回路は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、前記複数のインバーターから選択される一つインバーターの出力抵抗と、前記後段に接続したインバーターの入力容量の積に基づいて通過時間を調整するオーバーサンプリング回路を特徴とする。
また、請求項２の発明は、請求項１に記載のオーバーサンプリング回路において、前記遅延回路は、前記複数のインバーターを通過する信号パスを切り換えることで一つのインバーターを選択して通過時間を調整する請求項１記載のオーバーサンプリング回路を特徴とする。
また、請求項３の発明は、請求項１又は２に記載のオーバーサンプリング回路において、各遅延素子は、複数段直列に接続したこと構成とし、各段において複数のインバーターのうちの一つを選択して遅延時間を調整するオーバーサンプリング回路を特徴とする。
【発明の効果】
【０００９】
上記のように構成したので、本発明によれば、位相調整部を構成する遅延回路としての各位相調整素子の通過時間差が所望の値になるような時定数の値を選択することで遅延回路の通過時間を所望の時間差に設定でき、多相クロックの位相を等間隔に調整することができるため、等間隔な位相差を持つ多相クロックでサンプリングされたオーバーサンプリングデータを生成できるオーバーサンプリング回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施例に係る多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図。
【図２】第１の実施例の位相調整素子を説明する図。
【図３】第１の実施例の位相調整素子の動作を説明する図。
【図４】第２の実施例の位相調整素子を説明する図。
【図５】第３の実施例の位相調整素子を説明する図。
【図６】第３の実施例の位相調整素子の動作を説明する図。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は本発明の第１の実施例に係る多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図である。
このデータリカバリ回路は、多相クロック生成部２００、オーバーサンプリング部２０１、シンボルデータ復元部２０２、多相クロック位相遅延回路２０３、位相調整データ生成部２０４、位相制御部２０５を備える。
位相調整部２０３は多相クロックの本数分の位相調整素子（遅延素子）３００で構成されており、多相クロック生成部２００で生成された多相クロックＣＫ［７：０］の位相差が等間隔になるように調整され、等間隔の位相差を持つ多相クロックＣＫ＿ａｄｊ［７：０］を出力する。オーバーサンプリング部２０１は位相調整部２０３から供給される多相クロックにより受信データを取り込み、オーバーサンプリングデータＯＶＳＤを出力する。
シンボルデータ復元部２０２はオーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭとシンボルクロックＳＹＭＣＬＫを生成する。
【００１２】
また、オーバーサンプリング部２０１はサンプリングＦＦ部２０６と並列化部２０７で構成される。
サンプリングＦＦ部２０６は受信データを多相クロックの立ち上がり（または立下り）のタイミングでサンプリングする。
サンプリングＦＦ部２０６の出力Ｄ［７：０］はサンプリングクロックの位相差を持つ。
並列化部２０７は位相差を持って入力されるデータＤ［７：０］を１つのクロックに同期したパラレルデータとして、オーバーサンプリングデータＯＶＳＤを出力する。
並列化部２０７ではバス幅を変えずにタイミングだけを調整して出力することもできるが、並列化部２０７の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。
【００１３】
多相クロック生成部２００はＰＬＬ（Phase Locked Loop）またはＤＬＬ（Delay Locked Loop）によりある位相差をもつ多相クロックが生成される。
この技術は公知なので詳細は述べない。
位相調整データ生成部２０４では多相クロックの位相差を位相制御部２０５で検出するためのデータパターンを出力する。
このデータパターンはデータエッジ（データの立ち上がりまたは立ち下りエッジ）が均一に発生する特徴のあるパターンである（つまりジッタが大きい）。
位相制御部２０５では位相調整データ生成部２０４で発生したデータをオーバーサンプリング部２０１で多相クロックによりオーバーサンプリングしたオーバーサンプリングデータＯＶＳＤが入力される。
前述の通り位相調整データ生成部２０４で発生したデータはデータエッジが均一に現れるようなパターンなので、各々のサンプリングデータのエッジ数をカウントすることで多相クロックの位相差を推定することができる。
この位相差推定方法は上述の特許文献２で示されている公知技術である。
【００１４】
位相制御部２０５ではこの推定した位相差が理想的な位相差となるように位相調整部２０３に位相調整信号ＰＡｄｊを送る。
位相調整部２０３では位相調整信号ＰＡｄｊに応じた位相差を各クロックに発生させ、多相クロックの位相差を調整する。
位相調整部２０３は多相クロック生成部２００から多相クロックが入力され、位相制御部２０５から入力される位相制御信号ＰＡｄｊによって位相調整素子３００の通過時間を切り替えることで、多相クロック間の位相差を調整することができる。
ＣＫ１のみをＸ秒だけ遅らせたい場合、ＣＫ１以外のクロックはＴ秒で位相調整素子３００を通過するように設定しＣＫ１をＴ＋Ｘ秒で位相調整素子３００の通過するように設定すればよい。
【００１５】
図２は、第１の実施例における位相調整素子を説明する図である。
上記したように、本発明は多相クロックを多相クロック位相遅延回路２０３にそれぞれ入力して、多相クロック位相遅延回路２０３におけるそれぞれの位相調整素子３００で通過時間の差を発生させることで多相クロックの位相関係を調整している。
位相調整素子３００は、２段のＣＭＯＳインバーターを直列に接続した構造であり、位相制御部２０５からの位相制御信号ＰＡｄｊに応じて、遅延量を選択することができる。
位相調整素子３００の通過時間を切り替えるために、１段目のＣＭＯＳインバーターの出力抵抗と２段目のＣＭＯＳインバーターの入力容量の積である時定数の値を整数倍になるようなサイズを持つＣＭＯＳインバーター対で構成された複数の信号パスを備え、位相制御信号ＰＡｄｊに応じて出力信号を切り替えることで遅延素子の通過時間を所望の値に切り替えることができる。
【００１６】
以下に詳細を説明する。
位相調整素子３００は並列に接続されたインバーター群（ＩＮＶ０〜３）とそれと直列に接続されたインバーター（ＩＮＶ４）からなる。ＩＮＶ０〜３は選択信号ｓ［３：０］、ｓｂ［３：０］によって動作するインバーターが切り替えられる。選択信号ｓｂ［３：０］はｓ［３：０］の反転信号であり、例えばｓ［３：０］＝０００１のときＩＮＶ０が選択される。
図１の説明において述べたように、位相調整素子３００は入力ｉｎから出力ｏｕｔまでの通過時間を切り替えることで位相差を発生させている。
以下に、位相調整素子３００において入力から出力までの通過時間を変化させる方法を説明する。
図２のＩＮＶ０のみが選択されて入力が立ち下がる場合、Ｘの電圧ＶｘはＶｘ＝Ｖｄｄ（１−ｅｘｐ（−ｔ／（Ｒｘ０＊Ｃｘ）））で表される。ここでＶｄｄは電源電圧、Ｒｘ０はＩＮＶ０の出力抵抗、ＣｘはＩＮＶ４の入力容量である。
ＶｘがＩＮＶ４のしきい値電圧Ｖｔｈになるまでの時間Ｔ１はＴ１＝Ｒｘ０＊Ｃｘ＊ｌｎ（１／（１−Ｖｔｈ／Ｖｄｄ））となり、Ｋ＝ｌｎ（１／（１−Ｖｔｈ／Ｖｄｄ））とおくとＴ１＝Ｒｘ０＊Ｃｘ＊Ｋと表すことができる。
【００１７】
同様に、ＩＮＶ１〜ＩＮＶ３の出力抵抗をＲｘ１〜Ｒｘ３とするとＩＮＶ１〜ＩＮＶ３のそれぞれ１つだけ選択されたときにＶｘがＶｔｈになるまでの時間Ｔ１〜Ｔ３もＴｎ＝Ｒｘｎ＊Ｃｘ＊Ｋ（ｎ＝１，２，３）と表すことができる。Ｒｘ０＊Ｃｘを時定数とよぶ。
位相調整素子３００の通過時間はＶｘがしきい値電圧を交差するまでの時間によるので、ＩＮＶｎ（ｎ＝１，２，３）の通過時間とＩＮＶ０の通過時間の差Ｔｎ−Ｔ０はＴｎ−Ｔ０＝（Ｒｘｎ−Ｒｘ０）＊Ｃｘ＊Ｋ（ｎ＝１，２，３）で表される。
高精度に多相クロックの位相を調整するためには位相調整素子の通過時間を微小かつ線形に変化させることが求められる。
位相調整素子３００の通過時間差を線形に変化させるためにＲｘ３：Ｒｘ２：Ｒｘ１：Ｒｘ０＝４：３：２：１となるように出力抵抗の比を決めるとＴ３−Ｔ０：Ｔ２−Ｔ０：Ｔ１−Ｔ０＝Ｒｘ３−Ｒｘ０：Ｒｘ２−Ｒｘ０：Ｒｘ１−Ｒｘ０＝３：２：１となり位相調整素子３００の通過時間差が線形に変化させることができる。このとき変化量の最小値（１ＬＳＢ）はＲｘ０＊Ｃｘ＊ｌｎ（１／（１−Ｖｔｈ／Ｖｄｄ））となる。１ＬＳＢの値は多相クロックの位相精度の要求に応じて設計することができる。
各インバーターのサイズをＭｎ（ｎ＝０，１，２，３）とすると、出力抵抗はインバーターのサイズに反比例するので、
Ｍ３：Ｍ２：Ｍ１：Ｍ０＝１／４：１／３：１／２：１＝３：４：６：１２の比率となる。
一般化するとｍ段階の位相調整を行う場合のインバーターサイズの比はＭｍ−１：Ｍｍ−２．．．：Ｍ１：Ｍ０＝１／（ｍ−１）：１／（ｍ−２）：．．．：１／２：１とすればよい。
【００１８】
図３は、第１の実施例の位相調整素子の動作を説明する図である。
図３（ａ）は位相調整素子の通過時間を示す図である。
図２の位相調整素子３００の具体的な動作について説明するために入力電圧Ｖｉｎがたち下がる場合を考える。
Ｖｉｎが１段目のインバーターＩＮＶｎ（ｎ＝０，１，２，３）のしきい値電圧Ｖｔｈを交差すると（このときの時刻を０とする）、１段目のインバーターの出力Ｘの電圧Ｖｘが立ちあがる。正しくは過渡的な変化なのである量の遅延があった後にＶｘが立ち上がり始めることになる。Ｖｘが２段目のインバーターのしきい値電圧Ｖｔｈ４を交差すると出力ｏｕｔがたち下がる。また、１段目のインバーターＩＮＶｎ（ｎ＝０，１，２，３）のしきい値電圧は等しい値を用いる。
【００１９】
各インバーターのサイズの比率がＭ３：Ｍ２：Ｍ１：Ｍ０＝１／４：１／３：１／２：１＝３：４：６：１２となっているとき、Ｖｘが次段のインバーターのしきい値電圧に到達する時間Ｔｎ（ｎ＝０，１，２，３）の比はＴ０：Ｔ１：Ｔ２：Ｔ３＝１：２：３：４となる。
２段目のインバーターの入力電圧Ｖｘが２段目のインバーターのしきい値電圧Ｖｔｈ４に到達する時間差が位相調整素子３００の通過時間差と等しいので、各々インバーターが選択されたときの位相調整素子の出力電圧がＶｔｈとなるまでの時間をＤ０〜Ｄ３とすると、位相調整素子３００を通過する時間差はＤ１−Ｄ０＝Ｋ＊Ｒｘ１＊Ｃｘ、Ｄ２−Ｄ０＝２＊Ｋ＊Ｒｘ１＊Ｃｘ、Ｄ３−Ｄ０＝３＊Ｋ＊Ｒｘ１＊Ｃｘ（ただしＫ＝ｌｎ（１／（１−Ｖｔｈ／Ｖｄｄ）））となる。
図３（ｂ）は位相選択信号に対する位相調整素子３００の通過時間差を表した図である。
ＩＮＶ０の位相調整素子３００の通過時間からの差分を縦軸に、横軸には遅延選択信号の４ｂｉｔを示す。
選択するインバーターを切り替えることで位相調整素子３００の通過時間を選択できる。
【００２０】
図４は、第２の実施例の位相調整素子を説明する図である。
第２の実施例のオーバーサンプリング型ＣＤＲ回路の全体構成は図１と同じであるが、位相調整素子３００が第１の実施例と異なる。
第２の実施例の位相調整素子について説明する。位相調整素子３００は直列に接続された２つのインバーターからなるインバーターペアを４つと、そのインバーターペアのそれぞれの後段に接続した出力を選択できるセレクター型インバーターで構成される。
セレクター型インバーターにおける位相選択信号ｓ［３：０］、ｓｂ［３：０］によってＩＮＶ０〜３の出力のいずれかの出力を位相調整素子３００の出力として選択する。
選択信号ｓｂ［３：０］はｓ［３：０］の反転信号であり、例えばｓ［３：０］＝０００１のときＩＮＶ０の出力が位相調整素子の出力に選択される。
【００２１】
本実施例の位相調整素子３００において入力から出力までの通過時間を変化させる方法を説明する。
位相調整素子の入力から出力までの通過時間を変化させる原理は、第１の実施例の位相調整素子と基本的には同じである。
図４のＩＮＶ０の出力が選択され、入力が立ち下がる場合、Ｘ０の電圧Ｖｘ０はＶｘ０＝Ｖｄｄ（１−ｅｘｐ（−ｔ／（Ｒｘ＊Ｃｘ０）））で表される。ここでＶｄｄは電源電圧、ＲｘはＩＮＶＸの出力抵抗、Ｃｘ０はＩＮＶ０の入力容量である。
Ｖｘ０がＩＮＶ０のしきい値電圧Ｖｔｈ０になるまでの時間Ｔ１はＴ１＝Ｒｘ＊Ｃｘ０＊ｌｎ（１／（１−Ｖｔｈ０／Ｖｄｄ））となり、Ｋ＝ｌｎ（１／（１−Ｖｔｈ０／Ｖｄｄ））とおくとＴ１＝Ｒｘ＊Ｃｘ０＊Ｋと表すことができる。
同様に、ＩＮＶ１〜ＩＮＶ３の出力が選択されるとき、ＩＮＶ１〜ＩＮＶ３の入力容量をＣｘ１〜Ｃｘ３とするとＶｘｎがＶｔｈｎになるまでの時間Ｔ１〜Ｔ３もＴｎ＝Ｒｘ＊Ｃｘｎ＊Ｋ（ｎ＝１，２，３）と表すことができる。
位相調整素子３００の通過時間はＶｘ０がしきい値電圧を交差するまでの時間によるので、位相調整素子の通過時間の差はＴ０を基準にするとＴｎ−Ｔ０＝（Ｃｘｎ−Ｃｘ０）＊Ｒｘ＊Ｋ（ｎ＝１，２，３）で表される。
【００２２】
高精度に多相クロックの位相を調整するためには位相調整素子の通過時間を微小かつ線形に変化させることが求められる。
位相調整素子３００の通過時間差を線形に変化させるためにＣｘ３：Ｃｘ２：Ｃｘ１：Ｃｘ０＝４：３：２：１となるように入力容量の比を決めるとＴ３−Ｔ０：Ｔ２−Ｔ０：Ｔ１−Ｔ０＝Ｃｘ３−Ｃｘ０：Ｃｘ２−Ｃｘ０：Ｃｘ１−Ｃｘ０＝３：２：１となり位相調整素子３００の通過時間差が線形に変化させることができる。このとき変化量の最小値（１ＬＳＢ）はＲｘ＊Ｃｘ０＊ｌｎ（１／（１−Ｖｔｈ／Ｖｄｄ））となる。１ＬＳＢの値は多相クロックの位相精度の要求に応じて設計することができる。
各インバーターのサイズをＭｎ（ｎ＝０，１，２，３）とすると、出力容量はインバーターのサイズに比例するので、
Ｍ３：Ｍ２：Ｍ１：Ｍ０＝４：３：２：１の比率となる。
一般化するとｍ段階の位相調整を行う場合のインバーターサイズの比は
Ｍｍ−１：Ｍｍ−２．．．：Ｍ１：Ｍ０＝ｍ−１：ｍ−２：．．．：２：１とすればよい。
【００２３】
図５は、第３の実施例の位相調整素子を説明する図である。
第３の実施例のオーバーサンプリング型ＣＤＲ回路の全体構成は図１と同じであるが、位相調整素子が第１、第２の実施例と異なる。
図５の位相調整素子は実施例１での位相調整素子を２個直列に接続した構成となる。
位相選択信号ｓ［３：０］、ｓｂ［３：０］によって初段の位相調整素子の通過時間を切り替える。具体的にはＩＮＶ０〜３の出力のいずれかの出力を初段の位相調整素子の出力として選択する。
同様に、位相選択信号ｓ［７：４］、ｓｂ［７：４］によって後段の位相調整素子の通過時間を切り替える。
位相選択信号ｓ［７：０］とｓｂ［７：０］は反転信号であり、ｓ［７：０］＝０００１０００１のとき初段はＩＮＶ０の出力が選択され後段はＩＮＶ４の出力が選択される。２つの位相調整素子１および２において入力から出力までの通過時間を変化させる方法は実施例１で説明済みなので省略する。
【００２４】
図６は、第３の実施例の位相調整素子の動作について説明する図である。
本実施例においては、２段直列に位相調整素子を接続している。
図６（ａ）は、本実施例の位相調整素子の通過時間を示す図である。
各インバーターＩＮＶ０〜７のサイズをＭ０〜７で表す。
Ｍ７：Ｍ６：Ｍ５：Ｍ４＝Ｍ３：Ｍ２：Ｍ１：Ｍ０＝３：４：６：１２とした場合、位相調整素子１および２を通過する時間差はＩＮＶ０を選択したときの通過時間Ｄ０およびＩＮＶ４を選択したときの通過時間Ｆ０を基準にするとＤ３−Ｄ０：Ｄ２−Ｄ０：Ｄ１−Ｄ０＝Ｆ３−Ｆ０：Ｆ２−Ｆ０：Ｆ１−Ｆ０＝３：２：１となる。
さらに、Ｍ７＝４＊Ｍ３、Ｍ６＝４＊Ｍ２、Ｍ５＝４＊Ｍ１、Ｍ４＝４＊Ｍ０とすれば位相調整素子１の通過時間差と位相調整素子２の通過時間差が４倍となるので、図６に示すように１６段階の通過時間差を作ることができる。
図６（ｂ）は位相選択信号に対する位相調整素子１、位相調整素子２および位相調整素子全体の通過時間差を表した図である。
位相調整素子１の通過時間に比べて位相調整素子２の通過時間は４分の１となり、位相調整素子全体では１６段階の通過時間差を作ることができる。
【符号の説明】
【００２５】
１…位相調整素子、２…位相調整素子、２００…多相クロック生成部、２０１…オーバーサンプリング部、２０２…シンボルデータ復元部、２０３…位相調整部、２０３…多相クロック位相遅延回路、２０４…位相調整データ生成部、２０５…位相制御部、２０６…サンプリングＦＦ部、２０７…並列化部、３００…位相調整素子
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００５−１９２１９２公報
【特許文献２】特開２００８−６６８７９公報
【図１】
2010268365.tif 000003
【図２】
2010268365.tif 000004
【図３】
2010268365.tif 000005
【図４】
2010268365.tif 000006
【図５】
2010268365.tif 000007
【図６】
2010268365.tif 000008