(57)【要約】      （修正有）【課題】高速動作を行うことができるコンパレータを提供する。【解決手段】コンパレータは、差動増幅回路１１と、差動増幅回路の出力端子に接続され、差動増幅回路の出力を反転増幅する第１の反転増幅回路１２，１４と、第１の反転増幅回路の出力を反転増幅する第２の反転増幅回路１３，１５と、第２の反転増幅回路の出力をラッチするラッチ回路１６とを備え、差動増幅回路の出力に低増幅率、低出力インピーダンスの第１、第２の反転増幅回路を接続し、後段のラッチ回路に入力する二つの信号の電位差を高速に増幅することができ、コンパレータ回路の高速動作を可能とした。【選択図】図１
2010004468.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された信号の差を増幅して出力端子に出力する差動増幅回路と、
前記差動増幅回路の出力端子に接続され、前記差動増幅回路の出力を反転増幅する第1の反転増幅回路と、
前記第1の反転増幅回路の出力端子に接続され、前記第1の反転増幅回路の出力を反転増幅する第２の反転増幅回路と、
前記第２の反転増幅回路の出力をラッチするラッチ回路と、を備えたコンパレータ回路。
【請求項２】
前記第1の反転増幅回路、及び前記第２の反転増幅回路の増幅率及び出力インピーダンスを低くしたことを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記第1の反転増幅回路、及び前記第２の反転増幅回路の出力端子に、ゲートとドレインを接続したトランジスタを設けて、出力インピーダンスを低くしたことを特徴とする請求項２に記載のコンパレータ回路。
【請求項４】
前記第1の反転増幅回路は、前記差動増幅回路の出力端子にゲートが接続された第1のトランジスタと、前記第1のトランジスタと直列に設けられた定電流回路と、前記第1のトランジスタと並列に設けられたゲートとドレインを接続した第2のトランジスタとを備え、
前記第２の反転増幅回路は、前記第1の反転増幅回路の出力端子にゲートが接続された第３のトランジスタと、前記第３のトランジスタと直列に設けられたゲートとドレインを接続した第４のトランジスタと、を備えたことを特徴とする請求項１から３のいずれかに記載のコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータに関する。
【背景技術】
【０００２】
従来のコンパレータについて説明する。図３は、従来のコンパレータを示す回路図である。
【０００３】
ここで、入力信号ＶＩＮＰ及び入力信号ＶＩＮＮは、大きさをほぼ等しくし、符号を異ならせている。
【０００４】
入力信号ＶＩＮＰは、ＮＭＯＳトランジスタ８３のゲートに入力し、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８３によって増幅され、信号ＶＯＮ１になる。信号ＶＯＮ１は、ラッチ７２に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＰになる。出力信号ＶＯＵＴＰは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。
【０００５】
入力信号ＶＩＮＮは、ＮＭＯＳトランジスタ８４のゲートに入力し、ＰＭＯＳトランジスタ８２及びＮＭＯＳトランジスタ８４によって増幅され、信号ＶＯＰ１になる。信号ＶＯＰ１は、ラッチ７２に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＮになる。出力信号ＶＯＵＴＮは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。
【０００６】
ここで、差動増幅回路７１の増幅率はＧであるとすると、
ＶＯＮ１＝Ｇ×ＶＩＮＰ・・・（３１）
ＶＯＰ１＝Ｇ×ＶＩＮＮ・・・（３２）
が成立する。ＰＭＯＳトランジスタ８１〜８２のトランスコンダクタンスはｇｍ８１であり、ＮＭＯＳトランジスタ８３〜８４のトランスコンダクタンスはｇｍ８３であり、差動増幅回路７１の出力端子であるＰＭＯＳトランジスタ８１〜８２のドレインにおける出力インピーダンスはそれぞれＺであるとすると、増幅率Ｇは
Ｇ＝−ｇｍ８３／ｇｍ８１＝−ｇｍ８３×Ｚ・・・（３３）
によって算出される。出力インピーダンスＺは
Ｚ＝１／ｇｍ８１・・・（３４）
によって算出される（例えば、特許文献１参照）。
【特許文献１】特開２００５−１５１４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、増幅率Ｇが低いと、信号ＶＯＰ１と信号ＶＯＮ１との電圧差が小さくなるので、ラッチ７２に入力する信号ＶＯＰ１及び信号ＶＯＮ１が論理振幅まで増幅されるまでの時間が長くなってしまう。よって、コンパレータの動作が遅くなってしまう。
【０００８】
ここで、ＮＭＯＳトランジスタ８３〜８４のサイズが大きくなり、トランスコンダクタンスｇｍ８３が大きくなれば、式（３３）より、増幅率Ｇが高くなるので、コンパレータの動作が速くなるかに見える。しかし、実際には、ＮＭＯＳトランジスタ８３〜８４におけるゲート容量及びゲート・ドレイン間寄生容量Ｃｇｄ１〜Ｃｇｄ２が大きくなるので、コンパレータの動作は速くならない。
【０００９】
本発明は、このような点に鑑みてなされ、高速動作を行うことができるコンパレータを提供する。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するため、コンパレータにおいて、非反転入力端子をコンパレータの非反転入力端子に接続され、反転入力端子をコンパレータの反転入力端子に接続され、ダイオード接続した第一トランジスタのドレインである非反転出力端子を第三反転増幅回路の入力端子に接続され、ダイオード接続した第二トランジスタのドレインである反転出力端子を第一反転増幅回路の入力端子に接続される差動増幅回路と、ダイオード接続した第三トランジスタのドレインである出力端子を第二反転増幅回路の入力端子に接続される前記第一反転増幅回路と、ダイオード接続した第四トランジスタのドレインである出力端子をラッチの第二入力端子に接続される前記第二反転増幅回路と、ダイオード接続した第五トランジスタのドレインである出力端子を第四反転増幅回路の入力端子に接続される前記第三反転増幅回路と、ダイオード接続した第六トランジスタのドレインである出力端子を前記ラッチの第一入力端子に接続される前記第四反転増幅回路と、第一出力端子をコンパレータの非反転出力端子に接続され、第二出力端子をコンパレータの反転出力端子に接続される前記ラッチと、を備えることを特徴とするコンパレータを提供する。
【発明の効果】
【００１１】
本発明では、第一〜第四反転増幅回路によって増幅率が高くなり、ラッチに入力する２つの信号の電圧差が大きくなるので、２つの信号が論理振幅まで増幅されるまでの時間が短くなる。よって、コンパレータの動作が速くなる。
【００１２】
また、差動増幅回路及び第一〜第四反転増幅回路において、それぞれ、出力インピーダンスは低いので、この出力インピーダンス及び各回路の出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率が低くならない。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を、図面を参照して説明する。
【００１４】
まず、コンパレータの構成について説明する。図１は、コンパレータを示すブロック図である。図２は、コンパレータを示す回路図である。
【００１５】
［要素］コンパレータは、差動増幅回路１１、反転増幅回路１２〜１５及びラッチ１６を備える。差動増幅回路１１は、ＰＭＯＳトランジスタ２１〜２２及びＮＭＯＳトランジスタ２３〜２５を有する。反転増幅回路１２は、ＰＭＯＳトランジスタ２６〜２７及びＮＭＯＳトランジスタ２８を有する。反転増幅回路１３は、ＰＭＯＳトランジスタ２９及びＮＭＯＳトランジスタ３０を有する。反転増幅回路１４は、ＰＭＯＳトランジスタ３１〜３２及びＮＭＯＳトランジスタ３３を有する。反転増幅回路１５は、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３５を有する。
【００１６】
［要素の接続状況］差動増幅回路１１は、非反転入力端子をコンパレータの非反転入力端子に接続され、反転入力端子をコンパレータの反転入力端子に接続され、非反転出力端子を反転増幅回路１４の入力端子に接続され、反転出力端子を反転増幅回路１２の入力端子に接続される。反転増幅回路１２は、出力端子を反転増幅回路１３の入力端子に接続される。反転増幅回路１３は、出力端子をラッチ１６の第二入力端子に接続される。反転増幅回路１４は、出力端子を反転増幅回路１５の入力端子に接続される。反転増幅回路１５は、出力端子をラッチ１６の第一入力端子に接続される。ラッチ１６は、第一出力端子をコンパレータの非反転出力端子に接続され、第二出力端子をコンパレータの反転出力端子に接続される。
【００１７】
ＮＭＯＳトランジスタ２３は、ゲートをコンパレータの非反転入力端子に接続され、ソースをＮＭＯＳトランジスタ２５のドレインに接続され、ドレインをＰＭＯＳトランジスタ２１のゲート及びドレインに接続される。ＮＭＯＳトランジスタ２４は、ゲートをコンパレータの反転入力端子に接続され、ソースをＮＭＯＳトランジスタ２５のドレインに接続され、ドレインをＰＭＯＳトランジスタ２２のゲート及びドレインに接続される。ＰＭＯＳトランジスタ２１〜２２は、ソースを電源端子に接続される。ＰＭＯＳトランジスタ２５は、ゲートをバイアス電圧入力端子に接続され、ソースを接地端子に接続される。
【００１８】
ＰＭＯＳトランジスタ２６は、ゲートをＮＭＯＳトランジスタ２３のドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ２８のドレインに接続される。ＰＭＯＳトランジスタ２７は、ゲート及びドレインをＮＭＯＳトランジスタ２８のドレインに接続され、ソースを電源端子に接続される。ＮＭＯＳトランジスタ２８は、ゲートをバイアス電圧入力端子に接続され、ソースを接地端子に接続される。
【００１９】
ＰＭＯＳトランジスタ２９は、ゲートをＰＭＯＳトランジスタ２７のゲート及びドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ３０のゲート及びドレインに接続される。ＮＭＯＳトランジスタ３０は、ソースを接地端子に接続される。
【００２０】
ＰＭＯＳトランジスタ３１は、ゲートをＮＭＯＳトランジスタ２４のドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ３３のドレインに接続される。ＰＭＯＳトランジスタ３２は、ゲート及びドレインをＮＭＯＳトランジスタ３３のドレインに接続され、ソースを電源端子に接続される。ＮＭＯＳトランジスタ３３は、ゲートをバイアス電圧入力端子に接続され、ソースを接地端子に接続される。
【００２１】
ＰＭＯＳトランジスタ３４は、ゲートをＰＭＯＳトランジスタ３２のゲート及びドレインに接続され、ソースを電源端子に接続され、ドレインをＮＭＯＳトランジスタ３５のゲート及びドレインに接続される。ＮＭＯＳトランジスタ３５は、ソースを接地端子に接続される。
【００２２】
ラッチ１６は、第一入力端子をＮＭＯＳトランジスタ３５のゲート及びドレインに接続され、第二入力端子をＮＭＯＳトランジスタ３０のゲート及びドレインに接続され、第一出力端子をコンパレータの非反転出力端子に接続され、第二出力端子をコンパレータの反転出力端子に接続される。
【００２３】
［各トランジスタのサイズ］ＰＭＯＳトランジスタ２１〜２２のサイズは、同一である。ＮＭＯＳトランジスタ２３〜２４のサイズは、同一である。ＰＭＯＳトランジスタ２６及びＰＭＯＳトランジスタ３１のサイズは、同一である。ＰＭＯＳトランジスタ２７及びＰＭＯＳトランジスタ３２のサイズは、同一である。ＮＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ３３のサイズは、同一である。ＰＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ３４のサイズは、同一である。ＮＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ３５のサイズは、同一である。
【００２４】
［所定トランジスタの機能］ＮＭＯＳトランジスタ２５は、ゲートにバイアス電圧ＶＢを印加され、一定のドレイン電流を出力し、定電流回路として機能する。ＮＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ３３も同様である。ＰＭＯＳトランジスタ２１は、ダイオード接続し、ソースを電源端子に接続され、ドレインを差動増幅回路１１の出力端子に接続され、差動増幅回路１１の出力インピーダンスを低くする。ＰＭＯＳトランジスタ２２も同様である。ＰＭＯＳトランジスタ２７は、ダイオード接続し、ソースを電源端子に接続され、ドレインを反転増幅回路１２の出力端子に接続され、反転増幅回路１２の出力インピーダンスを低くする。ＰＭＯＳトランジスタ３２も同様である。ＮＭＯＳトランジスタ３０は、ダイオード接続し、ソースを接地端子に接続され、ドレインを反転増幅回路１３の出力端子に接続され、反転増幅回路１３の出力インピーダンスを低くする。ＮＭＯＳトランジスタ３５も同様である。
【００２５】
［要素の機能］差動増幅回路１１は、入力された入力信号ＶＩＮＰを増幅率Ｇ１で増幅して出力信号ＶＯＮ１として出力する。また、差動増幅回路１１は、入力信号ＶＩＮＮを入力されて増幅率Ｇ１で増幅して出力信号ＶＯＰ１として出力する。この時、
ＶＯＮ１＝Ｇ１×ＶＩＮＰ・・・（１）
ＶＯＰ１＝Ｇ１×ＶＩＮＮ・・・（２）
が成立する。ＰＭＯＳトランジスタ２１〜２２のトランスコンダクタンスはｇｍ２１であり、ＮＭＯＳトランジスタ２３〜２４のトランスコンダクタンスはｇｍ２３であり、差動増幅回路１１の出力端子であるＰＭＯＳトランジスタ２１〜２２のドレインにおける出力インピーダンスはそれぞれＺ１であるとすると、増幅率Ｇ１は
Ｇ１＝−ｇｍ２３／ｇｍ２１＝−ｇｍ２３×Ｚ１・・・（３）
によって算出される。出力インピーダンスＺ１は
Ｚ１＝１／ｇｍ２１・・・（４）
によって算出される。入力信号ＶＩＮＰが入力信号ＶＩＮＮよりも高いと、その分、ＮＭＯＳトランジスタ２３のドレイン電流がＮＭＯＳトランジスタ２４のドレイン電流よりも多くなり、低いと、その分、少なくなる。ここで、ＮＭＯＳトランジスタ２３〜２４のサイズが小さくなるようにすると、トランスコンダクタンスｇｍ２３も小さくなり、式（３）より、増幅率Ｇ１も低くなり、差動増幅回路１１の動作が速くなる。また、式（４）より、出力インピーダンスＺ１は低くなる。よって、この出力インピーダンスＺ１及びＰＭＯＳトランジスタ２６またはＰＭＯＳトランジスタ３１のゲート容量などの出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率Ｇ１が低くならない。
【００２６】
反転増幅回路１２は、入力された信号ＶＯＮ１を増幅率Ｇ２で増幅して信号ＶＯＰ２として出力する。この時、
ＶＯＰ２＝Ｇ２×ＶＯＮ１・・・（６）
が成立する。ＰＭＯＳトランジスタ２６のトランスコンダクタンスはｇｍ２６であり、ＰＭＯＳトランジスタ２７のトランスコンダクタンスはｇｍ２７であり、反転増幅回路１２の出力端子であるＰＭＯＳトランジスタ２７のドレインにおける出力インピーダンスはＺ２であるとすると、増幅率Ｇ２は
Ｇ２＝−ｇｍ２６／ｇｍ２７＝−ｇｍ２６×Ｚ２・・・（７）
によって算出される。出力インピーダンスＺ２は
Ｚ２＝１／ｇｍ２７・・・（８）
によって算出される。ここで、増幅率Ｇ２は、式（７）より、トランスコンダクタンスｇｍ２６〜ｇｍ２７の比になるので、低くなる。しかし、ＰＭＯＳトランジスタ２６のゲート・ドレイン間の寄生容量によるミラー効果が抑制され、反転増幅回路１２の動作が速くなる。また、式（８）より、出力インピーダンスＺ２は低くなる。よって、この出力インピーダンスＺ２及びＰＭＯＳトランジスタ２９のゲート容量などの出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率Ｇ２が低くならない。
【００２７】
反転増幅回路１４は、入力された信号ＶＯＰ１を増幅率Ｇ２で増幅して信号ＶＯＮ２として出力する。この時、上記のように、
ＶＯＮ２＝Ｇ２×ＶＯＰ１・・・（５）
Ｇ２＝−ｇｍ２６／ｇｍ２７＝−ｇｍ２６×Ｚ２・・・（７）
Ｚ２＝１／ｇｍ２７・・・（８）
が成立する。
【００２８】
反転増幅回路１３は、入力された信号ＶＯＰ２を増幅率Ｇ３で増幅して信号ＶＯＮ３として出力する。この時、
ＶＯＮ３＝Ｇ３×ＶＯＰ２・・・（１０）
が成立する。ＰＭＯＳトランジスタ２９のトランスコンダクタンスはｇｍ２９であり、ＮＭＯＳトランジスタ３０のトランスコンダクタンスはｇｍ３０であり、反転増幅回路１３の出力端子であるＮＭＯＳトランジスタ３０のドレインにおける出力インピーダンスはＺ３であるとすると、増幅率Ｇ３は
Ｇ３＝−ｇｍ２９／ｇｍ３０＝−ｇｍ２９×Ｚ３・・・（１１）
によって算出される。出力インピーダンスＺ３は
Ｚ３＝１／ｇｍ３０・・・（１２）
によって算出される。ここで、ＰＭＯＳトランジスタ２９のサイズが小さくなるようにすると、トランスコンダクタンスｇｍ２９も小さくなり、式（１１）より、増幅率Ｇ３も低くなり、反転増幅回路１３の動作が速くなる。また、式（１２）より、出力インピーダンスＺ３は低くなる。よって、この出力インピーダンスＺ３及びラッチ１６の入力トランジスタ（図示せず）のゲート容量などの出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率Ｇ３が低くならない。
【００２９】
反転増幅回路１５は、入力された信号ＶＯＮ２を増幅率Ｇ３で増幅して信号ＶＯＰ３として出力する。この時、上記のように、
ＶＯＰ３＝Ｇ３×ＶＯＮ２・・・（９）
Ｇ３＝−ｇｍ２９／ｇｍ３０＝−ｇｍ２９×Ｚ３・・・（１１）
Ｚ３＝１／ｇｍ３０・・・（１２）
が成立する。
【００３０】
ここで、式（１）、式（６）及び式（１０）より、
ＶＯＮ３＝Ｇ１×Ｇ２×Ｇ３×ＶＩＮＰ・・・（１３）
が成立する。また、式（２）、式（５）及び式（９）より、
ＶＯＰ３＝Ｇ１×Ｇ２×Ｇ３×ＶＩＮＮ・・・（１４）
が成立する。増幅率Ｇ１〜Ｇ３のそれぞれの増幅率は低くても、式（１４）にように、それらの積は高くなり、差動増幅回路１１及び反転増幅回路１２〜１５による増幅率が高くなることができる。
【００３１】
ラッチ１６では、クロック信号ＣＬＫがローになると、ラッチ１６は入力された信号ＶＯＰ３及び信号ＶＯＮ３を比較増幅して出力信号ＶＯＵＴＮ及び出力信号ＶＯＵＴＰとしてそれぞれ出力する。その後、クロック信号ＣＬＫがハイになると、ラッチ１６は出力信号ＶＯＵＴＮ及び出力信号ＶＯＵＴＰを保持する。
【００３２】
次に、コンパレータの動作について説明する。
【００３３】
ここで、入力信号ＶＩＮＰ及び入力信号ＶＩＮＮは、大きさをほぼ等しくし、符号を異ならせている。
【００３４】
入力信号ＶＩＮＰは、ＮＭＯＳトランジスタ２３のゲートに入力し、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３によって増幅され、信号ＶＯＮ１になる。信号ＶＯＮ１は、ＰＭＯＳトランジスタ２６のゲートに入力し、ＰＭＯＳトランジスタ２６〜２７によって増幅され、信号ＶＯＰ２になる。信号ＶＯＰ２は、ＰＭＯＳトランジスタ２９のゲートに入力し、ＰＭＯＳトランジスタ２９及びＮＭＯＳトランジスタ３０によって増幅され、信号ＶＯＮ３になる。信号ＶＯＮ３は、ラッチ１６に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＰになる。出力信号ＶＯＵＴＰは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。
【００３５】
入力信号ＶＩＮＮは、ＮＭＯＳトランジスタ２４のゲートに入力し、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４によって増幅され、信号ＶＯＰ１になる。信号ＶＯＰ１は、ＰＭＯＳトランジスタ３１のゲートに入力し、ＰＭＯＳトランジスタ３１〜３２によって増幅され、信号ＶＯＮ２になる。信号ＶＯＮ２は、ＰＭＯＳトランジスタ３４のゲートに入力し、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３５によって増幅され、信号ＶＯＰ３になる。信号ＶＯＰ３は、ラッチ１６に入力し、クロック信号ＣＬＫがハイからローになると論理振幅まで増幅され、出力信号ＶＯＵＴＮになる。出力信号ＶＯＵＴＮは、クロック信号ＣＬＫがローからハイになると出力したまま保持される。
【００３６】
このようにすると、反転増幅回路１２〜１５によって増幅率が高くなり、ラッチ１６に入力する信号ＶＯＰ３と信号ＶＯＮ３との電圧差が大きくなるので、信号ＶＯＰ３及び信号ＶＯＮ３が論理振幅まで増幅されるまでの時間が短くなる。よって、コンパレータの動作が速くなる。
【００３７】
また、差動増幅回路１１及び反転増幅回路１２〜１５において、それぞれ、出力インピーダンスは低いので、この出力インピーダンス及び各回路の出力容量による極が高い所定周波数にシフトすることができる。つまり、周波数が前述の所定周波数まで高くなっても、増幅率が低くならない。
【００３８】
なお、コンパレータは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを逆に構成されても良い。
【図面の簡単な説明】
【００３９】
【図１】本実施形態のコンパレータのブロック図である。
【図２】本実施形態のコンパレータの回路図の一例である。
【図３】従来のコンパレータの回路図である。
【符号の説明】
【００４０】
１１  差動増幅回路
１２〜１５  反転増幅回路
１６  ラッチ
【図１】
2010004468.tif 000003
【図２】
2010004468.tif 000004
【図３】
2010004468.tif 000005