(57)【要約】【課題】フォトダイオードの受光量の測定において、増幅トランジスタの特性に起因した測定誤差およびノイズに起因した測定誤差を十分かつ確実に低減する。【解決手段】同一の基板１上に形成された画素回路Ｐｉｊと差分回路６０とを備える光センシング回路１００を提供する。画素回路Ｐｉｊは、フォトダイオード１１と、フォトダイオード１１のカソード電極１１ｃと接続されたゲート電極１２ｇを有する増幅トランジスタ１２とを備え、ゲート電極１２ｇの電位が一定の第１電位ＶＤＤとなるリセット状態と、ゲート電極１２ｇの電位が受光量に応じて変動する非リセット状態とを有し、ゲート電極１２ｇの電位に応じた電流を出力する。差分回路６０は、画素回路Ｐｉｊの出力電流を用いてゲート電極１２ｇの電位に応じた電位を読み出し、リセット状態のときに読み出した電位と、非リセット状態のときに読み出した電位との差分を求める。【選択図】図９
2010268110.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、カソード電極を有するフォトダイオードと、前記カソード電極と電気的に接続されたゲート電極を有する増幅トランジスタとを備え、前記ゲート電極の電位が前記フォトダイオードの受光量に依存しない第１電位となるリセット状態と、前記ゲート電極の電位が前記フォトダイオードの受光量に応じて変動する非リセット状態とを有する光検出回路と、
前記基板上に形成され、前記ゲート電極の電位に応じた電位を前記光検出回路から読み出し、前記リセット状態の前記光検出回路から読み出した電位と、前記非リセット状態の前記光検出回路から読み出した電位との差分を求める差分回路と
を備える光センシング回路。
【請求項２】
前記光検出回路を複数備えるとともに前記差分回路を複数備え、
前記複数の光検出回路は複数の列をなすように配置され、
前記複数の差分回路は前記複数の列とそれぞれ対応して設けられ、
前記複数の差分回路の各々は、対応する前記ゲート電極の電位に応じた電位を、対応する前記光検出回路から読み出す、
ことを特徴とする請求項１に記載の光センシング回路。
【請求項３】
前記複数の差分回路の各々は、求めた差分を増幅して出力する増幅回路と、前記増幅回路の出力端と前記複数の差分回路に共通の読出線との間に介挿された出力用スイッチとを含み、
前記複数の差分回路では前記出力用スイッチが順次オン状態となり、
前記増幅回路は、その出力端と前記読出線との間に介挿された前記出力用スイッチがオン状態のときには貫通電流を遮断せず、その出力端と前記読出線との間に介挿された前記出力用スイッチがオフ状態のときには貫通電流を遮断する貫通電流用スイッチを含む、
ことを特徴とする請求項２に記載の光センシング回路。
【請求項４】
クロック信号が供給されると、前記クロック信号を用いてパルスを順次シフトすることにより、前記複数の列を順次選択する列選択シフトレジスタと、
前記列選択シフトレジスタに前記クロック信号を供給する制御部とを備え、
前記制御部は、前記複数の差分回路のうちの少なくとも一つが、対応する前記ゲート電極の電位に応じた電位を、対応する前記光検出回路から読み出す期間では、前記列選択シフトレジスタへ前記クロック信号を供給しない
ことを特徴とする請求項２に記載の光センシング回路。
【請求項５】
前記複数の差分回路に共通の読出線に一定の第２電位を供給する読出線リセット回路を備え、
前記複数の差分回路の各々は、前記読出線との間に介挿された出力用スイッチを含み、
前記複数の差分回路では前記出力用スイッチが順次オン状態となり、
前記複数の差分回路において前記出力用スイッチがオン状態となる期間をそれぞれ出力期間としたとき、各出力期間は、前記読出線に一定の第２電位を供給する第１期間と前記第１期間に後続する第２期間とを含み、前記読出線リセット回路は、前記第１期間では前記第２電位を前記読出線へ供給する一方、前記第２期間では前記第２電位を前記読出線へ供給しない、
ことを特徴とする請求項２に記載の光センシング回路。
【請求項６】
請求項１に記載の光センシング回路における差分回路の駆動方法であって、
前記非リセット状態の前記光検出回路から前記ゲート電極の電位に応じた電位を読み出し、次に前記非リセット状態の前記光検出回路から前記ゲート電極の電位に応じた電位を読み出す、
ことを特徴とする差分回路の駆動方法。
【請求項７】
請求項１に記載の光センシング回路における光検出回路の駆動方法であって、
前記ゲート電極の電位が前記フォトダイオードの受光量に応じて変動するようにし、次に前記ゲート電極の電位が前記フォトダイオードの受光量に依存せずに前記第１電位となるようにする、
ことを特徴とする光検出回路の駆動方法。
【請求項８】
請求項１乃至５のいずれか一項に記載の光センシング回路を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードの受光量を測定する技術に関する。
【背景技術】
【０００２】
特許文献１には、フォトダイオードと増幅トランジスタとセンス線とを備えた光センシング回路が開示されている。この光センシング回路では、フォトダイオードのカソード電極と増幅トランジスタのゲート電極とが電気的に接続され、増幅トランジスタがゲート電極の電位に応じた電流をセンス線へ供給する。光センシング回路は一つの基板上に形成されており、センス線から読み出された電位は、当該基板外においてフォトダイオードの受光量の測定に用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許２００７−１１１５２号公報（図７）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記の光センシング回路では、センス線の電位は、増幅トランジスタの閾値電圧（Ｖth）や移動度（β）などの特性に応じたものとなる。増幅トランジスタの特性には製造誤差などの個体差があるから、センス線の電位をそのまま受光量の測定に用いると、上記の特性に起因した測定誤差が生じる。この測定誤差を低減する方法としては、センス線から二回にわたって読み出した電位の差分をとって上記の特性の影響を相殺する方法が有効である。
【０００５】
この方法を実現するための構成として、フォトダイオードに光が入射していないときにセンス線から電位を読み出し、この電位を基板外のフレームメモリに保持させておき、測定の際には、センス線から電位を読み出し、この電位とフレームメモリに保持されている電位との差分を求め、この差分を用いてフォトダイオードの受光量を測定する構成が考えられる。この構成によれば、増幅トランジスタの特性が変化しない限り、その影響を十分に相殺することができる。
【０００６】
しかし、増幅トランジスタの特性は温度などの環境に応じて経時変化しうる。したがって、上記の構成を採っても、増幅トランジスタの特性の影響を十分に相殺することができるとは限らない。一方、特許文献１に記載の光センシング回路を用いて上記の構成を採ると、センス線から読み出された電位は、差分を求める前に基板外へ伝送されることになる。したがって、ノイズの影響を受け易い。ノイズの大きさは経時変化しうるから、差分をとっても、ノイズの影響を十分に相殺できるとは限らない。そこで、メモリに保持させる電位をセンス線から読み出す時点とフォトダイオードの受光量を測定する時点との間隔を十分に短くすることを考える。この間隔を十分に短くすることができれば、増幅トランジスタの特性の影響やノイズの影響を十分かつ確実に相殺することができる。
【０００７】
しかし、上記の構成では、メモリに保持させる電位をセンス線から読み出す時点が、フォトダイオードに光が入射しないことが予め判明している時点（例えば、光センシング回路を備えた装置の起動時）に限られるから、両時点の間隔を十分に短くすることは困難である。つまり、上記の構成には、増幅トランジスタの特性に起因した測定誤差やノイズに起因した測定誤差を十分かつ確実に低減することができないという欠点がある。
【０００８】
本発明は、このような事情に鑑みてなされたものであり、フォトダイオードの受光量の測定において、増幅トランジスタの特性に起因した測定誤差およびノイズに起因した測定誤差を十分かつ確実に低減することを解決課題としている。
【課題を解決するための手段】
【０００９】
この課題を解決するために、本発明は、基板上に形成され、カソード電極を有するフォトダイオードと、前記カソード電極と電気的に接続されたゲート電極を有する増幅トランジスタとを備え、前記ゲート電極の電位が前記フォトダイオードの受光量に依存しない第１電位となるリセット状態と、前記ゲート電極の電位が前記フォトダイオードの受光量に応じて変動する非リセット状態とを有し、前記ゲート電極の電位に応じた信号を出力する光検出回路と、前記基板上に形成され、前記光検出回路から出力された信号を用いて前記ゲート電極の電位に応じた電位を前記光検出回路から読み出し、前記リセット状態の前記光検出回路から読み出した電位と、前記非リセット状態の前記光検出回路から読み出した電位との差分を求める差分回路とを備える光センシング回路を提供する。
フォトダイオードの受光量の測定において、リセット状態の光検出回路から読み出された電位と、非リセット状態の光検出回路から読み出された電位との差分は、フォトダイオードに光が入射していないときに光検出回路から読み出された電位と、増幅トランジスタのゲート電極がフォトダイオードの受光量に応じた電位となるときに光検出回路から読み出された電位との差分と同様の役割を果たす。また、フォトダイオードに光が入射しないことが判明している時点は少ないが、光検出回路をリセット状態としてよい時点は多いから、このセンシング回路では、リセット状態の光検出回路から電位が読み出される時点と、非リセット状態の光検出回路から電位が読み出される時点との間隔を十分に短くすることができる。よって、この光センシング回路によれば、フォトダイオードの受光量の測定において、増幅トランジスタの特性に起因した測定誤差を十分かつ確実に低減することができる。
また、この光センシング回路では、増幅トランジスタのゲート電極の電位に応じた信号を出力する光検出回路と、リセット状態の光検出回路から読み出した電位と、非リセット状態の光検出回路から読み出した電位との差分を求める差分回路とが同一の基板上に形成されるから、光検出回路から読み出された電位を基板外に出すことなく差分を求めることができる。したがって、この光センシング回路によれば、フォトダイオードの受光量の測定において、ノイズに起因した測定誤差を十分かつ確実に低減することができる。
【００１０】
この光センシング回路において、前記光検出回路を複数備えるとともに前記差分回路を複数備え、前記複数の光検出回路は複数の列をなすように配置され、前記複数の差分回路は前記複数の列とそれぞれ対応して設けられ、前記複数の差分回路の各々は、対応する前記光検出回路から出力された信号を用いて、対応する前記ゲート電極の電位に応じた電位を、対応する前記光検出回路から読み出すようにしてもよい。
この形態のセンシング回路には、総ての光検出回路に一つの差分回路を対応付ける場合に比較して、各光検出回路から差分回路までの電位の伝送路を短縮可能という利点がある。つまり、この形態のセンシング回路によれば、ノイズに起因した測定誤差をより低減することができる。また、この形態のセンシング回路によれば、フレームメモリを不要とすることができる。これは、回路規模の縮小および製造コストの削減につながる利点である。
【００１１】
上記の形態のセンシング回路において、前記複数の差分回路の各々は、貫通電流を用いて、求めた差分を増幅して出力する増幅回路と、前記増幅回路の出力端と前記複数の差分回路に共通の読出線との間に介挿された出力用スイッチとを含み、前記複数の差分回路では前記出力用スイッチが順次オン状態となり、前記増幅回路は、その出力端と前記読出線との間に介挿された前記出力用スイッチがオン状態のときには貫通電流を遮断せず、その出力端と前記読出線との間に介挿された前記出力用スイッチがオフ状態のときには貫通電流を遮断する貫通電流用スイッチを含むようにしてもよい。
上記の増幅回路としてはソースフォロワ回路を例示可能である。このセンシング回路では、増幅回路から増幅後の差分が読出線へ出力される場合にのみ、差分を増幅するための貫通電流が流れる。したがって、このセンシング回路によれば、消費電力を低減することができる。
【００１２】
上記の形態のセンシング回路において、クロック信号が供給されると、前記クロック信号を用いてパルスを順次シフトすることにより、前記複数の列を順次選択する列選択シフトレジスタと、前記列選択シフトレジスタに前記クロック信号を供給する制御部とを備え、前記制御部は、前記複数の差分回路のうちの少なくとも一つが、対応する前記ゲート電極の電位に応じた電位を、対応する前記光検出回路から読み出す期間では、前記列選択シフトレジスタへ前記クロック信号を供給しないようにしてもよい。
このセンシング回路によれば、光検出回路から電位が読み出される期間においてノイズの発生源が減るから、ノイズに起因した測定誤差をより低減することができる。
【００１３】
上記の形態のセンシング回路において、前記複数の差分回路に共通の読出線に一定の第２電位を供給する読出線リセット回路を備え、前記複数の差分回路の各々は、前記読出線との間に介挿された出力用スイッチを含み、前記複数の差分回路では前記出力用スイッチが順次オン状態となり、前記複数の差分回路において前記出力用スイッチがオン状態となる期間をそれぞれ出力期間としたとき、各出力期間は、前記読出線に一定の第２電位を供給する第１期間と前記第１期間に後続する第２期間とを含み、前記読出線リセット回路は、前記第１期間では前記第２電位を前記読出線へ供給する一方、前記第２期間では前記第２電位を前記読出線へ供給しないようにしてもよい。
読出線の電位が供給された電位と一致するまでには時間がかかる。したがって、複数の差分回路から読出線へ連続して電位が供給されると、ある差分回路から電位が供給されているときの読出線の電位は、この差分回路の直前の差分回路から読出線へ供給された電位の影響を受け易い。そこで、このセンシング回路では、各出力期間において、読出線には、第２電位が供給されてから差分に応じた電位が供給されるようになっている。これにより、読出線において、電位の供給順序において隣接する二つの差分回路のうちの先の差分回路で求められた差分が後の差分回路で求められた差分に与える影響が抑制される。なお、第２電位を、複数の差分回路の各々から読出線へ供給されうる最大の電位と最小の電位との平均の電位とすれば、より確実に、上記の影響を抑制することができる。
【００１４】
また、本発明は、上記の各光センシング回路における差分回路の駆動方法であって、前記非リセット状態の前記光検出回路から前記ゲート電極の電位に応じた電位を読み出し、次に前記非リセット状態の前記光検出回路から前記ゲート電極の電位に応じた電位を読み出すことを特徴とする方法を提供する。また、本発明は、上記の各光センシング回路における光検出回路の駆動方法であって、前記ゲート電極の電位が前記フォトダイオードの受光量に応じて変動するようにし、次に前記ゲート電極の電位が前記フォトダイオードの受光量に依存せずに前記第１電位となるようにする方法を提供する。また、本発明は、上記の各光センシング回路を備えた電子機器を提供する。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る光センシング回路１００の構成を示す図である。
【図２】光センシング回路１００の画素回路Ｐｉｊの電気的構成を示す回路図である。
【図３】画素回路Ｐｉｊの動作（画素リセット期間）を示す回路図である。
【図４】画素回路Ｐｉｊの動作（露光期間）を示す回路図である。
【図５】画素回路Ｐｉｊの動作（第１読出期間）を示す回路図である。
【図６】画素回路Ｐｉｊの動作（第２読出期間）を示す回路図である。
【図７】画素回路Ｐｉｊの動作（オフ期間）を示す回路図である。
【図８】第１読出期間における画素回路Ｐｉｊの電気的構成を簡略化して示す回路図である。
【図９】光センシング回路１００の一部の電気的構成を示す回路図である。
【図１０】図９に示す電気的構成の一部を簡略化して示す回路図である。
【図１１】光センシング回路１００の動作（センス線リセット期間）を示す回路図である。
【図１２】光センシング回路１００の動作（第１入力期間）を示す回路図である。
【図１３】光センシング回路１００の動作（第２入力期間）を示す回路図である。
【図１４】、光センシング回路１００の動作を説明するためのタイミングチャートである。
【図１５】本発明の第２実施形態に係る光センシング回路２００の構成を示す図である。
【図１６】光センシング回路２００の画素回路Ｑｉｊの電気的構成を示す回路図である。
【発明を実施するための形態】
【００１６】
図面を参照しながら本発明の実施形態を説明する。ただし、各図面においては、各部の寸法の比率が実際のものとは適宜に相違している。また、本発明は、以下に述べる各実施形態に限定されるものではなく、各実施形態を変形して得られる各種の変形例や、各実施形態またはその変形例を応用して得られる形態をも技術的範囲に含みうる。なお、各図において共通する部分には同一の符号が付されている。
【００１７】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る光センシング回路１００の構成を示す図である。光センシング回路１００は、イメージセンサを構成し、基板１上に形成され、ｍ行ｎ列に配置されたｍ×ｎ個の画素回路Ｐｉｊを備える。ｉはｍ以下の自然数であり、ｊはｎ以下の自然数である。また、光センシング回路１００は、行方向に延在するｍ本のゲート線Ｙｉと、列方向に延在するｎ本のセンス線Ｓｊを備える。各ゲート線Ｙｉはセンス線Ｓ１〜Ｓｎと交差しており、各センス線Ｓｊはゲート線Ｙ１〜Ｙｍと交差している。画素回路Ｐｉｊは、ゲート線Ｙｉとセンス線Ｓｊとの交差に対応して設けられている。
【００１８】
図２は、画素回路Ｐｉｊの電気的構成を示す回路図である。この図に示すように、ゲート線Ｙｉは、第１ゲート線Ｙｉａと第２ゲート線Ｙｉｂとを束ねたものである。画素回路Ｐｉｊには、第１ゲート線Ｙｉａから後述の画素リセット信号ＧＲＳＴｉが供給され、第２ゲート線Ｙｉｂから後述の行選択信号ＧＳＥＬｉが供給される。また、画素回路Ｐｉｊには、図１では図示を略した電源線Ｄから一定の第１電位ＶＤＤが供給される。
【００１９】
画素回路Ｐｉｊは、受光量を検出する光検出回路であり、フォトダイオード１１と、増幅トランジスタ１２と、制御トランジスタ１３と、リセットトランジスタ１４とを備え、フォトダイオード１１の受光量に応じた電流を出力する。フォトダイオード１１は、接地されたアノード電極１１ａとカソード電極１１ｃとを有し、受光量に応じた電流を出力する。増幅トランジスタ１２は、フォトダイオード１１の出力電流を増幅して出力するｎチャネル型のＴＦＴであり、ゲート電極１２ｇとソース電極１２ｓとドレイン電極１２ｄとを有する。ゲート電極１２ｇはカソード電極１１ｃと電気的に接続されている。
【００２０】
制御トランジスタ１３は、ＴＦＴであり、第２ゲート線Ｙｉｂと電気的に接続されたゲート電極１３ｇを有し、ドレイン電極１２ｄとセンス線Ｓｊとの間に介挿され、スイッチング素子として機能する。リセットトランジスタ１４は、ＴＦＴであり、第１ゲート線Ｙｉａと電気的に接続されたゲート電極１４ｇを有し、ゲート電極１２ｇと電源線Ｄとの間に介挿され、スイッチング素子として機能する。また、画素回路Ｐｉｊは、その状態として、リセットトランジスタ１４がオン状態にあるリセット状態と、リセットトランジスタ１４がオフ状態にある非リセット状態とを有する。
【００２１】
画素回路Ｐｉｊの動作では複数の期間を巡回的に迎える。具体的には、画素リセット期間、露光期間、第１読出期間、第２読出期間およびオフ期間である。以降、各期間の動作について、図３〜図７を参照して説明する。
【００２２】
図３は、画素リセット期間における画素回路Ｐｉｊの動作を示す回路図である。画素リセット期間では、画素リセット信号ＧＲＳＴｉがアクティブレベルを維持し、行選択信号ＧＳＥＬｉが非アクティブレベルを維持する。つまり、リセットトランジスタ１４がオン状態（リセット状態）を維持し、制御トランジスタ１３がオフ状態を維持する。したがって、増幅トランジスタ１２のゲート電極１２ｇに第１電位ＶＤＤが供給される。これにより、ゲート電極１２ｇの電位は、フォトダイオード１１の受光量に依存せずに第１電位ＶＤＤとなる。一方、増幅トランジスタ１２からセンス線Ｓｊへの出力は遮断される。
【００２３】
図４は、露光期間における画素回路Ｐｉｊの動作を示す回路図である。露光期間では、画素リセット信号ＧＲＳＴｉ及び行選択信号ＧＳＥＬｉが非アクティブレベルを維持する。つまり、リセットトランジスタ１４がオフ状態（非リセット状態）を維持し、制御トランジスタ１３がオフ状態を維持する。したがって、フォトダイオード１１から受光量に応じた電流が出力されると、これに応じて、増幅トランジスタ１２のゲート電極１２ｇの電位が変動する。一方、増幅トランジスタ１２からセンス線Ｓｊへの出力は遮断される。
【００２４】
図５は、第１読出期間における画素回路Ｐｉｊの動作を示す回路図である。第１読出期間では、画素リセット信号ＧＲＳＴｉが非アクティブレベルを維持し、行選択信号ＧＳＥＬｉがアクティブレベルを維持する。つまり、リセットトランジスタ１４がオフ状態（非リセット状態）を維持し、制御トランジスタ１３がオン状態を維持する。したがって、増幅トランジスタ１２はセンス線Ｓｊと接続される。これにより、センス線Ｓｊの電位Ｖsenseは、非リセット状態のゲート電極１２ｇの電位に応じた電位Ｖdataとなる。非リセット状態のゲート電極１２ｇの電位はフォトダイオード１１の受光量に応じて変動するから、Ｖdataもフォトダイオード１１の受光量に応じて変動する。
【００２５】
図６は、第２読出期間における画素回路Ｐｉｊの動作を示す回路図である。第２読出期間では、画素リセット信号ＧＲＳＴｉ及び行選択信号ＧＳＥＬｉがアクティブレベルを維持する。つまり、リセットトランジスタ１４がオン状態（リセット状態）を維持し、制御トランジスタ１３がオン状態を維持する。したがって、増幅トランジスタ１２はセンス線Ｓｊと接続される。これにより、Ｖsenseは、リセット状態のゲート電極１２ｇの電位に応じた電位Ｖresetとなる。一方、リセット状態のゲート電極１２ｇの電位は、フォトダイオード１１の受光量に依存せずに第１電位ＶＤＤとなる。
【００２６】
図７は、オフ期間における画素回路Ｐｉｊの動作を示す回路図である。オフ期間では、画素リセット信号ＧＲＳＴｉ及び行選択信号ＧＳＥＬｉが非アクティブレベルを維持する。つまり、リセットトランジスタ１４及び制御トランジスタ１３がオフ状態を維持する。したがって、増幅トランジスタ１２からセンス線Ｓｊへの出力は遮断される。なお、オフ期間を排し、第２読出期間の直後に画素リセット期間を迎えるようにしてもよい。
【００２７】
上述したように、本実施形態では、画素回路Ｐｉｊから、非リセット状態のＶsense（Ｖdata）とリセット状態のＶsense（Ｖreset）とが読み出される。両者を読み出すのは、両者の差分を求めるためである。ここで、この差分を求める理由について、図８を参照して説明する。
【００２８】
図８は、第１読出期間における画素回路Ｐｉｊの電気的構成を簡略化して示す回路図である。この図に示す構成には、後述の定電流源部５の一部（定電流源回路５０）も含まれている。定電流源回路５０は、対応するセンス線Ｓｊと後述の電源線Ｌ１との間に介挿されたＴＦＴであり、そのゲート電極に供給される一定の基準電位Ｖｒｅｆ１に応じた電流Ｉを当該センス線Ｓｊに流す。増幅トランジスタ１２のゲート電極１２ｇの電位をＶpdとし、増幅トランジスタ１２の閾値電圧をＶth、移動度をβとすると、Ｉは次式で表される。
【数１】
2010268110.tif 000003
【００２９】
したがって、Ｖsenseは次式で表される。
【数２】
2010268110.tif 000004
【００３０】
この式から明らかなように、Ｖsenseは、Ｖpdに応じた成分と、Ｖth及びβに応じた成分との和（差）である。光センシング回路１００を複数製造する場合、製造誤差により、増幅トランジスタ１２の特性（Ｖthやβなど）にバラツキが生じるから、Ｖth及びβに応じた成分を含むＶsenseをそのまま用いて受光量を測定すると測定誤差が生じる。そこで、本実施形態では、Ｖsenseをセンス線Ｓｊから二回にわたって読み出し、二つのＶsense（ＶdataとＶreset）の差分を求めることによってＶth及びβに応じた成分を相殺し、この差分を用いて受光量を測定することにより、測定誤差を抑制するようにしている。これが差分を求める理由である。
【００３１】
図１に示すように、光センシング回路１００は、ゲート駆動回路２と、センス線リセット部４と、前述の定電流源部５と、差分生成部６と、列選択シフトレジスタ７と、制御部８とを備える。制御部８は、制御信号を供給することによって各部を制御する。なお、制御部８からゲート駆動回路２へ供給される制御信号には、一定の周期のクロック信号ＹＣＬＫが含まれ、制御部８から列選択シフトレジスタ７へ供給される制御信号には、一定の周期のクロック信号ＸＣＬＫが含まれる。また、制御部８は基板１の外にあっても良い。
【００３２】
ゲート駆動回路２は、制御部８からの制御信号に基づいてゲート線Ｙ１〜Ｙｍを駆動する。具体的には、ｍ本の第１ゲート線Ｙｉａを一本ずつ巡回的に選択するとともに、ｍ本の第２ゲート線Ｙｉｂを一本ずつ巡回的に選択する。第１ゲート線Ｙｉａが選択されると、この第１ゲート線Ｙｉａに対応する画素回路Ｐｉｊが画素リセット期間または第２読出期間を迎え、第２ゲート線Ｙｉｂが選択されると、この第２ゲート線Ｙｉｂに対応する画素回路Ｐｉｊは第１読出期間を迎える。一本の第１ゲート線の選択は、一本の第１ゲート線にアクティブレベルの画素リセット信号ＧＲＳＴｉを供給し、残りの第１ゲート線に非アクティブレベルの画素リセット信号ＧＲＳＴｉを供給することで行われ、一本の第２ゲート線の選択は、一本の第２ゲート線にアクティブレベルの行選択信号ＧＳＥＬｉを供給し、残りの第２ゲート線に非アクティブレベルの行選択信号ＧＳＥＬｉを供給することで行われる。
【００３３】
センス線リセット部４は、センス線Ｓ１〜Ｓｎにそれぞれ対応するｎ個のセンス線リセット回路４０を有する。各センス線リセット回路４０は、対応するセンス線Ｓｊをリセットする。センス線Ｓｊのリセットは、センス線Ｓｊの電位を一定の電位ＮＲＳとする処理であり、センス線Ｓｊに電位ＮＲＳを供給することで行われる。定電流源部５は、センス線Ｓ１〜Ｓｎにそれぞれ対応するｎ個の定電流源回路５０を有する。各定電流源回路５０は、対応するセンス線Ｓｊに一定の電流Ｉを流す（図７参照）。
【００３４】
差分生成部６は、センス線Ｓ１〜Ｓｎにそれぞれ対応するｎ個の差分回路６０を有する。各差分回路６０は、対応するセンス線ＳｊからＶdataとＶresetとを読み出し、両者の差分を求め、求めた差分に応じた電位を読出線Ｒへ供給する。読出線Ｒは、ｎ個の差分回路６０に共通する信号線であり、基板１外まで延在している。
【００３５】
列選択シフトレジスタ７は、制御部８からの制御信号に基づいて、ｎ本のセンス線Ｓｊを一本ずつ巡回的に選択するｎ段のシフトレジスタであり、各段には選択線Ｘｊが電気的に接続されている。センス線Ｓｊが選択されると、このセンス線Ｓｊに係る差分に応じた電位が読出線Ｒへ供給される。センス線Ｓｊの選択は、一本の選択線Ｘｊの電位をアクティブレベルとし、他の選択線Ｘｊの電位を非アクティブレベルとすることで行われる。列選択シフトレジスタ７は、ｎ段のうちの１段の電位のみがアクティブレベルとなるパルスを、クロック信号ＸＣＬＫの周期で順次シフトすることにより、ｎ本の選択線Ｘｊの電位を制御する。
【００３６】
図９は、光センシング回路１００の一部の電気的構成を示す回路図である。この図には、主に、一つの画素回路Ｐｉｊに係る構成が示されている。この図に示すように、センス線リセット回路４０は、対応するセンス線Ｓｊと一定の電位ＮＲＳを供給する電源線Ｌ２との間に介挿されたＴＦＴであり、スイッチング素子として機能する。センス線リセット回路４０のゲート電極は、センス線リセット信号ＮＲＧを供給するリセット制御線Ｌ３と電気的に接続されている。したがって、センス線リセット回路４０は、センス線リセット信号ＮＲＧのレベルに応じてオン／オフする。なお、ＮＲＳは、例えば、第１読出期間におけるセンス線Ｓｊの電位の上限値と下限値との平均値の電位である。
【００３７】
定電流源回路５０は、前述のように、対応するセンス線Ｓｊと電源線Ｌ１との間に介挿されており、そのゲート電極は制御線Ｌ４と電気的に接続されている。電源線Ｌ１には一定の電位ＶＳＳが供給され、制御線Ｌ４には一定の基準電位Ｖｒｅｆ１が供給される。したがって、定電流源回路５０は、基準電位Ｖｒｅｆ１に応じた一定の電流をセンス線Ｓｊに流す電流源として機能する。なお、ＶＳＳは、例えば、第１読出期間におけるセンス線Ｓｊの電位の下限値よりも低い電位である。
【００３８】
差分回路６０は、第１スイッチＳＷ１と、容量素子Ｃ１及びＣ２と、増幅回路６００と、第２スイッチＳＷ２とを有する。容量素子Ｃ１は、第１電極Ｃ１Ａと第２電極Ｃ１Ｂとを有し、容量素子Ｃ２は、第１電極Ｃ２Ａと第２電極Ｃ２Ｂとを有する。第１電極Ｃ１Ａ及び第１電極Ｃ２Ａは接続点Ｚと電気的に接続されており、第２電極Ｃ１Ｂは増幅回路６００と電気的に接続されており、第２電極Ｃ２Ｂは接地されている。第１スイッチＳＷ１は、スイッチング素子として機能するＴＦＴであり、センス線Ｓｊと接続点Ｚとの間に介挿されており、そのゲート電極に供給されるサンプルホールド制御信号ＳＨＧのレベルに応じてオン／オフする。
【００３９】
増幅回路６００は、ソースフォロワ回路であり、第３スイッチＳＷ３と、トランジスタ６１、６２及び６３と、増幅器６４とを有する。第３スイッチＳＷ３は、スイッチング素子として機能するＴＦＴであり、第１容量素子Ｃ１の第２電極Ｃ１Ｂと接地線との間に介挿されている。第３スイッチＳＷ３のゲート電極は、増幅回路制御信号ＡＭＰＧを供給する制御線Ｌ５と電気的に接続されている。したがって、第３スイッチＳＷ３は、増幅回路制御信号ＡＭＰＧのレベルに応じてオン／オフする。
【００４０】
トランジスタ６１は、Ｐチャネル形のＴＦＴであり、そのゲート電極は容量素子Ｃ１の第２電極Ｃ１Ｂと電気的に接続され、そのドレイン電極は接地されている。トランジスタ６２は、Ｐチャネル形のＴＦＴであり、そのドレイン電極はトランジスタ６１のソース電極と電気的に接続されており、そのゲート電極には一定の基準電位Ｖｒｅｆ２が供給される。トランジスタ６３は、Ｐチャネル形のＴＦＴであり、そのドレイン電極はトランジスタ６２のソース電極と電気的に接続されており、そのソース電極にはＶＤＤが供給される。増幅器６４は、対応する選択線Ｘｊと第４スイッチＳＷ４との間に介挿されており、選択線Ｘｊから供給される列選択信号ＳＲＯＵＴｊを増幅する。
【００４１】
Ｖｒｅｆ２及び増幅器６４の利得は、列選択信号ＳＲＯＵＴｊがアクティブレベルの場合には当該電位がＶｒｅｆ２よりも高い一定の電位となり、列選択信号ＳＲＯＵＴｊが非アクティブレベルの場合にはトランジスタ６３のドレイン電極の電位がＶＤＤと一致するように設定されている。したがって、トランジスタ６２は、トランジスタ６１のソース電極に一定の電流（貫通電流）を供給する電流源として機能し、トランジスタ６３は、列選択信号ＳＲＯＵＴｊがアクティブレベルの場合には貫通電流を遮断せず、列選択信号ＳＲＯＵＴｊが非アクティブレベルの場合には貫通電流を遮断する貫通電流用スイッチとして機能する。
【００４２】
第２スイッチＳＷ２は、出力用スイッチとして機能するＴＦＴであり、読出線Ｒと、トランジスタ６１のソース電極、すなわち増幅回路６００の出力端Ｗとの間に介挿されている。第２スイッチＳＷ２のゲート電極は、対応する選択線Ｘｊと電気的に接続されている。したがって、第２スイッチＳＷ２は、列選択信号ＳＲＯＵＴｊのレベルに応じてオン／オフする。
【００４３】
以上の説明から明らかなように、トランジスタ６３は、第２スイッチＳＷ２がオン状態のときには貫通電流を遮断せず、第２スイッチＳＷ２がオフ状態のときには貫通電流を遮断する。なお、第２スイッチＳＷ２を設けるのは、センス線Ｓｊの本数が読出線Ｒの本数よりも多いからである。つまり、センス線Ｓｊの本数が読出線Ｒの本数以下の場合には、第２スイッチＳＷ２を設けず、出力端Ｗと読出線Ｒとを直結してもよい。第２スイッチＳＷ２を設けない場合には、トランジスタ６３、増幅器６４及び列選択シフトレジスタ７も不要となる。
【００４４】
図９に示すように、光センシング回路１００は、読出線Ｒに一定の第２電位ＲＲＳを供給する読出線リセット回路９を有する。読出線リセット回路９は、スイッチング素子として機能するＴＦＴであり、読出線Ｒと第２電位ＲＲＳが供給される電源線Ｌ６との間に介挿されている。読出線リセット回路９のゲート電極には、制御信号ＲＥＡＤＧが供給されるから、読出線リセット回路９は、制御信号ＲＥＡＤＧのレベルに応じてオン／オフする。
【００４５】
図１０は、図９に示す電気的構成の一部を簡略化して示す回路図である。この簡略化は、ＶdataとＶresetとの差分の求め方、具体的には当該差分に応じた電位の生成方法を簡潔に説明するためのものである。したがって、この説明に不要な定電流源回路５０、容量素子Ｃ２及び第１スイッチＳＷ１の図示が省略されている。また、同様の観点から、増幅回路６００は、第３スイッチＳＷ３、増幅器６５及び容量素子Ｃ３のみを有する回路として図示されている。容量素子Ｃ３の一方の電極は容量素子Ｃ１の第２電極Ｃ１Ｂと電気的に接続されており、他方の電極は接地線と電気的に接続されている。増幅器６５は、第２電極Ｃ１Ｂと出力端Ｗとの間に介挿されており、容量素子Ｃ３の保持電圧を増幅する。
【００４６】
図１０に示す回路の動作では、センス線リセット期間と第１入力期間と第２入力期間とが順に訪れる。センス線リセット期間では、図１１に示すように、センス線リセット回路４０及び第３スイッチＳＷ３はオン状態を維持する。したがって、第１電極Ｃ１Ａの電位はＮＲＳとなり、第２電極Ｃ１Ｂの電位は０となる。次に、第１入力期間では、図１２に示すように、センス線リセット回路４０はオフ状態を維持し、第３スイッチＳＷ３はオン状態を維持している。この状態で、センス線ＳｊからＶdataが供給されるから、第１電極Ｃ１Ａの電位はＶdataとなり、第２電極Ｃ１Ｂの電位は０のままとなる。
【００４７】
次に、第２入力期間では、図１３に示すように、センス線リセット回路４０はオフ状態を維持し、第３スイッチＳＷ３はオフ状態を維持する。この状態で、センス線ＳｊからＶresetが供給されるから、第１電極Ｃ１Ａの電位はＶdataからＶresetへ変動し、第２電極Ｃ１Ｂの電位は０からＶＡへ変動する。ＶＡ＝α（Ｖreset−Ｖdata）であり、α＝Ｃａ／（Ｃａ＋Ｃｂ）である。ただし、Ｃａは容量素子Ｃ１の容量値であり、Ｃｂは容量素子Ｃ３の容量値である。そして、出力端Ｗの電位はＶＢとなる。ＶＢは、ＶdataとＶresetと差分に応じた電位であり、ＶＢ＝γＶＡ＝γα（Ｖreset−Ｖdata）である。ただし、γは増幅器６５の利得である。
【００４８】
以上の説明から明らかなように、差分回路６０は、対応する画素回路Ｐｉｊのゲート電極１２ｇの電位に応じた電位を当該画素回路Ｐｉｊから対応するセンス線Ｓｊを介して読み出す回路であって、リセット状態の当該画素回路Ｐｉｊから読み出した電位Ｖresetと、非リセット状態の当該画素回路Ｐｉｊから読み出した電位Ｖdataとの差分を求める回路として機能する。
【００４９】
図１４は、光センシング回路１００の動作を説明するためのタイミングチャートである。以降の説明では、クロック信号ＹＣＬＫのレベルが一定の期間を１Ｈ（水平走査期間）とする。１Ｈの長さはクロック信号ＹＣＬＫの周期の１／２である。つまり、光センシング回路１００は、クロック信号ＹＣＬＫの周期の１／２の時間間隔で１Ｈを繰り返し迎える。また、以降の説明では、最初の行に係る１Ｈの開始から当該行に係る次回の１Ｈの開始までの期間を１Ｖ（垂直走査期間）とする。つまり、１Ｖの長さは１Ｈのｍ倍であり、光センシング回路１００は１Ｈのｍ倍の時間間隔で１Ｖを繰り返し迎える。
【００５０】
図に示すように、１Ｖにおいて、行選択信号ＧＳＥＬｉは１回だけ、画素リセット信号ＧＲＳＴｉは２回だけアクティブレベルとなる。行選択信号ＧＳＥＬｉがアクティブレベルの期間を含む１Ｈは、ｉ番目の１Ｈである。画素リセット信号ＧＲＳＴｉがアクティブレベルの期間を含む１Ｈは、ｉがｍ−４以下ならばｉ番目の１Ｈとｉ＋４番目の１Ｈであり、ｉがｍ−４以下でなければｉ番目の１Ｈとｉ＋４−ｍ番目の１Ｈである。また、アクティブレベルの期間の長さは、行選択信号ＧＳＥＬ１〜ＧＳＥＬｍ間で共通であり、画素リセット信号ＧＲＳＴ１〜ＧＲＳＴｍ間でも共通である。
【００５１】
また、ある画素リセット信号が非アクティブレベルからアクティブレベルへ遷移してから、次の画素リセット信号が非アクティブレベルからアクティブレベルへ遷移するまでの時間は、１Ｈの長さと一致する。これは、行選択信号についても同様である。ただし、画素リセット信号ＧＲＳＴｉが１Ｖにおいてアクティブレベルとなるのは２回であるのに対し、行選択信号ＧＳＥＬｉが１Ｖにおいてアクティブレベルとなるのは１回であるから、行選択信号ＧＳＥＬｍが非アクティブレベルからアクティブレベルへ遷移してから、行選択信号ＧＳＥＬ１が非アクティブレベルからアクティブレベルへ遷移するまでの時間は、１Ｈよりも長い時間となる。
【００５２】
ここで、行選択信号ＧＳＥＬｉがアクティブレベルの期間を含む１Ｈを、「第ｉ行に係る１Ｈ」とする。例えば、第１行に係る１Ｈは、１Ｖにおいて５番目の１Ｈである。以降、第１行に注目して説明を進めるが、以降の説明は他の行にも同様にあてはまる。まず、１番目の１Ｈにおいて、第１行に係る画素リセット信号ＧＲＳＴ１が、非アクティブレベルからアクティブレベルへ遷移し、一定の期間だけアクティブレベルを維持し、非アクティブレベルへ遷移する。この間、第１行に係る行選択信号ＧＳＥＬ１は非アクティブレベルを維持する。したがって、１番目の１Ｈにおいて画素リセット信号ＧＲＳＴ１がアクティブレベルの期間が画素リセット期間となり（図３参照）、この期間に続く期間が露光期間（図４参照）となる。
【００５３】
画素リセット信号ＧＲＳＴ１及び行選択信号ＧＳＥＬ１は、２〜４番目の１Ｈにわたって非アクティブレベルを維持する。そして、５番目の１Ｈ（第１行に係る１Ｈ）を迎えると、まず、センス線リセット信号ＮＲＧ、サンプルホールド制御信号ＳＨＧ及び増幅回路制御信号ＡＭＰＧが非アクティブレベルからアクティブレベルへ遷移する。これらの信号は、センス線リセット信号ＮＲＧ、増幅回路制御信号ＡＭＰＧ、サンプルホールド制御信号ＳＨＧの順に非アクティブレベルへ遷移する。
【００５４】
センス線リセット信号ＮＲＧがアクティブレベルの期間（センス線リセット期間）では、センス線リセット回路４０がオン状態となり、センス線Ｓ１〜Ｓｎに電位ＮＲＳが供給される（図１１参照）。また、この期間では、サンプルホールド制御信号ＳＨＧもアクティブレベルを維持するから、第１スイッチＳＷ１がオン状態となり、接続点Ｚにも電位ＮＲＳが供給される（図９参照）。また、この期間では、増幅回路制御信号ＡＭＰＧもアクティブレベルを維持するから、第３スイッチＳＷ３もオン状態となり、容量素子Ｃ１の第２電極Ｃ１Ｂに接地電位が供給される（図１１参照）。つまり、この期間では、センス線Ｓ１〜Ｓｎ及びｎ個の容量素子Ｃ１がリセットされる。
【００５５】
５番目の１Ｈでは、センス線リセット信号ＮＲＧがアクティブレベルから非アクティブレベルへ遷移した後、かつ増幅回路制御信号ＡＭＰＧがアクティブレベルから非アクティブレベルへ遷移する前に、行選択信号ＧＳＥＬ１が非アクティブレベルからアクティブレベルへ遷移する。これにより、露光期間が終了する。行選択信号ＧＳＥＬ１は、一定の期間だけアクティブレベルを維持し、この１Ｈにおいてクロック信号ＸＣＬＫが最初にアクティブレベルから非アクティブレベルへ遷移したときに非アクティブレベルへ遷移する。
【００５６】
また、この１Ｈでは、行選択信号ＧＳＥＬ１がアクティブレベルの期間において、画素リセット信号ＧＲＳＴ１が非アクティブレベルからアクティブレベルへ遷移する。画素リセット信号ＧＲＳＴ１は、一定の期間だけアクティブレベルを維持し、この１Ｈにおいて行選択信号ＧＳＥＬ１が非アクティブレベルへ遷移した後に非アクティブレベルへ遷移する。この１Ｈにおいて、画素リセット信号ＧＲＳＴ１が非アクティブレベルであり、行選択信号ＧＳＥＬ１がアクティブレベルである期間が、第１行のｎ個の画素回路Ｐ１ｊに共通する第１読出期間となり（図５参照）、画素リセット信号ＧＲＳＴ１がアクティブレベルであり、行選択信号ＧＳＥＬ１がアクティブレベルである期間が、第１行のｎ個の画素回路Ｐｉｊに共通する第２読出期間となる（図６参照）。つまり、画素回路Ｐ１ｊは、ゲート電極１２ｇの電位がフォトダイオード１１の受光量に応じて変動するように駆動されてから（非リセット状態）、ゲート電極１２ｇの電位がフォトダイオード１１の受光量に依存せずに第１電位（ＶＤＤ）となるように駆動される。
【００５７】
行選択信号ＧＳＥＬ１は、５番目の１Ｈにおいて非アクティブレベルへ遷移すると、次の１Ｖの１番目の１Ｈにおいてアクティブレベルへ遷移するまで、非アクティブレベルを維持する。また、画素リセット信号ＧＲＳＴ１は、５番目の１Ｈにおいて非アクティブレベルへ遷移すると、次の１Ｖの５番目の１Ｈにおいてアクティブレベルへ遷移するまで、非アクティブレベルを維持する。これらの維持期間が重なっている期間がオフ期間である（図７参照）。なお、図１４に示すように、第２読出期間とオフ期間との間には、移行期間が存在する。移行期間が存在することにより、５番目の１Ｈにおいてリセットトランジスタ１４がオン状態からオフ状態へ遷移することによって増幅トランジスタ１２のゲート電極１２ｇの電位が変動しても、その影響は、センス線Ｓｊには及ばない。
【００５８】
一方、増幅回路制御信号ＡＭＰＧは、第１読出期間において非アクティブレベルへ遷移する。５番目の１Ｈにおいて、センス線リセット信号ＮＲＧが非アクティブレベルへ遷移してから増幅回路制御信号ＡＭＰＧが非アクティブレベルへ遷移するまでの期間が第１入力期間であり（図１２参照）、増幅回路制御信号ＡＭＰＧが非アクティブレベルへ遷移してからサンプルホールド制御信号ＳＨＧが非アクティブレベルへ遷移するまでの期間が第２入力期間である（図１３参照）。つまり、差分回路６０は、非リセット状態の画素回路Ｐ１ｊからゲート電極１２ｇの電位に応じた電位を読み出し、次に非リセット状態の画素回路Ｐ１ｊからゲート電極１２ｇの電位に応じた電位を読み出すように駆動される。
【００５９】
この１Ｈにおいて、増幅回路制御信号ＡＭＰＧが非アクティブレベルへ遷移する時点は、画素リセット信号ＧＲＳＴ１がアクティブレベルへ遷移する直前である。つまり、第１入力期間は、第１読出期間が終了する前に終了する。したがって、第１読出期間が終了してリセットトランジスタ１４がオフ状態からオン状態へ遷移することによって容量素子Ｃ１の第１電極Ｃ１Ａの電位が変動しても、その影響は、第１入力期間におけるＶdataの入力には及ばない。また、この１Ｈにおいて、サンプルホールド制御信号ＳＨＧが非アクティブレベルへ遷移する時点は、行選択信号ＧＳＥＬ１が非アクティブレベルへ遷移する直前である。つまり、第２入力期間は、第２読出期間が終了する前に終了する。したがって、第２読出期間が終了して制御トランジスタ１３がオン状態からオフ状態へ遷移することによってセンス線Ｓｊの電位が変動しても、その影響は、容量素子Ｃ１の第１電極Ｃ１Ａの電位には及ばない。
【００６０】
５番目の１Ｈにおいて、クロック信号ＸＣＬＫは、第２入力期間の終盤までは非アクティブレベルを維持する。以降、クロック信号ＸＣＬＫのレベルはアクティブレベルと非アクティブレベルとの間で周期的に切り換わる。ここで、この１Ｈにおいてクロック信号ＸＣＬＫが最初にアクティブレベルから非アクティブレベルへ遷移してから当該１Ｈが終了するまでの期間において、クロック信号ＸＣＬＫのレベルが一定の期間を、１Ｔ（出力期間）とする。１Ｔの長さはクロック信号ＸＣＬＫの周期の１／２であり、１Ｈにはｎ個の１Ｔが含まれる。図１４には、第１列に係る１番目の１Ｔが示されている。
【００６１】
５番目の１Ｈにおいて、１番目の１Ｔが開始するまでの期間では、列選択信号ＳＲＯＵＴ１〜ｎは非アクティブレベルを維持し、ｎ個の第２スイッチＳＷ２はオフ状態となる（図９参照）。また、この期間では、増幅回路６００において、貫通電流用スイッチ（トランジスタ６２）によって貫通電流が遮断される。ｊ番目の１Ｔでは、列選択信号ＳＲＯＵＴｊがアクティブレベルを維持し、残りの列選択信号ＳＲＯＵＴが非アクティブレベルを維持する。したがって、ｊ番目の１Ｔでは、ｎ個の第２スイッチＳＷ２のうち、センス線Ｓｊに係る第２スイッチＳＷ２がオン状態となり、残るｎ−１個の第２スイッチＳＷ２がオフ状態となる。つまり、ｎ個の差分回路６０では第２スイッチＳＷ２が１Ｔ毎に順次オン状態となる。また、ｊ番目の１Ｔでは、ｎ個の貫通電流用スイッチのうち、センス線Ｓｊに係る貫通電流用スイッチが貫通電流を遮断せず、残るｎ−１個の貫通電流用スイッチが貫通電流を遮断する。
【００６２】
上述したように、増幅回路６００は、その出力端Ｗと読出線Ｒとの間に介挿された第２スイッチＳＷ２がオン状態のときには貫通電流を遮断せず、第２スイッチＳＷ２がオフ状態のときには貫通電流を遮断する貫通電流用スイッチ（トランジスタ６３）を含み、増幅回路６００から増幅後の差分に応じた電位が読出線Ｒへ出力される場合にのみ、差分に応じた電位（電圧）を増幅するための貫通電流が流れるから、消費電力を低減することができる。なお、本実施形態を変形し、常時、貫通電流が流れる形態としてもよい。
【００６３】
５番目の１Ｈにおいて、ｎ個の増幅回路６００の出力端Ｗの電位は、１番目の１Ｔの開始時には、対応する画素回路Ｐ１ｊに係る差分に応じた電位となっている。また、これらの電位は、当該１Ｈが終了するまで保持される。よって、１番目の１Ｔが開始してからｎ番目の１Ｔが終了するまでの期間において、ｎ個の第２スイッチＳＷ２が１Ｔ毎に順次オン状態となることにより、画素回路Ｐ１１〜Ｐ１ｎに係る差分に応じた電位が読出線Ｒへ順次供給され、読出信号ＲＥＡＤとして基板１外へ伝送される。
【００６４】
上述したことから明らかなように、本実施形態では、制御部８は、ｎ個の差分回路６０のうちの少なくとも一つが、対応するゲート電極１２ｇの電位に応じた電位を、対応する画素回路Ｐｉｊから読み出す第１読出期間では、列選択シフトレジスタ７へクロック信号ＸＣＬＫを供給しない。したがって、第１期間においてノイズの発生源が減り、ノイズに起因した測定誤差を低減することができる。さらに、本実施形態では、第２読出期間の大部分においても、列選択シフトレジスタ７へクロック信号ＸＣＬＫを供給しないようにしているから、ノイズに起因した測定誤差をより低減することができる。なお、本実施形態を変形し、第１読出期間および第２読出期間の全部にわたって列選択シフトレジスタ７へクロック信号ＸＣＬＫを供給する形態としてもよい。
【００６５】
ところで、制御信号ＲＥＡＤＧのレベルは、５番目の１Ｈにわたって、１Ｔの長さの２倍の周期で、アクティブレベルと非アクティブレベルとの間で変動する。各１Ｔにおいて、制御信号ＲＥＡＤＧは、１Ｔの開始時に非アクティブレベルからアクティブレベルへ遷移し、１Ｔよりも短い時間（例えば１Ｔの長さの半分以下の時間）だけアクティブレベルを維持してから非アクティブレベルへ遷移する。制御信号ＲＥＡＤＧがアクティブレベルの期間では、読出線リセット回路９がオン状態となり、読出線Ｒへ第２電位ＲＲＳが供給される。第２電位ＲＲＳは、各差分回路６０から読出線Ｒへ供給されうる最大の電位と最小の電位との平均の電位である。
【００６６】
図１４に示すように、読出信号ＲＥＡＤの電位が差分回路６０から読出線Ｒへ供給された電位と一致するまでには時間がかかる。したがって、差分回路６０から電位が供給されているときの読出線Ｒの電位は、この差分回路６０の直前の差分回路６０から読出線Ｒへ供給された電位の影響を受け易い。しかし、本実施形態では、上述したように、各差分回路６０の出力期間（１Ｔ）は、読出線Ｒに一定の第２電位ＲＲＳを供給する第１期間と第１期間に後続する第２期間とを含み、読出線リセット回路９は、第１期間では第２電位ＲＲＳを読出線Ｒへ供給し、第２期間では第２電位ＲＲＳを読出線Ｒへ供給しないから、上記の影響が抑制される。なお、本実施形態を変形し、第１期間を設けないようにしてもよい。
【００６７】
ところで、フォトダイオード１１の受光量の測定において、リセット状態の画素回路Ｐｉｊから読み出されたＶresetと、非リセット状態の画素回路Ｐｉｊから読み出されたＶdataとの差分は、フォトダイオード１１に光が入射していないときに画素回路Ｐｉｊから読み出された電位と、増幅トランジスタ１２のゲート電極１２ｇがフォトダイオード１１の受光量に応じた電位となるときに画素回路Ｐｉｊから読み出された電位との差分と同様の役割を果たす。また、本実施形態では、リセット状態の画素回路Ｐｉｊから電位が読み出される時点と、非リセット状態の画素回路Ｐｉｊから電位が読み出される時点との間隔が十分に短い。よって、本実施形態によれば、フォトダイオード１１の受光量の測定において、増幅トランジスタ１２の特性に起因した測定誤差を十分かつ確実に低減することができる。
【００６８】
また、本実施形態では、増幅トランジスタ１２のゲート電極１２ｇの電位に応じた信号を出力する画素回路Ｐｉｊと、ＶresetとＶdataとの差分を求める差分回路６０とが共に基板１上に形成されている。したがって、Ｖreset及びＶdataを基板１外に出すことなく差分（差分に応じた電位）を求めることができる。よって、本実施形態によれば、フォトダイオード１１の受光量の測定において、ノイズに起因した測定誤差を十分かつ確実に低減することができる。
【００６９】
なお、本実施形態を変形し、ｍ×ｎ個の画素回路Ｐｉｊに一つの差分回路６０を対応付けた形態としてもよい。この形態に比較して、本実施形態には、各画素回路Ｐｉｊから差分回路６０までの電位の伝送路を短縮可能という利点がある。また、本実施形態によれば、光センシング回路１００が、画素回路Ｐｉｊから出力された信号が流れるセンス線Ｓｊを備え、差分回路６０が、画素回路Ｐｉｊから読み出した電位が供給される第１電極Ｃ１Ａと、一定の第３電位（接地電位）が供給される第２電極Ｃ１Ｂとを備えた容量素子Ｃ１を有し、第２電極Ｃ１Ｂへの第３電位の供給を遮断可能であるから、容量素子Ｃ１を用いてＶdataとＶresetとの差分を求めることが可能であるから、フレームメモリを不要とすることができる。これは、回路規模の縮小および製造コストの削減につながる利点である。なお、本実施形態を変形し、基板１上にフレームメモリを設け、このフレームメモリを用いて差分を求めるようにしてもよい。
【００７０】
＜第２実施形態＞
図１５は、本発明の第２実施形態に係る光センシング回路２００の構成を示す図である。光センシング回路２００は、イメージセンサのみならず、画像表示装置をも構成する。光センシング回路２００が光センシング回路１００と異なる点は、画素回路Ｐｉｊに代えて画素回路Ｑｉｊを備える点と、ｍ本のゲート線Ｙ１〜Ｙｍにそれぞれ対応するｍ本の走査線Ｆ１〜Ｆｍと、ｎ本のセンス線Ｓ１〜Ｓｎにそれぞれ対応するｎ本のデータ線Ｅ１〜Ｅｎと、Ｘドライバー７０と、Ｙドライバー８０とを新たに備える点のみである。
【００７１】
画素回路Ｑｉｊは、画素回路Ｐｉｊと同様に光検出回路であるとともに、階調を表示する表示回路でもあり、ゲート線Ｙｉとセンス線Ｓｊとの交差および走査線Ｆｉとデータ線Ｅｉとの交差に対応して設けられている。Ｙドライバー８０は、走査線Ｆ１〜Ｆｍを順次選択することによって第１行〜第ｍ行の画素回路Ｑｉｊをｎ個ずつ順次選択する。走査線Ｆｉの選択は、この走査線Ｆｉの電位をアクティブレベルとし、他の走査線の電位を非アクティブレベルとすることで行われる。Ｘドライバー７０は、Ｙドライバー８０に選択されているｎ個の画素回路Ｑｉｊに、データ線Ｅ１〜Ｅｎを介して、表示させるべき階調を示す電位を供給する。
【００７２】
図１６は、画素回路Ｑｉｊの電気的構成を示す回路図である。この図に示すように、画素回路Ｑｉｊは、液晶素子９１と容量素子９２とトランジスタ９３とを備える。トランジスタ９３は、スイッチング素子として機能するＴＦＴであり、液晶素子９１の一方の電極とデータ線Ｅｉとの間に介挿されている。液晶素子９１の一方の電極は、容量素子９２の一方の電極と電気的に接続されている。液晶素子９１の他方の電極および容量素子９２の他方の電極は、共に接地されている。トランジスタ９３のゲート電極は走査線Ｆｉと電気的に接続されている。
【００７３】
以上の説明から明らかなように、画素回路Ｑｉｊは液晶表示回路であり、走査線Ｆｉの電位がアクティブレベルとなると、トランジスタ９３がオン状態となり、データ線Ｅｉの電位（電圧）が容量素子９２に書き込まれる。これにより、液晶素子９１の光透過率は、画素回路Ｑｉｊに表示させるべき階調に応じたものとなる。そして、トランジスタ９３がオフ状態となり、液晶素子９１に図示しない光源からの光が入射すると、画素回路Ｑｉｊの階調は、表示すべき階調となる。
【００７４】
なお、本実施形態では、図１６に示すように、光検出回路と表示回路とが一対一で対応しているが、適宜に変形してよい。例えば、本実施形態を変形し、画素回路Ｐｉｊが、一つの光検出回路とＲＧＢ用の三つの表示回路とを含むようにしてもよい。また、本実施形態を変形し、液晶表示回路以外の表示回路を用いるようにしてもよい。なお、上述した各実施形態やその変形例に係る光センシング回路の応用例としては、モバイル型のパーソナルコンピュータ、携帯電話機、携帯情報端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器などの各種の電子機器が挙げられる。
【００７５】
ところで、回路を形成する基板が半導体基板であるものと比して、絶縁基板である場合には、例えば、読み出しをすべき１つのセンス線と他の配線（例えば、他のセンス線）との間でクロストークが発生する虞がある。半導体基板の場合には、発明が解決しようとする課題の欄に記載したように、このようなクロストークがないため、読み出しをすべき１つのセンス線でのノイズの影響が問題となる。これに対し、絶縁基板の場合には、上記の他の配線でのノイズが当該センス線に影響を与えるため、時間をおいて差分を求めることによりノイズの影響を相殺できない虞がある。
したがって、本発明を、絶縁基板上に形成した光センシング回路ならびに電子機器に適用することが好ましい。
また、増幅トランジスタを薄膜トランジスタとしてガラスや石英などの絶縁基板上に形成した場合には、半導体基板に形成したトランジスタに比べ、一般にリーク電流が大きくなる。したがって、時間をおいて差分を求めることにより、リーク電流の影響を無視できなくなる。特に、リーク電流は温度に依存するため、差分をとるときの環境温度が変わった場合には、差分をとったとしても増幅トランジスタの特性の影響を相殺できなくなる虞がある。
したがって、本発明を、薄膜トランジスタで構成した光センシング回路ならびに電子機器に適用することが好ましい。
【符号の説明】
【００７６】
１……基板、１１……フォトダイオード、１１ｃ……カソード電極、１００，２００……光センシング回路、１２……増幅トランジスタ、１２ｇ……ゲート電極、６０……差分回路、Ｐｉｊ……画素回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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