(57)【要約】【課題】書き込み動作の終了検知方法における最適化を行い、書き込み時間を短縮する。【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、１ページ単位で書き込みが行われるメモリセルアレイと、書き込みを制御する制御回路とを具備し、制御回路は、１ページ内の書き込み対象となるメモリセルに対する書き込みと並行して、１ページよりも小さい単位であるパート内のメモリセルに対して第１の検知を行う手段と、第１の検知でパート内の未書き込み状態のメモリセル数が第１の定数以下になったら、１ページ内のメモリセルに対して冗長領域による不良救済を考慮した第２の検知を行い、１ページ内の未書き込み状態のメモリセルの数が第２の定数以下になったら、書き込み動作を終了させる手段とから構成される。【選択図】図２
2010244668.tif 000002
【特許請求の範囲】
【請求項１】
１ページ単位で書き込みが行われるメモリセルアレイと、前記書き込みを制御する制御
回路とを具備し、
前記制御回路は、前記１ページ内の書き込み対象となるメモリセルに対する書き込みと
並行して、前記１ページよりも小さい単位であるパート内のメモリセルに対して第１の検
知を行う手段と、前記第１の検知で前記パート内の未書き込み状態のメモリセル数が第１
の定数以下になったら、前記１ページ内のメモリセルに対して冗長領域による不良救済を
考慮した第２の検知を行い、前記１ページ内の未書き込み状態のメモリセルの数が第２の
定数以下になったら、書き込み動作を終了させる手段とから構成されることを特徴とする
不揮発性半導体記憶装置。
【請求項２】
前記パートは、前記１ページ内のメモリセルからｎ個おき（ｎは任意の自然数）に選択
して抽出し、前記選択されたメモリセルをまとめたものであることを特徴とする請求項１
に記載の不揮発性半導体記憶装置。
【請求項３】
前記パートは、前記１ページ内のメモリセルからランダムに選択して抽出し、前記選択
されたメモリセルをまとめたものであることを特徴とする請求項１に記載の不揮発性半導
体記記憶装置。
【請求項４】
前記パートは、前記１ページ内の複数に分割されたデータ領域の一つを選択したもので
あることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記パートは、前記１ページ内の複数に分割されたデータ領域の複数を選択したもので
あることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の書き込み検知技術に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリの書き込み検知は、ま
ず、１ページ内の書き込み対象となるメモリセルの書き込みが完了するまで、所定回数書
き込み及び第１の検知を繰り返す（ループ１）。そして、所定回数の書き込みで書き込み
が完了しない場合、冗長領域による不良救済を考慮した第２の検知を行う（例えば、特許
文献１参照）。
【０００３】
この第２の検知は、書き込みやメモリセルのしきい値確認をしていないときに１ページ
内、又は、冗長領域による補正の単位（セグメント）での不良数を検知し、不良数が許容
される範囲内であれば、書き込みを終了し、許容数以上であれば、再び書き込みを行うと
いうものである。
【０００４】
しかし、第１の検知では、書き込みと検知を並行して行っているため、検知でＯＫとさ
れたとき、１回分の書き込みが余分に行われることになる。
【０００５】
また、これを防ぐため、第１の検知で書き込みが完了しないように上記所定回数の値を
小さくすることが行われる。
【０００６】
しかし、この場合、第２の検知をパスしないと再び上記ループ１に戻る必要があり、結
果として、検知回数が増えて、書き込み時間が増加する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１０８３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、書き込み動作の終了検知方法における最適化を行い、書き込み時間を短縮す
る技術を提案する。
【課題を解決するための手段】
【０００９】
本発明の例に係る不揮発性半導体記憶装置は、１ページ単位で書き込みが行われるメモ
リセルアレイと、前記書き込みを制御する制御回路とを具備し、前記制御回路は、前記１
ページ内の書き込み対象となるメモリセルに対する書き込みと並行して、前記１ページよ
りも小さい単位であるパート内のメモリセルに対して第１の検知を行う手段と、前記第１
の検知で前記パート内の未書き込み状態のメモリセル数が第１の定数以下になったら、前
記１ページ内のメモリセルに対して冗長領域による不良救済を考慮した第２の検知を行い
、前記１ページ内の未書き込み状態のメモリセルの数が第２の定数以下になったら、書き
込み動作を終了させる手段とから構成される。
【発明の効果】
【００１０】
本発明によれば、書き込み動作の終了検知方法における最適化を行い、書き込み時間を
短縮する技術を提案する。
【図面の簡単な説明】
【００１１】
【図１】ＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図２】第1の実施形態におけるフローチャート図。
【図３】１パートを説明する図。
【図４】ビット線制御回路内の構成を示す図。
【図５】４値NANDにおける書き込みレベルの閾値構成を示す図
【図６】第２の実施形態における書き込み終了検知動作を示す図
【図７】第３の実施形態における書き込み終了検知動作を示す図
【図８】第４の実施形態における書き込み終了検知動作を示す図
【図９】第５の実施形態における書き込み終了検知動作を示す図
【図１０】実施例２ないし実施例５における書き込み動作と検知回数の比較
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
【００１３】
１．  概要  
本発明の例に係る書き込み検知は、まず、１ページ内の書き込み対象となるメモリセル
に対する書き込みに並行して１ページよりも小さい単位であるパート内のメモリセルに対
して第１の検知を行う。この書き込み及び第１の検知を繰り返し、パート内の未書き込み
状態のメモリセルの数がパート内で許容される数以下になったら、冗長領域による不良救
済を考慮した第２の検知を行う。
【００１４】
この第２の検知は、書き込みやメモリセルのしきい値確認をしていないときに１ページ
内、又は、冗長領域による補正の単位（セグメント）での不良数を検知し、不良数が許容
される範囲内であれば、書き込みを終了し、許容数以上であれば、再び書き込みを行うと
いうものである。
【００１５】
このような書き込み検知によれば、第１の検知で書き込みが終了することは無いため、
余分な書き込みを行うことがない。
【００１６】
また、パート内の未書き込み状態のメモリセルの数がパート内で許容される数以下にな
っている場合、第1の検知を行っている最中の書き込みによって１ページ内の未書き込み
状態のメモリセルの数においても１ページ内で許容される数以下になっていると考えられ
る。
【００１７】
従って、第２の検知は1回で済むと考えられる。その結果、無駄な第２の検知を行うこ
とが無くなり、書き込み時間を短縮できる。
【００１８】
＜第１の実施形態＞  
図１は、本実施形態の例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図で
ある。
【００１９】
メモリセルアレイ１１に対するデータの読み出し及び書き込みは、ページごとに行う。
【００２０】
制御回路１２は、入力端子制御信号１３を受信し、ビット線制御回路１４、ロウデコー
ダ１５、カラムデコーダ１６、ウェル制御回路１７及びソース線制御回路１８の動作を制
御する。
【００２１】
ビット線制御回路１４は、書き込み動作時に書き込みデータをラッチする。
【００２２】
以下、メモリセルに対する書き込み動作の終了検知方法について、図２のフローチャー
トを用いて説明する。
【００２３】
まず、１ページ分の書き込みデータがデータ入出力端子１９からデータ入出力バッファ
２０を経由してビット線制御回路１４に入力される。ビット線制御回路１４は、この１ペ
ージ分の書き込みデータをラッチする。
【００２４】
この後、書き込みデータに基づいて書き込みが実行される（ステップＳＴ１）。
【００２５】
書き込みは、１ページ全体を対象とする。この書き込みは、例えば、書き込みデータ“
０”に対応する書き込みメモリセルに対して行われ、書き込みデータ“１”に対応する非
書き込みメモリセルに対しては行われない。
【００２６】
そして、書き込み後にしきい値確認を行う（ステップＳＴ２）。
【００２７】
しきい値確認は、ベリファイ読み出しにより実行される。しきい値確認は、１ページ全
体を対象とする。例えば、書き込みにより未書き込み状態のメモリセルが書き込み完了状
態になると、ベリファイ読み出しにより読み出されたデータに基づき、そのメモリセルに
対応するビット線制御回路内の書き込みデータを“０”から“１”に変化させる。
【００２８】
以上の書き込み及びしきい値確認に並行して、まず、ビット線制御回路にラッチされた
１ページ分の書き込みデータに対して第１の検知を行う（ステップＳＴ１）。
【００２９】
第１の検知は、ページよりも小さい単位であるパート内において、未書き込み状態のメ
モリセルがいくつ存在するかを検知するものである。書き込みデータ“０”は、未書き込
み状態であることを意味するため、書き込みデータ“０”の数を検知すればよい。
【００３０】
ここで、パートとは、図３で示すように、１ページ２１内でビット線ｎ本（ｎは、任意
の自然数）おきのメモリセルを選択し、それらをまとめたものである。ビット線ｎ本おき
のメモリセルに対応する書き込みデータを使用することで、１ページ２１内の未書き込み
状態のメモリセルを平均的に検知できる。
【００３１】
また、ある決まった数のメモリセルを１ページ２１内からランダムに選択し、それらを
まとめたものをパートと定めてもよい。
【００３２】
ここで、ビット線制御回路１４は、図４で示すようにデータ領域２２、冗長領域２３及
び置換領域に分かれている。更に、データ領域２２は、複数の領域Ｄ１乃至Ｄｎに分割さ
れ、これらを補正する冗長領域２３もそれぞれＥ１乃至Ｅｎに分割される。
【００３３】
このデータ領域２２が１つ、又は、複数集まった領域は、セグメントと呼ばれており、
このセグメントを１つ、又は、複数選択し、パートとして用いることも可能である。
【００３４】
また、セグメントを選択する際、最も未書き込み状態のメモリセルが多いセグメントを
選択してもよい。
【００３５】
そして、パート内の未書き込み状態のメモリセルが第１の定数を超える場合には、再び
ステップＳＴ１に戻り、パート内の未書き込み状態のメモリセルが第１の定数以下である
場合には、第２の検知へ進む。
【００３６】
ここで第１の定数とは、例えば、パート内で許容される未書き込み状態のメモリセルの
数である。また、第１の定数は、パート内で許容される未書き込み状態のメモリセルの数
以下の数から任意に設定してもよい。
【００３７】
第２の検知は、書き込み及びしきい値確認を行っていないときに実行する（ステップＳ
Ｔ３）。
【００３８】
第２の検知は、ページ、又は、セグメント内において、未書き込み状態のメモリセルが
いくつ存在するかを検知するものである。セグメント単位で検知を行う場合には、１ペー
ジ内の全セグメントに対して検知を行う。書き込みデータ“０”は、未書き込み状態であ
ることを意味するため、書き込みデータ“０”の数を検知すればよい。
【００３９】
そして、ページ、又は、セグメント内において、未書き込み状態のメモリセルが第２の
定数を超える場合には、再び、ステップＳＴ１に戻り、未書き込み状態のメモリセルが第
２の定数以下である場合には、書き込み動作を終了する。
【００４０】
ここで、第２の定数とは、例えば、第２の検知がページで行われる場合、１ページ内で
許容される未書き込み状態のメモリセルの数であり、例えば、第２の検知がセグメント単
位で行われる場合、それぞれのセグメント内で許容される未書き込み状態のメモリセルの
数である。また、第２の検知がページで行われる場合、第２の定数は、１ページ内で許容
される未書き込み状態のメモリセルの数より少ない数から任意に設定してもよい。更に、
第２の検知がセグメントで行われる場合、セグメント内で許容される未書き込み状態のメ
モリセルの数より少ない数から任意に設定してもよい。
【００４１】
本実施形態において、メモリセルが保持するデータは、２値でも、３値以上の多値でも
よい。
【００４２】
本実施形態の特徴は、書き込み及びしきい値確認に並行して、ページよりも小さい単位
であるパートに対して第１の検知を行い、パート内において、未書き込み状態のメモリセ
ルの数が第１の定数以下になるまで、書き込み及びしきい値確認を繰り返すことである。
【００４３】
また、パート内の未書き込み状態のメモリセルの数が第１の定数以下であれば、第1の
検知を行っている最中の書き込みによって、書き込みデータ内における未書き込み状態の
メモリセルの数は、第２の定数以下になっていると考えられる。
【００４４】
従って、１度目の第２の検知を行った際に、未書き込み状態のメモリセルが第２の定数
以下になると考えられる。その結果、第２の検知を無駄に行うことが無くなり、書き込み
時間を短縮できるという特徴を有する。
【００４５】
＜第２の実施形態＞
以下、図面を参照して本発明の第２の実施形態を説明する。ここで、第２の実施形態に係
る不揮発性半導体記憶装置の基本構成は第１の実施形態に係る不揮発性半導体記憶装置と
同様である。第2の実施形態では、1セルに2ビット以上のデータを記憶する多値型ＮＡＮ
Ｄ型フラッシュメモリーにおける書き込み終了検知方法を示す。多値型ＮＡＮＤフラッシ
ュメモリの例として1セルに2ビットを記憶する4値の場合を用いて説明する。なお、本実
施例を3ビット/セル以上の多値に適用することが可能である。
【００４６】
図５に４値を記憶する場合の閾値分布を示す。消去状態を“０”レベル、書き込み状態
の閾値の低いほうから順に“１”、“２”、“３”レベルとする。多値製品における書き
込みでは、通常閾値の低いレベルから書き込みを行う。このため、１つの閾値のレベルの
書き込み検知でパスすると、それよりも上の閾値レベルの書き込みおよび検知が行われる
。
【００４７】
図６を参照しながら第２実施例における多値製品の書き込み動作と検知方法を説明する。
まず書き込み（書）で”１“、”２“”３“レベルの書き込みが行われ、“１”レベルの
第１の検知を行う。この第１の検知は、第１実施例と同様に１ページよりも小さい単位で
あるパート内のメモリセルに対する検知である。この第１の検知がパスするまで書き込み
と“１”レベルの第１の検知が繰り返される。“１”レベルの第１の検知結果が許容数以
下になると、次に“１”レベルの第２の検知が行われる。第２の検知は１ページ内、また
は冗長領域による補正単位（セグメント）の不良数を検知するものであり、これが許容数
以下であれば“１”レベルの検知結果としてパスを出力する。
【００４８】
続いて同様に“２”以上のレベルの書き込みと“２”レベルの第１の検知を行い、不良検
知数が許容数以下になるまで繰り返される。“２”レベルの第１検知が許容数以下に達し
た場合には、“２”レベルの第２の検知を行い、これが許容数以下であれば“２”レベル
の検知結果としてパスを出力する。続いて同様に“３”レベルについても第１の検知およ
び第２の検知を行う。つまり、この一連の書き込みおよび検知の中の動作回数をまとめる
と、書き込み動作が７回、“１”レベルの第１検知が３回、“２”レベルの第１検知が５
回、”３“レベルの第１検知が７回、そして第２検知が”１“”２“”３“それぞれ１回
の合計３回行われることになる。この実施形態は検知動作の確度を高くするという効果が
ある。
【００４９】
＜第３の実施形態＞
以下、図面を参照して本発明の第３の実施形態を説明する。ここで、第３の実施形態に係
る不揮発性半導体記憶装置の基本構成は第２の実施形態に係る不揮発性半導体記憶装置と
同様である。第３の実施形態では、第２の実施形の検知動作をさらに高速にするために、
閾値の低いレベルの書き込みでは第１の検知の代わりに第３の検知を行う。第３の検知は
書き込みに平行して行い、その検知範囲は1ページになる。このときの許容不良数は冗長
領域による不良救済を考慮した数になり、第２の検知方法と同じ許容数になる。閾値のも
っとも高いレベルにおいては第1の検知および第2の検知を行う点で異なる。
【００５０】
図７を参照しながら第３実施例における多値製品の書き込み動作と検知方法を説明する。
まず書き込み（書）で”１“、”２“”３“レベルの書き込みが行われ、“１”レベルの
第３の検知が行われる。不良許容数が設定値以下であれば、続いて同様に“２”以上のレ
ベルの書き込みと “２”レベルの第３の検知を行い、これが許容数以下であれば“２”
レベルの検知結果としてパスを出力する。すなわち、“１”レベルと“２”レベルについ
ては1ページの検知を行う。続いてもっとも閾値の高いレベルについては、書きこみと第
１の検知を行い、不良検知数が許容数以下になるまで繰り返す。そして第１検知が許容数
以下に達した場合には、第２の検知を行い、これが許容数以下であれば“２”レベルの検
知結果としてパスを出力する。つまり、この一連の書き込みおよび検知の中の動作回数を
まとめると、書き込み動作が７回、“１”レベルの第１検知が３回、“２”レベルの第１
検知が５回、”３“レベルの第１検知が７回、そして第２検知は”３“レベルのみの１回
が行われることになる。この実施形態は検知動作を高速化し、かつ確度を高くするという
効果がある。
【００５１】
＜第４の実施形態＞
以下、図面を参照して本発明の第４の実施形態を説明する。ここで、第４の実施形態に係
る不揮発性半導体記憶装置の基本構成は第３の実施形態に係る不揮発性半導体記憶装置と
同様である。第４の実施形態では、第３の実施形の検知動作をさらに高速にするために、
すべてのレベルで第１の検知のみ行う点で異なる。
【００５２】
図８を参照しながら第４実施例における多値製品の書き込み動作と検知方法を説明する
。まず書き込み（書）で”１“、”２“”３“レベルの書き込みが行われ、“１”レベル
の第１の検知を行う。この第１の検知は、第１実施例と同様に１ページよりも小さい単位
であるパート内のメモリセルに対する検知である。この第１の検知がパスするまで書き込
みと“１”レベルの第１の検知が繰り返される。“１”レベルの第１の検知結果が許容数
以下になると、“１”レベルの第２の検知を行わずに“２”以上のレベルの書き込みと“
２”レベルの第１検知を行い、不良検知数が許容数以下になるまで繰り返される。“２”
レベルの第１検知が許容数以下に達した場合には、“２”レベルの第２の検知を行わずに
、続いて同様に“３”レベルについても第1の検知を行う。つまり、この一連の書き込み
および検知の中の動作回数をまとめると、書き込み動作が７回、“１”レベルの第１検知
が２回、“２”レベルの第１検知が４回、”３“レベルの第１検知が６回行い、第２検知
は０回になる。この実施形態は検知動作高速化するという効果がある。ただし、第１の検
知における不良の許容数をあらかじめ低めの値に設定することが必要となる。
【００５３】
＜第５の実施形態＞
以下、図面を参照して本発明の第５の実施形態を説明する。ここで、第５の実施形態に係
る不揮発性半導体記憶装置の基本構成は第４の実施形態に係る不揮発性半導体記憶装置と
同様である。第５の実施形態では、第４の実施形の検知動作をさらに確度を高めるために
、閾値の低いレベルでは第１の検知のみ行い、閾値の最も高いレベルでは第１の検知に加
えて第2の検知も行う点で異なる。
【００５４】
図９を参照しながら第５実施例における多値製品の書き込み動作と検知方法を説明する
。まず書き込み（書）で”１“、”２“”３“レベルの書き込みが行われ、“１”レベル
の第１の検知を行う。この第１の検知は、第１実施例と同様に１ページよりも小さい単位
であるパート内のメモリセルに対する検知である。この第１の検知がパスするまで書き込
みと“１”レベルの第１の検知が繰り返される。“１”レベルの第１の検知結果が許容数
以下になると、“１”レベルの第２の検知を行わずに“２”以上のレベルの書き込みと“
２”レベルの第１検知を行い、不良検知数が許容数以下になるまで繰り返される。“２”
レベルの第１検知が許容数以下に達した場合には、“２”レベルの第２の検知を行わずに
、続いて同様に“３”レベルについても第1の検知を行う。“３”レベルが閾値の最も高
いレベルである場合には、第１の検知が許容数以下の場合に、第2の検知をおこなう。つ
まり、この一連の書き込みおよび検知の中の動作回数をまとめると、書き込み動作が７回
、“１”レベルの第１検知が２回、“２”レベルの第１検知が４回、”３“レベルの第１
検知が６回行い、第２の検知は１回になる。この実施形態は検知動作を高速化し、かつ確
度を高くするという効果がある。
【００５５】
図１０には実施例２ないし実施例５における書き込み動作と検知回数をまとめて示す。
【００５６】
３．  適用例  
本発明の例としてＮＡＮＤ型フラッシュメモリを用いて説明したが、メモリセルアレイ
において、ページ毎あるいはある書き込み単位毎に書き込みを行うメモリセルであれば適
用可能である。
【００５７】
４．  むすび  
本発明によれば、書き込み動作の終了検知方法における最適化を行い、書き込み時間を
短縮する技術を提案する。
【００５８】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲
で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の
構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開
示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要
素を適宜組み合わせてもよい。
【符号の説明】
【００５９】
１１：  メモリセルアレイ、  １２：  制御回路、  １３：  入力端子制御信号、  １
４：  ビット線制御回路、  １５：  ロウデコーダ、  １６：  カラムデコーダ、  １７
：  ウェル制御回路、  １８：  ソース線制御回路、  １９：  データ入出力端子、  ２
０：  データ入出力バッファ、  ２１：  ページ、  ２２：  データ領域、  ２３：  冗
長領域、  ２４：  置換領域。
【図１】
2010244668.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010244668.tif 000009
【図８】
2010244668.tif 000010
【図９】
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【図１０】
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