(57)【要約】【課題】リフレッシュ制御信号を与える必要がなく、ＳＲＡＭと同様なアクセスが可能な、ＤＲＡＭコアを内蔵するシステムＬＳＩを提供する。【解決手段】セルフリフレッシュタイマは常に動作状態とされリフレッシュ要求信号ＦＡＹを定期的に活性化する。行選択系回路／コマンド発生系回路１６は、リフレッシュ要求信号ＦＡＹと外部からのリードコマンドまたはライトコマンドとが競合したときには、たとえばリードやライト動作が終了してからリフレッシュ動作が行なわれるようにロウ系制御信号を制御する。サブメモリアレイＳＭＡは従来と比べて細分化され、リフレッシュサイクルは短時間で終了するので、リードサイクル時間内でリードとリフレッシュとを終了させることができ、ＳＲＡＭと同様な簡単な制御で使用できるＤＲＡＭコアを実現することができる。【選択図】図２
2010272204.tif 000002
【特許請求の範囲】
【請求項１】
行および列状に配置される複数のメモリセルを含むメモリアレイと、
前記メモリアレイに対するアクセスコマンドが与えられたことを示すコマンド検出信号と前記アクセスコマンドに対応する内部コマンド信号とを出力するコマンド検出回路と、
前記内部コマンド信号に応じて前記メモリアレイの行選択に関連する動作を行なう行選択制御回路とを備え、
前記行選択制御回路は、
与えられる行アドレスを前記コマンド検出信号に応じて取込み内部行アドレスとして保持する保持回路と、
前記行アドレスの変化を検出すると第１の所定時間経過後に前記行アドレスと前記内部行アドレスとを比較して前記内部行アドレスを前記メモリアレイの行選択に使用するか否かを判断する比較回路とを含む、半導体記憶装置。
【請求項２】
前記比較回路は、
前記行アドレスの変化を検出するアドレス変化検出回路と、
前記アドレス変化検出回路の出力を前記第１の所定時間だけ遅延させる遅延回路と、
前記遅延回路の出力に応じて、前記行アドレスと前記内部行アドレスとを比較するアドレス比較部とを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレス比較部は、アドレス比較結果が不一致の場合には、前記保持回路に再度前記行アドレスの取込みを指示する、請求項２に記載の半導体記憶装置。
【請求項４】
前記比較回路は、前記行アドレスと前記内部行アドレスとが一致しない時は、前記保持回路に再度前記行アドレスの取込みを指示し、
前記行選択制御回路は、
前記コマンド検出信号に応じて第２の所定時間経過後に、前記保持回路に対し前記内部行アドレスの更新を禁止する遅延回路をさらに含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記第２の所定時間は、前記半導体記憶装置が前記アクセスコマンドを受けてから次のアクセスコマンドを受けることができるまでの時間である基本サイクル時間の半分である、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、より特定的にはリフレッシュの制御が簡易化されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【背景技術】
【０００２】
近年、プロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと大記憶容量のダイナミックランダムアクセスメモリ（ＤＲＡＭ）とを同一半導体チップ（半導体基板）上に集積化したロジック内蔵ＤＲＡＭなどのシステムＬＳＩが使用されるようになってきている。
【０００３】
このような、システムＬＳＩにおいては、１２８ビットから５１２ビットの多ビットの内部データバスでロジックとＤＲＡＭとを相互接続することにより、端子数の少ない汎用ＤＲＡＭとロジックＬＳＩとをプリント基板上で接続して用いる場合に比べて１ないし２桁以上の高速のデータ転送を実現することができる。
【０００４】
また、ロジックに対し汎用ＤＲＡＭを外付けする方式に比べて、ロジックの外部ピン端子数を低減することができる。
【０００５】
さらに、システムＬＳＩ内部では、ＤＲＡＭブロックとロジックとは内部配線で接続される。この内部配線の長さは、プリント基板上の配線に比べて十分短く、寄生インピーダンスも小さいため、データバスの充放電電流を大幅に低減でき、かつ、高速で信号の転送を行なうことができる。
【０００６】
これらの理由により、ＤＲＡＭ混載のシステムＬＳＩは、３次元グラフィック処理、画像・音声処理などの大量のデータを取扱う処理を行なう情報機器においてその性能を向上させる上で大きく寄与している。
【０００７】
図３４は、従来のシステムＬＳＩに内蔵されるＤＲＡＭの回路ブロックの構成を概略的に示す図である。
【０００８】
図３４を参照して、ＤＲＡＭ回路ブロックは、複数のメモリアレイＭＡ０〜ＭＡｎと、メモリアレイＭＡ０〜ＭＡｎの間に配設されるセンスアンプ帯ＳＢ１〜ＳＢｎと、メモリアレイＭＡ０およびＭＡｎの外側に配置されるセンスアンプ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイＭＡ０〜ＭＡｎの各々は、サブワードドライバ帯ＳＷＤＢにより複数のメモリサブアレイＭＳＡに分割される。
【０００９】
メモリアレイＭＡ０〜ＭＡｎの各々において、サブワードドライバ帯ＳＷＤＢにより分割されるメモリサブアレイＭＳＡに共通にメインワード線ＭＷＬが配設される。メインワード線ＭＷＬは、対応のメモリアレイの各メモリサブアレイＭＳＡの所定数のサブワード線に対応してそれぞれ配置される。メインワード線ＭＷＬおよびセンスアンプ帯上に配置される所定数のサブデコード線ＳＤＬが、サブワードドライバ帯ＳＷＤＢ内のサブワードドライバに入力されて、一本のサブワード線が選択される。
【００１０】
センスアンプ帯ＳＢ１〜ＳＢｎの各々は、隣接メモリアレイにより共有される。メモリアレイＭＡ０〜ＭＡｎに対応してメインワード線およびサブデコード線をロウアドレス信号に従って選択するロウデコーダが配置され、またロウデコーダと整列してコラムアドレス信号に従ってメモリアレイから列を選択するための列選択信号を列選択線ＣＳＬ上に伝達するコラムデコーダが配置される。
【００１１】
列選択線ＣＳＬはセンスアンプ帯に配設され、選択時に所定数のセンスアンプ回路を内部データ線対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰは、所定数がメモリアレイＭＡ０ないしＭＡｎをわたって延在して配設され、ローカルデータ線を介して選択されたセンスアンプ回路と結合される。
【００１２】
内部データ線対ＧＩＯＰは、１２８ビットから５１２ビット設けられ、プリアンプおよびライトドライバを含むデータバス帯ＤＰＢに結合される。このデータバス帯ＤＰＢにおいては、内部データ線対ＧＩＯＰそれぞれに対応してプリアンプおよびライトドライバが配置される。内部データ線対ＧＩＯＰは、書込データおよび読出データ両者を伝達する伝達線対であってもよく、また読出データを伝達するバス線対および書込データを伝達する書込データ線対が別々に内部データバス線対として設けられてもよい。
【００１３】
ＤＲＡＭ回路ブロックは、さらに、ロジックから与えられるたとえば１３ビットの外部アドレスＡ０〜Ａ１２を受けるロウアドレス入力回路／リフレッシュカウンタＲＡＦＫおよびコラムアドレス入力回路ＣＡＫと、ロジックから与えられる外部制御信号ＣＬＫ，ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＭを受け、各種動作を指定する内部制御信号を生成するコマンドデコーダ／制御回路ＣＤＣと、データバス帯ＤＰＢとロジックとの間でデータの転送を行なうためのデータ入出力制御回路ＤＩＯＫを含む。
【００１４】
コマンドデコーダ／制御回路ＣＤＣは、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭを受け、これらの制御信号の立上がりエッジにおける論理状態に応じて指定された動作モードを判別する。この場合、これらの複数の制御信号ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥのクロック信号ＣＬＫの立上がりエッジにおける論理状態の組合せにより、「コマンド」が指定される。
【００１５】
データマスク信号ＤＭは、データ入出力制御回路ＤＩＯＫに与えられるデータに対し、バイト単位で書込のマスクを指示する。コマンドデコーダ／制御回路ＣＤＣは、ロジックから与えられるコマンドをデコードし、このコマンドにより指定される動作モードを指示する動作モード指示信号を生成し、指定された動作モードを行なうための各種内部制御信号を生成する。
【００１６】
コマンドには、行を選択状態に設定するためのロウアクティブコマンド、データ読出を指示するリードコマンド、データ書込を指示するライトコマンド、選択行を非選択状態へおくためのプリチャージコマンド、リフレッシュ動作を行なうためのオートリフレッシュコマンド、セルフリフレッシュを行なうためのセルフリフレッシュコマンドなどが含まれる。
【００１７】
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、ロウアクティブコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、外部アドレスビットＡ０〜Ａ１２、ロウアドレスとして取込み、内部ロウアドレス信号を生成する。
【００１８】
このロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、与えられたアドレスビットをバッファ処理するアドレスバッファと、バッファ回路の出力信号をラッチするアドレスラッチを含む。
【００１９】
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫに含まれるリフレッシュカウンタは、オートリフレッシュコマンドまたはセルフリフレッシュコマンドが与えられたとき、リフレッシュ行を指定するリフレッシュアドレスを生成する。リフレッシュ動作完了後、このリフレッシュカウンタのカウント値が増加または減少される。
【００２０】
コラムアドレス入力回路ＣＡＫは、リードコマンドまたはライトコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、たとえば外部アドレスビットのうちアドレスビットＡ０〜Ａ４の下位の部分を取込み、内部コラムアドレス信号を生成する。このコラムアドレス入力回路ＣＡＫも、アドレスバッファおよびアドレスラッチを含む。
【００２１】
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫからの内部ロウアドレス信号はロウプリデコーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号は、コラムプリデコーダＣＰＤへ与えられる。
【００２２】
ロウプリデコーダＲＰＤは、与えられた内部ロウアドレス信号をプリデコードして、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダへ与える。コラムプリデコーダＣＰＤは、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号をプリデコードし、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与える。
【００２３】
コマンドデコーダ／制御回路ＣＤＣは、リードコマンドまたはライトコマンドを受けると、データ入出力制御回路ＤＩＯＫおよびデータバス帯ＤＰＢに含まれるプリアンプおよびライトドライバの動作の制御を行なうための内部制御信号を生成する。クロック信号ＣＬＫは、このＤＲＡＭ回路ブロックの内部動作タイミングを決定する基準信号として利用される。
【００２４】
データ入出力制御回路ＤＩＯＫは、クロック信号ＣＬＫに同期してデータの入出力を行ない、またロウアドレス入力回路／リフレッシュカウンタＲＡＦＫのロウアドレス入力回路およびコラムアドレス入力回路ＣＡＫは、クロック信号ＣＬＫに同期して、与えられたアドレスビットの取込およびラッチを行なう。
【００２５】
ＤＲＡＭ回路ブロックは、さらに、内部電圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬおよびＶＣＰを発生する内部電圧発生回路と、セルフリフレッシュモードが指定されたときすなわちコマンドデコーダ／制御回路ＣＤＣから与えられるコマンドＣＯＭがセルフリフレッシュコマンドであったときに所定の間隔で、リフレッシュ要求信号ＦＡＹを活性化するセルフリフレッシュタイマを含むブロックＰＨＫを含む。
【００２６】
内部電圧ＶＰＰは、選択サブワード線ＳＷＬ上に伝達される電圧であり、通常、動作電源電圧よりも高い電圧レベルである。電圧ＶＣＣＳは、センスアンプ帯ＳＢ０〜ＳＢｎ＋１に含まれるセンスアンプ回路の動作電源電圧であり、図示しない内部降圧回路により生成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダおよびコラムデコーダ、データバス帯ＤＰＢに含まれるプリアンプおよびライトドライバなどの周辺回路へ与えられる動作電源電圧であり、図示していない内部降圧回路により生成される。電圧ＶＢＬは、ビット線プリチャージ電圧である。電圧ＶＣＰは、メモリセルのセルプレートへ与えられるセルプレート電圧であり、メモリセルデータのＨレベルの電圧およびＬレベルの電圧の中間レベルである。これらの電圧ＶＢＬおよびＶＣＰは、通常は、アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／２の中間電圧である。
【００２７】
ブロックＰＨＫのセルフリフレッシュタイマは、セルフリフレッシュモードに入ると活性化され、最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイＭＡ０〜ＭＡｎのすべての行のリフレッシュが１回完了するように、所定の間隔で、リフレッシュ要求信号ＦＡＹを発行する。
【００２８】
このようなセルフリフレッシュモードは、通常、スリープモード時、すなわちシステムＬＳＩが長期にわたってスタンバイ状態にあるときに設定される。メモリセル内のキャパシタに蓄積された電荷は、種々のリーク電流たとえばストレージノードＳＮにおける接合リーク電流、メモリセルトランジスタのチャネルリーク電流、キャパシタ絶縁膜のリーク電流などによって失われる。特に、Ｈ（ハイ）データを書込んだ場合、メモリセルからのビット線への読出動作を行なった際に得られるビット線対間の電位差がセンスアンプのセンス感度以下まで低下するまでにリフレッシュを行なう必要がある。したがって、チップ全体のデータ保持時間は、チップ内で一番短いデータ保持時間を持つメモリセルによって先に説明したｔＲＥＦｍａｘが定められている。
【００２９】
メモリアレイＭＡ０〜ＭＡｎのすべての行をリフレッシュするのに必要なリフレッシュ回数をＮｒｅｆとすると、リフレッシュ要求信号ＦＡＹは、ｔＲＥＦｍａｘ／Ｎｒｅｆの周期で発行される。たとえば、Ｎｒｅｆ＝４０９６の４Ｋリフレッシュモードにおいては、最大リフレッシュ時間ｔＲＥＦｍａｘが６４ｍｓであれば、リフレッシュ要求信号ＦＡＹは、１６μｓごとに発行される。
【発明の概要】
【発明が解決しようとする課題】
【００３０】
一方、携帯情報端末等においては、外部クロックの供給の必要のない非同期の汎用スタティックランダムアクセスメモリ（ＳＲＡＭ）を使用するシステム構成が広く採用されている。高速データ処理に必要なメモリはプロセッサに内蔵されているキャッシュメモリが受け持つため、外付けのデータ保持用ＳＲＡＭには高速アクセスの機能は要求されない。
【００３１】
したがって、小型化の要求が厳しい携帯情報端末等においては、システム構成を簡単にするために、リフレッシュ周期ごとのリフレッシュ動作やさらにはリフレッシュ中のメモリへのアクセスをリフレッシュサイクルが終了するまで待つ制御といったようなリフレッシュにかかわる複雑なメモリコントロールが不要な汎用ＳＲＡＭが使用されている。
【００３２】
しかしながら、携帯情報端末も、近年では画像をも取扱うように機能が大幅に向上してきており、大容量のメモリ機能が必要になってきている。この場合、メモリセルサイズがＤＲＡＭのメモリセルに比べて１０倍近くもあるＳＲＡＭでは、大容量メモリになるとチップの価格が大幅に上昇し携帯情報端末のコストが上昇してしまう。したがってＳＲＡＭの代替メモリとしてＤＲＡＭへの期待が大きくなってきている。
【００３３】
特に、大容量ＤＲＡＭと大規模ロジックやマイクロプロセッサ等とを集積化した混載ＤＲＡＭは、内部のデータバスを多ビットにすることにより動作周波数を低く抑えても高速データ転送が可能であり、かつ動作時の消費電流が少ないという特徴を有するため、ロジック内蔵ＤＲＡＭなどのシステムＬＳＩへの期待が大きい。しかしながら、ＤＲＡＭには、リフレッシュにかかわる複雑なメモリコントロールが必要であるため、ＤＲＡＭをＳＲＡＭの代替メモリとして採用することは簡単ではない。
【００３４】
本発明の目的は、携帯情報端末等において好適に用いられるＳＲＡＭ並みにメモリコントロールを簡素化したＤＲＡＭ回路ブロックを内蔵するシステムＬＳＩを実現することである。
【課題を解決するための手段】
【００３５】
本発明の半導体記憶装置は、行および列状に配置される複数のメモリセルを含むメモリアレイと、メモリアレイに対するアクセスコマンドが与えられたことを示すコマンド検出信号とアクセスコマンドに対応する内部コマンド信号とを出力するコマンド検出回路と、内部コマンド信号に応じてメモリアレイの行選択に関連する動作を行なう行選択制御回路とを備え、行選択制御回路は、与えられる行アドレスをコマンド検出信号に応じて取込み内部行アドレスとして保持する保持回路と、行アドレスの変化を検出すると第１の所定時間経過後に行アドレスと内部行アドレスとを比較して内部行アドレスをメモリアレイの行選択に使用するか否かを判断する比較回路とを含む。
【００３６】
好ましくは、半導体記憶装置は、上記の半導体記憶装置の構成に加えて、比較回路は、行アドレスの変化を検出するアドレス変化検出回路と、アドレス変化検出回路の出力を第１の所定時間だけ遅延させる遅延回路と、遅延回路の出力に応じて、行アドレスと内部行アドレスとを比較するアドレス比較部とを含む。
【００３７】
より好ましくは、半導体記憶装置は、上記の半導体記憶装置の構成において、アドレス比較部は、アドレス比較結果が不一致の場合には、保持回路に再度行アドレスの取込みを指示する。
【００３８】
好ましくは、半導体記憶装置は、上記の半導体記憶装置の構成に加えて、比較回路は、行アドレスと内部行アドレスとが一致しない時は、保持回路に再度行アドレスの取込みを指示し、行選択制御回路は、コマンド検出信号に応じて第２の所定時間経過後に、保持回路に対し内部行アドレスの更新を禁止する遅延回路をさらに含む。
【００３９】
より好ましくは、半導体記憶装置は、上記の半導体記憶装置の構成に加えて、第２の所定時間は、半導体記憶装置がアクセスコマンドを受けてから次のアクセスコマンドを受けることができるまでの時間である基本サイクル時間の半分である。
【発明の効果】
【００４０】
本発明の半導体記憶装置は、アドレス信号に予期せぬ短時間のノイズが現れた場合にも、誤ったアドレスからデータを読出す誤動作を防ぐことができる。
【００４１】
好ましくは、半導体記憶装置は、上記の半導体記憶装置の奏する効果に加えて、ノイズを一旦取込んでも、その後正しいアドレスを再度取込むので正常な動作に復帰させることができる。
【００４２】
好ましくは、半導体記憶装置は、上記の半導体記憶装置の奏する効果に加えて、リードサイクル期間にデータを読出すことができない場合はそれまでに保持していたアドレスに基づきメモリに対するアクセスを行なうので、動作の安定化を図ることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。
【図２】図１におけるＤＲＡＭコアＭＣＲの構成を示した概略ブロック図である。
【図３】図２におけるメモリアレイＭＢの構成を概略的に示した図である。
【図４】図３におけるサブメモリアレイＳＭＡとその周辺に配置されるサブワードドライバＳＷＤおよびセンスアンプＳＡとの接続関係を概略的に示した図である。
【図５】図４におけるメモリセルＭＣの構成例を示した回路図である。
【図６】図２における行選択系回路／コマンド発生系回路１６の構成を示すブロック図である。
【図７】図６に示したコマンド入力バッファ／ラッチ回路４４の構成を示す回路図である。
【図８】図７に示したパルス発生回路７８の構成を示す回路図である。
【図９】図８に示したパルス発生回路７８の動作を説明するための動作波形図である。
【図１０】図６におけるリフレッシュコントロール回路５０の構成を示す回路図である。
【図１１】図６における入力バッファ／ラッチ回路５２の構成を示す回路図である。
【図１２】実施の形態１におけるロウ系回路の動作を説明するための読出時における第１の動作波形図である。
【図１３】ロウ系回路の動作を説明するための読出時の第２の動作波形図である。
【図１４】書込時におけるロウ系信号を説明するための第１の動作波形図である。
【図１５】書込時におけるロウ系回路の動作を説明するための第２の動作波形図である。
【図１６】実施の形態２において行選択系回路／コマンド発生系回路１６に代えて用いられる行選択系回路／コマンド発生系回路２１６の構成を示すブロック図である。
【図１７】図１６のリフレッシュコントロール回路２５０の構成を示す回路図である。
【図１８】図１６における１サイクル遅延回路２５４の構成を示す回路図である。
【図１９】実施の形態２におけるロウ系信号の説明をするための動作波形図である。
【図２０】実施の形態２におけるロウ系信号の説明をするための第２の動作波形図である。
【図２１】実施の形態３において用いられるＤＲＡＭコアＭＣＲａの構成を示したブロック図である。
【図２２】図２１における行選択系回路／コマンド発生系回路３１６の構成を示したブロック図である。
【図２３】２バンク構成にした場合の行選択系回路／コマンド発生系回路の他の例を示したブロック図である。
【図２４】実施の形態４において用いられる同期型インターフェイスを説明するための回路図である。
【図２５】実施の形態４において外部ロウアドレスをクロック信号に同期して入力するための入力バッファ／ラッチ回路５５２の構成を示すブロック図である。
【図２６】実施の形態５において用いられる行選択系回路／コマンド発生系回路６００の構成を示すブロック図である。
【図２７】図２６における入力バッファ／ラッチ回路６０４の構成を示す回路図である。
【図２８】図２７における入力バッファ＆ラッチ回路６１２とラッチ回路６１４の構成例を示す回路図である。
【図２９】図２７におけるＡＴＤ回路６１６の構成例を示す回路図である。
【図３０】図２６におけるロウ系タイミング制御回路６０６の構成を示す回路図である。
【図３１】行選択系回路／コマンド発生系回路６００の動作を説明するための動作波形図である。
【図３２】実施の形態６において用いられる入力バッファ／ラッチ回路７００の構成を示す回路図である。
【図３３】入力バッファ／ラッチ回路７００の動作を簡単に説明するための動作波形図である。
【図３４】従来のシステムＬＳＩに内蔵されるＤＲＡＭの回路ブロックの構成を概略的に示す図である。
【発明を実施するための形態】
【００４４】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４５】
［実施の形態１］
図１は、本発明のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。
【００４６】
図１を参照して、システムＬＳＩ１は、外部ピン端子群ＬＰＧＡに結合され、指令された処理を実行する大規模ロジックＬＧと、大規模ロジックＬＧと外部ピン端子群ＡＰＧとの間に結合され、アナログ信号についての処理を行なうアナログコアＡＣＲと、大規模ロジックＬＧに内部配線を介して結合され、この大規模ロジックＬＧが必要とするデータを格納するＤＲＡＭコアＭＣＲと、テストモード時に大規模ロジックＬＧとＤＲＡＭとを切離し、テストピン端子群ＴＰＧを介してＤＲＡＭコアＭＣＲに対するテスト動作を行なうためのテストインターフェイス回路ＴＩＣを含む。ＤＲＡＭコアＭＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを受ける。
【００４７】
アナログコアＡＣＲは、内部のクロック信号を発生する位相同期回路（ＰＬＬ）、外部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換器、および大規模ロジックＬＧから与えられるデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器を含む。
【００４８】
ＤＲＡＭコアＭＣＲは、非同期の汎用ＳＲＡＭと同様なメモリコントロールが簡素化されたＤＲＡＭであり、大規模ロジックＬＧからコマンドを受けてデータの取込および出力を実行する。
【００４９】
図２は、図１におけるＤＲＡＭコアＭＣＲの構成を示した概略ブロック図である。
図２を参照して、ＤＲＡＭコアＭＣＲは、データを記憶するメモリアレイＭＢと、大規模ロジックＬＧから与えられるたとえば１３ビットの外部アドレスＡ０〜Ａ１２および大規模ロジックＬＧから与えられる外部制御信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎに応じて各種動作を指定する内部制御信号を生成し、ロウプリデコード信号等の行系の制御信号を出力する行選択系回路／コマンド発生系回路１６と、外部アドレスＡ０〜Ａ１２を受けて列系の選択制御信号を発生する列選択系回路１４と、大規模ロジックＬＧとメモリアレイとの間のデータ授受を行なうデータ入出力制御回路２０とを含む。
【００５０】
データ入出力制御回路２０は、大規模ロジックＬＧとの間で１２８ビットのデータ信号ＤＱを授受する。データ入出力制御回路２０は、読出時には、出力イネーブル信号ＯＥに応じてメモリアレイから読出されたデータを出力する。
【００５１】
メモリアレイＭＢは、複数のメモリアレイＭＡ０〜ＭＡｎと、メモリアレイＭＡ０〜ＭＡｎの間に配設されるセンスアンプ帯ＳＢ１〜ＳＢｎと、メモリアレイＭＡ０およびＭＡｎの外側に配置されるセンスアンプ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイＭＡ０〜ＭＡｎの各々は、サブワードドライバ帯ＳＷＤＢにより複数のサブメモリアレイＳＭＡに分割される。
【００５２】
メモリアレイＭＡ０〜ＭＡｎの各々において、サブワードドライバ帯ＳＷＤＢにより分割されるサブメモリアレイＳＭＡに共通にメインワード線ＭＷＬが配設される。メインワード線ＭＷＬは、対応のメモリアレイの各サブメモリアレイＳＭＡの所定数のサブワード線に対応してそれぞれ配置される。メインワード線ＭＷＬおよびセンスアンプ帯上に配置される所定数のサブデコード線ＳＤＬが、サブワードドライバ帯ＳＷＤＢ内のサブワードドライバに入力されて、一本のサブワード線が選択される。
【００５３】
センスアンプ帯ＳＢ１〜ＳＢｎの各々は、隣接メモリアレイにより共有される。メモリアレイＭＡ０〜ＭＡｎに対応してメインワード線およびサブワード線をロウアドレス信号に従って選択するロウデコーダが配置され、またロウデコーダと整列してコラムアドレス信号に従ってメモリアレイから列を選択するための列選択信号を列選択線ＣＳＬ上に伝達するコラムデコーダが配置される。
【００５４】
列選択線ＣＳＬはセンスアンプ帯に配設され、選択時に所定数のセンスアンプ回路を内部データ線対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰは、所定数がメモリアレイＭＡ０ないしＭＡｎをわたって延在して配設され、ローカルデータ線を介して選択されたセンスアンプ回路と結合される。
【００５５】
図３４に示した従来のＤＲＡＭブロックと比べて、サブメモリアレイＳＭＡの大きさを小さくしメモリアレイＭＢをより多数に分割することにより、ワード線、ビット線の長さが短くなっているため、行選択およびセンスアンプによるセンス動作が高速化される。
【００５６】
内部データ線対ＧＩＯＰは、１２８ビットから５１２ビット分設けられ、プリアンプおよびライトドライバを含むデータバス帯ＤＰＢに結合される。このデータバス帯ＤＰＢにおいては、内部データ線対ＧＩＯＰそれぞれに対応してプリアンプおよびライトドライバが配置される。内部データ線対ＧＩＯＰは、書込データおよび読出データ両者を伝達する伝達線対であってもよく、また読出データを伝達するバス線対および書込データを伝達する書込データ線対が別々に内部データバス線対として設けられてもよい。
【００５７】
行選択系回路／コマンド発生系回路１６に与えられる外部制御信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎは、図３４で外部制御信号の組み合わせで与えられていたデータ読出を指示するリードコマンド、データ書込を指示するライトコマンドに対応する。外部制御信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎに応じて、行選択系回路／コマンド発生系回路１６は、所定の内部コマンド信号を発生する。
【００５８】
行選択系回路／コマンド発生系回路１６は、さらに、外部アドレスビットＡ０〜Ａ１２をロウアドレスとして取込み、内部ロウアドレス信号を生成する。
【００５９】
列選択系回路１４は、外部アドレスＡ０〜Ａ１２を受けてコラムアドレスを取込み保持し、出力するコラムアドレス入力回路２２と、コラムアドレスを受けてプリデコードするコラムプリデコーダ２４とを含む。
【００６０】
コラムアドレス入力回路２２は、内部リードコマンドまたは内部ライトコマンドが与えられると、行選択系回路／コマンド発生系回路１６の制御の下に、たとえば外部アドレスビットＡ０〜Ａ１２のうちアドレスビットＡ０〜Ａ４の下位の部分を取込み、内部コラムアドレス信号を生成する。このコラムアドレス入力回路２２も、アドレスバッファおよびアドレスラッチを含む。
【００６１】
コラムアドレス入力回路２２からの内部コラムアドレス信号は、コラムプリデコーダ２４へ与えられる。
【００６２】
行選択系回路は、与えられた内部ロウアドレス信号をプリデコードして、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与える。コラムプリデコーダ２４は、コラムアドレス入力回路２２からの内部コラムアドレス信号をプリデコードし、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与える。
【００６３】
コマンド発生系回路は、リードコマンドまたはライトコマンドを受けると、データ入出力制御回路２０およびデータバス帯ＤＰＢに含まれるプリアンプおよびライトドライバの動作の制御を行なうための内部制御信号を生成する。
【００６４】
ＤＲＡＭ回路ブロックは、さらに、内部電圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬおよびＶＣＰを発生する内部電圧発生回路と、所定の間隔でリフレッシュ要求信号ＦＡＹを活性化するセルフリフレッシュタイマを含むブロックＰＨＫを含む。ＤＲＡＭコアに電源が投入されたときにパワーオンリセットによってリセットされた後、セルフリフレッシュタイマが自動的にリフレッシュ要求信号ＦＡＹの活性化を開始するように構成してもよい。また、電源投入後にＤＲＡＭコアの外部から図示しない制御信号に応じて行選択系回路／コマンド発生系回路１６にコマンドを与え、発生される内部コマンドＣＯＭによってセルフリフレッシュタイマがリフレッシュ要求信号ＦＡＹの活性化を開始するように構成してもよい。
【００６５】
内部電圧ＶＰＰは、選択サブワード線ＳＷＬ上に伝達される電圧であり、通常、動作電源電圧よりも高い電圧レベルである。電圧ＶＣＣＳは、センスアンプ帯ＳＢ０〜ＳＢｎ＋１に含まれるセンスアンプ回路の動作電源電圧であり、図示しない内部降圧回路により生成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダおよびコラムデコーダ、データバス帯ＤＰＢに含まれるプリアンプおよびライトドライバなどの周辺回路へ与えられる動作電源電圧であり、図示していない内部降圧回路により生成される。電圧ＶＢＬは、ビット線プリチャージ電圧である。電圧ＶＣＰは、メモリセルのセルプレートへ与えられるセルプレート電圧であり、メモリセルデータのＨレベルの電圧およびＬレベルの電圧の中間レベルである。これらの電圧ＶＢＬおよびＶＣＰは、通常は、アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／２の中間電圧である。
【００６６】
ブロックＰＨＫのセルフリフレッシュタイマは、セルフリフレッシュモードに入ると活性化され、最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイＭＡ０〜ＭＡｎのすべての行のリフレッシュが１回完了するように、所定の間隔で、リフレッシュ要求信号ＦＡＹを発行する。
【００６７】
図３は、図２におけるメモリアレイＭＢの構成を概略的に示した図である。
図３を参照して、メモリアレイＭＢにおいては、メモリセルアレイは多数のサブメモリアレイＳＭＡに分割されており、複数のサブメモリアレイＳＭＡの各々にサブワードドライバ帯ＳＷＤとセンスアンプ帯ＳＡとが配置されている。また、行方向に配置された複数のサブメモリアレイＳＭＡを横断するようにメインワード線ＭＷＬが行方向に延びており、メインワード線ＭＷＬにサブワードドライバＳＷＤを介して接続されたサブワード線ＳＷＬがサブメモリアレイＳＭＡ内を行方向に延びている。メインワード線ＭＷＬは、ロウデコーダＲＤの信号に従ってメインワードドライバＭＷＤで駆動される。
【００６８】
図４は、図３におけるサブメモリアレイＳＭＡとその周辺に配置されるサブワードドライバＳＷＤおよびセンスアンプＳＡとの接続関係を概略的に示した図である。
【００６９】
図４を参照して、サブメモリアレイＳＭＡは、行列状に配置された複数のメモリセルＭＣを有している。同一行に配置されたメモリセルＭＣのゲートには、サブワード線ＳＷＬが接続されており、このサブワード線ＳＭＬは、サブワードドライバ帯ＳＷＤの各ドライバＳＷＤａに接続されている。同一列に配置されたメモリセルＭＣは、ビット線対ＢＬおよび／ＢＬのいずれかに接続されている。このビット線対ＢＬおよび／ＢＬは、シェアードゲート信号ＳＨＲｂがゲートに入力されているＮチャネルＭＯＳトランジスタＮＴ１０、ＮＴ１１を介して、図４中の上下のいずれかのセンスアンプＳ／Ａに接続されている。
【００７０】
なお、センスアンプ帯ＳＡは、図４の横方向に延在して図２に示したセンスアンプ帯ＳＢ０〜ＳＢｍ＋１を構成している。センスアンプ帯ＳＡは、ＮチャネルＭＯＳトランジスタＮＴ１０〜ＮＴ１３を構成要素とする複数のＳ／Ａシェア回路および複数のセンスアンプＳ／Ａ以外に、ＮチャネルＭＯＳトランジスタＮＴ１５〜ＮＴ１７を構成要素とする複数のイコライズ回路を有している。このイコライズ回路は、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＢＬを印加するためのものである。
【００７１】
サブワード線ＳＷＬは、メインワード線ＭＷＬの信号とサブデコード線ＳＤＬの信号に従ってサブワードドライバＳＷＤａによって駆動される。
【００７２】
図５は、図４におけるメモリセルＭＣの構成例を示した回路図である。
図５を参照して、メモリセルＭＣは、一方端にセルプレートが接続されセルプレート電位ＶＣＰが与えられるキャパシタ３２と、キャパシタ３２の他方端とビット線ＢＬとの間に接続されゲートがサブワード線ＳＷＬに接続されたＮチャネルＭＯＳトランジスタ３４とを含む。
【００７３】
このキャパシタ３２の一方端に接続されているセルプレートＣＰは、図４に示すようにサブメモリアレイＳＭＡのほぼ全域に分布している。このセルプレートＣＰは、サブメモリアレイＳＭＡとサブワードドライバ帯ＳＷＤとの境界近傍に延在するＶＣＰ電源線ＶＣＰＬに複数個所で接続されることで、セルプレート電位ＶＣＰに固定されている。
【００７４】
以上説明したメモリアレイの構成においては、図３４で説明した従来のＤＲＡＭブロックと比べてロウアドレスアクセスおよびサイクル時間を短くするために、メモリアレイＭＡ０〜ＭＡｍの数をそれぞれのメモリアレイを小さくすることにより増やしており、さらに、メモリアレイＭＡｍの分割数を増やしてサブメモリアレイＳＭＡの大きさを従来に比べて小さくしている。したがって、携帯情報端末等に使用されている低速ＳＲＡＭの製品規格で決められた、たとえば７０ｎｓのサイクル時間に対して、ＤＲＡＭの動作が２サイクル可能なように構成されている。
【００７５】
図６は、図２における行選択系回路／コマンド発生系回路１６の構成を示すブロック図である。
【００７６】
図６を参照して、行選択系回路／コマンド発生系回路１６は、行選択制御回路４１とコマンド発生回路４０とを含む。
【００７７】
コマンド発生回路４０は、外部制御信号ｅｘＷＲＩＴＥｎおよびｅｘＲＥＡＤｎを受けて信号ｂｕｆＲＷを出力するＡＮＤ回路４２と、外部制御信号ｅｘＷＲＩＴＥｎおよびｅｘＲＥＡＤｎおよびリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに応じてロウアクティブコマンド信号ＡＣＴ０を活性化するコマンド入力バッファ／ラッチ回路４４と、ロウアクティブコマンド信号ＡＣＴ０およびワード線駆動タイミング信号ＲＸＴに応じて内部コマンド信号ＡＣＴ、ＰＲＥ、ｉｎｔＷＲＩＴＥ、ｉｎｔＲＥＡＤを出力する内部コマンド発生回路４６とを含む。
【００７８】
行選択制御回路４１は、８個のメモリアレイＭＡ０〜ＭＡ７に対応して設けられる。メモリアレイＭＡ０〜ＭＡ７それぞれにおいて、５１２本のワード線（サブワード線）が配置される。
【００７９】
行選択制御回路４１は、ロウアドレスイネーブル信号ＲＡＤＥの活性化に応答して外部から与えられる１２ビットのロウアドレスビットＲＡ＜１１：０＞を取込みラッチする入力バッファ／ラッチ回路５２と、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの非活性化に応答してそのカウント値をインクリメントするリフレッシュカウンタ５４と、リフレッシュ活性化信号ＲＥＦに従って入力バッファ／ラッチ回路５２およびリフレッシュカウンタ５４の出力ビットを選択するセレクタ５６と、セレクタ５６からの１２ビットのロウアドレスのうち、上位３ビットの内部ロウアドレスＲＡＦ＜１１：９＞をデコードしてメモリアレイを特定するブロック選択信号ＢＳ＜７：０＞を生成するブロックデコード回路６０と、セレクタ５６からの下位９ビットのロウアドレスＲＡＦ＜８：０＞をプリデコードするロウプリデコード回路６２とを含む。
【００８０】
リフレッシュ活性化信号ＲＥＦ＿ＲＡＳは、セルフリフレッシュ要求信号に応答して所定期間活性状態となり、その間選択されたサブメモリアレイＳＭＡにおいてリフレッシュ行の選択およびメモリセルデータのリフレッシュが実行される。
【００８１】
セレクタ５６は、このリフレッシュ活性化信号ＲＥＦの活性化時リフレッシュカウンタ５４の出力ビットＱＡ＜１１：０＞を選択し、リフレッシュ活性化信号ＲＥＦの非活性化時、入力バッファ／ラッチ回路５２の出力ビットを選択する。
【００８２】
リフレッシュカウンタ５４は、リフレッシュ時には、アドレスビットＱＡ＜１１：０＞の範囲でアドレスを１ずつ増加させる。
【００８３】
ブロックデコード回路６０およびロウプリデコード回路６２は、メモリマットのメモリアレイＭＡ０〜ＭＡ７に共通に設けられてもよく、またメモリアレイＭＡ０〜ＭＡ７にそれぞれに対応して設けられてもよい。
【００８４】
ロウプリデコード回路６２が、メモリアレイそれぞれに対応して設けられる場合には、ブロックデコード回路６０からのブロック選択信号ＢＳ＜７：０＞に従って、ロウプリデコード回路６２が、選択的に活性化され、選択された（指定された）メモリアレイに対して設けられたロウプリデコード回路６２がプリデコード動作を実行する。
【００８５】
行選択制御回路４１は、さらに、セルフリフレッシュタイマから発行されるリフレッシュ要求信号ＦＡＹ、ノーマル動作信号ＡＣＴ＿ＲＡＳ、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳに応じてリフレッシュ活性化信号ＲＥＦを出力するリフレッシュコントロール回路５０と、リフレッシュ活性化信号ＲＥＦが活性化するとロウ系制御タイミング信号を所定のシーケンスで発生するロウ系リフレッシュタイミング制御回路５８と、ロウアクティブコマンド信号ＡＣＴに応じてロウ系制御タイミング信号を所定のシーケンスで発生するロウ系タイミング制御回路４８とを含む。
【００８６】
リフレッシュコントロール回路５０は、リフレッシュ要求信号ＦＡＹが与えられると、後に説明するようにリフレッシュ活性化信号ＲＥＦを活性化する。ロウ系リフレッシュタイミング制御回路５８がこのリフレッシュ活性化信号ＲＥＦに従って所定のシーケンスで各制御信号を発生したの後、ロウ系リフレッシュタイミング制御回路５８は、センスアンプ活性化信号ＳＯが活性化されてから所定期間経過後にリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを非活性化状態に駆動する。これらの一連の動作により、１つのセルフリフレッシュ動作が完了する。リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化状態となると、リフレッシュカウンタ５４がリフレッシュアドレスＱＡ＜１１：０＞を１だけ増加させる。
【００８７】
図７は、図６に示したコマンド入力バッファ／ラッチ回路４４の構成を示す回路図である。
【００８８】
図７を参照して、コマンド入力バッファ／ラッチ回路４４は、内部プリチャージコマンド信号ＰＲＥを受けて反転するインバータ７２と、外部ライトコマンド信号ｅｘＷＲＩＴＥｎがＬレベルになるとセットされ、インバータ７２の出力がＬレベルになるとリセットされるラッチ回路７４と、ラッチ回路７４の反転出力／Ｑとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳとを受けるＯＲ回路７６と、ＯＲ回路７６の出力を受けてその変化に応じてパルスを発生するパルス発生回路７８とを含む。
【００８９】
コマンド入力バッファ／ラッチ回路４４は、さらに、内部プリチャージコマンド信号ＰＲＥを受けて反転するインバータ８２と、外部リードコマンド信号ｅｘＲＥＡＤｎがＬレベルになったときにセットされインバータ８２の出力がＬレベルになったときにリセットされるラッチ回路８４と、ラッチ回路８４の反転出力／Ｑとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳとを受けるＯＲ回路８６と、ＯＲ回路８６の出力に応じてパルス信号を発生するパルス発生回路８８と、パルス発生回路７８、８８の出力を受けるＯＲ回路９０とを含む。ＯＲ回路９０はロウアクティブコマンド信号ＡＣＴ０を出力する。
【００９０】
図８は、図７に示したパルス発生回路７８の構成を示す回路図である。パルス発生回路７８は、K.Dosaka et al., "A 90-MHz 16-Mb System Integrated Memory with Direct Interface to CPU" IEICE TRANS ELECTRON VOL.E79-C, pp948-955, NO.7 JULY 1996.に記載されている。
【００９１】
図７、図８を参照して、パルス発生回路７８は、入力信号ＩＮを受けて反転するインバータ９１と、インバータ９１の出力と電源電位とを入力に受けるＮＡＮＤ回路９２と、ＮＡＮＤ回路９２の出力を受けて反転するインバータ９４と、一方の入力同士が交差結合されたＮＡＮＤ回路９６，９８と、ＮＡＮＤ回路９８の出力を受けて反転するインバータ１００とを含む。インバータ９４の出力はＮＡＮＤ回路８６の他方の入力に与えられる。
【００９２】
パルス発生回路７８は、さらに、インバータ９１の出力とインバータ１００の出力とを入力に受けるＮＡＮＤ回路１０２と、ＮＡＮＤ回路１０２の出力を受けて反転するインバータ１０４と、電源ノードと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ１０８およびＮチャネルＭＯＳトランジスタ１０６と、ＰチャネルＭＯＳトランジスタ１０８とＮチャネルＭＯＳトランジスタ１０６の接続ノードの電位を受けて反転し出力信号ＯＵＴを出力するインバータ１１０とを含む。インバータ１０４の出力はＮチャネルＭＯＳトランジスタ１０６のゲートに与えられる。また、ＰチャネルＭＯＳトランジスタ１０８とＮチャネルＭＯＳトランジスタ１０６の接続ノードの電位はＮＡＮＤ回路９８の他方の入力に与えられる。
【００９３】
パルス発生回路７８は、さらに、出力信号ＯＵＴを受けて遅延する遅延回路１１２と、遅延回路１１２の出力を受けて反転しＰチャネルＭＯＳトランジスタ１０８のゲートに与えるインバータ１１４とを含む。
【００９４】
なお、図７のパルス発生回路８８は、パルス発生回路７８と同様な構成を有しており説明は繰返さない。
【００９５】
図９は、図８に示したパルス発生回路７８の動作を説明するための動作波形図である。
図８、図９を参照して、時刻ｔ１において入力信号ＩＮがＨレベルからＬレベルに立下がると、その立下がりエッジに応じてＮＡＮＤ回路９６，９８で構成されるラッチ回路がセットされ応じてＮチャネルＭＯＳトランジスタ１０６が導通し出力信号ＯＵＴが変化する。そして、遅延回路１１２による遅延後の時刻ｔ２においてはＰチャネルＭＯＳトランジスタ１０８が非導通状態となり、ＮＡＮＤ回路９６，９８で構成されるラッチ回路がリセットされ応じて出力信号ＯＵＴが再び変化しパルス信号が発生する。
【００９６】
時刻ｔ３における入力信号ＩＮの立上がりにおいてはパルス発生回路７８は出力信号ＯＵＴを変化させることはない。
【００９７】
図１０は、図６におけるリフレッシュコントロール回路５０の構成を示す回路図である。
【００９８】
図１０を参照して、リフレッシュコントロール回路５０は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを受けて反転するインバータ１２２と、リフレッシュ要求信号ＦＡＹの活性化に応じてセットされインバータ１２２の出力に応じてリセットされるラッチ回路１２４と、ラッチ回路１２４の反転出力／Ｑとノーマル動作信号ＡＣＴ＿ＲＡＳとを受けるＯＲ回路１２６と、ＯＲ回路１２６の出力を受けパルス信号を発生するパルス発生回路１２８とを含む。パルス発生回路１２８の出力は内部リフレッシュコマンド信号ＲＥＦである。
【００９９】
図１１は、図６における入力バッファ／ラッチ回路５２の構成を示す回路図である。
図１１を参照して、入力バッファ／ラッチ回路５２は、信号ｂｕｆＲＷを受けて反転するインバータ１２２と、インバータ１２２の出力および信号ｂｕｆＲＷに応じて活性化して内部ロウアドレス信号ＲＡ＜１１：０＞を伝達するトランスミッションゲート１２４とを含む。
【０１００】
入力バッファ／ラッチ回路５２は、さらに、トランスミッションゲート１２４によって伝達された外部ロウアドレス信号ＲＡ＜１１：０＞をラッチするためのラッチを構成するインバータ１２６，１２８と、ロウアドレスイネーブル信号ＲＡＤＥを受けて反転するインバータ１３０と、インバータ１３０およびロウアドレスイネーブル信号ＲＡＤＥに応じて活性化しインバータ１２６の出力を伝達するトランスミッションゲート１３２とを含む。
【０１０１】
入力バッファ／ラッチ回路５２は、さらに、トランスミッションゲート１３２によって伝達されたインバータ１２６の出力を保持するラッチ回路を構成するインバータ１３４および１３６とを含む。インバータ１３４の出力は内部ロウアドレス信号ｉｎＲＡ＜１１：０＞となる。
【０１０２】
なお、図１１の回路図では、１ビットに対応する構成を代表的に示したが外部ロウアドレス信号ＲＡ＜１１：０＞のビット数に対応して並列的に同様な構成の回路が設けられている。
【０１０３】
図１２は、実施の形態１におけるロウ系回路の動作を説明するための読出時における第１の動作波形図である。
【０１０４】
図６、図１２を参照して、通常の動作においては、図２の内部電位発生回路／セルフリフレッシュタイマブロックＰＨＫに含まれるセルフリフレッシュタイマは常に動作しており、リフレッシュ周期ごとにリフレッシュ要求信号ＦＡＹが発行されている。
【０１０５】
時刻ｔ１において外部アドレス信号ｅｘＡＤＲが入力されさらに時刻ｔ２において外部リードコマンド信号ｅｘＲＥＡＤｎが入力されている場合には内部コマンド発生回路４６に応じてロウアクティブコマンド信号ＡＣＴが時刻ｔ３において活性化され同時にノーマル動作信号ＡＣＴ＿ＲＡＳが活性化する。
【０１０６】
時刻ｔ４においてリフレッシュ要求信号が入力された場合であっても、ノーマル動作信号ＡＣＴ＿ＲＡＳが活性化されているときには、リフレッシュコントロール回路５０は、リフレッシュ要求信号が入力されたことを保持しているが、内部リフレッシュコマンド信号ＲＥＦは活性化しない。
【０１０７】
ロウ系タイミング制御回路４８はロウアクティブコマンド信号ＡＣＴに応じて所定のタイミングで内部リードコマンド信号ｉｎｔＲＥＡＤを活性化し、内部プリチャージコマンド信号ＰＲＥを活性化する。そしてメモリアレイからは内部データｉｎｔＤが時刻ｔ５において出力される。
【０１０８】
時刻ｔ６においてノーマル動作信号ＡＣＴ＿ＲＡＳの立下がりに応じてリフレッシュコントロール回路はリフレッシュ要求信号ＦＡＹによってセットされていたラッチの情報に応じて内部リフレッシュコマンド信号ＲＥＦを活性化させる。そしてロウ系リフレッシュタイミング制御回路５８はリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを所定の時間だけ活性化されリフレッシュサイクルを生成する。
【０１０９】
また、外部アドレス信号ｅｘＡＤＲが入力された時刻ｔ１から所定のアドレスアクセス時間ｔＡＡだけ経過した後の時刻ｔ７において出力イネーブル信号ＯＥが活性化されデータ信号ＤＱとして有効なデータが出力される。
【０１１０】
内部コマンド信号ＡＣＴが出力されてからメモリアレイよりデータの読出が完了するまでのノーマル動作信号ＡＣＴ＿ＲＡＳの活性化時間を通常読出サイクル時間と呼ぶことにする。また、内部リフレッシュコマンド信号ＲＥＦが出力されてからメモリアレイの内部リフレッシュコマンド信号に対応する部分のリフレッシュが完了するまでのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳの活性化時間をリフレッシュサイクル時間と呼ぶことにする。すると、半導体記憶装置がリードコマンドを受けてから次のリードやライト等のアクセスコマンドを受けることができる基本サイクル時間は、通常読出サイクル時間とリフレッシュサイクル時間との合計時間以上になっている。
【０１１１】
図１３は、ロウ系回路の動作を説明するための読出時の第２の動作波形図である。
図６、図１３を参照して、外部リードコマンド信号ｅｘＲＥＡＤｎに先立ってリフレッシュ要求信号ＦＡＹが入力されると、リフレッシュコントロール回路５０はノーマル動作信号ＡＣＴ＿ＲＡＳが非活性化状態にあることを確認し内部リフレッシュコマンド信号ＲＥＦを出力する。そして、ロウ系リフレッシュタイミング制御回路５８はリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを所定の時間活性化してリフレッシュサイクルに入り、リフレッシュカウンタで生成されている内部アドレスＱＡ＜１１：０＞で選択される行すなわち、ブロック選択信号ＢＳ＜１５：０＞で選択されるメモリアレイ内のロウプリデコード信号Ｘ＜１９：０＞で選択されるページに対してリフレッシュ動作に入る。
【０１１２】
時刻ｔ２において外部アドレス信号ｅｘＡＤＲが入力され、時刻ｔ３において外部リードコマンド信号ｅｘＲＥＡＤｎが入力されても、コマンド入力バッファ／ラッチ回路４４はリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが活性化状態にあるためロウアクティブコマンド信号ＡＣＴ０を活性化しない。
【０１１３】
そして、時刻ｔ４においてリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化状態になると、応じてコマンド入力バッファ／ラッチ回路４４はロウアクティブコマンド信号ＡＣＴ０を活性化し、内部コマンド発生回路４６が応じてロウアクティブコマンド信号ＡＣＴを発生する。そして、ロウ系タイミング制御回路４８は所定の期間ノーマル動作信号ＡＣＴ＿ＲＡＳを活性化する。この動作に並行して、内部コマンド発生回路４６は、ロウアクティブコマンド信号ＡＣＴを発行した後所定のタイミングで内部リードコマンド信号ｉｎｔＲＥＡＤおよび内部プリチャージコマンド信号ＰＲＥを順次活性化する。そして時刻ｔ５において内部データｉｎｔＤがメモリマットから読出される。
【０１１４】
そして、時刻ｔ２からアドレスアクセス時間ｔＡＡ後である時刻ｔ６において出力イネーブル信号ＯＥの活性化に応じてデータ信号ＤＱとして有効なデータが出力される。
【０１１５】
図１４は、書込時におけるロウ系信号を説明するための第１の動作波形図である。
図６、図１４を参照して、書込時には時刻ｔ１にまず外部入力データがデータ信号ＤＱとして与えられ、ライトデータとして内部データｉｎｔＤが保持される。そして、時刻ｔ２において外部アドレス信号ｅｘｔＡＤＲが入力され、続いて時刻ｔ３において外部ライトコマンド信号ｅｘＷＲＩＴＥｎが入力される。すると、時刻ｔ４においてコマンド入力バッファ／ラッチ回路および内部コマンド発生回路４６によってロウアクティブコマンド信号ＡＣＴが発行されノーマル動作信号ＡＣＴ＿ＲＡＳが活性化される。そして、所定のタイミングにおいて内部ライトコマンド信号ｉｎｔＷＲＩＴＥおよび内部プリチャージコマンド信号ＰＲＥが発生される。
【０１１６】
ノーマル動作信号ＡＣＴ＿ＲＡＳが活性化されている期間中である時刻ｔ５においてリフレッシュ要求信号ＦＡＹが入力された場合であっても、リフレッシュコントロール回路５０は、直ちに内部リフレッシュコマンド信号ＲＥＦを活性化させずに時刻ｔ６のノーマル動作信号の非活性化を待ってから内部リフレッシュコマンド信号ＲＥＦを活性化させる。そして、ロウ系リフレッシュタイミング制御回路５８においてリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが所定の期間活性化されその間にメモリアレイでのリフレッシュが行なわれる。
【０１１７】
図１５は、書込時におけるロウ系回路の動作を説明するための第２の動作波形図である。
【０１１８】
図６、図１５を参照して、時刻ｔ１においてリフレッシュ要求信号ＦＡＹに応じてリフレッシュ動作が開始された後に時刻ｔ２、ｔ３においてそれぞれ外部アドレス信号ｅｘＡＤＲ、外部ライトコマンド信号ｅｘＷＲＩＴＥｎがそれぞれ入力された場合には、コマンド入力バッファ／ラッチ回路４４は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの非活性化後にロウアクティブコマンド信号ＡＣＴを発生させるように動作する。
【０１１９】
外部ロウアドレスＲＡ＜１１：０＞は、外部リードコマンド信号ｅｘＲＥＡＦｎあるいは外部ライトコマンド信号ｅｘＷＲＩＴＥｎに同期してラッチされた後ロウアドレスイネーブル信号ＲＡＤＥに同期してブロックデコード回路６０あるいはロウプリデコード回路６２に送られる。
【０１２０】
したがって、時刻ｔ４〜ｔ５において内部データｉｎｔＤとして保持されている外部から入力されてきたライトデータがメモリアレイに対して書込まれる。
【０１２１】
以上説明したように、リードサイクルにおいて、内部でのリード動作が最初の第１のサイクルに行なわれても、あるいはリフレッシュサイクルが経過した後の第２のサイクルで行なわれても、アドレスアクセス時間ｔＡＡ時間後に出力イネーブル信号ＯＥを活性化させて出力データを有効にする。このため、第１のサイクルでリード動作が行なわれた場合には内部データバス上にリードデータを保持しておく。したがって、リードデータが出力されるタイミングはスペック上のアドレスアクセス時間ｔＡＡで規定される。
【０１２２】
一方、ライトサイクルにおいて第２のサイクルでライト動作が行なわれる場合には、ラッチされた外部入力データは、内部ライトコマンド信号ｉｎｔＷＲＩＴＥが発行されるまで保持される。
【０１２３】
その後内部コマンド発生回路４６においてロウアクティブコマンド信号ＡＣＴが活性化されそしてロウ系タイミング制御回路４８に入ると各種のロウ系制御信号が生成される。その中のワード線駆動マスタ信号ＲＸＴが生成されると、内部コマンド発生回路４６において外部コマンドに従って内部リードコマンド信号ｉｎｔＲＥＡＤあるいは内部ライトコマンド信号ｉｎｔＷＲＩＴＥが発生され、さらに、内部プリチャージコマンド信号ＰＲＥが所定の遅延時間後に発生される。
【０１２４】
つまり、低速ＳＲＡＭの製品スペックで決められたサイクル時間内に２サイクルのメモリアレイへのアクセス動作が可能なようにＤＲＡＭのサブメモリアレイの分割を増やしてサイクル時間を短くする。そして、メモリアクセス要求が先に来ている間にリフレッシュ要求が来た場合には、リフレッシュ要求に対する動作をリードまたはライト動作の終了まで待ってから実行する。逆にリフレッシュ最中にメモリアクセス要求が来た場合には、リフレッシュ終了後にメモリアクセス動作を行なう。したがって、ＤＲＡＭコアの外から見ると、低速ＳＲＡＭと同様な簡易な制御で動作可能なインターフェイスを提供することができる。
【０１２５】
［実施の形態２］
図１６は、実施の形態２において行選択系回路／コマンド発生系回路１６に代えて用いられる行選択系回路／コマンド発生系回路２１６の構成を示すブロック図である。
【０１２６】
図１６を参照して、行選択系回路／コマンド発生系回路２１６は、コマンド発生回路２４０と行選択制御回路２４１とを含む。
【０１２７】
コマンド発生回路２４０は、図６に示したコマンド発生回路４０の構成においてコマンド入力バッファ／ラッチ回路４４に代えてコマンド入力バッファ／ラッチ回路２４４を含み、さらに、遅延回路２５１を含む点がコマンド発生回路４０と異なっている。他の構成はコマンド発生回路４０と同様であり説明は繰返さない。遅延回路２５１は、リフレッシュサイクルの１サイクル分に相当する遅延時間だけ入力信号を遅延してロウアクティブ遅延信号ＡＣＴＤを出力する１サイクル遅延回路２５４と、ロウアクティブコマンド信号ＡＣＴによってセットされ、ロウアクティブ遅延信号ＡＣＴＤによってリセットされ遅延期間表示信号ＡＣＴ＿ＡＣＴＤを出力するラッチ回路２５２を含む。
【０１２８】
コマンド入力バッファ／ラッチ回路２４４は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの状態にかかわらずロウアクティブコマンド信号ＡＣＴ０を内部コマンド発生回路に伝達する点が異なっている。
【０１２９】
行選択制御回路２４１は、図６における行選択制御回路４１の構成において、リフレッシュコントロール回路５０に代えてリフレッシュコントロール回路２５０を含む点が行選択制御回路４１と異なっている。他の構成は行選択制御回路４１と同様であり説明は繰返さない。
【０１３０】
図１７は、図１６のリフレッシュコントロール回路２５０の構成を示す回路図である。
図１７を参照して、リフレッシュコントロール回路２５０は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを受けて反転するインバータ２６２と、リフレッシュ要求信号ＦＡＹに応じてセットされインバータ２６２の出力に応じてリセットされるラッチ回路２６４と、ラッチ回路２６４の反転出力／Ｑ、遅延期間表示信号ＡＣＴ＿ＡＣＴＤおよびノーマル動作信号ＡＣＴ＿ＲＡＳを受けるＯＲ回路２６６と、ＯＲ回路２６６の出力を受けてパルスを発生するパルス発生回路２６８とを含む。パルス発生回路２６８は内部リフレッシュコマンド信号ＲＥＦを出力する。
【０１３１】
図１８は、図１６における１サイクル遅延回路２５４の構成を示す回路図である。
図１８を参照して、１サイクル遅延回路２５４は、ロウアクティブコマンド信号ＡＣＴを受けて所定時間遅延させる直列に接続された遅延部２５４＃１〜２５４＃ｎを含む。遅延部２５４＃ｎは、ロウアクティブ遅延信号ＡＣＴＤを出力する。
【０１３２】
遅延部２５４＃１は、ロウアクティブコマンド信号ＡＣＴを受けて反転するインバータ２７２と、インバータ２７２の出力ノードと電源ノードとの間に結合されるキャパシタ２７４と、インバータ２７２の出力ノードと接地ノードとの間に結合されるキャパシタ２７６と、インバータ２７２の出力を受けて反転して出力するインバータ２７８とを含む。遅延部２５４＃２〜２５４＃ｎは遅延部２５４＃１と同様な構成を有するため説明は繰返さない。
【０１３３】
遅延部２５４＃１〜２５４＃ｎの直列に接続される個数は、リードコマンドあるいはライトコマンドが入ったときにフレッシュ活性化期間に相当する第１のサイクル時間分だけ遅延させるように調整され、１サイクル遅延回路２５４は、ロウアクティブ遅延信号ＡＣＴＤを発生する。
【０１３４】
図１９は、実施の形態２におけるロウ系信号の説明をするための動作波形図である。
図１６、図１９を参照して、時刻ｔ１においてリフレッシュ要求信号がリードサイクルあるいはライトサイクルに入る前に発行された場合、リフレッシュ要求信号ＦＡＹに応じて内部リフレッシュコマンド信号ＲＥＦが活性化され、さらにリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが活性化される。
【０１３５】
時刻ｔ２、ｔ３において、それぞれ外部アドレス信号ｅｘＡＤＲおよび外部リードコマンド信号ｅｘＲＥＡＤｎが入力される。入力された外部リードコマンド信号ｅｘＲＥＡＤｎに応じて発生されたロウアクティブコマンド信号ＡＣＴは、チップ内部がリフレッシュ動作中であるなしにかかわらず、１サイクル遅延回路２５４によって第１のサイクル時間分だけ遅延されてロウアクティブ遅延信号ＡＣＴＤとしてロウ系タイミング制御回路４８に伝達される。遅延期間である間はラッチ回路２５２によって遅延期間表示信号ＡＣＴ＿ＡＣＴＤが活性化されている。したがって、この遅延されている期間の間にリフレッシュ要求信号ＦＡＹに応じたリフレッシュサイクルを終了させることができる。
【０１３６】
時刻ｔ４において１サイクル時間分遅延されたロウアクティブ遅延信号ＡＣＴＤが活性化されるとロウ系タイミング制御回路４８がノーマル動作信号ＡＣＴ＿ＲＡＳを活性化しさらにワード線駆動マスタ信号ＲＸＴに応じてその後内部リードコマンド信号ｉｎｔＲＥＡＤおよび内部プリチャージコマンド信号ＰＲＥが所定のタイミングで順次活性化される。そして、時刻ｔ５においてメモリアレイからデータが読出され、その後データ信号ＤＱとして有効なデータが出力される。
【０１３７】
図２０は、実施の形態２におけるロウ系信号の説明をするための第２の動作波形図である。
【０１３８】
図１６、図２０を参照して、遅延期間表示信号ＡＣＴ＿ＡＣＴＤまたはノーマル動作信号ＡＣＴ＿ＲＡＳが活性化されている場合にリフレッシュ要求信号ＦＡＹが入力された場合について述べる。
【０１３９】
時刻ｔ１において外部アドレス信号ｅｘＡＤＲが入力され、時刻ｔ２において外部リードコマンド信号ｅｘＲＥＡＤｎが入力されると、図１９で示した場合と同様にロウアクティブコマンド信号ＡＣＴが所定の時間だけ遅延されたロウアクティブ遅延信号ＡＣＴＤが発生され応じてノーマル動作信号ＡＣＴ＿ＲＡＳが活性化されて時刻ｔ４〜ｔ６の間に読出動作が行なわれる。
【０１４０】
そして、時刻ｔ６においてノーマル動作信号ＡＣＴ＿ＲＡＳが立下がるとリフレッシュコントロール回路２５０は、内部リフレッシュコマンド信号ＲＥＦを活性化させてリフレッシュ動作に入る。
【０１４１】
以上説明したように、実施の形態２においてはリフレッシュ動作中に読出コマンドあるいは書込コマンドが入力された場合でも、内部のメモリアレイで読出動作または書込動作が行なわれるのは常に所定のリフレッシュ時間後であるため、リフレッシュ動作が終了してから読出または書込動作が行なわれることになる。
【０１４２】
一方、リフレッシュが行なわれていないときに読出または書込コマンドが入力された場合には、リフレッシュ要求信号ＦＡＹが入力されても読出書込のノーマル動作が終了してからリフレッシュ動作が実行される。したがって、複雑なリフレッシュのコントロール信号を与える必要がなくＳＲＡＭと同様なインターフェイスでＤＲＡＭコアを使用することができる。
【０１４３】
［実施の形態３］
図２１は、実施の形態３において用いられるＤＲＡＭコアＭＣＲａの構成を示したブロック図である。
【０１４４】
図２１を参照して、ＤＲＡＭコアＭＣＲａは、２バンク構成のＤＲＡＭコアであり、メモリアレイＭＢに代えてメモリアレイＭＢａおよびＭＢｂを含み、行選択系回路／コマンド発生系回路１６に代えて行選択系回路／コマンド発生系回路３１６を含む点が図２に示したＤＲＡＭコアＭＣＲと異なる。他の部分はＤＲＡＭコアＭＣＲと同様であり説明は繰返さない。
【０１４５】
行選択系回路／コマンド発生系回路３１６からは、ロウ系制御タイミング信号およびロウプリデコード信号が、各バンクごとに別の信号バスで伝達される。
【０１４６】
図２２は、図２１における行選択系回路／コマンド発生系回路３１６の構成を示したブロック図である。
【０１４７】
図２２を参照して、行選択系回路／コマンド発生系回路３１６は、コマンド発生回路３４０と行選択制御回路３４１とを含む。
【０１４８】
コマンド発生回路３４０は、図６に示したコマンド発生回路４０の構成においてコマンド入力バッファ／ラッチ回路４４に代えてコマンド入力バッファ／ラッチ回路３４４を含み、内部コマンド発生回路４６に代えて内部コマンド発生回路３４６を含む点がコマンド発生回路４０と異なっている。他の構成はコマンド発生回路４０と同様であり説明は繰返さない。
【０１４９】
コマンド入力バッファ／ラッチ回路３４４は、コマンド信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎが入力されたとき、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳおよび最上位外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１１＞の状態に応じてロウアクティブコマンド信号ＡＣＴ０を内部コマンド発生回路に伝達する点が異なっている。内部コマンド発生回路３４６は、ワード線駆動マスタ信号ＲＸＴ＜１：０＞の状態に応じて内部コマンド信号ＡＣＴ＜１：０＞、ＰＲＥ＜１：０＞を活性化する様に構成される点が異なっている。
【０１５０】
行選択制御回路３４１は、図６における行選択制御回路４１の構成において、リフレッシュコントロール回路５０に代えてリフレッシュコントロール回路３５０を含み、ロウ系タイミング制御回路４８に代えてロウ系タイミング制御回路３４８を含み、ロウ系リフレッシュタイミング制御回路５８に代えてロウ系リフレッシュタイミング制御回路３５８を含む点が行選択制御回路４１と異なっている。他の構成は行選択制御回路４１と同様であり説明は繰返さない。
【０１５１】
図２２では、２バンクの構成の例においてバンクアドレスは最上位のロウアドレスＲＡ＜１１＞に割付けられており、またたとえば、ロウ系制御タイミング信号は、バンク別に、ロウアクティブコマンド信号ＡＣＴ＜１：０＞、ワード線駆動マスタ信号ＲＸＴ＜１：０＞、センスアンプ活性化信号ＳＯ＜１：０＞、内部プリチャージコマンド信号ＰＲＥ＜１：０＞のようにバンクに対応してそれぞれ与えられる。
【０１５２】
リフレッシュコントロール回路３５０は、各バンクのノーマル動作信号ＡＣＴ＿ＲＡＳおよび、アドレスＱＡ＜１１＞に応じて内部リフレッシュコマンド信号ＲＥＦを発生する。また、ロウ系タイミング制御回路３４８、ロウ系リフレッシュタイミング制御回路３５８は、各バンクに対応するロウ系制御タイミング信号を出力する。
【０１５３】
実施の形態３においては、リードやライトサイクルの通常動作を行なおうとするバンクとリフレッシュ中もしくはリフレッシュしようとするバンクとが同一バンクであった場合には、実施の形態１や実施の形態２で説明したように、ＤＲＡＭコアは、通常動作またはリフレッシュ動作のいずれか一方を待機させて、その待機させた動作が第２のサイクルで行なわれるように制御を行なう。または、ＤＲＡＭコアは、第２のサイクルで行なわれる通常動作が終了してからリフレッシュ動作が行なわれるように制御を行なう。
【０１５４】
一方、通常動作でアクセスしようとするバンクとリフレッシュ中であったりこれからリフレッシュしようとするバンクとが別のバンクであった場合には、通常動作とリフレッシュ動作とを並行して第１のサイクルで行なうように制御することで実行的なリードやライトサイクル時間を短くすることができる。
【０１５５】
図２２に示す構成例においては、外部リードコマンド信号ｅｘＲＥＡＤｎまたは外部ライトコマンド信号ｅｘＷＲＩＴＥｎが入力された場合に、第１のバンクや第２のバンクがリフレッシュ中でリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ信号が活性化されており、かつ、リフレッシュカウンタの最上位のアドレスＱＡ＜１１＞とバンクアドレスとなる最上位の外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１１＞とが一致しておれば、実施の形態１の場合と同様にリフレッシュ動作が終わりリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化状態になるまで待ってから第２のサイクルが生成される。第２のサイクルでは、外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１１＞に従ってロウアクティブコマンド信号ＡＣＴ＜１＞またはＡＣＴ＜０＞を活性化してロウアクティブ動作に入り、リードやライト動作が行なわれる。
【０１５６】
最上位アドレスＱＡ＜１１＞と外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１１＞が一致していなければ、そのまま、ロウアクティブコマンド信号ＡＣＴ＜１＞またはＡＣＴ＜０＞を活性化してロウアクティブ動作に入り、リードやライト動作を行なわれる。
【０１５７】
一方、リフレッシュ要求信号ＦＡＹが入力されてきた場合において第１のバンクあるいは第２のバンクがロウアクティブ中の場合、すなわち、ノーマル動作信号ＡＣＴ＿ＲＡＳ＜０＞またはＡＣＴ＿ＲＡＳ＜１＞が活性化されていた場合には、最上位アドレスＱＡ＜１１＞で指定されるリフレッシュを行なおうとするバンクと通常動作でアクセスを行なおうとするバンクとが一致すると、実施の形態１の場合と同様にノーマル動作信号ＡＣＴ＿ＲＡＳ＜０＞あるいはＡＣＴ＿ＲＡＳ＜１＞が非活性化されるまで待ってから第２のサイクルを生成しリフレッシュ動作に入る。バンクが一致しない場合にはそのままリフレッシュ動作に入る。
【０１５８】
図２３は、２バンク構成にした場合の行選択系回路／コマンド発生系回路の他の例を示したブロック図である。
【０１５９】
図２３に示す構成例においては、外部リードコマンド信号ｅｘＲＥＡＤｎあるいは外部ライトコマンド信号ｅｘＷＲＩＴＥｎが入力されたときには、実施の形態２の場合と同様に、遅延回路４５１内部の１サイクル遅延回路４５４の遅延時間によって、常に第１のサイクル時間分だけ遅延された第２のサイクルからロウアクティブ動作に入る。
【０１６０】
一方、リフレッシュ要求信号ＦＡＹが入力されてきたときに最上位アドレスＱＡ＜１１＞で指定されるリフレッシュを行なおうとするバンクと遅延期間表示信号ＡＣＴ＿ＡＣＴＤ＜１：０＞およびノーマル動作信号ＡＣＴ＿ＲＡＳ＜１：０＞から認識されるリードやライトの通常動作を行なおうとするもしくは通常動作中のバンクとが一致する場合には、実施の形態２の場合と同様なリフレッシュ動作開始タイミングの制御を行なう。
【０１６１】
一方、リフレッシュを行なおうとするバンクとノーマル動作を行なおうとするバンクとが一致していなければそのままリフレッシュ動作に入る。
【０１６２】
したがって、バンク構成を有する場合にも、ＳＲＡＭと同様なインタフェースで動作させることが可能なＤＲＡＭコアを実現することができる。
【０１６３】
以上、リフレッシュ動作と通常アクセス動作とが競合した場合の説明をしたが、これを実現する回路構成において、各バンクのロウローカル制御ブロックに、ロウプリデコード信号Ｘ＜１９：０＞を保持するラッチ回路を備えてもよい。
【０１６４】
この際には、ロウアドレスイネーブル信号ＲＡＤＥと内部リフレッシュコマンド信号ＲＥＦは同時に活性化されないように両者の活性化されるタイミングを適当な時間以上ずらすように制御する。このように制御すれば、リードあるいはライト動作でのロウプリデコード信号Ｘ＜１９：０＞とリフレッシュ動作でのロウプリデコード信号Ｘ＜１９：０＞が衝突することなく本実施の形態での動作が実現できる。
【０１６５】
したがって、この場合には、ブロック選択信号ＢＳ＜７：０＞で選択されたロウローカル制御ブロックにロウプリデコード信号Ｘ＜１９：０＞を取込んだ後は、ロウローカル制御ブロックにロウプリデコード信号Ｘ＜１９：０＞を伝達する信号線バスを開放できる。ロウプリデコード信号のバスをバンク間で共有することができるため、チップ面積を小さくすることができる。
【０１６６】
［実施の形態４］
実施の形態４の半導体記憶装置では、図６に示した外部コマンド入力バッファ／ラッチ回路４４および外部ロウアドレスＲＡ＜１１：０＞を受ける入力バッファ／ラッチ回路５２が同期型インターフェイスを有する場合を説明する。
【０１６７】
図２４は、実施の形態４において用いられる同期型インターフェイスを説明するための回路図である。
【０１６８】
図２４を参照して、コマンド入力バッファ／ラッチ回路ＣＢＬＣの前段部には、外部ライトコマンド信号ｅｘＷＲＩＴＥｎをクロック信号ＣＬＫ，ＺＣＬＫに応じて取込むラッチ回路６０２と、外部リードコマンド信号ｅｘＲＥＡＤｎをクロック信号ＣＬＫ，ＺＣＬＫに応じて同期して取込むラッチ回路６０４とが設けられる。たとえば、実施の形態１の半導体記憶装置を同期化させる場合には、図６で示したコマンド入力バッファ／ラッチ回路４４が図２４のコマンド入力バッファ／ラッチ回路ＣＢＬＣに対応する。
【０１６９】
ラッチ回路６０２は内部リードコマンド信号ｉｎｔＷＲＩＴＥｎをコマンド入力バッファ／ラッチ回路ＣＢＬＣに対して出力し、ラッチ回路６０４は、内部リードコマンド信号ｉｎｔＲＥＡＤｎをコマンド入力バッファ／ラッチ回路ＣＢＬＣに向かって出力する。
【０１７０】
ラッチ回路６０２は、クロック信号ＣＬＫおよびＺＣＬＫに応じて外部ライトコマンド信号ｅｘＷＲＩＴＥｎを取込み内部に伝達するトランスミッションゲート６１０と、トランスミッションゲート６１０によって取込まれた外部ライトコマンド信号ｅｘＷＲＩＴＥｎを受ける直列に接続されたインバータ６１２、６１４と、トランスミッションゲート６１０と相補的に導通しインバータ６１４の出力をインバータ６１２の入力に帰還させるためのトランスミッションゲート６２２と、インバータ６１４の出力を受けクロック信号ＣＬＫおよびＺＣＬＫに応じて導通し伝達するためのトランスミッションゲート６１６と、トランスミッションゲート６１６によって伝達されたデータを受ける直列に接続されたインバータ６１８、６２０と、トランスミッションゲート６１６と相補的に導通しインバータ６２０の出力をインバータ６１８の入力に帰還させるトランスミッションゲート６２４とを含む。
【０１７１】
インバータ６２０の出力はラッチ回路６０２の出力であり、これは内部ライトコマンド信号ｉｎｔＷＲＩＴＥｎとなる。
【０１７２】
ラッチ回路６０４はラッチ回路６０２と同様な構成を有しており説明は繰返さない。
図２５は、実施の形態４において外部ロウアドレスをクロック信号に同期して入力するための入力バッファ／ラッチ回路５５２の構成を示すブロック図である。
【０１７３】
図２５を参照して、入力バッファ／ラッチ回路５５２は、外部ロウアドレス信号ＲＡ＜１１：０＞をクロック信号ＣＬＫおよびＺＣＬＫに応じて同期化して取込むラッチ回路６３２と、ラッチ回路６３２の出力を信号ｂｕｆＲＷおよびロウアドレスイネーブル信号ＲＡＤＥに応じて取込み内部ロウアドレス信号ｉｎＲＡ＜１１：０＞を出力するラッチ回路６３４とを含む。
【０１７４】
図２５に示した入力バッファ／ラッチ回路５５２は、図６における入力バッファ／ラッチ回路５２に代えて用いられ、ラッチ回路６３４の構成は図６における入力バッファ／ラッチ回路５２と同様であり説明は繰返さない。また、ラッチ回路６３２は、図２４で示したラッチ回路６０２と同様な構成を有するため説明は繰返さない。
【０１７５】
以上説明したように、実施の形態４においては、実施の形態１で説明した半導体記憶装置の外部リードコマンド信号ｅｘＲＥＡＤｎおよび外部ライトコマンド信号ｅｘＷＲＩＴＥｎと、さらに外部ロウアドレス信号ＲＡ＜１１：０＞をクロック信号に同期化して取込むインターフェイスを付加したものであり、したがって同期型半導体記憶装置をＤＲＡＭコアとして内蔵する場合においても、リフレッシュ制御のための複雑な制御信号を与える必要がない混載用ＤＲＡＭコアブロックを実現することができる。
【０１７６】
なお、実施の形態２、実施の形態３において説明した構成も、同様な同期型インターフェイスを付加すれば同期型半導体記憶装置に適用することが可能となる。
【０１７７】
以上説明した実施の形態１〜４においては、リフレッシュ要求信号ＦＡＹをそのまま使用するかもしくは遅延させて使用して応じて内部リフレッシュコマンド信号ＲＥＦを発生させる構成を説明したが、たとえば、リードあるいはライトサイクルに入ったときにまず無条件に内部リフレッシュコマンド信号ＲＥＦを活性化するような構成にしてもよい。
【０１７８】
その際に、既にリフレッシュ要求信号ＦＡＹによるリフレッシュ動作中であった場合には、コマンドに応じて無条件に発生される内部リフレッシュコマンド信号ＲＥＦは無効になる。リードあるいはライトサイクルにおいて無条件に発生される内部リフレッシュコマンド信号ＲＥＦに従ってリフレッシュがされる場合には、実施の形態１〜実施の形態４で説明したような制御を行なえばよい。
【０１７９】
［実施の形態５］
システムＬＳＩでは、図１に示したように大規模ロジックとＤＲＡＭコアとを組合せてワンチップのＬＳＩとするが、大規模ロジック部ＬＧは、ユーザの仕様に基づき様々な回路が組み込まれることが多い。このような場合に、大規模ロジックからＤＲＡＭコアに与えられるアドレス信号が、一時的に予定していない変化をする場合がある。このような、アドレス信号のノイズによる変化に対してＤＲＡＭコアは誤動作しないことが望ましい。
【０１８０】
図２６は、実施の形態５において用いられる行選択系回路／コマンド発生系回路６００の構成を示すブロック図である。
【０１８１】
行選択系回路／コマンド発生系回路６００は、図６に示した行選択系回路／コマンド発生系回路１６に代えて用いられる。図２６を参照して、行選択系回路／コマンド発生系回路６００は、行選択系回路／コマンド発生系回路１６の構成において、行選択制御回路４１に代えて行選択制御回路６０２を含む。
【０１８２】
行選択制御回路６０２は、行選択制御回路４１の構成において、入力バッファ／ラッチ回路５２、ロウ系タイミング制御回路４８に代えてそれぞれ入力バッファ／ラッチ回路６０４、ロウ系タイミング制御回路６０６を含む点が行選択制御回路４１と異なる。
【０１８３】
入力バッファ／ラッチ回路６０４は、ロウアドレス信号ＲＡ＜１１：０＞を信号ｂｕｆＲＷおよびロウアドレスイネーブル信号ＲＡＤＥに応じて取込みロウアドレス信号ＲＡ＿ＬＡＴ１＜１１：０＞としてセレクタ５６に与える一方で、制御信号Ｐを発生しロウ系タイミング制御回路６０６に与える。
【０１８４】
他の構成は、図６に示した行選択系回路／コマンド発生系回路１６と同様であり説明は繰返さない。
【０１８５】
図２７は、図２６における入力バッファ／ラッチ回路６０４の構成を示す回路図である。
【０１８６】
図２７を参照して、入力バッファ／ラッチ回路６０４は、ロウアドレスＲＡ＜１１：０＞をラッチして信号ＲＡ＿ＬＡＴ０＜１１：０＞を出力する入力バッファ＆ラッチ回路６１２と、制御信号Ｐおよびロウアドレスイネーブル信号ＲＡＤＥに応じて信号ＲＡ＿ＬＡＴ０＜１１：０＞を取込み保持し、信号ＲＡ＿ＬＡＴ１＜１１：０＞を出力するラッチ回路６１４とを含む。信号ＲＡ＿ＬＡＴ１＜１１：０＞は、図２６のセレクタ５６に与えられる。
【０１８７】
入力バッファ／ラッチ回路６０４は、さらに、信号ＲＡ＿ＬＡＴ０＜１１：０＞の変化を検出し検出信号ＡＴＤを出力するＡＴＤ発生回路６１６と、検出信号ＡＴＤを遅延させて信号ＡＴＤ＿ｄｅｌａｙを出力する遅延回路６１８と、信号ＡＴＤ＿ｄｅｌａｙに応じて活性化し、信号ＲＡ＿ＬＡＴ０＜１１：０＞と信号ＲＡ＿ＬＡＴ１＜１１：０＞とを比較する比較回路６２０とを含む。比較回路６２０は、制御信号Ｑを出力する。
【０１８８】
制御信号Ｑは、比較回路６２０が非活性化状態にある場合はＬレベルとなる。一方、比較回路６２０が活性化され比較動作を行ない、信号ＲＡ＿ＬＡＴ０＜１１：０＞と信号ＲＡ＿ＬＡＴ１＜１１：０＞とが一致した場合には、制御信号ＱはＬレベルのままであり、不一致の場合は制御信号Ｑは一定時間パルス状にＨレベルに活性化される。
【０１８９】
入力バッファ／ラッチ回路６０４は、さらに、制御信号Ｑを遅延させ信号Ｑ＿ｄｅｌａｙを出力する遅延回路６２２と、信号Ｑ＿ｄｅｌａｙ、ＰＲＥを第１、第２の入力にそれぞれ受ける３入力のＮＯＲ回路６２６と、制御信号ＱおよびＮＯＲ回路６２６の出力を受けるＮＯＲ回路６２４とを含む。ＮＯＲ回路６２６の第３の入力にはＮＯＲ回路６２４の出力が与えられる。
【０１９０】
入力バッファ／ラッチ回路６０４は、さらに、ＮＯＲ回路６２４の出力を受けて反転するインバータ６２８と、インバータ６２８の出力および信号ｂｕｆＲＷを受けて制御信号Ｐを出力するＯＲ回路６３０とを含む。
【０１９１】
図２８は、図２７における入力バッファ＆ラッチ回路６１２とラッチ回路６１４の構成例を示す回路図である。
【０１９２】
図２８を参照して、入力バッファ＆ラッチ回路６１２は、ロウアドレス信号ＲＡ＜１１：０＞を受けて反転するインバータ７１２と、インバータ７１２の出力を受けて反転し信号ＲＡ＿ＬＡＴ０＜１１：０＞を出力するインバータ７１４と、インバータ７１４の出力を受けて反転しインバータ７１４の入力に帰還させるインバータ７１６とを含む。
【０１９３】
ラッチ回路６１４は、制御信号Ｐを受けて反転するインバータ７２２と、制御信号Ｐおよびインバータ７２２の出力に応じて導通し、信号ＲＡ＿ＬＡＴ０＜１１：０＞を伝達するトランスミッションゲート７２４と、トランスミッションゲート７２４によって伝達された信号ＲＡ＿ＬＡＴ０＜１１：０＞を受けて反転するインバータ７２６と、インバータ７２６の出力を受けて反転してインバータ７２６の入力に帰還させるインバータ７２８とを含む。
【０１９４】
ラッチ回路６１４は、さらに、ロウアドレスイネーブル信号ＲＡＤＥを受けて反転するインバータ７３０と、ロウアドレスイネーブル信号ＲＡＤＥおよびインバータ７３０の出力に応じて導通し、インバータ７２６の出力を伝達するトランスミッションゲート７３２と、トランスミッションゲート７３２によって伝達されたインバータ７２６の出力を受けて反転し信号ＲＡ＿ＬＡＴ０＜１１：０＞を出力するインバータ７３４と、インバータ７３４の出力を受けて反転してインバータ７３４の入力に帰還させるインバータ７３６とを含む。
【０１９５】
図２９は、図２７におけるＡＴＤ回路６１６の構成例を示す回路図である。
図２９を参照して、ＡＴＤ回路６１６は、信号ＲＡ＿ＬＡＴ０＜０＞〜ＲＡ＿ＬＡＴ０＜１１＞をそれぞれ受けて遅延させる遅延回路６７２〜６７６と、信号ＲＡ＿ＬＡＴ０＜０＞〜ＲＡ＿ＬＡＴ０＜１１＞および遅延回路６７２〜６７６の出力をそれぞれ受けるＥＸＯＲ回路６８２〜６８６と、ＥＸＯＲ回路６８２〜６８６の出力を受けて検出信号ＡＴＤを出力するＯＲ回路６８８とを含む。
【０１９６】
信号ＲＡ＿ＬＡＴ０＜０＞が一定時間変化しないときは、遅延回路６７２の出力は信号ＲＡ＿ＬＡＴ０＜０＞と等しいので、ＥＸＯＲ回路の出力はＬレベルとなる。信号ＲＡ＿ＬＡＴ０＜０＞が変化すると、遅延回路６７２の遅延時間分ＥＸＯＲ回路６８２に入力される信号は不一致となるので、ＥＸＯＲ回路６８２はその遅延時間分の幅を有するパルスを出力する。
【０１９７】
他のアドレス信号ビットＲＡ＿ＬＡＴ０＜１＞〜ＲＡ＿ＬＡＴ０＜１１＞に対しても同様に変化が検出され、ＯＲ回路６８８によっていずれかのアドレスビットが変化したときに検出信号ＡＴＤとしてパルスが出力される。
【０１９８】
図３０は、図２６におけるロウ系タイミング制御回路６０６の構成を示す回路図である。
【０１９９】
図３０を参照して、ロウ系タイミング制御回路６０６は、信号ＡＣＴと信号ＰＲＥとをそれぞれ一方の入力に受け、出力が互いに他方の入力に交差結合されるＮＡＮＤ回路６４２，６４４と、ＮＡＮＤ回路６４２の出力を受けて反転し信号ＡＣＴ＿ＲＡＳを出力するインバータ６４６と、ＮＡＮＤ回路６４２の出力を受けて入力波形の立上りエッジを遅延させる立上り遅延回路６４８と、立上り遅延回路６４８の出力を受けて入力波形の立下りエッジを遅延させる立下り遅延回路６５０とを含む。立下り遅延回路６５０は、ロウアドレスイネーブル信号ＲＡＤＥを出力する。
【０２００】
ロウ系タイミング制御回路６０６は、さらに、ＮＡＮＤ回路６４２の出力を受けて入力波形の立上りエッジを遅延させる立上り遅延回路６５２と、立上り遅延回路６５２の出力を受けて入力波形の立下りエッジを遅延させる立下り遅延回路６５４と、制御信号Ｐを受けて反転するインバータ６５６と、インバータ６５６の出力と立下り遅延回路６５４の出力とを受けてワード線駆動タイミング信号ＲＸＴを出力するＡＮＤ回路６５８とを含む。
【０２０１】
ロウ系タイミング制御回路６０６は、さらに、ＮＡＮＤ回路６４２の出力を受けて入力波形の立上りエッジを遅延させる立上り遅延回路６６０と、立上り遅延回路６６０の出力を受けて入力波形の立下りエッジを遅延させる立下り遅延回路６６２と、制御信号Ｐを受けて反転するインバータ６６４と、インバータ６６４の出力波形の立下りを遅延させる立下り遅延回路６６５と、立下り遅延回路６６５の出力と立下り遅延回路６６２の出力とを受けてセンスアンプ活性化信号ＳＯを出力するＡＮＤ回路６６６とを含む。
【０２０２】
図３１は、行選択系回路／コマンド発生系回路６００の動作を説明するための動作波形図である。
【０２０３】
図２６、図３１を参照して、時刻ｔ１において、アドレスノイズＡＤＮがロウアドレス信号ＲＡ＜１１：０＞に現れる。続いて時刻ｔ２において、コマンド信号ｅｘＲＥＡＤが入力されると、図２６のＡＮＤ回路の出力の信号ｂｕｆＲＷはＬレベルに活性化される。すると、図２７のＯＲ回路の出力である制御信号ＰはＬレベルに立下り、図２８中のトランスミッションゲート７２４が閉じるので、ラッチ回路６１４はアドレスノイズＡＤＮをラッチする。
【０２０４】
続いて、時刻ｔ３において、正規のアドレスデータＡＤ１がロウアドレス信号ＲＡ＜１１：０＞としてロジック部から与えられる。アドレスデータＡＤ１は、アドレスラッチ６１２の出力まで伝達される。つまり、信号ＲＡ＿ＬＡＴ０＜１１：０＞としてアドレスデータＡＤ１が出力される。
【０２０５】
信号ＲＡ＿ＬＡＴ０＜１１：０＞の変化に応じて信号ＡＴＤにワンショットパルスが現れる。一方、ラッチ６１４の入力部のトランスミッションゲート７２４は、制御信号ＰがＬレベルであるため閉じている。したがって、信号ＲＡ＿ＬＡＴ１＜１１：０＞としては、アドレスノイズＡＤＮが出力されている。
【０２０６】
時刻ｔ４において、信号ＡＴＤのパルスが遅延されて信号ＡＴＤ＿ｄｅｌａｙにパルスが現れると、図２７の比較回路６２０によって信号ＲＡ＿ＬＡＴ０＜１１：０＞，ＲＡ＿ＬＡＴ１＜１１：０＞が比較される。信号ＲＡ＿ＬＡＴ０＜１１：０＞はアドレスデータＡＤ１であり，一方信号ＲＡ＿ＬＡＴ１＜１１：０＞はアドレスノイズＡＤＮであるので、比較の結果信号Ｑが活性化される。そして、信号Ｑの変化に応じて制御信号Ｐが再びＨレベルとなり、ラッチ６１４はデータを取込む。つまり、信号ＲＡ＿ＬＡＴ１＜１１：０＞もアドレスデータＡＤ１に変化する。
【０２０７】
時刻ｔ５において、信号Ｑの遅延信号Ｑ＿ｄｅｌａｙにパルスが現れると、再び制御信号ＰはＬレベルとなり、ラッチ６１４のデータは確定する。また、制御信号Ｐの立下りに応じて図３０のＡＮＤ回路６５８によってワード線駆動タイミング信号ＲＸＴが活性化され、また、立下り遅延回路６６５によって立上りが遅れてＡＮＤ回路６５８の出力であるセンスアンプ活性化信号ＳＯも時刻ｔ６に活性化する。
【０２０８】
時刻ｔ４〜ｔ５の間、すなわち遅延回路６２２によって定まる時間は、制御信号ＰがＨレベルとなる。このＨレベルを保持する期間は、正規の内部アドレスＡＤ１から生成されるブロックデコード信号ＢＳ＜７：０＞、プリデコード信号Ｘ＜１９：０＞がサブブロック内で処理されるまで、ワード線駆動タイミング信号ＲＸＴ、センスアンプ活性化信号ＳＯの活性化のタイミングを遅らせるために用いられている。
【０２０９】
時刻ｔ７において、信号ＰＲＥに応じてノーマル動作信号ＡＣＴ＿ＲＡＳ、ワード線駆動タイミング信号ＲＸＴ、センスアンプ活性化信号ＳＯがＬレベルに立下る。
【０２１０】
以上説明したように、実施の形態５に示した構成とすれば、ＤＲＡＭコア外部から与えられるリード／ライトコマンドの入力に応じて取込んだアドレスがノイズによるアドレス変化であり、正規のアドレスがその後に入力された場合には、アドレス変化を認識して正規のアドレスに応じてアクセスが行なわれる。
【０２１１】
［実施の形態６］
図３２は、実施の形態６において用いられる入力バッファ／ラッチ回路７００の構成を示す回路図である。
【０２１２】
図３２を参照して、入力バッファ／ラッチ回路７００は、図２７に示した入力バッファ／ラッチ回路６０４の構成に加えて、信号ｂｕｆＲＷの波形の立下りを遅延させる立下り遅延回路７０２と、立下り遅延回路７０２の出力とＯＲ回路６３０の出力とを受けるＡＮＤ回路７０４とを含む。そして、ＡＮＤ回路７０４の出力が制御信号Ｐとなる。他の構成は、入力バッファ／ラッチ回路６０４と同様であり、説明は繰返さない。
【０２１３】
図３３は、入力バッファ／ラッチ回路７００の動作を簡単に説明するための動作波形図である。
【０２１４】
図３２、図３３を参照して、時刻ｔ１からアドレスアクセスサイクルが開始されるとする。時刻ｔ２にコマンド信号に応じて信号ｂｕｆＲＷが変化しアドレスがラッチされるが、後に正規のアドレスが入力された場合は正規のアドレスがラッチされるのは、図３１で説明した通りである。
【０２１５】
時刻ｔ３において、立下り遅延回路７０２により信号ｂｕｆＲＷの立下りが遅延される。立下り遅延回路７０２の出力波形が、波形Ｗ７０２として示される。この波形Ｗ７０２がＡＮＤ回路７０４に与えられるので、制御信号Ｐは時刻ｔ３〜ｔ４の間Ｌレベルに固定され、この間にロウアドレス信号ＲＡ＜１１：０＞に変化が生じたとしてもラッチ回路６１４に新たなアドレスが取込まれることはない。
【０２１６】
つまり、時刻ｔ３以降にアドレス変化を検出しても、所定のリードサイクル期間内にデータの読出を終了することができないので、時刻ｔ３以降のアドレス変化を無効にすることにより、動作の安定化を図っている。
【０２１７】
再び、図３０、図３２を参照して、まず、アドレス変化が検出されると、遅延回路６１８により定められた時間後に比較回路６２０による比較動作が行われる。続いて、遅延回路６２２により定められた時間後に制御信号Ｐが変化するので、ラッチ回路６１４の出力は確定される。
【０２１８】
ただし、コマンド入力がされてから立下り遅延回路７０２で規定される時間経過後にアドレス変化がおこったときは、ＡＮＤ回路７０４のため制御信号Ｑは制御信号Ｐには影響を与えない。また、アドレス変化が検出され比較結果に応じて、いったん制御信号ＰがＨレベルとなっても、立下り制御回路７０２で規定される時間経過がなされると、遅延回路６２２の遅延時間経過を待たずして、制御信号はＬレベルに立下りラッチ回路６１４の保持アドレスが確定する。そして、その後、図３３の時刻ｔ３以降にワード線の活性化等が行われる。
【０２１９】
つまり、実施の形態５に示した構成に加えて、リード／ライトコマンドが入力されてから所定の時間経過後のアドレス変化を無効にし、動作の安定化を図るという効果がある。この所定の時間は、図３２の立下り遅延回路７０２の遅延時間によって定められるが、製品規格で定められたサイクル時間とメモリアレイのロウアドレスアクセスのサイクル時間の実力値との差に応じて立下り遅延回路７０２の遅延時間が設定される。
【０２２０】
たとえば、図４で説明したように、低速ＳＲＡＭの製品規格７０ｎｓに対してＤＲＡＭの動作が２サイクル可能である場合は、立下り遅延回路７０２の遅延時間は製品規格のリードサイクル時間ｔＲＣの半分の値に設定される。
【０２２１】
［他の適用例］
上述の説明においては、混載ＤＲＡＭについて説明している。しかしながら、本発明は、一般に、ＤＲＡＭであれば適用が可能である。
【０２２２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２２３】
１４  列選択系回路、１６，２１６，３１６  行選択系回路／コマンド発生系回路、２０  データ入出力制御回路、４０，２４０，３４０  コマンド発生回路、４１，２４１，３４１  行選択制御回路、４２  ＡＮＤ回路、４４，２４４，３４４  コマンド入力バッファ／ラッチ回路、４６，３４６，４４６  内部コマンド発生回路、４８，３４８  ロウ系タイミング制御回路、５０，３５０  リフレッシュコントロール回路、５２，２５２  入力バッファ／ラッチ回路、５４  リフレッシュカウンタ、５６  セレクタ、５８，３５８  ロウ系リフレッシュタイミング制御回路、６０  ブロックデコード回路、６２  ロウプリデコード回路、７４，８４，１２４，２６４，５５２，６０２，６０４，６３２，６３４  ラッチ回路、７６，８６，９０，１２６，２６６  ＯＲ回路、７８，８８，１２８，２６８  パルス発生回路、１１２  遅延回路、２５０  リフレッシュコントロール回路、２５４  １サイクル遅延回路、ＭＡ０〜ＭＡｍ  メモリアレイ、ＭＢ，ＭＢａ  メモリアレイ、ＭＣ  メモリセル、ＭＣＲ，ＭＣＲａ  ＤＲＡＭコア、ＭＷＤ  メインワードドライバ、ＰＨＫ  セルフリフレッシュタイマブロック、ＲＤ  ロウデコーダ、ＳＢ０〜ＳＢｍ＋１  センスアンプ帯、ＳＭＡ  サブメモリアレイ、ＳＭＬ  サブワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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