(57)【要約】【課題】ＨＤＬＣ準拠の伝送システムにおけるフレームの伝送速度を識別する小規模なＨＤＬＣフレーム伝送速度識別回路を得る。【解決手段】ＨＤＬＣフレーム伝送速度識別回路は、接続される相手端末からシリアル伝送されたＨＤＬＣのフレームのフラグシーケンスを複数個連結したデータを用いてＨＤＬＣのフレームの伝送速度を識別し、ＨＤＬＣのフレームを伝送し得る複数の伝送速度のうちの最高の伝送速度に対応する周波数のクロックを発振する最高伝送速度クロックと、受信したデータの立下りトグルおよび立上りトグルを検出するトグル検出回路と、立上りトグルと立下りトグルに挟まれるトグル検出間隔を測定するトグル間隔測定タイマと、測定したトグル検出間隔の出現順序を確認してフラグシーケンスを正常に受信したと判断するとともにトグル検出間隔からフレームの伝送速度を識別するステートマシンと、を備える。【選択図】図１
2010233029.tif 000002
【特許請求の範囲】
【請求項１】
接続される相手端末からシリアル伝送されたＨＤＬＣのフレームのフラグシーケンスを複数個連結したデータを用いて上記ＨＤＬＣのフレームの伝送速度を識別するＨＤＬＣフレーム伝送速度識別回路であって、
上記ＨＤＬＣのフレームを伝送し得る複数の伝送速度のうちの最高の伝送速度に対応する周波数のクロックを発振する最高伝送速度クロックと、
受信した上記データの立下りトグルおよび立上りトグルを検出するトグル検出回路と、
上記立上りトグルと上記立下りトグルに挟まれるトグル検出間隔を測定するトグル間隔測定タイマと、
上記測定したトグル検出間隔の出現順序を確認して上記フラグシーケンスを正常に受信したと判断するとともに上記トグル検出間隔からフレームの伝送速度を識別するステートマシンと、
を備えることを特徴とするＨＤＬＣフレーム伝送速度識別回路。
【請求項２】
上記ステートマシンは、上記フラグシーケンスを所定回受信したとき正常に受信したと判断することを特徴とする請求項１に記載のＨＤＬＣフレーム伝送速度識別回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＨＤＬＣ手順に準拠する伝送システムにおいて、相手端末から送られてくるフレームの伝送速度を自動的に識別するＨＤＬＣフレーム伝送速度識別回路に関する。
【背景技術】
【０００２】
ハイレベル・データリンク制御（Ｈｉｇｈ−ｌｅｖｅｌ  Ｄａｔａ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ：以下ＨＤＬＣと略称する）手順に準拠するシステムでは、相手端末から伝送されるフレームの伝送速度は様々あるため、フレームを受信する側でフレームの伝送速度を認識する必要がある。
そのためのデータ速度自動認識回路は、従来、受信側でデータ伝送速度を特定可能なキャラクタをＨＤＬＣ接続される相手端末より調歩同期式でシリアル転送してもらい、そのキャラクタの先頭に付加されるスタートビットに基づいてデータ伝送速度を自動認識し、検出可能な最高のデータ伝送速度の整数倍のクロックでキャラクタのスタートビット時間をカウントするカウンターと、そのカウンター出力をビットシフトさせたビット列の所定個数のビット列に基づいてデータ伝送速度を判定する手段とを備える（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１７２４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＨＤＬＣ手順に準拠する伝送システムで１５６．２５Ｋ、６２５Ｋ、２．５Ｍ、５Ｍ及び１０Ｍｂｐｓの５通りのデータ伝送速度を自動認識することを想定すると、データ伝送毎にフラグシーケンス検出回路を備えなければならない。すなわち、同時に複数のデータ伝送速度で伝送されるフレームの伝送速度を検出するためには、フレーム伝送速度識別回路をフレームの伝送速度の種類分用意しなければならず、大規模な回路構成となってしまうという問題がある。
【０００５】
この発明は、前記のような課題を解決するためになされたものであり、ＨＤＬＣ準拠の伝送システムにおけるフレームの伝送速度を識別する小規模なＨＤＬＣフレーム伝送速度識別回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るＨＤＬＣフレーム伝送速度識別回路は、接続される相手端末からシリアル伝送されたＨＤＬＣのフレームのフラグシーケンスを複数個連結したデータを用いて上記ＨＤＬＣのフレームの伝送速度を識別するＨＤＬＣフレーム伝送速度識別回路であって、上記ＨＤＬＣのフレームを伝送し得る複数の伝送速度のうちの最高の伝送速度に対応する周波数のクロックを発振する最高伝送速度クロックと、受信した上記データの立下りトグルおよび立上りトグルを検出するトグル検出回路と、上記立上りトグルと上記立下りトグルに挟まれるトグル検出間隔を測定するトグル間隔測定タイマと、上記測定したトグル検出間隔の出現順序を確認して上記フラグシーケンスを正常に受信したと判断するとともに上記トグル検出間隔からフレームの伝送速度を識別するステートマシンと、を備える。
【発明の効果】
【０００７】
この発明に係るＨＤＬＣフレーム伝送速度識別回路は、フラグシーケンスの受信を確認するための最高伝送速度クロック、受信データの立下りトグルおよび立上りトグルを検出するトグル検出回路、トグル検出間隔を測定するトグル間隔測定タイマおよびトグル検出間隔の出現順序を確認してフラグシーケンスを所定回受信したことを判断するとともにトグル検出間隔からフレームの伝送速度を識別するステートマシン４それぞれ１つ備えているので、小さな回路規模で実現することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】この発明に係るＨＤＬＣ伝送速度識別回路のブロック図である。
【図２】ＨＤＬＣのフレームの構成を示す構成図である。
【図３】受信データのトグル検出のための伝送速度別タイマ値の一覧表である。
【図４】フラグシーケンスを検出するときのステートマシンの動作を示す状態遷移図である。
【図５】伝送速度１０Ｍｂｐｓのデータが受信される場合のＨＤＬＣフレーム伝送速度識別回路の動作タイミングを示すタイムチャートである。
【発明を実施するための形態】
【０００９】
以下、この発明のＨＤＬＣフレーム伝送速度識別回路の好適な実施の形態につき図面を用いて説明する。図１は、この発明に係るＨＤＬＣ伝送速度識別回路のブロック図である。
この発明に係るＨＤＬＣフレーム伝送速度識別回路は、図１に示すように、最高の伝送速度に対応するクロックを発振する最高伝送速度クロック１、受信データのトグル状態を検出するトグル検出回路２、トグル検出の間隔を測定するトグル間隔測定タイマ３、フラグシーケンス検出を制御するステートマシン４を備える。
トグル間隔測定タイマ３は、短いトグル検出の間隔を測定するＳｈｏｒｔ検出タイマと、長いトグル検出の間隔を測定するＬｏｎｇ検出タイマとから構成されている。
【００１０】
図２は、ＨＤＬＣのフレームの構成を示す構成図である。
以下の説明において必要となるＨＤＬＣのフレームについて説明する。ＨＤＬＣのフレームは、図２に示すように、８ビットのフラグシーケンスで開始および終了するビット列で、その間に１Ｂｙｔｅのアドレス部、１Ｂｙｔｅの制御部、可変長の情報部、２Ｂｙｔｅのフレームチェックシーケンスを含む。フラグシーケンスは「０１１１１１１０」という値をとる。
また、以下の説明では５通りの伝送速度、１５６．２５Ｋ、６２５Ｋ、２．５Ｍ、５Ｍ、１０Ｍｂｐｓを想定する。なお、フレームの伝送速度に限りがない。
【００１１】
この発明においては、接続された相手端末からＨＤＬＣ手順に準拠してデータを伝送するとき、前もってデータの伝送に使用するフレームの伝送速度でフラグシーケンスを複数個連結した識別用データを相手端末から伝送して貰う。
【００１２】
図３は、受信データのトグル検出のための伝送速度別タイマ値の一覧表である。
トグル間隔測定タイマ３には、図３に示すように、伝送速度毎にＬｏｎｇ検出タイマとＳｈｏｒｔ検出タイマとでトグル検出を行ったと判定するためのＬｏｎｇ検出タイマ値とＳｈｏｒｔ検出タイマ値とが予め記憶されている。
【００１３】
次に、ステートマシン４でのフラグシーケンスを検出するための制御の内容を説明する。図４は、フラグシーケンスを検出するときのステートマシン４の動作を示す状態遷移図である。
ステートマシン４は、受信データがＨｉｇｈレベルに固定された状態のアイドル期間でトグルが検出されないときにはＩＤＬＥステート（Ｓ０）にある。このときには総トグル回数Ｓは０である。
そして、受信データの立下りトグルを検出したときにステートマシン４は、ＩＤＬＥステート（Ｓ０）からＳｈｏｒｔ待ちステート（Ｓ１）に遷移し、Ｌｏｎｇ検出タイマでのカウントを開始する。
【００１４】
総トグル回数Ｓが４以外のＳｈｏｒｔ待ちステート（Ｓ１）において、立上りトグルを検出したときＬｏｎｇ検出タイマのカウント値が図３に示すＬｏｎｇ検出タイマ値のいずれかに該当することは、Ｌｏｎｇ検出であるため、Ｌｏｎｇ待ちステート（Ｓ２）に遷移し、総トグル回数ＳをインクリメントするとともにＳｈｏｒｔ検出タイマのカウントを開始する。
総トグル回数Ｓが４のときのＳｈｏｒｔ待ちステート（Ｓ１）において、Ｌｏｎｇ検出のとき、総トグル回数Ｓを５にして伝送速度識別手順に進むため、ＩＤＬＥステート（Ｓ０）に戻る。
【００１５】
また、Ｓｈｏｒｔ待ちステート（Ｓ１）において、Ｌｏｎｇ検出タイマのカウント値が所定のタイマ値を超えてタイムアウトになったとき、または立上りトグルを検出したときＬｏｎｇ検出タイマのカウント値が図３に示すＬｏｎｇ検出タイマ値のいずれにも該当しないときにはイレギュラー動作であり、受信データをノイズと判断して、ＩＤＬＥステート（Ｓ０）に戻るとともに総トグル回数Ｓを０にリセットする。
【００１６】
Ｌｏｎｇ待ちステート（Ｓ２）において、立下りトグルを検出したときＳｈｏｒｔ検出タイマのカウント値が図３に示すＳｈｏｒｔ検出タイマ値のいずれかに該当することは、Ｓｈｏｒｔ検出であるため、Ｓｈｏｒｔ待ちステート（Ｓ１）に遷移し、総トグル回数ＳをインクリメントするとともにＬｏｎｇ検出タイマのカウントを開始する。
【００１７】
また、Ｌｏｎｇ待ちステート（Ｓ２）において、Ｓｈｏｒｔ検出タイマのカウント値が所定のタイマ値を超えてタイムアウトになったとき、または立下りトグルを検出したときのＳｈｏｒｔ検出タイマのカウント値が図３に示すＳｈｏｒｔ検出タイマ値のいずれにも該当しないときにはイレギュラー動作であり、受信データをノイズと判断して、ＩＤＬＥステート（Ｓ０）に戻るとともに総トグル回数Ｓを０にリセットする。
【００１８】
総トグル回数Ｓが５に達してＩＤＬＥステート（Ｓ０）に戻った場合、正常なフラグシーケンスを３回受信したと判断し、Ｓｈｏｒｔ検出タイマのカウント値が該当したＳｈｏｒｔ検出タイマ値に対応する伝送速度を受信するフレームの伝送速度と識別する。そして、識別したフレームの伝送速度を用いて以降の受信処理を行う。
【００１９】
図５は、伝送速度１０Ｍｂｐｓのデータが受信される場合のＨＤＬＣフレーム伝送速度識別回路の動作タイミングを示すタイムチャートである。
受信データ同期化信号の最初の立下りトグルを検出すると、ステートマシン４の状態がＩＤＬＥステート（Ｓ０）からＳｈｏｒｔ待ちステート（Ｓ１）に遷移する。同時に、Ｌｏｎｇ検出タイマのカウントアップを開始する。
そして、立上りトグルを検出したときのＬｏｎｇ検出タイマのカウント値が、図３のＬｏｎｇ検出タイマ値の伝送速度選択１０Ｍｂｐｓの７であるので、Ｌｏｎｇ検出がなされ、Ｌｏｎｇ待ちステート（Ｓ２）に遷移するとともに総トグル回数Ｓが０から１インクリメントされて１となる。
【００２０】
ステートマシン４の状態がＬｏｎｇ待ちステート（Ｓ２）に遷移すると同時にＳｈｏｒｔ検出タイマがカウントアップを開始する。
そして、立下りトグルを検出したときのＳｈｏｒｔ検出タイマのカウント値が、図３のＳｈｏｒｔ検出タイマ値の伝送速度選択１０Ｍｂｐｓの１であるので、Ｓｈｏｒｔ検出がなされ、総トグル回数Ｓが１から１インクリメントされて２となるとともに、Ｓｈｏｒｔ待ちステート（Ｓ１）に遷移する。
【００２１】
ステートマシン４の状態がＳｈｏｒｔ待ちステート（Ｓ１）に遷移すると同時にＬｏｎｇ検出タイマがカウントアップを開始する。
そして、立上りトグルを検出したときのＬｏｎｇ検出タイマのカウント値が、図３のＬｏｎｇ検出タイマ値の伝送速度選択１０Ｍｂｐｓの７であるので、Ｌｏｎｇ検出がなされ、総トグル回数Ｓが２から１インクリメントされて３となるとともに、Ｌｏｎｇ待ちステート（Ｓ２）に遷移する。
【００２２】
ステートマシン４の状態がＬｏｎｇ待ちステート（Ｓ２）に遷移すると同時にＳｈｏｒｔ検出タイマがカウントアップを開始する。
そして、立下りトグルを検出したときのＳｈｏｒｔ検出タイマのカウント値が、図３のＳｈｏｒｔ検出タイマ値の伝送速度選択１０Ｍｂｐｓの１であるので、Ｓｈｏｒｔ検出がなされ、総トグル回数Ｓが３から１インクリメントされて４となるとともに、Ｓｈｏｒｔ待ちステート（Ｓ１）に遷移する。
【００２３】
ステートマシン４の状態がＳｈｏｒｔ待ちステート（Ｓ１）に遷移すると同時にＬｏｎｇ検出タイマがカウントアップを開始する。
そして、立上りトグルを検出したときのＬｏｎｇ検出タイマのカウント値が、図３のＬｏｎｇ検出タイマ値の伝送速度選択１０Ｍｂｐｓの７であるので、Ｌｏｎｇ検出がなされ、総トグル回数Ｓが４から１インクリメントされて５となるとともに、ＩＤＬＥステート（Ｓ０）に遷移する。
【００２４】
このようにフラグシーケンスを３回検出したので、このＨＤＬＣフレーム伝送速度識別回路は受信するＨＤＬＣフレームの伝送速度が１０Ｍｂｐｓと識別し、受信データを受信処理する。これは、フラグシーケンスは「０１１１１１１０」の８ビットで構成されており、伝送速度が１０Ｍｂｐｓの場合、Ｌｏｎｇ間隔は最高伝送速度に対応する周波数のクロックの７サイクル分、Ｓｈｏｒｔ間隔は最高伝送速度に対応する周波数のクロックの１サイクル分の計８サイクル分で「０１１１１１１０」なるデータを受信したことになる。
【００２５】
同様に、Ｌｏｎｇ検出タイマでのカウント値が４４８、Ｓｈｏｒｔ検出タイマでのカウント値が６４で３回繰り返した場合、伝送速度が１５６．２５Ｋｂｐｓであると識別することができる。
【００２６】
上述のように、この発明に係るＨＤＬＣフレーム伝送速度識別回路は、フラグシーケンスの受信を確認するための最高伝送速度クロック１、受信データの立下りトグルおよび立上りトグルを検出するトグル検出回路２、トグル検出間隔を測定するトグル間隔測定タイマ３およびトグル検出間隔の出現順序を確認してフラグシーケンスを所定回受信したことを判断するとともにトグル検出間隔からフレームの伝送速度を識別するステートマシン４をそれぞれ１つ備えているので、小さな回路規模で実現することができる。
【００２７】
また、フラグシーケンスを例えば３回受信したときだけ正常に受信したと判断するので、ノイズが含まれていても簡単に除去することができる。
なお、上述の例ではフラグシーケンスを３回受信したとき正常に受信したと判断するが、少なくとも１回フラグシーケンスを受信したときでも正常に受信したと判断しても良いし、２回、４回以上でも良い。
【符号の説明】
【００２８】
１  最高伝送速度クロック、２  トグル検出回路、３  トグル間隔測定タイマ、４  ステートマシン。
【図１】
2010233029.tif 000003
【図２】
2010233029.tif 000004
【図３】
2010233029.tif 000005
【図４】
2010233029.tif 000006
【図５】
2010233029.tif 000007