(57)【要約】【課題】本発明によれば、オン抵抗を低減させるとともにアヴァランシェ耐量を向上させることができる。【解決手段】本実施の形態に係る半導体装置の製造方法は、基板内の一対のトレンチに、トレンチの上端よりも低い位置に埋め込まれるように埋込ゲート電極を形成し、一対のトレンチに挟まれた所定の領域に、ベース領域を形成し、ベース領域の上部にソース領域を形成するものである。【選択図】図１
2010123798.tif 000002
【特許請求の範囲】
【請求項１】
基板内の一対のトレンチに形成された埋込ゲート電極と、
前記一対のトレンチに挟まれた所定の領域に形成されたベース領域と、
前記ベース領域の上部に形成されたソース領域と、
を備える半導体装置の製造方法であって、
前記基板に前記一対のトレンチをストライプ状に形成し、前記トレンチを埋め込むようにポリシリコンを全面に形成する第一のステップと、
前記ポリシリコンの全面をエッチバックして、前記トレンチ内の前記ポリシリコンの上側を除去し、前記トレンチの側壁および前記所定の領域の上面に、露出部を形成するとともに、前記埋込ゲート電極を形成する第二のステップと、
前記基板の法線方向に対して斜め方向に回転注入する方法により、前記露出部から前記所定の領域に、第一の不純物を斜めに注入し、その後、前記第一の不純物が注入された前記所定の領域を加熱して、前記第一の不純物を下方に拡散させて、前記ベース領域を形成する第三のステップと、
前記回転注入する方法により、前記露出部から前記所定の領域に、第二の不純物を斜めに注入して、前記ベース領域の上部に前記ソース領域を形成する第四のステップと、を含む半導体装置の製造方法。
【請求項２】
前記第四のステップにおいて、前記ソース領域は、下向きに凹型に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第三のステップにおいて、前記ベース領域は、下向きに凸型に形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第三のステップにおいて、前記第一の不純物を斜めに注入したときのベース領域は、下向きに凸型に形成されることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第三のステップの回転注入において、前記一対のトレンチの間の距離をＤとしたとき、前記露出部から第一の不純物の濃度分布のピーク域までの平均第一の不純物注入深さのうち、前記法線方向に対して直角方向の前記注入深さが、１／２Ｄよりも大きいことを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第四のステップの回転注入において、前記一対のトレンチの間の距離をＤとしたとき、前記露出部から第二の不純物の濃度分布のピーク域までの平均第二の不純物注入深さのうち、前記法線方向に対して直角方向の前記注入深さが、１／２Ｄよりも小さいことを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第三のステップの回転注入の注入エネルギーは、前記第四のステップの回転注入の注入エネルギーより、大きいことを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第三のステップの法線方向に対する斜め方向の角度は、前記第四のステップの法線方向に対する斜め方向の角度より、小さいことを特徴とする請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第一の不純物および前記第二の不純物の、一方はｎ型不純物、他方はｐ型不純物であることを特徴とする請求項１から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記埋込ゲート電極の上に埋込絶縁層間膜を形成するステップをさらに含むことを特徴とする請求項１から９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第四のステップにおいて、前記ベース領域の上部のバックゲート層を形成する予定の領域にマスクをした後に、前記ソース領域を形成し、その後、マスクを除去して、前記予定の領域にバックゲート層を形成するステップをさらに含むことを特徴とする請求項１から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
基板内の一対のトレンチに形成された埋込ゲート電極と、
を備える半導体装置であって、
ストライプ状の前記一対のトレンチに、挟まれた所定の領域に形成されたベース領域と、
前記ベース領域の上部に形成されたソース領域と、
前記一対のトレンチに挟まれた前記所定の領域のうち、チャネル領域に、前記ベース領域と前記ソース領域との第一のＰＮ接合面と、
非チャネル領域に、前記第一のＰＮ接合面より浅く形成された、前記ベース領域と前記ソース領域との第二のＰＮ接合面とを有する第一の領域と、
前記所定の領域に、形成されたベース領域を有する第二の領域と、を備え、
前記一対のトレンチの長手方向に、前記第一の領域と前記第二の領域とが交互に配置されたことを特徴とする半導体装置。
【請求項１３】
前記埋込ゲート電極の上に埋込絶縁膜をさらに備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第二の領域において、前記ベース領域の上部にバックゲート層をさらに備えることを特徴とする請求項１２または１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート型ＭＯＳＦＥＴ構造において、セル間隔を詰めてオン抵抗を低減するため、ストライプ構造のゲートトレンチ内にゲートポリシリコンをオーバーエッチして絶縁層間膜を埋め込み、Ｎ＋ソース層とＰ＋ベース層を交互配置することでトランジスタの大幅なセルシュリンクを実現することができる。
【０００３】
特許文献１には、トレンチ内埋込層間膜構造ＭＯＳＦＥＴが記載されている。以下、従来のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴの製造工程について図２から図３を用いて説明する。
まずトレンチ形成前に、基板の法線方向からのイオン注入２０１によりＰベース層２０２を形成する(図２(ａ))。続いて、トレンチ２０３を形成し、トレンチ２０３内に、ゲート酸化膜２０４およびポリシリコン２０５を形成する(図２（ｂ）、(ｃ))。その後、ポリシリコン２０５の全面をエッチバックして、埋込ゲート電極となるポリシリコン２０５を形成する(図３(ａ))。続いて、トレンチ２０３内に埋込層間膜２０６を形成する(図３(ｂ))。
【０００４】
さらに、Ｐベース層２０２の上にバックゲート層を形成する予定の領域をフォトレジスト２０７でマスクし、イオン注入２０８を行い、Ｐベース層２０２上部にＮ＋ソース層２０９を形成する(図３(ｃ))。その後、Ｐ＋バックゲート層２１０およびソース電極２１１を形成する(図３(ｄ))。
【０００５】
従来のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴには、埋込層間膜２０６をトレンチ２０３内へ埋め込むために、ポリシリコン２０５をエッチバックしている。しかし、この際、埋込ゲート電極となるポリシリコン２０５の上端の位置にＮ＋ソース層２０９が届かないような状態、つまりオフセット状態にならないようにＮ＋ソース層２０９を深く形成する必要があった。
【０００６】
次に、従来のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴでのアヴァランシェ動作について図４を用いて説明する。
Ｐベース層２０２およびＮ＋ソース層２０９は、上述のとおり形成されるので、それぞれの層の厚さはほぼ一定である。そして、エッチバックされたポリシリコン２０５にオフセットにならないように、Ｎ＋ソース層２０９は深く形成されているので、Ｐベース層２０２が浅く平坦に形成されている。
そのため、Ｐベース層厚３０２は薄くなり、Ｐ＋バックゲート層２１０までの電流経路３０１のベース抵抗が上昇し、アヴァランシェ耐量が低下していた。
【０００７】
ここで、アヴァランシェ動作時においてＭＯＳＦＥＴでは、電流経路となるベース抵抗が破壊耐量に大きく影響している。一般的には、Ｎ＋ソース層が浅くＰベース層が深いほどアヴァランシェ電流経路の抵抗を軽減でき、アヴァランシェ耐量が向上すると考えられる。
【０００８】
上述のようなオフセット状態を避け、また、オン抵抗を軽減する場合には、Ｎ＋ソース層を深くする必要がある。しかし、Ｐベース層は相対的に浅くなり、Ｐ＋バックゲート層までのベース抵抗は増大しアヴァランシェ耐量の低下を招くことになる。一方、アヴァランシェ耐量を向上するためにＮ＋ソース層を浅くすると、Ｎ＋ソース層とゲートポリシリコンがオフセット状態となり易くなるばかりでなく、オン抵抗が上昇することになる。
つまり、従来の構造では、オン抵抗の低減とアヴァランシェ耐量の向上がトレードオフの関係になることが問題であった。
【０００９】
現在、上述のようなストライプ状のゲートトレンチＭＯＳＦＥＴとして各種の提案がある（例えば、特許文献２参照）。
【特許文献１】米国特許公報第６９１６７１２号
【特許文献２】特開２００８−１１２９３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴでは、オン抵抗を低減するために、Ｎ＋ソース層を深く形成すると、アヴァランシェ耐量が低下していた。一方、アヴァランシェ耐量を向上させるために、Ｎ＋ソース層を浅くすると、オン抵抗が増大していた。
【課題を解決するための手段】
【００１１】
本発明によれば、基板内の一対のトレンチに形成された埋込ゲート電極と、
前記一対のトレンチに挟まれた所定の領域に形成されたベース領域と、
前記ベース領域の上部に形成されたソース領域と、
を備える半導体装置の製造方法であって、
前記基板に前記一対のトレンチをストライプ状に形成し、前記トレンチを埋め込むようにポリシリコンを全面に形成する第一のステップと、
前記ポリシリコンの全面をエッチバックして、前記トレンチ内の前記ポリシリコンの上側を除去し、前記トレンチの側壁および前記所定の領域の上面に、露出部を形成するとともに、前記埋込ゲート電極を形成する第二のステップと、
前記基板の法線方向に対して斜め方向に回転注入する方法により、前記露出部から前記所定の領域に、第一の不純物を斜めに注入し、その後、前記第一の不純物が注入された前記所定の領域を加熱して、前記第一の不純物を下方に拡散させて、前記ベース領域を形成する第三のステップと、
前記回転注入する方法により、前記露出部から前記所定の領域に、第二の不純物を斜めに注入して、前記ベース領域の上部に前記ソース領域を形成する第四のステップと、を含む半導体装置の製造方法が提供される。
【００１２】
また、本発明によれば、基板内の一対のトレンチに形成された埋込ゲート電極と、
を備える半導体装置であって、
ストライプ状の前記一対のトレンチに、挟まれた所定の領域に形成されたベース領域と、
前記ベース領域の上部に形成されたソース領域と、
前記一対のトレンチに挟まれた前記所定の領域のうち、チャネル領域に、前記ベース領域と前記ソース領域との第一のＰＮ接合面と、
非チャネル領域に、前記第一のＰＮ接合面より浅く形成された、前記ベース領域と前記ソース領域との第二のＰＮ接合面とを有する第一の領域と、
前記所定の領域に、形成されたベース領域を有する第二の領域と、を備え、
前記一対のトレンチの長手方向に、前記第一の領域と前記第二の領域とが交互に配置されたことを特徴とする半導体装置が提供される。
【００１３】
露出部からストライプ状の一対のトレンチに挟まれた所定の領域に、第二の不純物を斜めに注入して、ベース領域の上部にソース領域を形成するので、チャネル領域では、ベース層を浅く、ソース層を深く形成でき、チャネル領域以外のベース層を深く、ソース層を浅く形成できる。
【発明の効果】
【００１４】
本発明によれば、オン抵抗を低減させるとともにアヴァランシェ耐量を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の一形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
なお、本実施の形態では図示するように前後左右上下の方向を規定して説明する。しかし、これは構成要素の相対関係を簡単に説明するために便宜的に規定するものである。従って、本発明を実施する製品の製造時や使用時の方向を限定するものではない。
【００１６】
本実施の形態に係る半導体装置の製造方法は、基板内の一対のトレンチに埋込ゲート電極を形成し、一対のトレンチに挟まれた所定の領域に、ベース領域を形成し、ベース領域の上部にソース領域を形成するものである。
この製造方法は、以下のステップを含む。
(ｉ)基板に一対のトレンチをストライプ状に形成し、トレンチを埋め込むようにポリシリコンを全面に形成する第一のステップ。
(ｉｉ)ポリシリコンの全面をエッチバックして、トレンチ内のポリシリコンの上側を除去し、トレンチの側壁および所定の領域の上面に、露出部を形成するとともに、埋込ゲート電極を形成する第二のステップ。
(ｉｉｉ)基板の法線方向に対して斜め方向に回転注入する方法により、露出部から該所定の領域に、第一の不純物を斜めに注入し、その後、第一の不純物が注入された該所定の領域を加熱して、第一の不純物を下方に拡散させて、ベース領域を形成する第三のステップ。
(ｉｉｉｉ)回転注入する方法により、露出部から該所定の領域に、第二の不純物を斜めに注入して、ベース領域の上部にソース領域を形成する第四のステップ。
以下、各ステップについて、本発明の実施の形態の製造工程の断面図(図５、図６)を用いて説明する。
【００１７】
[(ｉ)第一のステップ]
第一のステップでは、基板に一対のトレンチ４０１をストライプ状に形成し、トレンチ４０１を埋め込むようにポリシリコン４０３を全面に形成する(図５(ａ))。
一対のトレンチ４０１は、シリコン基板にストライプ状に形成されたトレンチである。
ストライプ状の一対のトレンチ４０１は、シリコン基板表面方向にほぼ平行に形成される。
ポリシリコン４０３を全面に形成にはＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）およびＡＬＤ（Atomic Layer Deposition）などを用いて、ポリシリコン４０３を成長させる。これにより、トレンチ４０１内と、一対のトレンチ４０１に挟まれた所定の領域のシリコン基板の表面部分に、ポリシリコン４０３が形成される。
【００１８】
また、シリコン基板の表面と、ポリシリコン４０３の間にゲート絶縁膜４０２を形成することができる。ゲート絶縁膜４０２としては、絶縁耐性が優れていれば特に限定されない。例えば一般的にシリコン酸化膜、シリコン窒化膜が用いられる。
【００１９】
[(ｉｉ)第二のステップ]
第二のステップでは、ポリシリコン４０３の全面をエッチバックして、トレンチ４０１内のポリシリコン４０３の上側を除去し、トレンチ４０１の側壁におよび所定の領域の上面に、露出部４１４を形成するとともに、埋込ゲート電極となるポリシリコン４０３を形成する(図５(ｂ))。
ポリシリコン４０３の全面をエッチバックにより、一対のトレンチ４０１に挟まれた所定の領域の上面部分を露出することができる。さらに、トレンチ４０１内のポリシリコン４０３の上側をオーバーエッチして除去し、トレンチ４０１の側壁部分を露出させる。
【００２０】
このように、ポリシリコン４０３の全面をエッチバックすることで、トレンチ４０１の側壁および一対のトレンチ４０１に挟まれた所定の領域の上面に、露出部４１４を形成することができる。
【００２１】
ここで、露出したシリコン基板の表面は、第一のステップで形成されたシリコン基板上のゲート絶縁膜４０２およびポリシリコン４０３が除去されて、シリコン基板の表層部分が現れている。
【００２２】
後述するように、第三のステップおよび第四のステップでは、この露出部４１４から、シリコン基板内の一対のトレンチ４０１に挟まれた所定の領域に、不純物を斜めに回転注入する。
【００２３】
[(ｉｉｉ)第三のステップ]
第三のステップでは、基板の法線方向に対して斜め方向に回転注入４０４する方法により、露出部４１４から該所定の領域に、第一の不純物を斜めに注入し、その後、第一の不純物が注入された該所定の領域を加熱して、第一の不純物を下方に拡散させて、ベース領域(Ｐベース層４０７)を形成する(図５(ｃ)、図６(ａ))。
【００２４】
まず、図５(ｃ)を用いて、回転注入４０４について説明する。
第三のステップの回転注入４０４において、シリコン基板の法線方向に対して斜め方向に回転注入４０４する方法により、露出部４１４から該所定の領域に、第一の不純物を注入するものである。
露出部４１４の第一の側面と第二の側面の両側面から、斜めに第一の不純物を注入する。
【００２５】
上述したとおり、第二のステップにおいて、シリコン基板上のゲート絶縁膜４０２およびポリシリコン４０３が除去されて、シリコン基板の表層部分が露出している。
ここで、回転注入４０４において、たとえば不純物の注入方向が、埋込ゲート電極となるポリシリコン４０３やゲート絶縁膜４０２を通過する場合には、第一の不純物は、埋込ゲート電極となるポリシリコン４０３やゲート絶縁膜４０２を、ほとんど通過することができない。つまり、このポリシリコン４０３やゲート絶縁膜４０２はマスクとして働くことになる。そのため、上記所定の領域のうち、埋込ゲート電極となるポリシリコン４０３またはゲート絶縁膜４０２の近くのシリコン基板内に、第一の不純物がほとんど注入さない領域が形成される。
【００２６】
反対に、回転注入４０４において、たとえば不純物の注入方向が、埋込ゲート電極となるポリシリコン４０３やゲート絶縁膜４０２をではなく、露出部４１４を通過する場合には、第一の不純物は、上記所定の領域に注入される。
さらに、第三のステップの回転注入４０４の注入エネルギーを、高エネルギーに設定することができる。この回転注入４０４の注入エネルギーを調整することにより、第一の不純物を、露出部４１４から、シリコン基板の表面部分から中央部分まで、斜めに注入することができる。
【００２７】
これにより、一対のトレンチ４０１の両側壁側の露出部４１４から、所定の領域のトレンチ４０１の中央を越えた部分まで、第一の不純物を注入することができるため、第一の不純物が注入された中央部４０５の第一の不純物の濃度を、高くすることができる。
【００２８】
このように、第二のステップで形成した露出部４１４を利用して、イオン注入(回転注入４０４)をセルフアラインプロセスで実施することができる。
そのため、注入角度を調整することで、第一の不純物の濃度が高い中央部４０５が形成されるので、第三のステップの回転注入４０４したときの、Ｐベース層４０６は下向きに凸型になるように、形成される。
【００２９】
ここで、回転注入とは、シリコン基板に対して、複数の方向からイオンを注入する場合などに、注入角度(チルト角度)を設定した上で、シリコン基板の面中心を軸として、シリコン基板を回転させながらイオン注入を行うことをいう。
本実施の形態では、図５(ｃ)に示すように、シリコン基板の面中心を、ある一対のトレンチ４０１に挟まれた所定の領域の中央部分に設定することができる。
また、回転注入には、注入しながら連続的に回転を行うものと、注入時は回軸を停止させ、その後シリコン基板を所定角度回転させて、再び注入を行うことを繰り返すステップ回転注入を含むことができる。
【００３０】
また、第一の不純物はｐ型不純物であり、例えばボロンなどが挙げられる。
【００３１】
第三のステップの回転注入４０４において、一対のトレンチ４０１の間の距離をＤとしたとき、露出部４１４から第一の不純物の濃度分布のピーク域までの平均第一の不純物注入深さのうち、法線方向に対して直角方向のこの注入深さを、１／２Ｄよりも大きくすることができる。
【００３２】
一般的に、イオン注入では、基板表面から所定の深さにピークをもつ不純物の濃度プロファイルが形成される。この基板表面から所定の深さにピークまでの距離を平均不純物注入深さとする。
ここで、本実施形態では、シリコン基板の法線方向に対して斜め方向に回転注入するので、この平均不純物注入深さを、法線方向に対して直角方向と法線方向に対して水平方向に分けて考えるものとする。
このように、露出部４１４から第一の不純物の濃度分布のピーク域までの平均第一の不純物注入深さのうち、法線方向に対して直角方向のこの注入深さを決定する。
【００３３】
そして、一対のトレンチ４０１の間の距離をＤとしたとき、上述の注入深さを１／２Ｄよりも大きくすることで、一対のトレンチ４０１の両側の露出部４１４から所定の領域のトレンチ４０１の中央を越えた部分まで、第一の不純物を注入することができる。これにより、中央部４０５に第一の不純物の濃度分布のピーク域が形成されることになる。
このように、一対のトレンチ４０１の両側の露出部４１４から、所定の領域のトレンチ４０１の中央を越えた部分まで、第一の不純物を注入することができるため、第一の不純物が注入された中央部４０５の第一の不純物の濃度を、高くすることができる。
【００３４】
第一の不純物の濃度が高い中央部４０５が形成されるので、第三のステップの回転注入４０４したときの、Ｐベース層４０６は下向きに凸型になるように、形成される。
上述の注入深さは、トレンチ４０１間の距離をＤに応じて、回転注入の注入エネルギーを調整するなどして、適宜決定することができる。
【００３５】
また、第三のステップの回転注入４０４のエネルギーが、後述する第四のステップの回転注入４０９のエネルギーより、大きくなるように調整することができる。
回転注入４０４のエネルギーを高くすることによって、一対のトレンチ４０１の両側の露出部４１４から、上記所定の領域のより深い部分まで、第一の不純物を注入することができる。そして、中央部４０５の第一の不純物の濃度を、より高くすることができる。
一方、回転注入４０９のエネルギーを、回転注入４０４のエネルギーより低くすることによって、第二の不純物が注入される部分を、上記所定の領域の表層部分に形成することができる。
【００３６】
このように、第一の不純物の濃度が高い中央部４０５が形成されるので、第三のステップの回転注入４０４したときのＰベース層４０６を、下向きに凸型に形成することができる。
【００３７】
ここで、シミュレーション検証して、確認することで、Ｐベース層４０６または後述するＮ＋ソース層４１０の設計、トレンチ間隔寸法等の条件に応じて、回転注入４０４、４０９のドーズ量、回転注入エネルギー、注入角度を、適宜設定することができる。
【００３８】
次に、図６(ａ)を用いて、加熱して第一の不純物を下方に拡散させて、ベース領域(Ｐベース層４０７)を形成することについて説明する。
【００３９】
加熱するとは、第一の不純物が注入された上記所定の領域に、所定の熱を加えることで、注入した第一の不純物を、さらに上記所定の領域内に拡散させることを指す。そして、Ｐベース層４０６の第一の不純物が、熱拡散して、Ｐベース層４０７が形成される。
【００４０】
上述のとおり、回転注入４０４により、Ｐベース層４０６の中央部４０５では、第一の不純物を高濃度にすることができる。そのため、適切な加熱条件ならば、中央部をより深く拡散させ、下向きに凸型の形状に、Ｐベース層４０７を形成させることができる。
このように、加熱により、第一の不純物を、上記所定の領域の上面から下方に向かって、押込拡散させる。この押込拡散により、第一の不純物を拡散させる深さを調整することができる。
ここで、この拡散する深さを、シリコン基板の表面から内部方向の深さとすることができる。
【００４１】
以上のように、押込拡散などにより、Ｐベース層４０７の中央部４０５がシリコン基板の深さ方向に厚く形成させることができる。
その他、Ｐベース層４０７の中央部の厚さは、Ｐベース層４０６の形状(たとえば凸型)、Ｐベース層４０６の中央部４０５の不純物の濃度、および加熱条件(押込条件)などにより調整することができる。
【００４２】
[(ｉｉｉｉ)第四のステップ]
第四のステップでは、回転注入４０９する方法により、露出部４１４から該所定の領域に、第二の不純物を斜めに注入して、ベース領域(Ｐベース層４０７)の上部にソース領域(Ｎ＋ソース層４１０)を形成する(図６(ｂ))。
【００４３】
第三のステップで第一の不純物が、上記所定の領域の表層から内部に向かって拡散すると、上記所定の領域の表層部分には第一の不純物が少なくなる部分ができる。
この部分に第二の不純物を注入することができるので、上述のとおり、Ｐベース層４０６を熱拡散して形成されたＰベース層４０７の上部に、Ｎ＋ソース層４１０を形成することができる。
【００４４】
ここで、回転注入４０９について説明する。
第四のステップの回転注入の注入エネルギーは、低エネルギーに設定することができる。
これにより、回転注入の注入エネルギーを調整することにより、第二の不純物の濃度分布のピーク域を、露出部４１４からシリコン基板表面付近までに分布させることができる。
露出部４１４の第一の側面と第二の側面の両側面から、斜めに第二の不純物を注入する。第二の不純物はｎ型不純物であり、例えばアンチモン、ヒ素、リンなどが挙げられる。
【００４５】
また、第四のステップの回転注入４０９において、一対のトレンチ４０１の間の距離をＤとしたとき、露出部４１４から第二の不純物の濃度分布のピーク域までの平均第二の不純物注入深さのうち、法線方向に対して直角方向のこの注入深さが、１／２Ｄよりも小さくすることができる。
【００４６】
上述のとおり、イオン注入では、基板表面から所定の深さにピークをもつ第二の不純物の濃度プロファイルが形成される。この基板表面から所定の深さにピークまでの距離を平均第二の不純物注入深さとする。ここで、本実施形態では、シリコン基板の法線方向に対して斜め方向に回転注入するので、この平均不純物注入深さを、法線方向に対して直角方向と法線方向に対して水平方向に分けて考えるものとする。
このように、露出部４１４から第二の不純物の濃度分布のピーク域までの平均第二の不純物注入深さのうち、法線方向に対して直角方向のこの注入深さを決定する。
【００４７】
そして、一対のトレンチ４０１の間の距離をＤとしたとき、上述の注入深さを１／２Ｄよりも小さくすることで、一対のトレンチ４０１の両側の露出部４１４から、所定の領域のシリコン基板表面付近に、第二の不純物の濃度分布のピーク域を形成することができる。
これにより、下向きに凹型のＮ＋ソース層４１０を形成することができる。
上述の注入深さは、トレンチ４０１の間の距離をＤに応じて、回転注入の注入エネルギーを調整するなどして、適宜決定することができる。
【００４８】
また、第四のステップの回転注入の注入エネルギーを、上述の第三のステップの回転注入の注入エネルギーより、小さく設定することで、第三のステップの注入深さより短くなるように調整できる。それにより、シリコン基板表面付近に、下向きに凹型のＮ＋ソース層４１０を形成することができる。
【００４９】
さらに、Ｎ＋ソース層４１０を、第三のステップより低い温度で、加熱して、第二の不純物を拡散させることができる。これにより、埋込ゲート電極に対しオフセットとならずに、Ｎ＋ソース層４１０を形成することができる。
このように、加熱により、上記所定の領域の上面から下方に向かって、第二の不純物を押込拡散させることができる。この押込拡散により、第一の不純物を拡散させる深さを調整することができる。ここで、かかる深さを、シリコン基板の表面から内部方向の深さとすることができる。
【００５０】
また、適切な加熱条件ならば、低温で第二の不純物を押込拡散できるので、充分に埋込ゲート電極に対しオフセットとならずに下向きに凹型のＮ＋ソース層４１０を形成することができる。
【００５１】
第三のステップの法線方向に対する斜め方向の角度と、第四のステップの法線方向に対する斜め方向の角度とを、ほぼ同じにして、その他の条件、たとえば回転注入エネルギーを調整することができる。
一方、回転注入エネルギーをほぼ同じにして、第三のステップの法線方向に対する斜め方向の角度は、第四のステップの法線方向に対する斜め方向の角度より、小さくすることもできる。
このように、注入角度を小さくするにしたがって、よりシリコン基板の表層から内部に向かって、不純物を深く注入することができ、一方注入角度を大きくするにしたがって、よりシリコン基板の表層付近に向かって、不純物を浅く注入することができる。
【００５２】
以上のように、第四のステップでは、Ｎ＋ソース層４１０の中央部をシリコン基板の深さ方向に薄く形成することができ、埋込ゲート電極側をシリコン基板の深さ方向に厚く形成することができる。このように、チャネル領域におけるＰベース層４０７の厚さ、すなわちチャネル長を調整できる。
また、Ｎ＋ソース層４１０の埋込ゲート電極側壁側の厚さは、回転注入４０９エネルギー、加熱条件などにより適宜設定することができる。
【００５３】
さらに、埋込絶縁層間膜４１１およびＰ＋バックゲート層４１２を形成するステップについて説明する(図６(ｃ))。
第四のステップ後、埋込ゲート電極の上に、埋込絶縁層間膜４１１を形成することができる。
また、第四のステップにおいて、Ｐベース層４０７の上部のバックゲート層（Ｐ＋バックゲート層４１２）を形成する予定の領域にマスクをした後に、Ｎ＋ソース層４１０を形成し、その後、マスクを除去して、上記予定の領域にＰ＋バックゲート層４１２を形成する。その後、アルミニウムなどにより、ソース電極４１３を形成する。
【００５４】
次に、図７を用いて、本発明の実施の形態のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴでのアヴァランシェ動作を説明する。
本実施の形態の製造方法により、Ｐベース層は下向きに凸型に深く、Ｎ＋ソース層は下向きに凹型に薄く形成できる。そのため、アヴァランシェ電流経路５０１のＰベース層厚５０２を厚くすることができ、これによりアヴァランシェ耐量向上を図ることができる。
【００５５】
本実施の形態の効果について説明する。
第二のステップで形成した露出部を利用して、イオン注入(回転注入４０４、４０９)をセルフアラインプロセスで実施することができる。この方法により、Ｐベース層、Ｎ＋ソース層を形成することができる。そのため、Ｎ＋ソース層が埋込ゲート電極とオフセットすることがなくなり、拡散、押込工程(加熱工程)の設計を容易にすることができる。
【００５６】
また、チャネル領域ではＮ＋ソース層の厚さを厚く形成できるので、オン抵抗を低減することができる。さらに、チャネル以外のＰベース層は、シリコン基板の法線方向に表層から内部に向かって深く、Ｎ＋ソース層は浅く形成できるので、アヴァランシェ電流経路の抵抗を低減することができる。
よって、チャネル領域では、ベース層を浅く、ソース層を深く形成でき、チャネル領域以外のベース層を深く、ソース層を浅く形成できる。そのため、オン抵抗を低減したまま、アヴァランシェ電流経路のベース抵抗を低減し、アヴァランシェ耐量を向上させることができる。
【００５７】
公知例(特許文献１)では、一対のトレンチに囲まれたＰベース層、Ｎ＋ソース層ともに、チャネル領域（ゲートトレンチ付近の両端の領域）も非チャネル領域（ゲートトレンチから離れた中央の領域）もほぼ同じ深さとしているため、アヴァランシェ耐量は向上されない。これに対し、本発明の実施の形態によれば、一対のトレンチに囲まれたＰベース層およびＮ＋ソース層は、非チャネル領域（ゲートトレンチから離れた中央の領域）ではアヴァランシェ電流経路を作るように、Ｐベース層を下向きに凸型とし、Ｎ＋ソース層を上向きに凹型に薄く形成しているので、アヴァランシェ耐量を向上できる。
【００５８】
ところで、上述した特許文献２の製造方法の場合、第１バックゲート領域１４ａと第２バックゲート領域１４ｂは、層間絶縁膜１６をマスクとして全面にｐ型不純物をイオン注入することにより形成される（図８(Ａ)（Ｂ））。
そのため、層間絶縁膜１６をトレンチの中だけでなく、トレンチの外側に張り出すように形成する必要があった。このような場合、層間絶縁膜１６がトレンチの外側に張り出している分、トレンチゲート間のピッチを狭めることができないという問題があった。
【００５９】
これに対して、本実施形態においては、上述の第二のステップで形成した露出部４１４を利用して、イオン注入(回転注入４０４、４０９)をセルフアラインプロセスで実施することにより、Ｐベース層４０７とＮ＋ソース層４１０とを形成するものである。そのため、埋込絶縁層間膜４１１をマスクとして利用しないので、トレンチ４０１の中に埋込絶縁層間膜４１１を埋め込ことができる。これにより、トレンチゲート間のピッチを狭めることができる。
【００６０】
以下、図１を用いて、本発明の実施の形態のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴについて説明する。
本発明の実施の形態の半導体装置は、シリコン基板(ｎ−エピ層１０８、ｎ＋＋サブ層１０９)内の一対のトレンチに形成された埋込ゲート電極１０３を備えるものである。
さらに、ストライプ状の一対のトレンチに、挟まれた所定の領域に形成されたベース領域（Ｐベース層１０５）と、Ｐベース層１０５の上部に形成されたソース領域（Ｎ＋ソース層１０６）と、一対のトレンチに挟まれた所定の領域のうち、チャネル領域に、Ｐベース層１０５とＮ＋ソース層１０６との第一のＰＮ接合面と、非チャネル領域に、第一のＰＮ接合面より浅く形成された、Ｐベース層１０５とＮ＋ソース層１０６との第二のＰＮ接合面とを有する第一の領域と、該所定の領域に、形成されたベース領域（Ｐベース層）を有する第二の領域と、を備え、一対のトレンチの長手方向に、第一の領域と第二の領域とが交互に配置されたことを特徴とするものである。ここで、Ｎ＋ソース層１０６が深い領域（ゲートトレンチ付近の両端の領域）をチャネル領域といい、Ｎ＋ソース層１０６が浅い領域（ゲートトレンチから離れた中央の領域）を非チャネル領域というものとする。
【００６１】
本実施の形態の半導体装置は、Ｐベース層１０５とＮ＋ソース層１０６とが接合したＰＮ接合面を有する。このＰＮ接合面のうち、チャネル領域に形成されたものを第一のＰＮ接合面とし、非チャネル領域に形成されたものを第二のＰＮ接合面とする。
図１に示すとおり、第一のＰＮ接合面より基板内方向に浅く第二のＰＮ接合面は形成されている。このため、チャネル部分では、ベース層が浅く、ソース層が深く形成され、チャネル部分以外では、ベース層が深く、ソース層が浅く形成されている。
そのため、オン抵抗を低減したまま、アヴァランシェ電流経路のベース抵抗を低減し、アヴァランシェ耐量を向上させることができる。
【００６２】
また、本実施形態では、ストライプ状の一対のトレンチの長手方向に、第一の領域と第二の領域とが交互に配置されている。第一の領域と第二の領域とが連続して交互に配置されていることが好ましいが、これに限定されない。少なくとも第二の領域が連続し配置しなければよい。
また、第一の領域と第二の領域とのトレンチの長手方向の長さは、上述の回転注入により調整される。このように、第一の領域と第二の領域との配置や回転注入により第一の領域のトレンチの長手方向の長さが決定される。
本実施形態の半導体装置は、第一の領域のトレンチの長手方向の長さの設定により、オン抵抗とアヴァランシェ耐量を調整することができる。
【００６３】
さらに、埋込ゲート電極１０３の上に、埋込絶縁層間膜１０１が形成されている。また、トレンチ内壁部分にゲート絶縁膜１０４が形成され、さらにソース電極１０２、ドレイン電極１１０も形成されている（図１）。
第二の領域において、Ｐベース層の上部にバックゲート層(Ｐ＋バックゲート層１０７)が形成される。なお、ベース領域(Ｐベース層１０５)は、第一の不純物を含み、ソース領域(Ｎ＋ソース層１０６)は、第二の不純物を含むことができる。第一の不純物および第二の不純物については、上述のとおりである。
【００６４】
ところで、上述した特許文献２の半導体装置の場合、図８(Ａ)の断面では、トレンチ７に隣接したチャネル領域４表面に第１ソース領域１５ａが設けられている。さらに図８(Ｂ)の断面では、第２ソース領域１５ｂは、第１ソース領域１５ａと直交する第２方向に延在し、バックゲート領域１４ｂの両側に配置される２つの第１ソース領域１５ａを連結するように設けられている。
【００６５】
そのため、第１ソース領域１５ａと直交する第２方向に延在する第２ソース領域１５ｂを形成する必要があった。このような場合、第１ソース領域１５ａが存在するためにアヴァランシェ電流経路の抵抗を十分に下げることができず、全体としてアヴァランシェ耐量が不充分であるという問題があった。
【００６６】
これに対して、本実施形態においては、ストライプ状の一対のトレンチの長手方向に、アヴァランシェ耐量が必要な第一の領域とアヴァランシェ耐量が必要とされない第二の領域とが交互に配置されている。また上述のとおり、第一の領域は、オン抵抗を低減したまま、アヴァランシェ耐量を向上させることができる。このように、アヴァランシェ耐量が必要な第一の領域に、オン抵抗を低減したまま、アヴァランシェ耐量を向上させる構造が形成されているため、本実施形態の半導体装置は全体として充分なアヴァランシェ耐量を得ることができる。
【００６７】
本発明の実施の形態は、トレンチ形ゲート内に絶縁層間膜を埋め込む構造を有する縦型ＭＯＳＦＥＴのうち、ゲートトレンチ間隔の短いものに対しても適用することができる。
【実施例】
【００６８】
次に本実施の形態の具体化例を説明する。
まず、トレンチにゲート酸化膜を形成後、ポリシリコンを成長させ、該トレンチに埋め込んだ。次に、トレンチに埋め込んだポリシリコンをエッチバックした。
その後、露出したトレンチの側壁および一対のトレンチに挟まれた所定の領域の上面を利用して、セルフアラインで回転注入によるベース注入を行なった。
このときの注入エネルギー深さはトレンチ−トレンチ間隔に対し深く注入した。この場合、トレンチの両側から注入されることで、注入した部分のうち中央が両側からの注入により高濃度化された。
ここで、たとえばベースの回転注入の条件を以下のようにした。
トレンチ-トレンチ間隔：０．５μｍの場合、
不純物：ボロン
加速電圧：１００ｋｅＶ以上、１２０ｋｅＶ以下
ドーズ量：１Ｅ１２／ｃｍ２以上、１Ｅ１３／ｃｍ２以下程度
回転注入の注入角度：４０°以上、５０°以下
上記条件は、シミュレーション検証し確認した。
また、拡散層設計・トレンチ間隔寸法等により適宜変更することができる。
【００６９】
ベース注入後、押込によりベース層を形成した。回転注入によりベース注入した部分のうち中央が高濃度化していた。そこで、適切な押込条件により、中央部をより深く拡散させ、下向きに凸型の形状にＰベース層を形成した。
ここで、たとえば押込条件を以下のようにした。
温度：９５０度以上、１０００度以下
時間：３０分以上、６０分以下程度
上記条件にて、押込で下向きに凸型の形状にＰベース層が形成されることを確認した。
【００７０】
Ｐベース層形成後、Ｎ＋ソース層を形成した。バックゲートとなる予定の部分をフォトレジストによりマスクして、回転注入した。
ここで、たとえばベースの回転注入の条件を以下のようにした。
不純物：ヒ素
加速電圧：３０ｋｅＶ
回転注入の注入角度：４０°以上、５０°以下
ソース注入は低エネルギー注入で、埋込ゲート電極となるポリシリコン及びシリコン面に沿って注入され、ポリシリコンに掛かる深さに下向きに凹型に形成された。
そのため、低温押込(８００度以上、８５０度以下程度)で充分に埋込ゲート電極となるポリシリコンに対しオフセットとならずにＮ＋ソース層が形成できた。
その後、トレンチ埋込絶縁層間膜、Ｐ＋バックゲート層を形成し、アルミニウムなどにより、ソース電極、埋込ゲート電極を形成し、本実施の形態の半導体装置が製造することができた。
【００７１】
チャネル領域では、ベース層を浅く、ソース層を深く形成でき、チャネル領域以外のベース層を深く、ソース層を浅く形成できた。そのため、オン抵抗を低減したまま、アヴァランシェ電流経路のベース抵抗を低減し、アヴァランシェ耐量を向上させることができた。
【００７２】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴの断面図である。
【図２】従来のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴの製造工程を模式的に示す断面図である。
【図３】従来のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴの製造工程を模式的に示す断面図である。
【図４】従来のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴでのアヴァランシェ動作を示す図である。
【図５】本発明の実施の形態のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴの製造工程を模式的に示す断面図である。
【図６】本発明の実施の形態のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴの製造工程を模式的に示す断面図である。
【図７】本発明の実施の形態のゲートトレンチ内絶縁層間膜埋込ＭＯＳＦＥＴでのアヴァランシェ動作を示す図である。
【図８】従来のＭＯＳＦＥＴの構造を模式的に示す断面図である。
【符号の説明】
【００７４】
４    チャネル領域
７    トレンチ
１４ａ    バックゲート領域
１４ｂ    バックゲート領域
１５ａ    ソース領域
１５ｂ    ソース領域
１６    層間絶縁膜
１０１    埋込絶縁層間膜
１０２    ソース電極
１０３    埋込ゲート電極
１０４    ゲート絶縁膜
１０５    Ｐベース層
１０６    Ｎ＋ソース層
１０７    Ｐ＋バックゲート層
１０８    ｎ−エピ層
１０９    ｎ＋＋サブ層
１１０    ドレイン電極
２０１    イオン注入
２０２    Ｐベース層
２０３    トレンチ
２０４    ゲート酸化膜
２０５    ポリシリコン
２０６    埋込層間膜
２０７    フォトレジスト
２０８    イオン注入
２０９    Ｎ＋ソース層
２１０    Ｐ＋バックゲート層
２１１    ソース電極
３０１    電流経路
３０２    Ｐベース層厚
４０１    トレンチ
４０２    ゲート絶縁膜
４０３    ポリシリコン
４０４    回転注入
４０５    中央部
４０６    Ｐベース層
４０７    Ｐベース層
４０８    フォトレジスト
４０９    回転注入
４１０    Ｎ＋ソース層
４１１    埋込絶縁層間膜
４１２    Ｐ＋バックゲート層
４１３    ソース電極
４１４    露出部
５０１    電流経路
５０２    Ｐベース層厚
【図１】
2010123798.tif 000003
【図２】
2010123798.tif 000004
【図３】
2010123798.tif 000005
【図４】
2010123798.tif 000006
【図５】
2010123798.tif 000007
【図６】
2010123798.tif 000008
【図７】
2010123798.tif 000009
【図８】
2010123798.tif 000010