(57)【要約】【課題】キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速、低電圧動作が可能な共有キャッシュメモリとそのキャッシュ間のデータ転送方法を提供する。【解決手段】ＣＭＰの共有キャッシュメモリであって、各プロセッサコアに接続されるメモリセル群は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成されるメモリセルがワードライン方向に連結されたものであり、ビットライン方向に上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続される。【選択図】図３
2010237820.tif 000002
【特許請求の範囲】
【請求項１】
１チップ上にｎ（ｎは２以上）個のプロセッサコアを集積したチップマルチプロセッサにおけるＮｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のキャッシュメモリであって、
各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルがワードライン方向に連結されたものであり、
ビットライン方向に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
ビットライン方向に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、ことを特徴とする共有キャッシュメモリ。
【請求項２】
１チップ上に２個のプロセッサコアを集積したチップマルチプロセッサにおけるＮｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のキャッシュメモリであって、
各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルがワードライン方向に連結されたものであり、
ビットライン方向に上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、ことを特徴とする共有キャッシュメモリ。
【請求項３】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
ビットライン方向の上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがビットライン方向の上下２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）とを、モード制御ラインを用いて、動的に切り替えできる半導体メモリにおいて、
前記半導体メモリを、
１チップ上に２個のプロセッサコアを集積したチップマルチプロセッサにおけるＮｏｎ−Ｕｎｉｆｏｒｍ
Ｓｈａｒｅｄ構成のキャッシュメモリに用い、
上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、ことを特徴とする共有キャッシュメモリ。
【請求項４】
請求項１〜３のいずれかの共有キャッシュメモリにおいて、隣接するメモリセル間のデータ転送方法であって、
コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する手順が、
１−１）一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、
１−２）コピー先セルのワードラインの状態をローレベルにするステップと、
１−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
１−４）コピー先セルのグランドラインをグランド電位に戻すステップと、
を備えたことを特徴とするキャッシュ間のデータ転送方法。
【請求項５】
請求項１〜３のいずれかの共有キャッシュメモリにおいて、隣接するメモリセル間のデータ転送方法であって、
コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する手順が、
２−１）一対のビットラインの状態をローレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルの電源ラインをグランド電位にするステップと、
２−２）コピー先セルのワードラインの状態をローレベルにするステップと、
２−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
２−４）コピー先セルの電源ラインを電源電圧に戻すステップと、
を備えたことを特徴とするキャッシュ間のデータ転送方法。
【請求項６】
前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタを配設した構成であり、前記モード制御ラインは、該Ｐ型ＭＯＳトランジスタのゲートを制御することを特徴とする請求項４又は５に記載のキャッシュ間のデータ転送方法。
【請求項７】
前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタを配設した構成であり、前記モード制御ラインは、該Ｎ型ＭＯＳトランジスタのゲートを制御することを特徴とする請求項４又は５に記載のキャッシュ間のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成の新規な共有キャッシュ構成とそのキャッシュ間のサイクルタイムの短いデータ転送方法に関する技術である。
【背景技術】
【０００２】
１チップ上に複数のプロセッサコアを集積したチップマルチプロセッサ(ＣＭＰ：Ｃｈｉｐ Ｍｕｌｔｉ Ｐｒｏｃｅｓｓｏｒ) におけるキャッシュの構成に、ＮＵＭＡ（Ｎｏｎ−Ｕｎｉｆｏｒｍ
Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ）がある。ＮＵＭＡは、複数のプロセッサコアからのメモリ共有を可能にするコンピュータアーキテクチャである。
【０００３】
図１は、このＮＵＭＡの代表的な構成の１つであるＮｏｎ−Ｕｎｉｆｏｒｍ
Ｓｈａｒｅｄ構成のキャッシュの物理構成の一例を示している。Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成では、自身のＬ２キャッシュにおいて、キャッシュ・ミスが発生した場合、他のプロセッサコアのＬ２キャッシュに対して相互結合網（Ｎｅｔｗｏｒｋ）を介してアクセスを行い、ラインをフェッチすることが可能である。これにより、Ｌ２キャッシュは仮想的に各プロセッサコアによって共有され、外部メモリへのアクセス頻度を低減することが可能である。
【０００４】
また、新たにラインを主メモリからフェッチする際に、自身のＬ２容量が不足した場合、他のプロセッサコアのＬ２キャッシュに一時的に不要なラインをリプレースすることによって容量効率を向上させている。
【０００５】
Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のＣＭＰにおいて、ラインフェッチやラインリプレース動作時のＬ２キャッシュ間のデータコピーに伴うサイクルタイムが、ＣＭＰにおける処理時間を決定する上で重要な要素となっている。
【０００６】
一方、近年のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタのしきい値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ)を増大させている。
【０００７】
上記状況に鑑みて、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性（ＱｏＢ：Ｑｕａｌｉｔｙ ｏｆ Ｂｉｔ）を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードとを動的に切り替えることができ、モードを切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えるといった新規な半導体メモリを既に提案している（特許文献１を参照）。
【０００８】
かかる提案の半導体メモリの一実施例は、図２−１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。
また、図２−２は、隣接する２つのメモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、該Ｎ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成を示している。
【０００９】
ここで、図２−１のメモリセルの回路動作を簡単に説明する。図２−１に示すメモリセル（ＭＣ０１）は、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
【００１０】
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。
【００１１】
またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作するのである。
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＡ）により制御される。
【００１２】
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（／ＣＴＲＬ）が設けられている。
【００１３】
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（／ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードの２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。
【００１４】
この１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードの切り替えは、メモリセルブロック毎に動的に変化させることが可能である。
【００１５】
本発明は、１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードの２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリセルを、ＣＭＰ上のキャッシュ間のデータコピーに応用するものである。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】ＰＣＴ／ＪＰ２００９／５００８６
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述したように、Ｎｏｎ−Ｕｎｉｆｏｒｍ
Ｓｈａｒｅｄ構成のＣＭＰにおいて、ラインフェッチやラインリプレース動作時のＬ２キャッシュ間のデータコピーに伴うサイクルタイムが、ＣＭＰにおける処理時間を決定する上で重要な要素となっている。
【００１８】
本発明は、Ｎｏｎ−Ｕｎｉｆｏｒｍ
Ｓｈａｒｅｄ構成のＣＭＰにおいて、キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速、低電圧動作が可能な共有キャッシュメモリとそのキャッシュ間のデータ転送方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本発明の第１の観点の共有キャッシュメモリは、
１チップ上にｎ（ｎは２以上）個のプロセッサコアを集積したチップマルチプロセッサにおけるＮｏｎ−Ｕｎｉｆｏｒｍ
Ｓｈａｒｅｄ構成のキャッシュメモリであって、
（１）各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルがワードライン方向に連結されたものであり、
（２）ビットライン方向に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
（３）ビットライン方向に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、構成とされる。
【００２０】
かかる構成によれば、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のＣＭＰにおいて、キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速コピー、低電圧動作が可能である。
【００２１】
また、本発明の第２の観点の共有キャッシュメモリは、
１チップ上に２個のプロセッサコアを集積したチップマルチプロセッサにおけるＮｏｎ−Ｕｎｉｆｏｒｍ
Ｓｈａｒｅｄ構成のキャッシュメモリであって、
（１）各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルがワードライン方向に連結されたものであり、
（２）ビットライン方向に上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
（３）上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、構成とされる。
【００２２】
かかる構成によれば、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のＣＭＰにおいて、キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速コピー、低電圧動作が可能である。
【００２３】
また、本発明の第３の観点の共有キャッシュメモリは、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルと、
ビットライン方向の上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがビットライン方向の上下２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）とを、モード制御ラインを用いて、動的に切り替えできる半導体メモリにおいて、
前記半導体メモリを、１チップ上に２個のプロセッサコアを集積したチップマルチプロセッサにおけるＮｏｎ−Ｕｎｉｆｏｒｍ
Ｓｈａｒｅｄ構成のキャッシュメモリに用い、
上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、構成とされる。
【００２４】
かかる構成によれば、１ビットが１個のメモリセルで構成されるモードと、１ビットが２個のメモリセルを連結して構成されるモードの２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリセルを、ＣＭＰ上のＮｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のキャッシュメモリに応用して、キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速コピー、低電圧動作が可能である。
【００２５】
また、本発明の第１の観点のキャッシュ間のデータ転送方法は、上記の第１〜第３の観点の共有キャッシュメモリにおいて、隣接するメモリセル間のデータ転送方法であって、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する手順が、
１−１）一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、
１−２）コピー先セルのワードラインの状態をローレベルにするステップと、
１−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
１−４）コピー先セルのグランドラインをグランド電位に戻すステップと、
を備える構成とされる。
かかる構成によれば、上記１−１）〜１−４）のステップを用いて、キャッシュメモリ間のデータ転送処理を、短いサイクルで高速に行え、かつ低電圧動作で行える。
【００２６】
また、本発明の第２の観点のキャッシュ間のデータ転送方法は、上記の第１〜第３の観点の共有キャッシュメモリにおいて、隣接するメモリセル間のデータ転送方法であって、コピー元のメモリセル（コピー元セル）からコピー先のメモリセル（コピー先セル）へ保持データを転送する手順が、
２−１）一対のビットラインの状態をローレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルの電源ラインをグランド電位にするステップと、
２−２）コピー先セルのワードラインの状態をローレベルにするステップと、
２−３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
２−４）コピー先セルの電源ラインを電源電圧に戻すステップと、
を備える構成とされる。
【００２７】
かかる構成によれば、上記２−１）〜２−４）のステップを用いて、キャッシュメモリ間のデータ転送処理を、短いサイクルで高速に行え、かつ低電圧動作で行える。また、第２の観点のキャッシュ間のデータ転送方法は、第１の観点のキャッシュ間のデータ転送方法と比べて、上記２−３）のステップのモード制御スイッチ部が導通する直前まで、コピー先セルの内部状態がより不安定となり、すなわち、コピー先セルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
【００２８】
ここで、上記のキャッシュ間のデータ転送方法において、モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタを配設した構成であり、モード制御ラインは、該Ｐ型ＭＯＳトランジスタのゲートを制御することが好ましい態様である。
モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される場合、コピー先セルのグランドラインを制御する第１の観点のキャッシュ間のデータ転送方法よりも、コピー先セルの電源ラインを制御する第２の観点のキャッシュ間のデータ転送方法の方が、データコピーのビット誤り率（ＢＥＲ)をより低減でき、また、より低い動作電圧で動作できるからである。
【００２９】
また、上記のキャッシュ間のデータ転送方法において、モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、１対のＮ型ＭＯＳトランジスタを配設した構成であり、モード制御ラインは、該Ｎ型ＭＯＳトランジスタのゲートを制御することが好ましい態様である。
モード制御スイッチ部がＮ型ＭＯＳトランジスタで構成される場合は、コピー先セルのグランドラインを制御する第１の観点のキャッシュ間のデータ転送方法、コピー先セルの電源ラインを制御する第２の観点のキャッシュ間のデータ転送方法、共に、データコピーのビット誤り率（ＢＥＲ)をより低減でき、また、より低い動作電圧で動作できるからである。
【発明の効果】
【００３０】
本発明の共有キャッシュメモリは、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のＣＭＰにおいて、キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速、低電圧動作が可能であるといった効果を有する。
また、本発明の共有キャッシュメモリにおけるキャッシュ間のデータ転送方法は、ビット誤り率（ＢＥＲ）を低減でき、低電圧動作が可能であるといった効果を有する。
【図面の簡単な説明】
【００３１】
【図１】Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のキャッシュの物理構成の一例を示す。
【図２−１】メモリセルのビット信頼性ＱｏＢを動的に変化させ得る提案中の半導体メモリのメモリセルの回路構成図（モード制御スイッチ部はＰ型ＭＯＳトランジスタ）を示す。
【図２−２】メモリセルのビット信頼性ＱｏＢを動的に変化させ得る提案中の半導体メモリのメモリセルの回路構成図（モード制御スイッチ部はＮ型ＭＯＳトランジスタ）を示す。
【図３】本発明のＮｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のキャッシュの物理構成を示す。
【図４−１】実施例１のデータコピー方法におけるステップ毎の回路状態の説明図（第１ステップ）
【図４−２】実施例１のデータコピー方法におけるステップ毎の回路状態の説明図（第２ステップ）
【図４−３】実施例１のデータコピー方法におけるステップ毎の回路状態の説明図（第３ステップ）
【図４−４】実施例１のデータコピー方法におけるステップ毎の回路状態の説明図（第４ステップ）
【図５】実施例１の第１〜第４ステップにおけるメモリセルの保持データの波形図
【図６−１】実施例２のデータコピー方法におけるステップ毎の回路状態の説明図（第１ステップ）
【図６−２】実施例２のデータコピー方法におけるステップ毎の回路状態の説明図（第２ステップ）
【図６−３】実施例２のデータコピー方法におけるステップ毎の回路状態の説明図（第３ステップ）
【図６−４】実施例２のデータコピー方法におけるステップ毎の回路状態の説明図（第４ステップ）
【図７】実施例２の第１〜第４ステップにおけるメモリセルの保持データの波形図
【図８−１】実施例３のデータコピー方法におけるステップ毎の回路状態の説明図（第１ステップ）
【図８−２】実施例３のデータコピー方法におけるステップ毎の回路状態の説明図（第２ステップ）
【図８−３】実施例３のデータコピー方法におけるステップ毎の回路状態の説明図（第３ステップ）
【図８−４】実施例３のデータコピー方法におけるステップ毎の回路状態の説明図（第４ステップ）
【図９】実施例３の第１〜第４ステップにおけるメモリセルの保持データの波形図
【図１０−１】実施例４のデータコピー方法におけるステップ毎の回路状態の説明図（第１ステップ）
【図１０−２】実施例４のデータコピー方法におけるステップ毎の回路状態の説明図（第２ステップ）
【図１０−３】実施例４のデータコピー方法におけるステップ毎の回路状態の説明図（第３ステップ）
【図１０−４】実施例４のデータコピー方法におけるステップ毎の回路状態の説明図（第４ステップ）
【図１１】実施例４の第１〜第４ステップにおけるメモリセルの保持データの波形図
【図１２】実施例１〜４のデータコピー時の動作電圧とビット誤り率のグラフ
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【００３３】
図３は、１チップ上に２個のプロセッサコアを集積したチップマルチプロセッサ（ＣＭＰ）における本発明のＮｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のキャッシュの物理構成を示している。
２個のプロセッサコア（μＰ０，μＰ１）に接続されるメモリセル群は、１ビットのメモリセル（ＭＣ）がワードライン方向に連結されたものである。
点線で囲まれ、斜めのハッチングで示したメモリセル（ＭＣ）ペア回路は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルのペアに、ビットライン方向に上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を更に加えた構成となる。
【００３４】
この上下に隣接するメモリセルは、それぞれ異なるプロセッサコア（μＰ０，μＰ１）に接続されている。具体的に図３の場合で説明する。図３の場合では、４行×４列の計１６個のＭＣが示されている。それぞれのメモリセル（ＭＣ）の位置を（ｍ，ｎ）で示すことにする（ｍ：０〜３，ｎ：０〜３）。例えば、ＭＣ（０，０）は１行目の１列目、すなわち、図３において左側の上に位置するメモリセルとなる。
図３では、１行目と２行目の上下に隣接するメモリセル（ＭＣ）のデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインが加えられている。また、３行目と４行目の上下に隣接するメモリセル（ＭＣ）のデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインが加えられている。例えば、上下に隣接するＭＣ（０，０）とＭＣ（１，０），ＭＣ（２，３）とＭＣ（３，３）のデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインが加えられている。
【００３５】
後述の実施例１〜４で説明する共有キャッシュ間のデータ転送方法を用いることにより、上下に隣接するメモリセル間でのデータ転送を短サイクルタイムで高速に行うことが可能となる。すなわち、図３に示すようなＮｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のデュアルコアプロセッサ（μＰ０，μＰ１）のＬ２キャッシュ間のラインフェッチ、又は、リプレースのサイクルタイムの短縮が可能となる。
【００３６】
また、一方のプロセッサのみで処理を行う場合は、使用していないプロセッサ側のキャッシュにデータをコピーし、メモリセル（ＭＣ）ペア回路を１ビットのメモリセルとして使用することで、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を高くでき、動作の安定性を確保して低消費電力化および高信頼性化の動作が可能となる。
【実施例１】
【００３７】
実施例１では、図２−１で示される６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＰ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（／ＣＴＲＬ）とを設けた構成について、共有キャッシュ間のデータ転送方法を以下に説明する。
【００３８】
第１のプロセッサは、メモリセル（ＭＣ０１）に接続されるとする。例えば、メモリセル（ＭＣ０１）のビット情報は、ノードｍ０が“Ｈ”で、ノードｍ１が“Ｌ”とする。また、第２のプロセッサは、メモリセル（ＭＣ１０）に接続されるとする。メモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）は上下に隣接している。第１のプロセッサと第２のプロセッサは、このメモリセル（ＭＣ１０）とメモリセル（ＭＣ１０）を利用して、データを共有する。そのためには、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にすべく、メモリセル（ＭＣ０１）の保持データをメモリセル（ＭＣ１０）へデータ転送する必要がある。
【００３９】
以下に、図４−１〜図４−４を参照して、共有キャッシュ間のデータ転送方法について説明する。図４−１〜図４−４は、本実施例１の共有キャッシュ間のデータ転送方法におけるステップ毎の回路状態の説明図である。図４−１〜図４−４において、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーして、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にするものとする。
【００４０】
データコピーの方法としては、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＶＧＤＢ）と電源ライン（ＶＶＤＤＢ）を制御する２通りの方法がある。本実施例１では、グランドライン（ＶＧＮＤＢ）を制御する方法について、データコピーの手順を説明する。
【００４１】
先ず、図４−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を電源電位（“ＶＤＤ”）にする（第１ステップ）。
【００４２】
次に、図４−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
【００４３】
次に、図４−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（／ＣＴＲＬ）をローレベル（“Ｌ”）にして、Ｐ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
【００４４】
最後に、図４−４に示すように、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を再びグランド電位（“ＧＮＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
【００４５】
図５は、本実施例１の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルのグランドライン（ＶＧＮＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図５に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
【００４６】
本実施例１の共有キャッシュ間のデータ転送方法を用いることによって、グランドライン（ＶＧＮＤ）を共有するメモリセルの全データを数サイクルでコピーすることが可能となる。従って、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のデュアルコアプロセッサ（μＰ０，μＰ１）のＬ２キャッシュ間のラインフェッチ、又は、リプレースのサイクルタイムの短縮が可能となるのである。
また、後述するように、本実施例１の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
【実施例２】
【００４７】
次に、実施例２では、実施例１と同様に、図２−１で示される６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＰ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（／ＣＴＲＬ）とを設けた構成について、共有キャッシュ間のデータ転送方法を以下に説明する。
実施例１はグランドライン（ＶＧＮＤＢ）を制御する方法であったのに対して、実施例２では電源ライン（ＶＶＤＤＢ）を制御する方法でデータコピーを行う。
【００４８】
先ず、図６−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をローレベル（“Ｌ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）をグランド電位（“ＧＮＤ”）にする（第１ステップ）。
【００４９】
次に、図６−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
【００５０】
次に、図６−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（／ＣＴＲＬ）をローレベル（“Ｌ”）にして、Ｐ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
【００５１】
最後に、図６−４に示すように、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）を再び電源電位（“ＶＤＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
【００５２】
図７は、本実施例２の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルの電源ライン（ＶＶＤＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図７に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
また、図７に示されるように、モード制御ライン（ＣＴＲＬ）がローレベル（“Ｌ”）になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
【００５３】
本実施例２の共有キャッシュ間のデータ転送方法を用いることによって、電源ライン（ＶＶＤＤ）を共有するメモリセルの全データを数サイクルでコピーすることが可能となる。従って、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のデュアルコアプロセッサ（μＰ０，μＰ１）のＬ２キャッシュ間のラインフェッチ、又は、リプレースのサイクルタイムの短縮が可能となるのである。
また、後述するように、本実施例２の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
【実施例３】
【００５４】
実施例３では、図２−２で示される６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＮ型ＭＯＳトランジスタ（Ｍ２０,Ｍ２１)と、このＮ型ＭＯＳトランジスタの導通を制御する１本のモード制御ラインとを設けた構成について、共有キャッシュ間のデータ転送方法を以下に説明する。
【００５５】
第１のプロセッサは、メモリセル（ＭＣ０１）に接続されるとする。例えば、メモリセル（ＭＣ０１）のビット情報は、ノードｍ０が“Ｈ”で、ノードｍ１が“Ｌ”とする。また、第２のプロセッサは、メモリセル（ＭＣ１０）に接続されるとする。メモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）は上下に隣接している。第１のプロセッサと第２のプロセッサは、このメモリセル（ＭＣ１０）とメモリセル（ＭＣ１０）を利用して、データを共有する。そのためには、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にすべく、メモリセル（ＭＣ０１）の保持データをメモリセル（ＭＣ１０）へデータ転送する必要がある。
【００５６】
以下に、図８−１〜図８−４を参照して、共有キャッシュ間のデータ転送方法について説明する。  図８−１〜図８−４は、本実施例３の共有キャッシュ間のデータ転送方法におけるステップ毎の回路状態の説明図である。図８−１〜図８−４において、メモリセル（ＭＣ０１）ノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーして、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データとメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データを同一にするものとする。
【００５７】
データコピーの方法としては、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＶＧＤＢ）と電源ライン（ＶＶＤＤＢ）を制御する２通りの方法がある。本実施例３では、グランドライン（ＶＶＧＤＢ）を制御する方法について、データコピーの手順を説明する。
【００５８】
先ず、図８−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を電源電位（“ＶＤＤ”）にする（第１ステップ）。
【００５９】
次に、図８−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
【００６０】
次に、図８−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＮ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（ＣＴＲＬ）をハイレベル（“Ｈ”）にして、Ｎ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）の保持データ（ｍ０，ｍ１）をコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
【００６１】
最後に、図８−４に示すように、コピー先のメモリセル（ＭＣ１０）のグランドライン（ＶＧＮＤＢ）を再びグランド電位（“ＧＮＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）の保持データ（ｍ０，ｍ１）をメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
【００６２】
図９は、本実施例３の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルのグランドライン（ＶＧＮＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図９に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
【００６３】
本実施例３の共有キャッシュ間のデータ転送方法を用いることによって、グランドライン（ＶＧＮＤ）を共有するメモリセルの全データを数サイクルでコピーすることが可能となる。従って、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のデュアルコアプロセッサ（μＰ０，μＰ１）のＬ２キャッシュ間のラインフェッチ、又は、リプレースのサイクルタイムの短縮が可能となるのである。
また、後述するように、本実施例３の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
【実施例４】
【００６４】
次に、実施例４では、実施例３と同様に、図２−２で示される６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＮ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＮ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（ＣＴＲＬ）とを設けた構成について、共有キャッシュ間のデータ転送方法を以下に説明する。
実施例３はグランドライン（ＶＧＮＤＢ）を制御する方法であったのに対して、実施例４では電源ライン（ＶＶＤＤＢ）を制御する方法でデータコピーを行う。
【００６５】
先ず、図１０−１に示すように、一対のビットライン（ＢＬ，／ＢＬ）の状態をローレベル（“Ｌ”）に、かつ、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をハイレベル（“Ｈ”）に、かつ、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）をグランド電位（“ＧＮＤ”）にする（第１ステップ）。
【００６６】
次に、図１０−２に示すように、コピー先のメモリセル（ＭＣ１０）のワードライン（ＷＬＢ）の状態をローレベル（“Ｌ”）にする（第２ステップ）。
【００６７】
次に、図１０−３に示すように、コピー元のメモリセル（ＭＣ０１）とコピー先のメモリセル（ＭＣ１０）との間を接続しているＮ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）の導通制御するモード制御ライン（ＣＴＲＬ）をハイレベル（“Ｈ”）にして、Ｎ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）を導通させ、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをコピー先のメモリセル（ＭＣ１０）へデータ転送する（第３ステップ）。
【００６８】
最後に、図１０−４に示すように、コピー先のメモリセル（ＭＣ１０）の電源ライン（ＶＶＤＤＢ）を再び電源電位（“ＶＤＤ”）の状態に戻す（第４ステップ）。
これにより、メモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データをメモリセル（ＭＣ１０）へデータコピーする処理が完了する。
【００６９】
図１１は、本実施例４の上記第１ステップから第４ステップにおけるメモリセルの保持データの波形を示したものである。上段の波形は、ワードライン（ＷＬＢ），モード制御ライン（ＣＴＲＬ），コピー先メモリセルの電源ライン（ＶＶＤＤＢ）の信号波形を示している。また、中段の波形は、コピー元のメモリセル（ＭＣ０１）のノード（ｍ０，ｍ１）の保持データの信号波形を示している。また、下段の波形は、コピーによってデータを書き換えられる側のコピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データの信号波形を示している。
図１１に示されるように、上記第３ステップで、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミングで、コピー先のメモリセル（ＭＣ１０）のノード（ｎ０，ｎ１）の保持データが書き換えられている。
また、図１１に示されるように、モード制御ライン（ＣＴＲＬ）がハイレベル（“Ｈ”）になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率（ＢＥＲ)を低減できる。
【００７０】
本実施例４の共有キャッシュ間のデータ転送方法を用いることによって、電源ライン（ＶＶＤＤ）を共有するメモリセルの全データを数サイクルでコピーすることが可能となる。従って、Ｎｏｎ−Ｕｎｉｆｏｒｍ Ｓｈａｒｅｄ構成のデュアルコアプロセッサ（μＰ０，μＰ１）のＬ２キャッシュ間のラインフェッチ、又は、リプレースのサイクルタイムの短縮が可能となるのである。
また、後述するように、本実施例４の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率（ＢＥＲ）は０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
【００７１】
図１２は、実施例１〜４のデータコピー時の動作電圧とビット誤り率のグラフを示している。横軸は動作電圧であり、縦軸はビット誤り率（ＢＥＲ）である。実施例１〜４のメモリセル間のデータコピー方法におけるコピー動作時のビット誤り率（ＢＥＲ）は、０．５（Ｖ）以下であり、従来の６トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
より詳細には、従来の６トランジスタ構成のメモリセルの場合、図１２に示されるように、データコピー動作のビット誤り率（ＢＥＲ）が１．Ｅ−４の時の動作下限電圧は０．６１（Ｖ）である。これに対して、実施例１〜４のデータコピー動作のビット誤り率（ＢＥＲ）は、いずれも０．５（Ｖ）以下である。
【００７２】
特に、モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される場合、コピー先のメモリセルのグランドラインを制御する実施例１のデータコピー方法よりも、コピー先のメモリセルの電源ラインを制御する実施例２のデータコピー方法の方が、ビット誤り率（ＢＥＲ）が低く、動作下限電圧が小さいことがわかる。
【００７３】
また、モード制御スイッチ部がＮ型ＭＯＳトランジスタで構成される実施例３および実施例４のデータコピー方法の場合、モード制御スイッチ部がＰ型ＭＯＳトランジスタで構成される実施例１および実施例２のデータコピー方法よりも、ビット誤り率（ＢＥＲ）が低く、動作下限電圧が小さいことがわかる。
【産業上の利用可能性】
【００７４】
本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭに有用である。
【符号の説明】
【００７５】
ＭＣ０１，ＭＣ１０  メモリセル
μＰ０，μＰ１      マイクロプロセッサ
Ｌ１                １次キャッシュ
Ｌ２                ２次キャッシュ
【図１】
2010237820.tif 000003
【図２−１】
2010237820.tif 000004
【図２−２】
2010237820.tif 000005
【図３】
2010237820.tif 000006
【図４−１】
2010237820.tif 000007
【図４−２】
2010237820.tif 000008
【図４−３】
2010237820.tif 000009
【図４−４】
2010237820.tif 000010
【図５】
2010237820.tif 000011
【図６−１】
2010237820.tif 000012
【図６−２】
2010237820.tif 000013
【図６−３】
2010237820.tif 000014
【図６−４】
2010237820.tif 000015
【図７】
2010237820.tif 000016
【図８−１】
2010237820.tif 000017
【図８−２】
2010237820.tif 000018
【図８−３】
2010237820.tif 000019
【図８−４】
2010237820.tif 000020
【図９】
2010237820.tif 000021
【図１０−１】
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【図１０−２】
2010237820.tif 000023
【図１０−３】
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【図１０−４】
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【図１１】
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【図１２】
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