(57)【要約】【課題】アルミニウムやマグネシウムを用いた金属層を形成し４００℃程度で熱処理することで、ゲート絶縁層中の不純物を不活性化できるが、当該金属層はヒロックが発生しやすい等、ゲート電極としては適当なものではなく、一旦、当該金属層を除去して、新たにゲート電極を形成する必要がある。この工程では、エッチング雰囲気中にゲート絶縁層を露出させる必要が生じ、ゲート絶縁層の劣化が懸念される。【解決手段】ＴｉＮをスパッタ法にて堆積し、エッチングを行うことで第１ゲート電極１０６を形成する。そしてアルミニウムを主成分とする触媒金属層１０８をスパッタリング法等を用いて堆積する。そして、触媒金属層１０８が堆積された状態で、４００℃で１時間熱処理を行う。この熱処理を行うことにより、ゲート絶縁層１５と半導体層１３との界面の欠陥準位密度を低減させることができた。【選択図】図３
2010262965.tif 000002
【特許請求の範囲】
【請求項１】
トランジスターの製造方法であって、
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁層を形成する工程と、
少なくとも一部がゲート電極となる電極部を形成する工程と、
前記電極部を覆い、前記ゲート絶縁層中に存在する欠陥または不純物の少なくとも片方を不活性化または除去する性質を備えた金属層を形成する工程と、
前記金属層の一部が前記ゲート絶縁層と接している状態で熱処理を行う工程と、
を含むことを特徴とするトランジスターの製造方法。
【請求項２】
請求項１に記載のトランジスターの製造方法であって、前記金属層は、アルミニウムおよびマグネシウムのうち少なくとも１つの材料を含むことを特徴とするトランジスターの製造方法。
【請求項３】
請求項１または２に記載のトランジスターの製造方法であって、前記ゲート絶縁層は酸化ケイ素を主成分とすることを特徴とするトランジスターの製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載のトランジスターの製造方法であって、前記不純物は、酸素、水素、水のうち少なくとも１つであることを特徴とするトランジスターの製造方法。
【請求項５】
請求項１〜４のいずれか一項に記載のトランジスターの製造方法であって、前記ゲート絶縁層は、ＴＥＯＳを含む材料ガスにより形成されることを特徴とするトランジスターの製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載のトランジスターの製造方法であって、前記ゲート絶縁層への熱処理は３００℃以上であって、かつ前記半導体層または前記基板に影響を与えない温度の範囲内で行われることを特徴とするトランジスターの製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載のトランジスターの製造方法であって、前記電極部をゲート電極とし、前記金属層が前記電極部の内側に配置されるよう前記金属層をエッチングする工程を含むことを特徴とするトランジスターの製造方法。
【請求項８】
請求項７に記載のトランジスターの製造方法であって、前記電極部をマスクとして前記半導体層に第１イオン注入を行う工程と、前記金属層をマスクとして前記第１イオン注入よりも少ない注入量で同一導電型を呈する第２イオン注入を行う工程とを順不同で行うことを特徴とするトランジスターの製造方法。
【請求項９】
請求項１〜６のいずれか一項に記載のトランジスターの製造方法であって、前記トランジスターの前記ゲート電極は、前記金属層および前記電極部を揃えてエッチングすることで形成されていることを特徴とするトランジスターの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスターの製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などの電気光学装置の基板に、安価なガラスや樹脂等を用いて比較的に大型の透明基板を用いることが検討されている。これらの基板は石英ガラス等と比べて耐熱温度が低い。このため低温プロセスによって、この基板に集積される薄膜トランジスター（ＴＦＴ）などの半導体装置や各種のデバイスを製造する技術の開発がなされている。また、有機ＥＬ表示素子は電流駆動によって動作するため、より駆動性能の良いＴＦＴが必要であり、低温ポリシリコンＴＦＴの製造技術が重要である。
【０００３】
一般的に６００℃以下で行う、低温ポリシリコンＴＦＴの製造には、不純物や未結合手（ダングリングボンドとも言う）が少ない高品質なゲート絶縁層を形成する工程が不可欠である。ゲート絶縁層の良否はトランジスター性能に大きな影響を与える。ゲート絶縁層の形成にはＣＶＤ（気相堆積）法等が用いられるが、６００℃以下程度の温度で形成したゲート絶縁層中には、酸素や水分等の不純物や、未結合手が多く存在する。即ち、ゲート絶縁層としての品質はあまり高いものではない。
【０００４】
そのため、特許文献１に示すように、ゲート絶縁層を堆積した後、アルミニウムやマグネシウムを用いた金属層を形成し、４００℃程度で熱処理することで、金属層により生じる触媒的な反応により不純物やダングリングボンドの不活性化、または除去を行う方法が知られている。また、特許文献１では、金属層の一部をゲート電極に転用する例や、一旦、金属層を除去した後、再度ゲート電極用の金属を積層する製造方法について記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１６８６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
金属層としてアルミニウムを用いて、その一部をゲート電極に転用する場合には、熱処理によりアルミニウムにヒロック（突起物）が発生する場合があり、熱処理を行ったアルミニウム金属層をゲート電極として転用する場合、ゲート絶縁層の耐圧不良を引き起こす場合がある。また、マグネシウムは、半導体プロセスでは、たとえばマグネシウム−銀合金として電極に使用されているが、ゲート電極への使用実績は少なく、想定外の不良が発生するおそれがある。マグネシウムは電気伝導度等の特性で特別優れたものではなく、ゲート電極としての使用実績の乏しいマグネシウムをゲート電極に用いることは開発負荷を考えた場合、避けたいという要請がある。
【０００７】
また、一旦、金属層をドライエッチング法により除去した後、再度別の金属層を堆積してからゲート電極を形成する場合、ゲート絶縁層表面にプラズマダメージが蓄積される。そして、このプラズマダメージが蓄積された領域にチャネル領域を含めてＴＦＴが形成されるため、ＴＦＴの電気的特性が劣化する。また、ウェットエッチングを用いて除去する場合でも、エッチング液によりゲート絶縁層表面が汚染されることとなり、やはりＴＦＴの電気的特性が劣化するおそれがある。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。ここで、「上」とは、基板から半導体層へ向かう基板の法線方向と定義する。また、「主成分」とは、原子数比で５０％以上を含むものと定義する。
【０００９】
［適用例１］本適用例にかかるトランジスターの製造方法は、基板上に半導体層を形成する工程と、前記半導体層上にゲート絶縁層を形成する工程と、少なくとも一部がゲート電極となる電極部を形成する工程と、前記電極部を覆い、前記ゲート絶縁層中に存在する欠陥または不純物の少なくとも片方を不活性化または除去する性質を備えた金属層を形成する工程と、前記金属層の一部が前記ゲート絶縁層と接している状態で熱処理を行う工程と、を含むことを特徴とする。
【００１０】
これによれば、ゲート絶縁層内の欠陥や不純物に起因するトラップ準位に捕獲／放出される電荷による特性変動が軽減される。また、欠陥や不純物に起因するトラップ準位に起因する電界集中が避けられることから絶縁耐圧を高くすることができる。即ち、高品質なゲート絶縁層を有するトランジスターを得ることが可能となる。
【００１１】
また、欠陥または不純物の少なくとも片方を不活性化または除去する性質を備えた金属層と、ゲート電極とで別の金属を用いることができるため、不純物を不活性化または除去する物質を含む金属層にゲート電極としての実績がない金属を用いることができ、プロセスの自由度を高めることが可能となる。
【００１２】
ここで、上記熱処理は、上記金属層がゲート電極周辺に存在している限りは、パターニングを行う前、または後、あるいはトランジスターの製造工程、複数のトランジスターを備えたパネルの製造工程が完了するまでのどの工程で行ってもよい。ここで、不純物の不活性化または除去が行われる機構として、金属層とゲート絶縁層との界面で不純物がラジカル化されて放出させる機構があるものと推定されている。また、欠陥については、欠陥を構成する未結合手が近傍の格子と置換しながら金属層とゲート絶縁層との界面に移動し、終端される機構があるものと推定されている。なお、欠陥には、半導体層とゲート絶縁層との界面に位置する界面準位も含まれる。この場合には、金属層とゲート絶縁層との界面でエネルギーを付与された格子が半導体層とゲート絶縁層との界面に伝達され、界面の未結合手が終端される機構があるものと推定されている。
【００１３】
［適用例２］上記適用例にかかるトランジスターの製造方法であって、前記金属層は、アルミニウムおよびマグネシウムのうち少なくとも１つの材料を含むことを特徴とする。
【００１４】
上記した適用例によれば、アルミニウムおよびマグネシウムは共に活性の強い金属であり、かつ半導体プロセスに用いられている（アルミニウムは典型的な配線材料、マグネシウムはたとえばＭｇＡｇとして透明電極に用いられている）物質である。そのため、プロセス装置の汚染等による、意図せぬ不良発生のおそれなくゲート絶縁層の不純物を分解または除去し得るトランジスターの製造方法を提供することが可能となる。
【００１５】
［適用例３］上記適用例にかかるトランジスターの製造方法であって、前記ゲート絶縁層は酸化ケイ素を主成分とすることを特徴とする。
【００１６】
上記した適用例によれば、酸化ケイ素は電気的な絶縁性が高いことに加え、信頼性の面、シリコンプロセスにおける使用実績の点からも優れている。そのため、酸化ケイ素を主成分とすることで、信頼性に優れたトランジスターを得るための製造方法を提供することが可能となる。また、酸化ケイ素中での不純物や欠陥の拡散係数は大きく、欠陥や不純物を容易に金属層へ到達させ、不活性化または除去させることが可能となる。
【００１７】
［適用例４］上記適用例にかかるトランジスターの製造方法であって、前記不純物は、酸素、水素、水のうち少なくとも１つであることを特徴とする。
【００１８】
上記した適用例によれば、特に低温で成層したゲート絶縁層としての酸化ケイ素層中には、酸素や水素、水が多く含まれている。これらの不純物を不活性化または除去することで、不純物に起因するトラップ準位の低減が可能となる。
【００１９】
［適用例５］上記適用例にかかるトランジスターの製造方法であって、前記ゲート絶縁層は、ＴＥＯＳを含む材料ガスにより形成されることを特徴とする。
【００２０】
上記した適用例によれば、ＴＥＯＳを用いることで、３００℃以上４００℃以下程度の成層温度でゲート絶縁層を形成することが可能となる。このゲート絶縁層は酸素や水素、水が多く含まれているが、これらの不純物を不活性化または除去することで、不純物に起因するトラップ準位の低減が可能となる。
【００２１】
［適用例６］上記適用例にかかるトランジスターの製造方法であって、前記ゲート絶縁層への熱処理は３００℃以上であって、かつ前記半導体層または前記基板に影響を与えない温度の範囲内で行われることを特徴とする。
【００２２】
上記した適用例によれば、高品質なゲート絶縁層を有するトランジスターをたとえば低温プロセス（概ね６００℃以下）で製造することが可能となる。基板として好適に用いられる無アルカリガラスの軟化点は概ね６８０℃程度である。３００℃以上の温度を用いることで不純物の拡散性が高くなり、容易に金属層へ到達させることが可能となる。そして、３００℃以上の温度であれば十分な活性化エネルギーが得られ、金属層による不純物の除去、分解を速やかに行うことが可能となる。そのため、不純物に起因するトラップ準位の低減が可能となる。
【００２３】
［適用例７］上記適用例にかかるトランジスターの製造方法であって、前記電極部をゲート電極とし、前記金属層が前記電極部の内側に配置されるよう前記金属層をエッチングする工程を含むことを特徴とする。
【００２４】
上記した適用例によれば、金属層をゲート電極上に残すことで、ゲート電極と金属層が電気的に並列に配置されるため、ゲート電極の等価抵抗値を低減することが可能となる。
【００２５】
［適用例８］上記適用例にかかるトランジスターの製造方法であって、前記電極部をマスクとして前記半導体層に第１イオン注入を行う工程と、前記金属層をマスクとして前記第１イオン注入よりも少ない注入量で同一導電型を呈する第２イオン注入を行う工程とを順不同で行うことを特徴とする。
【００２６】
上記した適用例によれば、ゲート電極内部にＬＤＤ構造を有するＧＯＬＤ構造を、不純物が低減化されたゲート絶縁層上に、製造工程を延ばすことなく形成することが可能となり、高い耐ホットキャリア特性を備えたトランジスターの製造方法を提供することが可能となる。
【００２７】
［適用例９］上記適用例にかかるトランジスターの製造方法であって、前記トランジスターの前記ゲート電極は、前記金属層および前記電極部を揃えてエッチングすることで形成されていることを特徴とする。
【００２８】
上記した適用例によれば、トランジスターのゲート電極長を、製造装置や、トランジスターが備えるべき仕様の下限値まで短縮することが可能となり、高い相互コンダクタンスを備えたトランジスターの製造方法を提供することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｄ）は、第１の実施形態にかかる製造工程について説明するためのＴＦＴの工程断面図。
【図２】（ａ）〜（ｃ）は、第１の実施形態にかかる製造工程について説明するためのＴＦＴの工程断面図。
【図３】（ａ）〜（ｃ）は、第１の実施形態にかかる製造工程について説明するためのＴＦＴの工程断面図。
【図４】（ａ）、（ｂ）は、第２の実施形態にかかる製造工程について説明するためのＴＦＴの工程断面図。
【図５】（ａ）〜（ｃ）は、第３の実施形態にかかる製造工程について説明するためのＴＦＴの工程断面図。
【図６】（ａ）〜（ｃ）は、第４の実施形態にかかる製造工程について説明するためのＴＦＴの工程断面図。
【図７】（ａ）、（ｂ）は、第４の実施形態にかかる製造工程について説明するためのＴＦＴの工程断面図。
【発明を実施するための形態】
【００３０】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、対応する部分には同一の符号を付している。
【００３１】
（第１の実施形態：ＬＤＤ構造を持たないＴＦＴの製造工程（１））
以下、ＬＤＤ構造を持たないＴＦＴ１０１（図３（ｃ）参照）の製造工程について説明する。図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）は、本実施形態におけるＴＦＴの工程断面図である。
【００３２】
まず、工程１として、基板１１の上に下地保護層１２を形成する。基板１１としては、石英基板、ガラス基板、耐熱プラスチック等絶縁基板を使用する。下地保護層１２は、ガラス基板中に含まれる汚染物質が、後述する半導体層中に侵入することを防ぐ機能を備えている。下地保護層１２としては酸化シリコンを用いることが好適であり、プラズマＣＶＤ（ＰＥＣＶＤ）法やスパッタ法等を用いて形成することができる。本実施形態では、下地保護層１２の厚さとして５００ｎｍの層厚を用いた。図１（ａ）はここまでの製造工程を終えた状態での工程断面図である。なお、下地保護層１２は必須なものではなく、省略可能である。
【００３３】
次に、工程２として、下地保護層１２の上に半導体層前駆体１３ａを形成する。本実施形態では半導体層前駆体１３ａとしてアモルファスシリコン層を用いており、後述する半導体層１３としてはポリシリコン層を用いている。アモルファスシリコン層の形成には、たとえばＰＥＣＶＤ法を用いることができる。層厚としては後述するレーザーアニール法を用いる場合には、２０ｎｍ以上１００ｎｍ以下程度が適当である。図１（ｂ）はここまでの製造工程を終えた状態での工程断面図である。本実施形態では、半導体層前駆体１３ａとしてアモルファスシリコン層を用いた例について説明したが、これは微結晶シリコン層等を用いても良い。また、シリコンゲルマニウムや、III−Ｖ族化合物半導体等、シリコン以外の半導体を用いても良い。この場合、半導体層１３はシリコン以外の半導体層が形成されることとなる。
【００３４】
次に、工程３として、半導体層前駆体１３ａの結晶化を行う。ここで、「結晶化」という言葉は、半導体層に対して熱エネルギーを与え、多結晶あるいは単結晶の半導体層に変質させること、更に、微結晶層や多結晶層の半導体層に対して熱エネルギーを与えて、結晶層の膜質の改善や溶融固化による再結晶化を行うことについても用いられる。本明細書では、非晶質の結晶化のみならず、多結晶質や微結晶質の結晶化をも含めて総て結晶化と称している。
【００３５】
ここでは、エキシマレーザーを用いたレーザーアニール法について説明する。レーザーパルスの強度半値幅は１０ｎｓ以上５００ｎｓ以下程度の極短時間である。レーザー照射エネルギー密度はキセノン・クロライドレーザーの場合、５０ｍＪ／ｃｍ2以上６００ｍＪ／ｃｍ2以下程度の間が好ましい。多数回のレーザー照射により半導体層前駆体１３ａを改質することで、より粒径の大きい半導体層１３を得ることが可能となる。図１（ｃ）はここまでの製造工程を終えた状態での工程断面図である。
【００３６】
次に、工程４として、素子分離を行う。素子分離は、各素子毎に半導体層１３を分離することで行う。図１（ｄ）はここまでの製造工程を終えた状態での工程断面図である。
【００３７】
次に、工程５として、半導体層１３形成後に、ゲート絶縁層１５を形成する。ゲート絶縁層１５の形成方法としては基板１１上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッタ法等により、絶縁材料を堆積する。いずれの方法を用いても絶縁膜の形成は可能である。
【００３８】
本実施形態では、特に、原料ガスとしてＴＥＯＳ（テトラエトキシシラン；Ｓｉ（ＯＣ2Ｈ5）4）を用い、平行平板型ＲＦプラズマＣＶＤを用いて酸化シリコン膜（ＳｉＯ2）をゲート絶縁層として形成している。後述するように、このプロセスと、この後の工程で行う触媒金属層堆積及び熱処理とを組み合わせることによって、ＭＯＳ界面の改善を図ることができる。
【００３９】
この場合、真空プラズマ室で使用するガスはＴＥＯＳガス、酸素ガスＯ2であり、ヘリウムＨｅ、アルゴンＡｒなどの希釈ガスを混入させても構わない。真空度は１００Ｐａ以上２００Ｐａ以下程度とし、基板温度は３００℃以上４００℃以下程度が望ましい。このような条件で層形成することにより、高絶縁耐圧、低電荷密度の高品質なゲート絶縁層（ここでは酸化シリコン層）１５を得ることが可能となる。ＴＦＴ１０１（図３（ｃ）参照）の使用電圧によりゲート絶縁層１５の厚さは異なることとなるが、ここではゲート絶縁層１５の厚さを１００ｎｍとしている。ここで、ゲート絶縁層１５として、ＳｉＮ、ＳｉＯＮ系の材料を用いても良い。この場合には、真空プラズマ室にアンモニアを加えることが好適である。図２（ａ）はここまでの製造工程を終えた状態での工程断面図である。
【００４０】
次に、工程６として、チタンＴｉや窒化チタンＴｉＮを用いた第１ゲート電極１０６を形成する。第１ゲート電極１０６は、たとえば窒化チタンＴｉＮをスパッタ法にて堆積し、フォトリソグラフ法等の手段により形成された第１レジスト１０７をマスクとしてエッチングを行うことで形成する。ここで、第１ゲート電極１０６は、電気的なゲート電極として機能するため、高い寸法精度を必要とする。そのため、ここでは塩素系のガスを用いてドライエッチングすることで第１ゲート電極１０６のパターニングを行う。図２（ｂ）はここまでの製造工程を終えた状態での工程断面図である。この工程の後、第１レジスト１０７の剥離を行う。ここで、第１ゲート電極１０６の材質としてはモリブデンＭｏや、タンタルＴａ等を用いても良い。本実施形態では、窒化チタンの厚さ（第１ゲート電極１０６の厚さ）を５０ｎｍ程度としている。
【００４１】
次に、工程７として、アルミニウムを主成分とする触媒金属層１０８をスパッタリング法等を用いて堆積する。金属材料としては、アルミニウムに銅やネオジムを添加したものを用いることが好適である。また、純アルミニウムを用いても良い。さらには、マグネシウムを主成分とする金属や、純マグネシウムを用いても良い。触媒金属層１０８は後述する第２ゲート電極１１０としても用いられるため、電気抵抗を下げるべく、ある程度の厚みを備えていることが好ましい。本実施形態では、アルミニウムに２％程度ネオジムを添加したものを用いている。図２（ｃ）はここまでの製造工程を終えた状態での工程断面図である。
【００４２】
次に、工程８として、触媒金属層１０８が堆積された状態で、熱処理を行う。熱処理温度としては、３００℃以上５００℃以下程度の温度が好ましく、５００℃以下程度であれば、耐熱性が最も低い触媒金属層１０８の形状に大きな変形を引き起こすことなく熱処理が可能となる。この熱処理を行うことにより、ゲート絶縁層１５と半導体層１３との界面の欠陥準位密度を低減させることができる。本実施形態では４００℃で１時間の熱処理を行った。この熱処理により、界面準位密度が５×１０10（ｍ-2ｅＶ-1）程度にまで低減することを確認した。この界面準位密度は熱酸化膜の界面準位密度にも匹敵する極めて低い値であり、良好な界面が形成されているといえる。
【００４３】
また、ＣＶ測定（容量−電圧特性）のヒステリシスが抑えられ、耐圧もゲート絶縁層１５の層厚に対応する値が得られていることから、ゲート絶縁層１５中の酸素や、水素、水等の不純物に起因するトラップ準位の発生も抑えられているといえる。また、４００℃の温度に抑えて熱処理を行うことで、触媒金属層１０８としてアルミニウムに２％程度ネオジムを添加した物質を用いた場合、ヒロックの発生も抑制できるため、より高品質なＴＦＴ１０１（図３（ｃ）参照）を得ることが可能となる。
【００４４】
詳細な機構については明確化されていないが、触媒金属層１０８が堆積された状態で熱処理を行うと、ゲート絶縁層１５中にある酸素や、水素、水等の不純物（ＴＥＯＳを用いた場合に特に顕著となる）が触媒金属層１０８とゲート絶縁層１５の界面に拡散してくることで、不活性化または除去されるものと推測されている。また、触媒金属層１０８とゲート絶縁層１５の界面で活性化されたラジカル（水素ラジカルと推定されている）が、ゲート絶縁層１５と半導体層１３の境界に拡散し、ゲート絶縁層１５と半導体層１３との間にある未結合手を終端化させることで界面欠陥が除去されるものと推測されている。機構については明確化されていないものの、この状態で熱処理を行うことで、ゲート絶縁層１５を高品質化させることができる。図３（ａ）は、この状態での工程断面図である。
【００４５】
また、この工程を行うことで、第１ゲート電極１０６を形成する際に用いられたドライエッチングで受けた損傷を回復させることが可能となり、より高品位のゲート絶縁層１５を得ることが可能となる。
【００４６】
次に、工程９として、触媒金属層１０８をフォトリソグラフ法等の手段により形成された第２レジスト１０９をマスクとしてエッチングすることで、第２ゲート電極１１０を形成する。エッチング方法としては、プラズマダメージを発生させないウェットエッチング法を用いて行った。エッチング液としてはたとえば燐酸・酢酸・硝酸の混合液を用いることが好適である。図３（ｂ）はここまでの製造工程を終えた状態での工程断面図である。この程の後、第２レジスト１０９の剥離を行う。
【００４７】
次に、工程１０として、第１ゲート電極１０６をマスクとしてイオン注入を行いソース・ドレイン領域１１１を形成する。続けて、層間絶縁層１１２を堆積し、コンタクトホール１１３、コンタクトホール１１４を開口した後、アルミニウム等の金属をスパッタ法等を用いて堆積し、パターニングを行うことで、ソース・ドレイン電極１１５を形成することで、ＬＤＤ構造を持たないＴＦＴ１０１が形成される。図３（ｃ）は上記工程により形成されたＴＦＴの断面図である。
【００４８】
上記したようにＴＦＴ１０１を形成することで、第１ゲート電極１０６を形成するために用いたドライエッチングに起因するゲート絶縁層１５のダメージを熱処理により回復させる工程が行える。そのため、ダメージの少ないＴＦＴ１０１を提供することが可能となる。
【００４９】
（第２の実施形態：ＬＤＤ構造を持たないＴＦＴの製造工程（２））
以下、ＬＤＤ構造を持たないＴＦＴ２０１（図４（ｂ）参照）の製造工程について説明する。図４（ａ）、（ｂ）は、本実施形態におけるＴＦＴの工程断面図である。なお、第１の実施形態と共通な工程が多いため、共通部分については前述の説明を引用する。
【００５０】
まず、第１の実施形態の工程１〜工程８までを行う。
【００５１】
続けて、工程９として、触媒金属層１０８をフォトリソグラフ法等の手段により形成された第２レジスト２０９をマスクとしてエッチングすることで、ゲート電極２１０を形成する。ゲート電極２１０はドライエッチング法を用い、触媒金属層１０８と、第１ゲート電極１０６を同時にエッチングすることで形成される。図４（ａ）はここまでの製造工程を終えた状態での工程断面図である。この工程の後、第２レジスト２０９の剥離を行う。
【００５２】
次に、工程１０として、ゲート電極２１０をマスクとしてイオン注入法によりソース・ドレイン領域２１１を形成する。続けて、層間絶縁層１１２を堆積し、コンタクトホール１１３、コンタクトホール１１４を開口した後、アルミニウム等の金属層をスパッタ法等により堆積し、パターニングを行うことで、ソース・ドレイン電極１１５を形成することで、ＬＤＤ構造を持たないＴＦＴ２０１が形成される。図４（ｂ）は上記工程により形成されたＴＦＴの断面図である。
【００５３】
上記したようにＴＦＴ２０１を形成することで、ゲート絶縁層１５、ゲート絶縁層１５と半導体層１３との界面に位置する不純物や未結合手の量を抑制した状態で、ゲート電極２１０の長さをデザインルール限界まで微細化したＴＦＴ２０１を提供することが可能となる。なお、この場合においても、界面準位密度の低減化、ゲート絶縁層１５中の酸素や、水素、水等の不純物に起因するトラップ準位の発生が抑えられることを確認している。また、本実施形態において、たとえば工程６の手前で、レジストマスクを用いてソース／ドレイン領域に当たる領域にイオン注入を行い、工程１０でのイオン注入量をＬＤＤに適用される程度のドーズ量でイオン注入することで、ＬＤＤ構造を有するＴＦＴを形成することも可能である。
【００５４】
（第３の実施形態：ＬＤＤ構造を有するＴＦＴの製造工程）
以下、ＬＤＤ構造を有するＴＦＴ３０１（図５（ｃ）参照）の製造工程について説明する。図５（ａ）〜（ｃ）は、本実施形態におけるＴＦＴの工程断面図である。なお、第１の実施形態と共通な工程が多いため、共通部分については前述の説明を引用する。
【００５５】
まず、第１の実施形態の工程１〜工程５までを行う。
【００５６】
次に、工程５ａとして、ソース・ドレイン領域３１１を形成する。具体的には図５（ｃ）のソース・ドレイン領域３１１にあたる部分を開口したレジスト３２０をマスクとしてイオン注入を行うことで形成する。ドーズ量としては、２１×１０15ｃｍ-3以上５×１０15ｃｍ-3以下程度の値を用いることができる。図５（ａ）はここまでの製造工程を終えた状態での工程断面図である。この工程の後、レジスト３２０の剥離を行う。
【００５７】
次に、工程６〜工程９までの製造工程を行う。図５（ｂ）はここまでの製造工程を終えた状態での工程断面図である。
【００５８】
次に、工程１０として、第１ゲート電極１０６をマスクとしてイオン注入を行いＬＤＤ領域３１２を形成する。続けて、層間絶縁層１１２を堆積し、コンタクトホール１１３、コンタクトホール１１４を開口した後、アルミニウム等の金属をスパッタ法等を用いて堆積し、パターニングを行うことで、ソース・ドレイン電極１１５を形成することで、ＬＤＤ構造を有するＴＦＴ３０１が形成される。図５（ｃ）は上記工程により形成されたＴＦＴの断面図である。
【００５９】
上記したようにＴＦＴ３０１を形成することで、ゲート絶縁層１５、ゲート絶縁層１５と半導体層１３との界面に位置する不純物や未結合手の量を抑制した状態で、ＬＤＤ構造を有するＴＦＴ３０１を提供することが可能となる。なお、この場合においても、界面準位密度の低減化、ゲート絶縁層１５中の酸素や、水素、水等の不純物に起因するトラップ準位の発生が抑えられることを確認している。
【００６０】
（第４の実施形態：ＧＯＬＤ構造を有するＴＦＴの製造工程）
以下、ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｄｒａｉｎ）構造を有するＴＦＴ４０１（図７（ｂ）参照）の製造工程について説明する。図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）は、本実施形態におけるＴＦＴの工程断面図である。なお、第１の実施形態と共通な工程が多いため、共通部分については前述の説明を引用する。
【００６１】
まず、第１の実施形態の工程１〜工程５までを行う。
【００６２】
次に、工程６として、チタンＴｉや窒化チタンＴｉＮを用いた第１ゲート電極１０６を形成する。第１ゲート電極１０６は、たとえば窒化チタンＴｉＮをスパッタ法にて堆積し、フォトリソグラフ法等の手段により形成された第１レジスト１０７をマスクとしてエッチングを行うことで形成する。ここで、第１ゲート電極１０６は、ＬＤＤ領域４１２（図６（ｃ）参照）長を決めるマスクとして機能するため、高い寸法精度を必要とする。そのため、ここでは塩素系のガスを用いてドライエッチングすることで第１ゲート電極１０６のパターニングを行う。図６（ａ）はここまでの製造工程を終えた状態での工程断面図である。この工程の後、第１レジスト１０７の剥離を行う。ここで、第１ゲート電極１０６の材質としてはモリブデンＭｏや、タンタルＴａ等を用いても良い。本実施形態では、後述するＬＤＤ用イオン注入を容易にするため、窒化チタンの厚さ（第１ゲート電極１０６の厚さ）を薄くし、３０ｎｍ程度としている。
【００６３】
次に、第１の実施形態の工程７、工程８を行う。
【００６４】
次に、工程９として、触媒金属層１０８をフォトリソグラフ法等の手段により形成された第２レジスト１０９をマスクとしてエッチングすることで、第２ゲート電極１１０を形成する。エッチング方法としては、プラズマダメージを発生させない燐酸・酢酸・硝酸の混合液等を用いても良いが、第２ゲート電極１１０のゲート長が実質的なチャネル長となるため、寸法精度を優先させる場合にはドライエッチングを用いて加工しても良い。本実施形態では、ドライエッチングによりエッチングを行っている。図６（ｂ）はここまでの製造工程を終えた状態での工程断面図である。
【００６５】
次に、工程１０として、イオン注入を行う。第１のイオン注入として、第２ゲート電極１１０をマスクとして、ＬＤＤ領域４１２へのイオン注入を行う。第１のイオン注入に用いるエネルギーは、第２ゲート電極１１０で阻止され、第１ゲート電極１０６を通過する程度のエネルギーでイオン注入を行う。図６（ｃ）はここまでの製造工程を終えた状態での工程断面図である。
【００６６】
次に、工程１１として、イオン注入を行う。第２のイオン注入として、第１ゲート電極１０６をマスクとして、ソース・ドレイン領域４１１へのイオン注入を行う。第２のイオン注入に用いるエネルギーは、第１ゲート電極１０６で阻止される程度の値を用いる。図７（ａ）はここまでの製造工程を終えた状態での工程断面図である。ここで、工程１０と工程１１の順序は交換可能である。
【００６７】
次に、工程１２として、層間絶縁層１１２を堆積し、コンタクトホール１１３、コンタクトホール１１４を開口した後、アルミニウム等の金属をスパッタ法等を用いて堆積し、パターニングを行うことで、ソース・ドレイン電極１１５を形成することで、ＧＯＬＤ構造を持つＴＦＴ４０１が形成される。図７（ｂ）は上記工程により形成されたＴＦＴの断面図である。
【００６８】
上記したようにＴＦＴ４０１を形成することで、ゲート絶縁層１５、ゲート絶縁層１５と半導体層１３との界面に位置する不純物や未結合手の量を抑制した状態で、ＧＯＬＤ構造を有するＴＦＴ４０１を提供することが可能となる。なお、この場合においても、界面準位密度の低減化、ゲート絶縁層１５中の酸素や、水素、水等の不純物に起因するトラップ準位の発生が抑えられることを確認している。
【符号の説明】
【００６９】
１２…下地保護層、１３…半導体層、１３ａ…半導体層前駆体、１５…ゲート絶縁層、１０１…ＴＦＴ、１０６…第１ゲート電極、１０７…第１レジスト、１０８…触媒金属層、１０９…第２レジスト、１１０…第２ゲート電極、１１１…ソース・ドレイン領域、１１２…層間絶縁層、１１３…コンタクトホール、１１４…コンタクトホール、１１５…ソース・ドレイン電極、２０１…ＴＦＴ、２０９…第２レジスト、２１０…ゲート電極、２１１…ソース・ドレイン領域、３０１…ＴＦＴ、３１１…ソース・ドレイン領域、３１２…ＬＤＤ領域、３２０…レジスト、４０１…ＴＦＴ、４１１…ソース・ドレイン領域、４１２…ＬＤＤ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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