(57)【要約】【課題】可変インダクタにおいて、直列抵抗の増大を防ぎつつインダクタンスの変化量を大きくすること。【解決手段】可変インダクタは、両端が第１の端子と第２の端子に接続された第１のインダクタと、両端が第１の端子と第２の端子に接続された第２のインダクタと、第１のインダクタ上に設けられた第１のノードと、第２のインダクタ上に設けられた第２のノードと、第１のノードと第２のノードとの間を導通状態又は非導通状態とするスイッチ素子と、を有している。【選択図】図１
2010272815.tif 000002
【特許請求の範囲】
【請求項１】
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が前記第１の端子と前記第２の端子に接続された第２のインダクタと、
前記第１のインダクタ上に設けられた第１のノードと、
前記第２のインダクタ上に設けられた第２のノードと、
前記第１のノードと前記第２のノードとの間を導通状態又は非導通状態とするスイッチ素子と、を備えている可変インダクタ。
【請求項２】
前記第１のインダクタのインダクタンスと前記第２のインダクタのインダクタンスとが等しく、
前記第１の端子と前記第１のノードの間のインダクタンスと、前記第２の端子と前記第２のノードの間のインダクタンスとが等しい、請求項１に記載の可変インダクタ。
【請求項３】
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が前記第１の端子と前記第２の端子に接続された第２のインダクタと、
前記第１のインダクタ上に設けられた第１のノードと、
前記第１のインダクタ上の前記第１のノードとは異なる位置に設けられた第２のノードと、
前記第１のノードと前記第２のノードとの間を導通状態又は非導通状態とするスイッチ素子と、を備えている可変インダクタ。
【請求項４】
前記第１のインダクタのインダクタンスと前記第２のインダクタのインダクタンスとが等しく、
前記第１の端子と前記第１のノードの間のインダクタンスと、前記第２の端子と前記第２のノードの間のインダクタンスとが等しい、請求項３に記載の可変インダクタ。
【請求項５】
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が前記第１の端子と前記第２の端子に接続された第２のインダクタと、
ｎ個（ｎは自然数）のスイッチ素子と、
前記第１のインダクタ上に設けられたｎ個のノードと、
前記第２のインダクタ上に設けられたｎ個のノードと、を備え、
前記ｎ個のスイッチ素子のうちの第ｉ番目（ｉは１からｎまでの自然数）のスイッチ素子は、前記第１のインダクタ上において前記第１の端子から数えて第ｉ番目のノードと前記第２のインダクタ上において前記第２の端子から数えて第ｉ番目のノードとの間を導通状態又は非導通状態とする可変インダクタ。
【請求項６】
前記ｎ個のスイッチ素子のうちの複数のスイッチ素子を同時に導通状態又は同時に非導通状態とする、請求項５に記載の可変インダクタ。
【請求項７】
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が前記第１の端子と前記第２の端子に接続された第２のインダクタと、
ｎ個（ｎは自然数かつ偶数）のスイッチ素子と、
前記第１のインダクタ上に設けられたｎ個のノードと、
前記第２のインダクタ上に設けられたｎ個のノードと、を備え、
前記ｎ個のスイッチ素子のうちの第ｉ番目（ｉは１からｎ／２までの自然数）のスイッチ素子は、前記第１のインダクタ上において前記第１の端子から数えて第ｉ番目のノードと前記第１のインダクタ上において前記第２の端子から数えて第ｉ番目のノードとの間を導通状態又は非導通状態とし、
前記ｎ個のスイッチ素子のうちの第（ｉ＋ｎ／２）番目（ｉは１からｎ／２までの自然数）のスイッチ素子は、前記第２のインダクタ上において前記第１の端子から数えて第ｉ番目のノードと前記第２のインダクタ上において前記第２の端子から数えて第ｉ番目のノードとの間を導通状態又は非導通状態とする可変インダクタ。
【請求項８】
前記第１のインダクタ及び前記第２のインダクタは、それぞれ直列に接続された複数のインダクタから成る、請求項１乃至７のいずれか１項に記載の可変インダクタ。
【請求項９】
前記スイッチ素子又は前記複数のスイッチ素子は、それぞれＭＩＳＦＥＴ、ＭＥＳＦＥＴ及びバイポーラトランジスタのいずれかである、請求項１乃至８のいずれか１項に記載の可変インダクタ。
【請求項１０】
前記スイッチ素子又は前記複数のスイッチ素子は、それぞれＭＩＳＦＥＴ、ＭＥＳＦＥＴ及びバイポーラトランジスタのいずれかの互いに極性が異なる２個の素子を並列に接続したものであり、
前記互いに極性が異なる２個の素子の制御端子には逆の極性の信号が入力される、請求項１乃至９のいずれか１項に記載の可変インダクタ。
【請求項１１】
前記第１のインダクタ及び前記第２のインダクタは、互いに対称な形状である、請求項１乃至１０いずれか１項に記載の可変インダクタ。
【請求項１２】
前記第１のインダクタ及び前記第２のインダクタは、それぞれ同心円状に配置されている、請求項１乃至１０のいずれか１項に記載の可変インダクタ。
【請求項１３】
前記第１のインダクタ及び前記第２のインダクタは、それぞれ複数のメタル配線層に亘って設けられている、請求項１乃至１２のいずれか１項に記載の可変インダクタ。
【請求項１４】
半導体基板上に請求項１乃至１３のいずれか１項に記載の可変インダクタを含む回路を備えている半導体装置。
【請求項１５】
請求項１乃至１３のいずれか１項に記載の可変インダクタと、
両端が前記第１の端子と前記第２の端子に接続された容量素子と、
前記可変インダクタと前記容量素子による共振周波数において発振するインバータ回路と、を備えている発振回路。
【請求項１６】
半導体基板上に請求項１５に記載の発振回路を備えている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変インダクタに関し、特に、オンチップの可変インダクタに関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、地上波デジタルＴＶなど種々の高速なデジタル無線方式が実用化されている。また、デジタルの半導体集積回路のうちのＧＨｚ以上の高速な動作をするものにおいては、無線回路と同様のアナログ技術が使用される。これらの回路では受動素子として半導体基板上に形成されたオンチップインダクタを使用する。オンチップインダクタは、半導体上において渦巻状に巻かれたメタル配線からなる。
【０００３】
オンチップインダクタは、アナログ回路において共振回路の一部として多用されている。共振回路はインダクタとキャパシタを直列又は並列に接続して共振させることにより、インダクタのインダクタンスＬとキャパシタのキャパシタンスＣで決まる共振周波数ｆ０
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において高いゲイン、インピーダンスマッチング、発振等の効果を発揮する。しかし、共振は共振周波数近傍の狭い帯域の周波数のみにおいて生じることから、種々の周波数で動作する共振回路を作成するためには共振周波数を変化させる必要がある。共振周波数ｆ０を変化させるには、インダクタンスＬ又はキャパシタンスＣを変化させなければならない。
【０００４】
図２０は、共振回路を用いたアンプの回路図である。図２０を参照すると、ＭＩＳＦＥＴ  Ｍ０にインダクタＬｓとキャパシタＣｓで構成された負荷が接続されている。ＭＩＳＦＥＴ  Ｍ０のトランスコンダクタンスをＧｍ、インダクタＬｓの直列抵抗をＲｓとし、キャパシタＣｓの直列抵抗とキャパシタＣｓ以外の寄生容量を無視すると、アンプのゲインＧは、
2010272815.tif 000004
となる。ここで、
2010272815.tif 000005
である。なお、特に断らない限り、インダクタのインダクタンスはインダクタと同一の符号によって表し、キャパシタのキャパシタンスはキャパシタと同一の符号によって表し、抵抗素子の抵抗は抵抗素子と同一の符号によって表すものとする。
【０００５】
アンプのゲインＧは、式（２）より、キャパシタンスＣｓを増加させると低下し、インダクタンスＬｓを増加させると向上する。式（１）よりインダクタンスＬｓを固定してキャパシタンスＣｓの変化によって共振周波数を変化させた場合、キャパシタンスＣｓが増加する低周波側ではゲインＧが下がる。逆に、キャパシタンスＣｓを固定してインダクタンスＬｓを変化させた場合には、インダクタンスＬｓを増加させると低周波側でゲインＧを大きくすることができる。
【０００６】
一般に、共振周波数ωを変化させるにはキャパシタンスＣｓを変化させる方式が用いられている。可変キャパシタは、ｐ−ｎ接合を用いたバラクタなどの素子により、オンチップで容易に実現することができる。式（２）より、インダクタンスＬｓも変化させることが回路特性上は望ましいが、従来の可変インダクタではインダクタンスＬｓを変化させるとインダクタＬｓの直列抵抗Ｒｓが増大する。
【０００７】
次に、従来の可変インダクタンスについて説明する。図２１は、磁界方式に基づく従来の可変インダクタの等価回路を示す。一方、図２２は、スイッチ方式に基づく従来の可変インダクタの等価回路を示す。
【０００８】
図２１を参照すると、磁界方式の可変インダクタンスは、インダクタＬＭ１及びＬＭ２から成るトランスを有する。インダクタＬＭ２側にｎ型のＭＩＳＦＥＴ  Ｍ１を接続して、オン抵抗を変化させることにより、インダクタＬＭ１側の両端からみたインダクタンスを変化させることができる。ここで、インダクタＬＭ１及びＬＭ２の自己インダクタンスをそれぞれＬＭ１及びＬＭ２とし、インダクタＬＭ１とインダクタＬＭ２の相互インダクタンスをＭとし、ＭＩＳＦＥＴ  Ｍ１のオン抵抗をＲ３０、インダクタンスＬＭ１及びＬＭ２の直列抵抗をそれぞれＲＭ１及びＲＭ２とする。
【０００９】
このとき、インダクタンスＬＭ１側の両端からみたインダクタンスと直列抵抗は、ＭＩＳＦＥＴ  Ｍ１がオフの場合には、以下のようになる。
インダクタンス  ＬＭ１
抵抗            ＲＭ１      （３）
【００１０】
一方、ＭＩＳＦＥＴ  Ｍ１がオンの場合には、
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となる。ここで、結合係数ｋは
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である。
【００１１】
図２２を参照すると、スイッチ方式の可変インダクタ（例えば、特許文献２）は、２つのインダクタＬＳ１及びＬＳ２を有し、ｎ型のＭＩＳＦＥＴ  Ｍ１及びｐ型のＭＩＳＦＥＴ  Ｍ２によってこれらのインダクタを接続する。制御端子ＣＮＴに加えるコントロール信号により、ＭＩＳＦＥＴ  Ｍ１及びＭ２のうちの一方のみをオンとすることによって、両端からみたインダクタンスをＬＳ１又はＬＳ１＋ＬＳ２とすることができる。このスイッチ方式のインダクタの取り得るインダクタンスはＬＳ１又はＬＳ１＋ＬＳ２の２値のみであり、これらの中間の値を取るように、インダクタンスをアナログ的に変化させることはできない。しかし、スイッチ方式のインダクタは、磁界方式のインダクタと比較して、インダクタンスを大幅に変化させることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−００５４９８号公報
【特許文献２】特開平０７−１４２２５８号公報
【特許文献３】特開平０８−０４５７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以下の分析は、本発明者によってなされたものである。上記の磁界方式における結合係数ｋは、トランスのＬＭ１とＬＭ２のカップリングの度合いを表し、０〜１の値をとる。インダクタンスの変化量は、式（４）より、結合係数ｋによって変化させることができる。式（４）より、インダクタンスの変化量を大きくするためにはｋを大きくする必要がある。
【００１４】
しかし、半導体基板上に形成されたオンチップインダクタでは、結合係数ｋをあまり大きくすることはできない。また、結合係数ｋが大きいと、式（４）より、オン抵抗が増大する。そこで、オン抵抗の増大を抑制するには、結合係数ｋを小さくするか、比ＬＭ１／ＬＭ２を小さくする必要がある。すなわち、磁界方式の可変インダクタにおいては、インダクタンスの変化量を大きくするとインダクタの直列抵抗が増大するという問題がある。
【００１５】
一方、スイッチ方式の可変インダクタにおいては、ＭＩＳＦＥＴ  Ｍ１及びＭ２は、インダクタＬＳ１及びＬＳ２に直列に接続されることから、ＭＩＳＦＥＴ  Ｍ１及びＭ２のオン抵抗が大きくなると、直列抵抗の増加によってＱ値が低下する。したがって、ＭＩＳＦＥＴ  Ｍ１及びＭ２のゲート幅は、例えば数ｍｍ程度とする必要があり、チップ面積及び寄生容量が増大するという問題がある。
【００１６】
以上のことから、磁界方式の可変インダクタによると、インダクタンスを大幅に変化させることが困難となる。一方、スイッチ方式の可変インダクタによると、スイッチのオン抵抗によりインダクタの直列抵抗が増大するという問題がある。そこで、可変インダクタにおいて、直列抵抗の増大を防ぎつつインダクタンスの変化量を大きくすることが課題となる。
【課題を解決するための手段】
【００１７】
本発明の第１の視点に係る可変インダクタは、
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が第１の端子と第２の端子に接続された第２のインダクタと、
第１のインダクタ上に設けられた第１のノードと、
第２のインダクタ上に設けられた第２のノードと、
第１のノードと第２のノードとの間を導通状態又は非導通状態とするスイッチ素子と、を有している。
【００１８】
本発明の第２の視点に係る可変インダクタは、
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が第１の端子と第２の端子に接続された第２のインダクタと、
第１のインダクタ上に設けられた第１のノードと、
第１のインダクタ上の第１のノードとは異なる位置に設けられた第２のノードと、
第１のノードと第２のノードとの間を導通状態又は非導通状態とするスイッチ素子と、を有している。
【００１９】
本発明の第３の視点に係る可変インダクタは、
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が第１の端子と第２の端子に接続された第２のインダクタと、
ｎ個（ｎは自然数）のスイッチ素子と、
第１のインダクタ上に設けられたｎ個のノードと、
第２のインダクタ上に設けられたｎ個のノードと、を備え、
ｎ個のスイッチ素子のうちの第ｉ番目（ｉは１からｎまでの自然数）のスイッチ素子は、第１のインダクタ上において第１の端子から数えて第ｉ番目のノードと第２のインダクタ上において第２の端子から数えて第ｉ番目のノードとの間を導通状態又は非導通状態とする。
【００２０】
本発明の第４の視点に係る可変インダクタは、
両端が第１の端子と第２の端子に接続された第１のインダクタと、
両端が第１の端子と第２の端子に接続された第２のインダクタと、
ｎ個（ｎは自然数かつ偶数）のスイッチ素子と、
第１のインダクタ上に設けられたｎ個のノードと、
第２のインダクタ上に設けられたｎ個のノードと、を備え、
ｎ個のスイッチ素子のうちの第ｉ番目（ｉは１からｎ／２までの自然数）のスイッチ素子は、第１のインダクタ上において第１の端子から数えて第ｉ番目のノードと第１のインダクタ上において第２の端子から数えて第ｉ番目のノードとの間を導通状態又は非導通状態とし、
ｎ個のスイッチ素子のうちの第（ｉ＋ｎ／２）番目（ｉは１からｎ／２までの自然数）のスイッチ素子は、第２のインダクタ上において第１の端子から数えて第ｉ番目のノードと第２のインダクタ上において第２の端子から数えて第ｉ番目のノードとの間を導通状態又は非導通状態とする。
【発明の効果】
【００２１】
本発明に係る可変インダクタによると、直列抵抗の増大を防ぎつつインダクタンスの変化量を大きくすることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係る可変インダクタの等価回路を示す回路図である。
【図２】本発明の第１の実施形態に係る可変インダクタのスイッチの状態に応じた等価回路を示す回路図である。
【図３】本発明の第２の実施形態に係る可変インダクタの等価回路を示す回路図である。
【図４】従来の可変インダクタの等価回路を示す回路図である。
【図５】直列抵抗を考慮した可変インダクタの等価回路を示す回路図である。
【図６】可変インダクタの直列インダクタンスの周波数依存性を示す図である。
【図７】可変インダクタの直列インダクタンスとＱ値との関係を示す図である。
【図８】直列抵抗と相互インダクタンスを考慮した可変インダクタの等価回路を示す回路図である。
【図９】相互インダクタンスを考慮した可変インダクタの直列インダクタンスとＱ値との関係を示す図である。
【図１０】本発明の第３の実施形態に係る可変インダクタの等価回路を示す回路図である。
【図１１】本発明の第４の実施形態に係る可変インダクタの等価回路を示す回路図である。
【図１２】本発明の第５の実施形態に係る可変インダクタの等価回路を示す回路図である。
【図１３】本発明の第６の実施形態に係る可変インダクタの等価回路を示す回路図である。
【図１４】本発明の第７の実施形態に係る可変インダクタのレイアウトを示す図である。
【図１５】本発明の第８の実施形態に係る可変インダクタのレイアウトを示す図である。
【図１６】本発明の第９の実施形態に係る可変インダクタのレイアウトを示す図である。
【図１７】本発明の第１０の実施形態に係る可変インダクタのレイアウトを示す図である。
【図１８】本発明の第１１の実施形態に係る可変インダクタの斜視図である。
【図１９】本発明の第１２の実施形態に係る発振回路の回路図である。
【図２０】共振回路を用いたアンプの回路図である。
【図２１】磁界方式に基づく従来の可変インダクタの等価回路を示す回路図である。
【図２２】スイッチ方式に基づく従来の可変インダクタの等価回路を示す回路図である。
【発明を実施するための形態】
【００２３】
第１の展開形態の可変インダクタは、上記第１の視点に係る可変インダクタであることが好ましい。
【００２４】
第２の展開形態の可変インダクタは、上記第１の視点に係る可変インダクタにおいて、
第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとが等しく、
第１の端子と第１のノードの間のインダクタンスと、第２の端子と第２のノードの間のインダクタンスとが等しいことが好ましい。
【００２５】
第３の展開形態の可変インダクタは、上記第２の視点に係る可変インダクタであることが好ましい。
【００２６】
第４の展開形態の可変インダクタは、上記第２の視点に係る可変インダクタにおいて、
第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとが等しく、
第１の端子と第１のノードの間のインダクタンスと、第２の端子と第２のノードの間のインダクタンスとが等しいことが好ましい。
【００２７】
第５の展開形態の可変インダクタンスは、上記第３の視点に係る可変インダクタであることが好ましい。
【００２８】
第６の展開形態の可変インダクタンスは、ｎ個のスイッチ素子のうちの複数のスイッチ素子を同時に導通状態又は同時に非導通状態とすることが好ましい。
【００２９】
第７の展開形態の可変インダクタンスは、上記第４の視点に係る可変インダクタであることが好ましい。
【００３０】
第８の展開形態の可変インダクタは、第１のインダクタ及び第２のインダクタが、それぞれ直列に接続された複数のインダクタから成ることが好ましい。
【００３１】
第９の展開形態の可変インダクタは、スイッチ素子又は複数のスイッチ素子が、それぞれＭＩＳＦＥＴ、ＭＥＳＦＥＴ及びバイポーラトランジスタのいずれかであってもよい。
【００３２】
第１０の展開形態の可変インダクタは、スイッチ素子又は複数のスイッチ素子が、それぞれＭＩＳＦＥＴ、ＭＥＳＦＥＴ及びバイポーラトランジスタのいずれかの互いに極性が異なる２個の素子を並列に接続したものであり、互いに極性が異なる２個の素子の制御端子には逆の極性の信号が入力されることが好ましい。
【００３３】
第１１の展開形態の可変インダクタは、第１のインダクタ及び第２のインダクタが、互いに対称な形状であってもよい。
【００３４】
第１２の展開形態の可変インダクタは、第１のインダクタ及び第２のインダクタが、それぞれ同心円状に配置されていてもよい。
【００３５】
第１３の展開形態の可変インダクタは、第１のインダクタ及び第２のインダクタが、それぞれ複数のメタル配線層に亘って設けられていてもよい。
【００３６】
第１４の展開形態の半導体装置は、半導体基板上に上記の可変インダクタを含む回路を有していることが好ましい。
【００３７】
第１５の展開形態の発振回路は、上記の可変インダクタと、両端が第１の端子と第２の端子に接続された容量素子と、可変インダクタと容量素子による共振周波数において発振するインバータ回路と、を有していることが好ましい。
【００３８】
第１６の展開形態の半導体装置は、半導体基板上に上記の発振回路を有していることが好ましい。
【００３９】
（実施形態１）
本発明の第１の実施形態に係る可変インダクタについて図面を参照して説明する。図１は、本実施形態に係る可変インダクタの等価回路を示す回路図である。
【００４０】
図１を参照すると、可変インダクタは、２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、端子Ａ及びＢにおいて両端が短絡されており、全体として、１つのインダクタとして機能する。図１を参照すると、８個のインダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４が示されている。インダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４は、それぞれ直列に接続された１本のインダクタＬ１及びＬ２の一部である。以下では、インダクタＬ１及びＬ２が対称なインダクタである場合について記載するものの、本発明はインダクタＬ１及びＬ２が非対称である場合にも適用することができる。
【００４１】
インダクタＬ１３及びＬ１４の接続部をノードＸ、インダクタＬ２３及びＬ２４の接続部をノードＹとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。ＭＩＳＦＥＴ  Ｍ１のオンオフは、制御端子ＣＮＴに対するコントロール信号の電圧によって制御する。ここでは、スイッチ素子をＭＩＳＦＥＴ  Ｍ１としたものの、その他のオンチップで実現可能な素子として、バイポーラ素子又はＭＥＳＦＥＴを用いてもよい。ＭＩＳＦＥＴ  Ｍ１のオンオフにより、端子ＡとＢとの間の直列インダクタンスを変化させることができる。また、図ではｎ型のＭＩＳＦＥＴ  Ｍ１としたものの、ｐ型のＭＩＳＦＥＴを用いてもよいし、ｎ型とｐ型のＭＩＳＦＥＴを並列に接続してもよい。
【００４２】
次に、スイッチがオンの場合とオフの場合における可変インダクタの動作について説明する。
【００４３】
図２は、本実施形態に係る可変インダクタのスイッチの状態に応じた等価回路を示す回路図である。図２（ａ）は、可変インダクタにおけるＭＩＳＦＥＴ  Ｍ１がオフのときの等価回路を示す回路図である、図２（ｂ）は、オフのときの等価回路を示す回路図である。ここでは、インダクタＬ１１〜Ｌ１４及びインダクタＬ２１〜Ｌ２４のインダクタンスはすべてＬ０とし、ＭＩＳＦＥＴ  Ｍ１のオン抵抗を無視する。
【００４４】
図２（ａ）を参照すると、ＭＩＳＦＥＴ  Ｍ１がオフの状態においては、端子ＡとＢの間の全直列インダクタンスは２＊Ｌ０となる。一方、図２（ｂ）を参照すると、ＭＩＳＦＥＴ  Ｍ１がオンの状態においては、全直列インダクタンスは１．５＊Ｌ０となる。したがって、本実施形態の可変インダクタは、インダクタンスを可変とすることができる。
【００４５】
本実施形態の可変インダクタにおいても、インダクタンスを変化させるために能動素子（ＭＩＳＦＥＴ  Ｍ１）が用いられる。従来の可変インダクタにおいては、インダクタとスイッチとが直列に接続され、インダクタを流れる電流の全部がスイッチを通過することから、スイッチの直列抵抗の影響が大きい。一方、本実施形態の可変インダクタにおいては、インダクタを流れる電流の一部がバイパスされてスイッチを通過することから、スイッチの直列抵抗の影響が小さい。
【００４６】
また、インダクタＬ１及びＬ２自身は、両端からみた特性が等しくない、つまり非対称なインダクタであっても、インダクタＬ１及びＬ２を対称に配置して、Ｌ１１＝Ｌ２４、Ｌ１２＝Ｌ２３、Ｌ１３＝Ｌ２２、Ｌ１４＝Ｌ２１とすることにより、インダクタＬ１及びＬ２を組み合わせた全体としては、端子Ａ、Ｂから見た特性が等しくなり、対称なインダクタを構成することができる。すなわち、非対称なインダクタを組み合わせて、対称なインダクタとすることができる。インダクタに対称性を持たせることにより、差動回路において回路の対称性を高めることができる。
【００４７】
（実施形態２）
本発明の第２の実施形態に係る可変インダクタについて図面を参照して説明する。図３は、本実施形態に係る可変インダクタの等価回路を示す回路図である。
【００４８】
図３を参照すると、本実施形態の可変インダクタは、実施形態１の可変インダクタと同様に、２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、端子Ａ及びＢにおいて両端が短絡されており、全体として１つのインダクタとして機能する。インダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４は、それぞれ直列に接続された１本のインダクタＬ１及びＬ２の一部である。
【００４９】
インダクタＬ１３及びＬ１４の接続部をノードＸ、インダクタＬ１１及びＬ１２の接続部をノードＷとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。ＭＩＳＦＥＴ  Ｍ１のオンオフによって、端子Ａ及びＢの間の直列インダクタンスを変化させることができる。ここでは、スイッチ素子を、ＭＩＳＦＥＴ  Ｍ１としたものの、オンチップで実現可能な素子として、バイポーラ素子又はＭＥＳＦＥＴとしてもよい。また、ＭＩＳＦＥＴ  Ｍ１をｎ型のＭＩＳＦＥＴであっても、ｐ型のＭＩＳＦＥＴであってもよい。
【００５０】
ここでは、インダクタンスＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４のインダクタンスはすべてＬ０とし、ＭＩＳＦＥＴ  Ｍ１のオン抵抗を無視する。このとき、可変インダクタの端子ＡＢ間のインダクタンスは、ＭＩＳＦＥＴ  Ｍ１がオフの場合には２＊Ｌ０となり、ＭＩＳＦＥＴ  Ｍ１がオンの場合には（４／３）＊Ｌ０となる。
【００５１】
次に、本発明に係る可変インダクタにより直列抵抗が低減する効果について、従来の可変インダクタと比較しつつ説明する。図４は、従来のスイッチ方式の可変インダクタの等価回路を示す回路図である。従来の可変インダクタにおいては、ＭＩＳＦＥＴ  Ｍ１がオンの場合、十分に高い周波数では、端子ＡＢ間の電流は、その大半が、インダクタＬ３２及びＬ３３を通過することなく、ＭＩＳＦＥＴ  Ｍ１を通過する。したがって、端子ＡＢ間の抵抗にＭ１の直列抵抗が加算され、直列抵抗が増大する。
【００５２】
一方、本実施形態の可変インダクタにおいては、ＭＩＳＦＥＴ  Ｍ１がオンであっても、端子ＡＢ間の電流のうちの電流経路αを通過する電流のみがＭＩＳＦＥＴ  Ｍ１を通過し、電流経路βの通過する電流はＭＩＳＦＥＴ  Ｍ１を通過しない。したがって、直列抵抗の増大量は、図４に示した従来の可変インダクタと比較して小さい。また、図１を参照すると、実施形態１の可変インダクタにおいては、電流経路αを通過する電流はＭＩＳＦＥＴ  Ｍ１を通過せず、電流経路βを通過する電流のうちの電流経路γに分流する電流のみがＭＩＳＦＥＴ  Ｍ１を通過する。したがって、実施形態１の可変インダクタ（図１）における直列抵抗の増大量は、本実施形態の可変インダクタ（図３）よりも小さい。
【００５３】
ここで、端子ＡＢ間の直列インピーダンスＺＡＢを回路シミュレータで計算することによって、ＭＩＳＦＥＴ  Ｍ１の直列抵抗の影響を調べる。ここでは、図１、３及び４において無視したインダクタの直列抵抗も考慮する。
【００５４】
図５は、直列抵抗を考慮した可変インダクタの等価回路を示す回路図である。図５（ａ）は従来の可変インダクタ、図５（ｂ）は実施形態２の可変インダクタ、図（ｃ）は実施形態１の可変インダクタの等価回路を示す回路図である。ＭＩＳＦＥＴ  Ｍ１は、直列抵抗Ｒ３０及びスイッチＣによって表す。
【００５５】
ここで、
Ｌ１１＝Ｌ１４＝Ｌ２１＝Ｌ２４＝２＊Ｌ３１＝２＊Ｌ３４
Ｌ１２＝Ｌ１３＝Ｌ２２＝Ｌ２３＝２＊Ｌ３２＝２＊Ｌ３３
Ｒ１１＝Ｒ１４＝Ｒ２１＝Ｒ２４＝２＊Ｒ３１＝２＊Ｒ３４
Ｒ１２＝Ｒ１３＝Ｒ２２＝Ｒ２３＝２＊Ｒ３２＝２＊Ｒ３３      （５）
とする。このとき、スイッチＣがオフの場合には、図５（ａ）〜（ｃ）における直列インピーダンスは等しくなる。
【００５６】
また、
Ｌ３１＋Ｌ３２＝（Ｌ１１＋Ｌ１２）／２＝Ｌｆｉｘ
Ｒ３１＋Ｒ３２＝（Ｒ１１＋Ｒ１２）／２＝Ｒｆｉｘ
Ｒ３０＝Ｒｆｉｘ                                      （６）
とする。
【００５７】
さらに、インダクタの直列インダクタンス及び直列抵抗はインダクタの配線長に比例することから、直列インダクタンスと直列抵抗との比が一定、すなわち、
Ｌ３２／Ｒ３２＝Ｌ３１／Ｒ３１      （７）
とする。
【００５８】
図６は、図５に示した可変インダクタの直列インダクタンスの周波数依存性を示す。ここでは、抵抗Ｒ３０＝１０Ω、抵抗Ｒｆｉｘ＝５Ω、インダクタンスＬｆｉｘ＝１ｎＨ、Ｌ１１＝Ｌ１２、Ｒ１１＝Ｒ１２とした。また、端子ＡＢ間の直列インダクタンスは、直列インピーダンスＺＡＢを用いて、以下の式、
2010272815.tif 000008
から算出した。ここで、ｆは周波数である。
【００５９】
図６を参照すると、スイッチがオフの場合には、いずれの可変インダクタの直列インダクタンスも２ｎＨとなる。一方、スイッチがオンの場合には、１ＧＨｚ以下の低い周波数ではスイッチによる電流のバイパス効果が小さく、インダクタンスの変化量は小さいものの、１０ＧＨｚ以上の高い周波数ではスイッチによってインダクタが完全にバイパスされるので、直列インダクタンスが低下し、従来の可変インダクタの直列インダクタンス（図６（ａ））は１ｎＨ、実施形態２の可変インダクタの直列インダクタンス（図６（ｂ））は４／３ｎＨ、実施形態１の可変インダクタの直列インダクタンス（図６（ｃ））は１．５ｎＨとなる。
【００６０】
端子ＡＢ間の直列インピーダンスＺＡＢの虚数成分Ｉｍ（ＺＡＢ）と実数成分Ｒｅ（ＺＡＢ）の比は、
2010272815.tif 000009
Ｑ値と呼ばれ、インダクタの性能指標である。Ｑ値は、直列抵抗が小さく直列インダクタンスが大きいときに大きくなり、インダクタが低損失であることを示す。
【００６１】
図７は、可変インダクタの直列インダクタンスＬ（式（８））とＱ値との関係を示す図である。図７においては、インダクタＬ１２のインダクタンスを０から２＊Ｌｆｉｘまで変化させた。また、図７においては、周波数が十分大きい１００ＧＨｚとし、直列インダクタンスが低下している場合におけるＱ値を示す。図７（ａ）は従来の可変インダクタのＱ値、図７（ｂ）は本実施形態の可変インダクタのＱ値、図７（ｃ）は実施形態１の可変インダクタのＱ値を示す。
【００６２】
図７を参照すると、Ｌ１２＝２＊Ｌｆｉｘならば、スイッチの両端はそれぞれ端子Ａ、Ｂに短絡されることから、直列インダクタンスは０となり、Ｌ３２を小さくしていくと直列インダクタンスは大きくなり、最大でスイッチＣがオフのときと同じ２ｎＨとなる。このとき、直列インダクタンスの値が等しい箇所におけるＱ値を比較すると、（ａ）＜（ｂ）＜（ｃ）であり、従来の可変インダクタ（図７（ａ））と比較し、本実施形態の可変インダクタ（図７（ｂ））及び実施形態１の可変インダクタ（図７（ｃ））において高いＱ値が得られ、損失が小さくなる。
【００６３】
図６及び７においては、インダクタ間の相互インダクタンスを無視した。しかし、インダクタ同士を近接して配置し、又は、同心円状に配置した場合には、インダクタ間に相互インダクタンスが生じる。そこで、相互インダクタンスを考慮した場合のＱ値を比較する。
【００６４】
図８は、直列抵抗と相互インダクタンスを考慮した可変インダクタの等価回路を示す回路図である。図８（ａ）は、図５（ａ）のインダクタＬ３１〜Ｌ３４及び抵抗Ｒ３１〜Ｒ３４を、それぞれインダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４、並びに、抵抗Ｒ１１〜Ｒ１４及びＲ２１〜Ｒ２４の並列接続に置き換えている。インダクタＬ１１とＬ２１、インダクタＬ１２とＬ２２、インダクタＬ１３とＬ２３、インダクタＬ１４とＬ２４の間には、それぞれ相互インダクタンスが存在するものとする。
【００６５】
例えば、図８（ｂ）において、相互インダクタンスがない場合には、スイッチＣがオンのときに周波数が十分に高ければインダクタＬ１２及びＬ１３には電流が流れない。しかし、相互インダクタンスがある場合にはインダクタＬ２２及びＬ２３からの誘導電流がインダクタＬ１２及びＬ１３に流れることから、スイッチＣがオンであってもインダクタＬ１２及びＬ１３に電流が流れる。インダクタＬ１２及びＬ１３を流れる電流は、抵抗Ｒ３０とスイッチＣを介したループδを流れ、渦電流損となってＱ値を低下させる。このように相互インダクタンスが存在する場合のＱ値を図７と同様に計算する。
【００６６】
ここで、図８（ａ）〜（ｃ）でも（５）式の仮定を用い、インダクタンス及び抵抗は、図６におけるものと同一とし、結合係数ｋ１〜ｋ４はいずれも０．５とする。結合係数の値が０．５となる場合は、インダクタ配線同士をチップ上で上下に重ねたときのように非常に近接して配置したときに生じる。
【００６７】
図９は、相互インダクタンスを考慮した可変インダクタの直列インダクタンスとＱ値との関係を示す図である。図９は、インダクタＬ１２の値を、０から２＊Ｌｆｉｘまで変化させた場合のＱ値を示す。図９を参照すると、図７の場合と同様に、（ａ）＜（ｂ）＜（ｃ）となり、従来の可変インダクタ（図９（ａ））と比較し、本実施形態の可変インダクタ（図９（ｂ））及び実施形態１の可変インダクタ（図９（ｃ））において高いＱ値が得られる。すなわち、相互インダクタンスを考慮した場合においても、従来の可変インダクタと比較して、本発明の可変インダクタにおいて高いＱ値が得られる。
【００６８】
図１に示した実施形態１のインダクタを差動回路に使用する場合、端子Ａと端子Ｂにおいて逆方向に電圧が変化し、端子Ａ及びＢの中点において電圧はほぼ一定となる。したがって、インダクタンスＬ１及びＬ２におけるノードＸ及びＹを、端子Ａ及びＢの中点に設定すると、ＭＩＳＦＥＴ  Ｍ１の制御端子ＣＮＴとノードＸ及びＹとの間の電位差の変化が小さくなり、ＭＩＳＦＥＴ  Ｍ１の直列抵抗の変化を抑制することができ、ＭＩＳＦＥＴ  Ｍ１の寄生容量の影響も低減することができる。
【００６９】
（実施形態３）
本発明の第３の実施形態に係る可変インダクタについて図面を参照して説明する。図１０は、本実施形態に係る可変インダクタの等価回路を示す回路図である。
【００７０】
図１０を参照すると、可変インダクタは、２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、端子Ａ及びＢにおいて両端が短絡されており、全体として、１つのインダクタとして機能する。図１０を参照すると、８個のインダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４が示されている。インダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４は、それぞれ直列に接続された１本のインダクタＬ１及びＬ２の一部である。
【００７１】
図１０において、インダクタＬ１３及びＬ１４の接続部をノードＸ、インダクタＬ２１及びＬ２２の接続部をノードＹとし、ＭＩＳＦＥＴ  Ｍ１及びＭ２のソース及びドレインをこれらのノードに接続する。ＭＩＳＦＥＴ  Ｍ１及びＭ２は、互いに逆極性のＭＩＳＦＥＴとし、制御端子ＣＮＴ及びＣＮＴＢに入力する制御信号も互いに逆極性とする。
【００７２】
可変インダクタの端子Ａ及びＢの電位が変化すると、制御端子ＣＮＴ及びＣＮＴＢと端子Ａ及びＢとの間の電位差が変化し、ＭＩＳＦＥＴ  Ｍ１及びＭ２の直列抵抗が変化することから、インダクタの直列抵抗も変化する。しかし、ＭＩＳＦＥＴ  Ｍ１及びＭ２を逆極性とすることにより、ＭＩＳＦＥＴ  Ｍ１のオン抵抗が上昇する場合にはＭＩＳＦＥＴ  Ｍ２のオン抵抗が低下するため、ＭＩＳＦＥＴ  Ｍ１及びＭ２の並列接続の抵抗の変化を小さくすることができる。ここでは、スイッチ素子をＭＩＳＦＥＴとした場合について示したものの、その他のオンチップで実現可能な素子として、バイポーラ素子又はＭＥＳＦＥＴを用いてもよい。
【００７３】
（実施形態４）
本発明の第４の実施形態に係る可変インダクタについて図面を参照して説明する。図１１は、本実施形態に係る可変インダクタの等価回路を示す回路図である。
【００７４】
図１１を参照すると、本実施形態の可変インダクタは、図１０に示した第３の実施形態の可変インダクタと同様に、２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、端子Ａ及びＢにおいて両端が短絡されており、全体として１つのインダクタとして機能する。また、インダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４は、それぞれ直列に接続された１本のインダクタＬ１及びＬ２の一部である。
【００７５】
インダクタＬ１３及びＬ１４の接続部をノードＸ、インダクタＬ１１及びＬ１２の接続部をノードＷとし、ＭＩＳＦＥＴ  Ｍ１及びＭ２のソース及びドレインをこれらのノードに接続する。ＭＩＳＦＥＴ  Ｍ１及びＭ２は、互いに逆極性のＭＩＳＦＥＴとし、制御端子ＣＮＴ及びＣＮＴＢに入力する制御信号も互いに逆極性とする。
【００７６】
可変インダクタの端子Ａ及びＢの電位が変化すると、制御端子ＣＮＴ及びＣＮＴＢと端子Ａ及びＢとの間の電位差が変化し、ＭＩＳＦＥＴ  Ｍ１及びＭ２の直列抵抗が変化することから、インダクタの直列抵抗も変化する。しかし、ＭＩＳＦＥＴ  Ｍ１及びＭ２を逆極性とすることにより、ＭＩＳＦＥＴ  Ｍ１のオン抵抗が上昇する場合にはＭＩＳＦＥＴ  Ｍ２のオン抵抗が低下するため、ＭＩＳＦＥＴ  Ｍ１及びＭ２の並列接続の抵抗の変化を小さくすることができる。ここでは、スイッチ素子をＭＩＳＦＥＴとした場合について示したものの、その他のオンチップで実現可能な素子として、バイポーラ素子又はＭＥＳＦＥＴを用いてもよい。
【００７７】
（実施形態５）
本発明の第５の実施形態に係る可変インダクタについて図面を参照して説明する。図１２は、本実施形態に係る可変インダクタの等価回路を示す回路図である。
【００７８】
図１２を参照すると、本実施形態の可変インダクタは、図１に示した第１の実施形態の可変インダクタと同様に、２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、端子Ａ及びＢにおいて両端が短絡されており、全体として１つのインダクタとして機能する。また、インダクタＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４は、それぞれ直列に接続された１本のインダクタＬ１及びＬ２の一部である。
【００７９】
インダクタＬ１３及びＬ１４の接続部をノードＸ、インダクタＬ２１及びＬ２２の接続部をノードＹとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。同様に、インダクタＬ１１及びＬ１２の接続部をノードＷ、インダクタＬ２３及びＬ２４の接続部をノードＺとし、ＭＩＳＦＥＴ  Ｍ２のソース及びドレインをこれらのノードに接続する。
【００８０】
ＭＩＳＦＥＴ  Ｍ１及びＭ２のオンオフの４通りの組み合わせに応じて、可変インダクタのインダクタンスを、４通りに変化させることができる。図１２においては、インダクタＬ１及びＬ２における２点のノードを選び出して、２個のＭＩＳＦＥＴを接続した場合を示した。同様に、インダクタンスＬ１及びＬ２におけるｎ点のノードを選び出して、ｎ個のＭＩＳＦＥＴを接続することによって、可変インダクタのインダクタンスを２のｎ乗通りに変化させることができる。
【００８１】
（実施形態６）
本発明の第６の実施形態に係る可変インダクタについて図面を参照して説明する。図１１３は、本実施形態に係る可変インダクタの等価回路を示す回路図である。
【００８２】
図１３を参照すると、本実施形態の可変インダクタは、図３に示した第２の実施形態の可変インダクタと同様に、２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、端子Ａ及びＢにおいて両端が短絡されており、全体として１つのインダクタとして機能する。また、インダクタＬ１１〜Ｌ１４及びインダクタＬ２１〜Ｌ２４は、それぞれ直列に接続された１本のインダクタＬ１及びＬ２の一部である。
【００８３】
インダクタＬ１３及びＬ１４の接続部をノードＸ、インダクタＬ１１及びＬ１２の接続部をノードＷとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。同様に、インダクタＬ２１及びＬ２２の接続部をノードＹ、インダクタＬ２３及びＬ２４の接続部をノードＺとし、ＭＩＳＦＥＴ  Ｍ２のソース及びドレインをこれらのノードに接続する。
【００８４】
ＭＩＳＦＥＴ  Ｍ１及びＭ２のオンオフの４通りの組み合わせに応じて、可変インダクタのインダクタンスを、４通りに変化させることができる。図１３においては、２つのＭＩＳＦＥＴによって、４通りのインダクタンスを実現することができる。同様に、ｎ個のＭＩＳＦＥＴによって、可変インダクタのインダクタンスを２のｎ乗通りに変化させることができる。
【００８５】
（実施形態７）
本発明の第７の実施形態に係る可変インダクタについて図面を参照して説明する。図１４は、本実施形態に係る可変インダクタのレイアウトを示す図である。
【００８６】
図１４を参照すると、可変インダクタは２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、対称に配置される。インダクタＬ１及びＬ２の両端の端子のうちの対称でない位置のものを端子Ａ及びＢにおいて接続し、２個のインダクタＬ１及びＬ２を並列に接続する。
【００８７】
さらに、インダクタＬ１の配線の途中におけるノードをノードＸとし、インダクタＬ２の配線の途中におけるノードをノードＹとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。
【００８８】
ＭＩＳＦＥＴ  Ｍ１のオンオフにより、端子Ａ及びＢの間のインダクタンスが変化する。これにより、インダクタＬ１及びＬ２自身は、両端からみた特性が等しくない、非対称なインダクタであっても、インダクタＬ１及びＬ２を組み合わせた全体としては、端子Ａ及びＢから見た特性が等しくなり、対称なインダクタを構成することができる。
【００８９】
（実施形態８）
本発明の第８の実施形態に係る可変インダクタについて図面を参照して説明する。図１５は、本実施形態に係る可変インダクタのレイアウトを示す図である。
【００９０】
図１５を参照すると、可変インダクタは２個のインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、対称に配置される。インダクタＬ１及びＬ２の両端の端子のうちの対称な位置の端子を端子Ａ及び端子Ｂにおいて接続し、２個のインダクタＬ１及びＬ２を並列に接続する。
【００９１】
さらに、インダクタＬ１の配線の途中における設定をノードＷ及びＸとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。このとき、ＭＩＳＦＥＴ  Ｍ１のオンオフにより、可変インダクタンスの端子Ａ及びＢの間のインダクタンスが変化する。
【００９２】
（実施形態９）
本発明の第９の実施形態に係る可変インダクタについて図面を参照して説明する。図１６は、本実施形態に係る可変インダクタのレイアウトを示す図である。
【００９３】
図１６を参照すると、可変インダクタは２個のインダクタＬ１及びＬ２を有する。インダクタンスＬ１及びＬ２は、それぞれ同心円状に配置される。インダクタンスＬ１及びＬ２の両端の端子のうちの隣接するもの同士を端子Ａ及びＢにおいて接続し、２個のインダクタＬ１及びＬ２を並列に接続する。
【００９４】
さらに、インダクタＬ１の配線の途中におけるノードをノードＸとし、インダクタＬ２の配線の途中におけるノードをノードＹとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。このとき、ＭＩＳＦＥＴ  Ｍ１のオンオフにより、可変インダクタンスの端子Ａ及びＢの間のインダクタンスが変化する。
【００９５】
（実施形態１０）
本発明の第１０の実施形態に係る可変インダクタについて図面を参照して説明する。図１７は、本実施形態に係る可変インダクタのレイアウトを示す図である。
【００９６】
図１７を参照すると、可変インダクタは２個のインダクタを有する。インダクタＬ１及びＬ２は、同心円状に配置される。インダクタＬ１及びＬ２の両端の端子のうちの隣接するもの同士を端子Ａ及びＢにおいて接続し、２個のインダクタＬ１及びＬ２を並列に接続する。
【００９７】
さらに、インダクタＬ１の配線の途中におけるノードをノードＷ及びＸとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。このとき、ＭＩＳＦＥＴ  Ｍ１のオンオフにより、可変インダクタンスの端子Ａ及びＢの間のインダクタンスが変化する。
【００９８】
（実施形態１１）
本発明の第１１の実施形態に係る可変インダクタについて図面を参照して説明する。図１８は、本実施形態に係る可変インダクタの斜視図である。
【００９９】
図１８を参照すると、可変インダクタは、３次元構造の２つのインダクタＬ１及びＬ２を有する。インダクタＬ１及びＬ２は、対称に配置される。インダクタＬ１及びＬ２は、それぞれ複数の配線層のインダクタを接続したものである。図１８においては、上層配線及び下層配線の２層からなる場合について示したものの、より多くの配線層からなるインダクタを接続してもよい。
【０１００】
インダクタＬ１及びＬ２の両端の端子のうちの対称でない位置のものを端子Ａ及び端子Ｂにおいて接続し、２個のインダクタＬ１及びＬ２を並列に接続する。また、インダクタＬ１の配線の途中におけるノードをノードＸとし、インダクタＬ２の配線の途中におけるノードをノードＹとし、ＭＩＳＦＥＴ  Ｍ１のソース及びドレインをこれらのノードに接続する。
【０１０１】
このとき、ＭＩＳＦＥＴ  Ｍ１のオンオフにより、可変インダクタの端子Ａ及びＢの間のインダクタンスが変化する。
【０１０２】
（実施形態１２）
本発明の第１２の実施形態に係る発振回路について図面を参照して説明する。図１９は、本実施形態に係る発振回路を示す回路図である。
【０１０３】
図１９を参照すると、発振回路は、本発明に係る可変インダクタを発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）に適用したものである。図１９においては、発振回路は、ＭＩＳＦＥＴ  Ｍ１０〜Ｍ１３で構成されたインバータ回路に対して、端子Ａ及びＢにおいて、２個のインダクタＬ１及びＬ２並びに可変容量素子ＶＡ１を接続した構成を有する。
【０１０４】
このとき、ＭＩＳＦＥＴ  Ｍ１をオンオフさせることにより、端子Ａ及びＢの間の直列インダクタンスが変化し、可変容量素子ＶＡ１のキャパシタンスとは独立に、発振器の周波数を変化させることができる。また、発振器の動作時において、端子Ａ及びＢの電圧は逆方向に変化し、端子Ａ及びＢの中点において電圧はほぼ一定となる。したがって、インダクタＬ１及びＬ２におけるノードＸ及びＹを端子Ａ及びＢの中点に設定すると、ＭＩＳＦＥＴ  Ｍ１の制御端子ＣＮＴとノードＸ及びＹとの間の電位差の変化が小さくなり、ＭＩＳＦＥＴ  Ｍ１の直列抵抗の変化を抑制することができ、ＭＩＳＦＥＴ  Ｍ１の寄生容量の影響も低減することができる。
【０１０５】
以上の記載は実施形態に基づいて行ったが、本発明は、上記実施形態に限定されるものではない。
【符号の説明】
【０１０６】
Ｌ、Ｌ１、Ｌ２、Ｌ１１〜Ｌ１４、Ｌ２１〜Ｌ２４、Ｌ３１〜Ｌ３４、Ｌ０、Ｌｓ、Ｌｓ１、Ｌｓ２、ＬＭ１、ＬＭ２  インダクタ（インダクタンス）
Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３０、Ｒ３１〜Ｒ３４、ＲＭ１、ＲＭ２、Ｒｓ  抵抗素子（抵抗）
Ｃｓ  キャパシタ（キャパシタンス）
ＶＡ１  可変容量素子（可変容量）
Ｍ０、Ｍ１、Ｍ２、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３  ＭＩＳＦＥＴ
Ｃ  スイッチ
Ａ、Ｂ、ＩＮ、ＯＵＴ  端子
Ｘ、Ｙ、Ｗ、Ｚ  ノード
ＣＮＴ、ＣＮＴＢ、ＣＮＴ２  制御端子
ＶＤＤ  電源
α、β、γ、δ  電流経路
【図１】
2010272815.tif 000010
【図２】
2010272815.tif 000011
【図３】
2010272815.tif 000012
【図４】
2010272815.tif 000013
【図５】
2010272815.tif 000014
【図６】
2010272815.tif 000015
【図７】
2010272815.tif 000016
【図８】
2010272815.tif 000017
【図９】
2010272815.tif 000018
【図１０】
2010272815.tif 000019
【図１１】
2010272815.tif 000020
【図１２】
2010272815.tif 000021
【図１３】
2010272815.tif 000022
【図１４】
2010272815.tif 000023
【図１５】
2010272815.tif 000024
【図１６】
2010272815.tif 000025
【図１７】
2010272815.tif 000026
【図１８】
2010272815.tif 000027
【図１９】
2010272815.tif 000028
【図２０】
2010272815.tif 000029
【図２１】
2010272815.tif 000030
【図２２】
2010272815.tif 000031