(57)【要約】【課題】電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供する。【解決手段】ＶＤＤ電源ストラップ３１１、３１２に接続される中間層配線２１とセル列ＶＤＤ電源配線１１を接続する複数の電源ビア１３、およびＶＳＳ電源ストラップ３２１、３２２に接続される中間層配線２２とセル列ＶＳＳ電源配線１２を接続する複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。その無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される。【選択図】図１
2010123895.tif 000002
【特許請求の範囲】
【請求項１】
チップ面内に一定間隔で上位金属配線層の電源ストラップが配線される半導体集積回路装置であって、
前記電源ストラップに直交する方向に配線される低位配線層のセル列電源配線と、
前記電源ストラップに接続され、前記セル列電源配線と平行に配線される中間金属配線層と、を備え、
前記中間金属配線層と前記セル列電源配線とを接続する複数の電源ビアが、高密度領域、低密度領域および無配置領域に分けて配置され、
前記無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される
ことを特徴とする半導体集積回路装置。
【請求項２】
前記高密度領域が、前記電源ストラップ付近の領域および前記電源ストラップの配線間隔の中央付近の領域に設けられ、
それ以外の領域に、前記低密度領域および前記無配置領域が設けられる
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記低密度領域および前記無配置領域は、
前記セル列電源配線におけるＩＲドロップが、前記電源ビアを均等に配置したときのＩＲドロップの最大値以下となる範囲で設けられる
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
半導体集積回路装置のチップ面内に一定間隔で上位金属配線層の電源ストラップを配線するステップと、
低位配線層のセル列電源配線が前記電源ストラップに直交するように、配置位置に制約のない配置フリーセルを配置してセル列を形成するステップと、
前記電源ストラップに接続する中間金属配線層を、前記セル列電源配線に平行に配線するステップと、
前記中間金属配線層と前記セル列電源配線とを接続する複数の電源ビアを、前記電源ストラップ付近および前記電源ストラップの配線間隔の中央付近は高密度領域、それ以外は低密度領域および無配置領域に分けて配置するステップと、
前記無配置領域に配置されている前記配置フリーセルを、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルに置換するステップと
を備えることを特徴とするレイアウト方法。
【請求項５】
半導体集積回路装置のチップ面内に一定間隔で上位金属配線層の電源ストラップを配線するステップと、
低位配線層のセル列電源配線が前記電源ストラップに直交するように、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルを、前記電源ストラップ付近および前記電源ストラップの配線間隔の中央付近の領域を除く領域に配置してセル列を形成するステップと、
前記電源ストラップに接続する中間金属配線層を、前記セル列電源配線に平行に配線するステップと、
前記中間金属配線層と前記セル列電源配線とを接続する複数の電源ビアを、
前記省面積セルを配置した領域は無配置領域、前記電源ストラップ付近および前記電源ストラップの配線間隔の中央付近の領域は高密度領域、その他の領域は低密度領域、とに分けて配置するステップと
を備えることを特徴とするレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびレイアウト方法に関する。
【背景技術】
【０００２】
多層金属配線層を有するセルベース方式の半導体集積回路装置では、一般に上位層の金属配線層をメッシュ状に配線してチップ全体の電源配線とし、この上位層の金属配線層とセルの電源配線層である１層目の金属配線とをビアで接続することにより、各セルへの電源の供給が行われる。
【０００３】
このようなセル列の電源配線に対して、各セル列で消費する電流の大きさおよび配線抵抗による電圧降下（ＩＲドロップ）を考慮して、各セル列の電源配線層に配置するビアの総数およびその配置間隔を決定する方法が提案されている（例えば、特許文献１参照。）。
【０００４】
従来、上述のような方法でビアの総数およびその配置間隔が決定すると、その決定に従って、それぞれのセル列の電源配線に、１列のビアを均等に配置することが行われていた。
【０００５】
一方、各セル列の電源配線のビアに対して、セル内での配線接続に用いられるビアがある。このセル内のビアを配置するとき、電源配線の近くにビアを配置すると、セルの面積を小さくできることがある。
【０００６】
ところが、近年、サブ１００ｎｍプロセスのような微細プロセスにおいては、２つ並んで配列されたビアの近傍に３つめのビアをＬ字状に配置すると、そのビアの配置による干渉が発生し、中央のビアの径が小さくなるという、リソグラフィー上の問題が発生することが知られている。
【０００７】
この問題を避けるため、上述のようなビアの配置に対する設計ルールが設けられている。また、セルのパターン設計上、電源配線の近くにはビアを配置しないよう、セル内にビア配置禁止領域を設けることが行われている。しかし、その結果、セルの面積が増加し、半導体集積回路装置のチップサイズも増大する、という問題が生じる恐れがあった。
【特許文献１】特開２００５−２０９７７６号公報  （第１０−１４ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、チップ面内に一定間隔で上位金属配線層の電源ストラップが配線される半導体集積回路装置であって、前記電源ストラップに直交する方向に配線される低位配線層のセル列電源配線と、前記電源ストラップに接続され、前記セル列電源配線と平行に配線される中間金属配線層と、を備え、前記中間金属配線層と前記セル列電源配線とを接続する複数の電源ビアが、高密度領域、低密度領域および無配置領域に分けて配置され、前記無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置されることを特徴とする半導体集積回路装置が提供される。
【００１０】
また、本発明の別の一態様によれば、半導体集積回路装置のチップ面内に一定間隔で上位金属配線層の電源ストラップを配線するステップと、低位配線層のセル列電源配線が前記電源ストラップに直交するように、配置位置に制約のない配置フリーセルを配置してセル列を形成するステップと、前記電源ストラップに接続する中間金属配線層を、前記セル列電源配線に平行に配線するステップと、前記中間金属配線層と前記セル列電源配線とを接続する複数の電源ビアを、前記電源ストラップ付近および前記電源ストラップの配線間隔の中央付近は高密度領域、それ以外は低密度領域および無配置領域に分けて配置するステップと、前記無配置領域に配置されている前記配置フリーセルを、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルに置換するステップとを備えることを特徴とするレイアウト方法が提供される。
【００１１】
また、本発明のさらに別の一態様によれば、半導体集積回路装置のチップ面内に一定間隔で上位金属配線層の電源ストラップを配線するステップと、低位配線層のセル列電源配線が前記電源ストラップに直交するように、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルを、前記電源ストラップ付近および前記電源ストラップの配線間隔の中央付近の領域を除く領域に配置してセル列を形成するステップと、前記電源ストラップに接続する中間金属配線層を、前記セル列電源配線に平行に配線するステップと、前記中間金属配線層と前記セル列電源配線とを接続する複数の電源ビアを、前記省面積セルを配置した領域は無配置領域、前記電源ストラップ付近および前記電源ストラップの配線間隔の中央付近の領域は高密度領域、その他の領域は低密度領域、とに分けて配置するステップとを備えることを特徴とするレイアウト方法が提供される。
【発明の効果】
【００１２】
本発明によれば、電源配線の近傍にビアが配置されたセルを使用することができる。
【発明を実施するための最良の形態】
【００１３】
以下、セルベース方式の半導体集積回路装置を例にとって、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１４】
本実施例では、電源配線の近傍にビアが配置されたセルの使用を可能とするため、電源配線に配置する電源ビアがＩＲドロップを悪化させない範囲で不均等に配置され、電源配線上に電源ビアを配置しない領域を部分的に形成するようにされている。
【００１５】
図１は、本発明の実施例１に係る半導体集積回路装置の電源ビア配置のイメージを示す模式的レイアウト図である。
【００１６】
本実施例の半導体集積回路装置では、チップ面内に一定間隔で、例えば、第３層目の金属配線層を用いた電源ストラップが配線される。図１では、ＶＤＤ電源に接続されるＶＤＤ電源ストラップ３１１、３１２と、ＶＳＳ電源に接続されるＶＳＳ電源ストラップ３２１、３２２と、を示す。
【００１７】
セルベース方式の半導体集積回路装置の場合、セルを配置することによりセル列が形成され、各セルの同じ位置にパターン設計されている電源ラインが繋がってセル列電源配線を形成する。通常、このセル列電源配線には第１層目の金属配線層が用いられる。
【００１８】
図１では、セル列１０が形成され、セル列ＶＤＤ電源配線１１およびセル列ＶＳＳ電源配線１２が形成された例を示す。
【００１９】
本実施例では、セル列ＶＤＤ電源配線１１およびセル列ＶＳＳ電源配線１２が電源ストラップと直交するように、セル列１０の各セルが配置される。
【００２０】
また、本実施例の半導体集積回路装置は、電源ストラップに接続され、セル列電源配線と平行に配線される、例えば２層目の金属配線層を用いる中間層配線を備える。図１では、ＶＤＤ電源ストラップ３１１、３１２とそれぞれビア２３で接続される中間層配線２１と、ＶＳＳ電源ストラップ３２１、３２２とそれぞれビア２３で接続される中間層配線２２と、を示す。
【００２１】
中間層配線２１は、複数の電源ビア１３によりセル列ＶＤＤ電源配線１１にされ、中間層配線２２は、複数の電源ビア１３によりセル列ＶＳＳ電源配線１２にされる。
【００２２】
本実施例では、この複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。すなわち、高密度領域では多くの電源ビア１３が配置され、低密度領域では少なめの電源ビア１３が配置され、無配置領域では電源ビア１３が配置されない。
【００２３】
このように電源ビア１３を不均等に配置した場合、ＩＲドロップの悪化が懸念される。その場合、電源ストラップからの距離が最も遠くなる、電源ストラップの配線間隔の中央付近のＩＲドロップが最大となるので、この付近は高密度領域として、多くの電源ビア１３を配置する。また、電源ストラップ付近の領域も高密度領域とする。
【００２４】
低密度領域および無配置領域は、上述の領域以外の領域に、セル列ＶＤＤ電源配線１１およびセル列ＶＳＳ電源配線１２におけるＩＲドロップが、電源ビア１３を均等に配置したときのＩＲドロップの最大値以下となる範囲で設けられる。
【００２５】
各領域の大きさおよびビアの密度は、ＩＲドロップのシミュレーション結果より定めるようにすればよい。
【００２６】
図２に、シミュレーションにより求めた電源ビア１３の配分と最大ＩＲドロップの関係の例を示す。ここでは、電源ストラップの配線間隔を１００μｍとし、この間を５μｍごとの区間に区切って、各区間に配分するビアの数の組み合わせを示す。
【００２７】
図２（ａ）は、電源ビア１３の均等配置数を２（ビア配分Ｇ１）としたときのＩＲドロップの最大値を基準（１００％）として、高密度領域の区間に２個以上の電源ビア１３を配置したときビア配分の最大ＩＲドロップの比をそれぞれ算出している。
【００２８】
この場合、ビア配分Ｇ２〜Ｇ７に示すような電源ビア１３の配置を行うと、その最大ＩＲドロップを、電源ビア１３を２個均等配置したときのＩＲドロップの最大値に対して、９７．５％〜９８．２％の範囲に抑えることができる。
【００２９】
また、図２（ｂ）では、電源ビア１３の均等配置数を１（ビア配分Ｇ１１）としたときのＩＲドロップの最大値を基準（１００％）として、高密度領域の区間に２個以上の電源ビア１３を配置したときビア配分の最大ＩＲドロップの比をそれぞれ算出している。
【００３０】
この場合、ビア配分Ｇ１２〜Ｇ１５に示すような電源ビア１３の配置を行うと、その最大ＩＲドロップは、電源ビア１３を１個均等配置したときのＩＲドロップの最大値に対して９６．８％程度となる。
【００３１】
このように、セル列ＶＤＤ電源配線１１およびセル列ＶＳＳ電源配線１２の最大ＩＲドロップを、電源ビア１３を均等配置したときのＩＲドロップの最大値よりも小さくするような、電源ビア１３の不均等な配分の組み合わせを求めることができる。
【００３２】
図３に、ビア配分Ｇ３を例にとって、電源ビア１３を不均等に配置したときの、セル列ＶＤＤ電源配線１１上のＶＤＤ電圧の変化の様子を示す。なお、図３には、中間配線２１上のＶＤＤ電圧の変化の様子および電源ビア１３を均等配置したとき（ビア配分Ｇ１）のＶＤＤ電源配線１１上のＶＤＤ電圧の変化の様子も併せて示す。
【００３３】
図３に示すように、電源ビア１３を不均等に配置すると、電源ビア１３の無配置領域でのＩＲドロップは、電源ビア１３を均等配置したときよりもかなり大きくなる。しかし、それでも、電源ビア１３を均等配置したときのＩＲドロップの最大値よりも小さい。
【００３４】
電源ビア１３が無配置となる領域を設けることができることにより、この領域には、セル列ＶＤＤ電源配線１１あるいはセル列ＶＳＳ電源配線１２の近くにビアを設けてセル面積を削減した省面積セルを配置することができる。
【００３５】
これに対して、電源ビア１３が配置されている領域には、セル列ＶＤＤ電源配線１１およびセル列ＶＳＳ電源配線１２の近くにビア配置禁止領域が設定された配置フリーセルを配置する。配置フリーセルは、セル列１０内のどこにでも配置することができる。
【００３６】
図４に、配置フリーセルと省面積セルのレイアウトパターンの例を示す。
【００３７】
図４（ａ）は、配置フリーセルのレイアウトパターンの例である。配置フリーセルでは、ビア配置禁止領域にビアが配置されていないため、セル列ＶＤＤ電源配線１１およびセル列ＶＳＳ電源配線１２に高密度に電源ビア１３が配置されても、ビアの上下方向配置に関する設計ルール違反が発生しない。
【００３８】
図４（ｂ）は、図４（ａ）のセルと同じ回路の省面積セルのレイアウトパターンの例である。省面積セルでは、セル列ＶＤＤ電源配線１１あるいはセル列ＶＳＳ電源配線１２の近くにセル内ビア３が配置されている。しかし、この省面積セルは電源ビア１３の無配置領域に配置されるので、省面積セルを使用しても、ビアの上下方向配置に関する設計ルール違反は発生しない。
【００３９】
この例では、省面積セルは、配置フリーセルに対して２０％程度面積を少なくすることができる。その他、複雑な配線の引き回しが不要となるため、寄生容量等も少なくでき、セルの動作特性の改善効果も得られる。
【００４０】
このような本実施例によれば、電源ビア１３を均等配置したときのＩＲドロップの最大値以下となる範囲で、電源ビア１３を不均等に配置するビア配分の組み合わせを求めることにより、セル列ＶＤＤ電源配線１１およびセル列ＶＳＳ電源配線１２に電源ビア１３の無配置領域を設けることができる。この電源ビア１３の無配置領域には、セル列ＶＤＤ電源配線１１あるいはセル列ＶＳＳ電源配線１２の近くにセル内ビア３が設けられた省面積セルを配置することができる。
【００４１】
この省面積セルでは、セル列ＶＤＤ電源配線１１あるいはセル列ＶＳＳ電源配線１２の近くにセル内ビア３を配置することができるので、パターンレイアウト上の配線の引き回しが容易であり、セルの面積を削減することができる。また、配線の引き回しによる寄生容量等も少なくでき、セルの動作特性の改善も図ることができる。
【実施例２】
【００４２】
本実施例では、上述した省面積セルを配置するためのレイアウト方法の一例を示す。
【００４３】
図５は、本実施例のレイアウト方法の処理の流れの例を示すフロー図である。このフロー図を用いて、本実施例におけるレイアウト処理の手順について説明する。
【００４４】
本実施例では、電源ストラップの配線を行った（ステップＳ０１）後、図４（ａ）に示したような配置フリーセルを用いてセル配置を行う（ステップＳ０２）。
【００４５】
次に、電源ストラップ間に、セル列電源配線と平行に中間金属配線層を配線する（ステップＳ０３）。
【００４６】
続いて、中間金属配線層とセル列電源配線を接続する電源ビアの配置を行う。このとき、図２に示したようなビア配分に対するＩＲドロップの検討結果にもとづき、電源ビアの配分数が、配置電源ストラップ付近および電源ストラップ間隔中央付近の領域は高密度領域、その他の領域は低密度領域および無配置領域となるよう、電源ビアを配置する（ステップＳ０４）。
【００４７】
最後に、電源ビアの無配置領域に配置されている配置フリーセルに対して、そのセルと同一機能の省面積セルがあるかどうかをチェックし、省面積セルがあれば、配置フリーセルを省面積セルに置換する（ステップＳ０５）。
【００４８】
このような本実施例によれば、配置フリーセルを省面積セルに置換することにより、セル列内に空きスペースを作ることができる。そこで、この空きスペースに、ラッチアップ対策用のウェルコンタクトやサブコンタクトを配置すれば、半導体集積回路装置の信頼性を向上させることができる。また、この空きスペースに、駆動力増強用のバッファセルを配置すれば、半導体集積回路装置の動作速度の向上を図ることができる。
【実施例３】
【００４９】
実施例２では、電源ビアの配分に応じて、配置フリーセルを省面積セルに置換するレイアウト方法を示したが、本実施例では、先に省面積セルを配置しておき、その配置位置に応じて電源ビアを配分するレイアウト方法を示す。
【００５０】
本実施例でも、まず、電源ストラップの配線を行う（ステップＳ１１）。
【００５１】
その後、本実施例では、セル列ごとに、そのセル列で使用可能な省面積セルがあるかどうかをチェックし、使用可能な省面積セルがあれば、電源ストラップ付近および電源ストラップの配線間隔の中央付近の領域を除く領域にその省面積セルを配置してセル列を形成する（ステップＳ１２）。
【００５２】
次に、電源ストラップ間に、セル列電源配線と平行に中間金属配線層を配線する（ステップＳ１３）。
【００５３】
最後に、中間金属配線層とセル列電源配線を接続する電源ビアの配置を行う。このとき、省面積セルを配置した領域は無配置領域、配置電源ストラップ付近および電源ストラップ間隔中央付近の領域は高密度領域、その他の領域は低密度領域となるよう、電源ビアを配置する（ステップＳ１４）。
【００５４】
このような本実施例によれば、電源ビアの配置に先行して省面積セルの配置を行うので、省面積セル配置位置の自由度が増加する。その結果、１つのセル列内に配置できる省面積セルの数が増加し、その余裕の分、その列に配置できる配置フリーセルの数を増加させることができる。すなわち、その列の配置するセルの総数を増加させることができる。これにより、半導体集積回路装置の集積度を向上させることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１に係る半導体集積回路装置の電源ビア配置のイメージを示す模式的レイアウト図。
【図２】電源ビアの配分と最大ＩＲドロップの関係の例を示す図。
【図３】実施例１の半導体集積回路装置における電源ビア配分に対する電源電圧の変化の様子を示す図。
【図４】配置フリーセルと省面積セルのレイアウトパターンの例を示す図。
【図５】本発明の実施例２に係るレイアウト方法の処理の流れの例を示すフロー図。
【図６】本発明の実施例３に係るレイアウト方法の処理の流れの例を示すフロー図。
【符号の説明】
【００５６】
１０  セル列
１１  セル列ＶＤＤ電源配線
１２  セル列ＶＳＳ電源配線
２１、２２  中間層配線
３１１、３１２  ＶＤＤ電源ストラップ
３２１、３２２  ＶＳＳ電源ストラップ
３  セル内ビア
１３  電源ビア
２３  ビア
【図１】
2010123895.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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