(57)【要約】【課題】ソース及びドレインとの接触抵抗のばらつきが少なく、ソース同士が容易に接続可能なコンタクトプラグ構成の半導体装置を提供する。【解決手段】ソース及びドレイン領域１８、１９を有する半導体基板１１と、浮遊ゲート膜２２を有し、ソース及びドレイン領域１８、１９の間の表面に配設されたゲート電極膜２８と、ゲート電極膜２８の上に上下を絶縁されたソース接続膜３３と、ゲート電極膜２８及びソース接続膜３３を被うサイドウォール絶縁膜３７及びバリア絶縁膜３９と、バリア絶縁膜３９を埋め込む下部及び上部層間絶縁膜４１、４３と、ソース領域１８に接続され、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなし、柱状体の側面でソース接続膜３３と接続されたソースコンタクト４５と、ドレイン領域１９に接続され、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなすドレインコンタクト４７とを備える。【選択図】図２
2010123784.tif 000002
【特許請求の範囲】
【請求項１】
表面に、離間して設けられた第１の拡散領域及び第２の拡散領域を有する半導体基板と
、
少なくとも電荷蓄積膜を有し、第１の拡散領域及び第２の拡散領域の間の前記半導体基板
の表面上部に配設されたゲート電極膜と、
前記ゲート電極膜の上に積層構成され、上下を絶縁された接続膜と、
前記ゲート電極膜及び前記接続膜を被う被覆絶縁膜と、
前記被覆絶縁膜を埋め込むように前記半導体基板の表面に配設された層間絶縁膜と、
前記第１の拡散領域に接続され、前記半導体基板の表面に垂直方向に前記層間絶縁膜を貫
通し、前記半導体基板の表面に平行な断面が円、楕円、または矩形の柱状体をなし、且つ
、前記柱状体の側面で前記接続膜と電気的に接続された第１のコンタクトプラグと、
前記第２の拡散領域に接続され、前記半導体基板の表面に垂直方向に前記層間絶縁膜を貫
通し、前記半導体基板の表面に平行な断面が円、楕円、または矩形の柱状体をなす第２の
コンタクトプラグと、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１の拡散領域はソース領域、前記第２の拡散領域がドレイン領域であることを特
徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のコンタクトプラグは、前記半導体基板の表面に垂直な方向に配設された前記
被覆絶縁膜に接触していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２のコンタクトプラグは、側面が前記層間絶縁膜に被われていることを特徴とす
る請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極膜は、前記半導体基板の表面のトンネル絶縁膜の上にあって、順に、浮
遊ゲート膜、ゲート間絶縁膜、及び制御ゲート膜を有し、更に制御ゲート膜の上に、順に
、下部絶縁膜、前記接続膜、及び上部絶縁膜を有する構成であることを特徴とする請求項
１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置のうち、半導体不揮発性メモリ、とりわけ一括電気的消去及び書き込み可能
なフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memor
y、以下、フラッシュメモリ）は、利用分野の広がりと相まって、ビットコスト（１ビッ
ト当たりの価格）の低減が求められている。ビットコストを低減するため、メモリセルの
微細化等が進められている。
【０００３】
ＮＯＲ型のフラッシュメモリをなす半導体装置は、メモリセルトランジスタがマトリク
ス状に配設されることによってセルアレイを構成している。この半導体装置のセルアレイ
は、隣り合う２個で一組をなすメモリセルがそれぞれドレイン領域を共有すると共に、隣
り合う２組のメモリセルがそれぞれのソース領域を共有した構造をなしている。
【０００４】
半導体装置は、例えば、ドレイン領域は、シリコン基板（半導体基板）側で径が小さく
なる円柱状のドレインコンタクトプラグで接続され、また、ソース領域は、シリコン基板
側で幅が小さくなる壁状のソースコンタクトプラグを兼ねたローカルソース線で接続され
、これらのドレインコンタクトプラグとローカルソース線は、同じ工程で、それぞれ、断
面が円形状の開口と細長い溝状の開口に形成され、同じ工程で、形状の異なる開口にバリ
アメタル及びコンタクトメタルが埋め込まれて作製されている（例えば、特許文献１参照
。）。
【０００５】
しかしながら、微細化を進めると、この開示された半導体装置では、ドレインコンタク
トプラグとローカルソース線を、同時に、目指す形状に加工することが難しくなり、また
、ドレインコンタクトプラグとソースコンタクトプラグの接触抵抗が異なるという問題が
発生する。すなわち、形状が異なる開口の場合、ドレインコンタクトプラグ及びソースコ
ンタクトプラグのドレイン領域及びソース領域と接する底部を同時に得ることが難しく、
また、加工された底部にバリアメタルを同じ膜厚に堆積することが難しい。底部まで加工
されてないと接触抵抗が高くなり、バリアメタルの膜厚が異なると、バリアメタルとドレ
イン領域及びソース領域とのシリサイド反応が同じように起こらず、一方の接触抵抗が高
くなることが起こる。
【０００６】
そこで、ドレインコンタクトプラグとソースコンタクトプラグとを同様な形状、例えば
、円柱状とすることが考えられるが、ソースコンタクトプラグを接続するローカルソース
線の機能を持たせることが課題として残る。
【特許文献１】特開２００８−１７７４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ソース及びドレインとの接触抵抗のばらつきが少なく、ソース同士が容易に
接続可能なコンタクトプラグ構成を有する半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、表面に、離間して設けられた第１の拡散領域及び第２
の拡散領域を有する半導体基板と、少なくとも電荷蓄積膜を有し、第１の拡散領域及び第
２の拡散領域の間の前記半導体基板の表面上部に配設されたゲート電極膜と、前記ゲート
電極膜の上に積層構成され、上下を絶縁された接続膜と、前記ゲート電極膜及び前記接続
膜を被う被覆絶縁膜と、前記被覆絶縁膜を埋め込むように前記半導体基板の表面に配設さ
れた層間絶縁膜と、前記第１の拡散領域に接続され、前記半導体基板の表面に垂直方向に
前記層間絶縁膜を貫通し、前記半導体基板の表面に平行な断面が円、楕円、または矩形の
柱状体をなし、且つ、前記柱状体の側面で前記接続膜と電気的に接続された第１のコンタ
クトプラグと、前記第２の拡散領域に接続され、前記半導体基板の表面に垂直方向に前記
層間絶縁膜を貫通し、前記半導体基板の表面に平行な断面が円、楕円、または矩形の柱状
体をなす第２のコンタクトプラグとを備えていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソース及びドレインとの接触抵抗のばらつきが少なく、ソース同士が
容易に接続可能なコンタクトプラグ構成を有する半導体装置を提供することが可能である
。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成
要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る、例えば、ＮＯＲ型フラッシュメモリである半導体装置について
、図１乃至図３を参照しながら説明する。図１は半導体装置のメモリセル領域の構成を模
式的に示す平面図である。図２は半導体装置のメモリセル領域の構成を模式的に示す図で
、図２（ａ）は図１のＡ−Ａ線に沿った断面図、図２（ｂ）は図１のＢ−Ｂ線に沿った断
面図である。図３は半導体装置のコンタクトホールを開口する工程を模式的に示す断面図
である。なお、半導体基板の表面において、半導体基板から離れる方向を上または上方向
として説明する。
【００１２】
図１に示すように、半導体装置１は、半導体基板１１の表面に、トランジスタ等の素子
が形成された素子領域１３が設けられ、素子領域１３は紙面の左右方向に延びた素子分離
領域１５で分離されている。素子領域１３には、紙面の上下方向に伸長したゲート電極膜
２８（ワード線）が配設され、ゲート電極膜２８間に、半導体基板１１の表面に垂直な方
向、すなわち、紙面に垂直方向に伸びたソースコンタクト４５が配設され、また、隣接す
るゲート電極膜２８間に、半導体基板１１の表面に垂直な方向に伸びたドレインコンタク
ト４７が配設されている。ソースコンタクト４５は、左右両側のゲート電極膜２８上にそ
れぞれ絶縁されて配置され、紙面の上下方向に延びたソース接続膜３３と接続されている
。なお、ソースコンタクトプラグ及びドレインコンタクトプラグを、それぞれ、ソースコ
ンタクト及びドレインコンタクトという。
【００１３】
単位となるメモリセル１７が２点鎖線で表示されている。メモリセル１７に１つのトラ
ンジスタが配置され、半導体基板１１上には、複数個のメモリセル１７が縦横方向に配列
されている。上面がほぼ楕円形のソースコンタクト４５及びドレインコンタクト４７は、
紙面の左右方向に交互に配設され、隣接するメモリセル１７と共有されている。
【００１４】
図２に示すように、より詳しくは、半導体装置１は、表面に、離間して設けられた第１
の拡散領域及び第２の拡散領域であるソース領域１８及びドレイン領域１９を有する半導
体基板１１と、電荷蓄積膜となる浮遊ゲート膜２２を有し、ソース領域１８及びドレイン
領域１９の間の半導体基板１１の表面上部に配設されたゲート電極膜２８と、ゲート電極
膜２８の上に積層構成され、上下を絶縁された接続膜であるソース接続膜３３と、ゲート
電極膜２８及びソース接続膜３３を被う積層構成の被覆絶縁膜であるサイドウォール絶縁
膜３７及びバリア絶縁膜３９と、サイドウォール絶縁膜３７及びバリア絶縁膜３９を埋め
込むように半導体基板１１の表面に配設された層間絶縁膜である下部層間絶縁膜４１及び
上部層間絶縁膜４３と、ソース領域１８に接続され、半導体基板１１の表面に垂直方向に
下部及び上部層間絶縁膜４１、４３を貫通し、半導体基板１１の表面に平行な断面がほぼ
楕円形の柱状体をなし、且つ、この柱状体の側面でソース接続膜３３と電気的に接続され
た第１のコンタクトプラグであるソースコンタクト４５と、ドレイン領域１９に接続され
、半導体基板１１の表面に垂直方向に下部及び上部層間絶縁膜４１、４３を貫通し、半導
体基板１１の表面に平行な断面がほぼ楕円形の柱状体をなす第２のコンタクトプラグであ
るドレインコンタクト４７とを備えている。
【００１５】
半導体基板１１は、例えば、シリコン基板である。半導体基板１１表面内部の素子領域
１３内に、ソース領域１８及びドレイン領域１９が互いに離間して設けられている。ソー
ス領域１８及びドレイン領域１９の互いに対向する側に、それぞれ張り出したエクステン
ション領域（図示略）が設けられることが可能である。対向するソース領域１８とドレイ
ン領域１９との間は、チャネル領域として機能する。
【００１６】
図２（ａ）に示すように、半導体基板１１の表面の対向するソース領域１８とドレイン
領域１９との間の上部に、シリコン酸化膜からなるトンネル絶縁膜２１が配設されている
。ゲート電極膜２８は、トンネル絶縁膜２１の上に、断面がほぼ矩形に形成されている。
ゲート電極膜２８は、下から順に、例えば、導電性の多結晶シリコン膜からなる浮遊ゲー
ト膜２２、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜で形成されたゲート間
絶縁膜２３、並びに、導電性の多結晶シリコン膜で形成された下部制御ゲート膜２４及び
タングステンシリサイド膜で形成された上部制御ゲート膜２５で構成されている。なお、
トンネル絶縁膜２１をシリコン酸窒化膜とすることが可能である。
【００１７】
ゲート電極膜２８の上に、順に、シリコン窒化膜からなる下部絶縁膜３１、多結晶シリ
コン膜からなる導電性のソース接続膜３３、及びシリコン窒化膜からなる上部絶縁膜３５
が積層されている。ソース接続膜３３の上部及び上部絶縁膜３５は、ソース領域１８の上
部の側で、側面が後退した凹部４８を有している。ソース接続膜３３の上部及び上部絶縁
膜３５のその他の側面並びにソース接続膜３３の下部及び下部絶縁膜３１は、ゲート電極
膜２８の側面とほぼ面一である。なお、下部絶縁膜３１及び上部絶縁膜３５の少なくとも
一方は、シリコン酸化膜とすることは可能である。
【００１８】
ゲート電極膜２８、下部絶縁膜３１、ソース接続膜３３、及び上部絶縁膜３５は、凹部
４８を除いて、ＴＥＯＳ(Tetraethoxysilane)系のシリコン酸化膜からなるサイドウォー
ル３７及びシリコン窒化膜からなるバリア絶縁膜３９の２層で被われている。なお、サイ
ドウォール３７及びバリア絶縁膜３９は２層に限らず、３層以上の積層膜とすることは可
能であり、また、膜種もシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜等の他
に、高誘電率膜等を使用することは可能である。
【００１９】
バリア絶縁膜３９の側壁は、ＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる
下部層間絶縁膜４１で埋め込まれている。バリア絶縁膜３９の上面及び下部層間絶縁膜４
１の上面は、ＴＥＯＳ系のシリコン酸化膜からなる上部層間絶縁膜４３で被われている。
【００２０】
ソースコンタクト４５は、例えば、タングステンからなるコンタクトメタル４４ｂの下
面及び側面がチタンからなるバリアメタル４４ａで被われた構成をなし、半導体基板１１
の表面にほぼ垂直に、上部層間絶縁膜４３を貫通して伸びている。ソースコンタクト４５
は、下部層間絶縁膜４１の上部領域で、バリア絶縁膜３９、サイドウォール３７、上部絶
縁膜３５、及びソース接続膜３３の上下方向断面、すなわち凹部４８及びその延長をなす
面と接触している。なお、バリアメタルは、他に窒化チタン等が可能である。
【００２１】
更に、ソースコンタクト４５は、ソース接続膜３３、サイドウォール３７、及びバリア
絶縁膜３９の半導体基板１１の表面に沿う方向の断面、すなわち肩部４９と接触している
。そして、ソースコンタクト４５は、上下方向に配設されたバリア絶縁膜３９に接触し、
下部層間絶縁膜４１を貫通し、半導体基板１１の表面上部でバリア絶縁膜３９、サイドウ
ォール３７、及びトンネル絶縁膜２１を貫通し、ソース領域１８と接続されている。
【００２２】
図示を省略するが、図１の紙面の上下方向側にあるソースコンタクト４５の側面は、上
部層間絶縁膜４３、下部層間絶縁膜４１、バリア絶縁膜３９、サイドウォール３７、及び
トンネル絶縁膜２１を貫通して、ソース領域１８と接触している。
【００２３】
ソースコンタクト４５は、肩部４９より上側、すなわち上部層間絶縁膜４３に接触して
いる部分等において、断面がゲート電極膜２８側に長いほぼ楕円形をなし（図１参照）、
肩部４９より下側、すなわちソース領域１８側において、ゲート電極膜２８側ではバリア
絶縁膜３９で規定され、ゲート電極膜２８の側面に平行な側では、上部の楕円形の延長面
をなした柱状をなしている。
【００２４】
図２（ａ）、（ｂ）に示すように、ソース接続膜３３とソースコンタクト４５とは、凹
部４８及び肩部４９で接触している。そして、ソース接続膜３３は、離間して配列された
ソースコンタクト４５を、ゲート電極膜２８の伸長方向に沿って、接続している。ソース
接続膜３３は、ソースコンタクト４５の両側で接続している。なお、肩部４９は、ソース
接続膜３３の上面から、下部絶縁膜３１の中までのどこかにあればよい。また、ソースコ
ンタクト４５は、ソース接続膜３３の上面より上部に伸びることは必ずしも必要なく、ま
た、ソース接続膜３３の片側と接続されてもよい。
【００２５】
ドレインコンタクト４７は、ソースコンタクト４５と同じ材料で構成され、半導体基板
１１の表面にほぼ垂直に、上部層間絶縁膜４３、下部層間絶縁膜４１、バリア絶縁膜３９
、サイドウォール３７、及びトンネル絶縁膜２１を貫通して、ドレイン領域１９と電気的
に接続するように設けられている。
【００２６】
ドレインコンタクト４７は、概略的には、断面が最近接のゲート電極膜２８に向いた方
向に長いほぼ楕円形をなし（図１参照）、上部層間絶縁膜４３から半導体基板１１の側に
下がるに連れて、径が小さくなる柱状をなしている。なお、ドレインコンタクト４７の側
面は、半導体基板１１の表面に対して、垂直から数度ずれている程度の傾きを有している
が、実質的に垂直であってもよい。
【００２７】
次に、半導体装置１の製造方法について説明する。製造工程の説明において、半導体装
置１を構成する部材の配置等が補足される。なお、比較例として、例えば、特許文献１に
開示されている半導体装置に類する半導体装置を取り上げ、本実施例の半導体装置１が、
比較例等に対して特徴的な部分を説明する。
【００２８】
半導体装置１は、ゲート電極膜２８となる積層膜の上に、連続して、例えば、ＣＶＤ（
Chemical Vapor Deposition）法により下部絶縁膜３１となるシリコン窒化膜、ソース接
続膜３３となる導電性の多結晶シリコン膜、及び上部絶縁膜３５となるシリコン窒化膜を
積層する。なお、多結晶シリコン膜は、例えば、リン等の不純物がドープされた非晶質シ
リコンとして堆積し、その後、多結晶化されたものである。
【００２９】
その後、例えば、比較例と同様な工程に変更を加えて、ゲート電極膜２８及びその上の
下部絶縁膜３１、ソース接続膜３３、及び上部絶縁膜３５が形成される。ゲート電極膜２
８形成に先立って、下部絶縁膜３１、ソース接続膜３３、及び上部絶縁膜３５をＲＩＥ（
Reactive Ion Etching）法によるエッチングする工程が追加される。
【００３０】
ゲート電極膜２８の間隔は、バリア絶縁膜３９に接触して自己整合的に位置決めされる
ソースコンタクト４５の幅と、バリア絶縁膜３９に非接触な状態で形成されるドレインコ
ンタクト４７の幅とが可能な限り小さくなるように、且つソース領域１８及びドレイン領
域１９に接触するソースコンタクト４５及びドレインコンタクト４７の底面の面積及び形
状が、ほぼ同じになるように決められる。
【００３１】
その後、比較例と同様な工程に進めることが可能である。そして、ソース領域１８及び
ドレイン領域１９の形成、並びに、サイドウォール絶縁膜３７及びバリア絶縁膜３９の堆
積が行われる。次に、上部層間絶縁膜４３及び下部層間絶縁膜４１が形成される。
【００３２】
上部層間絶縁膜４３の上に、ソースコンタクト４５及びドレインコンタクト４７のため
の開口を形成するために必要な膜種及び膜厚を有するパターニングされたマスク膜を形成
する。個々のトランジスタにそれぞれ接続されるソースコンタクト４５の開口のためのマ
スクパターンは、ドレインコンタクト４７の開口のためのマスクパターンと同様に、分離
して配列された開口である。ソースコンタクト４５の開口のためのマスクパターンは、両
側のゲート電極膜２８の対向する側面の間隔と同程度の開口幅を有する楕円形または矩形
である。
【００３３】
図３に示すように、マスクパターン（図示略）の上方から、ＲＩＥ法により、ソースコ
ンタクト開口５５及びドレインコンタクト開口５７の形成を同時に開始する。
【００３４】
まず、ソースコンタクト開口５５のエッチング法を説明する。シリコン酸化膜の縦方向
（半導体基板１１表面に垂直方向）エッチングの条件により進め、ソースコンタクト４５
のためのソースコンタクト開口５５のエッチングの進行方向の底面が、ソース接続膜３３
の膜厚中央部とほぼ同じ高さにある時に、シリコン酸化膜の縦方向エッチングの条件を、
シリコン窒化膜の横方向（半導体基板１１表面に沿う方向）エッチングの条件に変更して
、ソースコンタクト開口５５に露出したバリア絶縁膜３９をエッチング除去する。
【００３５】
次に、シリコン酸化膜の横方向エッチングの条件に変更して、ソースコンタクト開口５
５に露出したサイドウォール絶縁膜３７をエッチング除去する。このとき、上部層間絶縁
膜４３及び下部層間絶縁膜４１も横方向にエッチングされるので、横方向エッチング分を
予め織り込んでマスクパターンが決められている。
【００３６】
次に、ソースコンタクト開口５５に露出した上部絶縁膜３５を、シリコン窒化膜のエッ
チングの条件で、側面を垂直な方向に後退させるようにエッチングを行う。そして、ソー
スコンタクト開口５５に露出したソース接続膜３３を、シリコンのエッチングの条件で、
側面を垂直な方向に後退させるようにエッチングを行う。
【００３７】
図２（ａ）に示すように、上部絶縁膜３５及びソース接続膜３３が後退して凹部４８が
形成され、ソース接続膜３３の凹部４８に接続した半導体基板１１側に、半導体基板１１
の表面に沿う方向に面を有する肩部４９が形成される。肩部４９は、ソース接続膜３３、
サイドウォール絶縁膜３７、及びバリア絶縁膜３９のエッチングされた面からなる。
【００３８】
次に、ドレインコンタクト開口５７のエッチングを補足説明する。ドレインコンタクト
４７のためのドレインコンタクト開口５７は、上部層間絶縁膜４３及び下部層間絶縁膜４
１をエッチングして形成される。上述のように、ソースコンタクト開口５５に必要なエッ
チング条件が、優先的に施されるので、この間、ドレインコンタクト開口５７が、バリア
絶縁膜３９に達することがないように、マスクパターンが予め決められている。
【００３９】
ソースコンタクト開口５５及びドレインコンタクト開口５７の底面は、下部層間絶縁膜
４１の中でほぼ同様な高さ位置に維持される。その後、比較例とほぼ同様な工程により、
下部層間絶縁膜４１、バリア絶縁膜３９、サイドウォール絶縁膜３７、及びトンネル絶縁
膜２１をエッチングして、ソース領域１８及びドレイン領域１９に、それぞれ、ほぼ同時
に達する。つまり、一方の開口だけ、過剰にＲＩＥの雰囲気に曝されることはない。
【００４０】
ソースコンタクト開口５５及びドレインコンタクト開口５７を形成後、同時に、バリア
メタル４４ａのチタンが、例えば、スパッタリング法により、次に、コンタクトメタル４
４ｂのタングステンが、例えば、ＣＶＤ法により堆積される。その後は、比較例とほぼ同
様な工程で進めて、半導体装置１が完成する。
【００４１】
上述したように、半導体装置１は、ゲート電極膜２８の上に下部絶縁膜３１、ソース接
続膜３３、及び上部絶縁膜３５が形成され、サイドウォール絶縁膜３７及びバリア絶縁膜
３９がゲート電極膜２８及びソース接続膜３３を被い、ソースコンタクト４５が、ソース
領域１８に接続され、半導体基板１１の表面に平行な断面がほぼ楕円形または楕円形の一
部を有する柱状体をなし、且つゲート電極膜２８の上に上下を絶縁されて積層構成された
ソース接続膜３３と電気的に接続され、ドレインコンタクト４７が、ドレイン領域１９に
接続され、半導体基板１１の表面に平行な断面がほぼ楕円形の柱状体をなしている。
【００４２】
そして、ソース接続膜３３がゲート電極膜２８の上に配設されることにより、ソース接
続膜３３とソースコンタクト４５との接続は、ソースコンタクト４５及びドレインコンタ
クト４７が一括形成されるときに成し遂げられる。つまり、ソースコンタクト４５同士は
、比較的簡単な構成をなして、比較的簡単な製造方法で接続が可能となる。ソース接続膜
３３は、比較例の半導体装置におけるソースコンタクトプラグを兼ねた壁状のローカルソ
ース線と同様に、ソースコンタクト４５を電気的に接続する機能を有することになる。
【００４３】
ソースコンタクト４５及びドレインコンタクト４７は、上部層間絶縁膜４３の上面の大
きさが異なるものの、一括で加工されて、下部絶縁膜３１より半導体基板１１の側では、
ほぼ同じような断面積及び形状を有して形成されている。
【００４４】
その結果、ソースコンタクト４５及びドレインコンタクト４７の構成材料のバリアメタ
ル４４ａ及びコンタクトメタル４４ｂは、同様な膜厚を有して形成が可能となる。また、
開口時、一方だけが過剰にＲＩＥの雰囲気に曝されるという工程もないので、ソースコン
タクト４５及びドレインコンタクト４７が、それぞれソース領域１８及びドレイン領域１
９と反応してシリサイド化されても、同じような抵抗率を有することになり、半導体装置
１は、ソースコンタクト４５及びドレインコンタクト４７の接触抵抗を均一で、より低い
値とすることが可能となる。
【００４５】
また、比較例の半導体装置の形状を踏襲して微細化を図ろうとすると、ソースコンタク
トとなるローカルソース線及びドレインコンタクトを確実に加工するために、それぞれを
別々に加工する必要がある。すなわち、マスクとなる膜の堆積、パターニング、パターニ
ングされた膜をマスクとしたＲＩＥ加工を、独立に２回行うことになる。この２回の加工
工程に比較すると、本実施例の半導体装置１は、ソース接続膜３３及び上部絶縁膜３５を
追加して堆積する工程が増え、ソースコンタクト４５を加工するときに、加工条件の変更
追加を必要とするものの、工程数の削減、つまり工程時間の削減が可能となる。
【００４６】
また、ソースコンタクト４５は、ソースコンタクト４５とバリア絶縁膜３９との間に下
部層間絶縁膜４１を配することなく、バリア絶縁膜３９に対して、自己整合的に位置決め
されるので、ソース領域１８を間に持つ両側のゲート電極膜２８の間隔が、より小さく形
成され、面積効率の向上を図ることが可能である。
【００４７】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲
内で、種々、変形して実施することができる。
【００４８】
例えば、実施例では、ソースコンタクトがゲート電極膜上に配置されたソース接続膜と
接続された構成を説明したが、ドレインコンタクトがゲート電極膜上に配置されたソース
接続膜の位置に配設されたドレイン接続膜と接続された構成とすることは可能である。そ
の場合、実施例で説明したドレインコンタクトがソースコンタクトに置き換えられる。
【００４９】
また、実施例では、半導体装置の電荷蓄積膜が浮遊ゲート膜であるスタックゲート構造
のＮＯＲ型フラッシュメモリである例を示したが、電荷蓄積膜が絶縁膜からなるチャージ
トラップ構造を有する半導体装置に適用することは可能である。
【００５０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  表面に、離間して設けられた第１の拡散領域及び第２の拡散領域を有する半
導体基板と、少なくとも電荷蓄積膜を有し、第１の拡散領域及び第２の拡散領域の間の前
記半導体基板の表面上部に配設されたゲート電極膜と、前記ゲート電極膜の上に積層構成
され、上下を絶縁された接続膜と、前記ゲート電極膜及び前記接続膜を被う被覆絶縁膜と
、前記被覆絶縁膜を埋め込むように前記半導体基板の表面に配設された層間絶縁膜と、前
記第１の拡散領域に接続され、前記半導体基板の表面に垂直方向に前記層間絶縁膜を貫通
し、前記半導体基板の表面に平行な断面が円、楕円、または矩形の柱状体をなし、且つ、
前記柱状体の側面で前記接続膜と電気的に接続された第１のコンタクトプラグと、前記第
２の拡散領域に接続され、前記半導体基板の表面に垂直方向に前記層間絶縁膜を貫通し、
前記半導体基板の表面に平行な断面が円、楕円、または矩形の柱状体をなす第２のコンタ
クトプラグとを備えている半導体装置。
【００５１】
（付記２）  前記第１のコンタクトプラグは、前記第１の拡散領域の上部で対向して配設
された２つの前記接続膜と電気的に接続されている付記１に記載の半導体装置。
【００５２】
（付記３）  前記第１のコンタクトプラグの数は、前記第１の拡散領域の数に対応してい
る付記１に記載の半導体装置。
【００５３】
（付記４）  前記第１のコンタクトプラグは、前記接続膜と接触している部分の幅が、前
記被覆絶縁膜に接触している部分の幅より大きい付記１に記載の半導体装置。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例に係る半導体装置のメモリセル領域の構成を模式的に示す平面図。
【図２】本発明の実施例に係る半導体装置のメモリセル領域の構成を模式的に示す図で、図２（ａ）は図１のＡ−Ａ線に沿った断面図、図２（ｂ）は図１のＢ−Ｂ線に沿った断面図。
【図３】本発明の実施例に係る半導体装置のコンタクトホールを開口する工程を模式的に示す断面図。
【符号の説明】
【００５５】
１  半導体装置
１１  半導体基板
１３  素子領域
１５  素子分離領域
１７  メモリセル
１８  ソース領域
１９  ドレイン領域
２１  トンネル絶縁膜
２２  浮遊ゲート膜
２３  ゲート間絶縁膜
２４  下部制御ゲート膜
２５  上部制御ゲート膜
２８  ゲート電極膜
３１  下部絶縁膜
３３  ソース接続膜
３５  上部絶縁膜
３７  サイドウォール絶縁膜
３９  バリア絶縁膜
４１  下部層間絶縁膜
４３  上部層間絶縁膜
４４ａ  バリアメタル
４４ｂ  コンタクトメタル
４５  ソースコンタクト
４７  ドレインコンタクト
４８  凹部
４９  肩部
５５  ソースコンタクト開口
５７  ドレインコンタクト開口
【図１】
2010123784.tif 000003
【図２】
2010123784.tif 000004
【図３】
2010123784.tif 000005