(57)【要約】【課題】セルフリフレッシュ・モードのためのメモリ・デバイス制御を提供する。【解決手段】メモリ回路において、メモリ・コントローラがパワーダウンおよびパワーオフされている間、ＤＤＲ３  ＲＤＩＭＭなどのメモリ・デバイスがセルフリフレッシュ・モードで安全に動作することを保証するために、メモリ・デバイスのクロック・イネーブル（ＣＫＥ）入力が、（ｉ）メモリ・コントローラによって印加されたＣＫＥ信号と、（ｉｉ）パワー・モジュールによって供給された終端電圧の両方に接続される。メモリ・コントローラをパワーダウンするために、メモリ・コントローラはＣＫＥ信号をローに駆動し、パワー・モジュールは終端電圧をローに駆動し、パワー・モジュールはメモリ・コントローラをパワーダウンする。通常の動作を再開するために、パワー・モジュールはメモリ・コントローラをパワーアップし、メモリ・コントローラはＣＫＥ信号をローに駆動し、パワー・モジュールは、終端電圧をパワーアップする。【選択図】図１
2010262645.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・デバイスと、メモリ・コントローラと、パワー・モジュールとを有するメモリ回路を動作させる方法であって、
（ａ）前記メモリ・コントローラは、前記メモリ・デバイスのＣＫＥ入力にクロック・イネーブル（ＣＫＥ）信号を印加することにより前記メモリ・デバイスの通常の動作を制御し、前記ＣＫＥ入力は、前記パワー・モジュールによってＣＫＥ終端電圧に電力を供給されるＣＫＥ終端ノードにさらに接続され、
（ｂ）次いで、
（ｂ１）前記メモリ・コントローラがＣＫＥ信号をローに駆動し、
（ｂ２）次いで、前記パワー・モジュールが前記ＣＫＥ終端電圧をパワーダウンし、
（ｂ３）次いで、前記パワー・モジュールが前記メモリ・コントローラをパワーダウンする、
ことにより、前記メモリ・コントローラをパワーダウンする、方法。
【請求項２】
（ｃ）次いで、
（ｃ１）前記パワー・モジュールが前記メモリ・コントローラをパワーアップし、
（ｃ２）次いで、前記メモリ・コントローラが前記ＣＫＥ信号をローに駆動し、
（ｃ３）次いで、前記パワー・モジュールが前記ＣＫＥ終端電圧をパワーアップする、
ことにより、前記メモリ・コントローラをパワーアップすることをさらに備える、請求項１に記載の発明。
【請求項３】
前記メモリ・デバイスは、レジスタード・デュアル・インライン・メモリ・モジュール（ＲＤＩＭＭ）である、請求項１に記載の発明。
【請求項４】
前記ＲＤＩＭＭメモリ・デバイスは、ダブルデータレート３（ＤＤＲ３）ＲＤＩＭＭメモリ・デバイスである、請求項３に記載の発明。
【請求項５】
前記パワー・モジュールは、前記メモリ・デバイスに１つまたは複数の他の電圧を印加し、前記ステップ（ｂ２）において、前記パワー・モジュールは、前記１つまたは複数の他の電圧をパワーオンに維持しつつＣＫＥ終端電圧をパワーダウンする、請求項１に記載の発明。
【請求項６】
前記ＣＫＥ終端ノードは抵抗を介してＣＫＥ入力に接続される、請求項１に記載の発明。
【請求項７】
クロック・イネーブル（ＣＫＥ）入力を有するメモリ・デバイスと、
前記ＣＫＥ入力にＣＫＥ信号を印加するために接続されたメモリ・コントローラと、
前記ＣＫＥ入力に接続されたＣＫＥ終端ノードにＣＫＥ終端電圧を印加するために接続されたパワー・モジュールとを備え、
通常の動作中に、前記メモリ・コントローラは前記ＣＫＥ入力に前記ＣＫＥ信号を印加し、前記パワー・モジュールは前記ＣＫＥ終端ノードに前記ＣＫＥ終端電圧を印加し、
パワーダウン動作中に、前記メモリ・コントローラはＣＫＥ信号をローに駆動し、それに続いて、前記パワー・モジュールは前記ＣＫＥ終端電圧をパワーダウンし、それに続いて、前記パワー・モジュールは前記メモリ・コントローラをパワーダウンする、回路。
【請求項８】
パワーアップ動作中に、前記パワー・モジュールは前記メモリ・コントローラをパワーアップし、それに続いて、前記メモリ・コントローラはＣＫＥ信号をローに駆動し、それに続いて、前記パワー・モジュールは前記ＣＫＥ終端電圧をパワーアップする、請求項７に記載の発明。
【請求項９】
クロック・イネーブル（ＣＫＥ）入力と、前記ＣＫＥ入力にＣＫＥ信号を印加するよう接続されたメモリ・コントローラとを有するメモリ・デバイスを備える回路のためのパワー・モジュールであって、
前記パワー・モジュールは、前記ＣＫＥ入力に接続されたＣＫＥ終端ノードにＣＫＥ終端電圧を印加するために接続されるように適応され、
通常の動作中に、前記メモリ・コントローラは前記ＣＫＥ入力に前記ＣＫＥ信号を印加し、前記パワー・モジュールは前記ＣＫＥ終端ノードに前記ＣＫＥ終端電圧を印加し、
パワーダウン動作中に、前記メモリ・コントローラは前記ＣＫＥ信号をローに駆動し、それに続いて、前記パワー・モジュールは前記ＣＫＥ終端電圧をパワーダウンし、それに続いて、前記パワー・モジュールは前記メモリ・コントローラをパワーダウンする、パワー・モジュール。
【請求項１０】
パワーアップ動作中に、前記パワー・モジュールは前記メモリ・コントローラをパワーアップし、それに続いて、前記メモリ・コントローラは前記ＣＫＥ信号をローに駆動し、それに続いて、前記パワー・モジュールは前記ＣＫＥ終端電圧をパワーアップする、請求項９に記載の発明。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器に関し、具体的には、セルフリフレッシュ・モードを有するメモリ・デバイスに関する。
【背景技術】
【０００２】
典型的なコンピュータ・ハードウェア・アーキテクチャでは、集積回路（ＩＣ）メモリ・デバイス・チップは、メモリ・デバイスの通常の動作中にメモリ・デバイスへのデータの書込み、およびそれからのデータの読出しを制御する別個のＩＣメモリ・コントローラ・チップによって制御される。いくつかのメモリ・デバイスは、メモリ・コントローラがパワーオフされている場合でも、メモリ・デバイスがその記憶されているデータを維持するセルフリフレッシュ・モードで動作することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＤＤＲ１およびＤＤＲ２レジスタード・デュアル・インライン・メモリ・モジュール（ＲＤＩＭＭ）などのいくつかのメモリ・デバイスでは、ＤＤＲは「ダブルデータレート」を表し、メモリ・デバイスのＲＥＳＥＴ信号は、メモリ・デバイスのクロック・イネーブル（ＣＫＥ）ラインをローにしておくことによりメモリ・デバイスをセルフリフレッシュ・モードに保持するために使用されることが可能であり、同時にメモリ・コントローラがパワーダウンされることを可能にする。ＤＤＲ３  ＲＤＩＭＭメモリ・デバイスなど、他のメモリ・デバイスでは、ＲＥＳＥＴ信号をアサートすることは、メモリ・デバイスをセルフリフレッシュ・モードから取り出す。したがって、メモリ・コントローラがパワーオフされると、ＲＥＳＥＴ信号は、メモリ・デバイスをセルフリフレッシュ・モードに保持するために使用されることが不可能になり、それによって、メモリ・デバイスに記憶されているデータの保全性を危うくする。
【課題を解決するための手段】
【０００４】
一実施形態では、本発明は、メモリ・デバイスと、メモリ・コントローラと、パワー・モジュールとを有するメモリ回路を動作させる方法である。メモリ・コントローラは、メモリ・デバイスのＣＫＥ入力にクロック・イネーブル（ＣＫＥ）信号を印加することによりメモリ・デバイスの通常の動作を制御し、ＣＫＥ入力は、パワー・モジュールによってＣＫＥ終端電圧に電力を供給されるＣＫＥ終端ノードにさらに接続される。次いで、メモリ・コントローラは、（１）メモリ・コントローラがＣＫＥ信号をローに駆動し、（２）次いで、パワー・モジュールがＣＫＥ終端電圧をパワーダウンし、（３）次いで、パワー・モジュールがメモリ・コントローラをパワーダウンすることにより、パワーダウンされる。
【０００５】
他の実施形態では、本発明は、（１）ＣＫＥ入力を有するメモリ・デバイスと、（２）ＣＫＥ入力にＣＫＥ信号を印加するために接続されたメモリ・コントローラと、（３）ＣＫＥ入力に接続されたＣＫＥ終端ノードにＣＫＥ終端電圧を印加するために接続されたパワー・モジュールとを備える回路である。通常の動作中に、メモリ・コントローラは、ＣＫＥ入力にＣＫＥ信号を印加し、パワー・モジュールは、ＣＫＥ終端ノードにＣＫＥ終端電圧を印加する。パワーダウン動作中に、メモリ・コントローラは、ＣＫＥ信号をローに駆動し、それに続いて、パワー・モジュールは、ＣＫＥ終端電圧をパワーダウンし、それに続いて、パワー・モジュールは、メモリ・コントローラをパワーダウンする。
【０００６】
他の実施形態では、本発明は、ＣＫＥ入力と、ＣＫＥ入力にＣＫＥ信号を印加するために接続されたメモリ・コントローラとを有するメモリ・デバイスを備える回路のためのパワー・モジュールである。パワー・モジュールは、ＣＫＥ入力に接続されたＣＫＥ終端ノードにＣＫＥ終端電圧を印加するために接続されるように適応される。通常の動作中に、メモリ・コントローラは、ＣＫＥ入力にＣＫＥ信号を印加し、パワー・モジュールは、ＣＫＥ終端ノードにＣＫＥ終端電圧を印加する。パワーダウン動作中に、メモリ・コントローラはＣＫＥ信号をローに駆動し、それに続いて、パワー・モジュールは、ＣＫＥ終端電圧をパワーダウンし、それに続いて、パワー・モジュールは、メモリ・コントローラをパワーダウンする。
【０００７】
本発明の他の態様、特徴、および利点は、以下の詳細な説明、添付の特許請求の範囲、および同様の参照数字は同様のまたは同一の要素を識別する添付の図面から、より十分に明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態によるメモリ回路の簡略ブロック図である。
【図２】本発明の一実施形態による、図１のメモリ回路をパワーダウンするための手順の流れ図である。
【図３】本発明の一実施形態による、図２のパワーダウン手順に続いて図１のメモリ回路をパワーアップするための手順の流れ図である。
【発明を実施するための形態】
【０００９】
本明細書では、用語「パワーオフされている（ｐｏｗｅｒｅｄ  ｏｆｆ）」は、集積回路（ＩＣ）チップに電力が印加されていないチップの状態を表す。用語「パワーオンされている（ｐｏｗｅｒｅｄ  ｏｎ）」は、チップに電力が印加されている状態を表す。用語「パワーアップすること（ｐｏｗｅｒｉｎｇ  ｕｐ）」は、パワーオフされている状態からパワーオンされている状態への移行を表し、一方、用語「パワーダウンすること（ｐｏｗｅｒｉｎｇ  ｄｏｗｎ）」は、パワーオンされている状態からパワーオフされている状態への移行を表す。
【００１０】
図１は、本発明の一実施形態による、メモリ回路１００の簡略ブロック図を示す。メモリ回路１００は、ＤＤＲ３  ＲＤＩＭＭメモリ・デバイス１０２と、メモリ・コントローラ１０４と、パワー・モジュール１０６と、リセット・コントローラ１０８と、終端抵抗１１０とを含む。メモリ・コントローラ１０４は、メモリ・デバイス１０２へのデータの書込み、およびそれからのデータの読出しを制御する。メモリ・モジュール１０６は、メモリ・デバイス１０２およびメモリ・コントローラ１０４に、それぞれ電力線１１２および電力線１１４を介して電力を供給する。さらに、パワー・モジュール１０６は、終端抵抗１１０に終端電圧Ｖｔｔｃｋｅを供給し、パワー・モジュール１０６は、その他のＤＲＡＭ電力線１１２をパワーオンされたままにしておきながら、終端電圧Ｖｔｔｃｋｅをパワーダウンすることができる。図１では、Ｖｔｔｃｋｅは、終端ノードと、その終端ノードにパワー・モジュール１０６によって印加された終端電圧の両方を表す。リセット・コントローラ１０８は、メモリ・デバイス１０２をリセットするために（アクティブロー）リセット信号１１６を印加する。
【００１１】
図１に示されていない多くの様々な信号以外に、メモリ・コントローラ１０４は、メモリ・デバイス１０２のＣＫＥ入力１１８にクロック・イネーブル信号ＣＫＥを印加する。メモリ・コントローラ１０４が、データをメモリ・デバイス１０２に書き込んだり、それから読み出したりすることができるように、ＣＫＥ信号はハイでなければならない。図１に示されているように、メモリ・コントローラ１０４からＣＫＥ信号に接続される以外に、メモリ・デバイス１０２のＣＫＥ入力１１８はまた、終端抵抗１１０を介してパワー・モジュール１０６から終端電圧Ｖｔｔｃｋｅに接続される
【００１２】
一実装形態では、終端抵抗１１０を含めて、図１に示されている各要素は、回路基板上にマウントされ、適切な基板トレースを介して相互接続された個別の電子モジュールである。メモリ・コントローラ１０４は、メモリ・デバイス１０２の制御以外に、図１に示されていない他のシステム要素に関する他の機能を提供する、より大きな集積回路モジュールの一部分でよい。同様に、パワー・モジュール１０６は、他のメモリ・デバイスを含めて、図１に示されていない他のシステム要素に電力を供給することができる。
【００１３】
図２は、本発明の一実施形態による、図１のメモリ回路１００をパワーダウンするための手順の流れ図を示す。ステップ２０２において、メモリ・コントローラ１０４は、ＣＫＥ信号をローに駆動し、それによって、メモリ・デバイス１０２をセルフリフレッシュ・モードに入れる。ステップ２０４において、パワー・モジュール１０６は、接地するために終端電圧Ｖｔｔｃｋｅをパワーダウンする。ステップ２０６において、パワー・モジュール１０６は、メモリ・コントローラ１０４をパワーダウンする。終端電圧Ｖｔｔｃｋｅをローにしておくことにより、メモリ回路１００は、メモリ・コントローラ１０４がパワーダウンされている間、およびメモリ・コントローラ１０４がパワーオフされている限り、メモリ・デバイス１０２がセルフリフレッシュ・モードにとどまることを保証する。図２の全手順中に、パワー・モジュール１０２は、ＤＲＡＭ電力線１１２をそれらの通常の動作レベルに維持し、リセット・コントローラ１０８は、（アクティブロー）リセット信号１１６をハイレベルに維持することに留意されたい。これは、メモリ・コントローラ１０４が完全にパワーオフされることを可能にする。
【００１４】
図３は、本発明の一実施形態による、図２のパワーダウン手順に続いて図１のメモリ回路１００をパワーアップするための手順の流れ図を示す。ステップ３０２において、パワー・モジュール１０６は、メモリ・コントローラ１０４をパワーアップする。ステップ３０４において、メモリ・コントローラ１０４は、パワーオン・リセットのための初期デフォルト設定であるローにＣＫＥ信号を駆動する。ステップ３０６において、パワー・モジュール１０６は、終端電圧Ｖｔｔｃｋｅをパワーアップする。終端電圧Ｖｔｔｃｋｅをローにしておくことにより、メモリ回路１００は、メモリ・コントローラ１０４がパワーアップされてメモリ・デバイス１０２の動作に対する制御を再開することができるまで、メモリ・デバイス１０２がセルフリフレッシュ・モードにとどまることを保証する。ここでも、図３の全手順中に、パワー・モジュール１０６は、ＤＲＡＭ電力線１１２をそれらの通常の動作レベルに維持し、リセット・コントローラ１０８は、リセット信号１１６をハイレベルに維持する。
【００１５】
本発明は、終端抵抗１１０を有する図１のメモリ回路１００のコンテキストで説明されてきたが、メモリ・デバイスのＣＫＥ入力を適切な終端電圧に接続するためにインピーダンス・デバイスの他の適切なタイプおよび組合せが使用されてよいことが理解されるであろう。
【００１６】
本発明は、単一のＤＤＲ３  ＲＤＩＭＭメモリ・デバイスを有する図１のメモリ回路１００のコンテキストで説明されてきたが、一般に、本発明は、１つまたは複数のメモリ・デバイスを有するいかなる適切なタイプのメモリ・トポロジのためにも実装されてよく、それらのメモリ・デバイスは、ＤＤＲ１、ＤＤＲ２、またはＤＤＲ３  ＲＤＩＭＭ、あるいは他の適切なオンボード・デバイスなどのＲＤＩＭＭでよいことが理解されるであろう。
【００１７】
本発明は、（ＡＳＩＣまたはＦＰＧＡなどの）単一の集積回路、マルチチップ・モジュール、シングルカード、またはマルチカード回路パックとしての可能な実装形態を含めて、（アナログ、デジタル、またはアナログとデジタル両方のハイブリッド）回路ベースのプロセスとして実装されてよい。当業者には明らかであろうように、回路要素の様々な機能はまた、ソフトウェア・プログラムにおける処理ブロックとして実装されてもよい。そのようなソフトウェアは、例えば、デジタル信号プロセッサ、マイクロコントローラ、または汎用コンピュータにおいて利用されてよい。
【００１８】
さらに、この説明では、用語「結合する（ｃｏｕｐｌｅ）」、「結合すること（ｃｏｕｐｌｉｎｇ）」、「結合される（ｃｏｕｐｌｅｄ）」、「接続する（ｃｏｎｎｅｃｔ）」、「接続すること（ｃｏｎｎｅｃｔｉｎｇ）」、または「接続される（ｃｏｎｎｅｃｔｅｄ）」は、エネルギーが２つ以上の要素間で転送されることが可能にされ、必ずしも必要ではないが、１つまたは複数の追加の要素の介在が企図される、当技術分野で知られているまたは将来開発される、いかなる方式をも表す。逆に、用語「直接結合される（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ）」、「直接接続される（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ）」などは、そのような追加の要素がないことを暗示する。
【００１９】
本発明の本質を説明するために記述され例示されてきた部品の細部、材料、および構成の様々な変更が、添付の特許請求の範囲によって示された本発明の範囲から逸脱することなく当業者よって行われてよいことがさらに理解されるであろう。
【００２０】
本特許請求の範囲に記載の請求項における図の番号および／または図の参照ラベルの使用は、該請求項の解釈を容易にするために本特許請求の主題の１つまたは複数の実施形態を識別することを意図するものである。そのような使用は、必ずしも該請求項を対応する図に示されている実施形態に限定すると解釈されるべきではない。
【００２１】
本明細書で説明される例示的方法のステップは、必ずしも記述された順序で実行されることを必要とされるわけではなく、そのような方法のステップの順序は単なる例示にすぎないと理解されるべきであることを理解されたい。同様に、そのような方法には追加のステップが含まれてよく、本発明の様々な実施形態と矛盾しない方法では、いくつかのステップが省略されても結合されてもよい。
【００２２】
添付の方法クレームにおける要素は、もしあれば、対応するラベリングと共に特定のシーケンスで詳述されるが、該クレームの詳述がそれらの要素のいくつかまたはすべてを実装するために別途特定のシーケンスを暗示しない限り、それらの要素は、必ずしもその特定のシーケンスで実装されることに限定されることを意図するものではない。
【００２３】
本明細書における「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」または「実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」への言及は、該実施形態に関連して述べられた特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれてよいことを意味する。本明細書の様々な場所における語句「一実施形態では（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」の表示は、必ずしもすべて同じ実施形態を表しているわけではなく、必ずしも他の実施形態を相互に排除する別個のまたは代替の実施形態でもない。用語「実装形態（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）」にも同じことがあてはまる。
【図１】
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【図２】
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【図３】
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