(57)【要約】【課題】  複数の巡回型ＡＤＣからＡ／Ｄ変換結果として冗長２進符号を受け取ってシリアル転送する回路において、カラム当たりの素子数を少なくする。【解決手段】  水平走査回路２００は、複数カラムの巡回型ＡＤＣに各々対応付けられた複数カラムの記憶ユニット２１０を有し、これらに取り込んだ２進符号を後段の信号処理系にシリアル転送する。カラム毎に設けられた符号変換回路１００は、巡回型ＡＤＣから各々出力される冗長２進符号を上位桁から順に取り込み、冗長２進符号を２桁ずつまとめて冗長度の低い符号体系の３ビットの２進符号に各々変換し、記憶ユニット２１０に記憶させる。【選択図】図１
2010004502.tif 000002
【特許請求の範囲】
【請求項１】
複数カラムのアナログ信号発生源からアナログ信号を各々受け取り、受け取ったアナログ信号のＡ／Ｄ変換処理を巡回的に繰り返すことにより、Ａ／Ｄ変換処理結果として、一桁当たり２ビットからなる冗長２進符号を上位桁から順にｍ桁（ｍ≧２）出力する複数カラムの巡回型Ａ／Ｄ変換器と、
前記複数カラムの巡回型Ａ／Ｄ変換器に各々対応付けられた複数カラムの記憶ユニットを有し、各カラムの記憶ユニットに取り込んだ２進符号を後段の信号処理系にシリアル転送する水平走査回路と、
前記複数カラムの巡回型Ａ／Ｄ変換器から各々出力される冗長２進符号を上位桁から順に取り込み、取り込んだ桁の構成ビットを前記冗長２進符号の符号体系より冗長度の低い符号体系の２進符号に各々変換し、冗長度の低い符号体系の２進符号を前記水平走査回路における各カラムの記憶ユニットに記憶させる符号変換手段と
を具備することを特徴とするＡ／Ｄ変換アレイ。
【請求項２】
前記符号変換手段は、前記複数カラムの巡回型Ａ／Ｄ変換器の各々に対応して設けられた回路であって、ｋ（ｋ＜ｍ）桁の冗長２進符号を前記冗長２進符号の符号体系より冗長度の低い符号体系の２進符号に変換する複数の符号変換回路を有し、カラム毎に、前記巡回型Ａ／Ｄ変換器から各々出力されるｍ桁の冗長２進符号を前記符号変換回路によりｋ桁ずつに分けて前記冗長２進符号の符号体系より冗長度の低い符号体系の２進符号に順次変換し、前記記憶ユニットに記憶させることを特徴とする請求項１に記載のＡ／Ｄ変換アレイ。
【請求項３】
前記符号変換手段は、カラム毎に、前記巡回型Ａ／Ｄ変換器から冗長２進符号の各桁の構成ビットを順次取り込み、１つの桁の構成ビットを取り込む毎に、その時点までに得られた冗長度の低い２進符号の構成ビットを前記記憶ユニットに記憶させる処理と、取り込んだ桁の構成ビットの加算を行い、その結果および前記記憶ユニットに記憶された冗長度の低い２進符号の構成ビットに基づき、冗長度の低い２進符号の構成ビットを更新する処理とを実行することを特徴とする請求項１に記載のＡ／Ｄ変換アレイ。
【請求項４】
受光量に応じたアナログ信号を出力する複数の画素を有し、複数の画素から得られるアナログ信号を行単位で並列にデジタル信号に変換するカラム並列ＡＤＣ方式の固体撮像装置において、
一行分の画素のアナログ信号をデジタル信号に変換して信号処理系に供給する手段として、請求項１〜３のいずれか１の請求項に記載のＡ／Ｄ変換アレイを具備することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、カラム並列ＡＤＣ方式の固体撮像装置等に好適なＡ／Ｄ変換アレイに関する。
【背景技術】
【０００２】
周知のように、カラム並列ＡＤＣ方式の固体撮像装置は、複数の画素からなる画素行列のカラム毎にＡＤＣ（Analog
to Digital Converter；Ａ／Ｄ変換器）を備え、行単位で各カラムの画素から得られるアナログ信号のＡ／Ｄ変換を並列に行う構成の固体撮像装置である。この固体撮像装置の中には、カラム毎のＡＤＣとして、冗長２進符号を出力する巡回型ＡＤＣを備えたものがある。図９はこの種の固体撮像装置の一例であるＣＭＯＳ固体撮像装置の構成を示す図である。
【０００３】
図９において、画素行列１は、各々受光量に応じたアナログ信号を出力する複数の画素Ｐを水平方向および垂直方向に配列してなる撮像手段である。垂直走査回路２は、タイミング制御部３による制御の下、画素行列１の各行を順次選択し、選択した行を構成する各画素Ｐに対し、画素Ｐ内のＦＤ（Floating Diffusion）の電圧を初期化するリセット信号、画素Ｐ内のＰＤ（Photo
Diode）が発生した受光量に応じた信号電荷をＦＤに転送させる転送信号を順次供給する回路である。画素行列１内には、画素行列１のカラム毎に画素信号線１０が形成されている。選択された行では、各画素Ｐ内のＦＤの電圧に対応したアナログ信号がこれらの画素信号線１０に各々読み出される。
【０００４】
ＣＤＳ回路部４は、画素行列１の各カラムに対応した複数のＣＤＳ（Correlated Double
Sampling）回路４０を水平方向に並べた回路である。各ＣＤＳ回路４０は、タイミング制御部３による制御の下、リセット信号発生時に画素Ｐから読み出されたアナログ信号をサンプリングするとともに、転送信号発生時に画素Ｐから読み出されたアナログ信号をサンプリングし、両アナログ信号の差分に相当するアナログ信号をアナログ画素信号として出力する回路である。
【０００５】
カラムＡＤＣ部５は、画素行列１の各カラムに対応した複数の巡回型ＡＤＣ５０を水平方向に並べた回路である。各巡回型ＡＤＣ５０は、タイミング制御部３による制御の下、アナログ信号発生源であるＣＤＳ回路４０からアナログ信号を受け取り、受け取ったアナログ信号のＡ／Ｄ変換処理を巡回的に繰り返すことにより、受け取ったアナログ信号の大きさを示す冗長２進符号を上位桁から順にｍ桁（ｍ≧２）出力する。
【０００６】
ここで、冗長性のない通常の２進符号（以下、便宜上、非冗長２進符号という）は、各桁が２のべき乗の重みを有しており、最上位桁が最も重く、桁が一桁下位に進むに従って、桁の重みは２−１倍となる。そして、各桁は、「０」または「１」の値をとる１ビットで表現される。冗長２進符号の場合も、各桁の重みは非冗長２進符号と同様である。しかし、冗長２進符号において、各桁は２ビット（ここではＤ１，Ｄ０とする）で表現され、この２ビット｛Ｄ１，Ｄ０｝は、当該桁が「−１」であることを示す｛０，０｝、当該桁が「０」であることを示す｛０，１｝または当該桁が「＋１」であることを示す｛１，１｝のいずれかの値となる。
【０００７】
そして、各巡回型ＡＤＣ５０は、次の処理ａおよびｂを巡回的に繰り返す。
処理ａ：Ａ／Ｄ変換対象であるアナログ信号を２種類の閾値−Ｖｒｅｆ／４および＋Ｖｒｅｆ／４と比較し、比較結果を示すビット｛Ｄ１，Ｄ０｝を出力する。具体的には、Ａ／Ｄ変換対象であるアナログ信号をＶｉｎとした場合、Ｖｉｎ＜−Ｖｒｅｆ／４であれば、｛Ｄ１，Ｄ０｝として「−１」を示す｛０，０｝を出力し、−Ｖｒｅｆ／４≦Ｖｉｎ≦Ｖｒｅｆ／４であれば、「０」を示す｛０，１｝を出力し、Ｖｒｅｆ／４＜Ｖｉｎであれば、「＋１」を示す｛１，１｝を出力する。ここで、Ｖｒｅｆは、数値「１」に対応した基準電圧である。
処理ｂ：Ａ／Ｄ変換対象であるアナログ信号Ｖｉｎを２倍にして、処理ａにおいて出力したビット｛Ｄ１，Ｄ０｝に対応するアナログ信号を減算することによりＡ／Ｄ変換対象であるアナログ信号を更新する。具体的には、次式によりアナログ信号Ｖｉｎを更新する。
Ｖｉｎ＝２Ｖｉｎ−Ｄ・Ｖｒｅｆ            ……（１）
ここで、Ｄは、ビット｛Ｄ１，Ｄ０｝が表わす数値であり、｛Ｄ１，Ｄ０｝＝｛０，０｝の場合はＤ＝「−１」、｛Ｄ１，Ｄ０｝＝｛０，１｝の場合はＤ＝「０」、｛Ｄ１，Ｄ０｝＝｛１，１｝の場合はＤ＝「＋１」となる。
各巡回型ＡＤＣ５０は、このような処理ａおよびｂをｍ回繰り返すことにより、一桁当たり２ビット｛Ｄ１，Ｄ０｝からなる冗長２進符号のデジタル信号を上位桁から順にｍ桁出力するものである。
【０００８】
水平走査回路６は、画素行列１のカラム数と同数の記憶ユニットを有しており、タイミング制御部３による制御の下、カラム毎に、巡回型ＡＤＣ５０が出力するｍ桁の冗長２進符号を各記憶ユニットに取り込む動作と、各記憶ユニットに取り込んだｍ桁の冗長２進符号を順次後段の記憶ユニットにシフトし、最終段から出力する動作を交互に繰り返す。冗長２進／２進変換回路７は、水平走査回路６の最終段から出力されるｍ桁の冗長２進符号を非冗長２進符号に変換し、画像信号処理系に供給する回路である。冗長２進符号から非冗長２進符号への変換アルゴリズムには、各種のものが考えられるが、この例では、図１０に例示する変換アルゴリズムに従って、冗長２進符号から非冗長２進符号への変換を行っている。図示の例では、１２桁の冗長２進符号｛０，１｝、｛１，１｝、｛１，１｝、｛０，１｝、｛１，１｝、｛１，１｝、｛０，１｝、｛０，０｝、｛１，１｝、｛１，１｝、｛０，１｝、｛１，１｝（先頭の２ビットが最上位桁、最後尾の２ビットが最下位桁である。）が変換対象として与えられている。この変換アルゴリズムでは、最下位桁から順に桁毎に冗長２進符号の２つのビットを加算し、加算結果Ｓを求め、桁上げＣが発生した場合には、上位桁での２ビットの加算にその桁上げＣを加える。そして、下位桁から上位桁へと桁上げＣを伝播させつつ最終的に得られた各桁の加算結果Ｓから非冗長２進符号“１０１１０１０１１１１００”を得ている。
【特許文献１】特開２００５−１３６５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように冗長２進符号を出力する巡回型ＡＤＣをカラムＡＤＣとして採用した場合、高精度でのＡ／Ｄ変換が可能になるという利点がある。しかしその一方、一桁（２ビット）分の冗長２進符号は、非冗長２進符号の１．５ビット分の情報量しか持たない。従って、ＣＤＳ回路４０が出力するアナログ画素信号を必要とされる精度でデジタル表現するために、多くの桁数の冗長２進符号を巡回型ＡＤＣ５０に出力させ、水平走査回路６の記憶ユニットに記憶させなければならない。このため、水平走査回路６の記憶ユニット１個当たりの所要素子数が増えて水平走査回路６が大型化し、固体撮像装置のチップ単価の増大および消費電力の増大を招くという問題があった。
【００１０】
この問題を解決するための手段として、例えば特許文献１にも開示されているように、カラムＡＤＣが出力する冗長２進符号を非冗長の２進符号に変換する冗長／非冗長変換回路をカラム毎に設け、この冗長／非冗長変換回路から出力される非冗長２進符号を水平走査回路に取り込んでシフトする構成も考えられる。しかしながら、特許文献１には、この冗長／非冗長変換回路の具体的構成が開示されていない。
【００１１】
この場合の冗長／非冗長変換回路として、上述した冗長２進／２進変換回路７と同様なアルゴリズムにより冗長２進符号から非冗長２進符号を得るものを採用することも考えられる。しかし、このアルゴリズムでは、下位桁において生じる桁上げを上位桁へ反映させつつ最下位桁から順に冗長２進符号の各桁の加算を行う必要がある。これに対し、上述したように巡回型ＡＤＣ５０は、最上位桁から順に各桁の冗長２進符号を出力する。従って、上述した冗長２進／２進変換回路７と同様なアルゴリズムにより冗長／非冗長変換を行うとすると、巡回型ＡＤＣから出力される最上位桁から最下位桁までの全桁の冗長２進符号を記憶するレジスタが必要になり、結局、冗長／非冗長変換回路自体が大型化し、上記問題の解決にならない。
【００１２】
この発明は、以上説明した事情に鑑みてなされたものであり、その目的は、複数の巡回型ＡＤＣからＡ／Ｄ変換結果として冗長２進符号を受け取ってシリアル転送する回路において、カラム当たりの素子数を少なくすることにある。
【課題を解決するための手段】
【００１３】
この発明は、複数カラムのアナログ信号発生源からアナログ信号を各々受け取り、受け取ったアナログ信号のＡ／Ｄ変換処理を巡回的に繰り返すことにより、Ａ／Ｄ変換処理結果として、一桁当たり２ビットからなる冗長２進符号を上位桁から順にｍ桁（ｍ≧２）出力する複数カラムの巡回型Ａ／Ｄ変換器と、前記複数カラムの巡回型Ａ／Ｄ変換器に各々対応付けられた複数カラムの記憶ユニットを有し、各カラムの記憶ユニットに取り込んだ２進符号を後段の信号処理系にシリアル転送する水平走査回路と、前記複数カラムの巡回型Ａ／Ｄ変換器から各々出力される冗長２進符号を上位桁から順に取り込み、取り込んだ桁の構成ビットを前記冗長２進符号の符号体系より冗長度の低い符号体系の２進符号に各々変換し、冗長度の低い符号体系の２進符号を前記水平走査回路における各カラムの記憶ユニットに記憶させる符号変換手段とを具備することを特徴とするＡ／Ｄ変換アレイを提供する。
【００１４】
かかる発明によれば、符号変換手段は、複数カラムの巡回型Ａ／Ｄ変換器から各々出力される冗長２進符号を上位桁から順に取り込み、取り込んだ桁の構成ビットを冗長度の低い符号体系の２進符号に各々変換し、冗長度の低い符号体系の２進符号を水平走査回路における各カラムの記憶ユニットに記憶させる。このように符号変換手段は、冗長２進符号を取り込んだ順に冗長度の低い符号体系の２進符号に変換するので、冗長２進符号の全ての桁を記憶するための手段は不要である。また、水平走査回路の記憶ユニットは、巡回型Ａ／Ｄ変換器から出力される冗長２進符号ではなく、それよりも冗長度の低い２進符号を記憶可能なものであればよいので、各記憶ユニットの所要素子数を少なくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照し、この発明の第１実施形態および第２実施形態について説明する。これらの実施形態は、いずれも前掲図９の水平走査回路６および冗長２進／２進変換回路７からなる部分に改良を加え、ＣＭＯＳ固体撮像装置全体の小規模化を図ったものである。
【００１６】
＜第１実施形態＞
図１および図２は、この発明の第１実施形態であるＡ／Ｄ変換アレイの構成を示すブロック図である。このＡ／Ｄ変換アレイは、前掲図９のカラムＡＤＣ部５と、水平走査回路６と、冗長２進／２進変換回路７とからなる部分に対応している。前掲図９の構成と同様、巡回型ＡＤＣ５０は、画素行列１のカラム毎に設けられている。そして、各カラムの巡回型ＡＤＣ５０には、図１に示すように符号変換回路１００が接続されている。また、水平走査回路２００は、画素行列１の各カラムに対応した複数の記憶ユニット２１０を有している。水平走査回路２００は、各カラムに対応した符号変換回路１００の出力信号を同じカラムに対応した記憶ユニット２１０に取り込んで記憶する機能と、各記憶ユニット２１０に取り込んだ信号を前段の記憶ユニット２１０から後段の記憶ユニット２１０へとシフトし、最終段の記憶ユニット２１０から出力するシリアル転送機能を備えている。そして、水平走査回路２００の最終段の記憶ユニット２１０の後段には、図２に示す２進合成回路３００が設けられている。
【００１７】
符号変換回路１００は、図３に示すように、２個のフリップフロップ１０１および１０２と、論理回路１０３とにより構成されている。フリップフロップ１０１および１０２のクロック端子には、クロックＣＫが与えられる。このクロックＣＫは、巡回型ＡＤＣ５０における冗長２進符号の各桁の出力タイミングに同期したクロックであり、前掲図９のタイミング制御部３により発生される。フリップフロップ１０１および１０２のデータ入力端子には、巡回型ＡＤＣ５０から出力される冗長２進符号の各桁の構成ビットＤ１，Ｄ０が与えられる。そして、論理回路１０３は、フリップフロップ１０１および１０２のデータ入力端子に対する各信号をｄ１１およびｄ１０、フリップフロップ１０１および１０２の各出力信号をｄ２１およびｄ２０とした場合に、これらの４ビットのデータｄ２１，ｄ２０，ｄ１１，ｄ１０を図４に示す真理値表に従って３ビットのデータＦ２、Ｆ１およびＦ０に変換する。
【００１８】
ここで、ビットｄ１１およびｄ１０の組と、ビットｄ２１およびｄ２０の組は、各々、｛０，０｝、｛０，１｝、｛１．１｝の３つの状態をとり得る。従って、２桁の冗長２進符号の組｛ｄ２１，ｄ２０，ｄ１１，ｄ１０｝は、図４に示す９つの状態を取り得る。しかし、これらの９つの状態のうち｛０，０，１，１｝と｛０，１，０，０｝は同じ大きさのアナログ信号を示すものであり、｛０，１，１，１｝と｛１，１，０，０｝も同じ大きさのアナログ信号を示すものである。このように巡回型ＡＤＣ５０から出力される２桁（４ビット）のデジタル信号は、９通りの状態を表現可能であるが、そのうちの２対の２桁（４ビット）の符号は重複しているので、実質的に表現可能なのは７通りのアナログ信号値である。そこで、論理回路１０３では、図４に示すように、２桁（４ビット）の冗長２進符号を｛０，０，０｝から｛１，１，０｝までの７通りの２進符号のいずれかに変換するのである。以上がカラム毎に設けられた符号変換回路１００の詳細である。
【００１９】
図１において、各カラムに対応した記憶ユニット２１０は、ｎ個のサブ記憶ユニット２２０により構成されている。ここで、各サブ記憶ユニット２２０は、３個のフリップフロップ２２１，２２２，２２３と、それらの前段の３個のセレクタ２２４，２２５，２２６とにより構成されている。初段の記憶ユニット２１０に属する各サブ記憶ユニット２２０では、セレクタ２２４，２２５，２２６の第１の入力端子には“０”が与えられ、第２段以降の記憶ユニット２１０に属する各サブ記憶ユニット２２０では、セレクタ２２４，２２５，２２６の第１の入力端子には前段の記憶ユニット２１０における各サブ記憶ユニット２２０のフリップフロップ２２１，２２２，２２３の各出力信号が与えられる。また、各カラムに対応したサブ記憶ユニット２２０において、セレクタ２２４，２２５，２２６の第２の入力端子には、当該カラムに対応した符号変換回路１００が出力するビットＦ０，Ｆ１，Ｆ２が各々与えられる。全ての記憶ユニット２１０における各サブ記憶ユニット２２０のセレクタ２２４，２２５，２２６には、選択信号Ｓ／Ｌが前掲図９のタイミング制御部３から与えられる。この選択信号Ｓ／Ｌが“０”である場合、セレクタ２２４，２２５，２２６は、符号変換回路１００が出力するビットＦ０，Ｆ１，Ｆ２を各々選択し、後段のフリップフロップ２２１，２２２，２２３に各々供給する。一方、選択信号Ｓ／Ｌが“１”である場合、各サブ記憶ユニット２２０内のセレクタ２２４，２２５，２２６は、データ“０”（初段の記憶ユニット２１０に属するセレクタの場合）または前段のサブ記憶ユニット２２０のフリップフロップ２２１，２２２，２２３の各出力信号を選択し、当該サブ記憶ユニット２２０内のフリップフロップ２２１，２２２，２２３に各々供給する。
【００２０】
各カラムに対応した巡回型ＡＤＣ５０がｍ桁の冗長２進符号を出力する場合、１つの記憶ユニット２１０は、ｎ＝ｍ／２個のサブ記憶ユニット２２０により構成される。そして、タイミング制御部３は、各カラムのＣＤＳ回路４０からアナログ画素信号が出力される期間、まず、選択信号Ｓ／Ｌを“０”とする。そして、タイミング制御部３は、図５に示すタイムチャートに従い、水平走査回路２００を制御する。さらに詳述すると、タイミング制御部３は、各巡回型ＡＤＣ５０から冗長２進符号の最初の２桁（４ビット）が出力され、それら４ビットのデータの変換結果である３ビットＦ２，Ｆ１，Ｆ０が各カラムの符号変換回路１００から出力されるとき、各カラムの記憶ユニット２１０における１番目の各サブ記憶ユニット２２０のフリップフロップ２２１，２２２，２２３にクロックＣＫ１を与え、ビットＦ２，Ｆ１，Ｆ０を各々記憶させる。また、タイミング制御部３は、次の２桁（４ビット）が出力され、それら４ビットのデータの変換結果である３ビットＦ２，Ｆ１，Ｆ０が各カラムの符号変換回路１００から出力されるとき、各カラムの記憶ユニット２１０における２番目の各サブ記憶ユニット２２０のフリップフロップ２２１，２２２，２２３にクロックＣＫ２を与え、ビットＦ２，Ｆ１，Ｆ０を各々記憶させる。以下、同様であり、タイミング制御部３は、カラム毎に、当該カラムに対応した巡回型ＡＤＣ５０が出力するｍ桁の冗長２進符号を２桁ずつに分け、サブ記憶ユニット２２０を切り換えながら、各２桁から変換された３ビットのデータＦ０，Ｆ１，Ｆ２をサブ記憶ユニット２２０のフリップフロップ２２１，２２２，２２３に記憶させる。
【００２１】
そして、各カラムにおいて冗長２進符号の最後の２桁から得られた３ビットのデータＦ２，Ｆ１，Ｆ０がサブ記憶ユニット２２０のフリップフロップ２２１，２２２，２２３に記憶されると、タイミング制御部３は、選択信号Ｓ／Ｌを“１”とする。そして、タイミング制御部３は、ｎ個のサブ記憶ユニット２２０に対して、クロックＣＫ１〜ＣＫｎを並行して出力し、各サブ記憶ユニット２２０から後段のサブ記憶ユニット２２０への記憶内容のシリアル転送を行わせる。
【００２２】
シリアル転送時、２進合成回路３００（図２参照）には、水平走査回路２００の最終段の記憶ユニット２１０のｎ個のサブ記憶ユニット２２０から３ビットずつデジタル信号が供給される。ここで、各サブ記憶ユニット２２０が出力する３ビットのデータは、“０００”〜“１１０”までの７通りの値をとり得るが、値“１１１”をとることがなく、この点において冗長性を有している。そこで、２進合成回路は、最終段の各サブ記憶ユニット２２０が各々出力する各３ビットのデータを、隣り合う桁（３ビット）の最下位ビットと最上位ビットとが重なり合うようにビットの位置決めをして加算し、非冗長２進符号への変換を行う。そして、このようにして非冗長２進符号とされた画素信号が画像信号処理系に供給される。
【００２３】
図６は、前掲図１０と同様な１２桁の冗長２進符号｛０，１｝、｛１，１｝、｛１，１｝、｛０，１｝、｛１，１｝、｛１，１｝、｛０，１｝、｛０，０｝、｛１，１｝、｛１，１｝、｛０，１｝、｛１，１｝（先頭の２ビットが最上位桁、最後尾の２ビットが最下位桁である。）が巡回型ＡＤＣ５０から出力された場合を例に、冗長２進符号が２桁ずつまとめて３ビットのデータＦ２，Ｆ１，Ｆ０へ変換される様子および１２桁の冗長２進符号から得られた６組の３ビットのデータから２進合成回路３００により非冗長２進符号が合成される様子を示している。この図に示すように、前掲図１０の場合と同様、元の冗長２進符号に対応した非冗長２進符号“１０１１０１０１１１１００”が得られる。
【００２４】
本実施形態の効果は次の通りである。まず、仮に各カラムの巡回型ＡＤＣ５０にｍ＝１２桁の冗長２進符号を出力させ、これをそのまま水平走査回路２００に転送させる構成とする場合、冗長２進符号は一桁当たり２ビットにより表現されるので、１カラム当たり２４ビットのデータを記憶する２４個のフリップフロップとそれらの前段の２４個のセレクタを水平走査回路２００に設ける必要がある。これに対し、本実施形態によれば、２桁（４ビット）の冗長２進符号を冗長度の低い３ビットの２進符号に変換して水平走査回路２００に転送させる構成なので、カラム毎に符号変換回路１００を設けなければならないが、１カラム当たり２４ビット×３／４＝１８ビットのデータを記憶する１８個のフリップフロップとそれらの前段の１８個のセレクタを水平走査回路２００に設ければ足りる。また、本実施形態では、巡回型ＡＤＣ５０から出力される冗長２進符号の各桁を出力順に冗長度の低い２進符号に変換してゆくので、冗長２進符号の全ての桁を記憶するためのレジスタも不要である。従って、水平走査回路２００の素子数を減らし、所要面積を減らすことができる。ちなみに従来の回路と本実施形態による回路のレイアウトを試行し、動作のシミュレーションを行ったところ、本実施形態では、符号変換回路１００および水平走査回路２００からなる部分の面積が従来の水平走査回路の８５％となり、シリアル転送動作時のノイズが約７５％、消費電流が約７５％になった。このように、本実施形態によれば、水平走査回路２００の１カラム当たりの所要素子数が少なくて済むので、固体撮像装置全体の小型化、低ノイズ化および低消費電力化を実現することができる。
【００２５】
＜第２実施形態＞
図７はこの発明の第２実施形態であるＡ／Ｄ変換アレイの構成を示すブロック図である。このＡ／Ｄ変換アレイは、画素行列１（図９参照）のカラム毎に設けられた巡回型ＡＤＣ５０と、同じくカラム毎に設けられた複数の記憶ユニット２１０Ａからなる水平走査回路２００Ａとにより構成されている。
【００２６】
本実施形態によるＡ／Ｄ変換アレイは、上記第１実施形態における２進合成回路３００に相当するものを有していない。本実施形態によるＡ／Ｄ変換アレイでは、水平走査回路２００Ａが各巡回型ＡＤＣ５０から出力される冗長２進符号を最上位桁から順に取り込んで非冗長２進符号へ変換して記憶する機能と、各記憶ユニット２１０Ａが記憶した非冗長２進符号を順次後段へとシフトし、画像信号処理系へ供給する機能を営む。
【００２７】
前者の機能について詳述すると、本実施形態における水平走査回路２００Ａは、カラム毎に、巡回型ＡＤＣ５０から冗長２進符号の各桁の構成ビットを順次取り込み、１つの桁の構成ビットを取り込む毎に、その時点までに得られた非冗長２進符号の構成ビットを記憶ユニット２１０Ａに記憶させる処理と、取り込んだ桁の構成ビットの加算を行い、その結果および記憶ユニット２１０Ａに記憶された非冗長２進符号の構成ビットに基づき、非冗長２進符号の構成ビットを更新する処理とを実行する符号変換手段を内部に含んでいる。
【００２８】
本実施形態において、各カラムに対応した巡回型ＡＤＣ５０がｍ桁の冗長２進符号を出力する場合、１つの記憶ユニット２１０Ａは、ｎ＝ｍ＋１個のサブ記憶ユニット２２０Ａにより構成される。各サブ記憶ユニット２２０Ａは、フリップフロップ２２７と、セレクタ２２８と、上記符号変換手段を構成する半加算器２２９とにより構成されている。各サブ記憶ユニット２２０Ａのフリップフロップ２２７のクロック入力端子には、クロックＣＫが与えられる。このクロックＣＫは、巡回型ＡＤＣ５０が冗長２進符号の各桁を出力するタイミングに同期したクロックであり、タイミング制御部３（図９参照）により発生される。また、各サブ記憶ユニット２２０Ａのフリップフロップ２２７のリセット端子には、リセット信号Ｒが与えられる。本実施形態では、巡回型ＡＤＣ５０から冗長２進符号の各桁の出力が開始されるのに先立って、このリセット信号Ｒが発生され、全てのフリップフロップ２２７がリセットされる。
【００２９】
１つの記憶ユニット２１０Ａにおいて、ｎ個のサブ記憶ユニット２２０Ａは、序列化されている。１番目のサブ記憶ユニット２２０Ａの半加算器２２９は、巡回型ＡＤＣ５０から出力される２ビットＤ１，Ｄ０の排他的論理和と論理積とを演算し、前者の排他的論理和を加算結果ビットＳとして出力し、後者の論理積を桁上げビットＣとして出力する。２番目以降の各サブ記憶ユニット２２０Ａの半加算器２２９は、順位が１つ前のサブ記憶ユニット２２０Ａのフリップフロップ２２７が出力するビットと半加算器２２９が出力する桁上げビットＣの排他的論理和と論理積とを演算し、前者の排他的論理和を加算結果ビットＳとして出力し、後者の論理積を桁上げビットＣとして出力する。
【００３０】
各サブ記憶ユニット２２０Ａにおいて、セレクタ２２８は、フリップフロップ２２７に与えるデータを選択する役割を果たす。初段の記憶ユニット２１０Ａに属する各サブ記憶ユニット２２０Ａでは、セレクタ２２８の第１の入力端子には“０”が与えられ、第２段以降の記憶ユニット２１０Ａに属する各サブ記憶ユニット２２０Ａでは、セレクタ２２８の第１の入力端子には前段の記憶ユニット２１０Ａの各サブ記憶ユニット２２０Ａのフリップフロップ２２７の各出力信号が与えられる。また、各カラムに対応したサブ記憶ユニット２２０Ａにおいて、セレクタ２２８の第２の入力端子には、当該サブ記憶ユニット２２０Ａ内の半加算器２２９が出力する加算結果ビットＳが与えられる。全ての記憶ユニット２１０Ａにおける各サブ記憶ユニット２２０Ａのセレクタ２２８には、選択信号Ｓ／Ｌが前掲図９のタイミング制御部３から与えられる。この選択信号Ｓ／Ｌが“０”である場合、セレクタ２２８は、半加算器２２９が出力する加算結果ビットＳを選択し、フリップフロップ２２７に供給する。一方、選択信号Ｓ／Ｌが“１”である場合、セレクタ２２８は、データ“０”（初段の記憶ユニット２１０Ａに属するセレクタの場合）または前段のサブ記憶ユニット２２０Ａのフリップフロップ２２７の出力信号を選択し、当該サブ記憶ユニット２２０Ａ内のフリップフロップ２２７に供給する。
【００３１】
本実施形態において、冗長２進符号から非冗長２進符号への変換処理は、選択信号Ｓ／Ｌを“０”として実行される。この選択信号Ｓ／Ｌが“０”である場合、各サブ記憶ユニット２２０Ａでは、半加算器２２９の加算結果ビットＳがセレクタ２２８を介してフリップフロップ２２７へ入力される。
【００３２】
図８は、この状態において、１個の記憶ユニット２１０Ａにおいて行われる冗長２進符号から非冗長２進符号への変換動作を例示する図である。図８において、横方向は、クロックＣＫのカウント数に対応しており、縦方向は記憶ユニット２１０Ａを構成する各サブ記憶ユニット２２０Ａの並びに対応している。この例では、クロックＣＫに同期して前掲図１０と同様な１２桁の冗長２進符号｛０，１｝、｛１，１｝、｛１，１｝、｛０，１｝、｛１，１｝、｛１，１｝、｛０，１｝、｛０，０｝、｛１，１｝、｛１，１｝、｛０，１｝、｛１，１｝（先頭が最上位桁、最後尾が最下位桁である。）が巡回型ＡＤＣ５０から出力されている。ここでは理解を容易にするため、巡回型ＡＤＣ５０から出力されるビットＤ０およびＤ１をＤ０＿０およびＤ１＿０、ｋ番目のサブ記憶ユニット２２０Ａのフリップフロップ２２７が出力するビットおよび半加算器２２９が出力する桁上げビットＣをＤ０＿ｋおよびＤ１＿ｋとしている。また、回路の動作の理解を容易にするため、ｋ番目のサブ記憶ユニット２２０Ａの半加算器２２９が出力する加算結果ビットＳをビットＤ０＿ｋの記載欄の上欄に示している。
【００３３】
まず、巡回型ＡＤＣ５０から冗長２進符号の各桁の出力が開始されるのに先立ち、リセット信号Ｒが発生され、全てのサブ記憶ユニット２２０Ａのフリップフロップ２２７がリセットされ、各サブ記憶ユニット２２０Ａが出力するビットＤ０＿ｋ（ｋ＝１〜ｎ；この例ではｎ＝１３）が“０”となる。
【００３４】
冗長２進符号の最上位桁を示すビット｛Ｄ０＿０，Ｄ１＿０｝＝｛１，０｝がクロックＣＫに同期して巡回型ＡＤＣ５０から与えられると、１番目のサブ記憶ユニット２２０Ａの半加算器２２９は、加算結果ビットＳ＝“１”と桁上げビットＣ＝“０”を出力する。この段階において、１３番目〜１番目までの各サブ記憶ユニット２２０Ａの半加算器２２９が出力する加算結果ビットＳの内容は、“００００００００００００１”となっている。これは、冗長２進符号の最上位桁のみが出力された段階において冗長２進符号から得られた非冗長２進符号である（以上、クロック数＝「１」の欄参照）。
【００３５】
次に、冗長２進符号の最上位から２番目の桁を表すビット｛Ｄ０＿０，Ｄ１＿０｝＝｛１，１｝がクロックＣＫに同期して巡回型ＡＤＣ５０から与えられる。このとき、各サブ記憶ユニット２２０Ａにおいて半加算器２２９が出力していた加算結果ビットＳは、クロックＣＫによりフリップフロップ２２７に書き込まれる。これにより、１３番目〜１番目までの各サブ記憶ユニット２２０Ａのフリップフロップ２２７が記憶するビット列は“００００００００００００１”となる。すなわち、その段階で変換済みの非冗長２進符号の構成ビットが各サブ記憶ユニット２２０Ａのフリップフロップ２２７に記憶されるのである。そして、１番目のサブ記憶ユニット２２０Ａのフリップフロップ２２７に書き込まれた“１”は、ビットＤ０＿１として２番目のサブ記憶ユニット２２０Ａの半加算器２２９へ供給される。
【００３６】
一方、冗長２進符号の２番目の桁を表すビット｛Ｄ０＿０，Ｄ１＿０｝＝｛１，１｝が与えられることにより、１番目のサブ記憶ユニット２２０Ａの半加算器２２９は、加算結果ビットＳ＝“０”と桁上げビットＣ＝“１”を出力する。そして、桁上げビットＣ＝“１”は、ビットＤ１＿１として２番目のサブ記憶ユニット２２０Ａの半加算器２２９に供給される。このため、２番目のサブ記憶ユニット２２０Ａの半加算器２２９は、加算結果ビットＳ＝“０”と桁上げビットＣ＝“１”を出力する。ここで、加算結果ビットＳ＝“０”は、セレクタ２２８を介してフリップフロップ２２７に供給される。また、桁上げビットＣ＝“１”は、ビットＤ１＿２として３番目のサブ記憶ユニット２２０Ａの半加算器２２９に供給される。このとき、３番目のサブ記憶ユニット２２０Ａでは、半加算器２２９に対し、ビットＤ０＿２＝“０”と、ビットＤ１＿２＝“１”が与えられるため、半加算器２２９は、加算結果ビットＳ＝“１”と桁上げビットＣ＝“０”を出力する。この段階において、１３番目〜１番目までの各サブ記憶ユニット２２０Ａの半加算器２２９が出力する加算結果ビットＳの内容は、“００００００００００１００”となっている。これは、冗長２進符号の最上位桁および２番目の桁が出力された段階において冗長２進符号から得られた非冗長２進符号である（以上、クロック数＝「２」の欄参照）。
【００３７】
クロック数＝「２」の欄の例では、１番目のサブ記憶ユニット２２０Ａの半加算器２２９が出力した桁上げビットＣ＝“１”が、前段階までに得られた変換済みの非冗長２進符号“００００００００００００１”を修正する役割を果たしている。仮に２番目の桁を表すビット｛Ｄ０＿０，Ｄ１＿０｝が｛０，１｝であった場合、１番目のサブ記憶ユニット２２０Ａの半加算器２２９は、加算結果ビットＳ＝“１”と桁上げビットＣ＝“０”を出力する。この場合、２番目のサブ記憶ユニット２２０Ａの半加算器２２９は、加算結果ビットＳ＝“１”と桁上げビットＣ＝“０”を出力する。従って、１３番目〜１番目までの各サブ記憶ユニット２２０Ａの半加算器２２９が出力する加算結果ビットＳの内容は、“０００００００００００１１”となる。これは、前段階での変換済みの非冗長２進符号を１ビットシフトし、最後尾に２番目の桁の変換結果である“１”を追加した内容である。このように桁上げビットＣが“０”となる場合には、変換済みの非冗長２進符号の修正は行われない。しかしながら、この例のように、１番目のサブ記憶ユニット２２０Ａにおいて、桁上げビットＣ＝“１”が発生すると、この桁上げビットＣ＝“１”が２番目および３番目の各サブ記憶ユニット２２０Ａに伝播し、前段階までの変換済みの非冗長２進符号を変化させる。この結果、上記のように、変換済みの部分が修正された非冗長２進符号“００００００００００１００”が得られるのである。
【００３８】
以下、同様であり、クロックＣＫに同期して冗長２進符号の各桁を示すビット｛Ｄ０＿０，Ｄ１＿０｝が出力される都度、記憶ユニット２１０Ａでは、前段階までの変換済みの非冗長２進符号のフリップフロップ２２７への保存、１番目のサブ記憶ユニット２２０Ａの半加算器２２９による当該桁の非冗長２進符号への変換、当該桁の非冗長２進符号への変換結果に基づく変換済みの非冗長２進符号の修正（より具体的には桁上げ処理）が繰り返される。そして、全ての桁について以上の処理が繰り返され、さらにクロックＣＫが１個発生すると、最終結果である非冗長２進符号“１０１１０１０１１１１００”が１３番目から１番目までの各サブ記憶ユニット２２０Ａのフリップフロップ２２７に書き込まれる。その後、選択信号Ｓ／Ｌが“１”とされ、以上のようにして各記憶ユニット２１０Ａに記憶された非冗長２進符号がシリアル転送され、画像信号処理系へ供給される。
【００３９】
本実施形態の効果は次の通りである。まず、仮に各カラムの巡回型ＡＤＣ５０にｍ＝１２桁の冗長２進符号を出力させ、これをそのまま水平走査回路２００に転送させる構成とする場合、冗長２進符号は一桁当たり２ビットにより表現されるので、１カラム当たり２４ビットのデータを記憶する２４個のフリップフロップとそれらの前段の２４個のセレクタを水平走査回路２００Ａに設ける必要がある。これに対し、本実施形態によれば、巡回型ＡＤＣ５０から出力される冗長２進符号の各桁を出力順に取り込んで、水平走査回路２００Ａの記憶ユニット２１０Ａ内に非冗長度２進符号を順次形成してゆく。この処理を進めるのに、冗長２進符号の全ての桁を記憶するためのレジスタ等は不要である。このため、本実施形態では、カラム毎に１３個のフリップフロップ、１３個のセレクタおよび１３個の半加算器を水平走査回路２００Ａに設ければ足りる。ちなみに従来の回路と本実施形態による回路のレイアウトを試行し、動作のシミュレーションを行ったところ、本実施形態では、水平走査回路２００Ａの面積が従来の水平走査回路の面積の約７２％となり、シリアル転送動作時のノイズが約５４％、消費電流が約５４％になった。このように、本実施形態によれば、上記第１実施形態よりも、水平走査回路２００の１カラム当たりの所要素子数を少なくすることができ、固体撮像装置全体の小型化、低ノイズ化および低消費電力化を実現することができる。
【００４０】
以上、この発明の実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
（１）上記第１実施形態では、２桁（４ビット）ずつまとめて２進冗長符号をより冗長度の低い符号体系の２進符号に変換したが、２桁以外の桁数の単位にまとめて２進冗長符号をより冗長度の低い体系の２進符号に変換してもよい。
（２）上記各実施形態では、本発明によるＡ／Ｄ変換アレイをＣＭＯＳ固体撮像装置に適用したが、ＣＣＤ固体撮像装置等の他の種類の装置にも勿論適用可能である。
【図面の簡単な説明】
【００４１】
【図１】この発明の第１実施形態であるＡ／Ｄ変換アレイの構成を示すブロック図である。
【図２】同Ａ／Ｄ変換アレイにおける２進合成回路３００およびその前段部分の構成を示すブロック図である。
【図３】同Ａ／Ｄ変換アレイにおける符号変換回路１００の構成を示すブロック図である。
【図４】同符号変換回路１００における論理回路１０３の機能を示す真理値表である。
【図５】同実施形態の動作を示すタイムチャートである。
【図６】同実施形態における冗長２進符号から非冗長２進符号への変換過程を例示する図である。
【図７】この発明の第２実施形態であるＡ／Ｄ変換アレイの構成を示すブロック図である。
【図８】同実施形態における冗長２進符号から非冗長２進符号への変換過程を例示するタイムチャートである。
【図９】一般的なカラム並列ＡＤＣ方式のＣＭＯＳ固体撮像装置の構成例を示す図である。
【図１０】同ＣＭＯＳ固体撮像装置の冗長２進／２進変換回路７における冗長２進符号から非冗長２進符号への変換アルゴリズムを示す図である。
【符号の説明】
【００４２】
５０……巡回型ＡＤＣ、１００……符号変換回路、２００，２００Ａ……水平走査回路、２１０，２１０Ａ……記憶ユニット、２２０，２２０Ａ……サブ記憶ユニット、２２１〜２２３，１０１，１０２，２２７……フリップフロップ、２２４〜２２６，２２８……セレクタ、２２９……半加算器、１０３……論理回路、１……画素行列、Ｐ……画素、１０……画素信号線、２……垂直走査回路、３……タイミング制御部、４……ＣＤＳ回路部、４０……ＣＤＳ回路、５……カラムＡＤＣ部、３００……２進合成回路、６……水平走査回路、７……冗長２進／２進変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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