(57)【要約】【課題】ソース電極とドレイン電極を均一且つ効率的に製造でき、薄膜トランジスタの半導体特性を低下させない薄膜トランジスタアレイ及びその製造方法を提供する。【解決手段】基板１上にスキャンライン２を形成する工程と、外部接続用開口部１１以外の領域に絶縁層２を形成する工程と、塗布型電極材料を全面に塗布、焼成して塗布電極層を形成した後にエッチングして少なくともソース電極４ｓ及びドレイン電極４ｄを形成する工程と、ソース電極４ｓ及びドレイン電極４ｄとを跨ぐ半導体層５を形成する工程と、封止層６を、外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにして形成する工程と、封止層６上に表示電極層８を形成した後にエッチングして表示電極８を形成する工程とを有する。この場合において、表示電極形成時のエッチングにより、外部接続用開口部１１に露出しているスキャンライン２ａ上に残った余分な塗布電極層を除去する。【選択図】図２
2010237485.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に接続するスキャンラインを外部に接続するためのスキャンライン外部接続用開口部を少なくとも有するボトムゲート型の薄膜トランジスタアレイの製造方法であって、
基板上に前記スキャンラインを形成する工程と、
前記スキャンライン外部接続用開口部以外の領域に絶縁層を形成する工程と、
塗布型電極材料を全面に塗布、焼成して塗布電極層を形成した後にエッチングして前記絶縁層上に少なくともソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極とを跨ぐ半導体層を形成する工程と、
封止層を、前記スキャンライン外部接続用開口部に露出しているスキャンライン上には少なくとも形成しないようにして、形成する工程と、
少なくとも前記封止層上に表示電極層を形成した後にエッチングして該封止層上に表示電極を形成する工程と、を有し、
前記スキャンライン外部接続用開口部に露出しているスキャンライン上に残った余分な塗布電極層を、前記表示電極形成時のエッチングによって除去することを特徴とする薄膜トランジスタアレイの製造方法。
【請求項２】
前記表示電極層を前記塗布電極層と同じ材料で形成する、請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項３】
前記表示電極層を前記塗布電極層と同じエッチング液でエッチングできる材料で形成する、請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項４】
前記塗布電極層と前記表示電極層のエッチングレートＥｒ（ｎｍ／ｓｅｃ）が同じ又は略同じ場合において、前記ソース電極及びドレイン電極を構成する部位の塗布電極層の厚さ（ｎｍ）をＴ１、前記表示電極層の厚さ（ｎｍ）をＴ２、前記表示電極層のエッチング時間（ｓｅｃ）をＥｔ２、前記余分な塗布電極層のエッチングに要する実質厚さ（ｎｍ）をＴ３としたとき、
前記表示電極層の厚さＴ２が、２×Ｔ１以上、４×Ｔ１以下であり、
前記表示電極層のエッチング時間Ｅｔ２を少なくとも１×［（Ｔ３−Ｔ１）／Ｅｒ］超、３×［Ｔ２／Ｅｒ］以下とする、請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項５】
前記封止層上に前記半導体層を遮光するための遮光層を形成する工程をさらに有し、該遮光層の形成を、前記スキャンライン外部接続用開口部に露出しているスキャンライン上には少なくとも形成しないようにして行う、請求項１に記載の薄膜トランジスタアレイの製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の製造方法で得られた薄膜トランジスタアレイを備えてなる表示装置であって、該薄膜トランジスタアレイが有する表示電極上に、液晶素子、ＥＬ素子又は電気泳動素子が設けられていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイの製造方法及び表示装置に関する。更に詳しくは、ソース電極とドレイン電極を均一且つ効率的に製造できるとともに、薄膜トランジスタの半導体特性を低下させない薄膜トランジスタアレイの製造方法、及びその方法で製造された薄膜トランジスタアレイを備えた表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動型の表示装置において、薄膜トランジスタ（以下「ＴＦＴ」ともいう。）とそのＴＦＴに接続した表示電極（画素電極）とを含む薄膜トランジスタアレイ（以下「ＴＦＴアレイ」ともいう。）は、その表示電極上に形成された表示素子を駆動するためのスイッチング素子として利用されている。アクティブマトリクス駆動型の表示装置としては、表示素子として液晶を用いた液晶ディスプレイパネル、表示素子としてＥＬ材料を用いたＥＬディスプレイパネル、表示素子として電子泳動材料を用いた電子ペーパー等が挙げられ、いずれも活発に研究開発されている。これらのディスプレイパネルは、携帯電話やＰＤＡなど、モバイルディスプレイ用途等に使用されるほか、最近は大面積ディスプレイ、大面積の電飾パネルや照明パネル等に使用されつつある。
【０００３】
こうした表示装置に用いるＴＦＴアレイをより効率的に製造して製造コストを低減することは極めて重要なことである。その一環として、電極を塗布型の電極材料で形成することが検討されている。そうした中、例えば特許文献１，２には、塗布技術を用いながら、表面平坦性を確保しつつ薄型化した導電性パターンを形成する方法が提案されている。この方法は、金属ナノ粒子を含む塗布溶液を塗布し、その後に焼成して金属層とし、最後にパターニングして所定のパターンの電極を形成するというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７３８５６号公報
【特許文献２】特開２００８−４１９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＴＦＴアレイに多数形成される個々のＴＦＴの半導体特性が一定でなければ、ＴＦＴアレイを表示装置に用いたときの各画素の表示性能にバラツキが生じることがある。特に半導体層に直接接続して電荷注入等を担うソース電極とドレイン電極の厚さや端面形状はＴＦＴの半導体特性に影響し、厚さが一定で、端面がオーバーエッチングされていないことが、良好な半導体特性を得る上で好ましいとされる。
【０００６】
上記特許文献１，２に記載の方法で形成した電極は、薄い均一膜が得られる点で好ましいが、そうした均一膜を形成するためには、塗布溶液をスピンコート等で全面に塗布することが望ましい。図６は、ボトムゲート型のＴＦＴアレイを製造する場合の中間工程での形態例を示す模式的な断面図である。ボトムゲート型のＴＦＴアレイを形成する場合、図６に示すように、ソース電極とドレイン電極を形成するための塗布溶液１０４は、スキャンライン１０２（ゲート電極を含む）上に設けられた絶縁層１０３を含む基板全面に塗布され、その後焼成されて電極層が形成される。しかし、塗布対象である絶縁層１０３には、スキャンライン１０２の外部接続用開口部１１０が既に設けられているので、その外部接続用開口部１１０内にも塗布溶液が入り込む。そして、その絶縁層１０３の開口部壁面の段差部１０９には、表面張力により塗布溶液１０４’が溜まりやすく、その後の焼成により、絶縁層１０３の平坦領域上の電極層よりも厚い電極層が形成されてしまう。そして、段差部１０９の電極層は、外部接続用開口部１１０に露出した複数のスキャンライン１０２’を短絡させるという問題がある。
【０００７】
しかしながら、電極層をフォトリソグラフィを用いたエッチング法によりパターニングしてソース電極とドレイン電極を形成する際、絶縁層１０３の平坦領域上の電極層をパターニングするためのエッチング時間と、絶縁層１０３の段差部１０９での厚い電極層を除去するのに必要なエッチング時間とに差が生じてしまい、平坦領域上の電極層のエッチング時間によっても、段差部１０９の厚い電極層を完全に除去することはできず、スキャンライン１０２間の短絡は依然として解消されないという問題があった。
【０００８】
一方、段差部１０９の厚い電極層を完全にエッチングしようとした場合には、平坦領域上の電極層がオーバーエッチングされてしまう。オーバーエッチングで形成されたソース電極とドレイン電極はその端面がテーパー状となり（後述の図５（Ｂ）参照）、そのテーパー状の端面を持つソース電極とドレイン電極は、その後に設けられる半導体層に対する接触抵抗が高くなり、ＴＦＴの電流−電位特性が悪くなる（見掛けの移動度が低くなる）という問題があった。こうした問題に対し、外部接続用開口部１１０にのみエッチング液を滴下して厚い電極層を除去する方法も考えられるが、エッチング液の滴下を精度よく行うという工程が別途必要になってしまう。
【０００９】
本発明は、上記課題を解決するためになされたものであって、その目的は、ソース電極とドレイン電極を均一且つ効率的に製造でき、薄膜トランジスタの半導体特性を低下させない薄膜トランジスタアレイの製造方法を提供することにある。さらに他の目的は、その方法で製造された薄膜トランジスタアレイを備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明に係る薄膜トランジスタアレイの製造方法は、ゲート電極に接続するスキャンラインを外部に接続するためのスキャンライン外部接続用開口部を少なくとも有するボトムゲート型の薄膜トランジスタアレイの製造方法であって、
基板上に前記スキャンラインを形成する工程と、前記スキャンライン外部接続用開口部以外の領域に絶縁層を形成する工程と、塗布型電極材料を全面に塗布、焼成して塗布電極層を形成した後にエッチングして前記絶縁層上に少なくともソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極とを跨ぐ半導体層を形成する工程と、封止層を、前記スキャンライン外部接続用開口部に露出しているスキャンライン上には少なくとも形成しないようにして、形成する工程と、少なくとも前記封止層上に表示電極層を形成した後にエッチングして該封止層上に表示電極を形成する工程と、を有し、前記スキャンライン外部接続用開口部に露出しているスキャンライン上に残った余分な塗布電極層を、前記表示電極形成時のエッチングによって除去することを特徴とする。
【００１１】
この発明によれば、ゲート電極に接続するスキャンラインを外部に接続するためのスキャンライン外部接続用開口部を少なくとも有するボトムゲート型の薄膜トランジスタアレイの製造において、封止層を、スキャンライン外部接続用開口部に露出しているスキャンライン上には少なくとも形成しないようにして形成し、そのスキャンライン外部接続用開口部に露出しているスキャンライン上に残った余分な塗布電極層を、その後の表示電極形成時のエッチングにより除去するようにしたので、スキャンラインの短絡を確実に防ぐことができ、さらに、余分な塗布電極層を除去するためのエッチング工程を別途加える必要がなく、工程を簡略化することができる。
【００１２】
さらに、この発明によれば、余分な塗布電極層を、塗布電極層のエッチングと表示電極層のエッチングの２回のエッチング工程で除去できるので、ソース電極とドレイン電極のエッチング時間を最適時間に設定することができ、ソース電極とドレイン電極のオーバーエッチングを防ぐことができる。その結果、その後に設けられる半導体層に対する接触抵抗を高くさせず、ＴＦＴの電流−電位特性を良好なものとすることができる。
【００１３】
本発明に係る薄膜トランジスタアレイの製造方法の好ましい態様は、前記表示電極層を前記塗布電極層と同じ材料で形成するように構成する。
【００１４】
本発明に係る薄膜トランジスタアレイの製造方法の好ましい態様は、前記表示電極層を前記塗布電極層と同じエッチング液でエッチングできる材料で形成するように構成する。
【００１５】
これらの発明によれば、後工程の表示電極形成時の電極材料を、塗布電極層と同じ材料又は同じエッチング液でエッチングできる材料とするので、外部接続用開口部の段差部にある余分な塗布電極層を、後工程である表示電極層のエッチング工程時に容易に除去することができる。
【００１６】
本発明に係る薄膜トランジスタアレイの製造方法の好ましい態様は、前記塗布電極層と前記表示電極層のエッチングレートＥｒ（ｎｍ／ｓｅｃ）が同じ又は略同じ場合において、前記ソース電極及びドレイン電極を構成する部位の塗布電極層の厚さ（ｎｍ）をＴ１、前記表示電極層の厚さ（ｎｍ）をＴ２、前記表示電極層のエッチング時間（ｓｅｃ）をＥｔ２、前記余分な塗布電極層のエッチングに要する実質厚さ（ｎｍ）をＴ３としたとき、前記表示電極層の厚さＴ２が、２×Ｔ１以上、４×Ｔ１以下であり、前記表示電極層のエッチング時間Ｅｔ２を少なくとも１×［（Ｔ３−Ｔ１）／Ｅｒ］超、３×［Ｔ２／Ｅｒ］以下とするように構成する。
【００１７】
この発明によれば、表示電極層のエッチング時間Ｅｔ２を少なくとも１×［（Ｔ３−Ｔ１）／Ｅｒ］超、３×［Ｔ２／Ｅｒ］以下としたので、スキャンライン外部接続用開口部に露出しているスキャンライン上に残った余分な塗布電極層を確実に除去することができる。
【００１８】
本発明に係る薄膜トランジスタアレイの製造方法の好ましい態様は、前記封止層上に前記半導体層を遮光するための遮光層を形成する工程をさらに有し、該遮光層の形成を、前記スキャンライン外部接続用開口部に露出しているスキャンライン上には少なくとも形成しないようにして行うように構成する。
【００１９】
この発明によれば、光に起因した半導体特性の低下を防ぐことができ、ＴＦＴアレイの半導体特性を安定なものとすることができる。また、遮光層の形成を、スキャンライン外部接続用開口部に露出しているスキャンライン上には少なくとも形成しないようにしたので、表示電極層のエッチング工程時に余分な塗布電極層を除去するのを妨げることがない。
【００２０】
上記課題を解決する本発明に係る表示装置は、上記本発明に係る薄膜トランジスタアレイの製造方法で得られた薄膜トランジスタアレイを備えてなる表示装置であって、該薄膜トランジスタアレイが有する表示電極上に、液晶素子、ＥＬ素子又は電気泳動素子が設けられていることを特徴とする。
【００２１】
この発明によれば、半導体特性が良好且つ安定したＴＦＴアレイを備えるので、その表示電極上に設けられている液晶素子、ＥＬ素子又は電気泳動素子を、各表示電極で均一に駆動させることができる。その結果、安定で良質な表示装置とすることができる。
【発明の効果】
【００２２】
本発明に係る薄膜トランジスタアレイの製造方法によれば、スキャンラインの短絡を確実に防ぐことができ、さらに、余分な塗布電極層を除去するためのエッチング工程を別途加える必要がなく、工程を簡略化することができる。さらに、ソース電極とドレイン電極のエッチング時間を最適時間に設定することができ、ソース電極とドレイン電極のオーバーエッチングを防ぐことができるので、その後に設けられる半導体層に対する接触抵抗を高くさせず、ＴＦＴの電流−電位特性を良好なものとすることができる。
【００２３】
本発明に係る表示装置によれば、表示電極上に設けられている液晶素子、ＥＬ素子又は電気泳動素子を、各表示電極で均一に駆動させることができ、安定で良質な表示装置とすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る製造方法で得られた薄膜トランジスタアレイの回路構成の一例を示す模式的な平面図である。
【図２】本発明に係る製造方法で得られた薄膜トランジスタアレイにおいて、スキャンラインの外部接続用開口部の周辺構造の一例を示す拡大断面図である。
【図３】基板上にスキャンラインと絶縁層を形成した後の中間形態の一例を示す模式的な平面図である。
【図４】図３の中間形態において、外部接続用開口部の周辺構造の一例を示す拡大断面図である。
【図５】ソース電極とドレイン電極の形態例の説明図である。
【図６】ボトムゲート型の薄膜トランジスタアレイを製造する場合の中間工程の形態例を示す模式的な断面図である。
【図７】実施例１と参考例１で得られたＴＦＴアレイの電流−電圧特性を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、本発明の薄膜トランジスタアレイの製造方法及び表示装置について詳細に説明するが、本発明は図面の形態や以下の実施形態に限定されるものではない。
【００２６】
［薄膜トランジスタアレイの製造方法］
本発明係る製造方法で得られた薄膜トランジスタアレイ（ＴＦＴアレイ）１０は、図１に示すように、マトリクス状に配置された多数のＴＦＴ２０を有し、スキャンライン２２（ゲートバスライン又はゲート線ともいう。）と、データライン２３（ソースバスライン又はデータ線ともいう。）とが縦横に延びている。スキャンライン２２は、各行のＴＦＴ２０が備えるゲート電極を接続し、ゲート線駆動回路２４に接続される。一方、データライン２３は、各列のＴＦＴ２０が備えるソース電極を接続し、データ線駆動回路２５に接続される。各ＴＦＴのドレイン電極は、各画素に対応する表示電極（画素電極）２１に接続されている。なお、図１のＴＦＴアレイ１０において、ゲート線駆動回路２４とデータ線駆動回路２５は特に限定されないが、通常、外付けのＦＰＣ（フレキシブルプリント基板）で構成される。また、図１において、各ＴＦＴ２０に通常接続されている抵抗やコンデンサ等は省略している。
【００２７】
こうしたＴＦＴアレイ２０が有する表示電極２１上に電気泳動素子と対向電極を設ければ電子ペーパーを構成でき、液晶素子と対向電極を設ければ液晶表示装置を構成でき、ＥＬ素子と対向電極を設ければＥＬ表示装置を構成できる。
【００２８】
ＴＦＴアレイ１０を構成するスキャンライン２２とデータライン２３は、上記のように、通常、ＦＰＣに接続される。そのため、ＴＦＴアレイ１０には、図１の符号２４の位置に、スキャンライン２２の外部接続用開口部１１が設けられ、図１の符号１５の位置にデータライン２３の外部接続用開口部（図示しない）が設けられている。なお、例えばスキャンライン外部接続用開口部１１は、図３においては一方の側（右側）のみに設けられているが、両側（左右）に設けられていてもよい。また、データライン外部接続用開口部（図示しない）も両側（上下）に設けられていてもよい。外部接続用開口部が一方のみではなく両側に設けられる場合とは、例えばスキャンライン２２やデータライン２３のピッチが狭くなって、両側（左右又は上下）に交互に接続した方が望ましい場合に採用される。
【００２９】
本発明は、こうしたＴＦＴアレイ１０を製造する場合におけるスキャンライン外部接続用開口部１１での問題を解決したものである。すなわち、本発明は、ゲート電極に接続するスキャンライン２を外部に接続するためのスキャンライン外部接続用開口部１１を少なくとも有するボトムゲート型のＴＦＴアレイ１０薄膜トランジスタアレイの製造方法である。
【００３０】
詳しくは、図２〜図４に示すように、基板１上にスキャンライン２を形成する工程と、スキャンライン外部接続用開口部１１以外の領域に絶縁層３を形成する工程と、塗布型電極材料を全面に塗布、焼成して塗布電極層４（図４参照）を形成した後にエッチングして前記絶縁層３上に少なくともソース電極４ｓ及びドレイン電極４ｄを形成する工程と、ソース電極４ｓ及びドレイン電極４ｄとを跨ぐ半導体層５を形成する工程と、封止層６を、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにして、形成する工程と、少なくとも封止層６上に表示電極層８を形成した後にエッチングして前記封止層６上に表示電極８を形成する工程とを有する。そして、そのスキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上に残った余分な塗布電極層（厚さ：約Ｔ３−Ｔ１）を、表示電極形成時のエッチングによって除去することを特徴としている。
【００３１】
なお、本発明に係る製造方法で得られたＴＦＴアレイ１０は、ボトムゲート型のＴＦＴを形成してなるものであれば、ボトムコンタクトタイプ（図２参照）であってもよいし、トップコンタクトタイプ（図示しない）であってもよい。
【００３２】
（各工程）
以下、工程毎に説明する。
【００３３】
最初に、基板１上にスキャンライン２を形成する。基板１は、ＴＦＴアレイ１０の支持基板をなす絶縁性のものであり、有機基板であっても無機基板であってもよい。有機基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基板、又はそれらの複合基板を挙げることができる。こうした有機基板は、剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルな有機基板（プラスチック基板ともいう。）の使用は、ＴＦＴアレイ１０をフレキシブルＴＦＴアレイとすることができるので、フィルムディスプレイ等に適用できる。
【００３４】
また、無機基板としては、例えば、ガラス基板、シリコン基板、セラミックス基板等を挙げることができる。ガラス基板としては、厚さが０．０５ｍｍ〜３．０ｍｍ程の液晶ディスプレイ用途等のガラス基板であってもよい。
【００３５】
基板１０上には必要に応じて下地膜（図示しない）が設けられていてもよい。その下地膜は、単層であってもよいし、作用の異なる２層以上の下地膜であってもよい。また、基板１０の全面に設けられていてもよいし、その機能や目的に応じた必要な領域のみに設けられていてもよい。下地膜は、密着膜として、応力緩和膜として、バリア膜として、平坦化膜として、又は、熱緩衝膜として、それぞれ必要な任意の厚さで設けることができる。これらの機能や目的に応じて、アクリル樹脂、シリコン樹脂、ポリイミド樹脂、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。
【００３６】
スキャンライン２は、ゲート電極と併せて基板１０上（又は必要に応じて設けられた下地膜上）に形成される。スキャンライン２（ゲート電極を含む）を形成するための電極材料は特に限定されず、アルミニウム、クロム、タングステン、タンタル、モリブデン、ニッケル、金、銅のいずれかの金属、又はその金属を含む合金又は複合金属を好ましく用いることができる。スキャンライン２は、基板１０上の全面又は所定の領域に、所定厚さの金属膜を蒸着又はスパッタリング等で成膜した後、レジストパターンをフォトリソグラフィで形成し、その後にウェットエッチングでその金属膜をパターニングして、スキャンライン２とゲート電極とをそれぞれ所定パターンとなるように形成することができる。また、リフトオフ法で形成してもよい。スキャンライン２（ゲート電極を含む。）の厚さは特に限定されないが、通常、５０〜５００ｎｍ程度である。
【００３７】
次に、スキャンライン外部接続用開口部１１以外の領域に絶縁層３を形成する。絶縁層３としては、感光性樹脂材料、酸化ケイ素、熱硬化性樹脂等を挙げることができる。絶縁層３の厚さはその形成材料によっても異なるが、感光性樹脂で形成する場合には０．５〜３μｍ程度であり、酸化ケイ素で形成する場合には１００〜１０００ｎｍ程度である。絶縁層３の形成方法はその形成材料に応じた方法で形成できるが、例えば感光性樹脂材料で絶縁層３を形成する場合は塗布法で形成でき、酸化ケイ素で絶縁層３を形成する場合はスパッタリング法等で形成される。
【００３８】
スキャンライン外部接続用開口部１１は、図３及び図４に示すように、絶縁層３をフォトリソグラフィでパターニングして形成される。絶縁層３をパターニングする際の現像液もしくはエッチング液は、絶縁層３の下にあるスキャンライン２を溶解しない現像液もしくはエッチング液が用いられる。一例として、感光性樹脂材料で絶縁層３を形成した場合には、現像液としてアルカリ現像液、例えばＮＭＤ−３（関東化学社製）が用いられ、酸化ケイ素で絶縁層３を形成した場合には、エッチング液としてフッ酸が用いられる。
【００３９】
絶縁層３をパターニングして形成された外部接続用開口部１１側の端部は、図４に示すように、通常、直角又は略直角にエッチングされた壁面形状又は崖形状になっている。この部分を段差部９という。段差部９となる絶縁層端部の下からはスキャンライン２ａが現れ、外部接続用開口部１１に露出している。
【００４０】
次に、塗布型電極材料を全面に塗布、焼成して塗布電極層４を形成した後にエッチングし、その絶縁層３上に少なくともソース電極４ｓ及びドレイン電極４ｄを形成する。塗布型電極材料としては、各種の金属ペースト系の塗布型電極材料を用いることができ、例えば市販の塗布型電極材料や、上記特許文献１の第００２５段落〜第００２７段落に記載のペースト材料、上記特許文献２の第００２９段落〜第００５０段落に記載のペースト材料等を用いることができる。こうした塗布型電極材料は、金属微粒子、バインダー樹脂成分、有機溶媒等を含む塗布溶液である。
【００４１】
金属微粒子としては、一次粒子径が１００ｎｍ以下であるＡｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｒｕ、Ｉｒ、Ｓｎ、Ｃｕ、Ｎｉ、Ｆｅ、Ｃｏ、Ｔｉ、及びＩｎからなる群から選ばれる少なくとも１種又は２種以上の金属ナノ粒子が選択される。その選択にあたっては、半導体層５への電荷注入特性や抵抗値等が考慮される。なお、金属微粒子の一次粒子径は、実用上、１ｎｍ以上であることが好ましい。この一次粒子径は、粒度分布測定装置で測定できる。金属微粒子以外の有機溶媒や金属微粒子表面に修飾された分散剤分子、バインダー樹脂等は、塗布条件（粘度等）、電極形成条件（温度等）、抵抗値、半導体層５への電荷注入特性等を考慮して、その種類や配合量が選択される。有機溶媒としては、例えばエタノール、メタノール等を挙げることができ、バインダー樹脂としては、例えばエポキシ樹脂、フェノール樹脂等を挙げることができる。
【００４２】
塗布型電極材料は、最終的に得られるソース電極４ｓとドレイン電極４ｄの厚さＴ１を考慮し、所定の厚さの塗布金属層４を形成できるだけの塗布層が塗布される。塗布型電極材料の粘度は、塗布層の厚さ、塗布性能、塗れ広がる均一性等を考慮して任意に調整される。例えば、動粘度５〜５０ｃｓｔの範囲、粘度１〜１００ｃＰの範囲で設定される。
【００４３】
塗布型電極材料の塗布は、スピンコート法、キャップコート法、スプレーコート法、スクリーン印刷法等の塗布法の中から適宜選択された方法で行うことができるが、本発明ではスピンコート法が好ましく適用される。塗布電極層４の厚さは特に限定されないが、例えば５０〜３００ｎｍとすることができる。
【００４４】
塗布された塗布層は焼成され、所定の厚さＴ１の塗布電極層４となる。焼成は、塗布型電極材料で塗布された塗布電極層４を充分に焼成できる温度と時間で行われる。一般的な銀ナノペースト材料を塗布型電極材料とした場合の焼成条件としては、例えば１５０℃の加熱プレート上で６０分間の処理を例示できる。このような焼成により、塗布型電極材中の分散剤分子、有機溶媒等を除去し、金属微粒子間が結合して固化した塗布電極層４が得られる。
【００４５】
塗布型電極材料は、図４に示すように、段差部９に表面張力によって溜まりやすく、その粘度によって段差部９に溜まる塗布型電極材料の量が異なる。そのため、その段差部９での焼成後の塗布電極層４ａの実質的な厚さＴ３が異なる。例えば、粘度が小さいほど、段差部９における塗布電極層４の実質的な厚さＴ３は小さくなり、反面、粘度が大きいほど、段差部９における塗布電極層４の実質的な厚さＴ３は小さ大きくなる。詳細は後述する。
【００４６】
こうして焼成された塗布電極層４を、フォトリソグラフィにてエッチングする。塗布電極層４のパターニングは、後工程の表示電極層８のパターニングと同じ手段とすることが好ましい。両方のパターニングを同じ手段とすることで、表示電極層８のパターニングの際に、段差部９に残った余分な塗布電極層４を完全に除去することができる。なお、パターニング手段としては、エッチング液を用いる液相法と、エッチングガスやイオンビームを用いる気相法とがあるが、本発明では、このいずれを採用してもよい。
【００４７】
このとき用いるエッチャント（エッチング液、エッチング性ガス）は、スキャンライン２をエッチングしない又はエッチングしにくいものである必要がある。その理由は、図４に示すように、この工程では外部接続用開口部１１に露出したスキャンライン２ａの上に設けられた余分な塗布電極層４ａをエッチングで除去することを目的としているので、スキャンライン２はエッチングする必要はないためである。上記のように例えばスキャンライン２がＣｒやＡｕ等の金属で形成されている場合は、塗布電極層４のエッチャントとしては、そうした金属をエッチングしない、酢酸／硝酸／燐酸の混合液からなる混酸等を挙げることができる。
【００４８】
ここで、「少なくともソース電極４ｓ及びドレイン電極４ｄを形成する」としたのは、塗布型電極材料でソース電極４ｓ及びドレイン電極４ｄを形成するのと同時にデータライン２３を形成してもよいためである。なお、データライン２３は、ソース電極４ｓとドレイン電極４ｄとは異なる材料、手段で形成しても構わない。
【００４９】
次に、ソース電極４ｓ及びドレイン電極４ｄとを跨ぐ半導体層５を形成する。半導体層５は、Ｓｉ、ＳｉＧｅ、ＩｎＧａＺｎＯ、ＺｎＯ等の無機半導体材料で形成したものであってもよいし、ポリ３ヘキシルチオフェン（Ｐ３ＨＴ）等の高分子系の有機半導体材料や、ペンタセン、アントラセン、フタロシアニン、ポルフィリン等の低分子系の有機半導体材料で形成したものであってもよい。このような半導体層５は、その材料に応じた方法で成膜され、選択した材料により、真空蒸着法、スパッタリング法、ＣＶＤ法等、又は、スピンコート法や印刷技術等を適用した成膜方法が用いられる。半導体層５の厚さは特に限定されないが、例えば３０〜２００ｎｍとすることができる。
【００５０】
こうした半導体層５は、レジストパターンの形成と、その後の半導体層５の成膜と、レジストパターンの除去による半導体層５の部分的除去とを順に行うリフトオフ法によって行ってもよいし、又は、半導体層５の成膜と、その後のレジストパターンの形成と、レジストパターンをマスクにした半導体層５のパターンエッチングによって行ってもよい。また、レジストパターンの形成は、通常のリソグラフィー法に限定されることはなく、電子線リソグラフィーを適用してもよい。
【００５１】
なお、上記のソース電極４ｓとドレイン電極４ｄの形成工程と、半導体層５の形成工程とを逆の手順で行ってもよい。そうすることで、ボトムゲート・トップコンタクト型のＴＦＴとすることができる。
【００５２】
次に、封止層６を、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにして、形成する。封止層６の形成材料としては、例えば感光性樹脂材料等を用いることができる。この封止層６は、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにするものである。具体的には、外部接続用開口部１１に露出するスキャンライン２ａは、段差部９である絶縁層３の端部側から現れて露出しているので、封止層６は、絶縁層３の端部より内側に（すなわち端部を超えて段差部９にかからないように）形成されている必要がある。実際の形成にあたっては、基板の伸び縮み等を考慮し、ある程度余裕をもった位置に形成することが好ましく、具体的には、図２に示すように、長さＬだけ内方に後退して形成することが好ましい。その長さＬとしては、基材の膨張に程度によってもことなるが、好ましくは５０〜５００μｍ程度である。なお、外部接続用開口部１１のスキャンライン２ａが現れない側の段差部（図２の右側の絶縁層３の段差部）では、封止層６は、絶縁層３を超えて外部接続用開口部１１に入り込んでいても構わない。
【００５３】
封止層６の形成方法としては、例えば感光性樹脂材料を全面に塗布し、マスク露光して現像する一般的なフォトリソグラフで行うことができる。封止層６の厚さは特に限定されないが、例えば０．５〜１０μｍとすることができる。
【００５４】
封止層６のパターニングは、(i)図２及び図３に示すように、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにパターニングする、(ii)スキャンライン２２のピッチが狭くて外部接続用開口部１１が両側（図３を平面視した場合の左右）に形成されている場合にはその両側をパターニングする、（iii)データライン２３の外部接続用開口部（図示しない）を図３を平面視した場合の下側に形成する、（iv)データライン２３のピッチが狭くて外部接続用開口部が両側（図３を平面視した場合の上下）に形成されている場合にはその両側をパターニングする。なお、(iii)と(iv)のように、データライン２３の外部接続用開口部（図示しない）は、この封止層６のパターニングによって形成される。
【００５５】
また、封止層６（及び下記の遮光層７）には、コンタクトホール９が形成され、後工程の表示電極層８形成時に、表示電極８とドレイン電極４ｄとを電気的に接続する。
【００５６】
封止層６上には、図２に示すように、半導体層５を遮光するための遮光層７を必要に応じて設けてもよい。この遮光層７はあってもなくてもよい。この遮光層７によって、光に起因した半導体特性の低下を防ぐことができ、ＴＦＴアレイ１０の半導体特性を安定なものとすることができる。また、この遮光層７も上記封止層６と同様の手段により、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにして行う。なお、この遮光層７においても、封止層６の同様、外部接続用開口部１１のスキャンライン２ａが現れない側の段差部（図２の右側の絶縁層３の段差部）では、絶縁層３や封止層６を超えて外部接続用開口部１１に入り込んでいても構わない。
【００５７】
この遮光層７のパターニングは、上記封止層６のパターニングと同じパターンで行うことが望ましい。遮光層７を設ける場合におけるその厚さは、例えば０．５〜５μｍである。また、封止層６と感光層７とを別々にパターニングせずに両層を全面に積層させ、その後に同時にパターニングしてもよい。
【００５８】
次に、少なくとも封止層６上（又は感光層７上）に表示電極層８を形成した後にエッチングし、封止層６上（又は感光層７上）に表示電極８を形成する。このとき形成した表示電極８は、コンタクトホール９を介してドレイン電極１４ｄに電気的に接続する。表示電極形成用材料としては、上記したスキャンライン２と同様の各種の金属材料であってもよいし、上記したソース電極４ｓとドレイン電極４ｄと同様の各種の金属ペースト系の塗布型電極材料であってもよい。前者の場合は、アルミニウム、クロム、タングステン、タンタル、モリブデンのいずれかの金属、又はその金属を含む合金又は複合金属を蒸着又はスパッタリング等で成膜した後、レジストパターンをフォトリソグラフィで形成した後にウェットエッチングで表示電極層８をパターニングする。一方、後者の場合は、上記同様、市販の塗布型電極材料や、上記特許文献１の第００２５段落〜第００２７段落に記載のペースト材料、上記特許文献２の第００２９段落〜第００５０段落に記載のペースト材料等を用いることができる。
【００５９】
ここで、「少なくとも封止層６上（又は感光層７上）に表示電極層８を形成し」としたのは、表示電極層８の形成材料を、封止層を含む全面に形成してもよいし、封止層上にのみ形成してもよいためである。こうして図２に示すＴＦＴアレイ１０が形成される。
【００６０】
表示電極層８の厚さは特に限定されないが、通常、１００〜５００ｎｍ程度である。この工程は、そうした厚さの表示電極層８をエッチングして表示電極８をパターニングする工程であるが、本発明においては、この表示電極８の形成時のエッチングによって、表示電極８のパターニングとともに、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上に残った余分な塗布電極層４ａを全てエッチング除去することを目的とする。したがって、表示電極８を形成するエッチング時間は、少なくとも余分な塗布電極層４ａの全てをエッチングで除去できる時間が必要であり、表示電極８の端部が多少オーバーエッチングしても構わない。
【００６１】
こうした工程であるため、表示電極層８の形成材料は、塗布電極層４と同じ材料であることが同時エッチングを行う上で好ましい。また、同じ材料でなくても、表示電極層８の形成材料と塗布電極層４の形成材料とが同じエッチャント（エッチング液、エッチングガス）でエッチングできる材料であることが好ましい。これらにより、表示電極形成時のエッチングによって、表示電極８のパターニングと、外部接続用開口部１１の段差部９にある塗布電極層４ａの除去とを同時に行うことができる。
【００６２】
以上説明したように、本発明のＴＦＴアレイ１０の製造方法によれば、封止層６（乃至遮光層７）を、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにして形成し、その後の表示電極形成時のエッチングにより、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上に残った余分な塗布電極層４ａを除去する。こうすることで、外部接続用開口部１１におけるスキャンライン２ａの短絡を確実に防ぐことができ、さらに、余分な塗布電極層４ａを除去するためのエッチング工程を別途加えず、工程を簡略化することができるという効果を奏する。
【００６３】
こうした製造方法により、ゲート電極に接続するスキャンライン２を外部に接続するためのスキャンライン外部接続用開口部１１を少なくとも有するボトムゲート型のＴＦＴアレイ１０を得ることができる。得られたＴＦＴアレイ１０は、基板１０上に形成されたゲート電極及びスキャンライン２と、スキャンライン外部接続用開口部１１以外の領域に形成された絶縁層３と、絶縁層３上に塗布型電極材料をエッチングして形成された少なくともソース電極１５ｓ及びドレイン電極４ｄと、ソース電極４ｓ及びドレイン電極４ｄとを跨ぐように形成された半導体層５と、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には少なくとも形成しないようにして形成された封止層６と、封止層６上にエッチングして形成された表示電極８とを有するものとなる。そして、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上には、余分な塗布電極層（図４の符号４ａ）が存在していない。
【００６４】
得られたＴＦＴアレイ１０によれば、スキャンラインの短絡がない歩留まりのよい安定したＴＦＴアレイとなる。また、こうしたＴＦＴアレイ１０を備えた表示装置は、表示電極上に設けられている液晶素子、ＥＬ素子又は電気泳動素子を、各表示電極で均一に駆動させることができ、安定で良質な表示装置とすることができる。
【００６５】
（外部接続用開口部の塗布電極層の２段階除去）
次に、外部接続用開口部１１における余分な塗布電極層の２段階除去について更に詳しく説明する。本発明では、スキャンライン外部接続用開口部１１に露出しているスキャンライン２ａ上に残った余分な塗布電極層４ａを、表示電極形成時のエッチングによって除去する。
【００６６】
本発明では、塗布型電極材料を図３に示す中間工程物３０の全面に塗布形成することによって、図４に示すようにスキャンライン外部接続用開口部１１の段差部９に塗布型電極材料が表面張力によって厚く溜まる。その後、焼成されることにより、その塗布型電極材料は塗布電極層４ａとなるが、その厚さは、絶縁層３上の平坦領域の厚さＴ１に比べて厚いものとなる。段差部９での塗布電極層４ａの厚さとして、実質的なエッチング時間を要する厚さで表せば、図４に示すように、段差部９におけるスキャンライン２ａと絶縁層３との交点（絶縁層３の下からスキャンライン２ａが現れた点）から４５°の方向の厚さＴ３として表すことができる。本発明は、エッチングに要する実質的な厚さＴ３をもつ塗布電極層４ａを、塗布電極層のエッチング工程と、表示電極層８のエッチング工程の２つで除去した。こうした手段により、ソース電極４ｄとドレイン電極４ｄを薄くて均一に、且つオーバーエッチングがないように形成できるので、半導体特性がよく、製造コストの点でも有利なＴＦＴアレイ１０を製造できるという効果を奏する。
【００６７】
第１段目のエッチングは、上記したように、ソース電極４ｓとドレイン電極４ｄの形成工程時のエッチングにより行う。ここでのエッチングは、塗布型電極材料を塗布、焼成して得た塗布電極層４を、過度のオーバーエッチングながいようにソース電極４ｄとドレイン電極４ｄを形成することが目的である。したがって、このエッチングでは、段差部９に形成された実質厚さＴ３の塗布電極層４ａの全てがエッチング除去されなくても構わない。なお、第１段目のエッチングにより、塗布電極層４ａの実質厚さＴ３は、［Ｔ３−Ｔ１］（ｎｍ）に減少していると見積もることができる。
【００６８】
第２段目のエッチングは、上記したように、表示電極８の形成時のエッチングにより行う。ここでのエッチングは、全面又は少なくとも封止層６又は遮光層７上に形成された表示電極層８から表示電極８を形成することが目的であるが、本発明では、上記第１段目のエッチングで除去しきれなかった余分な塗布電極層４ａを全てエッチングで除去することが必須の目的である。表示電極８は、面積が大きく、その周辺端部にオーバーエッチングが生じても表示特性に顕著な影響を及ぼさないことから、表示電極８の端部に多少オーバーエッチングを生じさせても構わない。この第２段目のエッチングにより、第１段目のエッチングで除去しきれなかった厚さ［Ｔ３−Ｔ１］（ｎｍ）の余分な塗布電極層４ａを全て除去する。
【００６９】
ここで、塗布電極層４と表示電極層８のエッチングレートＥｒ（ｎｍ／ｓｅｃ）が同じ又は略同じ場合について検討する。なお、エッチングレートが同じ又は略同じ場合とは、塗布電極４と表示電極８の構成材料が同じである場合、又は、構成材料が同じではなくてもエッチングレートが同じ又はほぼ同じ場合をいい、「略同じ」とは、例えばエッチングレートが±５％以内である。
【００７０】
この場合において、ソース電極４ｓ及びドレイン電極４ｄを構成する部位の塗布電極層４の厚さ（ｎｍ）をＴ１、塗布電極層４のエッチング時間（ｓｅｃ）をＥｔ１、表示電極層８の厚さ（ｎｍ）をＴ２、表示電極層８のエッチング時間（ｓｅｃ）をＥｔ２、段差部９での余分な塗布電極層４ａのエッチングに要する実質厚さ（ｎｍ）をＴ３とする。このとき、表示電極層８の厚さＴ２（ｎｍ）が、２×Ｔ１（ｎｍ）以上、４×Ｔ１（ｎｍ）以下であって、表示電極層８のエッチング時間Ｅｔ２を少なくとも［（Ｔ３−Ｔ１）／Ｅｒ］（ｓｅｃ）超、３×［Ｔ２／Ｅｒ］（ｓｅｃ）以下とするように構成することが好ましい。
【００７１】
本発明では、好ましい表示電極層８の厚さＴ２（ｎｍ）は、塗布電極層４の厚さＴ１の２倍以上で、４倍以下である。この範囲内において、表示電極層８のエッチング時間Ｅｔ２が少なくとも［（Ｔ３−Ｔ１）／Ｅｒ］（ｓｅｃ）を超えているので、第１段目のエッチング後に段差部９に残った余分な塗布電極層４ａをも、確実にエッチングで除去することができる。また、３×［Ｔ２／Ｅｒ］（ｓｅｃ）以下としたので、表示電極層８をエッチングする時間の３倍を上限として、余分な塗布電極層４ａのエッチング除去にあてることができる。その結果、余分な塗布電極層４ａを確実に除去するとともに、表示電極層８をエッチングしてソース電極４ｄとドレイン電極４ｄをパターニングできる。
【００７２】
塗布電極層４の厚さＴ１の最大４倍以下が段差部９の塗布電極層４ａであると見積もることができるので、第２段目の表示電極層のエッチング時間は、ソース電極４ｄとドレイン電極４ｄの厚さＴ１の最大４倍の厚さをエッチングできる時間Ａと、表示電極８の厚さＴ２をエッチングできる時間Ｂとを加えた時間（Ａ＋Ｂ）をエッチング時間とすることが望ましい。この時間で表示電極層のエッチングを行うことにより、表示電極８のパターニングとともに、段差部９にある余分な塗布電極層４ａをも確実にエッチングで除去できる。
【００７３】
本発明の好ましい態様は、表示電極層８の厚さＴ２が、塗布電極層４の厚さＴ１の２倍〜４倍であるので、その表示電極８をパターニングする時間で、余分な塗布電極層４ａをエッチング除去することが可能である。
【００７４】
なお、塗布電極層４のエッチング時間Ｅｔ１については、１×［Ｔ１／Ｅｒ］（ｓｅｃ）を超えていることが望ましい。この時間を超えてエッチングすることにより、少なくともソース電極４ｄとドレイン電極４ｄを確実にパターニングできる。塗布電極層４のエッチング時間Ｅｔ１の上限については、塗布電極層４の材質や厚さ、また、エッチャントの性質によって異なるので一概に言えないが、少なくともある程度の許容時間は有し、その許容時間内でエッチングすることにより、ソース電極４ｄとドレイン電極４ｄを過度のオーバーエッチングを生じさせないものとすることができる。
【００７５】
このように、本発明では、余分な塗布電極層４ａを２回のエッチングで除去できるので、ソース電極４ｓとドレイン電極４ｄのエッチング時間を最適時間に設定することができ、ソース電極４ｓとドレイン電極４ｄのオーバーエッチングを防ぐことができる。その結果、その後に設けられる半導体層５に対する接触抵抗を高くさせず、ＴＦＴの電流−電位特性を良好なものとすることができる。
【００７６】
（オーバーエッチング形態）
図５は、ソース電極４ｓとドレイン電極４ｄの形態を示す断面図である。図５（Ａ）では、ソース電極４ｓとドレイン電極４ｄのエッチング時間を最適時間に設定することができた結果得られたものであり、ソース電極４ｓとドレイン電極４ｄは過度にオーバーエッチングされていない（テーパー形態になっていない）。その結果、その後に設けられる半導体層５に対する接触抵抗を高くさせず、ＴＦＴの電流−電位特性の良好なものとなる。一方、図５（Ｂ）では、ソース電極４ｓとドレイン電極４ｄのエッチング時間な長くなった結果得られたものであり、ソース電極４ｓとドレイン電極４ｄはオーバーエッチングされて、エッチング端面がテーパー形態になっている。こうした形態のソース電極４ｄとドレイン電極４ｄを跨ぐように半導体層５が設けられた場合には、図５（Ａ）に示したような過度のオーバーエッチングが無い場合に比べ、半導体層５に対する接触抵抗が高くなり、ＴＦＴの電流−電位特性が悪くなる。
【００７７】
なお、オーバーエッチングが適当であるか否かは、ソース電極４ｄとドレイン電極４ｄの端部の形状によって確認できる。図５（Ｂ）に示すように、ソース電極４ｄとドレイン電極４ｓの絶縁層３側の端部Ｐと、封止層６側（半導体層５が載る側）のテーパー端部Ｑとの幅Ｗが１００ｎｍ以上の場合にはオーバーエッチングされているということができる。それ以上の幅Ｗを持つテーパー形態である場合は、ソース電極４ｓとドレイン電極４ｄのエッチング時間が、過度にオーバーエッチングされていない形態ということはできないものとする。したがって、本発明では、ソース電極４ｄとドレイン電極４ｓの絶縁層３側の端部Ｐと、封止層６側（半導体層５が載る側）のテーパー端部Ｑとの幅Ｗが０ｎｍ以上１００ｎｍ未満であることが好ましい。
【００７８】
（形態上の特徴）
得られたＴＦＴアレイ１０が本発明の製造方法で製造されたものであるかどうかは、以下のようにして確認できる。
【００７９】
（１）ソース電極４ｄ及びドレイン電極４ｄが塗布型電極材料で形成された塗布電極層４であることは、電極断面を電子顕微鏡等で観察し、ナノ粒子の焼結形態が見られることで確認できる。蒸着やスパッタリングで電極層を形成した場合には、そうした粒子の焼結形態が見られない。（２）ソース電極４ｄ及びドレイン電極４ｄに、塗布型電極材料を構成するバインダー樹脂や金属微粒子表面に修飾された分散剤分子の痕跡が残っている場合があるので、そうしたバインダー樹脂や分散剤分子の有無を成分分析することにより、塗布型電極材料で形成された塗布電極層４であることが確認できる。蒸着やスパッタリングで電極層を形成した場合には、そうしたバインダー樹脂成分の痕跡は見られない。（３）ソース電極４ｄ及びドレイン電極４ｄの端面にオーバーエッチングが見られない場合は、本発明のように、適正なエッチング時間でエッチングしていることを確認できる。（４）外部接続用開口部１１の段差部９では、当然、余分な塗布電極層４は製造工程で既に除去されている。（５）表示電極層８が、塗布電極層４と同じ材料又は同じエッチャントでエッチングされる材料であることを、電極層の成分分析で確認できる。同じ材料又は同じエッチャントでエッチングされる材料であれば、本発明のような２段階エッチングで余分な塗布電極層４をエッチングしていることを推認できる。（６）表示電極８には、オーバーエッチングが見られる。表示電極８にオーバーエッチングがみられるということは、段差部９における余分な塗布電極層４のエッチングを、この表示電極層８のエッチング工程で吸収していることを推認できる。
【００８０】
［表示装置］
上記した本発明に係る製造方法で得られたＴＦＴアレイ１０を表示装置が有する表示素子部のアクティブ駆動素子として用いることにより、本発明に係る表示装置を構成することができる。表示素子部については、液晶表示素子、ＥＬ素子又は電気泳動素子とすることができ、それぞれ液晶表示装置、ＥＬ表示装置、電子ペーパーとすることができる。
【００８１】
こうした表示装置において、ＴＦＴアレイ１０が有する各ドレイン電極１５ｄには表示電極（画素電極）を介して出力素子と対向電極が配置されている。出力素子は、液晶表示素子、ＥＬ素子又は電気泳動素子であり、出力素子毎の領域は、表示装置の画素を構成している。こうした例は、本発明に係る表示装置の一例を示すものであり、本発明に係る製造方法で得られたＴＦＴアレイ１０を用いるものであれば、表示装置として一般的な他の態様にも本発明に係る製造方法で得られたＴＦＴアレイ１０を適用できる。
【実施例】
【００８２】
以下、実施例と比較例により本発明をさらに詳しく説明する。なお、本発明は以下の実施例に限定されるものではない。
【００８３】
［実験例１］
図２に示すボトムゲートボトムコンタクト構造のＴＦＴアレイ１０を作製した。先ず、厚さ１５０ｎｍのＣｒがスパッタリングで形成された厚さ１ｍｍのガラス基板を試験基板として準備し、そのＣｒ付きガラス基板のＣｒをパターニングしてゲート電極とスキャンライン２を形成した。その後、そのゲート電極とスキャンライン２上に、液状感光性樹脂（アクリル樹脂）を厚さ２μｍとなるようにスピンコート法で形成し、その後フォトリソグラフィにて、外部接続用開口部１１（開口部平面寸法：５ｍｍ×７０ｍｍ）を有するようにパターニングして絶縁層３を形成した。
【００８４】
次いで、絶縁層３と外部接続用開口部１１を含む全面に、平均粒径５０ｎｍの銀粒子を含む銀コロイド溶液（粘度：１８ｃｐｓ、塗布型電極材料）をスピンコートで塗布し、その後焼成して厚さ１００ｎｍの塗布電極層４を形成した。このとき、絶縁層３の外部接続用開口部１１側の端部の下から現れるスキャンライン２ａ上の段差部９には、絶縁層３上の塗布電極層４の厚さＴ１よりも厚い塗布電極層４ａ（実質厚さＴ３：３００ｎｍ）で形成されていた。なお、この実質厚さＴ３は、図４に示すように、段差部９におけるスキャンライン２ａと絶縁層３との交点（絶縁層３の下からスキャンライン２ａが現れた点）から４５°の方向の厚さとして表した。
【００８５】
次いで、フォトリソグラフィにより塗布電極層４のパターニングを行って、チャネル長さを１０μｍとすることができるソース電極４ｄとドレイン電極４ｄを形成した。このときのエッチャントは市販のＡｇエッチング液ＳＥＡ−１（関東化学）を用いた。このエッチャントは、Ｃｒに対してエッチング適性がないためスキャンライン２ａはエッチングしないが、Ａｇに対するエッチングレートは７ｎｍ／ｓｅｃであるため塗布電極層４はエッチングできる。エッチング時間は１５秒とした。
【００８６】
次いで、ポリチオフェン誘導体をインクジェット法で塗布し、その後パターニングしてソース電極４ｄとドレイン電極４ｄを跨ぐように形成し、厚さ５０ｎｍの半導体層５とした。次いで、全面に封止層用の感光性樹脂（アクリル系）を塗布し、フォトリソグラフィにてパターニングして厚さ８μｍの封止層６を形成した。封止層６は、外部接続用開口部１１から露出したスキャンライン２ａの上にはかからないようにパターニングを行い、実際には、図２に示すように、長さＬ：５０μｍだけ内方に後退するようにパターニングした。
【００８７】
次いで、封止層６と外部接続用開口部１１を含む全面に、上記の塗布型電極材料と同じ銀コロイド溶液（粘度：１８ｃｐｓ）をスピンコートで塗布し、その後焼成して厚さ３００ｎｍの表示電極層８を形成した。このとき、絶縁層３の外部接続用開口部１１側の端部の下から現れるスキャンライン２ａ上の段差部９にも、表示電極層８が形成されていたが、塗布電極層４ａのときとは異なり、既に段差部９がなだらかになっており、平坦領域で厚さとあまり変わらなかった。
【００８８】
次いで、フォトリソグラフィにより表示電極層８のパターニングを行って、表示電極８を形成した。このときのエッチャントは、上記の塗布電極層４をエッチングした場合と同じもの（市販のＡｇエッチング液ＳＥＡ−１（関東化学））を用いた。エッチング時間は１２０秒とした。こうして実験例１に係るＴＦＴアレイ１０を作製した。
【００８９】
得られたＴＦＴアレイ１０の外部接続用開口部１１には、塗布電極層４ａは残っておらず、スキャンライン２ａの短絡はなかった。得られたＴＦＴアレイについて、スピンコートで形成された後にパターニングされてなるソース電極４ｄとドレイン電極４ｄは、その厚さがＴＦＴアレイ１０の各部で均一であり、さらにその端面は過度のオーバーエッチングはされておらず、図５（Ｂ）に示すＷ幅は７０ｎｍ程度であった。
【００９０】
［実験例２］
実験例１において、表示電極層のエッチング液を市販の混酸アルミ（和光純薬工業）に変更して、エッチング時間を４５秒とした他は、実験例１と同様にして、実施例２のＴＦＴアレイ１０を作製した。このエッチング液において、表示電極層に対するエッチングレートは１５ｎｍ／ｓｅｃで、塗布電極層４に対するエッチングレートと同様であった。
【００９１】
得られたＴＦＴアレイ１０の外部接続用開口部１１には、塗布電極層４ａは残っておらず、スキャンライン２ａの短絡はなかった。また、エッチング時間を短縮することができた。得られたＴＦＴアレイについて、スピンコートで形成された後にパターニングされてなるソース電極４ｄとドレイン電極４ｄは、その厚さがＴＦＴアレイ１０の各部で均一であり、さらにその端面は過度のオーバーエッチングはされておらず、図５（Ｂ）に示すＷ幅は実施例１と同様に７０ｎｍ程度であった。
【００９２】
［実施例３］
実験例１において、表示電極層の形成材料をアルミニウムに変更し、さらにそのエッチング液を市販のエッチング液である混酸アルミ（和光純薬工業）に変更し、エッチング時間を３００秒とした他は、実験例１と同様にして、実施例３のＴＦＴアレイ１０を作製した。このエッチング液において、表示電極層に対するエッチングレートは０．５ｎｍ／ｓｅｃで、塗布電極層４に対するエッチングレートは１５ｎｍ／ｓｅｃであった。
【００９３】
得られたＴＦＴアレイ１０の外部接続用開口部１１には、塗布電極層４ａは残っておらず、スキャンライン２ａの短絡はなかった。得られたＴＦＴアレイについて、スピンコートで形成された後にパターニングされてなるソース電極４ｄとドレイン電極４ｄは、その厚さがＴＦＴアレイ１０の各部で均一であり、さらにその端面は過度のオーバーエッチングはされておらず、図５（Ｂ）に示すＷ幅は実施例１と同様に７０ｎｍ程度であった。
【００９４】
［実施例４］
実験例１において、封止層６上に遮光層７を形成し、同時にパターニングした他は、実験例１と同様にして、実施例４のＴＦＴアレイ１０を作製した。遮光層の形成材料は、封止層用の感光性樹脂（アクリル系）に酸化チタンを配合して遮光機能を持たせた樹脂材料を塗布し、フォトリソグラフィにてパターニングして厚さ２μｍの遮光層７を封止層６上に形成した。
【００９５】
［参考例１］
実験例１において、塗布電極層４のエッチング時間を６０秒として、塗布電極層のパターニング工程で余分な塗布電極層４ａをエッチング除去した。それ以外は、実験例１と同様にして、参考例１のＴＦＴアレイ１０を作製した。
【００９６】
得られたＴＦＴアレイ１０の外部接続用開口部１１には、塗布電極層４ａは残っておらず、スキャンライン２ａの短絡はなかった。得られたＴＦＴアレイについて、スピンコートで形成された後にパターニングされてなるソース電極４ｄとドレイン電極４ｄは、その厚さがＴＦＴアレイ１０の各部で均一であったが、その端面はオーバーエッチングとなっており、図５（Ｂ）に示すＷ幅は５００ｎｍ程度であった。
【００９７】
［電流−電圧特性］
実施例１と参考例１で得られたＴＦＴアレイ１０を用い、ゲート電圧を＋６０Ｖから−４０Ｖに掃引し、その後−４０Ｖから＋６０Ｖに戻して電流−電圧特性を測定した。図７は、実施例１と参考例１で得られたＴＦＴアレイの電流−電圧特性を示すグラフである。測定は、２台のソース−メジャーユニット（ケースレー社製、型式：２３７）を用い、ゲート電圧を変化させたときに得られた電流を測定して行った。図７に示すように、実施例１のＴＦＴアレイ１０は、参考例１のＴＦＴアレイに比べ、４倍程度高い電流を得ることができた。この結果は、ソース電極４ｄとドレイン電極４ｄのオーバーエッチングの有無による差であるということができ、有機半導体層５への注入特性の差によるものと考えられる。
【符号の説明】
【００９８】
１  基板
２  スキャンライン（ゲート電極）
２ａ  外部接続用開口部に露出したスキャンライン
３  絶縁層（ゲート絶縁層）
４ｓ  ソース電極
４ｄ  ドレイン電極
４ａ  段差部での塗布電極層
４ｓ’  オーバーエッチングされたソース電極
４ｄ’  オーバーエッチングされたドレイン電極
５，５’  半導体層
６  封止層
７  遮光層
８  表示電極（表示電極層）
９  コンタクトホール
１０  薄膜トランジスタアレイ
１１  スキャンライン外部接続用開口部
１２  段差部
２０  薄膜トランジスタ
２１  表示電極
２２  スキャンライン
２３  データライン
２４  ゲート線駆動回路
２５  データ線駆動回路
３０  中間工程物
【００９９】
Ｔ１  平坦領域での塗布電極層の厚さ
Ｔ２  表示電極層８の厚さ
Ｔ３  段差部での実質的な塗布電極層の厚さ
Ｌ  絶縁層の端面から封止層の端面までの距離
Ｗ  ソース電極とドレイン電極の絶縁層側の端部とテーパー端部との幅
Ｐ  ソース電極とドレイン電極の絶縁層側の端部
Ｑ  ソース電極とドレイン電極の封止層側のテーパー端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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