(57)【要約】【課題】得られるフィンＦＥＴのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることにより、フィンＦＥＴの駆動電流を高め、ゲルマニウム含有膜の形成に用いるＳＴＩ領域を形成するピッチに余裕を持たせる集積回路構造及びその製造方法を提供する。【解決手段】集積回路構造の製造方法は、半導体基板２０を準備する工程と、半導体基板２０の中に、第１の絶縁領域と第２の絶縁領域とを互いに対向するように形成する工程と、互いに隣接した第１の絶縁領域と第２の絶縁領域との間に設けられた底部と、半導体基板２０に接触した底面と、を有する水平プレート４２と、水平プレート４２に隣接するように上方に設けられたフィン４０とを有する逆Ｔ形のエピタキシャル半導体領域を形成する工程と、フィン４０の頂面及び側壁の頂部にゲート誘電体４６を形成する工程と、ゲート誘電体４６の上にゲート電極４８を形成する工程と、を含む。【選択図】図１２
2010157723.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
前記半導体基板の中に、第１の絶縁領域と第２の絶縁領域とを互いに対向するように形成する工程と、
互いに隣接した前記第１の絶縁領域と前記第２の絶縁領域との間に設けられた底部と、前記半導体基板に接触した底面と、を有する水平プレートと、前記水平プレートに隣接するように上方に設けられたフィンとを有する逆Ｔ形のエピタキシャル半導体領域を形成する工程と、
前記フィンの頂面及び側壁の頂部にゲート誘電体を形成する工程と、
前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする集積回路構造の製造方法。
【請求項２】
前記エピタキシャル半導体領域の形成工程は、
前記半導体基板に接続するように、前記半導体基板上に第１のゲルマニウム含有領域をエピタキシャル形成する工程と、
前記第１のゲルマニウム含有領域上に、前記第１のゲルマニウム含有領域と組成が異なる第２のゲルマニウム含有領域をエピタキシャル形成する工程と、を含むことを特徴とする請求項１に記載の集積回路構造の製造方法。
【請求項３】
前記エピタキシャル半導体領域の形成工程は、
前記第１の絶縁領域と前記第２の絶縁領域との間の前記半導体基板の一部をエッチングして凹部を形成する工程と、
前記凹部の中にゲルマニウム含有材料をエピタキシャル形成する工程と、
前記ゲルマニウム含有材料の上部をパターニングして前記フィンを形成し、前記ゲルマニウム含有材料の下部をエッチングせずに前記水平プレートを形成する工程と、を含み、
前記凹部の底部を、前記第１の絶縁領域の底面より低くないが、前記第１の絶縁領域の頂面より低く設けることにより、前記第１の絶縁領域の第１の側面と、前記第１の側面に対向した前記第２の絶縁領域の第２の側面とが露出されることを特徴とする請求項１に記載の集積回路構造の製造方法。
【請求項４】
半導体基板を準備する工程と、
前記半導体基板の中に第１のＳＴＩ領域及び第２のＳＴＩ領域を形成し、前記第１のＳＴＩ領域と前記第２のＳＴＩ領域との間に隣接するように水平部分を設ける工程と、
前記半導体基板の一部をエッチングして凹部を形成し、前記凹部の底部を、前記第１のＳＴＩ領域の頂面より低いが、前記第１のＳＴＩ領域の底面より低くならないように設け、前記凹部により前記第１のＳＴＩ領域及び前記第２のＳＴＩ領域の側壁を露出させる工程と、
前記凹部の中にゲルマニウム含有領域をエピタキシャル形成する工程と、
前記ゲルマニウム含有領域の上部のみをエッチングすることにより、水平プレートと、前記水平プレートの上方のフィンと、を含む前記ゲルマニウム含有領域の残部を逆Ｔ形に形成する工程と、
前記頂面上にゲート誘電体を形成し、前記フィンの上部を覆う工程と、
前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする集積回路構造の製造方法。
【請求項５】
前記ゲルマニウム含有領域のエッチング工程の後で、前記ゲート誘電体の形成工程の前に、
前記水平プレートを覆う誘電体層を形成し、前記フィンの上部が前記誘電体層により覆われない工程をさらに含むことを特徴とする請求項４に記載の集積回路構造の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の中に形成された第１の絶縁領域及び第２の絶縁領域と、
水平プレート及びフィンを有する逆Ｔ形のエピタキシャル領域と、
前記フィンの頂面及び側壁の上部に設けられたゲート誘電体と、
前記ゲート誘電体の上方に設けられたゲート電極と、を備え、
前記水平プレートは、前記第１の絶縁領域と前記第２の絶縁領域との間に隣接するように設けられ、前記水平プレートの底部が、前記半導体基板に接触するとともに前記第１の絶縁領域の底面より低くならないように形成され、
前記フィンは、前記水平プレートに隣接するように上方に設けられていることを特徴とする集積回路構造。
【請求項７】
前記水平プレートは、シリコンゲルマニウムからなり、
前記フィンの上部は、純粋なゲルマニウムからなることを特徴とする請求項６に記載の集積回路構造。
【請求項８】
前記水平プレートは、複数のゲルマニウム層と複数のシリコンゲルマニウム層とが交互に積層された超格子構造を含むことを特徴とする請求項６に記載の集積回路構造。
【請求項９】
前記第１の絶縁領域及び前記第２の絶縁領域の頂面は、前記水平プレートの頂面と同じ高さの第１の部分を有することを特徴とする請求項６に記載の集積回路構造。
【請求項１０】
半導体基板と、
前記半導体基板の中に設けられた第１のＳＴＩ領域及び第２のＳＴＩ領域と、
水平プレート及びフィンを有する逆Ｔ形のゲルマニウム含有領域と、
前記フィンの頂面及び側壁の上部に設けられたゲート誘電体と、
前記ゲート誘電体の上に設けられたゲート電極と、を備え、
前記水平プレートは、前記第１のＳＴＩ領域と前記第２のＳＴＩ領域との間に隣接するように設けられ、前記水平プレートの底部は、前記半導体基板に接触するとともに前記第１のＳＴＩ領域の底面より低くならないように形成され、
前記フィンは、前記水平プレートに隣接するように上方に設けられていることを特徴とする集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、ゲルマニウム含有フィンを備えるフィンＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の構造及びその製造方法に関する。
【背景技術】
【０００２】
フィンＦＥＴは、高い駆動電流及び小さいチップ面積を有するため、小型の集積回路（例えば、２２ｎｍ以下の技術）において、将来性が期待されているデバイスである。フィンＦＥＴ構造に、高い電子移動度及びホール移動度を有する半導体材料を用いると、フィンＦＥＴの駆動電流をさらに向上させることができる。
【０００３】
ゲルマニウムは、よく知られた半導体材料である。ゲルマニウム材料は、電子移動度及びホール移動度がシリコンより高いため、集積回路の製造に適している。しかし従来、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート誘電体として酸化物（酸化ケイ素）が手軽に使用できるため、集積回路の材料にはシリコンがよく利用されていた。ＭＯＳトランジスタのゲート誘電体は、シリコン基板の熱酸化工程により容易に形成することができる一方、ゲルマニウムの酸化物は、水溶性であったため、ゲート誘電体の製造には適していなかった。
【０００４】
しかし、ＭＯＳトランジスタのゲート誘電体に高Ｋ誘電体材料を用いると、酸化ケイ素の長所が生かせないため、集積回路にゲルマニウムを利用することが再び検討されている。ゲルマニウムの最近の研究は、ゲルマニウムナノワイヤーに集中しており、フィンＦＥＴへの応用もある。
【０００５】
しかしゲルマニウムには、ゲルマニウム濃度が高いゲルマニウム膜又は純粋なゲルマニウムからなるゲルマニウム膜の形成が困難であるという欠点がある。特に、フィンＦＥＴの形成に必要とされる欠陥密度が低くて厚さが大きな高濃度ゲルマニウム膜の形成は困難である。シリコンゲルマニウム膜が膜付きウエハ（ｂｌａｎｋｅｔ  ｓｉｌｉｃｏｎ  ｗａｆｅｒ）からエピタキシャル形成されるとき、シリコンゲルマニウム膜中のゲルマニウムの百分率の増大にともない、シリコンゲルマニウム膜の臨界厚みが低減することが研究結果から知られている。ここで、臨界厚みとは、余剰欠陥を発生させずに得られるシリコンゲルマニウム膜の最大厚さのことである。例えば、膜付きシリコンウエハ上に形成するときの２０％のゲルマニウムを含むシリコンゲルマニウム膜の臨界厚みは、約１０〜２０ｎｍであるが、この厚さはフィンＦＥＴの形成に依然として不十分であった。さらに都合が悪いことに、ゲルマニウムの含有率を４０％、６０％、８０％に増やすと、臨界厚みがそれぞれ約６−８ｎｍ、４−５ｎｍ、２−３ｎｍに減る虞があった。そのため、膜付きシリコンウエハ上にゲルマニウム膜を形成する方式では、フィンＦＥＴを製造することが困難であった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した実情に鑑みてなされたものであり、得られるフィンＦＥＴのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることにより、フィンＦＥＴの駆動電流を高め、ゲルマニウム含有膜の形成に用いるＳＴＩ領域を形成するピッチに余裕を持たせる集積回路構造及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の第１の観点に係る集積回路構造の製造方法は、
半導体基板を準備する工程と、
前記半導体基板の中に、第１の絶縁領域と第２の絶縁領域とを互いに対向するように形成する工程と、
互いに隣接した前記第１の絶縁領域と前記第２の絶縁領域との間に設けられた底部と、前記半導体基板に接触した底面と、を有する水平プレートと、前記水平プレートに隣接するように上方に設けられたフィンとを有する逆Ｔ形のエピタキシャル半導体領域を形成する工程と、
前記フィンの頂面及び側壁の頂部にゲート誘電体を形成する工程と、
前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする。
【０００８】
前記エピタキシャル半導体領域の形成工程は、
前記半導体基板に接続するように、前記半導体基板上に第１のゲルマニウム含有領域をエピタキシャル形成する工程と、
前記第１のゲルマニウム含有領域上に、前記第１のゲルマニウム含有領域と組成が異なる第２のゲルマニウム含有領域をエピタキシャル形成する工程と、を含んでもよい。
【０００９】
前記エピタキシャル半導体領域の形成工程は、
前記第１の絶縁領域と前記第２の絶縁領域との間の前記半導体基板の一部をエッチングして凹部を形成する工程と、
前記凹部の中にゲルマニウム含有材料をエピタキシャル形成する工程と、
前記ゲルマニウム含有材料の上部をパターニングして前記フィンを形成し、前記ゲルマニウム含有材料の下部をエッチングせずに前記水平プレートを形成する工程と、を含み、
前記凹部の底部を、前記第１の絶縁領域の底面より低くないが、前記第１の絶縁領域の頂面より低く設けることにより、前記第１の絶縁領域の第１の側面と、前記第１の側面に対向した前記第２の絶縁領域の第２の側面とが露出されてもよい。
【００１０】
上記目的を達成するため、本発明の第２の観点に係る集積回路構造の製造方法は、半導体基板を準備する工程と、
前記半導体基板の中に第１のＳＴＩ領域及び第２のＳＴＩ領域を形成し、前記第１のＳＴＩ領域と前記第２のＳＴＩ領域との間に隣接するように水平部分を設ける工程と、
前記半導体基板の一部をエッチングして凹部を形成し、前記凹部の底部を、前記第１のＳＴＩ領域の頂面より低いが、前記第１のＳＴＩ領域の底面より低くならないように設け、前記凹部により前記第１のＳＴＩ領域及び前記第２のＳＴＩ領域の側壁を露出させる工程と、
前記凹部の中にゲルマニウム含有領域をエピタキシャル形成する工程と、
前記ゲルマニウム含有領域の上部のみをエッチングすることにより、水平プレートと、前記水平プレートの上方のフィンと、を含む前記ゲルマニウム含有領域の残部を逆Ｔ形に形成する工程と、
前記頂面上にゲート誘電体を形成し、前記フィンの上部を覆う工程と、
前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする。
【００１１】
前記ゲルマニウム含有領域のエッチング工程の後で、前記ゲート誘電体の形成工程の前に、
前記水平プレートを覆う誘電体層を形成し、前記フィンの上部が前記誘電体層により覆われない工程をさらに含んでもよい。
【００１２】
上記目的を達成するため、本発明の第３の観点に係る集積回路構造は、
半導体基板と、
前記半導体基板の中に形成された第１の絶縁領域及び第２の絶縁領域と、
水平プレート及びフィンを有する逆Ｔ形のエピタキシャル領域と、
前記フィンの頂面及び側壁の上部に設けられたゲート誘電体と、
前記ゲート誘電体の上方に設けられたゲート電極と、を備え、
前記水平プレートは、前記第１の絶縁領域と前記第２の絶縁領域との間に隣接するように設けられ、前記水平プレートの底部が、前記半導体基板に接触するとともに前記第１の絶縁領域の底面より低くならないように形成され、
前記フィンは、前記水平プレートに隣接するように上方に設けられていることを特徴とする。
【００１３】
前記水平プレートは、シリコンゲルマニウムからなり、前記フィンの上部は、純粋なゲルマニウムからなってもよい。
【００１４】
前記水平プレートは、複数のゲルマニウム層と複数のシリコンゲルマニウム層とが交互に積層された超格子構造を含んでもよい。
【００１５】
前記第１の絶縁領域及び前記第２の絶縁領域の頂面は、前記水平プレートの頂面と同じ高さの第１の部分を有してもよい。
【００１６】
上記目的を達成するため、本発明の第４の観点に係る集積回路構造は、
半導体基板と、
前記半導体基板の中に設けられた第１のＳＴＩ領域及び第２のＳＴＩ領域と、
水平プレート及びフィンを有する逆Ｔ形のゲルマニウム含有領域と、
前記フィンの頂面及び側壁の上部に設けられたゲート誘電体と、
前記ゲート誘電体の上に設けられたゲート電極と、を備え、
前記水平プレートは、前記第１のＳＴＩ領域と前記第２のＳＴＩ領域との間に隣接するように設けられ、前記水平プレートの底部は、前記半導体基板に接触するとともに前記第１のＳＴＩ領域の底面より低くならないように形成され、
前記フィンは、前記水平プレートに隣接するように上方に設けられていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、得られるフィンＦＥＴのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることができるため、フィンＦＥＴの駆動電流が高く、ゲルマニウム含有膜の形成に用いるＳＴＩ領域を形成するピッチに余裕を持たせることができる集積回路構造及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図２】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図３】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図４】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図５】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図６】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図７】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図８】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図９】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図１０】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図１１】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【図１２】本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態に係る集積回路構造及びその製造方法について図を用いて説明する。
【００２０】
集積回路構造の製造方法は、フィンＦＥＴ（マルチゲート型トランジスタとも称される。）を形成するために用いる逆Ｔ形のゲルマニウム領域の形成を含む。図１〜１２は、本発明の実施形態に係る集積回路構造の製造方法の中間段階をそれぞれ示す模式図である。以下の実施形態において、図面及び説明で用いられる共通要素には同じ參照符号が用いられている。
【００２１】
図１を参照する。図１に示すように、まず、半導体基板２０を準備する。本実施形態の半導体基板２０は、実質的に純粋なシリコンを含むバルクシリコン基板（以下、「シリコン基板」という。）であるが、他の実施形態では他の半導体材料を用いてもよい。シリコン基板２０の中には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域２２（２２１及び２２２で示され、絶縁領域とも称される。）が形成されている。ＳＴＩ領域２２の製造工程は、公知技術であるためここでは詳しく述べない。本実施形態では、互いに隣接したＳＴＩ領域２２１間の空間Ｓが約１００μｍより小さいが、他の実施形態では約１００μｍより大きくてもよい。当業者なら分かるように、本実施形態の説明で述べる寸法は単なる一例であり、必要に応じて変更することができる。
【００２２】
図２を参照する。図２に示すように、ＳＴＩ領域２２１間のシリコン基板２０の一部をエッチングし、凹部２４を形成する。本実施形態では、エッチングを行う際、マスク２６を用いてシリコン基板の他の部分をマスクする。本実施形態の凹部２４は、ＳＴＩ領域２２の底部３０より高い底面２８を有する。他の実施形態では、底面２８は、点線で示された位置で底部３０と略同じ高さに設けてもよい。また、凹部２４の底面２８は、底部３０より低くならないように形成してもよい。
【００２３】
次に、図３を参照する。図３に示すように、凹部２４中にゲルマニウム含有領域３２をエピタキシャル形成する。ゲルマニウム含有領域３２は、Ｓｉ１−ｘＧｅｘ（ｘは、ゲルマニウムの原子百分率であり、０〜１の間である）で表されるシリコンゲルマニウムを含む。本実施形態のゲルマニウム含有領域３２は、実質的に純粋なゲルマニウム（即ち、Ｘ＝１）を含む。
【００２４】
他の実施形態において、ゲルマニウム含有領域３２は、下部３２１と、ゲルマニウム百分率が異なる上部３２２と、を含む。上部３２２は、下部３２１よりゲルマニウム百分率が高い。本実施形態の上部３２２は、実質的に純粋なゲルマニウムからなる。好ましくは、ゲルマニウム百分率が低い下部３２１は、ゲルマニウム百分率が高い上部のバッファ層として用いてもよい。他の実施形態では、ゲルマニウム含有領域３２は、ゲルマニウム百分率が低い値から高い値へ徐々に連続的に移る領域を含んでもよい。さらに他の実施形態では、上部３２２が実質的に純粋なゲルマニウムを含む一方、下部３２１は、多層ＳｉＧｅ層３３１と多層純ゲルマニウム層３３２とが交互に積層された超格子構造を含んでもよい。さらに他の実施形態では、ゲルマニウム含有領域３２全体を超格子構造にしてもよい。
【００２５】
ゲルマニウム含有領域３２は、ＳＴＩ領域２２の頂面を超える高さにまで成長させてから、化学機械研磨（ＣＭＰ）によりＳＴＩ領域２２及びゲルマニウム含有領域３２の頂面を平坦にしてもよい。他の実施形態では、化学機械研磨を行わなくともよい。研磨を行わないゲルマニウム含有領域３２の頂面は、点線３４で示す。
【００２６】
好ましくは、欠陥（転位）の数が膜付きウエハからエピタキシャル形成されたゲルマニウム含有膜より大幅に少なくなるように（例えば、その差異は１０２以上である。）、ＳＴＩ領域２２１間にゲルマニウム含有領域３２を成長させる。さらに、互いに隣接したＳＴＩ領域２２１間の空間Ｓが２００ｎｍに達するため、各ゲルマニウム含有層の臨界厚みは、それぞれ約１００ｎｍ以上となる。そのため、ＳＴＩ領域２２１は、ゲルマニウム含有膜の臨界厚みが小さくなりすぎず、間隔に余裕を持たせることができる。このように大きな臨界厚みは、フィンＦＥＴのフィン形成にとって十分である。
【００２７】
図４を参照する。図４に示すように、ハードマスク３６（又はフォトレジスト）は、窒化ケイ素を用いる。ハードマスク３６は、ゲルマニウム含有領域３２上に直接形成された部分を含む。本実施形態のハードマスク３６は、露出された基板２０及びＳＴＩ領域２２２の部分を含むため、ＳＴＩ領域２２１の後続のエッチング工程において、ＳＴＩ領域２２２及びシリコン基板２０の一部がエッチングされていない。或いは、将来的にフィンを形成する箇所であるゲルマニウム含有領域３２の一部だけを被覆し、ＳＴＩ領域２２１，２２２を含むウエハの他の領域全てを露出する。
【００２８】
図５を参照する。図５は、ゲルマニウム含有領域３２及びＳＴＩ領域２２１のエッチング工程を行うときの状態を示す模式図である。ＳＴＩ領域２２及びゲルマニウム含有領域３２のそれぞれに対し、エッチャントアタックによりドライエッチングを行って凹部を形成してもよい。凹部３９の底部は、ゲルマニウム含有領域３２の底面２８より高い。これにより得られる構造は、ゲルマニウム含有領域３２の残部が、垂直部分（ゲルマニウム含有フィン４０ともいう。）及び水平プレート４２を含む逆Ｔ形の形状である（図５に示す）。本実施形態のゲルマニウム含有領域３２は、実質的に純粋なゲルマニウム上部３２２と、シリコンゲルマニウム又は超格子構造を含む下部３２１と、を含む。凹部３９の底部は、下部３２１の頂面と略同じに形成したり低く形成したりし、フィン４０は実質的に純粋なゲルマニウムからなってもよい。そのため、水平プレート４２は、シリコンゲルマニウム部分又は超格子構造を含んだり、或いは、実質的に純粋なゲルマニウムを含んだりしてもよい。他の実施形態では、フィン４０及び水平プレート４２のそれぞれがシリコンゲルマニウムからなってもよい。
【００２９】
続いて、図６を参照する。図６に示すように、本実施形態の凹部３９には、準常圧ＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＳＡＣＶＤ）により誘電体材料４４（例えば、酸化ケイ素）が充填されているが、他の実施形態では、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）又はＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）により誘電体材料４４を形成してもよい。その後、化学機械研磨によりウエハの表面を平坦化し、余分な誘電体材料４４を除去する。化学機械研磨を行う際は、ハードマスク３６をＣＭＰ停止層として用いてもよい。
【００３０】
図７を参照する。図７に示すように、誘電体材料４４は凹部に形成されている。誘電体材料４４が除去されずに残されるため、水平プレート４２を被覆する。誘電体材料４４上のフィン４０の上部は、フィンＦＥＴを形成するため用いてもよい。図８は、フィンＦＥＴのゲート誘電体４６及びゲート電極４８を示す模式図である。ゲート誘電体４６及びゲート電極４８の材料及び形成方法は公知技術であるため、ここでは詳しく述べない。好ましくは、得られるフィンＦＥＴのリーク電流が発生することを防ぐために、水平プレート４２を誘電体材料により覆う。
【００３１】
他の実施形態では、図４に示す構造を形成した後、ＳＴＩ領域２２１及びゲルマニウム含有領域３２のそれぞれをエッチングする代わりに、ＳＴＩ領域２２をエッチングせずにゲルマニウム含有領域３２だけをエッチングしてもよい（図９に示す）。これにより得られる凹部３９の深さは、下部３２１と上部３２２（図示せず）との間の界面より大きいため、フィン４０が実質的に純粋なゲルマニウムからなるが、ゲルマニウム含有領域３２の底面２８の上方の何れの場所に設けてもよい。当業者に知られているように、実質的に純粋なゲルマニウムによりフィンＦＥＴのフィンを形成すると、電子移動度及びホール移動度が向上し、高い駆動電流を得ることができる。次に、ハードマスク３６を除去し、図１０に示すように、ゲート誘電体４６及びゲート電極４８を形成してもよい。
【００３２】
図１１及び図１２を参照する。図１１及び図１２に示すように、本実施形態の初期構造は、図９の構造と略同じであるが、ゲルマニウム含有領域３２はエッチングされ、ＳＴＩ領域２２はエッチングされない。続いて、図１１に示すように、ドライエッチングなどのエッチングを行い、ＳＴＩ領域２２１の頂面の少なくとも一部を水平プレート４２の頂面より低い凹状に形成する。これにより、水平プレート４２の側壁４３の一部が露出される。本実施形態において、凹状のＳＴＩ領域２２１の頂面が、水平プレート４２の底面２８より高いため、水平プレート４２と下方基板２０との間の界面領域は露出されない。そのため、得られるマルチゲートＦＥＴは、転位集中が高くなりやすい界面領域がチャネル領域の一部として作用しない。
【００３３】
図１２に示すように、ハードマスク３６が除去されると、マルチゲートＦＥＴの残部（ゲート誘電体４６及びゲート電極４８を含む。）が形成される。
【００３４】
上述の実施形態では、高移動度材料の一例として、ゲルマニウム含有材料が用いられているが、他の実施形態では、例えば、ＩＩＩ族／Ｖ族化合物半導体材料の窒化ガリウムなどの他の高移動度半導体材料（ＩＩＩ−Ｖ族化合物半導体材料として知られている）が用いられてもよい。そのため、図８、図１０及び図１２に示すように、得られるマルチゲートＦＥＴは、チャネルとして用いるＩＩＩ−Ｖ族化合物半導体フィンを含んでもよい。
【００３５】
上述したことから分かるように、本発明は、以下の特長を有する。ＳＴＩ領域間にゲルマニウム含有領域がエピタキシャル形成されているため、転位集中が増大せず、厚くてゲルマニウム濃度が高いゲルマニウム層を形成することができる。これにより、フィンＦＥＴデバイスを形成することができる。さらに、逆Ｔ形ゲルマニウム含有領域を形成することにより、フィンＦＥＴが余裕のあるピッチを有するＳＴＩ領域から始まり、フィンＦＥＴの要求に合致させるために、ＳＴＩ領域を緊密に配置する必要がない。
【００３６】
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
【符号の説明】
【００３７】
２０  半導体基板（シリコン基板）
２２  ＳＴＩ領域
２２１  ＳＴＩ領域
２２２  ＳＴＩ領域
２４  凹部
２６  マスク
２８  底面
３０  底部
３２  ゲルマニウム含有領域
３２１  下部
３２２  上部
３３１  ＳｉＧｅ層
３３２  ゲルマニウム層
３４  点線
３６  ハードマスク
３９  凹部
４０  フィン
４２  水平プレート
４３  側壁
４４  誘電体材料
４６  ゲート誘電体
４８  ゲート電極
Ｓ  空間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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