(57)【要約】【課題】静電気放電による内部素子および内部回路などの損傷を防止する技術に関し、パッドに接続されたダミー出力駆動回路を制御して、静電気放電に対する耐性を強化させた集積回路を提供すること。【解決手段】外部との信号交換のための入出力パッドと、該入出力パッドに接続されて、第１の電源ラインと第２の電源ラインとの間に静電気放電経路を提供する静電気放電保護部と、前記第１の電源ラインおよび前記入出力パッドの間に接続される第１の駆動トランジスタと、該第１の駆動トランジスタのゲート端に接続されて、前記第１の駆動トランジスタを制御する第１の駆動制御部と、前記第１の電源ラインおよび前記入出力パッドの間に接続される第１のダミー駆動トランジスタと、ノーマル動作モードで前記第１のダミー駆動トランジスタのゲート端に前記第１の電源を供給し、電源が供給されない非動作状態で前記第１のダミー駆動トランジスタのゲート端をフロートさせる第１の補助駆動制御部とを備える。【選択図】図２
2010157732.tif 000002
【特許請求の範囲】
【請求項１】
外部との信号交換のための入出力パッドと、
該入出力パッドに接続されて、第１の電源ラインと第２の電源ラインとの間に静電気放電経路を提供する静電気放電保護部と、
前記第１の電源ラインおよび前記入出力パッドの間に接続される第１の駆動トランジスタと、
該第１の駆動トランジスタのゲート端に接続されて、前記第１の駆動トランジスタを制御する第１の駆動制御部と、
前記第１の電源ラインおよび前記入出力パッドの間に接続される第１のダミー駆動トランジスタと、
ノーマル動作モードで前記第１のダミー駆動トランジスタのゲート端に前記第１の電源を供給し、電源が供給されない非動作状態で前記第１のダミー駆動トランジスタのゲート端をフロートさせる第１の補助駆動制御部と、
を備えることを特徴とする集積回路。
【請求項２】
前記第２の電源ラインおよび前記入出力パッドの間に接続される第２の駆動トランジスタと、
該第２の駆動トランジスタのゲート端に接続されて、前記第２の駆動トランジスタを制御する第２の駆動制御部と、
前記第２の電源ラインおよび前記入出力パッドの間に接続される第２のダミー駆動トランジスタと、
前記ノーマル動作モードで前記第２のダミー駆動トランジスタのゲート端に前記第２の電源を供給し、電源が供給されない非動作状態で前記第２のダミー駆動トランジスタのゲート端をフロートさせる第２の補助駆動制御部と、
をさらに備えることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記第１の電源ラインと前記第２の電源ラインとの間に接続される電源クランプ部をさらに備えることを特徴とする請求項２に記載の集積回路。
【請求項４】
前記第１の電源が電源電圧であり、前記第１の駆動トランジスタおよび前記第１のダミー駆動トランジスタがプルアップ駆動トランジスタであることを特徴とする請求項２に記載の集積回路。
【請求項５】
前記第１の電源が接地電圧で、前記第２の電源が電源電圧であり、前記第１の駆動トランジスタおよび前記第１のダミー駆動トランジスタがプルダウン駆動トランジスタであることを特徴とする請求項２に記載の集積回路。
【請求項６】
前記第１の電源が電源電圧で、前記第２の電源が接地電圧であり、前記第１の駆動トランジスタおよび前記第１のダミー駆動トランジスタがプルアップ駆動トランジスタで、前記第２の駆動トランジスタおよび前記第２のダミー駆動トランジスタがプルダウン駆動トランジスタであることを特徴とする請求項２に記載の集積回路。
【請求項７】
前記第１の電源が電源電圧で、前記第２の電源が接地電圧であり、前記第１の駆動トランジスタおよび前記第１のダミー駆動トランジスタがプルアップ駆動トランジスタで、前記第２の駆動トランジスタおよび前記第２のダミー駆動トランジスタがプルダウン駆動トランジスタであることを特徴とする請求項３に記載の集積回路。
【請求項８】
前記第１の補助駆動制御部は、
前記第１の電源ラインと出力端との間に接続される第１のトランジスタと、
前記出力端と前記第２の電源ラインとの間に接続される第２のトランジスタと、
を備え、
前記第１のトランジスタおよび第２のトランジスタのゲート端が前記第２の電源ラインに接続されることを特徴とする請求項１に記載の集積回路。
【請求項９】
前記第１の電源が電源電圧で、前記第２の電源が接地電圧であり、前記第１のトランジスタがＰＭＯＳトランジスタで、前記第２のトランジスタがＮＭＯＳトランジスタであることを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記第１の補助駆動制御部は、
前記第１の電源ラインと第１の出力端との間に接続される第１のトランジスタと、
前記第１の出力端と前記第２の電源ラインとの間に接続される第２のトランジスタと、
を備え、
前記第１のトランジスタおよび第２のトランジスタのゲート端が前記第２の電源ラインに接続されることを特徴とする請求項２に記載の集積回路。
【請求項１１】
前記第２の補助駆動制御部は、
前記第１の電源ラインと第２の出力端との間に接続される第３のトランジスタと、
前記第２の出力端と前記第２の電源ラインとの間に接続される第４のトランジスタと、
を備え、
前記第３のトランジスタおよび第４のトランジスタのゲート端が前記第１の電源ラインに接続されることを特徴とする請求項１０に記載の集積回路。
【請求項１２】
前記第１の電源が電源電圧で、前記第２の電源が接地電圧であり、前記第１のトランジスタおよび第３のトランジスタがＰＭＯＳトランジスタで、前記第２のトランジスタおよび第４のトランジスタがＮＭＯＳトランジスタであることを特徴とする請求項１１に記載の集積回路。
【請求項１３】
前記第２の電源が接地電圧であり、前記第１駆動トランジスタおよび前記第１のダミー駆動トランジスタがプルアップ駆動トランジスタであることを特徴とする請求項２に記載の集積回路。
【請求項１４】
外部との信号交換のための入出力パッドと、
該入出力パッドに接続されて、第１の電源電圧ラインと第１の接地電圧ラインとの間に静電気放電経路を形成する静電気放電保護部と、
前記第１の電源電圧ラインおよび前記入出力パッドの間に接続されるプルアップ駆動トランジスタと、
該プルアップ駆動トランジスタのゲート端に接続されて、プルアップ駆動トランジスタを制御する第１の駆動制御部と、
前記第１の電源電圧ラインおよび前記入出力パッドの間に接続されるダミープルアップ駆動トランジスタと、
ノーマル動作モードでダミープルアップ駆動トランジスタのゲート端に第２の電源電圧を供給し、電源が供給されない非動作状態でダミープルアップ駆動トランジスタのゲート端をフロートさせる第１の補助駆動制御部と、
を備えることを特徴とする集積回路。
【請求項１５】
前記第１の接地電圧ラインおよび前記入出力パッドの間に接続されるプルダウン駆動トランジスタと、
該プルダウン駆動トランジスタのゲート端に接続されて、プルダウン駆動トランジスタを制御する第２の駆動制御部と、
前記第１の接地電圧ラインおよび前記入出力パッドの間に接続されるダミープルダウン駆動トランジスタと、
ノーマル動作モードでダミープルダウン駆動トランジスタのゲート端に第２の接地電圧を供給し、電源が供給されない非動作状態でダミープルダウン駆動トランジスタＭＮ２のゲート端をフロートさせる第２の補助駆動制御部と、
をさらに備えることを特徴とする請求項１４に記載の集積回路。
【請求項１６】
前記第１の電源電圧ラインおよび第２の電源電圧ラインと前記第１の接地電圧ラインおよび第２の接地電圧ラインとの間に接続される電源クランプ部をさらに備えることを特徴とする請求項１５に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、静電気放電による内部素子および内部回路などの損傷を防止する技術に関する。
【背景技術】
【０００２】
集積回路、半導体メモリ装置、半導体装置などの内部回路の中で、特に、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子で構成される回路は、ゲートの入力インピーダンスが高いため、特に、静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ、ＥＳＤ）によってＭＯＳ素子のゲート酸化膜などが破壊されやすい。高性能化、高集積化された半導体装置を製作するために、内部回路を構成するトランジスタのゲート酸化膜の厚さも減っているため、半導体装置は、静電気放電ＥＳＤから内部回路を保護するための静電気放電保護回路を必ず備えなければならない。
【０００３】
集積回路などは、主に製造過程および単品状態で存在するとき、静電気放電ＥＳＤに露出し得る。すなわち、このときは、集積回路などがノーマル動作を行うために、電子システムに装着された状態ではないため、電源が供給されない非動作状態である。
【０００４】
静電気放電保護回路の耐性と性能などを評価し、静電気放電ＥＳＤによる内部回路の影響を分析するために、静電気放電現象に対する標準モデルを利用するが、一般的に多く使用する静電気放電モデリング方法は３つに区分することができる。第１に、人体に帯電されている静電荷が半導体装置に放電される場合をモデリングしたＨＢＭ（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ、以下、「ＨＢＭ」とする。）と、第２に、半導体装置製造工程で金属性工作機械に帯電されている静電荷が半導体装置に放電される場合をモデリングしたＭＭ（Ｍａｃｈｉｎｅ  Ｍｏｄｅｌ、以下、「ＭＭ」とする。）と、第３に、パッケージ組み立て過程などの製造工程で半導体装置の内部に帯電された静電荷が外部のグラウンドまたは導体に放電される場合をモデリングしたＣＤＭ（Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ、以下、「ＣＤＭ」とする。）がある。参考までに、静電荷、すなわち、正電荷または負電荷が帯電されている途中に、物理的な接触などで静電気放電ＥＳＤ現象が生じるため、帯電された電荷の極性によって電荷の流れの方向が変わる。
【０００５】
静電気放電保護回路は、静電気放電ＥＳＤが生じたとき、内部的に発生する寄生ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、ＢＪＴ）現象により、所定電圧をクランプして電源ラインに過電流を流してしまうｇｇＭＯＳトランジスタ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳＦＥＴ）、ｇｃＭＯＳ（ｇａｔｅ−ｃｏｕｐｌｅｄ  ＭＯＳＦＥＴ）、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、ダイオード、その他、ＭＯＳ素子などで製作される。
【０００６】
静電気放電保護回路は、静電気放電現象が生じないとき、すなわち、半導体装置の正常動作時には、寄生キャパシタンス成分とみなすことができ、漏れ電流などのような付随的な影響を与える成分にモデリングされ得る。
【０００７】
図１は、従来技術の集積回路に関する構造図である。
【０００８】
同図に示すように、集積回路は、外部との信号交換のための入出力パッドＤＱと、該入出力パッドＤＱに接続されて、電源電圧ＶＤＤライン１３Ａと接地電圧ＶＳＳライン１３Ｂとの間に静電気放電経路を提供する静電気放電保護部１０Ａ、１０Ｂと、電源電圧ＶＤＤライン１３Ａおよび入出力パッドＤＱの間に接続されるプルアップ駆動トランジスタＭＰ１と、該プルアップ駆動トランジスタＭＰ１のゲート端に接続されて、プルアップ駆動トランジスタＭＰ１を制御する第１の駆動制御部１１ＵＰと、電源電圧ＶＤＤライン１３Ａおよび入出力パッドＤＱの間に接続されて、ゲート端が電源電圧ＶＤＤライン１３Ａに接続されるダミープルアップ駆動トランジスタＭＰ２と、接地電圧ＶＳＳライン１３Ｂおよび入出力パッドＤＱの間に接続されるプルダウン駆動トランジスタＭＮ１と、該プルダウン駆動トランジスタＭＮ１のゲート端に接続されて、プルダウン駆動トランジスタＭＮ１を制御する第２の駆動制御部１１ＤＮと、接地電圧ＶＳＳライン１３Ｂおよび入出力パッドＤＱの間に接続されて、ゲート端が接地電圧ＶＳＳライン１３Ｂに接続されるダミープルダウン駆動トランジスタＭＮ２とを備える。
【０００９】
また、電源電圧ＶＤＤライン１３Ａと接地電圧ＶＳＳライン１３Ｂとの間に接続される電源クランプ部１２が備えられる。本実施形態において電源クランプ部１２は、所定レベル以上の過度電圧または過度電流が印加されると、電源電圧ＶＤＤライン１３Ａと接地電圧ＶＳＳライン１３Ｂとの相互間に静電気放電ＥＳＤ経路を提供する。
【００１０】
また、静電気放電保護部１０Ａ、１０Ｂは、一般的にダイオード、ｇｇＭＯＳトランジスタ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳＦＥＴ）、ｇｃＭＯＳ（ｇａｔｅ−ｃｏｕｐｌｅｄ  ＭＯＳＦＥＴ）、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、その他、ＭＯＳ素子などで製作されるが、静電気放電ＥＳＤが生じると、電源電圧ＶＤＤライン１３Ａと接地電圧ＶＳＳライン１３Ｂとの間に電流経路を形成して、過度な電流から内部素子および内部回路などを保護する。
【００１１】
また、内部回路１４は、第１の駆動制御部１１ＵＰおよび第２の駆動制御部１１ＤＮを動作させるが、第１の駆動制御部１１ＵＰと第２の駆動制御部１１ＤＮとを前置駆動部と呼ぶこともある。
【００１２】
さらに、ダミープルアップ駆動トランジスタＭＰ２およびダミープルダウン駆動トランジスタＭＮ２は、集積回路のリビジョン（ｒｅｖｉｓｉｏｎ）などを考慮して、プルアップ駆動トランジスタＭＰ１およびプルダウン駆動トランジスタＭＮ１、すなわち、メイン出力駆動部に対応して同一の動作ができるように構成したものであるが、実際には、入出力パッドＤＱを駆動させていない。
ダミー駆動トランジスタＭＰ２、ＭＮ２をオプションフィンガー（ｏｐｔｉｏｎ  ｆｉｎｇｅｒ）、駆動トランジスタＭＰ１、ＭＮ１をドライバーフィンガー（ｄｒｉｖｅｒ  ｆｉｎｇｅｒ）と記述することもある。
【００１３】
上記のように構成される集積回路の細部構成および主な動作を説明すると、次のとおりである。
【００１４】
ノーマル動作モードで電源が供給されると、ＰＭＯＳトランジスタＭＰ２であるダミープルアップ駆動トランジスタＭＰ２は、ゲート端に電源電圧ＶＤＤが印加されるため、ターンオフ（ｔｕｒｎ  ｏｆｆ）状態を維持し、入出力パッドＤＱを介して信号を伝送するのに影響を与えなくなる。すなわち、第１の駆動制御部１１ＵＰで接地電圧ＶＳＳレベルの信号を出力すると、プルアップ駆動トランジスタＭＰ１がターンオン（ｔｕｒｎ  ｏｎ）されて、入出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動させるようになるが、ダミープルアップ駆動トランジスタＭＰ２は、ノーマル動作モードでターンオフされた状態を維持し続ける。
【００１５】
また、ノーマル動作モードでＮＭＯＳトランジスタＭＮ２であるダミープルダウン駆動トランジスタＭＮ２は、ゲート端に接地電圧ＶＳＳが印加されるので、ターンオフ状態を維持し、入出力パッドＤＱを介して信号を伝送するのに影響を与えなくなる。
【００１６】
一方、非動作状態では電源電圧ＶＤＤライン１３Ａに電源が供給されない。したがって、第１の駆動制御部１１ＵＰの出力端Ｎ１と第２の駆動制御部１１ＤＮの出力端Ｎ２とは、フロート（Ｆｌｏａｔｉｎｇ）状態になるので、プルアップ駆動トランジスタＭＰ１およびプルダウン駆動トランジスタＭＮ１のゲート端は、いずれもフロート状態になる。
【００１７】
このとき、入出力パッドＤＱに静電気放電ＥＳＤ現象が生じた場合、静電気放電保護部１０Ａ、１０Ｂが電源電圧ＶＤＤライン１３Ａと接地電圧ＶＳＳライン１３Ｂとの間に電流経路を完全に形成する前までは、静電気による所定レベルの電圧がダミー駆動トランジスタＭＰ２、ＭＮ２および駆動トランジスタＭＰ１、ＭＮ１に印加されるが、この電圧によって、ダミー駆動トランジスタＭＰ２、ＭＮ２と駆動トランジスタＭＰ１、ＭＮ１とが内部的に生じる寄生ＢＪＴ現象により電源ラインに過電流を流してしまうことになるｇｇＭＯＳトランジスタ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳＦＥＴ）のような内部動作を行うことになる。このとき、駆動トランジスタＭＰ１、ＭＮ１のゲート端はフロート状態であるが、ダミー駆動トランジスタＭＰ２、ＭＮ２のゲート端は電源電圧ＶＤＤライン１３Ａおよび接地電圧ＶＳＳライン１３Ｂに接続されている。したがって、駆動トランジスタＭＰ１、ＭＮ１が内部的にターンオンされるトリガー電圧は、ダミー駆動トランジスタＭＰ２、ＭＮ２に比べて低い電圧レベルで決定される。すなわち、駆動トランジスタＭＰ１、ＭＮ１がダミー駆動トランジスタＭＰ２、ＭＮ２に比べて低い電圧で先にターンオンされ、電源ライン１３Ａ、１３Ｂに過電流経路を形成するため、初期に駆動トランジスタＭＰ１、ＭＮ１に過度なストレスが発生して、駆動トランジスタＭＰ１、ＭＮ１が破壊され得るという問題が発生する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、パッドに接続されたダミー出力駆動回路を制御して、静電気放電に対する耐性を強化させた集積回路を提供することにある。
【課題を解決するための手段】
【００１９】
そこで、上記の目的を達成するための本発明に係る集積回路は、外部との信号交換のための入出力パッドと、該入出力パッドに接続されて、第１の電源ラインと第２の電源ラインとの間に静電気放電経路を提供する静電気放電保護部と、前記第１の電源ラインおよび前記入出力パッドの間に接続される第１の駆動トランジスタと、該第１の駆動トランジスタのゲート端に接続されて、前記第１の駆動トランジスタを制御する第１の駆動制御部と、前記第１の電源ラインおよび前記入出力パッドの間に接続される第１のダミー駆動トランジスタと、ノーマル動作モードで前記第１のダミー駆動トランジスタのゲート端に前記第１の電源を供給し、電源が供給されない非動作状態で前記第１のダミー駆動トランジスタのゲート端をフロートさせる第１の補助駆動制御部とを備える。
【発明の効果】
【００２０】
本発明を適用した集積回路は、静電気放電ＥＳＤ現象が生じたとき、パッドに接続されたダミー出力駆動回路および出力駆動回路がターンオンＴＵＲＮ  ＯＮされて過電流を放電させるようになるトリガー電圧が同一になるよう制御することにより、出力駆動回路の静電気放電に対する耐性を強化した。本発明を実施するためにさらに備えられる素子の数は非常に少ないので、全体的な回路の面積にほとんど影響を与えない。
【図面の簡単な説明】
【００２１】
【図１】従来技術の集積回路に関する構造図である。
【図２】本発明の一実施形態に係る集積回路の構造図である。
【図３】本発明の他の実施形態に係る集積回路の構造図である。
【発明を実施するための形態】
【００２２】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の好ましい実施形態を、添付図面を参照して説明する。参考までに、図面および詳細な説明において、素子、ブロックなどを指し示すときに使用する用語、記号、符号などは、必要に応じて細部単位別に表記することもできるので、同一の用語、記号、符号が全体回路で同一の素子等を指し示さないこともあることに留意しよう。
【００２３】
一般に、回路の論理信号は、電圧レベルに対応してハイレベル（ＨＩＧＨ  ＬＥＶＥＬ、Ｈ）またはローレベル（ＬＯＷ  ＬＥＶＥＬ、Ｌ）に区分し、各々「１」と「０」等で表現することもある。また、必要に応じて、さらにハイインピーダンス（Ｈｉｇｈ  Ｉｍｐｅｄａｎｃｅ、Ｈｉ−Ｚ）状態などを有することができると定義し記述する。なお、本実施形態で使用する用語であるＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一種類であることを予め明かしておく。図面において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、それぞれＭＰｉ、ＭＮｉ（ｉ＝０、１、２、…）で示す。
【００２４】
図２は、本発明の一実施形態に係る集積回路の構造図である。
【００２５】
同図に示すように、集積回路は、外部との信号交換のための入出力パッドＤＱと、該入出力パッドＤＱに接続されて、電源電圧ＶＤＤライン２４Ａおよび接地電圧ＶＳＳライン２４Ｂの間に静電気放電経路を提供する静電気放電保護部２０Ａ、２０Ｂと、電源電圧ＶＤＤライン２４Ａおよび入出力パッドＤＱの間に接続されるプルアップ駆動トランジスタＭＰ１と、プルアップ駆動トランジスタＭＰ１のゲート端に接続されて、プルアップ駆動トランジスタＭＰ１を制御する第１の駆動制御部２１ＵＰと、電源電圧ＶＤＤライン２４Ａおよび入出力パッドＤＱの間に接続されるダミープルアップ駆動トランジスタＭＰ２と、ノーマル動作モードでダミープルアップ駆動トランジスタＭＰ２のゲート端に電源電圧ＶＤＤを供給し、電源が供給されない非動作状態でダミープルアップ駆動トランジスタＭＰ２のゲート端をフロートさせる第１の補助駆動制御部２２ＵＰとを備え、また、接地電圧ＶＳＳライン２４Ｂおよび入出力パッドＤＱの間に接続されるプルダウン駆動トランジスタＭＮ１と、該プルダウン駆動トランジスタＭＮ１のゲート端に接続されて、プルダウン駆動トランジスタＭＮ１を制御する第２の駆動制御部２１ＤＮと、接地電圧ＶＳＳライン２４Ｂおよび入出力パッドＤＱの間に接続されるダミープルダウン駆動トランジスタＭＮ２と、ノーマル動作モードでダミープルダウン駆動トランジスタＭＮ２のゲート端に接地電圧ＶＳＳを供給し、電源が供給されない非動作状態でダミープルダウン駆動トランジスタＭＮ２のゲート端をフロートさせる第２の補助駆動制御部２２ＤＮとを備える。
【００２６】
また、参考までに、本実施形態のように、電源電圧ＶＤＤライン２４Ａと接地電圧ＶＳＳライン２４Ｂとの間に接続される電源クランプ部２３をさらに備えて構成されることもできる。本実施形態において電源クランプ部２３は、所定レベル以上の過度電圧または過度電流が印加されると、電源電圧ＶＤＤライン２４Ａと接地電圧ＶＳＳライン２４Ｂとの相互間に静電気放電ＥＳＤ経路を提供する。
【００２７】
また、静電気放電保護部２０Ａ、２０Ｂは、一般的にダイオード、ｇｇＭＯＳトランジスタ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳＦＥＴ）、ｇｃＭＯＳ（ｇａｔｅ−ｃｏｕｐｌｅｄ  ＭＯＳＦＥＴ）、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、その他、ＭＯＳ素子などで製作されるが、静電気放電ＥＳＤが生じると、電源電圧ＶＤＤライン２４Ａおよび接地電圧ＶＳＳライン２４Ｂの間に電流経路を形成して、過度な電流から内部素子および内部回路などを保護する。
【００２８】
また、内部回路２５は、第１の駆動制御部２１ＵＰおよび第２の駆動制御部２１ＤＮを動作させることになるが、第１の駆動制御部２１ＵＰと第２の駆動制御部２１ＤＮとを前置駆動部と呼ぶこともある。
【００２９】
さらに、ダミープルアップ駆動トランジスタＭＰ２およびダミープルダウン駆動トランジスタＭＮ２は、集積回路のリビジョンなどを考慮して、プルアップ駆動トランジスタＭＰ１およびプルダウン駆動トランジスタＭＮ１、すなわち、メイン出力駆動部に対応して同一の動作ができるように構成したものであるが、実際には、入出力パッドＤＱを駆動させていない。ダミー駆動トランジスタＭＰ２、ＭＮ２をオプションフィンガー（ｏｐｔｉｏｎ  ｆｉｎｇｅｒ）、駆動トランジスタＭＰ１、ＭＮ１をドライバーフィンガー（ｄｒｉｖｅｒ  ｆｉｎｇｅｒ）と記述することもある。
【００３０】
上記のように構成される集積回路の細部構成および主な動作を説明すると、次のとおりである。
【００３１】
本実施形態において第１の補助駆動制御部２２ＵＰは、電源電圧ＶＤＤライン２４Ａと出力端Ｎ３との間に接続されるＰＭＯＳトランジスタＭＰ５と、出力端Ｎ３と接地電圧ＶＳＳライン２４Ｂとの間に接続されるＮＭＯＳトランジスタＭＮ５とで構成されるが、ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ５のゲート端は、いずれも接地電圧ＶＳＳライン２４Ｂに接続されている。したがって、ノーマル動作モードで電源が供給されると、ＰＭＯＳトランジスタＭＰ５がターンオンされて、出力端Ｎ３を介してダミープルアップ駆動トランジスタＭＰ２のゲート端に電源電圧ＶＤＤを供給することになる。よって、ＰＭＯＳトランジスタＭＰ２であるダミープルアップ駆動トランジスタＭＰ２は、ゲート端に電源電圧ＶＤＤが印加されるので、ターンオフ状態を維持し、入出力パッドＤＱを介して信号を伝送するのに影響を与えなくなる。すなわち、第１の駆動制御部２１ＵＰで接地電圧ＶＳＳレベルの信号を出力すると、プルアップ駆動トランジスタＭＰ１がターンオンされて、入出力パッドＤＱを電源電圧ＶＤＤでプルアップ駆動させるようになるが、ダミープルアップ駆動トランジスタＭＰ２は、ノーマル動作モードでターンオフ状態を維持し続ける。
【００３２】
また、第２の補助駆動制御部２２ＤＮは、電源電圧ＶＤＤライン２４Ａと出力端Ｎ４との間に接続されるＰＭＯＳトランジスタＭＰ６と、出力端Ｎ４と接地電圧ＶＳＳライン２４Ｂとの間に接続されるＮＭＯＳトランジスタＭＮ６とで構成されるが、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６のゲート端は、いずれも電源電圧ＶＤＤライン２４Ａに接続されている。したがって、ノーマル動作モードで電源が供給されると、ＮＭＯＳトランジスタＭＮ６がターンオンされて、出力端Ｎ４を介してダミープルダウン駆動トランジスタＭＮ２のゲート端に接地電圧ＶＳＳを供給することになる。よって、ＮＭＯＳトランジスタＭＮ２であるダミープルダウン駆動トランジスタＭＮ２は、ゲート端に接地電圧ＶＳＳが印加されるので、ターンオフ状態を維持し、入出力パッドＤＱを介して信号を伝送するのに影響を与えなくなる。すなわち、第２の駆動制御部２１ＤＮで接地電圧ＶＳＳレベルの信号を出力すると、プルダウン駆動トランジスタＭＮ１がターンオンされて、入出力パッドＤＱを接地電圧ＶＳＳにプルダウン駆動させるようになるが、ダミープルダウン駆動トランジスタＭＮ２は、ノーマル動作モードでターンオフ状態を維持し続ける。
【００３３】
一方、非動作状態では、電源電圧ＶＤＤライン２４Ａに電源が供給されない。したがって、第１の補助駆動制御部２２ＵＰの出力端Ｎ３および第２の補助駆動制御部２２ＤＮの出力端Ｎ４もフロート状態になるので、ダミープルアップ駆動トランジスタＭＰ２およびダミープルダウン駆動トランジスタＭＮ２のゲート端もすべてフロート状態になる。また、第１の駆動制御部２１ＵＰの出力端Ｎ１および第２の駆動制御部２１ＤＮの出力端Ｎ２もフロート状態になるので、プルアップ駆動トランジスタＭＰ１およびプルダウン駆動トランジスタＭＮ１のゲート端もすべてフロート状態になる。
【００３４】
このとき、入出力パッドＤＱに静電気放電ＥＳＤ現象が生じた場合、静電気放電保護部２０Ａ、２０Ｂが電源電圧ＶＤＤライン２４Ａと接地電圧ＶＳＳライン２４Ｂとの間に電流経路を完全に形成する前までは、静電気による所定レベルの電圧がダミー駆動トランジスタＭＰ２、ＭＮ２および駆動トランジスタＭＰ１、ＭＮ１に印加されるが、この電圧によって、ダミー駆動トランジスタＭＰ２、ＭＮ２と駆動トランジスタＭＰ１、ＭＮ１とが内部的に生じる寄生ＢＪＴ現象により電源ラインに過電流を流してしまうことになるｇｇＭＯＳトランジスタ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳＦＥＴ）のような内部動作を行うことになる。このとき、ダミー駆動トランジスタＭＰ２、ＭＮ２と駆動トランジスタＭＰ１、ＭＮ１とのゲート端は、いずれもフロート状態であるため、内部的にターンオンされるトリガー電圧が同じであり、同一の時点で電源ライン２４Ａ、２４Ｂに過電流経路を形成するので、駆動トランジスタＭＰ１、ＭＮ１に過度なストレスが発生せず、静電気放電に対する耐性が強化される。
【００３５】
図３は、本発明の他の実施形態に係る集積回路の構造図である。
【００３６】
同図に示すように、集積回路は、外部との信号交換のための入出力パッドＤＱと、該入出力パッドＤＱに接続されて、第１の電源電圧ＶＤＤ１ライン３４Ａ１と第１の接地電圧ＶＳＳ１ライン３４Ｂ１との間に静電気放電経路を提供する静電気放電保護部３０Ａ、３０Ｂと、第１の電源電圧ＶＤＤ１ライン３４Ａ１および入出力パッドＤＱの間に接続されるプルアップ駆動トランジスタＭＰ１と、プルアップ駆動トランジスタＭＰ１のゲート端に接続されて、プルアップ駆動トランジスタＭＰ１を制御する第１の駆動制御部３１ＵＰと、第１の電源電圧ＶＤＤ１ライン３４Ａ１および入出力パッドＤＱの間に接続されるダミープルアップ駆動トランジスタＭＰ２と、ノーマル動作モードでダミープルアップ駆動トランジスタＭＰ２のゲート端に第２の電源電圧ＶＤＤ２を供給し、電源が供給されない非動作状態でダミープルアップ駆動トランジスタＭＰ２のゲート端をフロートさせる第１の補助駆動制御部３２ＵＰとを備え、また、第１の接地電圧ＶＳＳ１ライン３４Ｂ１および入出力パッドＤＱの間に接続されるプルダウン駆動トランジスタＭＮ１と、該プルダウン駆動トランジスタＭＮ１のゲート端に接続されて、プルダウン駆動トランジスタＭＮ１を制御する第２の駆動制御部３１ＤＮと、第１の接地電圧ＶＳＳ１ライン３４Ｂ１および入出力パッドＤＱの間に接続されるダミープルダウン駆動トランジスタＭＮ２と、ノーマル動作モードでダミープルダウン駆動トランジスタＭＮ２のゲート端に第２の接地電圧ＶＳＳ２を供給し、電源が供給されない非動作状態でダミープルダウン駆動トランジスタＭＮ２のゲート端をフロートさせる第２の補助駆動制御部３２ＤＮとを備える。
【００３７】
図３の集積回路は、図２の集積回路と各々同一の要素で構成され、基本的な動作は同様になされる。
【００３８】
図２が単一電源電圧ＶＤＤおよび接地電圧ＶＳＳを用いて動作するのに比べて、図３の集積回路は、第１の電源電圧および第２の電源電圧ＶＤＤ１、ＶＤＤ２と第１の接地電圧および第２の接地電圧ＶＳＳ１、ＶＳＳ２とを用いて動作し、追加された電源ライン間の静電気放電経路を提供する第１の電源クランプ部ないし第３の電源クランプ部３３Ａ、３３Ｂ、３３Ｃが備えられる。
【００３９】
本実施形態において第１の電源クランプ部ないし第３の電源クランプ部３３Ａ、３３Ｂ、３３Ｃは、所定レベル以上の過度電圧または過度電流が印加されると、電源ライン３４Ａ１、３４Ｂ１、３４Ａ２、３４Ｂ２の相互間に静電気放電ＥＳＤ経路を提供する。
【００４０】
また、静電気放電保護部３０Ａ、３０Ｂは、一般的にダイオード、ｇｇＭＯＳトランジスタ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳＦＥＴ）、ｇｃＭＯＳ（ｇａｔｅ−ｃｏｕｐｌｅｄ  ＭＯＳＦＥＴ）、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、その他、ＭＯＳ素子などで製作されるが、静電気放電ＥＳＤが生じると、電源ラインに電流経路を形成して、過度な電流から内部素子および内部回路などを保護する。
【００４１】
また、内部回路３５は、第１の駆動制御部３１ＵＰおよび第２の駆動制御部３１ＤＮを動作させることになるが、第１の駆動制御部３１ＵＰと第２の駆動制御部３１ＤＮとを前置駆動部と呼ぶこともある。
【００４２】
さらに、ダミープルアップ駆動トランジスタＭＰ２およびダミープルダウン駆動トランジスタＭＮ２は、集積回路のリビジョンなどを考慮して、プルアップ駆動トランジスタＭＰ１およびプルダウン駆動トランジスタＭＮ１、すなわち、メイン出力駆動部に対応して同一の動作ができるように構成したものであるが、実際には、入出力パッドＤＱを駆動させていない。ダミー駆動トランジスタＭＰ２、ＭＮ２をオプションフィンガー（ｏｐｔｉｏｎ  ｆｉｎｇｅｒ）、駆動トランジスタＭＰ１、ＭＮ１をドライバーフィンガー（ｄｒｉｖｅｒ  ｆｉｎｇｅｒ）と記述することもある。
【００４３】
上記のように構成される集積回路の細部構成および主な動作を説明すると、次のとおりである。
【００４４】
本実施形態において第１の補助駆動制御部３２ＵＰは、第２の電源電圧ＶＤＤ２ライン３４Ａ２と出力端Ｎ３との間に接続されるＰＭＯＳトランジスタＭＰ５と、出力端Ｎ３と第２の接地電圧ＶＳＳ２ライン３４Ｂ２との間に接続されるＮＭＯＳトランジスタＭＮ５とで構成されるが、ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ５のゲート端は、いずれも第２の接地電圧ＶＳＳ２ライン３４Ｂ２に接続されている。したがって、ノーマル動作モードで電源が供給されると、ＰＭＯＳトランジスタＭＰ５がターンオンされて、出力端Ｎ３を介してダミープルアップ駆動トランジスタＭＰ２のゲート端に第２の電源電圧ＶＤＤ２を供給することになる。よって、ＰＭＯＳトランジスタＭＰ２であるダミープルアップ駆動トランジスタＭＰ２は、ゲート端に第２の電源電圧ＶＤＤ２が印加されるので、ターンオフ状態を維持し、入出力パッドＤＱを介して信号を伝送するのに影響を与えなくなる。すなわち、第１の駆動制御部３１ＵＰで第２の接地電圧ＶＳＳ２レベルの信号を出力すると、プルアップ駆動トランジスタＭＰ１がターンオンされて、入出力パッドＤＱを第１の電源電圧ＶＤＤ１でプルアップ駆動させるようになるが、ダミープルアップ駆動トランジスタＭＰ２は、ノーマル動作モードでターンオフ状態を維持し続ける。
【００４５】
また、第２の補助駆動制御部３２ＤＮは、第２の電源電圧ＶＤＤ２ライン３４Ａ２と出力端Ｎ４との間に接続されるＰＭＯＳトランジスタＭＰ６と、出力端Ｎ４と第２の接地電圧ＶＳＳ２ライン３４Ｂ２との間に接続されるＮＭＯＳトランジスタＭＮ６とで構成されるが、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６のゲート端は、いずれも第２の電源電圧ＶＤＤ２ライン３４Ａ２に接続されている。したがって、ノーマル動作モードで電源が供給されると、ＮＭＯＳトランジスタＭＮ６がターンオンされて、出力端Ｎ４を介してダミープルダウン駆動トランジスタＭＮ２のゲート端に第２の接地電圧ＶＳＳ２を供給することになる。よって、ＮＭＯＳトランジスタＭＮ２であるダミープルダウン駆動トランジスタＭＮ２は、ゲート端に第２の接地電圧ＶＳＳ２が印加されるので、ターンオフ状態を維持し、入出力パッドＤＱを介して信号を伝送するのに影響を与えなくなる。すなわち、第２の駆動制御部３１ＤＮで第２の接地電圧ＶＳＳ２レベルの信号を出力すると、プルダウン駆動トランジスタＭＮ１がターンオンされて、入出力パッドＤＱを第１の接地電圧ＶＳＳ１にプルダウン駆動させるようになるが、ダミープルダウン駆動トランジスタＭＮ２は、ノーマル動作モードでターンオフ状態を維持し続ける。
【００４６】
一方、非動作状態では、第１の電源電圧ＶＤＤ１ライン３４Ａ１および第２の電源電圧ＶＤＤ２ライン３４Ａ２に電源が供給されない。したがって、第１の補助駆動制御部３２ＵＰの出力端Ｎ３および第２の補助駆動制御部３２ＤＮの出力端Ｎ４もフロート状態になるので、ダミープルアップ駆動トランジスタＭＰ２およびダミープルダウン駆動トランジスタＭＮ２のゲート端もすべてフロート状態になる。また、第１の駆動制御部３１ＵＰの出力端Ｎ１および第２の駆動制御部３１ＤＮの出力端Ｎ２もフロート状態になるので、プルアップ駆動トランジスタＭＰ１およびプルダウン駆動トランジスタＭＮ１のゲート端もすべてフロート状態になる。
【００４７】
このとき、入出力パッドＤＱに静電気放電ＥＳＤ現象が生じた場合、静電気放電保護部３０Ａ、３０Ｂが電源ラインに電流経路を完全に形成する前までは、静電気による所定レベルの電圧がダミー駆動トランジスタＭＰ２、ＭＮ２および駆動トランジスタＭＰ１、ＭＮ１に印加されるが、この電圧によって、ダミー駆動トランジスタＭＰ２、ＭＮ２と駆動トランジスタＭＰ１、ＭＮ１とが内部的に生じる寄生ＢＪＴ現象により電源ラインに過電流を流してしまうことになるｇｇＭＯＳトランジスタ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳＦＥＴ）のような内部動作を行うことになる。このとき、ダミー駆動トランジスタＭＰ２、ＭＮ２と駆動トランジスタＭＰ１、ＭＮ１とのゲート端は、いずれもフロート状態であるため、内部的にターンオンされるトリガー電圧が同じであり、同一の時点で電源ラインに過電流経路を形成するので、駆動トランジスタＭＰ１、ＭＮ１に過度なストレスが発生せず、静電気放電に対する耐性が強化される。
【００４８】
以上、本発明の実施形態を具体的に説明した。本発明の技術的思想は上記好ましい実施形態によって具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【００４９】
例えば、信号及び回路の活性化状態を表わすためのアクティブハイ（Ａｃｔｉｖｅ  Ｈｉｇｈ）またはアクティブロー（Ａｃｔｉｖｅ  Ｌｏｗ）の構成は、実施形態によって変わることもある。また、同じ機能を実現するために、必要に応じてトランジスタの構成は変更され得る。すなわち、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの構成は互いに代替できるであろうし、必要に応じて様々なトランジスタを用いて実現されることができる。また、同じ機能を実現するために、必要に応じてロジックゲート（ｌｏｇｉｃ  ｇａｔｅ）の構成は変更され得る。すなわち、否定論理積手段、否定論理和手段などは、ＮＡＮＤゲート、ＮＯＲゲート、インバータなどの様々な組み合わせによって構成され得るだろう。
【００５０】
特に、実施形態では、入出力パッドＤＱに関する例を見せたが、本実施形態のように、ダミー駆動部と駆動部が同一のパッドに接続されたＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路などにも本発明を実施することができるであろう。このような回路の変更は、あまりにも場合の数が多く、これに対する変更は、通常の専門家であれば、誰でも容易に類推できるので、それに対する列挙は省略する。
【符号の説明】
【００５１】
２１ＵＰ      第１の駆動制御部
２１ＤＮ      第２の駆動制御部
２２ＵＰ      第１の補助駆動制御部
２２ＤＮ      第２の補助駆動制御部
２４Ａ        電源電圧ＶＤＤライン
２４Ｂ        接地電圧ＶＳＳライン
３１ＵＰ      第１の駆動制御部
３１ＤＮ      第２の駆動制御部
３２ＵＰ      第１の補助駆動制御部
３２ＤＮ      第２の補助駆動制御部
３４Ａ１      第１の電源電圧ＶＤＤ１ライン
３４Ａ２      第２の電源電圧ＶＤＤ２ライン
３４Ｂ１      第１の接地電圧ＶＳＳ１ライン
３４Ｂ２      第２の接地電圧ＶＳＳ２ライン
【図１】
2010157732.tif 000003
【図２】
2010157732.tif 000004
【図３】
2010157732.tif 000005