(57)【要約】【課題】クラック発生を抑制できる誘電体薄膜素子の製造方法を提供する。【解決手段】誘電体薄膜素子１０の製造方法は、誘電体薄膜１４を、当該誘電体薄膜１４を保持する基板１１（又は金属箔１６）を含む基体上に形成する形成工程Ｓ２を備え、αを基板１１（又は金属箔１６）の形成工程Ｓ２開始時のビッカース硬度ＨＶとし、ｔを誘電体薄膜１４の膜厚（μｍ）としたとき、α×ｔ≦１５０の関係を満たすことを特徴とする。これにより、クラック発生が抑制される。【選択図】図２
2010157566.tif 000002
【特許請求の範囲】
【請求項１】
誘電体薄膜を、当該誘電体薄膜を保持する保持部材が含まれる基体上に形成する形成工程を備え、
αを前記保持部材の前記形成工程開始時のビッカース硬度（ＨＶ）とし、ｔを前記誘電体薄膜の膜厚（μｍ）としたとき、
α×ｔ≦１５０
の関係を満たす、
誘電体薄膜素子の製造方法。
【請求項２】
前記形成工程において形成された前記誘電体薄膜を加熱する加熱工程を備える、請求項１に記載の誘電体薄膜素子の製造方法。
【請求項３】
前記保持部材が基板であり、
前記基体が、前記基板と、当該基板上に形成される下部電極とを含み、
前記形成工程において、前記誘電体薄膜は前記下部電極上に形成される、
請求項１又は２に記載の誘電体薄膜素子の製造方法。
【請求項４】
前記保持部材が、下部電極を兼ねる金属箔であり、
前記形成工程において、前記誘電体薄膜は前記金属箔上に形成される、
請求項１又は２に記載の誘電体薄膜素子の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体薄膜素子の製造方法に関する。
【背景技術】
【０００２】
誘電体薄膜素子の誘電率を向上させるために熱処理することが知られているが、この熱処理時に誘電体薄膜にクラックが発生すると、リーク電流が増大しリーク特性が劣化する傾向がある。そこで、クラック発生を抑制するため、例えば以下の特許文献１には、基板上に電極が形成され、この電極の上に誘電体薄膜が形成された誘電体薄膜素子において、誘電体薄膜の熱膨張係数が基板の熱膨張係数より小さくなるように構成することが記載されている。
【特許文献１】特開２００４−１４６６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１のように誘電体薄膜の熱膨張係数が基板の熱膨張係数より小さくなるよう誘電体薄膜及び基板の材料を選択したとしても、例えば、基板の焼結温度などの製造条件や基板への加熱処理などの前処理条件などによっては、誘電体薄膜のクラック発生の有無が大きく異なる場合があるという問題があった。
【０００４】
本発明は、上記問題点を鑑みてなされたものであり、クラック発生を抑制できる誘電体薄膜素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
鋭意研究を重ねた結果、クラック発生には、誘電体薄膜の熱膨張係数と、この誘電体薄膜を保持するための基板などの保持部材の熱膨張係数との関係よりも、誘電体薄膜の膜厚と、保持部材のビッカース硬度との関係が大きく影響していることが見出された。例えば、同じ熱膨張係数を持つＮｉ箔基板に同じ膜厚の誘電体を形成しても、Ｎｉ箔のビッカース硬度の違いにより、誘電体のクラック有無が大きく異なる。
【０００６】
そこで、本発明に係る誘電体薄膜素子の製造方法は、上記課題を解決するために、誘電体薄膜を、当該誘電体薄膜を保持する保持部材が含まれる基体上に形成する形成工程を備え、αを前記保持部材の前記形成工程開始時のビッカース硬度（ＨＶ）とし、ｔを前記誘電体薄膜の膜厚（μｍ）としたとき、
α×ｔ≦１５０
の関係を満たすことを特徴とする。
【０００７】
このような誘電体薄膜素子の製造方法によれば、クラック発生を抑制することができる。
【０００８】
ここで、形成工程において形成された誘電体薄膜を加熱する加熱工程を備えることが好適である。これにより、誘電体薄膜素子の誘電率を向上できる。
【０００９】
また、誘電体薄膜素子の構成としては、保持部材が基板であり、基体が、基板と、当該基板上に形成される下部電極とを含むのが好適であり、この場合、形成工程において、誘電体薄膜は下部電極上に形成される。同様に、誘電体薄膜素子の構成として、保持部材が、下部電極を兼ねる金属箔であるのも好適であり、この場合、形成工程において、誘電体薄膜は金属箔上に形成される。
【発明の効果】
【００１０】
本発明に係る誘電体薄膜素子の製造方法によれば、クラック発生を抑制できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の好適な実施形態について説明する。但し、本発明は以下の実施形態に限定されるものではない。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。
【００１２】
図１は、本発明の一実施形態に係る誘電体薄膜素子１０の構造を示す概略断面図である。誘電体薄膜素子１０は、基板１１と、この基板１１の上に設けられた下部電極１２と、下部電極１２の上に設けられた誘電体薄膜１４と、誘電体薄膜１４の上に設けられた上部電極１５とを備えて構成されている。本実施形態では、基板１１及び下部電極１２からなる層１３が、誘電体薄膜を形成する基体として機能している。
【００１３】
基板１１は、Ｓｉ基板、アルミナ、ＭｇＯ、ムライトなどのセラミックス基板、ＳＴＯ基板、ガラス基板などである。また、セラミックス基板の表面性改善のために、例えばＳｉＯ２膜をコートしたものを使用してもよい。本実施形態では、基板１１は、誘電体薄膜１４の保持部材として機能し、誘電体薄膜１４を保持して十分な強度を確保できる程度の厚さを有しており、具体的には３０〜１０００μｍである。
【００１４】
下部電極１２は、本実施形態では、Ｐｔを主成分として構成されるが、下部電極１２を構成する材料はこれに限定されない。例えば、下部電極１２は、Ｎｉ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ａｕ、Ａｇ、Ｃｕ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、およびＬａＮｉＯ３の少なくともいずれか１つを含むように構成してもよい。また、下部電極１２の厚さは、抵抗値を低減させると共に基板との密着性を保つため、０．０１〜１μｍ、より好ましくは０．０５〜０．５μｍである。さらに、下部電極１２と基板１１の間には、例えば、ＴｉＯ２よりなる密着層を形成してもよい。
【００１５】
誘電体薄膜１４は、本実施形態では、ペロブスカイト型酸化物であるチタン酸バリウムＢａＴｉＯ３（以下ＢＴ）を主成分として構成されるが、誘電体薄膜を構成する材料はこれに限定されない。例えば、ＢＳＴ、すなわちチタン酸バリウムストロンチウム（ＢａＳｒ）ＴｉＯ３、チタン酸ストロンチウムＳｒＴｉＯ３、（ＢａＳｒ）（ＴｉＺｒ）Ｏ３、ＢａＴｉＺｒＯ３を挙げることができる。誘電体薄膜１４は、これらの酸化物のうち一つ以上を含んでいてもよい。誘電体薄膜１４の膜厚は、３０ｎｍ〜５μｍ程度が好ましい。また、誘電体薄膜１４の密度（充填率）は、その値が小さすぎるとクラックは発生しないが、所望の誘電率を得ることができないため、理論密度に対して７０％以上であることが好ましい。
【００１６】
上部電極１５は、本実施形態では、Ｃｕを主成分として構成されるが、上部電極１５を構成する材料はこれに限定されない。例えば、上部電極１５は、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ａｕ、Ａｇ、Ｃｕ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、およびＬａＮｉＯ３の少なくともいずれか１つを含むように構成してもよい。
【００１７】
次に、図２を参照して、誘電体薄膜素子１０の製造方法を説明する。
【００１８】
まず、基板１１と、この基板１１の上に設けられた下部電極１２とから成る層１３が、基体として準備される（Ｓ１）。下部電極１２は、例えばスパッタ法などにより、基板１１上に形成される。
【００１９】
次に、基体の下部電極１２の上に誘電体薄膜１４が形成される（Ｓ２：形成工程）。誘電体の成膜方法としては、スパッタ法、ＣＳＤ法などが挙げられる。
【００２０】
ここで、特に本実施形態においては、ステップＳ２の形成工程の開始時における基板１１のビッカース硬度ＨＶ（α）と、形成工程において形成される誘電体薄膜１４の膜厚（ｔ）（μｍ）との関係が、次式により表される。
α×ｔ≦１５０    （１）
【００２１】
ここで、誘電体薄膜のクラック発生を抑制するために、上記（１）式に示される条件を設定した理由について説明する。基板の焼結温度などの製造条件や基板への加熱処理などの前処理条件に応じて、同一材料の保持部材でもビッカース硬度ＨＶは異なる値となる。ここで、保持部材及び誘電体の材料や厚みが同一であり、保持部材のビッカース硬度ＨＶが異なる場合を考える。後述する誘電体薄膜への加熱処理において、ビッカース硬度ＨＶが適度に小さいと、誘電体の結晶粒成長に伴う変形に応じて保持部材も変形することができるため、誘電体薄膜にクラックが発生しにくい。一方、保持部材のビッカース硬度ＨＶが大きすぎると、保持部材の変形が小さくなるため、誘電体薄膜にひずみが過度にかかりクラックが発生しやすくなる。
【００２２】
また、誘電体薄膜の膜厚が厚すぎると、後述する誘電体薄膜への加熱処理において、誘電体の結晶粒成長に伴う変形に応じて誘電体薄膜にかかるひずみが大きくなり、たとえ保持部材のビッカース硬度ＨＶが適度に小さくてもクラックが発生しやすくなる。
【００２３】
このように、保持部材のビッカース硬度ＨＶと、誘電体薄膜の膜厚とが、クラック発生に大きく影響するものであると考え、両者の適切な設定値の組み合わせを見出すことができれば、熱処理時に誘電体に生じるひずみを抑制しクラック発生を抑制できるものと考えた。そして、鋭意研究を重ねた結果、誘電体薄膜が形成される形成工程の開始時における保持部材のビッカース硬度ＨＶ（α）と、形成工程において形成される誘電体薄膜の膜厚ｔとが、上記（１）式に示すα×ｔ≦１５０なる関係を満たす場合に、ビッカース硬度及び膜厚がそれぞれ適切に設定され、クラック発生が抑制されることを見出すに至った。
【００２４】
図２のフローに戻り、次に、形成工程において形成された誘電体薄膜１４を、酸素雰囲気あるいは減圧雰囲気中などで所定時間にわたって加熱する（Ｓ３：加熱工程）。このアニール処理により、誘電体薄膜１４の結晶性が改善され、誘電率が向上する。雰囲気の温度は５００〜１２００℃であることが好ましい。
【００２５】
そして、加熱処理された誘電体薄膜１４の上に上部電極１５が形成される（Ｓ４）。上部電極１５の形成方法としては、例えばスパッタ法などが挙げられる。上部電極１５形成後、必要に応じて酸素雰囲気あるいは減圧雰囲気中などで所定時間にわたってリカバリーアニールが行われる（Ｓ５）。
【００２６】
このように、本実施形態に係る誘電体薄膜素子１０の製造方法によれば、基体の下部電極１２の上に誘電体薄膜１４が形成される形成工程の開始時における基板１１のビッカース硬度ＨＶ（α）と、形成工程において形成される誘電体薄膜１４の膜厚（ｔ）（μｍ）との関係が、α×ｔ≦１５０となるように、誘電体薄膜１４が形成されるため、クラック発生を抑制することができる。
【００２７】
また、形成工程において形成された誘電体薄膜１４を加熱する加熱工程を行うため、誘電体薄膜素子１０の誘電率を向上できる。
【００２８】
なお、上記実施形態では、基板１１が誘電体薄膜１４を保持する保持部材として設けられ、かつ、基板１１と下部電極１２とから成る層１３が基体として設けられているが、この代わりに、図３に示すように、誘電体薄膜１４を保持する保持部材としての機能と、下部電極としての機能とを兼ね備える金属箔１６を、基体として設けてもよい。図３はこのような変形が施された誘電体薄膜素子２０を示す概略断面図である。金属箔１６は、Ｎｉ箔、Ｃｕ箔、Ａｌ箔、Ｐｔ箔などが好ましく、また、これらを含む合金でもよい。金属箔１６の膜厚は５〜５００μｍであることが好ましい。
【００２９】
保持部材のビッカース硬度は、Ｓｉ基板については添加物、熱酸化膜の膜厚、製造条件、加熱処理等の前処理条件などにより、セラミックス基板については焼結密度、組成比、添加物、製造条件、加熱処理等の前処理条件などにより、金属箔については添加物、合金化、製造条件（圧延、めっき加工など）、加熱処理等の前処理条件などにより、調整することが可能である。尚、本発明は以上のようなビッカース硬度調整方法に限定されない。
【実施例】
【００３０】
以下、実施例を挙げて本発明についてより具体的に説明する。ただし、本発明は以下の実施例に限定されるものではない。
【００３１】
（実施例１）
熱酸化膜付きＳｉ基板（ビッカース硬度ＨＶ：８５０）上にスパッタ法にて密着層およびＰｔ下部電極を形成し、その上にスパッタ法にてＢＴ薄膜０．１５μmを形成し、８００℃酸素雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、誘電率及びリーク特性を測定し、不良率を求めた。
【００３２】
誘電率は、室温下で誘電体薄膜素子の下部電極及び上部電極間に周波数１ｋＨｚ、振幅１Ｖの交流電圧を印加することにより測定した。リーク特性は、室温下で誘電体薄膜素子の下部電極及び上部電極間に直流電圧を印加することにより測定したリーク電流値を電極面積で除して得られる値をリーク電流密度（Ａ／ｃｍ２）として求めた。
【００３３】
また、測定したリーク特性の結果から不良率も求めた。不良率は、電界強度１００ｋＶ／ｃｍ（印加した直流電圧を誘電体薄膜素子の膜厚で除した値）時のリーク電流密度の値が５×１０−6Ａ／ｃｍ２以上であれば不良とし、誘電体薄膜素子１００個についてリーク特性を確認した。そして、不良が認められた素子の割合を百分率で示したものを不良率とした。不良率が２０％以下であれば、優れたリーク特性を有し、クラック発生を好適に抑制できているものとした。
【００３４】
なお、ビッカース硬度ＨＶの測定は、ビッカース硬度測定装置（株式会社アカシ製、ＨａｒｄｎｅｓｓＴｅｓｔｅｒ ＭＶＫ−Ｇ３）を用いて行った。誘電体薄膜（ＢＴ薄膜）の形成開始時における保持部材（熱酸化膜付きＳｉ基板）の表面に、ダイヤモンド正四角錘（対面角θ＝１３６度）のビッカース圧子を所定荷重Ｆ（１〜５０ｇｆ（サンプルの主成分により変更される））で２０秒間押し込み、荷重を取り除いた後に保持部材表面に残った圧痕の対角線距離の平均値ｄ（μｍ）を計測した。そしてこの対角線距離の平均値ｄと、荷重Ｆとに基づき、ビッカース硬度ＨＶを次式により算出した。
HV＝2000Fsin（θ／2）／d2  ＝1854.4F／d2  （kgf／mm2）
【００３５】
（実施例２）
熱酸化膜付きＳｉ基板（ビッカース硬度ＨＶ：９５０）上にスパッタ法にて密着層およびＰｔ下部電極を形成し、その上にスパッタ法にてＢＴ薄膜０．１２μｍを形成し、８００℃酸素雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００３６】
（実施例３）
表面を研磨したアルミナ基板（ビッカース硬度ＨＶ：５００  アルミナ含有量、添加物、焼結密度等により調整）上にＳｉＯ２表面平滑層５μｍを形成した。その上にスパッタ法にて密着層およびＰｔ下部電極を形成し、その上にスパッタ法にてＢＴ薄膜０．２５μｍを形成し、８００℃酸素雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００３７】
（実施例４）
１０００℃で加熱処理を施したＮｉ箔（ビッカース硬度ＨＶ：８０  Ｎｉ箔は電解法により作製）上にスパッタ法にてＢＴ薄膜１．５μｍを形成し、８００℃の１０−３Ｐａ減圧雰囲気で３０分間熱処理を行った。次に、ＢＴ薄膜上にメタルマスクを用いスパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定した。
【００３８】
（実施例５）
５００℃で加熱処理を施したＮｉ箔（ビッカース硬度ＨＶ：１００  Ｎｉ箔は電解法により作製）上にスパッタ法にてＢＴ薄膜１．０μｍを形成し、８００℃の１０−３Ｐａ減圧雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ真空雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００３９】
（実施例６）
圧延法により作製したＮｉ箔（ビッカース硬度ＨＶ：２００  熱処理なし）表面を研磨、洗浄した後、スパッタ法にてＢＴ薄膜０．５μｍを形成し、８００℃の１０−３Ｐａ減圧雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００４０】
（実施例７）
９００℃で加熱処理を施したＣｕ箔（ビッカース硬度ＨＶ：５０）上にスパッタ法にてＢＴ薄膜２．０μｍを形成し、９００℃の低酸素分圧（ｐＯ２＝１０−５Ｐａ）雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００４１】
（比較例１）
熱酸化膜付きＳｉ基板（ビッカース硬度ＨＶ：８５０）上にスパッタ法にて密着層およびＰｔ下部電極を形成し、その上にスパッタ法にてＢＴ薄膜０．１９μmを形成し、８００℃酸素雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００４２】
（比較例２）
表面を研磨したアルミナ基板（ビッカース硬度ＨＶ：５００  アルミナ含有量、添加物、焼結密度等により調整）上にＳｉＯ２表面平滑層５μｍを形成した。その上にスパッタ法にて密着層およびＰｔ下部電極を形成し、その上にスパッタ法にてＢＴ薄膜０．３５μｍを形成し、８００℃酸素雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００４３】
（比較例３）
１０００℃で加熱処理を施したＮｉ箔（ビッカース硬度ＨＶ：８０  Ｎｉ箔は電解法により作製）上にスパッタ法にてＢＴ薄膜２．０μmを形成し、８００℃の１０−３ Ｐａ減圧雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００４４】
（比較例４）
熱処理を施していないＮｉ箔（ビッカース硬度ＨＶ：４００  Ｎｉ箔は電解法により作製）上にスパッタ法にてＢＴ薄膜０．４μmを形成し、８００℃の１０−３Ｐａ減圧雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００４５】
（比較例５）
３００℃で加熱処理を施したＣｕ箔（ビッカース硬度ＨＶ：１００）上にスパッタ法にてＢＴ薄膜２．０μｍを形成し、９００℃の低酸素分圧（ｐＯ２＝１０−５Ｐａ）雰囲気で３０分間熱処理後、スパッタ法にて１ｍｍφ、膜厚２００ｎｍのＣｕ上部電極を形成し、３００℃の１０−１Ｐａ減圧雰囲気で３０分間リカバリーアニールを行った。作製した誘電体薄膜素子について、実施例１と同様に誘電率及びリーク特性を測定し、不良率を求めた。
【００４６】
上述の実施例１〜７、比較例１〜５について、ビッカース硬度ＨＶ（α）と誘電体膜厚（ｔ）との積α×ｔ、不良率（％）、誘電率及び電界強度１００ｋＶ／ｃｍ時のリーク電流密度（Ａ／ｃｍ２）について表１に示す。なお、誘電率およびリーク電流密度は測定した誘電体薄膜素子１００個の平均値である。
【表１】
2010157566.tif 000003
【００４７】
表１に示すように、保持部材（基板、金属箔）のビッカース硬度ＨＶ（α）と誘電体膜厚（ｔ）との関係がα×ｔ≦１５０となるように調整して作製された実施例１〜７の誘電体薄膜素子は、高温熱処理を行っても不良率が２０％以下であり、クラック発生が好適に抑制されることが確認された。また、誘電率が十分に高く、リーク電流密度が十分に低いことが確認された。
【００４８】
これに対して、α×ｔ＞１５０となる比較例１〜５は、不良率が実施例よりも著しく大きかった。図４は、比較例２の誘電体薄膜の表面に発生したクラックを示すＳＥＭ写真である。上記比較例では、実施例と比べて、誘電体薄膜の表面に図４に例示したようなクラックが多く発生する。
【００４９】
すなわち、本発明によれば、クラック発生を抑制でき、誘電率が十分に高く、リーク特性にも優れる誘電体薄膜素子が提供されることが確認された。
【００５０】
さらに、上記実施例１〜７、比較例１〜５を含み、ビッカース硬度ＨＶ及び誘電体膜厚の他の組み合わせを含む試験条件のそれぞれについて、クラック発生を十分に抑制できているか否かを評価した結果を表２〜５に示す。評価の判断基準としては、不良率が２０％以下となる場合に合格とした。表２〜５では、保持部材がそれぞれ熱酸化膜付きＳｉ基板、セラミックス基板、Ｎｉ箔、Ｃｕ箔であった。そして、表２〜５では、ビッカース硬度ＨＶ（α）及び誘電体膜厚（ｔ）のそれぞれの設定値の組ごとに、α×ｔの値が示されており、上記判断基準で合格と判定されたビッカース硬度ＨＶ及び誘電体膜厚の組が太枠で囲まれている。
【表２】
2010157566.tif 000004
【表３】
2010157566.tif 000005
【表４】
2010157566.tif 000006
【表５】
2010157566.tif 000007
【００５１】
表２〜５に示すように、不良率が２０％以下となる保持部材（基板、金属箔）のビッカース硬度ＨＶ（α）と誘電体膜厚（ｔ）との組み合わせは、全てα×ｔの値が１５０より小さくなることが確認された。すなわち、本発明に係る誘電体薄膜素子は、α×ｔ≦１５０となるように調整して作製されたため、不良率が２０％以下となり、クラック発生が好適に抑制されることが確認された。
【００５２】
また、表４及び表５に示すように、保持部材に金属箔を用いた場合は、ビッカース硬度を幅広く調整することが可能であり、不良率が２０％以下となる誘電体膜厚の範囲が広くなる。誘電体材料の種類により所望の電気特性（誘電率及びリーク特性など）を得るための最適な膜厚が異なるため、保持部材として熱酸化膜付きＳｉ基板やセラミックス基板を用いるより、誘電体膜厚を幅広く調整することが可能である金属箔を用いる方がより好ましい。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係る誘電体薄膜素子の構造を示す概略断面図である。
【図２】本実施形態に係る誘電体薄膜素子の製造方法を示すフロー図である。
【図３】本実施形態に係る誘電体薄膜素子の変形例の構造を示す概略断面図である。
【図４】比較例の誘電体薄膜の表面に発生したクラックを示すＳＥＭ写真である。
【符号の説明】
【００５４】
１０，２０…誘電体薄膜素子、１１…基板、１２…下部電極、１４…誘電体薄膜、１６…金属箔。
【図１】
2010157566.tif 000008
【図２】
2010157566.tif 000009
【図３】
2010157566.tif 000010
【図４】
2010157566.tif 000011