(57)【要約】【課題】微細化に有利であって、かつ、設計・製造が容易なメモリセルアレイを提供する。【解決手段】選択されたメモリセル１００と接続する第１ビット線ＢＬ１をグランドＧと接続させ、かつ、当該メモリセル１００と接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に書き込み電圧を供給して、当該メモリセル１００にデータを書き込み、選択されたメモリセル１００と接続する第１ビット線ＢＬ１をセンスアンプと接続させ、かつ、当該メモリセル１００と接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に読み出し電圧を供給して、当該メモリセル１００からデータを読み出し、書き込み時及び読み出し時には、ワード線ＷＬの電圧を、ＭＯＳトランジスタ１１０のゲート閾値電圧以上かつ第１ビット線ＢＬ１を指定するための回路の駆動電圧とゲート閾値電圧との和以下とすることによって、当該ワード線ＷＬを指定するよう構成されている。【選択図】図２
2010157569.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、
前記メモリセルは、ＭＯＳ（metal-oxide semiconductor）トランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたスイッチング素子と、を有しており、
前記スイッチング素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記ＭＯＳトランジスタのゲート電極と接続しており、
前記第１ビット線は、前記ＭＯＳトランジスタの他方の拡散層に接続された第２電極と接続しており、
前記第２ビット線は、前記第２導電体と接続しており、
選択された前記メモリセルと接続する前記第１ビット線を指定することにより当該第１ビット線をグランドと接続させ、かつ、当該メモリセルと接続する前記ワード線を指定するとともに、前記第２ビット線に書き込み電圧を供給することによって、当該メモリセルにデータを書き込み、
選択された前記メモリセルと接続する前記第１ビット線を指定することにより当該第１ビット線をセンスアンプと接続させ、かつ、当該メモリセルと接続する前記ワード線を指定するとともに、前記第２ビット線に前記書き込み電圧よりも低い読み出し電圧を供給することによって、当該メモリセルからデータを読み出し、
前記書き込み時及び前記読み出し時には、前記ワード線の電圧を、前記ＭＯＳトランジスタのゲート閾値電圧以上、かつ、前記第１ビット線を指定するための回路の駆動電圧と前記ゲート閾値電圧との和以下とすることによって、当該ワード線を指定するよう構成されていることを特徴とするメモリセルアレイ。
【請求項２】
請求項１に記載のメモリセルアレイにおいて、
前記第１ビット線の電圧を前記駆動電圧以下に制限する制限手段を備えることを特徴とするメモリセルアレイ。
【請求項３】
請求項１又は２に記載のメモリセルアレイにおいて、
前記複数の第２ビット線のうちの少なくとも２つの第２ビット線は、連結していることを特徴とするメモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイに関する。
【背景技術】
【０００２】
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの導電体間に電圧を印加することにより、スイッチング動作が可能なスイッチング素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。
また、例えば、ナノギャップを隔てた２つの導電体を上下方向に並んで配置することにより、より高密度で集積でき、かつ、集積化が容易なスイッチング素子も開発されている（例えば、特許文献２参照）。
【０００３】
このようなナノギャップを有するスイッチング素子（以下「ナノギャップ素子」という）を高密度メモリに適用するためには、「ＯＮ」と「ＯＦＦ」に対応する「低抵抗状態」と「高抵抗状態」をメモリの「０」、「１」に対応させるとともに、ナノギャップ素子をアレイ状に配置して、メモリセルアレイを構成する必要がある。
【０００４】
従来、メモリセルアレイとしては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルアレイが知られている（例えば、特許文献３参照）。
ＤＲＡＭのメモリセルアレイが備えるメモリセルは、例えば、図６に示すように、ＭＯＳ（metal-oxide semiconductor）トランジスタやキャパシタを有するメモリセルを備えている。
そこで、ナノギャップ素子をメモリ素子とするメモリセルアレイとしては、例えば、ＤＲＡＭのメモリセルアレイのキャパシタをナノギャップ素子に置き換えて、ＤＲＡＭのメモリセルアレイと類似の方法で駆動する方法が考えられる。
【特許文献１】特開２００５−７９３３５号公報
【特許文献２】特開２００８−２４３９８６号公報
【特許文献３】特開２０００−２６９３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ナノギャップ素子は書き込みに高電圧が必要であるため、単に、ＤＲＡＭのメモリセルアレイのキャパシタをナノギャップ素子に置き換えて、ＤＲＡＭのメモリセルアレイと類似の方法で駆動するだけでは、メモリセルアレイ及びその周辺回路のレイアウトにおいて、高耐圧系（高電圧系）のトランジスタ領域が大部分となってしまい、微細化に不利であるという問題がある。
また、単に、ＤＲＡＭのメモリセルアレイのキャパシタをナノギャップ素子に置き換えて、ＤＲＡＭのメモリセルアレイと類似の方法で駆動するだけでは、高電圧系の回路と、低電圧系の回路と、を分離することができず、メモリセルアレイ及びその周辺回路の設計・製造が複雑で、煩雑作業になってしまうという問題もある。
【０００６】
本発明の課題は、微細化に有利であって、かつ、設計・製造が容易なメモリセルアレイを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の発明は、
複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、
前記メモリセルは、ＭＯＳトランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたナノギャップ素子と、を有しており、
前記ナノギャップ素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記ＭＯＳトランジスタのゲート電極と接続しており、
前記第１ビット線は、前記ＭＯＳトランジスタの他方の拡散層に接続された第２電極と接続しており、
前記第２ビット線は、前記第２導電体と接続しており、
選択された前記メモリセルと接続する前記第１ビット線を指定することにより当該第１ビット線をグランドと接続させ、かつ、当該メモリセルと接続する前記ワード線を指定するとともに、前記第２ビット線に書き込み電圧を供給することによって、当該メモリセルにデータを書き込み、
選択された前記メモリセルと接続する前記第１ビット線を指定することにより当該第１ビット線をセンスアンプと接続させ、かつ、当該メモリセルと接続する前記ワード線を指定するとともに、前記第２ビット線に前記書き込み電圧よりも低い読み出し電圧を供給することによって、当該メモリセルからデータを読み出し、
前記書き込み時及び前記読み出し時には、前記ワード線の電圧を、前記ＭＯＳトランジスタのゲート閾値電圧以上、かつ、前記第１ビット線を指定するための回路の駆動電圧と前記ゲート閾値電圧との和以下とすることによって、当該ワード線を指定するよう構成されていることを特徴とする。
【０００８】
請求項２に記載の発明は、
請求項１に記載のメモリセルアレイにおいて、
前記第１ビット線の電圧を前記駆動電圧以下に制限する制限手段を備えることを特徴とする。
【０００９】
請求項３に記載の発明は、
請求項１又は２に記載のメモリセルアレイにおいて、
前記複数の第２ビット線のうちの少なくとも２つの第２ビット線は、連結していることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、選択されたメモリセルと接続する第１ビット線を指定することにより当該第１ビット線をグランドと接続させ、かつ、当該メモリセルと接続するワード線を指定するとともに、第２ビット線に書き込み電圧を供給することによって、当該メモリセルにデータを書き込み、選択されたメモリセルと接続する第１ビット線を指定することにより当該第１ビット線をセンスアンプと接続させ、かつ、当該メモリセルと接続するワード線を指定するとともに、第２ビット線に書き込み電圧よりも低い読み出し電圧を供給することによって、当該メモリセルからデータを読み出し、当該書き込み時及び当該読み出し時には、ワード線の電圧を、ＭＯＳトランジスタのゲート閾値電圧以上、かつ、第１ビット線を指定するための回路の駆動電圧とゲート閾値電圧との和以下とすることによって、当該ワード線を指定するよう構成されている。
すなわち、高電圧である書き込み電圧と、低電圧である読み出し電圧と、は第２ビット線に供給される。
さらに、データを書き込む際及び読み出す際に指定されたワード線の電圧は、ＭＯＳトランジスタのゲート閾値電圧以上、かつ、第１ビット線を指定するための回路の駆動電圧とゲート閾値電圧との和以下である。そのため、当該ワード線と接続するＭＯＳトランジスタのゲート電極の電圧は、当該和よりも大きくならず、第１ビット線の電圧は、当該駆動電圧よりも大きくならない。
第１ビット線を指定するための回路の駆動電圧も低電圧にすることが可能であるため、第１ビット線の電圧を、低電圧にすることができ、第１ビット線と接続するＭＯＳトランジスタの他方の拡散層側を低電圧系とし、第２ビット線と接続するＭＯＳトランジスタの一方の拡散層側を高電圧系とすることで、高電圧系の回路と低電圧系の回路とを分離することができるため、メモリセルアレイの設計・製造を容易なものとすることができる。
また、メモリセルアレイのレイアウトにおいて、低電圧系の回路は、高い耐圧が不要であるため、高電圧系の回路よりも占有面積を狭くすることができる。したがって、書き込みに高電圧が必要なナノギャップ素子をメモリ素子として使用しても、低電圧系であるＭＯＳトランジスタの他方の拡散層側の占有面積を狭くすることができるため、微細化に有利である。
【発明を実施するための最良の形態】
【００１１】
以下、図を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、発明の範囲は、図示例に限定されない。
【００１２】
図１は、本実施形態のメモリセルアレイ１０を備える記憶装置１の機能的構成の一例を示すブロック図である。図２は、メモリセルアレイ１０の要部構成の一例を示す回路図であり、図３は、メモリセルアレイ１０の要部構成の一例を示す平面図である。図４は、図３のIV−IV断面の一例を模式的に示す断面図である。図５は、メモリセルアレイ１０が備えるリミッタ回路１６の一例を示す回路図である。
ここで、図３における二点鎖線で囲んだ領域が、メモリセルアレイ１０が備える複数のメモリセル１００のうちの一のメモリセル１００であり、図３における網かけをした領域が、メモリセルアレイ１０が備える複数のメモリセル１００のうちの一のメモリセル１００が有するＭＯＳトランジスタ１１０が備えるゲート領域１１５である。
【００１３】
（記憶装置）
記憶装置１は、複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０を備える、データの読み出し、書き込み、消去が可能な不揮発性半導体記憶装置（不揮発性ＲＡＭ（Random Access Memory））である。
【００１４】
具体的には、記憶装置１は、例えば、図１に示すように、メモリセルアレイ１０と、第１ビット線指定部２０と、ワード線指定部３０と、電圧供給部４０と、読み出し部５０と、制御部６０と、等を備えて構成される。
【００１５】
（メモリセルアレイ）
メモリセルアレイ１０は、例えば、複数のメモリセル１００をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。
【００１６】
例えば、図２〜図４に示すように、メモリセルアレイ１０は、選択素子としてのＭＯＳトランジスタ１１０及びＭＯＳトランジスタ１１０と直列に接続されたメモリ素子としてのナノギャップ素子１２０を有するメモリセル１００と、複数のメモリセル１００と接続する複数のワード線ＷＬ、複数の第１ビット線ＢＬ１及び第２ビット線ＢＬ２と、複数の第１ビット線ＢＬ１に接続されたスイッチとして機能する第１トランジスタ１１と、複数の第１ビット線ＢＬ１に接続されたスイッチとして機能する第２トランジスタ１２と、複数の第１ビット線ＢＬ１の各々に接続されたスイッチとして機能する複数の第３トランジスタ１３と、第２ビット線ＢＬ２に接続されたスイッチとして機能する第４トランジスタ１４と、第２ビット線ＢＬ２に接続されたスイッチとして機能する第５トランジスタ１５と、複数の第１ビット線ＢＬ１の各々に接続された複数のリミッタ回路１６と、等を備えて構成される。
【００１７】
すなわち、メモリセルアレイ１０が備えるメモリセル１００は、例えば、図４に示すように、ＤＲＡＭのメモリセルアレイが備えるメモリセルのキャパシタを、ナノギャップ素子１２０で置き換えた構成となっている。
ナノギャップ素子１２０は、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されている。したがって、例えば、図４及び図６に示すように、メモリセルアレイ１０が備えるメモリ素子（ナノギャップ素子１２０）は、ＤＲＡＭのメモリセルアレイが備えるメモリ素子（キャパシタ）よりも小型であるため、メモリセルアレイ１０は、ＤＲＡＭのメモリセルアレイよりも小型化が可能である。
【００１８】
メモリセル１００のセル構造は、例えば、図３に示すように、３Ｆ×２Ｆの６Ｆ２構造となっている。ここで、Ｆは、半導体デバイスで用いられる最小加工寸法の目安となる値（すなわち、フィーチャーサイズ）である。
【００１９】
ＭＯＳトランジスタ１１０は、例えば、図４に示すように、半導体基板１１１と、半導体基板１１１表面に形成された高不純物濃度を有する拡散層１１２，１１２と、絶縁層１０１中に形成されたコンタクトホール１０１ａ内に設けられ、一方の拡散層１１２ａを介して半導体基板１１１と接続する第１電極１１３（例えば、金属電極）と、絶縁層１０１中に形成されたコンタクトホール１０１ｂ内に設けられ、他方の拡散層１１２ｂを介して半導体基板１１１と接続する第２電極１１４（例えば、金属電極）と、半導体基板１１１上における一方の拡散層１１２ａと他方の拡散層１１２ｂとの間に形成されたゲート電極１１５ａ（例えば、ポリシリコン電極）及びゲート絶縁膜１１５ｂ（例えば、ＳｉＯ２膜）からなるゲート領域１１５と、等を備えて構成される。
【００２０】
ナノギャップ素子１２０は、例えば、ナノギャップ電極間（間隙部１２３が有する間隙）の抵抗状態を切り替えて、データの記憶を行うメモリ素子である。
ナノギャップ素子１２０は、例えば、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａのコンタクトホール１０１ａ内における、第１電極１１３上に形成されている。
【００２１】
具体的には、ナノギャップ素子１２０は、例えば、図４に示すように、第１電極１１３上に設けられた第１導電体１２１と、第１導電体１２１の上方に設けられた第２導電体１２２と、第１導電体１２１と第２導電体１２２との間に形成され、第１導電体１２１と第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する間隙部１２３と、等を有している。
【００２２】
第１導電体１２１の形状は、第１導電体１２１が第１電極１１３と接続しているのであれば、特に限定されるものではなく、例えば、図４に示すように、第１電極１１３の上面を覆うように形成されている。
第１導電体１２１の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
【００２３】
第２導電体１２２の形状は、第２導電体１２２が第１導電体１２１の上方に設けられ、かつ、第２ビット線ＢＬ２と接続しているのであれば、特に限定されるものではなく、例えば、図４に示すように、コンタクトホール１０１ａの内壁からコンタクトホール１０１ａの開口縁部に亘って形成されている。
第２導電体１２２の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
【００２４】
ここで、ナノギャップ素子１２０においては、第１導電体１２１と第２導電体１２２との間に印加する電圧の電圧値が所定の閾値よりも高い場合に、抵抗値の変化現象が生じ、第１導電体１２１と第２導電体１２２との間に印加する電圧の電圧値が所定の閾値よりも低い場合に、抵抗値の変化現象が生じないようになっている。
したがって、メモリセル１００（ナノギャップ素子１２０）にデータを書き込む際に供給する書き込み電圧の電圧値は、所定の閾値よりも高い範囲内から選択された値であり、メモリセル１００からデータを読み出す際に供給する読み出し電圧の電圧値は、所定の閾値よりも低い範囲内から選択された値であるとする。
【００２５】
ワード線ＷＬは、例えば、ライン状に形成されており、各ワード線ＷＬは、例えば、半導体基板１１１上に、互いに平行に配置されている。
【００２６】
ここで、本実施形態では、ＭＯＳトランジスタ１１０のゲート電極１１５ａが、ワード線ＷＬを兼ねていることとする。すなわち、ワード線ＷＬは、ゲート絶縁膜１１５ｂを介して半導体基板１１１上に配置されており、ワード線ＷＬ及びゲート絶縁膜１１５ｂにおける、一方の拡散層１１２ａと他方の拡散層１１２ｂとの間の部分が、ＭＯＳトランジスタ１１０のゲート領域１１５となっている。したがって、ワード線ＷＬの所定部分（一方の拡散層１１２ａと他方の拡散層１１２ｂとの間の部分）がゲート領域１１５を構成することによって、ワード線ＷＬは、ゲート電極１１５ａと接続している。
【００２７】
ワード線ＷＬは、ワード線ＷＬに所定の電圧を印加することによって指定される。ここで、所定の電圧とは、ＭＯＳトランジスタ１１０のゲート閾値電圧（Ｖｔｈ）以上であり、かつ、第１ビット線ＢＬ１を指定するための回路（アドレス回路）の駆動電圧（Ｖｌｏｗ）とゲート閾値電圧との和（Ｖｌｏｗ＋Ｖｔｈ）以下の電圧である。
すなわち、データをメモリセル１００に書き込む際及びデータをメモリセル１００から読み出す際、当該メモリセル１００と接続するワード線ＷＬの電圧は、当該所定の電圧となっている。
なお、書き込み時にワード線ＷＬに印加する所定の電圧の電圧値と、読み出し時にワード線ＷＬに印加する所定の電圧の電圧値と、は同一であっても良いし、異なっていても良い。
【００２８】
後述するように、高電圧（Ｖｐｐ）である書き込み電圧と、低電圧（Ｖｃｃ）である読み出し電圧と、は第２ビット線ＢＬ２に供給されるようになっている。
また、ワード線ＷＬの電圧は、第１ビット線ＢＬ１を指定するためのアドレス回路の駆動電圧とゲート閾値電圧との和よりも大きくならない。そのため、当該ワード線ＷＬと接続するＭＯＳトランジスタ１１０のゲート電極１１５ａの電圧も、当該駆動電圧とゲート閾値電圧との和よりも大きくならず、第１ビット線ＢＬ１の電圧は、当該駆動電圧よりも大きくならない。
第１ビット線ＢＬ１を指定するためのアドレス回路の駆動電圧も低電圧にすることが可能であるため、第１ビット線ＢＬ１の電圧を、低電圧にすることができ、第１ビット線ＢＬ１と接続するＭＯＳトランジスタ１１０の他方の拡散層１１２ｂ側、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３を低電圧系とし、第２ビット線ＢＬ２と接続するＭＯＳトランジスタ１１０の一方の拡散層１１２ａ側、第４トランジスタ１４及び第５トランジスタ１５を高電圧系とすることで、低電圧系の回路と高電圧系の回路とを分離することができる。
また、ＭＯＳトランジスタ１１０の他方の拡散層１１２ｂ側を低電圧系にすることができるため、一方の拡散層１１２ａ側の耐圧のみを高くすれば良く、他方の拡散層１１２ｂ側の耐圧を高くする必要がない。また、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３も低電圧系にすることができるため、第４トランジスタ１４及び第５トランジスタ１５の耐圧のみを高くすれば良く、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３の耐圧を高くする必要がない。したがって、メモリセルアレイ１１０のレイアウトにおいて、他方の拡散層１１２ｂの占有面積を、一方の拡散層１１２ａよりも狭くすることができるとともに、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３の占有面積を、第４トランジスタ１４及び第５トランジスタ１５よりも狭くすることができるため、微細化に有利である。
【００２９】
さらに、第１ビット線ＢＬ１の電圧を低電圧にすることができるため、メモリセルアレイ１０を駆動するための周辺回路及びその他の駆動回路を、第１ビット線ＢＬ１と第２ビット線ＢＬ２を境界として、第１ビット線ＢＬ１を指定するためのアドレス回路及びそれに連なる低電圧系の回路と、書き込みに必要な高電圧系の回路と、に明確に区別できる。したがって、メモリセルアレイ１０を駆動するための周辺回路領域の微細化にも有利であるとともに、周辺回路やパターンの設計・製造の容易化にも有利である。
【００３０】
第１ビット線ＢＬ１は、例えば、ワード線ＷＬよりも上側の位置に、ライン状に形成されており、各第１ビット線ＢＬ１は、例えば、互いに平行に、かつ、ワード線ＷＬと直交するように配置されている。
第１ビット線ＢＬ１は、例えば、ＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続している。
また、各第１ビット線ＢＬ１は、例えば、図２に示すように、一端部が、リミッタ回路１６、第３トランジスタ１３及び第１トランジスタ１１を介して読み出し部５０が備える電流センスアンプ５１と接続しているとともに、リミッタ回路１６、第３トランジスタ１３及び第２トランジスタ１２を介してグランド端子１２ａと接続している。
【００３１】
各第１ビット線ＢＬ１は、一端部が、第１ビット線ＢＬ１の電圧を、第１ビット線ＢＬ１を指定するためのアドレス回路の駆動電圧以下に制限する制限手段としてのリミッタ回路１６を介して、第３トランジスタ１３と接続されている。
具体的には、リミッタ回路１６は、例えば、図５に示すように、電源Ｅと、一端が電源Ｅに接続され、他端が第１ビット線ＢＬ１に接続されたダイオードＤと、等を有している。
なお、電源Ｅの電源電圧やダイオードＤがＯＮになるための電圧は、第１ビット線ＢＬ１の電圧を当該駆動電圧以下に制限することができるのであれば任意である。
【００３２】
したがって、例えば、第１ビット線ＢＬ１にサージ電圧が印加されても、第１ビット線ＢＬ１の電圧は、第１ビット線ＢＬ１を指定するためのアドレス回路の駆動電圧よりも大きくならないため、第１ビット線ＢＬ１と接続するＭＯＳトランジスタ１１０の他方の拡散層１１２ｂ側、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３を低電圧系にしても、これらが誤動作したり破損したりすることがなく安全である。
また、第１ビット線ＢＬ１の電圧は当該駆動電圧よりも大きくならないため、第１ビット線ＢＬ１を指定するためのアドレス回路及びそれに連なる低電圧系の回路も、誤動作したり破損したりすることがなく安全である。
【００３３】
第２ビット線ＢＬ２は、例えば、第１ビット線ＢＬ１よりも上側の位置に、第１ビット線ＢＬ１に平行に、平面状に形成されている。具体的には、例えば、図３及び図４に示すように、第２ビット線ＢＬ２は、絶縁層１０１（第２絶縁層）の上面略全体を覆って、ナノギャップ素子１２０の第２導電体１２２と接続している。すなわち、例えば、メモリセルアレイ１０の上面略全体が第２ビット線ＢＬ２で形成されている。
したがって、第２ビット線ＢＬ２はライン状に形成されたものでないため、図２においては、第２ビット線ＢＬ２を仮想線（一点鎖線）で示している。
各第２ビット線ＢＬ２は、例えば、図２に示すように、一端が、第４トランジスタ１４を介して書き込み電圧が供給される書き込み電圧端子１４ａと接続しているとともに、第５トランジスタ１５を介して読み出し電圧が供給される読み出し電圧端子１５ａと接続している。
【００３４】
次に、メモリセルアレイ１０の製造方法の一例について説明する。
【００３５】
メモリセルアレイ１０は、例えば、（ａ）メモリセルアレイ１０の基板（図示省略）上にＭＯＳトランジスタ１１０の半導体基板１１１を作成し、（ｂ）半導体基板１１１表面に拡散層１１２ａ，１１２ｂを形成し、（ｃ）半導体基板１１１上にゲート絶縁膜１１５ｂを作成し、（ｄ）ゲート絶縁膜１１５ｂ上にワード線ＷＬ（ゲート電極１１５ａ）を作成し、（ｅ）半導体基板１１１上に、半導体基板１１１（拡散層１１２ａ，１１２ｂも含む）、ゲート絶縁膜１１５ｂ及びワード線ＷＬ（ゲート電極１１５ａ）を覆う絶縁層１０１（第１絶縁層）を作成し、（ｆ）第１絶縁層にコンタクトホール１０１ｂを形成し、（ｇ）コンタクトホール１０１ｂ内部における他方の拡散層１１２ｂ上に第２電極１１４を作成し、（ｈ）第１絶縁層上に第２電極１１４と接続する第１ビット線ＢＬ１を作成し、（ｉ）第１絶縁層上に、第１絶縁層及び第１ビット線ＢＬ１を覆う絶縁層１０１（第２絶縁層）を作成し、（ｊ）第１絶縁層及び第２絶縁層にコンタクトホール１０１ａを形成し、（ｋ）コンタクトホール１０１ａ内部における一方の拡散層１１２ａ上に第１電極１１３を作成し、（ｌ）コンタクトホール１０１ａ内部における第１電極１１３上にナノギャップ素子１２０の第１導電体１２１を作成し、（ｍ）第１導電体１２１の上方にナノギャップ素子１２０の第２導電体１２２を作成し、（ｎ）第２絶縁層の上面略全体を覆って第２導電体１２２と接続する第２ビット線ＢＬ２を作成することによって、製造される。
ここで、ワード線ＷＬ、第１ビット線ＢＬ１、第２ビット線ＢＬ２、ナノギャップ素子１２０の導電体（第１導電体１２１、第２導電体１２２）等のパターン作成には、例えば、光リソグラフィ、電子ビームリソグラフィ、ドライエッチング、ウェットエッチング、リフトオフ、化学気相成長法（CVD:Chemical Vapor Deposition）、物理気相成長法（PVD：Physical Vapor Deposition）、化学機械的研磨法（CMP：Chemical Mechanical Polishing ）等を用いることができる。
【００３６】
なお、上記のメモリセルアレイ１０の製造方法は、一例であって、これに限られるものではない。
【００３７】
（第１ビット線指定部）
第１ビット線指定部２０は、第１ビット線ＢＬ１を指定するためのアドレス回路等により構成され、例えば、制御部６０から第１ビット線ＢＬ１の所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部６０により指定された第１ビット線ＢＬ１を判定し、当該第１ビット線ＢＬ１と接続する第３トランジスタ１３をＯＮ状態（導通状態）に切り替えて、当該第１ビット線ＢＬ１を指定する。
【００３８】
（ワード線指定部）
ワード線指定部３０は、例えば、制御部６０からワード線ＷＬの所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部６０により指定されたワード線ＷＬを判定し、当該ワード線ＷＬに前記所定の電圧を供給（印加）して、当該ワード線ＷＬを指定する。
すなわち、ワード線指定部３０は、ワード線ＷＬの電圧を、前記所定の電圧とすることによって、当該ワード線ＷＬを指定する。
【００３９】
（電圧供給部）
電圧供給部４０は、例えば、制御部６０から書き込み電圧を供給するよう指示されると、メモリセルアレイ１０が備える第２トランジスタ１２及び第４トランジスタ１４をＯＮ状態（導通状態）に切り替えて、書き込み電圧を第２ビット線ＢＬ２に供給（印加）する。
また、電圧供給部４０は、例えば、制御部６０から読み出し電圧を供給するよう指示されると、メモリセルアレイ１０が備える第１トランジスタ１１及び第５トランジスタ１５をＯＮ状態（導通状態）に切り替えて、読み出し電圧を第２ビット線ＢＬ２に供給（印加）する。
【００４０】
（読み出し部）
読み出し部５０は、例えば、一の電流センスアンプ５１を有している。
読み出し部５０は、例えば、制御部６０から電流センスアンプ５１をＯＮするよう指示されると、当該電流センスアンプ５１をＯＮして、当該電流センスアンプ５１により第１ビット線ＢＬ１からの電流を感知して増幅する。そして、当該増幅された電流に基づいてデータを判定して、当該判定結果を制御部６０に出力する。
【００４１】
（制御部）
制御部６０は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を備えて構成され、記憶装置１を構成する各部の動作を集中制御する。
【００４２】
（書き込み処理）
次に、記憶装置１による、メモリセル１００へのデータの書き込みに関する処理の一例について説明する。
【００４３】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１を指定することにより当該第１ビット線ＢＬ１をグランドＧと接続させ、かつ、当該メモリセル１００と接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に書き込み電圧を供給することによって、メモリセル１００にデータを書き込む。
【００４４】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００４５】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに前記所定の電圧を供給する。
【００４６】
次いで、制御部６０は、書き込み電圧を供給するよう電圧供給部４０に指示する。
書き込み電圧を供給するよう指示されると、電圧供給部４０は、第２トランジスタ１２をＯＮ状態に切り替えて、ＯＮ状態の第３トランジスタ１３と接続する第１ビット線ＢＬ１をグランドＧと接続させるとともに、第４トランジスタ１４をＯＮ状態に切り替えて、書き込み電圧端子１４ａを介して、書き込み電圧を第２ビット線ＢＬ２に供給する。
【００４７】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１がグランドＧと接続されているとともに、当該選択されたメモリセル１００と接続するワード線ＷＬの電圧が前記所定の電圧となっているため、第２ビット線ＢＬ２に書き込み電圧が供給されると、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となり、当該選択されたメモリセル１００を介して、書き込み電圧端子１４ａとグランドＧ（グランド端子１２ａ）との間に電位差が生じる。したがって、当該選択されたメモリセル１００が有するナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に電圧が印加され、当該ナノギャップ素子１２０の抵抗状態が、例えば、低抵抗状態（例えば、データ「０」に対応する抵抗状態）から高抵抗状態（例えば、データ「１」に対応する抵抗状態）に切り替わり、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）にデータが書き込まれる。
したがって、書き込み電圧の電圧値は、ナノギャップ素子１２０の抵抗状態を切り替えることができる大きさである必要がある。すなわち、書き込み電圧の電圧値は、所定の閾値よりも高い範囲内から選択された値であり、例えば、高抵抗状態とするには１０Ｖ、低抵抗状態とするには７Ｖ等である。
【００４８】
（読み出し処理）
次に、記憶装置１による、メモリセル１００からのデータの読み出しに関する処理の一例について説明する。
【００４９】
制御部６０は、選択されたメモリセル１００と接続する第１ビット線ＢＬ１を指定することにより当該第１ビット線ＢＬ１を電流センスアンプ５１と接続させ、かつ、当該メモリセル１００と接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に書き込み電圧よりも低い読み出し電圧を供給することによって、当該メモリセル１００からデータを読み出す。
【００５０】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００５１】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに前記所定の電圧を供給する。
【００５２】
次いで、制御部６０は、読み出し電圧を供給するよう電圧供給部４０に指示する。
読み出し電圧を供給するよう指示されると、電圧供給部４０は、第１トランジスタ１１をＯＮ状態に切り替えて、ＯＮ状態の第３トランジスタ１３と接続する第１ビット線ＢＬ１を電流センスアンプ５１と接続させるとともに、第５トランジスタ１５をＯＮ状態に切り替えて、読み出し電圧端子１５ａを介して、読み出し電圧を第２ビット線ＢＬ２に供給する。
【００５３】
次いで、制御部６０は、読み出し部５０に電流センスアンプ５１をＯＮするよう指示する。
【００５４】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が電流センスアンプ５１と接続されているとともに、当該選択されたメモリセル１００と接続するワード線ＷＬが前記所定の電圧となっているため、第２ビット線ＢＬ２に読み出し電圧が供給されると、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となり、当該選択されたメモリセル１００を介して、読み出し電圧端子１５ａから電流センスアンプ５１へと、当該選択されたメモリセル１００が有するナノギャップ素子１２０の抵抗状態に応じた電流が流れる。すなわち、当該ナノギャップ素子１２０の抵抗状態が低抵抗状態であれば高電流値の電流が流れ、高抵抗状態であれば低電流値の電流が流れる。したがって、電流センスアンプ５１により第１ビット線ＢＬ１からの電流を感知して、当該ナノギャップ素子１２０の抵抗状態を判定することにより、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）からデータ（「０」又は「１」）が読み出される。
したがって、読み出し電圧の電圧値は、書き込み電圧の電圧値よりも小さく、ナノギャップ素子１２０の抵抗状態を切り替えることができない大きさであれば任意である。すなわち、読み出し電圧の電圧値は、所定の閾値よりも低い範囲内から選択された値であり、例えば、２Ｖ等である。
【００５５】
以上説明した本実施形態におけるメモリセルアレイ１０によれば、複数のメモリセル１００と接続する複数のワード線ＷＬ、複数の第１ビット線ＢＬ１及び第２ビット線ＢＬ２を備え、メモリセル１００は、ＭＯＳトランジスタ１１０と、当該ＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されたナノギャップ素子１２０と、を有しており、ナノギャップ素子１２０は、第１導電体１２１と、第１導電体１２１の上方に設けられた第２導電体１２２と、第１導電体１２１と第２導電体１２２との間に形成され、第１導電体１２１と第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する間隙部１２３と、を有しており、ワード線ＷＬは、ＭＯＳトランジスタ１１０のゲート電極１１５ａと接続しており、第１ビット線ＢＬ１は、ＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続しており、第２ビット線ＢＬ１は、第２導電体１２２と接続している。そして、選択されたメモリセル１００と接続する第１ビット線ＢＬ１を指定することにより当該第１ビット線ＢＬ１をグランドＧと接続させ、かつ、当該メモリセル１００と接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に書き込み電圧を供給することによって、当該メモリセル１００にデータを書き込み、選択されたメモリセル１００と接続する第１ビット線ＢＬ１を指定することにより当該第１ビット線ＢＬ１を電流センスアンプ５１と接続させ、かつ、当該メモリセルと接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に書き込み電圧よりも低い読み出し電圧を供給することによって、当該メモリセル１００からデータを読み出し、当該書き込み時及び当該読み出し時には、ワード線ＷＬの電圧を、ＭＯＳトランジスタ１１０のゲート閾値電圧以上、かつ、第１ビット線ＢＬ１を指定するためのアドレス回路の駆動電圧とゲート閾値電圧との和以下とすることによって、当該ワード線ＷＬを指定するよう構成されている。
【００５６】
すなわち、高電圧である書き込み電圧と低電圧である読み出し電圧とは第２ビット線ＢＬ２に供給される。
さらに、データを書き込む際及び読み出す際に指定されたワード線ＷＬの電圧は、ＭＯＳトランジスタ１１０のゲート閾値電圧以上、かつ、第１ビット線ＢＬ１を指定するためのアドレス回路の駆動電圧とゲート閾値電圧との和以下である。そのため、当該ワード線ＷＬと接続するＭＯＳトランジスタ１１０のゲート電極１１５ａの電圧は、当該和よりも大きくならず、第１ビット線ＢＬ１の電圧は、当該駆動電圧よりも大きくならない。
当該駆動電圧も低電圧にすることが可能であるため、第１ビット線ＢＬ１の電圧を、低電圧にすることができ、第１ビット線ＢＬ１と接続するＭＯＳトランジスタ１１０の他方の拡散層１１２ｂ側、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３を低電圧系とし、第２ビット線ＢＬ２と接続するＭＯＳトランジスタ１１０の一方の拡散層１１２ａ側、第４トランジスタ１４及び第５トランジスタ１５を高電圧系とすることで、高電圧系の回路と低電圧系の回路とを分離することができるため、メモリセルアレイの設計・製造を容易なものとすることができる。
さらに、メモリセルアレイのレイアウトにおいて、低電圧系の回路は、高い耐圧が不要であるため、高電圧系の回路よりも占有面積を狭くすることができる。したがって、書き込みに高電圧が必要なナノギャップ１２０をメモリ素子として使用しても、第１ビット線ＢＬ１と接続するＭＯＳトランジスタ１１０の他方の拡散層１１２ｂ側、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３の占有面積を狭くすることができるため、微細化に有利である。
【００５７】
さらに、第１ビット線ＢＬ１の電圧を低電圧にすることができるため、メモリセルアレイ１０を駆動するための周辺回路及びその他駆動回路を、第１ビット線ＢＬ１と第２ビット線ＢＬ２を境界として、第１ビット線ＢＬ１を指定するためのアドレス回路及びそれに連なる低電圧系の回路と、書き込みに必要な高電圧系の回路と、に明確に区別できる。したがって、メモリセルアレイ１０を駆動するための周辺回路領域の微細化にも有利であるとともに、周辺回路やパターンの設計・製造の容易化にも有利である。
【００５８】
また、メモリセルアレイ１０は、従来のメモリセルアレイ（ＤＲＡＭのメモリセルアレイ）のキャパシタをナノギャップ素子１２０に置き換えた構成となっており、ナノギャップ素子１２０は、コンタクトホール１０１ａ内に形成されているためキャパシタよりも小型であり、かつ、抵抗値の変化現象（抵抗値のメモリ現象）が生じるナノメートルオーダーの間隙（間隙部１２３が有する間隙）を隔てて第１導電体１２１と第２導電体１２２とが縦方向（上下方向）に並んで配置された縦型のナノギャップ素子１２０であるため高密度構造となっている。したがって、メモリセルアレイ１０は、小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性が良い。
【００５９】
また、以上説明した本実施形態におけるメモリセルアレイ１０によれば、第１ビット線ＢＬ１の電圧を、第１ビット線ＢＬ１を指定するためのアドレス回路の駆動電圧以下に制限するリミッタ回路１６を備えている。
したがって、例えば、第１ビット線ＢＬ１にサージ電圧が印加されても、第１ビット線ＢＬ１の電圧は、当該駆動電圧よりも大きくならないため、第１ビット線ＢＬ１と接続するＭＯＳトランジスタ１１０の他方の拡散層１１２ｂ側、第１トランジスタ１１、第２トランジスタ１２及び第３トランジスタ１３を低電圧系にしても、これらが誤動作したり破損したりすることがなく安全である。
また、第１ビット線ＢＬ１の電圧は当該駆動電圧よりも大きくならないため、第１ビット線ＢＬ１を指定するためのアドレス回路及びそれに連なる低電圧系の回路も、誤動作したり破損したりすることがなく安全である。
【００６０】
また、以上説明した本実施形態におけるメモリセルアレイ１０によれば、第２ビット線ＢＬ２は、複数のライン状ビット線の各々が連結した平面状に形成されている。
したがって、メモリセルアレイ１０の製造時における第２ビット線ＢＬ２の形成工程において、複数のライン状ビット線を形成する場合よりも、第２ビット線ＢＬ２を容易に形成することができる。
【００６１】
なお、本発明は、上記した実施の形態のものに限るものではなく、その要旨を逸脱しない範囲で適宜変更可能である。
【００６２】
上記実施形態では、メモリセル１００のセル構造が６Ｆ２構造となっているが、メモリセル１００のセル構造は、これに限ることはなく、適宜任意に変更可能である。
【００６３】
上記実施形態では、ＭＯＳトランジスタ１１０のゲート電極１１５ａが、ワード線ＷＬを兼ねるようにしたが、これに限ることはなく、例えば、ゲート電極１１５ａとワード線ＷＬとを別々に形成するようにしても良い。
また、上記実施形態では、第２ビット線ＢＬ２とナノギャップ素子１２０の第２導電体１２２とを別々に形成したが、これに限ることはなく、例えば、一体的に形成して、第２導電体１２２が第２ビット線ＢＬ２を兼ねるようにしても良い。
【００６４】
上記実施形態では、第２ビット線ＢＬ２の形状が、複数のライン状ビット線の全てを連結した平面状となっているが、第２ビット線ＢＬ２は、複数のライン状ビット線のうちの少なくとも２つを連結した平面状であれば任意である。
また、上記実施形態では、第２ビット線ＢＬ２は平面状となっているが、これに限ることはなく、例えば、第１ビット線ＢＬ１のように、ライン状であっても良い。第２ビット線ＢＬ２をライン状に形成する場合、ライン状の第２ビット線ＢＬ２の各々を独立した形状とし、各々を、一の第４トランジスタ１４や一の第５トランジスタ１５と接続しても良いし、複数のライン状の第２ビット線ＢＬ２のうちの少なくとも２つの端部を合流（連結）した形状とし、当該合流された端部を、一の第４トランジスタ１４や一の第５トランジスタ１５と接続しても良い。
【００６５】
上記実施形態では、複数の第１ビット線ＢＬ１の一端部を合流させて、当該合流された一端部を、一の第１トランジスタ１１と（具体的には、一の第１トランジスタ１１を介して一の電流センスアンプ５１と）接続するとともに、一の第２トランジスタ１２と接続するようにしたが、例えば、複数の第１ビット線ＢＬ１の各々を独立した形状とし、各々を、一の第１トランジスタ１１と接続するとともに、一の第２トランジスタ１２と接続しても良いし、複数の第１ビット線ＢＬ１のうちの少なくとも２つの一端部を合流した形状とし、当該合流された一端部を、一の第１トランジスタ１１と接続するとともに、一の第２トランジスタ１２と接続しても良い。
【００６６】
上記実施形態において、制限手段は、図５に示すリミッタ回路１６に限られるものではなく、第１ビット線ＢＬ１の電圧を、第１ビット線を指定するための回路の駆動電圧以下に制限することができるものであれば任意である。
また、上記実施形態において、メモリセルアレイ１０は、制限手段を備えていなくても良い。
【００６７】
上記実施形態においては、ナノギャップ素子１２０の抵抗状態を“高抵抗状態”と“低抵抗状態”との２つに区分して、１つのメモリセル１００に２値のデータを記憶させるようにしたが、ナノギャップ素子１２０の抵抗状態は、ナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に印加する電圧の電圧値の大きさに応じて３つ以上に区分することができる。したがって、本発明のメモリセルアレイ１０においては、供給する書き込み電圧の電圧値を調整することにより、１つのメモリセル１００に多値のデータを記憶させることができる。
【図面の簡単な説明】
【００６８】
【図１】本実施形態のメモリセルアレイを備える記憶装置の機能的構成の一例を示すブロック図である。
【図２】本実施形態のメモリセルアレイの要部構成の一例を示す回路図である。
【図３】本実施形態のメモリセルアレイの要部構成の一例を示す平面図である。
【図４】図３のIV−IV断面の一例を模式的に示す断面図である。
【図５】本実施形態のメモリセルアレイが備えるリミッタ回路の構成の一例を示す回路図である。
【図６】従来のメモリセルの断面の一例を模式的に示す図である。
【符号の説明】
【００６９】
１０  メモリセルアレイ
１６  リミッタ回路（制限手段）
５１  電流センスアンプ（センスアンプ）
１００  メモリセル
１０１ａ  コンタクトホール
１１０  ＭＯＳトランジスタ
１１２ａ  一方の拡散層
１１２ｂ  他方の拡散層
１１３  第１電極
１１４  第２電極
１１５  ゲート領域
１２０  ナノギャップ素子（スイッチング素子）
１２１  第１導電体
１２２  第２導電体
ＢＬ１  第１ビット線
ＢＬ２  第２ビット線
ＷＬ  ワード線
【図１】
2010157569.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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