(57)【要約】    【課題】  半導体装置におけるトランジスタの熱破壊を防止し得るとともに、安全動作領域（ＳＯＡ）を拡大しトランジスタ設計の自由度を高め得る半導体装置及びその製造方法を提供すること。【解決手段】  トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの不動作領域を形成する。不動作領域を形成手段として、１）ソースとドレインのｎ型拡散層を設けない方法  ２）ソースとドレインのコンタクト窓を開けない方法  ３）ゲート電極を分岐してソースに接続する方法を採る。また、不動作領域の形成に代えて当該領域のトランジスタセルの閾値電圧を高くして動作電流を低くする手段を採ることもできる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの不動作領域を形成したことを特徴とする半導体装置。
【請求項２】
トランジスタセルの不動作領域形成手段が、当該トランジタセルのソース拡散を行わないようにしたものである請求項１に記載の半導体装置の製造方法。
【請求項３】
トランジスタセルの不動作領域形成手段が、当該トランジタセルのソースのコンタクト窓を開けないようにしたものである請求項１に記載の半導体装置の製造方法。
【請求項４】
トランジスタセルの不動作領域形成手段が、当該トランジタセルのゲート電極を分離してソースに接続するようにしたものである請求項１に記載の半導体装置の製造方法。
【請求項５】
トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの閾値電圧を高くし動作電流を低くする領域を形成したことを特徴とする半導体装置。
【請求項６】
トランジスタセルの閾値電圧を高くする手段が、当該トランジスタセルのチャネル領域にイオン注入を行うものである請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ動作時に生じるジュール熱に起因する熱破壊を招き難い半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置は、微細なトランジスタセルを並列にチップ全面に均一に配置して電力制御を行うものである。トランジスタセルを並列にチップ全面に均一に配置することによって、マスクパターン作成時のレイアウトが容易であるほかフォトエッチング時の加工のバラツキを抑え得る利点がある。
【０００３】
しかしながら、かかる構造の電力用半導体装置にあっては、トランジスタ動作時に生じるジュール熱に起因してトランジスタに熱破壊を招きやすい問題がある。而して、トランジスタに熱破壊を生ぜしめないようにすると、安全動作領域（ＳＯＡ：safe operating area）を狭隘なものとしてしまいトランジスタ設計の自由度を低下せしめる。わけても、耐圧１００Ｖのデバイスで１０Ａ〜１００Ａといった大電流下に動作するパソコン用や自動車電装電源用の半導体装置においてこの問題が顕在化してくる。
【０００４】
電力用半導体装置におけるトランジスタの熱破壊を防止すべく、過電流抑制回路を備えた電力用半導体装置が提案されている（特許文献１参照）。
【特許文献１】特開２００３−０７８３６２号公報
【０００５】
この先行技術は、駆動電圧が印加される駆動電圧端子と出力電圧が取り出される出力端子との間に２電極が接続され、制御電極が駆動回路によって駆動制御される出力用トランジスタと、該出力用トランジスタの出力電流を検出する出力電流検出回路と、前記出力用トランジスタの２電極間電圧を検出する２電極間電圧検出回路と、該２電極間電圧検出回路による検出値に応じて前記出力電流の過電流制限値を制御する過電流抑制回路とを有する構成によって特徴づけられる。而して、この先行技術にあっては、出力電流が過電流制限値に達しているか否かを検出し、過電流状態である場合には出力用トランジスタをオフの状態にするものであって、半導体装置全体をオン−オフ制御するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に開示の先行技術は半導体装置における熱破壊を防止し得るものではあるけれども、安全動作領域（ＳＯＡ）を拡大し得るものではなく、而して、トランジスタ設計の自由度を高め得るものではない。
【０００７】
本発明は、半導体装置におけるトランジスタの熱破壊を防止し得るとともに、安全動作領域（ＳＯＡ）を拡大しトランジスタ設計の自由度を高め得る半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための請求項１に記載の発明は、トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの不動作領域を形成した半導体装置である。
【０００９】
請求項２に記載の発明は、トランジスタセルの不動作領域形成手段が、当該トランジタセルのソース拡散を行わないようにしたものである請求項１に記載の半導体装置の製造方法である。
【００１０】
請求項３に記載の発明は、トランジスタセルの不動作領域形成手段が、当該トランジタセルのソースのコンタクト窓を開けないようにしたものである請求項１に記載の半導体装置の製造方法である。
【００１１】
請求項４に記載の発明は、トランジスタセルの不動作領域形成手段が、当該トランジタセルのゲート電極を分離してソースに接続するようにしたものである請求項１に記載の半導体装置の製造方法である。
【００１２】
請求項５に記載の発明は、トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの閾値電圧を高くし動作電流を低くする領域を形成したことを特徴とする半導体装置である。
【００１３】
請求項６に記載の発明は、トランジスタセルの閾値電圧を高くする手段が、当該トランジスタセルのチャネル領域にイオン注入を行うものである請求項５に記載の半導体装置の製造方法である。
【発明の効果】
【００１４】
本発明によれば、半導体装置（チップ）の面中央部の温度上昇が急峻な極限られた狭い領域のトランジスタセルを不動作化或いはトランジスタセルの閾値電圧を高くし動作電流を低くして熱破壊の原因を除去するものであるから、安全動作領域（ＳＯＡ）を拡大でき、トランジスタ設計の自由度を高くすることができる。わけても、耐圧１００Ｖのデバイスで１０Ａ〜１００Ａといった大電流下に動作するパソコン用や自動車電装電源用の半導体装置においてその効果が大きい。
【発明を実施するための最良の形態】
【００１５】
本発明は、発明者による図４に示す半導体装置におけるチップ内三次元温度分布に関する知見に基づいてなされた。発明者の知見によれば、図４に示す半導体装置におけるチップ内三次元温度分布において、トランジスタセルの熱破壊を招きやすい６０℃以上の高温部はチップの面中央部の、チップ面積の５％〜１０％の領域に限られ、この部分の昇温を抑え得れば熱破壊を能く防止し得るとともに、安全動作領域（ＳＯＡ）を拡大でき、トランジスタ設計の自由度を高くすることができる。
【００１６】
而して、温度上昇が著しい半導体装置（チップ）の面中央部のトランジスタセルを動作させない不動作領域を設けることによって熱破壊を能く防止し得るとともに、安全動作領域（ＳＯＡ）を拡大でき、トランジスタ設計の自由度を高くすることができる。半導体装置（チップ）の面中央部のトランジスタセルを動作させない不動作領域を設ける手段として、１）ソースとドレインのｎ型拡散層を設けない方法  ２）ソースとドレインのコンタクト窓を開けない方法  ３）ゲート電極を分離してソースに接続する方法を採ることができる。
【００１７】
また、半導体装置（チップ）の面中央部のトランジスタセルを動作させない不動作領域の配置設計は、動作条件と有限要素法による解析によって行うことができる。
【００１８】
一方、タランジスタセルの不動作領域を形成する代わりに、該領域のトランジスタセルの閾値電圧を高くして動作電流を低くする手段を採ることもできる。
【００１９】
当該領域のトランジスタセルの閾値電圧を高くして動作電流を低くする手段として、当該領域のトランジスタセルのチャネル領域にイオン注入を行う方法を採ることができる。
【実施例１】
【００２０】
図１に、本発明の一実施例に係るトランジスタセルの不動作領域の形成手段を示す。図１において、Ｓはソース、Ｇはゲート、Ｄはドレインである。１はｐ型シリコン基板、２は絶縁膜、３は空乏層、４はコンタクト窓である。この実施例においては、ソースＳおよびドレインＤのコンタクト窓４下部に、図２および図３に示すｎ型拡散層５を形成しない。この手段によって、トランジスタセルを不動作とする。このトランジスタセルをチップの面中央部に配置してトランジスタセルの不動作領域を形成する。
【実施例２】
【００２１】
図２に、本発明の他の実施例に係るトランジスタセルの不動作領域の形成手段を示す。図２において、ｎ型拡散層５以外の、図１と共通する符号は図１におけると同一の構成要素を示す。この実施例においては、ソースＳおよびドレインＤのコンタクト窓４を開けない。この手段によって、トランジスタセルを不動作とする。このトランジスタセルをチップの面中央部に配置してトランジスタセルの不動作領域を形成する。
【実施例３】
【００２２】
図３に、本発明の他の実施例に係るトランジスタセルの不動作領域の形成手段を示す。図３において、ｎ型拡散層５以外の、図１と共通する符号は図１におけると同一の構成要素を示す。この実施例においては、ゲートＧの電極を分岐してソースＳの電極に接続する。この手段によって、トランジスタセルを不動作とする。このトランジスタセルをチップの面中央部に配置してトランジスタセルの不動作領域を形成する。
【実施例４】
【００２３】
実施例１乃至実施例３における不動作領域に相当する領域のトランジスタセルの閾値電圧を高くして動作電流を低くすべく、当該領域のトランジスタセルのチャネル領域にイオン注入を行った。
【産業上の利用可能性】
【００２４】
本発明は、パワーＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）、ＩＧＢＴ（insulated gate bipolar transistor）、高周波用パワーＭＯＳＦＥＴ、パワーＩＣへの適用が可能である。また、ゲートアレーに代表されるロジックＬＳＩへの適用も可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施例に係る半導体装置及びその製造方法のトランジスタセル不動作領域形成手段を示す電界効果型トランジスタの縦断面図
【図２】本発明の他の実施例に係る半導体装置及びその製造方法のトランジスタセル不動作領域形成手段を示す電界効果型トランジスタの縦断面図
【図３】本発明の他の実施例に係る半導体装置及びその製造方法のトランジスタセル不動作領域形成手段を示す電界効果型トランジスタの縦断面図
【図４】チップ内の温度分布の一例を示す斜視図
【符号の説明】
【００２６】
１  ｐ型シリコン基板
２  絶縁膜
３  空乏層
４  コンタクト窓
５  ｎ型拡散層
Ｓ  ソース
Ｇ  ゲート
Ｄ  ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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