(57)【要約】【課題】アクティブな最小動作電圧（ＶｃｃＭｉｎ）を低下させても、雑音排除性を十分に保持しかつコンテンションを回避する改善されたレジスタ・ファイル（ＲＦ）を具備するチップを提供する。【解決手段】ここでは、例えばレジスタ・ファイル回路内に、擬似スタティック・ダイナミック・ビット・ラインを具備するダイナミックＲＦカラムを実現するための方法および回路が提供される。【選択図】図４
2010157311.tif 000002
【特許請求の範囲】
【請求項１】
ビット・ラインが高レベルであると評価されるときはオンにし、かつ前記ビット・ラインが低レベルである評価されるときはオフにする抑制されたプルアップ装置に結合された少なくとも１本のダイナミック・ビット・ラインを有するレジスタ・ファイル回路を含むことを特徴とするチップ。
【請求項２】
前記制御されたプルアップ装置は、前記制御されたプルアップ装置を制御するためにメモリ・セルの出力に結合されたゲートを有することを特徴とする請求項１記載のチップ
【請求項３】
前記ビット・ラインが評価されるとき、前記制御されたプルアップ装置を前記ビット・ラインに結合するために、前記制御されたプルアップ装置と前記ビット・ラインとの間に配置されたＰ型アクセス装置を含むことを特徴とする請求項２記載のチップ。
【請求項４】
前記Ｐ型アクセス装置は、前記ビット・ラインに対してワード・ラインによって制御されることを特徴とする請求項３記載のチップ。
【請求項５】
前記Ｐ型アクセス装置は、前記ワード・ラインの反転形式で結合されたゲートを有することを特徴とする請求項４記載のチップ。
【請求項６】
前記ビット・ラインの少なくとも１本は、前記レジスタ・ファイル回路の１またはそれ以上カラム内の複数のローカル・ビット・ラインであることを特徴とする請求項１記載のチップ。
【請求項７】
前記ビット・ラインの少なくとも１本は、前記レジスタ・ファイル回路内の複数のグローバル・ビット・ラインを含むことを特徴とする請求項６記載のチップ。
【請求項８】
前記制御されたプルアップ装置は、前記ビット・ラインに結合された制御可能に結合できるインバータの一部であることを特徴とする請求項１記載のチップ。
【請求項９】
前記制御可能に結合できるインバータは、それに電力を供給するためのアクセス装置に結合されることを特徴とする請求項８記載のチップ
【請求項１０】
前記アクセス装置は、先行するクロックによって制御されることを特徴とする請求項９記載のチップ。
【請求項１１】
ビット・ラインが高レベルと評価されるとき、制御された装置で前記ビット・ラインを維持する段階と、
前記ビット・ラインが低レベルと評価されるとき、前記制御された装置をオフにする段階と、
から構成されることを特徴とする方法。
【請求項１２】
前記制御された装置は、制御されたＰ型装置であることを特徴とする請求項１１記載の方法。
【請求項１３】
前記制御された装置は、メモリ・セルによって直接的に制御されることを特徴とする請求項１１記載の方法。
【請求項１４】
前記ビット・ラインは、セット・ドミナント・ラッチの部分であることを特徴とする請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、擬似スタティック・ダイナミック・ビット・ライン回路および方法に関する。
【背景技術】
【０００２】
ダイナミック・レジスタ・ファイル（ＲＦ）は、例えばマイクロプロセッサ内で、データのアレイを格納しかつ読み取るために、一般に使用される。それらは、特に、処理能力（スループット）が重視される領域において有用である。ＲＦからのデータの読み取りは、典型的には、評価性能（例えば、速度）が重視されるところで、動的（ダイナミック）な選択および評価を用いて行われる。従って、改善された回路および方法が望まれるであろう。
【０００３】
図１に関し、従来のＲＦカラム（本例では６４ビットのカラム）が示される。（理解を単純かつ容易にするために、単一の６４ビットのＲＦカラムが示されるが、多くのアプリケーションでは、このようなカラムが複数、例えば、１つのＲＦアレイ構成内に３２カラムあり、その結果、３２個の６４ビットのレジスタまたはＲＦワードになる。）図示されたＲＦは、８つのグループ１０２から組織され、各グループは８個のセル・スタックを有し、したがって、６４ビットのカラムのために６４個のセル・スタックを形成する。
【０００４】
リード・ワード・ライン（Ｗｌ）は、ワード・ラインがアサート（真の宣言）されたときにセル・スタックを評価する（または「読み取る」）ために、各セル・スタックに提供される。各ワード・ライン（Ｗｌ）は、デコーダ・ドライバによって駆動され、典型的には、ＮＡＮＤゲートで形成され、その後に、必要なアクティブな高入力ラインを達成するためのインバータが続く（いずれの装置もここには図示されない）。したがって、このような構成によって、１本のワード・ラインが同時に（例えば、リード・サイクル毎に）アサートされる。
【０００５】
セル・スタック・グループ１０２のそれぞれは、グループ内で共有されるセル・スタックから選択されたセル・スタックを評価するために、共通のローカル・ビット・ライン（ＬＢＬ）を共有する。ローカル・ビット・ラインは、高レベルにプリチャージされ、そして、読み取られるべきセルに格納された論理値に依存して、そのビット・ラインは、評価に基づいて高レベルを維持するか、あるいは、低レベルまでディスチャージする。
【０００６】
８本のローカル・ビット・ラインを４本のプリグローバル・ビット・ライン（ＰＧ）に結合するための４個のゲート１０４（ここではＮＡＮＤゲート）がある。この配列において、ゲート１０４のそれぞれは、２本のローカル・ビット・ラインを受け取り、その２本のローカル・ビット・ラインを評価するためにプリグローバル・ビット・ラインを出力する。したがって、４本のＰＧラインは、６４のセル・スタックのカラムを表す。それらのそれぞれは、ダイナミックＮＯＲゲート１０６内に送られ、さらに、ダイナミックＮＯＲゲート１０６はグローバル・ビット・ライン（ＧＢＬ）出力を有し、出力ドライバ１０８内に送られるが、それは、本記述では、セット・ドミナント・ラッチ（ＳＤＬ）である。
【０００７】
ダイナミックＮＯＲゲート１０６は、ＧＢＬプリチャージ・クロック信号（ＧＰＣＨ  Ｃｌｋ）によってクロック（プリチャージ／評価）され、例えば、ＧＢＬのプリチャージおよびＧＢＬのプルダウンの両方が同時にＤＣ電力を消費する場合に生じるような電力争奪を回避するために、ＬＢＬプリチャージ・クロックに対して遅延してもよい。グローバル・プリチャージ・クロックは、さらに、ＳＤＬ１０８をクロックするために使用される。ＧＢＬラインの状態は、評価フェーズの最後（本記述ではＧＰＣＨＣｌｋは高レベル）で、ラッチ１０８によってキャプチャされるが、それはセット・ドミナント・ラッチであるので、それはまた、遅延アサーション（ここでは高レベルから低レベルへの遷移）をＧＢＬ上でキャプチャする。このように、ラッチされたグローバル・ビット・ライン（ＧＢＬ）値は、ラッチ１０８で出力（Ｒｄ  Ｏｕｔ）として提供され、カラム内の選択されたワード・ライン・セルから読み取られた値に対応する。
【０００８】
図２は、セル・スタック・グループ１０２に関する従来の回路を示す。回路は８個のセルを有し、それぞれが、メモリ・セル（図示せず）、セル・アクセス・スタック・トランジスタ（ＮＳ２）、ローカル・ビット・ライン（それは、ダイナミック回路の評価ノードである）に結合されたワード・ライン・アクセス・スタック・トランジスタ（ＮＳ１）から形成される。回路は、さらに図のように、Ｐ型トランジスタおよびインバータから形成されたプリチャージ・トランジスタ（ＰＬＣｌｋ）およびキーパ回路２０２を有する。Ｗｌ信号は、スタック・トランジスタ（ＮＳ１）のゲートに結合され、それらは、ローカル・ビット・ライン（ＬＢＬ）と、関連するセル・アクセス・スタック・トランジスタ（ＮＳ２）との間に配置される。メモリ・セル（図示せず）は、格納されたデータ（データｉ）でそのゲートを制御するために、セル・アクセス・トランジスタ（ＮＳ２）に結合される。
【０００９】
プリチャージ・フェーズ中は、全てのワード・ライン（Ｗｌ）信号は非アサート（ｄｅ−ａｓｓｅｒｔｅｄ）（低レベル）であり、それによって、ワード・ライン・アクセス・スタック・トランジスタ（ＮＳ１）がオフになり、そして、ローカル・ビット・ライン・クロック（ＬＢＬ  ＰＣＨ  Ｃｌｋ）を経由してプリチャージ・トランジスタ（ＰＬＣｌｋ）がアサートされ、ローカル・ビット・ライン（ＬＢＬ）が高レベルにチャージされる。続いて生じる評価フェーズ中に、プリチャージ・トランジスタはオフになり、セル・スタックの１つが読み取られた場合に、そのワード・ライン（Ｗｌ）がアサートされる（高レベルになる）。（グループ内のセル・スタックは、読み取りサイクル中に読み取られても、読み取られなくてもよく、例えば、異なるグループ内のワード・ラインが選択されてもよいことに注意すること。）これによって、ローカル・ビット・ラインは、そのセル・トランジスタ（ＮＳ２）を通ってその関連するメモリ・セルに結合される。このように、そのメモリ・セルに格納された状態に依存して、セル・トランジスタは、オンになり、それによってスタック・トランジスタを通ってローカル・ビット・ラインを「プルダウン」するか、あるいは、ローカル・ビット・ラインを高レベルに維持する。周知のように、キーパ回路２０２は、高レベルに評価すると仮定する場合、すなわち、選択されたメモリ・セルがその関連するセル・トランジスタ（ＮＳ２）に低レベルを適用する場合には、ＬＢＬを高レベルに維持する役割を果たす。
【００１０】
図３は、図１のＲＦカラムに関する従来のダイナミックＮＯＲ回路１０６を示す。それは、図示されるように、４個のプルダウン・スタック・トランジスタ（ＮＧ０からＮＧ３）、プリチャージ・トランジスタ（ＰＧＣｌｋ）およびキーパ回路３０２を有し、図のように、それらの全てが、グローバル・ビット・ライン（ＧＢＬ）評価ノードに結合される。さらに、ＧＢＬからのデータをラッチし、かつ、Ｒｄ  Ｏｕｔ出力でその反転した形を提供するためのＳＤＬ１０８が図示される。スタック・トランジスタ（ＮＧ０からＮＧ３）のそれぞれは、プリチャージ信号の１つを受け取り、そして、ＰＧＢＬ信号がアサートされた（高レベルである）場合は、ゲートが評価するとき、すなわち、ＰＧＣｌｋがオフにされた後に、ＧＢＬノードをプルダウンするために機能する。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
残念ながら、アクティブな最小動作電圧（ＶｃｃＭｉｎ）が減少するにつれて、典型的である装置パラメータがほとんどの製造工程で変動することにより、動作目標に合致させることがさらに困難になる。とりわけ、例えばダイナミック・レジスタ・ファイル回路は、ローカルおよびグローバル・ビット・ラインのプルダウン・スタックとそれらに関連するキーパ装置との間で競合（コンテンション）が生じるために、ＶｃｃＭｉｎの減少に敏感である。加えて、低電圧での野心的な周波数目標は、実際の利用可能な読み取り時間を制限する可能性がある。許容可能なアクティブＶｃｃＭｉｎレベルを低減するための既存技術のいくつかは、ビット・ライン・プルダウン装置を大型化し、キーパ装置を小型化し、かつ、ビット・ライン上のキャパシタンスを最適化または低減することを含む。しかしながら、これらのアプローチは、領域、電力、ノイズ、および／または著しい設計努力をそれぞれ犠牲にし、比較的利益は少ない。キーパの小型化にはあまり費用がかからないが、一般に雑音排除性を害し、その結果回路の強健性を損なうことになる。
【課題を解決するための手段】
【００１２】
したがって、ここに開示される発明は、ダイナミック・ビット・ライン回路を改善するための異なるアプローチであり、それによって、例えば、それらのアクティブＶｃｃＭｉｎレベルの低減を可能にする。いくつかの実施例では、制御可能なプルアップを具備する擬似スタティック・ビット・ラインが、例えば、雑音排除性を十分に保持しつつコンテンションを低減するために、キーパの代わりとして使用される。新しいアプローチのいくつかに関連して、レイアウトの増加および電力の増加があるが、これらよりも、Ｖｃｃ＿ｍｉｎの低減および平均消費電力の全体的な低減が重要である。
【図面の簡単な説明】
【００１３】
本発明の実施例は、制限目的ではなく例示目的のために示され、添付図面の図中における同種の参照番号は類似の要素を参照する。
【図１】従来のＲＦカラムを示す図である。
【図２】図１のカラムに関する従来のセル・スタック・グループを示す図である。
【図３】図１のカラムに関するセット・ドミナント・ラッチを具備する従来のダイナミックＮＯＲゲートを示す図である。
【図４】いくつかの実施例に従った、擬似スタティック・ビット・ラインを具備するダイナミックＲＦカラムの図である。
【図５】いくつかの実施例に従った、図４のＲＦカラムに関する擬似スタティック・ビット・ラインを具備するセル・スタック・グループの図である。
【図６】いくつかの実施例に従った、図４のカラムに関する擬似スタティック回路を具備するダイナミックＮＡＮＤゲートの図である。
【図７】いくつかの実施例に従った、セット・ドミナント・ラッチの図である。
【図８】いくつかの実施例に従った、擬似スタティック・ビット・ラインを具備するダイナミックＲＦカラムの図である。
【図９】いくつかの実施例に従った、少なくとも１つのレジスタ・ファイル回路を具備するプロセッサを有するコンピュータ・システムの図である。
【発明を実施するための形態】
【００１４】
図４は、本発明の一実施例に従って、例えばローカル・ビット・ライン、グローバル・ビット・ライン、および／または出力ラッチ内に実現された、少なくともいくつかの擬似スタティック・ビット・ラインを具備するダイナミックＲＦカラムを示す。図示された実施例では、それは、セル・スタック・グループ４０２、組合せ論理（ｃｏｍｂｉｎｉｎｇ  ｌｏｇｉｃ）４０４、ダイナミックＮＯＲゲート４０６、およびＳＤＬ４０８を有し、これらの全てが相互に結合される。組合せ論理４０４は、ローカル・ビット・ライン（ＬＢＬ［０］からＬＢＬ［Ｍ−１］）のグループと、プリグローバル・ビット・ライン（ＰＧ［０］からＰＧ［Ｎ−１］）のグループとを相互に結合するために機能し、それらはダイナミックＮＯＲゲート４０６へ供給される。ダイナミックＮＯＲゲート４０６は、ワード・ライン（ＷＬ）の選択された１本に関連するＬＢＬについて評価するグローバル・ビット・ライン（ＧＢＬ）を有する。その後、ＧＢＬ値は、ＳＤＬ４０８によってラッチされる。
【００１５】
セル・スタック・グループ４０２は、従来の、複数のセル・スタックを含むグループと同様に動作し、セル・スタックのためのワード・ライン（ＷＬ）がアサートされるとき、ビット・ラインを評価することによってメモリ・セルからデータを読み取る。いくつかの実施例では、選択されたグループのＬＢＬだけを評価できるようにするために、各グループに対して個別のローカル・ビット・ライン・プリチャージ・クロック（図示せず）が使用される。必須ではないが、もし可能であれば、ダイナミックＮＯＲゲート内に擬似スタティック・グローバル・ビット・ラインをインプリメントするために、ラインが利用されてもよい。いくつかの実施例では、セル・スタック・グループ４０２のそれぞれは、擬似スタティックＬＢＬノードによって実施される。同様に、ダイナミックＮＯＲゲート４０６もまた、コンテンションを低減するために、（必須ではないが）擬似スタティック・グローバル・ビット・ラインによって実施される。
【００１６】
ここで用いられるように、擬似スタティック・ダイナミック・ビット・ラインは、（プリチャージおよび評価された）任意のダイナミック・ビット・ラインであり、それは、キーパと、ビット・ラインのプルダウンを試みる選択されたスタック（１またはそれ以上のプルダウン装置）との間に、そうでなければ生じるコンテンションを低減（除去しないとしても）するために、キーパ（またはホールド）回路を省略またはディスエーブルにし、あるいはは少なくともその強度を十分に低減する。（「キーパ」回路は、それを「キープ（保持）する」ために、ビット・ラインによって直接的またはは間接的に制御されるプルアップ装置である。）キーパ回路がないのを補うために、１またはそれ以上の制御されたプルアップ装置が含まれ、キーパの代わりに使用される。この文脈において、制御されたプルアップ装置は、ビット・ライン自体の状態に基づいて活性化されるのではなく、代替的なソース（当該ビット・ライン以外の任意のソース）の状態によって制御される。そのような代替的なソースには、読み取られるメモリ・セル、（おそらく組合せゲートのような論理ゲートを通って）上流のビット・ラインのような異なるビット・ライン、デコード論理、信号ライン、または同種のものを含むが、これらに制限されない。制御されたプルアップ装置は、典型的には、配置および／または制御され、その結果、それは、ビット・ラインがディスチャージされた（評価は低レベル）ときはオンにならず、それによって、ラインは、プルアップ装置と競合することなくディスチャージすることが可能になるが、ラインが高レベルに評価されたとき（チャージを維持する）ときは、オンになる。それは、プリチャージ・フェーズ中にオンになる場合もあるし、ならない場合もある。ラインが高レベルと評価する場合にはチャージされた状態にラインを通常支援だけしなければならないので、制御されたプルアップ装置のサイズは比較的小さく、つまりそれはキーパ・プルアップ装置に使用されたものに近似するものである。
【００１７】
組合せ論理４０４は、個別のＬＢＬグループを組み合わせるために、任意の適切な論理回路で実施され、その結果、それらの対応するＰＧラインは、それらの構成するＬＢＬラインのいずれかがアサートする場合にアサートする。いくつかの実施例では、このタスクを実行するためにＮＡＮＤゲートが使用される。いくつかの実施例では、ＬＢＬプリチャージ装置を駆動するために使用されるクロックに基づいてダイナミックＮＯＲゲート４０６内のプリチャージ・トランジスタを制御するために、他のゲートが使用される。これについては、以下でさらに説明する。
【００１８】
（特定の設計との関係により、あらゆる適切な論理の実現方式が使用可能であると理解されるべきである。例えば、ダイナミックＮＯＲゲート４０６が図示されているが、他の論理の実現方式、ダイナミックＮＡＮＤ、ＸＯＲなども、必要な論理を達成するために使用することができるが、本発明はこれに制限されない。同様に、この例ではＳＤＬが図示されているが、それは必ずしも必要でない。いくつかの実現方式では、他のタイプのラッチ、あるいはインバータまたはそれと同種のもののような非クロック装置を使用してもよい。）
【００１９】
図５は、いくつかの実施例に従って、ダイナミック擬似スタティック・ビット・ラインを具備するセル・スタック・グループを示す。図示されたグループ４０２は、セル・スタック（プルダウン・スタック５０３）、および、ビット・ライン（ＬＢＬ）に結合されたプリチャージ装置ＰＬＣｌｋを有する。図示された実施例では、スタックは、従来のように配置されたスタック装置ＮＳ１，ＮＳ２を含むことに加えて、Ｐ型パス（アクセス）・トランジスタ（ＰＳ１）およびプルアップＰ型トランジスタ（ＰＳ２）を有する。プルアップ装置（ＰＳ２）は、制御されたプルアップ装置であり、評価フェーズの間ビット・ラインが高レベルのまま維持されるとき、それにチャージを供給するために配置される。図示された構成において、そのゲートは、プルダウン・トランジスタ（ＮＳ２）のゲートに結合され、また、そのドレインは、パス・トランジスタ（ＰＳ１）のソースに結合される。Ｐ型パス・トランジスタ（ＰＳ１）のゲートは、スタックのワード・ライン（ＷＬ）に結合され、その結果、スタックが選択されたとき、プルアップ装置（ＰＳ２）は、ＬＢＬが高レベルであると評価されるとき（すなわち、本図において、ＮＳ２に適用されたデータが評価中に低レベルであるとき）、それを高レベルに維持するためにＬＢＬを通って結合される。Ｐ型パス・トランジスタ（ＰＳ１）が使用される結果、高電圧レベル（例えばＶｃｃ）をより効率的にＬＢＬに供給することができる、すなわち、高レベルは、ＶＴの低下を必要とするＮ型ＦＥＴ（電界効果トランジスタ）を通過するよりもＰ型ＦＥＴを通過するほうがより効率的である。したがって、回路は、ビット・ラインに結合されたキーパ回路を有しないが、そのかわりに、回路は、ビット・ラインが高レベルに留まると思われるとき、ビット・ラインを十分にチャージされたままで維持するためにプルアップ装置ＰＳ２を有し、それと同時に、プルアップ装置（ＰＳ２）は、それがオフにされるので、ビット・ラインが評価中にディスチャージされるとき、プルダウン装置と競合しない。
【００２０】
図６は、いくつかの実施例に従った、擬似スタティック・ビット・ライン（ＧＢＬ）を具備するダイナミックＮＯＲゲート６０１を示す。それは、Ｎ型およびＰ型トランジスタの対（ＰＧ００／ＮＧ００からＰＧ３０／ＮＧ３０）から形成されるインバータ（ＩＧ００からＩＧ３０）、プリチャージ装置（ＰＧＣｌｋ）、およびＰ型アクセス・トランジスタ（ＰＧＡ０からＰＧＡ３）を有する。この実施例において、インバータ内のＰ型トランジスタは、制御されたプルアップ装置としての役割を果たす。図のように、データ入力（ＰＧ［０］からＰＧ［３］）は、インバータ入力に結合され、インバータ出力はビット・ライン（ＧＢＬ）に結合される。この記述において、データ入力（ＰＧ［ｉ］）は、ＲＦカラムからの評価されたローカル・ビット・ラインに対応して、組合せ論理４０４からの出力から由来するが、他の実施例では、それらはセルあるいは他のデータ出力のような他のソースから由来してもよい。
【００２１】
アクセス・トランジスタ（ＰＧＡ０からＰＧＡ３）は、それぞれ、関連するインバータに電力を制御可能に供給するために配置される。アクセス・トランジスタ（ＰＧＡ０からＰＧＡ３）は、アクセス信号（ＡＬ０からＡＬ３）で制御され、その結果、一度に１つのインバータがイネーブルにされる。いくつかの実施例では、アクセス信号は、先行するセル・スタック・グループ・セクションからの信号に対応し、その結果、アクティブなＰＧラインに結合されたインバータがイネーブルになる。
【００２２】
動作では、プリチャージ・フェーズ中に、プリチャージ装置（ＰＧＣｌｋ）がオンになるとともにアクセス・トランジスタ（ＰＧＡ０からＰＧＡ３）がオフになり、その結果、ＧＢＬノードは高レベルにチャージする。評価フェーズ中に、アクセス・トランジスタの選択された１つがアサートされる。選択されたアクセス・トランジスタは、選択されたワード・ラインに関連するＰＧラインに対応するトランジスタである。これが、このＰＧラインのためのインバータを活性化し、それによって、それが「評価される」。したがって、図５の例のように、抑制されたプルアップ回路（ＰＧ００からＰＧ３０）は、キーパ回路を必要とすることなく、評価中ビット・ラインを高レベルに十分に維持するために提供されることが理解されるであろう。
【００２３】
図７は、いくつかの実施例に従ったＳＤＬ回路７０１を示す。それは、ＳＤＬがパス-スルー（あるいは透過）フェーズにあるときに、キーパ・プルアップ・トランジスタ（ＰＬ２）を制御可能にディスエーブルにするためのトランジスタ（ＰＬ６）を含むこと以外は、図３のＳＤＬのような多くの従来のＳＤＬ回路に類似する。これは、ＧＰＣＨ  Ｃｌｋ入力が高レベルであるときに生じる。ＳＤＬ入力（ＧＢＬ）が、図６からのＧＢＬラインのようなビット・ラインから由来するとき、これは、典型的に、ビット・ラインのための評価フェーズに対応するであろう。
【００２４】
ＰＬ６は、ＳＤＬ出力（Ｏｕｔ）に上向き方向にバイアスをかけないために、その時間、ＰＬ２およびインバータＵ１で形成されたキーパをディスエーブルにする役割を果たす。したがって、ＰＬ６が無ければ、ＰＬ２は、ＬＢＬおよびＧＢＬ上の同じキーパ・トランジスタのように作用するであろう。ＰＬ６は、このコンテンションを除去し、ＶｃｃＭｉｎを低減するために役立つ。
【００２５】
図８は、図４のＲＦビット・カラムの一実施例を示す。それは、上述のような組合せ論理４０４と共に、セル・スタック・グループ４０２、ダイナミックＮＯＲ回路６０１、およびＳＤＬ７０１を有し、図のように全てが共に結合される。組合せ論理４０４は、セル・スタック・グループ４０２を共に組合せ、それらをグローバル・ビット・ラインＮＡＮＤ回路６０１に供給する。ＮＡＮＤゲート６０１から形成された、セル・スタック・グループ４０２（それらのローカル・ビット・ラインを含む）およびグローバル・ビット・ライン回路は、ダイナミック・擬似スタティック・ビット・ラインを有し、それは、評価の間にコンテンションを低減することができる。その間に、ＳＤＬは、キーパ回路を組み込むが、それは、評価フェーズ中の進行中にディスエーブル（ディスエンゲージ）され、かつ、プリチャージ・フェーズのために再結合される。
【００２６】
図示された例は、８つのセル・スタック・グループを具備する６４ビットのＲＦカラムであり、それぞれが８つのスタックを有する（スタック０からスタック７）。（この図では、２つのセル・スタック・グループ（ＬＢ［６］およびＬＢ［７］に対応する）のみが示される。）ローカル・ビット・ライン（ＬＢＬ［ｉ］）は、プリチャージ・クロック（ＬＰＣＨ［ｉ］）と共に、セル・スタック・グループ４０２から組合せ論理４０４に供給される。
【００２７】
組合せ論理４０４はＮＯＲゲート７０２およびＮＡＮＤゲート７０４を含む。ＮＯＲゲート７０２は２つの別個のセル・スタック・グループからのローカル・プリチャージ・クロック（ＬＰＣＨ［ｉ］）を組合せ、一方、ＮＡＮＤゲート７０４は、同じ２つのグループからのローカル・ビット・ライン（ＬＢＬ［ｉ］）を組み合わせる。ＮＯＲゲート７０２は、適用されたプリチャージ・クロックからアクセス信号（ＡＬｉ）を生成し、各ＮＡＮＤゲート７０４は、その２本の適用されたローカル・ビット・ラインのために、プリグローバル・ビット・ライン（ＰＧ［ｉ］）を生成する。６４ビットのセルおよび８つセル・スタック・グループを有する図示された例では、４つのＮＯＲゲート７０２（４つのアクセス信号、ＡＬ０からＡＬ３を生成する）および４つのＮＡＮＤゲート７０４（４つプリグローバル・ライン信号、ＰＧ［０］からＰＧ［３］を生成する）がある。（理解を簡単かつ容易にするために、４つのＮＡＮＤおよびＮＯＲゲートのうちの１つだけが、それらの生成された信号と共に示される。）
【００２８】
各アクセス信号（ＡＬｉ）は、ＮＯＲ回路６０１内の関連するアクセス・トランジスタ（ＰＧＡｉ）のゲートに結合され、各プリグローバル・ビット・ライン（ＰＧ［ｉ］）は、ＮＯＲ回路６０１内の関連するインバータ（ＩＧｉ）に結合される。この実施例では、各セル・スタック・グループは、独立したプリチャージ・クロック（ＬＰＣＨ［ｉ］）でクロックされ、それは評価状態（そのＰＣｌｋをオフするためにここでは高レベル）に移行する。従って、２つのセル・スタック・グループ（またはローカル・ビット・ライン）の各セットのためのＮＯＲゲート７０２はアサート（低レベル）する。ダイナミックＮＯＲ回路６０１内のアクセス・トランジスタ（ＰＧＡｉ）をオンにし、その関連するインバータ（ＩＧｉ）をイネーブルにするが、それは、関連するＮＡＮＤゲート７０４からのプリグローバル・ビット・ライン（ＰＧ［ｉ］）に、その入力で結合される。（各ワード・ラインＷＬは、典型的には、複数のビット、例えば、３２ビットの６４個のレジスタ）を駆動することに注意すること。この例では、単一のＷＬが３２の出力ビットを駆動する。ＰＬｃｌｋトランジスタとＮＯＲとの組合せは、３２ビットの全てについて一度に起こりうるが、ＮＡＮＤゲートは、ビット毎に繰り返されるべきである。例えば、１ビット毎に４つのプリグローバル・ライン信号が適切であるかもしれないし、また、１ビット毎に１またはそれ以上のＮＯＲ信号が適切であるかもしれない。）
【００２９】
ＮＡＮＤゲート７０４は、その入力でローカル・ビット・ラインに結合されるので、評価の間にどちらかが低レベルになる場合、そのＰＧは高レベルになり、それによってインバータは、ＧＢＬライン上で低レベルで駆動される。この間、他のアクセス・トランジスタ（ＰＧＡｉ）はオフになるように制御され、そのＰＧラインの選択されたインバータの評価と競合しないように、それらに関連するインバータをディスエーブルにする。そして、この値（高レベルまたは低レベル）はＧＰＣＨ  Ｃｌｋが低レベルになるので、ＧＢＬ評価フェーズの後にその出力（Ｏｕｔ）でＳＤＬによってラッチされる。しかしながら、評価時間の間、ＧＰＣＨ＿ＣｌｋもまたＳＤＬ７０１内のＰＬ６をオフにし、それが評価の間にそのキーパをディスエーブルにする。
【００３０】
図９に関して、コンピュータ・プラットフォーム（例えば、モバイル・パーソナルコンピュータ、ＰＤＡ、携帯電話、または同種のようなコンピューティング・システム）の部分の一例が示される。示された部分は、１またはそれ以上のプロセッサ９０２、インタフェース制御機能９０４、メモリ９０６、ワイヤレス・ネットワーク・インタフェース９０８、およびアンテナ９０９を含む。プロセッサ９０２は、制御機能９０４を通して、メモリ９０６およびワイヤレス・ネットワーク・インタフェース９０８に結合される。プロセッサは、ここで記述された実施例による１またはそれ以上の擬似スタティック・ダイナミックビット・ラインを有するレジスタ・ファイル９０３を含む。制御機能は、様々なインタフェース制御機能（例えば、メモリ制御、グラフィックス制御、Ｉ／Ｏインタフェース制御等）を実行するための１またはそれ以上の回路ブロックを含む。これらの回路は、１またはそれ以上の別個のチップ上に実現されてもよく、および／または、プロセッサ９０２内で一部または全部に実現されてもよい。
【００３１】
メモリ９０６は、追加のランダム・アクセス・メモリをプロセッサ９０２に供給するための１またはそれ以上のメモリ・ブロックを含む。それは、ダイナミック・ランダム・アクセス・メモリ、スタティック・ランダム・アクセス・メモリ、フラッシュ・メモリ、または同種のものを含む任意の適切なメモリを用いて実施されるが、これらに制限されることはない。ワイヤレス・ネットワーク・インタフェース９０８は、プロセッサ９０２をワイヤレス・ローカル・エリア・ネットワークまたはセルラ・ネットワークのようなワイヤレス・ネットワーク（図示せず）にワイヤレスで結合するために、アンテナ９０９に結合される。
【００３２】
コンピュータ・プラットフォームは、様々な異なるコンピューティング装置またはコンピューティング能力を有する他の機器を実現する。このような装置には、ラップトップ・コンピュータ、ノート型コンピュータ、携帯情報端末装置（ＰＤＡ）、携帯電話、オーディオおよび／またはビデオ・メディア・プレーヤ、および同種のものが含まれるが、これらに制限されることはない。それは、１またはそれ以上の完全なコンピューティング・システムを構成することができ、あるいは、それはコンピューティング・システム内で有用な１またはそれ以上のコンポーネントで構成することができる。
【００３３】
以上の記述において、多くの特定の詳細事項が記述された。しかしながら、本発明の実施例は、これらの特定の詳細事項がなくても実行可能であることがわかる。その他、周知の回路、構造、および技術については、記述についての理解を不明瞭にしないために、詳細に記述されない場合がある。「一実施例」、「ある実施例」、「実施例」、「様々な実施例」などに関し、そのように記述された本発明の実施例は、特定の形状、構造または特性を含むことを示すが、必ずしも全ての実施例が特定の形状、構造あるいは特性を含むとは限らないことに留意すべきである。さらに、いくつかの実施例は、他の実施例について記述された特徴のうちのいくつか、または全部を有する場合もあるし、有しない場合もある。
【００３４】
以上の記述および以下の請求項において、次の用語は以下のように解釈されるべきである。すなわち、「結合された」および「接続された」という用語が、それらの派生語と共に使用される場合がある。これらの用語は、互いに同義語であると解釈すべきではない。むしろ、特定の実施例では、「接続された」は、２またはそれ以上の要素が相互に直接に物理的電気的に接触していることを示すために使用される。「結合された」は、２またはそれ以上の要素が、相互に協働または対話することを示すために使用されるが、それらは直接に物理的電気的に接触している場合もあり、していない場合もある。
【００３５】
「Ｐ型トランジスタ」または「ＰＭＯＳトランジスタ」という用語は、Ｐ型の金属酸化物半導体電界効果トランジスタを意味する。同様に、「Ｎ型トランジスタ」または「ＮＭＯＳトランジスタ」とは、Ｎ型の金属酸化物半導体電界効果トランジスタを意味する。「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」、または「ＰＭＯＳトランジスタ」という用語が使用される場合、それらの使用上の特性が明示または明記されない限り、それらは常に典型的な方法で使用される。それらは、例えば、異なるＶＴ、材料タイプ、絶縁体の厚さ、ゲート構成等を有する装置を含む異なる種類のＭＯＳ装置を包含する。さらに、特にＭＯＳまたは同種のものであると言及しない限り、「トランジスタ」という用語は、例えば、接合電界効果トランジスタ、バイポーラ接合トランジスタ、金属半導体ＦＥＴ、および様々なタイプの３次元トランジスタのほか、今日知られている、あるいは、まだ開発されていない、他の適切なタイプのトランジスタを含む。
【００３６】
本発明は、記述された実施例に制限されず、添付された請求項の精神および範囲内で修正および変更して実行することができる。例えば、本発明は、全てのタイプの半導体集積回路（「ＩＣ」）チップを用いた使用に適用可能であると理解されるべきである。これらのＩＣチップの例としては、プロセッサ、制御装置、チップセット・コンポーネント、プログラマブル・ロジック・アレイ（ＰＬＡ）、メモリ・チップ、ネットワーク・チップ、および同種のものを含むが、これに制限されることはない。
【００３７】
さらに、いくつかの図面において、信号導線が線で表わされていることがわかる。それらのいくつかは、より多くの構成している信号パスを示すためにより太く描かれる場合があり、また、構成する信号パスの数を示すために数字ラベルを有する場合があり、および／または、主要な情報が流れる方向を示すために、１またはそれ以上の終端に矢印を有する場合がある。しかしながら、これらは制限目的であると解釈すべきではない。より正確に言えば、そのような追加の詳細事項は、回路についてより理解しやすくするために、１またはそれ以上の典型的な実施例に関して使用される場合がある。図示されたあらゆる信号線は、追加情報を有するかどうかにかかわらず、実際に多方向に送られる１またはそれ以上の信号を含んでもよく、また、例えば、異なる組合せで実行されるデジタルまたはアナログ回線、光ファイバ回線、および／または単一終端回線のようなあらゆる適切なタイプの信号スキームで実行されてもよい。
【００３８】
例示的にサイズ／モデル／値／範囲が付与されているが、本発明は、それらに制限されないと理解すべきである。時間とともに生産技術（例えば、フォトリソグラフィ）が成熟するにつれて、より小型の装置の製造が可能となることが予想される。また、ＩＣチップおよび他のコンポーネントへの周知の電力／接地接続は、図面および明細書を単純化し、かつ、本発明を不明瞭にしないために、図中に示される場合もあり、示されない場合もある。さらに、配列は、本発明を不明瞭にしないために、ブロック図の形で示される場合があり、また、そのようなブロック図に示される配列の実現方式に関する詳細事項は、本発明が実施されるプラットフォームに高度に依存するという事実を考慮して、すなわち、そのような詳細事項は、当業者にとっては周知である。本発明の実施例について説明するために特定の詳細事項（例えば、回路）について記述される場合であっても、これら特定の詳細事項の有無にかかわらず本発明が実施可能であることは、当業者には明白であろう。したがって、本記述は、制限目的ではなく例示目的であると理解されるべきである。
【符号の説明】
【００３９】
４０２  セル・スタック・グループ、
４０６  組合せ論理
４０８  セット・ドミナント・ラッチ（ＳＤＬ）
５０３  プルダウン・スタック
６０１  ダイナミックＮＯＲゲート
７０１  ＳＤＬ回路
９０２  プロセッサ
９０３  レジスタ・ファイル（ＲＦ）
９０４  インタフェース制御機能
９０６  メモリ
９０８  ワイヤレス・ネットワーク・インタフェース
９０９  アンテナ
ＧＢＬ  グローバル・ビット・ライン
ＬＢＬ  ローカル・ビット・ライン
ＰＧ  プリグローバル・ビット・ライン
Ｗｌ  ワード・ライン
【図１】
2010157311.tif 000003
【図２】
2010157311.tif 000004
【図３】
2010157311.tif 000005
【図４】
2010157311.tif 000006
【図５】
2010157311.tif 000007
【図６】
2010157311.tif 000008
【図７】
2010157311.tif 000009
【図８】
2010157311.tif 000010
【図９】
2010157311.tif 000011
【外国語明細書】
2010157311000001.pdf