(57)【要約】【課題】チップ間におけるデータ電圧のバラツキを補正できる集積回路装置及び電子機器を提供すること。【解決手段】集積回路装置は、データ電圧供給線Ｓ１〜Ｓｎを駆動するデータ線駆動回路１４０−１〜１４０−ｎと、データ線駆動回路１４０−１〜１４０−ｎが出力するデータ電圧ＳＶ１〜ＳＶｎのチップ内バラツキ補正用の補正データＣＤ１〜ＣＤｎを演算する補正データ演算部１０２と、補正データＣＤ１〜ＣＤｎに基づいて画像データＰＤ１〜ＰＤｎを補正し、補正処理後の画像データＰＣＤ１〜ＰＣＤｎをデータ線駆動回路１４０−１〜１４０−ｎに対して出力するチップ内バラツキ補正回路１６０−１〜１６０−ｎと、チップ間におけるデータ電圧のバラツキを補正するチップ間バラツキ補正回路３００と、を含む。【選択図】図３
2010102080.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ電圧供給線を駆動する複数のデータ線駆動回路と、
前記複数のデータ線駆動回路が出力するデータ電圧のチップ内バラツキ補正用の補正データを演算する補正データ演算部と、
前記チップ内バラツキ補正用の補正データに基づいて画像データを補正し、補正処理後の画像データを前記複数のデータ線駆動回路のうちの対応するデータ線駆動回路に出力する複数のチップ内バラツキ補正回路と、
チップ間におけるデータ電圧のバラツキを補正するチップ間バラツキ補正回路と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記チップ間バラツキ補正回路が、
チップ間バラツキ補正用の補正データに基づいて入力画像データを補正し、補正処理後の入力画像データを前記画像データとして、前記チップ内バラツキ補正回路に出力することを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記チップ間バラツキ補正回路が、
前記チップ間バラツキ補正用の補正データを記憶する少なくとも１つのレジスタを有し、
前記レジスタに記憶された前記チップ間バラツキ補正用の補正データに基づいて、チップ間におけるデータ電圧のバラツキを補正することを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記チップ間バラツキ補正回路が、
前記チップ間バラツキ補正用の補正データと前記入力画像データとの加算処理を行う加算回路を有することを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記複数のデータ電圧供給線が、
第１〜第ｋの線群（ｋは２以上の整数）にグループ分けされており、
前記チップ間バラツキ補正回路が、
前記少なくとも１つのレジスタとして、前記第１〜第ｋの線群に対応する第１〜第ｋのチップ間バラツキ補正用の補正データを記憶する第１〜第ｋのレジスタを有することを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記チップ間バラツキ補正回路が、
前記第１〜第ｋのチップ間バラツキ補正用の補正データから、前記第１〜第ｋの線群の各線群に対応するチップ間バラツキ補正用の補正データを選択して出力する選択回路を有することを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記チップ間バラツキ補正回路が、
前記第１〜第ｋの線群を設定し、前記選択回路に対して前記第１〜第ｋのチップ間バラツキ補正用の補正データのいずれを選択するかを指示するための指示レジスタを有することを特徴とする集積回路装置。
【請求項８】
請求項３乃至７のいずれかにおいて、
前記チップ間バラツキ補正回路が、
ホストコントローラが前記レジスタにアクセスするためのホストコントローラ用インターフェース回路を含むことを特徴とする集積回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記複数のデータ線駆動回路のうちの補正対象のデータ線駆動回路に対応するデータ電圧を、コンパレータ基準電圧と比較するコンパレータを含み、
前記補正データ演算部が、
前記コンパレータからの比較結果に基づいて前記補正対象のデータ線駆動回路に対応するデータ電圧のチップ内バラツキ補正用の補正データを演算することを特徴とする集積回路装置。
【請求項１０】
請求項９において、
補正データ演算モードにおいて、前記補正データ演算部が測定用データを順次変化させて前記補正対象のデータ線駆動回路に出力し、前記補正対象のデータ線駆動回路が前記測定用データに対応するデータ電圧を出力し、前記コンパレータが前記測定用データに対応するデータ電圧をコンパレータ基準電圧と比較し、前記補正データ演算部が前記コンパレータからの比較結果に基づいて前記チップ内バラツキ補正用の補正データを演算し、
通常動作モードにおいて、前記複数のチップ内バラツキ補正回路が前記チップ内バラツキ補正用の補正データに基づいて画像データを補正し、補正処理後の画像データを前記複数のデータ線駆動回路のうちの対応するデータ線駆動回路に出力することを特徴とする集積回路装置。
【請求項１１】
請求項９又は１０において、
垂直走査期間の非表示期間における１水平走査期間において、前記補正対象のデータ線駆動回路に対応する前記チップ内バラツキ補正用の補正データを求める１Ｈモードを実行することを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記補正データ演算部が、
表示準備期間において、前記複数のデータ線駆動回路に対応する前記チップ内バラツキ補正用の補正データの初期値を一括して求めるバーストモードを実行し、前記バーストモードを実行した後に前記１Ｈモードを実行することを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年ではハイビジョン映像等の高精細な映像技術が普及しており、それに伴って液晶プロジェクタ等の表示機器の高精細化、多階調化が進んでいる。このような多階調の表示機器では、液晶パネル（電気光学パネル）を駆動するドライバに精度の高いアナログ回路が要求される。
【０００３】
具体的には、階調数が多いほど１階調当たりの階調電圧が小さくなるために、ドライバが駆動するデータ電圧にわずかな誤差が生じるだけで階調が正しく表現されなくなる。例えば、隣接するデータ電圧供給線（データ線、ソース線）を駆動するオペアンプにオフセット差がある場合には、隣接するデータ電圧供給線のデータ電圧にバラツキ（偏差、誤差）が生じ、表示画像の縦筋となって見える。このように、データ電圧のバラツキにより表示画像に輝度むらや色むらが生じるという課題があった。
【０００４】
さらに、液晶パネルを複数チップ（集積回路装置）のドライバで駆動する場合には、チップ間のデータ電圧のバラツキにより表示画像に輝度むらや色むらが生じるという課題もあった。すなわち、仮にチップ内においてデータ電圧のバラツキを補正できたとしても、複数チップ間でデータ電圧にバラツキがあると、チップの境界で表示画像に輝度むらや色むらが発生するという課題があった。
【特許文献１】特許３４０５３３３号公報
【特許文献２】特開２００２−１０８２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、チップ間におけるデータ電圧のバラツキを補正できる集積回路装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、複数のデータ電圧供給線を駆動する複数のデータ線駆動回路と、前記複数のデータ線駆動回路が出力するデータ電圧のチップ内バラツキ補正用の補正データを演算する補正データ演算部と、前記チップ内バラツキ補正用の補正データに基づいて画像データを補正し、補正処理後の画像データを前記複数のデータ線駆動回路のうちの対応するデータ線駆動回路に出力する複数のチップ内バラツキ補正回路と、チップ間におけるデータ電圧のバラツキを補正するチップ間バラツキ補正回路と、を含むことを特徴とする集積回路装置に関係する。
【０００７】
本発明の一態様によれば、補正データ演算部がデータ電圧のチップ内バラツキ補正用の補正データを演算し、チップ内バラツキ補正回路がチップ内バラツキ補正用の補正データに基づいて画像データを補正し、データ線駆動回路がその補正処理後の画像データに対応するデータ電圧を出力し、さらにチップ間バラツキ補正回路がデータ電圧のチップ間バラツキを補正する。
【０００８】
このように本発明の一態様によれば、チップ内バラツキ補正用の補正データによってデータ電圧のチップ内バラツキが補正される。これにより、複数チップの各チップ内においてデータ電圧を高精度に出力できる。そして各チップが駆動する画像領域内において輝度むらや色むらを防止し、画質を向上できる。
【０００９】
また本発明の一態様によれば、チップ間バラツキ補正回路がデータ電圧のチップ間バラツキを補正する。これにより、複数チップのチップ間においてデータ電圧を高精度に出力できる。そして各チップが駆動する画像領域の境界で輝度むらや色むらが発生することを防止し、画質を向上できる。
【００１０】
本発明の一態様では、前記チップ間バラツキ補正回路が、チップ間バラツキ補正用の補正データに基づいて入力画像データを補正し、補正処理後の入力画像データを前記画像データとして、前記チップ内バラツキ補正回路に出力してもよい。
【００１１】
本発明の一態様によれば、チップ間バラツキ補正用の補正データによってチップ間バラツキが補正される。これにより、データ電圧のチップ間バラツキの補正を実現できる。さらに、デジタルデータである補正データを用いて補正することで、アナログ的にチップ間バラツキを補正するよりも簡素な回路でチップ間バラツキを補正できる。
【００１２】
なお本発明の一態様では、前記チップ内バラツキ補正回路がチップ内バラツキ補正用の補正データに基づいて入力画像データを補正して前記画像データを出力し、前記チップ間バラツキ補正回路がチップ間バラツキ補正用の補正データに基づいて前記画像データを補正してもよい。
【００１３】
また本発明の一態様では、前記チップ間バラツキ補正回路が、前記チップ間バラツキ補正用の補正データを記憶する少なくとも１つのレジスタを有し、前記レジスタに記憶された前記チップ間バラツキ補正用の補正データに基づいて、チップ間におけるデータ電圧のバラツキを補正してもよい。
【００１４】
このようにすれば、例えばホストコントローラ等から書き込まれたチップ間バラツキ補正用の補正データを保持し、そのチップ間バラツキ補正用の補正データを用いてチップ間バラツキ補正を実現できる。
【００１５】
また本発明の一態様では、前記チップ間バラツキ補正回路が、前記チップ間バラツキ補正用の補正データと前記入力画像データとの加算処理を行う加算回路を有してもよい。
【００１６】
このようにすれば、チップ間バラツキ補正用の補正データに基づいたチップ間バラツキ補正を実現できる。すなわちチップ間バラツキ補正用の補正データを加算処理することで、データ電圧のチップ間バラツキを補正できる。
【００１７】
また本発明の一態様では、前記複数のデータ電圧供給線が、第１〜第ｋの線群（ｋは２以上の整数）にグループ分けされており、前記チップ間バラツキ補正回路が、前記少なくとも１つのレジスタとして、前記第１〜第ｋの線群に対応する第１〜第ｋのチップ間バラツキ補正用の補正データを記憶する第１〜第ｋのレジスタを有してもよい。
【００１８】
このようにすれば、各線群において独立したチップ間バラツキ補正用の補正データを用いてチップ間バラツキを補正できる。これにより、データ電圧のチップ間バラツキに走査線方向の傾きがある場合でも、線群ごとに独立に補正することで、その傾きを補正できる。
【００１９】
また本発明の一態様では、前記チップ間バラツキ補正回路が、前記第１〜第ｋのチップ間バラツキ補正用の補正データから、前記第１〜第ｋの線群の各線群に対応するチップ間バラツキ補正用の補正データを選択して出力する選択回路を有してもよい。
【００２０】
このようにすれば、入力画像データがいずれの線群の入力画像データであるかに応じて、その入力画像データを補正するためのチップ間バラツキ補正用の補正データを選択できる。
【００２１】
また本発明の一態様では、前記チップ間バラツキ補正回路が、前記第１〜第ｋの線群を設定し、前記選択回路に対して前記第１〜第ｋのチップ間バラツキ補正用の補正データのいずれを選択するかを指示するための指示レジスタを有してもよい。
【００２２】
このようにすれば、指示レジスタの指示に基づいて、複数のデータ電圧供給線を第１〜第ｋの線群にグループ分けできる。そして、入力画像データがいずれの線群の入力画像データであるかを指示し、その指示に基づいてチップ間バラツキ補正用の補正データを選択できる。
【００２３】
また本発明の一態様では、前記チップ間バラツキ補正回路が、ホストコントローラが前記レジスタにアクセスするためのホストコントローラ用インターフェース回路を含んでもよい。
【００２４】
このようにすれば、ホストコントローラによるレジスタへのチップ間バラツキ補正用の補正データの書き込みを実現できる。
【００２５】
また本発明の一態様では、前記複数のデータ線駆動回路のうちの補正対象のデータ線駆動回路に対応するデータ電圧を、コンパレータ基準電圧と比較するコンパレータを含み、前記補正データ演算部が、前記コンパレータからの比較結果に基づいて前記補正対象のデータ線駆動回路に対応するデータ電圧のチップ内バラツキ補正用の補正データを演算してもよい。
【００２６】
このようにすれば、補正データ演算部によるチップ内バラツキ補正用の補正データの演算を実現できる。すなわち、コンパレータによりデータ電圧のチップ内バラツキの測定を実現でき、その測定結果を用いてチップ内バラツキ補正用の補正データを求めることができる。
【００２７】
また本発明の一態様では、補正データ演算モードにおいて、前記補正データ演算部が測定用データを順次変化させて前記補正対象のデータ線駆動回路に出力し、前記補正対象のデータ線駆動回路が前記測定用データに対応するデータ電圧を出力し、前記コンパレータが前記測定用データに対応するデータ電圧をコンパレータ基準電圧と比較し、前記補正データ演算部が前記コンパレータからの比較結果に基づいて前記チップ内バラツキ補正用の補正データを演算し、通常動作モードにおいて、前記複数のチップ内バラツキ補正回路が前記チップ内バラツキ補正用の補正データに基づいて画像データを補正し、補正処理後の画像データを前記複数のデータ線駆動回路のうちの対応するデータ線駆動回路に出力してもよい。
【００２８】
このようにすれば、データ電圧のチップ内バラツキの測定を実現できる。すなわち、測定用データを順次変化させることでデータ電圧が順次変化する。このとき、データ電圧にはチップ内バラツキ分の誤差が含まれ、この誤差に応じてコンパレータの比較結果の変化点が前後する。この変化点を検出処理することでデータ電圧のチップ内バラツキを測定し、チップ内バラツキ補正用の補正データを求めることができる。
【００２９】
また本発明の一態様では、垂直走査期間の非表示期間における１水平走査期間において、前記補正対象のデータ線駆動回路に対応する前記チップ内バラツキ補正用の補正データを求める１Ｈモードを実行してもよい。
【００３０】
このように本発明の一態様によれば、垂直走査期間ごとにチップ内バラツキ補正用の補正データを演算できる。これにより、リアルタイムにチップ内バラツキ補正用の補正データを演算し、出荷後のドライバ出力特性の変化に対応できる。また垂直走査期間の非表示期間において１Ｈモードを実行することで、通常の画像表示に影響を与えることなくチップ内バラツキ補正用の補正データを演算できる。
【００３１】
また本発明の一態様では、前記補正データ演算部が、表示準備期間において、前記複数のデータ線駆動回路に対応する前記チップ内バラツキ補正用の補正データの初期値を一括して求めるバーストモードを実行し、前記バーストモードを実行した後に前記１Ｈモードを実行してもよい。
【００３２】
このようにすれば、表示準備期間の終了直後から、チップ内バラツキ補正用の補正データの初期値によりデータ電圧のチップ内バラツキを補正できる。これにより、１Ｈモードにより最初のチップ内バラツキ補正用の補正データが演算されるまでの間も、データ電圧のチップ内バラツキを補正し、画質を向上できる。
【００３３】
また本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．データ電圧のバラツキ
図１、図２に、データ電圧のバラツキ（偏差、誤差）についての第１、第２の説明図を示す。図１は、複数のドライバチップを用いて液晶パネル（広義には電気光学パネル）が駆動されるときの構成例を模式的に示した図である。
【００３６】
図１に示すように、例えば液晶パネルのデータ線（ソース線）は第１〜第４ｎ（ｎは自然数）のデータ電圧供給線を介して４つのドライバチップ（チップ１〜チップ４）によって駆動される。チップ１〜チップ４（集積回路装置）は、それぞれｎ本ずつのデータ電圧供給線に対してデータ電圧を出力する。そして、そのデータ電圧が液晶パネルの画素に書き込まれ、チップ１〜チップ４によって液晶パネル上の領域１〜領域４に画像が表示される。
【００３７】
ここで説明を簡単にするために、液晶パネルの全面に対して同一階調の画像が表示されている場合について考える。このとき、第１〜第４ｎのデータ電圧供給線には同一階調の画像データに対応するデータ電圧が出力される。そして、これらのデータ電圧にバラツキが無いときには、液晶パネルの全面に同一輝度の画像が表示される。
【００３８】
しかしながら図２に示すように、チップ１〜チップ４の各チップにおいては、データ電圧供給線ごとにデータ電圧がバラつくチップ内バラツキが生じる。このチップ内バラツキは、例えばデータ電圧を出力するオペアンプ（例えば図１４のオペアンプＯＰ１〜ＯＰｎ）のオフセットバラツキやＤ／Ａ変換回路（例えば図１４のＤＡＣ１〜ＤＡＣｎ）の出力特性バラツキによって生じる。そして、液晶パネルの領域１〜領域４の各領域内で輝度むらや色むらを発生させる。
【００３９】
またチップ１〜チップ４のチップ間においては、チップ毎にデータ電圧がバラつくチップ間バラツキが生じる。このチップ間バラツキは、例えば各チップの階調電圧生成回路の電源電圧がわずかに異なっていたり、チップ内バラツキを補正するための回路（例えば後述する図８のコンパレータ１８０）にオフセットがあることで生じる。そしてチップ間バラツキは、液晶パネルの領域１〜領域４の領域間で輝度むらや色むらを発生させる。
【００４０】
このように、ドライバが出力するデータ電圧にはチップ内バラツキやチップ間バラツキが生じ、これらのバラツキによって表示画像に輝度むらや色むらが発生して画質が劣化するという課題があった。
【００４１】
２．データ電圧のバラツキ補正回路
２．１．本実施形態の基本構成例
図３に、上記課題を解決する本実施形態の基本構成例を示す。図３に示す基本構成例は、第１〜第ｎのデータ線駆動回路１４０−１〜１４０−ｎ（複数のデータ線駆動回路、ｎは自然数）、チップ内バラツキ補正回路１６０−１〜１６０−ｎ（複数のチップ内バラツキ補正回路）、チップ間バラツキ補正回路３００、制御部１００を含む。制御部１００は、補正データ演算部１０２を含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。
【００４２】
データ線駆動回路１４０−１〜１４０−ｎは、データ電圧ＳＶ１〜ＳＶｎ（複数のデータ電圧）を出力してデータ電圧供給線Ｓ１〜Ｓｎ（複数のデータ電圧供給線）を駆動する。例えばデータ線駆動回路１４０−１〜１４０−ｎは、チップ内バラツキ補正処理後の画像データＰＣＤ１〜ＰＣＤｎに対応するデータ電圧ＳＶ１〜ＳＶｎを出力する。あるいは、補正データ演算部１０２が出力する測定用データＭＤに対応するデータ電圧ＳＶ１〜ＳＶｎを出力する。
【００４３】
補正データ演算部１０２は、データ電圧ＳＶ１〜ＳＶｎのチップ内バラツキ補正用の補正データＣＤ１〜ＣＤｎを演算する。具体的には補正データ演算部１０２は、測定用データＭＤを出力し、測定用データＭＤに対応するデータ電圧ＳＶ１〜ＳＶｎに基づいてチップ内バラツキを測定する。そして、測定結果に基づいて補正データＣＤ１〜ＣＤｎを求める。例えば補正データ演算部１０２は、図９（Ａ）、図９（Ｂ）等で後述する演算手法を用いて補正データＣＤ１〜ＣＤｎを求める。
【００４４】
チップ内バラツキ補正回路１６０−１〜１６０−ｎは、データ電圧ＳＶ１〜ＳＶｎのチップ内バラツキを補正する。具体的にはチップ内バラツキ補正回路１６０−１〜１６０−ｎは、補正データＣＤ１〜ＣＤｎに基づいて画像データＰＤ１〜ＰＤｎを補正し、補正処理後の画像データＰＣＤ１〜ＰＣＤｎをそれぞれデータ線駆動回路１４０−１〜１４０−ｎに出力する。
【００４５】
チップ間バラツキ補正回路３００は、データ電圧ＳＶ１〜ＳＶｎのチップ間バラツキを補正する。具体的にはチップ間バラツキ補正回路３００は、チップ間バラツキ補正用の補正データＢＤに基づいて入力画像データＰＤＩ１〜ＰＤＩｎを補正する。そしてチップ間バラツキ補正処理後の画像データＰＤ１〜ＰＤｎをチップ内バラツキ補正回路１６０−１〜１６０−ｎに対して出力する。例えばチップ間バラツキ補正回路３００には、ホストコントローラ（例えば図１９に示すホストコントローラ９４０）から補正データＢＤが入力され、表示コントローラ（例えば図１９に示す表示コントローラ４０）から入力画像データＰＤＩ１〜ＰＤＩｎが入力される。
【００４６】
制御部１００は、補正データ演算部１０２やチップ内バラツキ補正回路１６０−１〜１６０−ｎ等の本実施形態の構成要素の動作を制御する。例えば制御部１００は、シーケンサやカウンタ（例えば図１７のシーケンサ２４０、カウンタ部２００）等を用いて補正データ演算部１０２による補正データＣＤ１〜ＣＤｎの演算タイミング等を制御する。
【００４７】
２．２．チップ間バラツキ補正回路
２．２．１．第１の構成例
図４にチップ間バラツキ補正回路３００の第１の構成例を示す。第１の構成例は、レジスタ３１０、加算回路３４０、ホストコントローラ用Ｉ／Ｆ（インターフェース）回路３６０、画像データ用Ｉ／Ｆ回路３７０を含む。
【００４８】
レジスタ３１０は、チップ間バラツキ補正用の補正データＢＤを記憶する。レジスタ３１０には、ホストコントローラ用Ｉ／Ｆ回路３６０を介して、例えば図示しないCPU（Central Processing Unit）等のホストコントローラから補正データＢＤが書き込まれる。例えばレジスタ３１０には、電気光学パネルの製造時に調整されてEEPROM（Electrically Erasable and Programmable Read Only Memory）等に記憶された補正データＢＤが書き込まれてもよい。あるいはチップ外に設けられたコンパレータ等によってチップ間バラツキが測定され、その測定結果に基づいてホストコントローラ等によって求められた補正データＢＤが書き込まれてもよい。なおレジスタ３１０は、例えばフリップフロップ回路やRAM（Random Access Memory）によって構成できる。
【００４９】
加算回路３４０は、補正データＢＤと入力画像データＰＤＩ１〜ＰＤＩｎとの加算処理を行って、画像データＰＤ１〜ＰＤｎを出力する。具体的には加算回路３４０は、チップ間におけるデータ電圧の誤差を相殺する階調データを補正データＢＤとして加算処理し、データ電圧のチップ間バラツキを補正する。例えば加算回路３４０は、入力画像データＰＤＩ１〜ＰＤＩｎの各々と補正データＢＤとを単純に加算して加算処理する。但し本発明では、加算回路３４０がこれらのデータに係数を乗算して加算することで加算処理してもよい。なお入力画像データＰＤＩ１〜ＰＤＩｎは、画像データ用Ｉ／Ｆ回路３７０を介して、例えば図示しない画像処理プロセッサ等の表示コントローラから入力される。
【００５０】
ホストコントローラ用Ｉ／Ｆ回路３６０は、ホストコントローラがレジスタ３１０にアクセスするためのインターフェース処理を行う。例えばホストコントローラ用Ｉ／Ｆ回路３６０は、３線シリアル信号用のインターフェース回路等によって構成できる。
【００５１】
画像データ用Ｉ／Ｆ回路３７０は、表示コントローラからの入力画像データＰＤＩ１〜ＰＤＩｎを受信するためのインターフェース処理を行う。画像データ用Ｉ／Ｆ回路３７０には、例えばRGBのストリームデータが入力画像データＰＤＩ１〜ＰＤＩｎとして入力される。例えば画像データ用Ｉ／Ｆ回路３７０は、LVDS（Low Voltage Differential Signaling）のインターフェース回路によって構成できる。
【００５２】
ところで、複数のドライバチップによって電気光学パネルが駆動される場合に、データ電圧のチップ間バラツキによってチップの境界で輝度むらや色むらが発生し、画質が劣化するという課題があった。またデータ電圧のチップ内バラツキによって輝度むらや色むらが発生し、画質が劣化するという課題があった。
【００５３】
この点、本実施形態によれば、補正データ演算部１０２がデータ電圧ＳＶ１〜ＳＶｎのチップ内バラツキ補正用の補正データＣＤ１〜ＣＤｎを演算し、チップ内バラツキ補正回路１６０−１〜１６０−ｎが補正データＣＤ１〜ＣＤｎに基づいて画像データＰＤ１〜ＰＤｎを補正し、データ線駆動回路１４０−１〜１４０−ｎが補正処理後の画像データＰＣＤ１〜ＰＣＤｎに対応するデータ電圧ＳＶ１〜ＳＶｎを出力し、さらにチップ間バラツキ補正回路３００がデータ電圧ＳＶ１〜ＳＶｎのチップ間バラツキを補正する。
【００５４】
図５に本実施形態の第１の動作例を模式的に示す。本実施形態では、図５のＬＡ１、ＬＡ２に示すように、チップ内バラツキ補正回路１６０−１〜１６０−ｎが補正データＣＤ１〜ＣＤｎに基づいて画像データＰＤ１〜ＰＤｎを補正して、データ電圧ＳＶ１〜ＳＶｎのチップ内バラツキを補正する。具体的には、同一階調の画像データＰＤ１〜ＰＤｎに対応するデータ電圧ＳＶ１〜ＳＶｎが均一になるように補正する。
【００５５】
このように本実施形態によれば、各チップ内においてデータ電圧を精度よく出力することができる。そして各チップが駆動する画像領域内において輝度むらや色むらを防止し、画質を向上することができる。
【００５６】
また本実施形態では、図５のＬＡ３に示すように、チップ間バラツキ補正回路３００がデータ電圧ＳＶ１〜ＳＶｎのチップ間バラツキを補正する。例えば、表示画像全体が同一階調の場合に、チップ１（第１のチップ）の第ｎのデータ電圧供給線（表示ラインの最終ライン）のデータ電圧とチップ２（第２のチップ）の第ｎ＋１のデータ電圧供給線（表示ラインの先頭ライン）のデータ電圧とが一致するようにチップ間バラツキを補正する。
【００５７】
このように本実施形態によれば、チップ間においてデータ電圧を精度よく出力することができる。そして各チップが駆動する画像領域の境界での輝度むらや色むらを防止し、画質を向上することができる。
【００５８】
例えば、高精細の液晶パネル用途のドライバでは一般に階調数が多く、１階調当たりの階調電圧が小さくなる。そのためデータ電圧のわずかなバラツキによっても画質が劣化しやすい。この点本実施形態によれば、チップ内及びチップ間のデータ電圧ＳＶ１〜ＳＶｎのバラツキを補正して、高精細の液晶パネルを駆動する場合でも画質の劣化を防止できる。
【００５９】
また本実施形態では、チップ間バラツキ補正回路３００が、補正データＢＤに基づいて入力画像データＰＤＩ１〜ＰＤＩｎを補正して、チップ内バラツキ補正回路１６０−１〜１６０−ｎに対して画像データＰＤ１〜ＰＤｎを出力してもよい。
【００６０】
このようにすれば、データ電圧のチップ間バラツキの補正を実現できる。そして、デジタルデータである補正データＢＤを用いて補正することで、アナログ的にチップ間バラツキを補正するよりも簡素な回路で補正を行うことができる。特に高精細パネル用途のドライバにおいては、階調電圧が小間隔であるため、補正データＢＤの調整によって高精度にデータ電圧を補正できる。
【００６１】
また本実施形態では、チップ間バラツキ補正回路３００が、チップ間バラツキ補正用の補正データＢＤを記憶する少なくとも１つのレジスタを有してもよい。例えば少なくとも１つのレジスタとして、１つのレジスタ（図４のレジスタ３１０）を有してもよく、複数のレジスタ（図６のレジスタ３１０−１〜３１０−ｋ）を有してもよい。
【００６２】
このようにすれば、ホストコントローラ等から入力される補正データＢＤを記憶し、その補正データＢＤを用いてチップ間バラツキ補正を実現できる。
【００６３】
また本実施形態では、チップ間バラツキ補正回路３００が、補正データＢＤと入力画像データＰＤＩ１〜ＰＤＩｎとの加算処理を行う加算回路を有してもよい。このようにすれば、補正データＢＤに基づいたチップ間バラツキ補正を実現できる。例えばチップ間におけるデータ電圧誤差に対応する補正データＢＤを加算処理することで、チップ間バラツキを相殺できる。
【００６４】
なお本発明では、上記のように、チップ間バラツキ補正回路３００がチップ間バラツキを補正した後にチップ内バラツキ補正回路１６０−１〜１６０−ｎがチップ内バラツキを補正してもよい。あるいは、チップ内バラツキ補正回路１６０−１〜１６０−ｎがチップ内バラツキを補正した後にチップ間バラツキ補正回路３００がチップ間バラツキを補正してもよい。
【００６５】
２．２．２．第２の構成例
図６にチップ間バラツキ補正回路３００の第２の構成例を示す。第２の構成例は、第１〜第ｋのレジスタ３１０−１〜３１０−ｋ（複数のレジスタ）、選択回路３２０、加算回路３４０、ホストコントローラ用Ｉ／Ｆ回路３６０、画像データ用Ｉ／Ｆ回路３７０を含む。なお図４等で説明した画像データ用Ｉ／Ｆ回路３７０等の構成要素については、同一の符号を付して適宜説明を省略する。
【００６６】
この第２の構成例は、データ電圧供給線Ｓ１〜Ｓｎが第１〜第ｋの線群（複数の線群）にグループ分けされている場合に、各線群で独立したチップ間バラツキ補正用の補正データに基づいて、各線群のデータ電圧を補正する。
【００６７】
具体的には、レジスタ３１０−１〜３１０−ｋは、第１〜第ｋの線群に対応する第１〜第ｋのチップ間バラツキ補正用の補正データＢＤ１〜ＢＤｋを記憶する。
【００６８】
選択回路３２０は、レジスタ３１０−１〜３１０−ｋから補正データＢＤ１〜ＢＤｋを受けて、加算回路３４０に対して補正データＢＤを出力する。また選択回路３２０は、指示レジスタ３２２を含む。この指示レジスタ３２２は、選択回路３２０に対して補正データＢＤ１〜ＢＤｋのいずれを選択して出力するかを指示する。例えば指示レジスタ３２２は、第１〜第ｋの線群の各線群に属するデータ電圧供給線の本数を指示レジスタ値ＬＧとして設定する。
【００６９】
ここで説明を簡単にするために、例えばデータ電圧供給線Ｓ１〜Ｓ２５６（ｎ＝２５６）が、各６４本のデータ電圧供給線から成る第１〜第４の線群（ｋ＝４）にグループ分けされているとする。この場合、指示レジスタ３２２は指示レジスタ値ＬＧ＝６４を設定する。そして選択回路３２０が、第１の線群（Ｓ１〜Ｓ６４）に対応する補正データＢＤ１を選択して出力し、加算回路３４０が、第１の線群に対応する入力画像データＰＤＩ１〜ＰＤＩ６４に対して補正データＢＤ１を加算処理する。同様に、選択回路３２０が補正データＢＤ２（ＢＤ３、ＢＤ４）を選択して出力し、加算回路３４０が入力画像データＰＤＩ６５〜ＰＤＩ１２８（ＰＤＩ１２９〜ＰＤＩ１９２、ＰＤＩ１９３〜ＰＤＩ２５６）に対してＢＤ２（ＢＤ３、ＢＤ４）を加算処理する。
【００７０】
なお選択回路３２０は、例えば入力画像データＰＤＩ１〜ＰＤＩｎに同期したドットクロックを受けてカウントするカウンタにより構成できる。そしてカウント値に従って補正データＢＤ１〜ＢＤｋを時分割に出力できる。また指示レジスタ３２２には、ホストコントローラ用Ｉ／Ｆ回路３６０を介して、例えば図示しないＣＰＵ等のホストコントローラから指示レジスタ値ＬＧが書き込まれる。
【００７１】
図７に本実施形態の第２の動作例を模式的に示す。なお図７では、簡単のために、各データ電圧供給線に同一階調のデータ電圧が出力されている例について示す。
【００７２】
図７のＬＢ１に示すように、チップ内バラツキが補正されたとしても、走査線方向にデータ電圧の傾きが発生する場合がある。例えば、階調電圧生成回路からＤＡＣ（例えば図１４のＤＡＣ１〜ＤＡＣｎ）に対して階調電圧を出力するための配線において、配線抵抗による電圧ドロップが生じる。そのため、階調電圧生成回路から位置的に遠いＤＡＣほど階調電圧がドロップし、走査線方向にデータ電圧の傾きが発生する。このように、チップ間バラツキが走査線方向で異なる場合があるという課題があった。
【００７３】
この点本実施形態によれば、チップ間バラツキ補正回路３００が、第１〜第ｋの線群に対応する第１〜第ｋのチップ間バラツキ補正用の補正データＢＤ１〜ＢＤｋを記憶する第１〜第ｋのレジスタ３１０−１〜３１０−ｋを有する。またチップ間バラツキ補正回路３００が、補正データＢＤ１〜ＢＤｋから、第１〜第ｋの線群の各線群に対応する補正データを選択して出力する選択回路３２０を有する。
【００７４】
このようにすれば、図７のＬＢ２に示すように、各線群毎に独立した補正データを用いてチップ間バラツキを補正できる。これにより、走査線方向のデータ電圧の傾きを補正できる。またＬＢ３に示すように、チップ間におけるデータ電圧のバラツキを補正することができる。
【００７５】
なお本発明では、図６で説明したようにレジスタ３１０−１〜３１０−ｋに記憶された補正データＢＤ１〜ＢＤｋの全てを補正データＢＤとして用いてもよく、補正データＢＤ１〜ＢＤｋの一部を補正データＢＤとして用いてもよい。
【００７６】
２．３．詳細な構成例
以下では本実施形態の適用例として、液晶パネルを駆動する場合を例に説明する。液晶パネルは、例えばTFT（Thin Film Transistor）、TFD（Thin Film Diode）等のスイッチ素子を用いたアクティブマトリクス方式のパネルや、単純マトリクス方式のパネルを用いることができる。但し本発明は、液晶パネル以外の電気光学パネルを駆動する場合にも適用できる。例えば本発明は、有機EL（Electro Luminescence）素子や無機EL素子等の自発光素子を用いた表示パネルを駆動する場合にも適用できる。
【００７７】
図８に本実施形態のより詳細な構成例を示す。図８の構成例は、第１〜第ｎのデータ線駆動回路１４０−１〜１４０−ｎ、第１〜第ｎの補正回路１６０−１〜１６０−ｎ、コンパレータ１８０、制御部１００、データ電圧供給線選択回路１２０、チップ間バラツキ補正回路３００を含む。制御部１００は、補正データ演算部１０２を含む。なお、図３等で説明したチップ間バラツキ補正回路３００や制御部１００等と同一の構成要素には同一の符号を付し、適宜説明を省略する。
【００７８】
図８の構成例は、補正データ演算モード及び通常動作モードにおいて、データ電圧ＳＶ１〜ＳＶｎのチップ内バラツキを補正して画像表示を行う。具体的には、補正データ演算モードにおいて、補正データ演算部１０２がデータ電圧ＳＶ１〜ＳＶｎのバラツキを測定してチップ内バラツキ補正用の補正データＣＤ１〜ＣＤｎを求める。通常動作モードにおいて、補正回路１６０−１〜１６０−ｎが補正データＣＤ１〜ＣＤｎを用いて画像データＰＤ１〜ＰＤｎを補正する。そして、データ線駆動回路１４０−１〜１４０−ｎが補正処理後の画像データＰＣＤ１〜ＰＣＤｎを受けてデータ電圧ＳＶ１〜ＳＶｎを出力し、画像表示を行う。
【００７９】
補正データ演算部１０２は、補正データ演算モードでの１回の補正データ演算において、データ線駆動回路１４０−１〜１４０−ｎのうちの一部のデータ線駆動回路（補正対象のデータ線駆動回路）に対応する補正データ（演算対象の補正データ）を求める。そして、この補正データ演算を繰り返して補正データＣＤ１〜ＣＤｎを求める。なお以下では、補正データ演算部１０２が、演算対象の補正データとしてデータ線駆動回路１４０−ｉ（ｉはｎ以下の自然数）に対応する補正データＣＤｉを求める場合を例に説明する。但し本発明では、１回の補正データ演算において複数の補正データを求めてもよい。
【００８０】
補正データ演算部１０２は、補正データ演算モードにおいて、チップ内バラツキを測定するための測定用データＭＤを所定の範囲で順次変化させて出力する。データ線駆動回路１４０−ｉは、測定用データＭＤに対応するデータ電圧ＳＶｉを出力する。コンパレータ１８０は、データ電圧ＳＶｉ（以下、補正対象のデータ電圧）とコンパレータ基準電圧ＶＰを比較して比較結果ＣＰＱを出力する。そして補正データ演算部１０２が、比較結果ＣＰＱを受けて補正データＣＤｉを求める。
【００８１】
例えば補正データ演算部１０２は、測定用データＭＤとして測定用階調データＭＧＤ１〜ＭＧＤｋ（ｋは自然数）を１データずつ順次出力し、データ線駆動回路１４０−ｉが測定用階調データＭＧＤ１〜ＭＧＤｋに対応するデータ電圧ＳＶｉを順次出力する。そしてコンパレータ１８０が、測定用階調データＭＧＤ１〜ＭＧＤｋそれぞれについての比較結果ＣＰＱを出力する。例えば補正データ演算部１０２は、比較結果ＣＰＱのエッジ（変化点）を検出し、エッジが検出されたときに補正データ演算部１０２が出力している測定用階調データを補正データＣＤｉとして求める。
【００８２】
補正回路１６０−ｉは、補正データ演算モードにおいて、補正データ演算部１０２からの測定用データＭＤを受けて、データ線駆動回路１４０−ｉに対して測定用データＭＤを出力する。一方通常動作モードにおいて、補正回路１６０−１〜１６０−ｎは、画像データＰＤ１〜ＰＤｎと補正データＣＤ１〜ＣＤｎを受けて、補正処理後の画像データＰＣＤ１〜ＰＣＤｎを出力する。例えば、チップ間バラツキ補正回路３００からの画像データＰＤ１〜ＰＤｎと補正データＣＤ１〜ＣＤｎとを加算処理することでチップ内バラツキの補正処理を行う。
【００８３】
データ線駆動回路１４０−１〜１４０−ｎは、補正データ演算モードにおいて、測定用データＭＤを受けてデータ電圧ＳＶ１〜ＳＶｎを出力する。一方通常動作モードにおいて、データ線駆動回路１４０−１〜１４０−ｎは、補正回路１６０−１〜１６０−ｎからの補正処理後の画像データＰＣＤ１〜ＰＣＤｎを受けて、チップ内及びチップ間バラツキ補正されたデータ電圧ＳＶ１〜ＳＶｎを出力する。
【００８４】
データ電圧供給線選択回路１２０は、データ電圧ＳＶ１〜ＳＶｎから補正対象のデータ電圧ＳＶｉを選択してコンパレータ１８０の入力電圧ＣＰＩとして出力する。図８に示すようにデータ電圧供給線選択回路１２０は、例えば制御部１００からの選択信号ＳＬを受けてデータ電圧ＳＶｉを選択する。
【００８５】
コンパレータ１８０は、補正対象のデータ電圧ＳＶｉ（入力電圧ＣＰＩ）とコンパレータ基準電圧ＶＰを受けて比較結果ＣＰＱを出力する。具体的にはコンパレータ１８０は、データ電圧ＳＶｉとコンパレータ基準電圧ＶＰの大小関係に基づいて、Ｈレベル（第１の論理レベル）又はＬレベル（第２の論理レベル）を比較結果ＣＰＱとして出力する。コンパレータ１８０は、コンパレータ基準電圧ＶＰとして、測定用データＭＤの所定の範囲の変化に対応するデータ電圧の変化範囲内の電圧を用いる。例えばコンパレータ基準電圧ＶＰは、図１０に示す電源回路５０から供給されたものでもよく、電源回路５０から供給された電圧が抵抗で分圧されたものでもよい。
【００８６】
なお、本実施形態の構成例として図８を用いて説明したが、これらの一部の構成要素を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。例えば、図８で説明したようにコンパレータ１８０の比較結果ＣＰＱに基づいて補正データ演算部１０２が演算対象の補正データを演算してもよく、Ａ／Ｄ変換回路（Analog-to-Digital Converter）を用いて補正対象のデータ電圧をデジタルデータに変換し、そのデジタルデータに基づいて補正データ演算部１０２が演算対象の補正データを演算してもよい。
【００８７】
２．４．チップ内バラツキ補正用の補正データ演算の動作説明
図９（Ａ）、図９（Ｂ）を用いて補正データ演算モードにおける本実施形態の動作について詳しく説明する。図９（Ａ）には、補正データ演算部モードにおける補正対象のデータ電圧の波形例を模式的に示す。図９（Ｂ）には、補正データ演算部モードにおけるコンパレータ１８０の比較結果ＣＰＱの波形例を模式的に示す。
【００８８】
なお、図９（Ａ）、図９（Ｂ）では、補正データ演算部１０２が演算対象の補正データとして補正データＣＤｉを求め、測定用データＭＤとして測定用階調データＭＧＤ１〜ＭＧＤ８（ｋ＝８）を出力する場合を例に説明する。但し本発明では、補正データＣＤｉ以外の他の補正データを求める場合も同様であり、測定用データＭＤとして８個以外の個数の測定用階調データを出力してもよい。
【００８９】
図９（Ａ）に示すように、補正データ演算部１０２は補正データ演算モードにおいて測定用階調データＭＧＤ１〜ＭＧＤ８を出力する。補正回路１６０−ｉは、測定用階調データＭＧＤ１〜ＭＧＤ８をデータ線駆動回路１４０−ｉに出力する。そして図９（Ａ）のＬＣ１に示すように、測定用階調データＭＧＤ１〜ＭＧＤ８が順次変化するのに従って、データ線駆動回路１４０−ｉがＣ１に示すデータ電圧からＣ２に示すデータ電圧をデータ電圧ＳＶｉとして順次出力する。データ電圧供給線選択回路１２０は、データ電圧ＳＶｉを選択してコンパレータ入力電圧ＣＰＩとしてコンパレータ１８０に出力し、コンパレータ１８０は比較結果ＣＰＱを出力する。
【００９０】
例えばＣ３に示すように、測定用階調データＭＧＤ２に対応するデータ電圧ＳＶｉがコンパレータ基準電圧ＶＰより小さく、Ｃ４に示すように測定用階調データＭＧＤ３に対応するデータ電圧ＳＶｉがコンパレータ基準電圧ＶＰより大きいとする。この場合、図９（Ｂ）のＬＣ３に示す比較結果ＣＰＱは、Ｃ５に示すように測定用階調データＭＧＤ２に対応してＬレベル、Ｃ６に示すように測定用階調データＭＧＤ３に対応してＨレベルとなる。そして補正データ演算部１０２は、このＬレベルからＨレベルに変化するエッジを検出し、エッジが検出されたときの測定用階調データＭＧＤ３を補正データＣＤｉとする。
【００９１】
ここで、仮にデータ電圧ＳＶｉにオフセット等によるチップ内バラツキが無いとする。このとき図９（Ａ）のＬＣ２に示すように、データ電圧ＳＶｉは、Ｃ７に示すデータ電圧からＣ８に示すデータ電圧まで順次変化する。このデータ電圧ＳＶｉは、測定用階調データＭＧＤ１〜ＭＧＤ８に対応する理想的なデータ電圧である。コンパレータ１８０は、この理想的なデータ電圧の最小値（Ｃ７）と最大値（Ｃ８）の間の電圧をコンパレータ基準電圧ＶＰとして用いる。例えば、Ｃ９に示すように測定用階調データＭＧＤ５に対応する理想的なデータ電圧を用いる。そうすると、図９（Ｂ）のＬＣ４に示すように比較結果ＣＰＱが変化し、補正データＣＤｉは測定用階調データＭＧＤ５となる。
【００９２】
一方図９（Ａ）のＬＣ１に示すように、データ線駆動回路１４０−ｉが実際に出力するデータ電圧ＳＶｉは、ＬＣ２に示す理想的なデータ電圧ＳＶｉに対してチップ内バラツキＶＯＦｉ（オフセット）を含む。上記補正データの演算手法によれば、実際に測定される補正データＣＤｉ＝ＭＧＤ３と理想的なデータ電圧に対する補正データＣＤｉ＝ＭＧＤ５とは、チップ内バラツキＶＯＦｉに対応した階調数だけ異なる補正データとなる。そのため、補正データＣＤｉ＝ＭＧＤ３を用いて画像データＰＤｉを補正することで、データ電圧ＳＶｉのチップ内バラツキＶＯＦｉを補正することができる。
【００９３】
このように本実施形態では、コンパレータ１８０が補正対象のデータ線駆動回路１４０−ｉに対応するデータ電圧ＳＶｉをコンパレータ基準電圧ＶＰと比較し、補正データ演算部１０２がその比較結果ＣＰＱに基づいて演算対象の補正データＣＤｉを演算してもよい。
【００９４】
このようにすれば、データ電圧のチップ内バラツキ補正用の補正データの演算を実現できる。すなわち、データ電圧ＳＶ１〜ＳＶｎに基づくチップ内バラツキの測定及び、その測定結果に基づく補正データＣＤ１〜ＣＤｎの演算を実現できる。
【００９５】
また本実施形態では、補正データ演算モードにおいて、補正データ演算部１０２が測定用データＭＤを順次変化させて出力し、データ線駆動回路１４０−ｉが測定用データＭＤに対応するデータ電圧ＳＶｉを出力してもよい。
【００９６】
このようにすれば、コンパレータ１８０の比較結果ＣＰＱに基づく補正データＣＤｉの演算を実現できる。具体的には、測定用データＭＤを順次変化させたときの比較結果ＣＰＱのエッジを検出し、エッジが検出されたときの測定用データＭＤに基づいて補正データＣＤｉを演算できる。
【００９７】
ところで、チップ内バラツキの補正においては、液晶パネル等の製造時に調整された補正データを用いて補正を行う補正手法があった。しかしながら、この補正手法では、出荷後のドライバ出力特性の変化に対応できないという課題があった。例えば、ドライバ出力特性の経年劣化や、熱によるオフセットの変化などに対応できないという課題があった。
【００９８】
この点本実施形態によれば、補正データ演算モードにおいて補正データＣＤ１〜ＣＤｎを演算してもよい。例えば図１５等で後述するように、垂直走査期間の非表示期間における１水平走査期間において、演算対象の補正データＣＤｉを求める１Ｈモードを、補正データ演算モードとして実行してもよい。
【００９９】
このようにすれば、リアルタイムに補正データＣＤ１〜ＣＤｎを演算できる。すなわち、垂直走査期間ごとに補正データＣＤ１〜ＣＤｎのうちの１つ（又は１部）を演算し、これを繰り返すことで、リアルタイムに補正データＣＤ１〜ＣＤｎを演算できる。これにより、リアルタイムにデータ電圧ＳＶ１〜ＳＶｎのチップ内バラツキを補正できる。また垂直走査期間の非表示期間において１Ｈモードを実行することで、通常の画像表示に影響を与えることなく補正データＣＤ１〜ＣＤｎを演算できる。
【０１００】
ここで補正データＣＤ１〜ＣＤｎの初期値が設定されていない場合、１Ｈモードにより補正データＣＤ１〜ＣＤｎが演算されるまでの間は、データ電圧ＳＶ１〜ＳＶｎのチップ内バラツキが補正されず表示画像の画質が劣化するという課題がある。
【０１０１】
この点本実施形態によれば、図１６等で後述するように、表示準備期間において補正データＣＤ１〜ＣＤｎの初期値を一括して求めるバーストモードを補正データ演算モードとして実行し、バーストモードを実行した後に１Ｈモードを実行してもよい。
【０１０２】
このようにすれば、１Ｈモードにより補正データＣＤ１〜ＣＤｎが最初に更新されるまでの間も、初期値によりデータ電圧ＳＶ１〜ＳＶｎのチップ内バラツキを補正できる。そのため、データ電圧ＳＶ１〜ＳＶｎのチップ内バラツキが補正された状態で画像表示をスタートでき、画質を向上できる。また表示準備期間に初期値を求めることで、通常の画像表示に影響を与えることなく補正データＣＤ１〜ＣＤｎの初期値を求めることができる。
【０１０３】
３．マルチプレクス駆動
３．１．マルチプレクス駆動を行う液晶表示装置の構成例
以下では、本実施形態が１水平走査期間において液晶パネル（電気光学パネル）上の複数のデータ線を駆動するマルチプレクス駆動を行う場合を例に、本実施形態の詳細な動作や詳細な構成について説明する。但し本発明は、マルチプレクス駆動を行わないドライバ及び液晶パネルにも適用できる。また本発明は、液晶パネル以外の電気光学パネルにも適用できる。
【０１０４】
図１０に本実施形態が適用されたドライバ６０（集積回路装置）を含む液晶表示装置（電気光学装置）の構成例を示す。図１０に示す構成例は、液晶パネル１２（電気光学パネル）、ドライバ６０、表示コントローラ４０、電源回路５０を含む。
【０１０５】
具体的には、液晶パネル１２は、例えばアクティブマトリクス型の液晶パネルで構成できる。このとき、液晶パネル１２の液晶基板（アクティブマトリクス基板、例えばガラス基板）には、図１０のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜Ｇｍ（ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１ｎ〜Ｓ８ｎ（ｎは２以上の整数）が配置されている。また、液晶基板には、データ電圧供給線Ｓ１〜Ｓｎが設けられている。更に、この液晶基板には、各データ電圧供給線に対応してデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｎが設けられている。
【０１０６】
また液晶基板には、例えば走査線Ｇｊ（１≦ｊ≦ｍ、ｊは自然数）とデータ線Ｓ１ｉ（データ線Ｓ２ｉ〜Ｓ８ｉ）（１≦ｉ≦ｎ、ｉは自然数）との交差点に対応する位置に、薄膜トランジスタＴｊｉ−１（薄膜トランジスタＴｊｉ−２〜Ｔｊｉ−８）が設けられている。
【０１０７】
例えばＴｊｉ−１のゲート電極は走査線Ｇｊに接続され、ソース電極はデータ線Ｓ１ｉに接続され、ドレイン電極は画素電極ＰＥｊｉ−１に接続されている。この画素電極ＰＥｊｉ−１と対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬｊｉ−１（液晶素子、広義には電気光学素子）が形成されている。そして、画素電極ＰＥｊｉ−１と対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。
【０１０８】
デマルチプレクサＤＭＵＸｉは、データ電圧供給線Ｓｉに時分割で供給されたデータ電圧ＳＶｉを、例えば８本のデータ線Ｓ１ｉ〜Ｓ８ｉに分割して供給する。デマルチプレクサＤＭＵＸｉは、データドライバ２０からのマルチプレクス制御信号に基づいて、データ電圧供給線Ｓｉのデータ電圧ＳＶｉを各データ線に分離する。
【０１０９】
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベルは、電源回路５０に含まれる対向電極電圧生成回路により生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。
【０１１０】
データドライバ２０は、階調データに基づいて液晶パネル１２のデータ電圧供給線Ｓ１〜Ｓｎを駆動する。データドライバ２０がデータ電圧供給線Ｓ１〜Ｓｎを駆動するとき、上述のようにデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｎにより分離制御されるため、データドライバ２０は、データ線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１ｎ〜Ｓ８ｎを駆動できる。一方、走査ドライバ３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。
【０１１１】
表示コントローラ４０は、図示しない中央演算処理装置（CPU:Central Processing Unit）等のホストにより設定された内容に従って、データドライバ２０、走査ドライバ３８及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、データドライバ２０及び走査ドライバ３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行う。
【０１１２】
電源回路５０は、外部から供給される基準電圧に基づいて、液晶パネル１２の駆動に必要な各種の電圧レベル（基準電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【０１１３】
このような構成の液晶表示装置は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、データドライバ２０、走査ドライバ３８及び電源回路５０が協調して液晶パネル１２を駆動する。
【０１１４】
なお図１０では、説明を簡単にするために、データ電圧供給線Ｓｉに対応するデマルチプレクサＤＭＵＸｉ及びデータ線Ｓ１ｉ〜Ｓ８ｉのみを図示した。また、データ線Ｓ１ｉ〜Ｓ８ｉと走査線Ｇｊとの交差点に対応する位置に設けられた薄膜トランジスタのみを図示した。但し、他のデータ電圧供給線に対応するデマルチプレクサ及びデータ線についても同様であり、他のデータ線と走査線との交点に対応する位置に設けられた薄膜トランジスタについても同様である。
【０１１５】
また図１０では、１本のデータ電圧供給線が８本のデータ線にデータ電圧を供給する場合の構成例について説明した。このような構成例は、例えば単色の液晶パネルに適用できる。但し本発明では、ＲＧＢ（Ｒ：赤、Ｇ：緑、Ｂ：青）表示の液晶パネルにおいて、例えば１本のデータ電圧供給線が６本のデータ線にデータ電圧（Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１、Ｂ２の各画素に対応するデータ電圧）を供給してもよい。
【０１１６】
さらに図１０では、液晶表示装置が表示コントローラ４０を含む構成になっている。但し本発明では、表示コントローラ４０を液晶表示装置の外部に設けてもよい。あるいは、表示コントローラ４０と共にホストコントローラを液晶表示装置に含めるようにしてもよい。また、データドライバ２０、走査ドライバ３８、表示コントローラ４０、電源回路５０の一部又は全部を液晶パネル１２上に形成してもよく、データドライバ２０、走査ドライバ３８及び電源回路５０を集積化して、半導体装置（集積回路装置、ＩＣ）としてドライバ６０を構成してもよい。
【０１１７】
３．２．データドライバの構成例
図１１に、データドライバ２０の構成例を示す。データドライバ２０は、シフトレジスタ２２、ラインラッチ２４、２６、多重化回路２８、補正回路７０、基準電圧発生回路３０（階調電圧発生回路）、ＤＡＣ３２（Digital-to-Analog Converter、広義にはデータ電圧生成回路）、データ線駆動回路３４、マルチプレクス駆動制御部３６を含む。
【０１１８】
シフトレジスタ２２は、各データ電圧供給線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。クロック信号ＣＬＫ、イネーブル入出力信号ＥＩＯは、例えば表示コントローラ４０から入力される。
【０１１９】
ラインラッチ２４には、表示コントローラ４０から例えば６４ビット（８ビット（階調データ）×８（マルチ数））単位で階調データ（ＤＩＯ）が入力される。ラインラッチ２４は、この階調データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【０１２０】
ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【０１２１】
多重化回路２８は、ラインラッチ２６において各データ電圧供給線（ソース線）に対応してラッチされた８本のデータ線分の階調データを時分割多重する。なお、この多重化回路２８を本実施形態に適用した場合には、例えば図１４に示す詳細な構成例において画像データレジスタＰＤＲ１〜ＰＤＲｎと加算回路ＡＤ１〜ＡＤｎの間に設けられる。
【０１２２】
補正回路７０は、チップ内バラツキ補正用の補正データＣＤ１〜ＣＤｎ、チップ間バラツキ補正用の補正データＢＤを用いてデータ電圧のバラツキを補正する。補正回路７０は、多重化回路２８からの階調データを補正データＣＤ１〜ＣＤｎ、補正データＢＤを用いて補正処理し、補正処理後の階調データを出力する。
【０１２３】
マルチプレクス駆動制御部３６は、データ電圧供給線のデータ電圧の時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８を生成する。より具体的には、マルチプレクス駆動制御部３６は、１水平走査期間内に、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８の１つが順番にアクティブとなるようにマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８を生成する。多重化回路２８は、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８に基づいて、データ電圧を時分割でデータ電圧供給線に供給するように多重化を行う。なお、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８は、液晶パネル１２のデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｎにも供給される。
【０１２４】
基準電圧発生回路３０は、複数の基準電圧（階調電圧）を生成する。基準電圧発生回路３０によって生成された複数の基準電圧（階調電圧）は、ＤＡＣ３２に供給される。
【０１２５】
ＤＡＣ３２は、各データ線に供給すべきアナログの階調電圧を生成する。具体的にはＤＡＣ３２は、補正回路７０からの補正処理後の階調データに基づいて、基準電圧発生回路３０からの基準電圧（階調電圧）のいずれかを選択する。そしてＤＡＣ３２は、デジタルの階調データに対応するアナログの階調電圧を出力し、時分割多重された階調電圧を出力する。
【０１２６】
データ線駆動回路３４は、ＤＡＣ３２からの階調電圧をバッファリングしてデータ電圧としてデータ電圧供給線Ｓ１〜Ｓｎに出力し、データ線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１ｎ〜Ｓ８ｎを駆動する。例えば、データ線駆動回路３４は、各データ電圧供給線毎に設けられたボルテージフォロワ接続の演算増幅器（広義にはインピーダンス変換回路）を含み、これらの各演算増幅器が、ＤＡＣ３２からの階調電圧をインピーダンス変換して、各データ電圧供給線Ｓ１〜Ｓｎに出力する。
【０１２７】
３．３．マルチプレクス駆動の動作説明
図１２に、マルチプレクス駆動回路３６の動作説明図を示す。
【０１２８】
図１２では、データ電圧供給線Ｓｉに時分割で供給された第１〜第８のデータ電圧Ｖ１〜Ｖ８（データ電圧ＳＶｉ）を第１〜第８のデータ線Ｓ１ｉ〜Ｓ８ｉに分離するデマルチプレクサＤＭＵＸｉの動作例を示す。但し他のデマルチプレクサについても同様である。
【０１２９】
図１２に示すように、データ線駆動回路３４は、１水平走査期間に第１〜第８のデータ線Ｓ１ｉ〜Ｓ８ｉを駆動する。具体的には、データ線駆動回路３４は、多重化回路２８によって多重化された多重化データに対応する多重化されたデータ電圧Ｖ１〜Ｖ８を出力する。まず、多重化回路２８によって多重化された多重化データと、ＤＡＣ３２が出力する多重化された階調電圧について説明する。
【０１３０】
ラインラッチ２６にラッチされるデータ線Ｓ１ｉ〜Ｓ８ｉ用の階調データを、第１〜第８の階調データＧＤ１〜ＧＤ８とする。マルチプレクス駆動制御部３６によって生成されたマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８は、それぞれ１水平走査期間内に例えば１度ずつアクティブとなる信号である。そして多重化回路２８は、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８が順次アクティブとなるのに従って、階調データＧＤ１〜ＧＤ８を順次選択して出力する。その結果、多重化回路２８は、階調データＧＤ１〜ＧＤ８が時分割多重された多重化データを生成して補正回路７０に対して出力する。
【０１３１】
補正回路７０は、階調データＧＤ１〜ＧＤ８が時分割多重化された多重化データを補正データＣＤｉを用いて補正処理する。例えば、階調データＧＤ１〜ＧＤ８それぞれに補正データＣＤｉを加算処理することで補正処理する。そして、補正処理後の階調データＧＤ１’〜ＧＤ８’を出力する。
【０１３２】
ＤＡＣ３２の各デコーダは、階調データＧＤ１’〜ＧＤ８’の各階調データに対応する階調電圧を基準電圧（階調電圧）の中から選択する。その結果、ＤＡＣ３２の各デコーダは、時分割多重された階調電圧を出力する。
【０１３３】
そして図１２に示すように、データ線駆動回路３４は、ＤＡＣ３２からの時分割多重された階調電圧を受けて時分割多重された第１〜第８のデータ電圧Ｖ１〜Ｖ８を１水平走査期間内に出力する。
【０１３４】
デマルチプレクサＤＭＵＸｉは、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８を用いて、データ電圧供給線Ｓｉの多重化されたデータ電圧Ｖ１〜Ｖ８を分離して、各データ電圧をデータ線Ｓ１ｉ〜Ｓ８ｉに出力する。
【０１３５】
より具体的には、デマルチプレクサＤＭＵＸｉは、図１２のＡ１に示すようにマルチプレクス制御信号ＳＥＬ１がアクティブのときは、Ａ２に示す多重化されたデータ電圧Ｖ１をＡ３に示すようにデータ線Ｓ１ｉに出力する。同様にマルチプレクス制御信号ＳＥＬ２〜ＳＥＬ８がアクティブのときは多重化されたデータ電圧Ｖ２〜Ｖ８をデータ線Ｓ２ｉ〜Ｓ８ｉに出力する。
【０１３６】
こうすることで、液晶パネル１２において選択された走査線に接続されるＴＦＴのソースにデータ電圧を供給できる。
【０１３７】
３．４．マルチプレクス駆動におけるチップ内バラツキ補正用の補正データ演算
図１３にマルチプレクス駆動におけるチップ内バラツキ補正用の補正データ演算の動作例を示す。図１３には、補正データ演算モードにおいて、補正データＣＤｉを演算対象の補正データとして求める場合について示す。但し、他の補正データを求める場合も同様である。
【０１３８】
図１３に示すように、本実施形態は、通常動作モードにおいてマルチプレクス駆動を行う場合に、補正データ演算モードにおいて１水平走査期間に複数の補正演算用データを求めることができる。具体的には図９（Ａ）、図９（Ｂ）等で説明した演算手法と同様の手法で各補正演算用データを演算できる。そして、その複数の補正演算用データを用いて補正データＣＤｉを求めることができる。
【０１３９】
例えば、データ電圧供給線Ｓｉが１水平走査期間に８本のデータ線にデータ電圧を供給するマルチプレクス駆動の場合には、補正回路７０は補正データ演算モードにおける１水平走査期間に８インデックス（測定回数）の演算を行う。そして、各インデックスで補正演算用データを求めて、１つのデータ電圧供給線Ｓｉに対して８個の補正演算用データを求める。
【０１４０】
具体的には、図１３のＢ１に示すようにマルチプレクス制御信号ＳＥＬ１がアクティブのときに、補正回路７０は第１のインデックスにおける測定を行う。この第１のインデックスにおいて、補正回路７０は例えば測定用階調データＭＧＤ１〜ＭＧＤ８を出力する。図１３のＢ２に示すように、データ線駆動回路３４は、測定用階調データＭＧＤ１〜ＭＧＤ８に対応するデータ電圧ＣＶ１〜ＣＶ８を出力する。このときＢ３に示すように、デマルチプレクサＤＭＵＸｉはマルチプレクス信号ＳＥＬ１に基づいてデータ電圧ＣＶ１〜ＣＶ８をデータ線Ｓ１ｉに出力する。補正回路７０は、データ電圧ＣＶ１〜ＣＶ８に基づいて第１の補正演算用データを求める。同様に補正回路７０は、第２〜第８のインデックスにおいて第２〜第８の補正演算用データを求める。そして補正回路７０は、第１〜第８の補正演算用データを例えば平均処理して補正データＣＤｉを求める。
【０１４１】
ところで、補正データ演算においてノイズ等の影響を受けたときには、補正データＣＤ１〜ＣＤｎを正確に演算できない場合があるという課題もあった。例えば図８のコンパレータ１８０が、ノイズ等の影響によりデータ電圧とコンパレータ基準電圧ＶＰを正確に比較できず、データ電圧ＳＶ１〜ＳＶｎのチップ内バラツキを正確に測定できない場合があるという課題もあった。
【０１４２】
この点本実施形態では、通常動作モードにおいてマルチプレクス駆動を行う場合に、補正データ演算モードにおいて１水平走査期間に複数の補正演算用データを求め、その複数の補正演算用データから補正データを求めてもよい。例えばｐ本（ｐは２以上の整数、図１３ではｐ＝８）のデータ線を１つのデータ電圧供給線で駆動するマルチプレクス駆動の場合、１水平走査期間にｐ個の補正演算用データを求めてもよい。
【０１４３】
このようにすれば、１水平走査期間において同一のデータ線駆動回路のチップ内バラツキを繰り返し測定できる。これにより、ノイズ等による測定ミスの影響を平均化し、高精度にチップ内バラツキを補正できる。
【０１４４】
また本実施形態では、オーバーフロー処理を行ってもよい。具体的には補正データ演算部１０２が、測定用データＭＤを所定の範囲内で順次変化させたときに、比較結果ＣＰＱがＬレベル（第１のレベル）又はＨレベル（第２のレベル）の一方に固定されていた場合は、補正演算用データとしてオーバーフロー用データを用いてもよい。
【０１４５】
例えばオーバーフロー用データとして、所定の定数を用いてもよく、１水平走査期間に求める複数の補正演算用データのうちの既に測定された補正演算用データを平均処理した値を用いてもよい。
【０１４６】
このようにすれば、１水平走査期間に求める複数の補正演算用データの一部が、ノイズ等の影響でオーバーフローした場合でも、チップ間バラツキ補正用の補正データへの影響を抑制できる。
【０１４７】
ここで本実施形態では、１水平走査期間に複数の補正演算用データを求め、各演算において測定用データＭＤを順次変化させてデータ電圧のチップ内バラツキを測定する。そのため、例えばデータ線駆動回路１４０−１〜１４０−ｎの駆動スピードが不足したときに、データ電圧が十分駆動されず、正確なバラツキが測定されない場合があるという課題もあった。
【０１４８】
この点本実施形態では、補正演算用データに対して修正係数の乗算を行ってもよい。具体的には、補正データ演算モードにおいて、補正演算用データと修正係数を乗算処理し、乗算処理後の補正演算用データからチップ内バラツキ補正用の補正データを求めてもよい。
【０１４９】
このようにすれば、チップ内バラツキ補正用の補正データを修正できる。これにより、正確にデータ電圧のチップ内バラツキが反映されたチップ内バラツキ補正用の補正データを求めることができる。
【０１５０】
４．詳細な構成例
４．１．本実施形態の詳細な構成例
図１４に本実施形態の詳細な構成例を示す。なお以下では、図８等で説明したコンパレータ１８０、チップ間バラツキ補正回路３００等の各構成要素には同じ符号を付して説明を省略する。また本実施形態は図１４の構成に限定されず、その構成の一部（例えば、シフトレジスタ、データ切り替え回路等）を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【０１５１】
図１４の構成例は、スイッチＳＷ１〜ＳＷｎ、シフトレジスタＳＲ１〜ＳＲｎ、オペアンプＯＰ１〜ＯＰｎ、Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣｎ（Digital-to-Analog Converter、広義にはデータ電圧生成回路）、セレクタＤＳ１〜ＤＳｎ（データ切り替え回路）、加算回路ＡＤ１〜ＡＤｎ（広義には、補正処理回路）、補正データレジスタＣＤＲ１〜ＣＤＲｎ、画像データレジスタＰＤＲ１〜ＰＤＲｎ、画像データ用シフトレジスタＳＲＰ１〜ＳＲＰｎ、コンパレータ１８０、制御部１００、補正データ演算部１０２、チップ間バラツキ補正回路３００を含む。
【０１５２】
画像データ用シフトレジスタＳＲＰ１〜ＳＲＰｎは、画像データＰＤ１〜ＰＤｎラッチ用の信号を出力する。画像データ用シフトレジスタＳＲＰ１〜ＳＲＰｎは、ＳＲＰ１に入力されたシフトデータＳＤを、画像データＰＤ１〜ＰＤｎに同期したドットクロックＤＣＬＫに従って順次シフトし、ラッチ用の信号を順次アクティブにする。
【０１５３】
画像データレジスタＰＤＲ１〜ＰＤＲｎは、画素に書き込まれるデータ電圧ＳＶ１〜ＳＶｎに対応する階調データである画像データＰＤ１〜ＰＤｎを保持する。画像データレジスタＰＤＲ１〜ＰＤＲｎは、画像データ用シフトレジスタＳＲＰ１〜ＳＲＰｎからのラッチ用の信号に基づいて、チップ間バラツキ補正回路３００からの画像データＰＤ１〜ＰＤｎをラッチする。なお画像データＰＤ１〜ＰＤｎは、例えばインターフェース回路を介して受信されたストリームデータが入力されてもよく、ＲＡＭ（Random Access Memory）等の記憶部に記憶された画像データから入力されてもよい。
【０１５４】
補正データレジスタＣＤＲ１〜ＣＤＲｎは、測定用データＭＤ及び補正データＣＤ１〜ＣＤｎを保持する。補正データ演算モードでは、例えば補正データＣＤｉが演算される場合、補正データレジスタＣＤＲｉが補正データ演算部１０２からの測定用データＭＤを保持し、セレクタＳＤｉに対して出力する。そして補正データ演算部１０２により補正データＣＤｉが求められ、補正データレジスタＣＤＲｉのレジスタ値が補正データＣＤｉに更新される。通常動作モードでは、補正データレジスタＣＤＲ１〜ＣＤＲｎは補正データＣＤ１〜ＣＤｎを加算回路ＡＤ１〜ＡＤｎに対して出力する。なお補正データレジスタＣＤＲ１〜ＣＤＲｎには、対応するシフトレジスタＳＲ１〜ＳＲｎの出力がアクティブであるときに測定用データＭＤ及び補正データＣＤ１〜ＣＤｎが設定される。
【０１５５】
なお、補正データレジスタＣＤＲ１〜ＣＤＲｎには補正データＣＤ１〜ＣＤｎの初期値が設定されてもよい。例えば、バーストモードにより補正データＣＤ１〜ＣＤｎの初期値が設定されてもよく、図示しないホストコントローラから補正データＣＤ１〜ＣＤｎの初期値が設定されてもよい。
【０１５６】
加算回路ＡＤ１〜ＡＤｎは、画像データＰＤ１〜ＰＤｎに補正データＣＤ１〜ＣＤｎを加算して補正処理し、補正処理後の画像データＰＣＤ１〜ＰＣＤｎを出力する。なお、画像データＰＤ１〜ＰＤｎに補正データＣＤ１〜ＣＤｎを加算して補正処理するだけでなく、他の係数の加算や乗算を行って補正処理してもよい。
【０１５７】
セレクタＤＳ１〜ＤＳｎは、補正データレジスタＣＤＲ１〜ＣＤＲｎからの測定用データＭＤと加算回路ＡＤ１〜ＡＤｎからの画像データＰＣＤ１〜ＰＣＤｎを受けて、いずれかを選択してＤ／Ａ変換回路ＤＡＣ１〜ＤＡＣｎに出力する。具体的には、補正データ演算モードにおいて、制御部１００が補正イネーブル信号Ｃ＿Ｅｎａｂｌｅをアクティブにし、セレクタＤＳ１〜ＤＳｎが測定用データＭＤを選択して出力する。一方通常動作モードにおいて、制御部１００が補正イネーブル信号Ｃ＿Ｅｎａｂｌｅを非アクティブにし、セレクタＤＳ１〜ＤＳｎが画像データＰＣＤ１〜ＰＣＤｎを選択して出力する。
【０１５８】
Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣｎは、データ電圧供給線Ｓ１〜Ｓｎに供給すべき階調電圧を生成する。具体的には、セレクタＤＳ１〜ＤＳｎからの測定用データＭＤまたは画像データＰＣＤ１〜ＰＣＤｎに基づいて、基準電圧（階調電圧）のいずれかを選択して階調電圧を出力する。マルチプレクス駆動を行う場合には、Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣｎは、時分割多重された階調電圧を出力する。なお基準電圧は、例えば図１１に示す基準電圧発生回路３０から入力される。
【０１５９】
オペアンプＯＰ１〜ＯＰｎは、Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣｎからの階調電圧をバッファリングしてデータ電圧Ｓ１〜Ｓｎをデータ電圧供給線Ｓ１〜Ｓｎに出力する。例えばオペアンプＯＰ１〜ＯＰｎを用いてボルテージフォロアを構成して階調電圧をバッファリングすることができる。
【０１６０】
シフトレジスタＳＲ１〜ＳＲｎは、スイッチＳＲ１〜ＳＲｎのオンオフを制御するスイッチ制御信号ＳＲＱ１〜ＳＲＱｎを出力する。具体的には、制御部１００からのＨレベル（第１の論理レベル）のＳＲ＿Ｄａｔａを取り込んで、制御部１００からのＳＲ＿Ｃｌｏｃｋに基づいて順次ＨレベルのＳＲ＿Ｄａｔａをシフトして、順次アクティブとなるスイッチ制御信号を出力する。例えば、補正データ演算モードにおいて補正データＣＤｉを演算する場合、シフトレジスタＳＲｉがスイッチ制御信号ＳＲＱｉとしてアクティブを出力する。
【０１６１】
スイッチＳＷ１〜ＳＷｎは、シフトレジスタＳＲ１〜ＳＲｎからの信号に基づいてオンオフする。具体的には、スイッチＳＷ１〜ＳＷｎは、シフトレジスタＳＲ１〜ＳＲｎからの信号がアクティブのときオンし、非アクティブのときオフする。例えば、補正データ演算モードにおいて補正データＣＤｉを求める場合、スイッチＳＷｉがオンしてオペアンプＯＰｉの出力するデータ電圧ＳＶｉがコンパレータ入力電圧ＣＰＩとしてコンパレータ１８０に入力される。
【０１６２】
制御部１００は、シフトデータＳＲ＿Ｄａｔａ、シフトレジスタＳＲ１〜ＳＲｎ用のリセット信号ＳＲ＿Ｒｅｓｅｔ、シフトレジスタＳＲ１〜ＳＲｎがシフトデータを取り込むためのクロックＳＲ＿Ｃｌｏｃｋ、シフトレジスタＳＲ１〜ＳＲｎがアクティブを出力する期間を決めるイネーブル信号ＳＲ＿Ｅｎａｂｌｅ、セレクタＤＳ１〜ＤＳｎが補正データ演算モードにおいて測定用データＭＤを出力するための補正イネーブル信号Ｃ＿Ｅｎａｂｌｅを出力する。
【０１６３】
４．２．１Ｈモード
図１５に１Ｈモードにおける信号波形例を示す。
【０１６４】
本実施形態は、垂直走査期間の非表示期間における１水平走査期間において１Ｈモードによる補正データ演算を行う。具体的には、垂直走査期間ごとに１つのチップ内バラツキ補正用の補正データを演算し、ｎ垂直走査期間で補正データＣＤ１〜ＣＤｎを演算する。但し本発明では、垂直走査期間ごとに複数のチップ内バラツキ補正用の補正データを演算することもできる。
【０１６５】
なお垂直走査期間の非表示期間は、例えばデータ線駆動回路１４０−１〜１４０−ｎが画像データＰＤ１〜ＰＤｎに対応するデータ電圧ＳＶ１〜ＳＶｎを出力していない期間である。例えば、垂直同期信号Ｖｓｙｎｃの立ち下がりから画像データレジスタＰＤＲ１〜ＰＤＲｎへの画像データＰＤ１〜ＰＤｎの入力が開始されるまでの期間である。あるいは、垂直同期信号Ｖｓｙｎｃの立ち下がりから液晶パネル（例えば図１０の液晶パネル１２）の最初の走査線（走査線Ｇ１）が選択されるまでの期間である。
【０１６６】
図１５のＥ１に示すように、第１の垂直走査期間内の１水平走査期間において補正データ演算部１０２が補正データＣＤ１を演算する。
【０１６７】
このとき、Ｅ２に示すように制御部１００がＳＲ＿ＲｅｓｅｔをアクティブにしてシフトレジスタＳＲ１〜ＳＲｎをリセットし、Ｅ３に示すようにシフトレジスタＳＲ１〜ＳＲｎの出力を非アクティブにする。
【０１６８】
次に、Ｅ４に示すように制御部１００がＳＲ＿ＤａｔａにＨレベル（第１の論理レベル）を出力し、Ｅ５に示す制御部１００からのＳＲ＿Ｃｌｏｃｋによって、Ｅ６に示すようにシフトレジスタＳＲ１がＳＲ＿ＤａｔａのＨレベルを取り込む。
【０１６９】
Ｅ７に示すように制御部１００がＳＲ＿Ｅｎａｂｌｅをアクティブにし、シフトレジスタＳＲ１がＳＲ＿Ｅｎａｂｌｅのアクティブの期間においてスイッチ制御信号ＳＲＱ１としてアクティブを出力する。
【０１７０】
そして、Ｅ８に示すようにスイッチＳＷ１がアクティブのスイッチ制御信号ＳＲＱ１を受けてオンし、Ｅ９に示すようにコンパレータ１８０にはコンパレータ入力ＣＰＩとしてデータ電圧ＳＶ１が入力される。
【０１７１】
補正データ演算部１０２は、Ｅ１に示す１Ｈモードにおいて測定用データＭＤを順次出力する。Ｅ１０に示すように、制御部１００がＣ＿Ｅｎａｂｌｅをアクティブにすることでデータ電圧供給線Ｓ１には測定用データＭＤに対応するデータ電圧ＳＶ１が出力され、コンパレータ１８０に入力される。補正データ演算部１０２は、コンパレータ１８０からの比較結果ＣＰＱを受けてエッジ検出を行い、補正データＣＤ１を求める。補正データ演算部１０２は、求めた補正データＣＤ１を補正データレジスタＣＤＲ１に設定する。
【０１７２】
このようにして、Ｅ１に示す第１の垂直走査期間における１Ｈモードにおいて補正データ演算部１０２は補正データＣＤ１を求める。同様に、Ｅ１１に示すように続く第２の垂直走査期間における１Ｈモードにおいて補正データＣＤ２を求めて補正データレジスタＣＤＲ２に設定し、Ｅ１２に示すように第ｎの垂直走査期間における１Ｈモードにおいて補正データＣＤｎを求めて補正データレジスタＣＤＲｎに設定する。そして、続く第ｎ＋１の垂直走査期間において再び補正データＣＤ１を求めて補正データレジスタＣＤＲ１に設定し、これを繰り返すことで補正データレジスタＣＤＲ１〜ＣＤＲｎに保持された補正データＣＤ１〜ＣＤｎを順次更新する。
【０１７３】
なおＥ１３に示すように、本実施形態は、１Ｈモードと１Ｈモードの間では通常動作モードによる画像表示を行う。
【０１７４】
４．３．バーストモード
図１６にバーストモードの信号波形例を示す。
【０１７５】
本実施形態は、図１６のＦ１に示すように表示準備期間においてバーストモードを実行して補正データＣＤ１〜ＣＤｎの初期値を一括して求め、Ｆ２に示すように、その後１Ｈモードを実行してリアルタイムに補正データＣＤ１〜ＣＤｎを求める。
【０１７６】
例えば本実施形態は、表示準備期間としてシステム立ち上げ時の画像表示が行われない期間にバーストモードを実行できる。具体的には、電子機器（プロジェクタ、カーナビ、ＰＤＡ等）の電源投入時や休止状態からの復帰時、バックライトやプロジェクタ用ランプの点灯前などにバーストモードを実行できる。また例えば本実施形態は、表示準備期間として表示モードの切り替え時の画像表示が行われない期間にバーストモードを実行できる。例えば、画像表示の解像度の切り替え時にバーストモードを実行できる。
【０１７７】
本実施形態はバーストモードにおいて、複数の水平走査期間のうちの第１〜第ｎの水平走査期間において補正データＣＤ１〜ＣＤｎの初期値を求める。
【０１７８】
具体的には、まずＦ３に示すように制御部１００がＳＲ＿ＲｅｓｅｔをアクティブにしてシフトレジスタＳＲ１〜ＳＲｎをリセットする。
【０１７９】
次に、Ｆ４に示すように制御部１００がＳＲ＿ＤａｔａにＨレベル（第１の論理レベル）を出力し、Ｆ５に示す制御部１００からのＳＲ＿Ｃｌｏｃｋによって、Ｆ６に示すようにシフトレジスタＳＲ１がＳＲ＿ＤａｔａのＨレベルを取り込む。
【０１８０】
Ｆ７に示すように制御部１００がＳＲ＿Ｅｎａｂｌｅをアクティブにし、シフトレジスタＳＲ１がＳＲ＿Ｅｎａｂｌｅのアクティブの期間においてスイッチ制御信号ＳＲＱ１としてアクティブを出力する。
【０１８１】
そして、Ｆ８に示すようにスイッチＳＷ１がアクティブのスイッチ制御信号ＳＲＱ１を受けてオンし、Ｆ９に示すようにコンパレータ１８０にはコンパレータ入力ＣＰＩとしてデータ電圧ＳＶ１が入力される。
【０１８２】
Ｆ１０に示すように、制御部１００がＣ＿Ｅｎａｂｌｅをアクティブにすることでデータ電圧供給線Ｓ１には測定用データＭＤに対応するデータ電圧ＳＶ１が出力され、コンパレータ１８０に入力される。補正データ演算部１０２は、コンパレータ１８０からの比較結果ＣＰＱを受けて補正データＣＤ１を求め、初期値として補正データレジスタＣＤＲ１に設定する。
【０１８３】
このようにして、バーストモードにおける第１の水平期間において補正データ演算部１０２が補正データＣＤ１の初期値を求める。同様に、続く第２〜第ｎの水平走査期間において補正データＣＤ２〜ＣＤｎの初期値を求めて補正データレジスタＣＤＲ２〜ＣＤＲｎに設定する。
【０１８４】
なお制御部１００は、補正データＣＤ２〜ＣＤｎを演算する水平走査期間において、シフトレジスタＳＲ１〜ＳＲｎのリセットを行わず、ＳＲ＿ＤａｔａにはＬレベル（第２の論理レベル）を出力する。
【０１８５】
ここで本実施形態では、表示準備期間又は非表示期間において、複数の水平走査期間のうちの第１の水平走査期間においてデータ電圧供給線Ｓ１〜Ｓｎが所定のデータ電圧に設定され、続く第２の水平走査期間において、補正データ演算部１０２がチップ内バラツキ補正用の補正データを求めてもよい。
【０１８６】
例えば１Ｈモードでは、図１５のＥ１４に示す１水平走査期間においてデータ電圧供給線Ｓ１〜Ｓｎが所定のデータ電圧に設定された後、Ｅ１に示す１Ｈモードが実行されてもよい。またバーストモードでは、図１６のＦ１２に示す１水平走査期間においてデータ電圧供給線Ｓ１〜Ｓｎが所定のデータ電圧に設定された後、Ｆ１に示すバーストモードが実行されてもよい。
【０１８７】
このようにすれば、データ電圧のチップ内バラツキの測定において、データ電圧供給線Ｓ１〜Ｓｎの電圧条件を毎回同条件でスタートさせることができる。これにより、データ電圧供給線Ｓ１〜Ｓｎの電圧条件に左右されることなく高精度に補正データＣＤ１〜ＣＤｎを演算できる。
【０１８８】
また本実施形態では、チップ内バラツキ補正用の補正データの変化量制限を行ってもよい。具体的には補正データ演算部１０２が、今回のチップ内バラツキ補正用の補正データが前回のチップ内バラツキ補正用の補正データより大きい（又は小さい）場合には、前回のチップ内バラツキ補正用の補正データに正の所定値（又は負の所定値）を加算してチップ内バラツキ補正用の補正データを求めてもよい。
【０１８９】
例えば１Ｈモードにおいて繰り返し補正データＣＤ１〜ＣＤｎを求めるとき、今回求めた補正データ（例えばＣＤｉ）と前回求めた補正データ（ＣＤｉ）とを比較して、今回求めた補正データ（ＣＤｉ）に正又は負の所定値を加算してもよい。
【０１９０】
これにより、補正データＣＤ１〜ＣＤｎの変化量を所定値の範囲内に制限することができる。これにより、ノイズ等により急に不正確な補正データＣＤ１〜ＣＤｎが現れることを防止できる。
【０１９１】
４．４．制御部、補正データ演算部の詳細な構成例
図１７に制御部及び補正データ演算部の詳細な構成例を示す。図１７に示す構成例は、補正データ演算部１０２、シーケンサ２４０を含み、補正データ演算部１０２は、カウンタ部２００、レジスタ部２２０、エッジ検出部２６０、処理部２８０を含む。なお、本実施形態の補正データ演算部１０２は図１７の構成に限らず、一部の構成要件（インデックスレジスタ２２２、インターバルレジスタ２２８等）を省略するなどの種々の変形実施が可能である。
【０１９２】
カウンタ部２００は、インデックスカウンタ２０２、測定スタートカウンタ２０４、測定期間カウンタ２０６、インターバルカウンタ２０８、測定用データカウンタ２１０を含む。
【０１９３】
インデックスカウンタ２０２は、１水平走査期間における補正演算用データの測定回数であるインデックスをカウントする。例えば、インデックスカウンタ２０２は、シーケンサ２４０からの指示に従ってインデックスをインクリメントする。
【０１９４】
測定スタートカウンタ２０４は、水平同期信号から補正データ演算スタートまでの測定スタート期間をカウントする。測定スタート期間においては、コンパレータ出力の初期化が行われる（例えば図９（Ｂ）のＣ１０）。
【０１９５】
測定期間カウンタ２０６は、測定期間をカウントする。具体的には、補正データ演算部１０２が測定用データＭＤ（測定用階調データ）を順次出力する場合に、１つの測定用データに対応するデータ電圧をコンパレータ１８０で比較する期間をカウントする。
【０１９６】
インターバルカウンタ２０８は、１つのインデックス終了から次のインデックス開始までのインターバル期間をカウントする。インターバル期間は、コンパレータ１８０の出力（比較結果ＣＰＱ）を初期化（例えば、Ｌレベルに初期化）するための期間である。
【０１９７】
例えば、測定スタートカウンタ２０４、測定期間カウンタ２０６、インターバルカウンタ２０８は、ドットクロックＤｃｌｋにより各期間をカウントする。
【０１９８】
測定用データカウンタ２１０は、カウント値に基づいて測定用データＭＤを生成する。例えば、測定用データカウンタ２１０は、シーケンサ２４０からの指示に従って測定期間毎にカウント値をインクリメントする。
【０１９９】
レジスタ部２２０は、インデックスレジスタ２２２、測定スタートレジスタ２２４、測定期間レジスタ２２６、インターバルレジスタ２２８、補正演算用データレジスタ２３０を含む。
【０２００】
インデックスレジスタ２２２は、インデックスカウンタ２０２がカウントするインデックス数を設定する。
【０２０１】
測定スタートレジスタ２２４は、測定スタートカウンタ２０４がカウントする測定スタート期間を設定する。
【０２０２】
測定期間レジスタ２２６は、測定期間カウンタ２０６がカウントする測定期間を設定する。
【０２０３】
インターバルレジスタ２２８は、インターバルカウンタ２０８がカウントするインターバル期間を設定する。
【０２０４】
例えば、インデックスレジスタ２２２、測定スタートレジスタ２２４、測定期間レジスタ２２６、インターバルレジスタ２２８には、図示しないホストコントローラ（ＣＰＵ）からレジスタ値が設定される。
【０２０５】
補正演算用データレジスタ２３０は、各インデックスで演算された補正演算用データを保持する。例えば、補正演算用データレジスタ２３０は、エッジ検出部２６０からのエッジ検出パルスを受けて測定用データカウンタ２１０からの測定用階調データを保持する。あるいは、補正演算用データレジスタ２３０は、処理部２８０からの補正例外処理された補正演算用データを保持する。
【０２０６】
エッジ検出部２６０は、コンパレータ１８０からの比較結果ＣＰＱを受けてエッジ検出パルスを出力する。例えば比較結果ＣＰＱの立ち上がりエッジ（立ち下がりエッジ）を検出してエッジ検出パルスを出力する。
【０２０７】
処理部２８０は、補正演算用データレジスタ２３０に保持された各インデックスの補正演算用データから補正データＣＤ１〜ＣＤｎを演算し、補正データレジスタＣＤＲ１〜ＣＤＲｎに設定する。また処理部２８０は、修正係数の乗算、オーバーフロー処理、変化量制限等の補正例外処理を行う。例えば処理部２８０は、各インデックスの補正演算用データを平均処理して補正データを演算する。なお処理部２８０は、補正演算用データの平均処理として、加算平均を行ってもよく、各補正演算用データに重み付けをして平均してもよい。また処理部２８０は、補正データＣＤ１〜ＣＤｎに定数を加算したり減算したりして補正データレジスタＣＤＲ１〜ＣＤＲｎに設定してもよい。
【０２０８】
なお本発明では、正極性期間と負極性期間で交互にデータ線を駆動する場合には、処理部２８０が補正演算用データから正極性用の補正データと負極性用の補正データを求めてもよい。例えば処理部２８０が、負極性用の補正データとして正極性用の補正データの２の補数を用いてもよく、１の補数を用いてもよい。
【０２０９】
シーケンサ２４０は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ドットクロックＤｃｌｋを受けて、補正データ演算部１０２の制御及び、シフトデータＳＲ＿Ｄａｔａ、シフトレジスタのリセット信号ＳＲ＿Ｒｅｓｅｔ、シフトレジスタのクロックＳＲ＿Ｃｌｏｃｋ、シフトレジスタの出力イネーブル信号ＳＲ＿Ｅｎａｂｌｅ、補正イネーブル信号Ｃ＿Ｅｎａｂｌｅの出力を行う。
【０２１０】
なお、補正データ演算部１０２、シーケンサ２４０は、例えばゲートアレイを用いて構成してもよく、図示しないＣＰＵが補正データ演算部１０２及びシーケンサ２４０の機能が記述されたプログラムを実行することで実現してもよい。
【０２１１】
４．５．補正データ演算部の処理フロー例
図１８に補正データ演算部１０２の処理フロー例を示す。図１８では補正データ演算モードのうち１Ｈモードにおける動作を例に説明する。なお、バーストモードにおいては、図１８の補正データ演算モード待ち（ステップＳＡ１）からスタートして補正データ格納（ステップＳＡ２２）まで１Ｈモードと同様に処理し、次の水平走査期間からは各水平走査期間毎にＨＳＹＮＣ待ち（ステップＳＡ３）〜補正データ格納（ステップＳＡ２２）を行い、これをチップ内バラツキ補正用の補正データＣＤ１〜ＣＤｎが求め終わるまで繰り返す。
【０２１２】
補正データ演算部１０２は、補正データ演算モード待ち（ＳＡ１）においてシーケンサ２４０からの補正データ演算スタートの指示を待つ。Ｎｏの場合には補正データ演算モード待ち（ＳＡ１）を繰り返し、Ｙｅｓの場合にはＶＳＹＮＣ待ち（ＳＡ２）を行う。
【０２１３】
ＶＳＹＮＣ待ち（ＳＡ２）において、垂直同期信号Ｖｓｙｎｃのエッジ（立ち下がりエッジ、又は立ち上がりエッジ）を待つ。Ｎｏの場合にはＶＳＹＮＣ待ち（ＳＡ２）を繰り返し、Ｙｅｓの場合にはＨＳＹＮＣ待ち（ＳＡ３）を行う。
【０２１４】
ＨＳＹＮＣ待ち（ＳＡ３）において、水平同期信号Ｈｓｙｎｃのエッジ（立ち下がりエッジ、又は立ち上がりエッジ）を待つ。Ｎｏの場合にはＨＳＹＮＣ待ち（ＳＡ３）を繰り返し、Ｙｅｓの場合には測定スタートカウンタのリセット、測定用データカウンタのリセット、インデックスカウンタのリセット（ＳＡ４）を行う。
【０２１５】
次に、測定スタート待ち（ＳＡ５）において、測定スタートカウンタのカウント値と測定スタートレジスタ２２４に設定された測定スタート期間の一致、不一致を判断する。不一致の場合（Ｎｏ）には、測定スタートカウンタをインクリメント（ＳＡ６）して測定スタート待ち（ＳＡ５）を繰り返す。一致した場合（Ｙｅｓ）には、測定期間カウンタのリセット（ＳＡ７）を行い、補正レベル一致判断（ＳＡ８）を行う。
【０２１６】
補正レベル一致判断（ＳＡ８）において、コンパレータ１８０からの比較結果ＣＰＱに基づいて、補正対象のデータ線駆動回路が出力するデータ電圧とコンパレータ基準電圧ＶＰの一致、不一致を判断する。一致した場合（Ｙｅｓ）には、補正演算用データ格納（ＳＡ９）において補正演算用データを補正演算用データレジスタ２３０に設定し、インデックスカウンタをインクリメント（ＳＡ１６）し、ステップＳＡ１７〜ＳＡ２２を行う。不一致の場合（Ｎｏ）には、測定期間カウンタをインクリメント（ＳＡ１０）し、測定期間終了待ち（ＳＡ１１）を行う。
【０２１７】
測定期間終了待ち（ＳＡ１１）において、測定期間カウンタ２０６のカウント値と測定期間レジスタ２２６に設定された測定期間の一致、不一致を判断する。不一致の場合（Ｎｏ）には、補正レベル一致判断（ＳＡ８）を行う。一致した場合（Ｙｅｓ）には、測定用データカウンタをインクリメント（ＳＡ１２）し、測定用データ最大値判定（ＳＡ１３）を行う。
【０２１８】
測定用データ最大値判定（ＳＡ１３）において、測定用データカウンタ２１０のカウント値が所定の最大値（又は最小値）を超えたか否かを判定する。超えていない場合（Ｎｏ）には、測定期間カウンタをリセット（ＳＡ７）してステップＳＡ８〜ＳＡ１３を行う。超えた場合（Ｙｅｓ）には、オーバーフロー処理等の補正例外処理（ＳＡ１４）を行う。
【０２１９】
そして補正演算用データ格納（ＳＡ１５）において、補正演算用データを補正演算用データレジスタ２３０に設定する。インデックスカウンタをインクリメント（ＳＡ１６）する。インターバルカウンタをリセット（ＳＡ１７）してインターバル終了待ち（ＳＡ１８）を行う。
【０２２０】
インターバル終了待ち（ＳＡ１８）において、インターバルカウンタのカウント値とインターバルレジスタ２２８のインターバル期間の一致、不一致を判定する。不一致の場合（Ｎｏ）には、インターバルカウンタをインクリメント（ＳＡ１９）してインターバル終了待ち（ＳＡ１８）を繰り返す。一致した場合（Ｙｅｓ）には、規定回数終了待ち（ＳＡ２０）を行う。
【０２２１】
規定回数終了待ち（ＳＡ２０）において、インデックスカウンタ２０２のカウント値とインデックスレジスタ２２２に設定されたインデックス数の一致、不一致を判定する。不一致の場合（Ｎｏ）には、測定期間カウンタをリセット（ＳＡ７）してステップＳＡ８〜ＳＡ２０を行う。一致した場合（Ｙｅｓ）には、補正演算用データの平均処理（ＳＡ２１）を行って補正データを求め、補正データ格納（ＳＡ２２）を行う。
【０２２２】
補正データ格納（ＳＡ２２）では、補正データレジスタ（例えば図１４の補正データレジスタＣＤＲ１〜ＣＤＲｎ）に処理部２８０からの補正データを設定する。
【０２２３】
５．電子機器
図１９に、本実施形態の集積回路装置が適用された電子機器の例としてＰＤＡ（Personal Digital Assistants）の構成例を示す。但し本発明は、カーナビゲーションシステム、携帯電話、パソコン、携帯ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトスタンド等の他の電子機器にも適用できる。
【０２２４】
ＰＤＡ９００は、カメラモジュール９１０、変復調部９５０、表示コントローラ４０、ホスト９４０（ホストコントローラ、ＣＰＵ）、操作入力部９７０、ドライバ６０（表示ドライバ）、電源回路５０、液晶パネル１２（電気光学パネル）を含む。
【０２２５】
カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、例えばＹＵＶフォーマットで表示コントローラ４０に供給する。
【０２２６】
ドライバ６０は、走査ドライバ３８（ゲートドライバ）、データドライバ２０（ソースドライバ）を含む。走査ドライバ３８は、液晶パネル１２の有する複数の走査線（ゲート線）を駆動する。データドライバ２０は、液晶パネル１２の有する複数のデータ線（ソース線）を駆動する。
【０２２７】
表示コントローラ４０は、データドライバ２０に対して例えばＲＧＢフォーマットの階調データを供給し、走査ドライバ３８に対して例えば水平同期信号を供給する。
【０２２８】
電源回路５０は、ソースドライバ２０及びゲートドライバ３８に駆動用の電源電圧を供給する。また表示パネル１２の対向電極に、対向電極電圧ＶＣＯＭを供給する。
【０２２９】
ホスト９４０は、表示コントローラ４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された変調信号を、変復調部９５０で復調して階調データを生成した後、表示コントローラ４０に供給する。ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示する。さらにホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル１２の表示処理を行う。
【０２３０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（偏差、データ線、走査線、集積回路装置、電気光学パネル、電子機器等）と共に記載された用語（バラツキ、ソース線、ゲート線、チップ、液晶パネル、ＰＤＡ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ線駆動回路、チップ内バラツキ補正回路、補正データ演算部、チップ間バラツキ補正回路、電気光学パネル、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０２３１】
【図１】データ電圧のバラツキについての第１の説明図。
【図２】データ電圧のバラツキについての第２の説明図。
【図３】本実施形態の基本構成例。
【図４】チップ間バラツキ補正回路の第１の構成例。
【図５】本実施形態の第１の動作例。
【図６】チップ間バラツキ補正回路の第２の構成例。
【図７】本実施形態の第２の動作例。
【図８】本実施形態の詳細な構成例。
【図９】図９（Ａ）は、補正データ演算モードにおけるデータ電圧の電圧波形例。図９（Ｂ）は、補正データ演算モードにおける比較結果の電圧波形例。
【図１０】液晶表示装置の構成例。
【図１１】データドライバの構成例。
【図１２】マルチプレクス駆動におけるデータ線の電圧波形例。
【図１３】補正データ演算モードにおけるデータ線の電圧波形例。
【図１４】本実施形態の詳細な構成例。
【図１５】１Ｈモードの信号波形例。
【図１６】バーストモードの信号波形例。
【図１７】制御部、補正データ演算部の詳細な構成例。
【図１８】補正データ演算部の制御フロー例。
【図１９】電子機器の構成例。
【符号の説明】
【０２３２】
１２  電気光学パネル、２０  データドライバ、３８  走査ドライバ、
４０  表示コントローラ、５０  電源回路、６０  ドライバ、１００  制御部、
１０２  補正データ演算部、１２０  データ電圧供給線選択回路、
１４０−１  データ線駆動回路、１６０−１  補正回路、１８０  コンパレータ、
２００  カウンタ部、２２０  レジスタ部、２４０  シーケンサ、
２６０  エッジ検出部、２８０  処理部、３００  チップ間バラツキ補正回路、
３１０  レジスタ、３２０  選択回路、３２２  指示レジスタ、３４０  加算回路、
３６０  ホストコントローラ用Ｉ／Ｆ回路、３７０  画像データ用Ｉ／Ｆ回路、
９００  ＰＤＡ、９１０  カメラモジュール、９４０  ホスト、９５０  変復調部、
９７０  操作入力部、
ＶＰ  コンパレータ基準電圧、ＣＰＱ  比較結果、ＭＤ  測定用データ、
ＣＤ１〜ＣＤｎ  補正データ、ＰＤ１〜ＰＤｎ  画像データ、
ＰＣＤ１〜ＰＣＤｎ  補正処理後の画像データ、
ＭＧＤ１〜ＭＧＤｋ  測定用階調データ、Ｓ１〜Ｓｎ  データ電圧供給線、
ＳＶ１〜ＳＶｎ  データ電圧、Ｖｓｙｎｃ  垂直同期信号、Ｈｓｙｎｃ  水平同期信号、
Ｄｃｌｋ  ドットクロック
【図１】
2010102080.tif 000003
【図２】
2010102080.tif 000004
【図３】
2010102080.tif 000005
【図４】
2010102080.tif 000006
【図５】
2010102080.tif 000007
【図６】
2010102080.tif 000008
【図７】
2010102080.tif 000009
【図８】
2010102080.tif 000010
【図９】
2010102080.tif 000011
【図１０】
2010102080.tif 000012
【図１１】
2010102080.tif 000013
【図１２】
2010102080.tif 000014
【図１３】
2010102080.tif 000015
【図１４】
2010102080.tif 000016
【図１５】
2010102080.tif 000017
【図１６】
2010102080.tif 000018
【図１７】
2010102080.tif 000019
【図１８】
2010102080.tif 000020
【図１９】
2010102080.tif 000021