(57)【要約】【課題】ＳＬＶＳを多値化して、多値のＣＭＬ及び２値のＳＬＶＳと比べ１ビット当りの消費電力を削減し、ＳＬＶＳの多値化に際して生じる論理値の違いによる電源電流の変動を補償した多値論理ドライバを提供する。【解決手段】第１、２の差動プッシュプル回路（ＤＰＰ）は各々対応する第１、２の差動入力を受け、各々第１〜４のトランジスタ（Ｔｒ）を含み、第１、３のＴｒのドレーン（Ｄ）は電源に接続され、第２、４のＴｒのソース（Ｓ）は接地され、第１、３のＴｒのゲート（Ｇ）は正入力に接続され、第２、４のＴｒのＧは補入力に接続され、第１のＴｒのＳと第２のＴｒのＤ及び第３のＴｒのＳと第４のＴｒのＤは第１、２のＤＰＰに亘り正・補各々コモン接続されて単一の差動出力を形成し、第１、２のＤＰＰを構成する各４個のＴｒのオン時の抵抗値は差動出力に接続される伝送路の特性抵抗値Ｚｏを単位として各々３／２、３に設定されている。【選択図】図４
2010157786.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と接地電位の間に設けられた、第１、第２の２個の差動プッシュプル回路を備え、
前記第１、第２の差動プッシュプル回路は各々、前記第１の電源より高い電圧を有する第２の電源を備えた回路により生成された、対応する第１、第２の差動入力を受け、
各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、
前記第１、第２の差動プッシュプル回路は各々、第１、第２、第３、第４の４個のトランジスタを含み、
前記第１、第３のトランジスタのドレーンは前記第１電源に接続され、前記第２、第４のトランジスタのソースは前記接地電位に接続され、
前記第１、第４のトランジスタのゲートは前記正入力に接続され、前記第２と第３のトランジスタのゲートは前記補入力に接続され、
前記第１のトランジスタのソースと第２のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第３のトランジスタのソースと第４のトランジスタのドレーンはコモン接続されて補の差動出力となり、
前記第１、第２の差動プッシュプル回路の差動出力は、正・補各々コモン接続されて、単一の差動出力を形成し、
前記第１の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンス、及び前記第２の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスＺｏの３倍の逆数Ｗｏを単位として、各々、２、１に設定されている、
ことを特徴とする多値論理ドライバ。
【請求項２】
さらに、前記第１の電源と接地電位の間に設けられた、貫通電流補償回路を備え、
前記貫通電流補償回路は、前記第１の電源と接地電位の間に設けられた、抵抗器とスイッチの直列回路からなり、前記抵抗器の抵抗値はＺｏを単位として各々、９／２であり、前記スイッチは前記第１、第２の差動入力レベルの組が、ＨＬ又はＬＨ（以下、論理高レベルをＨ、論理低レベルをＬと略記する）、の場合のみオンする、
ことを特徴とする請求項１に記載の多値論理ドライバ。
【請求項３】
第１の電源と接地電位の間に設けられた、第１、第２、第３の３個の差動プッシュプル回路を備え、
前記第１、第２、第３の差動プッシュプル回路は各々、前記第１の電源より高い電圧を有する第２の電源を備えた回路により生成された、対応する第１、第２、第３の差動入力を受け、
各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、
前記第１、第２、第３の差動プッシュプル回路は各々、第１、第２、第３、第４の４個のトランジスタを含み、
前記第１、第３のトランジスタのドレーンは前記第１電源に接続され、前記第２、第４のトランジスタのソースは前記接地電位に接続され、
前記第１、第４のトランジスタのゲートは前記正入力に接続され、前記第２と第３のトランジスタのゲートは前記補入力に接続され、
前記第１のトランジスタのソースと第２のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第３のトランジスタのソースと第４のトランジスタのドレーンはコモン接続されて補の差動出力となり、
前記第１、第２、第３の差動プッシュプル回路の差動出力は、正・補各々コモン接続されて、単一の差動出力を形成し、
前記第１の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンス、前記第２の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンス、及び前記第３の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスＺｏの７倍の逆数Ｗｏを単位として、各々、４、２、１に設定されている、
ことを特徴とする多値論理ドライバ。
【請求項４】
さらに、前記第１の電源と接地電位の間に設けられた、貫通電流補償回路を備え、
前記貫通電流補償回路は、前記第１の電源と接地電位の間に設けられた、第１、第２、第３の３個の、抵抗器とスイッチの直列回路からなり、前記第１、第２、第３の直列回路の抵抗器の抵抗値はＺｏを単位として各々、４９／１２、４９／６、４９／２、であり、前記第１、第２、第３の直列回路のスイッチは各々、前記第１、第２、第３の差動入力レベルの組が、ＨＨＨ又はＬＬＬ、ＨＨＬ又はＬＬＨ、ＨＬＨ又はＬＨＬ、の場合のみオンする、
ことを特徴とする請求項３に記載の多値論理ドライバ。
【請求項５】
第１の電源と接地電位の間に設けられた、第１乃至第ｎのｎ個の差動プッシュプル回路を備え、
前記第１乃至第ｎの差動プッシュプル回路は各々、前記第１の電源より高い電圧を有する第２の電源を備えた回路により生成された、対応する第１乃至第ｎの差動入力を受け、
各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、
前記第１乃至第ｎの差動プッシュプル回路は各々、第１、第２、第３、第４の４個のトランジスタを含み、
前記第１、第３のトランジスタのドレーンは前記第１電源に接続され、前記第２、第４のトランジスタのソースは前記接地電位に接続され、
前記第１、第４のトランジスタのゲートは前記正入力に接続され、前記第２と第３のトランジスタのゲートは前記補入力に接続され、
前記第１のトランジスタのソースと第２のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第３のトランジスタのソースと第４のトランジスタのドレーンはコモン接続されて補の差動出力となり、
前記第１乃至第ｎの差動プッシュプル回路の差動出力対は、正・補各々コモン接続されて、単一の差動出力対を形成し、
前記第１乃至第ｎの差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスＺｏの（２ｎ−１）倍の逆数Ｗｏを単位として、各々、（２ｎ−１）、・・・、４、２、１に設定されている、
ことを特徴とする多値論理ドライバ。
【請求項６】
さらに、前記第１の電源と接地電位の間に設けられた、貫通電流補償回路を備え、
前記貫通電流補償回路は、前記第１の電源と接地電位の間に設けられた、複数個の抵抗器と複数個のスイッチを含む２端子回路網からなり、前記複数個のスイッチは前記第１乃至第ｎのｎ個の差動入力により選択的に開閉され、前記複数個の抵抗器の抵抗値は、前記第１乃至第ｎのｎ個の差動入力の特定のレベルに応じた前記多値論理ドライバの電源電流値と、前記第１乃至第ｎのｎ個の差動入力のレベルの組が、ＨＬＬ・・・Ｌ、又は、ＬＨＨ・・・Ｈ、の場合（即ち、前記差動出力の差動電位差が最も小さい場合）の前記多値論理ドライバの電源電流値との差を補償するように構成されている、
ことを特徴とする請求項５に記載の多値論理ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値論理ドライバに係り、特に、高速信号伝送用の、差動且つインピーダンス整合を行なった多値論理ドライバに関するものである。
【背景技術】
【０００２】
フォトリソグラフィ技術と、関連する成膜及びパターン形成技術の進歩を原動力として、半導体集積回路、特にデジタル集積回路はその発明以来４０年以上に亘って年々高性能化（高集積化、高速化、低消費電力化）の一途を辿っている。
【０００３】
しかしながら、デジタル集積回路チップ「内」の高性能化に比べて、チップ「間」の信号伝送路の高性能化は多大の原理的困難を伴い、その結果、メモリ・ＣＰＵ・ＡＳＩＣなどの個々のデジタル回路チップを複数個組み合わせたシステムの性能は、しばしばこのチップ間の信号伝送路の性能で律速される場合があった。
そこで、このチップ間の信号伝送路を高性能化するため、従来から様々な工夫がなされてきたが、その要点は「差動化」と「インピーダンス整合」にあると言える。
［ＣＭＬ］
【０００４】
図１は、ＣＭＬ（Ｃｕｒｒｅｎｔ＿Ｍｏｄｅ＿Ｌｏｇｉｃ）の説明図であり、（ａ）は等価回路図、（ｂ）は動作レベル図である。
ＣＭＬは、「差動化」と「インピーダンス整合」を図る基本的な方式であり、図１（ａ）を参照すると、等価回路はドライバ１０、伝送路２０、及びレシーバ３０からなる。
ドライバ１０は差動入力Ａ、／Ａを受けるカレントスイッチ１５（Ｉｏは、電流値Ｉｏの定電流源である）、及びカレントスイッチ１５の差動出力端子と電源Ｖｄｄとの間に接続されて差動出力Ｑ、／Ｑを提供する終端抵抗器１１、１２からなる。
【０００５】
差動出力Ｑ、／Ｑは、伝送路２０を形成するペア線２１、２２の始端に各々接続され、レシーバ３０の差動入力Ｐ、／Ｐは、ペア線２１、２２の終端に各々接続される。。
レシーバ３０は、差動アンプ３５、及び差動アンプ３５の差動入力端子と電源Ｖｄｄとの間に接続されて差動入力Ｐ、／Ｐを受ける終端抵抗器３１、３２からなる。
終端抵抗器１１、１２、３１、３２の抵抗値は、伝送路２０の特性インピーダンスＺｏに等しく選ばれる。
【０００６】
図１（ｂ）を参照すると、ドライバの差動入力Ａ、／Ａが各々、Ｈ（論理高レベル）からＬ（論理低レベル）と、ＬからＨに、もしくはその逆に、スイッチされると、対応する差動出力Ｑ、／Ｑが伝送路２０に送出され、伝送路遅延時間Ｔｄ後に差動入力Ｐ、／Ｐとしてレシーバに伝えられる。
Ｑ、／Ｑ、Ｐ、／ＰのＨ、Ｌのレベルは各々、（Ｖｄｄ）、（Ｖｄｄ−Ｉｏ・Ｚｏ／２）である。
終端抵抗器の抵抗値はいずれも伝送路の特性インピーダンスに等しく、Ｑ、／Ｑ側から見たカレントスイッチ１５のインピーダンス及びＰ、／Ｐ側から見た差動アンプ３５のインピーダンスは無限大と見なせるので、ペア線２１、２２上の信号は整合伝送され、レシーバ側での反射が無く、伝送路遅延時間Ｔｄだけの最速動作ができる。
【０００７】
また、カレントスイッチ１５は、スイッチング前後を通じて定電流（Ｉｏ）動作をしているので、動作電流変動に起因する電源（Ｖｄｄ、グラウンド）ラインの揺れ（バウンス）がなく、周辺に電源ラインを通じた雑音を与えない。
ペア線上の信号は、互いに逆相で動作しているので、周辺に与える雑音が打ち消され、他方、周辺からの雑音はペア線上の信号に対して同相で印加されコモンモードノイズとなるので、差動アンプ３５の動作に対して影響しない。
このようにＣＭＬ方式によれば、反射雑音、電源雑音、干渉雑音を抑制できるので、少振幅・高速の信号伝送が可能になる。
【０００８】
しかしながらＣＭＬ方式の欠点は消費電力が大きいことであり、例えば特性インピーダンスＺｏ＝５０オームの伝送路の場合、差動半振幅Ｖｗ＝１５０ｍＶを得るためには、定電流値Ｉｏ＝２・Ｖｗ／Ｚｏ＝６ｍＡを要し、電源電圧Ｖｄｄは、カレントスイッチ及び定電流源の動作のため、最小でも差動半振幅Ｖｗの１０倍程度必要であるから、例えばＶｄｄ＝１．５Ｖ、従って単位回路あたりの消費電力は差動アンプを別にして、Ｖｄｄ・Ｉｏ＝９ｍＷになる。
［独立終端型ＳＬＶＳ］
【０００９】
そこでＣＭＬに代わり、最近は、ＳＬＶＳ（Ｓｃａｌａｂｌｅ  Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｓｉｇｎａｌｉｎｇ）が提起され、ＪＥＤＥＣ＿ＳＴＤ＿８−１３として標準化された。その要点は、伝送路のドライバ電源をそれ以外の回路電源と切り離して、最小限必要な低電圧に設定することにある。
【００１０】
例えば図２を参照すると、ＮＭＯＳプッシュプル・ドライブ式（独立終端型）のＳＬＶＳの説明図であり、（ａ）は等価回路図、（ｂ）は動作レベル図である。
ＣＭＬと同じく本回路のＳＬＶＳも「差動化」と「インピーダンス整合」を図っており、図１（ａ）を参照すると、等価回路はドライバ４０、伝送路２０、及びレシーバ５０からなる。
ドライバ４０は、第１〜第４のＮＭＯＳトランジスタ４１、４２、４３、４４からなる差動プッシュプル回路からなり、差動入力Ａ、／Ａを受けて差動出力Ｑ、／Ｑを伝送路に提供する。
差動入力Ａ、／Ａは通常の回路電源Ｖｄｄを有する回路（図示せず）から供給され、動作振幅Ｖｄｄ、例えば１．５Ｖを有する。これに対して、ドライバ４０の電源Ｖｓは必要最小限の低電圧、例えば３００ｍＶを有する。その結果、トランジスタ４１〜４４はオン時には３極管領域で動作する、即ち、抵抗器として動作し、その抵抗値は全て、伝送路の特性インピーダンスＺｏに等しくなるよう設定される。
【００１１】
差動出力Ｑ、／Ｑは、伝送路２０を形成するペア線２１、２２の始端に各々接続され、ペア線の終端に伝えられ、レシーバ５０の差動入力Ｐ、／Ｐとなる。
レシーバ５０は、差動アンプ５５、及び差動アンプ５５の差動入力端子とグラウンドとの間に接続されて差動入力Ｐ、／Ｐを受ける終端抵抗器５１、５２からなる。
終端抵抗器５１、５２の抵抗値は、伝送路２０の特性インピーダンスＺｏに等しく選ばれる。
【００１２】
図２（ｂ）を参照すると、ドライバの差動入力Ａ、／Ａが各々、論理高レベルＨ（Ｖｄｄ）から論理低レベルＬ（Ｇｎｄ）と、ＬからＨに、もしくはその逆に、スイッチされると、対応する差動出力Ｑ、／Ｑが各々、Ｈ（Ｖｓ／２）とＬ（Ｇｎｄ）の間でスイッチされて伝送路２０に送出され、伝送路遅延時間Ｔｄ後に差動入力Ｐ、／Ｐとしてレシーバに伝えられる。
伝送路はペア線２１、２２からなり、そのレシーバ側はいずれも各々、特性インピーダンス値を有する抵抗器５１、５２で終端されているので、ペア線２１、２２上の信号は整合伝送され、レシーバ側での反射が無く、伝送路遅延時間Ｔｄだけの最速動作ができる。
【００１３】
また、ドライバ４０は、スイッチング前後を通じて定電流（Ｉｏ＝Ｖｓ／（４・Ｚｏ））動作をしているので、動作電流変動に起因する電源（Ｖｄｄ、グラウンド）ラインの揺れ（バウンス）がなく、周辺に電源ラインを通じた雑音を与えない。
ペア線上の信号は、互いに逆相で動作しているので、周辺に与える雑音が打ち消され、他方、周辺からの雑音はペア線上の信号に対して同相で印加されコモンモードノイズとなるので、差動アンプ３５の動作に対して影響しない。
このように、ＳＬＶＳによれば、ＣＭＬと同様に、反射雑音、電源雑音、干渉雑音を抑制できるので、小振幅・高速の信号伝送が可能になる。
【００１４】
さらに、このＳＬＶＳの消費電力はＣＭＬに比べ大きく低減できる。例えば、特性インピーダンスＺｏ＝５０オームの伝送路の場合、差動半振幅Ｖｗ＝１５０ｍＶを得るためには、ドライバ４０の電源電圧Ｖｓ＝３００ｍＶを要し、ドライバの動作電流値Ｉｏ＝Ｖｓ／２・Ｚｏ＝３ｍＡとなり、ＣＭＬの場合に比べて半減する。さらに、単位回路あたりの消費電力は差動アンプを別にして、Ｖｓ・Ｉｏ＝０．９ｍＷとなり、ＣＭＬの場合に比べ１／１０に低減できる。
［平衡終端型ＳＬＶＳ］
【００１５】
次に図３を参照すると、ＮＭＯＳプッシュプル・ドライブ式（平衡終端型）のＳＬＶＳの説明図であり、図３（ａ）は等価回路図、（ｂ）は動作タイミング図である。
図３（ａ）を参照すると、本方式（平衡終端型）と上述の独立終端型との相違点は、レシーバ６０の終端抵抗の構成だけであり、本方式では、抵抗値２・Ｚｏを有する一つの終端抵抗器６１が差動入力Ｐ、／Ｐ間に接続され、各々は差動アンプ６５の差動入力端子に接続される。
【００１６】
その結果、図３（ｂ）を参照すると、ドライバの差動入力Ａ、／Ａが各々、ＨからＬと、ＬからＨに、もしくはその逆に、スイッチされると、対応する差動出力Ｑ、／Ｑが各々、Ｈ（Ｖｓ／４）とＬ（３・Ｖｓ／４）の間でスイッチされて伝送路２０に送出され、伝送路遅延時間Ｔｄ後に差動入力Ｐ、／Ｐとしてレシーバに伝えられる。
平衡終端型の場合も、図３（ｂ）に示したように、差動出力Ｑ、／Ｑ、差動入力Ｐ、／Ｐ共に、独立終端型の場合と同様に整合波形が得られる。
即ち、信号の振幅はＶｓ／２となり、上記図２の場合と同じであるから、平衡終端型ＳＬＶＳによっても独立終端型ＳＬＶＳの場合と同様に反射雑音、電源雑音、干渉雑音を抑制できるので、同等の小振幅・高速信号伝送が可能になる。
【００１７】
さらに、この平衡終端型ＳＬＶＳの消費電力は独立終端型ＳＬＶＳに比べさらに低減できる。例えば、特性インピーダンスＺｏ＝５０オームの伝送路の場合、差動半振幅Ｖｗ＝１５０ｍＶを得るためには、ドライバ４０の電源電圧Ｖｓは独立終端型の場合と同じ３００ｍＶを要するが、ドライバの動作電流値はＩｏ＝Ｖｓ／（Ｚｏ＋２・Ｚｏ＋Ｚｏ）＝１．５ｍＡとなり、独立終端型の場合に比べ半減でき、従って、単位回路あたりの消費電力も差動アンプを別にして、Ｖｓ・Ｉｏ＝０．４５ｍＷとなり半減できる。
【００１８】
非特許文献１、２には各々、以上述べた独立終端型及び平衡終端型のＳＬＶＳの詳細が記載されている。
【非特許文献１】Ｍａｔｓ＿Ｈｅｄｂｅｒｇ他、ＩＳＳＣＣ＿９７講演予稿集、ＳＡ＿２０．６、ｐｐ３４０−３４１
【非特許文献２】Ｒ．Ｐａｌｍｅｒ他、ＩＳＳＣＣ＿２００７講演予稿集、Ｓｅｓｓｉｏｎ＿２４．３、ｐｐ４４０−４４１
【００１９】
［多値化とその問題点］
以上、チップ間の信号伝送路を高性能化するための様々な手法を、「差動化」と「インピーダンス整合」の観点からレビューしてきたが、これらに加えて「多値化」はさらに望ましい手法である。
「多値化」は、通常のデジタル２値（１ビット分）のＨ、Ｌ電圧レベル、上述の例では差動電圧で＋１５０ｍＶと、−１５０ｍＶの間を細分して、例えば４値の場合は、＋１５０ｍＶ、＋５０ｍＶ、−５０ｍＶ、−１５０ｍＶとし（各々の電圧レベルをＨＨ、ＨＬ、ＬＨ、ＬＬと呼ぶ）、これらを区分判定して、１ペア線の伝送路で２ビット分の信号を伝送する方式である。
【００２０】
このように多値化により、１ビット分の信号線、従って１ビット分の端子ピンを用いて多ビット分（上記の場合、２ビット分）の信号を伝送できるので、信号線数及び端子ピン数を大幅に削減できる上に、一般に電源電流、従って電力も大幅に削減できるというメリットがある。
しかしながら、多ビット化すると、上記のように論理振幅を大幅に縮小し、従って雑音マージンを大幅に削減するので、従来はむしろ２値のままで雑音マージンの許す限り、その論理振幅を低減する方法が採られてきた。
しかしながら最近は、製造プロセスの進歩によりトランジスタの閾値電圧などの特性を極めて均一に揃えることができ、所要の雑音マージンが低減できる一方、１Ｖより極めて低い電圧の電源を安定に製造することの方が困難になりつつあり、改めて多値化が注目されている。
【００２１】
「多値化」は当然「差動化」及び「インピーダンス整合」と組み合わせると効果的であり、事実ＣＭＬの「多値化」は、例えば、各々、（Ｉｏ／３）と（２・Ｉｏ／３）の定電流源を有するカレントスイッチを２個用意し、そのドレーンをコモン接続し、それに、上述の２値の場合と同じ特性インピーダンス抵抗器を負荷として接続して、２値回路１ビット分と同一消費電力の４値回路（ドライバ）を得ることで実現できる。
即ち、４値回路の消費電力は、同一情報量を処理する２値回路２ビット分の消費電力の半分になる。
しかしながら、このような多値（４値）回路のＣＭＬは、依然として消費電力が致命的に大きい。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明が解決しようとする課題は、ＳＬＶＳを「多値化」することにより、「多値」のＣＭＬは言うまでもなく、「２値」のＳＬＶＳと比較しても、１ビット当たりの消費電力を削減できる多値論理ドライバを提供することである。
本発明が解決しようとする他の課題は、ＳＬＶＳの「多値化」に際して生じる、論理値の違いによる電源電流の変動を補償して、全ての論理値に対して電源電流が変動しない多値論理ドライバを提供することである。
【課題を解決するための手段】
【００２３】
上記課題を解決するための本発明の一実施形態による多値論理ドライバは、  第１の電源と接地電位の間に設けられた、第１、第２の２個の差動プッシュプル回路を備え、前記第１、第２の差動プッシュプル回路は各々、前記第１の電源より高い電圧を有する第２の電源を備えた回路により生成された第１、第２の差動入力を受け、各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、前記第１、第２の差動プッシュプル回路は各々、第１、第２、第３、第４の４個のトランジスタを含み、前記第１、第３のトランジスタのドレーンは前記第１電源に接続され、前記第２、第４のトランジスタのソースは前記接地電位に接続され、前記第１、第４のトランジスタのゲートは前記正入力に接続され、前記第２と第３のトランジスタのゲートは前記補入力に接続され、前記第１のトランジスタのソースと第２のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第３のトランジスタのソースと第４のトランジスタのドレーンはコモン接続されて補の差動出力となり、前記第１、第２の差動プッシュプル回路の差動出力は、正・補各々コモン接続されて、単一の差動出力を形成する多値論理ドライバであって、前記第１と第２のトランジスタのオン時の直列抵抗値、及び前記第３と第４のトランジスタのオン時の直列抵抗値は各々、前記差動出力に接続されるペア線伝送路の特性インピーダンスＺｏを単位として、９／２に設定されている、ことを特徴とする。
【００２４】
上記課題を解決するための本発明の他の実施形態による多値論理ドライバは、  第１の電源と接地電位の間に設けられた、第１、第２、第３の３個の差動プッシュプル回路を備え、前記第１、第２、第３の差動プッシュプル回路は各々、前記第１の電源より高い電圧を有する第２の電源を備えた回路により生成された、対応する第１、第２、第３の差動入力を受け、各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、前記第１、第２、第３の差動プッシュプル回路は各々、第１、第２、第３、第４の４個のトランジスタを含み、前記第１、第３のトランジスタのドレーンは前記第１電源に接続され、前記第２、第４のトランジスタのソースは前記接地電位に接続され、前記第１、第４のトランジスタのゲートは前記正入力に接続され、前記第２と第３のトランジスタのゲートは前記補入力に接続され、前記第１のトランジスタのソースと第２のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第３のトランジスタのソースと第４のトランジスタのドレーンはコモン接続されて補の差動出力となり、前記第１、第２、第３の差動プッシュプル回路の差動出力は、正・補各々コモン接続されて、単一の差動出力を形成し、前記第１の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンス、前記第２の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンス、及び前記第３の差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスＺｏの７倍の逆数Ｗｏを単位として、各々、４、２、１に設定されている、ことを特徴とする。
【００２５】
上記課題を解決するための本発明のさらに他の実施形態による多値論理ドライバは、  第１の電源と接地電位の間に設けられた、第１乃至第ｎのｎ個の差動プッシュプル回路を備え、前記第１乃至第ｎの差動プッシュプル回路は各々、前記第１の電源より高い電圧を有する第２の電源を備えた回路により生成された、対応する第１乃至第ｎの差動入力を受け、各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、前記第１乃至第ｎの差動プッシュプル回路は各々、第１、第２、第３、第４の４個のトランジスタを含み、前記第１、第３のトランジスタのドレーンは前記第１電源に接続され、前記第２、第４のトランジスタのソースは前記接地電位に接続され、前記第１、第４のトランジスタのゲートは前記正入力に接続され、前記第２と第３のトランジスタのゲートは前記補入力に接続され、前記第１のトランジスタのソースと第２のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第３のトランジスタのソースと第４のトランジスタのドレーンはコモン接続されて補の差動出力となり、前記第１乃至第ｎの差動プッシュプル回路の差動出力対は、正・補各々コモン接続されて、単一の差動出力対を形成し、前記第１乃至第ｎの差動プッシュプル回路を構成する４個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスＺｏの（２ｎ−１）倍の逆数Ｗｏを単位として、各々、（２ｎ−１）、・・・、４、２、１に設定されている、ことを特徴とする。
【発明の効果】
【００２６】
本発明によれば、ＳＬＶＳを「多値化」することにより、「多値」のＣＭＬは言うまでもなく、「２値」のＳＬＶＳと比較しても、１ビット当たりの消費電力を削減できる多値論理ドライバを提供できる。
【００２７】
また本発明によれば、ＳＬＶＳを「多値化」に際して生じる、論理値の違いによる電源電流の変動を補償して、全ての論理値に対して電源電流が変動しない多値論理ドライバを提供できる。
【発明を実施するための最良の形態】
【００２８】
以下に本発明の利点と特徴、及びそれらを達成する方法を、図面を参照して説明する。
なお、明細書全体において同様の参照符号は同様の構成要素を示す。
また、以下便宜上、端子（節点）の名称、信号の名称、信号の電位に対して、原則として共通の記号（信号の名称）を使う。（例えば、「Ｑ」「／Ｑ」は、各々、多値論理ドライバの正・補の差動出力端子（節点）名であり、その節点の信号の名称であり、その信号の時間の関数としての電位を表すものとする。）
［実施の形態１、４値論理ドライバ］
【００２９】
図４は、本発明の一実施形態に係る多値論理ドライバの等価回路図である。
本実施形態に係る多値論理ドライバは４値論理ドライバの場合である。
【００３０】
４値論理ドライバ７０は、低電圧電源Ｖｓを有し、第１〜第４のＮＭＯＳトランジスタ７１ａ、７１ｂ、７１ｃ、７１ｄからなる第１の差動プッシュプル回路７１、及び第１〜第４のＮＭＯＳトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄからなる第２の差動プッシュプル回路７２からなり、第１の差動プッシュプル回路７１は第１ビットに対応する第１の差動入力の正・補の対Ａ、／Ａを受け、第２の差動プッシュプル回路７２は第２ビットに対応する第２の差動入力の正・補の対Ｂ、／Ｂを受ける。
即ち第１の差動プッシュプル回路７１の場合、
第１、第３のトランジスタ７１ａ、７１ｃのドレーンは第１の電源Ｖｓに接続され、第２、第４のトランジスタ７１ｂ、７１ｄのソースは接地電位に接続され、第１と第４のＮＭＯＳトランジスタ７１ａ、７１ｄのゲートは正入力Ａに接続され、第２と第３のＮＭＯＳトランジスタ７１ｂ、７１ｃのゲートは補入力／Ａに接続され、第１のトランジスタ７１ａのソースと第２のトランジスタ７１ｂのドレーンはコモン接続されて正の差動出力となり、第３のトランジスタ７１ｃのソースと第４のトランジスタ７１ｄのドレーンはコモン接続されて補の差動出力となる。
第２の差動プッシュプル回路７１の場合も同様である。
第１の差動プッシュプル回路７１の差動出力と第２の差動プッシュプル回路７２の差動出力は、正・補各々コモン接続されて、単一の差動出力Ｑ、／Ｑを伝送路に提供する。
【００３１】
第１、第２の差動入力の正・補の対（Ａ、／Ａ）、（Ｂ、／Ｂ）は第２の電源Ｖｄｄを有する回路（図示せず）から供給され、動作振幅はＶｄｄに等しく、例えば１．５Ｖを有する。これに対して、ドライバ７０の電源Ｖｓは必要最小限の低電圧、例えば３００ｍＶを有する。その結果、全てのトランジスタ７１ａ〜７２ｄは、オン時には３極管領域で動作する、即ち、ある一定の抵抗値を有する抵抗器として動作する。
【００３２】
以下、便宜上トランジスタのオン抵抗特性は、抵抗値ではなくその逆数であるコンダクタンス値で表わす。オン・コンダクタンス値はトランジスタのゲート幅に正比例する。
即ち、伝送路の特性インピーダンスをＺｏとし、３・Ｚｏの逆数に等しいコンダクタンスをＷｏとする。
【００３３】
第１の差動プッシュプル回路７１のトランジスタ７１ａ〜７１ｄのオン・コンダクタンス値は全て、２・Ｗｏに等しくなるよう設定され、第２の差動プッシュプル回路７２のトランジスタ７２ａ〜７２ｄのオン・コンダクタンス値は全て、Ｗｏに等しくなるよう設定される。
伝送路及びレシーバは図示しないが、差動アンプの機能を除いて、従来技術によるＳＬＶＳを示す図２（ａ）（独立終端型）又は図３（ａ）（平衡終端型）の場合と同一である。
そこで簡単のため、図４にはレシーバのうち独立終端型と平衡終端型の各々の場合の抵抗網回路５０ａ、６０ａのみを示す。
また、差動入力Ｐ、／Ｐは上記のように差動出力Ｑ、／ＱとＤＣ的には同一であるので、以下では、後者Ｑ、／Ｑで代表して示してある。
差動アンプの詳細は本発明の対象外であるので説明しないが、本実施例の場合、差動アンプは４値の分別判定機能を有しなければならない。
【００３４】
以上により、伝送路上を４値の信号が伝えられることを除いて、本実施形態の多値論理ドライバを用いたＳＬＶＳは、従来技術によるＳＬＶＳと同じく「差動化」と「インピーダンス整合」を図っており、同様に反射雑音、電源雑音、干渉雑音を抑制できるので、同等の小振幅・高速・低消費電力の信号伝送が可能になり、しかも伝送情報量は２ビットあるので２倍になる。
【００３５】
次に図５を参照して、本実施形態に係る多値論理ドライバの動作を説明する。
図４に示す等価回路において、第１ビット入力Ａ、第２ビット入力Ｂに各々Ｈ（Ｖｄｄ）又はＬ（Ｇｎｄ）レベルを与えた場合を考察する。
【００３６】
入力Ａ、Ｂの組合せは、ＨＨ、ＨＬ、ＬＨ、ＬＬの４通りあるが、計算により、図５に示すように、各々の場合、多値論理ドライバ７０の差動出力の一方Ｑ（従って、レシーバの差動入力の一方Ｐ）は、Ｖｓ／２、Ｖｓ／３、Ｖｓ／６、０Ｖとなり、差動出力の他方（／Ｑ）（従って、レシーバの差動入力の他方（／Ｐ））は、０Ｖ、Ｖｓ／６、Ｖｓ／３、Ｖｓ／２、となり、差電位（Ｑ−（／Ｑ））（従って、差電位（Ｐ−（／Ｐ）））としては、＋Ｖｓ／２、＋Ｖｓ／６、−Ｖｓ／６、−Ｖｓ／２という４値が得られる。
（  むしろ、丁度このような等間隔の電圧値が得られるように、各トランジスタのオン・コンダクタンス、従ってゲート幅が設定されている。）
【００３７】
さらに、この結果は、独立終端型の場合（上記図２（ａ）の、抵抗値Ｚｏを有する終端抵抗器５１、５２からなる回路を参照）と平衡終端型の場合（図２（ｂ）の、抵抗値２・Ｚｏを有する終端抵抗器６１からなる回路を参照）に共通する。
具体例としては、Ｖｓ＝３００ｍＶ，Ｚｏ＝５０オームの場合、Ｗｏ＝１／（３・Ｚｏ）＝（１／１５０）シーメンスとして、第１の差動プッシュプル回路７１のトランジスタ７１ａ〜７１ｄのオン・コンダクタンスを（２／１５０）シーメンスに設定し、第２の差動プッシュプル回路７２のトランジスタ７２ａ〜７２ｄのオン・コンダクタンスを（１／１５０）シーメンスに設定した場合、差分（Ｑ−（／Ｑ））の４値は、＋１５０ｍＶ、＋５０ｍＶ、−５０ｍＶ、−１５０ｍＶ、となる。
［実施の形態２、貫通電流補償式４値論理ドライバ］
【００３８】
上述の実施の形態１における４値論理ドライバに、入力Ａ、Ｂの組合せとしてＨ、Ｈ（これを以下ＨＨと略記する。以下同様）、又はＬＬレベルを与えると、その電源電流は上記の２値論理ドライバの１回路分の電源電流と同一であるが、中間レベルＨＬ、又はＬＨを与えると、レシーバ側の終端抵抗器を通過しない電流（貫通電流）が流れ、電源電流が増加する。
総電源電流量を計算して、２値論理ドライバの２回路分（２ビット分）の電流量と比較すると、表１を得る。電流量の単位は、Ｖｓ／Ｚｏとする。
【表１】
2010157786.tif 000003
【００３９】
このように、入力論理レベルによって電源電流量が変動することは、電源バウンス雑音を招くので、好ましくない。
そこで本実施形態の変形形態では、貫通電流補償手段を設け、ＨＨ又はＬＬの場合の電源電流を、ＨＬ又はＬＨの場合の電源電流との差分だけ増加して、電源電流を常にＨＬ又はＬＨの場合の電源電流に等しくする。
【００４０】
図６を参照すると、（ａ）は本実施形態による貫通電流補償回路８０を付加した４値論理ドライバの等価回路図である。
貫通電流補償回路８０は、第１〜第４の、４個のトランジスタ８１ａ、８１ｂ、８１ｃ、８１ｄからなり、第１、第２のトランジスタ８１ａ、８１ｂは電源Ｖｓと接地電位の間に縦続接続され、第３、第４のトランジスタ８１ｃ、８１ｄは電源Ｖｓと接地電位の間に縦続接続され、第１、第２、第３、第４のトランジスタのゲートは各々、第１の差動入力の正入力Ａ、第２の差動入力の正入力Ｂ、第１の差動入力の補入力／Ａ、第２の差動入力の補入力／Ｂに接続される。
【００４１】
第１と第２のトランジスタ８１ａ、８１ｂのオン時の直列抵抗値、及び前記第３と第４のトランジスタ８１ｃ、８１ｄのオン時の直列抵抗値は各々、差動出力に接続されるペア線伝送路の特性インピーダンスをＺｏとして、（９／２）・Ｚｏに設定されている。
そのためには、例えば、第１と第３のトランジスタ８１ａ、８１ｃのオン時のコンダクタンス、及び第２と第４のトランジスタ８１ｂ、８１ｄのオン時のコンダクタンスは、Ｚｏの３倍の逆数Ｗｏを単位として、図示したように、各々、１、２に設定すればよいが、これに限られない。
図６（ｂ）は、貫通電流補償回路８０の等価回路図である。
本補償回路は、入力Ａ、ＢがＨＬ、又はＬＨの場合のみ貫通電流が流れ、その量は、Ｗｏ＝１／（３・Ｚｏ）を考慮すると、（２／９）・（Ｖｓ／Ｚｏ）である。
【００４２】
上述の表１によれば、補償すべき電源電流量は独立終端型、平衡終端型の両者ともに、（２／９）・（Ｖｓ／Ｚｏ）であるから、本補償回路により電源電流一定化の目的を達成できる。
なお表１の比率欄は、貫通電流を補償した４値論理ドライバと、２回路分の２値論理ドライバとの電源電流の比率である。
［実施の形態３、貫通電流補償式８値論理ドライバ］
【００４３】
図７は、本実施形態に係る８値論理ドライバの等価回路図である。
８値論理ドライバ９０は、低電圧電源Ｖｓを有し、第１〜第４のＮＭＯＳトランジスタ９１ａ〜９１ｄからなる第１の差動プッシュプル回路９１、第１〜第４のＮＭＯＳトランジスタ９２ａ〜９２ｄからなる第２の差動プッシュプル回路９２、及び第１〜第４のＮＭＯＳトランジスタ９３ａ〜９３ｄからなる第３の差動プッシュプル回路９３からなり、第１、第２、第３の差動プッシュプル回路９１、９２、９３は各々、第１、第２、第３ビットに対応する第１、第２、第３の差動入力の正・補の対（Ａ、／Ａ）、（Ｂ、／Ｂ）、（Ｃ、／Ｃ）を受け、第１、第２、第３の差動プッシュプル回路９１、９２、９３の差動出力は、正・補各々ごとにコモン接続されて、差動出力Ｑ、／Ｑを伝送路に提供する。
【００４４】
第１、第２、第３の差動入力の正・補の対（Ａ、／Ａ）、（Ｂ、／Ｂ）、（Ｃ、／Ｃ）は通常の回路電源Ｖｄｄを有する回路（図示せず）から供給され、動作振幅Ｖｄｄに等しく、例えば１．５Ｖを有する。これに対して、ドライバ９０の電源Ｖｓは必要最小限の低電圧、例えば３００ｍＶを有する。その結果、全てのトランジスタは、オン時には３極管領域で動作する、即ち、ある一定の抵抗値を有する抵抗器として動作する。
【００４５】
以下、便宜上トランジスタのオン抵抗特性は、抵抗値ではなくその逆数であるコンダクタンス値で表わす。オン・コンダクタンス値はトランジスタのゲート幅に正比例する。
即ち、伝送路の特性インピーダンスをＺｏとし、７・Ｚｏの逆数に等しいコンダクタンスをＷｏとする。
【００４６】
第１、第２、第３の差動プッシュプル回路９１、９２、９３のトランジスタのオン・コンダクタンス値は各々、４・Ｗｏ、２・Ｗｏ、Ｗｏに等しくなるよう設定される。
伝送路及びレシーバは図示しないが、差動アンプの機能を除いて、従来技術によるＳＬＶＳを示す図２（ａ）（独立終端型）又は図３（ａ）（平衡終端型）の場合と同一である。
そこで簡単のため、上記実施の形態１の場合と同様に、図７にはレシーバのうち独立終端型と平衡終端型の各々の場合の抵抗回路網５０ａ、６０ａのみを示してある。
差動アンプの詳細は本発明の対象外であるので説明しないが、本実施例の場合、差動アンプは８値の分別判定機能を有しなければならない。
【００４７】
以上により、伝送路上を８値の信号が伝えられることを除いて、本実施形態の多値論理ドライバを用いたＳＬＶＳは、従来技術によるＳＬＶＳと同じく「差動化」と「インピーダンス整合」を図っており、同様に反射雑音、電源雑音、干渉雑音を抑制できるので、同等の小振幅・高速・低消費電力の信号伝送が可能になり、しかも伝送情報量は３ビットあるので３倍になる。
【００４８】
本実施形態に係る８値論理ドライバの動作は、上述の４値論理ドライバの動作説明から容易に類推できるから詳細を省略するが、図８に示すように、第１、第２、第３ビット入力Ａ、Ｂ、Ｃの組に、各々Ｈ、Ｈ、Ｈを与える（これを以下、ＨＨＨと略記する。以下同様）、ＨＨＬ、〜、ＬＬＨ、ＬＬＬの８レベルを与えると、独立終端型の場合（図２（ａ））と平衡終端型の場合（図２（ｂ））のいずれの場合にも、差動出力Ｑの電位は、Δ＝Ｖｓ／（２・７）として、７・Δ、６・Δ、〜、１・Δ、０となる。（差動出力／Ｑは、この逆順）
【００４９】
従って、差電位（Ｑ−（／Ｑ））として、Ｖｓ／２から、２・Δ刻みで、−Ｖｓ／２に至る８値が得られる。
具体例としては、Ｖｓ＝３００ｍＶ，Ｚｏ＝５０オームの場合、Ｗｏ＝１／（７・Ｚｏ）＝（１／３５０）シーメンスとして、第１、第２、第３の差動プッシュプル回路９１、９２、９３のトランジスタのオン・コンダクタンスを各々、（４／３５０）シーメンス、（２／３５０）シーメンス、（１／３５０）シーメンスに設定した場合、差電位（Ｑ−（／Ｑ））の８値は、＋１５０ｍＶから、２・Δ＝（３００／７）ｍＶ刻みで、−（３００／７）ｍＶに至る。
【００５０】
本実施形態においても、平衡終端型の場合、第１、第２、第３の差動プッシュプル回路９１、９２、９３だけでは、入力Ａ、Ｂ、Ｃの組合せにより電源電流が、ＨＨＨ又はＬＬＬの場合の最小電源電流値Ｖｓ／（４・Ｚｏ）から、ＨＬＬ又はＬＨＨの場合（これは、差動出力の差動電位差が最も小さい場合である）の最大電源電流値（９７／４９）・Ｖｓ／（４・Ｚｏ）まで変動し、ＨＬＬ及びＬＨＨを除く中間レベル入力の場合の電源電流値はこの最小と最大の中間値になる。
【００５１】
そこで、再び図７を参照すると、貫通電流補償回路１００を設けて、入力Ａ、Ｂ、Ｃの組合せに応じて最大電源電流値との差分を補償することができ、電源電流一定化の目的を達成できる。
貫通電流補償回路１００は、例えば、電源Ｖｓと接地電位の間に設けられた第１、第２、第３の、３個の、抵抗器とスイッチの直列回路からなる。
第１〜第３の抵抗器とスイッチの直列回路は各々、第１〜第３の抵抗器１０１ａ、１０１ｂ、１０１ｃと第１〜第３のスイッチ１０２ａ、１０２ｂ、１０２ｃからなる。
【００５２】
第１〜第３のスイッチ１０２ａ、１０２ｂ、１０２ｃは各々、第１〜第３の差動入力レベルが各々、ＨＨＨ又はＬＬＬ、ＨＨＬ又はＬＬＨ、ＨＬＨ又はＬＨＬ、の場合のみオンする。
計算の結果、各々の場合の所要補償電流を形成するには、第１〜第３の抵抗器１０１ａ、１０１ｂ、１０１ｃの抵抗値を、伝送路の特性インピーダンスＺｏを単位として各々、４９／１２、４９／６、４９／２、とすればよい。
第１〜第３の抵抗器とスイッチの直列回路は、各々、複数個の（ＮＭＯＳ）トランジスタのみを用いて、これらのトランジスタのオン抵抗値を各々所要の値に設定し、そのゲートを第１〜第３の差動入力の正・補いずれかに接続することにより、具現化できる。
好ましくは上述の差動プッシュプル回路９１、９２、９３で用いたのと同形の、オン・コンダクタンス値が４・Ｗｏ、２・Ｗｏ、Ｗｏのトランジスタのみを複数個用いて具現化できる。
【００５３】
この貫通電流補償回路により、８値論理ドライバの電源電流は、入力レベルに関わらず等化される。
その結果、貫通電流を補償した８値ドライバと、３回路分の２値論理ドライバとの電源電流の比率は、（９７／４９）／３＝０．６６０になる。
［実施の形態４、貫通電流補償式２ｎ値論理ドライバ］
【００５４】
本願発明の第４の実施形態に係る２ｎ値論理ドライバにおいては、第１、第２、〜、第ｎの、ｎ個の差動プッシュプル回路を用意し、各々を構成するトランジスタのオン・コンダクタンスを順に、（２ｎ−１）Ｗｏ、（２ｎ−２）Ｗｏ、〜、Ｗｏ、に設定し（Ｗｏ＝１／（（２ｎ−１）Ｚｏ）とする）、各々の差動プッシュプル回路に、第１ビットＡ１、第２ビットＡ２、〜、第ｎビットＡｎ信号を差動入力し、全差動プッシュプル回路の差動出力を正・補ごとにコモン接続して、差動出力Ｑ、／Ｑとして伝送路に提供する。
【００５５】
これにより、第１〜第ｎビット、Ａ１〜Ａｎ入力の組に、全部Ｈから全部Ｌに至る２ｎ組のレベルを与えると、独立終端型の場合（図２（ａ））と平衡終端型の場合（図２（ｂ））のいずれの場合にも、差電位（Ｑ−（／Ｑ））として、Ｖｓ／２から、２・Δ刻みで、−Ｖｓ／２に至る２ｎ値が得られる（Δ＝Ｖｓ／２（２ｎ−１）とする）。
【００５６】
平衡終端型で、電源電流が最大になるのは、差動出力振幅が最も小さいΔ、又は、−Δとなる、入力レベルの組合せである、ＬＨＨ・・・Ｈ、及び、ＨＬＬ・・・Ｌの場合であり、その最大電源電流値は、Ｖｓ／（４・Ｚｏ）を単位として、（２・（２ｎ−１）２−１）／（２ｎ−１）２となる。
【００５７】
従って、この最大電源電流値に合わせて最適の貫通電流補償した場合のｎ値論理ドライバの電源電流と、ｎ回路分の２値論理ドライバとの電源電流の比率は、（２・（２ｎ−１）２−１）／ｎ・（２ｎ−１）２となり、ｎが大きくなるにつれて、２／ｎに収束し、ｎが大きいほど電源電流削減効果が大きい。
即ち、４値（ｎ＝２）の場合は、上記のように、比率＝０．９４４となり電源電流が必ずしも顕著に削減されなかったが、８値（ｎ＝３）の場合は、比率＝０．６６０となり、３４％削減され、以下１６値、３２値の場合は各々、比率＝０．４９９、０．４００となり、事実上収束値２／ｎに等しいレベルまで電源電流が顕著に削減される。
従って、この多値ドライバは、低インピーダンスの整合回路を直接駆動する出力を備えたＤ／Ａ変換器としても好適に使うことができる。
【図面の簡単な説明】
【００５８】
【図１】従来のＣＭＬの説明図であり、（ａ）は等価回路図、（ｂ）は動作タイミング図である。
【図２】従来のプッシュプル・ドライブ式（独立終端型）のＳＬＶＳの説明図であり、（ａ）は等価回路図、（ｂ）は動作レベル図である。
【図３】従来のプッシュプル・ドライブ式（平衡終端型）のＳＬＶＳの説明図であり、（ａ）は等価回路図、（ｂ）は動作レベル図である。
【図４】本発明の第１の実施形態に係る４値論理ドライバの等価回路図である。
【図５】本発明の第１の実施形態に係る４値論理ドライバの動作レベル図である。
【図６】（ａ）は本発明の第２の実施形態に係る４値論理ドライバの等価回路図であり、（ｂ）は貫通電流補償回路の等価回路である。
【図７】本発明の第３の実施形態に係る８値論理ドライバの等価回路図である。
【図８】本発明の第３の実施形態に係る８値論理ドライバの動作レベル図である。
【符号の説明】
【００５９】
１０、４０    ドライバ
１１、１２    終端抵抗器
１５    カレントスイッチ
２０    伝送路
２１、２２    ペア線
３０、５０、６０    レシーバ
３１、３２、５１、５２、６１    終端抵抗器
３５、５５、６５    差動アンプ
４１、４２、４３、４４    （ＮＭＯＳ）トランジスタ
５０ａ    独立終端型抵抗回路網
６０ａ    平衡終端型抵抗回路網
７０    ４値論理ドライバ
７１、７２    第１、第２の差動プッシュプル回路
７１ａ、７１ｂ、７１ｃ、７１ｄ    （第１差動プッシュプル回路の）第１〜第４の（ＮＭＯＳ）トランジスタ
７２ａ、７２ｂ、７２ｃ、７２ｄ    （第２差動プッシュプル回路の）第１〜第４の（ＮＭＯＳ）トランジスタ
８０    貫通電流補償回路
８１ａ、８１ｂ、８１ｃ、８１ｄ    （貫通電流補償回路の）第１〜第４の（ＮＭＯＳ）トランジスタ
９０    ８値論理ドライバ
９１、９２、９３    第１、第２、第３の差動プッシュプル回路
１００    貫通電流補償回路
１０１ａ、１０１ｂ、１０１ｃ    （貫通電流補償回路の）第１〜第３の抵抗器
１０２ａ、１０２ｂ、１０２ｃ    （貫通電流補償回路の）第１〜第３のスイッチ
【図１】
2010157786.tif 000004
【図２】
2010157786.tif 000005
【図３】
2010157786.tif 000006
【図４】
2010157786.tif 000007
【図５】
2010157786.tif 000008
【図６】
2010157786.tif 000009
【図７】
2010157786.tif 000010
【図８】
2010157786.tif 000011