(57)【要約】【課題】マルチ酸化プロセスにおいて、ｐ型ＭＯＳＦＥＴの閾値電圧を、可及的に高精度に制御可能な半導体装置の製造方法を提供する。【解決手段】ＬＶ領域、ＭＶ領域及びＨＶ領域にＳｉＧｅ膜５をそれぞれ形成し、  ＬＶ領域、ＭＶ領域及びＨＶ領域におけるＳｉＧｅ膜５の上に第１のゲート絶縁膜６を形成し、  ＭＶ領域における第１のゲート絶縁膜６を除去し、  ＬＶ領域とＨＶ領域における第１のゲート絶縁膜６、及びＭＶ領域におけるＳｉＧｅ膜５の上に第２のゲート絶縁膜８を形成し、  ＬＶ領域における第１のゲート絶縁膜６及び第２のゲート絶縁膜８を除去し、  ＬＶ領域におけるＳｉＧｅ膜５の上にシリコン膜１０を形成し、  ＬＶ領域におけるシリコン膜１０、及びＭＶ領域とＨＶ領域とにおける第２のゲート絶縁膜８の上に、Ｈｉｇｈ−ｋ膜からなる第３のゲート絶縁膜１２及びメタル層１３を順次形成する。【選択図】図１Ｌ
2010157570.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜の膜厚が異なる２種類の電界効果型トランジスタを、半導体基板上の第１の領域及び第２の領域にそれぞれ形成する、半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域にシリコン及びゲルマニウムを有する膜をそれぞれ形成し、
前記第１の領域及び前記第２の領域における前記シリコン及びゲルマニウムを有する膜の上に、第１のゲート絶縁膜を形成し、
前記第１の領域における前記第１のゲート絶縁膜を除去し、
前記第１の領域に形成された前記シリコン及びゲルマニウムを有する膜の上に、前記シリコン及びゲルマニウムを有する膜の保護膜を形成し、
この後、前記第１の領域における前記保護用の膜の上方に、及び前記第２の領域における前記第１のゲート絶縁膜の上方に、Ｈｉｇｈ−ｋ膜からなる第２のゲート絶縁膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
ゲート絶縁膜の膜厚が異なる３種類の電界効果型トランジスタを、半導体基板上の第１乃至第３の領域にそれぞれ形成する、半導体装置の製造方法であって、
前記第１の領域、前記第２の領域及び前記第３の領域にシリコン及びゲルマニウムを有する膜をそれぞれ形成し、
前記第１の領域、前記第２の領域及び前記第３の領域における前記シリコン及びゲルマニウムを有する膜の上に、第１のゲート絶縁膜を形成し、
前記第２の領域における前記第１のゲート絶縁膜を除去し、
前記第１の領域と前記第３の領域における前記第１のゲート絶縁膜、及び前記第２の領域における前記シリコン及びゲルマニウムを有する膜の上に、第２のゲート絶縁膜を形成し、
前記第１の領域における前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を除去し、
前記第１の領域における前記シリコン及びゲルマニウムを有する膜の上に、前記シリコン及びゲルマニウムを有する膜を保護するためのシリコン膜を形成し、
この後、前記第１の領域における前記シリコン膜、及び前記第２の領域と前記第３の領域とにおける前記第２のゲート絶縁膜の上に、Ｈｉｇｈ−ｋ膜からなる第３のゲート絶縁膜を形成し、
前記第１の領域、前記第２の領域及び前記第３の領域における前記第３のゲート絶縁膜の上に、メタル層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項３】
ゲート絶縁膜の膜厚が異なる２種類の電界効果型トランジスタを、半導体基板上の第１の領域及び第２の領域にそれぞれ形成する、半導体装置の製造方法であって、
前記第１の領域及び前記第２の領域に第１のゲート絶縁膜を形成し、
前記第１の領域における前記第１のゲート絶縁膜を除去し、
前記第１の領域に、シリコン及びゲルマニウムを有する膜、及び前記シリコン及びゲルマニウムを有する膜の上に前記シリコン及びゲルマニウムを有する膜の保護膜を連続して形成し、
この後、前記第１の領域における前記保護用の膜の上方に、及び前記第２の領域における前記第１のゲート絶縁膜の上方に、Ｈｉｇｈ−ｋ膜からなる第２のゲート絶縁膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項４】
ゲート絶縁膜の膜厚が異なる３種類の電界効果型トランジスタを、半導体基板上の第１乃至第３の領域にそれぞれ形成する、半導体装置の製造方法であって、
前記第１の領域、前記第２の領域及び前記第３の領域に第１のゲート絶縁膜を形成し、
前記第２の領域における前記第１のゲート絶縁膜を除去し、
前記第１の領域と前記第３の領域における前記第１のゲート絶縁膜の上、及び前記第２の領域に、第２のゲート絶縁膜を形成し、
前記第１の領域における前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を除去し、
前記第１の領域に、シリコン及びゲルマニウムを有する膜、及び前記シリコン及びゲルマニウムを有する膜の上に前記シリコン及びゲルマニウムを有する膜を保護するためのシリコン膜を連続して形成し、
この後、前記第１の領域における前記シリコン膜、及び前記第２の領域と前記第３の領域とにおける前記第２のゲート絶縁膜の上に、Ｈｉｇｈ−ｋ膜からなる第３のゲート絶縁膜を形成し、
前記第１の領域、前記第２の領域及び前記第３の領域における前記第３のゲート絶縁膜の上に、メタル層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
ゲート絶縁膜の膜厚が異なる３種類の電界効果型トランジスタを、半導体基板上の第１乃至第３の領域にそれぞれ形成する、半導体装置の製造方法であって、
前記第１の領域、前記第２の領域及び前記第３の領域に、シリコン酸化膜またはシリコン酸窒化膜からなる第１のゲート絶縁膜を形成し、
前記第２の領域における前記第１のゲート絶縁膜を除去し、
前記第１の領域と前記第３の領域における前記第１のゲート絶縁膜の上、及び前記第２の領域に、シリコン酸化膜またはシリコン酸窒化膜からなる第２のゲート絶縁膜を形成し、
前記第１の領域、前記第２の領域及び前記第３の領域における前記第２のゲート絶縁膜の上に、第１のシリコン膜を形成し、前記第１のシリコン膜にイオン注入することにより前記第１のシリコン膜を導電層とし、
前記第１の領域、前記第２の領域及び前記第３の領域における前記導電層の上に、シリコン酸化膜を形成し、
前記第１の領域における、前記シリコン酸化膜、前記導電層、前記第２のゲート絶縁膜及び前記第１のゲート絶縁膜を除去し、
前記第１の領域に、シリコン及びゲルマニウムを有する膜と、前記シリコン及びゲルマニウムを有する膜の上に前記シリコン及びゲルマニウムを有する膜を保護するための第２のシリコン膜とを連続して形成し、
この後、前記第１の領域における前記第２のシリコン膜、及び前記第２の領域と前記第３の領域とにおける前記シリコン酸化膜の上に、Ｈｉｇｈ−ｋ膜からなる第３のゲート絶縁膜を形成し、
前記第１の領域、前記第２の領域及び前記第３の領域における前記第３のゲート絶縁膜の上に、メタル層及び第３のシリコン膜を順次形成し、
前記第２の領域及び前記第３の領域における、前記第３のシリコン膜、前記メタル層、前記第３のゲート絶縁膜及び前記シリコン酸化膜を除去する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、例えばＳｉＧｅチャネルを有するＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、電界効果型トランジスタ（以下、ＭＯＳＦＥＴという。）の微細化と共に、ゲート絶縁膜の薄膜化も進んでいる。しかし、このゲート絶縁膜の薄膜化によってリーク電流が増大するなどの問題が生じており、従来技術の延長では薄膜化の限界が見えてきている。そのため、ゲート絶縁膜は、シリコン酸化膜（ＳｉＯ２）又はシリコン酸窒化膜（ＳｉＯＮ）からなる従来の絶縁膜から、これらの絶縁膜よりも誘電率の高い絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）へ移行している。Ｈｉｇｈ−ｋ膜の材料として、例えば窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）が用いられる。また、従来の多結晶シリコン（Ｐｏｌｙ  Ｓｉ）のゲート電極とＨｉｇｈ−ｋ膜を組合せて用いる場合には、ゲート電極の空乏化の問題が生じ、ゲート絶縁膜を薄膜化するメリットが薄れてしまう。これを避けるために、ゲート電極の材料は多結晶シリコンから金属ゲート電極へ移行している。ただし、Ｈｉｇｈ−ｋ膜と金属ゲート電極を組み合わせて用いる場合、閾値電圧の制御性が悪化することが問題の一つとして挙げられる。
【０００３】
この問題を解決する技術の一つとして、チャネル（ｃｈａｎｎｅｌ）ＳｉＧｅ技術がある。このチャネルＳｉＧｅ技術では、ゲート絶縁膜の直下に、所望のＧｅ濃度を有するＳｉＧｅ膜を配置する。このＳｉＧｅ膜中のＧｅ濃度を変化させることで、ＳｉＧｅの仕事関数を変化させる。これによって、ＳｉＧｅ膜の仕事関数と金属ゲート電極の仕事関数との差を変化させ、閾値電圧の制御を行うことができる。
【０００４】
ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用い、ゲート電極として金属ゲート電極を用い、チャネルとしてＳｉＧｅ膜を形成したＭＯＳＦＥＴが開示されている（例えば、特許文献１）。
【特許文献１】特開２００７−１３０２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート絶縁膜の厚さが異なる複数の種類のＭＯＳＦＥＴを半導体基板上に形成するマルチ酸化プロセスにおいて、ｐ型ＭＯＳＦＥＴの閾値電圧を、可及的に高精度に制御可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ゲート絶縁膜の膜厚が異なる２種類の電界効果型トランジスタを、半導体基板上の第１の領域及び第２の領域にそれぞれ形成する、半導体装置の製造方法であって、前記第１の領域及び前記第２の領域にシリコン及びゲルマニウムを有する膜をそれぞれ形成し、前記第１の領域及び前記第２の領域における前記シリコン及びゲルマニウムを有する膜の上に、第１のゲート絶縁膜を形成し、前記第１の領域における前記第１のゲート絶縁膜を除去し、前記第１の領域に形成された前記シリコン及びゲルマニウムを有する膜の上に、前記シリコン及びゲルマニウムを有する膜の保護膜を形成し、この後、前記第１の領域における前記保護用の膜の上方に、及び前記第２の領域における前記第１のゲート絶縁膜の上方に、Ｈｉｇｈ−ｋ膜からなる第２のゲート絶縁膜を形成することを特徴とする半導体装置の製造方法が提供される。
【０００７】
本発明の別態様によれば、ゲート絶縁膜の膜厚が異なる２種類の電界効果型トランジスタを、半導体基板上の第１の領域及び第２の領域にそれぞれ形成する、半導体装置の製造方法であって、前記第１の領域及び前記第２の領域に第１のゲート絶縁膜を形成し、前記第１の領域における前記第１のゲート絶縁膜を除去し、前記第１の領域に、シリコン及びゲルマニウムを有する膜、及び前記シリコン及びゲルマニウムを有する膜の上に前記シリコン及びゲルマニウムを有する膜の保護膜を連続して形成し、この後、前記第１の領域における前記保護用の膜の上方に、及び前記第２の領域における前記第１のゲート絶縁膜の上方に、Ｈｉｇｈ−ｋ膜からなる第２のゲート絶縁膜を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ゲート絶縁膜の厚さが異なる複数の種類のＭＯＳＦＥＴを半導体基板上に形成するマルチ酸化プロセスにおいて、ｐ型ＭＯＳＦＥＴの閾値電圧を、可及的に高精度に制御することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について説明する前に、本発明者らが本発明をなすに至った経緯について説明する。
【００１０】
上記チャネルＳｉＧｅ技術を用いる場合でも次のような問題がある。即ち、ＳｉＧｅ膜上にゲート絶縁膜を形成する場合、ゲート絶縁膜は、ＳｉＧｅ膜の表面が酸化された後、その酸化物の上に形成される。このため、ＳｉＧｅ膜とゲート絶縁膜との界面は劣化し、この界面に高濃度の深い準位が形成される。この結果、ＭＯＳＦＥＴの閾値電圧のばらつきが発生し、閾値電圧の制御性が低下する。さらに、キャリア移動度が低下する問題も生じる。
【００１１】
上記の問題への対策の一つとして、ＳｉＧｅ膜上に非常に薄いシリコン膜をキャップ層（保護膜）として形成し、その後、ゲート絶縁膜を形成することが考えられる。この場合、シリコン膜の表面が酸化されてシリコン酸化膜（ＳｉＯ２）となり、このシリコン酸化膜の上にゲート絶縁膜が形成される。シリコン膜はゲート絶縁膜の形成プロセス中、表面から内部に向かって酸化が進行していく。このシリコン酸化膜はゲート絶縁膜の一部となる。
【００１２】
よって、十分に厚いシリコン膜を形成しておくことにより、ＳｉＧｅ膜はダメージを受けず、ＳｉＧｅ膜とゲート絶縁膜との界面は劣化しない。このため、上記のような閾値電圧の制御性が低下する問題は生じない。
【００１３】
ところで、実際のＬＳＩ作製プロセスにおいては、ゲート絶縁膜の厚さが異なる複数種類のＭＯＳＦＥＴを半導体基板上に形成するマルチ酸化プロセス（Ｍｕｌｔｉ Ｏｘｉｄｅ  ｐｒｏｃｅｓｓ）が用いられる。
【００１４】
ゲート絶縁膜の膜厚を変えることで、動作電圧の異なるＭＯＳＦＥＴが得られる。例えば、このマルチ酸化プロセスにより、ゲート絶縁膜の膜厚が異なる３種類のＭＯＳＦＥＴを半導体基板上に形成することを考える。
【００１５】
以下、最もゲート絶縁膜の薄いＭＯＳＦＥＴが形成される領域をＬＶ領域（Ｌｏｗ  Ｖｏｌｔａｇｅ）、次いで膜厚の薄いＭＯＳＦＥＴが形成される領域をＭＶ領域（Ｍｅｄｉｕｍ  Ｖｏｌｔａｇｅ）、そして最もゲート絶縁膜の厚いＭＯＳＦＥＴが形成される領域をＨＶ領域（Ｈｉｇｈ  Ｖｏｌｔａｇｅ）ということにする。
【００１６】
ＬＶ領域のＭＯＳＦＥＴは低消費電力・高速動作に適している。ＬＶ領域のＭＯＳＦＥＴは最も動作電圧が小さいため、他の領域に比べて高精度の閾値電圧の制御を要求されることが多い。一方、ＭＶ領域のＭＯＳＦＥＴは動作電圧や駆動電流が大きい用途に適している。このような特性に応じて、例えば、ＨＶ領域は外部回路とのインタフェース部などを含み、ＬＶ領域はＬＳＩのコア部を含む。
【００１７】
次に、本発明に係る実施形態を説明する前に、マルチ酸化プロセスを用いた比較例に係るＭＯＳＦＥＴの製造方法を、図５Ａ〜図５Ｊを用いて説明する。
【００１８】
（１）まず、図５Ａに示すように、素子分離技術により、Ｓｉ基板１０１に素子分離用の絶縁膜であるＳＴＩ１０２を、ＭＯＳＦＥＴが形成されるアクティブエリアを囲うように形成する。
【００１９】
（２）次に、図５Ｂに示すように、シリコン酸化膜１０３を、ＬＶ、ＭＶ及びＨＶの各領域におけるＳｉ基板１０１及びＳＴＩ１０２の上に成膜する。このシリコン酸化膜１０３はＳｉＯ２からなり、その厚さは８ｎｍである。その後、所望のＭＯＳＦＥＴの特性に基づいて、ウェル及びチャネル領域（図示せず）を、リソグラフィ技術及びイオン注入技術を用いて各アクティブエリアに形成する。
【００２０】
（３）次に、図５Ｃに示すように、ＬＶ、ＭＶ及びＨＶ領域におけるｎ型ＭＯＳＦＥＴが形成されるアクティブエリア（以下、ｎＭＯＳ領域という。）をレジスト１０４で覆った後、ＬＶ、ＭＶ及びＨＶ領域におけるｐ型ＭＯＳＦＥＴが形成されるアクティブエリア（以下、ｐＭＯＳ領域という。）のシリコン酸化膜１０３を、ウェットエッチングにより除去する。その後、レジスト１０４を除去する。
【００２１】
（４）次に、各ｐＭＯＳ領域におけるＳｉ基板１０１の表面上に自然形成された厚さ１ｎｍ程度の自然酸化膜を除去する為の洗浄処理を行う。その後、図５Ｄに示すように、ＬＶ、ＭＶ及びＨＶ領域の各ｐＭＯＳ領域に、選択エピタキシャル成長により、ＳｉＧｅ膜１０５、及びこのＳｉＧｅ膜１０５を保護するためのシリコン膜１０６を連続して形成する。この選択エピタキシャル成長は、ｎＭＯＳ領域のシリコン酸化膜１０３をマスクとして行う。なお、ＳｉＧｅ膜１０５のＧｅ濃度は３０％である（Ｓｉ０．７Ｇｅ０．３）。また、ＳｉＧｅ膜１０５の膜厚は７ｎｍであり、シリコン膜１０６の膜厚は４ｎｍである。その後、ＬＶ、ＭＶ及びＨＶ領域のｎＭＯＳ領域のシリコン酸化膜１０３をウェットエッチングにより除去する。これにより、各ｐＭＯＳ領域には積層されたＳｉＧｅ膜１０５及びシリコン膜１０６が露呈し、各ｎＭＯＳ領域にはＳｉ基板１の表面が露呈した状態となる。
【００２２】
（５）次に、図５Ｅに示すように、ＬＶ、ＭＶ及びＨＶの各領域に第１のゲート絶縁膜１０７（ＳｉＯ２）を熱酸化により形成する。この第１のゲート絶縁膜１０７の厚さは４ｎｍである。
【００２３】
この第１のゲート絶縁膜１０７を形成する工程によって、ＬＶ、ＭＶ及びＨＶの各領域におけるシリコン膜１０６のうち、約２ｎｍのシリコンが消費されてシリコン酸化膜となる。
【００２４】
（６）次に、図５Ｆに示すように、ＬＶ及びＨＶ領域をレジスト１０８で覆い、ＭＶ領域の第１のゲート絶縁膜１０７をウェットエッチングにより除去する。その後、レジスト１０８を除去する。
【００２５】
（７）次に、図５Ｇに示すように、ＬＶ、ＭＶ及びＨＶの各領域に第２のゲート絶縁膜１０９（ＳｉＯ２）を熱酸化により形成する。この第２のゲート絶縁膜１０９の厚さは２．４ｎｍである。
【００２６】
この第２のゲート絶縁膜１０９を形成する工程によって、シリコン酸化膜１０６はさらに消費される。領域別にみると、ＭＶ領域におけるシリコン酸化膜１０６は、約１ｎｍのシリコンが消費され、ＬＶ及びＨＶ領域におけるシリコン酸化膜１０６は約０．５ｎｍのシリコンが消費される。
【００２７】
（８）次に、図５Ｈに示すように、ＭＶ及びＨＶ領域をレジスト１１０で覆い、ＬＶ領域における第１のゲート絶縁膜１０７及び第２のゲート絶縁膜１０９を、ウェットエッチングにより除去する。その後、レジスト１１０を除去する。
【００２８】
（９）次に、図５Ｉに示すように、ＬＶ、ＭＶ及びＨＶの各領域に第３のゲート絶縁膜１１１を形成する。この第３のゲート絶縁膜１１１として、高誘電率のＨｆＳｉＯＮを用いている。この第３のゲート絶縁膜１１１を形成する工程によって、各領域におけるシリコン酸化膜１０６はそれぞれの領域ごとに異なる厚さだけさらに消費される。
【００２９】
（１０）次に、図５Ｊに示すように、ＬＶ、ＭＶ及びＨＶの各領域にメタル層１１２を形成する。このメタル層１１２として、例えばＴａＣを用いる。
【００３０】
この後、詳細な説明は省略するが、従来の方法により、ゲートおよびソース／ドレイン領域などを形成して、ｐＭＯＳ領域にｐ型ＭＯＳＦＥＴを、ｎＭＯＳ領域にｎ型ＭＯＳＦＥＴをそれぞれ形成する。
【００３１】
上記のように、比較例では、ＳｉＧｅ膜１０５を保護するためのシリコン膜１０６は十分な厚さとし、ゲート絶縁膜の形成時に全て酸化してしまわないようにした。そして、ＬＶ、ＭＶ及びＨＶの各領域にＳｉＧｅ膜及びシリコン膜を連続して形成した後、各領域により異なる厚さを持つゲート絶縁膜を形成した。この方法により、ＳｉＧｅ膜１０５の酸化を防ぐことができる。
【００３２】
しかし、ＬＶ領域についてみれば、ＭＶ及びＨＶ領域用の第１のゲート絶縁膜１０７と第２のゲート絶縁膜１０９を形成する際に、シリコン膜１０６の一部が酸化されてしまう。また、この第１のゲート絶縁膜１０７と第２のゲート絶縁膜１０９をウェットエッチングにより除去する際に、シリコン膜１０６の一部が削られることがある。このため、比較例に係る方法では、第３のゲート絶縁膜１１１を形成する直前において残存しているシリコン膜の膜厚を制御することは困難である。つまり、シリコン膜１０６の膜厚の制御性が低いという問題がある。これにより、同じ領域（ＬＶ，ＭＶ，ＨＶ領域）内に形成されたＭＯＳＦＥＴであっても、閾値電圧にばらつきが生じてしまう。
【００３３】
また、シリコン膜１０６の膜厚は、ゲート絶縁膜を薄くするためにできるだけ薄いことが望ましいところ、比較例に係る方法では厚めに形成しておく必要がある。酸化されずに残ったシリコン膜１０６はＭＯＳＦＥＴのチャネルとなるため、ＳｉＧｅ膜による閾値電圧の制御性が低下してしまう。
【００３４】
本発明は、上記の独自の技術的認識に基づきなされたものであり、以下の各実施形態において述べるように、閾値電圧を最も高精度に制御する必要のあるＭＯＳＦＥＴが形成されるＬＶ領域に着目し、上記シリコン膜の膜厚制御性の問題を解決するものである。
【００３５】
以下、本発明に係る第１〜第４の実施形態について図面を参照しながら説明する。なお、同等の機能を有する構成要素には同一の符号を付し、詳細な説明を省略する。
【００３６】
第１及び第２の実施形態では、ＬＶ、ＭＶ及びＨＶの各領域にＳｉＧｅ膜を形成する。そして、ＭＶ及びＨＶ領域にゲート絶縁膜を形成した後、ＬＶ領域のＳｉＧｅ膜上にシリコン膜を形成する。
【００３７】
第３及び第４の実施形態では、ＬＶ領域にのみＳｉＧｅ膜を形成し、このＳｉＧｅ膜とシリコン膜を連続して形成する。
【００３８】
（第１の実施形態）
図１Ａ〜図１Ｏを用いて、第１の実施形態を説明する。
【００３９】
（１）まず、図１Ａに示すように、Ｓｉ基板１に素子分離用の絶縁膜であるＳＴＩ２を形成する。
【００４０】
（２）次に、図１Ｂに示すように、シリコン酸化膜３を、ＬＶ、ＭＶ及びＨＶの各領域におけるＳｉ基板１及びＳＴＩ２の上に成膜する。このシリコン酸化膜３はＳｉＯ２からなり、その厚さは例えば８ｎｍである。その後、イオン注入によりウェル及びチャネル領域（図示せず）を形成する。
【００４１】
（３）次に、図１Ｃに示すように、ＬＶ、ＭＶ及びＨＶ領域における各ｎＭＯＳ領域をレジスト４で覆い、ＬＶ、ＭＶ及びＨＶ領域における各ｐＭＯＳ領域のシリコン酸化膜３を、ウェットエッチングにより除去する。その後、レジスト４を除去する。
【００４２】
（４）次に、図１Ｄに示すように、ｐＭＯＳ領域におけるＳｉ基板１上に自然形成された自然酸化膜を除去する為の洗浄処理を行った後、ＬＶ、ＭＶ及びＨＶ領域の各ｐＭＯＳ領域にＳｉＧｅ膜５の選択エピタキシャル成長を行う。この選択エピタキシャル成長は、ｎＭＯＳ領域のシリコン酸化膜３をマスクとして行う。このＳｉＧｅ膜５のＧｅ濃度は、例えば３０％である（Ｓｉ０．７Ｇｅ０．３）。なお、ＳｉＧｅ膜５の膜厚は、例えば７ｎｍである。その後、ＬＶ、ＭＶ及びＨＶ領域のｎＭＯＳ領域のシリコン酸化膜３をウェットエッチングにより除去する。
【００４３】
（５）次に、図１Ｅに示すように、ＬＶ、ＨＶ及びＨＶの各領域に第１のゲート絶縁膜６を形成する。この第１のゲート絶縁膜６は、例えば、熱酸化により形成されたＳｉＯ２であり、その厚さは４ｎｍである。この第１のゲート絶縁膜６は、ＨＶ領域のＭＯＳＦＥＴのゲート絶縁膜となるものである。
【００４４】
（６）次に、図１Ｆに示すように、ＬＶ及びＨＶ領域をレジスト７で覆い、ＭＶ領域の第1のゲート絶縁膜６をウェットエッチングにより除去する。
【００４５】
（７）次に、図１Ｇに示すように、ＬＶ及びＨＶ領域を覆うレジスト７を除去した後、第２のゲート絶縁膜８をＬＶ、ＭＶ及びＨＶの各領域に形成する。この第２のゲート絶縁膜８は、例えば、熱酸化により形成されたＳｉＯ２であり、その厚さは２．４ｎｍである。この第２のゲート絶縁膜８は、ＭＶ及びＨＶ領域のＭＯＳＦＥＴのゲート絶縁膜となるものである。
【００４６】
（８）次に、図１Ｈに示すように、ＬＶ領域のｐＭＯＳ領域、ＭＶ領域及びＨＶ領域をレジスト９で覆った後、ＬＶ領域のｐＭＯＳ領域における第１のゲート絶縁膜６及び第２のゲート絶縁膜８をウェットエッチングにより除去する。その後にレジスト９を除去する。
【００４７】
（９）次に、図１Ｉに示すように、ＬＶ領域のｐＭＯＳ領域におけるＳｉＧｅ膜５上に自然形成された自然酸化膜を除去する為の洗浄処理を行った後、ＳｉＧｅ膜５の上にシリコン膜１０の選択エピタキシャル成長を行う。なお、ゲート絶縁膜全体としての厚さを小さくするために、このシリコン膜１０の膜厚は、後述の第３のゲート絶縁膜１２を形成する際にシリコン膜１０が全て酸化される程度の厚さであることが好ましく、例えば１ｎｍである。
【００４８】
（１０）次に、図１Ｊに示すように、ＬＶ領域のｐＭＯＳ領域、ＭＶ領域及びＨＶ領域をレジスト１１で覆い、ＬＶ領域のｎＭＯＳ領域における第１のゲート絶縁膜６及び第２のゲート絶縁膜８をウェットエッチングにより除去する。
【００４９】
（１１）次に、図１Ｋに示すように、レジスト１１を除去した後、第３のゲート絶縁膜１２を形成する。この第３のゲート絶縁膜１２として、Ｈｉｇｈ−ｋ膜（例えば、ＨｆＳｉＯＮ）を用いる。この第３のゲート絶縁膜１２の膜厚は、例えば３ｎｍである。この第３のゲート絶縁膜１２は、ＬＶ、ＭＶ及びＨＶ領域のＭＯＳＦＥＴのゲート絶縁膜となるものである。なお、第３のゲート絶縁膜１２を形成する際、シリコン膜１０の少なくとも一部は酸化されてシリコン酸化膜１０ａ（ＳｉＯ２）となる。好ましくは、シリコン膜１０は全て酸化されてシリコン酸化膜１０ａとなる。
【００５０】
（１２）次に、図１Ｌに示すように、ＬＶ、ＭＶ及びＨＶの各領域における第３のゲート絶縁膜１２の上にメタル層１３を形成する。このメタル層１３の材料として、例えばＴａＣが用いられる。
【００５１】
この後、ゲート及びソース／ドレイン領域等を形成し、ＭＯＳＦＥＴを形成する。以下、その方法の一例を説明する。
【００５２】
（１３）次に、図１Ｍに示すように、ＬＶ、ＭＶ及びＨＶの各領域のメタル層１３上に、ポリシリコン膜１４及びシリコン酸化膜１５（ＳｉＯ２）を順次形成する。
【００５３】
（１４）次に、ＬＶ、ＭＶ及びＨＶの各領域のシリコン酸化膜１５の上に、所望のゲート電極形状に合わせたレジストパターン（図示せず）を形成する。
【００５４】
（１５）次に、図１Ｎに示すように、このレジストパターンをマスクとして、シリコン酸化膜１５、ポリシリコン膜１４、メタル層１３、第３のゲート絶縁膜１２及びシリコン酸化膜１０ａを、ＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、ＬＶ，ＭＶ及びＨＶの各領域にゲート電極１６が形成される。
【００５５】
（１６）次に、図１Ｏに示すように、ソース／ドレインエクステンション領域１９へドーパントをイオン注入し、側壁加工技術を用いてゲート電極１６の側壁上に側壁絶縁膜２０を形成し、ソース／ドレイン領域２１へドーパントをイオン注入する。
【００５６】
（１７）次に、シリサイド技術によって、シリコン酸化膜１５及びソース／ドレイン領域２１の表面をシリサイド化する。
【００５７】
以上の工程により、ｐＭＯＳ領域においてｐ型ＭＯＳＦＥＴ、ｎＭＯＳ領域においてｎ型ＭＯＳＦＥＴがそれぞれ形成される。
【００５８】
以上説明したように、本実施形態に係る製造方法では、まず、ＬＶ、ＭＶ及びＨＶの各領域におけるｐＭＯＳ領域上にＳｉＧｅ膜５を形成する。そして、ＭＶ及びＨＶ領域のゲート絶縁膜（第１のゲート絶縁膜８、第２のゲート絶縁膜１２）を形成した後、ＬＶ領域のＳｉＧｅ膜５上にシリコン膜１０を形成する。
【００５９】
これにより、前述の比較例のように、他の領域（ＭＶ，ＨＶ）に関する工程によりシリコン膜１０が酸化またはエッチングされて消費されることがなくなる。このため、本実施形態によれば、シリコン膜１０の膜厚の制御性が向上する。例えば、シリコン膜１０の厚さを第３のゲート絶縁膜１２の形成によって消費される厚さにしておけば、シリコン膜１０は全て酸化され残存しないようにすることができる。
【００６０】
よって、ＬＶ領域におけるｐ型ＭＯＳＦＥＴの閾値電圧の制御性を向上させることができる。
【００６１】
なお、上記の説明では、第１のゲート絶縁膜６及び第２のゲート絶縁膜８は熱酸化により形成したが、これに限らず、熱酸化の代わりに化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）又は原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を用いて形成してもよい。この場合、第１のゲート絶縁膜６及び第２のゲート絶縁膜８を形成する際にＳｉＧｅ膜５が熱酸化されないため、閾値電圧の制御性を向上させることができる。
【００６２】
以上、本実施形態によれば、マルチ酸化プロセスにおいて、ｐ型ＭＯＳＦＥＴのＳｉＧｅ膜５と第３のゲート絶縁膜１２との界面特性の劣化を防ぎ、ＬＶ領域におけるｐ型ＭＯＳＦＥＴの閾値電圧の制御性を向上させることができる。
【００６３】
（第２の実施形態）
次に、図２Ａ〜図２Ｄを用いて、第２の実施形態を説明する。本実施形態と第１の実施形態の相違点の一つは、ＬＶ、ＭＶ及びＨＶの各領域におけるｐＭＯＳ領域にＳｉＧｅ膜を形成し、ＭＶ及びＨＶ領域にゲート絶縁膜を形成した後に、ＬＶ領域のｐＭＯＳ領域だけでなく、ｎＭＯＳ領域にもシリコン膜を形成することである。
【００６４】
本実施形態では第１の実施形態で説明した第２のゲート絶縁膜８を形成するまでの工程（図１Ａ〜図１Ｇ）は同じであるので、それ以降の工程から説明する。
【００６５】
（１）図２Ａに示すように、ＭＶ及びＨＶ領域をレジスト２４で覆い、ＬＶ領域の第１のゲート絶縁膜６と第２のゲート絶縁膜８をウェットエッチングにより除去する。その後、レジストを除去する。
【００６６】
（２）次に、図２Ｂに示すように、ＬＶ領域におけるＳｉ基板１上に自然形成された自然酸化膜を除去する為の洗浄処理を行い、ＬＶ領域のｐＭＯＳ領域及びｎＭＯＳ領域にシリコン膜２５の選択エピタキシャル成長を行う。なお、ゲート絶縁膜全体としての厚さを小さくするために、このシリコン膜２５の膜厚は、後述の第３のゲート絶縁膜２６を形成する際にシリコン膜２５が全て酸化される程度の厚さであることが好ましく、例えば１ｎｍである。
【００６７】
（３）次に、図２Ｃに示すように、ＬＶ領域に第３のゲート絶縁膜２６を形成する。この第３のゲート絶縁膜２６として、Ｈｉｇｈ−ｋ膜（例えば、ＨｆＳｉＯＮ）を用いる。この第３のゲート絶縁膜２６の膜厚は、例えば３ｎｍである。なお、第３のゲート絶縁膜２６を形成する際、シリコン膜２５の少なくとも一部は酸化されてシリコン酸化膜２５ａ（ＳｉＯ２）となる。好ましくは、シリコン膜２５は全て酸化されてシリコン酸化膜２５ａとなる。
【００６８】
（４）次に、図２Ｄに示すように、ＬＶ、ＭＶ及びＨＶの各領域における第３のゲート絶縁膜２６の上にメタル層２７を形成する。このメタル層２７の材料として、例えばＴａＣが用いられる。
【００６９】
以下、第１の実施形態で説明した工程と同様の工程を経て、ゲート及びソース／ドレイン領域等を形成し、ｐＭＯＳ領域及びｎＭＯＳ領域にｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴをそれぞれ形成する。
【００７０】
以上説明したように、本実施形態では、第１の実施形態と異なり、ＬＶ領域のｐＭＯＳ領域だけでなく、ｎＭＯＳ領域にもシリコン膜２５を形成する。このシリコン膜２５は、第３のゲート絶縁膜２６を形成する際に少なくとも一部が酸化されてシリコン酸化膜となる。第１の実施形態と比較すると、ＬＶ領域のｎＭＯＳ領域における第１のゲート絶縁膜６及び第２のゲート絶縁膜８を除去する工程（図１Ｊ参照）を省略することが可能である。このため、第１の実施形態に比べて工程数を削減することができる。
【００７１】
以上、本実施形態によれば、第１の実施形態と同じ効果が得られ、さらに工程数を削減することができる。
【００７２】
（第３の実施形態）
次に、図３Ａ〜図３Ｊを用いて、第３の実施形態を説明する。本実施形態では、前述のように、第１及び第２の実施形態と異なり、ＬＶ領域にのみＳｉＧｅ膜を形成する。また、本実施形態が第１及び第２の実施形態と異なる点の一つは、ＭＶ及びＨＶ領域のゲート絶縁膜を形成した後に、ＬＶ領域のｐＭＯＳ領域においてＳｉＧｅ膜とシリコン膜を連続して形成することである。これにより、ＳｉＧｅ膜が形成されてからシリコン膜が形成されるまでに行われる工程によってＳｉＧｅ膜が酸化やエッチングに晒されることを回避でき、閾値電圧の制御性をさらに向上させることができる。
【００７３】
本実施形態では第１の実施形態で説明したシリコン酸化膜３、ウェル及びチャネルを形成するまでの工程（図１Ａ〜図１Ｂ）は同じであるので、それ以降の工程から説明する。
【００７４】
（１）図３Ａに示すように、シリコン酸化膜３をウェットエッチングにより除去する。
【００７５】
（２）次に、図３Ｂに示すように、ＬＶ、ＭＶ及びＨＶの各領域に第１のゲート絶縁膜３６を形成する。この第１のゲート絶縁膜３６は、例えば、熱酸化により形成されたＳｉＯ２であり、その厚さは２．４ｎｍである。
【００７６】
（３）次に、図３Ｃに示すように、ＬＶ及びＨＶ領域をレジスト３７で覆った後、ＭＶ領域の第１のゲート絶縁膜３６をウェットエッチングにより除去する。その後、レジスト３７を除去する。
【００７７】
（４）次に、図３Ｄに示すように、ＬＶ、ＭＶ及びＨＶの各領域に第２のゲート絶縁膜３９を形成する。この第２のゲート絶縁膜３９は、例えば、熱酸化により形成されたＳｉＯ２であり、その厚さは２．４ｎｍである。
【００７８】
（５）次に、図３Ｅに示すように、ＭＶ領域と、ＨＶ領域と、ＬＶ領域のｎＭＯＳ領域とをレジスト４０で覆った後、ＬＶ領域のｐＭＯＳ領域における第１のゲート絶縁膜３６及び第２のゲート絶縁膜３９をウェットエッチングにより除去する。
【００７９】
（６）次に、図３Ｆに示すように、ＬＶ領域のｐＭＯＳ領域に自然に形成された自然酸化膜を除去する為の洗浄処理を行った後、ＬＶ領域のｐＭＯＳ領域にＳｉＧｅ膜４１の選択エピタキシャル成長を行う。このＳｉＧｅ膜４１のＧｅ濃度は、例えば３０％である（Ｓｉ０．７Ｇｅ０．３）。なお、ＳｉＧｅ膜４１の膜厚は、例えば７ｎｍである。
【００８０】
（７）次に、図３Ｇに示すように、ＳｉＧｅ膜４１の上にシリコン膜４２の選択エピタキシャル成長を行う。なお、ゲート絶縁膜全体としての厚さを小さくするために、このシリコン膜４２の膜厚は、後述の第３のゲート絶縁膜４４を形成する際にシリコン膜４２が全て酸化される程度の厚さであることが好ましく、例えば１ｎｍである。
【００８１】
（８）次に、図３Ｈに示すように、ＭＶ領域と、ＨＶ領域と、ＬＶ領域のｐＭＯＳ領域とをレジスト４３で覆った後、ＬＶ領域のｎＭＯＳ領域における第１のゲート絶縁膜３６及び第２のゲート絶縁膜３９をウェットエッチングにより除去する。その後、レジスト４３を除去する。
【００８２】
（９）次に、図３Ｉに示すように、第３のゲート絶縁膜４４を形成する。この第３のゲート絶縁膜４４として、Ｈｉｇｈ−ｋ膜（例えば、ＨｆＳｉＯＮ）を用いる。この第３のゲート絶縁膜４４の膜厚は、例えば３ｎｍである。なお、第３のゲート絶縁膜４４を形成する際、シリコン膜４２の少なくとも一部は酸化されてシリコン酸化膜４２ａ（ＳｉＯ２）となる。好ましくは、シリコン膜４２は全て酸化されてシリコン酸化膜４２ａとなる。
【００８３】
（１０）次に、図３Ｊに示すように、ＬＶ、ＭＶ及びＨＶの各領域における第３のゲート絶縁膜４４の上にメタル層４５を形成する。このメタル層４５の材料として、例えばＴａＣが用いられる。
【００８４】
以下、第１の実施形態で説明した工程と同様の工程を経て、ゲート及びソース／ドレイン領域等を形成し、ｐＭＯＳ領域及びｎＭＯＳ領域にｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴをそれぞれ形成する。なお、第１のゲート絶縁膜３６及び第２のゲート絶縁膜３９の材料として、シリコン酸化膜（ＳｉＯ２）の代わりにシリコン酸窒化膜（ＳｉＯＮ）でもよい。
【００８５】
以上説明したように、本実施形態では、ＭＶ及びＨＶ領域のゲート絶縁膜となる、第２のゲート絶縁膜３６及び第３のゲート絶縁膜３９を形成し、その後、ＬＶ領域のｐＭＯＳ領域にＳｉＧｅ膜４１を形成する。そして、それに続いてシリコン膜４２を形成する。
【００８６】
これにより、ＳｉＧｅ膜４１がＭＶ／ＨＶ領域のゲート絶縁膜を形成する工程によって酸化されることや、ゲート絶縁膜を除去する際のウェットエッチングによって削られることを回避可能である。このため、ＬＶ領域のＳｉＧｅ膜とゲート絶縁膜との界面をさらに高品質にすることができる。
【００８７】
以上、本実施形態によれば、第１及び第２の実施形態に比べて、ＬＶ領域におけるｐ型ＭＯＳＦＥＴの閾値電圧の制御性をさらに向上させることができる。
【００８８】
（第４の実施形態）
次に、図４Ａ〜図４Ｇを用いて第４の実施形態を説明する。第３の実施形態と本実施形態の相違点の一つは、本実施形態では、ＬＶ領域にＨｉｇｈ−ｋ膜及び金属ゲート電極を適用したｐ型ＭＯＳＦＥＴを形成し、ＭＶ及びＨＶ領域にはシリコン酸化膜及びポリシリコンを適用した従来のｐ型ＭＯＳＦＥＴを形成することである。
【００８９】
本実施形態では第３の実施形態で説明した第２ゲート絶縁膜３９を形成するまでの工程（図３Ａ〜図３Ｄ）は同じであるので、それ以降の工程から説明する。
【００９０】
（１）ＬＶ、ＭＶ及びＨＶの各領域に、ポリシリコン膜５１（図示せず）を形成する。次いで、ｐＭＯＳ領域をレジスト（図示せず）で覆い、ｎＭＯＳ領域にｎ型ドーパントとして例えばリン（Ｐ）をイオン注入し、その後、ｐＭＯＳ領域のレジストを剥離する。次いで、ｎＭＯＳ領域をレジストで覆い、ｐＭＯＳ領域にｐ型ドーパントとして例えばボロン（Ｂ）をイオン注入する。その後、ｎＭＯＳ領域のレジストを剥離する。これにより、ポリシリコン膜５１をゲート電極となる導電層５１ａとする。この後、図４Ａに示すように、ＬＶ、ＭＶ及びＨＶの各領域に、シリコン酸化膜５２（ＳｉＯ２）をＣＶＤ法により形成する。
【００９１】
（２）次に、図４Ｂに示すように、ＭＶ領域と、ＨＶ領域と、ＬＶ領域のｎＭＯＳ領域とをレジスト５３で覆い、ＬＶ領域のｐＭＯＳ領域におけるシリコン酸化膜５２、導電層５１ａ、第２のゲート絶縁膜３９及び第１のゲート絶縁膜３６をドライエッチングにより除去する。その後、レジスト５３を除去する。
【００９２】
（３）次に、図４Ｃに示すように、ＬＶ領域のｐＭＯＳ領域におけるＳｉ基板１上に自然形成された自然酸化膜を除去するための洗浄処理を行った後、ＬＶ領域のｐＭＯＳ領域にＳｉＧｅ膜５４の選択エピタキシャル成長を行う。このＳｉＧｅ膜５４のＧｅ濃度は、例えば３０％である（Ｓｉ０．７Ｇｅ０．３）。なお、ＳｉＧｅ膜５４の膜厚は、例えば７ｎｍである。
【００９３】
（４）次に、図４Ｃに示すように、ＳｉＧｅ膜５４の上にシリコン膜５５の選択エピタキシャル成長を行う。なお、ゲート絶縁膜全体としての厚さを小さくするために、このシリコン膜５５の膜厚は、後述の第３のゲート絶縁膜５７を形成する際にシリコン膜５５が全て酸化される程度の厚さであることが好ましく、例えば１ｎｍである。
【００９４】
（５）次に、図４Ｄに示すように、ＭＶ領域と、ＨＶ領域と、ＬＶ領域のｐＭＯＳ領域とをレジスト５６で覆い、ＬＶ領域のｎＭＯＳ領域におけるシリコン酸化膜５２、導電層５１ａ、第２のゲート絶縁膜３９及び第１のゲート絶縁膜３６をドライエッチングにより除去する。その後レジスト５６を除去する。
【００９５】
（６）次に、図４Ｅに示すように、ＬＶ、ＭＶ及びＨＶの各領域に、第３のゲート絶縁膜５７を形成する。この第３のゲート絶縁膜５７として、Ｈｉｇｈ−ｋ膜（例えば、ＨｆＳｉＯＮ）を用いる。なお、第３のゲート絶縁膜５７を形成する際、シリコン膜５５の少なくとも一部は酸化されてシリコン酸化膜５５ａ（ＳｉＯ２）となる。好ましくは、シリコン膜５５は全て酸化されてシリコン酸化膜５５ａとなる。
【００９６】
（７）次に、図４Ｆに示すように、ＬＶ、ＭＶ及びＨＶの各領域における第３のゲート絶縁膜５７の上に、メタル層５８、ポリシリコン膜５９を順次形成する。このメタル層５８の材料として、例えばＴａＣが用いられる。
【００９７】
（８）次に、図４Ｇに示すように、ＬＶ領域のみをレジスト（図示せず）で覆い、ＭＶ及びＨＶ領域におけるポリシリコン膜５９、メタル層５８、第３のゲート絶縁膜５７及びシリコン酸化膜５２を、ドライエッチングとウェットエッチングを適宜用いて除去する。その後、ＬＶ領域のレジストを除去する。
【００９８】
以下、第１の実施形態で説明した工程と同様の工程を経て、ゲート及びソース／ドレイン領域等を形成し、ｐＭＯＳ領域及びｎＭＯＳ領域にｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴをそれぞれ形成する。
【００９９】
以上説明したように、本実施形態では、第３の実施形態と同様、ＭＶ及びＨＶ領域のゲート絶縁膜となる、第２のゲート絶縁膜３６及び第３のゲート絶縁膜３９を形成する。その後、ＬＶ領域のｐＭＯＳ領域にＳｉＧｅ膜５４を形成し、それに続いてシリコン膜５５を形成する。
【０１００】
これにより、ＳｉＧｅ膜５４が、ＭＶ及びＨＶ領域のゲート絶縁膜を形成する工程によって酸化されることや、ゲート絶縁膜を除去する際のウェットエッチングによって削られることを回避することができる。
【０１０１】
よって、本実施形態によれば、第３の実施形態と同様、ＬＶ領域におけるｐ型ＭＯＳＦＥＴの閾値電圧の制御性をさらに向上させることができる。
【０１０２】
さらに、本実施形態によれば、ＭＶ及びＨＶ領域には、非Ｈｉｇｈ−ｋ膜（シリコン酸化膜またはシリコン酸窒化膜）及びポリシリコン電極を用いた従来型のＭＯＳＦＥＴが形成される。このため、ＭＶ及びＨＶ領域については、従来型のＭＯＳＦＥＴからなるＬＳＩと設計を共通化することができる。
【０１０３】
以上、４つの実施形態について説明した。各実施形態では、ゲート絶縁膜の膜厚の異なる３種類のｐ型ＭＯＳＦＥＴを形成する場合について説明したが、本発明はこれに限らず、ゲート絶縁膜の異なる複数種類のｐ型ＭＯＳＦＥＴの製造方法に適用することができる。例えば、ＭＶ領域を有しない（即ち、ＬＶ領域とＨＶ領域のみを有する）ＬＳＩの製造に本発明を適用して、ゲート絶縁膜の膜厚の異なる２種類のｐ型ＭＯＳＦＥＴを製造してもよい。
【０１０４】
また、上記の説明では、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴを同時に形成したが、本発明に係る製造方法を用いてｐ型ＭＯＳＦＥＴのみを形成してもよい。
【０１０５】
また、第１乃至第３の実施形態における第１のゲート絶縁膜６，３６、第２のゲート絶縁膜８，３９としてＨｉｇｈ−ｋ膜を用いてもよい。
【０１０６】
また、第１及び第２の実施形態において、ＳｉＧｅ膜５を選択エピタキシャル成長し、その後連続してＳｉＧｅ膜５の上にシリコン薄膜を保護膜として形成してもよい。これにより、ゲート絶縁膜（第１のゲート絶縁膜６、第２のゲート絶縁膜８および第３のゲート絶縁膜１２（２６））を形成する際に、ＳｉＧｅ膜５が熱酸化されることを防ぐことができ、閾値電圧の制御性を向上させることができる。
【０１０７】
また、上記の説明ではＳｉＧｅ膜５，４１，５４の保護膜としてシリコン膜を形成したが、このシリコン膜の代わりにＳｉＧｅ膜を形成してもよい。この場合、保護膜としてのＳｉＧｅ膜中のＧｅ濃度は、ＳｉＧｅ膜５，４１，５４のＧｅ濃度よりも低いことが好ましく、さらに好ましくは５％以下である。
【０１０８】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【０１０９】
【図１Ａ】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｂ】図１Ａに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｃ】図１Ｂに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｄ】図１Ｃに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｅ】図１Ｄに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｆ】図１Ｅに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｇ】図１Ｆに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｈ】図１Ｇに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｉ】図１Ｈに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｊ】図１Ｉに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｋ】図１Ｊに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｌ】図１Ｋに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｍ】図１Ｌに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｎ】図１Ｍに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１Ｏ】図１Ｎに続く、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図２Ａ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｂ】図２Ａに続く、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｃ】図２Ｂに続く、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｄ】図２Ｃに続く、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ａ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｂ】図３Ａに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｃ】図３Ｂに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｄ】図３Ｃに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｅ】図３Ｄに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｆ】図３Ｅに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｇ】図３Ｆに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｈ】図３Ｇに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｉ】図３Ｈに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｊ】図３Ｉに続く、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ａ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｂ】図４Ａに続く、第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｃ】図４Ｂに続く、第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｄ】図４Ｃに続く、第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｅ】図４Ｄに続く、第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｆ】図４Ｅに続く、第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｇ】図４Ｆに続く、第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５Ａ】比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｂ】図５Ａに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｃ】図５Ｂに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｄ】図５Ｃに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｅ】図５Ｄに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｆ】図５Ｅに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｇ】図５Ｆに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｈ】図５Ｇに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｉ】図５Ｈに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ｊ】図５Ｉに続く、比較例に係る半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【０１１０】
１    Ｓｉ基板（半導体基板）
２    ＳＴＩ
３    シリコン酸化膜
４    レジスト
５    ＳｉＧｅ膜
６    第１のゲート絶縁膜
７    レジスト
８    第２のゲート絶縁膜
９    レジスト
１０    シリコン膜
１０ａ    シリコン酸化膜
１１    レジスト
１２    第３のゲート絶縁膜
１３    メタル層
１４    ポリシリコン膜
１５    シリコン酸化膜
１６    ゲート電極
１９    ソース／ドレインエクステンション領域
２０    側壁絶縁膜
２１    ソース／ドレイン領域
２２    シリサイド膜
２４    レジスト
２５    シリコン膜
２５ａ    シリコン酸化膜
２６    第３のゲート絶縁膜
２７    メタル層
３６    第１のゲート絶縁膜
３７    レジスト
３９    第２のゲート絶縁膜
４０    レジスト
４１    ＳｉＧｅ膜
４２    シリコン膜
４２ａ    シリコン酸化膜
４３    レジスト
４４    第３のゲート絶縁膜
４５    メタル層
５１    ポリシリコン膜
５１ａ    導電層
５２    シリコン酸化膜
５３    レジスト
５４    ＳｉＧｅ膜
５５    シリコン膜
５５ａ    シリコン酸化膜
５６    レジスト
５７    第３のゲート絶縁膜
５８    メタル層
５９    ポリシリコン膜
【図１Ａ】
2010157570.tif 000003
【図１Ｂ】
2010157570.tif 000004
【図１Ｃ】
2010157570.tif 000005
【図１Ｄ】
2010157570.tif 000006
【図１Ｅ】
2010157570.tif 000007
【図１Ｆ】
2010157570.tif 000008
【図１Ｇ】
2010157570.tif 000009
【図１Ｈ】
2010157570.tif 000010
【図１Ｉ】
2010157570.tif 000011
【図１Ｊ】
2010157570.tif 000012
【図１Ｋ】
2010157570.tif 000013
【図１Ｌ】
2010157570.tif 000014
【図１Ｍ】
2010157570.tif 000015
【図１Ｎ】
2010157570.tif 000016
【図１Ｏ】
2010157570.tif 000017
【図２Ａ】
2010157570.tif 000018
【図２Ｂ】
2010157570.tif 000019
【図２Ｃ】
2010157570.tif 000020
【図２Ｄ】
2010157570.tif 000021
【図３Ａ】
2010157570.tif 000022
【図３Ｂ】
2010157570.tif 000023
【図３Ｃ】
2010157570.tif 000024
【図３Ｄ】
2010157570.tif 000025
【図３Ｅ】
2010157570.tif 000026
【図３Ｆ】
2010157570.tif 000027
【図３Ｇ】
2010157570.tif 000028
【図３Ｈ】
2010157570.tif 000029
【図３Ｉ】
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【図３Ｊ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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