(57)【要約】【課題】低分解能のＤ／Ａ変換装置を用いて、精度の高い高分解能のＤ／Ａ変換を行うことができるＤ／Ａ変換装置を提供する。【解決手段】Ｄ／Ａ変換装置Ａは、電圧生成装置として第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３、及びセレクタ４から構成される。セレクタ４に入力されたデジタル信号Ｄは、各Ｄ／Ａ変換回路に振り分けられる。第１Ｄ／Ａ変換回路１、及び第２Ｄ／Ａ変換回路２から出力される電圧は、第３Ｄ／Ａ変換回路３の上下側基準電圧設定端子に入力される。セレクタ４から第３Ｄ／Ａ変換回路３に送られたデジタル信号Ｄ3はＤ／Ａ変換され、出力電圧Ｖoutとして出力される。第３Ｄ／Ａ変換回路３は、通常のＤ／Ａ変換装置より絞られた範囲について、同程度の分解能を有することになるので、通常より精度の高い電圧を出力することができる。【選択図】図１
2010004148.tif 000002
【特許請求の範囲】
【請求項１】
所定の第１デジタル信号により第１電圧を生成する第１電圧生成部と、
所定の第２デジタル信号により第１電圧より低い第２電圧を生成する第２電圧生成部と、
前記第１電圧を上側基準電圧、前記第２電圧を下側基準電圧として、所定の第３デジタル信号から第３電圧を生成する第３電圧生成部と
を備える、
Ｄ／Ａ変換装置。
【請求項２】
前記第１電圧生成部に前記第１デジタル信号を入力する第１ラッチ回路と、前記第２電圧生成部に前記第２デジタル信号を入力する第２ラッチ回路と、前記第３電圧生成部に前記第３デジタル信号を入力する第３ラッチ回路と、を更に備えている、
請求項１記載のＤ／Ａ変換装置。
【請求項３】
前記第１〜第３電圧生成部の少なくとも１つは、シリアル入力が可能である、
請求項１記載のＤ／Ａ変換装置。
【請求項４】
前記第３デジタル信号を少なくとも含む入力信号が入力され、この入力信号から前記第１デジタル信号、及び前記第２デジタル信号を生成する制御手段を更に備えており、
前記制御手段から、
前記第１デジタル信号が前記第１電圧生成部に入力され、
前記第２デジタル信号が前記第２電圧生成部に入力され、
前記第３デジタル信号が前記第３電圧生成部に入力される、
請求項１記載のＤ／Ａ変換装置。
【請求項５】
前記入力信号は、前記第１デジタル信号、及び前記第２デジタル信号を更に含んでおり、
前記制御手段は、前記第１デジタル信号が入力されるときにこれを前記第１電圧生成部に入力し、前記第２デジタル信号が入力されるときにこれを前記第２電圧生成部に入力し、前記第３デジタル信号が入力されるときにこれを前記第３電圧生成部に入力する、
請求項４記載のＤ／Ａ変換装置。
【請求項６】
所定のデジタル信号に対応して、当該所定のデジタル信号から生成される電圧よりも高い電圧となるデジタル信号及び低い電圧となるデジタル信号が決められているテーブルを備えており、
前記制御手段は、前記入力信号に含まれる前記第３デジタル信号から生成される電圧よりも高い電圧となるデジタル信号及び低い電圧となるデジタル信号を前記テーブルから取得し、高い電圧となるデジタル信号を前記第１デジタル信号として前記第１電圧生成部に入力し、低い電圧となるデジタル信号を前記第２デジタル信号として前記第２電圧生成部に入力する、
請求項４記載のＤ／Ａ変換装置。
【請求項７】
前記テーブルの内容は更新可能である、
請求項６記載のＤ／Ａ変換装置。
【請求項８】
前記第１電圧生成部、前記第２電圧生成部、前記第３電圧生成部のうち少なくとも１つは、Ｄ／Ａ変換回路である、
請求項１記載のＤ／Ａ変換装置。
【請求項９】
請求項１ないし８のいずれか１つに記載のＤ／Ａ変換装置を少なくとも１つ備え、当該Ｄ／Ａ変換装置から出力される電圧を、上側基準電圧若しくは下側基準電圧として用いつつ、所定の第４デジタル信号を電圧に変換する電圧生成部を備える、
Ｄ／Ａ変換システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換（以下、「Ｄ／Ａ変換」という）するＤ／Ａ変換装置に関し、特に、低分解能のものを用いて、高分解能のＤ／Ａ変換を実現するものに関する。
【背景技術】
【０００２】
Ｄ／Ａ変換装置は、分解能が高くなるにつれて高価になる。そこで、従来から、低分解能のＤ／Ａ変換装置を使用して高分解能のＤ／Ａ変換を実現することが考えられてきた。
【０００３】
特許文献１には、Ｄ／Ａ変換の分解能を上げる従来技術が記載されている。これは、Ｄ／Ａ変換装置の出力電圧の上限となる上側基準電圧の入力端子と出力端子の間に分圧用の抵抗とスイッチを設け、出力電圧が上側基準電圧の半分の値になったときにスイッチを切換えることで、分解能を上げている。
【特許文献１】特開２００２−２１７７３５号公報
【０００４】
図８は、従来の電圧出力型Ｄ／Ａ変換装置である。このＤ／Ａ変換装置は、出力電圧Ｖoutの上限となる上側基準電圧ＶrefUと出力電圧の下限となる下側基準電圧ＶrefLを任意に設定することが可能なＤ／Ａ変換回路によって構成されている。上側基準電圧ＶrefUと下側基準電圧ＶrefLを変更することで、１ステップあたりの電圧幅を調整することができる。出力電圧Ｖoutの出力範囲を広く取りたい場合には、１ステップあたりの電圧幅は広くなる。１ステップあたりの出力電圧Ｖoutの出力範囲を狭くすると、電圧幅は狭くなる。出力電圧Ｖoutの出力範囲を保ったまま１ステップあたりの電圧幅を狭くする場合や、１ステップあたりの電圧幅を保ったまま出力電圧Ｖoutの出力範囲を広げたい場合には、ビット数の多い高分解能のＤ／Ａ変換回路が必要である。しかし、Ｄ／Ａ変換回路は高分解能（例えば１８〜２０ビット）なものほど高価である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低分解能のＤ／Ａ変換回路を用いて高分解能のＤ／Ａ変換を実現するＤ／Ａ変換装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本願発明者は、上述の課題を解決するために、以下のようなＤ／Ａ変換装置を提案する。
【０００７】
本発明のＤ／Ａ変換装置は、所定の第１デジタル信号により第１電圧を生成する第１電圧生成部と、所定の第２デジタル信号により第１電圧より低い第２電圧を生成する第２電圧生成部と、前記第１電圧を上側基準電圧、前記第２電圧を下側基準電圧として、所定の第３デジタル信号から第３電圧を生成する第３電圧生成部とを備えているものである。
本発明のＤ／Ａ変換装置は、所定のデジタル信号から出力電圧を出力する。しかし、第１〜第３デジタル信号が入力され、出力電圧を出力する第１〜第３電圧生成部は、低分解能（例えば、８ビット）のものでよい。第３電圧生成部は、上側基準電圧と下側基準電圧とが入力されることで、出力電圧の出力範囲が絞られる。本発明では、上側基準電圧及び下側基準電圧が第１デジタル信号及び第２デジタル信号で決められる。したがって、デジタル信号によって、分解能の高低を容易且つ正確に制御することができる。第１、第２デジタル信号を第３デジタル信号に応じて段階的に変更することで上側基準電圧と下側基準電圧が変動し、出力電圧を出力する第３電圧生成部で本来出力可能な出力電圧の範囲を全て補うことができる。
また、例えば、第３電圧生成部がＭビットの分解能を有する場合、出力電圧の出力範囲を２Ｍ個に分割した精度で電圧を出力することができる。つまり、第３電圧生成部は、通常のＤ／Ａ変換装置より絞られた範囲について、Ｍビットの分解能を有することになるので、通常より高分解能のＤ／Ａ変換をすることができる。
【０００８】
本発明のＤ／Ａ変換装置は、前記第１電圧生成部に前記第１デジタル信号を入力する第１ラッチ回路と、前記第２電圧生成部に前記第２デジタル信号を入力する第２ラッチ回路と、前記第３電圧生成部に前記第３デジタル信号を入力する第３ラッチ回路と、を更に備えているものでもよい。ラッチ回路を用いることで、電圧に変換しようとするデジタル信号とイネーブル信号を組み合わせることができる。イネーブル信号によって、第１デジタル信号、第２デジタル信号、第３デジタル信号の振り分けができるので、本発明におけるＤ／Ａ変換装置に入力するデジタル信号に必要なビット数を削減することができる。
【０００９】
前記第１〜第３電圧生成部の少なくとも１つは、シリアル入力が可能であってもよい。
【００１０】
本発明のＤ／Ａ変換装置は、前記第３デジタル信号を少なくとも含む入力信号が入力される場合には、例えば、この入力信号から前記第１デジタル信号、及び前記第２デジタル信号を生成する制御手段を更に備えていてもよい。前記制御手段から、前記第１デジタル信号が前記第１電圧生成部に入力され、前記第２デジタル信号が前記第２電圧生成部に入力され、前記第３デジタル信号が前記第３電圧生成部に入力される。
【００１１】
前記入力信号は、第３デジタル信号の他に前記第１デジタル信号、及び前記第２デジタル信号を更に含んでいてもよい。この場合、前記制御手段は、前記第１デジタル信号が入力されるときにこれを前記第１電圧生成部に入力し、前記第２デジタル信号が入力されるときにこれを前記第２電圧生成部に入力し、前記第３デジタル信号が入力されるときにこれを前記第３電圧生成部に入力する。
入力信号に、第１〜３デジタル信号が含まれることによって、制御手段は、入力信号を一定の単位で振分けることで第１〜第３デジタル信号を各電圧生成部に入力することができる。
【００１２】
所定のデジタル信号に対応して、当該所定のデジタル信号から生成される電圧よりも高い電圧となるデジタル信号及び低い電圧となるデジタル信号が決められているテーブルを備えており、前記制御手段は、前記入力信号に含まれる前記第３デジタル信号から生成される電圧よりも高い電圧となるデジタル信号及び低い電圧となるデジタル信号を前記テーブルから取得し、高い電圧となるデジタル信号を前記第１デジタル信号として前記第１電圧生成部に入力し、低い電圧となるデジタル信号を前記第２デジタル信号として前記第２電圧生成部に入力するようになっていてもよい。
この場合、第１デジタル信号及び第２デジタル信号は、第３デジタル信号に対応するものが、テーブルから読み出される。
【００１３】
前記テーブルの内容は更新可能であってもよい。
テーブルの内容が更新可能になっていることにより、例えば、上側基準電圧と下側基準電圧との間の幅を変えた複数のテーブルを用意しておくことで、分解能を容易に変更することができる。
【００１４】
前記第１電圧生成部、前記第２電圧生成部、前記第３電圧生成部のうち少なくとも１つは、Ｄ／Ａ変換回路であってもよい。
従来のＤ／Ａ変換回路をそのまま使うことで、同じコストで、より高い分解能を実現することができる。
【００１５】
本発明のＤ／Ａ変換装置を用いて、以下のようなＤ／Ａ変換システムを実現することができる。例えば、上述のいずれか１つのＤ／Ａ変換装置を少なくとも１つ備え、当該Ｄ／Ａ変換装置から出力される電圧を、上側基準電圧若しくは下側基準電圧として用いつつ、所定の第４デジタル信号を電圧に変換する電圧生成部を備えるＤ／Ａ変換システムである。
本発明のＤ／Ａ変換装置から出力される出力電圧を、別のＤ／Ａ変換装置の上側基準電圧や下側基準電圧として設定することにより、より精度の高いＤ／Ａ変換をすることが可能となる。また、このＤ／Ａ変換システムの出力をさらに別のＤ／Ａ変換システムの上下基準電圧としていくように、入れ子のように組み合わせることで、高分解能とすることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好ましい一実施形態を、図面を参照しながら詳細に説明する。
なお、各実施形態の説明では、共通するものには共通の符号を用いることとし、重複する説明は場合により省略するものとする。
【００１７】
図１は、この実施形態におけるＤ／Ａ変換装置Ａの構成図である。
Ｄ／Ａ変換装置Ａは、第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３、及びセレクタ４から構成される。第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３は、本発明における第１〜第３電圧生成部の一例である。第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３は、セレクタ４に接続されており、セレクタ４に入力されたデジタル信号Ｄが、第１〜第３Ｄ／Ａ変換回路１、２、３に振り分けられる。第１Ｄ／Ａ変換回路１から出力される電圧は、第３Ｄ／Ａ変換回路３の上側基準電圧設定端子３１に入力される。第２Ｄ／Ａ変換回路２から出力される電圧は、第３Ｄ／Ａ変換回路３の下側基準電圧設定端子３２に入力される。セレクタ４から第３Ｄ／Ａ変換回路３に入力されるデジタル信号Ｄ3はＤ／Ａ変換され、出力電圧Ｖoutとして出力される。
この実施形態では、電圧生成装置として、Ｄ／Ａ変換回路を用いているが、デジタル信号が入力され、そのデジタル信号をもとに電圧を生成するものであればＤ／Ａ変換回路に限られない。この実施形態では、第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、及び第３Ｄ／Ａ変換回路３は同一の分解能を有するが、各々異なる分解能を有していてもよい。
【００１８】
第１Ｄ／Ａ変換回路１は、第３Ｄ／Ａ変換回路３の上側基準電圧ＶrefUを、デジタル信号から生成する。第１Ｄ／Ａ変換回路１は、デジタル信号が入力される入力端子１０、第１Ｄ／Ａ変換回路１の上側基準電圧Ｖref1Uが入力される上側基準電圧設定端子１１、下側基準電圧Ｖref1Lが入力される下側基準電圧設定端子１２、出力電圧が出力される出力端子１３を備えている。出力電圧は、第３Ｄ／Ａ変換回路３の上側基準電圧ＶrefUになる。第１Ｄ／Ａ変換回路１に入力されるＭビットのデジタル信号をＤ1とすると、下側基準電圧Ｖref1Lが０［Ｖ］（ＧＮＤ）のときに、第３Ｄ／Ａ変換回路３の上側基準電圧ＶrefUは、次のように表される。
ＶrefU＝Ｖref1U×Ｄ1÷２Ｍ［Ｖ］
【００１９】
第２Ｄ／Ａ変換回路２は、第３Ｄ／Ａ変換回路３の下側基準電圧ＶrefLを、デジタル信号から生成する。第２Ｄ／Ａ変換回路２は、第１Ｄ／Ａ変換回路１と同様に、入力端子２０、上側基準電圧設定端子２１、下側基準電圧設定端子２２、出力端子２３を備えている。これに限られないが、この実施形態では、上側基準電圧はＶref2U、下側基準電圧はＶref2Lで表す。第２Ｄ／Ａ変換回路２に入力するＭビットのデジタル信号をＤ2とすると、Ｖref2L＝０［Ｖ］（ＧＮＤ）のときに、第３Ｄ／Ａ変換回路３の下側基準電圧ＶrefLは、次のように表される。
ＶrefL＝Ｖref2U×Ｄ2÷２Ｍ［Ｖ］
【００２０】
第３Ｄ／Ａ変換回路３は、デジタル信号Ｄ3をＤ／Ａ変換し、出力電圧Ｖoutを出力する。第３Ｄ／Ａ変換回路３は、第１Ｄ／Ａ変換回路１及び第２Ｄ／Ａ変換回路２と同様に、入力端子３０、上側基準電圧設定端子３１、下側基準電圧設定端子３２、出力端子３３を備えている。第３Ｄ／Ａ変換回路３の上側基準電圧ＶrefU及び下側基準電圧ＶrefLは、上側基準電圧設定端子３１及び下側基準電圧設定端子３２に入力される。上述の通り、第１Ｄ／Ａ変換回路１の出力電圧及び第２Ｄ／Ａ変換回路２の出力電圧である。
第３Ｄ／Ａ変換回路３は、上側基準電圧ＶrefU及び下側基準電圧ＶrefLの範囲でＭビットの分解能を有する。第３Ｄ／Ａ変換回路３の１ステップあたりの電圧幅は、（ＶrefU−ＶrefL）÷２Ｍとなるので、上側基準電圧ＶrefU及び下側基準電圧ＶrefLの値の差が小さいほど、１ステップあたりの電圧幅は狭くなり、より高分解能なＤ／Ａ変換が可能になる。ＶrefU−ＶrefLの値は、最大でＶref1、最小でＶref1−Ｖref2×（２Ｍ−１）÷２Ｍとなる。デジタル信号Ｄ３がＭビットのときに、第３Ｄ／Ａ変換回路３の出力電圧Ｖoutは、次のように表される。
Ｖout＝（ＶrefU−ＶrefL）×Ｄ3÷２Ｍ＋ＶrefL［Ｖ］
【００２１】
セレクタ４は、デジタル信号Ｄから得られるデジタル信号Ｄ1、Ｄ2、Ｄ3を、第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３へ入力する。
【００２２】
次いで、具体的なＤ／Ａ変換装置Ａでの処理について説明する。
この実施形態では、第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３は、８ビットの分解能を有し、第１Ｄ／Ａ変換回路１、及び第２Ｄ／Ａ変換回路２は、上側基準電圧Ｖref1U、Ｖref2Uを１０［Ｖ］、下側基準電圧Ｖref1L、Ｖref2Lを０［Ｖ］（ＧＮＤ）とされている。
【００２３】
セレクタ４が受付けるデジタル信号Ｄは、これに限られないが、この実施形態では、２４ビットのデータが含まれる。デジタル信号Ｄは、例えば、最初の８ビットが第１Ｄ／Ａ変換回路１に入力されるデジタル信号Ｄ1、次の８ビットが第２Ｄ／Ａ変換回路２に入力されるデジタル信号Ｄ2、最後の８ビットが第３Ｄ／Ａ変換回路３に入力されるデジタル信号Ｄ3となっている。例えば、セレクタ４が受付けるデジタル信号Ｄが、“１０１０００００  １００１００００  ０１１０００００”の場合、 “１０１０００００”がデジタル信号Ｄ1、“１００１００００”がデジタル信号Ｄ2、“０１１０００００”がデジタル信号Ｄ3となる。
【００２４】
セレクタ４は、受付けたデジタル信号Ｄを上述のように、デジタル信号Ｄ1〜Ｄ3に振分ける。上述の例では、 デジタル信号Ｄ1を“１０１０００００”、デジタル信号Ｄ2を“１００１００００”、デジタル信号Ｄ3を“０１１０００００”として、第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３に振分ける。
【００２５】
デジタル信号Ｄ1を受付けた第１Ｄ／Ａ変換回路１は、デジタル信号Ｄ1をＤ／Ａ変換する。上述の例では、デジタル信号Ｄ1“１０１０００００”（＝１６０）をＤ／Ａ変換するので、
ＶrefU＝Ｖref1×Ｄ1÷２Ｍ＝１０×１６０÷２８＝６．２５［Ｖ］
の出力電圧が出力される。
デジタル信号Ｄ2を受付けた第２Ｄ／Ａ変換回路２は、デジタル信号Ｄ2をＤ／Ａ変換する。上述の例では、デジタル信号Ｄ2“１００１００００”（＝１４４）をＤ／Ａ変換するので、
ＶrefL＝Ｖref2×Ｄ2÷２Ｍ＝１０×１４４÷２８＝５．６２５［Ｖ］
の出力電圧が出力される。
【００２６】
第１Ｄ／Ａ変換回路１及び第２Ｄ／Ａ変換回路２から出力された出力電圧は、それぞれ、第３Ｄ／Ａ変換回路３の上側基準電圧設定端子３１及び下側基準電圧設定端子３２を介して入力され、第３Ｄ／Ａ変換回路３の上側基準電圧ＶrefUと下側基準電圧ＶrefLとされる。したがって、上述の例では、上側基準電圧ＶrefUが６．２５［Ｖ］、下側基準電圧ＶrefLが５．６２５［Ｖ］となる。
【００２７】
次いで、第３Ｄ／Ａ変換回路３は、デジタル信号Ｄ3を受付け、これをＤ／Ａ変換する。上述の例では、デジタル信号Ｄ3は“０１１０００００”（＝９６）であるから、
Ｖout＝（ＶrefU−ＶrefL）×Ｄ3÷２Ｍ＋ＶrefL
＝（６．２５−５．６２５）×９６÷２８＋５．６２５
＝５．８５９３７５［Ｖ］
となり、第３Ｄ／Ａ変換回路３の出力電圧Ｖoutは、５．８５９３７５［Ｖ］となる。この出力電圧Ｖoutは、８ビットの第３Ｄ／Ａ変換回路３の出力電圧ではあるが、図２に示すように、５．６２５［Ｖ］から６．２５［Ｖ］という限られた範囲を８ビットの分解能でＤ／Ａ変換しているため、０から１０［Ｖ］の範囲を８ビットの分解能でＤ／Ａ変換する場合より高分解能となっている。
【００２８】
上述の例において、デジタル信号Ｄ1を“１０１１００００”（＝１７６）、 デジタル信号Ｄ2を“１０１０００００”（＝１６０）と変更すると、ＶrefU＝６．８７５［Ｖ］、ＶrefL＝６．２５［Ｖ］となり、第３Ｄ／Ａ変換回路３は、６．２５［Ｖ］から６．８７５［Ｖ］の範囲を同じ分解能でＤ／Ａ変換することができる。このように、デジタル信号Ｄ1とデジタル信号Ｄ2を段階的に変更することにより、この実施形態では、０［Ｖ］から１０［Ｖ］までの範囲でＤ／Ａ変換することができる。上述の例では、デジタル信号Ｄ1とデジタル信号Ｄ2の差を１６（＝２４）としているので、この実施形態のＤ／Ａ変換装置Ａは、８ビット＋（８―４）ビット＝１２ビット相当の分解能を有することになる。
【００２９】
これに対し、図８に示すような従来のＤ／Ａ変換装置の場合、例えば、上側基準電圧を１０［Ｖ］、下側基準電圧を０［Ｖ］（ＧＮＤ）とすると、このＤ／Ａ変換回路が出力できる電圧の範囲は、０〜１０［Ｖ］となる。Ｄ／Ａ変換回路の分解能を８ビットとすると、１ステップあたりの電圧幅を、１０［Ｖ］÷２８＝３９．０６２５［ｍＶ］として０〜１０［Ｖ］まで変化する。例えば、このＤ／Ａ変換回路に入力するデジタル信号を“０１１０００００”（＝９６）とすると、３９．０６２５［ｍＶ］×９６＋０［Ｖ］＝３．７５［Ｖ］が出力電圧として出力される。上述の実施形態では、このような従来のＤ／Ａ変換装置と比較して、より高分解能なＤ／Ａ変換をすることが可能となっている。
【００３０】
＜変形例１＞
図３は、変形例の構成図である。変形例１におけるＤ／Ａ変換装置Ａ’が上述の実施形態のＤ／Ａ変換装置Ａと異なるのは、セレクタ４の代わりにデータ制御部４０及びデータテーブル４１を用いる点である。
データテーブル４１は、デジタル信号Ｄ3に対応するデータを格納するものである。
データテーブル４１に格納されるデータは、これに限られないが、例えば図４のようなものである。デジタル信号Ｄ3が入力されると、対応するデジタル信号Ｄ1、Ｄ2が決まるようになっている。
データ制御部４０は、入力されたデジタル信号Ｄに対応するデータをデータテーブル４１から読み出す。データ制御部４０は、読み出したデータをデジタル信号Ｄ1、Ｄ2として第１Ｄ／Ａ変換回路１及び第２Ｄ／Ａ変換回路２に送り、入力されたデジタル信号Ｄをそのままデジタル信号Ｄ3として第３Ｄ／Ａ変換回路３に送る。
データテーブル４１は、内容を書き換えることが可能になっていてもよい。その場合、データテーブル４１は、Ｄ／Ａ変換装置Ａ’の分解能毎に設けられる。例えば、Ｄ／Ａ変換装置Ａ’が１２ビット相当の分解能を有する場合、データテーブル４１は図４のようになるが、１１ビット相当の分解能を有する場合には図５のようになる。
【００３１】
＜変形例２＞
変形例２におけるＤ／Ａ変換装置Ａ’’が図１のＤ／Ａ変換装置Ａと異なるのは、図６に示すように、セレクタ４の代わりに第１ラッチ回路１００、第２ラッチ回路２００、第３ラッチ回路３００、データ制御部４００を用いる点である。
変形例２では、データ制御部４００の出力端子が、第１ラッチ回路１００、第２ラッチ回路２００、第３ラッチ回路３００の入力端子に接続される。第１ラッチ回路１００の出力端子は第１Ｄ／Ａ変換回路１の入力端子１０に、第２ラッチ回路２００の出力端子は第２Ｄ／Ａ変換回路２の入力端子２０に、第３ラッチ回路３００の出力端子は第３Ｄ／Ａ変換回路３の入力端子３０に接続されている。データ制御部４００は、入力されたデジタル信号Ｄを取出し、各Ｄ／Ａ変換回路でＤ／Ａ変換するデジタル信号Ｄd1、Ｄd2、Ｄd3と、各ラッチ回路が送られてきたＤ／Ａ変換用のデジタル信号を保持するかどうかのイネーブル信号Ｄe1、Ｄe2、Ｄe3を生成し、各ラッチ回路に送る。
第１〜第３ラッチ回路１００、２００、３００は、データ制御部４００から送られてきたデジタル信号Ｄd1、Ｄd2、Ｄd3を、イネーブル信号Ｄe1、Ｄe2、Ｄe3に従って保持する。例えば、第１ラッチ回路１００は、受付けたイネーブル信号Ｄe1が“１”のときに、同時に受付けたデジタル信号Ｄd1を保持する。イネーブル信号Ｄe1が“０”であれば、保持したデジタル信号を出力し、このとき受付けたデジタル信号Ｄd1の入力は受付けない。
【００３２】
変形例２では、これに限られないが、例えば、上述の実施形態と同じ分解能で同じ出力電圧を出力する場合、データ制御部４００が、まず“１０１０００００  １００”というデジタル信号を受付ける。データ制御部４００は、“１０１０００００”をデジタル信号Ｄd1、Ｄd2、Ｄd3として、“１００”をイネーブル信号Ｄe1、Ｄe2、Ｄe3に分解する。このイネーブル信号Ｄe1、Ｄe2、Ｄe3は、例えば、最初のビットがイネーブル信号Ｄe1となり、次のビットがイネーブル信号Ｄe2、最後のビットがイネーブル信号Ｄe3となる。イネーブル信号Ｄe1、Ｄe2、Ｄe3が“１”のときに、第１〜第３ラッチ回路１００、２００、３００は、同時に受付けたデジタル信号Ｄd1、Ｄd2、Ｄd3を保持する。したがって、“１０１０００００”というデジタル信号Ｄd1と“１”というイネーブル信号Ｄe1を受付けた第１ラッチ回路１００は、デジタル信号Ｄd1を保持する。一方、同じ内容のデジタル信号Ｄd2、Ｄd3と“０”というイネーブル信号Ｄe2、Ｄe3を受付けた第２ラッチ回路２００及び第３ラッチ回路３００は、デジタル信号Ｄd2、Ｄd3の入力を受付けない。
【００３３】
次いで、データ制御部４００に、“１００１００００  ０１０”というデジタル信号が入力されると、データ制御部４００は、“１００１００００”をデジタル信号Ｄd1、Ｄd2、Ｄd3として、“０１０”を振分けてイネーブル信号Ｄe1、Ｄe2、Ｄe3として、第１〜第３ラッチ回路１００、２００、３００に送る。第１〜第３ラッチ回路１００、２００、３００のうち、デジタル信号Ｄd2と“１”というイネーブル信号Ｄe2を受付けた第２ラッチ回路２００だけが、デジタル信号Ｄd2を保持する。同様に、“０１１０００００  ００１”というデジタル信号をデータ制御部４００が受付けた場合、第３ラッチ回路３００は“０１１０００００”というデジタル信号Ｄd3と、“１”というイネーブル信号Ｄe3を受付け、デジタル信号Ｄd3を保持する。
第１〜第３ラッチ回路１００、２００、３００は、イネーブル信号Ｄe1、Ｄe2、Ｄe3が“０”のときに、記憶しているデジタル信号Ｄd1、Ｄd2、Ｄd3を、接続されている第１〜第３Ｄ／Ａ変換回路１、２、３に送る。
それ以降の処理は、上述の実施形態と同様であり、第３Ｄ／Ａ変換回路３から出力される出力電圧Ｖoutは、上述の例と同じ値になる。
Ｄ／Ａ変換装置Ａでは、セレクタ４に２４ビットのデジタル信号Ｄが入力され、それを制御する必要があったが、変形例２の場合では、データ制御部４００は１１ビットのデジタル信号を制御するだけでよく、Ｄ／Ａ変換装置Ａ’’で扱うデジタル信号のビット数の削減が可能となる。
【００３４】
＜変形例３＞
変形例３では、Ｄ／Ａ変換装置Ａの出力電圧Ｖoutを、別のＤ／Ａ変換装置の上側基準電圧又は下側基準電圧として入力することで、さらに高分解能のＤ／Ａ変換を行うようになっている。これは、図７に示すように、上述の構成のＤ／Ａ変換装置Ａの出力端子３３、及び同じ構成のＤ／Ａ変換装置Ｂの出力端子６３を、それぞれ第７Ｄ／Ａ変換回路７の上側基準電圧設定端子７１及び下側基準電圧設定端子７２に接続している。Ｄ／Ａ変換装置Ａの出力電圧ＶoutA及びＤ／Ａ変換装置Ｂの出力電圧ＶoutBは、Ｄ／Ａ変換回路７の上側基準電圧ＶrefU7及び下側基準電圧ＶrefL7となる。例えば、Ｄ／Ａ変換装置Ａに入力するデジタル信号が上述の例と同じ“１０１０００００  １００１００００  ０１１０００００”であり、Ｄ／Ａ変換装置Ｂに入力するデジタル信号が“１０１０００００  １００１００００  ０１０１００００”だとする。この場合、Ｄ／Ａ変換装置Ａ及びＤ／Ａ変換装置Ｂの上側基準電圧ＶrefU及び下側基準電圧ＶrefLは、６．２５［Ｖ］及び５．６２５［Ｖ］である。第３Ｄ／Ａ変換回路３及び第６Ｄ／Ａ変換回路６に入力されるデジタル信号Ｄ3及びＤ6は、それぞれ“０１１０００００”（＝９６）及び“０１０１００００”（＝８０）となる。Ｄ／Ａ変換装置Ａの出力電圧ＶoutA、及びＤ／Ａ変換装置Ｂの出力電圧ＶoutBは、
ＶoutA＝（ＶrefU−ＶrefL）×Ｄ3÷２Ｍ＋ＶrefL
＝（６．２５−５．６２５）×９６÷２８＋５．６２５
＝５．８５９３７５［Ｖ］
ＶoutB＝（ＶrefU−ＶrefL）×Ｄ6÷２Ｍ＋ＶrefL
＝（６．２５−５．６２５）×８０÷２８＋５．６２５
＝５．８２０３１２５［Ｖ］
となる。この出力電圧ＶoutA及びＶoutBは、第７Ｄ／Ａ変換回路７の上側基準電圧ＶrefU7及び下側基準電圧ＶrefL7となる。第７Ｄ／Ａ変換回路７に入力するデジタル信号Ｄ７が“０１１１００００”（＝１１２）の場合、第７Ｄ／Ａ変換回路７の出力電圧Ｖout7は、
Ｖout7＝（ＶrefU7−ＶrefL7）×Ｄ７÷２Ｍ＋ＶrefL7
＝（５．８５９３７５−５．８２０３１２５）×１１２÷２８＋５．８２０３１２５
＝５．８３７４０２３４３７５［Ｖ］
となる。上述の例では、デジタル信号Ｄ3とＤ6の差を１６（＝２４）としているので、この実施形態のＤ／Ａ変換装置は、８ビット＋（８―４）ビット＋（８―４）ビット＝１６ビット相当の分解能を有することになる。このように、本発明のＤ／Ａ変換装置を入れ子のように接続することで、より高分解能のＤ／Ａ変換をすることが可能となる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係るＤ／Ａ変換装置の構成図。
【図２】図１に示したＤ／Ａ変換装置の分解能を示す図。
【図３】本発明の変形例１に係るＤ／Ａ変換装置の構成図。
【図４】本発明の変形例１に係るデータテーブルの一例。
【図５】本発明の変形例１に係るデータテーブルの他の例。
【図６】本発明の変形例２に係るＤ／Ａ変換装置の構成図。
【図７】本発明の変形例３に係るＤ／Ａ変換装置の構成図。
【図８】従来のＤ／Ａ変換装置の一例の構成図。
【符号の説明】
【００３６】
Ａ、Ａ’、Ａ’’  Ｄ／Ａ変換装置
１  第１Ｄ／Ａ変換回路
２  第２Ｄ／Ａ変換回路
３  第３Ｄ／Ａ変換回路
４  セレクタ
５  第５Ｄ／Ａ変換回路
６  第６Ｄ／Ａ変換回路
７  第７Ｄ／Ａ変換回路
１０、２０、３０  入力端子
１１、２１、３１  上側基準電圧設定端子
１２、２２、３２  下側基準電圧設定端子
１３、２３、３３  出力端子
４０、４００  データ制御部
４１  データテーブル
【図１】
2010004148.tif 000003
【図２】
2010004148.tif 000004
【図３】
2010004148.tif 000005
【図４】
2010004148.tif 000006
【図５】
2010004148.tif 000007
【図６】
2010004148.tif 000008
【図７】
2010004148.tif 000009
【図８】
2010004148.tif 000010