(57)【要約】      （修正有）【課題】Ｈ０Ｔ（ハイブリッド配向技術）プロセスおよび個々のデバイス間のＳＴＩ（シャロウトレンチアイソレーション領域）の組み合わせを使用して、同じ集積回路上のＳＲＡＭおよびロジック回路を提供する。【解決手段】ＳＴＩを備えたＨＯＴ基板上に複数のＳＲＡＭ（１２０８）が形成され、さらに、複数のロジック回路が、複数のＳＯＩ（１２０２）領域上の一部のデバイスおよび複数のＳＯＩ（１２０２）領域上の他のデバイスと共に同じチップ上に形成される。【選択図】図１２
2010004016.tif 000002
【特許請求の範囲】
【請求項１】
ロジック領域と、
ＳＲＡＭ領域を備え、
前記ロジック領域はｐＦＥＴ領域およびｎＦＥＴ領域を含み、
前記ｐＦＥＴ領域は、基板、前記基板上のエピタキシャル層を含み、複数のｐＦＥＴが前記エピタキシャル層内に形成されており、
前記ｎＦＥＴ領域は、基板、前記基板上の埋め込み酸化物層、前記埋め込み酸化物層上のシリコン層を含み、複数のｎＦＥＴが前記シリコン層内に形成されており、
前記ＳＲＡＭ領域は、基板、前記基板上の埋め込み酸化物層、前記埋め込み酸化物層上のシリコン層を含み、複数のＳＲＡＭセルが前記シリコン層内に形成されている、半導体デバイス。
【請求項２】
前記複数のＳＲＡＭセルがシャロウトレンチアイソレーションにより分離されている請求項１の半導体デバイス。
【請求項３】
前記シャロウトレンチアイソレーションが少なくとも前記埋め込み酸化物層まで伸びている請求項２の半導体デバイス。
【請求項４】
前記シャロウトレンチアイソレーションが前記基板まで伸びている請求項２の半導体デバイス。
【請求項５】
第１の結晶配向を備えた基板を用意し、
前記基板上に埋め込み酸化物層を形成し、
前記埋め込み酸化物層上にシリコン層を形成し、
前記シリコン層をエッチングして１つの領域に１つの開口を形成しかつ他の領域に複数のトレンチを形成し、
前記複数のトレンチ内に酸化物を堆積し、
前記開口内に第２の結晶配向を備えたシリコン層を成長させ、
前記第１領域内の前記複数のトレンチ間に複数のＳＲＡＭデバイスを形成し、
前記第２領域内に複数のロジックデバイスを形成する、半導体デバイスの形成プロセス。
【請求項６】
さらに、第３の領域内に追加の複数のロジックデバイスを形成し、
前記第３の領域は、前記埋め込み酸化物層およびシリコン層上に位置している請求項５のプロセス。
【請求項７】
前記エッチング工程は少なくとも前記埋め込み酸化物層にまでエッチングすることを含む請求項５のプロセス。
【請求項８】
前記エッチング工程は前記基板にまでエッチングすることを含む請求項５のプロセス。
【発明の詳細な説明】
【優先権の主張】
【０００１】
本出願は、西暦２００８年３月１７日付の米国仮出願番号６１／０３６，９９１の優先権出願であり、その内容は参照によって明らかにここに組込まれる。
【技術分野】
【０００２】
本発明の種々の実施形態は半導体に関連する。
【背景技術】
【０００３】
ＳＲＡＭセルは、速度および／または低消費電力が重要である用途向きとして良く知られている。例えば、Ｌ１またはＬ２キャッシュが組み込まれる大規模集積回路は、ＳＲＡＭの使用から恩恵を受ける。しかしながら、トランジスタの数（およびそれ故に面積を食う）により、大きなＬＳＩ内にＳＲＡＭを追加することが困難になっている。ＳＲＡＭセルの大きなサイズおよびキャッシュとして働かせる必要のあるセルの数のために、ＬＳＩのサイズはＳＲＡＭユニットセルサイズに強く依存する可能性がある。
【０００４】
ＳＲＡＭにおける素子分離の最小幅は、通常通りに大きく、それ故にＬＳＩ内へのＳＲＡＭの組み込みを妨げている。
【発明の概要】
【０００５】
本発明の種々の実施形態は、ＨＯＴプロセスおよび個々のデバイス間のＳＴＩの組み合わせを使用して、同じ集積回路上のＳＲＡＭおよびロジック回路を提供することに関連する。
【図面の簡単な説明】
【０００６】
【図１】図１はｎＦＥＴおよびｐＦＥＴ領域を有するようにパターニングした後の埋め込み酸化物層を備えた半導体基板を示す図。
【図２】図２はエッチング後の図１の半導体基板を示す図。
【図３】図３は酸化物堆積後の図２の半導体基板を示す図。
【図４】図４はエッチング後の図３の半導体基板を示す図。
【図５】図５はエピタキシャルシリコンの成長後の図４の半導体基板を示す図。
【図６】図６は研磨後の図５の半導体基板を示す図。
【図７】図７はＳＲＡＭ、ｐＦＥＴおよびｎＦＥＴ領域でパターニング後の埋め込み酸化物層を備えた別の半導体基板を示す図。
【図８】図８はエッチング後の図７の半導体基板を示す図。
【図９】図９は酸化物堆積後の図８の半導体基板を示す図。
【図１０】図１０はエッチング後の図９の半導体基板を示す図。
【図１１】図１１はエピタキシャルシリコンの成長後の図１０の半導体基板を示す図。
【図１２】図１２は研磨後の図１１の半導体基板を示す図。
【図１３】図１３は異なるレベルにエッチングすることに必要な幅にパターニングする一例を示す図。
【発明を実施するための形態】
【０００７】
本発明の１つ以上の実施形態は、ＨＯＴプロセスとＳＴＩを使用するＳＲＡＭデバイスおよびロジックデバイスの形成に関連する。
【０００８】
後述する説明において、種々の接続が複数の素子間で示されている。これらの接続は、一般的におよび他の方法で指定されなければ、直接であっても間接であってもよく、本明細書ではこの点に限定されるものではない。
【０００９】
シリコン−オン−インシュレータ（ＳＯＩ）技術は、半導体デバイスおよびデバイスプロセスの進歩に多大に貢献している。１つの利点は、異なるシリコン結晶配向がシングルチップの中で使用される構造を提供するハイブリッド配向技術（ＨＯＴ）の使用である。一例として、シリコン基板は(１００)の結晶配向を有し、シリコン領域は（１１０）の結晶配向を有する。シリコン領域は、複数のシャロウトレンチアイソレーション領域（ＳＴＩ）で囲まれた埋め込み酸化物層（ＢＯＸ）上に配置される。シリコン領域内に種結晶を配置することにより、シリコン領域内のシリコンが種結晶の配向に従って成長する。その結果は、同じチップ内で使用される異なるシリコン結晶質配向となる。
【００１０】
デバイスサイズの変更と比べて、異なる配向は、基板の配向の選択により特有の回路デバイスに対する調節を許容する。例えば、（１００）配向を有するシリコン層上に構築された複数のｎＦＥＴと複数のｐＦＥＴの間の差は、これらのデバイスのうちの一方を（１１０）配向を有するシリコン層に選択的に移動させることにより、両方のデバイスで同じデザインルールを保ちつつ最小にできる。
【００１１】
１つ以上の実施形態に従えば、埋め込み酸化物層が基板上または基板内に設けられる。次に、バルクマテリアルの異なる配向が埋め込み酸化物層上に堆積または成長される。次に、複数の回路が第１の配向を備えた半導体内および第２の配向を備えた半導体内に形成される。ロジックデバイスは、それらのデバイス特性内の差を最小限にするために異なる基板配向上に配置されているトランジスタから恩恵を得る。例えば、ｎＦＥＴが埋め込み酸化物層（ＢＯＸ）上のシリコンオンインシュレータ（ＳＯＩ）領域上に配置されるのに対し、ｐＦＥＴは最初の結晶シリコン配向のエピタキシャルシリコン上に配置される。
【００１２】
ＳＲＡＭセルは、通常通り、バルクシリコン領域（またはエピタキシャル領域）上に配置される。ＳＲＡＭのレイアウトおよび間隔は、周囲のセルに対する干渉を防止するために、セル間の充分な距離を提供することに基づいている。これは複数のＳＲＡＭユニットセルに大きな占有面積を帰着させる。使用されていたデザインルールは、互いに有効に電気的に分離されまで、物理的に複数のユニットセルを分離することであった。
【００１３】
さらに、物理的な間隔の限界は、入れ子になったライン／スペース（Ｌ／Ｓ）を露出する共通窓の必要性に起因しており、複数のスペースを分離し、同時に複数のラインを分離する。入れ子になったライン／スペースは高分解能で形成できるのに対し、分離された複数のラインまたは分離された複数のスペースを高分解能で形成するには、異なる窓のサイズが必要である。従って、入れ子になったラインおよびスペースと、分離された複数のラインおよび分離された複数のスペースとの間の最小公分母は、より大きなデバイスに帰着する。
【００１４】
これら従来のアプローチは、ＬＳＩが大きくなるに違いないまたはＳＲＡＭの数が減少するような大きな物理的スペースを、ＳＲＡＭおよびこれと付属する間隔に帰着する。
【００１５】
本発明の種々の実施形態は、ロジック回路のＨＯＴプロセスと結合してＳＴＩによって絶縁されるようなＳＯＩ層上のＳＲＡＭを提供することに関する。ＳＯＩ上の素子分離の最小幅は、シリコン層より下の絶縁体のために電気的な分離上よりはむしろ素子の物理的な分離上に基づいている。素子間の制限された導電経路によって、素子をより接近して集積できる。本発明の１以上の実施形態は、シャロウトレンチアイソレーション（ＳＴＩ）と共にハイブリッド配向技術（ＨＯＴ）を使用することにより、より小さなスペースを必要とするＳＲＡＭセルを提供することである。
【００１６】
本発明の１つ以上の実施形態は、ロジック用ｎＦＥＴおよびｐＦＥＴがＳＯＩ領域上およびバルク領域上にそれぞれ形成され、一方、ＳＲＡＭ用ｎＦＥＴおよびｐＦＥＴがＳＯＩ領域にのみ形成されるようなＨＯＴプロセスを備えたＳＯＩ上にＳＲＡＭセルを形成することに関連する。
【００１７】
図１〜６は一般的なＨＯＴプロセスを説明している。ＨＯＴプロセスの他の変形例が知られていることについて理解される。従って、図１〜６のＨＯＴプロセスアプローチは、ＨＯＴプロセスの一例として提供されている。これは利用可能な唯一のＨＯＴプロセス技術としては解釈されない。
【００１８】
図１は、ｎＦＥＴおよびｐＦＥＴ領域を有するようにパターニングした後の埋め込み酸化物層を備えた半導体基板を示している。図１は、その上に埋め込み酸化物層１０１を備えた基板１００を示している。シリコン層１０２が埋め込み酸化物層１０１上に堆積されている。ここで、ＨＯＴプロセスに従えば、バルク基板１００の結晶配向は、シリコン層（ＳＯＩ）１０２の結晶配向とは異なる。レジスト１０４が堆積され、パターン化され、結果として図１になる。説明の目的のために、図１は、ロジックデバイス（特に、ｎＦＥＴおよびｐＦＥＴ）の動作パラメータを増強するためにＨＯＴプロセスがどのように使用できるかについて示している。ｎＦＥＴ領域１０６およびｐＦＥＴ領域１０７が図１中に示されている。
【００１９】
図２は、エッチング後の図１の半導体基板を示している。図２は、基板２００、ＢＯＸ  ２０１、ＳＯＩ  ２０２、およびＳｉＮ  ２０３を示している。図２はさらにｎＦＥＴ領域２０６およびｐＦＥＴ領域２０７を示している。例えば、エッチング技術は、当該技術で知られている反応性イオンエッチングを含む。ここで、このエッチングプロセスが基板２００に達するように行われ、結果として開口２０４が形成される。
【００２０】
図３は、酸化物堆積後の図２の半導体基板を示している。図３は、基板３００、ＢＯＸ  ３０１、ＳＯＩ  ３０２、およびＳｉＮ  ３０３を示している。図３はさらにｎＦＥＴ領域３０６およびｐＦＥＴ領域３０７を示している。酸化物３０４が全体表面上に堆積されている。ここで、酸化物３０４は、バルクシリコン領域（後に図５および図６に示すように）からＳＯＩ領域を絶縁するために有益である。
【００２１】
図４は、エッチング後の図３の半導体基板を示している。ここで、別の反応性イオンエッチングが使用される。図４は、基板４００、ＢＯＸ  ４０１、ＳＯＩ  ４０２、およびＳｉＮ  ４０３を示している。図４はさらにｎＦＥＴ領域４０６およびｐＦＥＴ領域４０７を示している。このエッチ工程の後に、開口４０５の側面上にサイドウォール酸化物４０４が残る。このエッチ工程により、開口４０５の底からいかなる残留酸化物も除去され、基板４００に対するコンタクトまたは小さな距離のエッチを可能にする。
【００２２】
図５は、エピタキシャルシリコン成長後の図４の半導体基板を示している。図５は、基板５００、ＢＯＸ  ５０１、ＳＯＩ  ５０２、およびＳｉＮ  ５０３を示している。図５はさらにｎＦＥＴ領域５０６およびｐＦＥＴ領域５０７を示している。エピタキシャルシリコン５０５は、基板５００の種配向に従って成長する。サイドウォール酸化物５０４は、ＳＯＩ  ５０２からエピタキシャルシリコン５０５を絶縁するのに役立つ。
【００２３】
図６は、研磨後の図５の半導体基板を示している。図６は、基板６００、ＢＯＸ  ６０１、ＳＯＩ  ６０２、ＳｉＮ  ６０３、サイドウォール６０４、およびエピタキシャルシリコン６０５を示している。図６はさらにｎＦＥＴ領域６０６およびｐＦＥＴ領域６０７を示している。例えば、化学的機械的研磨が使用され、シリコン窒化物６０３上に残っているエピタキシャル充填物６０５が除去される。さらに、シリコン窒化層６０３も研磨により除去され（あるいは他の知られた技術により除去され）、ＳＯＩ  ６０２が露出されかつエピタキシャルシリコン６０５も露出される。
【００２４】
図１〜６は、ロジックゲートで使用されるＨＯＴプロセスを提供する。図７〜１２は、同様のプロセスを提供するがＳＲＡＭ領域のためのプロセスを含む。
【００２５】
図７は、ＳＲＡＭ、ｐＦＥＴ領域、およびｎＦＥＴ領域を備えてパターニングされた後の埋め込み酸化物を備えた他の半導体基板を示している。図７は、基板７００、ＢＯＸ  ７０１、ＳＯＩ  ７０２、ＳｉＮ  ７０３、パターン化されたレジスト層７０４（開口７０５および７０９を備える）を示している。図７はｎＦＥＴ領域７０６、ｐＦＥＴ領域７０７、およびＳＲＡＭ領域７０８を示している。
【００２６】
図８は、エッチングおよびレジスト除去の後の図７の半導体基板を示している。例えば、ＲＩＥエッチングを使用する。図８は、基板８００、ＢＯＸ  ８０１、ＳＯＩ  ８０２、ＳｉＮ  ８０３、開口８０４（後のエピタキシャルシリコン成長のために）および複数のトレンチ８０６を示している。図８は、ｎＦＥＴ領域８０６、ｐＦＥＴ領域８０７、およびＳＲＡＭ領域８０８を示している。
【００２７】
図９は、酸化物堆積後の図８の半導体基板を示している。図９は、基板９００、ＢＯＸ  ９１０、ＳＯＩ  ９０２、およびＳｉＮ  ９０３を示している。図９はさらにｎＦＥＴ領域９０６、ｐＦＥＴ領域９０７、およびＳＲＡＭ領域９０８を示している。酸化物９０４が全体表面上に堆積されている。ここで、酸化物９０４は、バルクシリコン（および／またはエピシリコン）領域（後に図１１および図１２に示すように）からＳＯＩ領域９０２を絶縁するために有益である。ここで、酸化物９０４が複数のトレンチ８０９内に堆積され、結果として複数のシャロウトレンチアイソレーション（ＳＴＩ）９０９となる。
【００２８】
図１０は、エッチング後の図９の半導体基板を示している。ここで、別の反応性イオンエッチを使用する。図１０は、基板１０００、ＢＯＸ  １００１、ＳＯＩ  １００２、およびＳｉＮ  １００３を示している。図１０はさらにｎＦＥＴ領域１００６、ｐＦＥＴ領域１００７、およびＳＲＡＭ領域１００８を示している。このエッチ工程の後に開口１００５の側面上にサイドウォール酸化物１００４が残る。このエッチ工程により、開口１００５の底からいかなる残留酸化物９０４も除去され、基板１０００に対するコンタクトまたは小さな距離のエッチを可能にする。
【００２９】
図１１は、エピタキシャルシリコン成長後の図１０の半導体基板を示している。図１１は、基板１１００、ＢＯＸ  １１０１、ＳＯＩ  １１０２、およびＳｉＮ  １１０３を示している。図１１はさらにｎＦＥＴ領域１１０６、ｐＦＥＴ領域１１０７、およびＳＲＡＭ領域１１０８を示している。エピタキシャルシリコン１１０５が、基板１１００の種配向に従って成長する。サイドウォール酸化物１１０４は、ＳＯＩ  １１０２からエピタキシャルシリコン１１０５を絶縁するのに役立つ。
【００３０】
図１２は、研磨後の図１１の半導体基板を示している。図１２は、基板１２００、ＢＯＸ  １２０１、ＳＯＩ  １２０２、およびＳｉＮ  １２０３を示している。図１２はさらにｎＦＥＴ領域１２０６、ｐＦＥＴ領域１２０７、およびＳＲＡＭ領域１２０８を示している。例えば、化学的機械的研磨が、シリコン窒化物１２０３上に残っているエピタキシャル充填物１２０５の除去で使用される。さらに、シリコン窒化層１２０３も研磨により除去され（あるいは他の知られた技術により除去され）、ＳＯＩ  １２０２が露出されかつエピタキシャルシリコン１２０５も露出される。
【００３１】
本発明の一実施形態では、ＳＲＡＭセルがＳＯＩ領域上に提供され、ＨＯＴロジック回路と同じプロセスの中でＳＴＩを使用して分離することができる。従来のアプローチでは、ＳＲＡＭセルは、ロジック形成プロセスが分けられた（全体に渡ってプロセス工程を分ける必要がある）バルク基板上に提供されていた。
【００３２】
他の実施形態では、変更されたＳＴＩがＳＲＡＭ領域で使用される。図１３はこの実施形態を示している。具体的に、図１３は異なるレベルにエッチングすることに必要な幅をパターン化する一例を示している。本発明のこの実施形態では、ＳＲＡＭセルのためのＳＴＩ領域の深さは、ＳＴＩおよびＢＯＸ領域の組み合わせからなる分離特性のために減少する。図１３は、従来のＳＴＩトレンチと比較した本発明の一実施形態に従ったＳＴＩトレンチの比較例を示している。
【００３３】
図１３は、基板１３００、ＢＯＸ  １３０１、ＳＯＩ  １３０２、ＳｉＮ  １３０３、およびパターン化されたレジスト１３０４を示している。図１３の右側には、基板１３００の表面に伸びるトレンチ１３０６が形成されている。トレンチ１３０６の形成を確実とするためのパターン化されたレジスト１３０４における開口距離が幅Ｙによって示されている。
【００３４】
これに対し、本発明の少なくとも１つの実施形態は、より狭いＳＴＩトレンチ１３０５に依存している。複数のトレンチ１３０５は、ＢＯＸ  １３０１の上部までまたはＢＯＸ  １３０１内に伸びている。これら複数のトレンチ１３０５がより狭いので、トレンチ１３０５および１３０６の側面が同じ勾配を保ったままで、開口上部寸法１３０５をより小さくできる。ここで、ＸはＹよりも一般に比例して小さい。
【００３５】
より狭いＳＴＩの使用により、ＳＯＩ層１３０２内のＳＴＩにより費やされる前記距離を縮小することができる。著しい数のＳＲＡＭセルを有するＬＳＩのサイズ以上、ＳＲＡＭセルによって必要とされる単位面積のサイズ（すなわち、ＳＲＡＭセルサイズプラスＳＴＩサイズ）を縮小することができ、それによってＳＲＡＭセルに必要な合計の面積が削減する。
【００３６】
基板上にＢＯＸ層を積み重ねることと比較して、基板のエッチングによりＢＯＸ層を形成してもよいことが理解される。この代替例では、エピタキシャルシリコンは堆積されず、バルク領域内のＳＴＩ領域は基板内に直接形成される。これはエピタキシャルシリコンを分離して堆積する必要がないことにより、プロセスがより容易となる。
【図１】
2010004016.tif 000003
【図２】
2010004016.tif 000004
【図３】
2010004016.tif 000005
【図４】
2010004016.tif 000006
【図５】
2010004016.tif 000007
【図６】
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【図７】
2010004016.tif 000009
【図８】
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【図９】
2010004016.tif 000011
【図１０】
2010004016.tif 000012
【図１１】
2010004016.tif 000013
【図１２】
2010004016.tif 000014
【図１３】
2010004016.tif 000015
【手続補正書】
【提出日】平成21年7月29日(2009.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ロジック領域とＳＲＡＭ領域を備え、
前記ロジック領域はｐＦＥＴ領域およびｎＦＥＴ領域を含み、
前記ｐＦＥＴ領域は、基板、前記基板上のエピタキシャル層を含み、複数のｐＦＥＴが前記エピタキシャル層内に形成されており、
前記ｎＦＥＴ領域は、前記基板、前記基板上の第１の埋め込み酸化物層、前記第１の埋め込み酸化物層上の第１のシリコン層を含み、複数のｎＦＥＴが前記第１のシリコン層内に形成されており、
前記ＳＲＡＭ領域は、前記基板、前記基板上の第２の埋め込み酸化物層、前記第２の埋め込み酸化物層上の第２のシリコン層を含み、複数のＳＲＡＭセルが前記第２のシリコン層内に形成されていることを特徴とする半導体デバイス。
【請求項２】
前記複数のＳＲＡＭセルがシャロウトレンチアイソレーションにより分離されていることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記シャロウトレンチアイソレーションが少なくとも前記第２の埋め込み酸化物層まで、または前記基板まで伸びていることを特徴とする請求項２記載の半導体デバイス。
【請求項４】
第１の結晶配向を備えた基板を用意し、
前記基板上に埋め込み酸化物層を形成し、
前記埋め込み酸化物層上に第１のシリコン層を形成し、
前記シリコン層をエッチングして第１の領域に１つの開口を形成しかつ第２の領域に複数のトレンチを形成し、
前記複数のトレンチ内に酸化物を堆積し、
前記１つの開口内に第２の結晶配向を有する第２のシリコン層を成長させ、
前記複数のトレンチ間の前記第１のシリコン層に複数のＳＲＡＭ用デバイスを形成し、
前記第２のシリコン層の前記第２の領域および第２の領域以外の領域に複数のロジック用デバイスを形成することを特徴とする半導体デバイスの形成方法。
【請求項５】
前記複数のロジック用デバイスとして複数のｐＦＥＴおよびｎＦＥＴを形成することを特徴とする請求項４記載の半導体デバイスの形成方法。
【外国語明細書】
2010004016000001.pdf