(57)【要約】【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。【解決手段】パルス発生装置１００を、起動開始信号Ｄ０の入力に応じて単位パルス信号を発生する、各々の信号出力部が独立した単位パルス発生回路２０＿１〜２０＿Ｎと、単位パルス発生回路２０＿１〜２０＿Ｎのうち単位パルス信号を出力する予定の一部の回路の信号出力端子を順次選択して、該選択した信号出力端子を共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続し、残りの単位パルス発生回路の信号出力端子を共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断するスイッチ制御回路３０及び選択スイッチ４０とを含む構成とした。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するＮ個（Ｎは２以上の整数）の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記Ｎ個の単位パルス発生回路のうちＭ（Ｍは１≦Ｍ＜Ｎの整数）個の単位パルス発生回路の信号出力部を順次、前記Ｎ個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に、前記Ｎ個の単位パルス発生回路のうち残り（Ｎ−Ｍ）個の単位パルス発生回路の信号出力部を前記共通の信号出力線から電気的に切断する出力切替手段と、を備えることを特徴とするパルス発生装置。
【請求項２】
前記出力切替手段は、前記共通の信号出力線に順次接続される前記信号出力部の同時接続数がＭ個で一定となるタイミングで前記共通の信号出力線に対する前記信号出力部の電気的な接続及び切断の切替処理を行うことを特徴とする請求項１に記載のパルス発生装置。
【請求項３】
前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をｎ（ｎは１≦ｎ＜Ｎの整数）個ずつ順次増加させ、Ｎ個まで増加させた後にｍ（ｍは１≦ｍ＜Ｎの整数）個ずつ順次減少させる切替処理を繰り返し行うことを特徴とする請求項１又は請求項２に記載のパルス発生装置。
【請求項４】
前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をｎ（ｎは１≦ｎ＜Ｎの整数）個ずつ順次減少させ、ｋ（ｋは１≦ｋ＜Ｎの整数）個まで減少させた後にｍ（ｍは１≦ｍ＜Ｎの整数）個ずつ順次増加させる切替処理を繰り返し行うことを特徴とする請求項１又は請求項２に記載のパルス発生装置。
【請求項５】
前記出力切替手段は、前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号に基づき前記信号出力部の前記共通の信号出力線に対する電気的な接続及び切断の切替タイミングを決定する切替タイミング信号を生成し、該生成した切替タイミング信号によって、前記切替処理を制御することを特徴とする請求項１乃至請求項４のいずれか１項に記載のパルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置に関する。
【背景技術】
【０００２】
近年、携帯電話や無線ＬＡＮ等の無線端末装置が著しく普及し、利用する周波数帯もギガヘルツ（ＧＨｚ）帯に及んできている。そのため、新しい周波数帯を通信に利用することが困難な状況にある。
そのような中で、パルス幅が極めて狭いインパルス状のパルス列（例えば、パルス幅が１［ｎｓ］近辺のパルス列）を用いる通信方式が周波数資源の新しい利用方法として注目されるようになってきた。そのようなパルス列を用いる通信方式として、例えば、ウルトラワイドバンド(ＵＷＢ)通信方式が知られている。ＵＷＢ通信方式については、例えば、特許文献１に詳しい説明がある。
【０００３】
これらのパルス列を用いた通信方式では、通常の連続波を用いた信号伝送とは異なり、断続的なエネルギーの送受信によって情報の伝送が行われる。
ＵＷＢ通信は低消費電力であり、且つ送受信機の小型化が可能であるため、携帯電話等のモバイル機器に適している。
また、従来のパルス発生回路として、例えば、特許文献２に記載のパルス発生器がある。
かかるパルス発生器は、遅延段の入力信号の立上がりまたは立下がりの一方でパルス信号を発生する回路である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表平１０−５０８７２５号公報
【特許文献２】特開２００６−２２９６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献２のパルス発生回路は、単位パルス信号を発生する複数の単位パルス発生回路の出力を全て短絡させて（ワイヤード・ＯＲ接続して）重ね合わせることで出力するパルス信号を生成している。
そのため、単位パルス信号を発生する単位パルス発生回路の数が増加するにつれて、単位パルス信号の出力ノードにつながるトランジスタなどの回路素子の数が増え、それらが負荷（主に容量）となって、単位パルス信号の振幅が小さくなるという問題があった。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、所望の信号レベルのパルス信号を発生するのに好適なパルス発生装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
〔形態１〕  上記目的を達成するために、形態１のパルス発生装置は、複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するＮ個（Ｎは２以上の整数）の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記Ｎ個の単位パルス発生回路のうちＭ（Ｍは１≦Ｍ＜Ｎの整数）個の単位パルス発生回路の信号出力部を順次、前記Ｎ個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に、前記Ｎ個の単位パルス発生回路のうち残り（Ｎ−Ｍ）個の単位パルス発生回路の信号出力部を前記共通の信号出力線から電気的に切断する出力切替手段と、を備える。
【０００７】
このような構成であれば、出力切替手段によって、各単位パルス発生回路の単位パルス信号の発生タイミングに合わせて、Ｎ個の単位パルス発生回路の信号出力部のうちＭ個の信号出力部を順次、共通の信号出力線に電気的に接続し、残りの（Ｎ−Ｍ）個の信号出力部を順次、共通の信号出力線から電気的に切断することが可能である。
ここで、例えば、Ｎ個の単位パルス発生回路の信号出力部をワイヤード・ＯＲによって共通の信号出力線に全て接続する構成とした場合に、単位パルス信号を発生している単位パルス発生回路に対して、残りの単位パルス発生回路が全て容量負荷となり、単位パルス信号の振幅レベルを低下させる。
【０００８】
一方、本形態の構成であれば、各単位パルス発生回路の単位パルス信号の発生タイミングに合わせて、Ｎ個の単位パルス発生回路のそれぞれ独立した信号出力部のうちＭ個の信号出力部を共通の信号出力線に順次接続し、残りの信号出力部を共通の信号出力線から順次切断することができるので、全てをワイヤード・ＯＲで接続した場合と比較して、容量負荷によって低下する振幅のレベルを低減することができるという効果が得られる。
特に、各単位パルス発生回路のパルス信号の発生タイミングに合わせて、単位パルス信号を発生するタイミングにある１つの単位パルス発生回路のみを順次接続し、単位パルス信号を発生するタイミングにない残りの単位パルス発生回路を順次切断することで、容量負荷による振幅レベルの低下が発生すること自体を防ぐことができる。
更に、連続して単位パルス信号を発生する複数の単位パルス発生回路の信号出力部を順次、共通の信号出力線に電気的に接続することで、接続の切替を余裕を持って行うことができるという効果も得られる。
【０００９】
ここで、上記「所定の接続部」は、単位パルス信号を生成するパルス生成部の構成に応じた数の接続部であり、パルス生成部毎に異なる複数の接続部の組み合わせなどが該当する。以下、形態５において同じである。
また、上記「単位パルス発生回路」は、遅延された基準信号（クロック信号）を入力とし、所定の論理演算によってハイレベル又はローレベルとなる出力信号（単位パルス信号）を生成する論理回路などから構成される。以下、形態５において同じである。
また、上記「単位パルス信号」は、単周期のモノサイクルパルス信号などの単位パルス信号列を形成する最小単位のパルス信号が該当する。以下、形態５において同じである。
【００１０】
〔形態２〕  更に、形態２のパルス発生装置は、形態１のパルス発生装置において、前記出力切替手段は、前記共通の信号出力線に順次接続される前記信号出力部の同時接続数がＭ個で一定となるタイミングで前記共通の信号出力線に対する前記信号出力部の電気的な接続及び切断の切替処理を行う。
このような構成であれば、共通の信号出力線に対して、常に一定数の信号出力部が電気的に接続及び切断されるので、発生する容量負荷を一定とすることができる。
これにより、出力するパルス信号列の振幅レベルを一定レベルで安定化することができるという効果が得られる。
【００１１】
〔形態３〕  更に、形態３のパルス発生装置は、形態１又は２のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をｎ（ｎは１≦ｎ＜Ｎの整数）個ずつ順次増加させ、Ｎ個まで増加させた後にｍ（ｍは１≦ｍ＜Ｎの整数）個ずつ順次減少させる切替処理を繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、各単位パルス発生回路の信号出力部をｎ個ずつ共通の信号出力線に順次、接続数を増加させながら（前の接続を残したまま）電気的に接続することができる。更に、最大接続数となるＮ個の信号出力部が共通の信号出力線に電気的に接続された状態から、ｍ個ずつ順次共通の信号出力線から電気的に切断することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、大きな振幅レベルから徐々に小さな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【００１２】
〔形態４〕  更に、形態４のパルス発生装置は、形態１又は２のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をｎ（ｎは１≦ｎ＜Ｎの整数）個ずつ順次減少させ、ｋ（ｋは１≦ｋ＜Ｎの整数）個まで減少させた後にｍ（ｍは１≦ｍ＜Ｎの整数）個ずつ順次増加させる切替処理を繰り返し行う。
このような構成であれば、パルス信号の発生順番が連続するパルス発生回路がＭ個ずつパルス信号の発生前に選択され、これらの信号出力線が共通の信号出力線に電気的に接続される。
【００１３】
このような構成であれば、単位パルス信号を発生した順番に、各単位パルス発生回路の信号出力部をｎ個ずつ共通の信号出力線から順次、電気的に切断することができる。更に、ｋ個の信号出力部が共通の信号出力線に電気的に接続された状態から、各単位パルス発生回路の信号出力部をｍ個ずつ共通の信号出力線に順次、接続数を増加させながら（前の接続を残したまま）電気的に接続することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、小さい振幅レベルから徐々に大きな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【００１４】
〔形態５〕  また、上記目的を達成するために、形態５のパルス発生装置は、複数の単位パルス信号を連続した単位パルス信号列から構成されるパルス信号を発生するパルス発生装置であって、
入力信号を遅延して出力する複数の遅延素子を縦続接続した構成の遅延回路と、
前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号を入力とし、前記遅延信号の遅延時間に応じた時間幅の単位パルス信号を連続して順次発生するＮ個（Ｎは２以上の整数）の単位パルス発生回路と、
前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記各単位パルス発生回路の信号出力部を、前記Ｎ個の単位パルス発生回路に共通の信号出力線に電気的に接続すると共に前記共通の信号出力線から電気的に切断する出力切替手段と、を備え、
前記出力切替手段は、前記各単位パルス発生回路の信号出力部を順次前記共通の信号出力線に電気的に接続すると共に、前記共通の信号出力線に同時に接続する前記信号出力部の数を順次変化させる切替処理を行う。
このような構成であれば、同時接続された単位パルス発生回路が容量負荷となることを利用して、単位パルス信号の振幅レベルを変調させて、所望の振幅変化をする単位パルス信号列から構成されるパルス信号を発生することができるという効果が得られる。
【００１５】
〔形態６〕  更に、形態６のパルス発生装置は、形態５のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をｎ（ｎは１≦ｎ＜Ｎの整数）個ずつ順次増加させ、Ｎ個まで増加させた後にｍ（ｍは１≦ｍ＜Ｎの整数）個ずつ順次減少させる切替処理を繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、各単位パルス発生回路の信号出力部をｎ個ずつ共通の信号出力線に順次、接続数を増加させながら（前の接続を残したまま）電気的に接続することができる。更に、最大接続数となるＮ個の信号出力部が共通の信号出力線に電気的に接続された状態から、ｍ個ずつ順次共通の信号出力線から電気的に切断することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、大きな振幅レベルから徐々に小さな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【００１６】
〔形態７〕  更に、形態７のパルス発生装置は、形態５のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、前記共通の信号出力線に電気的に接続する前記信号出力部の数をｎ（ｎは１≦ｎ＜Ｎの整数）個ずつ順次減少させ、ｋ（ｋは１≦ｋ＜Ｎの整数）個まで減少させた後にｍ（ｍは１≦ｍ＜Ｎの整数）個ずつ順次増加させる切替処理を繰り返し行う。
このような構成であれば、パルス信号の発生順番が連続するパルス発生回路がＭ個ずつパルス信号の発生前に選択され、これらの信号出力線が共通の信号出力線に電気的に接続される。
【００１７】
このような構成であれば、単位パルス信号を発生した順番に、各単位パルス発生回路の信号出力部をｎ個ずつ共通の信号出力線から順次、電気的に切断することができる。更に、ｋ個の信号出力部が共通の信号出力線に電気的に接続された状態から、各単位パルス発生回路の信号出力部をｍ個ずつ共通の信号出力線に順次、接続数を増加させながら（前の接続を残したまま）電気的に接続することができる。
これによって、順番に接続及び切断する構成とすればよいので、切替処理を行う回路の回路構成を簡易にすることができる。
更に、小さい振幅レベルから徐々に大きな振幅レベルへと変化していく単位パルス信号列から構成されるパルス信号を発生することができる。
【００１８】
〔形態８〕  更に、形態８のパルス発生装置は、形態５のパルス発生装置において、前記出力切替手段は、前記各単位パルス発生回路の前記単位パルス信号の発生タイミングに基づき、Ｎ個の前記単位パルス発生回路におけるＬ（Ｌは２≦Ｌ＜Ｎの整数）個の単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数をａ（ａは１≦ａ＜Ｌの整数）個ずつ順次増加させ、Ｌ個まで増加させた後にｂ（１≦ｂ＜Ｌ）個ずつ順次減少させる第１の切替処理と、残りの（Ｎ−Ｌ）個の前記単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数を（Ｎ−Ｌ）個からｉ（ｉは１≦ｉ＜（Ｎ−Ｌ）の整数）個ずつ順次減少させ、ｋ（ｋは１≦ｋ＜（Ｎ−Ｌ）の整数）個まで減少させた後にｊ（１≦ｊ＜（Ｎ−Ｌ））個ずつ順次増加させる第２の切替処理とを所定の順番で繰り返し行う。
このような構成であれば、単位パルス信号を発生する順番に、Ｌ（Ｌは２≦Ｌ＜Ｎの整数）個の単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数をａ（ａは１≦ａ＜Ｌの整数）個ずつ順次増加させ、Ｌ個まで増加させた後にｂ（１≦ｂ＜Ｌ）個ずつ順次減少させることができる。
【００１９】
更に、（Ｎ−Ｌ）個の前記単位パルス発生回路に対して、前記共通の信号出力線に電気的に接続する前記信号出力部の数を（Ｎ−Ｌ）個からｉ（ｉは１≦ｉ＜（Ｎ−Ｌ）の整数）個ずつ順次減少させ、ｋ（ｋは１≦ｋ＜（Ｎ−Ｌ）の整数）個まで減少させた後にｊ（１≦ｊ＜（Ｎ−Ｌ））個ずつ順次増加させることができる。
これによって、第１の切替処理→第２の切替処理の順に行った場合は、前半Ｌ個の単位パルス信号が大きな振幅レベルから徐々に小さな振幅レベルへと変化し、後半（Ｎ−Ｌ）個の単位パルス信号が小さな振幅レベルから徐々に大きな振幅レベルへと変化する単位パルス信号列から構成されるパルス信号を発生することができる。
また、第２の切替処理→第１の切替処理の順に行った場合は、前半（Ｎ−Ｌ）個の単位パルス信号が小さな振幅レベルから徐々に大きな振幅レベルへと変化し、後半Ｌ個の単位パルス信号が大きな振幅レベルから徐々に小さな振幅レベルへと変化する単位パルス信号列から構成されるパルス信号を発生することができる。
【００２０】
〔形態９〕  更に、形態９のパルス発生装置は、形態８のパルス発生装置において、前記Ｌは、前記Ｎが偶数のときはＮ／２であり、前記Ｎが奇数のときは（Ｎ＋１）／２である。
このような構成であれば、第１の切替処理→第２の切替処理の順に行った場合は、両端部で最大振幅となり徐々に変化して中心部で最小振幅となる単位パルス信号列から構成されるパルス信号を発生することができる。
また、第２の切替処理→第１の切替処理の順に行った場合は、両端部で最小振幅となり徐々に変化して中心部で最大振幅となる単位パルス信号列から構成されるパルス信号を発生することができる。
【００２１】
〔形態１０〕  更に、形態１０のパルス発生装置は、形態１乃至９のいずれか１のパルス発生装置において、前記出力切替手段は、前記縦続接続した複数の遅延素子における所定の遅延素子から出力される遅延信号に基づき前記信号出力部の前記共通の信号出力線に対する電気的な接続及び切断の切替タイミングを決定する切替タイミング信号を生成し、該生成した切替タイミング信号によって、前記切替処理を制御する。
このような構成であれば、単位パルス発生回路を駆動する信号と同じ信号を用いて切替制御を行うことができるので、切替制御を行う部分の回路構成を簡素化することができるという効果が得られる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係るパルス発生装置１００の概略構成を示すブロック図である。
【図２】選択スイッチ４０の構成例を示す図である。
【図３】第１の実施の形態に係るパルス発生装置１００の回路構成例を示す図である。
【図４】（ａ）は、単位パルス発生回路２０の端子構成例を示す図であり、（ｂ）は、単位パルス発生回路２０の真理値表の一例を示す図である。
【図５】（ａ）〜（ｃ）は、単位パルス発生回路２０の回路構成例を示す図である。
【図６】第１の実施の形態の変形例に係るパルス発生装置１００の構成例を示すブロック図である。
【図７】第２の実施の形態に係るパルス発生装置１００の回路構成例を示す図である。
【図８】パルス発生装置１００の遅延回路１０、単位パルス発生回路２０、選択スイッチ４０及び電位調整回路５０に対して入出力される信号のタイミングチャートである。
【図９】第２の実施の形態の変形例に係るパルス発生装置１００の回路構成例を示す図である。
【図１０】第３の実施の形態に係るパルス発生装置１００の回路構成例を示す図である。
【図１１】遅延時間の制御が可能なインバータ遅延回路１１の回路構成例を示す図である。
【発明を実施するための形態】
【００２３】
〔第１の実施の形態〕
以下、本発明の第１の実施の形態を図面に基づき説明する。図１〜図５は、本発明に係るパルス発生装置の第１の実施の形態を示す図である。
まず、本発明に係るパルス発生装置の構成を図１〜図２に基づき説明する。図１は、本発明に係るパルス発生装置１００の概略構成を示すブロック図である。また、図２は、選択スイッチ４０の構成例を示す図である。
パルス発生装置１００は、図１に示すように、入力信号を遅延する遅延回路１０と、遅延回路１０から出力される遅延信号に応じて単位パルス信号を発生するＮ個の単位パルス発生回路２０＿１〜２０＿Ｎ（Ｎは２以上の整数）と、共通の信号出力線に対する単位パルス発生回路２０＿１〜２０＿Ｎの信号出力部の電気的な接続及び切断を行う選択スイッチ４０のスイッチ切替処理を制御するスイッチ制御回路３０と、選択スイッチ４０と、パルス出力信号の電位を調整する電位調整回路５０とを含んで構成される。
【００２４】
遅延回路１０は、複数のインバータ回路（遅延素子）を縦続接続した構成の遅延段と、縦続接続された複数のインバータ回路の各接続部の負荷を一定にするための複数のバッファ回路とを含んで構成される。具体的な回路例は後述する。
単位パルス発生回路２０＿１〜２０＿Ｎは、各々が独立しており、遅延回路１０の遅延段における所定の接続部からバッファ回路を介して出力される遅延信号を入力とし、この遅延信号の遅延時間に応じたパルス幅の単位パルス信号ｕｐ１〜ｕｐＮを発生する。具体的な回路例は後述する。
スイッチ制御回路３０は、遅延回路１０の遅延素子の接続部からバッファ回路を介して出力される遅延信号に基づき、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜Ｎを生成し、該生成したスイッチ切替信号ＳＷ＿Ｓｉｇ１〜Ｎを選択スイッチ４０の各スイッチング素子に供給する。
【００２５】
本実施の形態では、予め設定された順番で、予め決定された個数の信号出力部を順次選択し、単位パルス発生回路２０＿１〜２０＿Ｎに共通の信号出力線Ｐｕ＿Ｃｏｕｔに対して電気的に接続及び切断するように選択スイッチ４０の各スイッチング素子のオン・オフを制御するスイッチ切替信号ＳＷ＿Ｓｉｇ１〜Ｎを生成する。
ここで、予め設定された順番とは、予め決定している単位パルス発生回路２０＿１〜２０＿Ｎの単位パルス信号ｕｐ１〜ｕｐＮを発生する順番であり、予め設定された個数とは、当該個数をＸとすると「１≦Ｘ＜Ｎ」の整数である。
【００２６】
選択スイッチ４０は、図２に示すように、単位パルス発生回路２０＿１〜２０＿Ｎの信号出力部と、共通の信号出力線Ｐｕ＿Ｃｏｕｔとの電気的な接続と切断とを行うスイッチング素子４１＿１〜４１＿Ｎを含んで構成される。
スイッチング素子４１＿１〜４１＿Ｎは、ＭＯＳトランジスタなどのスイッチング素子から構成され、スイッチ制御回路３０からのスイッチ切替信号ＳＷ＿Ｓｉｇ１〜Ｎに応じて、各スイッチング素子をオン・オフする。そして、オンのときに単位パルス発生回路の信号出力部を共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続し、オフのときに信号出力部を共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断する。
【００２７】
次に、図３に基づき、パルス発生装置１００の具体的な回路構成を説明する。
ここで、図３は、パルス発生装置１００の回路構成例を示す図である。
図３に示すように、パルス発生装置１００は、遅延回路１０と、単位パルス発生回路２０＿１〜２０＿４と、ＸＯＲ回路３１＿１〜３１＿４と、インバータ回路３２＿１〜３２＿４と、バッファ回路３３＿１〜３３＿４とから構成されるスイッチ制御回路３０と、スイッチング素子４１＿１〜４１＿４とから構成される選択スイッチ４０と、電位調整回路５０とを含んで構成される。
遅延回路１０は、入力信号を所定時間だけ遅延させると共に反転して出力するインバータ回路１１＿１〜１１＿９と、入力信号をそのまま出力するバッファ回路１２＿１〜１２＿９，１３＿１〜１３＿９とを含んで構成される。
インバータ回路１１＿１〜１１＿９は、インバータ回路１１＿１を始端とし、インバータ回路１１＿９を終端として１１＿１〜１１＿９の順に、これらの入力端子及び出力端子が電気的に縦続接続されている。
【００２８】
上記構成によって、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら各回路を伝わり、インバータ回路が奇数個であることから、終端からは９つのインバータ回路で遅延され且つ入力信号を反転した信号が出力される。
例えば、ハイレベルの信号を正論理、ローレベルの信号を否定論理で見た場合に、インバータ回路１１＿１の入力端子に入力された信号が正論理の場合は、インバータ回路１１＿９の出力端子から否定論理が、入力された信号が否定論理の場合は、インバータ回路１１＿９の出力端子から正論理が出力される。
なお、インバータ回路を偶数個とした場合は、始端に入力された信号と同じ論理の信号が終端から出力されることになる。
次に、バッファ回路１２＿１〜１２＿９と、１３＿１〜１３＿９とは、バッファ回路１２＿１と１３＿１、１２＿２と１３＿２、１２＿３と１３＿３・・・といったように、「＿」の後の数字が同じ２つのバッファ回路が縦続接続されている。
【００２９】
バッファ回路１２＿１の信号入力端子は、インバータ回路１１＿１及び１１＿２の接続部と、バッファ回路１２＿２の信号入力端子は、インバータ回路１１＿２及び１１＿３の接続部と、バッファ回路１２＿３の信号入力端子は、インバータ回路１１＿３及び１１＿４との接続部とそれぞれ電気的に接続されている。
更に、バッファ回路１２＿４の信号入力端子は、インバータ回路１１＿４及び１１＿５の接続部と、バッファ回路１２＿５の信号入力端子は、インバータ回路１１＿５及び１１＿６の接続部と、バッファ回路１２＿６の信号入力端子は、インバータ回路１１＿６及び１１＿７の接続部とそれぞれ電気的に接続されている。
更に、バッファ回路１２＿７の信号入力端子は、インバータ回路１１＿７及び１１＿８の接続部と、バッファ回路１２＿８の信号入力端子は、インバータ回路１１＿８及び１１＿９の接続部と、バッファ回路１２＿９の信号入力端子は、インバータ回路１１＿９の信号出力端子とそれぞれ電気的に接続されている。
【００３０】
バッファ回路１３＿１の信号出力端子は、単位パルス発生回路２０＿１の信号入力端子Ａと、バッファ回路１３＿２の信号出力端子は、単位パルス発生回路２０＿１の信号入力端子Ｂと、バッファ回路１３＿３の信号出力端子は、単位パルス発生回路２０＿１の信号入力端子Ｃ及び単位パルス発生回路２０＿２の信号入力端子Ａとそれぞれ電気的に接続されている。
更に、バッファ回路１３＿４の信号出力端子は、単位パルス発生回路２０＿２の信号入力端子Ｂと、バッファ回路１３＿５の信号出力端子は、単位パルス発生回路２０＿２の信号入力端子Ｃ及び単位パルス発生回路２０＿３の信号入力端子Ｃと、バッファ回路１３＿６の信号出力端子は、単位パルス発生回路２０＿３の信号入力端子Ｂとそれぞれ電気的に接続されている。
【００３１】
更に、バッファ回路１３＿７の信号出力端子は、単位パルス発生回路２０＿３の信号入力端子Ｃ及び単位パルス発生回路２０＿４の信号入力端子Ａと、バッファ回路１３＿８の信号出力端子は、単位パルス発生回路２０＿４の信号入力端子Ｂと、バッファ回路１３＿９の信号出力端子は、単位パルス発生回路２０＿４の信号入力端子Ｃとそれぞれ電気的に接続されている。
上記構成によって、遅延段を構成する縦続接続された各インバータ回路１１＿１〜１１＿９の各接続部は、バッファ回路１２＿１〜１２＿９，１３＿１〜１３＿９によって負荷が均一となり、これにより、各接続部から出力される遅延信号の振幅レベル及び時間幅を均一にする。
また、単位パルス発生回路２０＿１〜２０＿４は、３つの信号入力端子Ａ〜Ｃと、１つの信号出力端子ＯＵＴとを備え、信号入力端子Ａ〜Ｃに入力される信号に応じて所定の論理演算を行い、その演算結果に応じた単位パルス信号を信号出力端子ＯＵＴから出力する。
【００３２】
また、スイッチ制御回路３０を構成する、ＸＯＲ回路３１＿１の２つの信号入力端子の一方と、遅延回路１０のバッファ回路１２＿１の信号出力端子とが電気的に接続され、ＸＯＲ回路３１＿１の２つの信号入力端子の他方と、バッファ回路１２＿３の信号出力端子とが電気的に接続されている。
更に、ＸＯＲ回路３１＿２の２つの信号入力端子の一方と、遅延回路１０のバッファ回路１２＿３の信号出力端子とが電気的に接続され、ＸＯＲ回路３１＿２の２つの信号入力端子の他方と、バッファ回路１２＿５の信号出力端子とが電気的に接続された構成を有している。
更に、ＸＯＲ回路３１＿３の２つの信号入力端子の一方と、遅延回路１０のバッファ回路１２＿５の信号出力端子とが電気的に接続され、ＸＯＲ回路３１＿３の２つの信号入力端子の他方と、バッファ回路１２＿７の信号出力端子とが電気的に接続された構成を有している。
【００３３】
更に、ＸＯＲ回路３１＿４の２つの信号入力端子の一方と、遅延回路１０のバッファ回路１２＿７の信号出力端子とが電気的に接続され、ＸＯＲ回路３１＿４の２つの信号入力端子の他方と、バッファ回路１２＿９の信号出力端子とが電気的に接続された構成を有している。
更に、ＸＯＲ回路３１＿１の信号出力端子は、インバータ回路３２＿１及びバッファ回路３３＿１の信号入力端子と電気的に接続され、ＸＯＲ回路３１＿２の信号出力端子は、インバータ回路３２＿２及びバッファ回路３３＿２の信号入力端子と電気的に接続されている。
更に、ＸＯＲ回路３１＿３の信号出力端子は、インバータ回路３２＿３及びバッファ回路３３＿３の信号入力端子と電気的に接続され、ＸＯＲ回路３１＿４の信号出力端子は、インバータ回路３２＿４及びバッファ回路３３＿４の信号入力端子と電気的に接続されている。
【００３４】
また、スイッチング素子４１＿１〜４１＿４は、Ｐチャンネル型のＭＯＳトランジスタであるトランジスタ４２＿１〜４２＿４と、Ｎチャンネル型のＭＯＳトランジスタであるトランジスタ４３＿１〜４３＿４とを含んで構成される。
スイッチング素子４１＿１は、トランジスタ４２＿１とトランジスタ４３＿１とを含み、トランジスタ４２＿１のソース端子とトランジスタ４３＿１のソース端子とが電気的に接続され、トランジスタ４２＿１のドレイン端子とトランジスタ４３＿１のドレイン端子とが電気的に接続されてアナログスイッチを形成している。
トランジスタ４２＿１のゲート端子とスイッチ制御回路３０のインバータ回路３２＿１の信号出力端子とが電気的に接続され、トランジスタ４３＿１のゲート端子とスイッチ制御回路のバッファ回路３３＿１の信号出力端子とが電気的に接続されている。
スイッチング素子４１＿２〜４１＿４もスイッチング素子４１＿１と同様に、「＿」の後の数字が同じ各２つのトランジスタによってアナログスイッチを形成している。
【００３５】
更に、トランジスタ４２＿２〜４２＿４のゲート端子とスイッチ制御回路３０のインバータ回路３２＿２〜３２＿４の信号出力端子とが「＿」の後の数字が同じもの同士で電気的に接続され、トランジスタ４３＿２〜４３＿４のゲート端子とスイッチ制御回路のバッファ回路３３＿２〜３３＿４の信号出力端子とが「＿」の後の数字が同じもの同士で電気的に接続されている。
スイッチング素子４１＿１〜４１＿４の各２つのトランジスタのドレイン端子又はソース端子の接続部の一方と単位パルス発生回路２０＿１〜２０＿４の信号出力端子ＯＵＴとが「＿」の後の数字が同じもの同士でそれぞれ電気的に接続され、前記接続部の他方と共通の信号出力線Ｐｕ＿Ｃｏｕｔとがそれぞれ電気的に接続されている。
【００３６】
上記構成によって、スイッチング素子４１＿１〜４１＿４の各２つのトランジスタのゲート端子の一方には、ＸＯＲ回路３１＿１〜３１＿４の出力信号そのものがそれぞれ入力され、他方にはＸＯＲ回路３１＿１〜３１＿４の出力信号を反転した信号がそれぞれ入力される。これらＸＯＲ回路３１＿１〜３１＿４の出力信号そのもの及びこれを反転した信号の各組が、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜４となる。
これによって、スイッチング素子４１＿１〜４１＿４の各２つのトランジスタは、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜４に応じて同時にオン・オフする。各２つのトランジスタがオンのときは、単位パルス発生回路２０＿１〜２０＿４のうち、オンとなっているトランジスタに対応する単位パルス発生回路の信号出力端子が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
【００３７】
電位調整回路５０は、Ｎチャンネル型のＭＯＳトランジスタであるトランジスタ５１〜５３と、Ｐチャンネル型のＭＯＳトランジスタであるトランジスタ５４とを含んで構成される。
具体的に、トランジスタ５１のドレイン端子が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続され、ソース端子がトランジスタ５２のドレイン端子に電気的に接続され、トランジスタ５２のソース端子がＧＮＤノードに電気的に接続されている。
更に、トランジスタ５１のゲート端子は、遅延回路１０のバッファ回路１３＿９の信号出力端子と電気的に接続され、トランジスタ５２のゲート端子は、遅延回路１０のバッファ回路１３＿１の信号出力端子と電気的に接続されている。
更に、トランジスタ５４のソース端子が電圧ＶDDの電源ノードに電気的に接続され、ドレイン端子がトランジスタ５３のドレイン端子に電気的に接続され、トランジスタ５３のソース端子がＧＮＤノードに電気的に接続されている。
【００３８】
更に、トランジスタ５１のソース端子と、トランジスタ５３及び５４のゲート端子と、トランジスタ５３及び５４のドレイン端子とが電気的に接続されている。
上記構成によって、トランジスタ５１及び５２は、ゲート端子に入力される信号が両方ともハイレベルのときにオン状態となって共通の信号出力線Ｐｕ＿ＣｏｕｔをＧＮＤレベルに接続し、それ以外のときにオフ状態となる。これにより、パルス信号を発生しない期間における出力電位を設定することができる。本実施の形態では、最も安定した電位となるＧＮＤレベル（接地電位）に設定しているが、ＶDDよりも低電位であれば他の電位に設定してもよい。
また、トランジスタ５３及び５４によってプッシュプル回路が構成され、入力信号（単位パルス信号）のレベルに応じた出力信号を出力する。
【００３９】
次に、図４及び図５に基づき、単位パルス発生回路２０＿１〜２０＿４の詳細な構成を説明する。以下、単位パルス発生回路２０＿１〜２０＿４において区別する必要のないときは、単に単位パルス発生回路２０と称することとする。
ここで、図４（ａ）は、単位パルス発生回路２０の端子構成例を示す図であり、（ｂ）は、単位パルス発生回路２０の真理値表の一例を示す図である。また、図５（ａ）〜（ｃ）は、単位パルス発生回路２０の回路構成例を示す図である。
単位パルス発生回路２０は、図４（ａ）に示すように、信号入力端子Ａ〜Ｃと、信号出力端子ＯＵＴとを備え、信号入力端子Ａ〜Ｃに入力された信号の論理（正論理「Ｈ」、否定論理「Ｌ」）に応じて、図４（ｂ）の真理値表に従った論理演算を行い、その演算結果に応じた論理の単位パルス信号を信号出力端子ＯＵＴから出力する。
【００４０】
なお、入力信号のレベルがハイレベルのときを正論理「Ｈ」、ローレベルのときを否定論理「Ｌ」とする。また、図４（ｂ）の真理値表において、Ｈは正論理、Ｌは否定論理、Ｚはハイ・インピーダンスとなる。
また、単位パルス発生回路２０は、図５（ａ）〜（ｃ）に示すように、Ｐチャンネル型のＭＯＳトランジスタであるトランジスタ２１及び２２と、Ｎチャンネル型のＭＯＳトランジスタであるトランジスタ２３及び２４とを含んで構成される。
そして、信号入力端子Ａ〜Ｃの構成によって、図５（ａ）〜（ｃ）に示すような回路構成が採用可能である。
【００４１】
具体的に、単位パルス発生回路２０は、図５（ａ）〜（ｃ）に共通の構成として、トランジスタ２１のソース端子が電圧ＶDDの電源ノードに電気的に接続され、ドレイン端子がトランジスタ２２のソース端子に電気的に接続されている。
更に、トランジスタ２２のドレイン端子がトランジスタ２３のドレイン端子に電気的に接続され、トランジスタ２３のソース端子がトランジスタ２４のドレイン端子に電気的に接続され、トランジスタ２４のソース端子がＧＮＤノードに電気的に接続されている。
そして、トランジスタ２２のドレイン端子とトランジスタ２３のドレイン端子との接続部に信号出力端子ＯＵＴが形成されている。
【００４２】
図５（ａ）に示す単位パルス発生回路２０は、トランジスタ２１のゲート端子と電気的に接続される信号入力端子Ｃと、トランジスタ２２及び２３のゲート端子と電気的に接続される信号入力端子Ｂと、トランジスタ２４のゲート端子と電気的に接続される信号入力端子Ａとを備えている。
また、図５（ｂ）に示す単位パルス発生回路２０は、トランジスタ２１のゲート端子と電気的に接続される信号入力端子Ｃと、トランジスタ２２及び２４のゲート端子と電気的に接続される信号入力端子Ｂと、トランジスタ２３のゲート端子と電気的に接続される信号入力端子Ａとを備えている。
また、図５（ｃ）に示す単位パルス発生回路２０は、トランジスタ２１及び２３のゲート端子と電気的に接続される信号入力端子Ｂと、トランジスタ２２のゲート端子と電気的に接続される信号入力端子Ｃと、トランジスタ２４のゲート端子と電気的に接続される信号入力端子Ａとを備えている。
【００４３】
上記構成によって、単位パルス発生回路２０＿１〜２０＿４は、信号入力端子Ａ〜Ｃに入力される遅延信号のレベルに応じて、図４（ｂ）の真理値表に示すレベルの信号を出力する。
本実施の形態において、単位パルス発生回路２０の回路構成として、図５（ａ）〜（ｃ）に示す回路構成のいずれを採用しても、図４（ｂ）に示す真理値表の動作を実現することができる。
具体的に、起動開始信号Ｄ０がハイレベルで一定となる状態が続いたときは、奇数番目のインバータ回路の出力であるＸＤ１、ＸＤ３、ＸＤ５、ＸＤ７、ＸＤ９が「Ｌ」となり、偶数番目のインバータ回路の出力であるＤ２、Ｄ４、Ｄ６、Ｄ８が「Ｈ」となるので、単位パルス発生回路２０＿１〜２０＿４の各信号入力端子Ａに「Ｌ」、Ｂに「Ｈ」、Ｃに「Ｌ」となる信号が入力される。これによって、単位パルス発生回路２０＿１〜２０＿４の出力はハイインピーダンスとなる。
【００４４】
また、起動開始信号Ｄ０がローレベルで一定となる状態が続いたときは、奇数番目のインバータ回路の出力であるＸＤ１、ＸＤ３、ＸＤ５、ＸＤ７、ＸＤ９が「Ｈ」となり、偶数番目のインバータ回路の出力であるＤ２、Ｄ４、Ｄ６、Ｄ８が「Ｌ」となるので、単位パルス発生回路２０＿１〜２０＿４の各信号入力端子Ａに「Ｈ」、Ｂに「Ｌ」、Ｃに「Ｈ」となる信号が入力される。これによって、単位パルス発生回路２０＿１〜２０＿４の出力はハイインピーダンスとなる。
また、起動開始信号Ｄ０がハイレベルで一定の状態からローレベルに変化すると、これを契機に、ＸＤ１、Ｄ２、ＸＤ３、Ｄ４、ＸＤ５、Ｄ６、ＸＤ７、Ｄ８、ＸＤ９は、この順に、各信号入力端子Ａ，Ｂ，Ｃが、「Ｌ」，「Ｈ」，「Ｌ」→「Ｈ」，「Ｈ」，「Ｌ」→「Ｈ」，「Ｌ」，「Ｌ」へと変化していく。
【００４５】
これにより、単位パルス発生回路２０＿１〜２０＿４は、信号入力端子Ａに「Ｈ」、Ｂに「Ｈ」、Ｃに「Ｌ」となる信号が入力されると、信号出力端子ＯＵＴからローレベルの信号を出力する。更に、信号入力端子Ａに「Ｈ」、Ｂに「Ｌ」、Ｃに「Ｌ」となる信号が入力されると、信号出力端子ＯＵＴからハイレベルの信号を出力する。この一連の出力によって単位パルス信号が発生する。
また、起動開始信号Ｄ０がローレベルで一定の状態からハイレベルに変化すると、これを契機に、ＸＤ１、Ｄ２、ＸＤ３、Ｄ４、ＸＤ５、Ｄ６、ＸＤ７、Ｄ８、ＸＤ９は、この順に、各信号入力端子Ａ，Ｂ，Ｃが、「Ｈ」，「Ｌ」，「Ｈ」→「Ｌ」，「Ｌ」，「Ｈ」→「Ｌ」，「Ｈ」，「Ｈ」→「Ｌ」，「Ｈ」，「Ｌ」へと変化していく。
【００４６】
これにより、単位パルス発生回路２０＿１〜２０＿４は、信号入力端子Ａに「Ｌ」、Ｂに「Ｌ」、Ｃに「Ｈ」、Ａに「Ｌ」、Ｂに「Ｈ」、Ｃに「Ｈ」又はＡに「Ｌ」、Ｂに「Ｈ」、Ｃに「Ｌ」となる信号が入力されると、信号出力端子ＯＵＴの出力がハイインピーダンスとなる。
なお、図３に示す回路例では、単位パルス発生回路２０＿１→２０＿２→２０＿３→２０＿４の順で、連続してインバータ回路１１＿１〜１１＿９の遅延時間に応じたパルス幅の単位パルス信号ｕｐ１〜ｕｐ４を発生する。また、図３に示す回路例では、信号出力部の共通の信号出力線Ｐｕ＿Ｃｏｕｔへの同時接続個数を示す設定個数Ｘは１となる。
【００４７】
次に、図３の回路構成を例に挙げて、本実施の形態のパルス発生装置１００の具体的な動作を説明する。
まず、外部のクロック発生器（不図示）からのＣＬＫ信号（例えば、１００ＭＨｚ）が起動開始信号Ｄ０として遅延回路１０に入力されると、起動開始信号Ｄ０の立ち下がりエッジを契機として、単位パルス発生回路２０＿１〜２０＿４の各信号入力端子Ａ，Ｂ，Ｃに入力される信号が変化する。なお、遅延回路１０の信号入力端子はプルアップされているものとする。
従って、まず、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号が初期状態の「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化する。
【００４８】
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、遅延回路１０のインバータ回路１１＿１〜１１＿３の遅延時間に応じたパルス幅（例えば、125ps）のローレベルの信号が出力される。
一方、ＸＤ１、Ｄ２、ＸＤ３の変化に応じて、ＸＯＲ回路３１＿１の２つの信号入力端子に入力される信号は論理で表現すると「Ｈ」，「Ｌ］となり、ＸＯＲ回路３１＿１は、「Ｈ］となる信号を出力する。これによって、スイッチング素子４１＿１のトランジスタ４２＿１のゲート端子には、スイッチ切替信号ＳＷ＿Ｓｉｇ１としてローレベルの信号が、トランジスタ４３＿１のゲート端子にはスイッチ切替信号ＳＷ＿Ｓｉｇ１としてハイレベルの信号が入力され、スイッチング素子４１＿１がオン状態となる。
【００４９】
このとき、スイッチング素子４１＿２〜４１＿４のトランジスタ４２＿２〜４２＿４のゲート端子には、スイッチ切替信号ＳＷ＿Ｓｉｇ２〜４としてハイレベルの信号が入力され、トランジスタ４３＿２〜４３＿４のゲート端子には、スイッチ切替信号ＳＷ＿Ｓｉｇ２〜４としてローレベルの信号が入力されるためスイッチング素子４１＿２〜４１＿４はオフ状態となる。
従って、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１のみが、共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続されると共に、Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に遅延回路１０の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
これによって、電位調整回路５０のトランジスタ５１のゲート端子にはローレベルの信号が、トランジスタ５２のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Ｐｕ＿Ｃｏｕｔは接地電位に接続されない。なお、起動開始信号Ｄ０がローレベルの間は、この状態が継続する。
【００５０】
従って、トランジスタ５３及び５４のゲート端子には、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してローレベルの信号が入力される。これにより、トランジスタ５３がオンにトランジスタ５４がオフとなって、これらのドレイン端子の接続部から単位パルス信号ｕｐ１の一部であるローレベルの信号が出力される。
引き続き、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化する。
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、遅延回路１０のインバータ回路１１＿１〜１１＿３の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
一方、ＸＯＲ回路３１＿１の２つの信号入力端子に入力される信号は変化しないため、ＳＷ＿Ｓｉｇ１も変化せずスイッチング素子４１＿１はオン状態を維持する。同様に、ＳＷ＿Ｓｉｇ２〜４も変化しないため、スイッチング素子４１＿２〜４１＿４はオフ状態を維持する。
【００５１】
従って、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１から出力されるハイレベルの信号は、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に出力される。
これにより、電位調整回路５０のトランジスタ５３及び５４のゲート端子には、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してハイレベルの信号が入力されるため、トランジスタ５３がオフにトランジスタ５４がオンとなって、これらのドレイン端子の接続部から単位パルス信号ｕｐ１の一部であるハイレベルの信号が出力される。
引き続き、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｈ」に変化する。
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１の出力はハイインピーダンスとなる。
【００５２】
一方、単位パルス発生回路２０＿２の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化するため、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２からは、遅延回路１０のインバータ回路１１＿３〜１１＿５の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ２の一部として出力される。
また、ＳＷ＿Ｓｉｇ１が変化してスイッチング素子４１＿１はオフ状態となり、ＳＷ＿Ｓｉｇ２が変化してスイッチング素子４１＿２がオン状態となる。なお、ＳＷ＿Ｓｉｇ３〜４は変化しない。これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１が共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断され、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２のみが共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。更に、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に遅延回路１０の遅延時間に応じたパルス幅のローレベルの信号が出力される。
【００５３】
このようにして、起動開始信号Ｄ０の立ち下がりを契機として、遅延回路１０によって、単位パルス発生回路２０＿１〜２０＿４の順に、各信号入力端子Ａ，Ｂ，Ｃに入力される信号の状態が変化し、単位パルス信号ｕｐ１〜ｕｐ４が連続して発生する。一方、各信号入力端子Ａ，Ｂ，Ｃに入力される信号の変化に応じて、スイッチング素子４１＿１〜４１＿４がこの順番で、１つがオン状態となると共に残り３つがオフ状態となって、オン状態となった１つの信号出力端子のみが共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
これにより、電位調整回路５０の出力端子からは、起動開始信号Ｄ０の立ち下がりを契機に、連続する４つの単位パルス信号列ｕｐ１〜ｕｐ４から構成されるパルス信号が出力される。
【００５４】
なお、起動開始信号Ｄ０がローレベルの期間において、単位パルス発生回路２０＿１〜２０＿４から単位パルス信号ｕｐ１〜ｕｐ４が順番に出力された後に、起動開始信号Ｄ０が立ち上がってハイレベルになると、このハイレベルの期間は、単位パルス発生回路２０＿１〜２０＿４の信号出力端子の出力がいずれもハイインピーダンスとなり、且つスイッチング素子４１＿１〜４１＿４がいずれもオフ状態となる。
これにより、起動開始信号Ｄ０がハイレベルの期間は、単位パルス発生回路２０＿１〜２０＿４の信号出力部は、いずれも共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断される。
【００５５】
以上、本実施の形態のパルス発生装置１００は、Ｎ個の単位パルス発生回路２０＿１〜２０＿Ｎの信号出力端子を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、単位パルス信号を発生するものだけ共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続することができる。
これにより、複数の信号出力部をワイヤード・ＯＲ接続されないようにできるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【００５６】
更に、共通の信号出力線Ｐｕ＿Ｃｏｕｔへの信号出力部の同時接続数を同数Ｘで一定となるようにしたので、複数を同時に接続する場合においても負荷変動を一定にすることができるので、単位パルス信号の振幅レベルを安定化することができる。
上記実施例において、遅延回路１０は、形態１に記載の遅延回路に対応し、第１〜第Ｎの単位パルス発生回路２０＿１〜２０＿Ｎは、形態１に記載のＮ個の単位パルス発生回路に対応し、スイッチ制御回路３０及び選択スイッチ４０は、形態１に記載の出力切替手段に対応する。
【００５７】
〔第１の実施の形態の変形例〕
次に、本発明の第１の実施の形態の変形例を図面に基づき説明する。図６は、本発明に係るパルス発生装置の第１の実施の形態の変形例を示す図である。
上記第１の実施の形態では、各々が独立した単位パルス発生回路２０＿１〜２０＿Ｎの信号出力部を、スイッチ制御回路３０及び選択スイッチ４０によって、共通の信号出力線Ｐｕ＿Ｃｏｕｔに同時接続数Ｘ（１≦Ｘ＜Ｎ）ずつ電気的に接続する構成とした。
一方、本変形例では、同時接続数Ｘを２以上とし、連続して単位パルス信号を発生するＸ個の単位パルス発生回路の信号出力部毎にこれらを予めワイヤード・ＯＲ接続し、この共通の信号出力部を、単位パルス信号の発生タイミングに応じて、スイッチ制御回路３０及び選択スイッチ４０によって、共通の信号出力線Ｐｕ＿Ｃｏｕｔに対して接続及び切断する構成とした。
【００５８】
以下、上記第１の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本発明に係るパルス発生装置の構成を図６に基づき説明する。図６は、本発明に係るパルス発生装置１００の構成例を示すブロック図である。
パルス発生装置１００は、図６に示すように、入力信号を遅延する遅延回路１０と、遅延回路１０から出力される遅延信号に応じて単位パルス信号を発生する４個の単位パルス発生回路２０＿１〜２０＿４と、共通の信号出力線に対する単位パルス発生回路２０＿１〜２０＿４の電気的な接続及び切断を行う選択スイッチ４０のスイッチ切替処理を制御するスイッチ制御回路３０と、選択スイッチ４０と、パルス出力信号の電位を調整する電位調整回路５０とを含んで構成される。
【００５９】
単位パルス発生回路２０＿１〜２０＿４は、単位パルス発生回路２０＿１及び２０＿２の信号出力部がワイヤード・ＯＲ接続されて共通の信号出力部Ｐｏｕｔ１を形成し、単位パルス発生回路２０＿３及び２０＿４の信号出力部がワイヤード・ＯＲ接続されて共通の信号出力部Ｐｏｕｔ２を形成している。
そして、信号出力部Ｐｏｕｔ１は、選択スイッチ４０のスイッチング素子４１＿１に電気的に接続され、信号出力部Ｐｏｕｔ２は、選択スイッチ４０のスイッチング素子４１＿２に電気的に接続されている。
スイッチ制御回路３０は、遅延回路１０から出力される遅延信号に基づき、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜２を生成し、該生成したスイッチ切替信号ＳＷ＿Ｓｉｇ１〜２を選択スイッチ４０のスイッチング素子４１＿１〜４１＿２に供給する。
本実施の形態では、単位パルス発生回路２０＿１〜２０＿４は、この順に単位パルス信号を順次発生するようになっている。
【００６０】
従って、スイッチ制御回路３０は、信号出力部Ｐｏｕｔ１及びＰｏｕｔ２を、単位パルス信号の発生順に、いずれか一方のみが単位パルス発生回路２０＿１〜２０＿４に共通の信号出力線Ｐｕ＿Ｃｏｕｔに対して電気的に接続されるように選択スイッチ４０の各スイッチング素子のオン・オフを制御するスイッチ切替信号ＳＷ＿Ｓｉｇ１〜２を生成する。
選択スイッチ４０は、スイッチ切替信号ＳＷ＿Ｓｉｇ１に応じて、スイッチング素子４１＿１によって、単位パルス発生回路２０＿１〜２０＿２の共通の信号出力部Ｐｏｕｔ１と共通の信号出力線Ｐｕ＿Ｃｏｕｔとの電気的な接続と切断とを行う。更に、スイッチ切替信号ＳＷ＿Ｓｉｇ２に応じて、スイッチング素子４１＿２によって、単位パルス発生回路２０＿３〜２０＿４の共通の信号出力部Ｐｏｕｔ２と共通の信号出力線Ｐｕ＿Ｃｏｕｔとの電気的な接続と切断とを行う。
【００６１】
上記構成によって、パルス発生装置１００は、単位パルス発生回路２０＿１の単位パルス信号の発生タイミング（ＳＷ＿Ｓｉｇ１及びＳＷ＿Ｓｉｇ２）に応じて、信号出力部Ｐｏｕｔ１が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続され、信号出力部Ｐｏｕｔ２が共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断された状態となる。
つまり、単位パルス信号を連続して発生する２つの単位パルス発生回路２０＿１〜２０＿２の信号出力部が、まず同時に信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
次に、単位パルス発生回路２０＿３の単位パルス信号の発生タイミング（ＳＷ＿Ｓｉｇ１及びＳＷ＿Ｓｉｇ２）に応じて、信号出力部Ｐｏｕｔ２が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続され、信号出力部Ｐｏｕｔ１が共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断された状態となる。
つまり、単位パルス信号を連続して発生する２つの単位パルス発生回路２０＿３〜２０＿４の信号出力部が、同時に信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
【００６２】
上記した切替処理を行うことで、起動開始信号Ｄ０の立ち下がりを契機として、連続する４つの単位パルス信号ｕｐ１〜ｕｐ４からなる単位パルス信号列から構成されるパルス信号を出力することができる。
なお、図６の構成例では、パルス発生装置１００を、４つの単位パルス発生回路２０＿１〜２０＿４から構成し、且つ単位パルス信号の発生順序の連続する各２つの単位パルス発生回路の信号出力部をワイヤード・ＯＲ接続する構成としたが、この構成に限らない。
パルス発生装置１００を、３つ又は５つ以上の単位パルス発生回路から構成してもよいし、３つ以上の単位パルス発生回路の信号出力部をワイヤード・ＯＲ接続する構成としてもよい。例えば、９つ（Ｎ＝９）の単位パルス発生回路から構成した場合に、単位パルス信号の発生順序の連続する各３つの単位パルス発生回路の信号出力部をワイヤード・ＯＲ接続する構成などとしてもよい。
【００６３】
以上、本実施の形態のパルス発生装置１００は、単位パルス発生回路２０＿１〜２０＿４のうち、単位パルス発生回路２０＿１〜２０＿２の信号出力部をワイヤード・ＯＲ接続して、これらに共通の信号出力部Ｐｏｕｔ１を形成し、単位パルス発生回路２０＿３〜２０＿４の信号出力部をワイヤード・ＯＲ接続して、これらに共通の信号出力部Ｐｏｕｔ２を形成した。
そして、スイッチ制御回路３０及び選択スイッチ４０によって、単位パルス発生回路２０＿１〜２０＿４の単位パルス信号の発生タイミングに応じて、信号出力部Ｐｏｕｔ１と信号出力部Ｐｏｕｔ２とを、共通の信号出力線Ｐ＿Ｃｏｕｔに対して電気的に一方を接続し他方を切断することが可能である。
これにより、全ての信号出力部がワイヤード・ＯＲ接続されないようになるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
【００６４】
更に、２つの単位パルス発生回路の信号出力部が同時に共通の信号出力線Ｐｕ＿Ｃｏｕｔに接続されることから、１つずつ行う場合と比較して接続及び切断の切替を余裕をもって行うことができると共に、少なくとも共通の信号出力部を有する回路同士において切替の遅延などが生じるのを防ぐことができる。
更に、共通の信号出力線Ｐｕ＿Ｃｏｕｔへの信号出力部の同時接続数が２個で一定となり負荷変動を一定にすることができるので、単位パルス信号の振幅レベルを安定化することができる。
【００６５】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態を図面に基づき説明する。図７〜図８は、本発明に係るパルス発生装置の第２の実施の形態を示す図である。
上記第１の実施の形態では、各々が独立した単位パルス発生回路２０＿１〜２０＿Ｎの信号出力部を、スイッチ制御回路３０及び選択スイッチ４０によって、共通の信号出力線Ｐｕ＿Ｃｏｕｔに同時接続数Ｘ（１≦Ｘ＜Ｎ）ずつ電気的に接続する構成とした。
このように上記第１の実施の形態では共通の信号出力線Ｐｕ＿Ｃｏｕｔへの同時接続数を一定としたが、本実施の形態では、同時接続数Ｘを変化させるようにした点が異なる。
以下、上記第１の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本発明に係るパルス発生装置の回路構成を図７に基づき説明する。図７は、本発明に係るパルス発生装置１００の回路構成例を示す図である。
【００６６】
本実施の形態のパルス発生装置１００は、遅延回路１０と、単位パルス発生回路２０＿１〜２０＿４と、インバータ回路３２＿２〜３２＿４と、バッファ回路３３＿２〜３３＿４とから構成されるスイッチ制御回路３０と、スイッチング素子４１＿２〜４１＿４とから構成される選択スイッチ４０と、電位調整回路５０とを含んで構成される。
具体的に、上記第１の実施の形態の図３に示す回路構成例において、まず、スイッチ制御回路３０を構成する、ＸＯＲ回路３１＿１〜３１＿４と、インバータ回路３２＿１と、バッファ回路３３＿１とを取り除き、選択スイッチ４０を構成するスイッチング素子４１＿１を取り除いた構成となる。
【００６７】
そして、遅延回路１０のバッファ回路１２＿２の信号出力端子とインバータ回路３２＿２及びバッファ回路３３＿２の信号入力端子とが電気的に接続され、バッファ回路１２＿４の信号出力端子とインバータ回路３２＿３及びバッファ回路３３＿３の信号入力端子とが電気的に接続され、バッファ回路１２＿６の信号出力端子とインバータ回路３２＿４及びバッファ回路３３＿４の信号入力端子とが電気的に接続された構成となっている。
更に、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１が共通の信号出力線Ｐｕ＿Ｃｏｕｔとスイッチング素子を介さずに直接電気的に接続された構成となっている。
その他の接続構成については、上記第１の実施の形態の図３に示す回路構成例と同様となる。
【００６８】
次に、図８に基づき、本実施の形態のパルス発生装置１００の具体的な動作を説明する。ここで、図８は、パルス発生装置１００の遅延回路１０、単位パルス発生回路２０、選択スイッチ４０及び電位調整回路５０に対して入出力される信号のタイミングチャートである。
まず、外部のクロック発生器（不図示）からＣＬＫ信号（例えば、１００ＭＨｚ）が起動開始信号Ｄ０として遅延回路１０に入力されると、起動開始信号Ｄ０の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路２０＿１〜２０＿４の各信号入力端子Ａ，Ｂ，Ｃに入力される信号が順に変化する。
図８に示すように、Ｄ０の立ち下がりエッジに応じてＸＤ１が「Ｈ」になると、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号が「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化する。
【００６９】
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、ＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅（例えば、125ps）のローレベルの信号が出力される。
このとき、スイッチング素子４１＿２〜４１＿４には、スイッチ切替信号ＳＷ＿Ｓｉｇ２〜４として、スイッチング素子４１＿２〜４１＿４をオフ状態にする信号が入力される。
一方、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１は、共通の信号出力線Ｐｕ＿Ｃｏｕｔに直接接続されているので、信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０にＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
【００７０】
また、電位調整回路５０のトランジスタ５１のゲート端子にはローレベルの信号が、トランジスタ５２のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Ｐｕ＿Ｃｏｕｔは接地電位に接続されない。なお、起動開始信号Ｄ０がローレベルの間は、この状態が継続する。
従って、トランジスタ５３及び５４のゲート端子には、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してローレベルの信号が入力される。これにより、トランジスタ５３がオンにトランジスタ５４がオフとなって、これらのドレイン端子の接続部からパルス出力信号（Ｐｕｌｓｅ  Ｏｕｔ）として、単位パルス信号ｕｐ１の一部であるローレベルの信号が出力される。
【００７１】
引き続き、Ｄ２が「Ｌ」になると、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化する。
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、ＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
一方、Ｄ２が「Ｌ」となることによって、ＳＷ＿Ｓｉｇ２が変化し、スイッチング素子４１＿２がオン状態となる。これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１に加えて単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。なお、ＳＷ＿Ｓｉｇ３〜４は変化しないため、スイッチング素子４１＿３〜４１＿４はオフ状態を維持する。
【００７２】
また、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１から出力されるハイレベルの信号は、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に出力される。
これにより、電位調整回路５０のトランジスタ５３及び５４のゲート端子には、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してハイレベルの信号が入力されるため、トランジスタ５３がオフにトランジスタ５４がオンとなって、これらのドレイン端子の接続部からパルス出力信号として単位パルス信号ｕｐ１の一部であるハイレベルの信号が出力される。
引き続き、ＸＤ３が「Ｈ」になると、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｈ」に変化する。これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１の出力はハイインピーダンスとなる。
【００７３】
一方、ＸＤ３が「Ｈ」となることによって、単位パルス発生回路２０＿２の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化するため、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２からは、ＸＤ３、Ｄ４、ＸＤ５の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ２の一部として出力される。
信号出力端子ＯＵＴ２から出力されたローレベルの信号は共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に出力され、電位調整回路５０からは、パルス出力信号として単位パルス信号ｕｐ２の一部であるローレベルの信号が出力される。
引き続き、Ｄ４が「Ｌ」になると、単位パルス発生回路２０＿２の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化するため、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２からは、ＸＤ３、Ｄ４、ＸＤ５の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ２の一部として出力される。
【００７４】
信号出力端子ＯＵＴ２から出力されたハイレベルの信号は共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に出力され、電位調整回路５０からは、パルス出力信号として単位パルス信号ｕｐ２の一部であるハイレベルの信号が出力される。
一方、Ｄ４が「Ｌ」となることによって、ＳＷ＿Ｓｉｇ３が変化し、スイッチング素子４１＿３がオン状態となる。なお、ＳＷ＿Ｓｉｇ２及びＳＷ＿Ｓｉｇ４は変化しないため、スイッチング素子４１＿１〜４１＿２はオン状態を、スイッチング素子４１＿４はオフ状態を維持する。これにより、単位パルス発生回路２０＿１〜２０＿２の信号出力端子ＯＵＴ１〜ＯＵＴ２に加えて単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
引き続き、ＸＤ５が「Ｈ」になると、単位パルス発生回路２０＿２の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｈ」に変化し、単位パルス発生回路２０＿３の信号入力端子Ａ，Ｂ，Ｃに入力される信号が、「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化する。
【００７５】
これにより、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３からＸＤ５、Ｄ６、ＸＤ７の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してローレベルの信号が電位調整回路５０に入力される。
これによって、電位調整回路５０から単位パルス信号ｕｐ３の一部であるローレベルの信号が出力される。
引き続き、Ｄ６が「Ｌ」になり、単位パルス発生回路２０＿３の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化すると、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３からＸＤ５、Ｄ６、ＸＤ７の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
更に、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してハイレベルの信号が電位調整回路５０に入力される。
【００７６】
これによって、電位調整回路５０から単位パルス信号ｕｐ３の一部であるハイレベルの信号が出力される。
一方、Ｄ６が「Ｌ」となることによって、ＳＷ＿Ｓｉｇ４が変化し、スイッチング素子４１＿４がオン状態となる。なお、ＳＷ＿Ｓｉｇ２〜３は変化しないため、スイッチング素子４１＿１〜４１＿３はオン状態を維持する。これにより、単位パルス発生回路２０＿１〜２０＿３の信号出力端子ＯＵＴ１〜ＯＵＴ３に加えて単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
引き続き、ＸＤ７が「Ｈ」になり、単位パルス発生回路２０＿３の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｈ」に変化し、単位パルス発生回路２０＿４の信号入力端子Ａ，Ｂ，Ｃに入力される信号が、「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化する。
これにより、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４からＸＤ７、Ｄ８、ＸＤ９の遅延時間に応じたパルス幅のローレベルの信号が出力される。
【００７７】
更に、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してローレベルの信号が電位調整回路５０に入力される。
これによって、電位調整回路５０から単位パルス信号ｕｐ４の一部であるローレベルの信号が出力される。
引き続き、Ｄ８が「Ｌ」になり、単位パルス発生回路２０＿４の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化すると、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４からＸＤ７、Ｄ８、ＸＤ９の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
更に、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してハイレベルの信号が電位調整回路５０に入力される。
これによって、電位調整回路５０から単位パルス信号ｕｐ４の一部であるハイレベルの信号が出力される。なお、ＳＷ＿Ｓｉｇ２〜４は変化しないため、スイッチング素子４１＿１〜４１＿４はオン状態を維持する。
【００７８】
引き続き、起動開始信号Ｄ０が立ち上がり、ＸＤ９が「Ｈ」になると、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」に変化するが、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１の出力はハイインピーダンスを維持する。
一方、ＳＷ＿Ｓｉｇ２〜４は変化しないため、スイッチング素子４１＿１〜４１＿４はオン状態を維持する。
引き続き、Ｄ２が「Ｈ」になると、ＳＷ＿Ｓｉｇ２が変化し、スイッチング素子４１＿２がオフ状態となる。なお、ＳＷ＿Ｓｉｇ３〜４は変化しないため、スイッチング素子４１＿１、４１＿３及び４１＿４はオン状態を維持する。
引き続き、ＸＤ３が「Ｌ」となり、Ｄ４が「Ｈ」になると、ＳＷ＿Ｓｉｇ３が変化し、スイッチング素子４１＿３がオフ状態となる。なお、ＳＷ＿Ｓｉｇ４は変化しないため、スイッチング素子４１＿１及び４１＿４はオン状態を維持する。
【００７９】
引き続き、ＸＤ５が「Ｌ」となり、Ｄ６が「Ｈ」になると、ＳＷ＿Ｓｉｇ４が変化し、スイッチング素子４１＿４がオフ状態となる。これにより、スイッチング素子４１＿２〜４１＿４はオフ状態となる。
このようにして、起動開始信号Ｄ０の立ち下がりを契機として、遅延回路１０によって、単位パルス発生回路２０＿１〜２０＿４の順に、各信号入力端子Ａ，Ｂ，Ｃに入力される信号の状態が変化し、単位パルス信号ｕｐ１〜ｕｐ４が連続して発生する。
一方、起動開始信号Ｄ０の立ち下がりを契機として、スイッチング素子４１＿２〜４１＿４がこの順番で、１つずつ増加しながら全てがオン状態となると共に、起動開始信号Ｄ０の立ち上がりを契機として、オン状態となったスイッチング素子４１＿２〜４１＿４がこの順番で、１つずつ減少しながら全てがオフ状態となる。
これにより、電位調整回路５０の出力端子からは、起動開始信号Ｄ０の立ち下がりを契機に、連続する４つの単位パルス信号列ｕｐ１〜ｕｐ４から構成されるパルス信号が出力される。
【００８０】
また、図８の例では振幅レベルの変化を無視しているが、単位パルス信号の発生時において同時接続数が１つずつ増加していくことから容量負荷が増加していくので、４つの単位パルス信号列ｕｐ１〜ｕｐ４は、この順番で振幅レベルが徐々に小さくなる。
以上、本実施の形態のパルス発生装置１００は、４個の単位パルス発生回路２０＿１〜２０＿４の信号出力端子ＯＵＴ１〜ＯＵＴ４のうち、ＯＵＴ１を共通の信号出力線Ｐｕ＿Ｃｏｕｔに直接接続した。
そして、残りの単位パルス発生回路２０＿２〜２０＿４の信号出力端子ＯＵＴ２〜ＯＵＴ４を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、１つずつ同時接続数を増加させながら共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続することができる。
【００８１】
これにより、簡易な回路構成で、複数の信号出力部が同時にワイヤード・ＯＲ接続されない期間を設けることができるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
更に、複数の信号出力部をワイヤード・ＯＲ接続したときの容量負荷を利用して、振幅変調されたパルス信号を出力させることができる。
なお、図７の回路構成例では、パルス発生装置１００を、４つの単位パルス発生回路２０＿１〜２０＿４から構成したが、この構成に限らず、パルス発生装置１００を、２つ若しくは３つ又は５つ以上の単位パルス発生回路から構成してもよい。
【００８２】
また、図７の回路構成例では、同時接続する信号出力端子を１つずつ増加させる構成としたが、この構成に限らず、単位パルス発生回路の構成数に応じて２つ以上ずつ増加させる構成としてもよい。この構成の場合は、増加数と同数の信号出力部を共通の信号出力線Ｐｕ＿Ｃｏｕｔに直接接続する。
上記第２の実施の形態において、遅延回路１０は、形態１に記載の遅延回路に対応し、単位パルス発生回路２０＿１〜２０＿４は、形態１に記載のＮ個の単位パルス発生回路に対応し、スイッチ制御回路３０及び選択スイッチ４０は、形態１又は３に記載の出力切替手段に対応する。
【００８３】
〔第２の実施の形態の変形例〕
次に、本発明の第２の実施の形態の変形例を図面に基づき説明する。図９は、本発明に係るパルス発生装置の第２の実施の形態の変形例を示す図である。
上記第２の実施の形態では、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１を共通の信号出力線Ｐｕ＿Ｃｏｕｔに直接接続し、起動開始信号Ｄ０の立ち下がりエッジを契機として、単位パルス発生回路２０＿２〜２０＿４の信号出力端子ＯＵＴ２〜ＯＵＴ４を１つずつ増加させながら信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続していくと共に単位パルス信号を出力するようにした。
【００８４】
一方、本変形例では、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ４を共通の信号出力線Ｐｕ＿Ｃｏｕｔに直接接続し、起動開始信号Ｄ０の立ち下がりエッジを契機として、単位パルス発生回路２０＿１〜２０＿３の信号出力端子ＯＵＴ１〜ＯＵＴ３を、ＯＵＴ１〜ＯＵＴ４が全て接続された状態から１つずつ減少させながら信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断していくと共に単位パルス信号を出力するようにした。
以下、上記第２の実施の形態と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本変形例に係るパルス発生装置の回路構成を図９に基づき説明する。図９は、本変形例に係るパルス発生装置１００の回路構成例を示す図である。
本変形例のパルス発生装置１００は、遅延回路１０と、単位パルス発生回路２０＿１〜２０＿４と、インバータ回路３２＿１〜３２＿３と、バッファ回路３３＿１〜３３＿３とから構成されるスイッチ制御回路３０と、スイッチング素子４１＿１〜４１＿３とから構成される選択スイッチ４０と、電位調整回路５０とを含んで構成される。
【００８５】
具体的に、上記第１の実施の形態の図３に示す回路構成例において、まず、スイッチ制御回路３０を構成する、ＸＯＲ回路３１＿１〜３１＿４と、インバータ回路３２＿４と、バッファ回路３３＿４とを取り除き、選択スイッチ４０を構成するスイッチング素子４１＿４を取り除いた構成となる。
そして、遅延回路１０のバッファ回路１２＿３の信号出力端子とインバータ回路３２＿１及びバッファ回路３３＿１の信号入力端子とが電気的に接続され、バッファ回路１２＿５の信号出力端子とインバータ回路３２＿２及びバッファ回路３３＿２の信号入力端子とが電気的に接続され、バッファ回路１２＿７の信号出力端子とインバータ回路３２＿３及びバッファ回路３３＿３の信号入力端子とが電気的に接続された構成となっている。
更に、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４が共通の信号出力線Ｐｕ＿Ｃｏｕｔとスイッチング素子を介さずに直接電気的に接続された構成となっている。
その他の接続構成については、上記第１の実施の形態の図３に示す回路構成例と同様となる。
【００８６】
次に、本変形例のパルス発生装置１００の具体的な動作を説明する。
まず、外部のクロック発生器（不図示）からＣＬＫ信号（例えば、１００ＭＨｚ）が起動開始信号Ｄ０として遅延回路１０に入力されると、起動開始信号Ｄ０の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路２０＿１〜２０＿４の各信号入力端子Ａ，Ｂ，Ｃに入力される信号が順に変化する。
なお、起動開始信号Ｄ０がハイレベルで一定となる間に、単位パルス発生回路２０＿１〜２０＿４の信号出力端子ＯＵＴ１〜ＯＵＴ４は全て共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続された状態となる。
そして、この状態から、Ｄ０が立ち下がると、この立ち下がりエッジに応じてＸＤ１が「Ｈ」になり、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号が「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化する。
【００８７】
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、ＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅（例えば、125ps）のローレベルの信号が出力される。
このとき、スイッチング素子４１＿１〜４１＿３には、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜３として、スイッチング素子４１＿１〜４１＿３をオン状態にする信号が入力される。
従って、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１は、共通の信号出力線Ｐｕ＿Ｃｏｕｔに接続された状態となっているので、信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０にＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
【００８８】
また、電位調整回路５０のトランジスタ５１のゲート端子にはローレベルの信号が、トランジスタ５２のゲート端子にはハイレベルの信号が入力されるため、共通の信号出力線Ｐｕ＿Ｃｏｕｔは接地電位に接続されない。なお、起動開始信号Ｄ０がローレベルの間は、この状態が継続する。
従って、トランジスタ５３及び５４のゲート端子には、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してローレベルの信号が入力される。これにより、トランジスタ５３がオンにトランジスタ５４がオフとなって、これらのドレイン端子の接続部からパルス出力信号（Ｐｕｌｓｅ  Ｏｕｔ）として、単位パルス信号ｕｐ１の一部であるローレベルの信号が出力される。
引き続き、Ｄ２が「Ｌ」になると、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化する。
【００８９】
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、ＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
なお、ＳＷ＿Ｓｉｇ１〜３は変化しないため、スイッチング素子４１＿１〜４１＿３はオン状態を維持する。
また、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１から出力されるハイレベルの信号は、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に出力される。
これにより、電位調整回路５０のトランジスタ５３及び５４のゲート端子には、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してハイレベルの信号が入力されるため、トランジスタ５３がオフにトランジスタ５４がオンとなって、これらのドレイン端子の接続部からパルス出力信号として単位パルス信号ｕｐ１の一部であるハイレベルの信号が出力される。
【００９０】
引き続き、ＸＤ３が「Ｈ」になると、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｈ」に変化する。これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１の出力はハイインピーダンスとなる。
一方、ＸＤ３が「Ｈ」となることによって、ＳＷ＿Ｓｉｇ１が変化し、スイッチング素子４１＿１がオフ状態となる。これにより、共通の信号出力線Ｐｕ＿Ｃｏｕｔに接続された信号出力端子が１つ減少する。
また、ＸＤ３が「Ｈ」となることによって、単位パルス発生回路２０＿２の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化するため、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２からは、ＸＤ３、Ｄ４、ＸＤ５の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ２の一部として出力される。
【００９１】
信号出力端子ＯＵＴ２から出力されたローレベルの信号は共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に出力され、電位調整回路５０からは、パルス出力信号として単位パルス信号ｕｐ２の一部であるローレベルの信号が出力される。
引き続き、Ｄ４が「Ｌ」になると、単位パルス発生回路２０＿２の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化するため、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２からは、ＸＤ３、Ｄ４、ＸＤ５の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ２の一部として出力される。
信号出力端子ＯＵＴ２から出力されたハイレベルの信号は共通の信号出力線Ｐｕ＿Ｃｏｕｔを介して電位調整回路５０に出力され、電位調整回路５０からは、パルス出力信号として単位パルス信号ｕｐ２の一部であるハイレベルの信号が出力される。なお、ＳＷ＿Ｓｉｇ１〜ＳＷ＿Ｓｉｇ３は変化しないため、スイッチング素子４１＿１はオフ状態を、４１＿２〜４１＿３はオン状態を維持する。
【００９２】
引き続き、ＸＤ５が「Ｈ」になると、単位パルス発生回路２０＿２の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｈ」に変化し、単位パルス発生回路２０＿３の信号入力端子Ａ，Ｂ，Ｃに入力される信号が、「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化する。
一方、Ｄ５が「Ｈ」となることによって、ＳＷ＿Ｓｉｇ２が変化し、スイッチング素子４１＿２がオフ状態となる。なお、ＳＷ＿Ｓｉｇ１、ＳＷ＿Ｓｉｇ２及びＳＷ＿Ｓｉｇ４は変化しないため、スイッチング素子４１＿１はオフ状態を、４１＿３〜４１＿４はオン状態を維持する。
これにより、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１に加えて単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２が共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断される。
【００９３】
また、Ｄ５が「Ｈ」となることによって、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３からＸＤ５、Ｄ６、ＸＤ７の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してローレベルの信号が電位調整回路５０に入力される。
これによって、電位調整回路５０から単位パルス信号ｕｐ３の一部であるローレベルの信号が出力される。
引き続き、Ｄ６が「Ｌ」になり、単位パルス発生回路２０＿３の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化すると、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３からＸＤ５、Ｄ６、ＸＤ７の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
【００９４】
更に、単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してハイレベルの信号が電位調整回路５０に入力される。
これによって、電位調整回路５０から単位パルス信号ｕｐ３の一部であるハイレベルの信号が出力される。
引き続き、ＸＤ７が「Ｈ」になり、単位パルス発生回路２０＿３の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｈ」に変化し、単位パルス発生回路２０＿４の信号入力端子Ａ，Ｂ，Ｃに入力される信号が、「Ｌ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｈ」，「Ｌ」に変化する。
一方、Ｄ７が「Ｈ」となることによって、ＳＷ＿Ｓｉｇ３が変化し、スイッチング素子４１＿３がオフ状態となる。なお、ＳＷ＿Ｓｉｇ１〜２は変化しないため、スイッチング素子４１＿１〜４１＿２はオフ状態を維持する。これにより、単位パルス発生回路２０＿１〜２０＿２の信号出力端子ＯＵＴ１〜ＯＵＴ２に加えて単位パルス発生回路２０＿３の信号出力端子ＯＵＴ３が共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断される。
【００９５】
また、Ｄ７が「Ｈ」となることによって、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４からＸＤ７、Ｄ８、ＸＤ９の遅延時間に応じたパルス幅のローレベルの信号が出力される。
更に、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してローレベルの信号が電位調整回路５０に入力される。
これによって、電位調整回路５０から単位パルス信号ｕｐ４の一部であるローレベルの信号が出力される。
引き続き、Ｄ８が「Ｌ」になり、単位パルス発生回路２０＿４の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｈ」，「Ｌ」から「Ｈ」，「Ｌ」，「Ｌ」に変化すると、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４からＸＤ７、Ｄ８、ＸＤ９の遅延時間に応じたパルス幅のハイレベルの信号が出力される。
【００９６】
更に、単位パルス発生回路２０＿４の信号出力端子ＯＵＴ４から、共通の信号出力線Ｐｕ＿Ｃｏｕｔを介してハイレベルの信号が電位調整回路５０に入力される。
これによって、電位調整回路５０から単位パルス信号ｕｐ４の一部であるハイレベルの信号が出力される。なお、ＳＷ＿Ｓｉｇ１〜３は変化しないため、スイッチング素子４１＿１〜４１＿３はオフ状態を維持する。
引き続き、起動開始信号Ｄ０が立ち上がり、ＸＤ９が「Ｈ」になると、単位パルス発生回路２０＿１の信号入力端子Ａ，Ｂ，Ｃに入力される信号は、「Ｈ」，「Ｌ」，「Ｈ」から「Ｌ」，「Ｌ」，「Ｈ」に変化するが、単位パルス発生回路２０＿１〜２０＿４の信号出力端子ＯＵＴ１〜ＯＵＴ４の出力はハイインピーダンスを維持する。
一方、ＳＷ＿Ｓｉｇ１〜３は変化しないため、スイッチング素子４１＿１〜４１＿３はオフ状態を維持する。
【００９７】
引き続き、Ｄ２が「Ｈ」になり、ＸＤ３が「Ｌ」となると、ＳＷ＿Ｓｉｇ１が変化し、スイッチング素子４１＿１がオン状態となる。なお、ＳＷ＿Ｓｉｇ２〜３は変化しないため、スイッチング素子４１＿２〜４１＿３はオフ状態を維持する。
引き続き、Ｄ４が「Ｈ」となり、ＸＤ５が「Ｌ」になると、ＳＷ＿Ｓｉｇ２が変化し、スイッチング素子４１＿２がオン状態となる。なお、ＳＷ＿Ｓｉｇ３は変化しないため、スイッチング素子４１＿３はオフ状態を維持する。
引き続き、Ｄ６が「Ｈ」となり、ＸＤ７が「Ｌ」になると、ＳＷ＿Ｓｉｇ３が変化し、スイッチング素子４１＿３がオン状態となる。これにより、スイッチング素子４１＿１〜４１＿３は全てオン状態となり、信号出力端子ＯＵＴ１〜ＯＵＴ４が全て共通の信号出力線Ｐｕ＿Ｃｏｕｔと電気的に接続される。
このようにして、起動開始信号Ｄ０の立ち下がりを契機として、遅延回路１０によって、単位パルス発生回路２０＿１〜２０＿４の順に、各信号入力端子Ａ，Ｂ，Ｃに入力される信号の状態が変化し、単位パルス信号ｕｐ１〜ｕｐ４が連続して発生する。
【００９８】
一方、起動開始信号Ｄ０の立ち下がりを契機として、オン状態となっているスイッチング素子４１＿１〜４１＿３がこの順番で、１つずつ減少しながらオフ状態となると共に、起動開始信号Ｄ０の立ち上がりを契機として、スイッチング素子４１＿１〜４１＿３がこの順番で、１つずつ増加しながら全てがオン状態となる。
これにより、電位調整回路５０の出力端子からは、起動開始信号Ｄ０の立ち下がりを契機に、連続する４つの単位パルス信号列ｕｐ１〜ｕｐ４から構成されるパルス信号が出力される。
また、単位パルス信号の発生時において同時接続数が１つずつ減少していくことから容量負荷が減少していくので、４つの単位パルス信号列ｕｐ１〜ｕｐ４は、この順番で振幅レベルが徐々に大きくなる。
以上、本実施の形態のパルス発生装置１００は、４個の単位パルス発生回路２０＿１〜２０＿４の信号出力端子ＯＵＴ１〜ＯＵＴ４のうち、ＯＵＴ４を共通の信号出力線Ｐｕ＿Ｃｏｕｔに直接接続した。
【００９９】
そして、残りの単位パルス発生回路２０＿１〜２０＿３の信号出力端子ＯＵＴ１〜ＯＵＴ３を、各単位パルス発生回路の単位パルス信号の発生タイミングに応じて順次、全てが接続された状態から１つずつ同時接続数を減少させながら共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断することができる。
これにより、簡易な回路構成で、複数の信号出力部が同時にワイヤード・ＯＲ接続されない期間を設けることができるので、他の単位パルス発生回路の容量負荷により発生する、単位パルス信号の振幅レベルの低下度合いを軽減することができる。
更に、複数の信号出力部をワイヤード・ＯＲ接続したときの容量負荷を利用して、振幅変調されたパルス信号を出力させることができる。
【０１００】
なお、図９の回路構成例では、パルス発生装置１００を、４つの単位パルス発生回路２０＿１〜２０＿４から構成したが、この構成に限らず、パルス発生装置１００を、２若しくは３又は５つ以上の単位パルス発生回路から構成してもよい。
また、図９の回路構成例では、同時接続する信号出力端子を１つずつ減少させる構成としたが、この構成に限らず、単位パルス発生回路の構成数に応じて２つ以上ずつ減少させる構成としてもよい。この構成の場合は、増加数と同数の信号出力部を共通の信号出力線Ｐｕ＿Ｃｏｕｔに直接接続する。
上記第２の実施の形態の変形例において、遅延回路１０は、形態１に記載の遅延回路に対応し、第１〜第４の単位パルス発生回路２０＿１〜２０＿４は、形態１に記載のＮ個の単位パルス発生回路に対応し、スイッチ制御回路３０及び選択スイッチ４０は、形態１又は４に記載の出力切替手段に対応する。
【０１０１】
〔第３の実施の形態〕
次に、本発明の第３の実施の形態を図面に基づき説明する。図１０は、本発明に係るパルス発生装置の第３の実施の形態を示す図である。
本実施の形態は、パルス出力信号の振幅レベルが徐々に増加して中点で最大となりその後徐々に減少する変調波を出力する構成となる。
以下、上記第１及び第２の実施の形態及びその変形例と同様の構成部については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本実施の形態に係るパルス発生装置の回路構成を図１０に基づき説明する。図１０は、本実施の形態に係るパルス発生装置１００の回路構成例を示す図である。
【０１０２】
本実施の形態のパルス発生装置１００は、インバータ回路１１＿１〜１１＿１７と、バッファ回路１２＿１〜１２＿１７，１３＿１〜１３＿１７とから構成される遅延回路１０と、単位パルス発生回路２０＿１〜２０＿８と、インバータ回路３２＿１〜３２＿８と、バッファ回路３３＿１〜３３＿８とから構成されるスイッチ制御回路３０と、スイッチング素子４１＿１〜４１＿８とから構成される選択スイッチ４０と、電位調整回路５０とを含んで構成される。
遅延回路１０のインバータ回路１１＿１〜１１＿１７は、インバータ回路１１＿１を始端とし、インバータ回路１１＿１７を終端として１１＿１〜１１＿１７の順に、これらの入力端子及び出力端子が電気的に縦続接続されている。
上記構成によって、始端に入力された信号は、各インバータ回路で遅延且つ反転しながら各回路を伝わり、インバータ回路が奇数個であることから、終端からは１７つのインバータ回路で遅延され且つ入力信号を反転した信号が出力される。
【０１０３】
次に、バッファ回路１２＿１〜１２＿１７と、１３＿１〜１３＿１７とは、バッファ回路１２＿１と１３＿１、１２＿２と１３＿２、１２＿３と１３＿３・・・といったように、「＿」の後の数字が同じ２つのバッファ回路が縦続接続されている。
バッファ回路１２＿１〜１２＿１６の信号入力端子は、インバータ回路１１＿１〜１１＿１６の各接続部を接続部１〜１６として、それぞれ同じ数字同士が電気的に接続されている。
更に、バッファ回路１２＿１７の入力端子は、インバータ回路１１＿１７の出力端子と電気的に接続されている。
バッファ回路１３＿１，１３＿３，１３＿５，１３＿７，１３＿９，１３＿１１，１３＿１３，１３＿１５の信号出力端子は、単位パルス発生回路２０＿１，２０＿２，２０＿３，２０＿４，２０＿５，２０＿６，２０＿７，２０＿８の信号入力端子Ａとそれぞれ電気的に接続されている。
【０１０４】
更に、バッファ回路１３＿２，１３＿４，１３＿６，１３＿８，１３＿１０，１３＿１２，１３＿１４，１３＿１６の信号出力端子は、単位パルス発生回路２０＿１，２０＿２，２０＿３，２０＿４，２０＿５，２０＿６，２０＿７，２０＿８の信号入力端子Ｂとそれぞれ電気的に接続されている。
更に、バッファ回路１３＿３，１３＿５，１３＿７，１３＿９，１３＿１１，１３＿１３，１３＿１５，１３＿１７の信号出力端子は、単位パルス発生回路２０＿１，２０＿２，２０＿３，２０＿４，２０＿５，２０＿６，２０＿７，２０＿８の信号入力端子Ｃとそれぞれ電気的に接続されている。
上記構成によって、遅延段を構成する縦続接続された各インバータ回路１１＿１〜１１＿１７の各接続部は、バッファ回路１２＿１〜１２＿１７，１３＿１〜１３＿１７によって負荷が均一となり、これにより、各接続部から出力される遅延信号の振幅レベル及び時間幅を均一にする。
【０１０５】
更に、バッファ回路１２＿３，１２＿５，１２＿７，１２＿９の信号出力端子は、スイッチ制御回路３０のインバータ回路３２＿１，３２＿２，３２＿３，３２＿４及びバッファ回路３３＿１，３３＿２，３３＿３，３３＿４の信号入力端子とそれぞれ「＿」の後の数字が同じもの同士で電気的に接続されている。
更に、バッファ回路１２＿８，１２＿１０，１２＿１２，１２＿１４の信号出力端子は、スイッチ制御回路３０のインバータ回路３２＿５，３２＿６，３２＿７，３２＿８及びバッファ回路３３＿５，３３＿６，３３＿７，３３＿８の信号入力端子とそれぞれ「＿」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路３０のインバータ回路３２＿１〜３２＿４の信号出力端子は、スイッチング素子４１＿１〜４１＿４のトランジスタ４３＿１〜４３＿４のゲート端子とそれぞれ「＿」の後の数字が同じもの同士で電気的に接続されている。
【０１０６】
更に、スイッチ制御回路３０のバッファ回路３３＿１〜３３＿４の信号出力端子は、スイッチング素子４１＿１〜４１＿４のトランジスタ４２＿１〜４２＿４のゲート端子とそれぞれ「＿」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路３０のインバータ回路３２＿５〜３２＿８の信号出力端子は、スイッチング素子４１＿５〜４１＿８のトランジスタ４２＿５〜４２＿８のゲート端子とそれぞれ「＿」の後の数字が同じもの同士で電気的に接続されている。
更に、スイッチ制御回路３０のバッファ回路３３＿５〜３３＿８の信号出力端子は、スイッチング素子４１＿５〜４１＿８のトランジスタ４３＿５〜４３＿８のゲート端子とそれぞれ「＿」の後の数字が同じもの同士で電気的に接続されている。
【０１０７】
上記構成によって、スイッチング素子４１＿１〜４１＿８の各２つのトランジスタは、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜８に応じて同時にオン・オフする。そして、各２つのトランジスタがオンのときは、単位パルス発生回路２０＿１〜２０＿８のうち、オンとなっているトランジスタに対応する単位パルス発生回路の信号出力端子が共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
また、電位調整回路５０のトランジスタ５１のゲート端子には、バッファ回路１３＿１７の信号出力端子が電気的に接続され、トランジスタ５２のゲート端子には、バッファ回路１３＿１の信号出力端子が電気的に接続されている。
上記構成によって、トランジスタ５１及び５２は、ゲート端子に入力される信号が両方ともハイレベルのときにオン状態となって共通の信号出力線Ｐｕ＿ＣｏｕｔをＧＮＤレベルに接続し、それ以外のときにオフ状態となる。
【０１０８】
次に、本実施の形態のパルス発生装置１００の具体的な動作を説明する。
まず、外部のクロック発生器（不図示）からＣＬＫ信号（例えば、１００ＭＨｚ）が起動開始信号Ｄ０として遅延回路１０に入力されると、起動開始信号Ｄ０の立ち上がりエッジ又は立ち下がりエッジを契機として、単位パルス発生回路２０＿１〜２０＿４の各信号入力端子Ａ，Ｂ，Ｃに入力される信号が順に変化する。
なお、起動開始信号Ｄ０がハイレベルで一定となる間に、単位パルス発生回路２０＿１〜２０＿４の信号出力端子ＯＵＴ１〜ＯＵＴ４は全て共通の信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続された状態となる。つまり、スイッチ切替信号ＳＷ＿Ｓｉｇ１〜４が全てスイッチング素子４１＿１〜４１＿４をオン状態にする信号となる。
そして、この状態から、Ｄ０が立ち下がると、この立ち下がりエッジに応じてＸＤ１が「Ｈ」になり、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、ＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅（例えば、125ps）のローレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
【０１０９】
引き続き、Ｄ２が「Ｌ」になると、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１からは、ＸＤ１、Ｄ２、ＸＤ３の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ１の一部として出力される。
引き続き、ＸＤ３が「Ｈ」になると、単位パルス発生回路２０＿１の信号出力端子ＯＵＴ１の出力はハイインピーダンスとなる。
一方、ＸＤ３が「Ｈ」となることによって、ＳＷ＿Ｓｉｇ１が変化し、スイッチング素子４１＿１がオフ状態となる。これにより、共通の信号出力線Ｐｕ＿Ｃｏｕｔに接続された信号出力端子が１つ減少する。
また、ＸＤ３が「Ｈ」となることによって、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２からは、ＸＤ３、Ｄ４、ＸＤ５の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ２の一部として出力される。
【０１１０】
引き続き、Ｄ４が「Ｌ」になると、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ２からは、ＸＤ３、Ｄ４、ＸＤ５の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ２の一部として出力される。
引き続き、ＸＤ５が「Ｈ」になると、単位パルス発生回路２０＿２の信号出力端子ＯＵＴ１の出力はハイインピーダンスとなる。
一方、ＸＤ５が「Ｈ」となることによって、ＳＷ＿Ｓｉｇ２が変化し、スイッチング素子４１＿２がオフ状態となる。これにより、共通の信号出力線Ｐｕ＿Ｃｏｕｔに接続された信号出力端子が１つ減少する。
このように、ＸＤ１〜ＸＤ９の変化に応じて、単位パルス発生回路２０＿１〜２０＿４はこの順で、単位パルス信号ｕｐ１〜ｕｐ４を発生すると共に、共通の信号出力線Ｐｕ＿Ｃｏｕｔに接続された信号出力端子ＯＵＴ１〜ＯＵＴ４をこの順で１つずつ電気的に切断させる。
【０１１１】
一方、起動開始信号Ｄ０がハイレベルで一定となる間に、単位パルス発生回路２０＿５〜２０＿８の信号出力端子ＯＵＴ５〜ＯＵＴ８は全て共通の信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断された状態となる。つまり、スイッチ切替信号ＳＷ＿Ｓｉｇ５〜８が全てスイッチング素子４１＿５〜４１＿８をオフ状態にする信号となる。
従って、信号出力端子ＯＵＴ１〜ＯＵＴ４から単位パルス信号が出力された時点で、他の単位パルス発生回路による容量負荷が無い状態となる。
また、Ｄ８が「Ｌ」になることによって、ＳＷ＿Ｓｉｇ５が変化し、スイッチング素子４１＿５がオン状態となる。これにより、共通の信号出力線Ｐｕ＿Ｃｏｕｔに信号出力端子ＯＵＴ５が電気的に接続される。
また、ＸＤ９が「Ｈ」になると、単位パルス発生回路２０＿５の信号出力端子ＯＵＴ５からは、ＸＤ９、Ｄ１０、ＸＤ１１の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ５の一部として出力される。
【０１１２】
引き続き、Ｄ１０が「Ｌ」になると、単位パルス発生回路２０＿５の信号出力端子ＯＵＴ５からは、ＸＤ９、Ｄ１０、ＸＤ１１の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ５の一部として出力される。
一方、Ｄ１０が「Ｌ」となることによって、ＳＷ＿Ｓｉｇ６が変化し、スイッチング素子４１＿６がオン状態となる。また、ＳＷ＿Ｓｉｇ５は変化しない。これにより、共通の信号出力線Ｐｕ＿Ｃｏｕｔには、信号出力端子ＯＵＴ５に加えて信号出力端子ＯＵＴ６が電気的に接続される。
引き続き、ＸＤ１１が「Ｈ」になると、単位パルス発生回路２０＿６の信号出力端子ＯＵＴ６からは、ＸＤ１１、Ｄ１２、ＸＤ１３の遅延時間に応じたパルス幅のローレベルの信号が単位パルス信号ｕｐ６の一部として出力される。
【０１１３】
引き続き、Ｄ１２が「Ｌ」になると、単位パルス発生回路２０＿６の信号出力端子ＯＵＴ６からは、ＸＤ１１、Ｄ１２、ＸＤ１３の遅延時間に応じたパルス幅のハイレベルの信号が単位パルス信号ｕｐ６の一部として出力される。
一方、Ｄ１２が「Ｌ」となることによって、ＳＷ＿Ｓｉｇ７が変化し、スイッチング素子４１＿７がオン状態となる。また、ＳＷ＿Ｓｉｇ５〜６は変化しない。これにより、共通の信号出力線Ｐｕ＿Ｃｏｕｔには、信号出力端子ＯＵＴ５及びＯＵＴ６に加えて信号出力端子ＯＵＴ７が電気的に接続される。
このように、ＸＤ９〜ＸＤ１７の変化に応じて、単位パルス発生回路２０＿５〜２０＿８はこの順で、単位パルス信号ｕｐ５〜ｕｐ８を発生すると共に、共通の信号出力線Ｐｕ＿Ｃｏｕｔに信号出力端子ＯＵＴ５〜ＯＵＴ８をこの順で、１つずつ増加させながら電気的に接続させる。
【０１１４】
なお、起動開始信号の立ち上がりを契機に、信号出力端子ＯＵＴ１〜ＯＵＴ４はこの順で、１つずつ増加しながら信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続され、ＯＵＴ４が接続されると、これに引き続き、信号出力端子ＯＵＴ５〜ＯＵＴ８はこの順で、１つずつ信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断される。
以上、本実施の形態のパルス発生装置１００は、起動開始信号Ｄ０の立ち下がりを契機として、遅延回路１０によって、単位パルス発生回路２０＿１〜２０＿８の順に、各信号入力端子Ａ，Ｂ，Ｃに入力される信号の状態が変化し、単位パルス信号ｕｐ１〜ｕｐ８が連続して発生する。
一方、起動開始信号Ｄ０の立ち下がりを契機として、オン状態となっているスイッチング素子４１＿１〜４１＿４がこの順番で、１つずつオフ状態となると共に、起動開始信号Ｄ０の立ち上がりを契機として、スイッチング素子４１＿１〜４１＿４がこの順番で、１つずつ増加しながら全てがオン状態となる。
【０１１５】
これにより、起動開始信号Ｄ０の立ち下がりを契機として、信号出力端子ＯＵＴ１〜ＯＵＴ４がこの順で、１つずつ信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断されると共に、起動開始信号Ｄ０の立ち上がりを契機として、信号出力端子ＯＵＴ１〜ＯＵＴ４がこの順で、１つずつ増加しながら全てが信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続される。
また、スイッチング素子４１＿１〜４１＿４に引き続き、全てがオフ状態となっているスイッチング素子４１＿５〜４１＿８がこの順番で、１つずつオン状態となると共に、起動開始信号Ｄ０の立ち上がりを契機として、オン状態となったスイッチング素子４１＿５〜４１＿８がこの順番で、１つずつ減少しながら全てがオフ状態となる。
【０１１６】
これにより、起動開始信号Ｄ０の立ち下がりを契機として、信号出力端子ＯＵＴ５〜ＯＵＴ８がこの順で、１つずつ増加しながら信号出力線Ｐｕ＿Ｃｏｕｔに電気的に接続されると共に、起動開始信号Ｄ０の立ち上がりを契機として、信号出力端子ＯＵＴ５〜ＯＵＴ８がこの順で、１つずつ信号出力線Ｐｕ＿Ｃｏｕｔから電気的に切断される。
また、単位パルス発生回路２０＿１〜２０＿４は、単位パルス信号の発生時において同時接続数が１つずつ減少していくことから容量負荷が減少していくので、単位パルス信号列ｕｐ１〜ｕｐ４は、この順番で振幅レベルが徐々に大きくなる。
更に、単位パルス発生回路２０＿５〜２０＿８は、単位パルス信号の発生時において同時接続数が１つずつ増加していくことから容量負荷が増加していくので、単位パルス信号列ｕｐ５〜ｕｐ８は、この順番で振幅レベルが徐々に小さくなる。
【０１１７】
これにより、図１０に示すように、パルス出力信号の振幅レベルが徐々に増加して中点で最大となりその後徐々に減少する波形のパルス信号を出力することができる。
なお、図１０の回路構成例では、パルス発生装置１００を、８つの単位パルス発生回路２０＿１〜２０＿８から構成したが、この構成に限らず、パルス発生装置１００を、７つ以下又は９つ以上の単位パルス発生回路から構成してもよい。
また、図１０の回路構成例では、８つの単位パルス信号の中央で振幅が最大となり、両端で振幅が最小となる波形のパルス信号を発生する構成としたが、この構成に限らず、用途に応じて、中央以外で最大となるように構成してもよいし、中央で最小となり両端で最大となる波形のパルス信号を発生するなど他の波形のパルス信号を発生する構成としてもよい。
【０１１８】
上記第３の実施の形態において、遅延回路１０は、形態５に記載の遅延回路に対応し、第１〜第８の単位パルス発生回路２０＿１〜２０＿８は、形態５に記載のＮ個の単位パルス発生回路に対応し、スイッチ制御回路３０及び選択スイッチ４０は、形態５、９及び１０のいずれか１に記載の出力切替手段に対応する。
なお、上記各実施の形態及び各変形例において、インバータ回路１１として、一定の遅延時間で入力信号を遅延させる素子を用いる構成としたが、この構成に限らず、例えば、図１１に示すインバータ遅延回路のように、遅延時間を制御できる構成のものを用いてもよい。ここで、図１１は、遅延時間の制御が可能なインバータ遅延回路１１の回路構成例を示す図である。
【０１１９】
図１１に示す、インバータ遅延回路１１は、Ｐチャンネル型のＭＯＳトランジスタ１２及び１３と、Ｎチャンネル型のＭＯＳトランジスタ１４及び１５とを含んで構成される。
そして、トランジスタ１２のソース端子が電圧ＶDDの電源ノードに電気的に接続され、トランジスタ１２のドレイン端子がトランジスタ１３のドレイン端子に電気的に接続され、トランジスタ１３のソース端子がトランジスタ１４のドレイン端子に電気的に接続され、トランジスタ１４のソース端子がＧＮＤノードに電気的に接続されている。
更に、トランジスタ１２のドレイン端子とトランジスタ１３のドレイン端子との接続部に信号出力端子が形成されている。
上記構成によって、トランジスタ１２のゲート端子Ｇ１と、トランジスタ１４のゲート端子Ｇ２の電圧を制御することで、インバータ遅延回路１１に流入する電源電流を制御することができ、これにより遅延時間を制御することができる。
【０１２０】
また、上記各実施の形態及び上記各変形例において、選択スイッチ４０や各回路を構成するトランジスタをＮチャンネル型のＭＯＳトランジスタ又はＰチャンネル型のＭＯＳトランジスタとしたが、ＭＯＳトランジスタに限らず、バイポーラ・トランジスタなど、本発明に適用可能な性能を有するものであればどのような素子を適用してもよい。
また、上記各実施の形態及び上記各変形例は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記各実施の形態及び上記各変形例に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【符号の説明】
【０１２１】
１００…パルス発生装置、１０…遅延回路、２０＿１〜２０＿Ｎ…単位パルス発生回路、３０…スイッチ制御回路、４０…選択スイッチ、５０…電位調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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