(57)【要約】【課題】ウェル領域周辺の寄生素子を簡単な回路構成で抽出することのできる寄生素子抽出装置および寄生素子抽出方法を提供する。【解決手段】寄生素子抽出装置１は、寄生容量抽出部１１が、半導体集積回路のレイアウトデータ１００からそれぞれのウェル領域のレイアウトパターンをそれぞれ寄生容量として抽出し、寄生抵抗抽出部１２が、レイアウトデータ１００からウェル領域に含まれるサブコンタクトのレイアウトパターンを寄生抵抗として抽出し、寄生素子付加部１３が、レイアウトデータ１００から抽出されたネットリスト３００に対して、それぞれのウェル領域に含まれる総てのＭＯＳＦＥＴのバックゲート端子に共通に、寄生容量抽出部１１により抽出された寄生容量および寄生抵抗抽出部１２により抽出された寄生抵抗を付加し、寄生素子付加ネットリスト４００を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウトデータから寄生素子を抽出し、前記レイアウトデータから抽出されたネットリストに付加する寄生素子抽出装置であって、
前記レイアウトデータからそれぞれのウェル領域のレイアウトパターンをそれぞれ寄生容量として抽出する寄生容量抽出手段と、
前記レイアウトデータから前記ウェル領域に含まれるサブコンタクトのレイアウトパターンを寄生抵抗として抽出する寄生抵抗抽出手段と、
前記ネットリストに対して、前記それぞれのウェル領域に含まれる総てのＭＯＳＦＥＴのバックゲート端子に共通に、前記寄生容量および前記寄生抵抗を付加する寄生素子付加手段と
を備えることを特徴とする寄生素子抽出装置。
【請求項２】
前記寄生容量抽出手段は、
前記ウェル領域の前記レイアウトパターンの面積または周囲長、あるいは面積と周囲長にもとづいて前記寄生容量の容量値を算出する
ことを特徴とする請求項１に記載の寄生素子抽出装置。
【請求項３】
前記寄生抵抗抽出手段は、
前記サブコンタクトのコンタクト抵抗値にもとづいて前記寄生抵抗の抵抗値を算出する
ことを特徴とする請求項１に記載の寄生素子抽出装置。
【請求項４】
前記寄生抵抗抽出手段が、
前記サブコンタクトが複数接続される電源配線用パターンの前記サブコンタクト間の配線長に応じて、前記電源配線用パターンの前記サブコンタクト間の配線抵抗を算出する
ことを特徴とする請求項３に記載の寄生素子抽出装置。
【請求項５】
半導体集積回路のレイアウトデータから寄生素子を抽出し、前記レイアウトデータから抽出されたネットリストに付加する寄生素子抽出方法であって、
前記レイアウトデータからそれぞれのウェル領域のレイアウトパターンをそれぞれ寄生容量として抽出する寄生容量抽出ステップと、
前記レイアウトデータから前記ウェル領域に含まれるサブコンタクトのレイアウトパターンを寄生抵抗として抽出する寄生抵抗抽出ステップと、
前記ネットリストに対して、前記それぞれのウェル領域に含まれる総てのＭＯＳＦＥＴのバックゲート端子に共通に、前記寄生容量および前記寄生抵抗を付加する寄生素子付加ステップと
を備えることを特徴とする寄生素子抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、寄生素子抽出装置および寄生素子抽出方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計では、実測に近い回路評価を行うために、レイアウト実行後に、レイアウトパターンから、配線に含まれる配線抵抗や配線容量、トランジスタ周辺および配線間の寄生容量などを抽出し、これらの寄生成分を元の回路に付加するバックアノテーションが行われている。
【０００３】
近年、トランジスタの微細化が進み、ＣＭＯＳＬＳＩなどでは、ＭＯＳＦＥＴのバックゲートの電位による素子特性への影響が顕著になってきている。そのため、バックアノテーションにおいて、ＭＯＳＦＥＴのバックゲートとなるウェル領域周辺の寄生素子を抽出することが必要となっている。
【０００４】
従来、このようなウェル領域周辺の寄生素子を抽出する方法として、ウェル領域をメッシュ分割し、メッシュ分割した矩形領域ごとに寄生抵抗と寄生容量を抽出し、これらをメッシュ状に結合して寄生素子のネットワークを作成する方法が提案されている（例えば、特許文献１参照。）。
【０００５】
上述のようなネットワークを作成すると、高精度のシミュレーションを実行することができる。しかし、素子数が元の回路よりも遥かに増加し、回路構成も複雑なため、シミュレーションの実行に多大な時間がかかるようになる。特に、大規模な回路の場合、現実的な時間で解析ができない、という問題が発生する。
【０００６】
一般に、回路評価の初期段階では、シミュレーション精度よりも、シミュレーション結果が早く得られることが望まれる。
【特許文献１】特開平１０−５０８４９号公報  （第５ページ、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、ウェル領域周辺の寄生素子を簡単な回路構成で抽出することのできる寄生素子抽出装置および寄生素子抽出方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体集積回路のレイアウトデータから寄生素子を抽出し、前記レイアウトデータから抽出されたネットリストに付加する寄生素子抽出装置であって、前記レイアウトデータからそれぞれのウェル領域のレイアウトパターンをそれぞれ寄生容量として抽出する寄生容量抽出手段と、前記レイアウトデータから前記ウェル領域に含まれるサブコンタクトのレイアウトパターンを寄生抵抗として抽出する寄生抵抗抽出手段と、前記ネットリストに対して、前記それぞれのウェル領域に含まれる総てのＭＯＳＦＥＴのバックゲート端子に共通に、前記寄生容量および前記寄生抵抗を付加する寄生素子付加手段とを備えることを特徴とする寄生素子抽出装置が提供される。
【０００９】
また、本発明の別の一態様によれば、半導体集積回路のレイアウトデータから寄生素子を抽出し、前記レイアウトデータから抽出されたネットリストに付加する寄生素子抽出方法であって、前記レイアウトデータからそれぞれのウェル領域のレイアウトパターンをそれぞれ寄生容量として抽出する寄生容量抽出ステップと、前記レイアウトデータから前記ウェル領域に含まれるサブコンタクトのレイアウトパターンを寄生抵抗として抽出する寄生抵抗抽出ステップと、前記ネットリストに対して、前記それぞれのウェル領域に含まれる総てのＭＯＳＦＥＴのバックゲート端子に共通に、前記寄生容量および前記寄生抵抗を付加する寄生素子付加ステップとを備えることを特徴とする寄生素子抽出方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ウェル領域周辺の寄生素子を簡単な回路構成で抽出することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る寄生素子抽出装置の構成の例を示すブロック図である。
【００１３】
本実施例の寄生素子抽出装置１は、半導体集積回路のレイアウトデータ１００からそれぞれのウェル領域のレイアウトパターンをそれぞれ寄生容量として抽出する寄生容量抽出部１１と、レイアウトデータ１００からウェル領域に含まれるサブコンタクトのレイアウトパターンを寄生抵抗として抽出する寄生抵抗抽出部１２と、レイアウトデータ１００から抽出されたネットリスト３００に対して、それぞれのウェル領域に含まれる総てのＭＯＳＦＥＴのバックゲート端子に共通に、寄生容量抽出部１１により抽出された寄生容量および寄生抵抗抽出部１２により抽出された寄生抵抗を付加し、寄生素子付加ネットリスト４００を出力する寄生素子付加部１３と、を備える。
【００１４】
ここで、ネットリスト３００は、従来技術を用いて、素子抽出部１０００によりレイアウトデータ１００から抽出された素子に対し、回路比較部２０００により回路図２００に対応する端子名および信号名が付与されて生成されたものである。
【００１５】
図２は、本実施例の寄生素子抽出装置１における寄生素子抽出処理の流れの例を示すフロー図である。
【００１６】
寄生素子の抽出を開始すると、まず、寄生容量抽出部１１が、レイアウトデータ１００からウェル領域のレイアウトパターンを読み出して（ステップＳ０１）、パターン面積にもとづいて寄生容量値を算出する場合はレイアウトパターンのパターン面積を算出し、パターン周囲長にもとづいて寄生容量値を算出する場合はパターン周囲長を算出する。あるいは、パターン面積およびパターン周囲長にもとづいて寄生容量値を算出する場合は、レイアウトパターンのパターン面積とパターン周囲長の両方を算出する（ステップＳ０２）。
【００１７】
続いて、寄生容量抽出部１１は、算出したパターン面積には予め算定されている単位面積当たりの容量値を掛け、パターン周囲長には予め算定されている単位周囲長当たりの容量値を掛けて、ウェル領域の寄生容量値を算出する（ステップＳ０３）。
【００１８】
続いて、寄生抵抗抽出部１２が、レイアウトデータ１００からウェル領域に含まれるサブコンタクトのレイアウトパターンを読み出して（ステップＳ０４）、予め算定されているコンタクト抵抗値にもとづいてサブコンタクトの寄生抵抗値を算出する（ステップＳ０５）。
【００１９】
最後に、寄生素子付加部１３が、それぞれのウェル領域に含まれる総てのＭＯＳＦＥＴのバックゲート端子に共通に、寄生容量抽出部１１により抽出された寄生容量および寄生抵抗抽出部１２により抽出された寄生抵抗を付加し（ステップＳ０６）、寄生素子付加ネットリスト４００を出力して（ステップＳ０７）、終了する。
【００２０】
次に、本実施例における寄生素子抽出動作の例を図３〜図５を用いて説明する。
【００２１】
図３は、寄生素子抽出処理対象のレイアウトパターンのイメージ図である。ここでは、ウェル領域の例として、ＰＭＯＳＦＥＴが配置されるNウェル領域を例にとって説明するが、ＮＭＯＳＦＥＴが配置されるＰウェル領域においても同様の処理が行われる。なお、この例では、素子抽出部１０００によりNウェル２１領域内にＰＭＯＳＦＥＴＰ１〜Ｐ５が抽出されているものとする。
【００２２】
このNウェル２１には、４個のサブコンタクト２２が配置され、それぞれのサブコンタクト２２は、電源配線用パターン２３に接続されている。
【００２３】
このようなレイアウトパターンに対して、寄生容量抽出部１１は、図４（ａ）に示すように、Nウェル２１のパターンを読み出してそのパターン面積を算出し、Nウェル２１に由来する寄生容量Ｃの容量値を算出する。また、寄生抵抗抽出部１２は、図４（ｂ）に示すように、Nウェル２１の領域に含まれるサブコンタクト２２のパターンを読み出し、サブコンタクトに由来する寄生抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を算出する。
【００２４】
寄生素子付加部１３は、Nウェル２１のウェル領域に含まれるＰＭＯＳＦＥＴＰ１〜Ｐ５のバックゲート端子に共通に、上述の寄生容量Ｃおよび寄生抵抗Ｒ１〜Ｒ４を付加し、寄生素子付加ネットリスト４００を出力する。
【００２５】
図５は、寄生素子付加ネットリスト４００をシンボリックな回路図として表したものである。
【００２６】
ここで、ＰＭＯＳＦＥＴＰ１〜Ｐ５のバックゲート端子を共通に接続した端子を共通バックゲート端子ＢGと表すと、寄生容量Ｃは、共通バックゲート端子ＢGと接地端子との間に付加され、寄生抵抗Ｒ１〜Ｒ４は、共通バックゲート端子ＢGと電源端子ＶＤＤとの間に付加される。
【００２７】
このような本実施例によれば、ウェル領域周辺の寄生素子をそのウェル領域に含まれるＭＯＳＦＥＴのバックゲート端子に共通に付加するので、ＭＯＳＦＥＴのバックゲート端子に寄生素子を付加する回路の構成を簡単にすることができる。これにより、寄生素子が付加された回路のシミュレーションを行うとき、シミュレーションの実行時間を短くすることができ、ウェル領域周辺の寄生素子の影響を考慮した回路動作の解析時間の短縮が可能となる。
【実施例２】
【００２８】
近年の半導体集積回路の微細化、高集積化の進展に伴い、電源配線の配線抵抗による電源電圧の低下、いわゆるＩＲドロップの回路動作に与える影響が大きくなっている。そのため、寄生素子の１つとして電源配線の配線抵抗の抽出が行われる。しかし、そのとき、ウェル領域に接続されるサブコンタクトの抵抗を無視すると、サブコンタクトが接続される区間の電源配線がウェル領域を介してショートされた形となる。その結果、サブコンタクトが接続される区間の電源配線の配線抵抗が算出されず、正確なＩＲドロップ解析ができなくなる。
【００２９】
そこで、本実施例では、寄生抵抗抽出部１２が、サブコンタクトの抵抗値の算出とともに、サブコンタクトが接続される電源配線のサブコンタクト間の配線抵抗を算出するものとする。
【００３０】
サブコンタクト間の配線抵抗を算出するとき、寄生抵抗抽出部１２は、電源配線の各サブコンタクト間の配線長を算出し、それぞれの配線長に相当する配線抵抗を算出する。
【００３１】
図６は、図３のレイアウトパターンに対する、寄生抵抗抽出部１２によるサブコンタクト間の配線長算出の例である。
【００３２】
図６に示す例では、電源配線用パターン２３に接続される４つのサブコンタクト２２相互間の配線長Ｌ１、Ｌ２、Ｌ３が算出される。
【００３３】
この配線長Ｌ１、Ｌ２、Ｌ３に対して、寄生抵抗抽出部１２は、電源配線用パターン２３の単位配線長当りの抵抗値にもとづいて配線抵抗値を算出する。
【００３４】
本実施例における寄生素子付加部１３は、実施例１で示したようなＭＯＳＦＥＴのバックゲート端子に付加する寄生素子に加えて、この電源配線用パターン２３の配線抵抗をNウェル２１周辺の寄生素子として付加する。
【００３５】
図７に、配線長Ｌ１、Ｌ２、Ｌ３に対する配線抵抗をＲ１１、Ｒ１２、Ｒ１３として、寄生素子付加部１３から出力された寄生素子付加ネットリスト４００の例を、シンボリックな回路図イメージで示す。
【００３６】
図７に示すように、本実施例では、配線抵抗Ｒ１１、Ｒ１２、Ｒ１３が、サブコンタクトの寄生抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を介して、共通バックゲート端子ＢGに接続される。したがって、サブコンタクトが接続される区間の電源配線がショートされた形とならず、電源配線の抵抗を考慮したシミュレーションを行うことができる。
【００３７】
このような本実施例によれば、電源配線のサブコンタクト間の配線抵抗も寄生素子として付加されるので、電源配線の配線抵抗による電圧降下なども含めた、より実動作に近い回路動作の解析が可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１に係る寄生素子抽出装置の構成の例を示すブロック図。
【図２】実施例１の寄生素子抽出装置における寄生素子抽出処理の流れの例を示すフロー図。
【図３】寄生素子抽出処理対象のレイアウトパターンのイメージ図。
【図４】実施例１の寄生素子抽出装置における寄生素子抽出の例を示す図。
【図５】実施例１の寄生素子抽出装置から出力される寄生素子付加ネットリストをシンボリックに示す図。
【図６】本発明の実施例２の寄生抵抗抽出部による配線抵抗抽出処理を説明するための図。
【図７】実施例２の寄生素子抽出装置から出力される寄生素子付加ネットリストをシンボリックに示す図。
【符号の説明】
【００３９】
１  寄生素子抽出装置
１１  寄生容量算出部
１２  寄生抵抗算出部
１３  寄生素子付加部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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