(57)【要約】【課題】  絶縁ゲート型半導体装置及びその製造方法に関し、炭化タンタル膜の仕事関数を適正に選択的に制御する。【解決手段】  半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に炭化タンタル膜を成膜する工程と、前記炭化タンタル膜の一部を露出する開口を有するマスクパターンを形成したのち、水素プラズマ処理を行う工程とを設ける。【選択図】          図１
2010123660.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１炭素濃度の第１の炭化タンタル膜を含む第１ゲート電極とを有する第１の絶縁ゲート電界効果型トランジスタと、
前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された、前記第１炭素濃度とは異なる第２炭素濃度の第２の炭化タンタル膜を含む第２ゲート電極とを有する第２の絶縁ゲート電界効果型トランジスタと
を有する半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に炭化タンタル膜を成膜する工程と、
前記炭化タンタル膜の一部を露出する開口を有するマスクパターンを形成したのち、水素プラズマ処理を行う工程と
を有する絶縁ゲート型半導体装置の製造方法。
【請求項３】
前記開口に対応する領域以外の領域に水素プラズマ処理を受けない前記炭化タンタル膜をゲート電極とするｐチャネル電界効果型トランジスタを形成する工程と、前記開口に対応する領域に水素プラズマ処理を受けた前記炭化タンタル膜をゲート電極とするｎチャネル型界効果型トランジスタを形成する工程と
を有する請求項２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項４】
前記マスクパターンを除去したのち、第２の水素プラズマ処理を行う工程を有する請求項２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜が、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン及びそのシリケートやアルミネート、酸化アルミニウム、或いは、５酸化タンタルの中の少なくとも一つからなる請求項２乃至請求項４のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置及びその製造方法に関するものであり、特に、ゲート絶縁膜として高誘電率膜を用い、且つ、ゲート電極として炭化タンタル膜を用いたＭＩＳＦＥＴ等の絶縁ゲート型電界効果型トランジスタのしきい値電圧を適正に設定するための構成に関するものである。
【背景技術】
【０００２】
従来のＭＩＳ型半導体装置においては、相補型トランジスタを用いた構造が採用されているため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを同一半導体基板上に形成する必要がある。また、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのそれぞれが適切な閾値電圧Ｖｔｈを有するためには、それぞれのゲート電極が適切な仕事関数を有していることが必要となる。
【０００３】
そのため、従来においては、ゲート電極にポリシリコンを用い、イオン注入によるドーピング技術によりｎチャネル型ＭＩＳＦＥＴゲート電極には砒素などを、ｐチャネル型ＭＩＳＦＥＴのゲート電極にはボロンなどを注入して仕事関数を制御してきた。
【０００４】
しかし、半導体装置の高性能化のため、微細化が進行するとポリシリコンをゲート電極に用いることによる以下の問題がある。第一にＭＩＳ型半導体装置の動作時にポリシリコンのゲート絶縁膜界面に空乏層が発生するが、微細化によるゲート絶縁膜の薄膜化により空乏層の厚さがゲート絶縁膜の厚さに対し相対的に大きくなり、動作時の容量が十分に得られなくなるという問題がある。
【０００５】
第二に、微細化によるゲート絶縁膜の電気的容量を増大させつつ、ゲートリーク電流を抑制するため、ゲート絶縁膜に高誘電材料、たとえばハフニウム酸化物やハフニウムシリケートなどを用いる。しかし、この材料とポリシリコンゲート電極の組み合わせにおいて、フェルミレベルピニングと呼ばれる現象や界面でのダイポールの発生のため閾値が大きくなり、良好な動作特性が得られないという問題がある。
【０００６】
これらの問題を解決するためにゲート電極に金属材料を用いるよう研究開発が進められている。ゲート電極に金属材料を用いる場合、ゲート絶縁膜の上に仕事関数を制御する金属膜を成膜する。ｎ型領域とｐ型領域では互いに異なる仕事関数の材料が必要であるため、一方の金属材料を成膜したのち、不要な領域の金属材料をパターニング技術を用いてエッチング除去し、さらに他方の金属材料を成膜する必要がある（例えば、特許文献１参照）。
【０００７】
図１１は、従来の金属ゲートＣＭＯＳＦＥＴの製造工程の説明図である。図１１（ａ）に示すように、シリコン基板８１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域８２を形成したのち、ｎ型ウエル領域８３及びｐ型ウエル領域８４を形成する。
【０００８】
次いで、高誘電率膜からなるゲート絶縁膜８５を形成したのち、Ｔａ源とＣ源を交互に供給することによって（１１１）−ｒｉｃｈのＴａＣ膜８６を形成する。この（１１１）−ｒｉｃｈのＴａＣ膜８６は、後述する（２００）−ｒｉｃｈのＴａＣ膜に比べて仕事関数が大きくなる。
【０００９】
次いで、図１１（ｂ）に示すように、ＳｉＮ膜を堆積させたのち、ｐ型ウエル領域８４上のＳｉＮ膜を除去して残ったＳｉＮ膜パターン８７をマスクとしてｐ型ウエル領域８４上のＴａＣ膜８６を選択的に除去する。
【００１０】
次いで、図１１（ｃ）に示すように、Ｔａ源とＣ源を同時に供給することによって（２００）−ｒｉｃｈのＴａＣ膜８８を形成する。この（２００）−ｒｉｃｈのＴａＣ膜８８の仕事関数は、例えば、４．１８ｅＶ程度であり、上述の（１１１）−ｒｉｃｈのＴａＣ膜８６の仕事関数４．８ｅＶに比べて小さい。
【００１１】
次いで、図１１（ｄ）に示すように、ＳｉＮ膜パターン８７を除去することによってＳｉＮ膜パターン８７上に堆積したＴａＣ膜８８をリフトオフする。その結果、仕事関数が、例えば、４．１８ｅＶ程度の（２００）−ｒｉｃｈのＴａＣ膜８８がｐ型ウエル領域８４上のみに選択的形成されることになる。
【００１２】
以降は、通常のゲート構造のパターニング工程、不純物の導入工程、コンタクト電極の形成工程、層間絶縁膜を形成工程、引出電極の形成工程とを経ることによって、ｐ型ウエル領域８４に形成したｎチャネル型ＭＯＳＦＥＴとｎ型ウエル領域８３に形成したｐチャネル型ＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴが構成される。
【００１３】
図１２は、従来の他の金属ゲートＣＭＯＳＦＥＴの製造工程の説明図である。図１１（ａ）に示すように、シリコン基板８１にＳＴＩ構造の素子分離領域８２を形成したのち、ｎ型ウエル領域８３及びｐ型ウエル領域８４を形成する。次いで、高誘電率膜からなるゲート絶縁膜８５を形成したのち、ＳｉＮ膜を堆積させ、ｎ型ウエル領域８３上のＳｉＮ膜を除去してＳｉＮ膜パターン８９からなるマスクを形成する。
【００１４】
次いで、図１２（ｂ）に示すように、Ｔａ源とＣ源を交互に供給することによって（１１１）−ｒｉｃｈのＴａＣ膜９０を形成する。
【００１５】
次いで、図１２（ｃ）に示すように、ＳｉＮ膜パターン８９を除去することによってＳｉＮ膜パターン８９上に堆積したＴａＣ膜９０をリフトオフする。その結果、ｎ型ウエル領域８３上にのみ（１１１）−ｒｉｃｈのＴａＣ膜９０が選択的形成されることになる。
【００１６】
次いで図１２（ｄ）に示すように、Ｔａ源とＣ源を同時に供給することによって（２００）−ｒｉｃｈのＴａＣ膜９１を全面に形成する。以降は、通常のゲート構造のパターニング工程、不純物の導入工程、コンタクト電極の形成工程、層間絶縁膜を形成工程、引出電極の形成工程とを経ることによって、ｐ型ウエル領域８４に形成したｎチャネル型ＭＯＳＦＥＴとｎ型ウエル領域８３に形成したｐチャネル型ＭＯＳＦＥＴからなるＣＭＯＳＦＥＴが構成される。
【特許文献１】特開２００７−１６５４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし、上述の金属ゲートＣＭＯＳＦＥＴの製造工程では、ＴａＣ膜の除去工程或いはＳｉＮ膜パターンの形成工程及び除去工程において、ゲート絶縁膜にエッチングの作用が及ぶため、ゲート絶縁膜の信頼性に悪影響を及ぼす可能性がある。
【００１８】
また、ＴａＣ膜の成膜工程により結晶配向性を制御して仕事関数を制御しているので、仕事関数は結晶構造に依存する特定の値になり、任意の値にすることができないという問題がある。この場合、（１１１）相と（２００）相の比率で仕事関数を制御することは可能であっても、（１１１）相と（２００）相の比率を精度良く任意の値に制御するためには、成膜工程を高精度に管理する必要があり、再現性に乏しいという問題がある。
【００１９】
さらに、いずれにしても、一方をｐチャネル型とし他方をｎチャネル型とする構成が得られるだけであり、異なった仕事関数のゲート電極を備えた異なったＶｔｈを有する同導電型のＭＯＳＦＥＴを選択的に形成することができないという問題もある。
【００２０】
このような問題を解決するには、タンタルに対し炭素をイオン注入することにより仕事関数を制御することが考えられる。しかし、この場合、注入された炭素は、深さ方向にある広がりを持った分布になるため、ゲート絶縁膜との界面近傍に十分な炭素を注入しようとすると、ゲート絶縁膜中にまで炭素が達することになり、ゲート電極のみに炭素をとどめることが難しいという問題がある。さらに、イオン注入によりゲート絶縁膜がダメージを受けるという問題もある。
【００２１】
したがって、本発明は、ゲート絶縁膜にダメージを与えることなく、炭化タンタル膜の仕事関数を適正に設定することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の一観点からは、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１炭素濃度の第１の炭化タンタル膜を含む第１ゲート電極とを有する第１の絶縁ゲート電界効果型トランジスタと、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された、前記第１炭素濃度とは異なる第２炭素濃度の第２の炭化タンタル膜を含む第２ゲート電極とを有する第２の絶縁ゲート電界効果型トランジスタとを有する半導体装置が提供される。
【００２３】
また、本発明の別の観点からは、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に炭化タンタル膜を成膜する工程と、前記炭化タンタル膜の一部を露出する開口を有するマスクパターンを形成したのち、水素プラズマ処理を行う工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００２４】
開示の絶縁ゲート型半導体装置及びその製造方法によれば、水素プラズマ処理を用いることによって、ゲート絶縁膜にダメージを与えることなく簡単な工程で炭化タンタルという導電材料を用いて仕事関数を適切に制御したゲート電極を形成することができる。それによって、相補型半導体装置や、互いにＶｔｈの高となるトランジスタからなる多値論理回路を構成する絶縁ゲート型半導体装置の信頼性を高めることが可能になる。
【発明を実施するための最良の形態】
【００２５】
ここで、図１を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態の金属ゲートＭＩＳＦＥＴの製造工程の説明図である。図１（ａ）に示すように、まず、シリコン基板１１に例えば、ＳＴＩ構造の素子分離領域１２を形成したのち、ｎ型の第１のウエル領域１３及び第２のウエル領域１４を形成する。
【００２６】
次いで、ＨｆＯ２やＨｆＳｉＯＮ等の高誘電率膜からなるゲート絶縁膜１５を形成したのち、仕事関数が例えば４．８ｅＶ程度でＴａＣ膜１６を成膜する。このＴａＣ膜１６は、例えば、Ｔａ源とＣ源を交互に供給することによって（１１１）−ｒｉｃｈのＴａＣ膜としても良い。なお、このＴａＣ膜１６の膜厚は、次の水素プラズマ処理工程においてＣが離脱し易いように、３〜１５ｎｍ、例えば、５ｎｍとする。
【００２７】
次いで、図１（ｂ）に示すように、ＳｉＮ膜を堆積させたのち、第２のウエル領域１４上のＳｉＮ膜を除去して残ったＳｉＮ膜パターン１７をマスクとする。次いで、水素プラズマ１８中で熱処理することによって、ＴａＣ膜１６中のＣを放出してＣ−ｐｏｏｒのＴａＣ膜１９に変換する。ＴａＣ膜１６を水素プラズマ１８中に晒すことによってＨ+ がＴａＣ膜１６中に進入して炭素と結合し、炭化水素（ＣｘＨｙ）としてＴａＣ膜１６から脱離し、膜中の炭素を減らすことによってＣ−ｐｏｏｒのＴａＣ膜１９に変換される。例えば、ＣがＴａの１／３以下になるように減らす。
【００２８】
ＴａＣは仕事関数４．８ｅＶ程度であり、ｐチャネル型半導体装置のゲート電極材料として好適である。一方、ＴａＣからＣを減らしていくことにより仕事関数はＴａの持つ４．０ｅＶに近づいてゆき、ｎチャネル型半導体装置のゲート電極材料として好適となる。なお、Ｃの低減の程度は処理時間等の処理条件に依存するものであり、高温で長い時間処理した場合には、５ｎｍ程度の薄いＴａＣ膜の場合にはＣが殆ど離脱してＴａに非常に近くなる。
【００２９】
この場合の水素プラズマ処理工程の条件としては、３Ｐａのプラズマ雰囲気圧力下で、基板温度を２０〜２００℃とし、ＴａＣ膜１６の膜厚によるが５秒〜２分程度の処理を行えば良い。また、印加電力は、プラズマ処理装置の構成によるが、例えば、面積が８００ｃｍ2 の平行平板電極を５ｃｍの間隔で対向させた平行平板型プラズマ処理装置の場合には、１０００Ｗ程度の電力を印加する。
【００３０】
次いで、図１（ｃ）に示すように、ＳｉＮ膜パターン１７を除去することによって、第２のウエル領域１４上にはＣ濃度が低く仕事関数の小さなＴａＣ膜１９が形成されるとともに、ｎ型の第１のウエル領域１３上にはＣ濃度が高く仕事関数の大きなＴａＣ膜１６が選択的に形成された状態となる。
【００３１】
次いで、図１（ｄ）に示すように、全面に多結晶シリコンやＷ等の上層ゲート電極となる導電膜２０を形成したのち、パターニングしてゲート構造を形成する。以降は、通常の不純物の導入工程、コンタクト電極の形成工程、層間絶縁膜を形成工程、引出電極の形成工程とを経ることによって、ｎ型の第１のウエル領域１３にはｐチャネル型ＭＩＳＦＥＴが形成される。
【００３２】
一方、第２のウエル領域１４がｐ型の場合には、ｎチャネル型ＭＩＳＦＥＴが形成されてｐ型ＭＩＳＦＥＴとともに相補型トランジスタを構成する。また、第２のウエル領域１４がｎ型の場合には、第１のウエル領域１３に形成したｐチャネル型ＭＩＳＦＥＴよりＶｔｈの高いｐ型チャネル型ＭＩＳＦＥＴが形成される。
【００３３】
このように、本発明の実施の形態においては、エッチング工程を行うことなく、一度の成膜工程で成膜したＴａＣ膜に水素プラズマ処理を行うだけの簡単な工程でＴａＣ膜の仕事関数を制御している。したがって、ゲート絶縁膜に対してエッチングの作用が及ばないため信頼性の劣化を引き起こすこともない。
【００３４】
なお、同一の半導体基板上に互いに異なったＶｔｈのｎチャネル型ＭＩＳＦＥＴを形成する場合には、第１のウエル領域及び第２のウエル領域を共にｎ型とし、第１の水素プラズマ処理工程の後に、ＳｉＮ膜からなるマスクを除去して第２の水素プラズマ処理を行っても良い。
【００３５】
或いは、最初の成膜工程において、Ｔａ源とＣ源を同時供給してｎチャネル型ＭＩＳＦＥＴに適した仕事関数の小さな（２００）−ｒｉｃｈのＴａＣ膜を形成し、このＴａＣ膜を選択的に水素プラズマ処理しても良い。この場合、水素プラズマ処理を行った部分のＴａＣ膜のＣ濃度は低減してより仕事関数が小さくなる。
【実施例１】
【００３６】
以上を前提として、次に、図２乃至図５を参照して本発明の実施例１の相補型半導体装置の製造工程を説明する。まず、図２（ａ）に示すように、例えば、８５０℃においてＨＣｌ酸化を行うことによって、ｐ型シリコン基板２１の表面に厚さが、例えば、１０ｎｍのＳｉＯ２膜２２を形成したのち、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて厚さが、例えば、１００ｎｍのＳｉＮ膜２３を堆積させる。
【００３７】
次いで、図２（ｂ）に示すように、素子形成領域のみにＳｉＮ膜２３を残すレジストパターン（図示を省略）を設ける。このレジストパターンをマスクとしてドライエッチングを施すことによって、ＳｉＮ膜パターン２４を形成する。
【００３８】
次いで、図２（ｃ）に示すように、レジストパターンを除去したのち、ＳｉＮ膜パターン２４をマスクとして、ドライエッチングを施すことによって、深さが、例えば、２００ｎｍの素子分離溝２５を形成する。
【００３９】
次いで、図２（ｄ）に示すように、再び、８５０℃においてＨＣｌ酸化を行うことによって素子分離溝２５の表面に厚さが、例えば、１０ｎｍのライナー酸化膜（図示は省略）を形成したのち、例えば、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）を用いて、厚さが、例えば、５００ｎｍのＨＤＰ−ＳｉＯ２膜を堆積させる。
【００４０】
次いで、ＣＭＰ（化学機械研磨）法を用いてＳｉＮ膜パターン２４をストッパーとしＳｉＮ膜パターン２４が露出するまでＨＤＰ−ＳｉＯ２膜を除去することによって、ＨＤＰ−ＳｉＯ２膜で素子分離溝２５を埋め込む。この埋め込まれたＨＤＰ−ＳｉＯ２膜とライナー酸化膜とが埋込酸化膜２６となる。
【００４１】
次いで、図３（ｅ）に示すように、ＳｉＮ膜パターン２４を熱燐酸を用いて除去したのち、ＨＦによってＳｉＯ２膜２２を除去する。このＳｉＯ２膜２２の除去工程において、埋込酸化膜２６の表面もエッチングされるので、表面は平坦になる。
【００４２】
次いで、図３（ｆ）に示すように、ｐ型シリコン基板２１の表面に厚さが、例えば、１０ｎｍのイオン注入用の犠牲酸化膜を形成する。次いで、一方の素子形成領域を覆うようにレジストマスクを設けたのち、Ｐイオンを高加速エネルギーでイオン注入して深い位置にウエル形成用のイオン注入領域を形成するとともに、Ａｓイオンを低加速エネルギーでイオン注入して表面側にチャネル・ドープ領域形成用のイオン注入領域（いずれも図示は省略）を形成する。
【００４３】
次いで、レジストマスクを除去したのち、他方の素子形成領域を覆うようにレジストマスクを設けたのち、Ｂイオンを高加速エネルギーでイオン注入して深い位置にウエル形成用のイオン注入領域を形成するとともに、Ｂイオンを低加速エネルギーでイオン注入して表面側にチャネル・ドープ領域形成用のイオン注入領域（いずれも図示は省略）を形成する。
【００４４】
次いで、レジストパターンを除去したのち、注入したイオンを活性化する熱処理を行って一方の素子形成領域にｎ型ウエル領域２７を形成するとともに、表面にチャネル・ドープ領域（図示は省略）を形成する。同時に、他方の素子形成領域にｐ型ウエル領域２８を形成するとともに、表面にチャネル・ドープ領域（図示は省略）を形成したのち、犠牲酸化膜を除去する。
【００４５】
次いで、図３（ｇ）に示すように、ＨＣｌ＋Ｈ２Ｏ２を用いてＳＣ２洗浄処理を行ったのち、ＨｆＣｌ４及びＨ２Ｏを交互に供給するＡＬＣＶＤ法を用いて、全面に厚さが、例えば、３ｎｍのＨｆＯ２膜２９を形成する。次いで、Ｔａ源及びＣ源を交互に供給してスパッタリングを行うことによって、厚さが、例えば、５ｎｍのＴａＣ膜３０を形成する。
【００４６】
次いで、図３（ｈ）に示すように、次いで、ＣＶＤ法を用いて、厚さが、例えば、２０ｎｍのＳｉＮ膜を堆積させたのち、ｎ型ウエル領域２７を覆うようにレジストパターン３１を設ける。次いで、このレジストパターン３１をマスクとして露出するＳｉＮ膜をＣＨＦ３とＡｒを含んだ雰囲気下でのＲＩＥ（反応性イオンエッチング）処理でエッチング除去してＳｉＮ膜パターン３２を形成する。
【００４７】
次いで、図４（ｉ）に示すように、レジストパターン３１を除去したのち、ＳｉＮ膜パターン３２をマスクとし、水素プラズマ処理を行う。この水素プラズマ処理によって、ｐ型ウエル領域２８上のＴａＣ膜からＣが離脱して、低炭素濃度で低仕事関数のＴａＣ膜３３となる。なお、この水素プラズマ処理においては、基板温度を例えば、２０℃とし、３Ｐａのプラズマ圧力下で３０秒間の処理を行う。
【００４８】
次いで、図４（ｊ）に示すように、レジストパターン３１を除去したのち、ＣＶＤ法を用いて全面に厚さが、例えば、１００ｎｍの多結晶シリコン膜３４を堆積させる。
【００４９】
次いで、図４（ｋ）に示すように、多結晶シリコン膜３４、ＴａＣ膜３０，３３、及び、ＨｆＯ２膜２９をパターニングすることによって、ゲート構造を形成する。
【００５０】
次いで、図４（ｌ）に示すように、ｎ型ウエル領域２７側をレジストパターン３５で覆った後、ｐ型ウエル領域２８側のゲート構造をマスクとしてＡｓイオンを低加速エネルギーで注入することによってｎ型イクステンション領域３６を形成する。
【００５１】
次いで、図５（ｍ）に示すように、レジストパターン３５を除去したのち、ｐ型ウエル領域２８側をレジストパターン３７で新たに覆った状態で、ｎ型ウエル領域２７側のゲート構造をマスクとしてＢイオンを低加速エネルギーで注入してｐ型イクステンション領域３８を形成する。
【００５２】
次いで、図５（ｎ）に示すように、レジストパターン３７を除去したのち、ＬＰＣＶＤ法を用いて全面に厚いＳｉＯ２膜を堆積させたのち、異方性エッチングを施してサイドウォール３９，４０を形成する。
【００５３】
次いで、図５（ｏ）に示すように、ｐ型ウエル領域２８側をレジストパターン４１で覆った後、ｎ型ウエル領域２７側のゲート構造及びサイドウォール４０をマスクとしてＢイオンを高加速エネルギーでイオン注入することによってｐ型ソース・ドレイン領域４２を形成する。この時、ｎ型ウエル領域２７側のゲート構造を構成する多結晶シリコン膜３４にＢがドープされてｐ型多結晶シリコン膜４３になる。
【００５４】
次いで、図５（ｐ）に示すように、レジストパターン４１を除去したのち、ｎ型ウエル領域２７側をレジストパターン４４で新たに覆った後、ゲート構造及びサイドウォール３９をマスクとしてＡｓイオンを高加速エネルギーでイオン注入してｎ型ソース・ドレイン領域４５を形成する。この時、ｐ型ウエル領域２８側のゲート構造を構成する多結晶シリコン膜３４にＡｓがドープされてｎ型多結晶シリコン膜４６になる。
【００５５】
次いで、図６（ｑ）に示すように、レジストパターン４４を除去したのち、注入したイオンを活性化する熱処理を行う。次いで、スパッタリング法を用いて全面に、厚さが、例えば、１０ｎｍのＣｏ膜４７を堆積させる。
【００５６】
次いで、図６（ｒ）に示すように、熱処理を施すことによって、Ｃｏ膜４７とｎ型多結晶シリコン膜４６及びｐ型多結晶シリコン膜４３とを反応させてＣｏシリサイド層４８，４９を形成する。それと同時に、Ｃｏ膜４７とｎ型ソース・ドレイン領域４５及びｐ型ソース・ドレイン領域４２とを反応させてソース・ドレイン電極となるＣｏシリサイド層５０，５１を形成する。
【００５７】
なお、この時の熱処理条件は、例えば、Ｎ２雰囲気中で、４００〜６００℃、例えば、５００℃の温度で、１０〜９００秒、例えば、３０秒間の急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）とする。
【００５８】
次いで、図６（ｓ）に示すように、Ｈ２ＳＯ４：Ｈ２Ｏ２＝３：１の混合液で２０分間エッチングを行うことによって未反応のＣｏ膜４７を除去したのち、全面にＢＰＳＧ膜を堆積させ、ＣＭＰ法で研磨して平坦化することによって層間絶縁膜５２を形成する。以降は、必要とする配線構造を形成するために、ビアの形成工程、配線の形成工程、及び、層間絶縁膜の形成工程を繰り返すことによって相補型半導体装置が完成する。
【００５９】
このように、本発明の実施例１においては、高仕事関数のＴａＣ膜を成膜したのち、選択的に水素プラズマ雰囲気に晒すことによって、ＴａＣ膜中のＣ濃度をｎチャネル型ＭＩＳＦＥＴに適した仕事関数まで低減している。それによって、各ＭＩＳＦＥＴのＶｔｈを高精度の制御することができるとともに、ゲート絶縁膜がエッチングダメージやイオン注入に伴うダメージを受けることがないので、半導体装置の信頼性が低下することがない。
【実施例２】
【００６０】
次に、図７乃至図８を参照して、本発明の実施例２のｐチャネル型ＭＩＳＦＥＴの製造工程を説明する。まず、図７（ａ）に示すように、実施例１とほぼ同様の工程を経て、ｐ型シリコン基板２１に埋込酸化膜２６で素子分離されたｎ型ウエル領域２７，５３を形成する。
【００６１】
次いで、ＨＣｌ＋Ｈ２Ｏ２を用いてＳＣ２洗浄処理を行ったのち、ＨｆＣｌ４及びＨ２Ｏを交互に供給するＡＬＣＶＤ法を用いて、全面に厚さが、例えば、３ｎｍのＨｆＯ２膜２９を形成する。次いで、Ｔａ源及びＣ源を交互に供給してスパッタリングを行うことによって、厚さが、例えば、５ｎｍのＴａＣ膜３０を形成する。
【００６２】
次いで、図７（ｂ）に示すように、次いで、ＣＶＤ法を用いて、厚さが、例えば、２０ｎｍのＳｉＮ膜を堆積させたのち、ｎ型ウエル領域２７を覆うようにレジストパターン３１を設ける。次いで、このレジストパターン３１をマスクとして露出するＳｉＮ膜をＣＨＦ３とＡｒを含んだ雰囲気ＩｎＡｌＡｓでのＲＩＥ処理でエッチング除去してＳｉＮ膜パターン３２を形成する。
【００６３】
次いで、図７（ｃ）に示すように、レジストパターン３１を除去したのち、ＳｉＮ膜パターン３２をマスクとし、水素プラズマ処理を行う。この水素プラズマ処理によって、ｎ型ウエル領域５１上のＴａＣ膜からＣが離脱して、比較的に炭素濃度の低い低仕事関数のＴａＣ膜５４となる。
【００６４】
次いで、図７（ｄ）に示すように、ＳｉＮ膜パターン３２を除去したのち、ＣＶＤ法を用いて全面に厚さが、例えば、１００ｎｍの多結晶シリコン膜３４を堆積させる。
【００６５】
次いで、図８（ｅ）に示すように、多結晶シリコン膜３４、ＴａＣ膜３０，５２、及び、ＨｆＯ２膜２９をパターニングすることによって、ゲート構造を形成する。次いで、ゲート構造をマスクとしてＢイオンを低加速エネルギーで注入することによってｐ型イクステンション領域３８，５５を形成する。
【００６６】
次いで、図８（ｆ）に示すように、ＬＰＣＶＤ法を用いて全面に厚いＳｉＯ２膜を堆積させたのち、異方性エッチングを施すことによってサイドウォール４０，５６を形成する。次いで、ゲート構造及びサイドウォール４０，５６をマスクとしてＢイオンを高加速エネルギーでイオン注入することによってｐ型ソース・ドレイン領域４２，５７を形成する。この時、ゲート構造を構成する多結晶シリコン膜３４にＢがドープされてｐ型多結晶シリコン膜４３，５８になる。
【００６７】
次いで、注入したイオンの活性化を行い、次いで、図８（ｇ）に示すように、スパッタリング法を用いて全面に、厚さが、例えば、１０ｎｍのＣｏ膜を堆積させたのち、熱処理を施すことによって、Ｃｏシリサイド層４９，５１，５９，６０を形成する。
【００６８】
次いで、図８（ｈ）に示すように、Ｈ２ＳＯ４：Ｈ２Ｏ２＝３：１の混合液で２０分間エッチングを行うことによって未反応のＣｏ膜を除去したのち、全面にＢＰＳＧ膜を堆積させ、ＣＭＰ法で研磨して平坦化することによって層間絶縁膜５２を形成する。以降は、必要とする配線構造を形成するために、ビアの形成工程、配線の形成工程、及び、層間絶縁膜の形成工程を繰り返すことによって互いにＶｔｈの異なる複数のｐチャネル型ＭＩＳＦＥＴを備えた半導体装置が完成する。
【００６９】
このように、本発明の実施例２においては、高仕事関数のＴａＣ膜を成膜したのち、選択的に水素プラズマ雰囲気に晒すことによって、ＴａＣ膜中のＣ濃度をｐチャネル型ＭＩＳＦＥＴに適した仕事関数の範囲内で低減している。それによって、各ＭＩＳＦＥＴのＶｔｈを高精度の制御することができるとともに、ゲート絶縁膜がエッチングダメージやイオン注入に伴うダメージを受けることがないので、半導体装置の信頼性が低下することがない。
【実施例３】
【００７０】
次に、図９乃至図１０を参照して、本発明の実施例３のｎチャネル型ＭＩＳＦＥＴの製造工程を説明する。まず、図９（ａ）に示すように、実施例１とほぼ同様の工程を経て、ｐ型シリコン基板２１に埋込酸化膜２６で素子分離されたｐ型ウエル領域２８，６１を形成する。
【００７１】
次いで、ＨＣｌ＋Ｈ２Ｏ２を用いてＳＣ２洗浄処理を行ったのち、ＨｆＣｌ４及びＨ２Ｏを交互に供給するＡＬＣＶＤ法を用いて、全面に厚さが、例えば、３ｎｍのＨｆＯ２膜２９を形成する。次いで、Ｔａ源及びＣ源を交互に供給してスパッタリングを行うことによって、厚さが、例えば、５ｎｍのＴａＣ膜３０を形成する。
【００７２】
次いで、図９（ｂ）に示すように、次いで、ＣＶＤ法を用いて、厚さが、例えば、２０ｎｍのＳｉＮ膜を堆積させたのち、ｐ型ウエル領域６１を覆うようにレジストパターン３１を設ける。次いで、このレジストパターン３１をマスクとして露出するＳｉＮ膜をＣＨＦ３とＡｒを含む雰囲気下でのＲＩＥ処理でエッチング除去してＳｉＮ膜パターン３２を形成する。
【００７３】
次いで、図９（ｃ）に示すように、レジストパターン３１を除去したのち、ＳｉＮ膜パターン３２をマスクとし、水素プラズマ処理を行う。この水素プラズマ処理によって、ｐ型ウエル領域２８上のＴａＣ膜からＣが離脱して、比較的炭素濃度の低い低仕事関数のＴａＣ膜６２となる。
【００７４】
次いで、図９（ｄ）に示すように、ＳｉＮ膜パターン３２を除去したのち、再び、水素プラズマ処理を行う。この水素プラズマ処理によって、ｐ型ウエル領域２８上のＴａＣ膜６２からＣがさらに離脱して、低炭素濃度の低仕事関数のＴａＣ膜６３となる。一方、ｐ型ウエル領域６１上のＴａＣ膜３０からＣが離脱して、比較的炭素濃度が低く、仕事関数も多少低下したＴａＣ膜６４となる。
【００７５】
次いで、図１０（ｅ）に示すように、ＣＶＤ法を用いて全面に厚さが、例えば、１００ｎｍの多結晶シリコン膜３４を堆積させたのち、多結晶シリコン膜３４、ＴａＣ膜６３，６４、及び、ＨｆＯ２膜２９をパターニングすることによって、ゲート構造を形成する。
次いで、ゲート構造をマスクとしてＡｓイオンを低加速エネルギーで注入することによってｎ型イクステンション領域６５，６６を形成する。
【００７６】
次いで、図１０（ｆ）に示すように、ＬＰＣＶＤ法を用いて全面に厚いＳｉＯ２膜を堆積させたのち、異方性エッチングを施すことによってサイドウォール６７，６８を形成する。次いで、ゲート構造及びサイドウォール６７，６８をマスクとしてＡｓイオンを高加速エネルギーでイオン注入することによってｎ型ソース・ドレイン領域６９，７０を形成する。この時、ゲート構造を構成する多結晶シリコン膜３４にＡｓがドープされてｎ型多結晶シリコン膜７１，７２になる。
【００７７】
次いで、注入したイオンを活性化する熱処理を行う。次いで、図１０（ｇ）に示すように、スパッタリング法を用いて全面に、厚さが、例えば、１０ｎｍのＣｏ膜を堆積させたのち、熱処理を施すことによって、Ｃｏシリサイド層７３〜７６を形成する。
【００７８】
次いで、図１０（ｈ）に示すように、Ｈ２ＳＯ４：Ｈ２Ｏ２ ＝３：１の混合液で２０分間エッチングを行うことによって未反応のＣｏ膜を除去したのち、全面にＢＰＳＧ膜を堆積させ、ＣＭＰ法で研磨して平坦化することによって層間絶縁膜５２を形成する。以降は、必要とする配線構造を形成するために、ビアの形成工程、配線の形成工程、及び、層間絶縁膜の形成工程を繰り返すことによって互いにＶｔｈの異なる複数のｎチャネル型ＭＩＳＦＥＴを備えた半導体装置が完成する。
【００７９】
このように、本発明の実施例３においては、高仕事関数のＴａＣ膜を成膜したのち、選択的に水素プラズマ雰囲気に２度晒すことによって、ＴａＣ膜中のＣ濃度をｎチャネル型ＭＩＳＦＥＴに適した仕事関数の範囲内で低減している。それによって、各ＭＩＳＦＥＴのＶｔｈを高精度の制御することができるとともに、ゲート絶縁膜がエッチングダメージやイオン注入に伴うダメージを受けることがないので、半導体装置の信頼性が低下することがない。
【００８０】
以上、本発明の各実施例及び実施の形態を説明してきたが、本発明は各実施例及び実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。例えば、上記の各実施例及び実施の形態の説明においては、基板としてシリコン基板を用いているが、シリコン基板に限られるものではない。例えば、ＳｉＧｅ基板或いは、シリコン基板等の上にＳｉＧｅ層を成長させたエピタキシャル基板を用いても良いものである。
【００８１】
上記の各実施例においては、高誘電率膜としてＨｆＯ２を用いているが、ＨｆＯ２に限られるものではなく、１０〜４０の誘電率を有する膜、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）及びそのシリケートやアルミネート、酸化アルミニウム（Ａｌ２Ｏ３）、或いは、５酸化タンタル（Ｔａ２Ｏ５ ）を用いても良いものである。
【００８２】
また、上記の各実施例及び実施の形態に示された半導体装置の製造方法において、例えば、第１のウエル領域のイクステンション形成と第２のウエル領域のイクステンション形成の順序や、第１のウエル領域のソース・ドレイン形成と第２のウエル領域のソース・ドレイン形成の順序は任意では適宜変更されるものである。
【００８３】
また、上記の各実施例においては、ゲート、ソース、ドレインの各電極にＣｏを用いたＣｏシリサイド層を形成しているが、Ｃｏに限られるものではなく、例えば、Ｎｉ等を用いたＮｉシリサイド層を用いても良いものである。
【００８４】
ここで、実施例１乃至実施例３を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１炭素濃度の第１の炭化タンタル膜を含む第１ゲート電極とを有する第１の絶縁ゲート電界効果型トランジスタと、
前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された、前記第１炭素濃度とは異なる第２炭素濃度の第２の炭化タンタル膜を含む第２ゲート電極とを有する第２の絶縁ゲート電界効果型トランジスタと
を有する半導体装置。
（付記２）  前記第１の絶縁ゲート電界効果型トランジスタと前記第２の絶縁ゲート電界効果型トランジスタとが相補型トランジスタを構成する付記１に記載の半導体装置。
（付記３）  前記第１の絶縁ゲート電界効果型トランジスタと前記第２の絶縁ゲート電界効果型トランジスタとが互いにしきい値電圧の異なる同導電型のトランジスタを構成する付記１に記載の半導体装置。
（付記４）  前記第１のゲート絶縁膜と前記第２の絶縁膜とが、同じ高誘電率膜からなり、前記高誘電率膜が酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン及びそのシリケートやアルミネート、酸化アルミニウム、或いは、５酸化タンタルの中の少なくとも一つからなる付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５）  半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に炭化タンタル膜を成膜する工程と、
前記炭化タンタル膜の一部を露出する開口を有するマスクパターンを形成したのち、水素プラズマ処理を行う工程と
を有する半導体装置の製造方法。
（付記６）  前記開口に対応する領域以外の領域に水素プラズマ処理を受けない前記炭化タンタル膜をゲート電極とするｐチャネル電界効果型トランジスタを形成する工程と、前記開口に対応する領域に水素プラズマ処理を受けた前記炭化タンタル膜をゲート電極とするｎチャネル型界効果型トランジスタを形成する工程と
を有する付記５に記載の半導体装置の製造方法。
（付記７）  前記開口に対応する領域以外の領域に水素プラズマ処理を受けない前記炭化タンタル膜をゲート電極とする第１のｐチャネル電界効果型トランジスタを形成する工程と、前記開口に対応する領域に水素プラズマ処理を受けた前記炭化タンタル膜をゲート電極とするとともに、前記第１のｐチャネル電界効果型トランジスタよりしきい値電圧の絶対値が小さな第２のｐチャネル型界効果型トランジスタを形成する工程と
を有する付記５に記載の半導体装置の製造方法。
（付記８）  前記マスクパターンを除去したのち、第２の水素プラズマ処理を行う工程を有する付記５に記載の半導体装置の製造方法。
（付記９）  前記開口に対応する領域以外の領域に第２の水素プラズマ処理のみを受けた前記炭化タンタル膜をゲート電極とする第１のｎチャネル電界効果型トランジスタを形成する工程と、前記開口に対応する領域に少なくとも二度の水素プラズマ処理を受けた前記炭化タンタル膜をゲート電極とするとともに、前記第１のｎチャネル電界効果型トランジスタよりしきい値電圧の絶対値が大きな第２のｎチャネル型界効果型トランジスタを形成する工程と
を有する付記８に記載の半導体装置の製造方法。
（付記１０）  前記ゲート絶縁膜が、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン及びそのシリケートやアルミネート、酸化アルミニウム、或いは、５酸化タンタルの中の少なくとも一つからなる付記５乃至付記９のいずれか１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態の金属ゲートＭＩＳＦＥＴの製造工程の説明図である。
【図２】本発明の実施例１の相補型半導体装置の途中までの製造工程の説明図である。
【図３】本発明の実施例１の相補型半導体装置の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１の相補型半導体装置の図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１の相補型半導体装置の図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１の相補型半導体装置の図５以降の製造工程の説明図である。
【図７】本発明の実施例２のｐチャネル型ＭＩＳＦＥＴの途中までの製造工程の説明図である。
【図８】本発明の実施例２のｐチャネル型ＭＩＳＦＥＴの図７以降の製造工程の説明図である。
【図９】本発明の実施例３のｎチャネル型ＭＩＳＦＥＴの途中までの製造工程の説明図である。
【図１０】本発明の実施例３のｎチャネル型ＭＩＳＦＥＴの図９以降の製造工程の説明図である。
【図１１】従来の金属ゲートＣＭＯＳＦＥＴの製造工程の説明図である。
【図１２】従来の他の金属ゲートＣＭＯＳＦＥＴの製造工程の説明図である。
【符号の説明】
【００８６】
１１  シリコン基板
１２  素子分離領域
１３  第１のウエル領域
１４  第２のウエル領域
１５  ゲート絶縁膜
１６，１９  ＴａＣ膜
１７  ＳｉＮ膜パターン
１８  水素プラズマ
２０  導電膜
２１  ｐ型シリコン基板
２２  ＳｉＯ２膜
２３  ＳｉＮ膜
２４，３２  ＳｉＮ膜パターン
２５  素子分離溝
２６  埋込酸化膜
２７，５３  ｎ型ウエル領域
２８，６１  ｐ型ウエル領域
２９  ＨｆＯ２膜
３０，３３，５４，６２〜６４  ＴａＣ膜
３１，３５，３７，４１，４４  レジストパターン
３４  多結晶シリコン膜
３６，６５，６６  ｎ型イクステンション領域
３８，５５  ｐ型イクステンション領域
３９，４０，５６，６７，６８  サイドウォール
４２，５７  ｐ型ソース・ドレイン領域
４３，５８  ｐ型多結晶シリコン膜
４５，６９，７０  ｎ型ソース・ドレイン領域
４６，７１，７２  ｎ型多結晶シリコン膜
４７  Ｃｏ膜
４８〜５１，５９，６０，７３〜７６  Ｃｏシリサイド層
５２  層間絶縁膜
８１  シリコン基板
８２  素子分離領域
８３  ｎ型ウエル領域
８４  ｐ型ウエル領域
８５  ゲート絶縁膜
８６，８８，９０  ＴａＣ膜
８７，８９  ＳｉＮ膜パターン
【図１】
2010123660.tif 000003
【図２】
2010123660.tif 000004
【図３】
2010123660.tif 000005
【図４】
2010123660.tif 000006
【図５】
2010123660.tif 000007
【図６】
2010123660.tif 000008
【図７】
2010123660.tif 000009
【図８】
2010123660.tif 000010
【図９】
2010123660.tif 000011
【図１０】
2010123660.tif 000012
【図１１】
2010123660.tif 000013
【図１２】
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