(57)【要約】【課題】入出力特性の良い入力回路を提供する。【解決手段】Ｐ型ＭＯＳトランジスタＱ１のソースに電源ＶＤＣを、ゲートには、電源ＶＳＳを、ドレインにノードＧＮを接続する。Ｎ型ＭＯＳトランジスタＱ２のソースに入力端子ＩＮを、ゲートとドレインにノードＧＮに接続する。Ｐ型ＭＯＳトランジスタＱ３のソースに入力端子ＩＮを、ゲートとドレインにノードＧＰを接続する。Ｎ型ＭＯＳトランジスタＱ４のソースに電源ＶＳＳを、ゲートに電源ＶＤＤを、ドレインにノードＧＰを接続する。Ｐ型ＭＯＳトランジスタＱ５のソースに電源ＶＤＣを、ゲートにノードＧＰを、ドレインにインバータＩＮＶの入力を接続する。Ｎ型ＭＯＳトランジスタＱ６のソースに電源ＶＳＳを、ゲートにノードＧＮを、ドレインにインバータＩＮＶの入力を接続する。【選択図】図１
2010004376.tif 000002
【特許請求の範囲】
【請求項１】
ソースを第１の電源に接続され、ドレインを第１のノードに接続され、ゲートを第２の定電位ノードに接続された第１のＰ型ＭＯＳトランジスタと、
ソースを入力ノードに接続され、ドレインとゲートを前記第１のノードに接続された第１のＮ型ＭＯＳトランジスタと、
ソースを前記入力ノードに接続され、ドレインとゲートを第２のノードに接続された第２のＰ型ＭＯＳトランジスタと、
ソースを第２の電源に接続され、ドレインを前記第２のノードに接続され、ゲートを第１の定電位ノードに接続された第２のＮ型ＭＯＳトランジスタと、
ソースを前記第１の電源に接続され、ドレインを出力ノードに接続され、ゲートを前記第２のノードに接続された第３のＰ型ＭＯＳトランジスタと、
ソースを前記第２の電源に接続され、ドレインを出力ノードに接続され、ゲートを前記第１のノードに接続された第３のＮ型ＭＯＳトランジスタと、
を有することを特徴とする入力回路。
【請求項２】
前記第１の電源の電位は前記入力ノードに入力される信号の高電位側の電位であり、前記第２の電源の電位は前記信号の低電位側の電位であることを特徴とする請求項１記載の入力回路。
【請求項３】
前記第１の定電位ノードの電位が前記第１の電源の電位であることを特徴とする請求項１又は２記載の入力回路。
【請求項４】
前記第２の定電位ノードの電位が前記第２の電源の電位であることを特徴とする請求項１乃至３のいずれかに記載の入力回路。
【請求項５】
前記トランジスタを薄膜トランジスタで構成したことを特徴とする請求項１乃至４のいずれかに記載の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路閾値の変動が少ない入力回路に関する。
【背景技術】
【０００２】
近年、液晶表示装置のガラス基板上に薄膜トランジスタを用いて回路を構成することで、ガラス基板上に液晶を駆動する回路を内蔵した液晶表示装置が増加している。従来は外付けであったＩＣチップ等の機能をガラス基板上に形成することで、外部駆動回路を削減できるといったメリットがある。
【０００３】
例えば、特許文献１には、液晶表示装置のガラス基板上に薄膜トランジスタを用いて構成したレベルシフタ回路が開示されている。
【特許文献１】特開２００８−３３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ガラス基板上に回路を構成する場合、クリスタルシリコンによるトランジスタと比べて能力が低く、特性のばらつきの大きい薄膜トランジスタを用いて同等の機能を実現しなければならないという問題がある。
【０００５】
本発明は、上記に鑑みてなされたものであり、その課題とするところは、トランジスタの特性のばらつきが大きくても、入出力特性の良い入力回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る入力回路は、ソースを第１の電源に接続され、ドレインを第１のノードに接続され、ゲートを第２の定電位ノードに接続された第１のＰ型ＭＯＳトランジスタと、ソースを入力ノードに接続され、ドレインとゲートを第１のノードに接続された第１のＮ型ＭＯＳトランジスタと、ソースを入力ノードに接続され、ドレインとゲートを第２のノードに接続された第２のＰ型ＭＯＳトランジスタと、ソースを第２の電源に接続され、ドレインを第２のノードに接続され、ゲートを第１の定電位ノードに接続された第２のＮ型ＭＯＳトランジスタと、ソースを第１の電源に接続され、ドレインを出力ノードに接続され、ゲートを第２のノードに接続された第３のＰ型ＭＯＳトランジスタと、ソースを第２の電源に接続され、ドレインを出力ノードに接続され、ゲートを第１のノードに接続された第３のＮ型ＭＯＳトランジスタと、を有することを特徴とする。
【０００７】
本発明にあっては、第３のＰ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタのゲートのそれぞれを第２のノード、第１のノードに接続し、それぞれのＭＯＳトランジスタがぎりぎりオフする電位で制御することにより、ＭＯＳトランジスタの特性のばらつきが大きくても、入出力特性の良い入力回路を提供することができる。
【発明の効果】
【０００８】
本発明によれば、トランジスタの特性のばらつきが大きくても、入出力特性の良い入力回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を用いて説明する。
【００１０】
図１は、本実施の形態における入力回路の回路図である。例えば、液晶表示装置のガラス基板上に配置され、ホスト基板からの入力信号を受ける回路として利用される。
【００１１】
図１に示す入力回路は、Ｐ型ＭＯＳトランジスタＱ１，Ｑ３，Ｑ５、Ｎ型ＭＯＳトランジスタＱ２，Ｑ４，Ｑ６およびインバータＩＮＶを備える。
【００１２】
Ｐ型ＭＯＳトランジスタＱ１のソースは、電源ＶＤＣに接続され、そのゲートは、電源ＶＳＳに接続され、そのドレインは、ノードＧＮに接続される。Ｎ型ＭＯＳトランジスタＱ２のソースは、入力端子ＩＮに接続され、そのゲートとドレインは、ノードＧＮに接続される。
【００１３】
Ｐ型ＭＯＳトランジスタＱ３のソースは、入力端子ＩＮに接続され、そのゲートとドレインは、ノードＧＰに接続される。Ｎ型ＭＯＳトランジスタＱ４のソースは、電源ＶＳＳに接続され、そのゲートは、電源ＶＤＣに接続され、そのドレインは、ノードＧＰに接続される。
【００１４】
Ｐ型ＭＯＳトランジスタＱ５のソースは、電源ＶＤＣに接続され、そのゲートは、ノードＧＰに接続され、そのドレインは、インバータＩＮＶの入力に接続される。Ｎ型ＭＯＳトランジスタＱ６のソースは、電源ＶＳＳに接続され、そのゲートは、ノードＧＮに接続され、そのドレインは、インバータＩＮＶの入力に接続される。
【００１５】
次に、図１に示した入力回路の動作について説明する。入力端子ＩＮに入力する信号のハイレベル側の電位をＶＤＣとし、ローレベル側の電位をＶＳＳとする。
【００１６】
入力端子ＩＮにＶＤＣ（ハイレベル）が入力された場合、ノードＧＮの電位はＶＤＣとなり、Ｎ型ＭＯＳトランジスタＱ６がオンとなる。一方、ノードＧＰの電位はＶＤＣ−Ｖｔｈ（Ｐ型ＭＯＳトランジスタＱ３の閾値電圧）となる。このときのノードＧＰの電位は、Ｐ型ＭＯＳトランジスタＱ５をぎりぎりオフにする電位である。よって、インバータＩＮＶにはＶＳＳ（ローレベル）が入力され、出力端子ＯＵＴはハイレベルとなる。
【００１７】
また、入力端子ＩＮにＶＳＳ（ローレベル）が入力された場合、ノードＧＮの電位はＶＳＳ＋Ｖｔｈ（Ｎ型ＭＯＳトランジスタＱ２の閾値電圧）となる。このときのノードＧＮの電位は、Ｎ型ＭＯＳトランジスタＱ６をぎりぎりオフにする電位である。一方、ノードＧＰの電位はＶＳＳとなり、Ｐ型ＭＯＳトランジスタＱ５がオンとなる。よって、インバータＩＮＶにはＶＤＣ（ハイレベル）が入力され、出力端子ＯＵＴはローレベルとなる。
【００１８】
図２は、上記入力回路において、トランジスタ特性を様々に変化させた場合の入出力特性のシミュレーション結果である。横軸は入力端子ＩＮに入力された電圧、縦軸は出力端子ＯＵＴから出力された電圧を示している。電源ＶＤＣを２．８Ｖ、電源ＶＳＳを０Ｖとした。上記入力回路では、図２に示すＶｌｏｗの範囲（およそ０．０Ｖ〜１．０Ｖ）でローレベルと判定される。また、Ｖｈｉｇｈの範囲（およそ１．７Ｖ〜２．８Ｖ）でハイレベルと判断される。
【００１９】
次に、本実施の形態の効果をより明確にするために、比較例の入力回路について説明する。図３は、ＣＭＯＳにより構成した比較例の入力回路である。比較例の入力回路は、Ｐ型ＭＯＳトランジスタＱ１０、Ｎ型ＭＯＳトランジスタＱ１１およびインバータＩＮＶを備える。
【００２０】
Ｐ型ＭＯＳトランジスタＱ１０のソースは、電源ＶＤＣに接続され、そのゲートは、入力端子ＩＮに接続され、そのドレインは、インバータＩＮＶの入力に接続される。Ｎ型ＭＯＳトランジスタＱ１１のソースは、電源ＶＳＳに接続され、そのゲートは、入力端子ＩＮに接続され、そのドレインは、インバータＩＮＶの入力に接続される。
【００２１】
図４は、比較例の入力回路において、トランジスタ特性を様々に変化させた場合の入出力特性のシミュレーション結果である。横軸は入力端子ＩＮに入力された電圧、縦軸は出力端子ＯＵＴから出力された電圧を示している。電源ＶＤＣを２．８Ｖ、電源ＶＳＳを０Ｖとした。比較例の入力回路では、図４に示すＶｌｏｗ’の範囲（およそ０．０Ｖ〜０．７Ｖ）でローレベルと判定される。また、Ｖｈｉｇｈ’の範囲（およそ２．１Ｖ〜２．８Ｖ）でハイレベルと判定される。
【００２２】
図２、図４のシミュレーション結果を参照し、本実施の形態における入力回路の入出力特性を比較例の入出力特性と比較すると、本実施の形態における入力回路は比較例の入力回路に対して、ローレベル側、ハイレベル側ともにＶＤＣ電圧（２．８Ｖ）の約１０％程度改善していることがわかる。
【００２３】
したがって、本実施の形態によれば、直列に接続したＰ型ＭＯＳトランジスタＱ５とＮ型ＭＯＳトランジスタＱ６のゲートをそれぞれのＭＯＳトランジスタがぎりぎりオフする電位で制御することにより、ＭＯＳトランジスタの特性のばらつきが大きくても、入出力特性の良い入力回路を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】一実施の形態における入力回路の構成を示す回路図である。
【図２】上記入力回路の入出力特性をシミュレーションした結果を示すグラフである。
【図３】比較例の入力回路の構成を示す回路図である。
【図４】比較例の入力回路の入出力特性をシミュレーションした結果を示すグラフである。
【符号の説明】
【００２５】
Ｑ１，Ｑ３，Ｑ５，Ｑ１０…Ｐ型ＭＯＳトランジスタ
Ｑ２，Ｑ４，Ｑ６，Ｑ１１…Ｎ型ＭＯＳトランジスタ
ＩＮＶ…インバータ 
【図１】
2010004376.tif 000003
【図２】
2010004376.tif 000004
【図３】
2010004376.tif 000005
【図４】
2010004376.tif 000006