(57)【要約】【課題】しきい値電圧の絶対値が互いに異なる複数のＭＩＳトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のＭＩＳトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧は、第１のｎＭＩＳトランジスタＴ１ｎのしきい値電圧よりも大きく、第２のｎＭＩＳトランジスタＴ２ｎが有する第２のｎＭＩＳ高誘電率膜Ｈ２ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第１のｎＭＩＳトランジスタＴ１ｎが有する第１のｎＭＩＳ高誘電率膜Ｈ１ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のｎＭＩＳしきい値電圧を有する第１のｎＭＩＳトランジスタと、第２のｎＭＩＳしきい値電圧を有する第２のｎＭＩＳトランジスタとを備え、
前記第１のｎＭＩＳトランジスタは、半導体基板上に設けられた第１のｎＭＩＳチャネル領域と、前記第１のｎＭＩＳチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第１のｎＭＩＳ高誘電率膜と、前記第１のｎＭＩＳ高誘電率膜上に設けられた第１のｎＭＩＳ金属電極とを含み、
前記第２のｎＭＩＳトランジスタは、半導体基板上に設けられた第２のｎＭＩＳチャネル領域と、前記第２のｎＭＩＳチャネル領域上に設けられた第２のｎＭＩＳ高誘電率膜と、前記第２のｎＭＩＳ高誘電率膜上に設けられた第２のｎＭＩＳ金属電極とを含み、
前記第２のｎＭＩＳしきい値電圧の絶対値は前記第１のｎＭＩＳしきい値電圧の絶対値よりも大きく、前記第２のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は前記第１のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい、半導体装置。
【請求項２】
前記第１および第２のｎＭＩＳ高誘電率膜はＨｆ系絶縁膜である、請求項１に記載の半導体装置。
【請求項３】
前記第２のｎＭＩＳ高誘電率膜は、ランタンおよびマグネシウムのいずれも含有しない、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２のｎＭＩＳ金属電極は一の材料からなる、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１および第２のｎチャネル領域の各々の不純物濃度は同じである、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記半導体装置は、情報を記憶するための複数のセル部と、前記複数のセル部の各々と電気的に接続され、かつ前記複数のセル部に対して情報の読み書きを行なうための周辺回路部とを有するＳＲＡＭ装置であり、
前記周辺回路部は、前記第１のｎＭＩＳトランジスタを含み、
前記セル部は、前記第２のｎＭＩＳトランジスタを含む、請求項１〜５に記載の半導体装置。
【請求項７】
第１のｐＭＩＳしきい値電圧を有する第１のｐＭＩＳトランジスタと、第２のｐＭＩＳしきい値電圧を有する第２のｐＭＩＳトランジスタとを備え、
前記第１のｐＭＩＳトランジスタは、半導体基板上に設けられた第１のｐＭＩＳチャネル領域と、前記第１のｐＭＩＳチャネル領域上に設けられ、かつアルミニウムを含有する第１のｐＭＩＳ高誘電率膜と、前記第１のｐＭＩＳ高誘電率膜上に設けられた第１のｐＭＩＳ金属電極とを含み、
前記第２のｐＭＩＳトランジスタは、半導体基板上に設けられた第２のｐＭＩＳチャネル領域と、前記第２のｐＭＩＳチャネル領域上に設けられた第２のｐＭＩＳ高誘電率膜と、前記第２のｐＭＩＳ高誘電率膜上に設けられた第２のｐＭＩＳ金属電極とを含み、
前記第２のｐＭＩＳしきい値電圧の絶対値は前記第１のｐＭＩＳしきい値電圧の絶対値よりも大きく、前記第２のｐＭＩＳ高誘電率膜におけるアルミニウム原子濃度は前記第１のｐＭＩＳ高誘電率膜におけるアルミニウム原子濃度よりも小さい、半導体装置。
【請求項８】
前記第１および第２のｐＭＩＳ高誘電率膜はＨｆ系絶縁膜である、請求項７に記載の半導体装置。
【請求項９】
前記第２のｐＭＩＳ高誘電率膜はアルミニウムを含有しない、請求項７または８に記載の半導体装置。
【請求項１０】
前記第１および第２のｐＭＩＳ金属電極は一の材料からなる、請求項７〜９のいずれかに記載の半導体装置。
【請求項１１】
前記第１および第２のｐチャネル領域の各々の不純物濃度は同じである、請求項７〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記半導体装置は、情報を記憶するための複数のセル部と、前記複数のセル部の各々と電気的に接続され、かつ前記複数のセル部に対して情報の読み書きを行なうための周辺回路部とを有するＳＲＡＭ装置であり、
前記周辺回路部は、前記第１のｐＭＩＳトランジスタを含み、
前記セル部は、前記第２のｐＭＩＳトランジスタを含む、請求項７〜１１のいずれかに記載の半導体装置。
【請求項１３】
第１のｎＭＩＳしきい値電圧を有する第１のｎＭＩＳトランジスタと、第２のｎＭＩＳしきい値電圧を有する第２のｎＭＩＳトランジスタとをさらに備え、
前記第１のｎＭＩＳトランジスタは、半導体基板上に設けられた第１のｎＭＩＳチャネル領域と、前記第１のｎＭＩＳチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第１のｎＭＩＳ高誘電率膜と、前記第１のｎＭＩＳ高誘電率膜上に設けられた第１のｎＭＩＳ金属電極とを含み、
前記第２のｎＭＩＳトランジスタは、半導体基板上に設けられた第２のｎＭＩＳチャネル領域と、前記第２のｎＭＩＳチャネル領域上に設けられた第２のｎＭＩＳ高誘電率膜と、前記第２のｎＭＩＳ高誘電率膜上に設けられた第２のｎＭＩＳ金属電極とを含み、
前記第２のｎＭＩＳしきい値電圧の絶対値は前記第１のｎＭＩＳしきい値電圧の絶対値よりも大きく、前記第２のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は前記第１のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい、請求項７〜１２のいずれかに半導体装置。
【請求項１４】
第１のｎＭＩＳしきい値電圧を有する第１のｎＭＩＳトランジスタと、第２のｎＭＩＳしきい値電圧を有する第２のｎＭＩＳトランジスタとをさらに備え、
前記第１のｎＭＩＳトランジスタは、半導体基板上に設けられた第１のｎＭＩＳチャネル領域と、前記第１のｎＭＩＳチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第１のｎＭＩＳ高誘電率膜と、前記第１のｎＭＩＳ高誘電率膜上に設けられた第１のｎＭＩＳ金属電極とを含み、
前記第２のｎＭＩＳトランジスタは、半導体基板上に設けられた第２のｎＭＩＳチャネル領域と、前記第２のｎＭＩＳチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第２のｎＭＩＳ高誘電率膜と、前記第２のｎＭＩＳ高誘電率膜上に設けられた第２のｎＭＩＳ金属電極とを含み、
前記第２のｎＭＩＳしきい値電圧の絶対値は前記第１のｎＭＩＳしきい値電圧の絶対値よりも大きい、請求項７〜１２のいずれかに半導体装置。
【請求項１５】
半導体基板上にｐ型不純物を注入することにより、ｐ型の導電型を有する第１および第２のｎＭＩＳチャネル領域を形成する工程と、
前記第１および第２のｎＭＩＳチャネル領域上に高誘電率膜を形成する工程と、
前記高誘電率膜のうち前記第１のｎＭＩＳチャネル領域上の部分を覆い、かつ前記高誘電率膜のうち前記第２のｎＭＩＳチャネル領域上の部分を露出するように、ランタンおよびマグネシウムの少なくともいずれかを含有するｎＭＩＳキャップ膜を形成する工程と、
前記第１のｎＭＩＳチャネル領域上に前記高誘電率膜および前記ｎＭＩＳキャップ膜を介して第１のｎＭＩＳ金属電極を形成し、かつ前記第２のｎＭＩＳチャネル領域上に前記高誘電率膜を介して第２のｎＭＩＳ金属電極を形成する工程と、
前記ｎＭＩＳキャップ膜に含有されるランタンおよびマグネシウムの少なくともいずれかを前記高誘電率膜の前記第１のｎＭＩＳチャネル領域上の部分に拡散させる工程とを備えた、半導体装置の製造方法。
【請求項１６】
前記第１および第２のｎＭＩＳ金属電極は一の材料からなる、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１および第２のｎＭＩＳチャネル領域を形成する工程は、前記第１および第２のｎＭＩＳチャネル領域の各々を同時に形成することにより行なわれる、請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
半導体基板上にｎ型不純物を注入することにより、ｎ型の導電型を有する第１および第２のｐＭＩＳチャネル領域を形成する工程と、
前記第１および第２のｐＭＩＳチャネル領域上に高誘電率膜を形成する工程と、
前記高誘電率膜のうち前記第１のｐＭＩＳチャネル領域上の部分を覆い、かつ前記高誘電率膜のうち前記第２のｐＭＩＳチャネル領域上の部分を露出するように、アルミニウムを含有するｐＭＩＳキャップ膜を形成する工程と、
前記第１のｐＭＩＳチャネル領域上に前記高誘電率膜および前記ｐＭＩＳキャップ膜を介して第１のｐＭＩＳ金属電極を形成し、かつ前記第２のｐＭＩＳチャネル領域上に前記高誘電率膜を介して第２のｐＭＩＳ金属電極を形成する工程と、
前記ｐＭＩＳキャップ膜に含有されるアルミニウムを前記高誘電率膜の前記第１のｐＭＩＳチャネル領域上の部分に拡散させる工程とを備えた、半導体装置の製造方法。
【請求項１９】
前記第１および第２のｐＭＩＳ金属電極は一の材料からなる、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１および第２のｐＭＩＳチャネル領域を形成する工程は、前記第１および第２のｐＭＩＳチャネル領域の各々を同時に形成することにより行なわれる、請求項１８または１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、しきい値電圧が互いに異なる複数のＭＩＳ(Metal Insulator Semiconductor)トランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の微細化に対応したゲート絶縁膜の薄膜化によって、ゲート絶縁膜のリーク電流が問題となってくる。これに対処するため、ゲート絶縁膜材料として高誘電率膜(Ｈｉｇｈ−ｋ膜）の導入が検討されている。この導入に際して、ＭＩＳトランジスタのしきい値電圧のピンニング現象が問題となり得る。これに対処するため、たとえば特開２００７−３２９２３７号公報（特許文献１）によれば、Ｈｆ系の高誘電率膜とゲート電極との界面にＡｌ系絶縁膜が挿入されている。
【０００３】
また高誘電率膜を有するＭＩＳトランジスタのしきい値電圧を制御するために、たとえば特開２００６−１３０９２号公報（特許文献２）によれば、ＭＩＳトランジスタのチャネル領域の不純物濃度が調整される。
【特許文献１】特開２００７−３２９２３７号公報
【特許文献２】特開２００６−１３０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の用途によっては、同一の半導体基板上に、しきい値電圧の絶対値が互いに異なる複数のＭＩＳトランジスタを混在させる必要がある。しきい値電圧の絶対値を不純物濃度の調整によって高めるためには、チャネル領域の不純物濃度を高める必要がある。しかしながらチャネル領域の不純物濃度が高くなると不純物散乱によって移動度が低下する。このため複数のＭＩＳトランジスタのうち、しきい値電圧の絶対値が大きい方のＭＩＳトランジスタの駆動電流が低下するという問題があった。
【０００５】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、しきい値電圧の絶対値が互いに異なる複数のＭＩＳトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のＭＩＳトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態における半導体装置は、第１のｎＭＩＳしきい値電圧を有する第１のｎＭＩＳトランジスタと、第２のｎＭＩＳしきい値電圧を有する第２のｎＭＩＳトランジスタとを含む。第１のｎＭＩＳトランジスタは、第１のｎＭＩＳチャネル領域と、第１のｎＭＩＳ高誘電率膜と、第１のｎＭＩＳ金属電極とを有する。第１のｎＭＩＳチャネル領域は半導体基板上に設けられている。第１のｎＭＩＳ高誘電率膜は、第１のｎＭＩＳチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する。第１のｎＭＩＳ金属電極は第１のｎＭＩＳ高誘電率膜上に設けられている。第２のｎＭＩＳトランジスタは、第２のｎＭＩＳチャネル領域と、第２のｎＭＩＳ高誘電率膜と、第２のｎＭＩＳ金属電極とを有する。第２のｎＭＩＳチャネル領域は半導体基板上に設けられている。第２のｎＭＩＳ高誘電率膜は第２のｎＭＩＳチャネル領域上に設けられている。第２のｎＭＩＳ金属電極は第２のｎＭＩＳ高誘電率膜上に設けられている。第２のｎＭＩＳしきい値電圧の絶対値は第１のｎＭＩＳしきい値電圧の絶対値よりも大きく、第２のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は第１のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。
【０００７】
本発明の他の実施の形態における半導体装置は、第１のｐＭＩＳしきい値電圧を有する第１のｐＭＩＳトランジスタと、第２のｐＭＩＳしきい値電圧を有する第２のｐＭＩＳトランジスタとを含む。第１のｐＭＩＳトランジスタは、第１のｐＭＩＳチャネル領域と、第１のｐＭＩＳ高誘電率膜と、第１のｐＭＩＳ金属電極とを有する。第１のｐＭＩＳチャネル領域は半導体基板上に設けられている。第１のｐＭＩＳ高誘電率膜は、第１のｐＭＩＳチャネル領域上に設けられ、かつアルミニウムを含有する。第１のｐＭＩＳ金属電極は第１のｐＭＩＳ高誘電率膜上に設けられている。第２のｐＭＩＳトランジスタは、第２のｐＭＩＳチャネル領域と、第２のｐＭＩＳ高誘電率膜と、第２のｐＭＩＳ金属電極とを有する。第２のｐＭＩＳチャネル領域は半導体基板上に設けられている。第２のｐＭＩＳ高誘電率膜は第２のｐＭＩＳチャネル領域上に設けられている。第２のｐＭＩＳ金属電極は第２のｐＭＩＳ高誘電率膜上に設けられている。第２のｐＭＩＳしきい値電圧の絶対値は第１のｐＭＩＳしきい値電圧の絶対値よりも大きく、第２のｐＭＩＳ高誘電率膜におけるアルミニウム原子濃度は第１のｐＭＩＳ高誘電率膜におけるアルミニウム原子濃度よりも小さい。
【０００８】
本発明の一実施の形態における半導体装置の製造方法は、以下の工程を有する。
半導体基板上にｐ型不純物を注入することにより、ｐ型の導電型を有する第１および第２のｎＭＩＳチャネル領域が形成される。第１および第２のｎＭＩＳチャネル領域上に高誘電率膜が形成される。高誘電率膜のうち第１のｎＭＩＳチャネル領域上の部分を覆い、かつ高誘電率膜のうち第２のｎＭＩＳチャネル領域上の部分を露出するように、ランタンおよびマグネシウムの少なくともいずれかを含有するｎＭＩＳキャップ膜が形成される。第１のｎＭＩＳチャネル領域上に高誘電率膜およびｎＭＩＳキャップ膜を介して第１のｎＭＩＳ金属電極が形成され、かつ第２のｎＭＩＳチャネル領域上に高誘電率膜を介して第２のｎＭＩＳ金属電極が形成される。ｎＭＩＳキャップ膜に含有されるランタンおよびマグネシウムの少なくともいずれかが高誘電率膜の第１のｎＭＩＳチャネル領域上の部分に拡散される。
【０００９】
本発明の他の実施の形態における半導体装置の製造方法は、以下の工程を有する。
半導体基板上にｎ型不純物を注入することにより、ｎ型の導電型を有する第１および第２のｐＭＩＳチャネル領域が形成される。
【００１０】
第１および第２のｐＭＩＳチャネル領域上に高誘電率膜が形成される。
高誘電率膜のうち第１のｐＭＩＳチャネル領域上の部分を覆い、かつ高誘電率膜のうち第２のｐＭＩＳチャネル領域上の部分を露出するように、アルミニウムを含有するｐＭＩＳキャップ膜が形成される。
【００１１】
第１のｐＭＩＳチャネル領域上に高誘電率膜およびｐＭＩＳキャップ膜を介して第１のｐＭＩＳ金属電極が形成され、かつ第２のｐＭＩＳチャネル領域上に高誘電率膜を介して第２のｐＭＩＳ金属電極が形成される。
【００１２】
ｐＭＩＳキャップ膜に含有されるアルミニウムが高誘電率膜の第１のｐＭＩＳチャネル領域上の部分に拡散される。
【発明の効果】
【００１３】
本発明の一実施の形態における半導体装置およびその製造方法によれば、第２のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は第１のｎＭＩＳ高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。これにより、第１のｎＭＩＳ高誘電率膜を有する第１のｎＭＩＳトランジスタのしきい値電圧の絶対値に比して、第２のｎＭＩＳ高誘電率膜を有する第２のｎＭＩＳトランジスタのしきい値電圧の絶対値を、チャネル領域の不純物濃度を高めなくても大きくすることができる。よって第１のｎＭＩＳトランジスタのしきい値電圧の絶対値に比して第２のｎＭＩＳトランジスタのしきい値電圧の絶対値を大きくしつつ、第２のｎＭＩＳトランジスタの駆動電流の低下を抑制することができる。
【００１４】
本発明の他の実施の形態における半導体装置およびその製造方法によれば、第２のｐＭＩＳ高誘電率膜におけるアルミニウム原子濃度は第１のｐＭＩＳ高誘電率膜におけるアルミニウム原子濃度よりも小さい。これにより、第１のｐＭＩＳ高誘電率膜を有する第１のｐＭＩＳトランジスタのしきい値電圧の絶対値に比して、第２のｐＭＩＳ高誘電率膜を有する第２のｐＭＩＳトランジスタのしきい値電圧の絶対値を、チャネル領域の不純物濃度を高めなくても大きくすることができる。よって第１のｐＭＩＳトランジスタのしきい値電圧の絶対値に比して第２のｐＭＩＳトランジスタのしきい値電圧の絶対値を大きくしつつ、第２のｐＭＩＳトランジスタの駆動電流の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。
【００１６】
図１を参照して、本実施の形態の半導体装置１００ｎは、第１および第２のｎＭＩＳトランジスタＴ１ｎ、Ｔ２ｎを有する。第１および第２のｎＭＩＳトランジスタＴ１ｎ、Ｔ２ｎは、半導体基板ＳＢ上において素子分離のためのシリコン酸化膜５１によって互いに分離されている。第１および第２のｎＭＩＳトランジスタＴ１ｎ、Ｔ２ｎのそれぞれは、第１および第２のｎＭＩＳしきい値電圧を有する。この第２のｎＭＩＳしきい値電圧の絶対値は、第１のｎＭＩＳしきい値電圧の絶対値よりも大きい。
【００１７】
第１のｎＭＩＳトランジスタＴ１ｎは、第１のｎＭＩＳチャネル領域Ｃｎ１と、第１のｎＭＩＳ高誘電率膜Ｈ１ｎと、第１のｎＭＩＳ金属電極Ｍ１ｎと、ゲートポリシリコン層ＧＰＳと、１対のｎ型ソースドレイン領域ＳＤｎと、ｎ型ソースドレインエクステンションＥＸｎと、ニッケルシリサイド層ＳＣｇ、ＳＣｓと、オフセットスペーサＯＳと、シリコン酸化膜ＳＯと、シリコン窒化膜ＳＮとを有する。
【００１８】
第２のｎＭＩＳトランジスタＴ２ｎは、第２のｎＭＩＳチャネル領域Ｃｎ２と、第２のｎＭＩＳ高誘電率膜Ｈ２ｎと、第２のｎＭＩＳ金属電極Ｍ２ｎと、ゲートポリシリコン層ＧＰＳと、１対のｎ型ソースドレイン領域ＳＤｎと、ｎ型ソースドレインエクステンションＥＸｎと、ニッケルシリサイド層ＳＣｇ、ＳＣｓと、オフセットスペーサＯＳと、シリコン酸化膜ＳＯと、シリコン窒化膜ＳＮとを有する。
【００１９】
第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２は、ｎチャネルを形成するためにｐ型不純物が添加された領域であって、半導体基板ＳＢ上に設けられている。好ましくは、第１および第２のｎチャネル領域Ｃｎ１、Ｃｎ２の各々の不純物濃度は同じである。
【００２０】
第１および第２のｎＭＩＳ高誘電率膜Ｈ１ｎ、Ｈ２ｎのそれぞれは、第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２上に設けられたＨｆ系絶縁膜である。Ｈｆ系絶縁膜は、たとえばＨｆＯ2またはＨｆＳｉＯＮを主成分としている。第１のｎＭＩＳ高誘電率膜Ｈ１ｎは、ランタンおよびマグネシウムの少なくともいずれかを含有する。第２のｎＭＩＳ高誘電率膜Ｈ２ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第１のｎＭＩＳ高誘電率膜Ｈ１ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。好ましくは、第２のｎＭＩＳ高誘電率膜Ｈ２ｎは、ランタンおよびマグネシウムのいずれも含有しない。
【００２１】
第１および第２のｎＭＩＳ金属電極Ｍ１ｎ、Ｍ２ｎのそれぞれは、第１および第２のｎＭＩＳ高誘電率膜Ｈ１ｎ、Ｈ２ｎの上に設けられている。第１および第２のｎＭＩＳ金属電極Ｍ１ｎ、Ｍ２ｎは、好ましくは一の材料からなり、たとえばＴｉＮ（窒化チタン）からなる。
【００２２】
次に半導体装置１００ｎの製造方法について説明する。図２〜図５のそれぞれは、本発明の実施の形態１における半導体装置の製造方法の第１〜第４工程を概略的に示す部分断面図である。
【００２３】
図２を参照して、半導体基板ＳＢ上にｐ型不純物を注入することにより、ｐ型の導電型を有する第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２が形成される。好ましくは、第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２は同時に形成される。このように第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２が同時に形成される場合、結果として、第１および第２のｎチャネル領域Ｃｎ１、Ｃｎ２の各々の不純物濃度は同じとなる。
【００２４】
図３を参照して、第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２上に高誘電率膜ＨＫが形成される。高誘電率膜ＨＫは、シリコン酸化膜に比して高い誘電率を有するＨｆ系の絶縁膜である。
【００２５】
図４を参照して、高誘電率膜ＨＫのうち第１のｎＭＩＳチャネル領域Ｃｎ１上の部分を覆い、かつ高誘電率膜ＨＫのうち第２のｎＭＩＳチャネル領域Ｃｎ２上の部分を露出するように、ｎＭＩＳキャップ膜ＣＰｎが形成される。ｎＭＩＳキャップ膜ＣＰｎは、ランタンおよびマグネシウムの少なくともいずれかを含有する膜であり、たとえば酸化ランタン膜または酸化マグネシウム膜である。次に、金属層およびポリシリコン層が順に堆積される。この金属層は、第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２のそれぞれの上においてｎＭＩＳキャップ膜ＣＰｎおよび高誘電率膜ＨＫと接するように堆積される。金属層の材料は、たとえばＴｉＮである。
【００２６】
図５を参照して、上記のポリシリコン層および金属層と、ｎＭＩＳキャップ膜ＣＰｎと、高誘電率膜ＨＫとのパターニングが行なわれる。
【００２７】
これにより、第１のｎＭＩＳチャネル領域Ｃｎ１上において、高誘電率膜ＨＫがパターニングされることで形成された高誘電率膜ＨＫ１と、ｎＭＩＳキャップ膜ＣＰｎと、上記の金属層がパターニングされることで形成された第１のｎＭＩＳ金属電極Ｍ１ｎと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層ＧＰＳとの積層体が形成される。また同時に、第２のｎＭＩＳチャネル領域Ｃｎ１上において、高誘電率膜ＨＫがパターニングされることで形成された第２のｎＭＩＳ高誘電率膜Ｈ２ｎと、上記の金属層がパターニングされることで形成された第２のｎＭＩＳ金属電極Ｍ２ｎと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層ＧＰＳとの積層体が形成される。
【００２８】
次にｎ型ソースドレインエクステンションＥＸｎおよびオフセットスペーサＯＳが形成される。
【００２９】
再び図１を参照して、シリコン酸化膜ＳＯ、シリコン窒化膜ＳＮが形成される。次にｎ型ソースドレイン領域ＳＤｎが形成される。次にニッケルシリサイド層ＳＣｇ、ＳＣｓが形成される。このニッケルシリサイド層ＳＣｇ、ＳＣｓの形成にともなう熱処理、または別途の熱処理によって、ｎＭＩＳキャップ膜ＣＰｎ（図５）が高誘電率膜ＨＫ１に拡散されることで、第１のｎＭＩＳ高誘電率膜Ｈ１ｎが形成される。すなわちｎＭＩＳキャップ膜ＣＰｎに含有されるランタンおよびマグネシウムの少なくともいずれかが、高誘電率膜ＨＫ１（図５）、すなわち高誘電率膜ＨＫ（図４）の第１のｎＭＩＳチャネル領域Ｃｎ１上の部分に拡散される。
【００３０】
以上により本実施の形態の半導体装置１００ｎが製造される。
図６は、本発明の実施の形態１に対する比較例における半導体装置の構成を概略的に示す部分断面図である。図６を参照して、比較例の半導体装置１００ｎＺにおいてｎＭＩＳトランジスタＴＬｎＺおよびＴＨｎＺの各々は高誘電率膜ＨＣｎを有する。ｎＭＩＳトランジスタＴＨｎＺのしきい値をｎＭＩＳトランジスタＴＬｎＺのしきい値よりも大きくするために、ｎＭＩＳトランジスタＴＨｎＺのチャネル領域ＣＨｎの不純物濃度は、ｎＭＩＳトランジスタＴＬｎＺのチャネル領域ＣＬｎの不純物濃度よりも高くされている。このためチャネル領域ＣＨｎにおいては不純物散乱の増大にともなう移動度の低下が生じる。これによりｎＭＩＳトランジスタＴＨｎＺの駆動電流が低下してしまう。
【００３１】
本実施の形態によれば、第１のｎＭＩＳ高誘電率膜Ｈ１ｎには、ｎＭＩＳキャップ膜ＣＰｎから、ランタンおよびマグネシウムの少なくともいずれかの原子が拡散される。この結果、第１のｎＭＩＳトランジスタＴ１ｎにおける第１のｎＭＩＳ金属電極Ｍ１ｎの仕事関数が低減される。具体的には仕事関数が、上記拡散がない状態の値である４．５０ｅＶ程度から、４．０５ｅＶに近づくように低減される。この結果、第１のｎＭＩＳトランジスタＴ１ｎのしきい値電圧の絶対値が低減される。
【００３２】
一方、第１のｎＭＩＳ高誘電率膜Ｈ１ｎと異なり、第２のｎＭＩＳ高誘電率膜Ｈ２ｎにはランタンおよびマグネシウムのいずれの原子も拡散されない。よって第２のｎＭＩＳ高誘電率膜Ｈ２ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和は第１のｎＭＩＳ高誘電率膜Ｈ１ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。この結果、第１のｎＭＩＳ金属電極Ｍ１ｎに比して第２のｎＭＩＳ金属電極Ｍ２ｎの仕事関数は大きくなる。これにより第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧の絶対値は、第１のｎＭＩＳトランジスタＴ１ｎのしきい値電圧の絶対値よりも大きくなる。
【００３３】
すなわち第２のｎＭＩＳチャネル領域Ｃｎ２のチャネル濃度を高くしなくても、第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧の絶対値を大きくすることができる。これにより、不純物散乱の増大にともなう移動度の低下を避けつつ、第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧の絶対値を大きくすることができる。よって第１のｎＭＩＳトランジスタＴ１ｎのしきい値電圧の絶対値に比して第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧の絶対値を大きくしつつ、第２のｎＭＩＳトランジスタＴ２ｎの駆動電流の低下を抑制することができる。
【００３４】
また本実施の形態によれば、第１および第２のｎＭＩＳトランジスタＴ１ｎ、Ｔ２ｎの各々のしきい値電圧を相違させつつ、第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２を同時に形成することができる。よって第１および第２のｎＭＩＳチャネル領域Ｃｎ１、Ｃｎ２の形成工程を簡略化することができる。
【００３５】
（実施の形態２）
図７は、本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。
【００３６】
図７を参照して、本実施の形態の半導体装置１００ｐは、第１および第２のｐＭＩＳトランジスタＴ１ｐ、Ｔ２ｐを有する。第１および第２のｐＭＩＳトランジスタＴ１ｐ、Ｔ２ｐは、半導体基板ＳＢ上において素子分離のためのシリコン酸化膜５１によって互いに分離されている。第１および第２のｐＭＩＳトランジスタＴ１ｐ、Ｔ２ｐのそれぞれは、第１および第２のｐＭＩＳしきい値電圧を有する。この第２のｐＭＩＳしきい値電圧の絶対値は第１のｐＭＩＳしきい値電圧の絶対値よりも大きい。
【００３７】
第１のｐＭＩＳトランジスタＴ１ｐは、第１のｐＭＩＳチャネル領域Ｃｐ１と、第１のｐＭＩＳ高誘電率膜Ｈ１ｐと、第１のｐＭＩＳ金属電極Ｍ１ｐと、ゲートポリシリコン層ＧＰＳと、１対のｐ型ソースドレイン領域ＳＤｐと、ｐ型ソースドレインエクステンションＥＸｐと、ニッケルシリサイド層ＳＣｇ、ＳＣｓと、オフセットスペーサＯＳと、シリコン酸化膜ＳＯと、シリコン窒化膜ＳＮとを有する。
【００３８】
第２のｐＭＩＳトランジスタＴ２ｐは、第２のｐＭＩＳチャネル領域Ｃｐ２と、第２のｐＭＩＳ高誘電率膜Ｈ２ｐと、第２のｐＭＩＳ金属電極Ｍ２ｐと、ゲートポリシリコン層ＧＰＳと、１対のｐ型ソースドレイン領域ＳＤｐと、ｐ型ソースドレインエクステンションＥＸｐと、ニッケルシリサイド層ＳＣｇ、ＳＣｓと、オフセットスペーサＯＳと、シリコン酸化膜ＳＯと、シリコン窒化膜ＳＮとを有する。
【００３９】
第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２は、ｐチャネルを形成するためにｎ型不純物が添加された領域であって、半導体基板ＳＢ上に設けられている。好ましくは、第１および第２のｐチャネル領域Ｃｐ１、Ｃｐ２の各々の不純物濃度は同じである。
【００４０】
第１および第２のｐＭＩＳ高誘電率膜Ｈ１ｐ、Ｈ２ｐのそれぞれは、第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２上に設けられたＨｆ系絶縁膜である。第１のｐＭＩＳ高誘電率膜Ｈ１ｐはアルミニウムを含有する。第２のｐＭＩＳ高誘電率膜Ｈ２ｐにおけるアルミニウム原子濃度は、第１のｐＭＩＳ高誘電率膜Ｈ１ｐにおけるアルミニウム原子濃度よりも小さい。好ましくは、第２のｐＭＩＳ高誘電率膜Ｈ２ｐはアルミニウムを含有しない。
【００４１】
第１および第２のｐＭＩＳ金属電極Ｍ１ｐ、Ｍ２ｐのそれぞれは、第１および第２のｐＭＩＳ高誘電率膜Ｈ１ｐ、Ｈ２ｐの上に設けられている。第１および第２のｐＭＩＳ金属電極Ｍ１ｐ、Ｍ２ｐは、好ましくは一の材料からなり、たとえばＴｉＮ（窒化チタン）からなる。
【００４２】
次に半導体装置１００ｐの製造方法について説明する。図８〜図１１のそれぞれは、本発明の実施の形態２における半導体装置の製造方法の第１〜第４工程を概略的に示す部分断面図である。
【００４３】
図８を参照して、半導体基板ＳＢ上にｎ型不純物を注入することにより、ｎ型の導電型を有する第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２が形成される。好ましくは、第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２は同時に形成される。このように第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２が同時に形成される場合、結果として、第１および第２のｐチャネル領域Ｃｐ１、Ｃｐ２の各々の不純物濃度は同じとなる。
【００４４】
図９を参照して、第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２上に高誘電率膜ＨＫが形成される。高誘電率膜ＨＫは、シリコン酸化膜に比して高い誘電率を有するＨｆ系の絶縁膜である。
【００４５】
図１０を参照して、高誘電率膜ＨＫのうち第１のｐＭＩＳチャネル領域Ｃｐ１上の部分を覆い、かつ高誘電率膜ＨＫのうち第２のｐＭＩＳチャネル領域Ｃｐ２上の部分を露出するように、ｐＭＩＳキャップ膜ＣＰｐが形成される。ｐＭＩＳキャップ膜ＣＰｐは、アルミニウムを含有する膜であり、たとえば酸化アルミニウム膜である。次に、金属層およびポリシリコン層が順に堆積される。この金属層は、第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２のそれぞれの上においてｐＭＩＳキャップ膜ＣＰｐおよび高誘電率膜ＨＫと接するように堆積される。金属層の材料は、たとえばＴｉＮである。
【００４６】
図１１を参照して、上記のポリシリコン層および金属層と、ｐＭＩＳキャップ膜ＣＰｐと、高誘電率膜ＨＫとのパターニングが行なわれる。
【００４７】
これにより、第１のｐＭＩＳチャネル領域Ｃｐ１上において、高誘電率膜ＨＫがパターニングされることで形成された高誘電率膜ＨＫ１と、ｐＭＩＳキャップ膜ＣＰｐと、上記の金属層がパターニングされることで形成された第１のｐＭＩＳ金属電極Ｍ１ｐと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層ＧＰＳとの積層体が形成される。また同時に、第２のｐＭＩＳチャネル領域Ｃｐ１上において、高誘電率膜ＨＫがパターニングされることで形成された第２のｐＭＩＳ高誘電率膜Ｈ２ｐと、上記の金属層がパターニングされることで形成された第２のｐＭＩＳ金属電極Ｍ２ｐと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層ＧＰＳとの積層体が形成される。
【００４８】
次にｐ型ソースドレインエクステンションＥＸｐおよびオフセットスペーサＯＳが形成される。
【００４９】
再び図７を参照して、シリコン酸化膜ＳＯ、シリコン窒化膜ＳＮが形成される。次にｐ型ソースドレイン領域ＳＤｐが形成される。次にニッケルシリサイド層ＳＣｇ、ＳＣｓが形成される。このニッケルシリサイド層ＳＣｇ、ＳＣｓの形成にともなう熱処理、または別途の熱処理によって、ｐＭＩＳキャップ膜ＣＰｐ（図１１）が高誘電率膜ＨＫ１に拡散されることで、第１のｐＭＩＳ高誘電率膜Ｈ１ｐが形成される。すなわちｐＭＩＳキャップ膜ＣＰｐに含有されるアルミニウムが、高誘電率膜ＨＫ１（図１１）、すなわち高誘電率膜ＨＫ（図１０）の第１のｐＭＩＳチャネル領域Ｃｐ１上の部分に拡散される。
【００５０】
以上により本実施の形態の半導体装置１００ｐが製造される。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５１】
本実施の形態によれば、第１のｐＭＩＳ高誘電率膜Ｈ１ｐにはｐＭＩＳキャップ膜ＣＰｐからアルミニウム原子が拡散される。この結果、第１のｐＭＩＳトランジスタＴ１ｐにおける第１のｐＭＩＳ金属電極Ｍ１ｐの仕事関数が増大される。具体的には仕事関数が、上記拡散がない状態の値である４．５０ｅＶ程度から、５．１７ｅＶに近づくように増大される。この結果、第１のｐＭＩＳトランジスタＴ１ｐのしきい値電圧の絶対値が低減される。
【００５２】
一方、第１のｐＭＩＳ高誘電率膜Ｈ１ｐと異なり、第２のｐＭＩＳ高誘電率膜Ｈ２ｐにはアルミニウム原子が拡散されない。よって第２のｐＭＩＳ高誘電率膜Ｈ２ｐにおけるアルミニウム原子濃度は第１のｐＭＩＳ高誘電率膜Ｈ１ｐにおけるアルミニウム原子濃度よりも小さい。この結果、第１のｐＭＩＳ金属電極Ｍ１ｐに比して第２のｐＭＩＳ金属電極Ｍ２ｐの仕事関数は小さくなる。これにより第２のｐＭＩＳトランジスタＴ２ｐのしきい値電圧の絶対値は、第１のｐＭＩＳトランジスタＴ１ｐのしきい値電圧の絶対値よりも大きくなる。
【００５３】
すなわち第２のｐＭＩＳチャネル領域Ｃｐ２のチャネル濃度を高くしなくても、第２のｐＭＩＳトランジスタＴ２ｐのしきい値電圧の絶対値を大きくすることができる。これにより、不純物散乱の増大にともなう移動度の低下を避けつつ、第２のｐＭＩＳトランジスタＴ２ｐのしきい値電圧の絶対値を大きくすることができる。よって第１のｐＭＩＳトランジスタＴ１ｐのしきい値電圧の絶対値に比して第２のｐＭＩＳトランジスタＴ２ｐのしきい値電圧の絶対値を大きくしつつ、第２のｐＭＩＳトランジスタＴ２ｐの駆動電流の低下を抑制することができる。
【００５４】
また本実施の形態によれば、第１および第２のｐＭＩＳトランジスタＴ１ｐ、Ｔ２ｐの各々のしきい値電圧を相違させつつ、第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２を同時に形成することができる。よって第１および第２のｐＭＩＳチャネル領域Ｃｐ１、Ｃｐ２の形成工程を簡略化することができる。
【００５５】
（実施の形態３）
図１２は、本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。図１２を参照して、本実施の形態の半導体装置１００ｃは、実施の形態２の半導体装置１００ｐの構成に加えて、実施の形態１における第１および第２のｎＭＩＳトランジスタＴ１ｎ、Ｔ２ｎをさらに有する。
【００５６】
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５７】
本実施の形態によれば、実施の形態１および２の各々と同様の効果が得られる。またｎＭＩＳ構造およびｐＭＩＳ構造を共に有するＣＭＩＳ構造を形成することができる。
【００５８】
（実施の形態４）
図１３は、本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。図１３を参照して、本実施の形態の半導体装置１００ｃＶは、実施の形態２の半導体装置１００ｐの構成に加えて、実施の形態１における第１のｎＭＩＳトランジスタＴ１ｎと、第２のｎＭＩＳトランジスタＴ２ｎＶとをさらに有する。第２のｎＭＩＳトランジスタＴ２ｎＶは、実施の形態１における第１のｎＭＩＳトランジスタＴ１ｎと同様の構成を有する。
【００５９】
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６０】
本実施の形態によれば、実施の形態２と同様の効果が得られる。またｎＭＩＳ構造およびｐＭＩＳ構造を共に有するＣＭＩＳ構造を形成することができる。また実施の形態３と異なり、ｎＭＩＳキャップ膜ＣＰｎ（図４）を形成する工程が不要である。
【００６１】
（実施の形態５）
図１４は、本発明の実施の形態５における半導体装置としての半導体記憶装置の構成を概略的に示すブロック図である。
【００６２】
図１４を参照して、本実施の形態の半導体装置としての半導体記憶装置であるＳＲＡＭ(Static Random Access Memory)装置１００ｓは、メモリアレイＭＲおよび周辺回路部を有する。周辺回路部は、制御回路７０と、ワードドライバ６０と、列選択回路／入出力制御回路６５とを有する。
【００６３】
メモリアレイＭＲは、行列状に集積配置された複数のメモリセルＭＣ（セル部）と、行方向（Ｘ方向）に沿った複数のワード線ＷＬと、列方向（Ｙ方向）に沿った複数のビット線ＢＬとを有する。メモリセルＭＣは、情報を記憶するための単位構造である。
【００６４】
制御回路７０は、アドレスＡＤＤおよび制御信号ＣＴの入力に基づいてＳＲＡＭ装置１００ｓ全体を制御し、ワードドライバ６０および列選択回路／入出力制御回路６５に対して必要な指示あるいは制御を実行する。ワードドライバ６０は、ワード線ＷＬを駆動して選択された行のメモリセルＭＣに対するアクセスを実行する。また列選択回路／入出力制御回路６５は、制御回路７０からの指示に応答してメモリアレイＭＲの列選択を実行し、ビット線ＢＬの列選択動作を実行して、たとえばデータ書込時においては、入力データＤＩＮに基づいてビット線ＢＬを所定の論理レベルに駆動してデータ書込を実行する。また、データ読出時においては、ビット線ＢＬを介して選択されたメモリセルＭＣに流れる読出電流に基づいて選択されたメモリセルＭＣが保持していた出力データＤＯＵＴを生成して出力する。
【００６５】
図１５は、図１４の半導体記憶装置におけるメモリセルの構成を概略的に示す等価回路図である。
【００６６】
図１５を参照して、ある１つのメモリセルＭＣは、複数のビット線ＢＬ（図１４）に含まれる相補型データ線１０７、１０８と、複数のワード線ＷＬ（図１４）に含まれるワード線１０９との交差部に配置されている。メモリセルＭＣは、１対のインバータ回路からなるフリップフロップ回路と、１対のアクセストランジスタＱ３、Ｑ４とで構成されている。
【００６７】
フリップフロップ回路は、クロスカップリングされた２つの記憶ノードＮ１、Ｎ２を構成している。記憶ノードＮ１およびＮ２は、一方がＨｉｇｈかつ他方がＬｏｗの双安定状態を有する。この双安定状態は、メモリセルＭＣに所定の電源電圧を与え続けることによって保持し続けることができる。
【００６８】
１対のアクセストランジスタＱ３、Ｑ４の各々は、ＭＯＳトランジスタである。アクセストランジスタＱ３のソース／ドレイン領域の一方が記憶ノードＮ１に接続されており、ソース／ドレイン領域の他方はビット線１０７に接続されている。またアクセストランジスタＱ４のソース／ドレイン領域の一方は記憶ノードＮ２に接続されており、ソース／ドレイン領域の他方はビット線１０８に接続されている。またアクセストランジスタＱ３、Ｑ４の各々のゲートはワード線１０９に接続されている。これによりワード線１０９によってアクセストランジスタＱ３、Ｑ４の導通、非導通状態を制御することができる。
【００６９】
インバータ回路は１個のドライバトランジスタＱ１（またはＱ２）および１個の負荷トランジスタＱ５（またはＱ６）で構成されている。１対のドライバトランジスタＱ１、Ｑ２の各々は、ＭＯＳトランジスタである。１対のドライバトランジスタＱ１、Ｑ２のソース領域のそれぞれはＧＮＤ（接地電位）１１２および１１３の各々に接続されている。またドライバトランジスタＱ１のドレイン領域は記憶ノードＮ１に接続されており、ドライバトランジスタＱ２のドレイン領域は記憶ノードＮ２に接続されている。さらにドライバトランジスタＱ１のゲートは記憶ノードＮ２に接続されており、ドライバトランジスタＱ２のゲートは記憶ノードＮ１に接続されている。
【００７０】
負荷トランジスタＱ５、Ｑ６の各々はＭＯＳトランジスタである。負荷トランジスタＱ５、Ｑ６のそれぞれのソース領域は、Ｖｃｃ電源１１０、１１１に接続されている。また負荷トランジスタＱ５、Ｑ６のそれぞれのドレイン領域は記憶ノードＮ１、Ｎ２に接続されている。また負荷トランジスタＱ５のゲートは、ドライバトランジスタＱ１のゲートとドライバトランジスタＱ２のドレイン領域とに接続されている。また負荷トランジスタＱ６のゲートはドライバトランジスタＱ２のゲートとドライバトランジスタＱ１のドレイン領域とに接続されている。
【００７１】
このように、１対のインバータ回路をクロスカップリングさせることによりフリップフロップ回路が形成されている。
【００７２】
メモリセルＭＣにデータを書込むときは、ワード線１０９を選択してアクセストランジスタＱ３、Ｑ４を導通させ、所望の論理値に応じてビット線対１０７、１０８を強制的に電圧印加することにより、フリップフロップ回路の双安定状態がいずれかに設定される。またメモリセルＭＣからデータを読出すときは、アクセストランジスタＱ３、Ｑ４を導通させることで、記憶ノードＮ１、Ｎ２の電位がビット線１０７、１０８に伝達される。
【００７３】
トランジスタＱ１〜Ｑ６の各々は、実施の形態１および２において説明した第２のｎＭＩＳトランジスタＴ２ｎおよび第２のｐＭＩＳトランジスタＴ２ｐのいずれかと同様の構成を有する。また周辺回路部（図１４におけるメモリアレイＭＲ以外の部分）が有するトランジスタは、実施の形態１および２において説明した第１のｎＭＩＳトランジスタＴ１ｎおよび第１のｐＭＩＳトランジスタＴ１ｐの少なくともいずれかを含む。
【００７４】
本実施の形態によれば、トランジスタＱ１〜Ｑ６のしきい値電圧の絶対値をメモリアレイＭＲの動作上十分に大きな値としつつ、周辺回路部のしきい値電圧の絶対値を抑制することで半導体記憶装置を高速化することができる。
【００７５】
また特に微細化が求められる領域であるメモリアレイＭＲ領域において、第１および第２のｎＭＩＳトランジスタＴ１ｎ、Ｔ２ｎを作り分ける必要がなく、また第１および第２のｐＭＩＳトランジスタＴ１ｐ、Ｔ２ｐを作り分ける必要がない。よってこれらの作り分けにともなう半導体記憶装置の集積度の低下を抑制しつつ、上記の効果を得ることができる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７７】
本発明は、しきい値電圧が互いに異なる複数のＭＩＳトランジスタを有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図６】本発明の実施の形態１に対する比較例における半導体装置の構成を概略的に示す部分断面図である。
【図７】本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。
【図８】本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図９】本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図１０】本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図１１】本発明の実施の形態２における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図１２】本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。
【図１３】本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。
【図１４】本発明の実施の形態５における半導体装置としての半導体記憶装置の構成を概略的に示すブロック図である。
【図１５】図１４の半導体記憶装置におけるメモリセルの構成を概略的に示す等価回路図である。
【符号の説明】
【００７９】
ＣＰｎ  ｎＭＩＳキャップ膜、ＣＰｐ  ｐＭＩＳキャップ膜、Ｃｎ１  第１のｎＭＩＳチャネル領域、Ｃｎ２  第２のｎＭＩＳチャネル領域、Ｃｐ１  第１のｐＭＩＳチャネル領域、Ｃｐ２  第２のｐＭＩＳチャネル領域、ＨＫ，ＨＫ１  高誘電率膜、Ｈ１ｎ  第１のｎＭＩＳ高誘電率膜、Ｈ２ｎ  第２のｎＭＩＳ高誘電率膜、Ｈ１ｐ  第１のｐＭＩＳ高誘電率膜、Ｈ２ｐ  第２のｐＭＩＳ高誘電率膜、Ｍ１ｎ  第１のｎＭＩＳ金属電極、Ｍ２ｎ  第２のｎＭＩＳ金属電極、Ｍ１ｐ  第１のｐＭＩＳ金属電極、Ｍ２ｐ  第２のｐＭＩＳ金属電極、Ｑ１〜Ｑ６  トランジスタ、ＳＢ  半導体基板、Ｔ１ｎ  第１のｎＭＩＳトランジスタ、Ｔ２ｎ  第２のｎＭＩＳトランジスタ、Ｔ１ｐ  第１のｐＭＩＳトランジスタ、Ｔ２ｐ  第２のｐＭＩＳトランジスタ、１００ｃ，１００ｃＶ，１００ｎ，１００ｐ  半導体装置、１００ｓ  ＳＲＡＭ装置。
【図１】
2010157641.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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