(57)【要約】    【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。    【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。【選択図】      図１Ｆ
2010004070.tif 000002
【特許請求の範囲】
【請求項１】
半導体トランジスタを製造する方法であって、
第１及び第２トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
前記第１及び第２トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
前記オフセットスペーサの形成の後に、前記第１トランジスタについて前記半導体基板領域内にDDDソース領域及びDDDドレイン領域を形成するためにDDDイオン注入を行う工程と、
前記オフセットスペーサの形成の後に、前記第２トランジスタについてLDDソース領域及びLDDドレイン領域を形成するためにLDDイオン注入を行う工程と、
前記DDDイオン注入及びLDDイオン注入両工程の後に、前記第１及び第２トランジスタの各前記オフセットスペーサに隣接して各メインスペーサを形成する工程と、
前記メインスペーサの形成の後に、前記DDDドレイン領域及びDDDソース領域各々並びに前記LDDドレイン領域及びLDDソース領域各々の内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する高ドーピング領域を形成するためにソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。
【請求項２】
請求項１に記載の製造方法において、
前記第１トランジスタの前記ゲート電極と前記DDDソース領域及びDDDドレイン領域各々との間のオーバーラップの広さ、及び前記第２トランジスタの前記ゲート電極と前記LDDソース領域及びLDDドレイン領域各々との間のオーバーラップの広さは、前記オフセットスペーサの厚さが厚くなるほど小さくなり、
前記DDDソース領域及びDDDドレイン領域各々の水平方向外側エッジと前記DDDソース領域及びDDDドレイン領域各々内の前記高いドーピング濃度の前記ソース及びドレイン各々の水平方向外側エッジとの間の距離は、前記メインスペーサの厚さが厚くなるほど大きくなり、
前記LDDソース領域及びLDDドレイン領域各々の水平方向外側エッジと前記LDDソース領域及びLDDドレイン領域各々内の前記高いドーピング濃度の前記ソース及びドレイン各々の水平方向外側エッジとの間の距離は、前記メインスペーサの厚さが厚くなるほど大きくなる
ことを特徴とする製造方法。
【請求項３】
請求項１に記載の製造方法において、
前記DDDイオン注入及びLDDイオン注入の各々にＮ- 型不純物を使用し、前記ソース/ドレイン(S/D)イオン注入にＮ+ 型不純物を使用する
ことを特徴とする製造方法。
【請求項４】
請求項１に記載の製造方法において、
前記DDDイオン注入及びLDDイオン注入の各々にＰ- 型不純物を使用し、前記ソース/ドレイン(S/D)イオン注入にＰ+ 型不純物を使用する
ことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子製造分野に関し、特に、非常に短いゲート形状を有するトランジスタとメモリセル及びその製造方法に関する。
【背景技術】
【０００２】
技術体系におけるスケーリング(scaling)は、半導体産業の急速な発展の主な駆動力となっている。スケーリング努力の一部として、より小さくより高い性能のトランジスタを製造するための技術は持続的に発展している。例えば、トランジスタの現在の性能を増加させ全体トランジスタのサイズをより小さくするために、トランジスタのチャネル長さを縮小することが好ましい。しかし、チャネル長さを縮小(scaling down)する時には、接合ブレークダウン(junction breakdown)及びトランジスタパンチスルー(punch through)のような障害がまず克服されるべきである。接合ブレークダウンは、逆バイアスされた接合を横切る電界が電子なだれ効果イオン化生成を開始するほど十分に高くなる時に発生し、その結果急激な電流の増加を招く。MOS技術におけるこの接合ブレークダウン電圧は、チャネルドーピング濃度を減少させるか、及び/またはLDD(lightly doped drain)とDDD(double doped drain)接合を利用することによって改善することができる。
【０００３】
トランジスタパンチスルーは、ドレイン空乏領域がソース領域の空乏領域に全部拡張されて、ソース及びドレイン領域が電気的にショートされる時のドレイン電圧と定義される。これにより、トランジスタは好ましくない高い量の電流を引き起こし、その結果非常に高い漏れ電流またはトランジスタの破壊を招き得る。より短いチャネル長さを作るほど、ドレイン-ソースパンチスルーが発生する時のドレイン電圧が低くなる。これは集積回路の動作電圧を非常に制限し得る。パンチスルー効果を改善するために、チャネルドーピング濃度を増加させることができるが、これはその後により低い接合ブレークダウン電圧を引き起こし得る。
【０００４】
スケーリング可能なゲート形状またはゲートライン幅に対する大きさに影響を与える要因の一つは、工程が許容できるソース/ドレイン(S/D)領域とのゲートオーバーラップの広さである。明らかに、オーバーラップが小さいほど、より小さいゲート形状を作ることができる。小さいオーバーラップを作ることは、S/Dイオン注入活性化及びアニーリングの間にソース及びドレイン領域の固有の側面拡散により難しい作業となる。
【０００５】
MOSトランジスタスケーリングのこのような限界は、不揮発性メモリセルのスケーリングにおいてより著しい。これは浮遊ゲートトンネルオキサイド(floating  gate tunnel oxide)及びインターポリ絶縁層(interpoly dielectric layer)(例えば、ONO(oxide-nitride-oxide)マルチ層)がこれらの絶縁物質の品質の考慮及びセル電荷保存性の制約により容易にスケーリングできないことのような不揮発性メモリセルのこのような特徴のためである。
【０００６】
一例として、スタックゲートフラッシュメモリセルに対する簡略な従来の工程順序は、基板上にトンネルオキサイドを形成する工程と、前記トンネルオキサイド上に浮遊ゲート(ポリ１)を形成する工程と、インターポリONO誘電複合層を形成する工程と、及び前記ONO誘電体上に制御ゲート(ポリ２及びタングステンシリサイド)を形成する工程とを含む。現代の技術における制御ゲートは、時折周辺(CMOS)トランジスタのゲートと同時に生成され、マスクとしてポリ２を利用し、ポリ１のセル自己整列エッチング(SAE:self-aligned  etch)が後に続く。ポリシリコンスタックの形成後に、再酸化熱サイクル(re-oxidation thermal cycle)が行なわれる。後続の工程で、周辺HV(high voltage)NMOS及びPMOSトランジスタに対してDDDイオン注入工程が行なわれ、酸化及びアニーリングサイクルが後に続く。
【０００７】
次に、セルS/Dイオン注入(対称形S/Dセルの場合に)が行なわれ、周辺トランジスタゲートセル及びポリシリコンスタックの側壁に沿ってオキサイドスペーサを形成する工程が後に続く。ソース及びドレイン領域の特性及び物理的特徴は、それを介してS/Dイオン注入が行なわれるスクリーンオキサイド(すなわち、ソース及びドレイン領域が形成された基板表面領域を覆うように、以前に蒸着されたオキサイド)の厚さ、イオン注入ドーズ量(dose)及びエネルギー、及び熱活性化によって決定される。S/Dイオン注入ドーズ量は、低いソース及びドレイン領域レジスタンスを保障できるほど十分に高いべきであり、イオン注入エネルギーは、スクリーンオキサイド厚さ及び接合垂直深さの要件に応じて最適化されるべきである。S/D活性化/アニーリングの熱予算による上記のパラメーターは、ポリスタックとS/D領域との間のオーバーラップの広さ及びこれによる最小有効チャネル長さを決定する。
【０００８】
前述したように、トンネルオキサイド及びONO誘電層厚さのスケーリングは、実質的に制限される。トンネルオキサイド及びONO誘電層のスケーリングなしにゲート長さを縮小することは、セルの適合した機能を保障するほど十分に深いS/D接合(例えば、０.０７-０.１μmの接合深さ、０.１５-０.２０μmのゲート長さ)構造を必要とする。充分な接合深さは、ソース/ドレインレジスタンスを低くし、ゲートとの好ましいオーバーラップを達成するために必要とである。ゲートオーバーラップは、適合したプログラミング、読み出し効率、及び信頼性の考慮を満足しがらも、特に、非常に短いゲート形状に対して充分な有効チャネル長さを提供できるほど十分に小さいべきである。このように、水平接合深さとこれによるポリシリコンスタックとS/D領域との間のオーバーラップは、S/Dイオン注入及び熱活性化要件により予め決定されて制限される。
【０００９】
０.２μmである、なお０.１５μmであリ得るゲート長さに対して、有効チャネル長さ(ゲート長さからゲートとS/D領域との間のオーバーラップを引いたものと同じ)は、チャネルドーピングが最適化されれば、セルの適合した機能(すなわち、パンチスルーなしに十分に高い接合ブレークダウン電圧BVdssを有した)に満足できない。しかし、約０.１２μm及びその未満であるゲート長さに対しては、有効チャネル長さがあまりに短くなるか、実際的になくなり得ることになる。
【００１０】
０.１μm以下のメモリセルゲート長さを有した高度に進歩したフラッシュ技術もチャネル熱電子注入による充分なプログラミング速度を保障するために、３-５Vのドレイン電圧を必要とする。しかし、このような小さいゲート形状及び電圧要件に対して、前述した不利な短チャネル効果は、ソース/ドレインイオン注入条件及びチャネルドーピングを最適化することのみでは適切に解決できない。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、強力なプログラム/消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできるメモリセル及びトランジスタの製造のための半導体素子製造方法、及びその結果により生成された構造にオフセットスペーサを備える半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。
【００１３】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、前記ゲート電極形成ステップは、第１及び第２トランジスタの各々に対してゲート電極を形成する工程を含んで、前記オフセットスペーサ形成工程は、前記第１及び第２トランジスタのゲート電極の側壁に沿ってオフセットスペーサを形成する工程を含んで、前記ソース及びドレイン領域形成工程は、前記第１トランジスタに対してDDDソース及びDDDドレイン領域を形成するために、DDDイオン注入を行なう工程をさらに含む。
【００１４】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、前記第２トランジスタに対してLDDソース及びLDD領域を形成するために、LDDイオン注入を行なう工程と、前記DDD及びLDDイオン注入後に、前記第１及び第２トランジスタのオフセットスペーサに隣接してメインスペーサを形成する工程と、前記メインスペーサを形成した後に、前記各々のDDDドレイン及びDDDソース領域、そして各々のLDDドレイン及びLDDソース領域内に前記DDD及びLDD領域のような導電形を有し、相対的に高いドーピング領域を形成するために、ソース/ドレイン(S/D)イオン注入を行なう工程とをさらに含む。
【００１５】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、前記第１トランジスタのゲート電極と前記各々のDDDソース及びDDDドレイン領域との間のオーバーラップの広さ、及び前記第２トランジスタのゲート電極と前記各々のLDDソース及びLDDドレイン領域間のオーバーラップの広さは、前記オフセットスペーサの厚さが厚くなるほど小さくなり、前記各々のDDDソース及びDDDドレイン領域の水平方向外側エッジと前記各々のDDDソース及びDDDドレイン領域内の高ドーピング領域の水平方向外側エッジ間の距離は、前記メインスペーサの厚さが厚くなるほど大きくなり、前記各々のLDDソース及びLDDドレイン領域の水平方向外側エッジと前記各々のLDDソース及びLDDドレイン領域内の高ドーピング領域の水平方向外側エッジ間の距離は、前記メインスペーサの厚さが厚くなるほど大きくなる。
【００１６】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、不揮発性メモリセルを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁される第１ポリシリコン層を形成する工程と、前記第１ポリシリコン層上に前記第１ポリシリコン層から絶縁される第２ポリシリコン層を形成する工程と、前記第１及び第２ポリシリコン層の少なくとも一つの側壁に沿ってオフセットスペーサを形成する工程と、前記第１ポリシリコン層とソース及びドレイン領域の中一つの間のオーバーラップの広さが前記オフセットスペーサの厚さによって決定されるように、前記オフセットスペーサを形成した後に、前記基板領域にソース及びドレイン領域の中少なくとも一つを形成する工程とを含む。
【００１７】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、前記第１及び第２ポリシリコン層は、ポリシリコンスタックを形成し、オフセットスペーサは、前記ポリシリコンスタックの側壁に沿って形成され、ソース及びドレイン領域は、前記オフセットスペーサを形成した後に形成されて、前記ポリシリコンスタックと前記ソース及びドレイン領域間の大きさは、前記オフセットスペーサの厚さが厚くなるほど小さくなる。
【００１８】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、不揮発性メモリセル及びトランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁される第１ポリシリコン層、及び前記第１ポリシリコン層上に前記第１ポリシリコン層から絶縁される第２ポリシリコン層を積層してメモリセルのポリシリコンスタックを形成する工程と、半導体領域上に前記半導体領域から絶縁される第１及び第２トランジスタの各々に対してゲート電極を形成する工程と、前記第１及び第２トランジスタのゲート電極及び前記ポリシリコンスタックに沿ってオフセットスペーサを形成する工程と、前記ポリシリコンスタックと前記セルソース及びドレイン領域間のオーバーラップの広さ、及び前記第１及び第２トランジスタのゲート電極とそれに対応するソース及びドレイン領域間のオーバーラップの広さが前記オフセットスペーサの厚さにより決定されるように、前記オフセットスペーサを形成した後に、前記各メモリセル及び第１及び第２トランジスタに対してソース及びドレイン領域を形成する工程とを含む。
【００１９】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、前記第１トランジスタに対してDDDソース及びDDDドレイン領域を形成するために、DDDイオン注入を行なう工程と、前記第２トランジスタに対してLDDソース及びLDDドレイン領域を形成するために、LDDイオン注入を行なう工程とをさらに含む。
【００２０】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、前記セルソース及びドレイン領域を形成するために、セルソース/ドレイン(S/D)イオン注入を行なう工程と、前記セルS/Dイオン注入、前記LDDイオン注入及び前記DDDイオン注入後に、前記DDD及びLDD領域内に高ドーピング領域を形成するために、トランジスタS/Dイオン注入を形成する工程とをさらに含む。
【００２１】
また、前記目的を達成するために、本発明に係る半導体トランジスタを形成する方法は、前記セルS/Dイオン注入、前記LDDイオン注入及び前記DDDイオン注入の後に、前記トランジスタS/Dイオン注入前に、少なくとも第１及び第２トランジスタの前記オフセットスペーサに隣接してメインスペーサを形成する工程をさらに含んで、ここで、前記DDD及びLDD領域内の前記高ドーピング領域は、前記DDD及びLDD領域と同じ導電形からなり、前記DDD及びLDD領域より大きいドーピング濃度を有する。
【００２２】
また、前記目的を達成するために、本発明に係る半導体トランジスタ構造は、前記半導体基板領域から絶縁され、その上に形成された第１ゲート電極と、前記第１ゲート電極の側壁に沿って形成されたオフセットスペーサと、前記第１ゲート電極と前記各々のソース及びドレイン領域間のオーバーラップの広さが、前記オフセットスペーサの厚さに依存するように、前記基板領域に形成されたソース領域及びドレイン領域を含む第１トランジスタを含む。
【００２３】
また、前記目的を達成するために、本発明に係る半導体トランジスタ構造は、半導体基板領域から絶縁され、その上に形成された第２ゲート電極と、前記第２ゲート電極の側壁に沿って形成されたオフセットスペーサと、ソース及びドレイン領域と、前記第１及び第２トランジスタのオフセットスペーサに隣接したメインスペーサとを含む第２トランジスタを含んで、ここで、前記第１トランジスタの各々のソース及びドレイン領域は、DDD領域内に高ドーピング領域を含んで、前記第２トランジスタの各々のソース及びドレイン領域は、LDD領域内に高ドーピング領域を含んで、前記高ドーピング領域は、前記DDD及びLDD領域と同じ導電形からなり、前記DDD及びLDD領域より大きいドーピング濃度を有する。
【００２４】
また、前記目的を達成するために、本発明に係る半導体トランジスタ構造は、前記第１ゲート電極と前記各々のDDDソース及びDDDドレイン領域間のオーバーラップの広さ、及び前記第２ゲート電極と前記各々のLDDソース及びLDDドレイン領域間のオーバーラップの広さは、前記オフセットスペーサの厚さが厚くなるほど小さくなる。
【００２５】
また、前記目的を達成するために、本発明に係る半導体トランジスタ構造は、前記各々のDDDソース及びDDDドレイン領域の水平方向外側エッジと前記DDDソース及びDDDドレイン領域内の高ドーピング領域の水平方向外側との間の距離は、前記メインスペーサの厚さが厚くなるほど大きくなり、前記各々のLDDソース及びLDDドレイン領域の水平方向外側エッジと前記LDDソース及びLDDドレイン領域内の高ドーピング領域の水平方向外側との間の距離は、前記メインスペーサの厚さが厚くなるほど大きくなる。
【００２６】
また、前記目的を達成するために、本発明に係る半導体トランジスタ構造は、不揮発性メモリセルにおいて、半導体基板領域から絶縁され、その上に形成された第１ポリシリコン層と、前記第１ポリシリコンから絶縁され、その上に形成された第２ポリシリコン層と、前記第１及び第２ポリシリコン層の少なくとも一つの側壁に沿って形成されたオフセットスペーサと、前記基板領域内に形成され、少なくともその中いずれか一つと前記第１ポリシリコン層間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するソース及びドレイン領域を含む。
【００２７】
また、前記目的を達成するために、本発明に係る半導体トランジスタ構造は、前記第１及び第２ポリシリコン層は、ポリシリコンスタックを形成し、前記メモリセルは、前記ポリシリコンスタックの側壁に沿って形成されたオフセットスペーサをさらに含んで、前記ポリシリコンスタックと前記各々のソース及びドレイン領域間のオーバーラップの広さは、前記オフセットスペーサの厚さが厚くなるほど小さくなる。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明の一実施例に係る各プロセシング工程におけるMOSトランジスタの断面図である。
【図１Ｂ】本発明の一実施例に係る各プロセシング工程におけるMOSトランジスタの断面図である。
【図１Ｃ】本発明の一実施例に係る各プロセシング工程におけるMOSトランジスタの断面図である。
【図１Ｄ】本発明の一実施例に係る各プロセシング工程におけるMOSトランジスタの断面図である。
【図１Ｅ】本発明の一実施例に係る各プロセシング工程におけるMOSトランジスタの断面図である。
【図１Ｆ】本発明の一実施例に係る各プロセシング工程におけるMOSトランジスタの断面図である。
【図１Ｇ】本発明の一実施例に係る各プロセシング工程におけるMOSトランジスタの断面図である。
【図２Ａ】本発明の一実施に係る各プロセシング工程におけるチャネル消去不揮発性メモリセルの断面図である。
【図２Ｂ】本発明の一実施に係る各プロセシング工程におけるチャネル消去不揮発性メモリセルの断面図である。
【図２Ｃ】本発明の一実施に係る各プロセシング工程におけるチャネル消去不揮発性メモリセルの断面図である。
【図２Ｄ】本発明の一実施に係る各プロセシング工程におけるチャネル消去不揮発性メモリセルの断面図である。
【図３Ａ】本発明の一実施例に係る各プロセシング工程におけるメモリセル、低電圧周辺LDDトランジスタ及び高電圧周辺DDDトランジスタの断面図である。
【図３Ｂ】本発明の一実施例に係る各プロセシング工程におけるメモリセル、低電圧周辺LDDトランジスタ及び高電圧周辺DDDトランジスタの断面図である。
【図３Ｃ】本発明の一実施例に係る各プロセシング工程におけるメモリセル、低電圧周辺LDDトランジスタ及び高電圧周辺DDDトランジスタの断面図である。
【図３Ｄ】本発明の一実施例に係る各プロセシング工程におけるメモリセル、低電圧周辺LDDトランジスタ及び高電圧周辺DDDトランジスタの断面図である。
【図４Ａ】本発明の他の実施例に係る各プロセシング工程におけるソース側消去不揮発性メモリセルの断面図である。
【図４Ｂ】本発明の他の実施例に係る各プロセシング工程におけるソース側消去不揮発性メモリセルの断面図である。
【図５Ａ】本発明のまた別の実施例に係る各工程におけるソース側消去不揮発性メモリセルの断面図である。
【図５Ｂ】本発明のまた別の実施例に係る各工程におけるソース側消去不揮発性メモリセルの断面図である。
【図６】本発明の他の実施例に係るプロセシング工程における不揮発性メモリの断面図である。
【図７】本発明の他の実施例に係るプロセシング工程におけるスプリットゲート不揮発性メモリセルの断面図である。
【発明を実施するための形態】
【００２９】
以下、実施例を示し、本発明の特徴とするところをさらに明確にする。
【００３０】
本発明によれば、改善されたパンチスルー及び接合ブレークダウン特性を有し、例として０.１２μmである非常に短いゲート長さを有したMOSトランジスタ及び不揮発性メモリセル、及びその製造方法が提供される。オフセットスペーサという新しい構成要素が、この製造工程及びその結果として生成される構造に導入される。オフセットスペーサは、工程及び装置の最適化及び有効チャネル長さを制御するための付加的な手段として提供される。オフセットスペーサは、ゲートとS/D領域との間のオーバーラップの広さを減少させるために、MOSトランジスタに用いられることができ、これにより非常に小さい形態のゲートに対しても有効チャネル長さが十分に増加する。また、オフセットスペーサは、同じチャネル長さに対してより深いS/D接合を形成できるようにし、これによりゲートオーバーラップを正確に制御しながらソース/ドレインレジスタンスを減少させることができる。オフセットスペーサは、浮遊ゲートまたはセレクトゲートとS/D領域との間のオーバーラップの広さを減少させより深い接合を形成するために、メモリセルにおいて同様に用いることができる。
【００３１】
したがって、非常に短いチャネル長さ装置に関連したパンチスルーを除去しつつ、高いプログラム/消去効率及び読み出し速度を示し、低い動作電圧の使用を可能にする、非常に小さい大きさのゲート形状を有したMOSトランジスタ及び不揮発性メモリセルが提供される。本発明の他の特徴及び長所は次の詳細な説明により明らかになる。
【００３２】
図１Ａないし図１Ｆは、本発明の一実施例に係る各プロセシング工程のMOSトランジスタの断面図を示す。図１Ａは、通常のプロセシング工程によって基板領域１００から絶縁され、その上に形成されたポリシリコンゲート１３０を示す。次に、オフセットオキサイドスペーサ層１１０が、図１Ｂに示すように、通常のCVD(chemical vapor deposition)技術を利用してその構造上に蒸着される。そうしてから、図１Ｃに示すように、ゲート１３０の側壁に沿ってオフセットオキサイドスペーサ１１０a、１１０bを形成するために、通常のREI(reactive ion etching)を利用してオキサイド層１１０がエッチングされる。
【００３３】
図１Ｄでは、接合領域１２０a、１４０aを形成するために、イオン注入工程が行われる。一実施例で、イオン注入１５０は、通常のソース/ドレイン(S/D)イオン注入である。通常の工程で、S/Dイオン注入１５０は、オキサイドスペーサを形成する前に行われる。しかし、オフセットスペーサ１１０a、１１０bを形成した後に、S/Dイオン注入１５０を行なうことによって、ソース/ドレイン-ゲートのオーバーラップが縮小され、これによって、同じゲート形状に対して有効チャネル長さが増加することになる。オフセットスペーサの厚さは、装置要件及び好ましい水平のドレイン/ソースとゲート間オーバーラップによって最適化できる。イオン注入１５０にN形不純物を使用することによって、NMOSトランジスタが形成され、イオン注入１５０にP形不純物を使用することによって、PMOSトランジスタが形成される。N形イオン注入の間にPMOS領域を、そしてP形イオン注入の間にNMOS領域を保護するために、通常のマスキング工程が行われる。
【００３４】
他の実施例で、イオン注入１５０は、高電圧トランジスタのためのDDD(double doped drain)ソース及びドレイン接合を形成するために、DDDイオン注入であり得る。本実施例では、図１Ｅに示すように、メインスペーサオキサイド層が蒸着及びエッチングされてメインスペーサ１１５a、１１５bを形成する。そうしてから、S/Dイオン注入１６０が行なわれて、図１Ｆに示すように、領域１２０b、１４０bを形成する。この実施例で、N-不純物がイオン注入１５０に用いられ、N+不純物がイオン注入１６０に用いられ、高電圧NMOSトランジスタを形成する。適合したマスキング工程を具現して、P-不純物をイオン注入１５０に使用し、P+不純物をイオン注入１６０に使用することによって、高電圧PMOSトランジスタが形成される。
【００３５】
また別の実施例では、図１Ｇに示すように、LDDソース１２０c及びLDDドレイン１４０c領域を形成するために、イオン注入１５０(図１Ｄ)は、LDD(lightly doped drain)イオン注入であり得る。
【００３６】
他の実施例では、オフセットスペーサが形成された後、HV(high voltage)トランジスタに対してDDD接合が形成され、LV(low voltage)トランジスタに対してLDD接合を形成する工程が後に続く。そうしてから、メインオキサイドスペーサが形成されS/Dイオン注入が後に続く。メインオキサイドスペーサを形成する工程は選択的であり、装置要件に応じてLV及び/またはHV MOSトランジスタに適用されないことがあり得る。しかし、オフセットスペーサとメインスペーサは、実際的に結合することができる。オフセットスペーサは、ソース/ドレインパンチスルーを改善するために、同じゲート長さに対してより長い有効チャネル長さを得ることに用いられることができ、メインスペーサは、各々のLDD及びDDD領域の外部エッジとS/Dイオン注入により形成されたそれらの各内部領域の外部エッジ間により広い間隔を提供することによって、接合ブレークダウンを改善することに用いられることができる。例えば、図１Ｆにおいて、オフセットスペーサ１１０a、１１０bが薄く形成されれば、メインオキサイドスペーサは、各接合領域１２０b、１４０bの外部エッジが対応する接合領域１２０a、１４０aのエッジからより遠く離れるようにして、接合ブレークダウンを改善することができる。
【００３７】
前記説明の観点から、この技術分野の通常の知識を有する者によりその他の工程順序の変更が可能である。例えば、第１番目の変形例において、オフセットスペーサがDDDイオン注入前に形成され、メインスペーサはDDDイオン注入と後続のLDDイオン注入間に形成され、S/Dイオン注入は、LDDイオン注入後に形成される。図１Ｆ及び図１Ｇを参照すれば、生成されたDDD及びLDDトランジスタ構造において、ゲート１３０と各々のDDDソース１２０a及びDDDドレイン１４０a領域間のオーバーラップの広さは、オフセットスペーサ１１０a、１１０bの厚さによって変わり、ゲート１３０と各々のLDDソース１２０c及びLDDドレイン１４０c領域間のオーバーラップの広さは、オフセット１１０とメイン１１５スペーサの厚さの和、またはLDDトランジスタに対してメインスペーサが形成されない場合には、単にオフセットスペーサの厚さによって変わる。また、各々のDDDソース１２０a及びDDDドレイン１４０a領域の外部エッジとそれに対応する内部領域１２０b、１４０bの水平方向外側エッジ間の距離は、メインスペーサの厚さが厚くなるほど大きくなる。
【００３８】
第２番目の例示的な変形例において、オフセットスペーサは、DDD及びLDDイオン注入工程前に形成され、メインスペーサは、DDD及びLDDイオン注入工程後、後続のS/Dイオン注入工程前に形成される。図１Ｆ及び図１Ｇを参照すれば、生成されたDDD及びLDDトランジスタ構造において、ゲート１３０と各々のDDDソース１２０a及びDDDドレイン１４０a領域間のオーバーラップの広さ、及びゲート１３０と各々のLDDソース１２０c及びLDDドレイン１４０c領域間のオーバーラップの広さは、オフセットスペーサ１１０a、１１０bの厚さが厚くなるほど小さくなる。また、各々のDDDソース１２０a及びDDDドレイン１４０a領域の外部エッジとそれに対応する内部領域１２０b、１４０bの水平方向外側エッジ間の距離は、メインスペーサ１１５a、１１５bの厚さが厚くなるほど大きくなり、各々のLDDソース１２０c及びLDDドレイン１４０cの外部領域とそれに対応する領域１２０b、１４０bの水平方向外側エッジ間の距離は、メインスペーサの厚さが厚くなるほど大きくなる。
【００３９】
第３番目の例示的な変形例において、オフセットスペーサは、DDDイオン注入及び後続のLDDイオン注入前に形成され、メインスペーサは、LDDイオン注入と後続のS/Dイオン注入の間に形成される。図１Ｆ及び図１Ｇを参照すれば、生成されたDDD及びLDDトランジスタ構造において、ゲート１３０と各々のLDDソース１２０c及びLDDドレイン１４０c領域間のオーバーラップの広さは、オフセットスペーサ１１０a、１１０bの厚さが厚くなるほど小さくなり、各々のDDDソース１２０a及びDDDドレイン１４０a領域の外部エッジとそれに対応する内部領域１２０b、１４０bの水平方向外側エッジ間の距離は、オフセット１１０とメイン１１５スペーサの厚さの和、またはDDDトランジスタに対してメインスペーサが形成されない場合には、単にオフセットスペーサの厚さが厚くなるほど大きくなる。また、各々のLDDソース１２０c及びLDDドレイン１４０cの外部領域とそれに対応する領域１２０b、１４０bの水平方向外側エッジ間の距離は、メインスペーサの厚さが厚くなるほど大きくなる。
【００４０】
この技術分野において周知のように、上記の各実施例で通常のアニーリング及び酸化サイクルが行われる。各々のソース１２０及びドレイン１４０領域は、その大きさがオフセットスペーサ１１０a、１１０bの厚さによって変わるゲート１３０とのオーバーラップを有する。より薄いオフセットオキサイド層１１０(図１Ｂ)が蒸着されれば、より大きいオーバーラップが得られ、より厚いオフセットオキサイド層は、より小さいオーバーラップを生成する。多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて１００-５００Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、２０-５０Åに縮小できる。
【００４１】
不揮発性メモリセルに対する工程段階を説明するために、対称形ソース及びドレイン領域を有する進歩したチャネル消去方法を利用するフラッシュ技術が用いられる。ソース側の消去(ネガティブゲート消去を含む)方法に対照的に、チャネル消去方法は、比較的深いDDDソース接合を必要とせず、これによりセルのより良いスケーリングが可能となる。また、ソースとドレイン領域は、対称的であり得るし、但し、一つのS/Dイオン注入により形成することができる。しかし、本発明は、チャネル消去を利用するメモリセル構造に制限されないし、ソース側消去を利用するセル構造を含む他の不揮発性メモリセルにおいても有用に適用されることができる。
【００４２】
図２Ａないし図２Ｄは、本発明の一実施例に係る各プロセシング工程における不揮発性メモリセルの断面図を示している。図２Ａは、通常の技術によって形成されたポリシリコンスタックを示す。トンネルオキサイド層２９０がシリコン基板２００上に置かれ、浮遊ゲート２３５がトンネルオキサイド２９０上に置かれ、複合ONO誘電層２４５が浮遊ゲート２３５上に置かれ、制御ゲート２６５がONO誘電層２４５上に置かれる。
【００４３】
図２Ｂに示すように、ポリシリコンスタック側壁に沿ってオフセットオキサイドスペーサ２１０a、２１０bを形成するために、オフセットオキサイド蒸着及びエッチングが行われる。一実施例では、構造上にオフセットオキサイド層を蒸着するために、通常のCVD技術が用いられ、その後オフセットオキサイド層をエッチングするために、通常のREI技術が用いられる。オフセットオキサイド層の厚さは、ゲート長さ及び要求されたチャネル長さと工程スペックに応じて選択される。オフセットスペーサの厚さは、例えば、２０-５００Å範囲であり得る。図２Ａないし図２Ｄに示した例に対して、ゲート長さは、０.１μmであって、オフセットスペーサ厚さは、約２５０Åである。最新工程は、８-１０%フィルム厚さの変化によって２０-３０Å程度に薄いスペーサ厚さを提供することができる。
【００４４】
図２Ｃに示すように、通常の技術によってソース２２０及びドレイン２４０領域を形成するために、S/Dイオン注入２６０が次に行われる。N形セルを形成するために、N+不純物が用いられることができ、P形セルを形成するために、P+不純物が用いられることができる。次に、図２Ｄに示すように、メインオキサイドスペーサ層が蒸着及びエッチングされて、オフセットスペーサ２１０a、２１０bの上にメインオキサイドスペーサ２１５a、２１５bを形成する。そうしてから、イオン注入されたS/D領域２２０、２４０に熱活性化サイクルが行われる。メインオキサイドスペーサ２１５a、２１５bは、必ずしも必要なものではなく、LV LDD及びHV DDD周辺トランジスタにおいてメインオキサイドスペーサの形成の間にアレイ領域を保護するために、必要とし得るマスキング層を除去するためにセルに含まれる。これはCMOS工程とフラッシュセル工程の統合が説明される以下で詳細に述べる。
【００４５】
オフセットスペーサ２１０a、２１０bの存在は、浮遊ゲートとソース/ドレイン接合間のオーバーラップをほぼオフセットスペーサ大きさほど減少させる。約２５０Åのオキサイドスペーサ厚さ及び０.１μmであるゲート長さを有した図２の例では、約０.０６μmの有効チャネル長さが得られる。シミュレーション結果、４.４-４.５VのBVdssを有し、適合した最適条件のチャネルドーピングプロファイル(例えば、４.５x１０13ないし５.５x１０13/cm2範囲のホウ素Vtイオン注入、２０-２５keVで３x１０15ないし４x１０15範囲のS/Dイオン注入、８０-９０Å範囲のトンネルオキサイド、及び１１０-１４０Å範囲のONO厚さ)を有するセルは、パンチスルーを示さない。このレベルのBVdssは、３.５-４.０Vであるドレインプログラミング電圧を許容し、これは高いプログラミング効率を保障する。
【００４６】
また、オフセットスペーサは、ソース/ドレインとゲート間オーバーラップ、及びこれによりチャネル長さを調節するために、S/Dイオン注入及び熱活性化条件が個別的に最適化できる。これは、要求された接合垂直深さ及び好ましいソース/ドレインレジスタンスを得ることに付加的な柔軟性を提供する。
【００４７】
他の実施例において、オフセットオキサイド層を蒸着した後に、スペーサオフセットオキサイドエッチング工程が遅延されるか、または完全に除外されて、蒸着されたオフセットオキサイド層を介して後続のS/Dイオン注入が行われる。この実施例で、適切な接合特性を得るために、S/Dイオン注入エネルギー及びドーズ量は、以前のプロセシング工程で現れたオフセットスペーサとスクリーン(残余)オキサイドとの厚さの和に応じて適切に調節する必要がある。
【００４８】
また、オフセットスペーサは、他のタイプの不揮発性メモリセルを製造することに有用に用いることができる。例えば、ソースとドレイン接合が非対称であるソース側消去、またはネガティブゲート消去の場合に、オフセットスペーサは、ソース側で共通的に現れる接合ブレークダウン及びバンドからバンドまでのトンネリング問題を改善するために用いられることができる。バンドからバンドまでのトンネリングは、セル耐久性及び電荷保全性に悪影響を与え得る。このようなセルにおいて、ソース領域は、通常DDD接合であり、ドレイン領域は、通常の特性を有する。ソース領域がDDD接合である故に、その接合は、比較的大きいサイド拡散を有する深さになり得る。ソース接合の大きいサイド拡散は、ソースと浮遊ゲートとの間の比較的大きいオーバーラップを招く。したがって、ゲート長さは、このようなオーバーラップのために、十分に大きく形成されなければならず、これはより大きいセルサイズを招く。
【００４９】
図４Ａ及び図４Ｂに示したソース側消去セル方法の一実施例において、スタックゲートの形成後に、このスタックゲートの側壁に沿ってオフセットスペーサ４１０a、４１０bが形成される。次に、マスキング層４７０を利用して、ソースDDD領域４２０aを形成するために、ソースDDDイオン注入４５０が行われる。そうしてから、通常のS/Dイオン注入４６０が行なわれ、ソース拡散領域４２０b及びドレイン拡散領域４４０を形成するために、熱活性化が後に続く。この方式において、各々のソース領域４２０及びドレイン領域４４０と浮遊ゲートとのオーバーラップは、各オフセットスペーサ４１０a、４１０bの厚さほど減少され、これにより、セルゲート長さ及び全体的なセルサイズが減少できる。
【００５０】
図４のソース側消去セル方法の他の実施例(図示せず)では、DDDイオン注入４５０(図４Ａ)後に、オフセットスペーサ４１０a、４１０b上にメインスペーサが形成され、図４Ｂに示すように、S/Dイオン注入４６０が後に続く。この実施例は、ソース接合ブレークダウンを改善するために、DDD領域４２０aの外部エッジと内部領域４２０bの外部エッジとの間の距離を調節することに用いることができるという付加的な長所を有する。S/Dイオン注入４６０は、二つのイオン注入工程に分離されて、ドレイン領域４４０を形成するのに特別に最適化された第１S/Dイオン注入、及び内部領域４２０bを形成するのに特別に最適化された第２S/Dイオン注入が行われる。これは付加的なマスキング及びプロセシング工程を必要とするが、ソース接合が消去のみでなく他の動作に対しても完全に独立的に最適化されるようにする。
【００５１】
図５Ａ及び図５Ｂに示したソース側消去セル方法の他の実施例において、オフセットスペーサ５１０a、５１０bは、ソースDDDイオン注入５５０後、S/Dイオン注入５６０前に形成される。この順序は、二つのソース領域５２０a、５２０bの外部エッジ間により広い間隔を生成する。そして、より広い間隔は、より低いドーピング変化度と、これによりセル消去動作の間に改善されたソース接合ブレークダウン及びより少ないバンドからバンドまでのトンネリングを引き起こす。この実施例において、ソースDDD領域５２０aは、オフセットスペーサがない場合に形成されるために、ソースとポリシリコンスタック間のオーバーラップは、図４の実施例よりより大きくなり、これにより、より長いチャネル長さを必要とすることになる。S/Dイオン注入は、ドレイン領域５４０に対する第１S/Dイオン注入と内部領域５２０bに対する第２S/Dイオン注入とに分離できる。これは二つのソース領域５２０a、５２０bを形成する時により多くの柔軟性を提供して、ソース及びドレイン領域を個別的に最適化できるようにする。
【００５２】
図６に示したまた別の実施例では、必要に応じて、マスキング層６７０を利用することによって、単に一つのオフセットスペーサ６１０(ドレイン側またはソース側の中一つ)のスタックゲートが形成されることができる。
【００５３】
オフセットスペーサは、また、図７に示すように、セルゲート長さを減らすために、スプリットゲートセル構造において有用に用いることができる。スプリットゲートセル構造の二つの側壁に沿って高さの差が存在しても、同じオフセットスペーサ蒸着及びエッチング工程は、類似の厚さを有するオフセットスペーサ７１０a、７１０bの形成を引き起こす。このように、ソース７２０と制御ゲート７３０との間のオーバーラップの広さは、ドレイン７４０と浮遊ゲート７８０との間のオーバーラップ大きさと類似する。代案的に、必要に応じて、マスクを利用して、図５に示すように、単に一つのオフセットスペーサ(ドレイン側またはソース側の中一つ)のみ形成することができる。
【００５４】
次に、図３Ａないし図３Ｄは、オフセットスペーサが不揮発性メモリセル技術とCMOS工程を統合する工程でどのように有用に用いられるかを説明することに用いられる。図３Ａないし図３Ｄの各々は、アレイセル(左側構造)、周辺DDD  HVトランジスタ(真中の構造)、及び周辺LDD  LVトランジスタ(右側構造)の断面図を示す。各図における３個の断面図は、アレイセルと周辺トランジスタが与えられた工程段階でどのように影響を受けているかを示すためのものである。
【００５５】
図３Ａは、全て通常のプロセシング技術によって形成された、アレイセルにおけるポリシリコンスタック、及び周辺HV  DDD及びLV  LDDトランジスタにおけるポリシリコンゲートを示している。オフセットスペーサ３１０は、アレイセルのポリシリコンスタックの側壁、及び周辺DDD及びLDDトランジスタのポリシリコンゲートの側壁に沿って形成される。オフセットスペーサ形成後に、HV DDD周辺トランジスタに対してDDD接合３２０a、３４０aを形成するために、DDDイオン注入３５０が行われる。
【００５６】
次に、図３Ｂに示すように、DDD領域３２０a、３４０aに対して好ましい熱サイクルを行なった後に、LV LDD周辺トランジスタに対してLDD領域３２５a、３２７aを形成するために、LDDイオン注入３５５を行なう。そうしてから、図３Ｃに示すように、セルソース３２８及びドレイン３２９領域を形成するために、アレイセルに対してソース/ドレイン(S/D)イオン注入３１７が行われる。
【００５７】
次に、図３Ｄに示すように、アレイセル及び周辺DDD及びLDDトランジスタの各々に対してオフセットスペーサ３１０上にメインオキサイドスペーサ３１５が形成される。セルにおけるメインスペーサは、必ずしも必要なものではなく、必要に応じてマスキング工程を利用して除去できる。そうしてから、各々のDDD領域３２０a、３４０a内で高ドーピング領域３２０b、３４０bを形成し、各々のLDD領域３２５a、３２７a内に高ドーピング領域３２５b、３２７bを形成するために、周辺DDD及びLDDトランジスタに対してS/Dイオン注入３６０が行われる。そして、全てのドーピングを活性化するために、通常のBPSG(Boron Phosphorous Silicon Glass)熱サイクルが行われる。
【００５８】
図３Ａないし図３Ｄにおいて示された各工程で、イオン注入されない領域を保護するために、マスキング層を用いることができる。例えば、図３Ｂにおいて、マスキング層(図示せず)は、メモリセル領域及び周辺DDDトランジスタ領域をLDDイオン注入３５５から保護するために用いることができる。
【００５９】
図３Ａないし図３Ｄに示した工程段階は、イオン注入工程で用いられる不純物によってメモリセル及び周辺DDD及びLDDトランジスタの中一つのタイプを形成する。DDD、LDD及びS/Dイオン注入においてN形(及び/またはP形)不純物を使用することによって、NMOS(及び/またはPMOS)LDD及びDDDトランジスタ及びN形(及び/またはP形)メモリセルが形成される。一例として、図３Ｂにおいて、マスキング層がセル領域、NMOS DDDトランジスタ領域、PMOS DDDトランジスタ領域及びPMOS LDDトランジスタ領域を保護しつつ、NMOS LDDトランジスタ領域にN-不純物をイオン注入することによって、NMOS LDDトランジスタが形成される。同様に、マスキング層がメモリセル領域、NMOS DDDトランジスタ領域、PMOS DDDトランジスタ領域及びNMOS LDDトランジスタ領域を保護しつつ、PMOS LDDトランジスタ領域にP-不純物をイオン注入することによって、PMOS LDDトランジスタが形成されることができる。
【００６０】
図３Ａないし図３Ｄに示した工程段階の別の実施例では、アレイセル及び周辺低電圧及び高電圧トランジスタに対してS/Dイオン注入を同時に行なう。これはマスキング工程の数を一回減らし、メインスペーサ形成による工程をなくすことができるが、アレイ及び周辺領域に対して個別的なS/Dイオン注入最適化の柔軟性を失う短所を有する。また、メインスペーサの消去は、LDD及びDDD接合がそれに対応するS/D接合に対してより近接するように形成する。これはより低い接合ブレークダウン電圧を引き起こし得る。
【００６１】
図３Ａないし図３Ｄに示した工程段階は、変形でき、工程/装置の目標に応じてその順序が変更できる。本発明の一つの観点では、オフセットスペーサ形成工程がメインスペーサ形成工程に先行し、DDD及びLDDイオン注入工程がS/Dイオン注入工程に先行し、後述するように、少なくとも７個の相異なる工程段階の変形が可能である。
【００６２】
第１変形例では、オフセットスペーサがDDDイオン注入前に形成され、DDDイオン注入と後続のLDDイオン注入との間に、セル、周辺DDD及びLDDトランジスタ(またはDDD及びLDDトランジスタのみに対して)に対してメインスペーサが形成され、セル、DDD及びLDDトランジスタに対するS/Dイオン注入がLDDイオン注入後に行われる(同時にまたは個別的に)。
【００６３】
第２変形例では、オフセットスペーサがDDD及びLDDイオン注入前に形成され、DDD及びLDDイオン注入工程以後、セル及び周辺トランジスタに対するS/Dイオン注入前に、セル、DDD及びLDDトランジスタ(またはLDD及びDDDトランジスタのみに対して)に対してメインスペーサが形成される。S/Dイオン注入は、セルと周辺トランジスタに対して同時にまたは個別的に行なうことができる。
【００６４】
第３変形例は、図３Ａ-３Ｄに示した工程段階に従う。
【００６５】
第４変形例では、オフセットスペーサがDDDイオン注入と後続のLDDイオン注入との間に形成され、セル及び周辺トランジスタに対するLDDイオン注入と後続のS/Dイオン注入との間に、セル、DDD及びLDDトランジスタ(またはLDDトランジスタのみに対して)に対してメインスペーサが形成される。前の変形例と同様に、S/Dイオン注入は、セルと周辺トランジスタに対して同時にまたは個別的に行なうことができる。
【００６６】
第５変形例では、オフセットスペーサは、DDDイオン注入と後続のLDD及びセルS/Dイオン注入との間に形成され、LDD及びセルS/Dイオン注入後、周辺S/Dイオン注入前にセル、DDD及びLDDトランジスタに対して(またはLDDトランジスタのみに対して)メインスペーサが形成される。
【００６７】
第６変形例では、オフセットスペーサは、DDD及びLDDイオン注入工程以後、セルS/Dイオン注入前に行ない、セルS/Dイオン注入以後周辺S/Dイオン注入前に、セル、DDD及びLDDトランジスタに対して(または全部共に除去された)メインスペーサが形成される。
【００６８】
第７変形例において、オフセットスペーサは、DDD及びLDDイオン注入工程以後セル及び周辺トランジスタに対するS/Dイオン注入前に形成され、セル及び周辺DDD及びLDDトランジスタに対するS/Dイオン注入がオフセットスペーサ形成後に同時に行われる。
【００６９】
ここで説明した観点で、該技術分野の通常の知識を有する者により前述したこと以外の工程段階の変形も可能である。例えば、上記の工程変形例において、セル、LDD及びDDDトランジスタに対するオフセットスペーサが同時に形成されることができる。トランジスタに対する細部要件がこれを保障すれば、オフセットスペーサは、各アレイセル、LDDトランジスタ及びDDDトランジスタに対して個別的に形成することができる。しかし、各付加的なオフセットスペーサは、例えば、スペーサオキサイド蒸着、セル領域、DDDまたはLDDトランジスタ領域のみを露出させるためのマスキング工程、及びスペーサエッチングのような、プロセシング及えび潜在的なマスキング工程を必要として、これにより工程コストが増加することになる。
【００７０】
前述した統合工程のCMOS部分は、DDD及びLDDトランジスタを含むが、LDD及びDDDタイプトランジスタの中一つまたは全部を省略するか、または他のタイプのMOSトランジスタを含むために、この工程を変形することは、ここで説明した観点で該技術分野の通常の知識を有するものには容易に理解されるべきである。
【００７１】
同様に、前述した統合工程のセル部分は、対称形スタックゲートセルに対応するが、他のタイプのメモリセルを具現するために、この工程を変形することも、ここで述べた説明の観点で該技術分野の通常の知識を有する者には明らかである。例えば、DDDソース領域を有した非対称形ソース側消去セルの場合に、図３Ａに対応する工程が変形されて、セルのDDDソース領域を形成するために、DDDイオン注入３５０がセルに提供されることができる。代案的に、セル及び周辺DDDトランジスタの個別的な最適化を可能にするために、周辺DDDイオン注入とは別途に、セルDDDイオン注入が付加的なマスキング及びプロセシング工程を利用して工程段階に追加することができる。前述したこと以外の工程変形及び変化は、ソース側消去セルまたは他のタイプのセルの具現が可能となるように同様に修正できる。
【００７２】
前述した工程及び装置構造の実施例及びその変形において、オフセットスペーサは、オキサイドスペーサとして述べたが、本発明はこれに限られるものではない。オフセットスペーサは、オキシナイトライド(すなわち、任意の量の窒素が含まれた酸化物)、またはオキサイド-ナイトライド混合物、またはオキサイド-ナイトライド-オキサイド混合物に代えることができる。一実施例において、通常の技術によって、２０-１００Å範囲の厚さを有するHTO(high temperature oxide)層をまず形成し、HTO層上に１００-５００Å範囲の厚さを有したナイトライド層を形成することによって、オフセットオキサイド-ナイトライドスペーサが形成される。次の工程で、オキサイド-ナイトライドオフセットスペーサを形成するために、オキサイド及びナイトライド層が全部エッチングされるか、またはメモリセル及び/または周辺トランジスタの側壁に沿ってオキサイド層上にナイトライドスペーサを形成するために、ナイトライド層のみがエッチングされて、後続のS/Dイオン注入がオキサイド層を介して行なわれるようにする。後者の場合に、適切な接合特性を得るために、S/Dイオン注入エネルギー及びドーズ量は、以前のプロセシング工程で現れたオフセットオキサイド層及びスクリーン(残余)オキサイド層の厚さの和に応じて適切に調節する必要がある。
【００７３】
メモリセルに対して、オフセットオキサイド-ナイトライドスペーサの長所は、オキサイド層はより良い電荷保存性を保障することができ、ナイトライド層は、本来のスペーサ及びSAC(self-aligned contact)エッチングのような後続のエッチング工程でポリシリコンゲートスタックプロテクターとして作用するということである。
【００７４】
前述した各実施例において、種々のタイプの不純物を各イオン注入工程で用いることができる。一例として、NMOSトランジスタ及びN形メモリセルを形成する時に、LDD及びDDDイオン注入間に用いられるN-不純物は、リン(phosphorous)であリ得るし、S/Dイオン注入の間に用いられるN+不純物は、砒素(arsenic)であり得るし、PMOSトランジスタ及びP形メモリセルを形成する時に、LDD及びDDDイオン注入の間に用いられるP-不純物は、ホウ素(boron)であり得るし、S/Dイオン注入の間に用いられるP+不純物は、より大きい原子量のホウ素原子BF2であり得る。
【００７５】
この形態において、LDD及びDDD領域の高ドーピング内部領域は、ゲート電極または浮遊ゲートとオーバーラップされないことと見えるが、本発明はこれに制限されない。オフセットとメインプロセッサの厚さ及びイオン注入工程後の熱サイクルに応じて、内部領域がゲート電極または浮遊ゲートにオーバーラップされるか、オーバーラップされない。
【００７６】
オーバーラップ(例えば、ゲートとS/D間の)の大きさとオフセットスペーサ厚さ間の前述した互いに逆の大小関係は、工程パラメーター及び目標に応じて線形的であり得るし、そうでないこともあり得る。同様に、各々のLDD及びDDD領域の水平方向外側エッジとそれに対応する内部領域の水平方向外側エッジ間の距離は、オフセットまたはメインスペーサの厚さに応じて線形的に変わるか、またはそうでないこともあり得る。
【００７７】
上述したようになされる本発明によれば、チャネル長さの劇的なスケーリングのための手段が提供されて、強力なプログラム/消去効率性及び読み出し速度を示し、低い動作電圧を可能にする、非常に小さいゲート形状及び全体サイズを有した高性能のMOSトランジスタ及びメモリセル構造が製造できる。
【００７８】
上記の詳細な説明は、制限的というよりは例示的である。例えば、提示した厚さ、ドーピング濃度及びエネルギーのような上記の工程パラメーターは、単に例示であるだけである。したがって、本発明の範囲は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図１Ａ】
2010004070.tif 000003
【図１Ｂ】
2010004070.tif 000004
【図１Ｃ】
2010004070.tif 000005
【図１Ｄ】
2010004070.tif 000006
【図１Ｅ】
2010004070.tif 000007
【図１Ｆ】
2010004070.tif 000008
【図１Ｇ】
2010004070.tif 000009
【図２Ａ】
2010004070.tif 000010
【図２Ｂ】
2010004070.tif 000011
【図２Ｃ】
2010004070.tif 000012
【図２Ｄ】
2010004070.tif 000013
【図３Ａ】
2010004070.tif 000014
【図３Ｂ】
2010004070.tif 000015
【図３Ｃ】
2010004070.tif 000016
【図３Ｄ】
2010004070.tif 000017
【図４Ａ】
2010004070.tif 000018
【図４Ｂ】
2010004070.tif 000019
【図５Ａ】
2010004070.tif 000020
【図５Ｂ】
2010004070.tif 000021
【図６】
2010004070.tif 000022
【図７】
2010004070.tif 000023