(57)【要約】【課題】リフレッシュが必要な記憶装置の同一ブロックに対して連続アクセスを行う際、リフレッシュ動作の実行タイミングを考慮する必要のない、インターフェース回路、メモリシステム、およびアクセス制御方法を提供すること。【解決手段】アクセスの制御単位であるブロックを複数備える記憶装置に対してアクセスする際、外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して記憶装置に対してコマンドが発行される。この場合、外部ブロックアドレスを、少なくとも１つのコマンドサイクルを除く第1のコマンドサイクルで論理シフトして記憶装置に供給する。第１のコマンドサイクルでは、バーストアクセスの指令により指定されたブロックとは異なるブロックが選択される。第１のコマンドサイクル以外のコマンドサイクルでは、ブロックを指定するアドレスとしてバーストアクセスの指令により指定されたブロックが選択される。【選択図】図２
2010237808.tif 000002
【特許請求の範囲】
【請求項１】
外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して、アクセスの制御単位であるブロックを複数備える記憶装置に対して発行する制御部と、
少なくとも１つの前記コマンドサイクルを除く第１のコマンドサイクルで、前記バーストアクセスの指令により入力される外部ブロックアドレスの少なくとも１ビットを論理シフトするブロックアドレス変換部とを備え、
前記記憶装置の前記ブロックを指定するアドレスとして、前記第１のコマンドサイクルでは前記ブロックアドレス変換部により前記外部ブロックアドレスが論理シフトされたアドレスが供給され、前記第１のコマンドサイクル以外の前記コマンドサイクルでは前記外部ブロックアドレスが供給されることを特徴とするインターフェース回路。
【請求項２】
前記コマンドサイクルは、前記バーストアクセスに対応する期間中に連続して発行されることを特徴とする請求項１に記載のインターフェース回路。
【請求項３】
前記コマンドサイクルは、前記バーストアクセスに対応する期間中に２回発行されることを特徴とする請求項２に記載のインターフェース回路。
【請求項４】
前記ブロックアドレス変換部は、
前記バーストアクセスにより転送されるデータをバーストサイクルごとに識別する識別アドレスに応じて、前記外部ブロックアドレスを論理シフトすることを特徴とする請求項１乃至３の少なくとも何れか１項に記載のインターフェース回路。
【請求項５】
前記識別アドレスは、前記バーストアクセスの指令により入力され、該バーストアクセスの第１サイクルで転送されるデータに対応する初期識別アドレスに基づいて設定されることを特徴とする請求項４に記載のインターフェース回路。
【請求項６】
複数の前記コマンドサイクルによりアクセスされる複数の前記ブロックでは、前記外部ブロックアドレスごとに、ブロック内でアクセスされるデータ領域は固有であることを特徴とする請求項４または５に記載のインターフェース回路。
【請求項７】
前記コマンドサイクルで転送されるデータのビット幅が前記記憶装置のＩ／Ｏバスのビット幅より小さい場合、
前記外部ブロックアドレスごとに、前記Ｉ／Ｏバスのうち使用するデータ線の位置を選択するバス選択部を備えることを特徴とする請求項６に記載のインターフェース回路。
【請求項８】
アクセスの制御単位であるブロックを複数備える記憶装置と、
外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して前記記憶装置に対して発行する制御部と、
少なくとも１つの前記コマンドサイクルを除く第１のコマンドサイクルで、前記バーストアクセスの指令により入力される外部ブロックアドレスの少なくとも１ビットを論理シフトするブロックアドレス変換部とを備え、
前記記憶装置の前記ブロックを指定するアドレスとして、前記第１のコマンドサイクルでは前記ブロックアドレス変換部により前記外部ブロックアドレスが論理シフトされたアドレスが供給され、前記第１のコマンドサイクル以外の前記コマンドサイクルでは前記外部ブロックアドレスが供給されることを特徴とするメモリシステム。
【請求項９】
外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して、アクセスの制御単位であるブロックを複数備える記憶装置に対して発行し、
少なくとも１つの前記コマンドサイクルを除く第１のコマンドサイクルでは、前記バーストアクセスの指令により入力される外部ブロックアドレスの少なくとも１ビットを論理シフトして前記記憶装置の前記ブロックを指定するアドレスとして供給し、
前記第１のコマンドサイクル以外の前記コマンドサイクルでは、前記外部ブロックアドレスを前記記憶装置の前記ブロックを指定するアドレスとして供給する
ことを特徴とするアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、記憶装置を制御するインターフェース回路、メモリシステム、および記憶装置に対するアクセス制御方法に関する。
【背景技術】
【０００２】
メモリには、６つのトランジスタを使ったスタティック型メモリセル(以下、ＳＲＡＭと記す)や、１つのトランジスタと１つのキャパシタからなるダイナミック型のメモリセル(以下、ＤＲＡＭと記す)とがある。ＤＲＡＭは、ＳＲＡＭに比べてメモリセルの面積が小さい。よって、同じ占有面積内により多くのメモリセルを集積できる。しかしながら、メモリセルを構成するキャパシタにデータとして蓄積された電荷がリーク電流で減少する。そのため、リフレッシュ動作が必要である。
【０００３】
ＤＲＡＭの欠点を補ったものに擬似ＳＲＡＭがある。擬似ＳＲＡＭとは、セルフリフレッシュ機能をもったＤＲＡＭである。セルフリフレッシュ機能とは、外部からはリフレッシュコマンドを入力してやれば、リフレッシュ対象となるメモリセルのアドレスについては、内部で自動的に生成して、リフレッシュ動作を行う機能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６３−２７５０９５
【特許文献２】特開２００２−１４０８９０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
同一ブロックに対してアクセス継続時間が所定時間以上になると、擬似ＳＲＡＭを代表とするリフレッシュが必要な記憶装置は、データ破壊をおこす可能性を有する。アクセスが継続しているブロックに対してはリフレッシュ動作を行えないからである。このため、リフレッシュが必要な記憶装置をアクセスする際には、同一ブロックへのアクセス継続時間を監視し、所定時間を超えない範囲でリフレッシュ動作を行わなければならない。連続アクセスの間にリフレッシュ動作を実行する制御が必要であり煩雑である。
【０００６】
本発明は、上記の課題に鑑み提案されたものであり、リフレッシュが必要な記憶装置の同一ブロックに対して連続アクセスを行う際、リフレッシュ動作の実行タイミングを考慮する必要のない、インターフェース回路、メモリシステム、およびアクセス制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示されているインターフェース回路は、外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して、アクセスの制御単位であるブロックを複数備える記憶装置に対して発行する制御部と、少なくとも１つのコマンドサイクルを除く第１のコマンドサイクルで、バーストアクセスの指令により入力される外部ブロックアドレスの少なくとも１ビットを論理シフトするブロックアドレス変換部とを備えて構成される。
【０００８】
なお、ここで論理シフトとは、ブロック切り替えアドレスの論理値を変換することを言う。例えば、ブロック切り替えアドレスが２ビットで構成される場合を考える。“００”の論理値を有するブロック切り替えアドレスを論理シフトすると、その論理値は、“０１”、“１０”、または“１１”の何れかになる。
【０００９】
また、本願に開示されているメモリシステムは、複数のブロックに分割されブロックがアクセスの制御単位とされる記憶装置と、外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して記憶装置に対して発行する制御部と、少なくとも１つのコマンドサイクルを除く第１のコマンドサイクルで、バーストアクセスの指令により入力される外部ブロックアドレスの少なくとも１ビットを論理シフトするブロックアドレス変換部とを備えて構成される。
【００１０】
開示のインターフェース回路、およびメモリシステムでは、アクセスの制御単位であるブロックを複数備える記憶装置に対してアクセスする際、制御部は、外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して記憶装置に対してコマンドを発行する。この場合、ブロックアドレス変換部は、外部ブロックアドレスを、少なくとも１つのコマンドサイクルを除く第1のコマンドサイクルで論理シフトして記憶装置に供給する。ここで、外部ブロックアドレスとは、バーストアクセスの指令により入力され記憶装置のブロックを指定するアドレスである。
【００１１】
第１のコマンドサイクルでは、ブロックアドレス変換部により外部ブロックアドレスが論理シフトされて記憶装置に供給される。この場合、ブロックを指定するアドレスとしてバーストアクセスの指令により指定されたブロックとは異なるブロックが選択される。第１のコマンドサイクル以外のコマンドサイクルでは、外部ブロックアドレスが記憶装置に供給される。この場合、ブロックを指定するアドレスとしてバーストアクセスの指令により指定されたブロックが選択される。
【００１２】
また、本願に開示されているアクセス制御方法は、外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して、アクセスの制御単位であるブロックを複数備える記憶装置に対して発行し、少なくとも１つのコマンドサイクルを除く第１のコマンドサイクルでは、バーストアクセスの指令により入力される外部ブロックアドレスの少なくとも１ビットを論理シフトして記憶装置のブロックを指定するアドレスとして供給し、第１のコマンドサイクル以外のコマンドサイクルでは、外部ブロックアドレスを記憶装置のブロックを指定するアドレスとして供給する。
【発明の効果】
【００１３】
開示のインターフェース回路、メモリシステム、およびアクセス制御方法によれば、バーストアクセスの指令を複数のコマンドサイクルに分割して記憶装置に対して発行する際、少なくとも１つのコマンドサイクルを除く第１のコマンドサイクルで外部ブロックアドレスの少なくとも１ビットを論理シフトする。これにより、記憶装置において、第１のコマンドサイクル以外では外部ブロックアドレスで指定されるブロックがアクセスされ、第1のコマンドサイクルでは外部ブロックアドレスが論理シフトされたアドレスのブロックがアクセスされる。複数のコマンドサイクルの間でアクセスされるブロックが切り替えられる。記憶装置に対するバーストアクセスの際、同一ブロックへのアクセスが継続することがない。ブロックに対するリフレッシュ動作のために連続アクセスの継続時間を制限しあるいは制御する必要がない。
【図面の簡単な説明】
【００１４】
【図１】実施形態の回路ブロック図である。
【図２】メモリへのアクセス手順を示すフロー図である。
【図３】ブロック切り替えの具体例（Ｉ）を示す図（外部ブロックアドレス（ＢＡ）＝“０”の場合）である。
【図４】ブロック切り替えの具体例（Ｉ）を示すタイミングチャートである。
【図５】ブロック切り替えの具体例（Ｉ）において、識別アドレス（ＳＡ）に応じたライトコマンドでのデータの組み合わせを示す図である。
【図６】ブロック切り替えの具体例（Ｉ）を示す図（ＢＡ＝“１”の場合）である。
【図７】ブロック切り替えの具体例（ＩＩ）を示す図（ＢＡ＝“０”の場合）である。
【図８】ブロック切り替えの具体例（ＩＩＩ）を示す図（ＢＡ＝“００”／“０１”の場合）である。
【図９】ブロック切り替えの具体例（ＩＶ）を示す図（ＢＡ＝“０”の場合）である。
【発明を実施するための形態】
【００１５】
図１を参照し、実施形態のインターフェース回路、およびメモリシステムの回路ブロックの構成について説明する。
【００１６】
１がメモリシステムである。メモリシステム１は、擬似ＳＲＡＭ２と、擬似ＳＲＡＭ２と外部コントローラ（不図示）とをインターフェースするインターフェース回路３とを備えている。インターフェース回路３は、外部コントローラ（不図示）と擬似ＳＲＡＭ２との間で異なる入出力バスのビット幅、および動作クロックをインターフェースする機能を奏するものである。尚、実施形態では、擬似ＳＲＡＭ２を例示して説明するが、実施形態はこれに限定されるものではない。擬似ＳＲＡＭ２は揮発性メモリの一例であって、仕様によって定められる時間規定によりリフレッシュ動作を必要とするメモリの一例として例示したものである。
【００１７】
後述する図９の場合を除き、以下の条件を前提に実施形態の説明をおこなう。外部コントローラ（不図示）からは、バースト長が４（ＢＬ＝４）でアクセスされるものとする。擬似ＳＲＡＭ２からインターフェース回路３へのデータの読み出し用のバスである内部リードデータバスＭＲＤＡＴＡのビット幅は、インターフェース回路３から外部への外部リードデータバスＲＤＡＴＡのビット幅の４倍に設定されているものとする。同様に、インターフェース回路３から擬似ＳＲＡＭ２へのデータの書き込み用のバスである内部ライトデータバスＭＷＤＡＴＡのビット幅は、外部からインターフェース回路３への外部ライトデータバスＷＤＡＴＡのビット幅の４倍に設定されているものとする。たとえば、外部リードデータバスＲＤＡＴＡおよび外部ライトデータバスＷＤＡＴＡのビット幅が６４ビットであり、内部リードデータバスＭＲＤＡＴＡおよび内部ライトデータバスＭＷＤＡＴＡのビット幅が２５６ビットである。
【００１８】
ここで、バースト長とは、ユーザクロックＵＣＬＫによりバースト転送するクロック数を示す指数である。バーストアクセスによる連続アクセス動作のクロック数である。ＢＬ＝４であれば、ユーザクロックＵＣＫＬの４クロックにわたりバースト転送が行われることを意味する。またバースト長は、外部コントローラ（不図示）により設定可能である。
【００１９】
一方、擬似ＳＲＡＭ２に対しては、マクロクロックＭＣＬＫは、ユーザクロックＵＣＬＫが２分周されて供給される。マクロクロックＭＣＬＫがローレベルからハイレベルに遷移するタイミングで、擬似ＳＲＡＭ２がコマンドを取り込む。ここで、コマンドとは、擬似ＳＲＡＭ２に対して、書き込みまたは読み出しの何れかを指示する指令である。擬似ＳＲＡＭ２では、マクロクロックＭＣＬＫの１サイクルで１つのコマンドが処理されるものとする。コマンドを処理するマクロクロックＭＣＬＫのサイクル（この場合、１サイクル）がコマンドサイクルである。
【００２０】
外部コントローラ（不図示）により、６４ビット幅の外部リードデータバスＲＤＡＴＡまたは外部ライトデータバスＷＤＡＴＡを介して、ＢＬ＝４のバーストアクセスが行われる場合、通常では、擬似ＳＲＡＭ２に対して２５６ビット幅の内部リードデータバスＭＲＤＡＴＡまたは内部ライトデータバスＭＷＤＡＴＡを使用すれば、１サイクルのコマンドサイクルでアクセスを行うことは可能である。
【００２１】
実施形態では、２５６ビットのビット幅の２分の１または４分の１を使用して、２サイクルまたは４サイクルのコマンドサイクルをもってアクセスを行う。この間、アクセスされるブロックを切り換える。これにより、同じブロックに対して連続してアクセスが継続されるため同ブロックに対するリフレッシュ動作を行うことができないということがなくなる。連続アクセスの継続時間を制限するといった制御上の制約を受けることなく連続アクセスを行うことを可能とするものである。
【００２２】
先ず、インターフェース回路３の回路構成について説明する。ユーザクロックＵＣＬＫは分周回路１０に入力される。分周回路１０は、ユーザクロックＵＣＬＫを２分周したマクロクロックＭＣＬＫを出力する。マクロクロックＭＣＬＫは擬似ＳＲＡＭ２に入力される。マクロクロックＭＣＬＫがハイレベルに遷移する時に、擬似ＳＲＡＭ２は、擬似ＳＲＡＭ２に入力されている各信号およびデータを取り込む。マクロクロックＭＣＬＫが擬似ＳＲＡＭ２の動作クロックである。
【００２３】
チップ取り込み信号ＣＥおよびライト取り込み信号ＷＥが、コマンドバッファ１２に入力される。コマンドバッファ１２は、チップ取り込み信号ＣＥおよびライト取り込み信号ＷＥをコマンド制御回路１４に伝える。コマンド制御回路１４は、内部チップ取り込み信号ＭＣＥおよび内部ライト取り込み信号ＭＷＥを出力する。内部チップ取り込み信号ＭＣＥおよび内部ライト取り込み信号ＭＷＥは、擬似ＳＲＡＭ２に入力される。
【００２４】
内部チップ取り込み信号ＭＣＥおよび内部ライト取り込み信号ＭＷＥが、どのような論理状態で擬似ＳＲＡＭ２に取り込まれるかで、擬似ＳＲＡＭ２の動作が定まる。内部チップ取り込み信号ＭＣＥがローレベルであって内部ライト取り込み信号ＭＷＥがローレベルで擬似ＳＲＡＭ２に取り込まれると、擬似ＳＲＡＭ２は書き込み動作を行う。内部チップ取り込み信号ＭＣＥおよび内部ライト取り込み信号ＭＷＥが共にローレベルである場合がライトコマンドである。内部チップ取り込み信号ＭＣＥがローレベルであって、内部ライト取り込み信号ＭＷＥがハイレベルで擬似ＳＲＡＭ２に取り込まれると、擬似ＳＲＡＭ２は読み出し動作を行う。内部チップ取り込み信号ＭＣＥがローレベルであり内部ライト取り込み信号ＭＷＥがハイレベルである場合がリードコマンドである。
【００２５】
また、コマンド制御回路１４は、外部コマンド取り込み信号ＣＭＥ、アドレス取り込み信号ＡＤＥ、ライトデータ取り込み信号ＷＤＥ、およびリードデータ取り込み信号ＲＤＥを出力する。外部コマンド取り込み信号ＣＭＥはコマンドバッファ１２に、アドレス取り込み信号ＡＤＥはアドレスバッファ１８に、ライトデータ取り込み信号ＷＤＥはシリパラ変換回路２０に、リードデータ取り込み信号ＲＤＥはリードデータ制御回路２２を介してパラシリ変換回路２４に入力される。
【００２６】
アドレスバッファ１８には、外部アドレスバスＡＤＤＲが接続されている。外部アドレスバスＡＤＤＲには、擬似ＳＲＡＭ２に配置されている個々のメモリセルを特定するアドレスが入力される。アドレスには、アクセスの制御単位であるブロックを指定する外部ブロックアドレスＢＡを含む。ブロックとは、通常のバーストアクセスにおいてアクセスの制御対象とされるメモリセルアレイの区画である。セクタと称される場合もある。また、アドレスには、バーストアクセスの第1サイクルにおいて転送されるデータの格納位置を指定する識別アドレスＳＡを含む。バーストアクセスの場合、データは複数サイクルのユーザクロックＵＣＬＫに分散して転送される。例えば、ＢＬ＝４では、４サイクルで転送される。バーストアクセスにおいて転送される総データは、ブロック内の所定の領域にアクセスされるが、バーストアクセスの個々のサイクルで転送されるデータのブロック内での格納位置を指定するのが識別アドレスＳＡである。このうち、バーストアクセスの第１サイクルで転送されるデータの格納位置、言い換えれば、所定の領域のどこからアクセスが開始されるかを指定するのが初期識別アドレスＦＳＡである。
【００２７】
ここで、ブロックアドレスＢＡのビット数は、擬似ＳＲＡＭ２内部に存在するブロックに対応した数である。識別アドレスＳＡのビット数はバースト長に対応した数である。例えば、擬似ＳＲＡＭ２の内部に存在するブロック数が２であるならば、ブロックアドレスＢＡは１ビットで表現される。また、ＢＬ＝４であるなら、識別アドレスＳＡは２ビット数で表現される。
【００２８】
アドレスバッファ１８に取り込まれたアドレスは、アドレス変換回路５およびバス選択回路１６Ｒ、１６Ｗに入力される。アドレス変換回路５は、内部アドレスバスＭＡＤＤＲにアドレスを出力する。出力されるアドレスは、内部ブロックアドレスＭＢＡ、およびブロック内の一部の領域を固定のデータ格納領域として指定する内部サブブロックアドレスＭＳＢＡを含む。内部アドレスバスＭＡＤＤＲは擬似ＳＲＡＭ２に接続されている。
【００２９】
内部ブロックアドレスＭＢＡは、アドレス変換回路５により、外部ブロックアドレスＢＡが変換されずそのまま、あるいは外部ブロックアドレスＭＢＡの少なくとも１ビットが論理シフトされたアドレスである。また、内部サブブロックアドレスＭＳＢＡは、ブロック内でアクセスされる固定されたデータ格納領域を指定するアドレスである。同一のブロックにアクセス可能なデータサイズであっても、ブロックを切り替えてアクセスするために、ブロック内でアクセスされる領域を固定されたデータ格納領域として指定する。
【００３０】
実施形態では、内部サブブロックアドレスＭＳＢＡがバス選択回路１６Ｒ、１６Ｗにも入力される。バス選択回路１６Ｒ、１６Ｗは、データのリード用、ライト用にそれぞれ備えられ、共に同様の構成を有している。内部リードデータバスＭＲＤＡＴＡをパラシリ変換回路２４に接続し、また書き込みデータバッファ２６（後述）を内部ライトデータバスＭＷＤＡＴＡに接続する。バス選択回路１６Ｒ、１６Ｗにおいて、内部リードデータバスＭＲＤＡＴＡ、内部ライトデータバスＭＷＤＡＴＡのビット幅領域を部分的に選択してデータの転送用として使用する。この場合、内部サブブロックアドレスＭＳＢＡは、擬似ＳＲＡＭ２にも入力される。擬似ＳＲＡＭ２は、内部サブブロックアドレスＭＳＢＡにより、内部リードデータバスＭＲＤＡＴＡ、内部ライトデータバスＭＷＤＡＴＡのうち、データの転送に使用するビット幅領域を制御する。実施形態では、内部サブブロックアドレスＭＳＢＡにより、２５６ビットのビット幅の２分の１、あるいは４分の１が選択される。
【００３１】
シリパラ変換回路２０には、外部ライトデータバスＷＤＡＴＡが接続されている。外部ライトデータバスＷＤＡＴＡは６４ビットのビット幅を有している。バーストアクセスによりユーザクロックＵＣＬＫの４クロックの期間に、１クロックごとに６４ビットのデータが順次入力される。シリパラ変換回路２０は、ユーザクロックＵＣＬＫごとに６４ビット幅で４クロックの期間に入力されたデータをパラレルデータに変換し、書き込みデータバッファ２６に出力する。書き込みデータバッファ２６に格納されたデータは、バス選択回路１６Ｗにより選択されるビット幅領域に応じたビット幅で擬似ＳＲＡＭ２に出力される。ここで、バス選択回路１６Ｗにより選択されるビット幅領域が、２５６ビットのビット幅の２分の１、即ち１２８ビットであれば外部ライトデータバスＷＤＡＴＡのビット幅（６４ビット）の２倍に拡張される。また、２５６ビットのビット幅の４分の１、即ち６４ビットであれば外部ライトデータバスＷＤＡＴＡのビット幅（６４ビット）と同じビット幅となる。
【００３２】
同様に、パラシリ変換回路２４には、擬似ＳＲＡＭ２からバス選択回路１６Ｒによりビット幅領域が選択されたデータが読みだされてくる。パラシリ変換回路２４に取り込まれたデータは、パラシリ変換回路２４により４分割されたシリアルデータに変換されたうえで、読み出しデータバッファ２８を介してリードデータバスＲＤＡＴＡに出力される。ここで、バス選択回路１６Ｒにより選択されるビット幅領域が、２５６ビットのビット幅の２分の１、即ち１２８ビットであれば、パラシリ変換回路２４は、２サイクルのリードサイクルで読み出された２５６ビットのデータを４分割し、外部リードデータバスＲＤＡＴＡ（ビット幅：６４ビット）から、ＢＬ＝４でバーストリードされる。また、２５６ビットのビット幅の４分の１、即ち６４ビットであれば、パラシリ変換回路２４は、４サイクルのリードサイクルで読み出された２５６ビットのデータを４分割し、外部リードデータバスＲＤＡＴＡ（ビット幅：６４ビット）から、ＢＬ＝４でバーストリードされる。
【００３３】
次に、図２を参照して実施形態のインターフェース回路、メモリシステム、およびアクセス制御方法の処理フローについて説明する。
【００３４】
外部コントローラ（不図示）からの指令によりバーストアクセスが開始されると、ブロックアドレスＢＡおよび初期識別アドレスＦＳＡを含むアドレスが、外部アドレスバスＡＤＤＲからアドレスバッファ１８に入力される（Ｓ１）。アドレスバッファ１８に入力されたアドレスはアドレス変換回路５に送られる。アドレス変換回路５は、ブロックアドレスＢＡに応じて、ブロック内でのデータの格納領域を固定のデータ格納領域に設定する処理を行う（Ｓ３）。具体的には、データ格納領域を指定する内部サブブロックアドレスＭＳＢＡに応じて、バス選択回路１６Ｒ、１６Ｗにより、内部リードデータバスＭＲＤＡＴＡ、内部ライトデータバスＭＷＤＡＴＡのビット幅領域を固定する（図３、４、９に例示）。あるいは、データ格納領域を指定する内部サブブロックアドレスＭＳＢＡを、ブロック内を指定するアドレスとして、擬似ＳＲＡＭ２に出力する（図１０に例示）。
【００３５】
また、アドレス変換回路５では、バーストアクセスの第１サイクルにおいて外部より入力された初期識別アドレスＦＳＡに基づいて、コマンドサイクルにおいて転送されるデータの識別アドレスＳＡを取得する（Ｓ５）。この場合、バーストアクセスの各サイクルで転送されるデータに対応する識別アドレスＳＡは、初期識別アドレスＦＳＡを初期値として１サイクルごとに“１”をインクリメントすれば取得することができる。
【００３６】
ここで、コマンドサイクルで転送するデータの識別アドレスＳＡが、外部クロックアドレスＢＡの少なくとも1ビットを論理シフトすることを指示する値であるか否かを判断する（Ｓ７）。具体例については、図３以下の説明において後述するが、識別アドレスが所定の論理値である場合に、外部ブロックアドレスＢＡの少なくとも１ビットを論理シフトする。これにより、該当する識別アドレスＳＡに対するデータについては、ブロックの切り替えが行われることとなる。
【００３７】
識別アドレスＳＡが外部クロックアドレスＢＡの論理シフトを指示する値である場合（Ｓ７：Ｙ）、外部ブロックアドレスＢＡの対応するビット位置のビット値を論理シフトする。具体例については後述するが、例えば、該当するビットに対して論理値を反転、あるいは該当するビットに“１”を加算等の方法がある。外部ブロックアドレスＢＡを論理シフトしたアドレスが内部ブロックアドレスＭＢＡである。内部ブロックアドレスＭＢＡが擬似ＳＲＡＭ２のブロックを指定する。尚、識別アドレスＳＡが外部クロックアドレスＢＡの論理シフトを指示する値ではない場合（Ｓ７：Ｎ）には、処理（Ｓ９）はスキップする。この場合、内部ブロックアドレスＭＢＡは外部ブロックアドレスＢＡと同じである。
【００３８】
内部ブロックアドレスＭＢＡが確定したのち、擬似ＳＲＡＭ２に対してコマンドを発行する（Ｓ１１）。具体的には、コマンド制御回路１４から内部チップ取り込み信号ＭＣＥおよび内部ライト取り込み信号ＭＷＥが出力され、アドレス変換回路５から内部ブロックアドレスＭＢＡを含むアドレスが出力される。ライトコマンドでは、バス選択回路１６Ｗを介して書き込みデータが出力され、リードコマンドでは、バス選択回路１６Ｒを介して読み出しデータが取得される。
【００３９】
コマンド発行の後、未転送データの有無を確認する（Ｓ１３）。未転送データがあれば（Ｓ１３：Ｙ）、処理（Ｓ５）に戻って同様の処理が繰り返される。この処理は、未転送データがなくなるまで（Ｓ１３：Ｎ）継続される。
【００４０】
以下の説明では、ブロック切り替えの具体例（Ｉ）〜（ＩＶ）について説明する。図３〜６は具体例（Ｉ）である。
【００４１】
具体例（Ｉ）の動作条件は以下のとおりである。外部コントローラ（不図示）とインターフェース回路３との外部リード／ライトデータバスＲ／ＷＤＡＴＡのビット幅は６４ビットである。インターフェース回路３と擬似ＳＲＡＭ２との内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡのビット幅は２５６ビットである。擬似ＳＲＡＭ２は２ブロックの構成である。ＢＬ＝４のバーストアクセスに対して２サイクルのコマンドサイクルでアクセスが行われるものと仮定する。このうち、図３〜５は、外部から入力される外部ブロックアドレスＢＡが“０”の場合である。図６は、外部から入力される外部ブロックアドレスＢＡが“１”の場合である。
【００４２】
図３の回路ブロック図は、擬似ＳＲＡＭ２内部の構成を示すものである。２つのブロック＜Ｂ０＞、＜Ｂ１＞の各々に対して２５６ビットのＩ／Ｏバスが備えられている。尚、ここで、Ｉ／Ｏバスとは、図１における内部リードデータバスライトデータバスＭＲ／ＭＷＤＡＴＡを総称した概念を指すものである。２５６ビットのバスは６４ビットごとに４つのビット幅領域に分割される。分割される４つのビット幅領域は、各々、ブロック＜Ｂ０＞、＜Ｂ１＞内の４つのデータ格納領域に接続されている。４つのデータ格納領域の物理的なアドレスを＜００＞、＜０１＞、＜１０＞、＜１１＞とすれば、通常のバーストアクセスでは、初期識別アドレスＦＳＡは、データ格納領域＜００＞、＜０１＞、＜１０＞、＜１１＞の何れかを示すものとなる。
【００４３】
これに対して実施形態では、外部ブロックアドレスＢＡに応じて、アクセスされるデータ格納領域が固定される。図３は、外部ブロックアドレスＢＡ＝“０”の場合である。データ格納領域＜００＞、＜０１＞がアクセス対象として固定される。また、２ビットで構成される識別アドレスＳＡの上位ビットが“１”の場合に、外部ブロックアドレスＢＡが論理シフトする設定である。ここで、識別アドレスＳＡの下位ビットがブロック内のデータ格納領域＜００＞、＜０１＞を指定する。
【００４４】
すなわち、識別アドレスＳＡ＝“００”、“０１”の場合は、内部ブロックアドレスＭＢＡは、外部ブロックアドレスＢＡ（＝"０"）と同じ“０”とされる。マルチプレクサＭＵＸにより、ブロック＜Ｂ０＞が選択される。識別アドレスＳＡ＝“００”、“０１”で識別されるデータは、ブロック＜Ｂ０＞のデータ格納領域＜００＞、＜０１＞に格納される。
【００４５】
また、識別アドレスＳＡ＝“１０”、“１１”の場合は、内部ブロックアドレスＭＢＡは、外部ブロックアドレスＢＡ（＝"０"）が論理シフトされて“１”とされる。マルチプレクサＭＵＸにより、ブロック＜Ｂ１＞が選択される。識別アドレスＳＡ＝“１０”、“１１”で識別されるデータは、ブロック＜Ｂ１＞のデータ格納領域＜００＞、＜０１＞に格納される。
【００４６】
この場合、バス選択回路１６ｘ（ｘ＝Ｒ  ｏｒ  Ｗ）が、内部サブブロックアドレスＭＳＢＡの設定（＝＜ＬＯ＞）により、内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡの下位２分の１のビット幅領域を選択することで、データ格納領域＜００＞、＜０１＞がアクセス対象として固定される。更に、図４において後述するように、２分の１に限定されたビット幅領域内でのデータの割り付けも行う。
【００４７】
図４にタイミングチャートを示す。図４では、バーストアクセスとしてバーストライト動作について開示したが、バーストリード動作についても同様であることは言うまでもない。以下の説明では、アドレスおよびデータについて説明する。
【００４８】
バーストライト動作の第１サイクルで、外部ブロックアドレスＢＡとして“０”、初期識別アドレスＦＳＡとして“００”がインターフェース回路３に入力される（（１）サイクルの立ち上り遷移）。また、書き込みデータとして、バーストライト動作の各サイクル（（１）〜（４）サイクルの立ち上り遷移）に対応して“ＷＤ１”、“ＷＤ２”、“ＷＤ３”、“ＷＤ４”がインターフェース回路３に入力される。
【００４９】
実施形態では、各々が６４ビットであるデータ“ＷＤ１”、“ＷＤ２”、“ＷＤ３”、“ＷＤ４”を、擬似ＳＲＡＭ２に対して２サイクルのコマンドサイクルで対応する。すなわち、コマンドサイクルごとに６４ビットのデータを２つまとめて１２８ビットごとに書き込む必要がある。そこで、コマンドサイクルは、すべてのデータ“ＷＤ１”、“ＷＤ２”、“ＷＤ３”、“ＷＤ４”が書き込みデータバッファ２６に格納された後に発行される。初期識別アドレスＦＳＡによってデータの組み合わせが異なるからである。図４では、第１のライトコマンドサイクル（Ｃ０）でデータ“ＷＤ１”＋データ“ＷＤ２”をまとめて送出し、第２のライトコマンドサイクルでデータ“ＷＤ３”＋データ“ＷＤ４”をまとめて送出する。
【００５０】
この場合、バーストライト動作の２サイクルのデータを１サイクルのライトコマンドサイクルにまとめる際、各データの識別アドレスＳＡに応じてまとめることが重要である。識別アドレスＳＡに応じて、擬似ＳＲＡＭ２において格納されるデータ格納領域が異なるからである。ここで、各データの識別アドレスＳＡは、初期識別アドレスＦＳＡを初期値として決定される。従って、初期識別アドレスＦＳＡに応じてデータの組み合わせが異なることとなる。
【００５１】
実施形態では、初期識別アドレスＦＳＡが“００”である。従って、各データ“ＷＤ１”、“ＷＤ２”、“ＷＤ３”、“ＷＤ４”の識別アドレスは、各々、ＳＡ＝“００”、“０１”、“１０”、“１１”となる。従って、第１のライトコマンドサイクル（Ｃ０）では、データ“ＷＤ１”＋データ“ＷＤ２”をまとめて送出し、内部ブロックアドレスＭＢＡはブロック＜Ｂ０＞を指定する。第２のライトコマンドサイクルでは、データ“ＷＤ３”＋データ“ＷＤ４”をまとめて送出し、内部ブロックアドレスＭＢＡはブロック＜Ｂ１＞を指定する。
【００５２】
尚、内部サブブロックアドレスＭＳＢＡは（＝＜ＬＯ＞）が維持される。内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡの下位２分の１のビット幅領域が選択され、データ格納領域＜００＞、＜０１＞がアクセス対象として固定されるからである。
【００５３】
図５は、初期識別アドレスＦＳＡに対するデータの組み合わせを示す図である。図４では、初期識別アドレスＦＳＡが“００”である場合について説明した。初期識別アドレスＦＳＡが“０１”の場合は、データ“ＷＤ１”、“ＷＤ２”、“ＷＤ３”、“ＷＤ４”の識別アドレスは、ＳＡ＝“０１”、“１０”、“１１”、“００”となる。従って、第１のライトコマンドサイクル（Ｃ０）では“ＷＤ４”＋“ＷＤ１”、第２のライトコマンドサイクルでは“ＷＤ２”＋“ＷＤ３”となる。初期識別アドレスＦＳＡが“１０”の場合は、データ“ＷＤ１”、“ＷＤ２”、“ＷＤ３”、“ＷＤ４”の識別アドレスは、ＳＡ＝“１０”、“１１”、“００”、“０１”となる。従って、第１のライトコマンドサイクル（Ｃ０）では“ＷＤ３”＋“ＷＤ４”、第２のライトコマンドサイクルでは“ＷＤ１”＋“ＷＤ２”となる。初期識別アドレスＦＳＡが“１１”の場合は、データ“ＷＤ１”、“ＷＤ２”、“ＷＤ３”、“ＷＤ４”の識別アドレスは、ＳＡ＝“１１”、“００”、“０１”、“１０”となる。従って、第１のライトコマンドサイクル（Ｃ０）では“ＷＤ２”＋“ＷＤ３”、第２のライトコマンドサイクルでは“ＷＤ４”＋“ＷＤ１”となる。
【００５４】
図６では、外部から入力される外部ブロックアドレスＢＡが“１”の場合を示す。この場合も、図３〜５の場合と同様である。この場合は、データ格納領域＜１０＞、＜１１＞がアクセス対象として固定される。
【００５５】
２ビットで構成される識別アドレスＳＡの上位ビットが“１”の場合に、外部ブロックアドレスＢＡが論理シフトするのは図３〜５の場合と同様である。すなわち、識別アドレスＳＡ＝“００”、“０１”の場合は、内部ブロックアドレスＭＢＡは、外部ブロックアドレスＢＡ（＝"１"）と同じ“１”とされる。ブロック＜Ｂ１＞が選択される。識別アドレスＳＡ＝“００”、“０１”で識別されるデータは、ブロック＜Ｂ１＞のデータ格納領域＜１０＞、＜１１＞に格納される。
【００５６】
また、識別アドレスＳＡ＝“１０”、“１１”の場合は、内部ブロックアドレスＭＢＡは、外部ブロックアドレスＢＡ（＝"１"）が論理シフトされて“０”とされる。ブロック＜Ｂ０＞が選択される。識別アドレスＳＡ＝“１０”、“１１”で識別されるデータは、ブロック＜Ｂ０＞のデータ格納領域＜１０＞、＜１１＞に格納される。
【００５７】
この場合、バス選択回路１６ｘ（ｘ＝Ｒ  ｏｒ  Ｗ）が、内部サブブロックアドレスＭＳＢＡの設定（＝＜ＨＩ＞）により、内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡの上位２分の１のビット幅領域を選択することで、データ格納領域＜１０＞、＜１１＞がアクセス対象として固定される。
【００５８】
図７はブロック切り替えの具体例（ＩＩ）である。
【００５９】
具体例（ＩＩ）の動作条件は具体例（Ｉ）の場合と同様である。図７では、外部から入力される外部ブロックアドレスＢＡが“０”の場合を示す。具体例（ＩＩ）では、２ビットで構成される識別アドレスＳＡの下位ビットが“１”の場合に、外部ブロックアドレスＢＡが論理シフトする場合である。
【００６０】
識別アドレスＳＡ＝“００”、“１０”の場合は、内部ブロックアドレスＭＢＡは、外部ブロックアドレスＢＡ（＝"０"）と同じ“０”とされる。ブロック＜Ｂ０>が選択される。識別アドレスＳＡ＝“００”、“１０”で識別されるデータは、ブロック＜Ｂ０>のデータ格納領域＜００＞、＜０１＞を格納場所とする。識別アドレスＳＡ＝“００”、“１０”の上位ビットに応じてデータ格納領域＜００＞、＜０１＞が決定される。
【００６１】
また、識別アドレスＳＡ＝“０１”、“１１”の場合は、内部ブロックアドレスＭＢＡは、外部ブロックアドレスＢＡ（＝"０"）が論理シフトされて“１”とされる。ブロック＜Ｂ１>が選択される。識別アドレスＳＡ＝“０１”、“１１”で識別されるデータは、ブロック＜Ｂ１>のデータ格納領域＜００＞、＜０１＞を格納場所とする。
【００６２】
この場合、バス選択回路１６ｘ（ｘ＝Ｒ  ｏｒ  Ｗ）が、内部サブブロックアドレスＭＳＢＡ（＝＜ＬＯ＞）により、内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡの下位２分の１のビット幅領域を選択することで、データ格納領域＜０１＞、＜１１＞がアクセス対象として固定される。
【００６３】
図８はブロック切り替えの具体例（ＩＩＩ）である。
【００６４】
具体例（ＩＩＩ）の動作条件は、具体例（Ｉ）、（ＩＩ）に比して以下の２点が異なる。具体例（Ｉ）、（ＩＩ）では擬似ＳＲＡＭ２が２ブロックの構成であるのに対して、具体例（ＩＩＩ）では４ブロックである。また、具体例（Ｉ）、（ＩＩ）では擬似ＳＲＡＭ２に対して２サイクルのコマンドサイクルでアクセスされるのに対して、具体例（ＩＩＩ）では４サイクルのコマンドサイクルでアクセスされる。図８では、外部から入力される外部ブロックアドレスＢＡが“００”の場合と“０１”の場合を示す。
【００６５】
図８では、ＢＬ＝４であり、擬似ＳＲＡＭ２が４ブロックの構成であるので、２ビットで構成される識別アドレスＳＡのビット値ごとにブロックが指定される。また、ブロック内のデータ格納領域が外部ブロックアドレスＢＡに応じて固定されるのは、具体例（Ｉ）〜（ＩＩＩ）と同様である。図８では、外部ブロックアドレスＢＡが“００”である場合にはデータ格納領域＜００＞が指定される。外部ブロックアドレスＢＡが“０１”である場合にはデータ格納領域＜０１＞が指定される。また、図示はされていないが、外部ブロックアドレスＢＡが“１０”であればデータ格納領域＜１０＞が指定され、外部ブロックアドレスＢＡが“１１”であればデータ格納領域＜１１＞が指定される。
【００６６】
従って、外部ブロックアドレスＢＡが“００”である場合、識別アドレスＳＡが、“００”、“０１”、“１０”、“１１”の各々に対して、ブロック＜Ｂ０＞のデータ格納領域＜００＞、ブロック＜Ｂ１＞のデータ格納領域＜００＞、ブロック＜Ｂ２＞のデータ格納領域＜００＞、ブロック＜Ｂ３＞のデータ格納領域＜００＞が選択される。また、外部ブロックアドレスＢＡが“０１”である場合には、識別アドレスＳＡが、“００”、“０１”、“１０”、“１１”の各々に対して、ブロック＜Ｂ１＞のデータ格納領域＜０１＞、ブロック＜Ｂ２＞のデータ格納領域＜０１＞、ブロック＜Ｂ３＞のデータ格納領域＜０１＞、ブロック＜Ｂ０＞のデータ格納領域＜０１＞が選択される。
【００６７】
この場合、バス選択回路１６ｘ（ｘ＝Ｒ  ｏｒ  Ｗ）が、内部サブブロックアドレスＭＳＢＡに応じて、内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡの、データ格納領域に対応する４分の１のビット幅領域（６４ビット）を選択する。
【００６８】
図９はブロック切り替えの具体例（ＩＶ）である。
【００６９】
具体例（ＩＶ）の動作条件は、具体例（Ｉ）、（ＩＩ）に比して以下の２点が異なる。具体例（Ｉ）、（ＩＩ）では、インターフェース回路３と擬似ＳＲＡＭ２との内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡのビット幅は２５６ビットであるのに対して、具体例（ＩＶ）では６４ビットである。また、具体例（Ｉ）、（ＩＩ）では、擬似ＳＲＡＭ２に対して２サイクルのコマンドサイクルでアクセスされるのに対して、具体例（ＩＶ）では４サイクルのコマンドサイクルでアクセスされる。図９では、外部から入力される外部ブロックアドレスＢＡが“０”の場合を示す。
【００７０】
具体例（ＩＶ）では、外部リード／ライトデータバスＲ／ＷＤＡTＡと、内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡとは、共にビット幅が６４ビットで同じである。従って、ＢＬ＝４でバーストアクセスされる場合には、コマンドサイクルも４サイクルとしてアクセスが行われる。
【００７１】
図９では、この場合にアクセスされるブロック内のデータ格納領域について示している。擬似ＳＲＡＭ２のＩ／Ｏバスのすべてのビット幅を使用するので、コマンドサイクルごとにアクセスされるブロック内のデータ領域は、ビット幅に対応するデータ領域に一致する。
【００７２】
外部ブロックアドレスＢＡは“０”である。データの識別アドレスＳＡの、“００”、“０１”、“１０”、“１１”に対して、データ格納領域として、ブロック＜Ｂ０＞の＜００＞、ブロック＜Ｂ０＞の＜０１＞、ブロック＜Ｂ１＞の＜００＞、ブロック＜Ｂ１＞の＜０１＞が割り当てられる。
【００７３】
ここで、コマンド制御回路１４は制御部の一例である。擬似ＳＲＡＭ２は記憶装置の一例である。アドレス変換回路５はブロックアドレス変換部の一例である。また、内部リード／ライトデータバスＭＲ／ＭＷＤＡＴＡはＩ／Ｏバスの一例である。バス選択回路１６Ｒ、１６Ｗはバス選択部の一例である。
【００７４】
以上詳細に説明したように、本実施形態によれば、外部からのバースアクセスに応じて擬似ＳＲＡＭ２に対して発行される複数サイクルのコマンドサイクルのうち、一部のコマンドサイクル（第１のコマンドサイクル以外）では、外部ブロックアドレスＢＡで指定されるブロックが内部ブロックアドレスＭＢＡとして擬似ＳＲＡＭ２の固有のデータ格納領域にアクセスが行われる。また複数サイクルのコマンドサイクルのうち、残りのコマンドサイクル（第１のコマンドサイクル）では、外部ブロックアドレスＢＡが論理シフトされたアドレスを内部ブロックアドレスＭＢＡとして擬似ＳＲＡＭ２内の固有のデータ格納領域に対してアクセスが行われる。バーストアクセスに対応して発行される複数のコマンドサイクルの間でアクセスされるブロックが切り替えられる。擬似ＳＲＡＭ２に対するバーストアクセスの際、同一ブロックへのアクセスが継続することがなく、ブロックに対するリフレッシュ動作の制約がなくなる。リフレッシュ動作をおこなうために連続アクセスの継続時間を制限する制御を行う必要がなくなる。
【００７５】
具体例（Ｉ）（図３〜６）では、各ブロック＜Ｂ０>、＜Ｂ１＞において固定されたデータ格納領域がアクセス対象とされる。この場合、アクセス対象とされるデータ格納領域は、外部ブロックアドレスＢＡに応じて決定される。外部ブロックアドレスＢＡが“０”の場合はデータ格納領域＜００＞、＜０１＞がアクセス対象となる。外部ブロックアドレスＢＡが“１”の場合はデータ格納領域＜１０＞、＜１１＞がアクセス対象となる。バーストアクセスにおいて外部ブロックアドレスＢＡは固定であるので、バーストアクセスごとに固有のデータ格納領域に対してアクセスが行われることとなる。Ｉ／Ｏバスのビット幅領域を固定としてアクセスを行うことができる。
【００７６】
この場合、ブロックの切り替え制御は、２ビットで構成される識別アドレスＳＡの上位ビットに応じて行うことが出来る。上位ビットが“１”の場合に外部ブロックアドレスＢＡを論理シフトする。これにより、外部ブロックアドレスＢＡとは異なるブロックにアクセスを切り替えることができる。
【００７７】
また、個々のデータ格納領域へのアクセスは、識別アドレスＳＡの下位ビットにより指定される。識別アドレスＳＡの下位ビットに応じてデータ格納領域の選択を指定すればよい。
【００７８】
具体例（ＩＩ）（図７）は、具体例（Ｉ）の場合と同様の作用効果を奏するものである。各ブロック＜Ｂ０>、＜Ｂ１＞において固定されたデータ格納領域がアクセス対象とされ、Ｉ／Ｏバスのビット幅領域を固定としてアクセスを行うことができる。
【００７９】
具体例（ＩＩ）では、ブロックの切り替え制御は、２ビットで構成される識別アドレスＳＡの下位ビットに応じて行われる。下位ビットが“１”の場合に外部ブロックアドレスＢＡを論理シフトする。これにより、外部ブロックアドレスＢＡとは異なるブロックにアクセスを切り替えることができる。
【００８０】
また、個々のデータ格納領域へのアクセスは、識別アドレスＳＡの上位ビットにより指定される。識別アドレスＳＡの上位ビットに応じてデータ格納領域の選択を指定すればよい。
【００８１】
具体例（ＩＩＩ）（図８）は、具体例（Ｉ）の場合と同様の作用効果を奏するものである。各ブロック＜Ｂ０>〜＜Ｂ３＞において固定されたデータ格納領域がアクセス対象とされ、Ｉ／Ｏバスのビット幅領域を固定としてアクセスを行うことができる。
【００８２】
具体例（ＩＩＩ）では、ブロックの切り替え制御は、識別アドレスＳＡの２ビットに応じて行われる。識別アドレスＳＡのビット値に応じて外部ブロックアドレスＢＡが論理シフトされ、何れかのブロック＜Ｂ０>〜＜Ｂ３＞に切り替わる。識別アドレスＳＡに応じて外部ブロックアドレスＢＡとは異なるブロックにアクセスを切り替えることができる。
【００８３】
また、コマンドサイクルごとに６４ビットごとのデータが転送される。６４ビットのビット幅はバーストアクセスのビット幅と同じである。従って、具体例（Ｉ）とは異なり、書き込みデータバッファ２６にバーストアクセスの４サイクル分のデータを蓄積する必要はない。バーストアクセスのサイクルごとにデータを擬似ＳＲＡＭ２に転送することができる。
【００８４】
また、個々のデータ格納領域へのアクセスは、識別アドレスＳＡに応じて行われる。
【００８５】
具体例（ＩＶ）（図９）は、具体例（Ｉ）の場合と同様の作用効果を奏するものである。各ブロック＜Ｂ０>、＜Ｂ１＞において固定されたデータ格納領域がアクセス対象とされ、Ｉ／Ｏバスのビット幅領域を固定としてアクセスを行うことができる。
【００８６】
具体例（ＩＶ）では、Ｉ／Ｏバスのビット幅とバーストアクセスのビット幅が共に６４ビットであるので、具体例（ＩＩＩ）の場合と同様に、６４ビットのデータごとにデータを転送することができる。
【００８７】
また、個々のデータ格納領域へのアクセスは、識別アドレスＳＡに応じて行われる。
【００８８】
尚、前記実施形態は構成が限定されるものではなく、種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、記憶装置として擬似ＳＲＡＭ２を例示して説明したが、実施形態はこれに限定されるものではない。記憶されているデータの保持をするために一定時間内に再書込みを行う、いわゆるリフレッシュ動作を必要とするメモリであれば同様に適用することができる。
また、ブロックの切り替え条件として、識別アドレスＳＡの何れかのビットのビット値に応じて切替を行う場合を説明した。実施形態に示した以外にも、識別アドレスＳＡのビットの組み合わせを自由に選択してブロックの切り替え条件とすることができることは言うまでもない。
更に、識別アドレスＳＡのビット値によらずに切り替え条件を設定することもできる。例えば、記憶装置に発行されるコマンドサイクルは複数サイクルあるので、所定サイクルのコマンドサイクルに対してブロックを切り換える設定としてもよい。
また、ブロックの切り替え先についても実施形態に説明したものに限定されるものではない。
更に、実施形態では、ブロック内にデータ格納領域が固定して備えられるとして説明したが、これに限定されるものではない。複数のコマンドサイクルによりアクセスされる複数のブロックの各々では、識別アドレスに対応したデータ領域にアクセスが行われる構成とすることもできる。これにより、各ブロックにおいて、識別アドレスＳＡに一致したデータ領域にデータが格納されることとなる。
【符号の説明】
【００８９】
１  メモリシステム
２  擬似ＳＲＡＭ
３  インターフェース回路
５  アドレス変換回路
１０  分周回路
１２  コマンドバッファ
１４  コマンド制御回路
１６Ｒ、１６Ｗ  バス選択回路
１８  アドレスバッファ
２０  シリパラ変換回路
２２  リードデータ制御回路
２４  パラシリ変換回路
２６  書き込みデータバッファ
２８  読み出しデータバッファ
ＡＤＤＲ  外部アドレスバス
ＭＡＤＤＲ  内部アドレスバス
ＭＲＤＡＴＡ  内部リードデータバス
ＭＷＤＡＴＡ  内部ライトデータバス
ＲＤＡＴＡ  外部リードデータバス
ＷＤＡＴＡ  外部ライトデータバス
ＢＡ  外部ブロックアドレス
ＣＥ  チップ取り込み信号
ＦＳＡ  初期識別アドレス
ＭＢＡ  内部ブロックアドレス
ＭＣＥ  内部チップ取り込み信号
ＭＣＬＫ  マクロクロック
ＭＳＢＡ  内部サブブロックアドレス
ＳＡ  識別アドレス
ＵＣＬＫ  ユーザクロック
ＷＥ  ライト取り込み信号
【図１】
2010237808.tif 000003
【図２】
2010237808.tif 000004
【図３】
2010237808.tif 000005
【図４】
2010237808.tif 000006
【図５】
2010237808.tif 000007
【図６】
2010237808.tif 000008
【図７】
2010237808.tif 000009
【図８】
2010237808.tif 000010
【図９】
2010237808.tif 000011