(57)【要約】【課題】  狭ピッチの画素回路に駆動ＴＦＴを効率よく配置する方法を提供する。【解決手段】  基板１上にトランジスタを含む複数の回路３が配列してなる半導体装置であって、トランジスタを形成する半導体層１１は、第１コンタクトパッドＱ１と、第１コンタクトパッドに接続して回路の配列ピッチの短い方向と交差する方向に延びる第１の部分Ｒ１と、前記第１の部分から前記回路の配列ピッチの短い方向に延びる第２の部分Ｒ２と、第１コンタクトパッドとの間に前記第１の部分と前記第２の部分とを含む第２コンタクトパッドＱ２とを有しており、第２の部分に絶縁層をはさんで電極層が重なっている。【選択図】  図１１
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【特許請求の範囲】
【請求項１】
基板上に配列されたトランジスタを含む複数の回路を備える半導体装置であって、
前記トランジスタは半導体層を含んでおり、
前記半導体層は、
第１コンタクトパッドと、
前記第１コンタクトパッドに接続され、前記回路の配列ピッチの短い方向と交差する方向に延びる第１の部分と、
前記第１の部分から前記回路の配列ピッチの短い方向に延びる第２の部分と、
前記第１コンタクトパッドとの間に前記第１の部分と前記第２の部分とが配されている第２コンタクトパッドと、
を有しており、
前記第２の部分が絶縁層をはさんで電極層と重なっていることを特徴とする半導体装置。
【請求項２】
前記第１コンタクトパッドの前記回路の配列ピッチの短い方向の寸法が、前記第１の部分の前記回路の配列ピッチの短い方向の寸法より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層は、前記第２の部分から前記回路の配列ピッチの短い方向と交差する方向に延びる第３の部分を有し、前記第２コンタクトパッドが前記第３の部分の端に接して設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２コンタクトパッドの前記回路の配列ピッチの短い方向の寸法が、前記第３の部分の前記回路の配列ピッチの短い方向の寸法より大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２コンタクトパッドの前記第１の部分から遠い側の辺が、前記第３の部分の前記第１の部分から遠い側の縁と同じ線上にあることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、前記第１コンタクトパッドで電源線に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記電源線が２本の回路列ごとに設けられ、前記電源線を挟んで隣接する回路列に含まれる回路に共通して電力を供給し、
前記第１コンタクトパッドと前記第１の部分は、前記電源線を挟んで隣接する回路に共通して設けられていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を含む回路を備えた半導体装置に関するものであり、特に、発光素子を駆動するための回路を備えた半導体装置であって、前記回路が基板上に半導体薄膜などにより形成されたものに関する。
【背景技術】
【０００２】
近年、エレクトロルミネッセンス素子やＬＥＤ（発光ダイオード）素子などの発光素子を用いた自発光型の表示装置が、次世代の表示装置として期待されている。自発光型の表示装置は、液晶表示装置と違ってバックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。中でも電流制御型の発光素子である有機ＥＬ素子を用いた表示装置、すなわち有機ＥＬ表示装置が特に注目されている。アクティブマトリクス型の有機ＥＬ表示装置では、表示領域に発光素子とともに配置された画素回路と、その周辺に配置され、画素回路に送る信号を生成する回路とに、薄膜トランジスタ（ＴＦＴ）が用いられる。
【０００３】
表示装置は、高画質化の要求から、高精細な画素、即ち画素の小型化が求められている。しかし、有機ＥＬ表示装置の画素回路は、液晶表示装置の画素回路に比べて、一般的にＴＦＴ素子数が多い。また、有機ＥＬ素子を発光させるために電流を流すため、表示領域に電源線を配置する必要がある。そのため、高精細化にはレイアウトに工夫が必要となる。
【０００４】
高精細な画素レイアウトの例として、各画素回路における有機ＥＬ素子を駆動する駆動ＴＦＴのソースを、隣接する２画素で共通の電源線に接続する発明が特許文献１に開示されている。２つのトランジスタが１つの直線的な半導体領域により形成されるので、高いレイアウト効率を得ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第０３９２２２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、さらなる高精細化の要求による画素の配列ピッチＸ１の縮小を行う場合、画素内で大きな面積を占める駆動ＴＦＴをさらに効率的に配置する必要がある。特許文献１のように２画素でソースコンタクトパッドを共有化するとしても、さらに高精細な表示装置においては、２画素分の駆動トランジスタの全長が画素の長さの短い方の配列ピッチに収まらず、駆動ＴＦＴが配置できなくなる恐れがある。駆動ＴＦＴのサイズを縮小すると、素子間の特性ばらつきが増加する上、電流密度の増加によりＴＦＴの劣化が加速されるなど、品質の低下を引き起こす。
【課題を解決するための手段】
【０００７】
本発明の目的は、狭ピッチの画素に駆動ＴＦＴを効率よく配置する方法を提供することである。
【０００８】
本発明にかかる半導体装置は、
基板上に配列された複数の回路を含む半導体装置であって、
前記回路はトランジスタを含み、
前記トランジスタは半導体層を含み、
前記半導体層は、
第１コンタクトパッドと、
前記第１コンタクトパッドに接続され、前記回路の配列ピッチの短い方向と交差する方向に延びる第１の部分と、
前記第１の部分から前記回路の配列ピッチの短い方向に延びる第２の部分と、
前記第１コンタクトパッドとの間に前記第１の部分と前記第２の部分とを含む第２コンタクトパッドと、
を有しており、
前記第２の部分が絶縁層をはさんで電極層と重なっている。
【発明の効果】
【０００９】
本発明によれば、駆動ＴＦＴを構成する半導体領域をＬ字形状に設けるため、第１コンタクトパッドと第２コンタクトパッドとが直線の上にある場合よりも、半導体領域の全体の長さ、すなわち、画素の配列ピッチの短い方向の長さを小さくすることができる。この結果、画素の配列ピッチが短くなっても、に従来と同じ大きさのＴＦＴを配置することができる。
【００１０】
逆に、画素の配列ピッチを維持したまま、駆動ＴＦＴを本発明の形状を持つ駆動ＴＦＴに置き換えると、チャネル長を長くすることができるので、ＴＦＴ特性ばらつきの低減などの安定性が向上する。
【図面の簡単な説明】
【００１１】
【図１】表示装置の画素回路および周辺回路のブロック図である。
【図２】図１の画素回路の拡大図である。
【図３】本発明の半導体装置の第１の実施例である画素回路のレイアウト図である。
【図４】図３のＢ−Ｂ’−Ｂ”に沿った断面図である。
【図５】比較例である画素回路のレイアウト図である。
【図６】（ａ）図３と（ｂ）図５の半導体層とゲート金属層を抜き出した図である。
【図７】第１の実施例の別のレイアウト図である。
【図８】本発明の第２の実施例である画素回路のレイアウト図である。
【図９】第２の実施例の別のレイアウト図である。
【図１０】デジタルスチームカメラシステムのブロック図である。
【図１１】（ａ）本発明にかかる画素回路と（ｂ）従来の画素回路のレイアウト図である。
【発明を実施するための形態】
【００１２】
本発明を実施するための最良の形態は、有機ＥＬ素子に代表されるＥＬ素子を用いたアクティブマトリクス型表示装置に適用される。以下、実施例によって本発明に係わるアクティブマトリクス型表示装置を具体的に説明する。
【００１３】
以下の各実施例において、有機ＥＬ素子を用いた表示装置を例に説明するが、本発明の表示装置はこれに限定されるものではなく、発光を制御しうる素子であれば、好ましく適用される。
【００１４】
本発明は、画素がマトリクス状に配置された表示装置において画素の配列ピッチを短くすることを実現する。それに伴う列駆動回路や行駆動回路、またその一部であるシフトレジスタなど、一般に、１つの方向に配列した任意の１次元回路列について配列ピッチを短くする目的に適用できる。
【００１５】
表示装置の場合、本発明は、高精細で小さな画素領域に効率的に駆動ＴＦＴを配置した表示装置を提供する。
【００１６】
表示装置としては、二次元に画素が配列したマトリクス表示装置だけでなく、発光素子が１列に配列して、１次元の画像情報を表示する線状表示装置もある。画像情報を示す線状表示装置はスキャナとして感光体と組み合わせて光プリンタ、複写機等の画像記録装置を構成することができる。アクティブマトリクス型表示装置は平面型テレビ、デジタルカメラ，デジタルビデオカメラ等に用いられるビューア、携帯電話機の表示部等に用いることができる。
【実施例１】
【００１７】
図１は、本発明の第１の実施例である半導体装置と、その上に形成した発光素子とを含む表示装置の概略図である。
【００１８】
基板１上に、発光素子とその駆動回路を含む画素３が、行方向と列方向に２次元マトリクス状に配列され、画像表示部２を構成している。画素３には電源線４により電力が供給される。電源線はすべての画素に共通の電圧を供給するので、レイアウト効率、すなわち基板上に占める画素３の面積の割合、を高めるために、２列毎の画素３に１本の割合で電源線４が配置されている。データ線は、電源線４が配置されていない画素３の間に、１列おきに２本ずつ対になって配置される。このため、隣接する２つの画素３は電源線４に対して線対称に配置されている。
【００１９】
画像表示部２の行方向（図の横方向）には走査線９が配置され、列方向（図の縦方向）にはデータ線１０が配置されている。走査線９とデータ線１０とは、それぞれ、画素３を行方向と列方向に結んでいる。
【００２０】
画像表示部２の周辺には、走査線９に走査信号を出力する走査線ドライバ５と、データ線１０にデータ信号を出力するデータ線ドライバ６が配置されている。
【００２１】
電源は外部の回路から端子部７に入り、電源線４を介して発光素子に供給される。端子部７には、電源の他に、走査線ドライバ５やデータ線ドライバ６への制御信号およびその電源電圧が供給されるが、それらの接続線は図示していない。
【００２２】
図２は１つの画素３を拡大して示す回路図である。図１と同じものには同じ符号を付した。
【００２３】
８は有機ＥＬ素子、Ｍ１はデータ線のデータを画素に取り込むスイッチングトランジスタ、Ｍ２は有機ＥＬ素子の電流を制御する駆動トランジスタ、Ｃ１はデータを保持するための保持容量である。有機ＥＬ素子８は、ＲＧＢ３色のいずれかの色で発光する。
【００２４】
ＶＣＣは電源線４から供給される電源電位、ＣＧＮＤは接地電位を表し、Ａ、Ｋはそれぞれ有機ＥＬ素子８の陽極、陰極を表す。有機ＥＬ素子８の陽極Ａは、駆動トランジスタＭ２を介して電源電位ＶＣＣに接続され、陰極Ｋは接地電位ＣＧＮＤに接続されている。陰極Ｋは画素すべてに共通に接続された共通電極となっている。
【００２５】
有機ＥＬ素子の発光データは、Ｍ１がオンの期間に保持容量Ｃ１に取り込まれ、発光期間中は保持容量Ｃ１の電圧によって決まる電流が、電源電位ＶＣＣから駆動トランジスタＭ２および有機ＥＬ素子８を通って接地電位ＣＧＮＤへ流れる。
【００２６】
画素回路（図２から有機ＥＬ素子を除いた部分。以下単に回路というときは画素回路を指す）は、基板上に半導体薄膜でできたトランジスタや金属薄膜の配線などの回路要素を配置することで実現することができる。これらの回路要素を形成した基板上に、アノードとカソードの両電極と有機物層を積層することにより有機ＥＬ素子が形成される。
【００２７】
図３は、隣接する２つの画素回路の回路要素を基板上にレイアウトした図である。以下、レイアウト図は、基板側から見たものとして描いてある。
【００２８】
画素回路１６ａには、半導体層１１ａ、１１ｂ、走査線９となるゲート電極層１２ａ、保持容量の一方の電極になるゲート電極層１２ｂ、データ線１０となる配線層１３ａ，電源線４および容量のもう一方の電極になる配線層１３ｂが配置されている。
【００２９】
半導体層１１ａと１１ｂとは、それぞれ図２のスイッチングトランジスタＭ１と駆動トランジスタＭ２を構成する。駆動トランジスタＭ２，スイッチングトランジスタＭ１は薄膜の半導体層で形成される薄膜トランジスタ（ＴＦＴ）である。
【００３０】
駆動トランジスタＭ２のチャネルは、半導体層１１ｂの、電源線やデータ線に直角の方向に一定の幅で直線状に形成された部分Ｒ２に、ゲート電極１２ｂが重なって、その領域に形成される。ゲート電極１２ｂが重ならない半導体層１１ｂは、ゲート電極を形成した後に高濃度の不純物イオンが打ち込まれ、低抵抗のソース領域またはドレイン領域を形成する。したがって、チャネル幅は半導体層１１ｂのＲ２部分のＹ方向の寸法Ｗできまり、チャネル長はゲート電極１２ｂのＸ方向（ゲート電極層１２ａ，すなわち走査線９が延びる方向）の寸法Ｌで決定される。Ｘ方向は、画素回路の配列ピッチの短い方向と言い換えることもできる。半導体層１１ｂのＹ方向（配線層１３ａ，すなわちデータ線１０が延びる方向）の寸法Ｗとゲート電極層１２ｂのＸ方向の寸法Ｌは、いずれもフォトリソグラフィによってパタンを形成するときに用いるマスクの寸法で決まり、位置あわせの際のずれにはよらない。チャネル長とチャネル幅は、要求される駆動能力から決まっており、それによって半導体層形成時のマスクの幅Ｗとゲート電極形成時のマスクの幅Ｌが決定されている。
【００３１】
図４は、図３のＢ−Ｂ’に沿った断面図である。図４の断面図に示すように、半導体層１１とゲート電極層１２の間にはゲート絶縁膜１４が、ゲート電極層１２と配線層１３の間には層間絶縁層１５が設けられている。層間絶縁層１５を挟んでゲート電極層１２ｂと配線層１３ｂが重なっているところには、保持容量Ｃ１が形成される。
【００３２】
層間絶縁層１５には、半導体層１１と配線層１３とを電気的に接続するコンタクトホール１７ａ−ｄが開けられている。コンタクトホール１７ａは、スイッチングトランジスタＭ１のソース（またはドレイン）を構成する半導体層１１ａを、データ線１０の配線層１３ａに接続する。コンタクトホール１７ｂは、駆動トランジスタＭ２のソースを構成する半導体層１１ｂの端部（第１コンタクトパッド）Ｑ１を、電源線４となる配線層１３ｂに接続する。コンタクトホール１７ｃは、駆動トランジスタＭ２のドレインを構成する半導体層１１ｂの端部（コンタクトパッド）Ｑ２を、その上の配線層（不図示）に接続する。
【００３３】
コンタクトホール１７ｄは、ゲート絶縁膜１４に開けられ、スイッチングトランジスタＭ１のドレイン（またはソース）を構成する半導体層１１ｂを、駆動トランジスタＭ２のゲートおよび保持容量Ｃ１の一方の電極になるゲート電極層１２ｂに接続する。
【００３４】
半導体層１１ｂは、コンタクトパッドＱ１から、電源線である配線層１３ｂに沿って縦方向（列方向）に延びる第１の部分Ｒ１と、第１部分Ｒ１から直角に折れ曲がった第２の部分Ｒ２を持つ。さらにその先のコンタクトパッドＱ２には、もう１つのコンタクトホール１８が形成されている。コンタクトホール１７ｂとその周りを含むコンタクトパッドＱ１で示される半導体層１１ｂは、駆動トランジスタＭ２のソースとなる。コンタクトホール１８とその周りの部分を含むコンタクトパッドＱ２の半導体層１１ｂは、駆動トランジスタＭ２のドレインとなる。
【００３５】
有機ＥＬ素子８は、画素回路全体を覆う平坦化層と呼ばれる樹脂層２０の上に形成される。アノード２１が平坦化層に開けたコンタクトホール１８を介して画素回路の半導体層１１ａのドレインに接続され、その上に発光層を含む有機化合物層２２とカソード２３が形成されている。発光エリアは絶縁性のバンク層２４によって仕切られている。
【００３６】
なお、ゲート電極層１２ａ、１２ｂなど、同じ数字に添え字ａ，ｂ、・・がついたものは、同じ材料で同じレイヤー（基板からの積層順序）に配置されており、製造工程で同時に形成されたものであることを示している。それらを総称するときは添え字をつけないで呼ぶことにする。
【００３７】
図３に示すように、１つの画素回路１６ａは、２本の並列するデータ線の中間の線Ａ１と、電源線４を縦に２分する直線Ａ２と、上下の走査線１２ａに平行な２本の直線を境界線として画定される矩形領域（破線で囲んだエリア）に形成されている。Ｘ１は、画素回路の配列ピッチの短い方向を示している。
【００３８】
そして、隣接する２つの画素回路１６ａと１６ｂの各回路要素は、隣の画素回路との境界線を対称軸として線対称に配置されている。対称軸は、２本の隣り合うデータ線１３ａの中心を縦に走る境界線Ａ１と、電源線の中央を縦に２分する境界線Ａ２の２本ある。
【００３９】
回路要素の配置が線対称の場合、隣接する画素回路１６ａと１６ｂが半導体層１１ｂの一部を共有することが可能である。電源線４となる配線層１３ｂは、隣接する２つの画素回路１６ａと１６ｂで共有されている。また、両画素回路１６ａと１６ｂの駆動トランジスタＭ２は両画素回路にわたる１つながりの半導体領域１１ｂで形成されている。半導体領域１１ｂの一部、すなわち、コンタクトパッドＱ１とソース領域の一部であるＲ１とは、対称軸上に配置されて隣接する２画素に共有されている。駆動トランジスタＭ２のソースとなる共通の半導体層１１ｂのソースは、共有されているコンタクトパッドＱ１の上にあるコンタクトホール１７ｂを介して電源線４に接続される。
【００４０】
駆動トランジスタＭ２の半導体層１１ｂは、
（１）電源線である配線層１３ｂと接続されるコンタクトパッドＱ１と、
（２）コンタクトパッドＱ１から縦方向すなわち対称軸Ａ２に平行に延びる第１の部分Ｒ１と、
（３）第１の部分Ｒ１の末端、すなわちコンタクトパッドＱ１とは反対側の端、から発して、対称軸に直角に延びる第２の部分Ｒ２と、
（４）第２の部分Ｒ２の末端、すなわちＲ１とは反対側の端、に接続されるコンタクトパッドＱ２とからなっている。Ｒ１とＲ２の接する角部はＲ１のほうに含まれるものとする。なお、第１の部分Ｒ１は、第２部分Ｒ２に接するところからさらに延長されていてもよい。すなわち、第２の部分Ｒ２は、第１の部分の末端ではなく途中の、ただしコンタクトパッドＱ１からは離れた位置で接していてもよい。
【００４１】
以上、好ましい例として、第２の部分Ｒ２が対称軸に直角に延びる場合を説明してきた。しかし、第２の部分Ｒ２が対称軸に直角していなくても、画素ピッチの短い方向に延びていれば、本発明の効果を得ることができる。
【００４２】
コンタクトパッドＱ１と第１部分Ｒ１は対称軸上にあり、隣接する２画素が共有している。そこから先の部分は各々の画素回路に分かれており、画素回路１６ｂの第２部分Ｒ２は画素回路１６ａのＲ２とは逆の方向（図３の右方向）に延びている。
【００４３】
駆動トランジスタＭ２のゲート電極層１２ｂは、半導体層１１ｂの第２部分Ｒ２の上で半導体層と交差する。ゲート電極層１２ｂと重なった部分の半導体層１１ｂはチャネル１１ｂ’（図４参照）を形成する。
【００４４】
コンタクトパッドＱ１とそれにつながる第１の部分Ｒ１全体およびＲ１に接した第２の部分Ｒ２の一部分とがソース領域を構成し、コンタクトパッドＱ２につながるＲ２の一部分がドレイン領域を構成する。
【００４５】
コンタクトホール１７ａ，１７ｂ、１７ｃ，１７ｄは、下層の半導体層１１と上層の導電層（ゲート電極層１２または配線層１３）を接触させるために、フォトリソグラフィ技術を用いてゲート絶縁膜１４と層間絶縁膜１５に開けられる。その際の位置ずれを考慮すると、コンタクトパッドはコンタクトホールよりも一回り大きい寸法を有していなければならない。半導体層１１ｂが、コンタクトパッドＱ１でコンタクトホール１７ｂより大きくなっているのはこのためである。
【００４６】
コンタクトホール１７ｂによって電源配線である配線層１３ｂと接続されるコンタクトパッドＱ１のＸ方向の幅Ｌ０は、コンタクトホール１７ｂの幅と、その周囲の半導体層の幅とで決まっている。また、コンタクトホール１７ｃによってその上の配線層（不図示）に接続されるコンタクトパッドＱ２のＸ方向の幅Ｌ４も、コンタクトホール１７ｃの幅と、その周囲の半導体層の幅とで決まっている。これらのコンタクトホールは、それを通って電流が流れる際に、接触する半導体と電源配線金属との接触抵抗を小さく抑えるように下限サイズが決められる。
【００４７】
Ｑ１から対称軸Ａ２に沿って延びる半導体層１１ｂの第１の部分Ｒ１は、Ｘ方向の幅が、コンタクトパッドＱ１のＸ方向の幅Ｌ０より細くなっているのは、次の理由からである。
【００４８】
半導体層１１は、チャネルが形成される領域を除き、ゲート電極層１２をマスクとするイオン打ち込みにより不純物が添加され、低抵抗化する。抵抗値は、不純物の濃度を調節することにより任意に低くすることができる。コンタクトパッドＱ１とチャネルをつなぐ半導体層１１ｂの第１の部分Ｒ１は、抵抗値が十分低いので、Ｘ方向の幅をフォトリソグラフィ技術でパタンが形成できる限度まで細くすることができる。この結果、コンタクトパッドとチャネルとの間の半導体層部分であるＲ１（後述のＲ３も同様）のＸ方向の幅はコンタクトパッドの幅よりも狭くなる。
【００４９】
これに対して、チャネルが形成される半導体層１１ｂの第２の部分Ｒ２のＸ方向の長さとＹ方向の幅は、それぞれ駆動トランジスタＭ２のチャネル長とチャネル幅によって決まっている。（Ｒ１に接する角部はチャネル形成には使えない部分なので、上記のとおり、Ｒ２には含めない。）Ｒ２部分は、原理的にはその全部がチャネルとして使えるが、Ｒ２に重なってチャネルを画定するゲート電極は、フォトリソグラフィによってゲート電極を形成するときの位置ずれを考慮して、Ｒ２の長さより小さく設定されている。
【００５０】
駆動トランジスタＭ２には、ＥＬ素子を高輝度で発光させるときに大きな電流が流れ、かつ非発光時には漏れ電流が流れないようにする必要があるから、スイッチングトランジスタＭ１と比べて大きなチャネル長とチャネル幅が必要である。Ｒ２の部分の面積は、画素回路領域１６の中で大きな比率を占めることになる。さらに、接触抵抗をできるだけ小さく抑えるためにコンタクトホール１７ｂとその下のコンタクトパッドも大きくなければならない。
【００５１】
このように、駆動トランジスタＭ２の半導体層１１ｂは、全体として画素内で大きな面積を占有する。
【００５２】
線対称レイアウトでは、電源線４は画素の境界線上に１つおきにあり、その両側の画素回路に電力を供給する。駆動トランジスタＭ２は、ソース端子が電源線４に接続される。半導体層１１ｂのソース領域を隣の画素と共有し、電源線４との接触部となるコンタクトホール１７ｂを対称軸Ａ２の上に置くことで、半導体層１１ｂの占有面積をいくらかでも小さくすることができる。本発明において、隣接画素間で半導体層１１ｂとそれに接続される配線のパタンを反転させ、線対称にレイアウトするのはこの理由からである。
【００５３】
ソースのコンタクトパッドを対称軸Ａ２上に持ってくると、チャネルを形成する半導体層の第２の部分Ｒ２は、対称軸Ａ２に対して直角方向にとることになる。画素回路の配列ピッチすなわち画素が配列している方向（Ｘ方向）の寸法Ｘ１が小さいとき、半導体層１１ｂ全体のＸ方向の長さもできるだけ小さくしなければならない。特に画素回路の領域が電源線４の方向（Ｙ方向）に長い矩形のとき、駆動トランジスタは画素領域のこの矩形の短手方向（Ｘ方向）にチャネル長を持つから、チャネル長方向の半導体層の寸法を短くすることは、画素サイズを小さくする上で必要になってくる。
【００５４】
本発明は、駆動トランジスタＭ２を形成する半導体層１１ｂを屈曲したパタンにするものである。これより、半導体層１１ｂのチャネル長方向の寸法に占めるコンタクトパッドの寸法の割合を減らし、高精細の画素ピッチに対応できる駆動トランジスタを実現することができる。
比較のために、屈曲しない直線的な半導体層１１ｂで駆動トランジスタを形成した場合を図５に示す。
【００５５】
図５は、半導体層１１ｂの形状が異なる点を除いて、図３と同じ画素回路のレイアウト図である。直線形状の半導体層１１ｂは、図３の屈曲形状と異なり、半導体層１１ｂの第１部分Ｒ１がなく、コンタクトパッドＱ１から直接、第２の部分Ｒ２が延びている。その他のレイアウトは図３と同じである。トランジスタのチャネル長、チャネル幅、コンタクトホールの寸法、配線幅、もすべて同じである。また、フォトリソグラフィ技術で作ることを想定して、その際の位置のずれを考慮した寸法余裕（マージン）のとり方も同じである。
【００５６】
図３と図５から半導体層とゲート電極層だけを取り出して示したのがそれぞれ図６（ａ）と（ｂ）である。
本発明の図６（ａ）の半導体層１１ｂの屈曲パタンと、比較例の図６（ｂ）の半導体層１１ｂの直線パタンとで、駆動トランジスタを構成する半導体層１１ｂの画素幅方向（Ｘ方向）の大きさを比較する。
【００５７】
チャネルは、その幅が一定に形成される必要があるので、ゲート電極層は半導体層１１ｂの第２部分と重なるように形成されなければならない。したがって、図６（ａ）の場合、半導体層１１ｂのＲ１の部分とゲート電極１２ｂの右の縁との距離Ｌ３と、コンタクトパッドＱ２とゲート電極１２ｂの左の縁との距離Ｌ３’が、フォトリソグラフィ工程でのマスクあわせ誤差を見込んで一定値以上必要である。この余裕をとると、対称軸Ａ２から測った駆動トランジスタＭ２のＸ方向の長さは、
Ｐ１＝Ｌ１／２＋Ｌ２＋Ｌ３＋Ｌ３’＋Ｌ４
となる。
【００５８】
一方、図６（ｂ）の直線パタンの場合においては、コンタクトパッドＱ１とゲート電極１２ｂの右の縁との距離Ｌ３と、コンタクトパッドＱ２とゲート電極１２ｂの左の縁との距離Ｌ３’が一定値以上必要である。
【００５９】
対称軸Ａ２から測った駆動トランジスタＭ２の長さは、図６（ｂ）の場合、
Ｐ０＝Ｌ０／２＋Ｌ２＋Ｌ３＋Ｌ３’＋Ｌ４
となる。
【００６０】
コンタクトパッドＱ１，Ｑ２のＸ方向の寸法Ｌ０は図６（ａ）と（ｂ）とで同じである。マスクあわせ誤差を見込んだ余裕Ｌ３、Ｌ３’も、図６（ａ）と（ｂ）とでは同じ誤差が見込まれるから同じ値にする必要がある。しかし、Ｌ０＞Ｌ１であるから、Ｐ０＞Ｐ１となり、半導体層１１ｂを直線形状にするより屈曲させたほうが、半導体層のＸ方向の長さは短くなる。
【００６１】
Ｐ０とＰ１の違いは、コンタクトホール１７ｂから直接にＸ方向に延びる半導体層の形状と、コンタクトホール１７ｂからまずＹ方向に対称軸Ａ２に沿って延びるＲ１の部分を作り、Ｒ１の縁からＸ方向に延びるＲ２部分を作る屈曲した半導体層形状の差である。すなわち、屈曲させることにより、コンタクトパッドＱ１がチャネルの延長線上からはずれた位置に置かれ、コンタクトホールのない、したがって幅がコンタクトパッドＱ１より小さくできる第１部分に置き換わる。その結果、トランジスタＭ２のＸ方向の長さを短くすることができる。その分高精細な狭ピッチ画素レイアウトが可能となる。
画素回路は、図２に示すものに限られるものではなく、他の画素回路であってもよい。
【００６２】
例えば、有機ＥＬ素子の陽極Ａが共通電極となっている画素回路であってもよく、ＴＦＴを３つ有する構成、あるいは４つ有する構成であってもよい。また、図２の画素回路はいわゆる電圧プログラミング方式の回路であるが、電圧プログラミング方式ではなくてもよく、いわゆる電流プログラミング方式の回路であってもよい。また、駆動ＴＦＴをスイッチとみなして、有機ＥＬに電圧を印加する電圧駆動方式の回路であってもよい。
【００６３】
図７は、図２の画素回路のレイアウトの別の例である。図３と同じ機能を持つ部分は同じ符号を付してある。
【００６４】
図７が図３と異なるのは、駆動トランジスタＭ２のゲート電極１２ｂが電源線４の配線層１３ｂと重なっている点である。配線層１３の幅が半導体層の第１部分Ｒ１の幅Ｌ１より広いときは、このように、ゲート電極１２ｂを配線層１３ｂに重ねて設けることができる。このように、配線層１３に対して駆動トランジスタのコンタクトパッドＱ１が小さい場合でも、配線層１３の幅によらず、従来例よりも所定のチャネル長を設けるために必要な半導体層を短くすることが可能であり、本発明の効果が得られる。
【００６５】
以上、電源線は２つの回路列ごとに設けられ、前記電源線を挟んで隣接する画素列に含まれる回路のそれぞれに電力を供給する例について説明した。このとき、回路に含まれるトランジスタの半導体層の第１コンタクトパッドと第１の部分とが、前記電源線を挟んで隣接する回路に共有して設けられている。しかし、本発明はこのような構成に限定されず、画素列ごとに電源線を設けた場合にも適用することができる。
【００６６】
図１１は、画素列ごとに電源線を設けた画素回路レイアウトを示す図である。図１１（ａ）は本発明を適用した画素回路レイアウト、図１１（ｂ）は、従来の画素回路レイアウトである。図６を用いた説明と同様に、本発明を適用した図１１（ａ）は、Ｌ１＜Ｌ０であるため、半導体層のＸ方向の長さを従来の図１１（ｂ）よりも短くすることができ、その分高精細な狭ピッチの素レイアウトが可能となる。
【実施例２】
【００６７】
図８は、図２の画素回路のレイアウトの第２の実施例である。図３と同じ機能を持つ部分は同じ符号を付してある。
【００６８】
本実施例が、第１実施例と異なるのは、第２部分Ｒ２の端（第１の部分Ｒ１から遠い方）から半導体層１１ｂの第３の部分Ｒ３が延び、その末端にコンタクトパッドＱ２が形成されていることである。なお、Ｒ２とＲ３が接する角の部分は、チャネル形成には使えないのでＲ３のほうに含める。
【００６９】
コンタクトパッドＱ２は、駆動トランジスタＭ２のドレイン側の接続端であり、ＥＬ素子の一方の電極に接続される。
【００７０】
第３の部分Ｒ３は、チャネルを形成する第２部分と交差するＹ方向に延びており、コンタクトパッドＱ２は、その辺が第３部分Ｒ３と接続して設けられる。第２コンタクトパッドの前記電源線から遠い側の辺が、Ｒ３の電源線と反対側の縁と同じ線上にあるように形成されている。つまり、第３部分Ｒ３よりも外側に突き出ないように配置すると、カソード電極１２のＲ２と重なる部分幅をＸ方向に鉤状に広げて形成することができる。これにより、Ｑ２をより電源線の近くに形成することが可能となる。また第３の部分Ｒ３には第１の部分Ｒ１と同じ電流が流れるので、Ｒ１と同じＸ方向の幅（Ｌ１）にすることができる。
【００７１】
コンタクトパッドＱ２は、実施例１と同様、半導体層１１ｂをドレイン電極層１３に接続するために設けられており、その構造はコンタクトパッドＱ１と同様である。コンタクトパッドＱ１と第１の部分Ｒ１の幅について述べたのと同じ理由により、コンタクトパッドＱ２のＸ方向の幅Ｌ４は、第３の部分Ｒ３のＸ方向幅より大きい。
【００７２】
したがって、駆動トランジスタＭ２のチャネル長方向の全長Ｐ２は、
Ｐ２＝Ｌ１／２＋Ｌ２＋Ｌ３＋Ｌ３’＋Ｌ１
となり、Ｐ２はＰ０より小さいことはもちろん、Ｐ１よりさらに小さくなる、すなわち
Ｐ０＞Ｐ１＞Ｐ２
となる。
【００７３】
第３の部分Ｒ１は、第２部分Ｒ２に接するところからさらに延長されていてもよい。すなわち、第２の部分Ｒ２は、第３の部分の末端ではなく途中の、ただしコンタクトパッドＱ２からは離れた位置で接していてもよい。
【００７４】
また、第３部分Ｒ３とコンタクトパッドＱ２は、半導体層の第２部分に対して、図８のように半導体層の第１部分Ｒ１とコンタクトパッドＱ１と同じ側でもよく、反対側に配置されてもよい。図９は反対側に配置された例である。図９の図８と同じ機能を持つ部分は同じ符号を付してある。
【００７５】
本発明は、表示素子をマトリクス状に配置した表示装置、特に電流を流すことにより発光するＥＬ（エレクトロルミネッセンス）素子等の自発光型表示素子の明るさを、電流または発光期間により制御する回路を含む表示装置に適用される。
【００７６】
以上、半導体層の第２部分が、絶縁層をはさんでゲート電極と重なる部分でチャネルとして機能する例について説明してきたが、容量として機能する場合も同様である。つまり、半導体層の第２部分が絶縁層を挟んでゲート電極と同時に形成される電極と重なり、容量を形成する場合にも、本発明を適用することができる。
【００７７】
以下、本発明の半導体装置と表示素子とを用いた情報表示装置について説明する。情報表示装置は、例えば携帯電話、携帯コンピュータ、スチルカメラもしくはビデオカメラのいずれかの形態をとる。もしくは、それらの各機能の複数を実現する装置である。情報表示装置は、情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。ＰＤＡや携帯ＰＣの場合には、情報入力部は、ネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はＣＣＤやＣＭＯＳなどによるセンサ部を含んで構成される。
【００７８】
図１０は、本発明の半導体装置を用いた表示装置を備えるのデジタルスチルカメラシステムの一例のブロック図である。図中、５０はデジタルスチルカメラシステム、５１は撮影部、５２は映像信号処理回路、５３は表示装置、５４はメモリ、５５はＣＰＵ、５６は操作部を示す。
【００７９】
図１０において、撮影部５１で撮影した映像または、メモリ５４に記録された映像を、映像信号処理回路５２で信号処理し、表示装置５３で見ることができる。ＣＰＵ５５では、操作部５６からの入力によって、撮影部５１、メモリ５４、映像信号処理回路５２などを制御して、状況に適した撮影、記録、再生、表示を行う。また、表示装置５３は、この他にも各種電子機器の表示部として利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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