(57)【要約】【課題】短時間に残存電子を排出でき、確実に誤書き込みを防止することが可能な不揮発性半導体記憶装置を提供する。【解決手段】ｎ個（ｎは３以上の整数）のメモリセルＭＣは、それぞれ電荷蓄積層、制御ゲート及び拡散層を有し、各拡散層が互いに直列接続されている。第１の選択ゲートＳ１は、ｎ個のメモリセルの一端とソース線ＳＲＣとの間に接続されている。第２の選択ゲートＳ２は、ｎ個のメモリセルの他端とビット線ＢＬとの間に接続されている。制御回路７は、ｎ個のメモリセルの１つにデータを書き込むプログラム動作の直前に、書き込み対象のメモリセル及びこれ以外の全メモリセルの制御ゲートを第１の電圧に設定して導通させ、加えて第１、第２の選択ゲートを第２の電圧に設定して導通状態とさせた後、メモリセル及びこれ以外の全メモリセルの制御ゲートの電圧を第３の電圧に降下させる。【選択図】      図４
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【特許請求の範囲】
【請求項１】
それぞれ電荷蓄積層、制御ゲート及び拡散層を有し、各拡散層が互いに直列接続されたｎ個（ｎは３以上の整数）のメモリセルと、
前記ｎ個のメモリセルの一端とソース線との間に接続された第１の選択ゲートと、
前記ｎ個のメモリセルの他端とビット線との間に接続された第２の選択ゲートと、
前記ｎ個のメモリセルの１つにデータを書き込むプログラム動作の直前に、書き込み対象の前記メモリセル及びこれ以外の全メモリセルの制御ゲートを第１の電圧に設定して導通させると共に、前記第１、第２の選択ゲートを前記第１の電圧より低い第２の電圧に設定して導通状態とさせた後、前記メモリセル及びこれ以外の全メモリセルの前記制御ゲートの電圧を前記第２の電圧より低い第３の電圧に順次降下させる制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第１の電圧を全メモリセルに供給し、前記第１、第２の選択ゲートの両方を導通させて、書き込み対象側の前記メモリセルから前記第１、第２の選択ゲート側に配置されたメモリセルへ、順次前記第１の電圧を第３の電圧に降下させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第１の電圧を全メモリセルに供給し、前記第１、第２の選択ゲートの一方を導通させ、非導通とされた他方側に配置されたメモリセルから順次前記第１の電圧を第３の電圧に降下させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ソース線及びビット線の電圧が０Ｖ以上の場合、前記第３の電圧が０Ｖ以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路による前記制御ゲートの電圧の制御は、リード動作又はプログラムベリファイ動作の最後に行われることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、行及び列に配置された複数のメモリセルのうち、各列に配置された複数のメモリセルと第１の選択ゲート及び第２の選択ゲートによりＮＡＮＤ列が構成される。すなわち、ＮＡＮＤ列は、各列に配置された複数のメモリセルのｎ型拡散層が直列接続され、この直列接続された複数のメモリセルの一端とビット線との間に第１の選択ゲートが接続され、直列接続された複数のメモリセルの他端とソース線との間に第２の選択ゲートが接続されている。各メモリセルは、電荷蓄積層としての浮遊ゲートと、ワード線に接続された制御ゲートを有している。
【０００３】
ＮＡＮＤ型フラッシュメモリにデータを書き込むプログラム動作は、ソース線に近いメモリセルから順に行なわれる。プログラム時、選択ＮＡＮＤ列以外の非選択ＮＡＮＤ列のメモリセルのプログラムを回避する必要がある。ここで、選択ＮＡＮＤ列とは、選択されたワード線に接続され、データを書き込むメモリセルを含むＮＡＮＤ列を言い、非選択ＮＡＮＤ列とは、選択されたワード線に接続され、データを書き込まない非選択のメモリセルを含むＮＡＮＤ列を言う。
【０００４】
非選択ＮＡＮＤ列のメモリセルのプログラムを回避するため、通常、ブースト動作が行われる。このブースト動作とは、非選択ＮＡＮＤ列のメモリセルのｎ型拡散層を浮遊状態に設定することにより、ｎ型拡散層、及びメモリセルのチャネル表面の電位を過渡的に上昇させる動作をいう。また、この際、過渡的に上昇したチャネル表面の電位を、特にブースト電位という。ブースト電位が十分に高い場合、ワード線にプログラム電圧が印加されたとしても、非選択ＮＡＮＤ列のメモリセルにおいて、電荷蓄積層とチャネル表面の間に、Ｆ-Ｎ(Fowler-Nordheim)電流が流れるほどの大きな電位差が生じることがない。このため、非選択ＮＡＮＤ列のメモリセルのプログラムを回避できる。
【０００５】
ところで、近時、極僅かではあるものの、非選択ＮＡＮＤ列にプログラムが生じる誤書き込みの発生が知られている。この誤書き込みの典型的な例として、ブースト不足型の誤書込みがある。ブースト不足型の誤書込みは、ブースト電位が十分に高くならず、電荷蓄積層とチャネル表面との間に、僅かにトンネル電流が流れてしまうことに起因する。ブースト不足型の誤書込みの対策として、トランジスタのチャネル内に残存する電子数を減少させることによって、ブースト電位を増加させるブースト動作の前処理技術が開発されている（例えば特許文献１参照）。
【０００６】
上記した従来のブースト動作前処理技術は、非書き込みセルの制御ゲートにＶｐａｓｓを印加し、書き込みセルの制御ゲートにＶｐｒｇｍを印加する前に、書き込みを目的としない複数のダミーパルス電圧を選択ゲート、非選択ゲートに印加することにより、ＮＡＮＤ列内のチャネルとｎ型拡散層内の電子数を低減させている。しかし、上記従来技術の場合、複数のダミーパルス電圧を選択ゲート、非選択ゲートに印加しているため、残存電子の排出に長時間を要するものであった。
【特許文献１】特開２００５−３８４５７公報参照
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、短時間に残存電子を排出でき、確実に誤書き込みを防止することが可能な不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置の態様は、それぞれ電荷蓄積層、制御ゲート及び拡散層を有し、各拡散層が互いに直列接続されたｎ個（ｎは３以上の整数）のメモリセルと、前記ｎ個のメモリセルの一端とソース線との間に接続された第１の選択ゲートと、前記ｎ個のメモリセルの他端とビット線との間に接続された第２の選択ゲートと、前記ｎ個のメモリセルの１つにデータを書き込むプログラム動作の直前に、書き込み対象の前記メモリセル及びこれ以外の全メモリセルの制御ゲートを第１の電圧に設定して導通させると共に、前記第１、第２の選択ゲートを前記第１の電圧より低い第２の電圧に設定して導通状態とさせた後、前記メモリセル及びこれ以外の全メモリセルの前記制御ゲートの電圧を前記第２の電圧より低い第３の電圧に順次降下させる制御回路とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、短時間に残存電子を排出でき、確実に誤書き込みを防止することが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、例えばメモリセルに２値（１ビット）、又は４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。
【００１２】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１３】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２は、後述する複数のデータ記憶回路を含み、各データ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１４】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１５】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。すなわち、制御信号及び制御電圧発生回路７は、データの書き込み動作、書き込みベリファイ動作、消去動作、読み出し動作において、必要な電圧を発生し、ワード線等に供給する。この制御信号及び制御電圧発生回路７は、負の電圧も発生可能とされている。負電圧の発生方法は、本発明の本質ではないため、具体的な説明は省略するが、公知の回路を用いて発生することができる。
【００１６】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００１７】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤ列は、ソース、ドレイン領域としてのｎ型拡散層が直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０〜ＢＬn-1に接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウ（行）に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００１８】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０は、ビット線ＢＬ０〜ＢＬn-1に接続されている。
【００１９】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００２０】
また、１つのワード線に接続された複数のメモリセル、すなわち、破線で囲まれた範囲のメモリセルはページを構成する。この例の場合、２ページにより構成されている。ページはアドレスにより選択され、ページ毎にデータが書き込まれ、読み出される。
【００２１】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されているビット線ＢＬ０〜ＢＬn-1は、外部より供給されるアドレス信号ＹＡ０〜ＹＡn-1により選択される。
【００２２】
上記構成において、動作について説明する。
【００２３】
図３は、プログラム時における選択ＮＡＮＤ列の電位の関係を示している。第１の実施形態において、プログラム動作は、ソース線ＳＲＣ側に位置するメモリセルから順次書き込まれる。プログラム時、書き込み対象としての選択メモリセルの制御ゲートＣＧ（ｋ）にプログラム電圧Ｖｐｇｍが供給され、それ以外の非選択メモリセルの制御ゲートＣＧ（ｋ＋１）〜ＣＧ（６３）、ＣＧ（ｋ−１）〜ＣＧ（０）にプログラム電圧Ｖｐｇｍより低い中間電圧Ｖｐａｓｓが供給される。さらに、選択ゲートＳ１、Ｓ２には、電圧Ｖｓｇｓ、Ｖｓｇｄが供給される。
【００２４】
第１の実施形態は、プログラム動作に先立って、非選択ＮＡＮＤ列のブースト動作の前処理動作が行われる。このブースト動作の前処理動作を行う場合、メモリセルに対する直接的な初期電圧の転送を行わず、ワード線電圧の昇圧及び降圧動作によるチャネル領域の空乏化を利用してメモリセルのｎ型拡散層とチャネル領域から電子を除去する。
【００２５】
図４は、ブースト動作の前処理動作における各部の電圧を示している。図１および図４を参照してブースト動作の前処理動作について説明する。
【００２６】
先ず、図１のワード線制御回路６から、図４に示すように、全てのワード線ＷＬ０〜ＷＬ６３に、メモリセルにプログラムされる最大値閾値電圧Ｖｔｈｍａｘ以上で、書き込みが行われない程度の電圧が供給される。この最大値閾値電圧Ｖｔｈｍａｘ以上の電圧は、例えば読み出し時の電圧Ｖｒｅａｄ（例えば５．５Ｖ〜６．５Ｖ）の電圧が供給される。さらに、図１のワード線制御回路６から、選択ゲートＳ１、Ｓ２のゲート電極に電圧Ｖｓｇｓ、Ｖｓｇｄ（例えば２．５Ｖ）が供給される。これにより、全てのメモリセル、及び第１、第２の選択ゲートＳ１、Ｓ２が導通状態に設定される。この操作の目的は、全てのトランジスタを導通状態とすることであり、メモリセル、及び第１、第２の選択ゲートＳ１、Ｓ２の昇圧の順序は任意である。このとき、ソース線ＳＲＣ、ビット線ＢＬの電圧Ｖｓｌ、Ｖｂｌ、及び基板（ｐ型ウェル領域）の電位は、例えば０Ｖに設定される。
【００２７】
尚、選択ゲートＳ１、Ｓ２のトランジスタの閾値電圧は、例えば基板／ソース間電圧が−１．５Ｖ近傍である場合、１Ｖ程度となるように設計することが好ましい。
【００２８】
この後、図４に示すように、例えばＮＡＮＤ列の中央位置にあるメモリセルから両側へ、順にワード線の電圧が下げられる。例えばＮＡＮＤ列が６４個のメモリセルにより構成される場合、３１番目のメモリセルから選択ゲートＳ１側の０番目のメモリセルに向かってワード線の電圧Ｖｗｌ３１〜Ｖｗｌ０が順に下げられ、３２番目のメモリセルから選択ゲートＳ２側の６３番目のメモリセルに向かってワード線の電圧Ｖｗｌ３２〜Ｖｗｌ６３が順に下げられる。この場合、各ワード線の電圧Ｖｗｌ３１〜Ｖｗｌ０、Ｖｗｌ３２〜Ｖｗｌ６３は、読み出し電圧Ｖｒｅａｄからメモリセルの最小閾値電圧Ｖｔｈｍｉｎ以下まで低下される。メモリセルの最小閾値電圧Ｖｔｈｍｉｎは、消去状態の閾値電圧であり、例えば負の閾値電圧となっている。このため、メモリセルの最小閾値電圧Ｖｔｈｍｉｎは、例えば−２〜−３Ｖ程度であり、ワード線の電圧Ｖｗｌ０〜Ｖｗｌ６３は、−２〜−３Ｖ以下に降下される。
【００２９】
このように、ワード線の電圧を中央部に位置するメモリセルから選択ゲートＳ１、Ｓ２側に位置するメモリセルに順に低下させ、しかも、ワード線の電圧を負の電圧に設定することにより、負の閾値電圧を有する消去状態のメモリセルが非選択ＮＡＮＤ列に含まれる場合においても、各セルのチャネル領域に残存する電子をソース線ＳＲＣ，及びビット線ＢＬに効率良く排出することができる。
【００３０】
ワード線電圧の降圧は、必ずしも１つのワード線電圧の降圧が完全に終了してから、次のワード線電圧の降圧に移る必要はなく、複数のワード線電圧の降圧が重複してもよい。このように、重複してワード線の電圧を降下させることにより、電子の排出時間を短縮することが可能である。
【００３１】
ＮＡＮＤ型フラッシュメモリの場合、メモリセルのｎ型拡散層の不純物濃度は、低く設定されている。このため、ワード線の電圧Ｖｗｌｎがメモリセルの閾値電圧より十分に低下すると、ｎ型拡散層は完全に空乏化する。勿論、チャネル領域は蓄積状態になるため、ブースト電位の引き下げに大きく寄与するような量の電子が、ｎ型拡散層やチャネルに残存することはない。
【００３２】
上述したブースト動作の前処理動作が終了した後、プログラム動作又はブースト動作が実行される。
【００３３】
（変形例）
上記第１の実施形態は、選択ゲートＳ１、Ｓ２の両方をオン状態とし、書き込み対象としてのメモリセルからビット線ＢＬ側とソース線ＳＲＣ側の両方に電子を移動させて除去した。しかし、これに限定されるものではなく、例えば選択ゲートＳ１、Ｓ２の一方をオン状態とし、ビット線ＢＬ側、又はソース線ＳＲＣ側のみに電子を移動させて除去することも可能である。例えばソース線ＳＲＣに近い側のメモリセルから順に書き込みを行う場合、ビット線ＢＬ側の選択ゲートＳ２をオンとする。一般に閾値電圧が低い消去状態のメモリセルにより多くの電子が残存しているため、消去状態のメモリセルが必然的に多くなるビット線ＢＬ側から電子を排出するのがより能率的となる。
【００３４】
第１の実施形態によれば、メモリセルのプログラム動作の前に、ＮＡＮＤ列の全てのワード線の電圧をメモリセルに書き込まれる最大の閾値電圧以上でメモリセルに書き込みが行われない電圧に昇圧し、この後、ワード線の電圧を順次メモリセルの最小の閾値電圧以下の電圧に降圧している。このため、ワード線電圧の降圧によるチャネル領域の空乏化を利用してメモリセルのｎ型拡散層とチャネル領域から電子を除去することができる。したがって、プログラム時に、非選択メモリセルのチャネル領域の電位を上昇させることができ、非選択メモリセルの誤書き込みを確実に防止することができる。
【００３５】
尚、第１の実施形態に示したブースト動作の前処理動作の後、非選択ＮＡＮＤ列におけるビット線側の選択ゲートより初期電圧を転送してもよい。この動作は、オプションであり、行わなくとも十分な効果を得ることができる。
【００３６】
図５は、初期電圧の転送動作を示している。先ず、ソース線ＳＲＣ側の選択ゲートＳ１のゲート電極の電圧Ｖｓｇｓが２．５Ｖとされるともに、ソース線ＳＲＣの電圧Ｖｓｌが０Ｖとされる。この後、選択ゲートＳ１のゲート電極の電圧Ｖｓｇｓが０Ｖとされ、これとともに、ソース線ＳＲＣの電圧Ｖｓｌが例えば２．５Ｖとされ、選択ゲートＳ１が確実にオフ状態とされる。次いで、選択ゲートＳ２のゲート電極の電圧Ｖｓｇｄが例えば４．３Ｖに昇圧され、ビット線ＢＬの電圧Ｖｂｌが初期転送電圧、例えば２．５Ｖに昇圧される。これにより、非選択ＮＡＮＤ列の選択ゲートＳ２が閾値電圧以上の状態に確定される。この状態が初期電圧の転送時間として、例えば数μ秒の間保持される。次いで、選択ゲートＳ２のゲート電極の電圧Ｖｓｇｄが２．５Ｖに降圧される。このようにして、選択ゲートＳ２に残存する電子が除去される。
【００３７】
尚、図５の初期転送電圧は、図４で説明したブースト動作の前処理動作における実効的な転送電圧を上回るよう設定しなければならない。仮に上回っていなければ、むしろ逆効果になる。
【００３８】
（第２の実施形態）
第１の実施形態のプログラムの初期動作は、全てのワード線の電圧Ｖｗｌ０〜Ｖｗｌ６３をメモリセルの最大の閾値電圧Ｖｔｈｍａｘ以上の電圧に設定し、この後、ワード線の電圧Ｖｗｌ０〜Ｖｗｌ６３を、メモリセルの最小の閾値電圧Ｖｔｈｍｉｎ以下の電圧として負の電圧まで降圧させた。これに対して、第２の実施形態は、負の電圧を用いることなく、メモリセルのチャネル領域及びｎ型拡散層から電子を除去する。
【００３９】
図６は、第２の実施形態の動作を示している。図６を参照して第２の実施形態の動作について説明する。第２の実施形態において、第１の実施形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４０】
先ず、ソース線ＳＲＣの電圧Ｖｓｌ、ビット線ＢＬの電圧Ｖｂｌ、及び基板電圧Ｖｓｕｂを、メモリセルの最小閾値電圧が０Ｖ以上になるまで昇圧する。具体的には、ソース線ＳＲＣの電圧Ｖｓｌ、ビット線ＢＬの電圧Ｖｂｌ、及び基板電圧Ｖｓｕｂが、初期電圧Ｖｉｎｉｔに設定される。この初期電圧Ｖｉｎｉｔは、メモリセルの負の最小閾値電圧の絶対値よりも、大きく設定するのが望ましく、負の最小閾値電圧が−１．５Ｖである場合、例えば１．５Ｖに設定される。ソース線ＳＲＣの電圧Ｖｓｌ、ビット線ＢＬの電圧Ｖｂｌ、及び基板電圧Ｖｓｕｂを上記初期電圧Ｖｉｎｉｔに昇圧することにより、メモリセルの最小閾値電圧のみならず、メモリセルの最大閾値電圧及びソース線ＳＲＣ側の選択ゲートＳ１、ビット線ＢＬ側の選択ゲートＳ２の閾値電圧も、初期電圧Ｖｉｎｉｔだけ上昇する。
【００４１】
尚、基板電圧Ｖｓｕｂは、初期電圧Ｖｉｎｉｔ未満、あるいは昇圧しなくとも良い。この場合、負の基板バイアス効果により、閾値電圧の増加が初期電圧Ｖｉｎｉｔを超えることとなる。
【００４２】
次に、ソース線ＳＲＣ側、及びビット線ＢＬ側の両選択ゲートＳ１、Ｓ２のゲート電極の電圧Ｖｓｇｓ、Ｖｓｇｄが、（Ｖｉｎｉｔ＋２．５）Ｖ程度に昇圧される。これと共に、全てのワード線の電圧Ｖｗｌ０〜Ｖｗｌ６３が、メモリセルの最大閾値電圧に初期電圧Ｖｉｎｉｔを加えた電圧以上まで昇圧される。
【００４３】
尚、本操作の目的は、全てのトランジスタを導通状態とすることであり、ワード線の昇圧順序は問わない。
【００４４】
また、選択ゲートの閾値電圧は、例えば基板／ソース間の電圧が−１．５Ｖ近傍で、１Ｖ程度となるように設計しておくことが好ましい。
【００４５】
この後、例えばＮＡＮＤ列のソース線ＳＲＣに近い側のメモリセルからビット線ＢＬ側へ、順にワード線の電圧が下げられる。例えばＮＡＮＤ列が６４個のメモリセルにより構成される場合、選択ゲートＳ１側の０番目のメモリセルから６３番目のメモリセルに向かってワード線の電圧Ｖｗｌ０〜Ｖｗｌ６３が順に下げられる。この場合、各ワード線の電圧Ｖｗｌ０〜Ｖｗｌ６３は、共に初期電圧Ｖｉｎｉｔだけ増加された、メモリセルの最大閾値電圧以上から最小閾値電圧程度まで、低下される。この初期電圧Ｖｉｎｉｔだけ増加されたメモリセルの最小閾値電圧程度の電圧は、例えば０Ｖである。
【００４６】
ワード線の降圧順序は、必ずしも１つのワード線の降圧が完全に終了してから、次のワード線の降圧に移る必要はなく、複数のワード線の降圧が重複してもよい。このように、重複してワード線の電圧を降下させることにより、電子の排出時間を短縮することが可能である。
【００４７】
上記第２の実施形態によれば、ソース線ＳＲＣの電圧Ｖｓｌ、ビット線ＢＬの電圧Ｖｂｌの両電圧は、メモリセルの最小閾値電圧の絶対値程度の初期電圧Ｖｉｎｉｔに設定される。その上で、全ワード線の電圧が、初期電圧Ｖｉｎｉｔだけ増加されたメモリセルの最大閾値電圧以上に昇圧され、その後、同じく初期電圧Ｖｉｎｉｔだけ増加されたメモリセルの最小閾値電圧程度まで、降圧される。このため、負の電源電圧を用いることなく、メモリセルのチャネル領域やｎ型拡散層に残存する電子を、ソース線ＳＲＣ及びビット線ＢＬに排出することができる。このため、後続のプログラム動作において、非選択ＮＡＮＤ列のメモリセルの誤書き込みを確実に防止することができる。
【００４８】
（第３の実施形態）
図７（ａ）（ｂ）は、第３の実施形態を示すものである。上記第１、第２の実施形態において、非選択ＮＡＮＤ列のブースト動作の前処理動作は、プログラム動作の直前に行った。しかし、これに限定されるものではない。
【００４９】
図７（ａ）は、第３の実施形態の一例を示すものであり、ブースト動作の前処理動作をリード動作の最後に組み込んだ場合を示している。リード動作は、読み出し対象のメモリセルのワード線に読み出し電圧が逐次供給され、その他のワード線にメモリセルをオンさせる電圧Ｖｒｅａｄが供給される。加えて、選択ゲートＳ１並びにＳ２のゲート電極にも、それぞれの選択ゲートをオンさせるための電圧が供給される。
【００５０】
このように、リード動作はＮＡＮＤ列を構成するメモリセルの各ワード線にブースト動作の前処理動作と同等の電圧が供給されている。したがって、リード動作の立ち下げ動作にブースト動作の前処理動作を組み込むことは容易であり、それにより、処理時間全体を増加させることなく、誤書き込みを抑制するブースト動作の前処理動作を実装することができる。
【００５１】
図７（ｂ）は、第３の実施形態の他の例を示すものであり、ブースト動作とプログラムベリファイ動作の関係を示している。プログラム動作の後に行われるプログラムベリファイ動作は、書き込み対象のメモリセルからデータを読み出して検証する。このため、書き込み対象のメモリセルのワード線にベリファイ電圧が逐次供給され、その他のメモリセルのワード線にメモリセルをオンさせる電圧Ｖｒｅａｄが供給される。加えて、選択ゲートＳ１並びにＳ２のゲート電極にも、それぞれの選択ゲートをオンさせるための電圧が供給される。したがって、図７（ａ）の場合と同様、プログラムベリファイ動作の立ち下げ動作にブースト動作の前処理動作を組み込むことは容易であり、それにより、処理時間全体を増加させることなく、誤書き込みを抑制するブースト動作の前処理動作を実装することが可能となる。
【００５２】
本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００５３】
【図１】本発明が適用される不揮発性半導体記憶装置の概略構成図。
【図２】図１に示すメモリセルアレイの一例を示す回路図。
【図３】図２に示すＮＡＮＤ列の一例を示す断面図。
【図４】本発明の第１の実施形態の動作を示す波形図。
【図５】第１の実施形態の第２ステップを示す波形図。
【図６】本発明の第２の実施形態の動作を示す波形図。
【図７】本発明の第３の実施形態を示すものであり、動作シーケンスを説明するための図。
【符号の説明】
【００５４】
１…メモリセルアレイ、２…ビット線制御回路、６…ワード線制御回路、７…制御信号及び制御電圧発生回路、ＷＬ０〜ＷＬ６３…ワード線、Ｖｗｌ０〜Ｖｗｌ６３…ワード線の電圧、Ｓ１，Ｓ２…選択ゲート、ＳＧＳ，ＳＧＤ…選択ゲート線、Ｖｓｇｓ、Ｖｓｇｄ…選択ゲート線の電圧、ＢＬ０〜ＢＬｎ−１…ビット線、Ｖｂｌ…ビット線の電圧、ＳＲＣ…ソース線、Ｖｓｌ…ソース線の電圧、Ｖｉｎｉｔ…初期電圧。
【図１】
2010102792.tif 000003
【図２】
2010102792.tif 000004
【図３】
2010102792.tif 000005
【図４】
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【図５】
2010102792.tif 000007
【図６】
2010102792.tif 000008
【図７】
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