(57)【要約】【課題】低耐圧トランジスタを使用して構成可能であり、ＣＭＯＳプロセスに適した回路構成を有するレベルシフト回路を提供する。【解決手段】レベルシフト回路１０が有するトランジスタＭ５は、Ｖ＿ＢＯＯＴとＶ＿ＬＸの間に結合され、ハイサイドＮＭＯＳトランジスタＭＡのゲートを駆動するための出力信号を生成する。Ｖ＿ＢＯＯＴは、ブートストラップ回路１１によってＶ＿ＬＸを基準に生成される。Ｖ＿ＬＸは、トランジスタＭＡのソース電位である。ＰＭＯＳトランジスタＭ３は、ソースとバックゲートがＶ＿ＢＯＯＴに、ドレインがトランジスタＭＡのゲートに結合される。クランプ・トランジスタＭ１１は、ゲートがトランジスタＭＡのソースに、ソースとバックゲートがトランジスタＭ３のドレインに結合される。クランプ・トランジスタＭ１２は、ゲートがトランジスタＭＡのソースに、ソースとバックゲートがトランジスタＭ３のゲートに結合される。【選択図】図２
2010004198.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイド・スイッチング素子としてのハイサイドＮＭＯＳトランジスタ及びローサイド・スイッチング素子と、前記ハイサイドＮＭＯＳトランジスタのソース電位に対して所定のレベルだけ高電位側にシフトさせた第１の電位を生成するブートストラップ回路とを有するパワー半導体装置に結合して使用されるレベルシフト回路であって、
ソース・ドレイン経路が前記第１の電位と前記ソース電位との間に結合され、前記ハイサイドＮＭＯＳトランジスタのゲートを駆動するための出力信号を生成する駆動トランジスタと、
ソース及びバックゲートが前記第１の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される第１のＰＭＯＳトランジスタと、
ゲートが前記ハイサイドＮＭＯＳトランジスタのソース電位に結合され、ソース及びバックゲートが前記第１のＰＭＯＳトランジスタのドレインに結合されるＰＭＯＳ型の第１のクランプ・トランジスタと、
ゲートが前記ハイサイドＮＭＯＳトランジスタのソース電位に結合され、ソース及びバックゲートが前記第１のＰＭＯＳトランジスタのゲートに結合されるＰＭＯＳ型の第２のクランプ・トランジスタと、
を備えるレベルシフト回路。
【請求項２】
ソース及びバックゲートがグランド電位に結合され、ＰＷＭ制御信号がゲートに供給される第１のＮＭＯＳトランジスタと、
ソース及びバックゲートがグランド電位に結合され、前記ＰＷＭ制御信号の反転信号がゲートに供給される第２のＮＭＯＳトランジスタと、
ソース及びバックゲートが前記第１の電位に結合され、ドレインが前記第１のＰＭＯＳトランジスタのゲート及び前記第２のクランプ・トランジスタのソースに結合される第２のＰＭＯＳトランジスタとをさらに備え、
前記第１のクランプ・トランジスタのソース・ドレイン経路は、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインの間に結合され、
前記第２のクランプ・トランジスタのソース・ドレイン経路は、前記第２のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインの間に結合される、
請求項１に記載のレベルシフト回路。
【請求項３】
前記第１のクランプ・トランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインの間に直列に接続されるＰＭＯＳ型の第３のクランプ・トランジスタ及びＮＭＯＳ型の第４のクランプ・トランジスタと、
前記第２のクランプ・トランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインの間に直列に接続されるＰＭＯＳ型の第５のクランプ・トランジスタ及びＮＭＯＳ型の第６のクランプ・トランジスタとをさらに備え、
前記第３及び第５のクランプ・トランジスタのゲートはグランド電位に結合され、
前記第４及び第６のクランプ・トランジスタのゲートは電源電位に結合される、
請求項２に記載のレベルシフト回路。
【請求項４】
前記第３のクランプ・トランジスタのソース及びバックゲートは、前記第１のクランプ・トランジスタのドレインに結合され、
前記第３のクランプ・トランジスタのドレインは、前記第４のクランプ・トランジスタのドレインに結合され、
前記第４のクランプ・トランジスタのソース及びバックゲートは、前記第１のＮＭＯＳトランジスタのドレインに結合され、
前記第５のクランプ・トランジスタのソース及びバックゲートは、前記第２のクランプ・トランジスタのドレインに結合され、
前記第５のクランプ・トランジスタのドレインは、前記第６のクランプ・トランジスタのドレインに結合され、
前記第６のクランプ・トランジスタのソース及びバックゲートは、前記第２のＮＭＯＳトランジスタのドレインに結合される、
請求項３に記載のレベルシフト回路。
【請求項５】
ソースが前記第１の電位に結合され、ゲートが前記第２のＰＭＯＳトランジスタのドレインに結合される第３のＰＭＯＳトランジスタと、
ソースが前記ハイサイドＮＭＯＳトランジスタのソースに結合され、ドレインが前記駆動トランジスタのドレインに結合され、ゲートが前記第３のＰＭＯＳトランジスタのドレインに結合される第３のＮＭＯＳトランジスタと、
ソースが前記ハイサイドＮＭＯＳトランジスタのソースに結合され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに結合され、ゲートが前記駆動トランジスタのドレインに結合される第４のＮＭＯＳトランジスタと、
をさらに備える、請求項２乃至４のいずれか1項に記載のレベルシフト回路。
【請求項６】
ハイサイド・スイッチング素子としてのハイサイドＮＭＯＳトランジスタ及びローサイド・スイッチング素子と、前記ハイサイドＮＭＯＳトランジスタのソース電位に対して所定のレベルだけ高電位側にシフトさせた第１の電位を生成するブートストラップ回路とを有するパワー半導体装置に結合して使用されるレベルシフト回路であって、
ソース・ドレイン経路が前記第１の電位と前記ソース電位との間に結合され、前記ハイサイドＮＭＯＳトランジスタのゲートを駆動するための出力信号を生成する駆動トランジスタと、
ソース及びバックゲートが前記第１の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される第１のＰＭＯＳトランジスタと、
前記ハイサイドＮＭＯＳトランジスタのソース電位がバイアス電圧として供給され、前記第１のＰＭＯＳトランジスタのゲート電位及びドレイン電位を前記ハイサイドＮＭＯＳトランジスタのソース電位以上にクランプするクランプ回路と、
を備えるレベルシフト回路。
【請求項７】
ハイサイド・スイッチング素子としてのハイサイドＮＭＯＳトランジスタ及びローサイド・スイッチング素子と、
前記ハイサイドＮＭＯＳトランジスタのソース電位を高電位側にレベルシフトさせた第１の電位を生成するブートストラップ回路と、
ソース・ドレイン経路が前記第１の電位と前記ソース電位との間に結合され、前記ハイサイドＮＭＯＳトランジスタのゲートを駆動するための出力信号を生成する駆動トランジスタと、
ソース及びバックゲートが前記第１の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される第１のＰＭＯＳトランジスタと、
ゲートが前記ハイサイドＮＭＯＳトランジスタのソース電位に結合され、ソース及びバックゲートが前記第１のＰＭＯＳトランジスタのドレインに結合されるＰＭＯＳ型の第１のクランプ・トランジスタと、
ゲートが前記ハイサイドＮＭＯＳトランジスタのソース電位に結合され、ソース及びバックゲートが前記第１のＰＭＯＳトランジスタのゲートに結合されるＰＭＯＳ型の第２のクランプ・トランジスタと、
を備えるパワー半導体装置。
【請求項８】
第１の制御信号と前記第１の制御信号の電圧値よりも所定の電位だけ高電位側にシフトした電圧値を有する第２の制御信号とが供給され、第１の駆動制御信号が入力されるレベルシフト回路であって、
前記第１の駆動制御信号の電圧レベルをレベルシフトした第２の駆動制御信号を出力する駆動トランジスタと
レベルシフト用に前記第２の制御信号が供給され、且つ、前記第１の駆動制御信号に基づき制御される第１のトランジスタと
前記第１の駆動制御信号が入力される第２のトランジスタと、
前記第１および第２のトランジスタの間に挿入され、且つ、ゲートに前記第１の制御信号が印加される、前記第１のトランジスタのドレイン電位をクランプするためのクランプ用トランジスタと、
を備えるレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体装置が有するハイサイドＮＭＯＳトランジスタを駆動するための出力信号を生成するレベルシフト回路に関する。
【背景技術】
【０００２】
降圧型ＤＣ／ＤＣコンバータ等のパワー半導体装置は、電源電位とグランド電位との間に直列に接続された２つのスイッチング素子を有し、これら２つのスイッチング素子を相補的にオン／オフする。電子機器の小型化や長時間駆動を追及するために、これら２つのスイッチング素子のうちのハイサイド（高電位）側にはＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタが使用されている。ＮＭＯＳトランジスタは、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタに比べて実装面積が小さく、オン抵抗等の特性が良好である。このため、ハイサイド側のスイッチング素子にＮＭＯＳトランジスタを使用することによって、スイッチング素子の実装面積の低減と高効率化が達成できる。
【０００３】
ハイサイドＮＭＯＳトランジスタのソース電位は、グランド電位（０Ｖ）から電源電位ＶＣＣ（例えば５Ｖ）近くまで変化する。したがって、ハイサイドＮＭＯＳトランジスタを駆動するためには、ブートストラップ回路と、レベルシフト回路が必要である。ブートストラップ回路は、電源電圧より高電位Ｖ＿ＢＯＯＴ（例えば、２ＶＣＣ＝１０Ｖ）を生成し、これをレベルシフト回路やハイサイドＮＭＯＳトランジスタを直接的に駆動する駆動バッファ等に供給する。また、レベルシフト回路は、ハイサイドＮＭＯＳトランジスタのオン・オフ制御のためのＰＷＭ（Pulse Width Modulation）制御信号の電圧振幅を変換する。具体的には、レベルシフト回路は、グランド電位（０Ｖ）から電源電位ＶＣＣ（例えば５Ｖ）の間でレベル変化するＰＷＭ制御信号を、グランド電位（０Ｖ）から高電位Ｖ＿ＢＯＯＴの最大値（例えば１０Ｖ）の間でレベル変化する出力信号に変換する。
【０００４】
レベルシフト回路は複数のスイッチング・トランジスタを用いて構成されている。このため、レベルシフト回路内の各トランジスタのゲート・ソース間電圧及びドレイン・ソース間電圧が所定の耐圧レベルを超えないよう配慮しなければならない。図４に示す従来のレベルシフト回路は、高耐圧トランジスタの使用を必要とする。一方、図５に示す従来のレベルシフト回路は、高電位Ｖ＿ＢＯＯＴとグランド電位との最大電位差に比べて相対的に低耐圧なトランジスタを使用して構成可能である。以下、図４及び５に示す従来のレベルシフト回路について簡単に説明する。
【０００５】
図４のレベルシフト回路５０ａは、特許文献１に開示されている。レベルシフト回路５０ａは、入力端子５０１に入力されるＰＷＭ制御信号の電圧振幅を増大させた出力信号を出力端子５０２に供給する。ＮＭＯＳトランジスタＭ１及びＭ２のソース及びバックゲートは、グランド電位に接続されている。ＮＭＯＳトランジスタＭ１のゲートには入力端子５０１に与えられたＰＷＭ制御信号が供給される。一方、ＮＭＯＳトランジスタＭ２のゲートには、インバータ５０３によって反転されたＰＷＭ制御信号が供給される。よって、トランジスタＭ１及びＭ２は、一方がオンするときには他方がオフする。つまりトランジスタＭ１及びＭ２は、相補的に動作する。
【０００６】
ＰＭＯＳトランジスタＭ３及びＭ４のソース及びバックゲートは、ハイサイドＮＭＯＳトランジスタの駆動のために昇圧された電源電位ＶＤＤ（例えば１０Ｖ）に接続されている。トランジスタＭ３のドレインはトランジスタＭ４のゲートに、トランジスタＭ４のドレインはトランジスタＭ３のゲートに交差して接続されている。同時に、トランジスタＭ３のドレインは、ハイサイドＮＭＯＳトランジスタを駆動するためのＰＭＯＳトランジスタＭ５のゲートと、上述したＮＭＯＳトランジスタＭ１のドレインに接続されている。また、トランジスタＭ４のドレインは、ＮＭＯＳトランジスタＭ２のドレインに接続されている。
【０００７】
図４のレベルシフト回路５０ａに与えられる電源電位ＶＤＤが１０Ｖである場合、トランジスタＭ３及びＭ４のゲート・ソース間電圧ＶＧＳ及びドレイン・ソース間電圧ＶＤＳの最大値は、約１０Ｖである。また、トランジスタＭ１及びＭ２のドレイン・ソース間電圧ＶＤＳの最大値も約１０Ｖである。したがって、トランジスタＭ１〜Ｍ４は、１０Ｖ以上の高耐圧トランジスタとしなければならない。高耐圧トランジスタの使用は、チップ面積の増大、製造工程の増加を招き、レベルシフト回路の製造コストの増大要因となる。
【０００８】
一方、図５に示すレベルシフト回路５０ｂは、図４に示したレベルシフト回路５０ａの改良として、特許文献１に開示されている。レベルシフト回路５０ｂは、４つのクランプ・トランジスタＭ５１〜Ｍ５４を有する。ＰＭＯＳトランジスタＭ５１及びＮＭＯＳトランジスタＭ５３は、上述したトランジスタＭ３のドレイントとトランジスタＭ１のドレインとの間に直列に接続されている。また、ＰＭＯＳトランジスタＭ５２及びＮＭＯＳトランジスタＭ５４は、上述したトランジスタＭ３のドレイントとトランジスタＭ１のドレインとの間に直列に接続されている。トランジスタＭ５１〜Ｍ５４のゲートは、ツェナーダイオード５０４を介して電源電位ＶＤＤに結合されており、一定のバイアス電圧Ｖ＿ＢＩＡＳ（例えば、ＶＤＤ／２）でバイアスされている。
【０００９】
図５のレベルシフト回路５０ｂでは、４つのクランプ・トランジスタＭ５１〜Ｍ５４の働きによって、トランジスタＭ１及びＭ２のドレイン電位は、Ｖ＿ＢＩＡＳ（厳密にはＶ＿ＢＩＡＳ−閾値電圧Ｖｔｈ）以下にクランプされる。また、トランジスタＭ３及びＭ４のドレイン電位は、Ｖ＿ＢＩＡＳ（厳密にはＶ＿ＢＩＡＳ＋閾値電圧Ｖｔｈ）以上にクランプされる。つまり、Ｖ＿ＢＩＡＳを適切に設定することによって、レベルシフト回路５０ｂは、トランジスタＭ１〜Ｍ４のゲート・ソース間電圧ＶＧＳ並びにドレイン・ソース間電圧ＶＤＳが過度に大きくなることを抑制できる。したがって、レベルシフト回路５０ｂは、電源電位ＶＤＤとグランド電位との最大電位差に比べて相対的に低耐圧なトランジスタを使用して構成することができる。
【特許文献１】特開平１１−２０５１２３号公報（図２、図８）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図５に示した従来のレベルシフト回路５０ｂは、クランプ・トランジスタＭ５１〜５４をバイアスするために、クランプ・トランジスタＭ５１〜５４のゲートに一定のバイアス電圧Ｖ＿ＢＩＡＳを供給するツェナーダイオード５０４を必要とする。よって、レベルシフト回路５０ｂをＣＭＯＳプロセスによって製造する場合に、ツェナーダイオードを他のトランジスタ類と同一チップ上に混載することが難しいという問題がある。
【課題を解決するための手段】
【００１１】
本発明の第１の態様にかかるレベルシフト回路は、電源電位とグランド電位の間に直列に接続されたハイサイド・スイッチング素子としてのハイサイドＮＭＯＳトランジスタ及びローサイド・スイッチング素子と、前記ハイサイドＮＭＯＳトランジスタのソース電位に対して所定のレベルだけ高電位側にシフトさせた第１の電位を生成するブートストラップ回路とを有するパワー半導体装置に結合して使用される。当該レベルシフト回路は、駆動トランジスタ、第１のＰＭＯＳトランジスタ、ＰＭＯＳ型の第１及び第２のクランプ・トランジスタを有する。
【００１２】
ここで、前記駆動トランジスタは、ソース・ドレイン経路が前記第１の電位と前記ソース電位との間に結合され、前記ハイサイドＮＭＯＳトランジスタのゲートを駆動するための出力信号を生成する。前記第１のＰＭＯＳトランジスタは、ソース及びバックゲートが前記第１の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される。前記第１のクランプ・トランジスタは、ゲートが前記ハイサイドＮＭＯＳトランジスタのソース電位に結合され、ソース及びバックゲートが前記第１のＰＭＯＳトランジスタのドレインに結合される。さらに、前記第２のクランプ・トランジスタは、ゲートが前記ハイサイドＮＭＯＳトランジスタのソース電位に結合され、ソース及びバックゲートが前記第１のＰＭＯＳトランジスタのゲートに結合される。
【００１３】
上述したように、本発明の第１の態様にかかるレベルシフト回路は、前記ハイサイドＮＭＯＳトランジスタのソース電位を前記第１及び第２のクランプ・トランジスタに対するバイアス電圧として利用している。ところで、ブートストラップ回路によって生成される第１の電位と基準電位である前記ハイサイドＮＭＯＳトランジスタのソース電位との電位差は常時一定であり、これら２つの電位は互いに連動して変化する。
【００１４】
つまり、前記第１及び第２のクランプ・トランジスタに対するバイアス電圧は、前記ハイサイドＮＭＯＳトランジスタのソース電位の変化に追随して動的に変化する。よって、前記第１及び第２のクランプ・トランジスタは、前記第１のＰＭＯＳトランジスタのゲート電位並びにドレイン電位、及び前記駆動トランジスタのゲート電位を前記ハイサイドＮＭＯＳトランジスタのソース電位以上にクランプすることができる。これにより、前記第１のＰＭＯＳトランジスタのゲート・ソース間電圧並びにドレイン・ソース間電圧、及び前記駆動トランジスタのゲート・ソース間電圧が過度に大きくなることを抑制できる。したがって、本発明の第１の態様にかかるレベルシフト回路は、前記第１の電位と前記グランド電位との最大電位差に比べて相対的に低耐圧なトランジスタを使用して構成することができる。
【００１５】
また、特許文献１に開示されたレベルシフト回路５０ｂは、レベルシフト動作を妨げることがないように、前記第１及び第２のクランプ・トランジスタに適切なバイアス電圧を供給するためのツェナーダイオード等のバイアス回路を必要とする。これに対して、本発明の第１の態様にかかるレベルシフト回路は、ツェナーダイオード等のバイアス回路を必要としないため、レベルシフト回路５０ｂに比べて同一チップでの実現が容易である。
【００１６】
本発明の第２態様にかかるレベルシフト回路は、上述した第１の態様にかかるレベルシフト回路と同様に、電源電位とグランド電位の間に直列に接続されたハイサイド・スイッチング素子としてのハイサイドＮＭＯＳトランジスタ及びローサイド・スイッチング素子と、前記ハイサイドＮＭＯＳトランジスタのソース電位を高電位側にレベルシフトさせた第１の電位を生成するブートストラップ回路とを有するパワー半導体装置に結合して使用される。当該レベルシフト回路は、駆動トランジスタ、第１のＰＭＯＳトランジスタ、及びクランプ回路を有する。
【００１７】
ここで、前記駆動トランジスタは、ソース・ドレイン経路が前記第１の電位と前記ソース電位との間に結合され、前記ハイサイドＮＭＯＳトランジスタのゲートを駆動するための出力信号を生成する。前記第１のＰＭＯＳトランジスタは、ソース及びバックゲートが前記第１の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される。また、前記クランプ回路は、前記ハイサイドＮＭＯＳトランジスタのソース電位がバイアス電圧として供給され、前記第１のＰＭＯＳトランジスタのゲート電位及びドレイン電位を前記ハイサイドＮＭＯＳトランジスタのソース電位以上にクランプする。
【００１８】
このように構成された本発明の第２の態様にかかるレベルシフト回路は、上述した第１の態様にかかるレベルシフト回路と同様に、前記第１の電位と前記グランド電位との最大電位差に比べて相対的に低耐圧なトランジスタを前記第１のＰＭＯＳトランジスタ及び前記駆動トランジスタとして使用することを可能とする。また、第２の態様にかかるレベルシフト回路は、特許文献１に開示されたレベルシフト回路に比べてＣＭＯＳプロセスに適した回路構成を実現できる。
【発明の効果】
【００１９】
本発明により、低耐圧トランジスタを使用して構成可能であり、ＣＭＯＳプロセスに適した回路構成を有するレベルシフト回路を提供できる。
【発明を実施するための最良の形態】
【００２０】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２１】
図１は、本発明の一実施形態にかかるレベルシフト回路１０が適用されるパワー半導体装置１の回路ブロック図である。また、図２は、レベルシフト回路１０の構成を示す回路ブロック図である。以下では、図１及び２を参照して、レベルシフト回路１０の入力信号及び出力信号の特性と、レベルシフト回路１０の具体的な構成について説明する。
【００２２】
図１に示す半導体パワー装置１は、電源電位ＶＣＣとグランド電位ＧＮＤとの間に直列に接続された、スイッチング素子としてのＮＭＯＳトランジスタＭＡ及びＭＢを有する。このうち、ハイサイドＮＭＯＳトランジスタＭＡのドレインは、電源電位ＶＣＣに接続されている。トランジスタＭＡのソース及びバックゲートは、ローサイドＮＭＯＳトランジスタＭＢのドレインに接続されている。トランジスタＭＢのソースは、グランド電位ＧＮＤに接続されている。また、トランジスタＭＡのゲートは、後述する駆動バッファ１２から供給されるハイサイド駆動信号によって駆動される。同様に、トランジスタＭＢのゲートは、後述する駆動バッファ１３から供給されるローサイド駆動信号によって駆動される。
【００２３】
ブートストラップ回路１１は、ハイサイドＮＭＯＳトランジスタＭＡがオフのときに、充電されるコンデンサ１１０を有している。ブートストラップ回路１１は、電源電位ＶＣＣに接続されたダイオード１１１を介してコンデンサ１１０を充電する。ブートストラップ回路１１は、コンデンサ１１０の充電電圧によって、トランジスタＭＡを駆動するために設けられたレベルシフト回路１０及び駆動バッファ１２を動作させる。具体的には、ブートストラップ回路１１は、トランジスタＭＡのソース電位Ｖ＿ＬＸを所定の電圧レベルだけ昇圧させたブート電位Ｖ＿ＢＯＯＴを生成する。
【００２４】
レベルシフト回路１０は、ＰＷＭ制御信号を入力し、ＰＷＭ制御信号の信号振幅を増大させた出力信号を生成する。レベルシフト回路１０の出力信号は、ハイサイドＮＭＯＳトランジスタＭＡを駆動するために駆動バッファ１２に供給される。
【００２５】
駆動バッファ１２は、レベルシフト回路１０の出力信号からハイサイド駆動信号を生成する。また、駆動バッファ１２は、ＰＷＭ制御信号を入力し、ＰＷＭ制御信号からローサイド駆動信号を生成する。
【００２６】
ダイオード１４及び１５は、トランジスタＭＡ及びＭＢを過電圧から保護する。
【００２７】
なお、本実施の形態では、説明の便宜上、電源電位ＶＣＣ、グランドＧＮＤ、ブート電位Ｖ＿ＢＯＯＴ、ＰＷＭ制御信号電位Ｖ＿ＩＮ、レベルシフト回路１０の出力信号電位Ｖ＿ＯＵＴ、ハイサイドＮＭＯＳトランジスタＭＡのソース電位Ｖ＿ＬＸ、ハイサイド駆動信号電位Ｖ＿ＨＧ、及びローサイド駆動信号電位Ｖ＿ＬＧに、以下の具体的な値を使用して説明する。
ＶＣＣ      ：５Ｖ
ＧＮＤ      ：０Ｖ
Ｖ＿ＩＮ    ：０〜５Ｖ
Ｖ＿ＯＵＴ  ：０〜１０Ｖ
Ｖ＿ＢＯＯＴ：５〜１０Ｖ
Ｖ＿ＬＸ    ：０〜５Ｖ
Ｖ＿ＨＧ    ：０〜１０Ｖ
Ｖ＿ＬＧ    ：０〜５Ｖ
【００２８】
続いて図２を参照して、レベルシフト回路１０の具体的な構成例について説明する。なお、説明の便宜のために、図２に示すレベルシフト回路１０の構成要素の一部であるトランジスタＭ１〜Ｍ５及びインバータ５０３は、図５に示した従来のレベルシフト回路５０ｂが有する対応要素と同一の符号を付している。
【００２９】
図２において、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ７は、Ｖ＿ＢＯＯＴとＶ＿ＬＸの間に直列に接続されている。また、ＰＭＯＳトランジスタＭ６及びＮＭＯＳトランジスタＭ８は、トランジスタＭ５及びＭ７とは並列に、Ｖ＿ＢＯＯＴとＶ＿ＬＸの間に直列接続されている。
【００３０】
トランジスタＭ６のゲートは、ＰＭＯＳトランジスタＭ４のドレインに接続されている。つまり、ＰＭＯＳトランジスタＭ５及び６のゲートは、ＰＷＭ制御信号の信号電圧Ｖ＿ＩＮに応じて互いに相補的に動作するトランジスタＭ３及びＭ４によって駆動される。このため、トランジスタＭ５及びＭ６もまた、ＰＷＭ制御信号の信号電圧Ｖ＿ＩＮに応じて、互いに相補的にオン・オフ動作を行う。なお、上述したように、トランジスタＭ５は、ハイサイドＮＭＯＳトランジスタＭＡを駆動するための出力信号を生成する駆動トランジスタである。
【００３１】
ＮＭＯＳトランジスタＭ７のゲートは、ＰＭＯＳトランジスタＭ６のドレインに接続されている。また、ＮＭＯＳトランジスタＭ８のゲートは、ＰＭＯＳトランジスタＭ５のドレインに接続されている。つまり、ＮＭＯＳトランジスタＭ７及び８のゲートは、互いに相補的に動作するトランジスタＭ５及びＭ６によって駆動される。このため、トランジスタＭ７及びＭ８は、互いに相補的にオン・オフ動作を行う。
【００３２】
また、図２に示すレベルシフト回路１０は、トランジスタＭ１１〜Ｍ１６を含むクランプ回路１００を有する。トランジスタＭ１１〜Ｍ１６は、いずれもそのソース電位を所定の電位以上又は所定電位以下にクランプする。３つのクランプ・トランジスタＭ１１、Ｍ１３及びＭ１５は、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１の間に直列に接続されている。また、３つのクランプ・トランジスタＭ１２、Ｍ１４及びＭ１６は、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１の間に直列に接続されている。
【００３３】
クランプ・トランジスタＭ１１及び１２はいずれもＰＭＯＳ型である。トランジスタＭ１１及び１２のゲートは、ハイサイドＮＭＯＳトランジスタＭＡのソース電位Ｖ＿ＬＸによってバイアスされている。トランジスタＭ１１のソース及びバックゲートは、トランジスタＭ３のドレインに接続されている。また、トランジスタＭ１２のソース及びバックゲートは、トランジスタＭ４のドレインに接続されている。つまり、トランジスタＭ１１及び１２は、トランジスタＭ３及びＭ４のドレイン電位を、Ｖ＿ＬＸ以上、厳密にはＶ＿ＬＸ＋閾値電圧Ｖｔｈ以上にそれぞれクランプする。ここで、閾値電圧Ｖｔｈは、トランジスタＭ１１又は１２がオンするために要するゲート・ソース間電圧である。
【００３４】
クランプ・トランジスタＭ１３及び１４はいずれもＰＭＯＳ型である。トランジスタＭ１３及び１４のゲートは、グランド電位ＧＮＤ（０Ｖ）によってバイアスされている。トランジスタＭ１３のソース及びバックゲートは、トランジスタＭ１１のドレインに接続されている。また、トランジスタＭ１４のソース及びバックゲートは、トランジスタＭ１２のドレインに接続されている。つまり、トランジスタＭ１３及び１４は、トランジスタＭ１１及びＭ１２のドレイン電位を、０Ｖ以上、厳密には閾値電圧Ｖｔｈ以上にそれぞれクランプする。ここで、閾値電圧Ｖｔｈは、トランジスタＭ１３又は１４がオンするために要するゲート・ソース間電圧である。
【００３５】
上述したトランジスタＮ１１〜１４とは異なり、クランプ・トランジスタＭ１５及び１６はいずれもＮＭＯＳ型である。トランジスタＭ１５及び１６のゲートは、電源電位ＶＣＣ（５Ｖ）によってバイアスされている。トランジスタＭ１５のソース及びバックゲートは、ＮＭＯＳトランジスタＭ１のドレインに接続されている。また、トランジスタＭ１６のソース及びバックゲートは、ＮＭＯＳトランジスタＭ２のドレインに接続されている。つまり、トランジスタＭ１５及び１６は、トランジスタＭ１及びＭ２のドレイン電位を、電源電位ＶＣＣ（５Ｖ）以下、厳密には電源電位ＶＣＣ−閾値電圧Ｖｔｈ以下にそれぞれクランプする。ここで、閾値電圧Ｖｔｈは、トランジスタＭ１５又は１６がオンするために要するゲート・ソース間電圧である。
【００３６】
続いて以下では、本実施の形態にかかるレベルシフト回路１０の動作について説明する。レベルシフト回路１０の動作状態は、ＰＷＭ制御信号電位Ｖ＿ＩＮのレベル変化と、ハイサイドＮＭＯＳトランジスタＭＡのオン・オフ状態変化を境界として、以下に列挙する４つの状態Ｓ１〜Ｓ４に分類できる。状態Ｓ１〜Ｓ４の各々に対応する期間は、図３に示されている。図３は、レベルシフト回路１０の入力信号及び出力信号を示す波形図である。
＜状態Ｓ１＞
Ｖ＿ＩＮが０Ｖ。トランジスタＭＡがオフ。Ｖ＿ＬＸが０Ｖ。Ｖ＿ＢＯＯＴが５Ｖ。
＜状態Ｓ２＞
Ｖ＿ＩＮが５Ｖ。トランジスタＭＡがオフからオンに切り替わる。Ｖ＿ＬＸが０Ｖ、Ｖ＿ＢＯＯＴが５Ｖに維持されている。
＜状態Ｓ３＞
Ｖ＿ＩＮが５Ｖ。トランジスタＭＡがオン。Ｖ＿ＬＸが５Ｖ。Ｖ＿ＢＯＯＴが１０Ｖ。
＜状態Ｓ４＞
Ｖ＿ＩＮが０Ｖ。トランジスタＭＡがオンからオフに切り替わる。Ｖ＿ＬＸが５Ｖ、Ｖ＿ＢＯＯＴが１０Ｖに維持されている。
【００３７】
状態Ｓ１では、トランジスタＭ１はオフ、Ｍ２はオン、Ｍ３はオン、Ｍ４はオフ、Ｍ５はオフ、Ｍ６はオン、Ｍ７はオン、Ｍ８はオフとなる。このため、レベルシフト回路１０の出力信号電位Ｖ＿ＯＵＴは、Ｖ＿ＬＸに応じて０Ｖである。なお、クランプ・トランジスタＭ１１及びＭ１２のゲートに対する印加電圧Ｖ＿ＬＸは０Ｖであるから、クランプ・トランジスタＭ１１〜Ｍ１６は全てオンしている。このため、レベルシフト回路１０の基本的なレベルシフト動作に異常が生じることは無い。また、このとき、Ｖ＿ＢＯＯＴは５Ｖである。したがって、レベルシフト回路１０内に耐圧の問題を生じる可能性のあるトランジスタは存在しない。
【００３８】
状態Ｓ２では、トランジスタＭ１はオン、Ｍ２はオフ、Ｍ３はオフ、Ｍ４はオン、Ｍ５はオン、Ｍ６はオフ、Ｍ７はオフ、Ｍ８はオンにそれぞれ切り替わる。これにより、レベルシフト回路１０の出力信号電位Ｖ＿ＯＵＴは、Ｖ＿ＢＯＯＴに応じて５Ｖに変化する。なお、状態Ｓ１と同様に、クランプ・トランジスタＭ１１及びＭ１２のゲートに対する印加電圧Ｖ＿ＬＸは０Ｖであるから、クランプ・トランジスタＭ１１〜Ｍ１６は全てオンしている。このため、レベルシフト回路１０の基本的なレベルシフト動作に異常が生じることは無い。また、Ｖ＿ＢＯＯＴが５Ｖであるため、状態Ｓ２においても、レベルシフト回路１０内に耐圧の問題を生じる可能性のあるトランジスタは存在しない。
【００３９】
状態Ｓ３では、ＰＷＭ制御信号電位Ｖ＿ＩＮに応じてハイサイドＮＭＯＳトランジスタＭＡがオン状態になったときに、Ｖ＿ＬＸが上昇し５Ｖとなるとともに、コンデンサ１１０によりＶ＿ＢＯＯＴが上昇し１０Ｖとなる。
【００４０】
以下では、状態Ｓ３でのレベルシフト回路１０内の各トランジスタのゲート・ソース間電圧ＶＧＳ及びドレイン・ソース間電圧ＶＤＳについて詳細に検討する。状態３では、クランプ・トランジスタＭ１１及びＭ１２のゲート印加電圧は５Ｖである。ハイサイドＭＯＳトランジスタＭＡがオンすることによって、そのソース電位Ｖ＿ＬＸが５Ｖに上昇したためである。したがって、図２中のＡ点、つまりトランジスタＭ３のドレイン電位、トランジスタＭ４のゲート電位、及びトランジスタＭ５のゲート電位は、５Ｖ（厳密には５＋Ｖｔｈ ［Ｖ］）以上にクランプされる。また、図２中のＢ点、つまりトランジスタＭ４のドレイン電位、トランジスタＭ３のゲート電位、及びトランジスタＭ６のゲート電位は、５Ｖ（厳密には５＋Ｖｔｈ ［Ｖ］）以上にクランプされる。よって、トランジスタＭ３のＶＧＳ及びＶＤＳ、トランジスタＭ４のＶＧＳ及びＶＤＳ、トランジスタＭ５のＶＧＳ、並びにトランジスタＭ６のＶＧＳは、５Ｖ以上にならない。また、Ｖ＿ＢＯＯＴとＶ＿ＬＸの電位差は常に５Ｖであるため、トランジスタＭ５及びＭ６のＶＤＳ、並びにトランジスタＭ７及びＭ８のＶＧＳ及びＶＤＳの耐圧も問題ない。したがって、状態Ｓ３において、トランジスタＭ３〜Ｍ８の耐圧が問題となることはない。
【００４１】
次に、状態Ｓ３におけるトランジスタＭ１及びＭ２のＶＧＳ及びＶＤＳについて検討する。クランプ・トランジスタＭ１５及びＭ１６のゲート印加電圧は、電源電位ＶＣＣ（５Ｖ）である。このため、図２中のＧ点及びＨ点、つまりトランジスタＭ１及びＭ２のドレイン電位は５Ｖ（厳密には５−Ｖｔｈ［Ｖ］）以下にクランプされる。よって、トランジスタＭ１及びＭ２のＶＧＳ及びＶＤＳの耐圧が問題になることもない。
【００４２】
なお、状態Ｓ３におけるクランプ・トランジスタＭ１１及びＭ１２のゲートに対する印加電圧Ｖ＿ＬＸは５Ｖである。また、Ｖ＿ＢＯＯＴは１０Ｖである。このため、クランプ・トランジスタＭ１１〜Ｍ１６は全てオンしている。したがって、レベルシフト回路１０の基本的なレベルシフト動作に異常が生じることは無い。
【００４３】
最後に、状態Ｓ４では、ハイサイドＮＭＯＳトランジスタＭＡがオフ状態に切り替わる。しかしながら、状態Ｓ４は、トランジスタＭＡがオフする際の過渡的な状態であるため、Ｖ＿ＬＸは５Ｖに維持され、Ｖ＿ＢＯＯＴは１０Ｖに維持されている。状態Ｓ４では、トランジスタＭ１はオフ、Ｍ２はオン、Ｍ３はオン、Ｍ４はオフ、Ｍ５はオフ、Ｍ６はオン、Ｍ７はオン、Ｍ８はオフに切り替わる。これにより、レベルシフト回路１０の出力信号電位Ｖ＿ＯＵＴは、Ｖ＿ＬＸに応じて５Ｖに変化する。
【００４４】
状態Ｓ４では、状態Ｓ３と同様に、クランプ・トランジスタＭ１１及びＭ１２のゲート印加電圧は５Ｖである。したがって、図２中のＡ点及びＢ点の電位は、５Ｖ（厳密には５＋Ｖｔｈ ［Ｖ］）以上にクランプされる。よって、状態Ｓ３と同様に、トランジスタＭ３〜Ｍ８の耐圧が問題となることはない。
【００４５】
また、クランプ・トランジスタＭ１５及びＭ１６のゲート印加電圧は、電源電位ＶＣＣ（５Ｖ）である。このため、状態Ｓ３に関して述べたのと同様に、図２中のＧ点及びＨ点、つまりトランジスタＭ１及びＭ２のドレイン電位は５Ｖ（厳密には５−Ｖｔｈ［Ｖ］）以下にクランプされる。このため、トランジスタＭ１及びＭ２のＶＧＳ及びＶＤＳの耐圧が問題になることもない。
【００４６】
なお、状態Ｓ４におけるクランプ・トランジスタＭ１１及びＭ１２のゲートに対する印加電圧Ｖ＿ＬＸは５Ｖである。また、Ｖ＿ＢＯＯＴは１０Ｖである。このため、クランプ・トランジスタＭ１１〜Ｍ１６は全てオンしている。したがって、レベルシフト回路１０の基本的なレベルシフト動作に異常が生じることは無い。
【００４７】
上述したように、クランプ・トランジスタＭ１１は、トランジスタＭ３のドレイン電位、トランジスタＭ４のゲート電位、及びトランジスタＭ５のゲート電位を、ハイサイドＮＭＯＳトランジスタＭＡのソース電位Ｖ＿ＬＸ＋閾値電圧Ｖｔｈ以上にクランプする。また、クランプ・トランジスタＭ１２は、トランジスタＭ４のドレイン電位、トランジスタＭ３のゲート電位、及びトランジスタＭ６のゲート電位を、ハイサイドＮＭＯＳトランジスタＭＡのソース電位Ｖ＿ＬＸ＋閾値電圧Ｖｔｈ以上にクランプする。
【００４８】
ここで、トランジスタＭＡのソース電位Ｖ＿ＬＸは、ブートストラップ回路１１によって生成されるＶ＿ＢＯＯＴの基準電位であり、Ｖ＿ＢＯＯＴとＶ＿ＬＸの電位差は常時一定（本実施の形態の具体例では５Ｖ）である。このため、クランプ・トランジスタＭ１１及びＭ１２は、トランジスタＭ３のＶＧＳ及びＶＤＳ、トランジスタＭ４のＶＧＳ及びＶＤＳ、トランジスタＭ５のＶＧＳ、並びにトランジスタＭ６のＶＧＳの最大値を、Ｖ＿ＢＯＯＴのレベル変動に関わらず、実質的に一定の値である"Ｖ＿ＢＯＯＴ−Ｖ＿ＬＸ−Ｖｔｈ（本実施の形態の具体例では５−Ｖｔｈ［Ｖ］）"に制限することができる。
【００４９】
よって、本実施の形態にかかるレベルシフト回路１０は、電源電位ＶＣＣより高電位とされたＶ＿ＢＯＯＴに対応した高耐圧のトランジスタを使用する必要がない。上述した具体例では、トランジスタＭ１〜Ｍ８及びＭ１１〜Ｍ１６は、耐圧が１０Ｖ以上の高耐圧のトランジスタである必要がなく、例えば耐圧が７Ｖ程度のトランジスタであればよい。
【００５０】
また、本実施の形態にかかるレベルシフト回路１０は、図５に示した従来のレベルシフト回路５０ｂが必要とするバイアス回路としてのツェナーダイオード５０４を必要としない。このため、レベルシフト回路５０ｂに比べてＣＭＯＳプロセスに適した回路構成を実現できる。
【００５１】
加えて、特許文献１には明示的に示されていないが、ブートストラップ回路からレベルシフト回路５０ｂに供給される電源電圧ＶＤＤ（本実施の形態のＶ＿ＢＯＯＴに相当）の電圧レベルが変動する場合がある。ＶＤＤが変動した場合、ツェナーダイオードを設けただけでは変動したＶＤＤに対応したＶＤＤ／２を生成することができない。このため、トランジスタＭ１及びＭ２のドレイン電位のクランプが不十分となり、トランジスタＭ１及びＭ２のドレイン・ソース間電圧がこれらの耐圧を越えるおそれがある。つまり、レベルシフト回路５０ｂが電源電圧ＶＤＤ（本実施の形態のＶ＿ＢＯＯＴに相当）の変動に十分に対応するためには、変動したＶＤＤに対応したＶＤＤ／２を生成することが可能なバイアス調整回路をさらに必要とする。
【００５２】
これに対して、図２に示したレベルシフト回路１０の具体的な構成では、クランプ・トランジスタＭ１５及びＭ１６は、電源電位ＶＣＣによってバイアスされている。一方、Ｖ＿ＢＯＯＴはＶＣＣに基づいて生成される（図１を参照）。つまり、ＶＣＣとＶ＿ＢＯＯＴは互いに連動して変動し、電源電位ＶＣＣが増減した場合にはＶ＿ＢＯＯＴも一緒に増減する。このため、図２に示したレベルシフト回路１０は、追加のバイアス調整回路を設けることなく、電源電位ＶＣＣの変動に対応することができる。
【００５３】
なお、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態にかかるレベルシフト回路の適用例の１つであるパワー半導体装置の回路ブロック図である。
【図２】本発明の実施の形態にかかるレベルシフト回路の回路ブロック図である。
【図３】図２に示したレベルシフト回路の入出力信号を示す波形図である。
【図４】従来のレベルシフト回路を示す回路ブロック図である。
【図５】従来のレベルシフト回路を示す回路ブロック図である。
【符号の説明】
【００５５】
１  パワー半導体装置
１０  レベルシフト回路
１１  ブートストラップ回路
１２、１３  駆動バッファ
１００  クランプ回路
ＭＡ  ハイサイドＮＭＯＳ
ＭＢ  ローサイドＮＭＯＳ
Ｍ１１〜Ｍ１６  クランプ・トランジスタ
【図１】
2010004198.tif 000003
【図２】
2010004198.tif 000004
【図３】
2010004198.tif 000005
【図４】
2010004198.tif 000006
【図５】
2010004198.tif 000007