(57)【要約】【課題】リセット信号の遅延時間の変更が可能なリセット回路及びリセット用半導体集積回路を提供する。【解決手段】クロック信号を計数する複数のカウンタ回路（カウンタＣ１〜Ｃ３）を有する遅延回路（タイマー部１２）を備えたリセット回路において、所定の外部端子（端子Ｐ４）に印加される電圧に応じて、前記クロック信号を計数する前記カウンタ回路の段数を変更させ、リセット解除を示すリセット信号の遅延時間を変更可能に構成した。【選択図】図３
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【特許請求の範囲】
【請求項１】
クロック信号を計数するカウンタ回路を有する遅延回路を備えたリセット回路であって、
所定の外部端子に印加される電圧に応じて、前記クロック信号を計数する前記カウンタ回路の段数を変更させて、監視対象の電圧が立ち上がった際に出力信号が変化するまでの遅延時間を変更可能に構成したことを特徴とするリセット回路。
【請求項２】
電源電圧のレベルを検出する検出回路と、クロック信号を計数するカウンタ回路を有する遅延回路とを内蔵し、前記電源電圧が所定のレベル以下に下がったことを前記検出回路が検出した際に第１のレベルの信号を出力し、前記電源電圧が所定のレベル以上に上がったことを前記検出回路が検出した際に、前記信号を前記遅延回路による遅延時間分遅れて前記第１のレベルと異なる第２のレベルに変化させるリセット用半導体集積回路であって、
所定の外部端子に印加される電圧に応じて、前記クロック信号を計数する前記カウンタ回路の段数を変更させて、前記電源電圧が立ち上がった際に出力信号が変化するまでの遅延時間を変更可能に構成したことを特徴とするリセット用半導体集積回路。
【請求項３】
前記遅延回路は、前記外部端子に印加される電圧と参照電圧とを比較する複数の比較回路を備え、
前記複数の比較回路のうち、電圧レベルが最大の第１の参照電圧と前記外部端子に印加される電圧とを比較する第１の比較回路により、前記外部端子に印加される電圧が前記第１の参照電圧よりも高いと判定された場合に、出力信号をリセットを示す状態に変化させ、
前記複数の比較回路のうち、電圧レベルが前記第１の参照電圧よりも低い第２の参照電圧と前記外部端子に印加される電圧とを比較する第２の比較回路により、前記外部端子に印加される電圧が前記第２の参照電圧よりも高いと判定された場合に、前記カウンタの段数を変更させるように構成したことを特徴とする請求項２に記載のリセット用半導体集積回路。
【請求項４】
前記カウンタ回路は複数のカウンタが直列に接続されてなり、複数のカウンタの少なくともいずれか１つのカウンタの入力端子と出力端子との間に導通状態を制御可能な伝送手段が設けられ、該伝送手段の導通、遮断により前記カウンタ回路の段数が変更可能とされ、前記伝送手段が導通状態にされる際に対応するカウンタは動作停止状態にされるように構成したことを特徴とする請求項３に記載のリセット用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を監視してリセット信号を生成するリセット回路に関し、特にカウンタを使用した遅延内蔵型リセット用半導体集積回路に関する。
【背景技術】
【０００２】
システムの動作中に電源電圧が低下すると、システムが誤動作するため、電源電圧を監視してリセット信号を生成するリセット回路が必要とされる。かかるリセット信号を生成するリセット回路を１つの半導体集積回路として形成したリセット用ＩＣが提供されている。また、リセット回路には、電源電圧の立ち上がり時に電源投入直後のシステムの誤動作を防止するため、電源電圧が充分に立ち上がってからリセットを解除すべく遅延回路が設けられることがある。このようなリセット回路の遅延回路としては、ＣＲ時定数回路を利用したものやクロック信号を計数するカウンタを使用するものがある。
【０００３】
リセット回路は使用されるシステムによって電源電圧が異なるため、遅延時間が変えられるのが望ましい。ＣＲ時定数回路からなる遅延回路を内蔵したリセット用ＩＣには、容量を外付け素子とすることで遅延時間を変えられるようにしたものが提供されている。
【０００４】
なお、カウンタを使用して電源投入時にシステムまたは集積回路内部を初期化するリセット回路に関する発明としては、例えば特許文献１に記載されているものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特公平１−２２０５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
カウンタを使用したリセット回路では、クロックを計数することでカウンタの段数に応じた遅延時間が計数され、遅延時間経過後にシステムへリセット解除タイミングが与えるようにリセット信号が生成される。従来のカウンタを内蔵したリセット用ＩＣにあっては、カウンタの段数を変更させることができないため、遅延時間を変更させることができないという不具合があった。
また、ＣＲ時定数回路からなる遅延回路を内蔵したリセット用ＩＣには、容量を外付け素子とすることで遅延時間を変えられるようにしたものがあるが、外付けの容量素子を接続するための外部端子（ピン）が必要であるため、端子数が多くなりチップおよびパッケージサイズが大きくなるという課題がある。
【０００７】
この発明は上記のような課題に着目してなされたもので、その目的とするところは、カウンタを遅延回路として使用したリセット回路において、リセット信号の遅延時間を変更できるようにすることにある。
本発明の他の目的は、リセット信号の遅延時間の変更機能とマニュアルリセット機能とを１つの外部端子の追加で実現可能なリセット用ＩＣを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためこの発明は、クロック信号を計数するカウンタ回路を有する遅延回路を備えたリセット回路において、所定の外部端子に印加される電圧に応じて、前記クロック信号を計数する前記カウンタ回路の段数を変更させて、監視対象の電圧が立ち上がった際に出力信号が変化するまでの遅延時間を変更可能に構成した。
【０００９】
また、電源電圧のレベルを検出する検出回路と、クロック信号を計数するカウンタ回路を有する遅延回路とを内蔵し、前記電源電圧が所定のレベル以下に下がったことを前記検出回路が検出した際に第１のレベルの信号を出力し、前記電源電圧が所定のレベル以上に上がったことを前記検出回路が検出した際に、前記信号を前記遅延回路による遅延時間分遅れて前記第１のレベルと異なる第２のレベルに変化させるリセット用半導体集積回路において、
所定の外部端子に印加される電圧に応じて、前記クロック信号を計数する前記カウンタ回路の段数を変更させて、前記電源電圧が立ち上がった際に出力信号が変化するまでの遅延時間を変更可能に構成した。
上記のような構成によれば、外部端子に印加される電圧のレベルに応じてカウンタの段数を変更させることができるので、リセット信号のリセット解除を示す方向へ変化する際の遅延時間を変更することができる。
【００１０】
ここで、望ましくは、前記遅延回路は、前記外部端子に印加される電圧と参照電圧とを比較する複数の比較回路を備え、
前記複数の比較回路のうち、電圧レベルが最大の第１の参照電圧と前記外部端子に印加される電圧とを比較する第１の比較回路により、前記外部端子に印加される電圧が前記第１の参照電圧よりも高いと判定された場合に、出力信号をリセットを示す状態に変化させ、前記複数の比較回路のうち、電圧レベルが前記第１の参照電圧よりも低い第２の参照電圧と前記外部端子に印加される電圧とを比較する第２の比較回路により、前記外部端子に印加される電圧が前記第２の参照電圧よりも高いと判定された場合に、前記カウンタの段数を変更させるように構成する。
これにより、所定の電圧を所定の外部端子に印加すれば、出力されるリセット信号を強制的にリセットを示す状態に変化させ、それをＣＰＵに供給することでシステムを緊急停止させることができる。また、所定の外部端子を、カウンタの段数を変更するための指令を与える端子及びシステムの緊急停止のための指令を与える端子として兼用することができる。
【００１１】
さらに、望ましくは、前記カウンタ回路は複数のカウンタが直列に接続されてなり、複数のカウンタの少なくともいずれか１つのカウンタの入力端子と出力端子との間に導通状態を制御可能な伝送手段が設けられ、該伝送手段の導通、遮断により前記カウンタ回路の段数が変更可能とされ、前記伝送手段が導通状態にされる際に対応するカウンタは動作停止状態にされるように構成する。これにより、外部からカウンタの段数を変更させることができるとともに、無駄な消費電流が流れるのを防止することができる。
【発明の効果】
【００１２】
本発明に従うと、カウンタを遅延回路として使用したリセット回路において、リセット信号の遅延時間を変更することができるようになる。また、チップサイズやパッケージサイズの大幅な増加を招くことなく、リセット信号の遅延時間の変更機能とマニュアルリセット機能を有するリセット用ＩＣを実現することが可能になるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用したリセット用ＩＣを使用して好適なシステムの一例を示すブロック構成図である。
【図２】リセット用ＩＣの一実施例を示す回路構成図である。
【図３】実施例のリセット用ＩＣ内の遅延部の一実施例を示す回路構成図である。
【発明を実施するための形態】
【００１４】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００１５】
図１は、本発明を適用したリセット用ＩＣを使用して好適なシステムの一例を示す。
【００１６】
図１に示されているように、このシステムは、電源電圧ＶＤＤをＤＣ−ＤＣ変換してＣＰＵ（マイクロプロセッサ）とその周辺デバイス（図示省略）に供給するＤＣ−ＤＣコンバータと、ＣＰＵの電源電圧すなわちＤＣ−ＤＣコンバータの出力電圧を監視してリセット信号を生成しＣＰＵに出力するリセット用ＩＣとを備えている。
リセット用ＩＣは、ＤＣ−ＤＣコンバータの出力電圧を監視して所定のレベル以下になると直ちにリセット信号ＲＳをロウレベルに変化させるとともに、電源電圧が立ち上がる際には監視電圧が所定のレベルに達した後、所定時間経過したときにリセット信号ＲＳをハイレベルに変化させる。このようなリセット信号ＲＳがＣＰＵに供給されることによって、ＣＰＵはその電源電圧が規定電圧よりも下がった場合には直ちにそれを認知することができるため、例えばシステムシャットダウンすることで電圧低下によるシステムの暴走や誤動作を防止することができるとともに、電源電圧投入時には電源電圧が充分に高くなってからリセットが解除されるため、システムを安全に起動させることができる。
【００１７】
図２には、この実施形態のリセット用ＩＣの一実施例が示されている。この実施例のリセット用ＩＣは、電源電圧ＶＤＤが印加される外部端子Ｐ１と、接地電位ＧＮＤが印加される外部端子Ｐ２と、外部端子Ｐ１とＰ２との間に設けられた検出部１１と、検出部１１に接続されたタイマー回路ＴＭとその制御回路ＣＮＴとを有する遅延部１２と、遅延部１２の後段に接続された出力部１３と、出力部１３から出力される電圧ＶＯＵＴが印加される外部端子Ｐ３と、遅延部１２の制御回路ＣＮＴに対して外部から制御電圧Ｖｃを与えるための外部端子Ｐ４とを備えている。
【００１８】
上記検出部１１は、抵抗分割で電源電圧ＶＤＤに比例した電圧を生成する分圧用の抵抗Ｒ１，Ｒ２と、基準となる定電圧Ｖｒｅｆを生成するツェナーダイオードＤ１および定電流源Ｉ１と、抵抗Ｒ１とＲ２との接続ノードＮ１の電位が基準電圧Ｖｒｅｆ（例えば０．７Ｖ）を超えたか否かで電源電圧ＶＤＤのレベルを判定するコンパレータＣＭＰ１とを備えている。また、上記出力部１３は、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列に接続され、ゲート端子に遅延部（タイマー）１２の出力電圧が共通に印加されたＰチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ２とからなるＣＭＯＳインバータにより構成されている。
【００１９】
図３には、この実施形態の遅延部１２の一実施例が示されている。この実施例の遅延部１２は、タイマー回路ＴＭとその制御回路ＣＮＴとからなる。タイマー回路は、発振器１４と、該発振器１４により生成される所定の周波数のクロック信号を入力とするカウンタＣ１と、カウンタＣ１の出力を入力とするカウンタＣ２と、カウンタＣ２の出力を入力とするカウンタＣ３と、カウンタＣ２の入力端子と出力端子の間に接続されたスイッチＭＯＳトランジスタＭ３と、カウンタＣ３の入力端子と出力端子の間に接続されたスイッチＭＯＳトランジスタＭ４と、を備える。
上記発振器１４の制御端子には、上記検出部１１のコンパレータＣＭＰ１から出力された電圧が印加され、電源電圧ＶＤＤが所定のレベル以上になってコンパレータＣＭＰ１の出力がハイレベルに変化すると、それをスタート信号として発振器１４が発振動作を開始するように構成されている。また、すべてのカウンタＣ１〜Ｃ３がキャリーオーバーしてカウンタＣ３の出力が変化すると発振動作を停止するように構成されている。
【００２０】
また、制御回路は、外部から制御電圧が印加される外部端子Ｐ４の電圧が非反転入力端子に印加され、参照電圧Ｖｒｅｆ１が反転入力端子に印加され、端子Ｐ４の電圧と参照電圧Ｖｒｅｆ１とを比較するコンパレータＣＭＰ２と、同様に端子Ｐ４の電圧と参照電圧Ｖｒｅｆ２とを比較するコンパレータＣＭＰ３と、端子Ｐ４の電圧が反転入力端子に印加され、参照電圧Ｖｒｅｆ３が非反転入力端子に印加され、端子Ｐ４の電圧と参照電圧Ｖｒｅｆ３とを比較するコンパレータＣＭＰ４とを備える。そして、上記コンパレータＣＭＰ２の出力がＭＯＳトランジスタＭ３のゲート端子に印加され、コンパレータＣＭＰ３の出力がＭＯＳトランジスタＭ４のゲート端子に印加されており、コンパレータの出力によってＭＯＳトランジスタがオン、オフ制御されるように構成されている。
【００２１】
この実施例では、参照電圧Ｖｒｅｆ１＜Ｖｒｅｆ２＜Ｖｒｅｆ３となるように設定されており、端子Ｐ４の電圧に応じてカウンタＣ１〜Ｃ３の段数が変化するようになっている。例えば外部より端子Ｐ４に印加された電圧ＶｃがＶｃ＜Ｖｒｅｆ１である場合には、コンパレータＣＭＰ２，ＣＭＰ３がロウレベルの信号を出力し、ＭＯＳトランジスタＭ３，Ｍ４が共にオフ状態とされる。これにより、発振器１４から出力されたクロック信号で動作するカウンタＣ１の出力によってカウンタＣ２が動作し、さらにカウンタＣ２の出力によってカウンタＣ３が動作され、タイマー回路の出力は発振器が起動されてから３個すべてのカウンタがキャリーオーバーした時点で出力がハイレベルからロウレベルに変化する。このタイマー回路の出力は、図２の出力部１３で反転されてリセット信号として出力される。つまり、最も大きな遅延時間の経過後にシステムのリセットを解除するためのリセット信号が出力される。
また、外部より端子Ｐ４に印加された電圧ＶｃがＶｒｅｆ１＜Ｖｃ＜Ｖｒｅｆ２である場合には、コンパレータＣＭＰ２がハイレベルの信号を、またＣＭＰ３がロウレベルの信号を出力し、ＭＯＳトランジスタＭ３がオン，Ｍ４がオフ状態とされる。そのため、カウンタＣ１の出力がカウンタＣ２を飛ばして直接カウンタＣ３へ入力される。これにより、カウンタＣ１とＣ３がキャリーオーバーした時点で出力が変化する。つまり、２番目に大きな遅延時間の経過後にシステムのリセットを解除するためのリセット信号が出力される。
さらに、外部より端子Ｐ４に印加された電圧ＶｃがＶｒｅｆ２＜Ｖｃ＜Ｖｒｅｆ３である場合、コンパレータＣＭＰ２，ＣＭＰ３がハイレベルの信号を出力し、ＭＯＳトランジスタＭ２，Ｍ３が共にオン状態とされる。そのため、カウンタＣ１の出力がカウンタＣ２，Ｃ３を飛ばして直接出力端子へ伝達される。これにより、カウンタＣ１がキャリーオーバーする最も短い遅延時間の経過後にシステムのリセットを解除するためのリセット信号が出力される。
また、この実施例では、コンパレータＣＭＰ２，ＣＭＰ３の出力信号がカウンタＣ２，Ｃ３の制御端子に供給され、トランジスタＭ２，Ｍ３がオンにされると対応するカウンタの計数動作を停止させるようになっている。これにより、回路の無駄な動作を回避してＩＣの消費電力を低減することができる。
【００２２】
さらに、外部より端子Ｐ４に印加された電圧ＶｃがＶｃ＞Ｖｒｅｆ３である場合には、コンパレータＣＭＰ４の出力がロウレベル変化し、例えばこの信号が直接出力端子Ｐ３へ供給されることによって出力リセット信号がロウレベルに変化されるようになっている。従って、外部端子Ｐ４にＶｃ＞Ｖｒｅｆ３の電圧Ｖｃを印加することによって、強制的にロウレベルのリセット信号をＣＰＵへ出力させ、システムを緊急停止させることができる。つまり、この実施例では、外部端子Ｐ４を、遅延時間の制御端子として利用するとともに、マニュアルリセットの指令を与えるための端子として兼用していることとなる。そのため、遅延時間の変更とマニュアルリセットのために別々に端子を設ける場合に比べて必要な外部端子数を減らし、チップサイズおよびパッケージサイズの増加を抑えることができる。また、この実施例では、外部より端子Ｐ４に印加された電圧ＶｃがＶｃ＞Ｖｒｅｆ３である場合には、コンパレータＣＭＰ２，ＣＭＰ３，ＣＭＰ４の出力によってカウンタＣ１，Ｃ２，Ｃ３の動作がすべて停止されるように構成されている。
【００２３】
以上本発明の一実施形態について述べたが、本発明は上記実施形態に限定されることなく、本発明の技術的思想に基づいて各種の変更が可能である。例えば、上記実施形態では、カウンタＣ２，Ｃ３とそれぞれ並列にスイッチＭＯＳトランジスタＭ３，Ｍ４を設けて遅延時間を３段階に切替え可能に構成したものを説明したが、３個のカウンタＣ１，Ｃ２，Ｃ３の段数をすべて異なるように設計するとともに、全てのカウンタＣ１，Ｃ２，Ｃ３とそれぞれ並列にスイッチＭＯＳトランジスタを設けて、オンさせるＭＯＳトランジスタの数および組合せを変更することで、さらに多段階に遅延時間を切り替えることができるように構成しても良い。また、内蔵するカウンタの数は３個に限定されず、２個あるいは４個以上であっても良い。さらに、外部端子Ｐ４に印加された電圧を検出するためのコンパレータＣＭＰ２，ＣＭＰ３を設ける代わりに、レジスタを内蔵してディジタル制御コードで制御時間を切り替えることができるように構成しても良い。
また、上記実施形態では、発振部１４がチップ内部に設けられている場合を説明したが、チップの外部から供給されるクロック信号をカウンタで計数して計時を行うリセット用ＩＣに適用することが可能である。さらに、本発明は、半導体集積回路化されたリセット用ＩＣでなく、ＣＰＵなどの半導体集積回路に内蔵されるリセット回路にも適用することができる。
また、上記実施形態では、リセット信号をロウレベルに立ち下げることでリセットをかけ、リセット信号をハイレベルに立ち上げることでリセットを解除する場合を説明したが、ハイレベルとロウレベルは逆の関係であっても良い。
さらに、上記実施形態では、カウンタＣ１の出力をＣ２またはＣ２，Ｃ３を飛ばして後段へ伝送する手段としてＭＯＳトランジスタＭ２，Ｍ３を使用したが、Ｍ２，Ｍ３の代わりにＰ−ＭＯＳとＮ−ＭＯＳを並列に接続したトランスミッションゲートあるいはＡＮＤゲートのような論理ゲート回路を伝送手段として使用するように構成しても良い。
【符号の説明】
【００２４】
１１   検出部
１２   遅延部
１３   出力部
Ｃ１，Ｃ２，Ｃ３  カウンタ
ＣＭＰ２，ＣＭＰ３，ＣＭＰ４  コンパレータ
Ｍ３，Ｍ４  ＭＯＳトランジスタ
【図１】
2010268258.tif 000003
【図２】
2010268258.tif 000004
【図３】
2010268258.tif 000005