(57)【要約】【課題】  クロック信号を使用せずにモード設定が可能でテスト用に使用される外部ピンの削減化が図られた半導体集積回路、およびその半導体集積回路の動作モード設定方法を提供する。【解決手段】  リセット回路２６０でフリップフロップ２５９からの保持信号ＨＬＤを‘Ｌ’レベルにしてマルチプレサ２５１，２５２でモード設定信号ＩＮ１，ＩＮ２を通過させる。その後、信号ＩＮ３を‘Ｌ’レベルから‘Ｈ’レベルにしてフリップフロップ２５９の保持信号ＨＬＤを‘Ｈ’レベルにして、信号ＩＮ３をアンドゲート２５３によって遮断するととともに、マルチプレサ２５１，２５２でモード設定信号を保持する。【選択図】  図２
2010261778.tif 000002
【特許請求の範囲】
【請求項１】
動作モードを設定するモード設定信号を外部から入力するモード設定ピンと、
タイミング信号が入力され、リセットにより通過状態になり、リセット解除後に、前記タイミング信号が第１のレベルから第２のレベルに最初に変化するタイミングで保持状態に変化する保持信号を生成する保持信号生成回路と、
前記モード設定信号と前記モード設定信号から生成された信号とのいずれかである保持対象信号と、前記保持信号とが入力され、前記保持信号が通過状態にあるときに該保持対象信号を通過させて出力し、前記保持信号が保持状態にあるときに、該保持信号の保持状態への変化のタイミングにおいて入力されていた前記保持対象信号を保持して出力する保持回路とを有し、
前記保持回路に保持した信号に応じた動作モードで動作することを特徴とする半導体集積回路。
【請求項２】
前記保持信号生成回路が、前記タイミング信号がクロック端子に入力されたフリップフロップであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記保持信号が通過状態にあるときに前記タイミング信号の前記保持信号生成回路への入力を許可し、前記保持信号が保持状態にあるときに前記タイミング信号の前記保持信号生成回路への入力を禁止するタイミング信号入力制御回路をさらに備えることを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
電源供給開始を検知してリセット状態からリセット解除状態に変化するリセット信号を生成し、前記保持信号生成回路に供給するリセット回路をさらに備えることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
【請求項５】
前記保持回路が、前記保持信号が通過状態にあるときに前記保持対象信号を選択し、前記保持信号が保持状態にあるときに自らの出力を選択するマルチプレクサ、もしくは、前記保持信号が通過状態にあるときに前記保持対象信号を通過させ、前記保持信号が保持状態に変化するときに前記保持対象信号を保持し、その後、該保持した信号を出力するラッチからなることを特徴とする請求項１ないし４のいずれかに記載の半導体集積回路。
【請求項６】
動作モードを設定するモード設定信号を外部から入力するモード設定ピンと、タイミング信号が入力され、リセットにより通過状態になり、リセット解除後に、前記タイミング信号が第１のレベルから第２のレベルに変化するタイミングで保持状態に変化する保持信号を生成する保持信号生成回路と、前記モード設定信号と前記モード設定信号から生成された信号とのいずれかである保持対象信号と、前記保持信号とが入力され、前記保持信号が通過状態にあるときに該保持信号を通過させて出力し、前記保持信号が保持状態にあるときに、該保持信号の保持状態への変化のタイミングにおいて入力されていた保持対象信号を保持して出力する保持回路とを有する半導体集積回路の動作モードを設定する方法であって、
前記モード設定信号を入力し、その後、前記タイミング信号を第１のレベルから第２のレベルに１回だけ変化させることにより、前記保持対象信号を保持回路に保持させ、前記半導体集積回路を該保持回路に保持した信号に応じた動作モードで動作させることを特徴とする半導体集積回路の動作モード設定方法。
【請求項７】
前記タイミング信号を第２の外部入力ピンから入力し、該タイミング信号を第１のレベルから第２のレベルに変化させて前記保持対象信号を前記保持回路に保持させ、その後、前記第２の外部入力ピンを、他の信号を入力もしくは出力するために利用することを特徴とする請求項６記載の半導体集積回路の動作モード設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種の動作モードで動作する半導体集積回路、および半導体集積回路の動作モード設定方法に関する。
【背景技術】
【０００２】
半導体集積回路は、製造後に様々なテストを行ない、正常に動作する良品のみを選別して出荷する必要がある。このため、半導体集積回路は、通常の動作モード以外に、様々なテストを行なうための各種のテストモードを有し、出荷テストにあたっては、半導体集積回路に備えられた外部ピンから所定の値（固定値）を入力することで所望のテストモードに設定するのが通例である。
【０００３】
図４は、従来の半導体集積回路の構成を示す図、図５は、図４に示す半導体集積回路に備えられたテストモード設定回路の構成を示す図である。また、図６は、図５に示すテストモード設定回路で設定される各動作モードと、各動作モードに設定するためのモード設定信号の論理値を示す図である。
【０００４】
図４に示す半導体集積回路１００には、外部入力ピン１０１，１０２と、入力側が外部入力ピン１０１，１０２に接続されたバッファ１１１，１１２と、バッファ１１１，１１２の出力側に接続されたテストモードデコーダ１１３とが備えられている。ここで、バッファ１１１，１１２とテストモードデコーダ１１３からテストモード設定回路１１０が構成されている。半導体集積回路１００の他の構成要素について説明する前に、先ずテストモード設定回路１１０について、図５および図６を参照して説明する。
【０００５】
図５には、図４に示すテストモード設定回路１１０および外部入力ピン１０１，１０２が示されている。外部入力ピン１０１，１０２には、通常の動作モードであるノーマルモードと、３つのテストモードであるスキャンテストモード，メモリテストモード，マクロテストモードを設定するためのモード設定信号ＩＮ１，ＩＮ２が入力される。
【０００６】
また、テストモード設定回路１１０に備えられたテストモードデコーダ１１３は、ノアゲート１１３ａと、アンドゲート１１３ｂ，１１３ｃ，１１３ｄから構成されている。
【０００７】
このテストモード設定回路１１０では、図６に示すように、モード設定信号ＩＮ１，ＩＮ２として論理値０，０が入力された場合は、ノアゲート１１３ａからノーマルモード（通常動作モード）であることを示す‘Ｈ’レベルの信号ＮＭが出力される。また、モード設定信号ＩＮ１，ＩＮ２として論理値０，１が入力された場合は、アンドゲート１１３ｂからスキャンテストモードであることを示す‘Ｈ’レベルの信号ＳＭが出力される。さらに、モード設定信号ＩＮ１，ＩＮ２として論理値１，０が入力された場合は、アンドゲート１１３ｃからメモリテストモードであることを示す‘Ｈ’レベルの信号ＭＭが出力される。また、モード設定信号ＩＮ１，ＩＮ２として論理値１，１が入力された場合は、アンドゲート１１３ｄからマクロテストモードであることを示す‘Ｈ’レベルの信号ＭａＭが出力される。
【０００８】
再び、図４に戻って説明を続ける。尚、この図４は、図面を簡略化するために、図５に示す各モードのうちのマクロテストモードのみを説明するための図となっている。
【０００９】
図４に示す半導体集積回路１００には、上述した外部入力ピン１０１，１０２およびテストモード設定回路１１０に加えて、さらに、外部入力ピン１０３，１０４，１０５，１０６と、入力側が外部入力ピン１０３，１０４，１０５，１０６に接続されたバッファ１２１，１２２，１２３，１２４と、これらバッファ１２１，１２２，１２３，１２４の出力側に接続されたマクロ回路３０とが備えられている。マクロ回路３０は、テストモードデコーダ１１３からのマクロテストモード用の信号ＭａＭが入力されるテストモード端子ｔｍｏｄｅと、マクロ回路３０をテストするにあたりこのマクロ回路３０を制御するための信号が入力される入力端子ｔｉｎ１，ｔｉｎ２，ｔｉｎ３，ｔｉｎ４と、テスト結果を出力するための出力端子ｔｏｕｔ１，ｔｏｕｔ２，ｔｏｕｔ３とを有する。
【００１０】
また、半導体集積回路１００には、図示しないユーザ回路からの信号ＵＬ１，ＵＬ２，ＵＬ３が入力されるマルチプレクサ４１，４２，４３と、これらマルチプレクサ４１，４２，４３の出力側に接続されたバッファ５１，５２，５３と、これらバッファ５１，５２，５３の出力側に接続された外部出力ピン６１，６２，６３とが備えられている。
【００１１】
この半導体集積回路１００では、通常動作モードにおいては、即ちモード設定信号ＩＮ１，ＩＮ２として論理値０，０が入力されたノーマルモードにおいては、テストモードデコーダ１１３からのマクロテストモードの信号ＭａＭは‘Ｌ’レベルにある。この‘Ｌ’レベルにある信号ＭａＭが、マルチプレクサ４１，４２，４３の制御端子に入力されるため、マルチプレクサ４１，４２，４３からは図示しないユーザ回路からの信号ＵＬ１，ＵＬ２，ＵＬ３が出力される。これらの信号ＵＬ１，ＵＬ２，ＵＬ３は、バッファ５１，５２，５３を経由して外部出力ピン６１，６２，６３から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３として外部に出力される。
【００１２】
一方、テストモードの１つであるマクロテストモードにおいては、モード設定信号ＩＮ１，ＩＮ２として論理値１，１が入力される。すると、テストモードデコーダ１１３から‘Ｈ’レベルの信号ＭａＭが出力される。この‘Ｈ’レベルの信号ＭａＭは、マクロ回路３０のテストモード端子ｔｍｏｄｅおよびマルチプレクサ４１，４２，４３の制御端子に入力される。
【００１３】
また、外部入力ピン１０３，１０４，１０５，１０６には、マクロ回路３０のテストにあたり、このマクロ回路３０を制御するための信号ＩＮ３，ＩＮ４，ＩＮ５，ＩＮ６が入力される。これらの信号ＩＮ３，ＩＮ４，ＩＮ５，ＩＮ６は、バッファ１２１，１２２，１２３，１２４を経由してマクロ回路３０の入力端子ｔｉｎ１，ｔｉｎ２，ｔｉｎ３，ｔｉｎ４に入力される。
【００１４】
マクロ回路３０では、入力端子ｔｉｎ１，ｔｉｎ２，ｔｉｎ３，ｔｉｎ４に入力された信号ＩＮ３，ＩＮ４，ＩＮ５，ＩＮ６で制御されたテストが行なわれ、そのテスト結果が出力端子ｔｏｕｔ１，ｔｏｕｔ２，ｔｏｕｔ３から出力される。
【００１５】
ここで、マルチプレクサ４１，４２，４３の制御端子には、‘Ｈ’レベルの信号が入力されているため、マルチプレクサ４１，４２，４３からは、マクロ回路３０の出力端子ｔｏｕｔ１，ｔｏｕｔ２，ｔｏｕｔ３からのテスト結果が出力される。これらの結果は、バッファ５１，５２，５３を経由して外部出力ピン６１，６２，６３から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３として外部に出力され、これらの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に基づいて、マクロ回路３０の良否が判定される。
【００１６】
図４に示す半導体集積回路１００では、マクロ回路３０のテストを行なうにあたり、このマクロ回路３０を制御するための信号ＩＮ３，ＩＮ４，ＩＮ５，ＩＮ６が入力される外部入力ピン１０３，１０４，１０５，１０６以外に、マクロテストモード状態に固定しておくためのモード設定信号ＩＮ１，ＩＮ２が入力される外部入力ピン１０１，１０２が必要である。また、半導体集積回路によっては、さらに多数のテストモードを有するものもあり、このような半導体集積回路をテストする場合は、多数のテストモードそれぞれを設定するための多数の外部入力ピンが必要とされる。従って、テスト用に使用される外部ピンが多いという問題がある。そこで、テスト用に使用される外部ピンを削減する技術がいくつか提案されている。
【００１７】
例えば、特許文献１には、専用のモード設定ピンを設けずに、一般的な用途のピン（リセットピン，クロックピン）を使用して半導体集積回路をテストモードに設定する技術が提案されている。
【００１８】
また、特許文献２には、クロックの入力回数で制御されるセレクタによって、テストモード設定入力を通常動作モード設定入力に切り替えることにより、テストモード専用ピンを不要にした技術が提案されている。
【００１９】
さらに、特許文献３には、１つの外部ピンを、リセット信号が‘Ｌ’レベルの場合にはテストモード設定用のピンとして使用し、リセット信号が‘Ｈ’レベルの場合には通常動作モード用のピンとして使用する技術が提案されている。
【００２０】
また、特許文献４には、通常動作モードにおけるデータ出力用の出力ピンを、テストデータを印加する入力ピンとして使用する技術が提案されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００７−１７１０６０号公報
【特許文献２】特開２０００−３０４８３１号公報
【特許文献３】特開平９−１４５８０３号公報
【特許文献４】特開平７−２８７０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかし、特許文献１では、半導体集積回路をテストモードに設定するにあたり、リセットピンに入力されるリセット信号を、クロックピンに入力されるクロック信号で同期化する必要がある。従って、回路構成が複雑であるという問題がある。
【００２３】
また、特許文献２では、セレクタでテストモード設定入力を通常動作モード設定入力に切り替えるにあたり、リセット信号が‘Ｈ’レベルになったことを受けて、制御回路に設定されたカウント数になるまでクロックでカウンする必要がある。従って、やはり回路構成が複雑であるという問題がある。
【００２４】
さらに、特許文献３では、リセット信号が‘Ｌ’レベルにある期間に外部ピンから入力された複数のクロックパルスをシフトレジスタでシフトして生成された信号を、リセット信号が‘Ｈ’レベルになった時点でラッチして、テストモード制御信号を生成する必要がある。従って、回路構成が複雑であるという問題がある。
【００２５】
また、特許文献４では、リセット信号が‘Ｌ’レベルにある期間にクロックを入力して、出力ピンを、テストデータを印加する入力ピンとして使用できる状態にしてテストデータを印加し、次いでリセット信号を‘Ｈ’レベルにしてクロックの立ち上がりに同期してテストデータを出力する必要がある。従って、回路構成が複雑であるという問題がある。
【００２６】
また、これらの従来技術は、いずれも、テストモード設定のためにクロック信号（‘Ｌ’レベルと‘Ｈ’レベルとの間の変化を繰り返す信号）を利用している。従って、ＩＤＤＱテスト（静止時電源電流テスト）等、クロック信号を供給していない状態で行うテストを実施する場合には、いったん、クロック信号の供給を行ってテストモードの設定を行った後で、クロック信号の供給を停止してから試験を行う、等の、複雑な操作が必要になる。また、半導体集積回路の外部からクロック信号を供給する、もしくは、半導体集積回路内部に設けられたクロック源を制御するための信号を供給するピンも必要になる。
【００２７】
本発明は、上記事情に鑑み、クロック信号を使用せずに動作モードを設定することが可能でテスト用に使用される外部ピンの削減化が図られた半導体集積回路、およびその半導体集積回路の動作モード設定方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成する本発明の半導体集積回路は、
動作モードを設定するモード設定信号を外部から入力するモード設定ピンと、
タイミング信号が入力され、リセットにより通過状態になり、リセット解除後に、上記タイミング信号が第１のレベルから第２のレベルに最初に変化するタイミングで保持状態に変化する保持信号を生成する保持信号生成回路と、
上記モード設定信号と上記モード設定信号から生成された信号とのいずれかである保持対象信号と、上記保持信号とが入力され、上記保持信号が通過状態にあるときに保持対象信号を通過させて出力し、上記保持信号が保持状態にあるときに、保持信号の保持状態への変化のタイミングにおいて入力されていた上記保持対象信号を保持して出力する保持回路とを有し、
上記保持回路に保持した信号に応じた動作モードで動作することを特徴とする。
【００２９】
本発明の半導体集積回路は、モード設定信号に加えて、第１のレベルから第２のレベルに変化するタイミング信号を供給することにより、クロック信号を使用せずに、動作モードの設定を行うことができる。そして、所定のテストモードヘの設定を行った後には、設定信号を入力した外部ピンを、例えばテスト制御用のピンに割り当てる等、他の用途に使用することができる。従って、テスト用に使用される外部ピンを減らすことができる。
【００３０】
ここで、上記保持信号生成回路が、上記タイミング信号がクロック端子に入力されたフリップフロップであることが好ましい。
【００３１】
このようにすると、簡単な回路構成で保持信号生成回路を実現することができる。
【００３２】
また、上記保持信号が通過状態にあるときに上記タイミング信号の上記保持信号生成回路への入力を許可し、上記保持信号が保持状態にあるときに上記タイミング信号の上記保持信号生成回路への入力を禁止するタイミング信号入力制御回路をさらに備えることも好ましい態様である。
【００３３】
このようにすると、タイミング信号の入力に利用する外部ピンも、動作モード設定の後には、他の用途に使用し、テスト用に使用される外部ピンをさらに減らすことができる。
【００３４】
さらに、電源供給開始を検知してリセット状態からリセット解除状態に変化するリセット信号を生成し、上記保持信号生成回路に供給するリセット回路をさらに備えることも好ましい。
【００３５】
このようにすると、半導体集積回路の外部からリセット信号を入力する必要が無く、テスト用に使用される外部ピンをさらに減らすことができる。
【００３６】
また、上記保持回路が、上記保持信号が通過状態にあるときに上記保持対象信号を選択し、上記保持信号が保持状態にあるときに自らの出力を選択するマルチプレクサ、もしくは、上記保持信号が通過状態にあるときに上記保持対象信号を通過させ、上記保持信号が保持状態に変化するときに上記保持対象信号を保持し、その後、その保持した信号を出力するラッチからなることも好ましい。
【００３７】
このように、保持回路がマルチプレクサもしくはラッチからなるものであると、簡単な回路構成で済む。
【００３８】
また、上記目的を達成する本発明の半導体集積回路の動作モード設定方法は、
動作モードを設定するモード設定信号を外部から入力するモード設定ピンと、タイミング信号が入力され、リセットにより通過状態になり、リセット解除後に、上記タイミング信号が第１のレベルから第２のレベルに変化するタイミングで保持状態に変化する保持信号を生成する保持信号生成回路と、上記モード設定信号と上記モード設定信号から生成された信号とのいずれかである保持対象信号と、上記保持信号とが入力され、上記保持信号が通過状態にあるときにその保持信号を通過させて出力し、上記保持信号が保持状態にあるときに、その保持信号の保持状態への変化のタイミングにおいて入力されていた保持対象信号を保持して出力する保持回路とを有する半導体集積回路の動作モードを設定する方法であって、
上記モード設定信号を入力し、その後、上記タイミング信号を第１のレベルから第２のレベルに１回だけ変化させることにより、上記保持対象信号を保持回路に保持させ、上記半導体集積回路をその保持回路に保持した信号に応じた動作モードで動作させることを特徴とする。
【００３９】
本発明の半導体集積回路の動作設定方法は、モード設定信号に加えて、第１のレベルから第２のレベルに変化するタイミング信号を供給することにより、クロック信号を使用せずに、動作モードの設定を行うことができる。そして、所定のテストモードヘの設定を行った後には、設定信号を入力した外部ピンを、例えばテスト制御用のピンに割り当てる等、他の用途に使用することができる。従って、テスト用に使用される外部ピンを減らすことができる。
【００４０】
ここで、上記タイミング信号を第２の外部入力ピンから入力し、そのタイミング信号を第１のレベルから第２のレベルに変化させて上記保持対象信号を上記保持回路に保持させ、その後、上記第２の外部入力ピンを、他の信号を入力もしくは出力するために利用することが好ましい。
【００４１】
このようにすると、第２の外部入力ピンを他の用途に利用することができる。
【発明の効果】
【００４２】
本発明によれば、クロック信号を利用せずに動作モードを設定することが可能でテスト用に使用される外部ピンの削減化が図られた半導体集積回路、およびその半導体集積回路の動作モード設定方法を提供することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態の半導体集積回路の構成を示す図である。
【図２】図１に示す半導体集積回路に備えられたテストモード設定回路の構成を示す図である。
【図３】図２に示すテストモード設定回路とは異なるテストモード設定回路の構成を示す図である。
【図４】従来の半導体集積回路の構成を示す図である。
【図５】図４に示す半導体集積回路に備えられたテストモード設定回路の構成を示す図である。
【図６】図５に示すテストモード設定回路で設定される各動作モードと、各動作モードに設定するためのモード設定信号の論理値を示す図である。
【発明を実施するための形態】
【００４４】
以下、図面を参照して本発明の実施の形態を説明する。
【００４５】
図１は、本発明の一実施形態の半導体集積回路の構成を示す図、図２は、図１に示す半導体集積回路に備えられたテストモード設定回路の構成を示す図である。
【００４６】
尚、前述した図４に示す半導体集積回路１００の構成要素と同じ構成要素には同一の符号を付して説明する。
【００４７】
図１に示す半導体集積回路１には、本発明の一実施形態の半導体集積回路の動作モード設定方法が適用されている。この半導体集積回路１には、外部入力ピン１１，１２，１３，１４と、入力側が外部入力ピン１１，１２，１３，１４に接続されたバッファ２１，２２，２３，２４と、バッファ２１，２２，２３の出力側に接続されたテストモードデコーダ２５およびマクロ回路３０とが備えられている。また、この半導体集積回路１には、マルチプレクサ４１，４２，４３と、バッファ５１，５２，５３と、外部出力ピン６１，６２，６３とが備えられている。ここで、バッファ２１，２２，２３とテストモードデコーダ２５からテストモード設定回路２０が構成されている。
【００４８】
先ず、このテストモード設定回路２０の構成および動作について、図２を参照して説明する。図２には、図１に示す外部入力ピン１１，１２，１３およびテストモード設定回路２０が示されている。外部入力ピン１１，１２は、本発明にいうモード設定ピンの一例であり、これら外部入力ピン１１，１２には、前述した図６に示す論理値の組み合わせにより定まる、ノーマルモード，スキャンテストモード，メモリテストモード，マクロテストモードを設定するためのモード設定信号ＩＮ１，ＩＮ２が入力される。また、外部入力ピン１３には、‘Ｌ’レベルから‘Ｈ’レベルに１回だけ変化するタイミング信号の役割を担う信号ＩＮ３が入力される。
【００４９】
テストモード設定回路２０を構成するテストモードデコーダ２５には、マルチプレサ２５１，２５２と、アンドゲート２５３と、ノアゲート２５４と、アンドゲート２５５，２５６，２５７と、オアゲート２５８と、フリップフロップ２５９と、リセット回路２６０とが備えられている。ここで、マルチプレサ２５１，２５２が本発明にいう保持回路の一例に相当し、アンドゲート２５３が本発明にいうタイミング信号入力制御回路の一例に相当する。また、フリップフロップ２５９が本発明にいう保持信号生成回路の一例に相当する。
【００５０】
マルチプレサ２５１は、入力端子‘０’がバッファ２１の出力側に接続され、入力端子‘１’が出力端子に接続され、さらに制御端子がフリップフロップ２５９の出力端子に接続されている。
【００５１】
また、マルチプレサ２５２は、入力端子‘０’がバッファ２２の出力側に接続され、入力端子‘１’が出力端子に接続され、さらに制御端子がフリップフロップ２５９の出力端子に接続されている。
【００５２】
さらに、アンドゲート２５３は、第１の入力端子がバッファ２３の出力側に接続されるとともに第２の入力端子（負論理）がフリップフロップ２５９の出力端子に接続されている。
【００５３】
また、フリップフロップ２５９のデータ端子にはオアゲート２５８からの信号Ｄが入力されるとともにクロック端子にはアンドゲート２５３からのタイミング信号Ｔが入力される。
【００５４】
さらに、フリップフロップ２５９のリセット端子には、リセット回路２６０からのリセット信号ＲＳＴが入力される。
【００５５】
リセット回路２６０は、このテストモード設定回路２０への電源の供給開始を検知して‘Ｌ’レベル（リセット状態）から‘Ｈ’レベル（リセット解除状態）に変化するリセット信号ＲＳＴを生成する。
【００５６】
電源の供給が開始されると、リセット回路２６０から‘Ｌ’レベルのリセット信号ＲＳＴが所定期間だけ出力される。この‘Ｌ’レベルのリセット信号ＲＳＴがフリップフロップ２５９のリセット端子（負論理）に入力されるため、フリップフロップ２５９の出力端子からは‘Ｌ’レベルの保持信号ＨＬＤが出力される。この‘Ｌ’レベルの保持信号ＨＬＤは、マルチプレサ２５１，２５２の制御端子およびアンドゲート２５３の第２の入力端子に入力される。その後、リセット信号ＲＳＴは‘Ｈ’レベルに変化するが、そのときに外部入力ピン１３に入力されている信号ＩＮ３は、‘Ｌ’レベルにある。このため、アンドゲート２５３から出力されているタイミング信号Ｔは‘Ｌ’レベルにある。従って、保持信号ＨＬＤは‘Ｌ’レベルのままである。
【００５７】
ここで、外部入力ピン１１，１２にモード設定信号ＩＮ１，ＩＮ２として共に論理値０が入力された場合、これら論理値０がバッファ２１，２２，マルチプレサ２５１，２５２の入力端子‘０’を経由してノアゲート２５４に入力される。従って、ノアゲート２５４からノーマルモード（通常動作モード）であることを示す‘Ｈ’レベルの信号ＮＭが出力される。
【００５８】
また、外部入力ピン１１，１２にモード設定信号ＩＮ１，ＩＮ２として論理値０，１が入力された場合、これら論理値０，１がバッファ２１，２２，マルチプレサ２５１，２５２の入力端子‘０’を経由してアンドゲート２５５に入力される。アンドゲート２５５の、バッファ２１の出力に接続された入力端子は負論理、バッファ２２の出力に接続された入力端子は正論理であるため、アンドゲート２５５からスキャンテストモードであることを示す‘Ｈ’レベルの信号ＳＭが出力される。
【００５９】
さらに、外部入力ピン１１，１２にモード設定信号ＩＮ１，ＩＮ２として論理値１，０が入力された場合、これら論理値１，０がバッファ２１，２２，マルチプレサ２５１，２５２の入力端子‘０’を経由してアンドゲート２５６に入力される。アンドゲート２５６の、バッファ２１の出力に接続された入力端子は正論理、バッファ２２の出力に接続された入力端子は負論理であるため、アンドゲート２５６からメモリテストモードであることを示す‘Ｈ’レベルの信号ＭＭが出力される。
【００６０】
また、外部入力ピン１１，１２にモード設定信号ＩＮ１，ＩＮ２として論理値１，１が入力された場合、これら論理値１，１がバッファ２１，２２，マルチプレサ２５１，２５２の入力端子‘０’を経由してアンドゲート２５７に入力される。アンドゲート２５７の、バッファ２１の出力に接続された入力端子およびバッファ２２の出力に接続された入力端子は正論理であるため、アンドゲート２５７からマクロテストモードであることを示す‘Ｈ’レベルの信号ＭａＭが出力される。
【００６１】
このように、電源の供給が開始された初期の時点では、フリップフロップ２５９からの保持信号ＨＬＤが‘Ｌ’レベルになっているため、マルチプレサ２５１，２５２でモード設定信号ＩＮ１，ＩＮ２を通過させて、半導体集積回路１のモードを設定する信号を生成する。また、アンドゲート２５３も信号ＩＮ３を通過させて、フリップフロップ２５９への入力を許可する。
【００６２】
このとき、ノーマルモード以外であれば、オアゲート２５８からのデータ信号Ｄが‘Ｈ’レベルになっている。この‘Ｈ’レベルのデータ信号Ｄは、フリップフロップ２５９のデータ端子に入力される。
【００６３】
このように、リセット信号ＲＳＴが‘Ｌ’レベルから‘Ｈ’レベルに変化し、設定信号ＩＮ１，ＩＮ２が入力された状態から、設定信号ＩＮ１，ＩＮ２の値を保ったまま、外部入力ピン１３から入力されている信号ＩＮ３が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、アンドゲート２５３から出力されているタイミング信号Ｔも‘Ｌ’レベルから‘Ｈ’レベルに変化する。フリップフロップ２５９では、この変化のタイミングで、データ端子に入力されている‘Ｈ’レベルのデータ信号Ｄが取り込まれて、フリップフロップ２５９から出力されている保持信号ＨＬＤが‘Ｌ’レベルから‘Ｈ’レベルに変化する。
【００６４】
保持信号ＨＬＤが‘Ｈ’レベルに変化することにより、外部入力ピン１３から入力されている信号ＩＮ３がアンドゲート２５３によって遮断されるととともに、マルチプレサ２５１，２５２もそのタイミングにおいて‘０’入力端子に入力され、出力端子から出力されていた信号を保持する。これによって、半導体集積回路のモードが設定される。これ以後は、外部入力ピン１１，１２に入力されているモード設定信号ＩＮ１，ＩＮ２を変化させても、また外部入力ピン１３に入力されている信号ＩＮ３を変化させても、設定されたモードは変化しない。
【００６５】
再び、図１に戻って説明を続ける。尚、この図１は、図面を簡略化するために、図２に示す各モードのうちのマクロテストモードのみを説明するための図となっている。
【００６６】
図１に示す半導体集積回路１では、通常動作モードに設定するためには、モード設定信号ＩＮ１，ＩＮ２として論理値０，０を入力する。これにより、テストモードデコーダ２５からのマクロテストモードの信号ＭａＭは‘Ｌ’レベルにある。この‘Ｌ’レベルの信号ＭａＭが、マルチプレクサ４１，４２，４３の制御端子に入力されるため、マルチプレクサ４１，４２，４３からは図示しないユーザ回路からの信号ＵＬ１，ＵＬ２，ＵＬ３が出力される。これらの信号ＵＬ１，ＵＬ２，ＵＬ３は、バッファ５１，５２，５３を経由して外部出力ピン６１，６２，６３から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３として外部に出力される。
【００６７】
一方、テストモードの１つであるマクロテストモードに設定するためには、モード設定信号ＩＮ１，ＩＮ２として論理値１，１を入力する。すると、テストモードデコーダ２５から‘Ｈ’レベルの信号ＭａＭが出力される。この‘Ｈ’レベルの信号ＭａＭは、マクロ回路３０のテストモード端子ｔｍｏｄｅおよびマルチプレクサ４１，４２，４３の制御端子に入力される。
【００６８】
ここで、図２を参照して説明したように、マクロテストモードに設定された後においては、外部入力ピン１１，１２，１３に入力されているモード設定信号ＩＮ１，ＩＮ２，信号ＩＮ３を変化させても、設定されたテストモードは変化しない。従って、マクロ回路３０のテストにあたり、これらの外部入力ピン１１，１２，１３がテスト用のピンとして割り当てられている。即ち、外部入力ピン１１，１２，１３には、マクロ回路３０を制御するための信号ＩＮ１，ＩＮ２，ＩＮ３が入力される。これらの信号ＩＮ１，ＩＮ２，ＩＮ３は、バッファ２１，２２，２３を経由してマクロ回路３０の入力端子ｔｉｎ１，ｔｉｎ２，ｔｉｎ３に入力される。また、外部入力ピン１４には、マクロ回路３０を制御するための信号ＩＮ４も入力される。この信号ＩＮ４は、バッファ２４を経由してマクロ回路３０の入力端子ｔｉｎ４に入力される。
【００６９】
マクロ回路３０では、入力端子ｔｉｎ１，ｔｉｎ２，ｔｉｎ３，ｔｉｎ４に入力された信号ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４で制御されたテストが行なわれ、そのテスト結果が出力端子ｔｏｕｔ１，ｔｏｕｔ２，ｔｏｕｔ３から出力される。
【００７０】
ここで、マルチプレクサ４１，４２，４３の制御端子には、‘Ｈ’レベルの信号ＭａＭが入力されているため、マルチプレクサ４１，４２，４３からはマクロ回路３０の出力端子ｔｏｕｔ１，ｔｏｕｔ２，ｔｏｕｔ３からのテスト結果が出力される。これらの結果は、バッファ５１，５２，５３を経由して外部出力ピン６１，６２，６３から出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３として外部に出力され、これらの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に基づいて、マクロ回路３０の良否が判定される。
【００７１】
本実施形態の半導体集積回路１では、マクロ回路３０をテストするにあたり、４つの外部入力ピン１１，１２，１３，１４で済む。これに対し、図４に示す半導体集積回路１００では、６つの外部入力ピン１０１〜１０６が必要である。このように、本実施形態の半導体集積回路１では、テストにあたり、テストモード設定後は外部入力ピン１１，１２，１３を自由に使用することができる。従って、外部ピン数が少ない製品でも必要なテスト信号を確保することができ、テスト能力を高めることができる。
【００７２】
上述した半導体集積回路１は、外部入力ピン１１，１２に入力されたモード設定信号ＩＮ１，１Ｎ２がマルチプレクサ２５１，２５２に保持されるテストモード設定回路２０を備えた例である。これに対して、以下に説明するように、これらのモード設定信号ＩＮ１，１Ｎ２をデコードした結果を保持するテストモード設定回路を備えてもよい。
【００７３】
図３は、図２に示すテストモード設定回路とは異なるテストモード設定回路の構成を示す図である。
【００７４】
図３には、図１に示す外部入力ピン１１，１２，１３を備えたテストモード設定回路７０が示されている。このテストモード設定回路７０は、上述したテストモード設定回路２０に替えて図１の半導体集積回路１に実装可能なテストモード設定回路である。尚、図２に示す構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００７５】
図３に示すテストモード設定回路７０は、図２に示すテストモード設定回路２０と比較し、マルチプレクサ２５１，２５２が削除された点と、ラッチ回路７１，７２，７３が追加された点とが異なっている。
【００７６】
このテストモード設定回路７０では、電源の供給が開始されると、リセット回路２６０から‘Ｌ’レベルのリセット信号ＲＳＴが所定期間だけ出力されて、フリップフロップ２５９の出力端子から‘Ｌ’レベルの保持信号ＨＬＤが出力される。この‘Ｌ’レベルの保持信号ＨＬＤがラッチ回路７１，７２，７３に入力されるため、ラッチ回路７１，７２，７３は通過状態になり、その出力端子からはそれぞれの入力端子に入力される信号が出力される。
【００７７】
ここで、外部入力ピン１１，１２にモード設定信号ＩＮ１，ＩＮ２として論理値１，１が入力された場合、アンドゲート２５７から‘Ｈ’レベルの信号が出力される。この‘Ｈ’レベルの信号がオアゲート２５８に入力されるため、オアゲート２５８から‘Ｈ’レベルのデータ信号Ｄが出力される。この‘Ｈ’レベルのデータ信号Ｄは、フリップフロップ２５９のデータ端子に入力される。
【００７８】
ここで、外部入力ピン１３に入力されている信号ＩＮ３を‘Ｌ’レベルから‘Ｈ’レベルに変化させることで、この変化のタイミングで、フリップフロップ２５９から出力されている保持信号ＨＬＤが‘Ｌ’レベルから‘Ｈ’レベルに変化する。この‘Ｈ’レベルに変化した保持信号ＨＬＤがラッチ回路７３に入力されるため、ラッチ回路７３は通過状態から保持状態に変化する。このラッチ回路７３には、この変化のタイミングではアンドゲート２５７からの‘Ｈ’レベルの信号が入力されているため、ラッチ回路７３にはこの‘Ｈ’レベルの信号が保持される。これ以後、ラッチ回路７３からマクロテストモードであることを示す信号ＭａＭが出力され続ける。すなわち、外部入力ピン１１，１２に入力されているモード設定信号ＩＮ１，ＩＮ２を変化させても、設定されたテストモードは変化しない。
【００７９】
尚、本実施形態では、電源の供給開始を検知してリセット信号を生成するリセット回路でフリップフロップをリセットする例で説明したが、これに限られるものではない。例えば、半導体集積回路の外部からリセット信号を入力することも可能であるし、外部から入力される信号によって指示されたときに‘Ｌ’レベルから一定時間後に‘Ｈ’レベルに変化する信号を生成するリセット回路を半導体集積回路内に設けてもよい。
【００８０】
また、本実施形態では、外部入力ピン１３に入力されている信号ＩＮ３を‘Ｌ’レベルから‘Ｈ’レベルに一度だけ変化させることによりタイミング信号として利用した。これにより、‘Ｈ’レベルと‘Ｌ’レベルとの間で繰り返し変化するクロック信号を使用すること無くモード設定を可能にした。このため、ＩＤＤＱテスト（静止時電源電流テスト）のように、クロック信号の供給を停止した状態で行うテストも、テストモード設定後に直ちに実施することができる。
【００８１】
さらに、本実施形態では、本発明にいうモード設定ピンとして外部入力ピンを使用した例で説明したが、双方向バッファを用いた場合はモード設定ピンとして外部出力ピンを使用することもできる。
【符号の説明】
【００８２】
１  半導体集積回路
１１，１２，１３，１４  外部入力ピン
２０，７０  テストモード設定回路
２１，２２，２３，２４，５１，５２，５３  バッファ
２５  テストモードデコーダ
３０  マクロ回路
４１，４２，４３，２５１，２５２  マルチプレクサ
６１，６２，６３  外部出力ピン
７１，７２，７３  ラッチ
２５４  ノアゲート
２５５，２５６，２５７  アンドゲート
２５８  オアゲート
２５９  フリップフロップ
２６０  リセット回路
【図１】
2010261778.tif 000003
【図２】
2010261778.tif 000004
【図３】
2010261778.tif 000005
【図４】
2010261778.tif 000006
【図５】
2010261778.tif 000007
【図６】
2010261778.tif 000008