(57)【要約】【課題】温度の変化に対し常に信号量の変化を最大化した形での読み出し動作を可能とした半導体記憶装置を提供することができる。【解決手段】ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ１、Ｃ２と、その一端Ｎ１、Ｎ２を選択的にビット線対／ＢＬ、ＢＬに接続するためのＮＭＯＳトランジスタＱ１１、Ｑ２１を有する。キャパシタＣ１、Ｃ２の他端は電圧発生回路４に接続され、制御信号線Ｖ１、Ｖ２から所定の電圧を与えられる。この制御信号線Ｖ１、Ｖ２の電圧は、所定の温度特性を与えられている。【選択図】図７
2010123218.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとトランジスタとからなるメモリセルが配列してなるメモリセルアレイと、
前記メモリセルを選択するワード線と、
前記強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線と、
前記強誘電体キャパシタの他端から前記メモリセルに記憶されたデータを読み出すためのビット線と、
前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
データ読み出し時前記センスアンプ回路の動作前に、信号が読み出される前記ビット線の電圧を変化させて前記プレート線と前記ビット線との間の電位差を引き上げる制御を行うビット線電圧制御回路と
を備え、
前記ビット線電圧制御回路は、周囲温度に応じて前記ビット線の電圧の変化幅を変化させるように構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を変化させるキャパシタを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
一対の前記ビット線の一方に接続され第１のデータを格納する第１のメモリセルと、一対の前記ビット線の他方に接続され前記第１のデータと相補関係にある第２のデータを格納する第２メモリセルとを同時に読み出し、
前記ビット線電圧制御回路は、前記一対のビット線のうち、より低い電圧が現われている方の電圧が０Ｖとなるよう、前記ビット線電圧の変化幅を変化させるように構成された
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記メモリセルは、前記プレート線を第１の電位とする一方、前記ビット線を前記第１の電位より小さい第２の電位とすることにより読み出され、
前記ビット線電圧制御回路は、前記ビット線の電圧を引き下げるように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルは、前記ビット線を第１の電位とする一方、前記プレート線を前記第１の電位より小さい第２の電位とすることにより読み出され、
前記ビット線電圧制御回路は、前記ビット線の電圧を引き上げるように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、特に強誘電体キャパシタとトランジスタを用いて構成されるメモリセルを用いて不揮発にデータを記憶する強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタとトランジスタが直列接続して構成される（例えば、特許文献１参照）。これを複数配置して、メモリセルアレイを構成する。強誘電体メモリでは２つのメモリセルを用いて読み出す２トランジスタ−２セル方式（２Ｔ２Ｃ方式）と、１つのメモリセルを用いて読み出す１トランジスタ−１セル方式（１Ｔ１Ｃ方式）とがある。
【０００３】
１Ｔ１Ｃ方式においては、読み出したいセルのワード線を選択し、選択トランジスタを導通させてメモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。強誘電体キャパシタからの電荷をビット線に読み出し、一方、ビット線対を構成する他方のビット線（相補ビット線）には参照電位が参照電位発生回路によって印加される。このビット線対の電位をセンスアンプによって比較増幅する。こうしてビット線対に読み出された電荷量の差が信号量となる。
【０００４】
１Ｔ１Ｃ方式は高集積化のためには有利であるが、信号量が２Ｔ２Ｃ方式の半分になるため、信号量の増大が課題となっている。１Ｔ１Ｃ方式における信号量を増大するための手法として、例えば特許文献２に記載の技術が知られている。
【０００５】
この特許文献２の技術では、強誘電体キャパシタの両端に電圧を印加してデータに相当する信号をビット線まで読み出した後、センスアンプ回路の動作前に、信号が読み出されるビット線の電圧を引き下げる（降圧させる）制御を行う。降圧の動作により、信号量の絶対値は、データ”１”、データ”０”のいずれの場合も減少するが、後者の減少量が前者のそれより大きいため、結果として信号量の差を増加させることができる。この特許文献２の技術は、信号量の差を大きくする手法として有効はある。
【特許文献１】特開２００１−２５０３７６号公報
【特許文献２】特開２００２−３１９４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、温度の変化に対し常に信号量の変化を最大化した形での読み出し動作を可能とした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様に係る半導体記憶装置は、強誘電体キャパシタとトランジスタとからなるメモリセルが配列してなるメモリセルアレイと、前記メモリセルを選択するワード線と、前記強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線と、前記強誘電体キャパシタの他端から前記メモリセルに記憶されたデータを読み出すためのビット線と、前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、データ読み出し時前記センスアンプ回路の動作前に、信号が読み出される前記ビット線の電圧を変化させて前記プレート線と前記ビット線との間の電位差を引き上げる制御を行うビット線電圧制御回路とを備え、前記ビット線電圧制御回路は、周囲温度に応じて前記ビット線の電圧の変化幅を変化させるように構成されていることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、温度の変化に対し常に信号量の変化を最大化した形での読み出し動作を可能とした半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
［基本概念］
具体的な実施の形態の説明の前に、本発明の基本概念について説明する。
【００１１】
最初に、一般的な強誘電体メモリの回路の一例を、図１及び図２を参照して簡単に説明する。この図１に示す強誘電体メモリのメモリセルは、ＤＲＡＭと同様に、一つのＮＭＯＳトランジスタと一つの強誘電体キャパシタを直列接続して構成される。このメモリセル構成を１Ｔ１Ｃ構成という。ビット線対のそれぞれに接続される一対のメモリセルにより１つのメモリセルが構成することもでき、この構成を２Ｔ２Ｃ構成という。
【００１２】
図２は、図１に示す強誘電体メモリの動作波形を示している。スタンバイ時、ビット線ＢＬ、／ＢＬは接地電位Ｖｓｓにプリチャージされており、プレート線ＰＬ０、ＰＬ１も接地電位Ｖｓｓにセットされている。アクティブ時、まずビット線ＢＬ、／ＢＬをフローティング状態にし、選択ワード線ＷＬに電圧Ｖｐｐを与え、選択プレート線ＰＬ０を接地電位Ｖｓｓからアレイ電圧Ｖａａに上げる。ここで、アレイ電圧Ｖａａは、メモリセルアレイ内で共通に用いられる内部共通電源であり、通常は外部電源電圧Ｖｄｄ、或いはこれを降圧した電圧である。
【００１３】
このとき、選択されたセルの強誘電体キャパシタには、ビット線容量Ｃｂを負荷容量として電圧が印加されて、信号電荷がビット線に読み出される。セルデータの“１”、“０”によりビット線に読み出される電位は異なる。データが“１”のときは、分極反転を生じてビット線に大きな電位が発生し、データが“０”のときは、分極反転を生ぜず、小さな電位変化がビット線に現れる。
【００１４】
１Ｔ１Ｃ構成の場合、“０”、“１”データのビット線電位の中間に参照電位を設定して、センスアンプでデータをセンスする。即ち、ビット線へのデータ読み出し後、センスアンプ活性化信号ＳＥＮを”Ｈ”にすることにより、“１”データはアレイ電圧Ｖａａに、“０”データはＶｓｓにそれぞれ増幅される。
【００１５】
“１”データの読み出しは分極反転を生じる破壊読み出しとなる。“１”データのセルでは、読み出しデータセンス後ビット線がＶａａであり、強誘電体キャパシタの端子間電圧はほぼゼロとなり、その後プレート線をＶｓｓに戻すと強誘電体キャパシタには読み出し時と逆極性の電圧Ｖａａがかかって、破壊読み出しされたデータ“１”の再書き込みが行われる。
【００１６】
一方、“０”データのセルでは、ビット線がＶｓｓであるため、強誘電体キャパシタにはプレート線側から電圧Ｖａａがかかり、プレート線をＶｓｓに戻すと強誘電体キャパシタの端子間電圧はゼロとなり、元の残留分極状態に戻る。すなわち、破壊読み出しは生じない。その後、ワード線ＷＬ０を下げ、ビット線ＢＬ、／ＢＬをＶｓｓに戻して、スタンバイ状態に戻る。
【００１７】
図３〜図５は、強誘電体メモリの読み出し動作を実行する場合において、メモリセルを構成する強誘電体キャパシタの電圧印加軌跡を、周囲温度が低温時、常温時、高温時のそれぞれについて示している。図３〜図５の横軸は、強誘電体キャパシタに印加される電圧の大きさを示しており、プレート線側端子の電圧が正の場合を正、ビット線側端子が正の場合を負で示している。ビット線への読み出し電圧は、強誘電体キャパシタのヒステリシス曲線上にビット線容量Ｃｂの負荷直線を示したように、“０”、“１”データそれぞれについて、ヒステリシス曲線と負荷直線の交点の電圧として求められる。
【００１８】
図６は、周囲温度による信号量の変化を”０”データ、”１”データのそれぞれについて示している。図６から明らかなように、”０”データ、”１”データを保持するメモリセルいずれの場合にも、信号量は温度によって変化する。
【００１９】
このため本発明は、強誘電体キャパシタの両端に電圧を印加してデータに相当する信号をビット線まで読み出した後、センスアンプ回路の動作前に、信号が読み出されるビット線の電圧を引き下げる場合において、その引き下げ量を温度によって変化させる。以下、具体的な実施の形態を説明する。
【００２０】
［第１の実施の形態］
次に、本発明の第１の実施の形態に係る強誘電体メモリを説明する。図７は、本発明の第１の実施の形態に係る強誘電体メモリの回路構成を示している。
【００２１】
メモリセルアレイ１は、この例では２Ｔ２Ｃ構成としており、ビット線対ＢＬ、／ＢＬにそれぞれ接続される２つのメモリセルＭＣ１、ＭＣ２により１つのデータが記憶される。例えば、メモリセルＭＣ１に”１”データが保持される場合、メモリセルＭＣ２には相補データである”０”データが保持される。メモリセルＭＣは、強誘電体キャパシタＦとＮＭＯＳトランジスタＱを直列接続して構成される。
【００２２】
強誘電体キャパシタＦ１、Ｆ２の一端はプレート線ＰＬ１に接続され、他端はＮＭＯＳトランジスタＱ１、Ｑ２を介してそれぞれビット線／ＢＬ、ＢＬに接続されている。ＮＭＯＳトランジスタＱ１、Ｑ２のゲートは共通のワード線ＷＬ１に接続されて同時に導通する。ビット線対ＢＬ、／ＢＬはセンスアンプ回路２に接続されている。また、ビット線対ＢＬ、／ＢＬには、データ読み出し時にビット線電圧をコントロールするためのビット線電圧制御回路３が設けられている。
【００２３】
ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ１、Ｃ２と、その一端Ｎ１、Ｎ２を選択的にビット線対／ＢＬ、ＢＬに接続するためのＮＭＯＳトランジスタＱ１１、Ｑ２１を有する。キャパシタＣ１、Ｃ２の他端は電圧発生回路４に接続され、制御信号線Ｖ１、Ｖ２から所定の電圧を与えられる。この制御信号線Ｖ１、Ｖ２の電圧は、所定の温度特性を与えられている。ＭＯＳトランジスタＱ１１、Ｑ２１は制御信号線Ｖｓ２により制御される。
【００２４】
キャパシタＣ１、Ｃ２のノードＮ１、Ｎ２にはまた、このノードＮ１、Ｎ２の電位を接地電位Ｖｓｓにリセットするためのリセット用ＮＭＯＳトランジスタＱ１２、Ｑ２２が設けられている。リセット用ＮＭＯＳトランジスタＱ１２、Ｑ２２は、制御信号線Ｖｓ１により制御される。なお、制御信号線Ｖｓ１、Ｖｓ２の電圧は、例えば図示しないロウデコーダ回路により制御される。
【００２５】
図８は、この実施の形態での強誘電体メモリの動作波形を示している。
【００２６】
この動作波形は、メモリセルＭＣ１、メモリセルＭＣ２に接続されているワード線ＷＬ１とプレート線ＰＬ１を選択してデータ読み出し、再書き込みを行う場合である。なお、ここでは、ビット線／ＢＬを”Ｈ”とする場合の例を示すが、ビット線ＢＬを”Ｈ”とする場合でも、動作は同様である。
【００２７】
スタンバイ時には、ビット線対／ＢＬ、ＢＬ、ワード線ＷＬ１、及びプレート線ＰＬ１は、いずれも接地電位Ｖｓｓに設定されている。また、制御信号線Ｖ１、Ｖ２の電圧は、いずれも“Ｈ”（＝Ｖａａ）とされている。また、制御信号線Ｖｓ１の電圧は”Ｈ”に、Ｖｓ２の電圧は”Ｌ”（＝Ｖｓｓ）に設定される。これにより、キャパシタＣ１、Ｃ２には、Ｖａａ・Ｃなる電荷が充電される。
【００２８】
次に、時刻ｔ１においてワード線ＷＬ１を”Ｈ”とし、続いて時刻ｔ２においてプレート線ＰＬ１を”Ｈ”とする。これにより、ビット線対／ＢＬ、ＢＬには、メモリセルＭＣ１、ＭＣ２の保持データに応じた電圧（（ａ）、（ｂ））が現れる。
【００２９】
その後、時刻ｔ３において、制御信号線Ｖｓ１の電圧を”Ｈ”から”Ｌ”に引き下げ、続く時刻ｔ４において、制御信号線Ｖｓ２の電圧を”Ｌ”から”Ｈ”に引き上げる。これにより、キャパシタＣ１、Ｃ２のノードＮ１、Ｎ２がビット線対／ＢＬ、ＢＬに接続される。
【００３０】
さらに、時刻ｔ５において、制御信号線Ｖ１、Ｖ２の電圧を”Ｈ”から所定のオーバードライブ電圧Ｖｏｄだけ引き下げる（オーバードライブ動作）。これにより、ノードＮ１、Ｎ２の電圧は容量結合により−Ｖｏｄとなる。このノードＮ１、Ｎ２が、ビット線対／ＢＬ、ＢＬに接続されるので、ビット線対／ＢＬ、ＢＬの電圧が（ｃ）、（ｄ）に示すように引き下げられる。このオーバードライブ動作が行われることにより、選択されたメモリセル中の強誘電体キャパシタに印加される電圧が、従来に比べ大きくなり（電圧（ｃ）と（ｄ）との間の差は、（ａ）と（ｂ）との間の差よりも大きい）、従って蓄積残留分極を効果的に読み出すことができる。その後、時刻ｔ６において、信号Ｖｓ２を”Ｌ”として電圧発生回路４とビット線対／ＢＬ、ＢＬを切り離すと共に、センスアンプ回路２を活性化させる活性化信号ＳＡＥを”Ｌ”から”Ｈ”に立ち上げると、ビット線対／ＢＬ、ＢＬの電圧は、”Ｈ”又は”Ｌ”のいずれかまで変化する。
【００３１】
図９〜図１１に示すように、オーバードライブ電圧Ｖｏｄの大きさは、電圧設定回路４により温度特性を与えられている。すなわち、オーバードライブ電圧Ｖｏｄの最適値は温度により変化するので、電圧設定回路４は、オーバードライブ電圧Ｖｏｄの値を温度に応じた最適値に設定するよう構成されている。
【００３２】
オーバードライブ電圧Ｖｏｄの印加により、”０”セルの信号量、”１”セルの信号量は共に減少する。図１２に示すように、”０”セルからの読み出し信号量が０Ｖとなる場合に、メモリセル中の強誘電体キャパシタに印加される電圧が最大となるため、このときのオーバードライブ電圧Ｖｏｄの値が最適値となる。なお、”０”セルからの読み出し信号量が負の値となると、予期しない逆向きの電流がメモリセルに流れ、回路にダメージを与える虞がある。従って、オーバードライブ電圧Ｖｏｄは、”０”セルからの読み出し信号量が０Ｖとなるが、負の値とはならないような最大の値とするのがよい（すなわち、ビット線対のうちのいずれか低い電圧が現われている方が０Ｖとなるようなオーバードライブ電圧Ｖｏｄを設定するのがよい）。従って、オーバードライブ電圧Ｖｏｄは、図１３に示すように、温度が高くなるに応じて増加するような特性を与えられている。
【００３３】
電圧発生回路４の具体的な構成例を図１４に示す。この電圧発生回路４は、抵抗４１（抵抗値Ｒ１）、４２（抵抗値Ｒ２）、及びダイオード４３をノードＮ０と接地端子ＧＮＤとの間で直列接続してなる第１電流経路と、抵抗４４（抵抗値Ｒ１）及びダイオード４５をノードＮ０と接地端子ＧＮＤとの間で直列接続してなる第２電流経路と、抵抗４８（抵抗値Ｒ３）及び４９（抵抗値Ｒ４）をノードＮ０と接地端子ＧＮＤとの間で直列接続した第３電流経路を有する。なお、抵抗４８と４９の接続ノードＮ３が出力電圧の出力端子とされている。
【００３４】
この第１電流経路の抵抗４１と４２の接続ノードＮ１と、第２電流経路の抵抗４４とダイオード４５の接続ノードＮ２とは、差動増幅回路４６の入力端子に接続されている。差動増幅回路４６の出力端子は、ＮＭＯＳトランジスタ４７のゲートに接続されている。ＮＭＯＳトランジスタ４７のドレインには電圧Ｖａａが供給され、ソースはノードＮ０に接続されている。このような電圧発生回路において、抵抗４１，４２，４４，４８，４９の抵抗Ｒ１〜Ｒ４を調整することにより、図１５に示すような出力電圧の温度特性を得ることができる。出力電圧特性の傾きは、抵抗Ｒ１とＲ２の比に依存する。
【００３５】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る強誘電体メモリを説明する。図１６は、本発明の第２の実施の形態に係る強誘電体メモリの回路構成を示している。なお、第１の実施の形態の強誘電体メモリ（図７）と同一の構成要素に関しては同一の符号を付し、以下では詳細な説明は省略する。
【００３６】
メモリセルアレイ１は、この例では１Ｔ１Ｃ構成としており、ビット線対ＢＬ、／ＢＬに接続される１つのメモリセルＭＣにより１つのデータが記憶される。メモリセルＭＣから読み出された信号との比較のための参照電圧を相補ビット線に与えるための回路として、参照電圧供給回路５が設けられている。参照電圧供給回路５は、ビット線対ＢＬ、／ＢＬの間に直列接続されるＮＭＯＳトランジスタＱ３１及びＱ３２、並びに、ＮＭＯＳトランジスタＱ３１、Ｑ３２の接続ノードに参照電圧を与える参照電圧発生回路５１とを備えている。ＮＭＯＳトランジスタＱ３１、及びＱ３２は、ゲート信号Ｒ１、及びＲ２が選択的に”Ｈ”に切り換えられることによりいずれか導通し、メモリセルの信号電荷が読み出されるビット線と対をなす相補ビット線に参照電圧を供給する。
【００３７】
図１７は、この実施の形態での強誘電体メモリの動作波形を示している。
【００３８】
この動作波形は、メモリセルＭＣ１に接続されているワード線ＷＬ１とプレート線ＰＬ１を選択してデータ読み出し、再書き込みを行う場合を示している。
【００３９】
スタンバイ時には、ビット線対／ＢＬ、ＢＬ、ワード線ＷＬ１、ＷＬ２、及びプレート線ＰＬ１は、いずれも接地電位Ｖｓｓに設定されている。
【００４０】
また、制御信号線Ｖ１、Ｖ２の電圧は、いずれも“Ｈ”（＝Ｖａａ）とされている。また、制御信号線Ｖｓ１の電圧は”Ｈ”に、Ｖｓ２の電圧は”Ｌ”（＝Ｖｓｓ）に設定される。これにより、キャパシタＣ１、Ｃ２には、Ｖａａ・Ｃなる電荷が充電される。
【００４１】
次に、時刻ｔ１において選択するメモリセルＭＣ１に接続されたワード線ＷＬ１を”Ｈ”とし、続いて時刻ｔ２においてプレート線ＰＬ１を”Ｈ”とすると共に、信号Ｒ２を”Ｈ”にする。これにより、ビット線／ＢＬには、メモリセルＭＣ１の保持データに応じた電圧（ａ）が現れる。一方、ビット線ＢＬには、参照電圧供給回路５より供給された電圧（ｂ）が現れる。
【００４２】
その後、時刻ｔ３において、制御信号線Ｖｓ１の電圧を”Ｈ”から”Ｌ”に引き下げ、続く時刻ｔ４において、制御信号線Ｖｓ２の電圧を”Ｌ”から”Ｈ”に引き上げる。これにより、キャパシタＣ１、Ｃ２のノードＮ１、Ｎ２がビット線対／ＢＬ、ＢＬに接続される。
【００４３】
さらに、時刻ｔ５において、制御信号線Ｖ１の電圧を”Ｈ”から所定のオーバードライブ電圧Ｖｏｄだけ引き下げる（オーバードライブ動作）。なお、参照電圧が印加されるビット線ＢＬではオーバードライブ動作が不要であるので、制御信号線Ｖ２の電圧は”Ｈ”に維持される。これにより、ノードＮ１の電圧は−Ｖｏｄとなる。このノードＮ１が、ビット線対／ＢＬに接続されるので、ビット線対／ＢＬの電圧が（ｃ）に示すように引き下げられる。すなわち、第１の実施の形態と同様のオーバードライブ動作が行われ、メモリセル中の強誘電体キャパシタから蓄積残留分極を効果的に読み出すことができる。
【００４４】
その後、時刻ｔ６において信号Ｖｓ２を”Ｌ”として電圧発生回路４とビット線対／ＢＬ、ＢＬを切り離すと共に、センスアンプ回路２を活性化させる活性化信号ＳＡＥを”Ｌ”から”Ｈ”に立ち上げると、ビット線対／ＢＬ、ＢＬの電圧は、”Ｈ”又は”Ｌ”のいずれかまで変化する。
【００４５】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る強誘電体メモリを説明する。図１８は、本発明の第３の実施の形態に係る強誘電体メモリの回路構成を示している。なお、第１及び第２の実施の形態の強誘電体メモリ（図７、図１６）と同一の構成要素に関しては同一の符号を付し、以下では詳細な説明は省略する。この実施の形態の強誘電体メモリは、強誘電体キャパシタＦとセルトランジスタＱとを並列接続してなるメモリセルＭＣを複数個直列に接続してなるメモリセルブロックＭＢを配列してなる、いわゆるＴＣ並列型直列接続型の強誘電体メモリに本発明を適用したものである。また、このＴＣ並列型直列接続型強誘電体メモリは、２Ｔ２Ｃ方式を採用したものである。
【００４６】
この実施の形態では、メモリセルブロックＭＢ１とＭＢ２がワード線ＷＬ０〜３を共有し、同一のワード線ＷＬに接続されたメモリセルＭＣに相補データが格納され（例えば、メモリセルＭＣ１４に”１”が格納される場合、ＭＣ２４には”０”が格納される）、２Ｔ２Ｃ方式が採用されている。
【００４７】
メモリセルブロックＭＢ１、ＭＢ２の一端にあるメモリセルＭＣ１１、ＭＣ２１には、それぞれプレート線電圧を印加するためのプレート線ＰＬ１、ＰＬ２が接続される。
【００４８】
また、メモリセルブロックＭＢ１、ＭＢ２の他端は、ブロック選択トランジスタＢＳ１、ＢＳ２を介してビット線対／ＢＬ、ＢＬに接続される。ブロック選択トランジスタＢＳ１、ＢＳ２は、ブロック選択信号ＢＳ１、ＢＳ２によりオン／オフ制御される。
【００４９】
このメモリセルブロックＭＢ１、ＭＢ２においては、スタンバイ時においてはすべてのワード線ＷＬｉ（ｉ＝０〜３）が“Ｈ”とされ、すべての強誘電体キャパシタＣｉには電圧が印加されないようにされる。しかし、データ読出しのため例えばワード線ＷＬ０のみが“Ｌ”にされると、強誘電体キャパシタＦ１４、Ｆ２４の両端に電圧が印加され、強誘電体キャパシタＦ１４、Ｆ２４に保持されたセルデータに基づく電圧がビット線対／ＢＬ、ＢＬに現れて、データ読出しがなされる。
【００５０】
図１９は、この実施の形態での強誘電体メモリの動作波形を示している。
【００５１】
この動作波形は、メモリセルＭＣ１４、メモリセルＭＣ２４に接続されているワード線ＷＬ０とプレート線ＰＬ１，ＰＬ２を選択してデータ読み出し、再書き込みを行う場合である。
【００５２】
スタンバイ時には、ビット線対／ＢＬ、ＢＬ、及びプレート線ＰＬ１、ＰＬ２は、いずれも接地電位Ｖｓｓに設定されている。ワード線ＷＬ０〜３は、いずれも”Ｈ”に設定されている。また、ブロック選択信号ＢＳ１、ＢＳ２は”Ｈ”に設定される。また、制御信号線Ｖ１、Ｖ２の電圧は、いずれも“Ｈ”（＝Ｖａａ）とされている。また、制御信号線Ｖｓ１の電圧は”Ｈ”に、Ｖｓ２の電圧は”Ｌ”（＝Ｖｓｓ）に設定される。これにより、キャパシタＣ１には、Ｖａａ・Ｃなる電荷が充電される。
【００５３】
その後、時刻ｔ１において、選択メモリセルＭＣ１４、ＭＣ２４に接続されるワード線ＷＬ０のみが”Ｈ”から”Ｌ”に切り換えられ、続く時刻ｔ２においてプレート線ＰＬ１、ＰＬ２の電圧が”Ｈ”に切り替わる。これにより強誘電体キャパシタＦ１４，Ｆ２４の両端に電圧が印加される。その後の動作は、第１の実施の形態の場合と略同様であるので、説明を省略する。
【００５４】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る強誘電体メモリを説明する。図２０は、本発明の第４の実施の形態に係る強誘電体メモリの回路構成を示している。なお、前述の実施の形態の強誘電体メモリと同一の構成要素に関しては同一の符号を付し、以下では詳細な説明は省略する。
【００５５】
この実施の形態の強誘電体メモリは、第３の実施の形態と同様に、いわゆるＴＣ並列型直列接続型の強誘電体メモリに本発明を適用したものであるが、１Ｔ１Ｃ方式を採用したものである点で第３の実施の形態と異なっている。すなわち、メモリブロックＭＢ１、ＭＢ２は、ブロック選択トランジスタＢＳ１、ＢＳ２が選択的に導通することにより、いずれか一方のメモリセルＭＣが選択され、ビット線対／ＢＬ、ＢＬにその信号が読み出される。また、１Ｔ１Ｃ方式を実行するため、第２の実施の形態と同様の参照電圧供給回路５が設けられている。
【００５６】
図２１は、この第４の実施の形態での強誘電体メモリの動作波形を示している。
【００５７】
この動作波形は、メモリセルブロックＭＢ１のメモリセルＭＣ１４に接続されているワード線ＷＬ０とプレート線ＰＬ１を選択してデータ読み出し、再書き込みを行う場合を示している。
【００５８】
スタンバイ時には、ビット線対／ＢＬ、ＢＬ、及びプレート線ＰＬ１、ＰＬ２は、いずれも接地電位Ｖｓｓに設定されている。ワード線ＷＬ０〜３は、いずれも”Ｈ”に設定されている。また、ブロック選択信号ＢＳ１、ＢＳ２は”Ｌ”に設定される。また、制御信号線Ｖ１、Ｖ２の電圧は、いずれも“Ｈ”（＝Ｖａａ）とされている。また、制御信号線Ｖｓ１の電圧は”Ｈ”に、Ｖｓ２の電圧は”Ｌ”（＝Ｖｓｓ）に設定される。これにより、キャパシタＣ１には、Ｖａａ・Ｃなる電荷が充電される。
【００５９】
その後、時刻ｔ１において、選択メモリセルＭＣ１４に接続されるワード線ＷＬ０のみが”Ｈ”から”Ｌ”に切り換えられ、続く時刻ｔ２においてプレート線ＰＬ１の電圧が”Ｈ”に切り替わる。これにより強誘電体キャパシタＦ１４に電圧が印加される。その後の動作は第２の実施の形態と略同様である。
【００６０】
［第５の実施の形態］
次に、本発明の第５の実施の形態に係る強誘電体メモリを説明する。図２２は、本発明の第５の実施の形態に係る強誘電体メモリの回路構成を示している。なお、前述の実施の形態の強誘電体メモリと同一の構成要素に関しては同一の符号を付し、以下では詳細な説明は省略する。
【００６１】
この実施の形態の強誘電体メモリは、第１の実施の形態と同様に、ＤＲＡＭ類似の構造の強誘電体メモリであって、２Ｔ２Ｃ方式を採用したものである。ただし、この実施の形態では、読み出し動作時に選択されるメモリセルＭＣに印加される電圧の向きが、前述の実施の形態と異なっている。
【００６２】
すなわち、読み出し動作の実行前において、ビット線対／ＢＬ、ＢＬがプリチャージ回路６により電圧Ｖａａまでプリチャージされる一方、プレート線ＰＬの電位は常に０Ｖに固定されている。プリチャージ回路６は、ビット線対／ＢＬ、ＢＬ間に直列接続されたＮＭＯＳトランジスタＱ４１，Ｑ４２を備えており、その接続ノードには、電源電圧Ｖａａが印加されている。また、両トランジスタＱ４１，Ｑ４２のゲートは、共通に信号Ｐが入力されている。
【００６３】
その他、この実施の形態が前述の実施の形態と異なる点は、オーバードライブ動作により印加されるオーバードライブ電圧Ｖｏｄが負の値でなく、正の値であることである。これは、前述のように、メモリセルＭＣに印加される電圧の向きが、前述の実施の形態とは異なることによる。
【００６４】
図２３は、この実施の形態での強誘電体メモリの動作波形を示している。
【００６５】
この動作波形は、メモリセルＭＣ１、メモリセルＭＣ２に接続されているワード線ＷＬ１とプレート線ＰＬ１を選択してデータ読み出し、再書き込みを行う場合である。
【００６６】
スタンバイ時には、ビット線対／ＢＬ、ＢＬ、ワード線ＷＬ１は、いずれも接地電位Ｖｓｓに設定されている。前述のように、プレート線ＰＬ１の電位は常に接地電位Ｖｓｓに固定されている。
【００６７】
また、制御信号線Ｖ１、Ｖ２の電圧は、いずれも“Ｌ”（＝Ｖｓｓ）とされている。また、制御信号線Ｖｓ１の電圧は”Ｈ”に、Ｖｓ２の電圧は”Ｌ”（＝Ｖｓｓ）に設定される。これにより、キャパシタＣ１、Ｃ２の電荷は放電されている。
【００６８】
次に、時刻ｔ１においてプリチャージ回路６の信号Ｐを所定期間”Ｈ”に立ち上げ、これによびビット線対／ＢＬ、ＢＬをＶａａまで充電する。続いて、時刻ｔ３においてワード線ＷＬ１を”Ｈ”とする。これにより、ビット線対／ＢＬ、ＢＬには、メモリセルＭＣ１、ＭＣ２の保持データに応じた電圧（（ａ）、（ｂ））が現れる。
【００６９】
その後、時刻ｔ４において、制御信号線Ｖｓ１の電圧を”Ｈ”から”Ｌ”に引き下げ、続く時刻ｔ５において、制御信号線Ｖｓ２の電圧を”Ｌ”から”Ｈ”に引き上げる。これにより、キャパシタＣ１、Ｃ２のノードＮ１、Ｎ２がビット線対／ＢＬ、ＢＬに接続される。
【００７０】
さらに、時刻ｔ６において、制御信号線Ｖ１、Ｖ２の電圧を”Ｌ”から所定のオーバードライブ電圧Ｖｏｄだけ引き上げる（オーバードライブ動作）。これにより、ノードＮ１、Ｎ２の電圧は＋Ｖｏｄとなる。このノードＮ１、Ｎ２が、ビット線対／ＢＬ、ＢＬに接続されるので、ビット線対／ＢＬ、ＢＬの電圧が（ｃ）、（ｄ）に示すように引き上げられる。このため、前述の実施の形態と同様に、強誘電体キャパシタに印加される電圧を大きくすることができ、蓄積残留分極を効果的に読み出すことができる。
【００７１】
その後、時刻ｔ７において、信号Ｖｓ２を”Ｌ”として電圧発生回路４とビット線対／ＢＬ、ＢＬを切り離すと共に、センスアンプ回路２を活性化させる活性化信号ＳＡＥを”Ｌ”から”Ｈ”に立ち上げると、ビット線対／ＢＬ、ＢＬの電圧は、”Ｈ”又は”Ｌ”のいずれかまで変化する。
【００７２】
［第６の実施の形態］
次に、本発明の第６の実施の形態に係る強誘電体メモリを説明する。図２４は、本発明の第６の実施の形態に係る強誘電体メモリの回路構成を示している。なお、前述の実施の形態の強誘電体メモリと同一の構成要素に関しては同一の符号を付し、以下では詳細な説明は省略する。
【００７３】
この実施の形態の強誘電体メモリは、第５の実施の形態と同様に、ＤＲＡＭ類似の構造の強誘電体メモリであるが、１Ｔ１Ｃ方式を採用したものである。このため、この実施の形態の強誘電体メモリは、図２４に示すように、参照電圧供給回路５を備えている。まだ、第５の実施の形態と同様に、読み出し動作時に選択されるメモリセルＭＣに印加される電圧の向きが、第１の実施の形態とは異なっており、ビット線対／ＢＬ、ＢＬ側に正の電圧が印加され、プレート線ＰＬは常に接地電位Ｖｓｓ（０Ｖ）に固定されている。
【００７４】
図２５は、この実施の形態での強誘電体メモリの動作波形を示している。
【００７５】
この動作波形は、メモリセルＭＣ１に接続されているワード線ＷＬ１とプレート線ＰＬを選択してデータ読み出し、再書き込みを行う場合である。
【００７６】
スタンバイ時には、ビット線対／ＢＬ、ＢＬ、ワード線ＷＬ１は、いずれも接地電位Ｖｓｓに設定されている。プレート線ＰＬの電位は常に接地電位Ｖｓｓに固定されている。
【００７７】
また、制御信号線Ｖ１、Ｖ２の電圧は、いずれも“Ｌ”（＝Ｖｓｓ）とされている。また、制御信号線Ｖｓ１の電圧は”Ｈ”に、Ｖｓ２の電圧は”Ｌ”（＝Ｖｓｓ）に設定される。これにより、キャパシタＣ１の電荷は放電されている。
【００７８】
次に、時刻ｔ１においてプリチャージ回路６の信号Ｐ１を所定期間”Ｈ”に立ち上げ、これによびビット線／ＢＬをＶａａまで充電する。ビット線ＢＬは後に参照電位供給回路５により充電されるので、この時点では充電の必要が無いため、信号Ｐ２は”Ｌ”のままである。
【００７９】
続いて、時刻ｔ３においてワード線ＷＬ１を”Ｈ”とすると共に、信号Ｒ２を”Ｌ”から”Ｈ”にする。これにより、ビット線／ＢＬには、メモリセルＭＣ１の保持データに応じた電圧が現れ、ビット線ＢＬには参照電圧が現れる。
【００８０】
その後、時刻ｔ４において、制御信号線Ｖｓ１の電圧を”Ｈ”から”Ｌ”に引き下げ、続く時刻ｔ５において、制御信号線Ｖｓ２の電圧を”Ｌ”から”Ｈ”に引き上げる。これにより、キャパシタＣ１のノードＮ１がビット線対／ＢＬ、ＢＬに接続される。
【００８１】
さらに、時刻ｔ６において、制御信号線Ｖ１の電圧を”Ｌ”から所定のオーバードライブ電圧Ｖｏｄだけ引き上げる（オーバードライブ動作）。これにより、ノードＮ１の電圧は＋Ｖｏｄとなる。このノードＮ１が、ビット線対／ＢＬに接続されるので、ビット線対／ＢＬの電圧が引き上げられる。このため、前述の実施の形態と同様に、強誘電体キャパシタに印加される電圧を大きくすることができ、蓄積残留分極を効果的に読み出すことができる。
【００８２】
その後、時刻ｔ７において、信号Ｖｓ２を”Ｌ”として電圧発生回路４とビット線対／ＢＬ、ＢＬを切り離すと共に、センスアンプ回路２を活性化させる活性化信号ＳＡＥを”Ｌ”から”Ｈ”に立ち上げると、ビット線対／ＢＬ、ＢＬの電圧は、”Ｈ”又は”Ｌ”のいずれかまで変化する。
【００８３】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００８４】
【図１】一般的な強誘電体メモリの回路の一例を示す簡易回路図である。
【図２】図１の強誘電体メモリの動作を示す動作波形図である。
【図３】強誘電体メモリの読み出し動作を実行する場合において、メモリセルを構成する強誘電体キャパシタの電圧印加軌跡（低温時）を示している。
【図４】強誘電体メモリの読み出し動作を実行する場合において、メモリセルを構成する強誘電体キャパシタの電圧印加軌跡（常温時）を示している。
【図５】強誘電体メモリの読み出し動作を実行する場合において、メモリセルを構成する強誘電体キャパシタの電圧印加軌跡（高温時）を示している。
【図６】周囲温度による信号量の変化を”０”データ、”１”データのそれぞれについて示している。
【図７】本発明の第１の実施の形態に係る強誘電体メモリの回路構成を示している。
【図８】第１の実施の形態での強誘電体メモリの動作波形を示している。
【図９】オーバードライブ電圧Ｖｏｄの最適値を説明するグラフである。
【図１０】オーバードライブ電圧Ｖｏｄの最適値を説明するグラフである。
【図１１】オーバードライブ電圧Ｖｏｄの最適値を説明するグラフである。
【図１２】オーバードライブ電圧Ｖｏｄの最適値を説明するグラフである。
【図１３】オーバードライブ電圧Ｖｏｄの最適値を説明するグラフである。
【図１４】電圧発生回路４の具体的な構成例を示す回路図である。
【図１５】図１４に示す電圧発生回路４の出力電圧特性を示すグラフである。
【図１６】本発明の第２の実施の形態に係る強誘電体メモリの回路構成を示している。
【図１７】第２の実施の形態での強誘電体メモリの動作波形を示している。
【図１８】本発明の第３の実施の形態に係る強誘電体メモリの回路構成を示している。
【図１９】第３の実施の形態での強誘電体メモリの動作波形を示している。
【図２０】本発明の第４の実施の形態に係る強誘電体メモリの回路構成を示している。
【図２１】第４の実施の形態での強誘電体メモリの動作波形を示している。
【図２２】本発明の第５の実施の形態に係る強誘電体メモリの回路構成を示している。
【図２３】第５の実施の形態での強誘電体メモリの動作波形を示している。
【図２４】本発明の第６の実施の形態に係る強誘電体メモリの回路構成を示している。
【図２５】第６の実施の形態での強誘電体メモリの動作波形を示している。
【符号の説明】
【００８５】
１・・・メモリセルアレイ、  ２・・・センスアンプ回路、  ３・・・ビット線電圧制御回路、  ４・・・電圧発生回路、  ５・・・参照電圧供給回路、  ６・・・プリチャージ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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