(57)【要約】【課題】レイアウト検証の時間を短縮し、設計ＴＡＴを改善する。【解決手段】本発明によるレイアウト検証方法は、記憶装置内に記録されたレイアウト情報２０１に基づいて、ゲート電極に接続される金属配線の面積を算出するステップと、レイアウト情報２０１に基づいて、金属配線に対してゲート電極と並列接続される拡散層の面積を算出するステップと、ゲート電極の面積を使用せず、金属配線の面積と拡散層の面積を用いて第１アンテナ比を算出するステップと、記憶装置内に記録されたアンテナ基準２０２に基づいて第１アンテナ比を検証する第１検証ステップとを具備する。【選択図】図６
2010272074.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータによって実行される半導体集積回路のレイアウトを検証する方法において、
記憶装置内に記録されたレイアウト情報に基づいて、ゲート電極に接続される金属配線の面積を算出するステップと、
前記レイアウト情報に基づいて、前記金属配線に対して前記ゲート電極と並列接続される拡散層の面積を算出するステップと、
前記ゲート電極の面積を使用せず、前記金属配線の面積と前記拡散層の面積を用いて第１アンテナ比を算出するステップと、
記憶装置内に記録されたアンテナ基準に基づいて前記第１アンテナ比を検証する第１検証ステップと
を具備する
レイアウト検証方法。
【請求項２】
請求項１に記載のレイアウト検証方法において、
前記拡散層の面積を算出するステップは、基板又はウェルの電位を固定するため、電源配線からの電源電圧を基板又はウェルに供給する拡散層の面積を算出するステップを備える
レイアウト検証方法。
【請求項３】
請求項１又は２に記載のレイアウト検証方法において、
前記拡散層の面積を算出するステップは、電源スイッチを介して供給される擬似電源電圧を基板又はウェルに供給する拡散層の面積を算出するステップを備える
レイアウト検証方法。
【請求項４】
請求項１から３のいずれか１項に記載のレイアウト検証方法において、
前記金属配線に対して前記ゲート電極と並列接続されるビア数を計数するステップを更に具備し、
前記第１アンテナ比を算出するステップは、前記ビア数を用いて前記第１アンテナ比を算出するステップを備える
レイアウト検証方法。
【請求項５】
請求項１から４のいずれか１項に記載のレイアウト検証方法において、
前記拡散層の面積を算出するステップは、前記金属配線に対して前記ゲート電極と並列接続され、トランジスタを形成する拡散層の面積を算出するステップを備える
レイアウト検証方法。
【請求項６】
請求項１から５のいずれか１項に記載のレイアウト検証方法において、
前記第１検証ステップにおいて、アンテナエラーである場合、前記ゲート電極の面積を算出するステップと、
前記ゲート面積を用いて第２アンテナ比を算出するステップと、
前記アンテナ基準に基づいて前記第２アンテナ比を検証する第２検証ステップと
を更に具備する
レイアウト検証方法。
【請求項７】
半導体集積回路をレイアウトするステップと、
請求項１から５のいずれか１項に記載のレイアウト検証方法によって前記レイアウトを検証するステップと、
前記レイアウト検証の結果、アンテナエラーと判定された場合、前記半導体集積回路のレイアウトを変更するステップと、
を具備する
半導体集積回路のレイアウト方法。
【請求項８】
請求項７に記載のレイアウト方法をコンピュータに実行させる設計プログラム。
【請求項９】
請求項８に記載のレイアウト方法によって生成されたレイアウトに応じた回路パタンを基板上に形成するステップと、
回路パタンに応じた金属配線及び拡散層を形成するステップと、
を具備する
半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウトを検証する方法、半導体集積回路のレイアウト設計方法、半導体集積回路の製造方法に関し、特にレイアウト設計時おけるアンテナ比の検証方法に関する。
【背景技術】
【０００２】
半導体集積回路などの薄膜デバイス製造には、エッチング、アッシング、イオン注入やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）など多くのプラズマプロセスが用いられている。こうしたプラズマプロセスでは、チャージアップ現象によるゲート絶縁膜の破壊や損傷（プラズマダメージ）が問題となっている。プラズマダメージは、プラズマ中に露出した導電体（例えば金属配線）によって、プラズマ中の荷電粒子が捕獲され、捕獲された電荷がトランジスタのゲート電極に達することで発生する。例えば、金属配線を形成するエッチングプロセスでは、金属配線がプラズマからの電荷を捕獲するアンテナとして作用する。金属配線で捕獲された電荷によるチャージ電流は、ゲート電極を介してゲート絶縁膜に集中し、ゲート絶縁膜を損傷する。
【０００３】
プラズマダメージの大きさは、ゲート絶縁膜を流れるチャージ電流の電流密度に応じて決まるため、アンテナとして機能する金属配線の面積や、ゲート電極の面積を制御することによって、製造プロセスにおけるプラズマダメージを軽減することが可能となる。詳細には、半導体集積回路を設計する際、アンテナ比が所定の閾値（アンテナ基準）以下となるようにレイアウトパタンが設計される。ここで、アンテナ比とは、トランジスタにおけるゲート電極の面積（ゲート面積）に対する当該ゲート電極に接続される金属配線の面積の比率を示す。通常、半導体集積回路のレイアウト設計後のパタン検証において、アンテナ比がアンテナ基準を満たすかどうかが検証される。この際、アンテナ比がアンテナ基準を超える場合（アンテナエラー）、アンテナ比がアンテナ基準を満足するようにレイアウトパタンが修正される。このようなパタン検証及びレイアウト修正により、製造プロセスにおけるプラズマダメージを受けにくい半導体集積回路を設計することができる。
【０００４】
アンテナ基準を用いてゲート絶縁膜が受けるプラズマダメージの大きさを検証し、検証結果に応じてレイアウト修正を行なう方法が、特開２００６−１４０３４９に記載されている（特許文献１参照）。
【０００５】
図１を参照して、レイアウト検証において算出されるアンテナ比について説明する。ゲート絶縁膜が受けるプラズマダメージの大きさは、ゲート電極２に接続される金属配線１の面積（メタル面積）とゲート電極２の面積（ゲート面積）との比に応じて決まる。このため、検証されるアンテナ比は、メタル面積からゲート面積を除算して求められる。又、金属配線１がコンタクトを介してウェル４、５（又は基板）に接続している場合、プラズマによってチャージアップされた電荷は、当該コンタクトを介して、金属配線１とウェル４、５（又は基板）との間を移動する。例えば、トランジスタのソースとして機能する拡散層３１、３３がそれぞれコンタクト１２、１４を介して金属配線１に接続されている場合や、ウェル５の電位を固定する拡散層３２（以下、ＴＡＰと称す）がコンタクト１３を介して金属配線１に接続されている場合がある。このような場合、金属配線１と拡散層３１〜３３との間に電流経路が形成されるため、ゲート電極に流れる電流量は減少し、ゲート絶縁膜へのプラズマダメージが軽減される。このため、ゲート面積のみならず、金属配線１に対してゲート電極２に並列接続される拡散層やＴＡＰの面積、あるいは図示していないが、金属配線１に対してゲート電極２に並列接続されるダイオードの個数等を考慮して、検証対象回路のアンテナ比が算出される。
【０００６】
図２は、従来技術によるレイアウト検証方法（アンテナ比検証方法）の一例を示すフロー図である。図２を参照して、従来技術では、着目したゲート電極の面積を算出するとともに（ステップＳ１０１）、当該ゲート電極に接続される金属配線の面積を算出する（ステップＳ１０２）。又、当該金属配線に対しゲート電極に並列接続されるＴＡＰ、ソース拡散層又はドレイン拡散層（以下、Ｓ／Ｄ拡散層と称す）を抽出し、それぞれの総面積を算出する（ステップＳ１０３、Ｓ１０４）。次に、算出されたメタル面積、ゲート面積、ＴＡＰ面積、Ｓ/Ｄ面積を用いてアンテナ比を算出する（ステップＳ１０５）。算出されたアンテナ比が、予め設定されたアンテナ基準以下である場合、レイアウト修正せずにアンテナ比検証処理を終了する（ステップＳ１０６Ｙｅｓ）。一方、アンテナ比が、アンテナ基準より大きい場合、アンテナエラーとし、レイアウト修正フェーズに移行する（ステップＳ１０６Ｎｏ、Ｓ１０７）。レイアウト修正の一例としては、ゲート面積の増大化、メタル面積の削減、金属配線に接続するダイオードや論理回路の追加等が挙げられる。レイアウト修正後、再び、ステップＳ１０１〜Ｓ１０６に移行してアンテナ比の再計算及び再検証を行なう。この際、変更のない面積の計算は省略され得る。
【０００７】
以上のように、レイアウト設計の際、ゲート面積、配線長、及びビア個数等を用いて算出されたアンテナ比に、制限となる基準（アンテナ基準）を設けることで、製品の信頼性を確保している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１４０３４９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、プロセスノードが微細化するにつれゲート電極の数は増大している。上述のように、アンテナ比を計算する際、金属配線に接続するゲート面積を算出しているが、ゲート電極に対応するデータ量は多いため、ゲート面積の算出時間が長大化してしまう。このため、アンテナ比の検証時間が膨大となり、設計ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が増加する。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１１】
本発明によるレイアウト検証方法は、記憶装置内に記録されたレイアウト情報（２０１）に基づいて、ゲート電極に接続される金属配線の面積を算出するステップと、レイアウト情報（２０１）に基づいて、金属配線に対してゲート電極と並列接続される拡散層の面積を算出するステップと、ゲート電極の面積を使用せず、金属配線の面積と拡散層の面積を用いて第１アンテナ比を算出するステップと、記憶装置内に記録されたアンテナ基準（２０２）に基づいて第１アンテナ比を検証する第１検証ステップとを具備する。
【００１２】
本発明では、アンテナ比を検証する際、図形数（データ量）が多いゲート電極の面積を計算しないため、レイアウト検証時間（アンテナ比検証時間）が従来よりも短縮される。
【００１３】
本発明によるレイアウト方法は、上述のレイアウト検証において、アンテナエラーと判定された場合、レイアウトを変更するステップを備える。
【００１４】
本発明によるレイアウト方法は、コンピュータによって実行されるレイアウト設計プログラムによって実現される。
【００１５】
又、本発明による半導体集積回路の製造方法は、上述の方法により更新されたレイアウト情報に基づいて基板上に回路パタンを形成するステップと、回路パタンに応じた金属配線及び拡散層を形成するステップを備える。これにより、アンテナエラーのないレイアウトの半導体集積回路が生成される。
【発明の効果】
【００１６】
本発明によれば、レイアウト検証の時間を短縮し、設計ＴＡＴを改善することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、レイアウト検証において算出されるアンテナ比を説明する図である。
【図２】図２は、従来技術によるレイアウト検証方法（アンテナ比検証方法）の一例を示すフロー図である。
【図３】図３は、本発明による半導体集積回路設計支援装置の構成を示す図である。
【図４】図４は、アンテナ効果による電荷の移動の概念を示す概念図である。
【図５】図５は、本発明によるアンテナ比検証の対象となる半導体集積回路の構造の一例を示す平面図である。
【図６】図６は、本発明によるレイアウト検証方法（アンテナ比検証方法）の一例を示すフロー図である。
【図７】図７は、本発明によるアンテナ比検証の対象となる半導体集積回路の構造の他の一例を示す平面図である。
【図８】図８は、本発明によるレイアウト検証方法（アンテナ比検証方法）の他の一例を示すフロー図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照して、本発明による半導体集積回路のレイアウト検証方法、半導体集積回路設計支援装置１０（以下、設計支援装置１０と称す）の実施の形態を説明する。本実施の形態では、チップレイアウト（チップ内における論理セルの配置や配線）を行う設計支援装置１０を一例に説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００１９】
（本発明の概要）
本発明は、短ＴＡＴ化のため、レイアウト検証において検証されるアンテナ比の新規概念を提示するものである。設計支援装置１０は、レイアウトフェーズにおいて、チップレイアウト後の設計対象回路におけるゲート電極のアンテナ比を検証し、検証結果に応じてレイアウトを修正する。本発明による設計支援装置１０は、ゲート面積を使用せずに算出したアンテナ比と、予め設定されたアンテナ基準とを比較して、ゲート電極に接続された金属配線のアンテナ効果を検証する。この際、アンテナ比は、面積が大きく素子数が少ないＴＡＰの面積を用いて算出されることが好ましい。これにより、ゲート面積に要する計算時間を削減することができる。尚、ＴＡＰは、基板やウェルの電位を固定するため、基板上又はウェル上に設けられ、電源配線や接地配線に接続された拡散層であり、例えばウェルコンタクト、サブコンタクトとも呼ばれる。
【００２０】
ゲート面積を使用しないアンテナ比の検証結果がアンテナエラーである場合、レイアウト修正が行なわれる。あるいは、アンテナエラーに応じてゲート面積を算出し、従来と同様に当該ゲート面積を用いたアンテナ比を検証しても良い。
【００２１】
（設計支援装置１０の構成）
図３を参照して本発明による設計支援装置１０の実施の形態における構成を説明する。図２は、本発明による設計支援装置１０の構成を示す図である。本発明による設計支援装置１０は、バス１０６を介して相互に接続されるＣＰＵ１０１と、ＲＡＭ１０２と、記憶装置１０３と、入力装置１０４と、出力装置１０５とを具備する。記憶装置１０３はハードディスクやメモリ等の外部記憶装置である。又、入力装置１０４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１０１や記憶装置１０３に出力する。出力装置１０５は、モニタやプリンタに例示され、ＣＰＵ１０１から出力される半導体集積回路のレイアウト結果やアンテナ比の検証結果等の各種情報をユーザに対し視認可能に出力する。
【００２２】
記憶装置１０３は、レイアウト情報２０１、アンテナ基準２０２、設計プログラム２０３を格納している。
【００２３】
レイアウト情報２０１は、レイアウト設計後のチップレイアウトに関する情報を含む。詳細には、レイアウト情報２０１は、レイアウト後の半導体集積回路上における論理セルの配置情報、論理セル間における配線の接続情報を含む。
【００２４】
アンテナ基準２０２は、半導体集積回路のパタン検証（アンテナ比検証）において、アンテナエラーか否かの判定基準として規定される閾値である。例えば、アンテナ比検証において算出されたアンテナ比がアンテナ基準２０２より大きい場合、製造工程においてプラズマダメージによるトランジスタの特性劣化やゲート破壊が生じる可能性が高い（アンテナエラー）と判定される。このため、製品仕様に対し許容可能なプラズマダメージの最大値に対応するアンテナ比が、アンテナ基準２０２として設定されることが好ましい。
【００２５】
ＣＰＵ１０１は、入力装置１０４からの入力に応答して、記憶装置１０３内の設計プログラム２０３を実行し、設計対象回路のレイアウトパタンに対する検証（アンテナ比検証）、及びレイアウト修正を行う。この際、記憶装置１０３からの各種データやプログラムはＲＡＭ１０２に一時格納され、ＣＰＵ１０１は、ＲＡＭ１０２内のデータを用いて各種処理を実行する。
【００２６】
（アンテナ比）
図４及び図５を参照して、本発明において検証されるアンテナ比について説明する。図４に、金属配線のアンテナ効果による電荷の移動の概念を示す。一般に、金属配線１には、ゲート電極２のみならず、トランジスタを構成する拡散層３１、３３や、ウェルや基板に電源電圧を供給するＴＡＰ（拡散層３２）が接続されている。プラズマ中から金属配線１から注入される電荷は、コンタクト１１〜１４を介してこれらの拡散層に移動する。
【００２７】
このため、アンテナ比は、一般に（１）式で算出される。ただし、α、β、γは、プラズマによる電流経路上の抵抗に応じた係数である。
アンテナ比＝メタル面積／（α（ゲート面積）＋β（Ｓ／Ｄ面積）＋γ（ＴＡＰ面積））…（１）
【００２８】
ゲート電極２とウェル４との間には、酸化絶縁膜（ゲート絶縁膜）が形成されているため、ゲート電極２を通過してウェル４に至る電流経路上の抵抗は高抵抗となる。一方、拡散層３１〜３３のそれぞれを介してウェルや基板に至る電流経路上の抵抗は、ゲート電極を介した経路上の抵抗に比べて低い値となる。このため、係数αは、係数βや係数γに比べて非常に小さい値となる。すなわち、アンテナ効果、拡散層３１〜３３側への寄与が大部分であり、ゲート電極２を介した電流値よりも多くの電流が拡散層３１〜３３を介した経路を流れる。このため、本発明では、ゲート面積を考慮しないアンテナ比を検証することで、設計対象回路のアンテナ効果によるプラズマダメージを検証する。
【００２９】
図５は、本発明によるアンテナ比検証の対象となる半導体集積回路の構造の一例を示す平面図である。図５に示すように、電源電圧ＶＤＤ又は接地電圧ＧＮＤを基板（ウェル）に供給する拡散層（ＴＡＰ）は、図示しないＶＤＤ配線やＧＮＤ配線に沿って形成される。図５に示す一例では、Ｎウェル１００上にＸ方向に延設された帯状のＮ型拡散層（ＴＡＰ１１０）が形成される。同様に、Ｐウェル２００上にＸ方向に帯状に延設されたＰ型拡散層（ＴＡＰ２１０）が形成される。このようにＴＡＰは、電源配線下に大面積で形成されることが多く、例えばＴＡＰ面積はゲート面積の１０００倍前後の大きさである。このため、（２）式のように金属配線と当該金属配線に接続されたＴＡＰの面積のみを使用したアンテナ比でアンテナ効果を検証しても良いことがわかる。尚、設計手法にもよるが、９０ｎｍプロセス世代で、電源配線・ＧＮＤ配線に接続されるＴＡＰと当該配線のメタル面積の比は１００程度である。
アンテナ比＝メタル面積／ＴＡＰ面積  …（２）
【００３０】
（２）式によって算出されたアンテナ比は、ゲート面積を考慮したアンテナ比（以下、通常アンテナ比と称す）よりも大きな値となるため、従来よりも厳しく判定されることとなる。すなわち、アンテナ比がアンテナ基準を満足する場合、通常アンテナ比も当然アンテナ基準を満足することとなる。
【００３１】
もちろん、ＴＡＰの面積の他、金属配線に接続する拡散層の面積、ダイオードの面積や、ビアの数等を考慮してアンテナ比を計算しても良いが、計算量を考慮すると、ゲート面積を除外したアンテナ比によってアンテナ効果を検証することが好ましい。又、アンテナ比として、ＴＡＰの面積に加えて、金属配線に接続する拡散層の面積、ダイオードの面積や、ビアの数等を選択的に使用して計算しても良い。
【００３２】
図５に示すように、半導体集積回路には、数多くのＰチャネル型ＭＯＳトランジスタ１２０やＮチャネル型ＭＯＳ２２０が、基板やＮウェル１００及びＰウェル２００上に形成される。すなわち、金属配線に接続されるゲート電極１２１、２２１やソース／ドレイン拡散層１２２、２２２のデータ量は膨大となる。本発明では、ゲート電極１２１、２２１やソース／ドレイン拡散層１２２、２２２を考慮せずにアンテナ比を計算するため、計算速度が格段に向上する。又、ＴＡＰ１１０、２１０は上述のように、セルが配置される行方向（Ｘ方向）に延設されていることが多く、その数は、ゲート電極数に比べて非常に少ない。このため、ＴＡＰ面積のみでアンテナ比を計算する場合の計算量は、通常アンテナ比に比べて少なく、短ＴＡＴ化を実現することができる。
【００３３】
（レイアウト検証）
次に、図６を参照して、本発明によるレイアウトの検証方法を説明する。図６は、本発明によるレイアウト検証方法（アンテナ比検証方法）の一例を示すフロー図である。以下の動作は、設計支援装置１０によって実行される。
【００３４】
アンテナ比の検証は、設計対象回路内のトランジスタ（ゲート）毎に行われる。図６を参照して、設計支援装置１０は、レイアウト情報２０１に基づいて着目したゲート電極に接続する金属配線の面積を算出するとともに（ステップＳ１）、当該金属配線に対して当該ゲート電極と並列接続されるＴＡＰの総面積を算出する（ステップＳ２）。次に、算出されたメタル面積、ＴＡＰ面積を用いてアンテナ比を算出する（ステップＳ３）。ここでは、（２）式を用いてアンテナ比が計算される。続いて算出されたアンテナ比がアンテナ基準２０２を満足するか否かを判定する（ステップＳ４）。ここでアンテナ比が、アンテナ基準２０２以下である場合、レイアウト修正せずにアンテナ比検証処理を終了する（ステップＳ４Ｙｅｓ）。
【００３５】
ステップＳ１からＳ４において検証されるアンテナ比は、メタル面積とＴＡＰ面積のみによって算出される。このため、従来よりも少ない計算量でアンテナ比を検証することができる。この段階でアンテナ比がアンテナ基準２０２を満足する場合、従来に比べて格段に検証時間が短縮される。
【００３６】
一方、アンテナ比が、アンテナ基準２０２より大きい場合、アンテナエラーとし、通常アンテナ比計算フェーズに移行する（ステップＳ４Ｎｏ）。ステップＳ１〜Ｓ４では、ＴＡＰ面積のみを利用した簡易的なアンテナ比がアンテナ基準２０２を満足するかを検証したが、通常アンテナ比計算フェーズ（ステップＳ５〜Ｓ８）では、詳細に計算された通常アンテナ比を検証する。
【００３７】
先ず、設計支援装置１０は、レイアウト情報２０１に基づいて、着目した金属配線に接続されたゲート電極とＳ／Ｄ拡散層を抽出し、それぞれの総面積を算出する（ステップＳ５、Ｓ６）。ステップＳ１及びＳ２において算出されたメタル面積及びＴＡＰ面積と、ステップＳ５及びＳ６で算出されたゲート面積及びＳ／Ｄ面積とを用いて通常アンテナ比を算出する（ステップＳ７）。ここでは、式（１）を用いて通常アンテナ比が計算される。続いて算出された通常アンテナ比がアンテナ基準２０２を満足するか否かを判定する（ステップＳ８）。ここで通常アンテナ比が、アンテナ基準２０２以下である場合、レイアウト修正せずにアンテナ比検証処理を終了する（ステップＳ８Ｙｅｓ）。一方、通常アンテナ比が、アンテナ基準２０２より大きい場合、アンテナエラーとし、レイアウト修正フェーズに移行する（ステップＳ８Ｎｏ、Ｓ９）。レイアウト修正の一例としては、ＴＡＰの追加、ゲート面積の増大化、メタル面積の削減、金属配線に接続するダイオードや論理回路の追加等が挙げられる。レイアウト修正後、再び、ステップＳ１〜Ｓ４のアンテナ比検証フェーズに移行してアンテナ比の再計算及び再検証を行なう。この際、変更のない面積の計算は省略され得る。設計支援装置１０は、記憶装置１０３内のレイアウト情報２０１をアンテナエラーのないレイアウトに更新する。
【００３８】
以上のように、レイアウト後の半導体集積回路のアンテナ比が検証され、検証結果に応じたレイアウト修正が行なわれる。尚、ステップＳ５〜Ｓ８の通常アンテナ比検証フェーズは省略されても構わない。この場合、ステップＳ４においてアンテナ比がアンテナ基準２０２よりも大きい場合、ステップＳ９のレイアウト修正に移行する。通常アンテナ比検証フェーズを省略する場合、アンテナ比検証は厳しい条件で繰り返されることになるが、検証時間は従来よりも短いため、短ＴＡＴ化に対しては有効である。
【００３９】
尚、本発明によるレイアウト検証方法が対象とする半導体集積回路は、ＴＡＰの形状が簡潔でありその情報量が少ないこと、ゲートに対してＴＡＰが大面積を占めることが好ましい。電源配線やＧＮＤ配線はチップ全面に存在するので膨大な図形量となる。又、この電源配線やＧＮＤ配線はチップ全面でWellへの電位供給も行うため、大面積のＴＡＰに接続している。図５を参照して、この大面積のＴＡＰの形状は、Ｙ方向に対して上段及び下段のそれぞれの領域に、Ｘ方向に延設された帯状にレイアウトされている。このため、チップサイズが大きくなるほど、又、プロセスが進むほど、図形数は金属配線やゲート電極と比較して格段に少なくなる。つまり、ＴＡＰは、他の拡散層やゲート電極に比べ、計算対象となる図形量は少なく、かつ、図形量に対して面積が大きい。以上のことから、ゲート面積を考慮せずＴＡＰのみを考慮してアンテナ比を計算する場合、計算量が少なくでき、短ＴＡＴ化することが可能となる。
【００４０】
上述の例では、ＴＡＰを考慮したアンテナ比について説明したがこれに限らず、金属配線や並列接続するゲート電極の面積に対して大面積の拡散層の面積を考慮したアンテナ比をステップＳ４において検証しても良い。例えば、基板（ウェル）に対して電源電圧ＶＤＤ（グローバルＶＤＤ）と擬似電源電圧（ローカルＶＤＤ）とが供給される場合、擬似電源電圧をウェルに供給するための拡散層（以下、擬似ＴＡＰと称す）の面積を考慮してアンテナ比を用いてレイアウト検証が行なわれても良い。
【００４１】
図７は、本発明によるアンテナ比検証の対象となる半導体集積回路の構造の他の一例を示す平面図である。図５に示す半導体集積回路には、Ｎウェル１００に対して電源電圧ＶＤＤ（グローバルＶＤＤ）を供給するＮ型拡散層（ＴＡＰ１３０）と、擬似電源電圧（ローカルＶＤＤ）を供給するＰ型拡散層（擬似ＴＡＰ１４０）が設けられている。又、Ｐウェル２００に対して接地電圧ＧＮＤ（グローバルＧＮＤ）を供給するＰ型拡散層（ＴＡＰ２３０）と、擬似接地電圧（ローカルＧＮＤ）を供給するＮ型拡散層（擬似ＴＡＰ２４０）が設けられている。擬似電源電圧は、電源スイッチによってその供給が制御される。同様に、擬似接地電圧は、電源スイッチによってその供給が制御される。擬似ＴＡＰ１４０、２４０は、図示しないローカルＶＤＤ配線やローカルＧＮＤ配線に沿って形成される。図７に示す一例では、Ｎウェル１００上にＸ方向に帯状に延設された擬似ＴＡＰ１４０が形成される。同様に、Ｐウェル２００上にＸ方向に帯状に延設された擬似ＴＡＰ２４０が形成される。このように擬似ＴＡＰ１４０、２４０は、電源配線下に大面積で形成されることが多く、例えば擬似ＴＡＰ面積は、ゲート面積の１０００倍前後の大きさである。
【００４２】
この場合、（２）式におけるＴＡＰ面積を擬似ＴＡＰ面積に置き換えてアンテナ比を計算できる。又、ＴＡＰ１３０、２３０はある程度大きく、その数はゲート電極の数に比して少ないため、ＴＡＰ１３０、２３０の面積を併せて考慮したアンテナ比でレイアウト検証を行なっても良い。図８に、ＴＡＰ及び疑似ＴＡＰを考慮したアンテナ比を検証する方法を示す。ここでは、メタル面積とＴＡＰ面積を算出するとともに、擬似ＴＡＰの面積を算出する（ステップＳ１、Ｓ２、Ｓ１０）。ステップＳ３では、メタル面積、ＴＡＰ面積、擬似ＴＡＰ面積を用いてアンテナ比を算出する（ステップＳ３）。これらの動作以外は、上述の動作（図６参照）と同じであるため、その説明を省略する。
【００４３】
以上のように、面積が大きくアンテナ比に影響の大きい拡散層の面積のみを考慮したアンテナ比を検証することで、アンテナ比の計算量を削減でき、短ＴＡＴ化することが可能となる。
【００４４】
レイアウトが修正された後、更新されたレイアウト情報２０１は、製造工程において、回路パタンを形成する際に用いられる。製造工程では、露光、現像、エッチングの各工程を経てレイアウト情報２０１に基づいた回路パタンが基板上に形成される。この後、金属膜や絶縁膜の成膜工程や、拡散層を形成するイオン注入工程等を繰り返すことで回路パタンに応じた半導体集積回路が生成される。
【００４５】
従来、ゲート絶縁膜へのプラズマダメージを検証する場合、ゲート絶縁膜に対する電流経路となるゲート電極の面積を考慮したアンテナ比について検証していた。すなわち、電流量を減らしたい経路（ゲート電極）に着目してアンテナ比が計算されていた。一方、本発明では、ゲート絶縁膜を回避する電流経路となる拡散層（やビア、又はダイオード）の面積を考慮したアンテナ比を検証している。
【００４６】
本発明では、アンテナ効果を検証するのにゲート電極を考慮せず、金属配線とＴＡＰのみを利用することで、レイアウト検証にて処理するデータ量を削減し、短ＴＡＴ化することができる。
【００４７】
又、メタル面積とＴＡＰ面積の比をアンテナ比として計算することで、チップ全面を占める電源配線やＧＮＤ配線に対して一定の値である配線をアンテナ効果がない配線とみなすことができる。すなわち、従来のようなアンテナ比（メタル面積/ゲート面積）ではなく、新たに提案するアンテナ比（メタル面積/ＴＡＰ面積）でアンテナ効果の有無を判断することによりレイアウト検証や、レイアウト設計を簡素化することが可能となる。
【００４８】
自動レイアウト領域のＴＡＰや擬似ＴＡＰの形状は、図５や図７のように帯状にレイアウトされ、この形状が繰り返されるため面積は大規模であるが、図形数としては少ない。一方、金属配線、ゲート電極、ダイオード等は、形状が複雑になるため、図形量が多くなる。又、金属配線はＴＡＰを覆うようにレイアウトされるとともに、各素子へ引き回されるため、図形量は増加してしまう。ゲートも回路構成の規模にもよるが複雑になればなるだけデータ量が増加してしまう。ダイオードは、一箇所で大面積をつくることで図形数を減らすことはできるが、大面積を形成すると製造上、平坦化ができないなどの問題がおきる。このため、一般に、ダイオードは小面積で多数配置することになる。従って、アンテナ効果に関係する図形のうちＴＡＰや擬似ＴＡＰのみ図形数が少ない。従って、本発明では、ＴＡＰや擬似ＴＡＰの以外の要素によるアンテナ効果を無視してアンテナ比を計算することで、レイアウト検証における計算量を大幅に削減することができる。
【００４９】
例えば、電源配線やＧＮＤ配線は膨大な面積を占めるが、それに接続するゲートの割合が小さい場合がありえる。例えば、電源配線やＧＮＤ配線とゲート電極の比は、信号配線とゲート電極との比の１００倍になることがある。つまり、信号配線とゲート電極との比は１０００程度であるが、電源配線やＧＮＤ配線とゲート電極の比は１０６になる場合がある。本発明では、このようなレイアウトにおいても、電源配線やＧＮＤ配線がＴＡＰに接続していることを利用し、ゲート電極に対する信号配線によるアンテナ効果を無視してレイアウト検証（アンテナ比検証）を実行することができる。
【００５０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。ステップＳ４におけるアンテナ比の検証では、ＴＡＰのみ、又はＴＡＰと擬似ＴＡＰのみを考慮してアンテナ比が計算されているが、これに限らず、ゲート面積を算出しなければ他のパラメータが含まれていても構わない。例えば、金属配線に対しゲート電極に並列接続されるビアの数やトランジスタ数、あるいは他の拡散層のいずれかを考慮したアンテナ比がステップＳ３において算出され、ステップＳ４において検証されても構わない。少なくとも、計算量の大きいゲート面積の計算を省略又は、アンテナエラー後に実行することで、アンテナ比の検証時間の短縮化に寄与できる。
【符号の説明】
【００５１】
１００：Ｎウェル
２００：Ｐウェル
１１０、１３０、２１０、２３０：ＴＡＰ
１４０、２４０：擬似ＴＡＰ
１２０：Ｐチャネル型ＭＯＳトランジスタ
２２０：Ｎチャネル型ＭＯＳトランジスタ
１２１、２２１：ゲート電極
１２２、２２２：ソース／ドレイン拡散層
１０：半導体集積回路設計支援装置
２０１：レイアウト情報
２０２：アンテナ基準
２０３：設計プログラム
１：金属配線
２：ゲート電極
３１〜３３：拡散層
４、５：ウェル
１１〜１４：コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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