(57)【要約】      （修正有）【課題】簡単かつ小型な構成で、微小な遅延時間を高精度かつ広い可変遅延幅で連続的に設定する。【解決手段】微動部および粗動部を遅延回路部として少なくとも２組と、各遅延回路部の切り替えを行う選択回路とを備えた可変遅延回路において、第１の遅延回路部の第１の微動部の遅延時間が最大値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最小値に設定し、第１の遅延回路部の第１の微動部の遅延時間が最小値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最大値に設定し、第１の遅延回路部と第２の遅延回路部の遅延時間が等しくなるように第２の遅延回路部の第２の粗動部の遅延時間を設定した後に、選択回路によって第１の遅延回路部から第２の遅延回路部に切り替える構成である。【選択図】図２
2010233180.tif 000002
【特許請求の範囲】
【請求項１】
データ信号の１ビット時間未満の微小な遅延時間を設定し、かつｎビット時間以上（ｎは１以上の整数）で所定範囲の可変遅延幅を有する微動部と、データ信号の１ビット単位で遅延時間を設定する粗動部とを縦続接続し、
前記微動部で設定する遅延時間を最大値から前記ｎビット時間減少させたときに前記粗動部で前記ｎビット時間増加させ、前記微動部で設定する遅延時間を最小値から前記ｎビット時間増加させたときに前記粗動部で前記ｎビット時間減少させ、前記微動部の可変遅延幅を超えて遅延時間を連続的に変化させる構成である
ことを特徴とする可変遅延回路。
【請求項２】
請求項１に記載の可変遅延回路を構成する微動部および粗動部を遅延回路部として少なくとも２組と、各遅延回路部の切り替えを行う選択回路とを備えた可変遅延回路において、
第１の遅延回路部の第１の微動部の遅延時間が最大値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最小値に設定し、あるいは第１の遅延回路部の第１の微動部の遅延時間が最小値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最大値に設定し、第１の遅延回路部と第２の遅延回路部の遅延時間が等しくなるように第２の遅延回路部の第２の粗動部の遅延時間を設定した後に、前記選択回路によって第１の遅延回路部から第２の遅延回路部に切り替える構成である
ことを特徴とする可変遅延回路。
【請求項３】
請求項１または請求項２に記載の可変遅延回路において、
前記微動部は、
入力端子と出力端子との間に並列に接続され、それぞれ単独動作させたときに入力端子のデータ信号を遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）で出力端子に出力する遅延部Ａおよび遅延部Ｂと、
アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ−Ｙ）に応じて前記遅延部Ａおよび前記遅延部Ｂに流れる電流量を変化させ、前記遅延時間Ｔa ，Ｔb 間で差分（Ｘ−Ｙ）に応じて連続的に変化する遅延時間を設定する電流制御部と
を備えたことを特徴とする可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を遅延させ、かつ遅延時間を制御できる可変遅延回路に関する。
【背景技術】
【０００２】
光送受信システムでは、光伝送路の経路長差、波長分散等によるスキュー、半導体集積回路内における配線長差によるスキューなどを補償するために、入力信号やクロック信号に対して微小な遅延時間を高精度かつ広い可変幅で設定できる遅延回路が必要である。
【０００３】
図５は、従来の可変遅延回路の第１の構成例を示す（非特許文献１）。
図５において、従来の可変遅延回路は、複数の遅延回路９１をカスケードに接続し、各遅延回路９１の出力をそれぞれ分岐してセレクタ９２に入力し、その１つを選択して出力することにより、遅延回路の段数に応じた遅延時間を設定する構成である。
【０００４】
図６は、従来の可変遅延回路の第２の構成例を示す。
図６において、従来の可変遅延回路は、インバータ９３に複数の可変負荷容量９４を接続し、容量値に応じた遅延時間を設定する構成である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P.Chen, et.al.,"A Portable Digitally Controlled Oscillator Using Novel Varactors", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, VOL.52, NO.5, MAY 2005
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図５に示す従来の可変遅延回路の第１の構成例において設定可能な最小遅延時間は、各遅延回路の遅延時間が固定であれば、１つの遅延回路で設定可能な遅延時間に制限され、可変遅延幅は最小遅延時間と接続段数の積によって決定される。したがって、広い可変遅延幅と微小な遅延時間の設定を両立するためには、１つの遅延回路で設定する最小遅延時間を小さくするとともに接続段数を多くする必要があり、高速信号を扱う場合の波形の劣化、回路構成の複雑化、回路面積が増大する問題があった。
【０００７】
図６に示す従来の可変遅延回路の第２の構成例において設定可能な最小遅延時間は、１つの可変負荷容量の可変範囲によって決定される。ただし、一般的にはその可変範囲に制限があるため、１段での可変遅延幅が小さくなり、広い可変遅延幅を得るためには可変負荷容量を多段に接続する必要があった。一方、１段で広い可変遅延幅を得るためには大きな容量を用いればよいが、高速信号を扱う場合に波形が劣化する問題がある。
【０００８】
本発明は、簡単かつ小型な構成で、可変負荷容量の可変範囲に制限されることなく、微小な遅延時間を高精度かつ広い可変遅延幅で連続的に設定することができる可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明の可変遅延回路は、データ信号の１ビット時間未満の微小な遅延時間を設定し、かつｎビット時間以上（ｎは１以上の整数）で所定範囲の可変遅延幅を有する微動部と、データ信号の１ビット単位で遅延時間を設定する粗動部とを縦続接続し、微動部で設定する遅延時間を最大値からｎビット時間減少させたときに粗動部でｎビット時間増加させ、微動部で設定する遅延時間を最小値からｎビット時間増加させたときに粗動部でｎビット時間減少させ、微動部の可変遅延幅を超えて遅延時間を連続的に変化させる構成である。
【００１０】
第２の発明は、第１の発明の可変遅延回路を構成する微動部および粗動部を遅延回路部として少なくとも２組と、各遅延回路部の切り替えを行う選択回路とを備えた可変遅延回路において、第１の遅延回路部の第１の微動部の遅延時間が最大値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最小値に設定し、あるいは第１の遅延回路部の第１の微動部の遅延時間が最小値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最大値に設定し、第１の遅延回路部と第２の遅延回路部の遅延時間が等しくなるように第２の遅延回路部の第２の粗動部の遅延時間を設定した後に、選択回路によって第１の遅延回路部から第２の遅延回路部に切り替える構成である。
【００１１】
第１の発明または第２の発明における微動部は、入力端子と出力端子との間に並列に接続され、それぞれ単独動作させたときに入力端子のデータ信号を遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）で出力端子に出力する遅延部Ａおよび遅延部Ｂと、アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ−Ｙ）に応じて遅延部Ａおよび遅延部Ｂに流れる電流量を変化させ、遅延時間Ｔa ，Ｔb 間で差分（Ｘ−Ｙ）に応じて連続的に変化する遅延時間を設定する電流制御部とを備える。
【発明の効果】
【００１２】
本発明の可変遅延回路は、微動部においてデータ信号の１ビット時間未満の微小な遅延時間を設定しながら、粗動部と組み合わせことにより微動部の可変遅延幅を超える広い可変遅延幅を実現することができる。
【００１３】
本発明の可変遅延回路は、微動部および粗動部からなる遅延回路部を少なくとも２組備え、第１の遅延回路部の微動部の遅延時間が最大値（最小値）に達する前に、第２の遅延回路部の微動部および粗動部の遅延時間のシフト動作を完了させておくことにより、微動部および粗動部の遅延時間のシフト動作に影響されずに正しい遅延時間を連続的に出力することができる。
【００１４】
本発明の可変遅延回路の微動部は、それぞれ固有の遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）を有する遅延部Ａおよび遅延部Ｂに流れる電流を、電流制御部を用いてアナログ制御信号Ｘ，Ｙの差分に応じて制御することにより、遅延時間Ｔa ，Ｔb の範囲内で連続的に遅延時間を変化させることができる。これにより、簡単かつ小型な構成で、微小な遅延時間を高精度かつ広い可変幅で連続的に可変させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の可変遅延回路の実施例１の構成例を示す図である。
【図２】本発明の可変遅延回路の実施例２の構成例を示す図である。
【図３】粗動部１２の構成例を示す図である。
【図４】微動部１１の構成例を示す図である。
【図５】従来の可変遅延回路の第１の構成例を示す図である。
【図６】従来の可変遅延回路の第２の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００１６】
図１は、本発明の可変遅延回路の実施例１の構成例を示す。
図１において、実施例１の可変遅延回路は、データ信号の入力端子と出力端子との間に、遅延時間の微調を行う微動部１１と粗長を行う粗動部１２を縦続接続した構成である。微動部１１は、外部から入力する制御信号Ｃ１に応じて、データ信号の１ビット時間未満の微小な遅延時間の設定が可能な構成であり、可変遅延幅をｎビット時間以上（ｎは１以上の整数）で所定範囲、例えばｎビット時間以上（ｎ＋１）ビット時間未満とする。粗動部１２は、外部から入力する制御信号Ｃ２およびデータ信号と同ビットレートのクロック信号ＣＬＫに応じて、１ビット時間単位で遅延時間の設定が可能な構成であり、可変遅延幅をｎビット時間より十分に大きな値とする。微動部と粗動部の順序は前後してもよい。
【００１７】
微動部１１で設定する遅延時間が最大値に達する、または近づいた場合は、微動部１１で設定する遅延時間をｎビット時間減少させると同時に、粗動部１２で設定する遅延時間をｎビット時間増加させる。また、微動部１１で設定する遅延時間が最小値に達する、または近づいた場合は、微動部１１で設定する遅延時間をｎビット時間増加させると同時に、粗動部１２で設定する遅延時間をｎビット時間減少させる。
【００１８】
すなわち、微動部１１と粗動部１２のトータルの遅延時間が同じになるように、ビット時間単位の遅延時間を微動部１１と粗動部１２との間で移し替える。これにより、微動部１１においてデータ信号の１ビット時間未満の微小な遅延時間を設定しながら、粗動部１２と組み合わせことにより微動部１１の可変遅延幅を超える広い可変遅延幅を実現することができる。
【実施例２】
【００１９】
図２は、本発明の可変遅延回路の実施例２の構成例を示す。
図２において、実施例２の可変遅延回路は、微動部１１−１と粗動部１２−１を縦続接続した構成の第１の遅延回路部１０−１と、微動部１１−２と粗動部１２−２を縦続接続した構成の第２の遅延回路部１０−２とを並列に配置し、データ信号の入力端子を微動部１１−１，１１−２に接続し、粗動部１２−１，１２−２の出力の一方をセレクタ１３で選択して出力端子に接続する構成である。微動部１１−１，１１−２は、外部から入力する制御信号Ｃ１，Ｃ１’に応じて、データ信号の１ビット時間未満の微小な遅延時間の設定が可能な構成であり、可変遅延幅をｎビット時間以上で所定範囲、例えばｎビット時間以上（ｎ＋１）ビット時間未満とする。粗動部１２−１，１２−２は、外部から入力する制御信号Ｃ２，Ｃ２’およびデータ信号と同ビットレートのクロック信号ＣＬＫに応じて、１ビット時間単位で遅延時間の設定が可能な構成であり、可変遅延幅をｎビット時間より十分に大きな値とする。微動部と粗動部の順序は前後してもよい。
【００２０】
ここで、セレクタ１３が微動部１１−１，粗動部１２−１からなる第１の遅延回路部１０−１の出力を選択し、第１の遅延回路部１０−１の微動部１１−１の遅延時間が最大値に近づいたときに、第２の遅延回路部１０−２の微動部１１−２で設定する遅延時間を微動部１１−１の遅延時間に対してｎビット時間減少させると同時に、粗動部１２−２で設定する遅延時間を粗動部１２−１の遅延時間に対してｎビット時間増加させる。また、第１の遅延回路部１０−１の微動部１１−１の遅延時間が最小値に近づいたときに、第２の遅延回路部１０−２の微動部１１−２で設定する遅延時間を微動部１１−１の遅延時間に対してｎビット時間増加させると同時に、粗動部１２−２で設定する遅延時間を粗動部１２−１の遅延時間に対してｎビット時間減少させる。
【００２１】
すなわち、遅延回路部１０−１と遅延回路部１０−２のトータルの遅延時間が同じになるように、ビット時間単位の遅延時間を遅延回路部１０−２の微動部１１−２と粗動部１２−２にそれぞれ設定する。これにより、遅延回路部１０−１の微動部１１−１の遅延時間が最大値（最小値）に達する前に、遅延回路部１０−２の微動部１１−２および粗動部１２−２の遅延時間のシフト動作を完了させることができる。そして、微動部１１−１の遅延時間が最大値（最小値）に達したときに、セレクタ１３で粗動部１２−１の出力から粗動部１２−２の出力に切り替えることにより、微動部および粗動部の遅延時間のシフト動作に影響されずに正しい遅延時間を連続的に出力することができる。遅延回路部１０−２から遅延回路部１０−１への切り替えも同様である。
【００２２】
（粗動部の構成例）
図３は、粗動部１２の構成例を示す。
図３において、粗動部１２は、クロック信号ＣＬＫによってシフト動作するシフトレジスタ４１と、制御信号Ｃ２によりシフトレジスタ４１の各出力のいずれかを選択して出力するセレクタ４２により構成される。
【００２３】
本発明の可変遅延回路は、図５または図６に示す従来の可変遅延回路を微動部１１として用い、図３に示す粗動部１２と組み合わせて構成することができる。
【００２４】
（微動部の構成例）
図４は、微動部１１の構成例を示す。
図４において、差動入力ＩＮ，ＩＮと差動出力ＯＵＴ，ＯＵＴとの間に、遅延部Ａ１と遅延部Ｂ２が並列に接続される。ここでは、遅延部Ａ１と遅延部Ｂ２の前段にバッファ回路１４，１５を接続し、各バッファ回路１４，１５を介して差動入力ＩＮ，ＩＮと遅延部Ａ１および遅延部Ｂ２が接続される。遅延部Ａ１と遅延部Ｂ２は、それぞれ固有の遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）を有し、それぞれ単独動作させたときに入力端子の入力信号を遅延時間Ｔa ，Ｔb （Ｔa ＞Ｔb ）で出力端子に出力する。遅延部Ａ１と遅延部Ｂ２には電流制御部３が接続される。電流制御部３は、アナログ制御信号Ｘ，Ｙを入力し、その差分（Ｘ−Ｙ）に応じて遅延部Ａ１と遅延部Ｂ２に流れる電流量を変化させ、遅延時間Ｔa ，Ｔb 間で差分（Ｘ−Ｙ）に応じて連続的に変化する遅延時間を設定する。
【００２５】
遅延部Ａ１は、差動トランジスタ２１，２２と負荷容量３１，３２を用いた構成であり、遅延部Ｂ２は差動トランジスタ２３，２４とピーキング容量３３を用いた構成である。なお、遅延部Ｂ２のピーキング容量３３は、ピーキングコイルに代えてもよい。これにより、遅延部Ａ１と遅延部Ｂ２の遅延時間Ｔa ，Ｔb は、Ｔa ＞Ｔb の関係になるように設定される。
【００２６】
電流制御部３は、差動トランジスタ２１，２２の共通エミッタにコレクタが接続され、ベースにアナログ制御信号Ｘが接続されるトランジスタ２５と、差動トランジスタ２３，２４の共通エミッタにコレクタが接続され、ベースにアナログ制御信号Ｙが接続されるトランジスタ２６と、トランジスタ２５，２６の共通エミッタに接続される電流源３４により構成される。
【００２７】
このアナログ制御信号Ｘ，Ｙに十分な差、例えば± 100ｍＶ程度の差がある場合には、トランジスタ２５，２６がスイッチとして動作し、遅延部Ａ１だけまたは遅延部Ｂ２だけに電流が流れ、遅延時間ｔは、
ｔ＝Ｔa またはｔ＝Ｔb 
に設定される。一方、アナログ制御信号Ｘ，Ｙが同じ大きさ、またはその差が小さい場合には、遅延部Ａ１および遅延部Ｂ２にはその差分（Ｘ−Ｙ）に応じた電流が流れ、
Ｔa ＞ｔ＞Ｔb 
となる遅延時間ｔが設定される。
【産業上の利用可能性】
【００２８】
本発明の可変遅延回路は、簡単かつ小型な構成で、微小な遅延時間を高精度かつ広い可変遅延幅で連続的に設定することができる。
【符号の説明】
【００２９】
１  遅延部Ａ
２  遅延部Ｂ
３  電流制御部
１１  微動部
１２  粗動部
１３  セレクタ
１４，１５  バッファ回路
２１，２２  差動トランジスタ
２３，２４  差動トランジスタ
２５，２６  トランジスタ
３１，３２  負荷容量
３３  ピーキング容量
３４  電流源
４１  シフトレジスタ
４２  セレクタ
【図１】
2010233180.tif 000003
【図２】
2010233180.tif 000004
【図３】
2010233180.tif 000005
【図４】
2010233180.tif 000006
【図５】
2010233180.tif 000007
【図６】
2010233180.tif 000008