(57)【要約】      （修正有）【課題】単一ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングできる半導体メモリセルを提供する。【解決手段】単一ポリＥＥＰＲＯＭセルは、フローティングゲートＦＧ上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンＷＬの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンＦＧとの間にカップリングのための誘電膜１０２を形成してフローティングゲート用ポリシリコンＦＧとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。【選択図】図３
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【特許請求の範囲】
【請求項１】
Ｎ-ウェル領域を有する半導体基板を用意する過程と、
前記Ｎ-ウェル領域を有する前記半導体基板の上部にフローティングゲート用ポリシリコンを形成する過程と、
前記フローティングゲート用ポリシリコンの上部にコンタクトを形成する過程と、
前記コンタクトと前記フローティングゲート用ポリシリコンとの間に誘電体を形成する過程とを含む方法。
【請求項２】
前記コンタクトは、前記半導体基板のコントロールゲートラインによりワードライン用ポリシリコンの方向に連結されることを特徴とする請求項１に記載の方法。
【請求項３】
前記誘電体は、前記コンタクトと前記フローティングゲート用ポリシリコンとの間でカップリングとしての役割をすることを特徴とする請求項１に記載の方法。
【請求項４】
前記誘電体は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮのいずれか１つを含む単一膜であることを特徴とする請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記誘電体は、酸化窒化膜、窒化酸化膜、ＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）のいずれか１つを含むサンドウィッチ膜であることを特徴とする請求項１〜３のいずれか１項に記載の方法。
【請求項６】
前記方法は、半導体メモリセルの形成過程であることを特徴とする請求項１〜３のいずれか１項に記載の方法。
【請求項７】
前記半導体メモリセルは、単一ポリＥＥＰＲＯＭを含むことを特徴とする請求項６に記載の方法。
【請求項８】
Ｎ-ウェル領域を有する半導体基板と、
前記半導体基板上のコントロールゲートラインと、
前記半導体基板の上部に形成されるフローティングゲート用ポリシリコンと、
前記コントロールゲートラインと連結されるように前記フローティングゲート用ポリシリコンの上部に形成されるコンタクトと、
前記コンタクトと前記フローティングゲート用ポリシリコンとの間に形成される誘電体とを含む装置。
【請求項９】
前記コンタクトは、前記コントロールゲートラインによりワードライン用ポリシリコンの方向に連結されることを特徴とする請求項８に記載の装置。
【請求項１０】
前記誘電体は、前記コンタクトと前記コントロールゲート用ポリシリコンとの間でカップリングとしての役割をすることを特徴とする請求項８に記載の装置。
【請求項１１】
前記誘電体は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮのいずれか１つを含む単一膜であることを特徴とする請求項８〜１０のいずれか１項に記載の装置。
【請求項１２】
前記誘電体は、酸化窒化膜、窒化酸化膜、ＯＮＯのいずれか１つを含むことを特徴とする請求項８〜１０のいずれか１項に記載の装置。
【請求項１３】
前記装置は、半導体メモリセルであることを特徴とする請求項８〜１０のいずれか１項に記載の装置。
【請求項１４】
前記半導体メモリセル、単一ポリＥＥＰＲＯＭを含むことを特徴とする請求項８〜１０のいずれか１項に記載の装置。
【請求項１５】
Ｎ-ウェル領域を有する半導体基板の上部とビットラインの下部に形成されるフローティングゲートと、
前記フローティングゲートの下部に形成されるワードラインと、
前記ワードラインの下部に形成される共通ソースと、
前記フローティングゲートの上部と誘電体を通じてコンタクトで連結されるコントロールゲートを含む半導体メモリセルの動作方法であって、
前記共通ソースと前記Ｎ-ウェル領域に既に設定されているプログラミング電圧を印加し、前記コントロールゲートを接地又はフローティングさせ、前記ワードライン及びビットラインを接地させて前記半導体メモリセルをプログラミング動作させる過程と、
前記ワードラインをフローティング又は接地させ、前記コントロールゲートに既に設定されている消去電圧を印加し、前記Ｎ-ウェル、ビットライン及び共通ソースを接地させて前記半導体メモリセルを消去動作させる過程と、
前記コントロールゲートを接地又はフローティングさせ、前記Ｎ-ウェルと共通ソースに既に設定されている読み出し電圧を印加し、前記ワードラインを接地させ、前記ビットラインに既に設定されているドレイン電圧を印加して前記半導体メモリセルを読み出し動作させる過程とを含む半導体メモリセルの動作方法。
【請求項１６】
前記フローティングゲートは、
前記プログラミング動作させる過程で前記Ｎ-ウェルに印加される前記既に設定されているプログラミング電圧と前記ビットラインに印加される接地電圧との間の電圧が誘起されることを特徴とする請求項１５に記載の半導体メモリセルの動作方法。
【請求項１７】
前記フローティングゲートは、
前記消去動作させる過程で前記Ｎ-ウェルに印加される接地電圧と前記ビットラインに印加される接地電圧により電位がカップリングされることを特徴とする請求項１５に記載の半導体メモリセルの動作方法。
【請求項１８】
前記半導体メモリセルは、
前記読み出し動作させる過程で前記半導体メモリセルがプログラミングされた状態である場合に、前記共通ソースから前記ビットラインに電流が誘起されることを特徴とする請求項１５に記載の半導体メモリセルの動作方法。
【請求項１９】
前記半導体メモリセルは、
前記読み出し動作させる過程で前記半導体メモリセルが消去状態である場合に、前記共通ソースから前記ビットラインに電流が誘起されないことを特徴とする請求項１５に記載の半導体メモリセルの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリセルに関し、特に、単一ポリＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ-Ｏｎｌｙ Ｍｅｍｏｒｙ）セル構造でシリコン基板が負電位にバイアスされている回路に用いるのに適した半導体メモリセル及び半導体メモリセルの製造方法、半導体メモリセルの動作方法に関する。
【背景技術】
【０００２】
従来の代表的な単一ポリＥＥＰＲＯＭセル構造について詳察すれば、以下の通りである。
【０００３】
まず、図１Ａは“ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ”方式でプログラムする方式を示すものであって、Ｎ-ウェルに印加されたプログラム電圧（Ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）+Ｖｐによりフローティングゲートに特定電圧が誘起され（フローティングゲートに誘起される電圧はカップリング比により定められる）、フローティングゲートに誘起された特定電圧によりＮＭＯＳのチャネル領域を反転させるようになる。
【０００４】
そして、ＮＭＯＳのドレイン領域に特定電圧ＶＤＳを印加すれば、ドレインからソース側へ電流が流れるようになり、ドレイン接合領域付近で発生する“ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ”がフローティングゲートに注入されることで、図１Ｂのように、ＮＭＯＳ素子の閾値電圧が高くなる。
【０００５】
図１Ｃは、従来のＦ／Ｎ（Ｆｏｗｅｒ-Ｎｏｒｄｈｅｉｍ）トンネリング方式で消去する方式を示すものであって、Ｎ-ウェルは接地させ、ＮＭＯＳ領域のソース／ドレインに消去電圧+Ｖｅを印加する。
【０００６】
Ｎ-ウェルに印加された接地電圧によりフローティングゲートにはほぼ接地電圧に近い電位が誘起され、ＮＭＯＳ領域のソース／ドレインに印加された消去電圧＋Ｖｅにより電場がＮＭＯＳソース／ドレインからフローティングゲート側へ強くかかるようになる。
【０００７】
前記のように印加された電場によりフローティングゲートに存在する電子がＦ／Ｎトンネリングしてソース／ドレイン領域に抜けることにより、ＮＭＯＳ素子の閾値電圧が低くなる。
【０００８】
図１Ｄは、従来のＥＥＰＲＯＭの読み出し方式を示すものであって、Ｎ-ウェルには読み出し電圧（ｒｅａｄｉｎｇ ｖｏｌｔａｇｅ）+Ｖｒを印加し、これにより、フローティングゲートには特定電圧が誘起され、ＮＭＯＳ素子のドレインには読み出しのためのポジティブドレイン電圧を印加し、ソースは接地させるようになる。
【０００９】
しかしながら、フローティングゲートに電子が注入されているプログラミング状態でＮＭＯＳ素子の閾値電圧が相対的に非常に高い状態であれば、フローティングゲートに誘起された特定電圧でもＮＭＯＳ素子をターンオンさせることができないため、電流が流れなくなり、フローティングゲートに電子がない消去状態であれば、ＮＭＯＳ素子の閾値電圧が非常に低い状態でフローティングゲートに誘起された特定電圧でもＮＭＯＳ素子をターンオンさせることができるため、電流が流れるようになる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】韓国特許公開第２００３−００４９７８２号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前述したように、従来の単一ポリＥＥＰＲＯＭセルの場合、プログラム／消去／読み出し動作のためにフローティングゲートに特定電位を誘起させるためにＮ-ウェルを形成させなければならないため、単位セルの面積が非常に大きくて高密度を有するＥＥＰＲＯＭを実現し難い。
【００１２】
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、単一ポリ（ｓｉｎｇｌｅ ｐｏｌｙ.ＥＥＰＲＯＭ ｃｅｌｌ）構造で、フローティングゲート用ポリシリコン（ｆｌｏａｔｉｎｇ ｇａｔｅ ｐｏｌｙ.）上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、ポリＥＥＰＲＯＭセルをスタックゲート（ｓｔａｃｋ ｇａｔｅ）ポリＥＥＰＲＯＭセルの水準にスケーリングできる技術的方案を模索することにある。
【００１３】
また、本発明の他の目的は、コンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる技術的方案を模索することにある。
【課題を解決するための手段】
【００１４】
本発明の課題を解決するための一態様によれば、Ｎ-ウェル領域を有する半導体基板を用意する過程と、前記Ｎ-ウェル領域を有する前記半導体基板の上部にフローティングゲート用ポリシリコンを形成する過程と、前記フローティングゲート用ポリシリコンの上部にコンタクトを形成する過程と、前記コンタクトと前記フローティングゲート用ポリシリコンとの間に誘電体を形成する過程とを含む半導体メモリセルの製造方法を提供する。
【００１５】
本発明の課題を解決するための他の態様によれば、Ｎ-ウェル領域を有する半導体基板と、前記半導体基板上のコントロールゲートラインと、前記半導体基板の上部に形成されるフローティングゲート用ポリシリコンと、前記コントロールゲートラインと連結されるように前記フローティングゲート用ポリシリコンの上部に形成されるコンタクトと、前記コンタクトと前記フローティングゲート用ポリシリコンとの間に形成される誘電体とを含む半導体メモリセルを提供する。
【００１６】
本発明の課題を解決するための更に他の態様によれば、Ｎ-ウェル領域を有する半導体基板の上部とビットラインの下部に形成されるフローティングゲートと、前記フローティングゲートの下部に形成されるワードラインと、前記ワードラインの下部に形成される共通ソースと、前記フローティングゲートの上部と誘電体を通じてコンタクトで連結されるコントロールゲートを含む半導体メモリセルの動作方法であって、前記共通ソースと前記Ｎ-ウェル領域に既に設定されているプログラミング電圧を印加し、前記コントロールゲートを接地又はフローティングさせ、前記ワードライン及びビットラインを接地させて前記半導体メモリセルをプログラミング動作させる過程と、前記ワードラインをフローティング又は接地させ、前記コントロールゲートに既に設定されている消去電圧を印加し、前記Ｎ-ウェル、ビットライン及び共通ソースを接地させて前記半導体メモリセルを消去動作させる過程と、前記コントロールゲートを接地又はフローティングさせ、前記Ｎ-ウェルと共通ソースに既に設定されている読み出し電圧を印加し、前記ワードラインを接地させ、前記ビットラインに既に設定されているドレイン電圧を印加して前記半導体メモリセルを読み出し動作させる過程とを含む半導体メモリセルの動作方法を提供する。
【発明の効果】
【００１７】
本発明によれば、フローティングゲート上にカップリングのためのコンタクトを形成し、このコンタクトとフローティングゲートとの間にカップリングのための誘電膜を形成して単一ポリＥＥＰＲＯＭセルの大きさをスタックゲートポリＥＥＰＲＯＭセルの大きさと類似する水準までスケーリングすることで、高密度の単一ポリＥＥＰＲＯＭセルアレイを実現できるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１Ａ】従来のＥＥＰＲＯＭにおけるプログラミング方式を説明する図である。
【図１Ｂ】従来のＮＭＯＳ素子の閾値電圧の変化を示すグラフである。
【図１Ｃ】従来のＥＥＰＲＯＭにおける消去方式を説明する図である。
【図１Ｄ】従来のＥＥＰＲＯＭにおける読み出し方式を説明する図である。
【図２】本実施形態に適用される単一ポリＥＥＰＲＯＭセルアレイを示す平面図である。
【図３】図２の単一ポリＥＥＰＲＯＭセルアレイのＡ方向、Ｂ方向、Ｃ方向の断面をそれぞれ示す図である。
【図４】本実施形態によって単一ポリＥＥＰＲＯＭのプログラミング方式を説明する図である。
【図５】本実施形態によって単一ポリＥＥＰＲＯＭの消去方式を説明する図である。
【図６】本実施形態によって単一ポリＥＥＰＲＯＭの読み出し方式を説明する図である。
【図７】本実施形態に適用される単一ポリＥＥＰＲＯＭのＮＯＲフラッシュタイプアレイを示す図である。
【図８】図７のＮＯＲフラッシュタイプアレイのバイアス条件を示すテーブルである。
【発明を実施するための形態】
【００１９】
本発明は、単一ポリＥＥＰＲＯＭセル構造において、フローティングゲート用ポリシリコン上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングするためのものであって、このような技術思想から本発明の目的を容易に達成できる。
【００２０】
また本発明は、コンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルにおいて、プログラム、消去、読み出しが可能なように動作させることを特徴とする。
【実施例】
【００２１】
以下、添付する図面を参照して本発明の実施形態について詳細に説明する。
【００２２】
図２は、本発明の実施形態による半導体メモリセル、例えば、単一ポリＥＥＰＲＯＭセルアレイの上部面を示す平面図であり、図３は、本発明の単一ポリＥＥＰＲＯＭのユニットセルをＡ方向、Ｂ方向、Ｃ方向にそれぞれカットした時の垂直プロファイルを示すものである。
【００２３】
図２に示すユニットセルを基準として見ると、ビットラインコンタクト、例えば、ＢＬ４の下にフローティングゲート用ポリシリコンが存在し、フローティングゲート用ポリシリコンの下にワードライン、例えば、ＷＬ２に該当するポリゲートが横に走り、ワードラインポリゲートの下に共通ソースＣＳが位置する。
【００２４】
フローティングゲートにコンタクトが形成され、フローティングゲートに形成されたコンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンの方向に連結される。
【００２５】
ここで、フローティングゲートに形成されたコンタクトは、図３の”Ａ”に示されたように、フローティングゲートＦＧにオーミックコンタクトで連結されるのではなく、コンタクトとフローティングゲートＦＧとの間に誘電体１０２が位置してポリ対コンタクトキャパシタ（ｐｏｌｙ ｔｏ ｃｏｎｔａｃｔ Ｃａｐａｃｉｔｏｒ）として作用するようになる。
【００２６】
このとき、誘電体１０２は、例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）又はＳｉＯＮのような単一膜を用いてもよく、酸化窒化膜（ｏｘｉｄｅ-ｎｉｔｒｉｄｅ）、窒化酸化膜（ｎｉｔｒｉｄｅ-ｏｘｉｄｅ）、ＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）などのようにサンドウィッチ構造を用いてもよい。
【００２７】
また、図３の”Ａ”のように、フローティングゲートＦＧの表面に誘電体が全体を覆っていてもよく、コンタクトが形成される一部領域のみ誘電体を形成させてもよい。ソース／ドレイン領域はＰ-型不純物を注入させて形成させる。
【００２８】
図４は、本発明の単一ポリＥＥＰＲＯＭセルをプログラムさせる方法を示すものであって、共通ソースＣＳとＮ-ウェル２００にはプログラミング電圧+Ｖｐを印加し、コントロールゲートＣＧには、０Ｖ（ｇｒｏｕｎｄ）又はフローティングさせ、残りの端子、即ち、ワードラインＷＬとビットラインＢＬはいずれも０Ｖ（ｇｒｏｕｎｄ）を印加する。
【００２９】
フローティングゲートＦＧとコントロールゲートＣＧのラインコンタクトに形成されたキャパシタ面積は、フローティングゲートＦＧとＮ-ウェル２００及びソース／ドレインの間に形成される面積よりも相対的に非常に小さいため、フローティングゲートＦＧとコントロールゲートＣＧラインコンタクト間のキャパシタ容量が非常に小さく、フローティングゲートＦＧに誘起される電位はＮ-ウェル２００とソース／ドレインに印加される電位により左右される。
【００３０】
従って、前記のようなバイアス条件の下で、フローティングゲートＦＧはＮ-ウェル２００に印加されるプログラミング電圧+ＶｐとビットラインＢＬに印加される０Ｖ（ｇｒｏｕｎｄ）間の電圧が誘起されることで、ワードラインＷＬのＰＭＯＳトランジスタとフローティングゲートＦＧのＰＭＯＳトランジスタがいずれもターンオンされてワードラインＷＬのＰＭＯＳトランジスタの共通ソースＣＳでフローティングゲートＦＧのＰＭＯＳトランジスタのビットラインＢＬ（ドレイン）の方向に電流が流れるようになり、フローティングゲートＦＧのＰＭＯＳトランジスタのドレイン接合領域付近で発生する“ｈｏｔ ｅｌｅｃｔｒｏｎ”がフローティングゲートＦＧに注入されてフローティングゲートＦＧのＰＭＯＳ素子の閾値電圧を下げるようになる。
【００３１】
図５は、本発明の単一ポリＥＥＰＲＯＭセルを消去させる方法を示すものであって、ワードラインＷＬにはフローティング又は０Ｖ（ｇｒｏｕｎｄ）を印加し、コントロールゲートＣＧには消去電圧+Ｖｅを印加し、残りの端子（即ち、Ｎ-ウェル２００、ビットラインＢＬ、共通ソースＣＳ）には０Ｖ（ｇｒｏｕｎｄ）を印加する。
【００３２】
フローティングゲートＦＧとコントロールゲートＣＧのラインコンタクトに形成されたキャパシタ面積はフローティングゲートＦＧとＮ-ウェル２００及びソース／ドレインの間に形成される面積よりも非常に小さいため、フローティングゲートＦＧとコントロールゲートＣＧラインコンタクト間のキャパシタ容量が非常に小さく、フローティングゲートＦＧに誘起される電位はＮ-ウェル２００とソース／ドレインに印加される電位により左右される。
【００３３】
従って、前記のようなバイアス条件の下で、フローティングゲートＦＧはＮ-ウェル２００に印加される０Ｖ（ｇｒｏｕｎｄ）とビットラインＢＬに印加される０Ｖ（ｇｒｏｕｎｄ）により電位がカップリングされることで、フローティングゲートＦＧにはコントロールゲートＣＧに印加された消去電圧+Ｖｅに殆ど関係なく、０Ｖ電位が誘起され、これにより、フローティングゲートＦＧとコントロールゲートＣＧのコンタクトの間には高電場が形成される。このように形成された高電場によりフローティングゲートＦＧに存在する電子が誘電体をＦ／ＮトンネリングしてコントロールゲートＣＧのコンタクトに抜けることで、フローティングゲートＦＧのＰＭＯＳ素子の閾値電圧を高めるようになる。
【００３４】
図６は、本発明の単一ポリＥＥＰＲＯＭセルを読み出す方法を示すものであって、コントロールゲートＣＧには０Ｖ（ｇｒｏｕｎｄ）又はフローティングさせ、Ｎ-ウェル２００と共通ソースＣＳには読み出し電圧+Ｖrを印加し、ワードラインＷＬには０Ｖ（ｇｒｏｕｎｄ）を、ビットラインＢＬにはドレイン電圧+Ｖｄを印加する。
【００３５】
ここで、Ｎ-ウェル２００とコントロールゲートＣＳに印加される読み出し電圧ＶrがビットラインＢＬに印加されるドレイン電圧+Ｖｄよりも大きく設定されなければならない。
【００３６】
前記バイアス条件の下でプログラムされた状態（即ち、電子がフローティングゲートＦＧに注入されている状態）であれば、ＰＭＯＳ素子の閾値電圧が低いため、ターンオンされて共通ソースＣＳからビットラインＢＬに電流が流れるようになり、消去状態（即ち、電子がフローティングゲートＦＧに存在しない状態）であれば、ＰＭＯＳ素子の閾値電圧が高いため、ターンオフされて共通ソースＣＳからビットラインＢＬに電流が流れなくなる。
【００３７】
図７は、本発明の単一ポリＥＥＰＲＯＭセルをＮＯＲフラッシュタイプにアレイした場合を例示する図である。
【００３８】
図７に示すように、例えば、セル５を選択的にプログラムさせ、ブロック又はページ単位で一度に消去させ、セル５のみ選択的に読み出し動作を行うと仮定すれば、この時のバイアス条件は図８に示す通りである。
【００３９】
図８のテーブルから分かるように、バイアスを印加することで、バイト（ｂｙｔｅ）単位のプログラミング／バイト単位の読み出し／ブロック又はページ単位の消去動作が行われる。このとき、本実施形態では、Ｎ-ウェルと共通ソースをそれぞれ他のラインに分離させてもよく、１つのラインに統合させてもよい。
【００４０】
以上説明した通り、本実施形態によれば、単一ポリＥＥＰＲＯＭセル構造において、フローティングゲート用ポリシリコン上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、セルの大きさをスケーリングしようとするものである。また、本発明はコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルにおいて、プログラム、消去、読み出しが可能なように実現した。
【００４１】
前述した実施形態は、本発明を限定するものではなく、例証するものであり、本分野の当業者であれば、添付する請求項により定義された本発明の範囲から逸脱することなく、多様な他の実施形態を設計できることを留意すべきである。請求項では、括弧内にあるいかなる参照記号も本発明を限定するように解釈されてはならない。「含む〜」、「〜含む。」などの表現は、全体的に全ての請求項又は明細書に列挙されたものを除いた構成要素又は段階の存在を排除しない。構成要素の単数の参照部はそのような構成要素の複数の参照部を排除せず、その逆も同じである。互いに異なる従属項に確実な手段が記述されたという単純な事実は、このような手段の組み合わせが使用され得ないことを意味しない。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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