(57)【要約】【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。【選択図】図４
2010268232.tif 000002
【特許請求の範囲】
【請求項１】
入力信号における２つのレベル相互間の切り替わりに対して、出力信号のレベルを遅延させて切り替える遅延回路であって、
前記出力信号が前記入力信号の第１の入力レベルに対応付けられた第１の出力レベルである期間において、前記入力信号が第２の入力レベルである期間の積算値に応じて所定の評価対象量を増加させ、前記評価対象量が所定の上側閾値を超えると前記出力信号を前記第１の出力レベルから前記第２の出力レベルに切り替え、一方、前記出力信号が前記第２の入力レベルに対応付けられた第２の出力レベルである期間において、前記入力信号が第１の入力レベルである期間の積算値に応じて前記評価対象量を減少させ、前記評価対象量が前記上側閾値より低く設定された下側閾値を下回ると、前記出力信号を前記第２の出力レベルから前記第１の出力レベルに切り替えること、
を特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
入力される電圧に関して前記上側閾値及び前記下側閾値を設定され、前記出力信号を出力するシュミットトリガ型比較器と、
充電量に応じた電圧を前記シュミットトリガ型比較器に入力するコンデンサと、
前記コンデンサを充電する充電電流及び前記コンデンサを放電する放電電流を択一的に出力する充放電回路と、
を有し、
前記充放電回路は、
前記出力信号が前記第１の出力レベルであり、かつ前記入力信号が前記第２の入力レベルである期間にて選択的に前記充電電流を出力し、
前記出力信号が前記第２の出力レベルであり、かつ前記入力信号が前記第１の入力レベルである期間にて選択的に前記放電電流を出力すること、
を特徴とする遅延回路。
【請求項３】
請求項２に記載の遅延回路において、
前記充放電回路は、
前記充電電流を生成する充電電流源と、
前記放電電流を生成する放電電流源と、
前記充電電流源及び前記放電電流源と前記コンデンサとの間に設けられ、前記出力信号が前記第１の出力レベルである期間にて前記充電電流源と前記コンデンサとを接続し、前記第２の出力レベルである期間にて前記放電電流源と前記コンデンサとを接続する充放電選択スイッチと、
前記充電電流源と前記充放電選択スイッチとの間に直列に接続され、前記入力信号が前記第２の入力レベルである期間に選択的にオン状態となる充電制御スイッチと、
前記放電電流源と前記充放電選択スイッチとの間に直列に接続され、前記入力信号が前記第１の入力レベルである期間に選択的にオン状態となる放電制御スイッチと、
を有することを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、矩形波を遅延させる遅延回路に関する。
【背景技術】
【０００２】
矩形波を遅延させる遅延回路は、例えば、遅延同期ループ回路（Delay Locked Loop：ＤＬＬ）に用いられる。図７は、ＤＬＬの構成を示すブロック図である。ＤＬＬは、位相比較器（Phase Detector：ＰＤ）２、チャージポンプ４、コンデンサＣ、電圧制御遅延線（Voltage Controlled Delay Line：ＶＣＤＬ）６を有する。
【０００３】
矩形波の入力信号Ｖinは位相比較器２と電圧制御遅延線６とに入力される。電圧制御遅延線６は、Ｖinを遅延制御信号Ｖcntに応じた量、遅延させた遅延信号Ｖdlを位相比較器２へ出力する。位相比較器２は、ＶinとＶdlとの位相差に応じた幅のパルスからなる差信号を生成し、チャージポンプ４へ出力する。
【０００４】
チャージポンプ４は、位相比較器２からの差信号を電流に変換し、例えば、差信号におけるパルスがＨ（High）レベルである期間はコンデンサＣを充電する向きの電流を生成し、パルスがＬ（Low）レベルである期間はコンデンサＣを放電する向きの電流を生成する。コンデンサＣは、チャージポンプ４の出力電流を積分し、その積分結果に応じた電圧（誤差信号）を生成する。誤差信号は、遅延制御信号Ｖcntとして電圧制御遅延線６に供給される。
【０００５】
電圧制御遅延線６は、遅延制御信号Ｖcntに基づいて、複数の遅延セルが直列接続された構成からなる。図８は遅延セルの回路図である。図８に示す遅延セルは、トランジスタＭ01，Ｍ02を差動対とする差動増幅回路を有する。差動対への入力信号Ｖcinとして前段のセルの差動出力が入力される。トランジスタＭ01，Ｍ02にはそれぞれ負荷抵抗として機能するトランジスタＭ03，Ｍ04が接続される。トランジスタＭ03，Ｍ04は、三極管領域で使用され、それらのオン抵抗Ｒonはゲートに印加される遅延制御信号Ｖcntにより制御される。遅延セルの出力端子と接地との間の容量をＣtとすると、差動増幅回路の出力信号Ｖcoutは、Ｒon及びＣtからなるＲＣ回路の時定数τ（≡Ｒon・Ｃt）に応じた遅延を生じる。例えば、トランジスタＭ03，Ｍ04がｐチャネルＭＯＳトランジスタである場合、電圧Ｖcntが正領域で大きくなるとオン抵抗Ｒonも増加し、τが増加する結果、電圧制御遅延線６の遅延時間は長くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１３６０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した従来の電圧制御遅延線６は、入力信号Ｖinがノイズパルスを含んでいる場合、その遅延信号Ｖdlにもノイズパルスを生じ得る。例えば、周波数変調（Frequency Modulation：ＦＭ）信号を、その振動に同期したパルス信号に変換する場合を説明する。図９（ａ）に示すノイズを含んでいないＦＭ信号１０を、振幅の中心に設定した閾値に応じて二値化すると、図９（ｂ）に示すようにＦＭ信号１０の半周期毎にＨレベルとＬレベルとが切り替わるパルス信号１２が生成される。これに対し、本来のＦＭ信号１０の波形にノイズ成分１６が重畳した図１０（ａ）に示すようなＦＭ信号１４を二値化すると、図１０（ｂ）に示すように、本来のＦＭ信号１０が閾値と交差するタイミングの近傍では、ノイズ成分１６に起因した短い幅のパルス（ノイズパルス１８）が生じ得る。このノイズパルス１８を伴ったパルス信号２０を、図９（ｂ）のパルス信号１２と比べると、パルス信号２０は時間軸方向に揺らいでいるような状態となる。このパルス信号２０を従来の電圧制御遅延線６に入力すると、その出力信号である遅延されたパルス信号にもノイズパルスが現れ、揺らいだ状態となる。このノイズパルスの存在は、遅延されたパルス信号に対する後続の信号処理にてジッターの原因となり、信号処理の精度・信頼性の低下を招くという問題があった。
【０００８】
図１１は、従来の電圧制御遅延線６を用いたＤＬＬにおける問題点を説明するための信号波形の模式図である。図１１（ａ）は入力信号Ｖinを表している。このＶinはノイズパルス１８を伴ったパルス信号２０である。図１１（ｂ）は電圧制御遅延線６が出力する遅延信号Ｖdlを表している。上述したようにＶdlの信号レベルの切り替わり（立ち上がり、立ち下がり）の部分には、ノイズパルス１８に対応して細かい周期で切り替わるノイズパルス２２が現れる。位相比較器２は、ＶinとＶdlとの位相差に応じた信号Ｖpdとして、ＶinとＶdlとの排他的論理和で表される信号を出力する。図１１（ｃ）は、この位相比較器２からの信号Ｖpdに対するチャージポンプ４の出力電流Ｉcpを表している。電流Ｉcpには、ノイズパルス１８，２２の波形に対応するノイズパルス２４，２６が現れる。コンデンサＣは電流Ｉcpを積分し、遅延制御信号Ｖcntを生成する。図１１（ｄ）は、遅延制御信号Ｖcntの変化を表している。Ｖcntはチャージポンプ４の出力電流Ｉcpが充電方向の期間では上昇し（波形２８）、Ｉcpが放電方向の期間では下降する（波形３０）。ここで、ノイズパルス２４，２６の期間では、充電と放電とがほぼ相殺する結果、Ｖcntはほぼ平坦な波形３２，３４となる。このＶcntが平坦になる期間では、電圧制御遅延線６の遅延量が変化せず、ＤＬＬのループ制御が機能しない不感帯が発生するという問題があった。
【０００９】
また、ＶinをＦＭ信号とした場合、Ｖcntに基づいて当該ＦＭ信号の復調信号を得ることができる。この場合に、上述のノイズパルスに起因する平坦な期間の存在は復調信号のゲインの低下を招き、Ｓ／Ｎ比が低下するという問題があった。
【００１０】
本発明は上記問題点を解決するためになされたものであり、ノイズパルスに起因した遅延量の揺らぎが低減される遅延回路を提供し、ひいては、ＤＬＬの精度・信頼性の向上、及びＤＬＬを用いたＦＭ復調器のＳ／Ｎ比の向上を図ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る遅延回路は、入力信号における２つのレベル相互間の切り替わりに対して、出力信号のレベルを遅延させてものであって、前記出力信号が前記入力信号の第１の入力レベルに対応付けられた第１の出力レベルである期間において、前記入力信号が第２の入力レベルである期間の積算値に応じて所定の評価対象量を増加させ、前記評価対象量が所定の上側閾値を超えると前記出力信号を前記第１の出力レベルから前記第２の出力レベルに切り替え、一方、前記出力信号が前記第２の入力レベルに対応付けられた第２の出力レベルである期間において、前記入力信号が第１の入力レベルである期間の積算値に応じて前記評価対象量を減少させ、前記評価対象量が前記上側閾値より低く設定された下側閾値を下回ると、前記出力信号を前記第２の出力レベルから前記第１の出力レベルに切り替える。
【発明の効果】
【００１２】
本発明によれば、ノイズパルスに起因した遅延量の揺らぎが低減される遅延回路が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態であるＦＭ復調器の概略の構成を示すブロック図である。
【図２】位相比較器及びチャージポンプの概略の回路図である。
【図３】本発明の実施形態におけるＤＬＬの動作を説明する信号波形の模式図である。
【図４】本発明に係る遅延回路を示す概略の回路図である。
【図５】図４の遅延回路の動作を説明するための模式的な信号波形図である。
【図６】本発明に係る遅延回路の他の構成を示す概略の回路図である。
【図７】従来のＤＬＬの構成を示すブロック図である。
【図８】従来の電圧制御遅延線を構成する遅延セルの回路図である。
【図９】ノイズを含んでいないＦＭ信号及び、当該信号を二値化した波形を示す模式図である。
【図１０】ノイズが重畳したＦＭ信号及び、当該信号を二値化した波形を示す模式図である。
【図１１】従来の電圧制御遅延線を用いたＤＬＬにおける問題点を説明するための信号波形の模式図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態（以下実施形態という）である遅延回路、ＤＬＬ、及びＦＭ復調器について、図面に基づいて説明する。図１は、本発明の実施形態であるＦＭ復調器５０の概略の構成を示すブロック図である。ＦＭ復調器５０は、波形変換回路５２、ＤＬＬ５４を有する。ＤＬＬ５４は、本発明に係る遅延同期ループ回路の実施形態であり、位相比較器５６、チャージポンプ５８、コンデンサＣ、遅延部６０を有する。
【００１５】
波形変換回路５２は、アナログ信号のＦＭ信号Ｖfmを入力され、その振動を二値化したパルス信号Ｖsqを生成する。例えば、波形変換回路５２は、ＦＭ信号Ｖfmの振幅の中心レベルを閾値とする比較器からなり、Ｖfmが閾値を下回る期間にてＬレベルを出力し、一方、Ｖfmが閾値以上である期間にてＨレベルを出力する。パルス信号ＶsqはＤＬＬ５４の入力信号となる。
【００１６】
ＤＬＬ５４への入力信号であるパルス信号Ｖsqは位相比較器５６と遅延部６０とに入力される。遅延部６０は、Ｖsqを遅延制御信号Ｖcntに応じた量、遅延させた遅延信号Ｖdlを位相比較器５６へ出力する。位相比較器５６は、ＶsqとＶdlとの位相差に応じた幅のパルスからなる差信号を生成し、チャージポンプ５８へ出力する。
【００１７】
チャージポンプ５８及びコンデンサＣは、位相比較器５６の出力に基づいて遅延部６０への制御信号（遅延制御信号Ｖcnt）を生成するループフィルタを構成する。チャージポンプ５８は、位相比較器５６からの位相比較結果信号を電流に変換し、例えば、差信号におけるパルスがＨレベルである期間はコンデンサＣを充電する向きの電流を生成し、パルスがＬレベルである期間はコンデンサＣを放電する向きの電流を生成する。コンデンサＣは、チャージポンプ５８の出力電流を積分し、その積分結果に応じた電圧（誤差信号）を生成する。この誤差信号が、遅延制御信号Ｖcntとして遅延部６０に供給される。
【００１８】
ＤＬＬ５４は、フィードバック制御により、周波数変調されているパルス信号Ｖsqに同期するように動作する。その結果、ＤＬＬ５４における遅延部６０への遅延制御信号Ｖcntは、Ｖsqの周波数偏移量に応じた電圧を有し、ＦＭ復調器５０はこのＶcntをＦＭ信号Ｖfmの復調信号Ｖdemoとして出力する。
【００１９】
図２は、位相比較器５６及びチャージポンプ５８の概略の回路図である。位相比較器５６は、パルス信号Ｖsqと遅延信号Ｖdlとを入力され、それらの位相を比較し、位相差に応じた差信号をチャージポンプ５８へ出力する。チャージポンプ５８は、差信号に応じた電流を生成し出力する。
【００２０】
位相比較器５６は、ギルバートセル型ミキサ回路からなる。この回路は、二重平衡型乗算回路であり、定電流源Ｉ0にそれぞれのソースが共通に接続されたｎチャネルＭＯＳトランジスタＭ1，Ｍ2からなる差動対７０と、トランジスタＭ1のドレインにそれぞれのソースが共通に接続されたｎチャネルＭＯＳトランジスタＭ3，Ｍ4からなる差動対７２、及びトランジスタＭ2のドレインにそれぞれのソースが共通に接続されたｎチャネルＭＯＳトランジスタＭ5，Ｍ6からなる差動対７４とを有する。例えば、差動対７０はトランジスタＭ1，Ｍ2のゲートに差動信号の形式でパルス信号Ｖsqを入力され、差動対７２，７４はトランジスタＭ3，Ｍ6のゲートとトランジスタＭ4，Ｍ5のゲートとに差動信号の形式で遅延信号Ｖdlを入力される。
【００２１】
位相比較器５６は、ＶsqとＶdlとの積に応じた信号を生成し、当該信号を差信号としてチャージポンプ５８へ出力する。具体的には、トランジスタＭ1のゲートに印加されるＶsqのＨ／ＬレベルとトランジスタＭ3，Ｍ6のゲートに印加されるＶdlのＨ／Ｌレベルの組み合わせ（Ｖsq，Ｖdl）が（Ｈ，Ｈ）及び（Ｌ，Ｌ）の場合にトランジスタＭ3，Ｍ5それぞれのドレインに共通に接続されたｐチャネルＭＯＳトランジスタＭ7に電流Ｉ0が流れ、一方、（Ｈ，Ｌ）及び（Ｌ，Ｈ）の場合にトランジスタＭ4，Ｍ6それぞれのドレインに共通に接続されたｐチャネルＭＯＳトランジスタＭ8に電流Ｉ0が流れる。これらトランジスタＭ7，Ｍ8に流れる電流（又はそれらのゲート電位）が差信号を構成する。
【００２２】
チャージポンプ５８は、トランジスタＭ7と対をなしカレントミラー回路を構成するトランジスタＭ9と、トランジスタＭ8と対をなしカレントミラー回路を構成するトランジスタＭ10と、トランジスタＭ11，Ｍ12により構成されるカレントミラー回路とを有する。トランジスタＭ10には、トランジスタＭ8に流れる電流が複製され、この電流はチャージポンプ５８の出力端子Ｎcpへ向かって流れる。トランジスタＭ9とトランジスタＭ11とはチャネルを直列に接続され、トランジスタＭ8の電流は２つのカレントミラー回路で折り返されて、トランジスタＭ12にトランジスタＭ8の電流が複製される。トランジスタＭ12は、出力端子ＮcpからトランジスタＭ12へ向かう方向の電流を生じる。
【００２３】
図３は、ＤＬＬ５４の動作を説明する信号波形の模式図である。図３（ａ）はパルス信号Ｖsqを表している。このＶsqはノイズパルス８０，８２を伴ったパルス信号を表している。図３（ｂ）は遅延信号Ｖdlを表している。後述するように、Ｖdlの信号レベルの切り替わり（立ち上がり、立ち下がり）の部分からは、ノイズパルス８０，８２に対応するノイズパルスが除去される。
【００２４】
図３（ｃ）は、チャージポンプ５８の出力電流Ｉcpを表している。（Ｖsq，Ｖdl）が（Ｈ，Ｈ）及び（Ｌ，Ｌ）の場合に、Ｉcpは正の電流でありコンデンサＣを充電する方向に流れ、一方、（Ｈ，Ｌ）及び（Ｌ，Ｈ）の場合にＩcpは負の電流でありコンデンサＣを放電する方向に流れる。なお、両状態でのＩcpの絶対値は、基本的に互いに等しくなるように設定される。
【００２５】
コンデンサＣは電流Ｉcpを積分し、遅延制御信号Ｖcntを生成する。図３（ｄ）は、遅延制御信号Ｖcntの変化を表している。Ｖcntはチャージポンプ５８の出力電流Ｉcpが正の期間では上昇し（波形９０）、Ｉcpが負の期間では下降する（波形９２）。
【００２６】
遅延部６０は本発明に係る遅延回路１００を用いて構成される。遅延回路１００は、その入力信号Ｖdiにおける２つのレベルＨ，Ｌ相互間の切り替わりに対して、その出力信号Ｖdoのレベルを遅延させて切り替える遅延回路である。遅延回路１００は、入力信号Ｖdiを遅延させた信号を反転させて出力する構成とすることもできるが、ここでは当該反転は行わずに、入力信号Ｖdiを単純に遅延させて出力する構成とする。
【００２７】
この単純に遅延させる構成では、入力信号ＶdiのＬレベル（第１の入力レベル）に対し、出力信号Ｖdoの第１の出力レベルとしてＬレベルを対応付け、入力信号ＶdiのＨレベル（第２の入力レベル）に対し、出力信号Ｖdoの第２の出力レベルとしてＨレベルを対応付ける。遅延回路１００は、出力信号ＶdoがＬレベルである期間において、入力信号ＶdiがＨレベルである期間の積算値に応じて所定の評価対象量Ｅsを増加させ、この評価対象量Ｅsが所定の上側閾値Ｖth1を超えると出力信号ＶdoをＬレベルからＨレベルに切り替える。一方、出力信号ＶdoがＨレベルである期間において、入力信号ＶdiがＬレベルである期間の積算値に応じて評価対象量Ｅsを減少させ、評価対象量Ｅsが上側閾値Ｖth1より低く設定された下側閾値Ｖth2を下回ると、出力信号ＶdoをＨレベルからＬレベルに切り替える。
【００２８】
図４は、本発明の遅延回路の実施形態である遅延回路１００を示す概略の回路図である。遅延回路１００は、入力信号Ｖdiとしてパルス信号Ｖsqを入力され、出力信号Ｖdoとして遅延信号Ｖdlを出力する。この遅延回路１００は、シュミットコンパレータ１０２（シュミットトリガ型比較器）、コンデンサＣst及び充放電回路１０４を有する。
【００２９】
コンデンサＣstは、入力信号Ｖdiに応じて充放電回路１０４により充放電され、充電量に応じた電圧Ｖstを生じる。この電圧Ｖstが遅延回路１００における評価対象量Ｅsとなる。電圧Ｖstはシュミットコンパレータ１０２の入力電圧とされる。後述する動作から理解されるように、遅延回路１００は、コンデンサＣstの充放電に要する時間に応じた遅延を発生させる。
【００３０】
シュミットコンパレータ１０２は、入力電圧Ｖstに関して上側閾値Ｖth1及び下側閾値Ｖth2を設定され、Ｖstが上側閾値Ｖth1を超えると出力信号ＶdoをＬレベルからＨレベルに切り替え、Ｖstが下側閾値Ｖth2を下回ると出力信号ＶdoをＨレベルからＬレベルに切り替える。
【００３１】
充放電回路１０４は、コンデンサＣstを充電する充電電流及びコンデンサＣstを放電する放電電流を択一的に出力する。具体的には、充放電回路１０４は、出力信号ＶdoがＬレベルであり、かつ入力信号ＶdiがＨ入力レベルである期間にて選択的に充電電流を出力し、出力信号ＶdoがＨレベルであり、かつ入力信号ＶdiがＬ入力レベルである期間にて選択的に放電電流を出力する。
【００３２】
図４に示す充放電回路１０４は、電流源Ｉ1，Ｉ2、スイッチＳＷ1〜ＳＷ3及びインバータ１０６を有する。電流源Ｉ1は正電圧ＶddとコンデンサＣstとの間に設けられ、充電電流を生成する。一方、電流源Ｉ2は接地電位ＧＮＤとコンデンサＣstとの間に設けられ、放電電流を生成する。
【００３３】
スイッチＳＷ3は、電流源Ｉ1と電流源Ｉ2とのいずれをコンデンサＣstに接続するかを選択するスイッチ（充放電選択スイッチ）である。スイッチＳＷ3は出力信号Ｖdoにより制御され、出力信号ＶdoがＬレベルのとき電流源Ｉ1を選択し、一方、Ｈレベルのとき電流源Ｉ2を選択する。
【００３４】
スイッチＳＷ1は、電流源Ｉ1とスイッチＳＷ3との間に直列に接続され、入力信号ＶdiがＨレベルである期間に選択的にオン状態となるスイッチ（充電制御スイッチ）である。例えば、スイッチＳＷ1は、ゲートに入力信号Ｖdiを印加されるｎチャネルＭＯＳトランジスタで構成することができる。
【００３５】
スイッチＳＷ2は、電流源Ｉ2とスイッチＳＷ3との間に直列に接続され、入力信号ＶdiがＬレベルである期間に選択的にオン状態となるスイッチ（放電制御スイッチ）である。スイッチＳＷ2はスイッチＳＷ1と同様、ｎチャネルＭＯＳトランジスタで構成され、インバータ１０６で反転された入力信号Ｖdiをゲートに印加され、スイッチＳＷ1とは相補的にオン／オフ状態を制御される。
【００３６】
図５は、遅延回路１００の動作を説明するための模式的な信号波形図である。図５（ａ）は入力信号Ｖsq（Ｖdi）の波形であり、パルス１１０がノイズパルス８０，８２を伴わない理想的な波形である場合を示している。この波形に対して、実際には、入力信号Ｖsqには、その信号レベルの切り替わり（立ち上がり、立ち下がり）の部分にノイズパルス８０，８２が伴い得る。図５（ｂ）はこのノイズパルス８０，８２を伴った入力信号Ｖsqのパルス１１０ａの模式的な波形を示している。
【００３７】
図５（ｃ）は、コンデンサＣstの電圧Ｖstの信号波形を示しており、図５（ｂ）の入力信号に対するＶstの変化を実線１１２で示し、図５（ａ）の入力信号に対するＶstの変化を破線１１４で示している。図５（ｄ）は、シュミットコンパレータ１０２の出力信号Ｖdl（Ｖdo）の波形を示している。
【００３８】
図５（ａ）に示すように理想的な入力信号ＶsqにおいてＬレベルからＨレベルとなり、その後、ＨレベルからＬレベルとなる過程での遅延回路１００の動作を時間の経過に従って順に説明する。
【００３９】
Ｖsq及びＶdlがＬレベルの状態（例えば、時刻ｔ0）では、スイッチＳＷ3は電流源Ｉ1を選択し、かつスイッチＳＷ1はオフ状態である。この状態では、コンデンサＣstには充電電流及び放電電流は流れず、Ｖstは基本的には変化しない。
【００４０】
次に、図５（ａ）に示す入力信号Ｖsqの立ち上がりのタイミングｔ1を経過すると、理想的なパルス１１０に対しては、スイッチＳＷ1がオン状態に維持される。すると、コンデンサＣstが充電されてＶstは上昇し、Ｖstが上側閾値Ｖth1を超えると（時刻ｔ2）、シュミットコンパレータ１０２が状態を切り替え、出力信号ＶdlがＨレベルとなる。一方、ノイズパルスを有する入力信号Ｖsqは、時刻ｔ1を跨る期間にてノイズパルス８０を生じる。このノイズパルス８０が生じる期間のうちＨレベルとなる期間ではスイッチＳＷ1がオン状態となり、コンデンサＣstに充電電流が流れてＶstは上昇するが、ノイズパルス８０が生じる期間のうちＬレベルとなる期間では、コンデンサＣstは充放電されずＶstの上昇は停止される。その結果、Ｖstは、ノイズパルス８０の開始により時刻ｔ1に先行して上昇し始めるが、その上昇は比較的緩やかとなる。例えば、ＦＭ信号Ｖinから波形変換回路５２により生成されるパルス信号Ｖsqにおいてノイズパルス８０の発生期間でのデューティ比はおよそ５０％となり、Ｖstが上側閾値Ｖth1に達する時刻は、理想的なＶsqの場合と大体同じとなる。つまり、実線１１２の信号が上側閾値Ｖth1に達する時刻と破線１１４の信号が上側閾値Ｖth1に達する時刻との差は、ノイズパルス８０の発生期間に比べて縮小され、ノイズパルス８０に起因する出力信号Ｖdlの立ち上がりタイミングの揺らぎが抑制される。
【００４１】
ＶstがＶth1を超え、ＶdlがＨレベルに切り替えられると、スイッチＳＷ3は電流源Ｉ2を選択する。Ｖsq及びＶdlがＨレベルの状態（例えば、時刻ｔ3）では、スイッチＳＷ3は電流源Ｉ2を選択し、かつスイッチＳＷ2がオフ状態である。この状態では、コンデンサＣstには充電電流及び放電電流は流れず、Ｖstは基本的には変化しない。
【００４２】
次に、図５（ａ）に示す入力信号Ｖsqの立ち下がりのタイミングｔ4を経過すると、理想的なパルス１１０に対しては、スイッチＳＷ2がオン状態に維持される。すると、コンデンサＣstは放電され、比較的速やかにＶstは下降し、Ｖstが下側閾値Ｖth2を超えると（時刻ｔ5）、シュミットコンパレータ１０２が状態を切り替え、出力信号ＶdlがＬレベルとなる。一方、ノイズパルスを有する入力信号Ｖsqは、時刻ｔ4を跨る期間にてノイズパルス８２を生じる。このノイズパルス８２が生じる期間のうちＬレベルとなる期間ではスイッチＳＷ2がオン状態となり、コンデンサＣstに放電電流が流れてＶstが下降するが、ノイズパルス８２が生じる期間のうちＨレベルとなる期間では、コンデンサＣstは充放電されずＶstの下降は停止される。その結果、Ｖstは、ノイズパルス８２の開始により時刻ｔ4に先行して下降し始めるが、その下降は比較的緩やかとなる。例えば、ＦＭ信号Ｖinから波形変換回路５２により生成されるパルス信号Ｖsqにおいてノイズパルス８２の発生期間でのデューティ比はおよそ５０％となり、Ｖstが下側閾値Ｖth2に達する時刻は、理想的なＶsqの場合と大体同じとなる。つまり、実線１１２の信号が下側閾値Ｖth2に達する時刻と破線１１４の信号が下側閾値Ｖth2に達する時刻との差は、ノイズパルス８２の発生期間に比べて縮小され、ノイズパルス８２に起因する出力信号Ｖdlの立ち下がりタイミングの揺らぎが抑制される。
【００４３】
上述した遅延回路１００の動作により、遅延信号Ｖdlの信号レベルの切り替わり（立ち上がり、立ち下がり）の部分からは、ノイズパルス８０，８２に対応するノイズパルスが除去される（図３（ｂ）参照）。また、ノイズパルス８０，８２に起因する出力信号Ｖdlの切り替わりタイミングの揺らぎが抑制される。
【００４４】
電流源Ｉ1，Ｉ2を可変電流源とし、その供給電流量を遅延制御信号Ｖcntに応じて変えることで、遅延回路１００における遅延時間を制御することができる。遅延時間は、位相比較器５６での位相比較結果に基づいて生成される遅延制御信号Ｖcntにより、パルス信号Ｖsqに対する遅延信号Ｖdlの位相差が９０°に維持されるようにフィードバック制御される。
【００４５】
遅延信号Ｖdlからノイズパルス８０，８２に対応するノイズパルスが除去されるので、遅延信号Ｖdlの切り替わり（時刻ｔ2，ｔ5）に同期した電流Ｉcpの正から負への反転時に、電流Ｉcpの短周期の反転（図１１（ｃ）におけるノイズパルス２６）の発生が抑制される。その結果、遅延制御信号Ｖcntの上昇（図３（ｄ）の波形９０）と下降（図３（ｄ）の波形９２）との間に、平坦な期間（図１１（ｄ）における波形３４）が生じにくく、ＤＬＬ５４のループ制御の不感帯の発生が抑制され、また、ＦＭ復調器５０の復調信号ＶdemoのＳ／Ｎ比の向上が図られる。
【００４６】
上述のＤＬＬ５４の構成では、パルス信号Ｖsqの信号レベルの切り替わり時のノイズパルス８０，８２に対応するノイズパルス８４が電流Ｉcpに残存している（図３（ｃ））。このノイズパルス８４は、遅延部６０に設ける遅延回路１００と同様の遅延回路であって、遅延量が固定されたものを、波形変換回路５２又は位相比較器５６の後ろに設ければ、除去することができる。これにより、遅延制御信号Ｖcntの下降と上昇との間における平坦な期間の発生が抑制され、上述のＤＬＬ５４のループ制御の不感帯抑制、及びＦＭ復調器５０の復調信号ＶdemoのＳ／Ｎ比向上が一層好適に実現される。
【００４７】
なお、遅延部６０は、遅延回路１００と、例えば従来の電圧制御遅延線６のような他の遅延回路とを直列に接続した構成としてもよい。この場合、遅延回路１００は遅延量を固定として、他の遅延回路を遅延制御信号Ｖcntにより遅延量を制御可能な回路とすることもできる。
【００４８】
図６は、本発明に係る遅延回路の他の構成を示す概略の回路図である。図６の遅延回路１２０が図４の遅延回路１００と相違する点は、充放電回路１０４に代えて充放電回路１２２を有する点である。充放電回路１２２は、ｎチャネルＭＯＳトランジスタＭ20，Ｍ21からなる差動対１２４と、トランジスタＭ22，Ｍ23からなるカレントミラー回路１２６と、電流源Ｉ3と、スイッチＳＷ4，ＳＷ5と、インバータ１２８，１３０とを用いて構成される。トランジスタＭ20，Ｍ21それぞれのソースは、スイッチＳＷ5を介して電流源Ｉ3に接続される。トランジスタＭ20の電流はカレントミラー回路１２６で折り返され、コンデンサＣstへの充電電流とされる。一方、トランジスタＭ21の電流はコンデンサＣstへの放電電流とされる。
【００４９】
電流源Ｉ3から差動対１２４への電流供給は、入力信号Ｖdiで制御されるスイッチＳＷ5でオン／オフされる。
【００５０】
例えば、スイッチＳＷ5は、ｎチャネルＭＯＳトランジスタで構成される。そのゲートには、出力信号ＶdoがＬレベルのとき、入力信号Ｖdiがそのままの極性で印加される。一方、出力信号ＶdoがＨレベルのときは、インバータ１３０により反転された入力信号ＶdiがスイッチＳＷ5に印加される。出力信号Ｖdoで制御されるスイッチＳＷ4は、スイッチＳＷ5へ入力信号Ｖdiを反転させずに印加するか、反転させて印加するかを切り替える。
【符号の説明】
【００５１】
５０  ＦＭ復調器、５２  波形変換回路、５４  ＤＬＬ、５６  位相比較器、５８  チャージポンプ、６０  遅延部、７０，７２，７４，１２４  差動対、１００  遅延回路、１０２  シュミットコンパレータ、１０４  充放電回路、１０６，１２８，１３０  インバータ、１２２  充放電回路、１２６  カレントミラー回路。
【図１】
2010268232.tif 000003
【図２】
2010268232.tif 000004
【図３】
2010268232.tif 000005
【図４】
2010268232.tif 000006
【図５】
2010268232.tif 000007
【図６】
2010268232.tif 000008
【図７】
2010268232.tif 000009
【図８】
2010268232.tif 000010
【図９】
2010268232.tif 000011
【図１０】
2010268232.tif 000012
【図１１】
2010268232.tif 000013