(57)【要約】【課題】プリライト動作を行うＰＲＡＭにおいて高速アクセスを実現する。【解決手段】カラムスイッチ７０３，７１１を介して複数のセンスアンプ７０４に接続されたデータラインＬＩＯ，ＷＬＩＮＥと、ライト要求に応答して、選択された相変化メモリセルＭＣにデータラインＬＩＯを介してプリライトデータを供給した後、選択された相変化メモリセルＭＣにデータラインＷＬＩＮＥを介してライトデータを供給する入出力回路７２０とを備える。これにより、プリライト動作及びライトデータに応じた実際のライト動作を高速に実行することが可能となる。しかも、カラムアドレスによって選択されたメモリセルだけが書き込み対象となることから、消費電力が低減されるとともに、メモリセルの寿命を短縮することもなくなる。【選択図】図１
2010123164.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線と、前記ワード線及び前記ビット線の交点に配置された複数の相変化メモリセルと、対応する前記ビット線にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイと、
それぞれ前記第１及び第２のカラムスイッチを介して前記複数のセンスアンプに接続された第１及び第２のデータラインと、
ライト要求に応答して、選択された相変化メモリセルに前記第１のデータラインを介してプリライトデータを供給した後、前記選択された相変化メモリセルに前記第２のデータラインを介してライトデータを供給する入出力回路と、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記プリライトデータを前記入出力回路に供給する第１のライトバスと、前記ライトデータを前記入出力回路に供給する第２のライトバスと、前記入出力回路からリードデータを出力するリードバスとをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記リードデータは、前記第１のデータラインを介して前記メモリセルアレイから前記入出力回路に供給されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記入出力回路は、前記ライトデータを前記リードバスに供給するバイパス回路をさらに含むことを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記入出力回路は、前記ライトデータを書き込むべきライトアドレスと前記リードデータを読み出すべきリードアドレスとの一致を検出する第１の検出回路をさらに含み、
前記バイパス回路は、前記第１の検出回路によって一致が検出されたことに応答して、前記ライトデータを前記リードバスに供給することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記入出力回路は、前記第１のデータラインを介して前記プリライトデータを書き込むべき第１のライトアドレスと前記第２のデータラインを介して前記ライトデータを書き込むべき第２のライトアドレスとの一致を検出する第２の検出回路をさらに含み、前記第２の検出回路によって一致が検出されたことに応答して、前記第２のデータラインを介した前記ライトデータの書き込みを中止することを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第１のデータラインは前記相変化メモリセルにリセット電流及びリード電流のいずれか一方を流すシングル配線であり、前記第２のデータラインは前記相変化メモリセルにセット電流を流すシングル配線であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１及び第２のデータラインがいずれも階層化構造を有していることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
相変化メモリセルからなるメモリセルアレイを備えた半導体記憶装置の制御方法であって、
ライト要求の発行に応答して、ロウアドレス及びカラムアドレスを含むライトアドレスに対応した相変化メモリセルに対してプリライト動作を行う第１のステップと、
前記第１のステップでプリライトされた前記相変化メモリセルに対して、ライトデータに応じてライト動作を行う第２のステップと、を備えることを特徴とする半導体記憶装置の制御方法。
【請求項１０】
前記第１のステップを内部クロックの第１のアクティブエッジに同期して行い、前記第２のステップを前記内部クロックの前記第１のアクティブエッジに続く第２のアクティブエッジに同期して行うことを特徴とする請求項９に記載の半導体記憶装置の制御方法。
【請求項１１】
前記第１のステップをライトレイテンシ期間に行うことを特徴とする請求項９又は１０に記載の半導体記憶装置の制御方法。
【請求項１２】
前記第２のステップを前記ライトレイテンシ期間の経過後、正規のタイミングで行うことを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその制御方法に関し、特に、相変化メモリセルを有する半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、高速アクセスが可能な不揮発性メモリとして、ＰＲＡＭ（Phase change Random Access Memory）が注目されている。ＰＲＡＭは、相変化材料を含む相変化メモリセルによって構成されており、相変化材料の相状態に応じた電気抵抗の差を利用して情報を保持する。具体的には、相変化材料が結晶状態（セット状態）である場合には相対的に低抵抗となり、相変化材料がアモルファス状態（リセット状態）である場合には相対的に高抵抗となることから、相変化材料を結晶状態及びアモルファス状態のいずれかとすれば、１つの相変化メモリセルに１ビット（２値）のデータを記憶させることが可能となる。このような相状態の変化は、相変化メモリセルに流す書き込み電流の波形によって制御することができる。
【０００３】
しかしながら、相変化メモリセルに含まれる相変化材料は、結晶状態とアモルファス状態が混在した中間状態を取り得る。このような場合、相変化メモリセルに保持されたデータの判別が困難となることから、エラーの原因となる。つまり、１つの相変化メモリセルに１ビットのデータを記憶させる通常のＰＲＡＭにおいては、相変化材料の中間状態は排除する必要がある。一方、１つの相変化メモリセルに２ビット以上（多値）のデータを記憶させるためには、相変化材料が所望の中間状態となるよう正確に制御する必要がある。
【０００４】
このような中間状態の排除又は制御を行うためには、相変化メモリセルにデータを書き込む際、プリライト動作によって相変化材料を一旦結晶状態又はアモルファス状態とし、その後、ライトデータを書き込むと行った２段階の書き込みを行うことが好ましい（特許文献１，２参照）。
【０００５】
しかしながら、実際のライト動作の前にプリライト動作を行うと、一連のライト動作にかかる時間が長くなる。このため、高速アクセスが困難となり、例えば、ＤＲＡＭ（Dynamic Random Access Memory）との互換性を持たせることができなくなってしまう。ＤＲＡＭとの互換性を有するＰＲＡＭとしては、特許文献３に記載されたＰＲＡＭが挙げられる。特許文献３に記載されたＰＲＡＭは、ＡＣＴコマンドに応答して選択ワード分のメモリセルを一旦全てセット状態とし（プリライト動作）、その後、ＰＲＥコマンドの発行に応答して所定のメモリセルをリセットすることにより、アクセスサイクルの高速化を図っている。
【特許文献１】特開２００７−１８６８１号公報
【特許文献２】特表２００５−５３６８２８号公報
【特許文献３】特開２００６−３０２４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献３に記載されたＰＲＡＭでは、選択ワード分の全メモリセルに対してセット動作（プリライト動作）を行っていることから、消費電力が大きくなる。また、ＰＲＥコマンドに応答したリセット動作についても、リセットすべきメモリセルが多ければ、その分、消費電力が大きくなる。さらに、ＡＣＴコマンドに応答してプリライト動作を行っていることから、リード動作時においてもプリライト動作及びライト動作が行われることになり、メモリセルの寿命を短縮するおそれもある。したがって、プリライト動作による中間状態の排除又は制御を可能としつつ、高速アクセスが可能なＰＲＡＭが望まれている。
【課題を解決するための手段】
【０００７】
本発明による半導体記憶装置は、複数のワード線と、複数のビット線と、ワード線及びビット線の交点に配置された複数の相変化メモリセルと、対応するビット線にそれぞれ接続された複数のセンスアンプと、複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイと、それぞれ第１及び第２のカラムスイッチを介して複数のセンスアンプに接続された第１及び第２のデータラインと、ライト要求に応答して、選択された相変化メモリセルに第１のデータラインを介してプリライトデータを供給した後、選択された相変化メモリセルに第２のデータラインを介してライトデータを供給する入出力回路と、を備えることを特徴とする。
【０００８】
本発明による半導体記憶装置の制御方法は、相変化メモリセルからなるメモリセルアレイを備えた半導体記憶装置の制御方法であって、ライト要求の発行に応答して、ロウアドレス及びカラムアドレスを含むライトアドレスに対応した相変化メモリセルに対してプリライト動作を行う第１のステップと、第１のステップでプリライトされた相変化メモリセルに対して、ライトデータに応じてライト動作を行う第２のステップと、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、各センスアンプが２つのデータラインを介して入出力回路に接続されていることから、プリライト動作及びライトデータに応じた実際のライト動作を高速に実行することが可能となる。しかも、カラムアドレスによって選択されたメモリセルだけが書き込み対象となることから、消費電力が低減されるとともに、メモリセルの寿命を短縮することもなくなる。
【００１０】
これにより、高速アクセスを確保しつつ、１つの相変化メモリセルに１ビットのデータを記憶させる通常のＰＲＡＭに本発明を適用した場合には、相変化材料の中間状態を正しく排除することが可能となり、１つの相変化メモリセルに２ビット以上のデータを記憶させる多値ＰＲＡＭに本発明を適用した場合には、相変化材料を所望の中間状態となるよう正確に制御することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
ＰＲＡＭはメモリセルに相変化材料を用いた半導体記憶装置であり、相変化材料が結晶状態（セット状態）であるか、アモルファス状態（リセット状態）であるかによって、情報を不揮発的に記憶する。また、相変化材料を結晶状態とアモルファス状態の中間状態に精度良く制御すれば、１つのメモリセルに２値を超える情報を記録することが可能である。このような多値ＰＲＡＭにおいては、相変化材料の状態を高精度に制御する必要があることから、いかなるデータを書き込む場合も、一旦リセットライト（アモルファス化）を行ってから、続いて、セットライト（結晶化）を行うことが望ましい。
【００１３】
このような制御を行う場合、１回のライト要求に応じて２回のライト動作を行う必要があることから、WRITE to READ動作において、最初のライト要求における２回目のライト動作が、次サイクルのリード動作と衝突するという問題が生じる。また、WRITE to WRITE動作においても、最初のライト要求における２回目のライト動作が、次サイクルの１回目のライト動作と衝突するという問題が生じる。本実施形態はこれら問題を解決するものである。つまり、WRITE to READ動作の対策に加え、WRITE to WRITE動作にも対応するものである。具体的には、メモリセルアレイと入出力回路を２つのデータラインで接続し、そのうちの一つをＩ／Ｏラインとし、もう一つをライト用データラインとする。そして、リードパスはＩ／Ｏラインを用い、ライトパスについては、１回目のライト動作時にはＩ／Ｏラインを用い、２回目のライト動作時にはライト用データラインを用いる。これにより、WRITE to READ動作の問題及びWRITE to WRITEの問題を解決できる。
【００１４】
図１は、本発明の好ましい第１の実施形態による半導体記憶装置７００の主要部の構成を示す回路図である。
【００１５】
図１に示すように、本実施形態による半導体記憶装置７００は、ワード線ＷＬ０，ＷＬ１・・・と、ビット線対ＢＬ０，ＢＬ１・・・と、ワード線とビット線の交点に配置された相変化メモリセルＭＣとを有するメモリセルアレイ７０７を備えている。各ビット線対ＢＬ０，ＢＬ１・・・には、それぞれセンスアンプ７０４が接続されている。各センスアンプ７０４は、それぞれ対応するカラムスイッチ７０３を介して、Ｉ／ＯラインＬＩＯに接続されているとともに、それぞれ対応するカラムスイッチ７１１を介して、ライト用データラインＷＬＩＮＥに接続されている。カラムスイッチ７０３には、カラム選択ドライバ７０５の出力であるカラム選択信号Ｙ０，Ｙ１・・・がそれぞれ供給され、これによってリード動作時又はライト動作時においてはいずれか一つがオンする。一方、カラムスイッチ７１１には、ライト用カラム選択ドライバ７１２の出力であるライト用カラム選択信号ＹＷ０，ＹＷ１・・・がそれぞれ供給され、これによってライト動作時においてはいずれか一つがオンする。
【００１６】
Ｉ／ＯラインＬＩＯは、相補のリードデータ又はライトデータを伝送するための配線であり、入出力回路７２０に接続されている。また、ライト用データラインＷＬＩＮＥは、相補のライトデータを伝送するための配線であり、入出力回路７２０に接続されている。入出力回路７２０は、ライトバスＷＢＵＳ１を介して供給されたライトデータＷＤ１をＩ／ＯラインＬＩＯに供給するライトバッファ７０２と、ライトバスＷＢＵＳ２を介して供給されたライトデータＷＤ２をライト用データラインＷＬＩＮＥに供給するライトバッファ７１０と、Ｉ／ＯラインＬＩＯを介して供給されたリードデータＲＤをリードバスＲＢＵＳに供給するリードアンプ７１４とを備えている。
【００１７】
また、入出力回路７２０は、ライトデータＷＤ２を一時的に保持するレジスタ７１８と、リードアンプ７１４の出力とレジスタ７１８の出力のいずれかを選択するマルチプレクサ７１６をさらに備えている。マルチプレクサ７１６の選択は、図２に示す検出回路７３０の出力によって制御される。
【００１８】
図２は、アドレス遷移検出信号ＡＴを生成するための検出回路７３０の回路図である。
【００１９】
図２に示すように、検出回路７３０は、アドレス遷移検出信号ＡＴ１を生成する回路部分７３１と、アドレス遷移検出信号ＡＴ２を生成する回路部分７３２とを有している。検出回路７３０には、現在の選択アドレスＩＡ［ｔ］、現在のリード状態フラグＲＥ［ｔ］及び現在のライト状態フラグＷＲ［ｔ］が供給される。ここで「状態フラグ」とは当該サイクルがその状態であるとき"Ｈ"、それ以外は"Ｌ"となる信号である。
【００２０】
回路部分７３１において、現在の選択アドレスＩＡ［ｔ］は、そのままＥＸＯＲゲート１３１ａに供給されるとともに、ＤＱラッチ１３２ａに供給される。ＤＱラッチ１３２ａは内部クロックに同期して、１サイクル後に相当する内部クロックで、現在の選択アドレスＩＡ［ｔ］をラッチしながら出力する回路であり、したがってその出力は、１サイクル前の選択アドレスを示すＩＡ［ｔ−１］となる。詳しくは次の通りである。もし、ＤＱラッチが、内部クロックがＨの期間にデータをＤからＱに伝達し、内部クロックがＬの期間に、Ｑで、そのデータをラッチするタイプ、いわゆる、ラッチ機能付ゲートであれば、ＤＱラッチに供給される内部クロックは、選択アドレスＩＡ［ｔ］を出力する内部クロックより、内部クロックＨ期間分速い内部クロックであり、これにより、データの貫通を防ぎながら、１サイクル前のデータを現サイクルに乗せることが可能になる。もし、ＤＱラッチが、前記ラッチ機能付ゲートをマスタースレイブに接続した、いわゆる、ＤＱフリップフロップであれば、ＤＱラッチに供給される内部クロックは、選択アドレスＩＡ［ｔ］を出力する内部クロックと同じクロックでよく、容易に、１サイクル前のデータを現サイクルに乗せることができる。１サイクル前の選択アドレスを示すＩＡ［ｔ−１］は、ＥＸＯＲゲート１３１ａに供給される。したがって、ＥＸＯＲゲート１３１ａは、同じ選択アドレスが２回連続して入力された場合に、その出力Ｘ１をＬとする。それ以外のケースでは、出力Ｘ１はハイレベルに保たれる。
【００２１】
回路部分７３２においても同様の回路構成により、同じ選択アドレスが２回連続して入力された場合はＥＸＯＲゲート１３１ｂの出力Ｘ２をＬとする。それ以外のケースでは、出力Ｘ２はハイレベルに保たれる。
【００２２】
回路部分７３１において、現在のリード状態フラグＲＥ［ｔ］は、そのままＮＡＮＤゲート１３３ａに供給され、現在のライト状態フラグＷＲ［ｔ］はＤＱラッチ１３４ａに供給される。ＤＱラッチ１３４ａも、ＤＱラッチ１３２ａと同様な動作を行い、内部クロックに同期して、１サイクル後に相当する内部クロックで、現在のライト状態フラグＷＲ［ｔ］をラッチする回路であり、したがってその出力は、１サイクル前のライト状態フラグＷＲ［ｔ−１］となる。１サイクル前のライト状態フラグＷＲ［ｔ−１］は、ＮＡＮＤゲート１３３ａに供給される。したがって、ＮＡＮＤゲート１３３ａは、ライト動作とリード動作が連続して要求された場合（WRITE to READ動作）に、その出力Ｙ１をＬとする。それ以外のケースでは、出力Ｙ１はハイレベルに保たれる。
【００２３】
一方、回路部分７３２においては、ＮＡＮＤゲート１３３ｂの一端に現在のライト状態フラグＷＲ［ｔ］が入力される。これにより、出力Ｙ２は、ライト動作が２回連続して要求された場合（WRITE to WRITE動作）に、その出力Ｙ２をＬとする。それ以外のケースでは、出力Ｙ２はハイレベルに保たれる。
【００２４】
回路部分７３１における出力Ｘ１，Ｙ１は、ＯＲゲート１３５ａに供給される。したがって、WRITE to READ動作において同じ選択アドレスが入力された場合に限り、アドレス遷移検出信号ＡＴ１の論理レベルはＬとなる。それ以外のケースでは、アドレス遷移検出信号ＡＴ１はハイレベルに保たれる。
【００２５】
アドレス遷移検出信号ＡＴ１は、遅延回路１３６ａに供給される。遅延回路１３６ａの出力は遅延アドレス遷移検出信号ＡＴ１Ｄとなる。遅延アドレス遷移検出信号ＡＴ１Ｄは、タイミングを取るためにアドレス遷移検出信号ＡＴ１を遅らせた信号である。
【００２６】
回路部分７３２における出力Ｘ２，Ｙ２はＯＲゲート１３５ｂに供給される。したがって、WRITE to WRITE動作において同じ選択アドレスが入力された場合に限り、出力ＡＴ２Ｐの論理レベルはＬとなる。それ以外のケースでは、出力ＡＴ２Ｐはハイレベルに保たれる。
【００２７】
出力ＡＴ２Ｐは、ワンショットパルス生成回路１４１を介して、ＳＲ−ＦＦ１４２に供給される。ＳＲ−ＦＦ１４２は、ワンショットパルス生成回路１４１の出力によってセットされ、クロックＡＣＬＫＤによってリセットされる回路である。クロックＡＣＬＫＤは、アレイ制御用クロックＡＣＬＫをプリライト動作時間ｄだけ遅らせた信号である。
【００２８】
次に、図１を参照しながら、ＡＴ１＝"Ｈ"，ＡＴ２＝"Ｈ"である場合、つまり、通常時におけるライトサイクルおよびリードサイクルを説明する。
【００２９】
まず、ライトサイクルを説明する。ライトサイクルでは、まずプリライト用データをライトバスＷＢＵＳ１に書き込み、これを保持回路７０１に信号ＷＢＥ１の活性化タイミングで取り込み、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給する。そして、カラム選択ドライバ７０５で選択されたカラムスイッチ７０３を介して、プリライト用データをビット線対ＢＬ０に供給する。そして、センスアンプ７０４によってビット線対ＢＬ０を駆動し、ワードドライバ７０６で選択されたメモリセルＭＣに対して書き込む。続いて、メモリセルＭＣへの書き込みが終了するのを待って、ライト用データをライトバスＷＢＵＳ２に書き込み、これを保持回路７０８に信号ＷＢＥ２の活性化タイミングで取り込み、ライトバッファ７１０によってライト用データラインＷＬＩＮＥに供給する。そして、カラム選択ドライバ７１２で選択されたカラムスイッチ７１１を介して、ライト用データをビット線対ＢＬ０に供給する。そして、センスアンプ７０４によってビット線対ＢＬ０を駆動し、ワードドライバ７０６で選択されたメモリセルＭＣに対して再び書き込みを行う。
【００３０】
次に、リードサイクルを説明する。リードサイクルは通常のリード動作と変わりない。つまり、カラム選択ドライバ７０５でカラムスイッチ７０３を選択し、センスアンプ７０４に保持されているリードデータを、Ｉ／ＯラインＬＩＯに読み出す。読み出されたリードデータは、活性化信号ＲＡＥＰの活性化タイミングでリードアンプ７１４により増幅され、保持回路７１５に保持される。さらに、マルチプレクサ７１６を経て信号線ＲＢＵＳＰに読み出され、トライステートバッファ７１７によってリードバスＲＢＵＳに出力する。保持回路７１８は、ライトデータＷＤ２を一時的に保持する回路であり、マルチプレクサ７１６は、リードアンプ７１４の出力と保持回路７１８の出力のいずれかを選択する回路である。マルチプレクサ７１６の選択は、検出回路７３０の出力であるＡＴ１Ｄによって制御される。これら保持回路７１８及びマルチプレクサ７１６は、ライトバスＷＢＵＳ２を介して供給されたライトデータをリードバスＲＢＵＳに供給するバイパス回路を構成する。
【００３１】
以上の動作は、アドレス遷移検出信号ＡＴ１＝"Ｈ"，ＡＴ２＝"Ｈ"である場合、つまり、通常時における動作である。図２に示すように、アドレス遷移検出信号ＡＴ１は検出回路７３１によって生成され、WRITE to READ動作で、かつ、アドレスが遷移しないときに"Ｌ"となる。ＡＴ１がＬレベルになると、同一アドレスのWRITE to READ動作の際に、同時に行われているライト動作とリード動作に対して、メモリセルアレイ７０７はリード動作を止めてライト動作のみを行い、周辺回路はライト動作に用いたデータをリードデータとしてそのまま返す、という動作が起動される。
【００３２】
また、アドレス遷移検出信号ＡＴ２は検出回路７３２によって生成され、WRITE to WRITE動作で、かつ、アドレスが遷移しないときに"Ｌ"となり、次サイクルで"Ｈ"にリセットされる信号である。ＡＴ２がＬレベルになると、同一アドレスのWRITE to WRITE動作の際に、同時に行われている2つのライト動作に対して、先のライト動作を止めて後のライト動作のみを行う、という動作が起動される。アドレス遷移検出信号ＡＴ２の生成において、信号ＡＣＬＫＤによるリセットが必要になる理由は後の説明で明らかになる。
【００３３】
次に、WRITE to WRITE動作における動作タイミングを、アドレスが異なる場合とアドレスが同一である場合のそれぞれについてタイミングチャートを用いて説明する。ここでは、説明のしやすさから、アレイ制御用クロックＡＣＬＫと、これをプリライト動作時間ｄだけ遅らせたクロックＡＣＬＫＤを用いて説明する。
【００３４】
図３は、異なるアドレスに対してライト動作が連続して要求された場合（WRITE to WRITE動作）の動作タイミングを示すタイミング図である。
【００３５】
まず、時刻ｔ１においてビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ１１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ１１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。その後、カラム選択信号Ｙ０の活性化によってプリライトデータＤ１１がビット線対ＢＬ０に供給される。次に、プリライト動作時間ｄだけ遅れてライトバスＷＢＵＳ２にライトデータＤ１２が供給される。そして、アレイ制御用クロックＡＣＬＫに対して同じくプリライト動作時間ｄだけ遅れたクロックＡＣＬＫＤに同期した信号ＷＢＥ２Ｐによって、保持回路７０８にライトデータＤ１２が取り込まれ、ライトバッファ７１０によってライト用データラインＷＬＩＮＥに供給される。その後、カラム選択信号ＹＷ０の活性化によってライトデータＤ１２がビット線対ＢＬ０に供給される。これにより、ビット線対ＢＬ０に繋がる所定のメモリセルに対して、プリライト及びライトがこの順に実行される。
【００３６】
一方、時刻ｔ２においてビット線対ＢＬ１に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ２１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ２１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。その後、カラム選択信号Ｙ１の活性化によってプリライトデータＤ２１がビット線対ＢＬ１に供給される。次に、プリライト動作時間ｄだけ遅れてライトバスＷＢＵＳ２にライトデータＤ２２が供給される。そして、アレイ制御用クロックＡＣＬＫに対して同じくプリライト動作時間ｄだけ遅れたクロックＡＣＬＫＤに同期した信号ＷＢＥ２Ｐによって、保持回路７０８にライトデータＤ２２が取り込まれ、ライトバッファ７１０によってライト用データラインＷＬＩＮＥに供給される。その後、カラム選択信号ＹＷ１の活性化によってライトデータＤ２２がビット線対ＢＬ１に供給される。これにより、ビット線対ＢＬ１に繋がる所定のメモリセルに対して、プリライト及びライトがこの順に実行される。
【００３７】
ここで、時刻ｔ１に要求されたのデータＤ１２のライト動作と、時刻ｔ２に要求されたのデータＤ２１のプリライト動作は同時に行われる。しかしながら、図３に示すように信号パスが完全に分離しているため、データの衝突はない。
【００３８】
図４は、同一のアドレスに対してライト動作が連続して要求された場合（WRITE to WRITE動作）の動作タイミングを示すタイミング図である。
【００３９】
まず、時刻ｔ１においてビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ１１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ１１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。その後、カラム選択信号Ｙ０の活性化によってプリライトデータＤ１１がビット線対ＢＬ０に供給される。次に、プリライト動作時間ｄだけ遅れてライトバスＷＢＵＳ２にライトデータＤ１２が供給される。そして、アレイ制御用クロックＡＣＬＫに対して同じくプリライト動作時間ｄだけ遅れたクロックＡＣＬＫＤに同期した信号ＷＢＥ２Ｐによって、保持回路７０８にライトデータＤ１２が取り込まれ、ライトバッファ７１０によってライト用データラインＷＬＩＮＥに供給される。但し、本例では、時刻ｔ２においてもビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されるため、上記の書き込みの途中に、次サイクルの動作が割り込む。
【００４０】
つまり、時刻ｔ２においてビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ２１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ２１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。この時、ライト用データラインＷＬＩＮＥ側では、時刻ｔ１に要求されたライトサイクルによるライトデータＤ１２が書き込み途中の状態にある。しかし、このデータＤ１２はプリライトデータＤ２１によって上書きされるべきデータなので、書き込む必要はない。そこで、アドレス遷移検出信号ＡＴ２によってライトデータＤ１２の書き込みを中止し、その代わりに、プリライトデータＤ２１をＩ／ＯラインＬＩＯに書き込む。続くカラム選択信号の活性化動作においても、アドレス遷移検出信号ＡＴ２を用いてカラム選択信号ＹＷ０の活性化を禁止し、その代わりに、カラム選択信号Ｙ０を活性化させる。これにより、ビット線対ＢＬ０上における異なるライトデータの衝突を避ける。
【００４１】
次に、時間ｄだけ遅れて、ライトバスＷＢＵＳ２にライトデータＤ２２を書き込み、クロックＡＣＬＫＤに同期した信号ＷＢＥ２Ｐによって保持回路７０８に取り込む。そして、保持したライトデータＤ２２をライト用データラインＷＬＩＮＥに供給するのであるが、もし、アドレス遷移検出信号ＡＴ２をアレイ制御用クロックＡＣＬＫのみに同期させた場合、Ｌレベルとなるアドレス遷移検出信号ＡＴ２が時刻ｔ２に対応する信号ＷＢＥ２ＰのＨレベルと重なってしまい、この場合にはライト用データラインＷＬＩＮＥへの書き込みに支障をきたす。そのため、アドレス遷移検出信号ＡＴ２のリセットはクロックＡＣＬＫＤで行う。これにより、信号ＷＢＥ２Ｐによってライト用データラインＷＬＩＮＥに書き込みを行い、クロックＡＣＬＫＤに同期するカラム選択信号ＹＷ０によってビット線対ＢＬ０に書き込みを行う。
【００４２】
以上のように、WRITE to WRITE動作では、異なるアドレス間動作、同一アドレス間動作とも、データが衝突すること無く動作できる。
【００４３】
次に、最も動作が複雑となる、同一アドレスに対するWRITE to WRITE to READ動作について説明する。
【００４４】
図５は、同一のアドレスに対するWRITE to WRITE to READ動作を示すタイミング図である。
【００４５】
まず、時刻ｔ１においてビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ１１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ１１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。その後、カラム選択信号Ｙ０の活性化によってプリライトデータＤ１１がビット線対ＢＬ０に供給される。次に、プリライト動作時間ｄだけ遅れてライトバスＷＢＵＳ２にライトデータＤ１２が供給される。そして、アレイ制御用クロックＡＣＬＫに対して同じくプリライト動作時間ｄだけ遅れたクロックＡＣＬＫＤに同期した信号ＷＢＥ２Ｐによって、保持回路７０８にライトデータＤ１２が取り込まれ、ライトバッファ７１０によってライト用データラインＷＬＩＮＥに供給される。本例においても、時刻ｔ２においてもビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されるため、上記の書き込みの途中に、次サイクルの動作が割り込む。
【００４６】
つまり、時刻ｔ２においてビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ２１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ２１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。この時、ライト用データラインＷＬＩＮＥ側では、時刻ｔ１に要求されたライトサイクルによるライトデータＤ１２が書き込み途中の状態にある。しかし、このデータＤ１２はプリライトデータＤ２１によって上書きされるべきデータなので、書き込む必要はない。そこで、アドレス遷移検出信号ＡＴ２によってライトデータＤ１２の書き込みを中止し、その代わりに、プリライトデータＤ２１をＩ／ＯラインＬＩＯに書き込む。続くカラム選択信号の活性化動作においても、アドレス遷移検出信号ＡＴ２を用いてカラム選択信号ＹＷ０の活性化を禁止し、その代わりに、カラム選択信号Ｙ０を活性化させる。
【００４７】
次に、時間ｄだけ遅れて、ライトバスＷＢＵＳ２にライトデータＤ２２を書き込み、クロックＡＣＬＫＤに同期した信号ＷＢＥ２Ｐによって保持回路７０８に取り込む。そして、アドレス遷移検出信号ＡＴ＝"Ｈ"を受けて、ライト用データラインＷＬＩＮＥにライトデータＤ２２を供給し、カラム選択信号ＹＷ０によってビット線対ＢＬ０に書き込む。
【００４８】
さらに、時刻ｔ３においてビット線対ＢＬ０に相当するアドレスを指定してリード要求が発行されると、通常では、アレイ制御用クロックＡＣＬＫに同期してカラム選択信号Ｙ０を立ち上げ、ビット線対ＢＬ０からデータを読み出すのであるが、現在はライトデータＤ２２の書き込み途中であり、アドレス遷移検出信号ＡＴ１＝"Ｌ"である。このため、カラム選択信号Ｙ０は立ち上がらず、ビット線対ＢＬ０にはライトデータＤ２２のライト動作のみが継続される。続いて、活性化信号ＲＡＥＰが立ち上がり、通常であれば保持回路７１５にリードデータを取り込むのであるが、アドレス遷移検出信号ＡＴ１＝"Ｌ"であることから、リードアンプ７１４及び保持回路７１５は動作しない。その代わりに、信号線ＨＤＡＴＡ上の信号をマルチプレクサ７１６によって選択し、信号線ＲＢＵＳＰに出力する。さらに、トライステートバッファ７１７によってリードバスＲＢＵＳに出力する。
【００４９】
このように、本実施形態では、WRITE to WRITE動作も、WRITE to READ動作も、サイクル時間を律速せず、データの衝突もなく、正しく行うことができる。ただし、本実施形態ではライト動作がプリライト動作分遅れるので、その分、tDPLが厳しくなることには言及しておく。
【００５０】
なお、上記実施形態では、ライトバスＷＢＵＳ１の書き込みに対して、ライトバスＷＢＵＳ２の書き込みを遅らせているが、これらが同時でであってもよい。ライトバスＷＢＵＳ２上のデータが１サイクル保持されているのであれば、時間ｄだけ遅れても取り込みは可能である。
【００５１】
次に、本発明の好ましい第２の実施形態について説明する。
【００５２】
上記第１の実施形態では、ライトサイクルの際、プリライト動作終了後、速やかに、続くライト動作を実行したが、本実施形態は、両動作ともクロック同期で実行する。この場合、プリライト動作時間を見越したクロックＡＣＬＫＤは存在しないことから、WRITE to WRITE動作用のアドレス遷移検出信号ＡＴ２は、図６に示す検出回路７３０ａによって生成する。図６に示す検出回路７３０ａは、図２に示した検出回路７３０からＳＲ−ＦＦを省略した回路構成を有している。WRITE to READ動作用のアドレス遷移検出信号ＡＴ１の生成回路部には変更はない。
【００５３】
図７は、同一のアドレスに対するWRITE to WRITE to READ動作を示すタイミング図である。
【００５４】
まず、時刻ｔ１においてビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ１１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ１１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。その後、カラム選択信号Ｙ０の活性化によってプリライトデータＤ１１がビット線対ＢＬ０に供給される。次に、時刻ｔ２に同期した信号ＷＢＥ２Ｐによって、保持回路７０８にライトデータＤ１２が取り込まれる。また、時刻ｔ２のアレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ２Ｐによってライト用データラインＷＬＩＮＥに書きこもうとするが、アドレス遷移検出信号ＡＴ＝"Ｌ"のため信号ＷＢＥ２は全く立ち上がらず、ライト用データラインＷＬＩＮＥへの書き込みは行わない。同様にカラム選択信号ＹＷ０も全く立ち上がらない。
【００５５】
そして、時刻ｔ２においてビット線対ＢＬ０に相当するアドレスを指定してライト要求が発行されると、ライトバスＷＢＵＳ１にプリライトデータＤ２１が供給される。そして、アレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ１によって、保持回路７０１にプリライトデータＤ２１が取り込まれ、ライトバッファ７０２によってＩ／ＯラインＬＩＯに供給される。このとき、動作が重なっている時刻ｔ１のライトサイクルは、ＡＴ２＝"Ｌ"のため完全に停止しており、このためデータの衝突はない。また、上述した第１の実施形態の場合は、動作しているものを停止させるのであるが、本実施例では全く動作させないので、消費電流も抑えられる。
【００５６】
次に、時刻ｔ３に同期してライトバスＷＢＵＳ２にライトデータＤ２２を書き込み、時刻ｔ３のアレイ制御用クロックＡＣＬＫに同期した信号ＷＢＥ２Ｐによって保持回路７０８に取り込む。そして、アドレス遷移検出信号ＡＴ＝"Ｈ"を受けて、ライト用データラインＷＬＩＮＥにライトデータＤ２２を供給し、カラム選択信号ＹＷ０によってビット線対ＢＬ０に書き込む。
【００５７】
さらに、時刻ｔ３においてビット線対ＢＬ０に相当するアドレスを指定してリード要求が発行されると、通常では、アレイ制御用クロックＡＣＬＫに同期してカラム選択信号Ｙ０を立ち上げ、ビット線対ＢＬ０からデータを読み出すのであるが、現在はライトデータＤ２２の書き込み途中であり、アドレス遷移検出信号ＡＴ１＝"Ｌ"である。このため、カラム選択信号Ｙ０は立ち上がらず、ビット線対ＢＬ０にはライトデータＤ２２のライト動作のみが継続される。続いて、活性化信号ＲＡＥＰが立ち上がり、通常であれば保持回路７１５にリードデータを取り込むのであるが、アドレス遷移検出信号ＡＴ１＝"Ｌ"であることから、リードアンプ７１４及び保持回路７１５は動作しない。その代わりに、信号線ＨＤＡＴＡ上の信号をマルチプレクサ７１６によって選択し、信号線ＲＢＵＳＰに出力する。さらに、トライステートバッファ７１７によってリードバスＲＢＵＳに出力する。
【００５８】
このように、本実施形態では、WRITE to WRITE動作も、WRITE to READ動作も、サイクル時間を律速せず、データの衝突もなく、行うことができる。ただし、本実施形態ではライト動作が１サイクル分遅れるので、tDPLに１サイクルのレイテンシが必要になることに言及しておく。
【００５９】
なお、上記実施形態では、ライトバスＷＢＵＳ１の書き込みに対して、ライトバスＷＢＵＳ２の書き込みを遅らせているが、本実施形態ではこれは必須である。したがって、ライトバスＷＢＵＳ２のデータがライトバスＷＢＵＳ１と同時に供給される場合には、シフトレジスタなどで１サイクル遅らせる必要がある。
【００６０】
次に、本発明の好ましい第３の実施形態について説明する。
【００６１】
近年のＤＲＡＭは、ライトコマンド投入からアレイへのライト動作開始までの期間に、所定のレイテンシが追加されることがある。例えばＤＤＲ型のＤＲＡＭでは、当該サイクルでＤＱＳが入力され始め、次サイクルでＤＱＳに同期してデータを取り込み、さらに次サイクルでデータをＣＬＫに乗せるので、合計２サイクルのレイテンシを持つ。この２サイクルの間に演算をすませ、ライト動作は正規のレイテンシで動作させれば、スペックtDPL(tWR)も犯されない。本実施形態は、上述した第２の実施形態で説明した構成を１サイクル前倒しで適用した例である。ここで言う「前倒し」とは、ライト要求の発行に応答したプリライト動作とライト動作のうち、プリライト動作をライトレイテンシ期間に行い、ライト動作はライトレイテンシ後、すなわち正規の位置で実施することを意味する。つまり、ライト要求に応答したプリライト動作が、隠れたように見えるのである。ライト要求に応答したライト動作が正規の位置で実施されるので、スペックtDPL(tWR)のレイテンシ問題が解消されるのである。
【００６２】
図８は、本実施形態における動作タイミングを説明するための図であり、（ａ）は単独のライト動作、（ｂ）はWRITE to READ動作、（ｃ）はWRITE to WRITE動作を示している。本実施形態においては、先行するライトのデータを外部から受け取ることが出来ないため、本データはライト動作前に、あらかじめ決まっているものとする。
【００６３】
図８（ａ）に示すライト動作では、時刻ｔ１に発行されたライトコマンドに対し、アレイに対する正規のライト要求は時刻ｔ３に開始されるが、実際は時刻ｔ２でプリライトを行い、時刻ｔ３でライトを行う。
【００６４】
図８（ｂ）に示すWRITE to READ動作では、時刻ｔ１に発行されたライトコマンドに対し、時刻ｔ２でプリライト、時刻ｔ３でライトを行う。その後、時刻ｔ４にリードコマンドが発行され、リード動作が行われる。
【００６５】
図８（ｃ）に示すWRITE to WRITE動作では、時刻ｔ１に発行されたライトコマンドに対し、時刻ｔ２でプリライト、時刻ｔ３でライトを行う。一方、時刻ｔ２に発行されたライトコマンドに対して、時刻ｔ３でプリライト、時刻ｔ４でライトを行う。このため、時刻ｔ２ではライト動作のみが行われ、時刻ｔ３では２つのライト動作が同時に行われ、時刻ｔ４ではライト動作のみが行われる。
【００６６】
このように、本実施形態では、WRITE to READでは動作の重なりは生じなくなり、WRITE to WRITEでのみで動作の重なりが生じる。そのため、本実施形態では、アドレス遷移のアドレス遷移検出信号ＡＴの生成回路としては、図９に示す検出回路７３０ｂを用いる必要がある。図９に示す検出回路７３０ｂは、図６に示した検出回路７３０ａからアドレス遷移検出信号ＡＴ１の生成回路を省略した構成を有している。つまり、WRITE to WRITE動作用のアドレス遷移検出信号ＡＴ２のみを生成すればよい。また、回路構成に関しても、図１からWRITE to READ対策回路が削除された、図１０のようになる。すなわち、WRITE to WRITE動作対策のみでよくなり、２種のライト動作のデータパスが分離されていることが重要となる。
【００６７】
次に、本発明の好ましい第４の実施形態について説明する。
【００６８】
本実施形態は、一つのメモリセルに２値以上の情報を格納可能な多値ＰＲＡＭに関する。第１の実施形態を、より具体的に、ＰＲＡＭ用に構成しなおしたものである。ＰＲＡＭのメモリセルに対する一般的なデータの書き込みは、次のように、メモリ素子に電流パルスを印加することで行う。
【００６９】
図１１に示すように、アモルファス状態（高抵抗、高閾値状態）に転移させるためには、大電流の短いパルスである、リセットパルス８０１を印加する。リセットパルス８０１は、結晶を融解するのに十分なパワーを与えるべく電流Ｉｍに設定され、融解時間Ｔ０だけ電流Ｉｍを印加し続け、融解したところで、短い立ち下げ時間Ｔ１で立ち下げる。これにより、融解した相変化材料が急冷され、一様なアモルファス状態が形成される。一方、結晶状態（低抵抗、低閾値状態）に転移させるためには、やや少ない電流の長いパルスである、セットパルス８０２を印加する。セットパルス８０２は、結晶化するのに十分で、かつ、融解には至らない電流Ｉｘを、結晶化時間Ｔ２だけ印加し続け、結晶化させる。以上の操作により、メモリ素子をアモルファス状態と結晶状態のいずれかに制御することが可能となる。さらには、これらパルスを細かく調整することで、さらに細かい結晶性の制御が可能である。
【００７０】
例えば、図１２に示すように、書き込むべき論理レベルにかかわらず一度リセットパルス８０１でアモルファス化した後、続くセットパルス８０２を融解電流Ｉｍ付近までの電流値に設定し、その後、徐々に結晶化電流Ｉｘ以下の電流値まで減らせば、時間Ｔ２の制御によって結晶化の度合いを調整することができる。
【００７１】
さらに、図１３に示すように、リセットパルス８０１のみを用い、リセットパルス８０１の立ち下げ時間Ｔ１を調整することで、結晶化の度合いを調整する。この場合、Ｔ１を短くするとアモルファス状態が得られ、Ｔ１を長くするほど、結晶化の度合い（全アモルファス領域に対する、結晶領域の割合）が高まる。すなわち、多値化が可能となる。
【００７２】
さらに、図１４に示すように、セットパルス８０２のパルス幅Ｔ２を完全に結晶する幅より短く設定し、これを複数投入することで、結晶化の度合いを調整し、多値化することもできる。この場合も、図示しないが、書き込むべき論理レベルにかかわらず一度リセットパルスでアモルファス化することが望ましい。
【００７３】
さらに、図１５に示すように、セットパルス８０２の電流値を制御することで、結晶化の度合いを調整し多値化するも可能である。この場合も、図示しないが、書き込むべき論理レベルにかかわらず一度リセットパルスでアモルファス化することが望ましい。
【００７４】
さらに、図１６に示すように、書き込むべき論理レベルにかかわらずリセットパルス８０１でアモルファス化し、続いて、閾値を調整すべく、調整されたセットパルス８０２で、多値データをセットすることで、前状態によらず正確に多値データを記憶させることができる。
【００７５】
したがって、図１２〜図１６に示した方法を用いれば、上述した第１の実施形態を利用して、リセットパルス８０１プリライト動作で制御し、セットパルス８０２を続くライト動作で制御すれば、サイクル時間を律速することなく、多値（２値を含む）ＰＲＡＭを構成できると考えられる。但し、ＰＲＡＭのライト動作はＤＲＡＭに比べて時間がかかることから、現状では、「tCKが大きい場合」や「プリフェッチ機構などにより、アレイのサイクル時間がtCKに対して大きい場合」において好適である。もちろん、ＰＲＡＭのライト動作をＤＲＡＭと同様のスピードで実行できるのであれば、ＤＲＡＭと全く同様に取り扱うことが可能である。
【００７６】
図１７は、本発明の好ましい第４の実施形態による半導体記憶装置９００の主要部の構成を示す回路図である。本実施形態による半導体記憶装置９００はＰＲＡＭである。
【００７７】
図１７に示すように、本実施形態による半導体記憶装置９００は、ワード線ＷＬ０，ＷＬ１・・・と、ビット線ＢＬ０，ＢＬ１・・・と、ワード線とビット線の交点に配置されたメモリセルＭＣとを有するメモリセルアレイ９０８を備えている。各ビット線ＢＬ０，ＢＬ１・・・は、それぞれ対応するカラムスイッチ９０３を介して、Ｉ／ＯラインＬＩＯに接続されているとともに、それぞれ対応するカラムスイッチ９１３を介して、ライト用データラインＷＬＩＮＥに接続されている。カラムスイッチ９０３には、カラム選択ドライバ９０４の出力であるカラム選択信号Ｙ０，Ｙ１・・・がそれぞれ供給され、これによってリード動作時又はライト動作時においてはいずれか一つがオンする。一方、カラムスイッチ９１３には、ライト用カラム選択ドライバ９１４の出力であるライト用カラム選択信号ＹＷ０，ＹＷ１・・・がそれぞれ供給され、これによってライト動作時においてはいずれか一つがオンする。
【００７８】
Ｉ／ＯラインＬＩＯは、リード電流又はリセット電流を流すためのシングル配線であり、入出力回路９３０に接続されている。また、ライト用データラインＷＬＩＮＥは、セット電流を流すするためのシングル配線であり、入出力回路９３０に接続されている。
【００７９】
入出力回路９３０は、ライトバスＷＢＵＳを介して供給されたライトデータＷＤに基づいて、ライト用データラインＷＬＩＮＥに所定のセット電流を流すセットパルス発生器９１２と、Ｉ／ＯラインＬＩＯに流れるリード電流に基づいてリードデータＲＤを生成するリードアンプ９１８とを備えている。また、入出力回路９３０は、ライトデータＷＤを一時的に保持するレジスタ９２２と、リードアンプ９１８の出力とレジスタ９２２の出力のいずれかを選択するマルチプレクサ９２０をさらに備えている。
【００８０】
図１７に示すように、メモリセルＭＣはパスゲートＰＧと相変化素子ＰＣからなるＰＲＡＭセルである。相変化素子ＰＣの一端は高電位に固定れており、もう一端はパスゲートＰＧにつながっている。パスゲートＰＧはワード線ＷＬによって制御され、ビット線ＢＬと相変化素子ＰＣとを接続する。
【００８１】
リセットパルスを発生するリセットパルス発生器９０２はＮＭＯＳからなり、パルス整形器９０１を通じてプリライト制御系の信号ＷＢＥ１によって制御される。セットパルス発生器９１２もＮＭＯＳからなり、パルス整形器９１１を通じてライト制御系の信号ＷＢＥ２Ｐによって制御される。なお、セットパルス発生器９１２及びパルス整形器９１１は、多値記録方法に応じて回路構成を変える必要がある。例えば、セットパルス発生器９１２を複数用意し、パルス整形器９１１で選択制御しても構わないし、パルス整形器９１１の制御によってセットパルス発生器９１２のゲートレベルを制御しても構わない。
【００８２】
リード電流発生器９１６は、パルス整形器９１５を通じて、相変化素子ＰＣの閾値を超えないようにリード電流を生成する。リード電流によって変化するＩ／ＯラインＬＩＯの電位は、電位ＶＲＦを参照電位とするリードアンプ９１８によって増幅され、保持回路９１９にラッチされる。リードアンプ９１８は、１つのＩ／ＯラインＬＩＯに対して複数設けられており、これによって、多値データの読み出しを行う。この場合、それぞれの参照電位ＶＲＦの値は個々に異なることに言及しておく。
【００８３】
また、ビット線ＢＬにはプリチャージ回路９０６が接続されている。プリチャージ回路９０６は、ワード線ＷＬが選択され、カラム選択信号が活性化していないときに、相変化素子ＰＣに電流が流れないよう、ビット線ＢＬを高電位に固定する役割を果たす。その制御はＯＲゲート９０５により行われる。その他の構成は、第１の実施形態とほぼ同様であることから、重複する説明は省略する。
【００８４】
このように、本実施形態では、リセットパルス８０１をプリライト動作で制御し、セットパルス８０２を続くライト動作で制御できることから、データの衝突が生じない多値ＰＲＡＭを提供することが可能となる。もちろん、第２の実施形態や第３の実施形態においても、リセットパルス８０１をプリライト動作で制御し、セットパルス８０２を続くライト動作で制御することができる。
【００８５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８６】
例えば、実施形態における、入出力回路とメモリアレイをつなぐデータラインは、階層を伴ったデータラインでもよい。階層数も問わない。すなわち、図１８（ａ）に示すような１マットアレイ構成１００１に関しては、ここまで説明してきたとおり適用可能であり、図１８（ｂ）のような、通常のメモリデバイスのアレイに用いられる、階層化データライン構造を伴う複数マット構成１００２であっても、サブ入出力回路についてはサブデータラインを介してメモリアレイにつながっており、メイン入出力回路については、メインデータライン、サブ入出力回路、サブデータラインを介して、メモリアレイとつながっているので、サブ入出力回路であっても、メイン入出力回路であっても適用が可能である。また、勿論、図１８（ｃ）のように、独立に動作できるバンクを持たせても構わない。
【図面の簡単な説明】
【００８７】
【図１】本発明の好ましい第１の実施形態による半導体記憶装置７００の主要部の構成を示す回路図である。
【図２】検出回路７３０の回路図である。
【図３】第１の実施形態において、異なるアドレスに対してライト動作が連続して要求された場合（WRITE to WRITE動作）の動作タイミングを示すタイミング図である。
【図４】第１の実施形態において、同一のアドレスに対してライト動作が連続して要求された場合（WRITE to WRITE動作）の動作タイミングを示すタイミング図である。
【図５】第１の実施形態において、同一のアドレスに対するWRITE to WRITE to READ動作を示すタイミング図である。
【図６】検出回路７３０ａの回路図である。
【図７】第２の実施形態において、同一のアドレスに対するWRITE to WRITE to READ動作を示すタイミング図である。
【図８】第３の実施形態における動作タイミングを説明するための図であり、（ａ）は単独のライト動作、（ｂ）はWRITE to READ動作、（ｃ）はWRITE to WRITE動作を示している。
【図９】検出回路７３０ｂの回路図である。
【図１０】半導体記憶装置７００からWRITE to READ対策回路を削除した回路構成を示す。
【図１１】ＰＲＡＭのメモリセルにデータを書き込む際のパルス波形を示す波形図である。
【図１２】ＰＲＡＭのメモリセルに多値データを書き込む際のパルス波形の一例を示す波形図である。
【図１３】ＰＲＡＭのメモリセルに多値データを書き込む際のパルス波形の他の例を示す波形図である。
【図１４】ＰＲＡＭのメモリセルに多値データを書き込む際のパルス波形のさらに他の例を示す波形図である。
【図１５】ＰＲＡＭのメモリセルに多値データを書き込む際のパルス波形のさらに他の例を示す波形図である。
【図１６】ＰＲＡＭのメモリセルに多値データを書き込む際のパルス波形のさらに他の例を示す波形図である。
【図１７】本発明の好ましい第４の実施形態による半導体記憶装置９００の主要部の構成を示す回路図である。
【図１８】（ａ）は１マットアレイ構成を示し、（ｂ）は階層化データライン構造を伴う複数マット構成を示し、（ｃ）は複数バンクに分割された構成を示している。
【符号の説明】
【００８８】
ＷＬ      ワード線
ＢＬ      ビット線
ＭＣ      メモリセル
７００    半導体記憶装置
７０１    保持回路
７０２    ライトバッファ
７０３    カラムスイッチ
７０４    センスアンプ
７０５    カラム選択ドライバ
７０６    ワードドライバ
７０７    メモリセルアレイ
７０９    ＡＮＤゲート
７０８    保持回路
７１０    ライトバッファ
７１１    カラムスイッチ
７１２    ライト用カラム選択ドライバ
７１３    ＡＮＤゲート
７１４    リードアンプ
７１５    保持回路
７１６    マルチプレクサ
７１７    トライステートバッファ
７１８    保持回路
７２０    入出力回路
７３０    検出回路
ＬＩＯ        Ｉ／Ｏライン
ＷＬＩＮＥ    ライト用データライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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