(57)【要約】【課題】クロック信号が不要な蓄電装置を提供する。【解決手段】制御部１３は、電圧検知回路１２１が参照電圧ＲＥＦ１より給電点Ａの電位が高くなったことを検知したなら、スイッチＳＷ１をオフにし、各スイッチＳＷ２をオンにする。制御部１３は、電圧検知回路１２２が参照電圧ＲＥＦ２より給電点Ａの電位が高くなったことを検知したなら、各スイッチＳＷ２をオフにし、各スイッチＳＷ３をオンにする。【選択図】図１
2010233382.tif 000002
【特許請求の範囲】
【請求項１】
複数のキャパシタと、１以上のスイッチを含むｎ（≧２）個のスイッチ回路とを有し、前記ｉ（１≦ｉ＜ｎ−１）番目のスイッチ回路のみでスイッチがオンとなった場合の静電容量よりも、前記ｉ＋１番目のスイッチ回路のみでスイッチがオンとなった場合の静電容量が大きくなるように構成された２端子回路と、
前記２端子回路の一方の端子である給電点の電位を検知するｎ−１個の電圧検知回路を有する電圧検知部と、
前記ｉ（１≦ｉ≦ｎ−１）番目の電圧検知回路が該電圧検知回路に与えられた参照電圧より前記給電点の電位が高くなったことを検知したなら、前記第ｉ番目のスイッチ回路のスイッチをオフにし、前記ｉ＋１番目のスイッチ回路のスイッチをオンにする制御部と
を備えることを特徴とする蓄電装置。
【請求項２】
前記給電点と前記ｉ（１≦ｉ≦ｎ−１）番目の電圧検知回路との間に前記ｉ番目のスイッチ回路のスイッチに連動するスイッチが設けられている
ことを特徴とする請求項１記載の蓄電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、蓄電装置に関するものである。
【背景技術】
【０００２】
図１７は、従来のタンクキャパシタを用いた蓄電装置の一部を示す回路図である。
【０００３】
蓄電装置は、キャパシタＣ２１…Ｃ２４、スイッチＳＷ２１、スイッチＳＷ２２、スイッチＳＷ２３を有する。
【０００４】
蓄電装置では、まず、スイッチＳＷ２１のみがオンし、キャパシタＣ２１…Ｃ２４が直列に接続された直列接続回路が構成される。
【０００５】
次に、給電点Ｃから各キャパシタＣ２１…Ｃ２４が充電され、給電点Ｃの電位が所定の参照電圧より高くなると、各スイッチＳＷ２２のみがオンし、キャパシタＣ２２とキャパシタＣ２３が並列接続される。一旦低下した給電点Ｃの電位が所定の参照電圧より高くなると、各スイッチＳＷ２３のみがオンし、キャパシタＣ２１、Ｃ２２とＣ２３、Ｃ２４が並列に接続された並列接続回路が構成される。
【０００６】
給電点Ｃの電位は、図示しないＡＤ変換器あるいは２入力端子をもつフリップフロップを用いた比較器でモニターされ、給電点Ｃの電位が所定の参照電圧より高くなると、スイッチが切り替わる。ＡＤ変換器では、給電点Ｃの電位を常時モニターするため、クロック信号を用い、給電点Ｃの電位をクロック信号の論理反転時にデジタルデータに変換する。また、比較器では、同様に給電点Ｃの電位を常時モニターするため、クロック信号を用いる。そのため、従来の蓄電装置では、クロック信号の論理反転に伴う充放電により消費電力が増加するという問題点があった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】岡村廸夫、「電気二重層キャパシタと蓄電システム」、日刊工業新聞社、2005年、page 145.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、クロック信号が不要な蓄電装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係る蓄電装置は、複数のキャパシタと、１以上のスイッチを含むｎ（≧２）個のスイッチ回路とを有し、前記ｉ（１≦ｉ＜ｎ−１）番目のスイッチ回路のみでスイッチがオンとなった場合の静電容量よりも、前記ｉ＋１番目のスイッチ回路のみでスイッチがオンとなった場合の静電容量が大きくなるように構成された２端子回路と、前記２端子回路の一方の端子である給電点の電位を検知するｎ−１個の電圧検知回路を有する電圧検知部と、前記ｉ（１≦ｉ≦ｎ−１）番目の電圧検知回路が該電圧検知回路に与えられた参照電圧より前記給電点の電位が高くなったことを検知したなら、前記第ｉ番目のスイッチ回路のスイッチをオフにし、前記ｉ＋１番目のスイッチ回路のスイッチをオンにする制御部とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明に係る蓄電装置によれば、ｉ（１≦ｉ≦ｎ−１）番目の電圧検知回路が参照電圧より給電点の電位が高くなったことを検知したなら、第ｉ番目のスイッチ回路のスイッチをオフにし、ｉ＋１番目のスイッチ回路のスイッチをオンにすることで、ＡＤ変換器が不要であり、もって、クロック信号が不要となり、クロック信号の論理反転に伴う充放電による消費電力の増加を防止することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る蓄電装置の構成を示す回路図である。
【図２】２端子回路１１の等価回路の推移を示す図である。
【図３】電圧検知回路１２１、１２２の構成例を示す回路図である。
【図４】電圧検知回路で使用される回路とシミュレーション特性を示す図である。
【図５】制御部１３の構成例を示す回路図である。
【図６】Ｄフリップフロップ１３１、１３２、１３３の構成例を示す回路図である。
【図７】スタート信号ＳＴＡＲＴ、検出信号ＣＫ１、ＣＫ２、ゲート信号Ｇ１、Ｇ２、Ｇ３の論理、給電点Ａの電位の推移を示すタイミングチャートである。
【図８】検出信号ＣＫ１、ＣＫ２、加算回路１３４から出力される２ビット値の推移を示すタイミングチャートである。
【図９】スイッチＳＷ１、ＳＷ２が同時にオンになる場合のタイミングチャートである。
【図１０】スイッチＳＷ１、ＳＷ２が同時にオンになるのを防止するための回路を示す図である。
【図１１】スイッチＳＷ１、ＳＷ２が同時にオンにならない場合のタイミングチャートである。
【図１２】第２の実施の形態に係る蓄電装置の構成を示す回路図である。
【図１３】２端子回路１１Ａの等価回路の推移を示す図である。
【図１４】制御部１３Ａの構成例を示す回路図である。
【図１５】マトリクス回路１３９Ａの構成例を示す回路図である。
【図１６】検出信号ＣＫ１１…ＣＫ１４、加算回路１３７Ａから出力される３ビット値の推移を示すタイミングチャートである。
【図１７】従来のタンクキャパシタを用いた蓄電装置の一部を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面を参照して説明する。
【００１３】
図１は、第１の実施の形態に係る蓄電装置の構成を示す回路図である。
【００１４】
蓄電装置１は、２端子回路１１と、電圧検知部１２と、制御部１３を備える。
【００１５】
２端子回路１１は、キャパシタＣ１…Ｃ４と、スイッチ回路１１１…１１３とを有する。
【００１６】
第１の実施の形態では、２端子回路１１の一方の端子である給電点Ａから各キャパシタＣ１…Ｃ４が充電される。２端子回路１１の他方の端子は接地されている。
【００１７】
スイッチ回路１１１は、１つのスイッチＳＷ１を有する。スイッチＳＷ１は、ゲート信号Ｇ１の論理が１の期間にオンするようになっている。スイッチＳＷ１は、図示しない電界効果トランジスタを含み、電界効果トランジスタのゲートに与えられるゲート信号Ｇ１の論理に応じてオンまたはオフになる。また、他のスイッチも電界効果トランジスタのゲートに与えられるゲート信号の論理に応じてオンまたはオフになる。
【００１８】
スイッチ回路１１２は、２つのスイッチＳＷ２を有する。スイッチＳＷ２は、ゲート信号Ｇ２の論理が１の期間にオンするようになっている。
【００１９】
スイッチ回路１１３は、２つのスイッチＳＷ３を有する。スイッチＳＷ３は、ゲート信号Ｇ３の論理が１の期間にオンするようになっている。
【００２０】
図２（ａ）は、スイッチＳＷ１のみがオンした場合における２端子回路１１の等価回路であり、キャパシタＣ１…Ｃ４が直列に接続された直列接続回路が構成される。
【００２１】
図２（ｂ）は、２つのスイッチＳＷ２のみがオンした場合における２端子回路１１の等価回路であり、キャパシタＣ２とキャパシタＣ３が並列接続された並列接続回路が含まれる。図２（ｂ）のように構成された２端子回路１１の静電容量は、図２（ａ）のように構成された２端子回路１１の静電容量よりも大きい。
【００２２】
図２（ｃ）は、２つのスイッチＳＷ３のみがオンした場合における２端子回路１１の等価回路であり、キャパシタＣ２１、Ｃ２２とＣ２３、Ｃ２４が並列に接続された並列接続回路が構成される。図２（ｃ）のように構成された２端子回路１１の静電容量はさらに大きい。
【００２３】
図１に戻り、給電点Ａは、スイッチＳＴを介して、電源ＶＤＤに接続されている。スイッチＳＴは、スタート信号ＳＴＡＲＴの論理が１の期間にオンするようになっている。
【００２４】
電圧検知部１２は、給電点Ａの電位を検知する電圧検知回路１２１、１２２を有する。電圧検知回路１２１の入力点ＩＮＰＵＴ１と給電点Ａの間にはスイッチＳ１が設けられている。スイッチＳ１は、ゲート信号Ｇ１の論理が１の期間にオンするようになっている。
【００２５】
電圧検知回路１２２の入力点ＩＮＰＵＴ２と給電点Ａの間にはスイッチＳ２が設けられている。スイッチＳ２は、ゲート信号Ｇ２の論理が１の期間にオンするようになっている。
【００２６】
電圧検知回路１２１、１２２には、それぞれ参照電圧ＲＥＦ１、ＲＥＦ２が与えられている。ここで、参照電圧ＲＥＦ１と参照電圧ＲＥＦ２を同じにしてもよいことはいうまでもない。
【００２７】
電圧検知回路１２１は、入力点ＩＮＰＵＴ１の電位が参照電圧ＲＥＦ１より高くなったなら、検出信号ＣＫ１の論理を０から１にするようになっている。
【００２８】
電圧検知回路１２２は、入力点ＩＮＰＵＴ２の電位が参照電圧ＲＥＦ２より高くなったなら、検出信号ＣＫ２の論理を０から１にするようになっている。
【００２９】
制御部１３は、検出信号ＣＫ１、ＣＫ２に基づいて、ゲート信号Ｇ１…Ｇ３の論理を制御するようになっている。
【００３０】
図３（ａ）は、電圧検知回路１２１の構成例を示す回路図である。
【００３１】
電圧検知回路１２１は、差動回路１２１１と、出力バッファ回路１２１２と、ラッチ回路１２１３とを有する。
【００３２】
差動回路１２１１の一方の入力には、参照電圧ＲＥＦ１が与えられている。差動回路１２１１の他方の入力には、入力点ＩＮＰＵＴ１の電位が与えられている。差動回路１２１１では、入力点ＩＮＰＵＴ１の電位が、参照電圧ＲＥＦ１より高くなったなら、出力電圧が立ち下がるようになっている。差動回路１２１１とグラウンドの間には、ｎＭＯＳトランジスタ１０が接続されている。ｎＭＯＳトランジスタ１０のゲート電圧を小さくすることで、ｎＭＯＳトランジスタ１０をサブスレッショルド領域で動作させることができ、これにより、差動回路１２１１の電流を小さくすることができる。
【００３３】
差動回路１２１１の出力電圧が立ち下がったなら、出力バッファ回路１２１２の出力電圧が立ち上がるようになっている。
【００３４】
ラッチ回路１２１３は、スイッチ１２１３１、１２１３２、ＮＡＮＤゲート１２１３３、インバータ１２１３４を有する。
【００３５】
出力バッファ回路１２１２の出力点は、スイッチ１２１３１を介して、ＮＡＮＤゲート１２１３３の一方の入力端子に接続されている。ＮＡＮＤゲート１２１３３の他方の入力端子には、スタート信号ＳＴＡＲＴが与えられる。ＮＡＮＤゲート１２１３３の出力をインバータ１２１３４で反転したものが検出信号ＣＫ１である。インバータ１２１３４の出力点は、スイッチ１２１３２を介して、ＮＡＮＤゲート１２１３３の一方の入力端子に接続されている。
【００３６】
スイッチ１２１３１は、ゲート信号Ｇ１の論理が１の期間にオンするようになっている。スイッチ１２１３２は、ゲート信号Ｇ１の論理が０の期間にオンするようになっている。
【００３７】
図３（ｂ）は、電圧検知回路１２２の構成例を示す回路図である。
【００３８】
電圧検知回路１２２は、差動回路１２２１と、出力バッファ回路１２２２と、ラッチ回路１２２３とを有する。
【００３９】
差動回路１２２１の一方の入力には、参照電圧ＲＥＦ２が与えられている。差動回路１２２１の他方の入力には、入力点ＩＮＰＵＴ２の電位が与えられている。差動回路１２２１では、入力点ＩＮＰＵＴ２の電位が、参照電圧ＲＥＦ２より高くなったなら、出力電圧が立ち下がるようになっている。差動回路１２２１とグラウンドの間には、差動回路１２２１の電流を小さくするための、ｎＭＯＳトランジスタ２０が接続されている。
【００４０】
差動回路１２２１の出力電圧が立ち下がったなら、出力バッファ回路１２２２の出力電圧が立ち上がるようになっている。
【００４１】
ラッチ回路１２２３は、スイッチ１２２３１、１２２３２、ＮＡＮＤゲート１２２３３、インバータ１２２３４を有する。
【００４２】
出力バッファ回路１２２２の出力点は、スイッチ１２２３１を介して、ＮＡＮＤゲート１２２３３の一方の入力端子に接続されている。ＮＡＮＤゲート１２２３３の他方の入力端子には、スタート信号ＳＴＡＲＴが与えられる。ＮＡＮＤゲート１２２３３の出力をインバータ１２２３４で反転したものが検出信号ＣＫ２である。インバータ１２２３４の出力点は、スイッチ１２２３２を介して、ＮＡＮＤゲート１２２３３の一方の入力端子に接続されている。
【００４３】
スイッチ１２２３１は、ゲート信号Ｇ２の論理が１の期間にオンするようになっている。スイッチ１２２３２は、ゲート信号Ｇ２の論理が０の期間にオンするようになっている。
【００４４】
図４（ａ）は、電圧検知回路１２１や電圧検知回路１２２で使用される差動回路および出力バッファ回路からなる回路の回路図である。
【００４５】
図４（ｂ）は、図４（ａ）に示す回路のシミュレーション特性を示す図である。
【００４６】
入力点ＩＮＰＵＴの電位を０Ｖ→１．２Ｖ→０．７５Ｖ→１．２Ｖと変化させた。参照電圧ＲＥＦは１．０Ｖである。当初は、入力点ＩＮＰＵＴの電位よりも参照電圧ＲＥＦの方が高いので、回路節点８００の電位は回路節点８０１の電位よりも低い。入力点ＩＮＰＵＴの電位が参照電圧ＲＥＦよりも高くなったときに、回路節点８００の電位が回路節点８０１の電位よりも高くなる。次に、入力点ＩＮＰＵＴの電位が低下して、参照電圧ＲＥＦよりも低くなると、再び、回路節点８００の電位は回路節点８０１の電位よりも低くなる。そして、再び、入力点ＩＮＰＵＴの電位が参照電圧ＲＥＦよりも高くなると、回路節点８００の電位が回路節点８０１の電位よりも高くなる。回路節点８０１を出力バッファ回路のｐＭＯＳトランジスタのゲートに接続することで、出力信号ＯＵＴは回路節点８０１とは逆位相で反転する。また、出力信号ＯＵＴの振幅は０Ｖから２Ｖとなる。
【００４７】
図５は、制御部１３の構成例を示す回路図である。
【００４８】
制御部１３は、Ｄフリップフロップ１３１…１３３、加算回路１３４を有する。
【００４９】
Ｄフリップフロップ１３１のデータ端子Ｄの論理は０に設定されている。クリア端子ＣＬには、スタート信号ＳＴＡＲＴの反転信号／ＳＴＡＲＴが与えられる。クロック端子ＣＫには、検出信号ＣＫ１が与えられる。出力端子Ｑは、ゲート信号Ｇ１を出力する。
【００５０】
Ｄフリップフロップ１３２のデータ端子Ｄの論理は１に設定されている。クリア端子信号ＣＬには、スタート信号ＳＴＡＲＴが与えられる。クロック端子ＣＫには、検出信号ＣＫ１が与えられる。出力端子Ｑは、信号ＯＵＴ１を加算回路１３４に出力する。
【００５１】
Ｄフリップフロップ１３３のデータ端子Ｄの論理は１に設定されている。クリア端子ＣＬには、スタート信号ＳＴＡＲＴが与えられる。クロック端子ＣＫには、検出信号ＣＫ２が与えられる。出力端子Ｑは、信号ＯＵＴ２を加算回路１３４に出力する。
【００５２】
加算回路１３４は、Ｄフリップフロップ１３２、１３３の出力信号ＯＵＴ１、ＯＵＴ２を加算する。加算回路１３４の出力の下位ビット（ＳＵＭ）、上位ビット（ＣＡＲＲＹ）は、それぞれゲート信号Ｇ２、Ｇ３となる。
【００５３】
図６（ａ）は、Ｄフリップフロップ１３１の構成例を示す回路図である。
【００５４】
Ｄフリップフロップ１３１は、ＮＯＲゲート１３１１、１３１２、インバータ１３１３、１３１４、スイッチ１３１５…１３１８を有する。
【００５５】
データ端子Ｄは、スイッチ１３１５を介して、ＮＯＲゲート１３１１の一方の入力端子に接続されている。ＮＯＲゲート１３１１の他方の入力端子は、クリア端子ＣＬに接続されている。ＮＯＲゲート１３１１の出力は、インバータ１３１３により反転される。インバータ１３１３の出力点は、スイッチ１３１６を介して、ＮＯＲゲート１３１１の一方の入力端子に接続されている。
【００５６】
インバータ１３１３の出力点は、スイッチ１３１７を介して、ＮＯＲゲート１３１２の一方の入力端子に接続されている。ＮＯＲゲート１３１２の他方の入力端子は、クリア端子ＣＬに接続されている。ＮＯＲゲート１３１２の出力は、インバータ１３１４により反転される。インバータ１３１４の出力点は、スイッチ１３１８を介して、ＮＯＲゲート１３１２の一方の入力端子とＤフリップフロップの出力端子Ｑとに接続されている。
【００５７】
スイッチ１３１５、１３１８は、クロック端子ＣＫの論理が０の期間にオンするようになっている。スイッチ１３１６、１３１７は、クロック端子ＣＫの論理が１の期間にオンするようになっている。
【００５８】
図６（ｂ）は、各Ｄフリップフロップ１３２、１３３の構成例を示す回路図である。
【００５９】
各Ｄフリップフロップ１３２、１３３は、ＮＡＮＤゲート１３２１、１３２２、インバータ１３２３、１３２４、スイッチ１３２５…１３２８を有する。
【００６０】
データ端子Ｄは、スイッチ１３２５を介して、ＮＡＮＤゲート１３２１の一方の入力端子に接続されている。ＮＡＮＤゲート１３２１の他方の入力端子は、クリア端子ＣＬに接続されている。ＮＡＮＤゲート１３２１の出力は、インバータ１３２３により反転される。インバータ１３２３の出力点は、スイッチ１３２６を介して、ＮＡＮＤゲート１３２１の一方の入力端子に接続されている。
【００６１】
インバータ１３２３の出力点は、スイッチ１３２７を介して、ＮＡＮＤゲート１３２２の一方の入力端子に接続されている。ＮＡＮＤゲート１３２２の他方の入力端子は、クリア端子ＣＬに接続されている。ＮＡＮＤゲート１３２２の出力は、インバータ１３２４により反転される。インバータ１３２４の出力点は、スイッチ１３２８を介して、ＮＡＮＤゲート１３２２の一方の入力端子とＤフリップフロップの出力端子Ｑとに接続されている。
【００６２】
スイッチ１３２５、１３２８は、クロック端子ＣＫの論理が０の期間にオンするようになっている。スイッチ１３２６、１３２７は、クロック端子ＣＫの論理が１の期間にオンするようになっている。
【００６３】
（蓄電装置１の動作）
以下、蓄電装置１が充電されていない状態から充電されていく過程の動作を説明する。
【００６４】
図７は、スタート信号ＳＴＡＲＴ、検出信号ＣＫ１、ＣＫ２、ゲート信号Ｇ１、Ｇ２、Ｇ３の論理、給電点Ａの電位が時間経過とともに変化する様子を示すタイミングチャートである。
【００６５】
図８は、検出信号ＣＫ１、ＣＫ２、加算回路１３４から出力される２ビット値が時間経過とともに変化する様子を示すタイミングチャートである。
【００６６】
図７において、スタート信号ＳＴＡＲＴの論理は当初は０（０Ｖ）に制御される。
【００６７】
これにより、図１において、スイッチＳＴは、オフである。
【００６８】
また、図３（ａ）において、ＮＡＮＤゲート１２１３３の出力の論理は１であり、検出信号ＣＫ１の論理は０である（図７、図８）。
【００６９】
また、図３（ｂ）において、ＮＡＮＤゲート１２２３３の出力の論理は１であり、検出信号ＣＫ２の論理は０である（図７、図８）。
【００７０】
よって、Ｄフリップフロップ１３１（図６）において、スイッチ１３１５、１３１８はオフ、スイッチ１３１６、１３１７はオンである。また、Ｄフリップフロップ１３２、１３３（図６）において、スイッチ１３２５、１３２８はオフ、スイッチ１３２６、１３２７はオンである。
【００７１】
また、Ｄフリップフロップ１３１（図６）において、クリア端子ＣＬの論理は１である（／ＳＴＡＲＴに一致）。よって、各ＮＯＲゲート１３１１、１３１２の出力の論理は０である。よって、Ｄフリップフロップ１３１の出力の論理つまりゲート信号Ｇ１の論理は１（２Ｖ）である。
【００７２】
また、Ｄフリップフロップ１３２、１３３（図６）において、クリア端子ＣＬの論理は０である（ＳＴＡＲＴに一致）。よって、各ＮＡＮＤゲート１３２１、１３２２の出力の論理は１である。よって、各Ｄフリップフロップ１３２、１３３の出力の論理は０である。
【００７３】
よって、図５において、加算回路１３４の出力の下位ビット、上位ビットすなわちゲート信号Ｇ２、Ｇ３の論理はともに０（０Ｖ）である（図８）。
【００７４】
よって、図１において、スイッチＳＷ１、Ｓ１はオンであり、各スイッチＳＷ２、Ｓ２、各スイッチＳＷ３はオフである。よって、図２（ａ）の直列接続回路が構成される。
【００７５】
また、図３（ａ）において、スイッチ１２１３１はオン、スイッチ１２１３２はオフである。
【００７６】
また、図３（ｂ）において、スイッチ１２２３１はオフ、スイッチ１２２３２はオンである。
【００７７】
さて、図７において、ｔ＝１ｍｓの時に、スタート信号ＳＴＡＲＴの論理が１（２Ｖ）に制御される。これにより、図１において、スイッチＳＴは、オンになる。
【００７８】
また、図３（ａ）において、ＮＡＮＤゲート１２１３３は、インバータに等しくなる。      
【００７９】
また、図３（ｂ）において、ＮＡＮＤゲート１２２３３は、インバータに等しくなる。
【００８０】
また、Ｄフリップフロップ１３１（図５、図６）において、クリア端子ＣＬの論理が０になる（／ＳＴＡＲＴに一致）。よって、各ＮＯＲゲート１３１１、１３１２は、インバータに等しくなる。
【００８１】
また、Ｄフリップフロップ１３２、１３３（図５、図６）において、クリア端子ＣＬの論理は１になる（ＳＴＡＲＴに一致）。よって、各ＮＡＮＤゲート１３２１、１３２２は、インバータに等しくなる。
【００８２】
この状態では、図１において、スイッチＳＷ１、Ｓ１はオンのままであり、各スイッチＳＷ２、Ｓ２、各スイッチＳＷ３はオフのままである。
【００８３】
一方、スイッチＳＴを介して、キャパシタＣ１…Ｃ４が充電される。よって、図７において、給電点Ａの電位が高まっていく。
【００８４】
図３（ａ）においては、入力点ＩＮＰＵＴ１の電位が高まっていく。そして、入力点ＩＮＰＵＴ１の電位が、参照電圧ＲＥＦ１より高くなったなら、差動回路１２１１の出力電圧が立ち下がる。これにより、出力バッファ回路１２１２の出力電圧が立ち上がる。これにより、ＮＡＮＤゲート１２１３３はインバータの状態であるから検出信号ＣＫ１の論理が１になる（図７、図８）。
【００８５】
よって、Ｄフリップフロップ１３１（図５、図６）において、スイッチ１３１５、１３１８がオフ、スイッチ１３１６、１３１７がオンとなる。また、Ｄフリップフロップ１３２（図５、図６）において、スイッチ１３２５、１３２８がオフ、スイッチ１３２６、１３２７がオンとなる。
【００８６】
このとき、Ｄフリップフロップ１３１（図５、図６）のデータ端子Ｄの論理が取り込まれ、ゲート信号Ｇ１の論理は０（０Ｖ）になる（図７）。
【００８７】
また、Ｄフリップフロップ１３２（図５、図６）のデータ端子Ｄの論理が取り込まれ、その出力の論理が１（２Ｖ）になる。
【００８８】
よって、図５において、加算回路１３４の出力の下位ビットすなわちゲート信号Ｇ２の論理が１（２Ｖ）になる（図７、図８）。
【００８９】
よって、図１において、スイッチＳＷ１、Ｓ１がオフ、各スイッチＳＷ２、Ｓ２がオンになる。よって、図２（ｂ）の回路が構成される。
【００９０】
また、図３（ａ）において、スイッチ１２１３１はオフ、スイッチ１２１３２はオンになる。これにより、ラッチ回路１２１３が出力バッファ回路１２１２から切り離され、ラッチ回路１２１３の状態が維持される。つまり、図１において、スイッチＳ１がオフになることで、図３（ａ）において、入力点ＩＮＰＵＴ１はフローティングになるので、リーク電流により、入力点ＩＮＰＵＴ１の電位が低下する可能性があるが、そうなった場合であっても、検出信号ＣＫ１の論理を１に維持することができる。
【００９１】
また、図３（ｂ）において、スイッチ１２２３１はオン、スイッチ１２２３２はオフになり、出力バッファ回路１２２２の出力を取り込む状態となる。
【００９２】
さて、図２（ｂ）の回路が構成されたことで、図７において、給電点Ａの電位は一旦低下するが、充電を継続することで、給電点Ａの電位は再び高まっていく。この電位はスイッチＳ２を介して入力点ＩＮＰＵＴ２に入力される。
【００９３】
図３（ｂ）においては、入力点ＩＮＰＵＴ２の電位が高まっていく。そして、入力点ＩＮＰＵＴ２の電位が、参照電圧ＲＥＦ２より高くなったなら、差動回路１２２１の出力電圧が立ち下がる。これにより、出力バッファ回路１２２２の出力電圧が立ち上がる。これにより、検出信号ＣＫ２の論理が１になる（図７、図８）。
【００９４】
よって、Ｄフリップフロップ１３３（図５、図６）において、スイッチ１３２５、１３２８がオフ、スイッチ１３２６、１３２７がオンとなる。
【００９５】
このとき、Ｄフリップフロップ１３３のデータ端子Ｄの論理が取り込まれ、その出力の論理が１（２Ｖ）になる。
【００９６】
よって、図５において、加算回路１３４の出力の上位ビットすなわちゲート信号Ｇ３の論理が１（２Ｖ）になる（図７、図８）。
【００９７】
よって、図１において、各スイッチＳＷ２、Ｓ２がオフ、各スイッチＳＷ３がオンになる。よって、図２（ｃ）の回路が構成される。
【００９８】
また、図３（ｂ）において、スイッチ１２２３１はオフ、スイッチ１２２３２はオンになる。これにより、ラッチ回路１２２３が出力バッファ回路１２２２から切り離され、ラッチ回路１２２３の状態が維持される。つまり、図１において、スイッチＳ２がオフになることで、図３（ｂ）において、入力点ＩＮＰＵＴ２はフローティングになるので、リーク電流により、入力点ＩＮＰＵＴ２の電位が低下する可能性があるが、そうなった場合であっても、検出信号ＣＫ２の論理を１に維持することができる。
【００９９】
さて、図２（ｃ）の回路が構成されたことで、図７において、給電点Ａの電位は一旦低下するが、充電を継続することで、給電点Ａの電位は再び高まっていく。
【０１００】
ところで、図９に示すように、スイッチＳＷ１などがオフになるよりも早くスイッチＳＷ２などがオンになり、スイッチＳＷ１などとスイッチＳＷ２などが同時にオンになる場合がある。つまり、ゲート信号Ｇ１がスイッチＳＷ１などに到着するまでの配線による信号遅延による影響で、ゲート信号Ｇ１の到着が遅れ、スイッチＳＷ１が遅くオフになる場合がある。これに対しては、例えば、図１０に示すように、ゲート信号Ｇ２を、破線枠内の２つのインバータによって遅らせることにより、図１１に示すように、スイッチＳＷ１などがオフになってからスイッチＳＷ２などがオンになるようにすることができる。同様に、スイッチＳＷ２などがオフになってからスイッチＳＷ３などがオンになるようにすることもできる。
【０１０１】
したがって、第１の実施の形態に係る蓄電装置によれば、キャパシタＣ１…Ｃ４と、スイッチ回路１１１…１１３とを有し、スイッチ回路１１１のみでスイッチ（スイッチＳＷ１）がオンとなった場合の静電容量よりも、スイッチ回路１１２のみでスイッチ（スイッチＳＷ２）がオンとなった場合の静電容量が大きく、スイッチ回路１１３のみでスイッチ（スイッチＳＷ３）がオンとなった場合の静電容量がさらに大きくなるように構成された２端子回路１１と、２端子回路１１の一方の端子である給電点Ａの電位を検知する電圧検知回路１２１、１２２を有する電圧検知部１２と、電圧検知回路１２１が参照電圧ＲＥＦ１より給電点Ａの電位が高くなったことを検知したなら、スイッチＳＷ１をオフにし、各スイッチＳＷ２をオンにし、電圧検知回路１２２が参照電圧ＲＥＦ２より給電点Ａの電位が高くなったことを検知したなら、各スイッチＳＷ２をオフにし、各スイッチＳＷ３をオンにする制御部１３とを備えるので、ＡＤ変換器が不要であり、もって、クロック信号は不要となり、論理反転に伴う充放電による消費電力の増加を防止することができる。
【０１０２】
［第２の実施の形態］  
図１２は、第２の実施の形態に係る蓄電装置の構成を示す回路図である。
【０１０３】
蓄電装置１Ａは、２端子回路１１Ａと、電圧検知部１２Ａと、制御部１３Ａを備える。
【０１０４】
２端子回路１１Ａは、キャパシタＣ１１…Ｃ１８と、スイッチ回路１１１Ａ…１１５Ａとを有する。
【０１０５】
第２の実施の形態では、２端子回路１１Ａの一方の端子である給電点Ｂから各キャパシタＣ１１…Ｃ１８が充電される。２端子回路１１Ａの他方の端子は接地されている。
【０１０６】
スイッチ回路１１１Ａは、１つのスイッチＳＷ１１を有する。スイッチＳＷ１１は、ゲート信号Ｇ１１の論理が１の期間にオンするようになっている。
【０１０７】
スイッチ回路１１２Ａは、２つのスイッチＳＷ１２を有する。スイッチＳＷ１２は、ゲート信号Ｇ１２の論理が１の期間にオンするようになっている。
【０１０８】
スイッチ回路１１３Ａは、２つのスイッチＳＷ１３を有する。スイッチＳＷ１３は、ゲート信号Ｇ１３の論理が１の期間にオンするようになっている。
【０１０９】
スイッチ回路１１４Ａは、２つのスイッチＳＷ１４を有する。スイッチＳＷ１４は、ゲート信号Ｇ１４の論理が１の期間にオンするようになっている。
【０１１０】
スイッチ回路１１５Ａは、２つのスイッチＳＷ１５を有する。スイッチＳＷ１５は、ゲート信号Ｇ１５の論理が１の期間にオンするようになっている。
【０１１１】
図１３（ａ）は、スイッチＳＷ１１のみがオンした場合における２端子回路１１Ａの等価回路であり、キャパシタＣ１１…Ｃ１８が直列に接続された直列接続回路が構成される。  図１３（ｂ）は、２つのスイッチＳＷ１２のみがオンした場合における２端子回路１１Ａの等価回路であり、キャパシタＣ１４とキャパシタＣ１５が並列接続された並列接続回路が含まれる。図１３（ｂ）のように構成された２端子回路１１Ａの静電容量は、図１３（ａ）のように構成された２端子回路１１Ａの静電容量よりも大きい。
【０１１２】
図１３（ｃ）は、２つのスイッチＳＷ１３のみがオンした場合における２端子回路１１Ａの等価回路であり、キャパシタＣ１３、Ｃ１４の直列接続回路とＣ１５、Ｃ１６の直列接続回路とが並列接続された並列接続回路が含まれる。図１３（ｃ）のように構成された２端子回路１１Ａの静電容量はさらに大きい。
【０１１３】
図１３（ｄ）は、２つのスイッチＳＷ１４のみがオンした場合における２端子回路１１Ａの等価回路であり、キャパシタＣ１２、１３、Ｃ１４の直列接続回路とＣ１５、Ｃ１６、Ｃ１７の直列接続回路とが並列接続された並列接続回路が含まれる。図１３（ｄ）のように構成された２端子回路１１Ａの静電容量はさらに大きい。
【０１１４】
図１３（ｅ）は、２つのスイッチＳＷ１５のみがオンした場合における２端子回路１１Ａの等価回路であり、キャパシタＣ１１、１２、１３、Ｃ１４の直列接続回路とＣ１５、Ｃ１６、Ｃ１７、Ｃ１８の直列接続回路とが並列接続された並列接続回路となる。図１３（ｅ）のように構成された２端子回路１１Ａの静電容量はさらに大きい。
【０１１５】
図１２に戻り、給電点Ｂは、スイッチＳＴ１を介して、電源ＶＤＤに接続されている。スイッチＳＴ１は、スタート信号ＳＴＡＲＴ１の論理が１の期間にオンするようになっている。
【０１１６】
電圧検知部１２Ａは、給電点Ｂの電位を検知する電圧検知回路１２１Ａ…１２４Ａを有する。
【０１１７】
電圧検知回路１２１Ａの入力点ＩＮＰＵＴ１１と給電点Ｂの間にはスイッチＳ１１が設けられている。スイッチＳ１１は、ゲート信号Ｇ１１の論理が１の期間にオンするようになっている。
【０１１８】
電圧検知回路１２２Ａの入力点ＩＮＰＵＴ１２と給電点Ｂの間にはスイッチＳ１２が設けられている。スイッチＳ１２は、ゲート信号Ｇ１２の論理が１の期間にオンするようになっている。
【０１１９】
電圧検知回路１２３Ａの入力点ＩＮＰＵＴ１３と給電点Ｂの間にはスイッチＳ１３が設けられている。スイッチＳ１３は、ゲート信号Ｇ１３の論理が１の期間にオンするようになっている。
【０１２０】
電圧検知回路１２４Ａの入力点ＩＮＰＵＴ１４と給電点Ｂの間にはスイッチＳ１４が設けられている。スイッチＳ１４は、ゲート信号Ｇ１４の論理が１の期間にオンするようになっている。
【０１２１】
電圧検知回路１２１Ａ…１２４Ａには、それぞれ参照電圧ＲＥＦ１１…ＲＥＦ１４が与えられている。ここで、参照電圧ＲＥＦ１１…ＲＥＦ１４を同じにしてもよい。
【０１２２】
電圧検知回路１２１Ａは、入力点ＩＮＰＵＴ１１の電位が参照電圧ＲＥＦ１１より高くなったなら、検出信号ＣＫ１１の論理を０から１にするようになっている。
【０１２３】
電圧検知回路１２２Ａは、入力点ＩＮＰＵＴ１２の電位が参照電圧ＲＥＦ１２より高くなったなら、検出信号ＣＫ１２の論理を０から１にするようになっている。
【０１２４】
電圧検知回路１２３Ａは、入力点ＩＮＰＵＴ１３の電位が参照電圧ＲＥＦ１３より高くなったなら、検出信号ＣＫ１３の論理を０から１にするようになっている。
【０１２５】
電圧検知回路１２４Ａは、入力点ＩＮＰＵＴ１４の電位が参照電圧ＲＥＦ１４より高くなったなら、検出信号ＣＫ１４の論理を０から１にするようになっている。
【０１２６】
制御部１３Ａは、検出信号ＣＫ１１の論理が１になったら、スイッチＳＷ１１をオフにし、各スイッチＳＷ１２をオンにし、検出信号ＣＫ１２の論理が１になったら、各スイッチＳＷ１２をオフにし、各スイッチＳＷ１３をオンにし、検出信号ＣＫ１３の論理が１になったら、各スイッチＳＷ１３をオフにし、各スイッチＳＷ１４をオンにし、検出信号ＣＫ１４の論理が１になったら、各スイッチＳＷ１４をオフにし、各スイッチＳＷ１５をオンにするようになっている。
【０１２７】
図１４は、制御部１３Ａの構成例を示す回路図である。
【０１２８】
制御部１３Ａは、Ｄフリップフロップ１３１Ａ…１３４Ａ、加算回路１３５Ａ…１３７Ａ、制御回路１３８Ａと、マトリクス回路１３９Ａを有する。
【０１２９】
Ｄフリップフロップ１３１Ａ…１３４Ａは、図５のＤフリップフロップ１３２と同じタイプのＤフリップフロップを用いており、各データ端子Ｄの論理は１に設定されている。各クリア端子ＣＬには、スタート信号ＳＴＡＲＴ１が与えられる。各クロック端子ＣＫには、それぞれ検出信号ＣＫ１１…ＣＫ１４が与えられる。
【０１３０】
加算回路１３５Ａは、Ｄフリップフロップ１３１Ａ、１３２Ａの出力信号ＯＵＴ１１、ＯＵＴ１２を加算する。
【０１３１】
加算回路１３６Ａは、Ｄフリップフロップ１３３Ａ、１３４Ａの出力信号ＯＵＴ１３、ＯＵＴ１４を加算する。
【０１３２】
加算回路１３７Ａは、加算回路１３５Ａ、１３６Ａの出力信号を加算する。加算回路１３７Ａの出力は、制御回路１３８Ａに入力される。
【０１３３】
制御回路１３８Ａとマトリクス回路１３９Ａは、５本の走査線Ｙ１…Ｙ５で接続されている。
【０１３４】
図１５は、マトリクス回路１３９Ａの構成例を示す回路図である。
【０１３５】
走査線Ｙ１は、トランジスタＱ１１…Ｑ１５のゲートに接続されている。走査線Ｙ２は、トランジスタＱ２１…Ｑ２５のゲートに接続されている。走査線Ｙ３は、トランジスタＱ３１…Ｑ３５のゲートに接続されている。走査線Ｙ４は、トランジスタＱ４１…Ｑ４５のゲートに接続されている。走査線Ｙ５は、トランジスタＱ５１…Ｑ５５のゲートに接続されている。
【０１３６】
ゲート信号Ｇ１１の信号配線（信号線という）が、トランジスタＱ１１…Ｑ５１の端子（ドレインという）に接続されている。ゲート信号Ｇ１２の信号線が、トランジスタＱ１２…Ｑ５２のドレインに接続されている。ゲート信号Ｇ１３の信号線が、トランジスタＱ１３…Ｑ５３のドレインに接続されている。ゲート信号Ｇ１４の信号線が、トランジスタＱ１４…Ｑ５４のドレインに接続されている。ゲート信号Ｇ１５の信号線が、トランジスタＱ１５…Ｑ５５のドレインに接続されている。
【０１３７】
トランジスタＱ１１、Ｑ２２、Ｑ３３、Ｑ４４、Ｑ５５の他方の端子（ソースという）が、電源ＶＤＤに接続されている。他のトランジスタのソースは接地されている。
【０１３８】
（蓄電装置１Ａの動作）
以下、蓄電装置１Ａが充電されていない状態から充電されていく過程の動作を説明する。
【０１３９】
図１６は、検出信号ＣＫ１１…ＣＫ１４、加算回路１３７Ａから出力される３ビット値が時間経過とともに変化する様子を示すタイミングチャートである。
【０１４０】
図１２において、スタート信号ＳＴＡＲＴ１の論理は当初は０（０Ｖ）に制御される。      
【０１４１】
これにより、スイッチＳＴ１は、オフである。また、検出信号ＣＫ１…ＣＫ４の論理は０である（図１６）。
【０１４２】
よって、図１４において、加算回路１３７Ａの出力の３ビットは「０００」である。
【０１４３】
これにより、制御回路１３８Ａは、走査線Ｙ１のみを駆動する。したがって、図１５において、トランジスタＱ１１のみがオンし、すなわち、ゲート信号Ｇ１１の論理のみが１である。
【０１４４】
よって、図１２において、スイッチＳＷ１１、Ｓ１１はオンであり、他のスイッチはオフである。よって、図１３（ａ）の直列接続回路が構成される。
【０１４５】
さて、図１２において、スタート信号ＳＴＡＲＴ１の論理が１（２Ｖ）に制御される。
【０１４６】
これにより、スイッチＳＴ１は、オンになる。
【０１４７】
スイッチＳＴ１を介して、キャパシタＣ１１…Ｃ１８が充電される。よって、給電点Ｂの電位が高まっていく。
【０１４８】
そして、入力点ＩＮＰＵＴ１１の電位が、参照電圧ＲＥＦ１１より高くなったなら、検出信号ＣＫ１１の論理が１になる（図１６）。
【０１４９】
よって、図１４において、加算回路１３７Ａの出力の３ビットは「００１」となる。
【０１５０】
これにより、制御回路１３８Ａは、走査線Ｙ２のみを駆動する。したがって、図１５において、トランジスタＱ２２のみがオンし、すなわち、ゲート信号Ｇ１２の論理のみが１になる。
【０１５１】
よって、図１２において、各スイッチＳＷ１２、Ｓ１２がオンとなり、他のスイッチはオフとなる。よって、図１３（ｂ）の回路が構成される。
【０１５２】
さて、図１３（ｂ）の回路が構成されたことで、図１２において、給電点Ｂの電位は一旦低下するが、充電を継続することで、給電点Ｂの電位は再び高まっていく。
【０１５３】
そして、入力点ＩＮＰＵＴ１２の電位が、参照電圧ＲＥＦ１２より高くなったなら、検出信号ＣＫ１２の論理が１になる（図１６）。
【０１５４】
よって、図１４において、加算回路１３７Ａの出力の３ビットは「０１０」となる。
【０１５５】
これにより、制御回路１３８Ａは、走査線Ｙ３のみを駆動する。したがって、図１５において、トランジスタＱ３３のみがオンし、すなわち、ゲート信号Ｇ１３の論理のみが１になる。
【０１５６】
よって、図１２において、各スイッチＳＷ１３、Ｓ１３がオンとなり、他のスイッチはオフとなる。よって、図１３（ｃ）の回路が構成される。
【０１５７】
図１３（ｃ）の回路が構成されたことで、図１２において、給電点Ｂの電位は一旦低下するが、充電を継続することで、給電点Ｂの電位は再び高まっていく。
【０１５８】
そして、入力点ＩＮＰＵＴ１３の電位が、参照電圧ＲＥＦ１３より高くなったなら、検出信号ＣＫ１３の論理が１になる（図１６）。
【０１５９】
よって、図１４において、加算回路１３７Ａの出力の３ビットは「０１１」となる。
【０１６０】
これにより、制御回路１３８Ａは、走査線Ｙ４のみを駆動する。したがって、図１５において、トランジスタＱ４４のみがオンし、すなわち、ゲート信号Ｇ１４の論理のみが１になる。
【０１６１】
よって、図１２において、各スイッチＳＷ１４、Ｓ１４がオンとなり、他のスイッチはオフとなる。よって、図１３（ｄ）の回路が構成される。
【０１６２】
図１３（ｄ）の回路が構成されたことで、図１２において、給電点Ｂの電位は一旦低下するが、充電を継続することで、給電点Ｂの電位は再び高まっていく。
【０１６３】
そして、入力点ＩＮＰＵＴ１４の電位が、参照電圧ＲＥＦ１４より高くなったなら、検出信号ＣＫ１４の論理が１になる（図１６）。
【０１６４】
よって、図１４において、加算回路１３７Ａの出力の３ビットは「１００」となる。
【０１６５】
これにより、制御回路１３８Ａは、走査線Ｙ５のみを駆動する。したがって、図１５において、トランジスタＱ５５のみがオンし、すなわち、ゲート信号Ｇ１５の論理のみが１になる。
【０１６６】
よって、図１２において、各スイッチＳＷ１５がオンとなり、他のスイッチはオフとなる。よって、図１３（ｅ）の回路が構成される。
【０１６７】
したがって、第２の実施の形態に係る蓄電装置によれば、キャパシタＣ１１…Ｃ１８と、スイッチ回路１１１Ａ…１１５Ａとを有し、スイッチ回路１１１Ａのみでスイッチ（スイッチＳＷ１１）がオンとなった場合の静電容量よりも、スイッチ回路１１２Ａのみでスイッチ（スイッチＳＷ１２）がオンとなった場合の静電容量が大きく、以降、同様に、静電容量が大きくなるように構成された２端子回路１１Ａと、２端子回路１１Ａの一方の端子である給電点Ｂの電位を検知する電圧検知回路１２１Ａ…１２４Ａを有する電圧検知部１２Ａと、電圧検知回路１２１Ａが参照電圧ＲＥＦ１１より給電点Ｂの電位が高くなったことを検知したなら、スイッチＳＷ１１をオフにし、各スイッチＳＷ１２をオンにし、電圧検知回路１２２Ａが参照電圧ＲＥＦ１２より給電点Ｂの電位が高くなったことを検知したなら、各スイッチＳＷ１２をオフにし、各スイッチＳＷ１３をオンにし、以降、同様に制御する制御部１３Ａとを備えるので、ＡＤ変換器が不要であり、もって、クロック信号は不要となり、クロック信号の論理反転に伴う充放電による消費電力の増加を防止することができる。
【０１６８】
なお、本発明では、２端子回路には２個のスイッチ回路を設け、電圧検知部には１個の電圧検知回路を設けてもよい。また、２端子回路には４個のスイッチ回路を設け、電圧検知部には３個の電圧検知回路を設けてもよい。また、２端子回路には６個以上のスイッチ回路を設け、電圧検知部には、スイッチ回路の数より１個少ない数の電圧検知回路を設けてもよい。
【符号の説明】
【０１６９】
１、１Ａ  蓄電装置
１１、１１Ａ…２端子回路
１２、１２Ａ…電圧検知部
１３、１３Ａ…制御部
１１１、１１１Ａ、１１２、１１２Ａ、１１３、１１３Ａ、１１４Ａ、１１５Ａ…スイッチ回路
１２１、１２１Ａ、１２２、１２２Ａ、１２３Ａ、１２４Ａ  電圧検知回路
１３１、１３２、１３３、１３１Ａ…１３４Ａ  Ｄフリップフロップ
１３４、１３５Ａ、１３６Ａ、１３７Ａ…加算回路
１３８Ａ  制御回路
１３９Ａ  マトリクス回路
１２１１、１２２１  差動回路
１２１２、１２２２  出力バッファ回路
１２１３、１２２３  ラッチ回路
Ａ、Ｂ  給電点
Ｃ１…Ｃ４、Ｃ１１…Ｃ１８、Ｃ２１…Ｃ２４  キャパシタ
Ｇ１…Ｇ３、Ｇ１１…Ｇ１５  ゲート信号
ＲＥＦ１、ＲＥＦ２、ＲＥＦ１１…ＲＥＦ１４  参照電圧
Ｓ１、Ｓ２、Ｓ１１…Ｓ１４、ＳＴ、ＳＴ１、ＳＷ１…ＳＷ３、ＳＷ１１…ＳＷ１５  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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