(57)【要約】【課題】従来の出力駆動回路では、出力電圧が不安定になることがあった。【解決手段】本発明は、出力段電源電圧をドレインに印加されソースが第１のノードと接続されるハイサイドトランジスタと、接地電圧をソースに印加されドレインが第１のノードと接続されるロウサイドトランジスタを備えるトーテムポール型の出力部と、第１のノードに一端を接続され、ハイサイドトランジスタのオフ時の充電電荷を、オン時にゲートに供給する容量素子を備えるブートストラップ部を有する出力駆動回路であって、駆動回路電源電圧とハイサイドトランジスタのゲート間に接続され、ハイサイドトランジスタをオンする場合に導通状態となる第１のトランジスタと、容量素子の他端とハイサイドトランジスタのゲート間に接続され、ハイサイドトランジスタをオンする場合に導通状態となる第２のトランジスタを有する出力駆動回路である。【選択図】図１
2010004093.tif 000002
【特許請求の範囲】
【請求項１】
出力段電源電圧をドレインに印加され、ソースが第１のノードと接続されるハイサイドトランジスタと、
接地電圧をソースに印加され、ドレインが前記第１のノードと接続されるロウサイドトランジスタと、
を備え、前記第１のノードに接続される負荷を駆動するトーテムポール型の出力部と、
前記第１のノードに一端を接続され、前記ハイサイドトランジスタのオフ時に充電された電荷を前記ハイサイドトランジスタのオン時に、前記ハイサイドトランジスタのゲートに供給する容量素子を備えるブートストラップ部と、
を有する出力駆動回路であって、
駆動回路電源電圧と前記ハイサイドトランジスタのゲートとの間に接続され、前記ハイサイドトランジスタをオンする場合に導通状態となる第１のスイッチと、
前記容量素子の他端と前記ハイサイドトランジスタのゲートとの間に接続され、前記ハイサイドトランジスタをオンする場合に導通状態となる第２のスイッチと、
を有する出力駆動回路。
【請求項２】
前記第２のスイッチと前記容量素子の他端との間の第２のノードが、少なくとも前記出力段電源電圧もしくは前記駆動回路電源電圧のどちらかに接続される請求項１に記載の出力駆動回路。
【請求項３】
前記第２のノードと、少なくとも前記出力段電源電圧もしくは前記駆動回路電源電圧のどちらかとの間に、電流逆流防止手段を有する請求項２に記載の出力駆動回路。
【請求項４】
前記駆動回路電源電圧と前記ハイサイドトランジスタのゲートとは、ダイオードを介さずに接続されている請求項１乃至請求項３のいずれか１項に記載の出力駆動回路。
【請求項５】
前記第１のスイッチは、第１のトランジスタからなり、前記第２のスイッチは、第２のトランジスタからなる請求項１乃至請求項４のいずれか１項に記載の出力駆動回路。
【請求項６】
前記第１のトランジスタは、第３のトランジスタを入力側トランジスタとするとカレントミラーを構成し、導通状態の場合には前記第３のトランジスタに流れる電流に応じたミラー電流を流す請求項５に記載の出力駆動回路。
【請求項７】
前記容量素子は、他端が前記出力段電源電圧に接続され、充電時に前記出力段電源電圧により充電される請求項１乃至請求項６のいずれか１項に記載の出力駆動回路。
【請求項８】
前記出力段電源電圧を供給する電源は、前記駆動回路電源電圧を供給する電源よりも電源容量が大きい請求項１乃至請求項７のいずれか１項に記載の出力駆動回路。
【請求項９】
前記出力段電源電圧と、前記駆動回路電源電圧は、実質的に同じ電位である請求項１乃至請求項８のいずれか１項に記載の出力駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力駆動回路に関する。
【背景技術】
【０００２】
図４に特許文献１の半導体集積回路の出力駆動回路１を示す。図４に示すように、出力駆動回路１は、出力部１０と、ブートストラップ部４０と、駆動部６０とを有する。また、駆動回路電源端子ＶＤＤ１と、出力段電源端子ＶＤＤ２と、接地電圧端子ＧＮＤと、出力端子Ｖｏｕｔとを有する。なお、便宜上、各端子の記号「ＶＤＤ１」「ＶＤＤ２」「ＧＮＤ」「Ｖｏｕｔ」は、それぞれ端子名を示すと同時に、その端子の電位を示すものとする。
【０００３】
出力部１０は、ＮＭＯＳトランジスタＱＮ１、ＱＮ２を有する。出力部１０は、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１、ロウサイドトランジスタであるＮＭＯＳトランジスタＱＮ２を用いたトーテムポール型出力回路であり、そのトーテムポール出力により負荷５０を駆動する。
【０００４】
ＮＭＯＳトランジスタＱＮ１は、ドレインが出力段電源端子ＶＤＤ２、ソースが出力端子Ｖｏｕｔ、ゲートが後述するハイサイド駆動回路２０に接続されている。ＮＭＯＳトランジスタＱＮ２は、ドレインが出力端子Ｖｏｕｔ、ソースが接地電圧端子ＧＮＤ、ゲートが後述するロウサイド駆動回路３０に接続されている。ＮＭＯＳトランジスタＱＮ１のゲート端子をノードＢ、ＮＭＯＳトランジスタＱＮ２のゲート端子をノードＣとする。
【０００５】
駆動部６０は、ハイサイドトランジスタ駆動回路２０と、ロウサイドトランジスタ駆動回路３０とを有する。ハイサイドトランジスタ駆動回路２０と、ロウサイドトランジスタ駆動回路３０は、それぞれに入力される入力パルス信号に応じて、ＮＭＯＳトランジスタＱＮ１、ＱＮ２を排他的にオンまたはオフ状態にする。ハイサイドトランジスタ駆動回路２０は、ノードＡに接続されている。ハイサイドトランジスタ駆動回路２０は、このノードＡから供給される電圧及び電流により、ＮＭＯＳトランジスタＱＮ１を駆動する。ロウサイドトランジスタ駆動回路３０は、ＮＭＯＳトランジスタＱＮ２を駆動する。
【０００６】
ブートストラップ部４０は、ダイオードＤ１と、コンデンサＣ１とを有する。ダイオードＤ１は、アノードが駆動回路電源端子ＶＤＤ１、カソードがノードＡに接続されている。コンデンサＣ１は、一端がノードＡ、他端が出力端子Ｖｏｕｔに接続されている。ブートストラップ部４０により、ＮＭＯＳトランジスタＱＮ１がオン時に、ハイサイド駆動回路２０を駆動する。
【０００７】
出力駆動回路１の動作を以下に示す。図５に、出力駆動回路１の動作の波形図を示す。図５に示した動作波形は、出力電圧Ｖｏｕｔ及びノードＢの電位（ＮＭＯＳトランジスタＱＮ１のゲート電位）である。なお、出力段電源電圧ＶＤＤ２と駆動回路電源電圧ＶＤＤ１とが同じかほとんど差がない場合を想定しており、例えば１０Ｖ程度であるとする。
【０００８】
まず、時刻０から時刻ｔｏｎ＿ｓまでの期間（期間ｔｏｆｆ）では、ハイサイドトランジスタ駆動回路２０によりＮＭＯＳトランジスタＱＮ１がオフ、ロウサイドトランジスタ駆動回路３０によりＮＭＯＳトランジスタＱＮ２がオフする。このことにより、出力端子Ｖｏｕｔと接地電圧端子ＧＮＤが短絡状態となる。よって、出力電圧Ｖｏｕｔが接地電圧ＧＮＤとなる。また、ＮＭＯＳトランジスタＱＮ１のゲート電位であるノードＢの電位も、ハイサイド駆動回路２０の動作により接地電圧ＧＮＤとなる。
【０００９】
ここで、出力端子Ｖｏｕｔの電位が接地電圧ＧＮＤとなることから、コンデンサＣ１にダイオードＤ１を経て電流が流れ、コンデンサＣ１が充電される。コンデンサＣ１の充電電圧は、ノードＡの電位と接地電圧ＧＮＤの差電位である。ノードＡの電位は、駆動回路電源電圧ＶＤＤ１からダイオードＤ１の順方向電圧降下Ｖｆを引いた電圧値である。
【００１０】
次に、時刻ｔｏｎ＿ｓから時刻ｔｏｎ＿ｐまでの期間（期間ｔｒｉｓｅ）では、ハイサイドトランジスタ駆動回路２０によりＮＭＯＳトランジスタＱＮ１がオン、及びロウサイドトランジスタ駆動回路３０によりＮＭＯＳトランジスタＱＮ２がオフする。このとき、ＮＭＯＳトランジスタＱＮ１のゲート電位、つまりノードＢの電位は、ハイサイドトランジスタ駆動回路２０を経たノードＡの電位が供給される。更に、コンデンサＣ１に充電された電荷がノードＡを経由し、ハイサイド駆動回路２０の出力（ノードＢ）より、ＮＭＯＳトランジスタＱＮ１のゲート容量(不図示)を充電する。このように、出力駆動回路１は、出力段電源電圧ＶＤＤ２と駆動回路電源電圧ＶＤＤ１とが同程度の場合であっても、コンデンサＣ１の充電電荷により、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１をオン状態にする駆動電圧を確保している。
【００１１】
よって、ＮＭＯＳトランジスタＱＮ１はオン状態となり、出力電圧Ｖｏｕｔも上昇する。しかし、この場合、出力電圧Ｖｏｕｔは、ノードＡの電位よりもＮＭＯＳトランジスタＱＮ１のゲートオン電圧ＶＧＳ分だけ低下した電圧となる。このため、出力端子Ｖｏｕｔの電位は、駆動回路電源電圧ＶＤＤ１から、ダイオードＤ１の順方向電圧降下Ｖｆ及びＮＭＯＳトランジスタＱＮ１のゲートオン電圧ＶＧＳを引いた電圧値となる。
【００１２】
時刻ｔｏｎ＿ｐ以降（期間ｔｏｎ）では、出力電圧Ｖｏｕｔ及びノードＢの電位は、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１がオン状態である期間、上述した値に保持される。
【特許文献１】特開２００５−５７５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように、出力駆動回路１では、ＮＭＯＳトランジスタＱＮ１をオン状態にするノードＢの電位、つまりＮＭＯＳトランジスタＱＮ１のゲート電位が、ダイオードＤ１の電圧降下のため、駆動回路電源電圧ＶＤＤ１まで上がりにくい。よって、ＮＭＯＳトランジスタＱＮ１のオン動作の駆動が十分でなく、オン状態への起動動作が損なわれてしまう。更に、ＮＭＯＳトランジスタＱＮ１のオン動作が十分でないと、出力電圧Ｖｏｕｔが出力段電源電圧ＶＤＤ２から低下してしまう。このため、出力電圧Ｖｏｕｔが不安定になる問題があった。
【課題を解決するための手段】
【００１４】
本発明は、出力段電源電圧をドレインに印加され、ソースが第１のノードと接続されるハイサイドトランジスタと、接地電圧をソースに印加され、ドレインが前記第１のノードと接続されるロウサイドトランジスタと、を備え、前記第１のノードに接続される負荷を駆動するトーテムポール型の出力部と、前記第１のノードに一端を接続され、前記ハイサイドトランジスタのオフ時に充電された電荷を前記ハイサイドトランジスタのオン時に、前記ハイサイドトランジスタのゲートに供給する容量素子を備えるブートストラップ部と、を有する出力駆動回路であって、駆動回路電源電圧と前記ハイサイドトランジスタのゲートとの間に接続され、前記ハイサイドトランジスタをオンする場合に導通状態となる第１のスイッチと、前記容量素子の他端と前記ハイサイドトランジスタのゲートとの間に接続され、前記ハイサイドトランジスタをオンする場合に導通状態となる第２のスイッチと、を有する出力駆動回路である。
【００１５】
本発明にかかる出力回路は、ハイサイドトランジスタのオン時に、ハイサイドトランジスタのゲートを、電源電圧に保持することができる。また、ハイサイドトランジスタのオフ時に容量素子が充電した電荷を、ハイサイドトランジスタのオン時に、そのオン動作に利用できる。
【発明の効果】
【００１６】
本発明によれば、当該出力駆動回路の出力電圧を安定化させることができる。
【発明を実施するための最良の形態】
【００１７】
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる出力駆動回路１００の構成の一例を示す。図１に示すように、出力駆動回路１００は、出力部１１０と、ハイサイド駆動回路１２０と、ロウサイド駆動回路１３０と、ブートストラップ回路１４０と、電流源１５０と、ＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトランジスタＱＮ４とを有する。更に、駆動回路電源端子ＶＤＤ１と、出力段電源端子ＶＤＤ２と、出力端子Ｖｏｕｔと、接地電圧端子ＧＮＤとを有する。
【００１８】
なお、本実施の形態１の出力駆動回路１００では、駆動回路電源端子ＶＤＤ１、出力段電源電圧ＶＤＤ２の供給電圧が同じか、ほぼ差がない場合を想定している。このため、駆動回路電源端子ＶＤＤ１及び出力段電源端子ＶＤＤ２の供給電圧を電源電圧ＶＤＤとする。また、駆動回路電源端子ＶＤＤ１と出力段電源端子ＶＤＤ２は、共通電源ノードＶＤＤに接続されるものとする。よって、この共通電源ノードＶＤＤから供給される電圧は電源電圧ＶＤＤとなる。この電源電圧ＶＤＤは、例えば１０Ｖ程度である。また、出力段電源端子ＶＤＤ２に接続されている電源（不図示、以下、出力段電源ＶＤＤ２と称す）の方が、駆動回路電源端子ＶＤＤ１に接続されている電源（不図示、以下、駆動回路電源ＶＤＤ１と称す）より電源容量が大きいものとする。なお、接地電圧端子ＧＮＤは、接地電圧ＧＮＤを供給するものとする。また、便宜上、記号「Ｖｏｕｔ」は端子名を示すと同時に、端子の出力電圧を示すものとする。
【００１９】
出力部１１０は、ＮＭＯＳトランジスタＱＮ１、ＱＮ２を有する。出力部１１０は、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１、ロウサイドトランジスタであるＮＭＯＳトランジスタＱＮ２を用いたトーテムポール型出力回路である。この出力部１１０からのトーテムポール出力により負荷１７０を駆動する。
【００２０】
ＮＭＯＳトランジスタＱＮ１は、ドレインが共通電源ノードＶＤＤ、ソースが出力端子Ｖｏｕｔ、ゲートがノードＢに接続されている。ＮＭＯＳトランジスタＱＮ２は、ドレインが出力端子Ｖｏｕｔ、ソースが接地電圧端子ＧＮＤ、ゲートがノードＣに接続されている。
【００２１】
ブートストラップ回路１４０は、ダイオードＤ１と、コンデンサＣ１とを有する。ダイオードＤ１は、アノードが共通電源ノードＶＤＤ、カソードがノードＡに接続される。コンデンサＣ１は、一端がノードＡ、他端が出力端子Ｖｏｕｔに接続される。容量素子Ｃ１の静電容量は、ＮＭＯＳトランジスタＱＮ１の素子サイズから求められるゲート容量に応じた値に設定される。
【００２２】
ハイサイド駆動回路１２０は、ＰＭＯＳトランジスタＱＰ２（第１のスイッチ）、ＱＰ３（第２のスイッチ）と、ＮＭＯＳトランジスタＱＮ３とを有する。ＰＭＯＳトランジスタＱＰ２は、ソースが共通電源ノードＶＤＤ、ドレインがノードＢ、ゲートがノードＤに接続される。ＰＭＯＳトランジスタＱＰ３は、ソースがノードＡ、ドレインがノードＢ、ゲートがノードＣに接続される。ＮＭＯＳトランジスタＱＮ３は、ドレインがノードＢ、ソースが接地電圧端子ＧＮＤ、ゲートがノードＣに接続される。
【００２３】
ロウサイド駆動回路１３０は、インバータＩＮＶ１を有する。インバータＩＮＶ１は、出力端がノードＣに接続され、入力端には入力パルス信号が入力される。
【００２４】
ＰＭＯＳトランジスタＱＰ１は、ソースが共通電源ノードＶＤＤ、ドレインとゲートがノードＤに接続される。なお、ＰＭＯＳトランジスタＱＰ１とＱＰ２は、ＰＭＯＳトランジスタＱＰ１をカレントミラー元とするカレントミラー回路１６０を構成する。
【００２５】
ＮＭＯＳトランジスタＱＮ４は、ドレインがノードＤ、ソースが電流源１５０の一端に接続されている。ＮＭＯＳトランジスタＱＮ４のゲートには入力パルス信号が入力される。
【００２６】
電流源１５０は、一端がＮＭＯＳトランジスタＱＮ４のソース、他端が接地電圧端子ＧＮＤに接続される。電流源１５０は、一端側から他端側に定電流を流す。
【００２７】
以下、出力駆動回路１００の動作を図面を参照しながら詳細に説明する。基本的に、出力駆動回路１００は、図４で説明した出力駆動回路１と同様の動作を行う。つまり、出力駆動回路１００は、ハイサイド駆動回路１２０とロウサイド駆動回路１３０とが、ＮＭＯＳトランジスタＱＮ１（ハイサイドトランジスタ）とＮＭＯＳトランジスタＱＮ２（ロウサイドトランジスタ）を排他的にオン状態またはオフ状態にスイッチングする。
【００２８】
図２に、出力駆動回路１００の動作の波形図を示す。図２に示した動作波形は、出力電圧Ｖｏｕｔ及びノードＢの電位（ＮＭＯＳトランジスタＱＮ１のゲート電位）である。ここで、電源電圧ＶＤＤの電位は１０Ｖであるとする。
【００２９】
まず、時刻０から時刻ｔｏｎ＿ｓまでの期間（期間ｔｏｆｆ）では、ロウレベル（例えば接地電圧ＧＮＤ）の入力パルス信号がＮＭＯＳトランジスタＱＮ４のゲート、及びインバータＩＮＶ１の入力端に入力される。このとき、ＮＭＯＳトランジスタＱＮ４はオフする。このため、ＰＭＯＳトランジスタＱＰ１もオフし、カレントミラー接続先のＰＭＯＳトランジスタＱＰ２もオフする。一方、インバータＩＮＶ１の出力（ノードＣ）はハイレベルとなるため、ＮＭＯＳトランジスタＱＮ３、ＱＮ２がオン状態となる。また、ＰＭＯＳトランジスタＱＰ３がオフ状態となる。
【００３０】
このように、ＰＭＯＳトランジスタＱＰ２、ＱＰ３がオフ、ＮＭＯＳトランジスタＱＮ３がオンとなることから、ノードＢの電位は、接地電圧ＧＮＤとなる。よって、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１がオフとなる。ロウサイドトランジスタであるＮＭＯＳトランジスタＱＮ２はオン状態であるため、出力端子Ｖｏｕｔと接地電圧端子ＧＮＤが導通する。よって、ＮＭＯＳトランジスタＱＮ２のオン抵抗が非常に小さい場合、出力電圧Ｖｏｕｔも接地電圧ＧＮＤとなる。また、出力電圧Ｖｏｕｔが接地電圧ＧＮＤであるため、コンデンサＣ１はダイオードＤ１を経由した電流により充電される。このコンデンサＣ１の充電電流は、主に、駆動回路電源ＶＤＤ１（不図示）より電源容量の大きい出力段電源ＶＤＤ２（不図示）から供給される。
【００３１】
次に、時刻ｔｏｎ＿ｓから時刻ｔｏｎ＿ｐまでの期間（期間ｔｒｉｓｅ）では、ハイレベル（例えば１０Ｖ程度）の入力パルス信号がＮＭＯＳトランジスタＱＮ４のゲート、及びインバータＩＮＶ１の入力端に入力される。このとき、ＮＭＯＳトランジスタＱＮ４が、オンし、ＰＭＯＳトランジスタＱＰ１もオンする。ＰＭＯＳトランジスタＱＰ１がオンするため、カレントミラー接続先のＰＭＯＳトランジスタＱＰ２もオンする。一方、インバータＩＮＶ１の出力（ノードＣ）はロウレベルとなるため、ＮＭＯＳトランジスタＱＮ３、ＱＮ２がオフ状態となる。また、ＰＭＯＳトランジスタＱＰ３がオン状態となる。
【００３２】
このように、ＰＭＯＳトランジスタＱＰ２がオン、ＮＭＯＳトランジスタＱＮ３がオフとなることから、ＰＭＯＳトランジスタＱＰ２のドレイン電流が、ＮＭＯＳトランジスタＱＮ１のゲート容量（不図示）を充電するよう働く。このＰＭＯＳトランジスタＱＰ２のドレイン電流は、電流源１５０で設定されている定電流と同じ電流値の電流が流れる。更に、ＰＭＯＳトランジスタＱＰ３がオンとなることから、期間ｔｏｆｆにコンデンサＣ１に充電されていた電荷も、ＮＭＯＳトランジスタＱＮ１のゲート容量に流れ充電するよう働く。よって、出力電圧Ｖｏｕｔが上昇する。
【００３３】
ここで、ＮＭＯＳトランジスタＱＮ１のゲート容量の充電時のノードＢの電圧は、ＰＭＯＳトランジスタＱＰ２のオン抵抗と、そのＰＭＯＳトランジスタＱＰ２のドレイン電流の積で決まる電圧降下分を電源電圧ＶＤＤから引いた値となる。通常、図１の回路構成からわかるように、このＰＭＯＳトランジスタＱＰ２のオン抵抗は非常に小さくなる。また、ＰＭＯＳトランジスタＱＰ２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１のゲート容量を充電完了すれば殆ど流れなくなる。これらのことから、充電完了時のＰＭＯＳトランジスタＱＰ２のオン抵抗による電圧降下はごく小さいとみなせる。このため、ノードＢ、つまりＰＭＯＳトランジスタＱＰ１のゲート電位は、電源電圧ＶＤＤとほぼ同電位で保持される。なお、ダイオードＤ１は、ＰＭＯＳトランジスタＱＰ３がオン状態であり、且つノードＢの電位が電源電圧ＶＤＤとほぼ同電位で保持されているため、電流を流さずオフ状態となる。
【００３４】
よって、期間ｔｒｉｓｅにおいて、出力駆動回路１００は、上述した２系統、つまりＰＭＯＳトランジスタＱＰ２のドレイン電流、及び、充電されたコンデンサＣ１からＰＭＯＳトランジスタＱＰ３を経た電流により、ＮＭＯＳトランジスタＱＮ１のゲート容量を充電する。このため、出力駆動回路１００は、ＮＭＯＳトランジスタＱＮ１がオフからオン状態になるまでの起動動作を、出力駆動回路１より高速化することができる。これは、図２の期間ｔｒｉｓｅを、図５に示した従来の出力駆動回路１の期間ｔｒｉｓｅよりも短くできることを意味する。
【００３５】
更に、図２に示すように、電源電圧ＶＤＤに近いゲート電圧（ノードＢの電圧）で、ＮＭＯＳトランジスタＱＮ１をオン状態に保持させることができる。これは、図５の従来の出力駆動回路１のゲート電圧（ノードＢの電圧）より高い。よって、出力駆動回路１００は、出力電圧Ｖｏｕｔを、電源電圧ＶＤＤから、ＮＭＯＳトランジスタＱＮ１をオンするための僅かなゲート・ソース間電圧分降下した電圧で、安定保持することができる。以上ことは、出力駆動回路１００が、出力駆動回路１よりも出力電圧Ｖｏｕｔを、高い電圧で素早く上昇させ、更にその電圧を安定保持させることができることを意味する。
【００３６】
時刻ｔｏｎ＿ｐ以降（期間ｔｏｎ）では、出力電圧Ｖｏｕｔ及びノードＢの電位は、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１がオン状態である期間、上述した値に保持される。
【００３７】
以上まとめると、本実施の形態１の出力駆動回路１００は、期間ｔｒｉｓｅにおいて、ＰＭＯＳトランジスタＱＰ２のドレイン電流、及び、コンデンサＣ１の充電電荷によりＮＭＯＳトランジスタＱＮ１のゲート容量を充電する。このため、従来の出力駆動回路１に対して、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１のオン動作の起動動作を速めることができる。更に、ＮＭＯＳトランジスタＱＮ１のゲート電圧を電源電圧ＶＤＤに上げることできる。そして、ＮＭＯＳトランジスタＱＮ１がオン状態のとき、ＮＭＯＳトランジスタＱＮ１のオン動作に必要な僅かなゲート・ソース電圧分だけ電源電圧ＶＤＤから降下した電圧を、出力電圧Ｖｏｕｔとして得ることができる。この出力電圧Ｖｏｕｔは、従来の出力駆動回路１の出力電圧に対して高い電圧となる。
【００３８】
なお、従来の出力駆動回路１は、以下のような問題も有していた。出力駆動回路１は、図５の期間ｔｏｆｆにおいて、駆動回路電源電圧ＶＤＤ１でコンデンサＣ１を充電している。そして、期間ｔｒｉｓｅにおいて、コンデンサＣ１の放電電流をＮＭＯＳトランジスタＱＮ１のゲート容量に注入している。しかし、コンデンサＣ１の充電期間（期間ｔｏｆｆ）が短く充電電荷量が不足した場合、オン時のＮＭＯＳトランジスタＱＮ１のゲート容量をコンデンサＣ１の放電電流で駆動させることができなくなる。この場合においても、出力駆動回路１の出力電圧Ｖｏｕｔが不安定になる問題が生じる。この問題を回避する場合、コンデンサＣ１を大容量にすることが考えられる。しかし、この場合、予め、集積回路の駆動回路電源ＶＤＤ１の電源供給能力を上げなければならず、回路規模が増大する。更に、出力部１０のスイッチング動作のたびに、コンデンサＣ１へ充放電が繰り返し行われるため、駆動回路電源ＶＤＤ１の供給電圧が変動し不安定になるという欠点があった。
【００３９】
しかし、本実施の形態１の出力駆動回路１００は、この問題に対しても以下のような利点を有する。出力駆動回路１００では、充電時間が短い場合に対処するためコンデンサＣ１の静電容量を大きくした場合、このコンデンサＣ１の充電動作を駆動回路電源ＶＤＤ１よりも電源容量が大きい出力段電源ＶＤＤ２が主に行う。よって、出力駆動回路１と違い、駆動回路電源ＶＤＤ１は、殆ど充電動作を行わない。よって、駆動回路電源電圧ＶＤＤ１、つまり共通電源ノードＶＤＤの電位は、コンデンサＣ１の充放電動作には影響されず安定する。このため、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１の駆動動作が安定する。そして、このことにより出力電圧Ｖｏｕｔも安定した電圧となる。
【００４０】
結果としてまとめると、従来の出力段回路１に対して、本実施の形態１００は、ハイサイドトランジスタであるＮＭＯＳトランジスタＱＮ１のオン動作を速くし、且つ出力電圧Ｖｏｕｔを高くし、且つコンデンサＣ１を大きくしても電源電圧ＶＤＤ（駆動回路電源電圧）を安定化し、且つ出力電圧Ｖｏｕｔも安定化させることができる。このため、上記従来の出力段回路１が持っていた、相反課題をも同時に解決することができる。
【００４１】
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態２にかかる出力駆動回路２００の構成の一例を示す。なお、図３に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。出力駆動回路２００は、実施の形態１の出力駆動回路１００と基本的な構成は同一である。但し、出力駆動回路２００は、出力段電源端子ＶＤＤ２と、駆動回路電源端子ＶＤＤ１とが、数ボルト以上の異なる電圧を供給する。よって、それに対応する回路構成となっている。それ以外は、出力駆動回路１００と同様なため、以下この点に関してのみ説明を行う。
【００４２】
図３に示すように、出力駆動回路２００は、出力駆動回路１００に対してダイオードＤ２を更に有する。ダイオードＤ２は、アノードが駆動回路電源端子ＶＤＤ１、カソードがノードＡに接続される。
【００４３】
また、実施の形態１の出力駆動回路１００では、ＰＭＯＳトランジスタＱＰ１、ＱＰ２のソース、及びダイオードＤ１のアノードが、共通電源ノードＶＤＤに接続されている。しかし、本実施の形態２の出力駆動回路２００では、ＰＭＯＳトランジスタＱＰ１、ＱＰ２のソースが駆動回路電源端子ＶＤＤ１にのみ接続される。また、ダイオードＤ１のアノードも出力段電源端子ＶＤＤ２にのみ接続される。その他の構成は、出力駆動回路１００と同様であるため説明は省略する。
【００４４】
このような出力駆動回路２００の動作を以下に説明する。動作波形は図２と同様なため省略する。まず、出力段電源電圧ＶＤＤ２が駆動回路電源電圧ＶＤＤ１より十分高い場合を説明する。出力駆動回路１００と同様、ＮＭＯＳトランジスタＱＮ１がオフの期間（入力パルス信号がロウレベルの期間）、ＮＭＯＳトランジスタＱＮ３、ＱＮ２がオン、ＰＭＯＳトランジスタＱＰ３がオフ状態となる。よって、ＮＭＯＳトランジスタＱＮ１がオフ状態となり、出力電圧Ｖｏｕｔが接地電圧ＧＮＤとなる。このため、コンデンサＣ１は、主に出力段電源端子ＶＤＤ２からダイオードＤ１を経た電流により充電される。更に、これに加え、駆動回路電源端子ＶＤＤ１からダイオードＤ２を経た電流によっても充電される。
【００４５】
ＮＭＯＳトランジスタＱＮ１がオンの期間（入力パルス信号がハイレベルの期間）では、このコンデンサＣ１の充電電荷と、ＮＭＯＳトランジスタＱＰ２のドレイン電流が、ゲート容量を充電しＮＭＯＳトランジスタＱＰ１のオン動作に利用される。また、このときのＮＭＯＳトランジスタＱＰ１のゲート電圧は、駆動回路電源電圧ＶＤＤ１となる。そして、ＮＭＯＳトランジスタＱＮ１がオンの期間、この電圧が保持される。よって、出力電圧Ｖｏｕｔを、ＮＭＯＳトランジスタＱＮ１のオン動作に必要な僅かなゲート・ソース電圧分だけ電源電圧ＶＤＤ１から降下した電圧に保持することができる。つまり、出力駆動回路２００は、基本的に出力駆動回路１００と同様の動作を行っている。
【００４６】
また、駆動回路電源電圧ＶＤＤ１が出力段電源電圧ＶＤＤ２より十分高い場合でも、ＮＭＯＳトランジスタＱＮ１がオフの期間（入力パルス信号がロウレベルの期間）、コンデンサＣ１は、出力段電源端子ＶＤＤ２からダイオードＤ１を経た電流と駆動回路電源端子ＶＤＤ１からダイオードＤ２を経た電流によって充電される。ＮＭＯＳトランジスタＱＮ１がオンの期間（入力パルス信号がハイレベルの期間）は、上記出力段電源電圧ＶＤＤ２が駆動回路電源電圧ＶＤＤ１より十分高い場合と同じ動作である。
【００４７】
このように、実施の形態２の出力駆動回路２００は、出力段電源電圧ＶＤＤ２と駆動回路電源電圧ＶＤＤ１とが異なる電圧を供給する場合であっても、出力駆動回路１００と同様、ＮＭＯＳトランジスタＱＮ１がオン動作の駆動を速める。且つ、ＮＭＯＳトランジスタＱＮ１のゲート電圧を駆動回路電源電圧ＶＤＤ１まで高めることができる。そして、その結果、出力電圧Ｖｏｕｔを、駆動回路電源電圧ＶＤＤ１からＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧分電圧降下した電圧に、安定的に保持することができる。
よって、駆動回路電源電圧ＶＤＤ１と出力段電源電圧ＶＤＤ２を独立して設定することができる。また、駆動回路電源電圧ＶＤＤ１と出力段電源電圧ＶＤＤ２の電圧状況により、ＮＭＯＳトランジスタＱＮ１を駆動するのに必要十分な容量素子Ｃ１の静電容量値を、ハイサイド駆動回路１２０等の駆動回路側と独立して設定することが可能となる。
【００４８】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態１および実施の形態２では、オン状態時のＮＭＯＳトランジスタＱＮ１のゲート容量への電圧及び電流供給経路として、ＰＭＯＳトランジスタＱＰ２のスイッチング素子を利用している。ここで、電圧及び電流供給経路として、ＰＭＯＳトランジスタＱＰ２のスイッチング素子の１系統だけでなく、更に他のスイッチング素子を用いて２系統以上でオン状態時のＮＭＯＳトランジスタＱＮ１のゲート容量の充電動作を行ってもよい。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１にかかる出力駆動回路の構成の一例である。
【図２】実施の形態１にかかる出力駆動回路の動作波形である。
【図３】実施の形態２にかかる出力駆動回路の構成の一例である。
【図４】従来の出力駆動回路の構成である。
【図５】従来の出力駆動回路の動作波形である。
【符号の説明】
【００５０】
１００、２００  出力駆動回路
出力部  １１０
ハイサイド駆動回路  １２０
ロウサイド駆動回路  １３０
ブートストラップ回路  １４０
電流源  １５０
カレントミラー回路  １６０
負荷  １７０
ＰＭＯＳトランジスタ  ＱＰ１〜ＱＰ３
ＮＭＯＳトランジスタ  ＱＮ１〜ＱＮ４
ダイオード  Ｄ１、Ｄ２
インバータ  ＩＮＶ１
ＶＤＤ１  駆動回路電源端子
ＶＤＤ２  出力段電源端子
ＧＮＤ  接地電圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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