(57)【要約】【課題】高利得を得ることができる増幅回路を提供することを課題とする。【解決手段】ゲートが入力ノードに接続される第１の電界効果トランジスタ（６０３）と、第１の正電位ノード及び第１の電界効果トランジスタのドレイン間に接続される第１のインダクタ（６０２）と、ゲートが第１の電界効果トランジスタのドレインに接続され、ドレインが第１のノードに接続され、ソースが第２のノードに接続される第２の電界効果トランジスタ（６１３）と、第２の正電位ノード及び第１のノード間に接続される第２のインダクタ（６１２）と、ゲートが第１のゲート電位ノードに接続され、ドレインが第１のドレイン電位ノードに接続され、ソースが第２のノードに接続される第３の電界効果トランジスタ（６１４）と、第２のノード及び基準電位ノード間に接続される第１の容量（６１５）と、第２のノード及び基準電位ノード間に接続される第１の抵抗（Ｒ１）とを有する。【選択図】図５
2010157887.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが入力ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、
第１の正電位ノード及び前記第１の電界効果トランジスタのドレイン間に接続される第１のインダクタと、
前記第１の電界効果トランジスタのドレインに接続される第１のユニットセルとを有し、
前記第１のユニットセルは、
ゲートが前記第１の電界効果トランジスタのドレインに接続され、ドレインが第１のノードに接続され、ソースが第２のノードに接続される第２の電界効果トランジスタと、
第２の正電位ノード及び前記第１のノード間に接続される第２のインダクタと、
ゲートが第１のゲート電位ノードに接続され、ドレインが第１のドレイン電位ノードに接続され、ソースが前記第２のノードに接続される第３の電界効果トランジスタと、
前記第２のノード及び前記基準電位ノード間に接続される第１の容量と、
前記第２のノード及び前記基準電位ノード間に接続される第１の抵抗とを有し、
前記第１のノードは、前記入力ノードの信号を増幅した信号を出力することを特徴とする増幅回路。
【請求項２】
前記第１のユニットセルは、前記第２の電界効果トランジスタのソース及び前記第２のノード間に接続される１／２波長の線路長の第１の線路を有することを特徴とする請求項１記載の増幅回路。
【請求項３】
前記第１のドレイン電位ノードは、前記第２の正電位ノードに接続されることを特徴とする請求項１又は２記載の増幅回路。
【請求項４】
さらに、前記第１のユニットセルに接続される第２のユニットセルを有し、
前記第２のユニットセルは、
ゲートが前記第１のノードに接続され、ドレインが第３のノードに接続され、ソースが第４のノードに接続される第４の電界効果トランジスタと、
第３の正電位ノード及び前記第３のノード間に接続される第３のインダクタと、
ゲートが第２のゲート電位ノードに接続され、ドレインが第２のドレイン電位ノードに接続され、ソースが前記第４のノードに接続される第５の電界効果トランジスタと、
前記第４のノード及び前記基準電位ノード間に接続される第２の容量と、
前記第４のノード及び前記基準電位ノード間に接続される第２の抵抗とを有し、
前記第３のノードは、前記入力ノードの信号を増幅した信号を出力することを特徴とする請求項１〜３のいずれか１項に記載の増幅回路。
【請求項５】
第１の入力信号を入力する第１の入力ノードと、
ゲートが前記第１の入力ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、
第１の正電位ノード及び前記第１の電界効果トランジスタのドレイン間に接続される第１のインダクタと、
前記第１の入力信号に対して逆相の第２の入力信号を入力する第２の入力ノードと、
ゲートが前記第２の入力ノードに接続され、ソースが前記基準電位ノードに接続される第２の電界効果トランジスタと、
前記第１の正電位ノード及び前記第２の電界効果トランジスタのドレイン間に接続される第２のインダクタと、
前記第１の電界効果トランジスタのドレイン及び前記第２の電界効果トランジスタのドレインに接続される第１のユニットセルとを有し、
前記第１のユニットセルは、
ゲートが前記第１の電界効果トランジスタのドレインに接続され、ドレインが第１のノードに接続され、ソースが第２のノードに接続される第３の電界効果トランジスタと、
第２の正電位ノード及び前記第１のノード間に接続される第３のインダクタと、
ゲートが第１のゲート電位ノードに接続され、ドレインが第１のドレイン電位ノードに接続され、ソースが第３のノードに接続される第４の電界効果トランジスタと、
ゲートが前記第２の電界効果トランジスタのドレインに接続され、ドレインが第４のノードに接続され、ソースが前記第２のノードに接続される第５の電界効果トランジスタと、
前記第２の正電位ノード及び前記第４のノード間に接続される第４のインダクタと、
ゲートが前記第１のゲート電位ノードに接続され、ドレインが前記第１のドレイン電位ノードに接続され、ソースが前記第３のノードに接続される第６の電界効果トランジスタと、
前記第３のノード及び前記基準電位ノード間に接続される第１の抵抗とを有し、
前記第１のノード及び前記第４のノードは、それぞれ前記第１の入力信号及び前記第２の入力信号を増幅した信号を出力することを特徴とする増幅回路。
【請求項６】
前記第１のドレイン電位ノードは、前記第２の正電位ノードに接続されることを特徴とする請求項５記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。
【背景技術】
【０００２】
無線通信装置のフロントエンドでは、高利得の増幅回路が必要とされており、特に、高い周波数で高利得を得ることができる増幅回路が必要とされている。
【０００３】
特開２００４−１４７０５９号公報には、分布増幅器よりなる複数の増幅段が縦続接続された増幅器において、前段の増幅段と後段の増幅段とを第１の容量を介して結合し、かつ後段の増幅段の入力側終端回路に第２の容量を接続したことを特徴とする増幅器が開示されている。
【０００４】
また、特開平８−２５０９３７号公報には、ソース接地のＦＥＴ素子を用いて構成される歪み補償回路において、ゲート幅をＷｇ［ｍｍ］としたときに、ソース、グランド間に１／Ｗｇ［ｎＨ］よりも大きな値をもつインダクタ、または、１／Ｗｇ［ｎＨ］よりも大きな値をもつインダクタおよび抵抗を直列接続した回路を備えたことを特徴とする歪み補償回路が開示されている。
【０００５】
【特許文献１】特開２００４−１４７０５９号公報
【特許文献２】特開平８−２５０９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、高利得を得ることができる増幅回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の増幅回路は、ゲートが入力ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、第１の正電位ノード及び前記第１の電界効果トランジスタのドレイン間に接続される第１のインダクタと、前記第１の電界効果トランジスタのドレインに接続される第１のユニットセルとを有し、前記第１のユニットセルは、ゲートが前記第１の電界効果トランジスタのドレインに接続され、ドレインが第１のノードに接続され、ソースが第２のノードに接続される第２の電界効果トランジスタと、第２の正電位ノード及び前記第１のノード間に接続される第２のインダクタと、ゲートが第１のゲート電位ノードに接続され、ドレインが第１のドレイン電位ノードに接続され、ソースが前記第２のノードに接続される第３の電界効果トランジスタと、前記第２のノード及び前記基準電位ノード間に接続される第１の容量と、前記第２のノード及び前記基準電位ノード間に接続される第１の抵抗とを有し、前記第１のノードは、前記入力ノードの信号を増幅した信号を出力することを特徴とする。
【０００８】
また、本発明の増幅回路は、第１の入力信号を入力する第１の入力ノードと、ゲートが前記第１の入力ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、第１の正電位ノード及び前記第１の電界効果トランジスタのドレイン間に接続される第１のインダクタと、前記第１の入力信号に対して逆相の第２の入力信号を入力する第２の入力ノードと、ゲートが前記第２の入力ノードに接続され、ソースが前記基準電位ノードに接続される第２の電界効果トランジスタと、前記第１の正電位ノード及び前記第２の電界効果トランジスタのドレイン間に接続される第２のインダクタと、前記第１の電界効果トランジスタのドレイン及び前記第２の電界効果トランジスタのドレインに接続される第１のユニットセルとを有し、前記第１のユニットセルは、ゲートが前記第１の電界効果トランジスタのドレインに接続され、ドレインが第１のノードに接続され、ソースが第２のノードに接続される第３の電界効果トランジスタと、第２の正電位ノード及び前記第１のノード間に接続される第３のインダクタと、ゲートが第１のゲート電位ノードに接続され、ドレインが第１のドレイン電位ノードに接続され、ソースが第３のノードに接続される第４の電界効果トランジスタと、ゲートが前記第２の電界効果トランジスタのドレインに接続され、ドレインが第４のノードに接続され、ソースが前記第２のノードに接続される第５の電界効果トランジスタと、前記第２の正電位ノード及び前記第４のノード間に接続される第４のインダクタと、ゲートが前記第１のゲート電位ノードに接続され、ドレインが前記第１のドレイン電位ノードに接続され、ソースが前記第３のノードに接続される第６の電界効果トランジスタと、前記第３のノード及び前記基準電位ノード間に接続される第１の抵抗とを有し、前記第１のノード及び前記第４のノードは、それぞれ前記第１の入力信号及び前記第２の入力信号を増幅した信号を出力することを特徴とする。
【発明の効果】
【０００９】
増幅用の電界効果トランジスタのゲート及びソースの電位を個別に最適値に設定することができるので、高利得を得ることができる。また、増幅用の電界効果トランジスタのゲートに容量を接続する必要がないので、容量の寄生抵抗による利得の低下を防止することができる。
【発明を実施するための最良の形態】
【００１０】
（参考技術）
図１は、多段増幅回路の構成例を示す回路図である。多段増幅回路は、複数のユニットセルが接続されている。各ユニットセルは、抵抗１０１、容量１０２、インダクタ１０３、ｎチャネル電界効果トランジスタ１０４及び容量１０５を有する。入力ノードＩＮは、初段のユニットセルの電界効果トランジスタ１０４のゲートに接続される。出力ノードＯＵＴは、最終段のユニットセルの電界効果トランジスタ１０４のドレインに接続される。
【００１１】
トランジスタ１０４のドレインは、インダクタ１０３を介してドレイン電位ノードＶｄからバイアス電位の供給を受ける。また、トランジスタ１０４のゲートは、抵抗１０１を介してゲート電位ノードＶｇからバイアス電位の供給を受ける。容量１０５は、隣接するユニットセル間で直流成分をカットする。容量１０５により、次段のトランジスタ１０４のゲートと前段のトランジスタ１０４のドレインとのバイアスが直流的に分離されるため、ドレイン電位ノードＶｄの電位及びゲート電位ノードＶｇの電位は個別に最適な値に設定することができる。シリコンのＣＭＯＳトランジスタ１０４の場合、例えば、ドレイン電位ノードＶｄの電位は約１．２Ｖ、ゲート電位ノードＶｇの電位は約０．８Ｖ程度である。容量１０５は、理想的には抵抗成分が０であるが、実際には容量１０５及び寄生抵抗１１１の直列接続で表わされる。
【００１２】
図２は、図１の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。ここでは、増幅回路の１ユニットセル当たりの利得の最大有能電力利得を計算し、プロットした。また、容量１０５として２００ｆＦ（６０又は７７ＧＨｚ帯等のミリ波回路でよく用いる容量値のオーダ）、寄生抵抗１１１として標準の９０ｎｍのＣＭＯＳプロセスを仮定している。
【００１３】
利得特性２０１及び２０２は、容量１０５が２００ｐＦの場合の特性を示す。利得特性２０１は、寄生抵抗がない理想的な容量１０５の利得特性を示す。利得特性２０２は、寄生抵抗１１１を含む容量１０５の利得特性を示す。利得特性２０２では、利得特性２０１に対して、寄生抵抗１１１が、ミリ波（＞３０ＧＨｚ）等の高周波数での増幅回路の利得を低下させてしまう。特に、７０ＧＨｚ以上のミリ波帯で利得劣化の影響が大きく、最大約３ｄＢ、パワーにして約２倍の利得劣化が見られる。
【００１４】
図３は、多段増幅回路の他の構成例を示す回路図であり、図１の増幅回路の課題を解決するための増幅回路を示す。図３の増幅回路は、図１の増幅回路に対して、抵抗１０１及び容量１０５を削除したものであり、容量１０５の寄生抵抗１１１による利得低下を防ぐことができる。しかし、図３の増幅回路は、前段の電界効果トランジスタ１０４のドレインと次段の電界効果トランジスタ１０４のゲートとが共通化されてしまい、電界効果トランジスタ１０４のドレイン及びゲートに個別に最適なバイアス電圧を与えることができない。
【００１５】
図４は、図３の増幅回路の１ユニットセル当たりの周波数に対する利得特性４０１のシミュレーション結果を示す図であり、図２に対応する。容量１０５を削除することにより、容量１０５の寄生抵抗１１１の影響が取り除かれるため、利得特性４０１は、利得特性２０２に対して、利得が回復するが、やはり理想的な利得特性２０１には届かない。これは、電界効果トランジスタ１０４のドレイン及びゲートに個別に最適なバイアス電圧を与えることができないためである。
【００１６】
（第１の実施形態）
図５は、本発明の第１の実施形態による多段増幅回路の構成例を示す回路図である。多段増幅回路は、無線通信装置のフロントエンド等の高利得の増幅回路として使用することができ、入力ノードＩＮ、容量６０１、第１のインダクタ６０２、第１のｎチャネル電界効果トランジスタ６０３及び第１のユニットセルＵＣ１を有する。第１のユニットセルＵＣ１は、容量６１１、第２のインダクタ６１２、第２のｎチャネル電界効果トランジスタ６１３、第３のｎチャネル電界効果トランジスタ６１４、第１の容量６１５及び第１の抵抗Ｒ１を有する。
【００１７】
第１の電界効果トランジスタ６０３は、増幅用の電界効果トランジスタであり、ゲートが入力ノードＩＮに接続され、ソースが基準電位ノード（例えばグランド電位ノード）に接続される。容量６０１は、第１の正電位ノードＶｄ１及び基準電位ノード間に接続される。第１のインダクタ６０２は、第１の正電位ノードＶｄ１及び第１の電界効果トランジスタ６０３のドレイン間に接続される。
【００１８】
第１のユニットセルＵＣ１は、第１の電界効果トランジスタ６０３のドレインに接続される。第２の電界効果トランジスタ６１３は、増幅用の電界効果トランジスタであり、ゲートが第１の電界効果トランジスタ６０３のドレインに接続され、ドレインが第１のノードＮ１に接続され、ソースが第２のノードＮ２に接続される。容量６１１は、第２の正電位ノードＶｄ２及び基準電位ノード間に接続される。第２のインダクタ６１２は、第２の正電位ノードＶｄ２及び第１のノードＮ１間に接続される。第３の電界効果トランジスタ６１４は、制御用の電界効果トランジスタであり、ゲートが第１のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第２の正電位ノード（第１のドレイン電位ノード）Ｖｄ２に接続され、ソースが第２のノードＮ２に接続される。第１の容量６１５は、第２のノードＮ２及び基準電位ノード間に接続される。第１の抵抗Ｒ１は、第２のノードＮ２及び基準電位ノード間に接続される。第１のノードＮ１は、入力ノードＩＮの信号を増幅した信号ＯＵＴ１を出力する。
【００１９】
第２の電界効果トランジスタ６１３のゲートは、第１の電界効果トランジスタ６０３のドレインに直接接続されているので、図１の増幅回路の容量１０５の寄生容量による利得低下を防止することができる。第１の抵抗Ｒ１は、オフセットソース電圧を生成するための抵抗である。第１の容量６１５は、高周波ショート用の容量であり、その値は、ターゲットとする周波数で十分にショートできればよく、その値を限定するものではない。第３の電界効果トランジスタ６１４は、ゲートに第１のゲート電位ノードＶｃｏｎｔの固定電圧を与えることにより、電流源として機能する。電流ｉ１は、第２の電界効果トランジスタ６１３のソース及びドレイン間を流れる電流である。電流ｉ２は、第３の電界効果トランジスタ６１４のソース及びドレイン間を流れる電流である。抵抗Ｒ１には、電流ｉ１及びｉ２の和の電流が流れる。
【００２０】
ここで、第２の電界効果トランジスタ６１３のドレインに供給する第２の正電位ノードＶｄ２の電位として、Ｖｄ２＝Ｖｄ１＋（ｉ１＋ｉ２）×Ｒ１を与える。このとき、第３の電界効果トランジスタ６１４の第１のゲート電位ノードＶｃｏｎｔの電位を変化させることにより、電流ｉ２が変化する。第１の抵抗Ｒ１には、電流ｉ１及びｉ２の和の電流が流れるため、第１の抵抗Ｒ１には電流ｉ１及びｉ２に応じた電圧が生じる。そのため、第２の電界効果トランジスタ６１３の実効的なゲート及びソース間電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｄ１−（ｉ１＋ｉ２）×Ｒ１となり、電界効果トランジスタ６０３及び６１３の実効的なドレイン及びソース間電圧Ｖｄｓ（≒Ｖｄ１）と異なる値を与えることが可能となる。また、第３の電界効果トランジスタ６１４の第１のゲート電位ノードＶｃｏｎｔの電位を制御することにより、電流ｉ２を任意に変化させることができる。これにより、第１の抵抗Ｒ１の電圧（＝（ｉ１＋ｉ２）×Ｒ１）を制御し、第２の電界効果トランジスタ６１３のゲート及びソース間電圧Ｖｇｓ１を自由に与えることが可能となる。第１の抵抗Ｒ１には（ｉ１＋ｉ２）×Ｒ１の電圧が発生するので、第２の電界効果トランジスタ６１３のドレイン及びソース間電圧は、第１の電界効果トランジスタ６０３のドレイン及びソース間電圧と同様に、最適な第１の正電位（Ｖｄ１）を与えることができる。本実施形態の増幅回路は、直流カット用の容量１０５（図１）を挿入することなく、電界効果トランジスタ６０３，６１３のドレイン及び電界効果トランジスタ６１３のゲートに個別の最適電位を与えることが可能となり、高周波数領域での利得低下の問題を回避し、高い利得を得ることができる。
【００２１】
以上のように、本実施形態の増幅回路は、ユニットセルＵＣ１とその前段及び後段との間に容量１０５が設けられていないので、容量１０５の寄生抵抗による利得低下を防止することができる。増幅回路は、ソース接地型トランジスタ６１３、ソースオフセット用抵抗Ｒ１、ソースでの高周波数ショート用容量６１５、及び制御用トランジスタ６１４を有する。制御用トランジスタ６１４の電流ｉ２を変化させることにより、ソースオフセット電圧がｉ２×Ｒ１だけ持ち上がる。このとき、第２の正電位ノードＶｄ２の電位として、Ｖｄ２＝Ｖｄ１＋（ｉ１＋ｉ２）×Ｒ１を与えれば、増幅用トランジスタ６１３の実効的なドレイン及びソース間電圧Ｖｄｓは前段の増幅用トランジスタ６０３のドレイン及びソース間電圧であるＶｄ１と同一となる。また、増幅用トランジスタ６１３の実効的なゲート及びソース間電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｄ１−（ｉ１＋ｉ２）×Ｒ１となり、電流ｉ２を変化させることにより任意に選ぶことができる。
【００２２】
本実施形態では、増幅用トランジスタ６１３が前段の増幅用トランジスタ６０３と直流的に直結しているにもかかわらず、増幅用トランジスタ６０３，６１３のドレイン及びゲートに最適な電位を別々に与えることができる。したがって、トランジスタ６０３，６１３の最も利得の高い電位を選ぶことにより、高周波数で高い利得を確保することができる。
【００２３】
図６は、本発明の第１の実施形態による多段増幅回路の第２のユニットセルＵＣ２の構成例を示す回路図である。多段増幅回路は、複数のユニットセルＵＣ１及びＵＣ２を有する。第２のユニットセルＵＣ２は、第１のユニットセルＵＣ１に接続され、容量６２１、第３のインダクタ６２２、第４のｎチャネル電界効果トランジスタ６２３、第５のｎチャネル電界効果トランジスタ６２４、第２の容量６２５及び第２の抵抗Ｒ２を有する。第２のユニットセルＵＣ２の素子６２１〜６２５は、それぞれ第１のユニットセルＵＣ１の素子６１１〜６１５に対応する。ユニットセルＵＣ１及びＵＣ２は、同じ構成を有する。ただし、第１のユニットセルＵＣ１は第２の正電位ノードＶｄ２に接続されるのに対し、第２のユニットセルＵＣ２は第３の正電位ノードＶｄ３に接続される。第３の正電位ノードＶｄ３の電位は、第２の正電位ノードＶｄ２の電位より高い。
【００２４】
第４の電界効果トランジスタ６２３は、ゲートが第１のノードＮ１に接続され、ドレインが第３のノードＮ３に接続され、ソースが第４のノードＮ４に接続される。容量６２１は、第３の正電位ノードＶｄ３及び基準電位ノード間に接続される。第３のインダクタ６２２は、第３の正電位ノードＶｄ３及び第３のノードＮ３間に接続される。第５の電界効果トランジスタ６２４は、ゲートが第２のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第３の正電位ノード（第２のドレイン電位ノード）Ｖｄ３に接続され、ソースが第４のノードＮ４に接続される。第２の容量６２５は、第４のノードＮ４及び基準電位ノード間に接続される。第２の抵抗Ｒ１は、第４のノードＮ４及び基準電位ノード間に接続される。第３のノードＮ３は、入力ノードＩＮの信号を増幅した信号ＯＵＴ２を出力する。ここで、第３の正電位ノードＶｄ３の電圧は、Ｖｄ３＝Ｖｄ２＋（ｉ１＋ｉ２）×Ｒ１である。
【００２５】
多段増幅回路は、３個以上のユニットセルを接続することもできる。第３のユニットセルは、第２のユニットセルと同様の構成を有し、第２のユニットセルＵＣ２の後段に接続される。ただし、第３のユニットセルは、第２のユニットセルＵＣ２に対して、第３の正電位ノードＶｄ３の代わりに、第４の正電位ノードＶｄ４が設けられる。第４の正電位ノードＶｄ４の電位は、Ｖｄ４＝Ｖｄ３＋（ｉ１＋ｉ２）×Ｒ１である。以降、同様に、第３のユニットセルの後段に、複数のユニットセルを接続することができる。
【００２６】
図７は、図６の増幅回路の１ユニットセル当たりの周波数に対する利得特性７０１のシミュレーション結果を示す図であり、図２に対応する。ここでは、増幅回路の１ユニットセル当たりの利得の最大有能電力利得を計算し、プロットした。利得特性７０１は、図２の利得特性２０２に対して、高い利得を示し、７７ＧＨｚ等の周波数での利得向上は約３ｄＢで、２倍の改善効果が得られる。また、利得特性７０１は、図２の理想的な容量１０５を用いた場合の利得特性２０１と同じ特性になる。
【００２７】
本実施形態の増幅回路は、図１の容量１０５を必要としないので、容量１０５の寄生抵抗１１１による利得低下を防止することができる。また、本実施形態の増幅回路は、図３の増幅回路と異なり、増幅用の電界効果トランジスタ６０３，６１３，６２３のソース及びゲートに個別に最適なバイアス電位を供給することができるので、高い利得を得ることができる。
【００２８】
（第２の実施形態）
図８は、本発明の第２の実施形態による多段増幅回路の構成例を示す回路図である。図８の増幅回路は、図５の増幅回路に対して、第１の線路８０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。第１のユニットセルＵＣ１は、第２の電界効果トランジスタ６１３のソース及び第２のノードＮ２間に接続される１／２波長（λ／２）の線路長の第１の線路８０１を有する。第１の容量６１５が大きい場合には、第１の容量６１５を第２の電界効果トランジスタ６１３の直近に配置することがレイアウト的制約により困難な場合がある。その場合には、第２の電界効果トランジスタ６１３のソース及び第１の容量６１５間に１／２波長の第１の線路８０１を設ける。第１の線路８０１は、第２の電界効果トランジスタ６１３のソースを高周波数的にショートするショートスタブであるので、第１の容量６１５を第２の電界効果トランジスタ６１３のソース直近に配置した場合と同様の効果を得ることができる。また、本実施形態は、第１の実施形態と同様の効果を得ることができる。
【００２９】
（第３の実施形態）
図９は、本発明の第３の実施形態による多段増幅回路の構成例を示す回路図である。図９の増幅回路は、図８の増幅回路に対して、第３の電界効果トランジスタ６１４のドレインが第１のドレイン電位ノードＶｄｘに接続される点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。第３の電界効果トランジスタ６１４のドレインは、第２の正電位ノードＶｄ２ではなく、第１のドレイン電位ノードＶｄｘに接続される。第１のドレイン電位ノードＶｄｘの電位は、第２の正電位ノードＶｄ２の電位に対して、同じであってもよいし、異なっていてもよい。電流ｉ２は、第１のドレイン電位ノードＶｄｘ及び第１のゲート電位ノードＶｃｏｎｔの電位により決まる。図９の第１のドレイン電位ノードＶｄｘを第２の正電位ノードＶｄ２に接続すると、図８の増幅回路になる。また、第１の実施形態と同様に、第１の線路８０１を削除してもよい。本実施形態は、第２の実施形態と同様の効果を得ることができる。
【００３０】
（第４の実施形態）
図１０は、本発明の第４の実施形態による多段増幅回路の構成例を示す回路図である。第１〜第３の実施形態の増幅回路は、単相入力−単相出力のいわゆるシングルエンド回路である。本実施形態では、差動型増幅回路の例を示す。本実施形態の基本回路構成は、図５と同じであり、これを鏡面対象に折り返したものである。入力ノードＩＮｐ及びＩＮｎに差動信号を入力することにより、差動出力信号ＯＵＴ１ｐ及びＯＵＴ１ｎを得る。また、差動の電界効果トランジスタ１０１３ｐ及び１０１３ｎのソースを直結し、その直結したノードＮ１２と基準電位ノードとの間にオフセット用の抵抗Ｒａ１及びＲｂ１を挿入する。ここで、抵抗Ｒａ１はあってもなくてもよい。電界効果トランジスタ１０１４ｐ及び１０１４ｎを流れる電流ｉ２により、電界効果トランジスタ１０１３ｐ及び１０１３ｎのゲート及びソース間電圧Ｖｇｓ１を任意にコントロールする点は、第１〜第３の実施形態と同様である。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００３１】
本実施形態の増幅回路は、第１の入力ノードＩＮｐ、容量１００１ｐ、第１のインダクタ１００２ｐ、第１のｎチャネル電界効果トランジスタ１００３ｐ、第２の入力ノードＩＮｎ、容量１００１ｎ、第２のインダクタ１００２ｎ、第２のｎチャネル電界効果トランジスタ１００３ｎ及び第１のユニットセルＵＣ１を有する。
【００３２】
第１の入力ノードＩＮｐは、第１の入力信号を入力する。第１の電界効果トランジスタ１００３ｐは、ゲートが第１の入力ノードＩＮｐに接続され、ソースが基準電位ノードに接続される。第１のインダクタ１００２ｐは、第１の正電位ノードＶｄ１及び第１の電界効果トランジスタ１００３ｐのドレイン間に接続される。
【００３３】
第２の入力ノードＩＮｎは、第１の入力信号に対して逆相の第２の入力信号を入力する。第２の電界効果トランジスタ１００３ｎは、ゲートが第２の入力ノードＩＮｎに接続され、ソースが基準電位ノードに接続される。第２のインダクタ１００２ｎは、第１の正電位ノードＶｄ１及び第２の電界効果トランジスタ１００３ｎのドレイン間に接続される。
【００３４】
第１のユニットセルＵＣ１は、第１の電界効果トランジスタ１００３ｐのドレイン及び第２の電界効果トランジスタ１００３ｎのドレインに接続され、容量１０１１ｐ、第３のインダクタ１０１２ｐ、第３のｎチャネル電界効果トランジスタ１０１３ｐ、第４のｎチャネル電界効果トランジスタ１０１４ｐ、容量１０１１ｎ、第４のインダクタ１０１２ｎ、第５のｎチャネル電界効果トランジスタ１０１３ｎ、第６のｎチャネル電界効果トランジスタ１０１４ｎ、第１の抵抗Ｒｂ１及び第２の抵抗Ｒａ１を有する。
【００３５】
容量１０１１ｐは、第２の正電位ノードＶｄ２及び基準電位ノード間に接続される。第３のインダクタ１０１２ｐは、第２の正電位ノードＶｄ２及び第１のノードＮ１１間に接続される。第３の電界効果トランジスタ１０１３ｐは、ゲートが第１の電界効果トランジスタ１００３ｐのドレインに接続され、ドレインが第１のノードＮ１１に接続され、ソースが第２のノードＮ１２に接続される。第４の電界効果トランジスタ１０１４ｐは、ゲートが第１のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第２の正電位ノード（第１のドレイン電位ノード）Ｖｄ２に接続され、ソースが第３のノードＮ１３に接続される。
【００３６】
容量１０１１ｎは、第２の正電位ノードＶｄ２及び基準電位ノード間に接続される。第４のインダクタ１０１２ｎは、第２の正電位ノードＶｄ２及び第４のノードＮ１４間に接続される。第５の電界効果トランジスタ１０１３ｎは、ゲートが第２の電界効果トランジスタ１００３ｎのドレインに接続され、ドレインが第４のノードＮ１４に接続され、ソースが第２のノードＮ１２に接続される。第６の電界効果トランジスタ１０１４ｎは、ゲートが第１のゲート電位ノードＶｃｏｎｔに接続され、ドレインが第２の正電位ノード（第１のドレイン電位ノード）Ｖｄ２に接続され、ソースが第３のノードＮ１３に接続される。
【００３７】
第１の抵抗Ｒｂ１は、第３のノードＮ１３及び基準電位ノード間に接続される。第２の抵抗Ｒａ１は、第２のノードＮ１２及び第３のノードＮ１３間に接続される。第１のノードＮ１１及び第４のノードＮ１４は、それぞれ第１の入力信号及び第２の入力信号を増幅した信号ＯＵＴ１ｐ及びＯＵＴ１ｎを出力する。
【００３８】
第２の正電位ノードＶｄ２は、Ｖｄ２＝Ｖｄ１＋｛ｉ１×Ｒａ１＋（ｉ１＋ｉ２）×Ｒｂ１｝である。電界効果トランジスタ１０１３ｐ及び１０１３ｎのゲート及びソース間電圧Ｖｇｓ１は、Ｖｇｓ１＝Ｖｄ１−｛ｉ１×Ｒａ１＋（ｉ１＋ｉ２）×Ｒｂ１｝である。なお、本実施形態は、図６の増幅回路と同様に、第１のユニットセルＵＣ１の後段に複数のユニットセルを接続することができる。
【００３９】
第１〜第３の実施形態の増幅回路は、単相入力及び単相出力の場合であるが、本実施形態の増幅回路は差動入力及び差動出力の増幅回路に拡張したものである。単相入力及び単相出力の２個の増幅用トランジスタ１０１３ｐ、１０１３ｎを用い、その増幅用トランジスタ１０１３ｐ，１０１３ｎのソースを直結させる。直結させたソース側にはオフセット用抵抗Ｒａ１，Ｒｂ１を挿入し、正相入力側のトランジスタ１０１３ｐ及び逆相入力側のトランジスタ１０１３ｎのソースに共通のオフセット電圧を与えることができる。
【００４０】
差動型増幅回路は、第２のノードＮ１２が差動信号のオフセットノードになるので、図５の高周波数ショートのための第１の容量６１５及び図８の１／２波長の線路８０１が不要になり、小型化が可能である。本実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４１】
（第５の実施形態）
図１１は、本発明の第５の実施形態による多段増幅回路の構成例を示す回路図である。図１１の増幅回路は、図１０の増幅回路に対して、第４の電界効果トランジスタ１０１４ｐ及び第６の電界効果トランジスタ１０１４ｎのドレインが第１のドレイン電位ノードＶｄｘに接続される点が異なる。以下、本実施形態が第４の実施形態と異なる点を説明する。第４の電界効果トランジスタ１０１４ｐ及び第６の電界効果トランジスタ１０１４ｎのドレインは、第２の正電位ノードＶｄ２ではなく、第１のドレイン電位ノードＶｄｘに接続される。第１のドレイン電位ノードＶｄｘの電位は、第３の実施形態と同様に、第２の正電位ノードＶｄ２の電位に対して、同じであってもよいし、異なっていてもよい。図１１の第１のドレイン電位ノードＶｄｘを第２の正電位ノードＶｄ２に接続すると、図１０の増幅回路になる。本実施形態は、第４の実施形態と同様の効果を得ることができる。
【００４２】
以上のように、第１〜第５の増幅回路は、増幅用の電界効果トランジスタのゲート及びソースの電位を個別に最適値に設定することができるので、高利得を得ることができる。また、増幅用の電界効果トランジスタのゲートに容量を接続する必要がないので、容量の寄生抵抗による利得の低下を防止することができる。
【００４３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００４４】
【図１】多段増幅回路の構成例を示す回路図である。
【図２】図１の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。
【図３】多段増幅回路の他の構成例を示す回路図である。
【図４】図３の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。
【図５】本発明の第１の実施形態による多段増幅回路の構成例を示す回路図である。
【図６】本発明の第１の実施形態による多段増幅回路の第２のユニットセルの構成例を示す回路図である。
【図７】図６の増幅回路の１ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。
【図８】本発明の第２の実施形態による多段増幅回路の構成例を示す回路図である。
【図９】本発明の第３の実施形態による多段増幅回路の構成例を示す回路図である。
【図１０】本発明の第４の実施形態による多段増幅回路の構成例を示す回路図である。
【図１１】本発明の第５の実施形態による多段増幅回路の構成例を示す回路図である。
【符号の説明】
【００４５】
６０１  容量
６０２  第１のインダクタ
６０３  第１の電界効果トランジスタ
６１１  容量
６１２  第２のインダクタ
６１３  第２の電界効果トランジスタ
６１４  第３の電界効果トランジスタ
６１５  第１の容量
Ｒ１  第１の抵抗
ＵＣ１  第１のユニットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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