(57)【要約】      （修正有）【課題】レイアウト面積の増加なしにワードラインを速くディセーブルさせるサブワードライン駆動回路を提供する。【解決手段】第１ワードラインを活性及び非活性化する第１ワードライン駆動及びクリア手段Ｐ１，Ｎ１と、第１ワードラインの電位を接地電位に放出させる第１ワードライン電位放出手段Ｎ２と、第２ワードラインを活性及び非活性化する第２ワードライン駆動及びクリア手段Ｐ２，Ｎ３と、第２ワードラインの電位を接地電位に放出させる第２ワードライン電位放出手段Ｎ４と、ワードラインブースティング信号により第１及び第２ワードラインを等しくする等化手段Ｎ５と、を含み、等化手段は、第１及び第２ワードライン電位放出手段が形成される領域に形成され、第１及び第２ワードライン電位放出手段は、第１ワードライン駆動及びクリア手段と第２ワードライン駆動及びクリア手段との間に配置される。【選択図】図４
2010157350.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置のサブワードライン駆動回路であって、
第１ワードライン駆動信号により、第１ワードラインにワードラインブースティング信号を印加して該第１ワードラインを活性化し、又は該第１ワードラインの電位を接地電位に放出して、該第１ワードラインをディセーブルさせる第１ワードライン駆動及びクリア手段と、
前記第１ワードラインの電位をワードラインブースティング信号の変換信号により接地電位に放出させる第１ワードライン電位放出手段と、
第２ワードライン駆動信号により、第２ワードラインにワードラインブースティング信号を印加して該第２ワードラインを活性化し、又は該第２ワードラインの電位を接地電位に放出して、該第２ワードラインをディセーブルさせる第２ワードライン駆動及びクリア手段と、
前記第２ワードラインの電位をワードラインブースティング信号の変換信号により接地電位に放出させる第２ワードライン電位放出手段と、
前記ワードラインブースティング信号の変換信号により、前記第１ワードラインと第２ワードラインとを等しくする等化手段と、を含み、
前記等化手段は、前記第１ワードライン電位放出手段と前記第２ワードライン電位放出手段とが形成される領域に形成され、
前記第１ワードライン電位放出手段及び第２ワードライン電位放出手段は、前記第１ワードライン駆動及びクリア手段と第２ワードライン駆動及びクリア手段との間に配置されることを特徴とするサブワードライン駆動回路。
【請求項２】
前記等化手段は、ＮＭＯＳトランジスタであることを特徴とする請求項１記載のサブワードライン駆動回路。
【請求項３】
前記第１及び第２ワードライン駆動及びクリア手段は、それぞれワードラインブースティング電圧と接地電圧との間に直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されることを特徴とする請求項２記載のサブワードライン駆動回路。
【請求項４】
前記第１ワードライン電位放出手段及び前記第２ワードライン電位放出手段は、それぞれＮＭＯＳトランジスタから構成されることを特徴とする請求項３記載のサブワードライン駆動回路。
【請求項５】
前記等化手段は、前記第１ワードライン駆動及びクリア手段のＮＭＯＳトランジスタのドレインに該等化手段のソースが接続され、前記第２ワードライン駆動及びクリア手段のＮＭＯＳトランジスタのドレインに該等化手段のドレインが接続され、前記第１及び第２ワードライン電位放出手段のＮＭＯＳトランジスタのゲートに該等化手段のゲートが共通に接続されてレイアウトされることを特徴とする請求項４記載のサブワードライン駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワードライン（ｗｏｒｄ  ｌｉｎｅ）の駆動及びクリア（ｃｌｅａｒ）を行う半導体メモリ装置のサブワードライン駆動回路に関し、より詳しくは、オン状態のワードラインをレイアウト（ｌａｙｏｕｔ）面積の増加なしに速くディセーブルさせてセットアップ（ｓｅｔ−ｕｐ）ホールド（ｈｏｌｄ）時間を低減したサブワードライン駆動回路に関する。
【背景技術】
【０００２】
通常のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体メモリ装置は、２進情報を格納するための多数のメモリセルアレイと、アドレスによりメモリセルアレイを選択するデコーダとを備えている。メモリセルは一つのキャパシタと一つのＭＯＳトランジスタとからなり、メモリセル用ＭＯＳトランジスタとしては、製作が容易で、面積が小さく、かつ電力消耗の小さなＮＭＯＳトランジスタが主に用いられる。しかし、メモリセルに含まれたＮＭＯＳトランジスタは、自身のしきい電圧だけ電源電圧を損失させる短所がある。メモリセルアレイは、多数のメモリセルのＮＭＯＳトランジスタが共通接続されたワードラインを備えている。ワードラインは、多数のＮＭＯＳトランジスタを正常に駆動するために電源電圧よりも高電圧Ｖｐｐの信号が供給されなければならない。
【０００３】
ワードラインを駆動するためのワードライン駆動回路は、メモリセルアレイのワードラインとデコーダとの間に接続され、ワードラインに接続された多数のメモリセルを駆動するために高電圧のワードライン駆動信号を発生する。
【０００４】
従来のサブワードライン駆動回路の構成及び動作並びにその問題点を、図１を参照して詳細に説明する。
【０００５】
従来のサブワードライン駆動回路は、第１ワードラインを駆動及びクリアさせるための第１ワードライン駆動及びクリア回路部１０と、第２ワードラインを駆動及びクリアさせるための第２ワードライン駆動及びクリア回路部２０とから構成される。
【０００６】
第１ワードライン駆動及びクリア回路部１０は、第１ワードライン駆動信号ｍｗｌ＿０１がローの時、第１ワードラインＷＬ０１にワードラインブースティング（ｂｏｏｓｔｉｎｇ）電圧ｐｘｉを印加して第１ワードラインＷＬ０１を活性化する第１ワードライン駆動用ＰＭＯＳトランジスタＰ１と、第１ワードライン駆動信号ｍｗｌ＿０１がハイの時、第１ワードラインＷＬ０１の電位レベルを接地電圧Ｖｓｓにして第１ワードラインＷＬ０１をディセーブルさせる第１ワードラインクリア用第１ＮＭＯＳトランジスタＮ１と、ワードラインブースティング電圧信号ｐｘｉｂにより第１ワードラインＷＬ０１の電位レベルを接地電圧Ｖｓｓに放出させてディセーブルさせる第１ワードラインクリア用第２ＮＭＯＳトランジスタＮ２とから構成される。
【０００７】
第２ワードライン駆動及びクリア回路部２０は、第２ワードライン駆動信号ｍｗｌ＿１０がローの時、第２ワードラインＷＬ１０にワードラインブースティング電圧ｐｘｉを印加して第２ワードラインＷＬ１０を活性化する第２ワードライン駆動用ＰＭＯＳトランジスタＰ２と、第２ワードライン駆動信号ｍｗｌ＿１０がハイの時、第２ワードラインＷＬ１０の電位レベルを接地電圧Ｖｓｓにして第２ワードラインＷＬ１０をディセーブルさせる第２ワードラインクリア用第３ＮＭＯＳトランジスタＮ３と、ワードラインブースティング電圧信号ｐｘｉｂにより第２ワードラインＷＬ１０の電位レベルを接地電圧Ｖｓｓに放出させてディセーブルさせる第２ワードラインクリア用第４ＮＭＯＳトランジスタＮ４とから構成される。
【０００８】
上記構成による動作は、第１ワードライン駆動信号ｍｗｌ＿０１が第１ワードライン駆動用ＰＭＯＳトランジスタＰ１のしきい電圧以下の低電位（ロー）に印加されると、ＰＭＯＳトランジスタＰ１を通してワードラインブースティング信号ｐｘｉが第１ワードラインＷＬ０１に印加されて第１ワードラインＷＬ０１を活性化することになる。
【０００９】
一方、第１ワードライン駆動信号ｍｗｌ＿０１が第１ワードラインクリア用第１ＮＭＯＳトランジスタＮ１のしきい電圧以上の高電位（ハイ）に印加されると、ＮＭＯＳトランジスタＮ１がターンオンされて第１ワードラインＷＬ０１の電位レベルを接地電圧Ｖｓｓに下げることになる。このとき、第１ワードラインクリア用第１ＮＭＯＳトランジスタＮ２も第１ワードラインＷＬ０１がディセーブルされる時点にターンオンされて第１ワードラインＷＬ０１の電位レベルを接地電圧に放出させることになる。
【００１０】
第２ワードライン駆動及びクリア回路部２０の動作は、第１ワードライン駆動及びクリア回路部１０の動作と同様である。
【００１１】
図２は、従来のサブワードライン駆動回路のレイアウトを示す平面図で、図３は、図１に示した従来のサブワードライン駆動回路のうちのＮＭＯＳトランジスタのレイアウトを示す図である。尚、符号ａは第１ワードラインが接合される領域、ｂは第２ワードラインが接合される領域、ｃはゲートポリ１領域、ｄはＩＳＯ領域である。
【００１２】
上記レイアウトを参照すれば、ＮＭＯＳトランジスタ（Ｎ１とＮ２）の接合領域が一ケ所で併合されて用いられ、ＮＭＯＳトランジスタ（Ｎ３とＮ４）の接合領域が更に一ケ所で併合された構造をとる。そして、ＮＭＯＳトランジスタＮ２、Ｎ４のゲート端は同じノードなので、同じ所で併合された構造をとる。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来のサブワードライン駆動回路において、ハイに活性化したワードラインをディセーブル状態のローに動作しようとすれば、ワードラインをディセーブルさせる２個のＮＭＯＳトランジスタＮ１、Ｎ２をターンオンさせて、ワードラインをローにすべきである。このとき、ＮＭＯＳトランジスタＮ１、Ｎ２のサイズによってそれぞれのワードラインのディセーブルされる速度が異なるから、ワードラインがオフになる速度を速くする為にＮＭＯＳトランジスタＮ１、Ｎ２のサイズを大きくすれば、サブワードラインのレイアウトが大きくなること、さらにサブワードラインのレイアウト面積を低減する為にＮＭＯＳトランジスタＮ１、Ｎ２のサイズを低減すれば、ワードラインをディセーブルする速度が遅くなること、等の問題点があった。
【００１４】
本発明はかかる問題点を解決するためになされたもので、その目的は、レイアウト面積の増加なしにワードラインを速くディセーブルさせることにより、セットアップホールド時間を低減したサブワードライン駆動回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するためになされた本発明は、半導体メモリ装置のサブワードライン駆動回路であって、第１ワードライン駆動信号により、第１ワードラインにワードラインブースティング信号を印加して該第１ワードラインを活性化し、又は該第１ワードラインの電位を接地電位に放出して、該第１ワードラインをディセーブルさせる第１ワードライン駆動及びクリア手段と、前記第１ワードラインの電位をワードラインブースティング信号の変換信号により接地電位に放出させる第１ワードライン電位放出手段と、第２ワードライン駆動信号により、第２ワードラインにワードラインブースティング信号を印加して該第２ワードラインを活性化し、又は該第２ワードラインの電位を接地電位に放出して、該第２ワードラインをディセーブルさせる第２ワードライン駆動及びクリア手段と、前記第２ワードラインの電位をワードラインブースティング信号の変換信号により接地電位に放出させる第２ワードライン電位放出手段と、前記ワードラインブースティング信号の変換信号により、前記第１ワードラインと第２ワードラインとを等しくする等化手段と、を含み、前記等化手段は、前記第１ワードライン電位放出手段と前記第２ワードライン電位放出手段とが形成される領域に形成され、前記第１ワードライン電位放出手段及び第２ワードライン電位放出手段は、前記第１ワードライン駆動及びクリア手段と第２ワードライン駆動及びクリア手段との間に配置されることを特徴とする。
【００１６】
本発明において、前記等化手段はＮＭＯＳトランジスタであることを特徴とする。
【００１７】
本発明において、前記第１及び第２ワードライン駆動及びクリア手段は、それぞれワードラインブースティング電圧と接地電圧との間に直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成されることを特徴とする。
【００１８】
本発明において、前記第１ワードライン電位放出手段及び前記第２ワードライン電位放出手段は、それぞれＮＭＯＳトランジスタから構成されることを特徴とする。
【００１９】
本発明において、前記等化手段は、前記第１ワードライン駆動及びクリア手段のＮＭＯＳトランジスタのドレインに該等化手段のソースが接続され、前記第２ワードライン駆動及びクリア手段のＮＭＯＳトランジスタのドレインに該等化手段のドレインが接続され、前記第１及び第２ワードライン電位放出手段のＮＭＯＳトランジスタのゲートに該等化手段のゲートが共通に接続されてレイアウトされることを特徴とする。
【発明の効果】
【００２０】
本発明によるサブワードライン駆動回路によれば、レイアウト面積の増加なしにワードラインを速くディセーブルさせることで、セットアップホールド時間を低減できる。
【図面の簡単な説明】
【００２１】
【図１】従来技術によるサブワードライン駆動回路図である。
【図２】従来のサブワードライン駆動回路のレイアウトを示す平面図である。
【図３】図１に示した従来のサブワードライン駆動回路のうちのＮＭＯＳトランジスタのレイアウトを示す図である。
【図４】本発明によるサブワードライン駆動回路図である。
【図５】本発明のサブワードライン駆動回路のレイアウトを示す平面図である。
【図６】本発明でワードラインを速くオフさせるために用いたＮＭＯＳトランジスタのレイアウトを示す図である。
【発明を実施するための形態】
【００２２】
以下、図面に基づき本発明の実施の形態を詳細に説明する。
尚、以下の説明において、同じ機能を持つものは全ての図に共通に同じ符号を付けている。
【００２３】
図４は、本発明によるサブワードライン駆動回路図である。第１ワードライン駆動信号ｍｗｌ＿０１により、第１ワードラインＷＬ０１にワードラインブースティング電圧ｐｘｉまたは接地電圧Ｖｓｓを印加して第１ワードラインＷＬ０１を駆動及びクリアさせる第１ワードライン駆動及びクリア回路部１０と、第１ワードラインＷＬ０１の電位をワードラインブースティング電圧信号ｐｘｉｂにより速く接地電圧Ｖｓｓに放出させる第１ワードライン電位放出手段Ｎ２と、第２ワードライン駆動信号ｍｗｌ＿１０により、第２ワードラインＷＬ１０にワードラインブースティング電圧ｐｘｉまたは接地電圧Ｖｓｓを印加して第２ワードラインＷＬ１０を駆動及びクリアさせる第２ワードライン駆動及びクリア回路部２０と、第２ワードラインＷＬ１０の電位をワードラインブースティング電圧信号ｐｘｉｂにより速く接地電圧Ｖｓｓに放出させる第２ワードライン電位放出手段Ｎ４と、ワードラインブースティング電圧信号ｐｘｉｂにより第１ワードラインＷＬ０１と第２ワードラインＷＬ１０とを等しくする等化手段Ｎ５とから構成される。
【００２４】
ここで、第１ワードライン駆動及びクリア回路部１０は、第１ワードライン駆動信号ｍｗｌ＿０１により、ワードラインブースティング電圧ｐｘｉを第１ワードラインＷＬ０１に印加して活性化するＰＭＯＳトランジスタＰ１と、第１ワードライン駆動信号ｍｗｌ＿０１により、接地電圧Ｖｓｓを第１ワードラインＷＬ０１に印加してディセーブルさせるＮＭＯＳトランジスタＮ１とから構成される。
【００２５】
第２ワードライン駆動及びクリア回路部２０は、第２ワードライン駆動信号ｍｗｌ＿１０により、ワードラインブースティング電圧ｐｘｉを第２ワードラインＷＬ１０に印加して活性化するＰＭＯＳトランジスタＰ２と、第２ワードライン駆動信号ｍｗｌ＿１０により、接地電圧Ｖｓｓを第２ワードラインＷＬ１０に印加してディセーブルさせるＮＭＯＳトランジスタＮ３とから構成される。
【００２６】
まず、第１ワードライン駆動信号ｍｗｌ＿０１がローであれば、第１ワードライン駆動及びクリア回路部１０のＰＭＯＳトランジスタＰ１が動作して、ワードラインブースティング電圧ｐｘｉを第１ワードラインＷＬ０１に印加して第１ワードラインＷＬ０１を活性化することになる。一方、第１ワードライン駆動信号ｍｗｌ＿０１がハイであれば、第１ワードライン駆動及びクリア回路部１０のＮＭＯＳトランジスタＮ１が動作して、第１ワードラインＷＬ０１の電圧レベルを接地電圧Ｖｓｓに放出させて第１ワードラインＷＬ０１をディセーブルさせることになる。
【００２７】
第１ワードライン電位放出手段Ｎ２は、第１ワードライン駆動及びクリア回路部１０のＮＭＯＳトランジスタＮ１が動作時、第１ワードラインＷＬ０１がオン状態で速くディセーブルされるように動作する。このために、第１ワードライン電位放出手段Ｎ２は、ワードラインブースティング電圧信号ｐｘｉｂにより動作して、第１ワードラインＷＬ０１の電位レベルをＮＭＯＳトランジスタＮ１と共に速く接地電圧Ｖｓｓに放出させる役割をする。
【００２８】
同様に、第２ワードライン駆動信号ｍｗｌ＿１０がローであれば、第２ワードライン駆動及びクリア回路部２０のＰＭＯＳトランジスタＰ２が動作して、ワードラインブースティング電圧ｐｘｉを第２ワードラインＷＬ１０に印加して第２ワードラインＷＬ１０を活性化することになる。一方、第２ワードライン駆動信号ｍｗｌ＿１０がハイであれば、第２ワードライン駆動及びクリア回路部２０のＮＭＯＳトランジスタＮ３が動作して、第２ワードラインＷＬ１０の電圧レベルを接地電圧Ｖｓｓに放出させて第２ワードラインＷＬ０１をディセーブルさせることになる。
【００２９】
第２ワードライン電位放出手段Ｎ４は、第２ワードライン駆動及びクリア回路部２０のＮＭＯＳトランジスタＮ３が動作時、第２ワードラインＷＬ１０がオン状態で速くディセーブルされるように動作する。このために、第２ワードライン電位放出手段Ｎ４は、ワードラインブースティング電圧信号ｐｘｉｂにより動作して、第２ワードラインＷＬ１０の電位レベルをＮＭＯＳトランジスタＮ３と共に速く接地電圧Ｖｓｓに放出させる役割をする。
【００３０】
一方、第１ワードラインＷＬ０１と第２ワードラインＷＬ１０がディセーブルされるとき、第１及び第２サブワードライン駆動及びクリア回路部１０、２０を構成するＮＭＯＳトランジスタ（Ｎ１、Ｎ２とＮ３、Ｎ４）のサイズがそれぞれ異なるため、第１及び第２ワードラインをディセーブルさせる時間がそれぞれ異なる。本発明では、この様な従来の問題点を解決するために、第１ワードラインＷＬ０１または第２ワードラインＷＬ１０をディセーブルさせる信号が入力されると、第１ワードラインＷＬ０１と第２ワードラインＷＬ１０とを互いに等化させてディセーブルされる時間を低減した。
【００３１】
従って、本発明は、第１ワードラインＷＬ０１と第２ワードラインＷＬ１０のうち、速くディセーブルされたワードラインの接地電圧Ｖｓｓが後で動作するワードラインに伝達させることで、ワードラインのセットアップホールド時間を速く具現できる。
【００３２】
図５は、本発明のサブワードライン駆動回路のレイアウトを示す平面図で、図６は、本発明でワードラインを速くオフさせるために用いたＮＭＯＳトランジスタのレイアウトを示す図である。尚、符号ａは第１ワードラインが接合される領域、ｂは第２ワードラインが接合される領域、ｃはゲートポリ１領域、ｄはＩＳＯ領域、ｅは本発明で具現したＮＭＯＳトランジスタＮ５の領域である。
【００３３】
図６を参照すれば、従来の技術と同様に、ＮＭＯＳトランジスタＮ１、Ｎ２の接合が１ケ所で併合されて用いられ、ＮＭＯＳトランジスタＮ３、Ｎ４の接合が更に一ケ所で併合された構造をとっている。
【００３４】
オン状態のワードラインを速くディセーブルさせるために、本発明で具現したＮＭＯＳトランジスタＮ５は、ＮＭＯＳトランジスタＮ１、Ｎ２の接合部分をソースとして使用し、ＮＭＯＳトランジスタＮ３、Ｎ４の接合部分をドレインとして使用し、ゲート端も従来の技術と同様にＮＭＯＳトランジスタＮ２、Ｎ４が併合された所を使用して構成されている。
【００３５】
このように第１ワードラインＷＬ０１と第２ワードラインＷＬ１０との間に添加されたＮＭＯＳトランジスタＮ５は、レイアウト面積の増加なしに必要とするＭＯＳトランジスタを作ることができ、本発明の目的を達成することができる。
【００３６】
尚、本発明は、以上の実施の形態に限られるものではなく、本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００３７】
１０    第１ワードライン駆動及びクリア回路部
２０    第２ワードライン駆動及びクリア回路部
ｍｗｌ＿０１    第１ワードライン駆動信号
ＷＬ０１    第１ワードライン
ｍｗｌ＿１０    第２ワードライン駆動信号
ＷＬ１０    第２ワードライン
ｐｘｉ      ワードラインブースティング電圧
ｐｘｉｂ    ワードラインブースティング電圧信号
Ｐ１    第１ワードライン駆動用ＰＭＯＳトランジスタ
Ｐ２    第２ワードライン駆動用ＰＭＯＳトランジスタ
Ｎ１    第１ワードラインクリア用第１ＮＭＯＳトランジスタ
Ｎ２    第１ワードラインクリア用第２ＮＭＯＳトランジスタ、第１ワードライン電位放出手段
Ｎ３    第２ワードラインクリア用第３ＮＭＯＳトランジスタ
Ｎ４    第２ワードラインクリア用第４ＮＭＯＳトランジスタ、第２ワードライン電位放出手段
Ｎ５    等化手段
ａ    第１ワードラインが接合される領域
ｂ    第２ワードラインが接合される領域
ｃ    ゲートポリ１領域
ｄ    ＩＳＯ領域
ｅ    本発明で具現したＮＭＯＳトランジスタＮ５の領域
Ｖｓｓ    接地電圧
【図１】
2010157350.tif 000003
【図２】
2010157350.tif 000004
【図３】
2010157350.tif 000005
【図４】
2010157350.tif 000006
【図５】
2010157350.tif 000007
【図６】
2010157350.tif 000008