(57)【要約】【課題】微細化に伴うコントロールゲートの非対称性や素子の形状バラツキを解消する【解決手段】（ａ）ウェハ基板（１５、２）の上に形成されたゲート絶縁膜（６）の上に、ワードゲート（４）を形成する工程と、（ｂ）ウェハ基板（１５、２）の表面と、ワードゲート（４）の側面と、ワードゲート（４）の上面とを覆う電荷蓄積膜（１３、７）を形成する工程と、（ｃ）電荷蓄積膜（１３、７）の表面を覆う導電体膜（１４）を形成する工程と、（ｄ）導電体膜をエッチングしてコントロールゲート（５）を形成する工程とを具備する製造方法で不揮発性半導体装置を製造する。ここにおいて、コントロールゲート（５）を形成する（ｄ）工程は、ウェハ基板（１５、２）が配置されたウェハステージ（２２）をカソード電極とし、カソード電極のバイアスパワーを１００Ｗ以上１５００Ｗ以下から選択されるエッチング条件に設定して異方性ドライエッチングを行う。【選択図】図１４
2010123659.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ基板の上に形成されたゲート絶縁膜の上に、ワードゲートを形成する工程と、
前記ウェハ基板の表面と、前記ワードゲートの側面と、前記ワードゲートの上面とを覆う電荷蓄積膜を形成する工程と、
前記電荷蓄積膜の表面を覆う導電体膜を形成する工程と、
前記導電体膜をエッチングしてコントロールゲートを形成する工程と
を具備し、
前記コントロールゲートを形成する工程は、
前記ウェハ基板が配置されたウェハステージをカソード電極とし、前記カソード電極のバイアスパワーを１００Ｗ以上１５００Ｗ以下のエッチング条件に設定して異方性ドライエッチングを行うステップを含む
不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体装置の製造方法において、
前記コントロールゲートを形成する工程は、
前記カソード電極のバイアスパワーを、１５０Ｗ以上５００Ｗ以下の条件に設定して異方性ドライエッチングを行うステップを含む
不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１または２に記載の不揮発性半導体装置の製造方法において、
前記コントロールゲートを形成する工程は、
前記コントロールゲートの最上部が、前記ワードゲートの上面よりも低い位置になるまでエッチングを行うステップを含む
不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の不揮発性半導体装置の製造方法において、
前記導電体膜を形成する工程は、
前記コントロールゲートの幅に対応する膜厚で、前記導電体膜を形成するステップを含む
不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の不揮発性半導体装置の製造方法において、さらに、
前記ワードゲートの上部と前記コントロールゲートの上部とをシリサイド化する工程を備える
不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の不揮発性半導体装置の製造方法で製造される
不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
データの消去・書き込み・読み出しを自由に行なうことができ、電源を切っても記憶した情報が消えない半導体メモリ（以下、不揮発性半導体記憶装置と記載する）が様々な電子機器に搭載されている。そのような電子機器に対する小型化・軽量化の要求や、高機能化・高性能化の要求に伴って、チップ面積の増大を抑制しつつ、たくさんの情報を記憶できる不揮発性半導体記憶装置が求められてきている（例えば、特許文献１参照。）。また、そのような不揮発性半導体記憶装置に対し、高速化の要求に対応した技術が知られている。（例えば、特許文献２参照。）。
【０００３】
特許文献１（特開２００７−１８４３２３号公報）には、微細な半導体装置とその製造方法に関する技術が記載されている。その特許文献１には、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜を有するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、または、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体装置が開示されている。
【０００４】
その特許文献１には、選択ゲート電極（制御ゲート電極）と、記憶ノード絶縁膜と、コントロールゲート電極（メモリゲート電極）とを備え、その選択ゲート電極の側面に、１つずつの制御ゲート電極を備える構造（以下、Ｔｗｉｎ−ＭＯＮＯＳ構造と記載する）を有する半導体装置が記載されている。
【０００５】
その半導体装置の製造工程では、コントロールゲート絶縁膜を介して選択ゲート電極を形成した後、半導体基板の表面に記憶ノード絶縁膜を形成している。そして、その記憶ノード絶縁膜の表面に、コントロールゲート電極を形成している。
【０００６】
そのコントロールゲート電極を形成する工程では、記憶ノード絶縁膜の表面にコントロールゲート電極層を形成し、そのコントロールゲート電極層の表面に、コントロールゲート電極層よりもエッチング速度が遅い補助膜を形成してから、コントロールゲート電極層および補助膜に対して異方性エッチングを行なっている。特許文献１に記載の技術では、このような製造工程よって、幅方向の最小高さの高いコントロールゲート電極を構成している。
【０００７】
特許文献２（特開２００２−２３１８２９号公報）には、シリコン電極（領域）の表面をシリサイド化することにより、高速動作の可能な不揮発性半導体記憶装置に関する技術が記載されている。図１は、特許文献２に記載の不揮発性半導体記憶装置の構成を示す断面図である。その不揮発性半導体記憶装置は、チャネル領域１３０の表面に形成された第１ゲート絶縁膜１０２を介して選択ゲート電極Ｇ１を備えている。また、その選択ゲート電極Ｇ１の側面には、ゲート分離絶縁膜１２１を介して制御ゲート電極Ｇ３ａ、Ｇ３ｂが側壁状に形成されている。制御ゲート電極Ｇ３ａ、Ｇ３ｂと選択ゲート電極Ｇ１とは所定の高低差を有する。
【０００８】
各制御ゲート電極Ｇ１、Ｇ３ａ、Ｇ３ｂの表面にはシリサイド１０９が形成されているが、制御ゲート電極Ｇ３ａ、Ｇ３ｂと選択ゲート電極Ｇ１とが高低差を有するので、各ゲート電極を離間配置することなく近接配置したままで、それぞれの表面に形成されたシリサイド１０９同士を絶縁することが可能となっている。
【０００９】
従来のＴｗｉｎ−ＭＯＮＯＳ構造の不揮発性半導体記憶装置の製造においては、セルフアライン技術を用いたエッチングによって、その２つの制御ゲート電極を同時的に形成している。上述したように、このとき、所定の高低差を有するように制御ゲート電極Ｇ３ａ、Ｇ３ｂと選択ゲート電極Ｇ１とを形成している。具体的には、制御ゲート電極Ｇ３ａ、Ｇ３ｂの高さを、選択ゲート電極Ｇ１より低くし、選択ゲート電極Ｇ１と制御ゲート電極Ｇ３ａ、Ｇ３ｂとのショートを防いでいる。
【００１０】
その不揮発性半導体記憶装置において、必要なデバイス特性を得るには、制御ゲート電極を、ある一定の大きさに形成する必要がある。例えば、ショートを防止するために、必要以上に制御ゲート電極Ｇ３ａ、Ｇ３ｂを縮小させると、配線抵抗が大きくなり、不揮発性半導体記憶装置の動作に不具合が生じることがある。選択ゲート電極Ｇ１と制御ゲート電極Ｇ３ａ（または、制御ゲート電極Ｇ３ｂ）とのショートを抑制しつつ、配線抵抗の増大を防ぐために、エッチング工程に対する非常に高い制御性が求められていた。
【００１１】
【特許文献１】特開２００７−１８４３２３号公報
【特許文献２】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のＴｗｉｎ−ＭＯＮＯＳ構造の不揮発性半導体記憶装置の製造において、制御性の高いエッチングを実行しても、選択ゲート電極の側方に形成される２つの制御ゲート電極が、対称的なサイドウォール形状にならない場合があった。また、一枚のウェハの外周部分のチップに形成される素子と、そのウェハの中心付近のチップに形成される素子とで、形状のバラツキが生じることがあった。
【００１３】
そのような非対称性や形状バラツキは、従来の不揮発性半導体記憶装置では問題視されておらず、課題としてとらえられていなかった。しかしながら、半導体製造プロセスの更なる微細化に伴って、そのような非対称性や形状バラツキが大きな問題となってきた。この問題は、製造プロセスの微細化に伴って発見された新規のものであり、従来のＴｗｉｎ−ＭＯＮＯＳ構造の不揮発性半導体記憶装置の製造においては、存在していなかったものである。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
上記の課題を解決するために、
（ａ）ウェハ基板（１５）（２）の上に形成されたゲート絶縁膜（６）の上に、ワードゲート（４）を形成する工程と、
（ｂ）前記ウェハ基板（１５）（２）の表面と、前記ワードゲート（４）の側面と、前記ワードゲート（４）の上面とを覆う電荷蓄積膜（１３）（７）を形成する工程と、
（ｃ）前記電荷蓄積膜（１３）（７）の表面を覆う導電体膜（１４）を形成する工程と、
（ｄ）前記導電体膜をエッチングしてコントロールゲート（５）を形成する工程とを具備する製造方法で不揮発性半導体装置を製造する。
ここにおいて、前記コントロールゲート（５）を形成する（ｄ）工程は、
前記ウェハ基板（１５）（２）が配置されたウェハステージ（２２）をカソード電極とし、前記カソード電極のバイアスパワーを１００Ｗ以上１５００Ｗ以下から選択されるエッチング条件に設定して異方性ドライエッチングを行うステップを含むことが好ましい。
【００１６】
サイドウォール上のコントロールゲートの側面を加工するときの、コントロールゲート幅を、その前の工程での成長膜厚で制御し、コントロールゲート高さをエッチング時間とバイアスパワーでそれぞれ独立して制御している。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ワードゲート電極の側方に形成される２つのコントロールゲート電極を、ウェハのどの位置であっても対称的なサイドウォール形状に形成することができる。
【００１８】
具体的には、一枚のウェハの外周部分のチップに形成される素子と、そのウェハの中心付近のチップに形成される素子とで生じる形状のバラツキを抑制する効果がある。また、サイドウォール状のコントロールゲートの側面を垂直に加工することが可能となり、高精度にコントロールゲートの形状を制御し、その非対称性を解消することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
以下の実施形態において、電荷を蓄積するための電荷蓄積膜としてＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜を有する不揮発性半導体記憶装置を例示する。たとえば、ＯＮＯ膜を有するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、または、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体記憶装置が、その代表として例示される。この不揮発性メモリにおいては、たとえば、ＯＮＯ膜に電子が注入されることにより書込みが行なわれる。また、たとえば、ＯＮＯ膜にホールが注入され、蓄積された電子と再結合することによってデータの消去が行なわれる。
【００２１】
図２は、本実施形態の不揮発性半導体記憶装置１の構成を例示する断面図である。不揮発性半導体記憶装置１は、基板２と、ソース／ドレイン拡散層３と、ワードゲート４と、コントロールゲート５とを含んでいる。ワードゲート４の上には、コントロールゲートシリサイド８が設けられている。コントロールゲート５の上には、ワードゲートシリサイド９が設けられている。
【００２２】
また、基板２とワードゲート４との間には、ゲート絶縁膜６が設けられている。基板２とコントロールゲート５との間には、電荷蓄積層７（ＯＮＯ膜）が設けられている。その電荷蓄積層７は、ワードゲート４の側面に沿って、高さ方向に設けられた領域を含んでいる。電荷蓄積層７の高さ方向の領域は、ワードゲート４とコントロールゲート５とを電気的に絶縁している。電荷蓄積層７は、第１酸化膜７−１と、窒化膜７−２と、第２酸化膜７−３とを含んでいる。不揮発性半導体記憶装置１は、窒化膜７−２に電子が注入されることにより書込みが行なわれ、窒化膜７−２にホールが注入され、蓄積された電子と再結合することによってデータの消去が行なわれる。
【００２３】
図２に示されているように、基板２とゲート絶縁膜６との界面から、コントロールゲートシリサイド８の上面までの高さは、第１高さＨ１である。また、基板２と電荷蓄積層７との界面から、ワードゲートシリサイド９の最上部までの高さは、第２高さＨ２である。本実施形態における不揮発性半導体記憶装置１は、コントロールゲートシリサイド８の表面とワードゲートシリサイド９の最上部との差が、高低差Ｄ１である。また、コントロールゲート５は、幅が幅Ｗ１である。
【００２４】
図３は、本実施形態の不揮発性半導体記憶装置１を製造する際に使用されるエッチング装置２０の構成を例示する図である。以下の実施形態においては、エッチング装置２０が、直径３００ｍｍのウェハ基板に対応したＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合プラズマ）方式のエッチング装置である場合を例示する。
【００２５】
エッチング装置２０は、チャンバー２１を備えている。チャンバー２１は、基板設置台２２と誘電体窓２３とを含んでいる。基板設置台２２には、ウェハ基板１５が配置される。誘電体窓２３の周囲には、コイル２４が設けられている。コイル２４は、チャンバー２１の内部にプラズマを発生させる。コイル２４は、第１高周波電源２５に接続されている。基板設置台２２は、第２高周波電源２６に接続されている。
【００２６】
チャンバー２１には、エッチングガスを導入するためのガス導入口（図示されず）と、エッチングガスを排出して、チャンバー２１の内部を所定の圧力にするためのガス排出口（図示されず）とが設けられている。
【００２７】
本実施形態に例示するエッチング装置２０は、下記のエッチング条件に対応可能であるものとする。
圧力              ：２〜１００ｍＴｏｒｒ、
ＴｏｐＰｏｗｅｒ  ：２００〜１０００Ｗ、
ＢｉａｓＰｏｗｅｒ：１００〜１５００Ｗ（２５０〜１０００Ｖ）、
Ｂｉａｓ周波数    ：１３、５６ＭＨｚ
Ｇａｓ            ：Ｃｌ２またはＨＢｒ  （Ｈｅ、Ｎ２、Ｏ２、Ａｒのいずれか１つ以上が混合されていてもよい）。
【００２８】
例えば、以下の説明において、ＨＢｒとＯ２とＨｅの混合ガスをエッチングガスとして使用する場合、
ＨＢｒ  ：２０〜５００ｓｃｃｍ
Ｏ２    ：０〜１０ｓｃｃｍ
Ｈｅ    ：０〜５００ｓｃｃｍ
の範囲で矛盾が生じないものであることが好ましい。また、その場合に、ＨＢｒとＯ２との比が１０：１以上であることが、より好ましい。
【００２９】
上述のエッチング条件において、圧力は、２０〜５０ｍＴｏｒｒの範囲がより好ましい。また、ＢｉａｓＰｏｗｅｒは、１５０〜５００Ｗ（３００〜６００Ｖ）の範囲であることが、より好ましい。なお、上述のエッチング条件は、直径３００ｍｍのウェハ基板に対応したＩＣＰ方式のエッチング装置の条件例のであり、異なる直径のウェハ基板に対応するエッチング装置の場合、その装置に応じた条件に変更することが好ましい。
【００３０】
以下に、本実施形態の不揮発性半導体記憶装置１の製造するための製造工程について説明を行う。図４は、不揮発性半導体記憶装置１を製造するための製造工程における第１工程の状態を例示する断面図である。不揮発性半導体記憶装置１を製造するための第１工程において、基板２の上に、ゲート絶縁膜６となる第１絶縁膜１１を形成する。そして、その第１絶縁膜１１の上に、基板２の表面（基板２と第１絶縁膜１１との界面）からの距離が、第１高さＨ１となるように、第１導電体（ポリシリコン）膜１２を形成する。
【００３１】
図５は、不揮発性半導体記憶装置１を製造する第２工程の状態を例示する断面図である。その第２工程において、第１導電体膜１２の上に形成したレジストパターン（図示されず）をマスクにして、第１導電体膜１２をエッチングし、ワードゲート４を形成する。そのワードゲート４をマスクとして作用させて、セルフアライン技術を用いたエッチングによって、第１絶縁膜１１を選択的に除去してゲート絶縁膜６を形成する。
【００３２】
図６は、不揮発性半導体記憶装置１を製造する第３工程の状態を例示する断面図である。その第３工程において、第１絶縁膜１１が除去されたことによって露出した基板２の表面と、ゲート絶縁膜６の側面と、ワードゲート４の側面、およびワードゲート４の上面とを覆うＯＮＯ膜１３を形成する。ＯＮＯ膜１３は、第１酸化膜１３−１と窒化膜１３−２と第２酸化膜１３−３とを含んでいる。そのＯＮＯ膜１３は、後の工程において、電荷蓄積層７となる。また、第１酸化膜１３−１と窒化膜１３−２と第２酸化膜１３−３は、後の工程において、第１酸化膜７−１と窒化膜７−２と第２酸化膜７−３となる。
【００３３】
図７は、不揮発性半導体記憶装置１を製造する第４工程の状態を例示する断面図である。その第４工程において、ＯＮＯ膜１３の上に、第２導電体（ポリシリコン）膜１４を形成する。図７に示されているように、第４工程において、第２導電体膜１４の厚さが幅Ｗ１になるようにする。第４工程で、その幅Ｗ１の値を変更と、不揮発性半導体記憶装置１のコントロールゲート５における、幅Ｗ１を変更することが可能である。
【００３４】
図８は、不揮発性半導体記憶装置１を製造する第５工程の状態を例示する断面図である。その第５工程において、第２導電体膜１４をエッチバックし、２つのコントロールゲート５を同時的に形成している。図８に示されているように、ワードゲート４の最上部からコントロールゲート５の最上部までの差が、高低差Ｄ１になるようにする。高低差Ｄ１は、例えば、７０ｎｍ程度であることが好ましい。
【００３５】
図９は、一般的なコントロールゲート５の加工の様子を例示する図である。コントロールゲート５の形成において、ワードゲート４を基準に対称的に形成されるべきコントロールゲート５が、ウェハ外周部では、そのサイドウォール状の形が、非対称性になることがあった。図９に示されているように、これはガス流れがウェハ外周部ほど速いために発生していた。
【００３６】
本実施形態の第５工程においては、コントロールゲート５をサイドウォール形状とするときの形成過程で、そのコントロールゲート５の側面部分にエッチング生成物が付着しやすいようなエッチング条件を設定する。具体的には、エッチング装置のカソード側を高いＢｉａｓ、例えば、１５０〜２５０Ｗ（３００〜５００Ｖ）にする。
【００３７】
図１０は、コントロールゲート５の側面にエッチング生成物が付着し易いエッチング条件（カソード側を高Ｐｏｗｅｒにする条件）と、コントロールゲート５の左右非対称性との関連を示すグラフである。カソード側を高Ｐｏｗｅｒにすることによって、イオン効果で主体的にエッチングする条件となる。図１０に示されているように、イオン性が高いと、ガス流れ場の影響を最小化することができ、非対称性の問題を解消している。
【００３８】
図１１は、不揮発性半導体記憶装置１を製造する第６工程の状態を例示する断面図である。その第６工程において、ＯＮＯ膜１３を選択的に除去して、ワードゲート４の上面と、コントロールゲート５の側方の基板２の表面を露出する。図１１に示されているように、ＯＮＯ膜１３を選択的に除去することで。電荷蓄積層７を形成する。電荷蓄積層７の形成が完了した後、露出した基板２に不純物を注入してソース／ドレイン拡散層３を形成する。その後、ワードゲート４の上部のコントロールゲートシリサイド８と、コントロールゲート５の上部のワードゲートシリサイド９とを同時的に形成して、上述の図２に示されるようなメモリセルを形成する。
【００３９】
図１２は、本実施形態のコントロールゲート５の形成過程における、エッチング時間とコントロールゲート５の形状との関連を示すグラフである。折れ線３１は、エッチング時間の経過に対するコントロールゲート５の高さの変化を例示している。折れ線３２は、エッチング時間の経過に対するコントロールゲート５の幅の変化を例示している。
【００４０】
上述のように、コントロールゲート５の側面にエッチング生成物が付着し易いエッチング条件にすることで、時間経過に対するコントロールゲート５の側面の形状が、概ね垂直を維持している。その場合のコントロールゲート５幅は第２導電体膜１４を成膜したときの膜厚と同じになる。また、図１２に示されているように、上述の第５工程においては、エッチング時間を伸ばしても、コントロールゲート５の幅は同じで、コントロールゲート５の高さのみを制御することが出来る。
【００４１】
図１３は、本実施形態のコントロールゲート５の形成過程における、第２導電体膜１４を成膜したときの膜厚とコントロールゲート５の形状との関連を示すグラフである。折れ線３３は、第２導電体膜１４の膜厚に対し、その第２導電体膜１４をエッチングしたときのコントロールゲート５の幅を例示している。折れ線３４は、第２導電体膜１４の膜厚に対し、その第２導電体膜１４をエッチングしたときのコントロールゲート５の高さを例示している。
【００４２】
図１３に示されているように、コントロールゲート５の幅は、第２導電体膜１４を成膜したときの膜厚を変えることで、自由に変更できる。このとき、コントロールゲート５の高さは、第２導電体膜１４の膜厚に依存することなく概ね一定の高さを保持している。したがって、本実施形態の不揮発性半導体記憶装置１におけるコントロールゲート５は、その高さをエッチング時間で制御する事が可能である。そして、コントロールゲート５の幅は、第２導電体膜１４を成膜するときの膜厚で制御する事が可能である。ここにおいて、コントロールゲート５の幅と高さは、それぞれ独立に制御され、厳密な形状制御を達成する事ができる。
【００４３】
尚、上述してきた本実施形態の不揮発性半導体記憶装置１の製造において、使用するエッチング装置２０がＩＣＰ方式の装置に限定されることはない。例えば、低周波Ｂｉａｓエッチング装置の場合、エッチング条件として、
圧力              ：２〜５０ｍＴｏｒｒ、
ＢｉａｓＰｏｗｅｒ：５０〜４００Ｗ、
Ｂｉａｓ周波数    ：４００ｋＨｚ
Ｇａｓ            ：Ｃｌ２またはＨＢｒ  （Ｈｅ、Ｎ２、Ｏ２、Ａｒのいずれか１つ以上が混合されていてもよい）
という条件を適用することで、上述の実施形態と同様の作用効果を奏することができる。
【００４４】
［比較例］
図１４は、従来の製造方法で製造された不揮発性半導体記憶装置１０１と、本実施形態の製造方法を適用した不揮発性半導体記憶装置１との形状を対比させて例示する図である。図１４の（ａ）は、従来の製造方法で形成されたコントロールゲートの加工形状を示している。従来の不揮発性半導体記憶装置１０１の制御ゲート電極Ｇ３ａ（または制御ゲート電極Ｇ３ｂ）は、図１４の（ａ）に示されている通り、肩張り形状となっている。
【００４５】
図１４の（ｂ）は、本実施形態の製造方法で形成された不揮発性半導体記憶装置１のコントロールゲート５の形状を示している。図１４の（ｂ）に示されている通り、コントロールゲート５は、サイドウォール形状に形成され、かつ、その側面が垂直になっている。
【００４６】
図１４の（ｂ）に例示されている不揮発性半導体記憶装置１は、上述の製造方法を適用し、コントロールゲート５を形成するときに、ＩＣＰ装置のカソード側に、４５０Ｖの高Ｐｏｗｅｒを用いた。このエッチング条件を用いることで、ウェハ外周部のメモリセルにおける、サイドウォール形状のコントロールゲート５が、非対称となる不具合を解決している。また、第２導電体膜１４の膜厚と同じ幅でコントロールゲート５がサイドウォール形状に加工されている。そのため、第２導電体膜１４を成膜するときの膜厚で、コントロールゲート５の幅を厳密に制御することができる。さらに、コントロールゲート５の高さは、幅とは独立してエッチング時間で制御できるので、非常に厳密な形状制御を達成する事が出来る。
【００４７】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【００４８】
【図１】図１は、従来の不揮発性半導体記憶装置の構成を示す断面図である。
【図２】図２は、本実施形態の不揮発性半導体記憶装置１の構成を例示する断面図である。
【図３】図３は、エッチング装置２０の構成を例示する図である。
【図４】図４は、不揮発性半導体記憶装置１を製造する第１工程の状態を例示する断面図である。
【図５】図５は、不揮発性半導体記憶装置１を製造する第２工程の状態を例示する断面図である。
【図６】図６は、不揮発性半導体記憶装置１を製造する第３工程の状態を例示する断面図である。
【図７】図７は、不揮発性半導体記憶装置１を製造する第４工程の状態を例示する断面図である。
【図８】図８は、不揮発性半導体記憶装置１を製造する第５工程の状態を例示する断面図である。
【図９】図９は、一般的なコントロールゲート５の加工の様子を例示する図である。
【図１０】図１０は、カソード側を高Ｐｏｗｅｒにする条件と、コントロールゲート５の左右非対称性との関連を示すグラフである。
【図１１】図１１は、不揮発性半導体記憶装置１を製造する第６工程の状態を例示する断面図である。
【図１２】図１２は、エッチング時間とコントロールゲート５の形状との関連を示すグラフである。
【図１３】図１３は、第２導電体膜１４の膜厚とコントロールゲート５の形状との関連を示すグラフである。
【図１４】図１４は、従来の不揮発性半導体記憶装置１０１と、本実施形態の不揮発性半導体記憶装置１との形状を例示する図である。
【符号の説明】
【００４９】
１…不揮発性半導体記憶装置
２…基板
３…ソース／ドレイン拡散層
４…ワードゲート
５…コントロールゲート
６…ゲート絶縁膜
７…電荷蓄積層
７−１…第１酸化膜
７−２…窒化膜
７−３…第２酸化膜
８…コントロールゲートシリサイド
９…ワードゲートシリサイド
Ｈ１…第１高さ
Ｈ２…第２高さ
Ｄ１…高低差
Ｗ１…幅
１１…第１絶縁膜
１２…第１導電体（ポリシリコン）膜
１３…ＯＮＯ膜
１３−１…第１酸化膜
１３−２…窒化膜
１３−３…第２酸化膜
１４…第２導電体（ポリシリコン）膜
１５…ウェハ基板
２０…エッチング装置
２１…チャンバー
２２…基板設置台
２３…誘電体窓
２４…コイル
２５…第１高周波電源
２６…第２高周波電源
２７…折れ線
２８…折れ線
３１…折れ線
３２…折れ線
３３…折れ線
３４…折れ線
１０１…不揮発性半導体記憶装置
１０２…第１ゲート絶縁膜
１０９…シリサイド
１２１…ゲート分離絶縁膜
１３０…チャネル領域
Ｇ１…選択ゲート電極
Ｇ３ａ…制御ゲート電極
Ｇ３ｂ…制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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