(57)【要約】【課題】側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止する【解決手段】半導体基板１上に、ゲート電極を形成するための膜を積層形成する。第１膜としてシリコン窒化膜８ａ、第２膜としてシリコン酸化膜９ａを積層形成する。シリコン酸化膜９ａを加工して芯材パターン９を形成する。ウェット処理によりシリコン窒化膜８ａを選択的エッチングして、所定深さまで除去すると共に、芯材パターン９の直下に括れ部８ｂを形成する。非晶質シリコン膜１１ａを形成し、エッチバックによりスペーサパターン１１を形成する。芯材パターン９をエッチングにより除去すると独立したスペーサパターン１１を得ることができ、これをマスクとしてシリコン窒化膜８ａをＲＩＥエッチング加工しマスクパターン８を形成する。イオンが斜入しても芯材パターン９の直下部分が偏ったエッチング状態とならない。【選択図】図７
2010272731.tif 000002
【特許請求の範囲】
【請求項１】
被加工膜上に第１膜を形成する工程と、
前記第１膜の上面に第２膜を形成する工程と、
前記第２膜を加工して第１の幅のラインパターンを第２の幅のスペースで形成すると共に、前記ラインパターンの底部に前記第１の幅よりも狭い第３の幅の括れ部を設ける工程と、
前記ラインパターンの上面および側面並びに前記ラインパターン間に露出している前記第１膜の上面に沿うように所定膜厚の第３膜を形成する工程と、
異方性エッチング処理により前記第３膜を前記ラインパターンおよび前記第１膜の上面が露出するまで加工してスペーサパターンを形成する工程と、
前記スペーサパターンを形成した後、前記ラインパターンを除去する工程と、
前記ラインパターンを除去した後、異方性エッチング処理により前記スペーサパターンを前記第１膜に転写して、前記被加工膜を第４の幅のラインおよびスペースを有するラインアンドスペースパターンに加工するためのマスクパターンを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
被加工膜上に第１膜を形成する工程と、
前記第１膜の上面に第２膜を形成する工程と、
前記第２膜を加工して第１の幅のラインパターンを芯材パターンとして第２の幅のスペースで形成する工程と、
前記芯材パターン間に露出した前記第１膜を所定深さまで等方的にエッチング加工することで前記芯材パターンの直下の前記第１膜を横方向にエッチングして、前記第１膜からなり前記第１の幅のよりも狭い第３の幅の括れ部を形成する工程と、
前記括れ部を形成した後、前記芯材パターンの上面および側面並びに前記芯材パターン間に露出している前記第１膜の上面に沿うように所定膜厚の第３膜を形成する工程と、
異方性エッチング処理により前記第３膜を前記芯材パターンおよび前記第１膜の上面が露出するまで加工してスペーサパターンを形成する工程と、
前記スペーサパターンを形成した後、前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後、前記スペーサパターンをマスクとして前記第１膜を異方性エッチング処理により加工して、前記被加工膜を第４の幅のラインおよびスペースを有するラインアンドスペースパターンに加工するためのマスクパターンを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記括れ部を形成する工程では、前記第１膜を等方的にエッチングするウェットエッチング処理を行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第１の幅のラインパターンを形成する工程では、
前記ラインパターンの底部の幅が前記第１の幅を有し、前記底部から上部にかけて徐々に幅寸法が狭くなる順テーパ状に形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第１膜、第２膜、第３膜は、それぞれに対して３種の互いに異なる膜種としてシリコン酸化膜、シリコン窒化膜、シリコン膜の中からいずれかを用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細なパターンを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体加工技術のひとつであるフォトリソグラフィ技術においては、レジスト膜の光学的なパターニングの最小幅の限界を超えて微細化する技術として側壁転写加工技術がある。たとえば特許文献１に示すものでは、次のようなプロセスが採用される。
【０００３】
まず、被加工膜の上に第１膜を形成し、通常のリソグラフィ処理で第１膜をエッチング加工することで所定ピッチの芯材パターンを形成する。次に、第２膜を芯材パターンの上面および側面並びに被加工膜の露出上面に沿って所定膜厚で形成し、この第２膜をスペーサ加工して第１膜の上面および被加工膜の上面を露出させ、芯材パターンの側面にスペーサを形成する。この後、芯材パターンを除去してスペーサをマスクパターンとして残す。得られたマスクパターンをマスクとして利用して被加工膜を加工することで、芯材パターンよりも小さいピッチの微細な加工を行えるようにした技術である。
【０００４】
この場合、上記した第２膜により形成するマスクパターンは、スペーサ加工したものであるから、芯材パターン側に面した部分はほぼ垂直に形成されるが、芯材パターンと反対側の面は上部で丸みを帯びていて、非対称な形状である。このマスクパターンを被加工膜のマスクとしてＲＩＥ（reactive ion etching）法によりエッチングを行うと、被加工膜に転写されたパターンの幅寸法にも差が生じ、不均一なエッチングが行われてしまう場合がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−４３１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、半導体加工において側壁転写加工技術を用いる場合に、転写用のマスクパターンが非対称な形状となる場合でも極力均一なエッチングを行うことができるようにした半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法の一態様は、被加工膜上に第１膜を形成する工程と、前記第１膜の上面に第２膜を形成する工程と、前記第２膜を加工して第１の幅のラインパターンを第２の幅のスペースで形成すると共に、前記ラインパターンの底部に前記第１の幅よりも狭い第３の幅の括れ部を設ける工程と、前記ラインパターンの上面および側面並びに前記ラインパターン間に露出している前記第１膜の上面に沿うように所定膜厚の第３膜を形成する工程と、異方性エッチング処理により前記第３膜を前記ラインパターンおよび前記第１膜の上面が露出するまで加工してスペーサパターンを形成する工程と、前記スペーサパターンを形成した後に前記ラインパターンを除去する工程と、前記ラインパターンを除去した後異方性エッチング処理により前記スペーサパターンを前記第１膜に転写して、前記被加工膜を第４の幅のラインおよびスペースを有するラインアンドスペースパターンに加工するためのマスクパターンを形成する工程とを備えたところに特徴を有する。
【０００８】
また、本発明の半導体装置の製造方法の他の一態様は、被加工膜上に第１膜を形成する工程と、前記第１膜の上面に第２膜を形成する工程と、前記第２膜を加工して第１の幅のラインパターンを芯材パターンとして第２の幅のスペースで形成する工程と、前記芯材パターン間に露出した前記第１膜を所定深さまで等方的にエッチング加工することで前記芯材パターンの直下の前記第１膜を横方向にエッチングして、前記第１膜からなり前記第１の幅のよりも狭い第３の幅の括れ部を形成する工程と、前記括れ部を形成した後、前記芯材パターンの上面および側面並びに前記芯材パターン間に露出している前記第１膜の上面に沿うように所定膜厚の第３膜を形成する工程と、異方性エッチング処理により前記第３膜を前記芯材パターンおよび前記第１膜の上面が露出するまで加工してスペーサパターンを形成する工程と、前記スペーサパターンを形成した後、前記芯材パターンを除去する工程と、前記芯材パターンを除去した後、前記スペーサパターンをマスクとして前記第１膜を異方性エッチング処理により加工して、前記被加工膜を第４の幅のラインおよびスペースを有するラインアンドスペースパターンに加工するためのマスクパターンを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、半導体加工において側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】本発明の一実施形態で形成されるマスクパターンを説明するための図２中切断線３−３で示した部分における模式的断面図
【図４】製造工程の一段階における図３相当図（その１）
【図５】製造工程の一段階における図３相当図（その２）
【図６】製造工程の一段階における図３相当図（その３）
【図７】製造工程の一段階における図３相当図（その４）
【図８】製造工程の一段階における図３相当図（その５）
【図９】製造工程の一段階における図３相当図（その６）
【図１０】製造工程の一段階における図３相当図（その７）
【発明を実施するための形態】
【００１１】
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した本発明の一実施形態について図１ないし図１０を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１３】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、ＮＡＮＤセルユニット（メモリユニット）Ｓｕがマトリクス状に配置された状態で構成されている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとから構成される。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成である。
【００１４】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１５】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２において、半導体基板としてのシリコン基板に、ＳＴＩ（shallow trench isolation）構造により形成された複数本の素子分離絶縁膜２が図２中Ｙ方向に沿って形成されている。複数本の素子分離絶縁膜２は、図２中Ｘ方向に所定間隔を存した状態で配置され、これによってシリコン基板の表層部が複数本の活性領域（素子形成領域）３に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って複数本のワード線ＷＬが形成されている。複数本のワード線ＷＬは、図２中Ｙ方向に所定間隔を存した状態で配置されている。
【００１６】
図３は、本実施形態において形成されるマスクパターンを説明するためのものであって、図２の切断線３−３で示す部分の断面図である。すなわち、活性領域３の形成方向（図２中Ｙ方向）に沿って切断したもので、シリコン基板１の上面にはゲート絶縁膜としてのシリコン酸化膜４、フローティングゲート電極を形成するための多結晶シリコン膜５、ゲート間絶縁膜６およびコントロールゲート電極を形成するための多結晶シリコン膜７が積層形成されている。
【００１７】
また、多結晶シリコン膜７の上面に、ワード線ＷＬ加工用のマスクパターン８が所定のライン幅ｄ０および所定のスペース幅ｄ０（第４の幅に相当）でラインアンドスペースパターンとして形成されている。ここで、ライン幅ｄ０およびスペース幅ｄ０は、通常のリソグラフィ技術で可能なパターニングの寸法よりもさらに小さい寸法である。マスクパターン８は、シリコン窒化膜からなるもので、活性領域では多結晶シリコン膜７から下部のゲート間絶縁膜６、多結晶シリコン膜５をエッチング加工してゲート電極を形成するためのものである。
【００１８】
次に、上記のマスクパターン８を形成するための工程について図４〜図１０も参照して説明する。図４〜図１０は、図３と同じ部分で切断した場合の製造工程の一段階を示す模式的な断面図である。簡単のため、図５以降では、シリコン基板１、シリコン酸化膜４、多結晶シリコン膜５、ゲート間絶縁膜６を省略して示し、マスクパターン８を形成するための構成を中心に示している。
【００１９】
まず、図４に示すように、シリコン基板１上に熱酸化などによりゲート絶縁膜としてのシリコン酸化膜４を形成し、シリコン酸化膜４の上面に多結晶シリコン膜５、ゲート間絶縁膜６および多結晶シリコン膜７を順次積層してゲート電極の積層構造を形成する。なお、図示されていない断面において、シリコン基板１、シリコン酸化膜４および多結晶シリコン膜５にはＳＴＩ構造を形成するための溝が加工されており、溝内に素子分離絶縁膜が埋め込まれている。続いて、多結晶シリコン膜７の上面にマスクパターン８を形成するためのシリコン窒化膜８ａを所定膜厚で形成し、その上面に芯材パターン９を形成するためのＴＥＯＳ系のシリコン酸化膜９ａを所定膜厚で形成する。シリコン窒化膜８ａは第１膜として設けられ、シリコン酸化膜９ａは第２膜として設けられる。
【００２０】
次に、シリコン酸化膜９ａを加工するためのフォトリソグラフィ処理で、レジストを塗布してレジストパターン１０を形成する。レジストパターン１０は、所定のライン幅ｄ１（第１の幅に相当）のラインパターンが所定のスペース幅ｄ２（第２の幅に相当）でラインアンドスペースパターンとして形成されている。また、ライン幅ｄ１はスペース幅ｄ２よりも小さく設定されており、必要に応じてライン幅ｄ１を縮めるためのスリミング技術を利用しても良い。
【００２１】
次に、図５に示すように、レジストパターン１０を用いてシリコン酸化膜９ａを加工する。この場合、レジストパターン１０をマスクとしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜９ａをエッチングする。これにより、底面の幅寸法がｄ１で上面の幅寸法がｄ１よりも小さい形状すなわち断面が順テーパ形状をなす芯材パターン９が形成される。
【００２２】
レジストパターン１０をアッシングなどにより除去した後、ウェットエッチング処理によりシリコン窒化膜８ａを等方的にエッチング加工する。これにより、隣接する芯材パターン９間に露出していたシリコン窒化膜８ａは、所定深さまでエッチングされ、芯材パターン９の直下では、底面端部から内側に向けてシリコン窒化膜８ａがエッチングされ、芯材パターン９の底面部の幅寸法ｄ１よりも狭い幅寸法ｄ３（第３の幅に相当）の括れ部８ｂが形成される。
【００２３】
次に、図６に示すように、芯材パターン９の側面および上面、芯材パターン９間に露出しているシリコン窒化膜８ａの上面に沿うように非晶質シリコン膜１１ａを膜厚ｄ４で成膜する。非晶質シリコン膜１１ａは第３膜として形成される。非晶質シリコン膜１１ａは、芯材パターン９の底面部直下に回り込むように形成され、括れ部８ａの側面に沿うように形成されている。
【００２４】
続いて、図７に示すように、ＲＩＥ法により非晶質シリコン膜１１ａを選択的にエッチングして芯材パターン９の上面、芯材パターン９間のシリコン窒化膜８ａの上面に形成されているシリコン窒化膜１１ａを除去し、芯材パターン９の側壁面に残した非晶質シリコン膜１１ａによりスペーサパターン１１を形成する。スペーサパターン１１は、上端部において芯材パターン９に沿うように細くなった傾斜面もしくは凸の円弧状に丸みがついた形状に形成される。
【００２５】
次に、図８に示すように、芯材パターン９をウェットエッチングにより選択的にエッチングして除去する。これにより、スペーサパターン１１を独立した状態とする。この状態では、芯材パターン９が除去された部分で対向する２本のスペーサパターン１１の間は、底面部の開口幅に比べて上端開口部で狭い開口幅となるように傾いた状態に形成されている。各スペーサパターン１１の底面部では、底面の幅寸法よりも狭い括れ部８ｂ側にスペーサパターン１１の底部が張り出した状態に形成されている。また、芯材パターン９が形成されていなかった側で対向する２本のスペーサパターン１１の間は、上部において開口幅が広く形成されている。
【００２６】
続いて、図９、図１０に示すように、上記のスペーサパターン１１をマスクとして用いたＲＩＥ法によりスペーサパターン１１間に露出したてシリコン窒化膜８ａのエッチングを行い、スペーサパターン１１をシリコン窒化膜８ａに転写する。この場合、スペーサパターン１１は、上記したような形状に形成されているので、ＲＩＥ法による異方性エッチングでは次のように機能する。
【００２７】
まず、ＲＩＥ法によるエッチングでは、入射するイオンの角度が被加工物に対して垂直方向からの成分のみならず、斜め方向からも入射することがある。これは、例えばウエハ上に形成されているパターンの影響を受けることで、エッチング装置内のウエハステージ上のウエハとプラズマ領域との間に形成されるシースの界面が波打った状態になると、これによってイオンの照射方向が変化するために生ずる現象である。このようにイオンの入射方向が傾くと、対向する２本のスペーサパターン１１の形状が互いに逆方向に傾斜していることからエッチングで得られるパターンの幅寸法のばらつき発生の原因となる。
【００２８】
たとえば、芯材パターン９が形成されていた領域では対向する２本のスペーサパターン１１が、上端開口部分で狭く、底面部において広く形成されているので、従来方式のマスクを利用する場合には、図９に矢印Ａで示す角度でイオンが斜めに入射すると、底面部において偏った位置にイオンが入射する。この結果、シリコン窒化膜８ａのエッチングも偏った位置で進行し、入射するイオンと同方向に傾斜したスペーサパターン１１は細い幅でパターンが転写され、入射するイオンと逆方向に傾斜したスペーサパターン１１は太い幅でパターンが転写される傾向となる。
【００２９】
然るに、この実施形態においては、芯材パターン９が形成されていた領域では、スペーサパターン１１の底部に張り出した部分が形成され、シリコン窒化膜８ａが露出する部分が狭い幅ｄ３の括れ部８ｂとして形成されている。これによって、偏った方向に入射して底面部に到達したイオンはスペーサパターン１１の張り出し部分で阻止されるので、シリコン窒化膜８ａのエッチングが抑制される。結果的に、２本のスペーサパターン１１の芯材パターン９が形成されていた領域および芯材パターンが形成されていなかった領域のいずれにおいても、括れ部８ｂの幅ｄ３の部分に入射したイオンがシリコン窒化膜８ａのエッチングに寄与することになるので、図１０に示すように、矢印Ｂで示す角度までの範囲のイオンが有効に寄与することになり、括れ部８ｂで規制された開口幅でエッチングを進行させることができる。また、イオンが垂直方向から入射する領域についても、同様に括れ部８ｂの幅ｄ３の部分に入射したイオンがシリコン窒化膜８ａのエッチングに寄与することになるので、全体として略均一な幅寸法のパターンを形成することが可能となる。
【００３０】
なお、芯材パターン９が形成されていなかった側の領域では、対向するスペーサパターン１１は上部が開いた状態に形成されているので、斜め方向から入射するイオンも入り易くなる。この結果、シリコン窒化膜８ａのエッチング速度も速くなる傾向にあり、図１０に示すように、エッチングが進行していく。
【００３１】
このようにしてエッチングが進行すると、図３に示すように、シリコン窒化膜８ａにより形成されるマスクパターン８を得る。なお、最終的に形成されたマスクパターン８のライン幅とスペース幅が共にｄ０となるように、前段階における各処理工程であらかじめパターニングの各部の寸法を調整しておく。
【００３２】
このようにして形成されたマスクパターン８は、スペーサパターン１１のような隣接するもの同士の形状の相違を低減することができ、図３に示しているように揃った形状とすることができる。このマスクパターン８は、これをマスクとした下地の多結晶シリコン膜７、ゲート間絶縁膜６、多結晶シリコン膜５の加工に際して、パターン依存を極力低減して略均一な形状のラインアンドスペースパターンのゲート電極加工を可能とする。
この結果、ＲＩＥ法によるゲート加工工程で、イオンが斜めに入射することがあっても、それによる悪影響を受けて不均一なエッチング加工が発生することを極力抑制できるようになる。
【００３３】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第１膜、第２膜、第３膜は、互いに選択的にエッチング可能な膜として機能するものであればよく、実施形態で示したシリコン窒化膜８ａ、シリコン酸化膜９ａ、非晶質シリコン膜１１ａを必要に応じていずれかを割り当てて用いることができる。
【００３４】
ゲート電極の加工以外にも、トレンチ加工や配線加工などに適用することができ、用途によっては、被加工膜に形成するラインアンドスペースパターンにおいてスペース幅をライン幅とは異ならせてもよい。
【００３５】
対象となるデバイスは、ＮＡＮＤ型フラッシュメモリ装置以外に、ＮＯＲ型フラッシュメモリあるいはＳＲＡＭ、ＲＡＭなど各種のメモリデバイスなど微細化が要求される配線層を有する構成の半導体装置全般に適用できる。
【符号の説明】
【００３６】
図面中、１はシリコン基板（半導体基板）、７は多結晶シリコン膜（被加工膜）、８はマスクパターン、８ａはシリコン窒化膜（第１膜）、９は芯材パターン、９ａはシリコン酸化膜（第２膜）、１１はスペーサパターン、１１ａは非晶質シリコン膜（第３膜）である。
【図１】
2010272731.tif 000003
【図２】
2010272731.tif 000004
【図３】
2010272731.tif 000005
【図４】
2010272731.tif 000006
【図５】
2010272731.tif 000007
【図６】
2010272731.tif 000008
【図７】
2010272731.tif 000009
【図８】
2010272731.tif 000010
【図９】
2010272731.tif 000011
【図１０】
2010272731.tif 000012