(57)【要約】【課題】  不揮発性メモリーと揮発性メモリーの構成において、瞬断、α線等によって不揮発性メモリーの記憶情報が変化し誤動作した場合に、誤動作検知の有無に関わらず、正常動作に復帰する。【解決手段】  不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。【選択図】  図１
2010102779.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリーと、
前記不揮発性メモリーの出力に入力が接続された揮発性メモリーと、
前記不揮発性メモリーの入力に接続されたリセット端子と
を備え、
前記リセット端子から入力されるリセット信号の論理値に応じて、前記不揮発性メモリーから前記揮発性メモリーへ周期的にデータを転送する機能を有する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記不揮発性メモリーは、抵抗値を変化させて０／１の情報を記憶する抵抗分割型ＰＲＯＭを含んで構成される
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記抵抗分割型ＰＲＯＭは、バイポーラトランジスタのエミッタ・ベース間の接合を破壊することでエミッタ・コレクタ間をショートすることで抵抗値を低下させるアンチフューズ型の素子を備えて構成される
ことを特徴とする半導体記憶装置。
【請求項４】
請求項２において、
前記抵抗分割型ＰＲＯＭは、金属配線に電流を流すことで金属配線を溶断させて抵抗値を高くするフューズ型の素子を備えて構成される
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記揮発性メモリーは、前記リセット信号に応じて前記不揮発性メモリーに記憶されている情報を転送・保持し、その記憶情報を出力するＳＲＡＭを含んで構成される
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記リセット信号は、パルス発生器から、１ビット毎、１ワード毎、および任意の所定のビット数毎のいずれかの伝送レートでまとめて送信され、それを一単位として周期的に前記リセット端子から入力される
ことを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記パルス発生器は、前記半導体記憶装置を構成する少なくとも１つの部分と共に単一の半導体基板上に集積化された内蔵型のパルス発生器である
ことを特徴とする半導体記憶装置。
【請求項８】
請求項６において、
前記パルス発生器は、前記半導体記憶装置を構成する少なくとも１つの部分が形成された半導体基板に外部から接続される外付け型のパルス発生器である
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
前記不揮発性メモリー、前記揮発性メモリー、および前記リセット端子は、それを用いる他の回路と共に単一の半導体基板上に集積化されている
ことを特徴とする半導体記憶装置。 
【請求項１０】
ｎおよびｍをそれぞれ互いに独立な２以上の整数とした場合に行の総数がｎ、列の総数がｍとなる行および列によって互いに関係づけられた複数のメモリセルと、
前記複数のメモリセルの各々におけるワード線端子およびＳＲＡＭパストランジスタ入力端子がそれぞれ行毎に共通に接続されたワード線デコーダ・ドライバと、
前記複数のメモリセルの各々におけるデータ線端子が列毎に共通に接続されたデータ線デコーダ・ドライバと、
前記複数のメモリセルの各々におけるリセット端子が行毎に共通に接続されると共に、前記ワード線デコーダ・ドライバと互いに接続されたリセット信号生成部と
を備えたメモリセルアレイ構成の半導体記憶装置であって、
前記複数のメモリセルの各々は、不揮発性メモリーと、前記不揮発性メモリーの出力に入力が接続された揮発性メモリーと、前記不揮発性メモリーの入力に接続されると共に前記リセット信号生成部と接続されるリセット端子とを備え、
前記リセット端子から入力されるリセット信号の論理値に応じて、前記不揮発性メモリーから前記揮発性メモリーへ周期的にデータを転送する機能を有する
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０において、
前記不揮発性メモリーは、抵抗値を変化させて０／１の情報を記憶する抵抗分割型ＰＲＯＭを含んで構成される
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記抵抗分割型ＰＲＯＭは、バイポーラトランジスタのエミッタ・ベース間の接合を破壊することでエミッタ・コレクタ間をショートすることで抵抗値を低下させるアンチフューズ型の素子を備えて構成される
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１１において、
前記抵抗分割型ＰＲＯＭは、金属配線に電流を流すことで金属配線を溶断させて抵抗値を高くするフューズ型の素子を備えて構成される
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１０において、
前記揮発性メモリーは、前記リセット信号に応じて前記不揮発性メモリーに記憶されている情報を転送・保持し、その記憶情報を出力するＳＲＡＭを含んで構成される
ことを特徴とする半導体記憶装置。
【請求項１５】
ｎおよびｍをそれぞれ互いに独立な２以上の整数とした場合に行の総数がｎ、列の総数がｍとなる行および列によって互いに関係づけられた複数のメモリセルと、
前記複数のメモリセルの各々におけるワード線端子が行毎に共通に接続されると共に、前記複数のメモリセルの各々におけるＳＲＡＭパストランジスタ入力端子がビット毎に個別に接続されたワード線デコーダ・ドライバと、
前記複数のメモリセルの各々におけるデータ線端子が列毎に共通に接続されたデータ線デコーダ・ドライバと、
前記複数のメモリセルの各々におけるリセット端子がビット毎に個別に接続されると共に、前記ワード線デコーダ・ドライバと互いに接続されたリセット信号生成部と
を備えたメモリセルアレイ構成の半導体記憶装置であって、
前記複数のメモリセルの各々は、不揮発性メモリーと、前記不揮発性メモリーの出力に入力が接続された揮発性メモリーと、前記不揮発性メモリーの入力に接続されると共に前記リセット信号生成部と接続されるリセット端子とを備え、
前記リセット端子から入力されるリセット信号の論理値に応じて、前記不揮発性メモリーから前記揮発性メモリーへ周期的にデータを転送する機能を有する
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１５において、
前記不揮発性メモリーは、抵抗値を変化させて０／１の情報を記憶する抵抗分割型ＰＲＯＭを含んで構成される
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６において、
前記抵抗分割型ＰＲＯＭは、バイポーラトランジスタのエミッタ・ベース間の接合を破壊することでエミッタ・コレクタ間をショートすることで抵抗値を低下させるアンチフューズ型の素子を備えて構成される
ことを特徴とする半導体記憶装置。
【請求項１８】
請求項１６において、
前記抵抗分割型ＰＲＯＭは、金属配線に電流を流すことで金属配線を溶断させて抵抗値を高くするフューズ型の素子を備えて構成される
ことを特徴とする半導体記憶装置。
【請求項１９】
請求項１５において、
前記揮発性メモリーは、前記リセット信号に応じて前記不揮発性メモリーに記憶されている情報を転送・保持し、その記憶情報を出力するＳＲＡＭを含んで構成される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、不揮発性メモリーと揮発性メモリーとから構成される半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、不揮発性メモリーとして、抵抗変化メモリーを用いるものがあった（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００６−１４６９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本願発明者等は本願に先立って、揮発性メモリーを用いて、不揮発性メモリーの低消費電力化について検討を行った。電源ON時に不揮発性メモリーの記憶内容を揮発性メモリーに移すことについては上述の特許文献１の図４、図５に記載されている。
【０００５】
しかし、この回路構成では、電源を長時間にわたって常時ONさせておく必要のあるシステムで使用する場合やバッテリ駆動などの低消費電力が求められるシステムで使用させる場合に、電源電圧の瞬断や低下やα線によって揮発性メモリーの記憶内容が変化し、誤動作した際に、外部から信号を入力しなければ正常動作にもどることができないことを本発明者等は見いだした。
【０００６】
本発明の目的は、上記課題を解決し、半導体記憶装置の性能向上を図ることである。
【課題を解決するための手段】
【０００７】
本発明の代表的なものの一例を示せば、以下の通りである。すなわち、本発明の半導体記憶装置は、不揮発性メモリーと、前記不揮発性メモリーの出力に入力が接続された揮発性メモリーと、前記不揮発性メモリーの入力に接続されたリセット信号生成部とを備え、前記リセット信号生成部の出力信号の論理値に応じて、前記不揮発性メモリーから前記揮発性メモリーへ周期的にデータを転送する機能を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、多ビット（例えば１キロビット超）のＰＲＯＭの瞬断に対する信頼性の確保を低消費電力で行うことが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図を用いて本発明の実施形態について詳細に説明する。
【００１０】
［実施例１］
図１は抵抗分割型PROMとSRAMとリセット生成論理（RST_gen）とを含んで構成される本発明の半導体記憶装置の全体回路構成の一実施例を示したものである。リセット信号は、IC内／外付けしたパルス発生器によって発生させて連続パルスを、不揮発性メモリーに対して１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送る。
【００１１】
図１において、Ｒ２はバイポーラトランジスタのエミッタ・ベース間の接合を破壊することでエミッタ・コレクタ間をショートし、それによって抵抗値を低下させるアンチフューズ型の抵抗素子である。Ｒ２に直列に接続するＤ１はダイオード接続しているバイポーラトランジスタであり、Ｒ２のエミッタ・コレクタ間をショートする際に順方向に電流を流す。Ｐ１のＰＭＯＳトランジスタ、Ｎ１のＮＭＯＳトランジスタ、Ｎ２のＮＭＯＳトランジスタは、Ｄ１、Ｒ２と直列に接続され、Ｒ２のエミッタ・コレクタ間をショートさせる際には、Ｎ１のゲート電圧をＶＤＤに、Ｐ１のゲート電圧をＶＳＳとして、Ｐ１の電源端子ＶＤＤからＤ１、Ｒ２を介して、Ｎ１の電源端子ＶＳＳに電流を流す。Ｐ３のＰＭＯＳトランジスタ、Ｎ３のＮＭＯＳトランジスタのゲート端子はリセット生成論理（RST_gen）の出力に接続され、Ｐ４のＰＭＯＳトランジスタはゲート端子、ドレイン端子をＮ３、Ｐ３に接続する。Ｎ３、Ｐ４はリセット生成論理（RST_gen）から発生されたパルス信号をうけてＯＮし、Ｒ２のＰＭＯＳトランジスタのゲート端子に接続されるノードＰＵＰの電圧を降下させる。これにより、Ｐ２のＰＭＯＳはＯＮする。このときのＯＮ抵抗をＲ１とすると、ＰＲＯＭ記憶ノード（ＰＲＯＭ node）は、ＶＤＤ−Ｒ１×ＶＤＤ／（Ｒ１＋Ｒ２）の電圧となって、１／０の情報を出力する。Ｐ５のＰＭＯＳトランジスタ、Ｎ４のＮＭＯＳトランジスタは、ＰＲＯＭ記憶ノードに接続し、ゲート端子をＲＤ＿Ｐにより制御する。ＲＤ＿Ｐはリセット生成論理（RST_gen）から発生されたパルス信号に同期してＶＳＳからＶＤＤに電圧が上昇し、Ｐ５、Ｎ４をＯＮさせてＰＲＯＭ記憶ノードの論理値をＳＲＡＭに入力する。このとき同時に、ＳＷＷ＿ＮをＶＤＤからＶＳＳに低下させて、入力されたＰＲＯＭ記憶ノードの論理値をＳＲＡＭに書きこむ。リセット生成論理（RST_gen）の出力がＶＳＳに下がるのに合わせて、ＲＤ＿ＰをＶＤＤからＶＳＳに、ＳＷＷ＿ＮをＶＳＳからＶＤＤにすることで、ＳＲＡＭに書き込まれた論理値が、直列に接続されるＰ６のＰＭＯＳトランジスタ、Ｎ５のＮＭＯＳトランジスタを介して外部に出力する。
【００１２】
抵抗分割型ＰＲＯＭは、上記Ｐ２のＶＤＤ端子からＮ１のＶＳＳ端子に向けて電流Ｉを流し、Ｒ１とＲ２の抵抗比から論理値を決定する。このとき、Ｒ２のエミッタ・ベース間をショートさせてＲ２の抵抗値を下げ、論理値０を出力する場合、Ｉは増大する。このため、図１の本実施例の構成によれば、消費電力を下げるため、ＰＲＯＭの出力にＳＲＡＭを接続した上で、Ｐ２のゲート端子をＲＳＴ端子により制御しＰＲＯＭの記憶ノードの論理値をＳＲＡＭに転送することで、電流Ｉが定常的に流れることを防ぐ効果がある。
【００１３】
［実施例２］
図２Ａ〜２Ｄは図１の半導体記憶装置を構成する抵抗分割型PROM（Programmable Read Only Memory）の部分について説明するための図である。この抵抗分割型PROMのいくつかの実施例について図２Ａ〜２Ｄを用いて説明する。図２Ａに示すように、抵抗変化型記憶素子では、抵抗Ｒ１と、抵抗値を可変することができる抵抗Ｒ２、抵抗値を可変させる際にＯＮさせるワード線ドライバＰ１、通常動作時および抵抗値を可変さえる際にＯＮさせるデータ線ドライバＮ１、ＰＲＯＭの記憶情報を出力させる際にＯＮさせるＰ２、リセット信号（ＲＳＴ）を転送するトランジスタで構成する。
【００１４】
図２Ａにおいて、Ｒ２は抵抗値を可変させることができる抵抗素子である。Ｒ２に直列に接続するＤ１はダイオード接続しているバイポーラトランジスタであり、Ｒ２の抵抗値を変化させる際に順方向電流を流す。Ｐ１のＰＭＯＳトランジスタ、Ｎ１のＮＭＯＳトランジスタ、Ｎ２のＮＭＯＳトランジスタは、Ｄ１、Ｒ２と直列に接続され、抵抗値を変化させる際には、Ｎ１のゲート電圧をＶＤＤに、Ｐ１のゲート電圧をＶＳＳとして、Ｐ１の電源端子ＶＤＤからＤ１、Ｒ２を介して、Ｎ１の電源端子ＶＳＳに電流を流す。Ｐ３のＰＭＯＳトランジスタ、Ｎ３のＮＭＯＳトランジスタのゲート端子をリセット信号ＲＳＴにより制御し、Ｐ４のＰＭＯＳトランジスタはゲート端子、ドレイン端子をＮ３、Ｐ３に接続する。Ｎ３、Ｐ４はリセット信号ＲＳＴがＶＤＤになるとＯＮし、Ｐ２のＰＭＯＳトランジスタのゲート端子に接続されるノードＰＵＰの電圧を降下させる。これにより、Ｐ２のＰＭＯＳはＯＮする。このときのＯＮ抵抗をＲ１とすると、ＰＲＯＭ記憶ノード（ＰＲＯＭ node）は、ＶＤＤ−Ｒ１×ＶＤＤ／（Ｒ１＋Ｒ２）の電圧となって、１／０の情報を出力する。このときのタイミングチャートを図２Ｂに示す。図２Ａに示す抵抗分割型ＰＲＯＭではＲＳＴ信号がＶＤＤの時に、出力ＯＵＴの論理は確定し、そのとき同時にＶＤＤ／（Ｒ１＋Ｒ２）の電流Ｉが流れる。
【００１５】
上記で示した抵抗分割型ＰＲＯＭの可変抵抗に用いる金属配線の溶断を用いたフューズ型素子、バイポーラトランジスタのアンチフューズ型素子はいずれも、一度、抵抗値を可変させると元の抵抗値に復元することができないことを特徴とする。このため、図２Ａの本実施例によれば、上記の特徴から、本ＰＲＯＭのメモリーセルは一度のみ０／１の論理値を変えることができ、またＲＳＴ信号を入れる限り、何度でも０／１の論理値を出力することが可能となる。
【００１６】
図２に記載の抵抗分割型ＰＲＯＭでは、電源電圧をＲ１とＲ２によって分割させて１／０を出力させる。ＰＲＯＭに「１」の情報を記憶させる時は、抵抗値Ｒ２をＲ１に対して高くし、ＰＲＯＭに「０」の情報を記憶させる時は、抵抗値Ｒ２をＲ１に対して低くする。
【００１７】
抵抗Ｒ２には、バイポーラトランジスタのエミッタ・ベース間の接合を破壊することでエミッタ・コレクタ間をショートすることで抵抗値を低下させるアンチフューズ型の素子、あるいは金属配線に電流を流すことで金属配線を溶断させて抵抗値を高くするフューズ型の素子を用いる。図２Ｃは抵抗分割型ＰＲＯＭの可変抵抗としてアンチフューズ型の素子を用いた場合の半導体記憶装置の全体構成を、図２Ｄは抵抗分割型ＰＲＯＭの可変抵抗としてフューズ型の素子を用いた場合の半導体記憶装置の全体構成を、それぞれ示す。
【００１８】
図２Ｃに示すアンチフューズ型の素子を用いた抵抗分割型ＰＲＯＭでは、可変させる前の抵抗値Ｒ２は高抵抗であり、可変させる前の出力論理値は１となる。このため、メモリー全体で１を記憶させる頻度が多い半導体記憶装置では、可変させる抵抗の数を少なくすることができる。
【００１９】
図２Ｄに示すフューズ型の素子を用いた抵抗分割型ＰＲＯＭでは、可変させる前の抵抗値Ｒ２は低抵抗であり、可変させる前の出力論理値は０となる。このため、メモリー全体で０を記憶させる頻度が多い半導体記憶装置では、可変させる抵抗の数を少なくすることができる。
【００２０】
ＰＲＯＭの記憶情報を出力させる時は、タイミングチャート図２Ｂに示す通りＲＳＴ信号をHighにして、電源電圧からＲ１、Ｐ２、Ｒ２、Ｎ１を介して電流Ｉを流すことで、出力端子ＯＵＴに、ＶＤＤ−Ｒ１×ＶＤＤ／（Ｒ１＋Ｒ２）の電圧を発生さえて、１／０の情報を出力させる。
【００２１】
上記、抵抗分割型PROMではＩ×（ビット数）の定常電流が流れ、０を記憶させるビットが多くなると、Ｉが大きくなるため、図１に示すように抵抗分割型PROM１ビット毎に不揮発性メモリーであるSRAMを接続する。
【００２２】
＜「０」書き込み動作＞
図３は、図１の半導体記憶装置を構成する抵抗分割型PROMの可変抵抗としてバイポーラトランジスタのアンチフューズ素子を使った一実施例において「０」を書き込む場合の半導体記憶装置の動作を示す図である。図１に示したR２にアンチフューズ型のバイポーラ素子を用いた抵抗分割型PROMにおいて「０」を記憶させる場合は、図３に示すように、ワード線ドライバP1、データ線ドライバN1を共にONにして、抵抗値を変化させるバイポーラトランジスタR2に対してBreak currentを流し、R2のエミッタ・ベース接合を破壊して、エミッタ・コレクタ間をショートさせる。これによりR2の抵抗値を下げることで記憶させることができる。
【００２３】
＜SRAM書き込み動作＞
図４は、図３の動作で書き込まれた抵抗分割型PROMの記憶情報をSRAMに書き込む場合の半導体記憶装置の動作を示す図である。抵抗分割型PROMの記憶情報をSRAMに記憶させるには、図４に示すように、リセット信号（ＲＳＴ）をＶＤＤ、RW_N信号をＶＳＳ、ＳＷＷ＿Ｎ信号をＶＳＳ、ＲＤ＿Ｐ信号をＶＤＤにすることで、ＰＲＯＭ内のＰ２、Ｒ２、Ｎ１にかけて電流Ｉが流れ、Ｐ２のＯＮ抵抗Ｒ１と可変抵抗Ｒ２の抵抗分割によりＰＲＯＭ記憶ノードが１／０の電位となる。この状態でＲＤ＿Ｐ信号をＨｉｇｈにすると、このＰＲＯＭ記憶ノードの１／０の電位がパストランジスタ、インバータを介してＳＲＡＭ記憶ノードに伝搬する。これによりＳＲＡＭ記憶ノードにＰＲＯＭ記憶ノードの反転論理が書き込まれる。
【００２４】
＜SRAM記憶情報出力動作＞
図５は、図４の動作で書き込まれたSRAMの記憶情報を出力する場合の半導体記憶装置の動作を示す図である。書き込み動作終了後、ＲＤ＿Ｐ信号をＬＯＷにして、前段のパストランジスタをＯＦＦにしＰＲＯＭ記憶ノードとＳＲＡＭ記憶ノードの接続を遮断する。次にＲＳＴ信号をＬＯＷにして定常電流Ｉをなくし、ＳＷＷ＿Ｎ信号をＨＩＧＨとして、ＳＲＡＭ内のインバータ（ＩＮＶ２）、後段のパストランジスタを順次ＯＮさせてＯＵＴにＳＲＡＭ記憶ノードの反転論理値、すなわちＰＲＯＭ記憶ノードの論理値をＯＵＴ端子に出力させる。
【００２５】
［実施例３］
図６Ａは、図１の半導体記憶装置を構成するリセット信号生成論理の回路構成の一実施例を示す図である。抵抗分割型PROMに入力するリセット信号生成論理(RST_gen)を図６Ａに示す。リセット信号生成論理は、例えば、インバータを多段に接続したリングオシレータ(Ring Oscillator)と、スキャンレジスタによって構成されたパルス発生論理(pulse_gen)で構成する。
【００２６】
図６Ｂは、図６Ａのリセット信号生成論理における各信号波形のタイミングチャートを示す図である。タイミングチャート図６Ｂに示すように、リングオシレータによって発生させた連続パルス信号CKを、パルス発生論理に入力すると、出力端子RST[0]〜RST[n]に順次、パルスが発生する。
【００２７】
前記リセット信号生成論理は、外部からの制御信号を必要とせず、電源が入力されている限り、RST信号を順次発生させ続ける。
【００２８】
［実施例４］
図７は、抵抗分割型ＰＲＯＭ、ＳＲＡＭ、およびリセット端子を備えた本発明の半導体記憶装置を各メモリセルとして適用し、かつ、ワード線デコーダ・ドライバ論理、データ線デコーダ・ドライバ論理、およびリセット信号生成論理を組み合わせたｎ×ｍビット（ｎ、ｍはそれぞれ互いに独立な２以上の整数であって、かつ、ｎは行の総数を、ｍは列の総数を、それぞれ表すものとする。以下、同様。）のメモリアレイ構成の一実施例を示す図である。このメモリアレイ構成において、複数のメモリセルは、行の総数がｎ、列の総数がｍとなる行および列によって互いに関係づけられる。
【００２９】
図７において、各メモリセルのワード線端子（ＷＷ）およびＳＲＡＭパストランジスタ入力端子（ＲＤ＿Ｐ、ＳＷＷ＿Ｎ）はそれぞれ各行毎に共通化してワード線デコーダ・ドライバ論理（Word decoder & driver）に接続され、データ線端子（ＷＤ）は各列毎に共通化してデータ線デコーダ・ドライバ論理（Data decoder & driver）に接続される。特に、ワード線端子（ＷＷ）は各行の共通ワード線端子（ＷＷ［ｊ］）（ｊ＝0、1、2、・・・、ｎ−1）を介してワード線デコーダ・ドライバ論理に接続され、データ線端子（ＷＤ）は各列の共通データ線端子（ＷＤ［ｋ］）（ｋ＝0、1、2、・・・、ｍ−1）を介してデータ線デコーダ・ドライバ論理に接続される。ここで、ｊは行番号を、ｋは列番号を、それぞれ表す。また、各メモリセルのリセット端子（ＲＳＴ）は各行毎に共通化して各行の共通リセット端子（ＲＳＴ［ｊ］）（ｊ＝0、1、2、・・・、ｎ−1）を介してリセット信号生成論理（ＲＳＴ＿gen）に接続される。ワード線デコーダ・ドライバ論理は、ＲＳＴ＿genと互いに接続され、ＲＳＴ＿genから発生したリセット信号（ＲＳＴ信号）を受けて、各行毎にＲＤ＿Ｐ、ＳＷＷ＿Ｎの各端子へ送信する信号（ＲＤ＿Ｐ信号、ＳＷＷ＿Ｎ信号）を生成する。
【００３０】
各メモリセルのＰＲＯＭに「０」の論理値を書きこむ場合、ＲＳＴ＿genの出力を停止させた状態で、アドレス信号をワード線デコーダ・ドライバ論理、データ線デコーダ・ドライバ論理に入力し、ｎ×ｍビットのメモリセルから１ビットを選択し、選択した１ビットのメモリセルのワード線端子ＷＷからデータ線端子ＷＤにかけてアンチフューズを破壊する電流を流し、アンチフューズを破壊する。これにより、アンチフューズ素子の抵抗値を下げ、ＲＳＴ信号入力時に、ＰＲＯＭ記憶ノードの値を「０」とすることができる。上記「０」書きこみ動作を、「０」を記憶させたい全てのメモリセルに対して繰り返し実施する。
【００３１】
ＰＲＯＭに書き込んだ０／１の論理値をＯＵＴ端子に出力させるには、ＲＳＴ＿genからＲＳＴ信号を出力し、ワード線デコーダ・ドライバ論理から各行へのＲＤ＿Ｐ信号、ＳＷＷ＿Ｎ信号を生成して各行毎に、ＰＲＯＭ記憶ノードのＳＲＡＭ書き込み、およびＳＲＡＭ記憶ノードのＯＵＴ端子への出力を繰り返し実施する。
【００３２】
図７においては、ＲＳＴ信号、ＲＤ＿Ｐ信号、およびＳＷＷ＿Ｎ信号がそれぞれワード線毎に共通化され、メモリアレイ全体でｎ本のＲＳＴ信号線がリセット信号生成論理に接続している。本構成では、１ワード線毎（ｍビット毎）にリセット動作が行われるため、定常的に流れる電流はI×ｍとなる。
【００３３】
本実施例によれば、瞬断によってＳＲＡＭの出力値が誤動作してもＲＳＴ＿genからワード線毎に順次発行させるリセット信号により、外部からの入力信号なしに自動で正しい値に復帰するＰＲＯＭを、高々ｎのオーダーのリセット信号線数で、Ｉ×ｍ以下程度の消費電力で実現することが可能となり、もって低消費電力化と共に回路面積削減にも寄与するという効果がある。
【００３４】
［実施例５］
図８は、抵抗分割型ＰＲＯＭ、ＳＲＡＭ、およびリセット端子を備えた本発明の半導体記憶装置を各メモリセルとして適用し、かつ、ワード線デコーダ・ドライバ論理、データ線デコーダ・ドライバ論理、およびリセット信号生成論理を組み合わせたｎ×ｍビットのメモリアレイ構成の他の一実施例を示す図である。このメモリアレイ構成において、複数のメモリセルは、行の総数がｎ、列の総数がｍとなる行および列によって互いに関係づけられる。
【００３５】
図８において、各メモリセルのワード線端子（ＷＷ）は各行毎に共通化して各行の共通ワード線端子（ＷＷ［ｊ］）（ｊ＝0、1、2、・・・、ｎ−1）を介してワード線デコーダ・ドライバ論理（Word decoder & driver）に接続される。ここで、ｊは行番号を表す。一方、ＳＲＡＭパストランジスタ入力端子（ＲＤ＿Ｐ、ＳＷＷ＿Ｎ）はいずれも各ビット毎にワード線デコーダ・ドライバ論理に接続される。すなわち、各行においてｍ個のメモリセルに対応するｍ個のＲＤ＿Ｐ端子およびｍ個のＳＷＷ＿Ｎ端子はそれぞれ個別のｍ本ずつの制御線によってワード線デコーダ・ドライバ論理に接続される。データ線端子（ＷＤ）は各列毎に共通化して各列の共通データ線端子（ＷＤ［ｋ］）（ｋ＝0、1、2、・・・、ｍ−1）を介してデータ線デコーダ・ドライバ論理（Data decoder & driver）に接続される。ここで、ｋは列番号を表す。また、各メモリセルのリセット端子（ＲＳＴ）は各ビット毎にリセット信号生成論理（ＲＳＴ＿gen）に接続される。すなわち、各行においてｍ個のメモリセルに対応するｍ個ＲＳＴ端子は個別のｍ本の制御線によってＲＳＴ＿genに接続される。ワード線デコーダ・ドライバ論理は、ＲＳＴ＿genと互いに接続され、ＲＳＴ＿genから発生したリセット信号（ＲＳＴ信号）を受けて、各メモリセルのＲＤ＿Ｐ端子、ＳＷＷ＿Ｎ端子へ送信する信号（ＲＤ＿Ｐ信号、ＳＷＷ＿Ｎ信号）を生成する。
【００３６】
各メモリセルのＰＲＯＭに「０」の論理値を書きこむ場合、ＲＳＴ＿genの出力を停止させた状態で、アドレス信号をワード線デコーダ・ドライバ論理、データ線デコーダ・ドライバ論理に入力し、ｎ×ｍビットのメモリセルから１ビットを選択し、選択した１ビットのメモリセルのワード線端子ＷＷからデータ線端子ＷＤにかけてアンチフューズを破壊する電流を流し、アンチフューズを破壊する。これにより、アンチフューズ素子の抵抗値を下げ、ＲＳＴ信号入力時に、ＰＲＯＭ記憶ノードの値を「０」とすることができる。上記「０」書きこみ動作を、「０」を記憶させたい全てのメモリセルに対して繰り返し実施する。
【００３７】
ＰＲＯＭに書き込んだ０／１の論理値をＯＵＴ端子に出力させるには、ＲＳＴ＿genからＲＳＴ信号を出力し、ワード線デコーダ・ドライバ論理から各ビット毎にＲＤ＿Ｐ信号、ＳＷＷ＿Ｎ信号を生成して、ＰＲＯＭ記憶ノードのＳＲＡＭ書き込み、およびＳＲＡＭ記憶ノードのＯＵＴ端子への出力を繰り返し実施する。
【００３８】
図８においては、ＲＳＴ信号、ＲＤ＿Ｐ信号、およびＳＷＷ＿Ｎ信号がそれぞれ各ビット毎に生成され、メモリアレイ全体でｎ×ｍ本のＲＳＴ信号線がリセット信号生成論理に接続している。このため、図８の本実施例の構成によれば、１ビット毎にリセット動作が行われることとなり、そのため、定常的に流れる電流はIとなり、もって前記の構成に比べて消費電流（消費電力）を下げることができる。また、ＲＳＴ信号の本数が増えて各行におけるｍ個のメモリセルあるいはその一部が互いに独立に制御可能となることで、同時にリセット動作するビット数を減らすことができ、もって消費電流（消費電力）を下げることができる。
【００３９】
ＳＲＡＭの誤動作が発生した場合に、復帰するまでの時間を短くするためには、リングオシレータで発生する連続パルスの周波数を高くするか、ＲＳＴ信号の本数を減らし、同時にリセット動作するビットを多くすれば、より早い時間で正常動作に復帰することができる。ＲＳＴ信号の分割数に関しては、要求される消費電力、復帰するまでの時間を考慮し、任意に設定することができる。
【００４０】
本実施例によれば、瞬断によってＳＲＡＭの出力値が誤動作してもＲＳＴ＿genから１ビット毎に順次発行させるリセット信号により、外部からの入力信号なしに自動で正しい値に復帰するＰＲＯＭが消費電力Ｉ以下で実現することが可能となる。
【００４１】
［実施例６］
図９に瞬断等によってＳＲＡＭが誤動作した状態から正常な状態に復帰するまでの過程を示す一実施例として、４ビットのメモリアレイと各ビット毎にリセット信号をリセット信号生成回路に入力した構成でのタイミングチャートの例を示す。図９では、時刻ｔ１で発生した電源電圧（VDD）の急な低下によって各ビットの出力に「誤動作（false）」が発生し、その後、順次発行させるリセット信号によって、時刻t2でout[2]、時刻t3でout[3]、時刻t4でout[0]、時刻t5でout[1]のの出力が「正常動作(true)」に復帰する。
【００４２】
本実施例によれば、電源電圧の急な低下やα線等によってSRAMの記憶情報が誤動作しても、順次発行されるリセット信号によって外部からの入力信号なしに正常動作に復帰することができる。
【００４３】
以上、本発明の上記各実施例によれば、不揮発性メモリーと揮発性メモリーの構成において、瞬断、α線等によって不揮発性メモリーの記憶情報が変化し誤動作することを防ぎ、誤動作した場合でも、誤動作検知の有無に関わらず、正常動作に復帰し、不揮発性メモリーの記憶データの正しさを従来並の低消費電力で実現することが可能である。
【図面の簡単な説明】
【００４４】
【図１】抵抗分割型PROM、SRAM、およびリセット信号生成論理を備えた本発明の半導体記憶装置の一実施例を構成する各要素間の接続関係を示す図である。
【図２Ａ】図１の半導体記憶装置を構成する抵抗分割型PROMの全体構成を示す図である。
【図２Ｂ】図２Ａの抵抗分割型PROMの入力信号と出力信号と電流との関係を示す図である。
【図２Ｃ】抵抗分割型PROMの全体構成を示す図であって、図２Ａの中の可変抵抗としてアンチフューズ型の素子を用いた場合の構成を示す図である。
【図２Ｄ】抵抗分割型PROMの全体構成を示す図であって、図２Ａの中の可変抵抗としてフューズ型の素子を用いた場合の構成を示す図である。
【図３】図１の半導体記憶装置を構成する抵抗分割型PROMの可変抵抗としてバイポーラトランジスタのアンチフューズ素子を使った一実施例において「０」を書き込む場合の半導体記憶装置の動作を示す図である。
【図４】図３の動作で書き込まれた抵抗分割型PROMの記憶情報をSRAMに書き込む場合の半導体記憶装置の動作を示す図である。
【図５】図４の動作で書き込まれたSRAMの記憶情報を出力する場合の半導体記憶装置の動作を示す図である。
【図６Ａ】図１の半導体記憶装置を構成するリセット信号生成論理の回路構成の一実施例を示す図である。
【図６Ｂ】図６Ａのリセット信号生成論理における各信号波形のタイミングチャートを示す図である。
【図７】図１の半導体記憶装置をメモリセルとして適用し、かつ、ワード線毎にリセット信号を共通化させたｎ×ｍビットのメモリアレイの構成を示す図である。
【図８】図１の半導体記憶装置をメモリセルとして適用し、かつ、１ビット毎にリセット信号をリセット信号生成論理に接続させたｎ×ｍビットのメモリアレイの構成を示す図である。
【図９】電源電圧の急な低下によって誤動作した４ビットのメモリーが正常動作に復帰する際の各信号間のタイミング関係を表現したタイミングチャートを示す図である。
【符号の説明】
【００４５】
Ｐ１  第１のＰＭＯＳトランジスタ
Ｐ２  第２のＰＭＯＳトランジスタ
Ｐ３  第３のＰＭＯＳトランジスタ
Ｐ４  第４のＰＭＯＳトランジスタ
Ｐ５  第５のＰＭＯＳトランジスタ
Ｐ６  第６のＰＭＯＳトランジスタ
Ｎ１  第１のＮＭＯＳトランジスタ
Ｎ２  第２のＮＭＯＳトランジスタ
Ｎ３  第３のＮＭＯＳトランジスタ
Ｎ４  第４のＮＭＯＳトランジスタ
Ｎ５  第５のＮＭＯＳトランジスタ
Ｒ１  第２のＰＭＯＳトランジスタのＯＮ時の抵抗値
Ｒ２  可変抵抗素子の抵抗値
Ｄ１  第１のバイポーラトランジスタ
ＩＮＶ１  ＳＲＡＭ内の第１のインバータ
ＩＮＶ２  ＳＲＡＭ内の第２のインバータ。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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