(57)【要約】【課題】過渡的に低下した出力電圧をすみやかに定常状態に戻す。【解決手段】ＤＣ−ＤＣコンバータ（１０）は、出力直流電圧Ｖｏｕｔと基準電圧ＶＲＥＦ１との誤差を所定のゲインで増幅した誤差信号ＶＤＣＭと当該所定のゲインよりも高いゲインで増幅した誤差信号ＶＣＣＭとを生成する誤差増幅部（２０）と、誤差信号ＶＤＣＭと基準電圧ＶＲＥＦ２とを比較する比較器（４１）と、誤差信号ＶＣＣＭと基準電圧ＶＲＥＦ３とを比較する比較器（５１）と、誤差信号ＶＣＣＭと基準電圧Ｒ・ＩＬとを比較する比較器（６１）と、比較器（５１）の出力に応じて、誤差信号ＶＣＣＭが基準電圧ＶＲＥＦ３よりも低いときに、比較器（４１）の出力を選択する一方、誤差信号ＶＣＣＭが基準電圧ＶＲＥＦ３よりも高いときに、比較器（６１）の出力を選択するセレクタ（６５）と、セレクタ（６５）の出力に応じて、スイッチ（６８）をオンオフ制御するスイッチ制御部（７０）と、を備えている。【選択図】図１
2010268535.tif 000002
【特許請求の範囲】
【請求項１】
スイッチをオンオフすることで入力直流電圧を電圧パルスに変換し、当該電圧パルスをインダクタに供給して出力直流電圧を生成するＤＣ−ＤＣコンバータであって、
前記出力直流電圧と第１の基準電圧との誤差を所定のゲインで増幅した第１の誤差信号と当該所定のゲインよりも高いゲインで増幅した第２の誤差信号とを生成する誤差増幅部と、
前記第１の誤差信号と第２の基準電圧とを比較する第１の比較器と、
前記第２の誤差信号と第３の基準電圧とを比較する第２の比較器と、
前記第２の誤差信号と第４の基準電圧とを比較する第３の比較器と、
前記第２の比較器の出力に応じて、前記第２の誤差信号が前記第３の基準電圧よりも低いときに、前記第１の比較器の出力を選択する一方、前記第２の誤差信号が前記第３の基準電圧よりも高いときに、前記第３の比較器の出力を選択するセレクタと、
前記セレクタの出力に応じて、前記スイッチをオンオフ制御するスイッチ制御部と、を備えている
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
請求項１のＤＣ−ＤＣコンバータにおいて、
前記第２の誤差信号が前記第３の基準電圧よりも低くなってから前記スイッチが所定回数オンオフするまで前記第２の誤差信号の生成に係るゲインを高位に維持し、前記スイッチが前記所定回数オンオフしたのちに前記第２の誤差信号の生成に係るゲインを前記所定のゲインに切り替えるゲイン切替部を備えている
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
請求項２のＤＣ−ＤＣコンバータにおいて、
前記誤差増幅部は、
前記出力直流電圧と前記第１の基準電圧との誤差を前記所定のゲインで増幅して複数の電流信号を生成するエラーアンプと、
前記複数の電流信号のうちの１つを電圧に変換し、前記第１の誤差信号を生成する第１の電流電圧変換部と、
前記ゲイン切替部からの指示に応じて、前記複数の電流信号のうちの残りの並列接続状態を切り替える電流切替部と、
前記電流切替部から出力された電流信号を電圧に変換し、前記第２の誤差信号を生成する第２の電流電圧変換部と、を有する
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項４】
請求項２のＤＣ−ＤＣコンバータにおいて、
前記ゲイン切替部は、前記電圧パルスを前記所定回数カウントする
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
請求項２のＤＣ−ＤＣコンバータにおいて、
前記ゲイン切替部は、前記スイッチ制御部から出力される制御信号を前記所定回数カウントする
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項６】
請求項３のＤＣ−ＤＣコンバータにおいて、
前記電流切替部は、前記複数の電流信号のうちの残りの並列接続数を段階的に減少させる
ことを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に関し、特に、ＤＣ−ＤＣコンバータの負荷過渡応答特性の向上に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化に伴い、一つのセット基板上に多数のＣＰＵが構成されるケースが増加している。さらに、ＣＰＵの演算処理の高速化に伴い、ＣＰＵでの消費電流も増加してきている。例えば携帯電話機では、ワンセグＴＶ受信機能の普及に伴う動画処理能力の強化や、インターネット接続におけるデータ転送の高速化が急速に進んでいる。
【０００３】
ここで、ＣＰＵがアクティブモードでフル動作するときは、クロック周波数は最大で１ＧＨｚ付近まで増加し、そのとき消費電流は瞬間的に１Ａ近くに達する。一方、電話の待ち受け時などではＣＰＵは動作していない待機モードとなり、消費電流はリーク電流のみの数十μA程度になる。
【０００４】
したがって、バッテリーを入力源としてＣＰＵに所定の電源電圧を供給する電源回路には、大電力化に加えて広負荷範囲に渡る高効率化が要求される。特に、バッテリーの長時間使用のためには待機モードでの消費電力の低減が重要である。そのため、アクティブモードと待機モードとで動作モードを切り替える機能を有する電源回路が用いられる。そして、このような電源回路として、エラーアンプで生成される誤差電圧に基づいて、動作モードの切替を行うＤＣ−ＤＣコンバータが開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３２８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＤＣ−ＤＣコンバータでは、その負荷過渡応答特性がエラーアンプのゲインや応答速度に制限される。例えば、ＣＰＵが待機モードからアクティブモードへ瞬時に切り替わって負荷電流が急増する場合、負荷電流の急増によって出力電圧が低下し、その後、誤差電圧が上昇する。そして、誤差電圧が所定の電圧よりも大きくなって動作モードが切り替わり、デューティ比が増加して供給電力が増加する、というステップを踏んで、過渡的に低下した出力電圧を上昇させて安定化しようとする。このため、誤差電圧の上昇速度、即ちエラーアンプのゲインが小さく応答速度が遅いと、出力電圧に過大なアンダーシュート電圧が発生してしまう。電源電圧に発生するアンダーシュート電圧によって、ＣＰＵのパフォーマンスが低下したり、最悪時にはシステムが停止してしまう。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、過渡的に低下した出力電圧をすみやかに定常状態に戻すことを課題とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するため、本発明では、次のような解決手段を講じた。すなわち、スイッチをオンオフすることで入力直流電圧を電圧パルスに変換し、当該電圧パルスをインダクタに供給して出力直流電圧を生成するＤＣ−ＤＣコンバータとして、出力直流電圧と第１の基準電圧との誤差を所定のゲインで増幅した第１の誤差信号と当該所定のゲインよりも高いゲインで増幅した第２の誤差信号とを生成する誤差増幅部と、第１の誤差信号と第２の基準電圧とを比較する第１の比較器と、第２の誤差信号と第３の基準電圧とを比較する第２の比較器と、第２の誤差信号と第４の基準電圧とを比較する第３の比較器と、第２の比較器の出力に応じて、第２の誤差信号が第３の基準電圧よりも低いときに、第１の比較器の出力を選択する一方、第２の誤差信号が第３の基準電圧よりも高いときに、第３の比較器の出力を選択するセレクタと、セレクタの出力に応じて、スイッチをオンオフ制御するスイッチ制御部と、を備えている。
【０００９】
これによると、誤差増幅部において、高いゲインで増幅した第２の誤差信号に基づいて出力直流電圧の低下を検出しているから、誤差増幅部の応答速度が向上し、ＤＣ−ＤＣコンバータの過渡応答特性を向上することができる。
【００１０】
好ましくは、上記ＤＣ−ＤＣコンバータは、第２の誤差信号が第３の基準電圧よりも低くなってからスイッチが所定回数オンオフするまで第２の誤差信号の生成に係るゲインを高位に維持し、スイッチが所定回数オンオフしたのちに第２の誤差信号の生成に係るゲインを所定のゲインに切り替えるゲイン切替部を備えたものとする。具体的には、ゲイン切替部は、電圧パルス、あるいは、スイッチ制御部から出力される制御信号を所定回数カウントするものとする。
【００１１】
これによると、ＤＣ−ＤＣコンバータが高ゲインでフィードバック制御される期間を極力短くして、ＤＣ−ＤＣコンバータが発振するのを回避することができる。
【００１２】
また、具体的には、誤差増幅部は、出力直流電圧と第１の基準電圧との誤差を所定のゲインで増幅して複数の電流信号を生成するエラーアンプと、複数の電流信号のうちの１つを電圧に変換し、第１の誤差信号を生成する第１の電流電圧変換部と、ゲイン切替部からの指示に応じて、複数の電流信号のうちの残りの並列接続状態を切り替える電流切替部と、電流切替部から出力された電流信号を電圧に変換し、第２の誤差信号を生成する第２の電流電圧変換部と、を有するものとする。
【００１３】
これによると、第２の誤差信号の生成に係るゲインを所定のゲインと高いゲインとに容易にすばやく切り替えることができる。
【００１４】
また、好ましくは、電流切替部は、複数の電流信号のうちの残りの並列接続数を段階的に減少させるものとする。これによると、第２の誤差信号にオーバーシュートが発生するのを抑制しつつ、ＤＣ−ＤＣコンバータの負荷過渡応答特性をより向上することができる。
【発明の効果】
【００１５】
本発明によると、ＤＣ−ＤＣコンバータにおいて、過渡的に低下した出力電圧をすみやかに定常状態に戻すことができる。これにより、本発明に係るＤＣ−ＤＣコンバータを用いたＣＰＵ等のパフォーマンスを向上することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係るＤＣ−ＤＣコンバータの構成を示すブロック図である。
【図２】図１のＤＣ−ＤＣコンバータの動作を表すタイミングチャートである。
【図３】第２の実施形態に係るＤＣ−ＤＣコンバータの構成を示すブロック図である。
【図４】図３のＤＣ−ＤＣコンバータの動作を表すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００１８】
＜第１の実施形態＞
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータ１０の構成を示すブロック図である。本実施形態に係るＤＣ−ＤＣコンバータ１０は、スイッチ６８をオンオフすることで入力直流電圧Ｖｉｎを電圧パルスＶＬＸに変換し、電圧パルスＶＬＸを外部のインダクタ８１および平滑コンデンサ８２に供給して出力直流電圧Ｖｏｕｔを生成し、負荷９５の電源電圧として供給する。
【００１９】
誤差増幅部２０は、反転入力端に出力直流電圧Ｖｏｕｔを受け、非反転入力端に基準電圧ＶＲＥＦ１を受けて、これらの誤差を所定のゲインで増幅した誤差信号ＶＤＣＭと、当該所定のゲインよりも高いゲインで増幅した誤差信号ＶＣＣＭとを生成する。具体的に、誤差増幅部２０は、エラーアンプ２１と、電流電圧変換部２８と、電流電圧変換部２９と、電流切替部３０とを備えている。
【００２０】
エラーアンプ２１は、例えば、トランスコンダクタンス型増幅器で構成することができる。エラーアンプ２１は、反転入力端に出力直流電圧Ｖｏｕｔを受け、非反転入力端に基準電圧ＶＲＥＦ１を受け、これらの誤差を所定のゲインで増幅して３つの電流信号２２，２３，２４を生成する。
【００２１】
電流信号２２は、電流電圧変換部２８を介して、比較器４１の非反転入力端に接続される。電流信号２３および電流信号２４は、電流切替部３０と電流電圧変換部２９とを介して比較器５１および比較器６１の非反転入力端に接続される。
【００２２】
電流切替部３０は、電流信号２３および電流信号２４の並列接続状態を切り替えるスイッチ３１を備えている。スイッチ３１がオフのとき、電流信号２３のみが電流電圧変換部２９に接続され、スイッチ３１がオンのとき、電流信号２３および電流信号２４が電流電圧変換部２９に接続される。
【００２３】
電流電圧変換部２８は、電流信号２２を電圧に変換して、誤差信号ＶＤＣＭを生成する。電流電圧変換部２９は、電流切替部３０から出力される電流信号を電圧に変換して、誤差信号ＶＣＣＭを生成する。
【００２４】
比較器４１は、誤差信号ＶＤＣＭを非反転入力端に受け、基準電圧ＶＲＥＦ２を反転入力端に受けて、これらを比較する。
【００２５】
比較器５１は、誤差信号ＶＣＣＭを非反転入力端に受け、基準電圧ＶＲＥＦ３を反転入力端に受けて、これらを比較する。比較器５１は、誤差信号ＶＣＣＭが基準電圧ＶＲＥＦ３よりも高い場合に、Ｈレベルの信号ＶＭＯＤを出力する一方、誤差信号ＶＣＣＭが基準電圧ＶＲＥＦ３よりも低い場合に、Ｌレベルの信号ＶＭＯＤを出力する。
【００２６】
比較器６１は、誤差信号ＶＣＣＭを非反転入力端に受け、後述する電圧信号Ｒ・ＩＬを反転入力端に受けて、これらを比較する。
【００２７】
差動増幅器８５は、整流器８３に直列接続された電流検出用抵抗８６の両端電圧を受け、整流器８３に流れる電流に比例した電圧信号Ｒ・ＩＬを生成する。
【００２８】
セレクタ６５は、比較器４１および比較器６１の出力を受けて、比較器５１の信号ＶＭＯＤがＬレベルのときに、比較器４１の出力を選択する一方、信号ＶＭＯＤがＨレベルのときに、比較器６１の出力を選択する。
【００２９】
スイッチ制御部７０は、セレクタ６５の出力に応じて、スイッチ６８をオンオフ制御する。具体的に、スイッチ制御部７０は、ＲＳラッチ回路７１と、タイマー回路７２と、スイッチ６８のゲート駆動用ドライバ７３とを備えている。
【００３０】
ＲＳラッチ回路７１のセット端子Ｓには、セレクタ６５の出力が入力される。また、ＲＳラッチ回路７１の出力端子Ｑとリセット端子Ｒとの間には、タイマー回路７２が接続されている。そして、スイッチ制御部７０は、出力端子Ｑの信号がＨレベルのときにゲート駆動用ドライバ７３から出力される制御信号によりスイッチ６８をオンする。その後、設定されたオン時間Ｔｏｎが経過すると、タイマー回路７２から出力されたリセット信号がリセット端子Ｒに入力されて出力端子Ｑの信号がＬレベルになる。これにより、スイッチ制御部７０は、ゲート駆動用ドライバ７３から出力される制御信号によりスイッチ６８をオフする。
【００３１】
ゲイン切替部９０は、誤差信号ＶＣＣＭの生成に係るゲインとして所定のゲインと所定のゲインよりも高いゲインとを切り替える。ゲイン切替部９０は、例えば、カウンタ回路９１で構成することができる。カウンタ回路９１のトリガー端子Ｔには、電圧パルスＶＬＸが入力される。また、カウンタ回路９１のリセット端子Ｒには、信号ＶＭＯＤが入力される。ここで、信号ＶＭＯＤがＬレベルのとき、カウンタ回路９１は、反転出力端子／ＱからＨレベルの信号ＶＳＷを出力して、スイッチ３１をオンする。一方、信号ＶＭＯＤがＨレベルのとき、カウンタ回路９１は、電圧パルスＶＬＸを所定回数カウントすると反転出力端子／ＱからＬレベルの信号ＶＳＷを出力して、スイッチ３１をオフする。これにより、誤差信号ＶＣＣＭの生成に係るゲインを所定のゲインと所定のゲインよりも高いゲインとに容易にすばやく切り替えることができる。
【００３２】
なお、カウンタ回路９１は、スイッチ制御部７０から出力される制御信号をカウントしても良い。
【００３３】
次に、本実施形態に係るＤＣ−ＤＣコンバータ１０の待機時および通常時の動作を説明する。待機時において、誤差信号ＶＣＣＭは基準電圧ＶＲＥＦ３よりも低いため、比較器５１は、Ｌレベルの信号ＶＭＯＤを出力する。これにより、セレクタ６５は、比較器４１の出力を選択する。そして、セレクタ６５の出力に応じて、スイッチ制御部７０は、スイッチ６８をオンオフ制御する。
【００３４】
また、カウンタ回路９１は、Ｈレベルの信号ＶＳＷを出力し、スイッチ３１をオンしている。したがって、誤差増幅部２０では、誤差信号ＶＣＣＭの生成に係るゲインは２倍となっている。しかし、セレクタ６５では、比較器４１の出力が選択されているため、比較器６１の出力は無効化されてＤＣ−ＤＣコンバータ１０のフィードバック制御には関与しない。即ち、誤差信号ＶＣＣＭの生成に係るゲインは、高ゲインであっても不安定動作を引き起こすことはない。
【００３５】
また、本実施形態では、スイッチ６８の１スイッチング周期内にインダクタ電流ＩＬがゼロになる不連続モード（DCM：Discontｉｎuous Conduction Mode）動作をする。
【００３６】
具体的に、インダクタ電流ＩＬがゼロの時、負荷９５への電流によって平滑コンデンサ８２が放電されて出力直流電圧Ｖｏｕｔが低下すると、誤差信号ＶＤＣＭが上昇する。誤差信号ＶＤＣＭが基準電圧ＶＲＥＦ２よりも大きくなると、比較器４１の出力がＨレベルになる。そして、その出力によって、スイッチ制御部７０は、スイッチ６８をオンし、インダクタ電流ＩＬが上昇する。そして、オン時間Ｔｏｎが経過した後に、スイッチ６８をオフする。
【００３７】
スイッチ６８をオフすると、インダクタ電流ＩＬは整流器８３を介して減少しながら流れる。インダクタ電流ＩＬが負荷電流ＩＬＯＡＤ以上に流れている間は、平滑コンデンサ８２は充電されて出力直流電圧Ｖｏｕｔが上昇するが、インダクタ電流ＩＬが負荷電流ＩＬＯＡＤを下回ると、平滑コンデンサ８２は放電されて出力直流電圧Ｖｏｕｔが低下する。このように、待機時には、出力直流電圧Ｖｏｕｔが制御される。
【００３８】
このようなＤＣＭ動作に対し、インダクタ電流ＩＬが常時流れ続ける動作モードを連続モード（CCM：Contｉｎuous Conduction Mode）という。具体的に、負荷電流ＩＬＯＡＤが増加する通常時では、スイッチ６８のオフ時間が短くなり、やがて、スイッチ６８がターンオンするＣＣＭ動作になる。そして、負荷電流ＩＬＯＡＤによる出力直流電圧Ｖｏｕｔの定常的な低下に伴い、誤差信号ＶＣＣＭは上昇する。
【００３９】
そして、誤差信号ＶＣＣＭが基準電値ＶＲＥＦ３よりも大きくなると、比較器５１は、Ｈレベルの信号ＶＭＯＤを出力する。これにより、セレクタ６５は比較器６１の出力を選択する。また、カウンタ回路９１は、電圧パルスＶＬＸのカウントを開始し、所定回数として例えば、４回カウントするとスイッチ３１をオフする。これにより、誤差増幅部２０では、２倍となっていた誤差信号ＶＣＣＭの生成に係るゲインが、１倍のゲインに下がって安定動作するようになる。
【００４０】
また、比較器６１では、電圧信号Ｒ・ＩＬが誤差信号ＶＣＣＭよりも小さくなると、出力がＨレベルになる。この出力により、スイッチ制御部７０は、スイッチ６８をターンオンする。そして、設定された時間Ｔｏｎが経過すると、スイッチ制御部７０は、スイッチ６８をターンオフする。
【００４１】
そして、負荷電流ＩＬＯＡＤが多くなるなどで出力直流電圧Ｖｏｕｔが低下すると、誤差信号ＶＣＣＭが上昇し、インダクタ電流ＩＬの下限値も上昇する。即ち、スイッチ６８のオフ時間が短くなる。そうすると、平滑コンデンサ８２への供給電流が増加するので、出力直流電圧Ｖｏｕｔは上昇する。このように、通常時では、出力直流電圧Ｖｏｕｔが制御される。
【００４２】
図２は、本実施形態に係るＤＣ−ＤＣコンバータ１０の負荷過渡応答の動作を説明するタイミングチャートである。実線は本実施形態に係るＤＣ−ＤＣコンバータ１０の応答特性、破線は従来のＤＣ−ＤＣコンバータの応答特性を表す。時刻Ｔ１０以前は、本実施形態および従来のＤＣ−ＤＣコンバータはともに、ＤＣＭ動作をしており、時刻Ｔ１０で負荷電流ＩＬＯＡＤが急増する。そして、時刻Ｔ１０からＶｏｕｔは下降するためＶＣＣＭが上昇する。
【００４３】
従来のＤＣ−ＤＣコンバータは、破線のＶＣＣＭのように上昇スルーレートが遅く、時刻Ｔ１０から時刻Ｔ１５までＶｏｕｔが下降し、アンダーシュート電圧△Ｖｏｕｔ１が大きくなっている。
【００４４】
これに対して、本実施形態に係るＤＣ−ＤＣコンバータ１０では、ＤＣＭ動作時において、誤差信号ＶＣＣＭの生成に係るゲインを２倍に上げることにより、誤差信号ＶＣＣＭの上昇スルーレートを２倍速とすることができる。
【００４５】
そして、時刻Ｔ１０でＩＬＯＡＤが急増すると、実線のように誤差信号ＶＣＣＭが上昇する。このとき、誤差信号ＶＣＣＭの上昇スルーレートは２倍速となっているため、ＣＣＭ動作に変わる時刻Ｔ１１が、従来のＤＣ−ＤＣコンバータの時刻Ｔ１２よりも早くなる。
【００４６】
そして、時刻Ｔ１１で、本実施形態に係るＤＣ−ＤＣコンバータ１０はＣＣＭ動作になり、その後、インダクタ電流ＩＬが上昇する。このとき、誤差信号ＶＣＣＭのスルーレートは、２倍速となっているためインダクタ電流ＩＬの上昇スルーレートも速くなる。そして、時刻Ｔ１３になると、誤差信号ＶＣＣＭの生成に係るゲインが１倍となり、スルーレートが１倍速となる。
【００４７】
本実施形態に係るＤＣ−ＤＣコンバータ１０では、時刻Ｔ１３から時刻Ｔ１４までＶｏｕｔは下降しているが、その下限値に至るまでの時刻Ｔ１４は、従来のＤＣ−ＤＣコンバータの時刻Ｔ１５よりも早いため、アンダーシュート電圧△Ｖｏｕｔ２を小さくすることができる。ここで、誤差信号ＶＣＣＭの生成に係るゲインを２倍とした場合のシミュレーション結果によると、△Ｖｏｕｔ２を△Ｖｏｕｔ１よりも約３０％小さくすることができる。
【００４８】
なお、カウンタ回路９１でカウントする回数を４回よりも増やしてゲインの高い状態を長くすれば負荷過渡応答特性はより良くなる。しかし、ゲインの高い状態を長くすると発振のリスクが高くなるため、この回数を最適に設定する必要がある。
【００４９】
＜第２の実施形態＞
図３は、第２の実施形態に係るＤＣ−ＤＣコンバータ１０Ａの構成を示すブロック図である。以下、第１の実施形態との相違点についてのみ説明する。
【００５０】
誤差増幅部２０Ａにおけるエラーアンプ２１Ａは、反転入力端に出力直流電圧Ｖｏｕｔを受け、非反転入力端に基準電圧ＶＲＥＦ１を受け、これらの誤差を所定のゲインで増幅して５つの電流信号２２〜２６を生成する。
【００５１】
電流切替部３０Ａは、電流信号２３〜２６の並列接続状態を切り替えるスイッチ３１およびスイッチ３２を備えている。スイッチ３１およびスイッチ３２がオフのとき、電流信号２３のみが電流電圧変換部２９に接続される。スイッチ３１およびスイッチ３２がオンのとき、電流信号２３〜２６が電流電圧変換部２９に接続される。スイッチ３１がオン、且つスイッチ３２がオフのとき、電流信号２３および電流信号２４が電流電圧変換部２９に接続される。
【００５２】
ゲイン切替部９０Ａは、スイッチ３２を切り替えるカウンタ回路９１と、スイッチ３１を切り替えるカウンタ回路９２とを備えている。カウンタ回路９２のトリガー端子Ｔには、カウンタ回路９１の非反転出力端子Ｑが接続され、カウンタ回路９１を介して電圧パルスＶＬＸが入力される。また、カウンタ回路９２のリセット端子Ｒには、信号ＶＭＯＤが入力される。
【００５３】
ここで、信号ＶＭＯＤがＬレベルのとき、カウンタ回路９１は、反転出力端子／Ｑから信号ＶＳＷ１を出力して、スイッチ３２をオンする。また、カウンタ回路９２は、反転出力端子／Ｑから信号ＶＳＷ２を出力して、スイッチ３１をオンする。一方、信号ＶＭＯＤがＨレベルのとき、カウンタ回路９１は、電圧パルスＶＬＸを所定回数カウントすると反転出力端子／ＱからＬレベルの信号ＶＳＷ１を出力して、スイッチ３２をオフする。また、カウンタ回路９２は、電圧パルスＶＬＸを所定回数カウントすると反転出力端子／Ｑから信号ＶＳＷ２を出力して、スイッチ３１をオンする。
【００５４】
なお、カウンタ回路９２は、スイッチ制御部７０から出力される制御信号をカウントしても良い。
【００５５】
次に、本実施形態に係るＤＣ−ＤＣコンバータ１０Ａの待機時および通常時の動作を説明する。ＤＣ−ＤＣコンバータ１０ＡがＤＣＭ動作をする待機時において、カウンタ回路９１の反転出力端子／Ｑからは、Ｈレベルの信号ＶＳＷ１が出力され、カウンタ回路９２の反転出力端子／Ｑからは、Ｈレベルの信号ＶＳＷ２が出力される。これにより、スイッチ３１およびスイッチ３２がオンしている。したがって、誤差信号ＶＣＣＭの生成に係るゲインが４倍となっている。ここで、カウンタ回路９１およびカウンタ回路９２では、例えば、電圧パルスＶＬＸを２回カウントするように設定されている。
【００５６】
そして、負荷電流ＩＬＯＡＤが大きくなりＣＣＭ動作をする通常時になると、まずカウンタ回路９１が、電圧パルスＶＬＸのカウントを開始する。そして、カウンタ回路９１は、２回カウントすると反転出力端子／ＱからＬレベルの信号ＶＳＷ１を出力し、スイッチ３２をオフする。これにより、誤差信号ＶＣＣＭの生成に係るゲインが２倍となる。
【００５７】
その後、カウンタ回路９２は、カウンタ回路９１の非反転出力端子Ｑからの出力を受け、電圧パルスＶＬＸのカウントを開始する。そして、カウンタ回路９２は、２回カウントすると反転出力端子／ＱからＬレベルの信号ＶＳＷ２を出力し、スイッチ３１をオフする。これにより、誤差信号ＶＣＣＭの生成に係るゲインが１倍となる。
【００５８】
図４は、本実施形態に係るＤＣ−ＤＣコンバータ１０Ａの負荷過渡応答の動作を説明するタイミングチャートである。実線は本実施形態に係るＤＣ−ＤＣコンバータ１０Ａの応答特性、破線は従来のＤＣ−ＤＣコンバータの応答特性を表す。時刻Ｔ２０で負荷電流ＩＬＯＡＤが急増する。そして、時刻Ｔ２０からＶｏｕｔは下降するためＶＣＣＭが上昇する。このとき、ＤＣＭ動作をしている本実施形態に係るＤＣ−ＤＣコンバータ１０Ａでは、誤差信号ＶＣＣＭの上昇スルーレートが４倍速となっているため、ＣＣＭ動作に変わる時刻Ｔ２１が、従来のＤＣ−ＤＣコンバータの時刻Ｔ２３よりも早くなる。
【００５９】
そして、時刻Ｔ２１で、本実施形態に係るＤＣ−ＤＣコンバータ１０ＡはＣＣＭ動作になり、その後、インダクタ電流ＩＬは上昇する。このとき、誤差信号ＶＣＣＭのスルーレートは、従来の電圧ＶＣＣＭのスルーレートよりも速くなっているためインダクタ電流ＩＬの上昇スルーレートも速くなる。そして、時刻Ｔ２２になると、スルーレートが２倍速となる。これにより、ＤＣ−ＤＣコンバータ１０Ａでは、時刻Ｔ２２以後は、誤差信号ＶＣＣＭのオーバーシュート量を実施形態１と同等レベルに抑えることができる。
【００６０】
そして、時刻Ｔ２４になると、スルーレートが１倍速となる。本実施形態に係るＤＣ−ＤＣコンバータ１０Ａでは、時刻Ｔ２４から時刻Ｔ２５までＶｏｕｔは下降しているが、その下限値に至るまでの時刻Ｔ２５は、従来のＤＣ−ＤＣコンバータの時刻Ｔ２６よりも早いため、アンダーシュート電圧△Ｖｏｕｔ３を、△Ｖｏｕｔ１よりも約５０％小さくすることができる。
【００６１】
なお、カウンタ回路９１およびカウンタ回路９２では、カウントする回数がそれぞれ異なるように設定しても良い。また、カウントする回数をレジスタ等に設定して、ＤＣ−ＤＣコンバータ１０Ａの使用条件に応じて変更できるようにしても良い。
【００６２】
以上、本実施形態によると、誤差信号ＶＣＣＭのオーバーシュートを抑制しつつ、負荷過渡応答特性をより向上することができる。
【産業上の利用可能性】
【００６３】
本発明に係るＤＣ−ＤＣコンバータは、負荷過渡応答特性を向上できるため、携帯機器等の様々な電子機器の電源装置として有用である。
【符号の説明】
【００６４】
１０，１０Ａ ＤＣ−ＤＣコンバータ
２０，２０Ａ 誤差増幅部
２８  電流電圧変換部（第１の電流電圧変換部）
２９  電流電圧変換部（第２の電流電圧変換部）
３０，３０Ａ 電流切替部
４１  比較器（第１の比較器）
５１  比較器（第２の比較器）
６１  比較器（第３の比較器）
６５  セレクタ
６８  スイッチ
７０  スイッチ制御部
８１  インダクタ
９０，９０Ａ ゲイン切替部
【図１】
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【図２】
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【図３】
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【図４】
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