(57)【要約】【課題】本発明は、ＭＯＳＦＥＴのそれぞれが一義的に決る閾値電圧をもつ複数のＭＯＳＦＥＴの形成方法を提供する。【解決手段】各ＭＯＳＦＥＴのために、ドープされた井戸又はタブが形成される。次に、各半導体井戸に近接して、材料ラインを形成するために、パターン形成されたマスクが用いられる。この場合、ラインの幅はＭＯＳＦＥＴに所望の閾値電圧に依存する。イオンビームが材料ラインを通過するように、基板表面に対し鋭い角度で、傾斜イオン注入が行われる。より厚いラインはイオンビームに対し、より低い透過係数をもち、従って隣接した半導体井戸に到達するイオンビームの強度は低下する。ライン幅を適当に選択することにより、タブ中のドーパント濃度、従って最終的なＭＯＳＦＥＴ閾値電圧は制御できる。【選択図】図９
2010157759.tif 000002
【特許請求の範囲】
【請求項１】
複数の電界効果トランジスタを含み、第１のトランジスタは第１の伝導形のタブ領域中に形成され、第２のトランジスタとは異なる閾値電圧を特徴とし、第１のトランジスタはゲート構造及びタブ領域中に形成された第２の伝導形の正味の導電率をもつ第１及び第２のソース／ドレイン領域を含み、各ソース／ドレイン領域はゲート領域の相対する側のデバイスの横方向表面領域に沿って形成され、各ソース／ドレイン領域はゲート領域方向に延びる第１の部分とゲート領域から離れるように延びる第２の部分を含み、ソース、ドレイン領域の１つは、横方向表面領域に沿った第１の伝導形のタブドーパント濃度を特徴とし、第２の部分で第１のタブドーパント濃度は相対的に高く、第２の部分及びゲート構造に向う第１の領域から延びるタブドーパント濃度は相対的に低い半導体デバイス。
【請求項２】
前記１つのソース／ドレイン領域中の相対的に低いタブドーパント濃度は、ゲート構造に延びる請求項１記載のデバイス。
【請求項３】
前記１つのソース／ドレイン領域中の相対的に高いタブドーパント濃度は、１ｃｍ３当り１Ｅ１９より低く、前記１つのソース／ドレイン領域中の相対的に低いドーパント濃度は、１ｃｍ３当り９Ｅ１８より低い請求項１記載のデバイス。
【請求項４】
前記１つのソース／ドレイン領域中の相対的に高いタブドーパント濃度は１ｃｍ３当り１Ｅ１６ないし１ｃｍ３当り１Ｅ１９で、前記１つのソース／ドレイン領域中の相対的に低いドーパント濃度は、１ｃｍ３当り９Ｅ１８より低い請求項１記載のデバイス。
【請求項５】
前記１つのソース／ドレイン領域中の相対的に高いタブドーパント濃度は、１ｃｍ３当り約２Ｅ１８で、前記１つのソース／ドレイン領域中の相対的に低いドーパント濃度は、１ｃｍ３当り約１Ｅ１８である請求項１記載のデバイス。
【請求項６】
複数の電界効果トランジスタを含み、第１のトランジスタは第１の伝導形のタブ領域中に形成され、第１のトランジスタはゲート構造及びタブ領域中に形成された第２の伝導形の正味の導電率をもつ第１及び第２のソース／ドレイン領域を含み、１つのソース／ドレイン領域下のタブ領域は、１つのソース／ドレイン領域に沿い、ゲート領域に延びる第１の部分と、１つのソース／ドレイン領域に沿い、ゲート領域から離れるように延びる第２の部分を含み、第１の部分は第２の部分のタブドーパント濃度に比べ低い第１の伝導形のタブドーパント濃度を特徴とする半導体デバイス。
【請求項７】
低い第１の部分のタブドーパント濃度は、ゲート構造下まで延びる請求項６記載のデバイス。
【請求項８】
第２の部分中のタブドーパント濃度は、１ｃｍ３当り１Ｅ１９より低く、第１の部分中のタブドーパント濃度は、１ｃｍ３当り９Ｅ１８より低い請求項６記載のデバイス。
【請求項９】
第２の部分中のタブドーパント濃度は１ｃｍ３当り１Ｅ１６ないし１ｃｍ３当り１Ｅ１９で、第１の部分中のタブドーパント濃度は１ｃｍ３当り９Ｅ１８より低い請求項６記載のデバイス。
【請求項１０】
第２の部分中のタブドーパント濃度は１ｃｍ３当り約１Ｅ１８で、第１の部分中のタブドーパント濃度は１ｃｍ３当り約５Ｅ１７である請求項６記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野
本発明は電流を流すよう設計された伝導形が変化する接合を組込んだ半導体デバイス及びそのようなデバイスの作製方法に関する。より具体的には、本発明は一義的に決められる閾値電圧を有する金属−酸化物−電界効果トランジスタ（ＭＯＳＦＥＴ）及びそのようなデバイスを組込んだ集積回路の作製方法に関する。
【０００２】
本発明の背景
当業者には周知のように、ほとんどの金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、横方向に形成され、電流はソース領域及びドレイン領域間のチャネル中を、基板面又は基板表面に平行に流れる。
【０００３】
エンハンスメントモードのｎチャネルＭＯＳＦＥＴの場合、基板はドープされたｐ形で、ソース及びドレイン領域はｎ＋ドーピングに拡散又は注入される。薄い酸化物層がソース及びドレイン領域間で、シリコン表面領域から導電性ゲートを分離する。２つのｎ形領域間に導電性ｎ形チャネルが形成されない限り、ドレインからソースに電流は流れない。典型的な場合、ソースに接続された基板に対し、ゲートに正の電圧が印加された時、実効的に正の電荷がゲート金属上に堆積し、それに応答して、負電荷が下のシリコン中に誘起される。これらの負電荷は可動電子で、シリコン表面の薄い反転表面領域中に形成される。これらの誘起された可動電子はＭＯＳＦＥＴのチャネルを形成し、ドレインからソースへ電流が流れるようにする。ゲート電圧の効果は誘起されたチャネルのコンダクタンスを変えることである。コンダクタンスを下るとソース、チャネル及びドレイン間で電子が越える障壁が下る。もし、閾値電圧（ＶＴ）を越えるゲート電圧を印加することによって、障壁が十分下ると、十分な電子がソースからドレインへ流れる。閾値電圧はチャネルを誘起、すなわちＭＯＳＦＥＴを伝導状態に追いやるための反転領域を形成するのに必要な最小のゲート電圧である。ｎチャネルデバイスの場合、正のゲート電圧は導電性チャネルが誘起される前の正の閾値電圧より、大きくなければならない。同様にｐ形チャネルデバイス（ｎ形基板上に作られ、ｐ形ソース及びドレイン注入又は拡散を有する）は、チャネル中に（可動正孔を含む）必要な正の電荷を誘起する閾値より、より負のゲート電圧を必要とする。
【０００４】
閾値電圧はＭＯＳＦＥＴのいくつかの物理的及び電気的パラメータの関数で、その中には酸化物容量、酸化物厚、ゲート材料（典型的な場合、金属又はポリシリコン）とシリコン基板間の仕事関数差、チャネルドーピング及びゲート酸化物中の不純物イオン蓄積電荷が含まれる。以下で述べるように、従来技術に従うと、典型的な場合、基板ドーピング濃度は単一の集積回路上に異なる閾値電圧を有するＭＯＳＦＥＴを形成するために、変えられる。
【０００５】
集積回路チップ上に作製された複数のプレーナｎチャネルＭＯＳＦＥＴ能動デバイスが、図１に断面で示されている。基板（９）はｐ＋領域（５０）及びｐ層（５２）を含み、後者は典型的な場合、ｐ＋領域からエピタキシャル技術により、成長させる。ＭＯＳＦＥＴ（２，４，６）が基板（９）中に作製されている。ＭＯＳＦＥＴ（２）はＬＯＣＯＳ（シリコン基板の局所酸化）領域（１０）により、ＭＯＳＦＥＴ（４）から分離されている。同様に、ＭＯＳＦＥＴ（６）はＬＯＣＯＳ領域（１２）により、ＭＯＳＦＥＴ（４）から分離されている。あるいは、ＭＯＳＦＥＴ（２，４，６）は浅いトレンチ分離（ＳＩＴ）により、電気的に分離してもよい。この場合、非等方性エッチングが２つの能動デバイス間の領域中に、トレンチを形成する。これは絶縁性材料で満される。
【０００６】
ＭＯＳＦＥＴ（２）はゲート（１４）及びｎ形井戸（２０）中に拡散させたソース領域（１６）及びドレイン領域（１８）を含む。ＭＯＳＦＥＴ（４）はゲート（２８）及びｐ形井戸（３４）中に拡散させたソース領域（３０）及びドレイン領域（３２）を含む。最後に、ＭＯＳＦＥＴ（６）はゲート（３８）及びｎ形井戸（４４）中に拡散させたソース領域（４０）及びドレイン領域（４２）を含む。ゲート（１４，２８，３８）はゲート酸化物層とも呼ばれる二酸化シリコン層（４６）により、基板（９）から分離されている。
【０００７】
図１は集積回路の一部を簡略化して示すことを意図しているから、各種のコンタクト、相互接続、ビア及び金属層は示されておらず、形状の寸法比率は実際と異なる。特にディジタル用途では、チップの隣接した領域上にｎチャネル及びｐチャネルＭＯＳＦＥＴの組合せを作製することが、特に有利である。この相補ＭＯＳＦＥＴ（ＣＭＯＳ）形態が、図２中に基本的なインバータ回路の形で示されており、ＰＭＯＳＦＥＴ（６０）及びＮＭＯＳＦＥＴ（６２）を含む。ＭＯＳＦＥＴ（６０）及び（６２）のドレインは相互に接続され、出力端子（Ｖｏｕｔ）を形成する。入力端子（Ｖｉｎ）はＭＯＳＦＥＴゲートの共通の接続により、形成されている。動作電圧はＶＤで示されている。図２の概略図において、ＰＭＯＳＦＥＴ（６０）は図１のＭＯＳＦＥＴ（２）の構造で実施でき、ＮＭＯＳＦＥＴ（６２）は図１のＭＯＳＦＥＴ（４）の構造で実施できる。
【０００８】
現在の集積回路作製では、単一のチップ上に多くの機能及びサブシステムを組合せる。たとえば、異なる型の論理回路、論理類、及びメモリ要素を組合せる。たとえば、最適の動作及び最小のパワー消費のために、集積回路上の個々のデバイスは、異なる動作電圧、すなわちＶＤ及びＶＳ値で動作してよい。従って、能動デバイスは選択された動作電圧に適合させるのに必要な物理的特徴を有するように作製しなければならない。しかし、これらの特性を有する物理的デバイスを生成する上で、作製プロセス工程の数を最小かつ簡単化することも望ましい。
【０００９】
たとえば、図１のＭＯＳＦＥＴ（２，４，６）のそれぞれは、異なる動作電圧、すなわちＶＤ／ＶＳ又は異なる閾値電圧ＶＴで動作するよう設計してよい。一般に、デバイスのパワー消費、従ってチップ全体のパワー消費を最小にするのに必要な特性を生じる最小値にデバイス動作電圧を実現するのが望ましい。しかし、反対の効果があることが知られている。デバイス動作電圧が低下するにつれ、デバイスの動作速度も低下する。従って、これら両方のパラメータの最適値を得るために、個々のデバイスを必要な速度特性と一致する動作電圧で動作させる必要がある。
【００１０】
チップ上に複数の動作電圧ができると、能動要素及びチップの回路によって生じる複数の出力電圧もできる可能性がある。従って、前の出力電圧に応答する入力回路又はデバイスは、その出力電圧に適合しなければならず、能動デバイスは適切な入力電圧でターンオンするよう設計しなければならない。ＭＯＳＦＥＴ及び接合電界効果デバイス（ＪＦＥＴ）の場合、このターンオン電圧が閾値電圧で、その値は上述のデバイスのある種の物理的パラメータにより実現される。
【００１１】
異なる閾値電圧を有する複数のＭＯＳＦＥＴを形成する従来技術のプロセスが、図３ないし６に示されている。このプロセスの終結において、各タブ又は井戸は異なるゲート濃度を有し、従って各タブ中に形成されるＭＯＳＦＥＴは、異なる閾値電圧をもつ。図３に示されるように、ｐ＋基板（１００）はエピタキシャル成長させたｐ層（１０２）を支持し、その中に複数（この例では３個）のｎ形タブが形成されている。当業者はここに示されている概念は、ｐ又はｎ形基板中にｐ形タブ又は井戸を形成する場合にも適用できることを認識する。タブを形成するためには、エピタキシャル層（１０２）のある領域は、タブ領域を規定するマスク間の空間を作って、マスク（１０４，１０６，１０８，１１０）によりマスクされる。矢印はｎ形井戸を作るために、リン又はヒ素を注入することを示す。典型的な場合、注入エネルギーは１０ないし１００ｋｅＶで、ドーズ量は１ｃｍ２当り１Ｅ１２ないし５Ｅ１４である。
【００１２】
図４に示されるように、この注入工程により、３つのｎ形井戸（１２０，１２２，１２４）が形成され、それぞれ同じドーピング濃度を有する。もし３個の井戸の全ての他の物理的及び電気的パラメータが等価なら、プロセスのこの時点で、閾値電圧は等価である。図４は更に、マスク（１２６）及び（１２８）により井戸（１２２）及び（１２４）（及び基板（１００）の他の領域）をマスクしたまま、井戸（１２０）に第２の注入を適用することを示している。従って、井戸（１２０）中に形成されるＭＯＳＦＥＴの場合、最終のドーピング濃度及び閾値電圧は、井戸（１２０）中への図４の注入パラメータにより決る。
【００１３】
図５に続くと、井戸（１２０）及び（１２４）はそれぞれマスク（１３０）及び（１３２）によりマスクされる。その中に形成されるＭＯＳＦＥＴの最終のドーピング濃度及び閾値電圧を実現するため、井戸（１２２）に対し追加された工程を施す。最後に、図６に示されるように、マスク（１３４）で井戸（１２０）及び（１２２）がマスクされ、必要なら基板（１００）の残りがマスク（１３６）によりマスクされる。井戸（１２４）中のドーピング濃度、従ってその中に形成されるＭＯＳＦＥＴの閾値電圧を実現するため、追加された注入を行う。このプロセスは集積回路上の任意の数のＭＯＳＦＥＴに対して容易に拡張できるが、集積回路に必要な閾値電圧の数に基く数の一義的なマスクとマスク工程が必要であることに注意する必要がある。集積回路の作製において、マスクの数を減すことは常に望ましい。なぜなら、それらを設計し、作製すること及び作製プロセス工程は、高価だからである。
【００１４】
当業者には周知のように、この時点でＭＯＳＦＥＴの作製は、従来通り進む。各ＭＯＳＦＥＴに対し、ゲート酸化物を成長させるか堆積させ、ゲートの形成が続く。ゲートは低濃度ドープドレイン及びソース領域を形成するため、第１の低ドーズ注入のマスクとして働く。次に、たとえば化学気相堆積により、二酸化シリコンの比較的厚い層を堆積させ、そのある部分を非等方的にエッチングし、ゲートに隣接した２つの側壁スペーサのみを残す。スペーサはソース及びドレイン領域を形成するため、高ドーズドーパント注入に対するマスクとして働く。ドライブイン拡散工程の後、ソース及びドレイン領域と隣接した低濃度ドープ領域が形成させる。
【００１５】
本発明の簡単な要約
半導体デバイスに対し、複数の閾値電圧の形成を更に進めるため、異なる閾値電圧値をもつＭＯＳＦＥＴデバイスを、形成する方法を供する。
【００１６】
本発明の一実施例に従うと、集積回路半導体デバイスは複数のドープされたタブ又は井戸を含み、後にその中にソース、ドレイン及びチャネル領域が形成される。各井戸中のドーパント濃度は、その井戸中に形成されるＭＯＳＦＥＴデバイスに必要な閾値電圧を生じるように実現される。タブ中に異なるドーピングレベルを生成するために、フォトレジスト、ポリシリコン、二酸化シリコン、シリコン窒化物又は注入イオンの浸透を阻止又は妨げる任意の材料のパターン形成されたラインを通して、傾斜注入を行う。パターン形成層中の各ラインは、パターン層を貫きラインに隣接した領域中の基板に入る注入イオンの数を制御するため、異なる幅をもつ。同じイオン注入エネルギー（典型的な場合、ｋｅＶで測定される）に対し、厚いラインより層中の薄いラインを、より多くのイオンが透過する。従って、隣接したより薄いパターンラインを通した注入により形成されたタブは、より高いドーピング濃度を有し、その中に形成されたＭＯＳＦＥＴは、より高い閾値電圧をもつ。
【００１７】
本発明に従う方法は、異なる閾値電圧を有するＭＯＳＦＥＴを形成する費用と複雑さを減少させる。ある範囲の閾値電圧をもつ複数のＭＯＳＦＥＴが、マスク工程をつけ加えることなく同時に形成できる。
【図面の簡単な説明】
【００１８】
【図１】従来技術のＭＯＳＦＥＴデバイスの断面図である。
【図２】従来技術のＣＭＯＳ集積回路の部分的な概略図である。
【図３】一連のプロセス工程中の異なる閾値電圧をもつＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示す図である。
【図４】一連のプロセス工程中の異なる閾値電圧をもつＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示す図である。
【図５】一連のプロセス工程中の異なる閾値電圧をもつＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示す図である。
【図６】一連のプロセス工程中の異なる閾値電圧をもつＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示す図である。
【図７】従来技術の集積回路の概略を示す図である。
【図８】従来技術の集積回路の概略を示す図である。
【図９】本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１０】本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１１】本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１２】ＡおよびＢは、本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１３】ＡおよびＢは、本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１４】本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１５】ＡおよびＢは、本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１６】ＡおよびＢは、本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【図１７】Ａ、ＢおよびＣは、本発明の指針に従い、異なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断面で示す図である。
【００１９】
本発明の詳細な記述
図７は２対のＣＭＯＳデバイスを示す従来技術のＣＭＯＳ集積回路（１６８）の部分的な概略図である。ＰＭＯＳＦＥＴ（１７０）及びNMＯＳＦＥＴ（１７２）は第１のＣＭＯＳ対を形成し、ＰＭＯＳＦＥＴ（１７４）及びNMＯＳＦＥＴ（１７６）は第２のＣＭＯＳ対を形成する。Ｖｉｎ１はＰＭＯＳＦＥＴ（１７０）及びNMＯＳＦＥＴ（１７２）に対するゲート駆動信号で、それは共通のドレイン接続において、出力信号（Ｖｏｕｔ１）を生じる。Ｖｉｎ２はＣＭＯＳ対ＰＭＯＳＦＥＴ（１７４）及びNMＯＳＦＥＴ（１７６）に対するゲート信号で、それは出力信号Ｖｏｕｔ２を生じる。更に、ＰＭＯＳＦＥＴ（１７０）はドレイン電圧Ｖｄｄに応答し、ＰＭＯＳＦＥＴ（１７４）はドレイン電圧Ｖｄｄ２に応答することに注意する必要がある。ドレイン電圧Ｖｄｄ１及びＶｄｄ２は図７中ではオフチップ電圧源から生じるように示されているが、それらはオフチップ又はオンチップで発生させてよい。一実施例において、Ｖｄｄ１及びＶｄｄ２は等しくないから、Ｖｏｕｔ１はＶｏｕｔ２に等しくない。典型的な回路形態において、両方の出力信号Ｖｏｕｔ１及びＶｏｕｔ２は、直列につないだ回路チェイン中の次の能動要素を駆動する。たとえば、Ｖｏｕｔ１は入力信号Ｖｉｎ２として働き、Ｖｏｕｔ２は集積回路（１６８）中の別の要素に供給するか、チップ外に送ることができる。Ｖｉｎ１は集積回路（１６８）中の別の回路により生成しても、オフチップ源から生成してもよい。いずれにしても、異なる動作電圧（Ｖｄｄ１及びＶｄｄ２）及び入力／出力電圧（Ｖｉｎ１，Ｖｉｎ２，Ｖｏｕｔ１，Ｖｏｕｔ２）の使用には、異なる閾値電圧を有するＭＯＳＦＥＴの作製が必要なことは明らかである。その結果、たとえばＰＭＯＳＦＥＴ（１７０）及びNMＯＳＦＥＴ（１７２）を含むＣＭＯＳ対は、第１の閾値電圧を有するように作製し、ＰＭＯＳＦＥＴ（１７４）及びNMＯＳＦＥＴ（１７６）を含むＣＭＯＳ対は、第２の閾値電圧を有するように作製してよい。
【００２０】
図８はNMＯＳデバイス（１８２）及びNMＯＳＦＥＴ（１８４）を含む別の集積回路（１７８）の例を示す。図７と同様、入力信号Ｖｇ１及びＶｇ２は同じ電圧範囲になくてよく、従ってNMＯＳＦＥＴデバイス（１８２）及び（１８４）は、異なる閾値電圧入力信号にそれぞれ適合するように、作製しなければならない。この場合、NMＯＳＦＥＴ（１８２）及びＮＭＯＳＦＥＴ（１８４）の両方のドレイン端子は、単一の供給電圧Ｖｄｄ１に接続されていることに、注意する必要がある。各トランジスタを同じ供給電圧から動作させるという事実は、ゲート入力信号に適合するのに必要な決められた閾値電圧ということではない。ＭＯＳＦＥＴの閾値電圧は集積回路の多くの設計及び動作特性に基いて選択されるから、現在の集積回路ではいくつかの異なる閾値電圧のＭＯＳＦＥＴが必要である可能性がある。
【００２１】
図７を参照すると、ＰＭＯＳＦＥＴ（１７０）及びＮＭＯＳＦＥＴ（１７２）は第１の閾値電圧を有するように作製でき、ＰＭＯＳＦＥＴ（１７４）及びＮＭＯＳＦＥＴ（１７６）は第２の閾値電圧を有するように作製できることがわかる。本発明を図８の回路に適用することからわかるように、本発明はＣＭＯＳ用途にのみ適用が限定されるのではなく、そのようなＭＯＳＦＥＴが相互接続され、論理回路、信号処理回路、基本的なＣＭＯＳビルディングブロック回路又はメモリデバイスを形成しても、個々のＭＯＳＦＥＴに応用できる。
【００２２】
図９に示されるように、複数のＭＯＳＦＥＴを形成し、それぞれに独立の閾値電圧を決る第１の工程は、井戸又はタブを注入することから始る。図９において、基板（２００）（ｐ＋ドープ）がエピタキシャル成長ｐ層（２０２）の下にある。マスク要素（２０４，２０６，２０８，２１０）がエピタキシャル層（２０２）上に配置され、マスク要素（２０４，２０６，２０８，２１０）間の空いた空間のエピタキシャル層（２０２）中に、リン又はヒ素ドーパントが注入される。結果が図１０に示されており、３つのｎ形井戸（２２０，２２２，２２４）が示されている。当業者は本発明の指針に従って、より多く又はより少い井戸が形成できることを認識する。更に、別の実施例において、注入工程でホウ素イオンを用いて、同じ技術により、ｐチャネルＭＯＳＦＥＴデバイスを生成するためのｐ形井戸が形成できる。一実施例において、各井戸（２２０，２２２，２２４）はシリコンの局所酸化（ＬＯＣＯＳ）領域（２２５）及び（２２６）により、隣接した井戸から分離されている。別の実施例において、浅いトレンチ分離が使用できる。
【００２３】
フォトレジスト、シリコン窒化物、二酸化シリコン又はマスク要素を通して注入すべきイオンを一部通す他の材料の層を、エピタキシャル層（２０２）上に形成する。複数の異なる幅のラインをもつマスク要素が生成され、マスクはラインがたとえばｎ形井戸（２２０，２２２，２２４）のような注入すべきｎ形井戸のそれぞれに近接して配置されるように、層をパターン形成するために用いられる。図１１の実施例において、３つのそのようなパターン形成されたライン（２３０，２３２，２３４）が示されている。ラインは異なる幅をもち、それによりラインを通す傾斜注入の使用によって、隣接した井戸中のドーピング濃度が制御される。１°ないし８９°の角度が可能であるが、約７°ないし６０°の間の角度が典型的である。
【００２４】
矢印の頭（２３６，２３８，２４０）はそれぞれ井戸（２２０，２２２，２２４）中へのドーパントイオンの傾斜注入を表わす。ある程度のイオンはライン（２３０，２３２，２３４）により吸収され、吸収の割合は個々のライン幅とライン材料（各候補材料は特定のイオンに対し、固有の透過係数をもつ）の関数である。従って、井戸（２２２）はライン（２３２）がライン（２３４）より広いため、井戸（２２４）より低い注入ドーピングを受ける。その結果、井戸（２２２）中に形成すべきＭＯＳＦＥＴの閾値電圧は、井戸（２２４）中に形成すべきＭＯＳＦＥＴの閾値電圧より低い。注入すべきドーパント濃度を制御することにより、必要なＭＯＳＦＥＴ閾値電圧を達成するようライン幅及び材料が選択される。井戸中にＭＯＳＦＥＴチャネル領域が形成されるから、幅が変化するラインを形成するために、単一のマスクを用い、集積回路を通して、異なる閾値電圧を有するＭＯＳＦＥＴが作製できる。
【００２５】
ラインに最も近い井戸の領域は、ラインから遠い領域より高い注入ドーズを受けることに注意すべきである。後者の場合、注入イオンはマスク層中でより長い距離移動するからである。図１２Ａの例を参照すると、半導体基板（２６２）上に配置されたマスクライン（２６０）と複数の注入線（２６４）が示されている。マスクラインはすべての注入線（２６４）が貫通できるよう十分高いことに注意する必要がある。図１２Ｂは半導体基板（２６２）中のドーピングプロフィルを示す。注入プロフィルは実線で示され、拡散後のプロフィルは破線で示されている。この時点でドーピングプロフィルに横方向の変化が生じ、デバイス閾値電圧は半導体基板（２６２）中の合成又は平均ドーピング密度により決る。
【００２６】
図１３Ａの実施例において、マスクライン（２７０）が半導体基板（２７２）上に配置されているが、この場合マスクライン（２７０）はすべての注入線（２７４）が貫通するには十分高くない。従って、注入線（２７４）のある程度はマスクライン（２７０）を貫通し、他はマスク（２７０）上を通過する。得られたドーパントプロフィルが図１３Ｂに示されている。図で注入プロフィルは実線で、拡散後のプロフィルは破線で示されている。この実施例において、デバイス閾値電圧は半導体基板（２７２）中の平均又は合成ドーピング濃度により決る。
【００２７】
本発明の別の実施例において、井戸全体で比較的一様なドーパント分布が生じるように、第２の注入が行われる。図１４に示されるように、ライン（２９０，２９２，２９４）を含む図１１のラインパターンの鏡像が各井戸（２２０，２２２，２２４）の相対する側に形成され、図示されるように、相対する側から、第２の傾斜注入が行われる。井戸の両側から注入されたから、井戸全体のドーピング濃度は、比較的一様である。
【００２８】
集積回路を通してライン幅を形成するために、典型的場合単一のマスク（あるいはもしより均一なドーピング濃度が必要なら２つのマスク）を用いるから、本発明に従うプロセスは、異なる閾値電圧を有するＭＯＳＦＥＴを形成するために、複数のマスクを必要とする従来のプロセスより、かなり費用がかからない。本発明の一実施例において、ライン（２３０，２３２，２３４）はフォトレジスト材料で形成される。他の実施例において、ラインはポリシリコン、シリコン窒化物又は二酸化シリコンで形成され、それらすべてが従来の集積回路作製で用いられてきた共通の手段である。各ラインの幅を決るため、用いるライン材料について、考察しなければならない。各材料が注入すべきイオンに対し、異なる透過特性をもつからである。
【００２９】
この点から、作製プロセスは従来のＭＯＳＦＥＴ作製工程に従って進める。各ＭＯＳＦＥＴに対し、ゲート酸化物を成長又は堆積させ、次にゲートを形成する。ドレイン及びソース延長部とも呼ばれる低濃度ドープドレイン及びソース領域を形成するための第１の低ドーズ注入用のマスクとして、ゲートは働く。次に、たとえば化学気相堆積により、二酸化シリコンの比較的厚い層を堆積させ、非等方的にエッチングし、ゲートに隣接した２つの側壁スペーサのみを残す。スペーサはソース及びドレイン領域を形成するための高ドーズドーパント注入用のマスクとして働く。ドライブイン拡散後、ソース及びドレイン領域と隣接した低濃度ドープ領域が示される。
【００３０】
ＭＯＳＦＥＴの寸法が縮小し続けるにつれ、ある種の不利な動作特性が生じ、その中にはドレイン誘起障壁の低下が含まれる。この現象はソース及びドレイン領域間の意図しない静電的相互作用がある時起り、典型的な場合、デバイス領域の寸法が不適切になった時、すなわちソース及びドレイン領域が厚すぎるか、チャネルドーピングが低すぎる時起る。ドレイン誘起障壁の低下の結果、ソース及びドレイン間のパンチスルー漏れ又は降伏が生じ、ゲートの損失がチャネル電流を支配する。ドレイン誘起障壁の低下を避けるために、チャネル長が減少するとともに、ソース及びドレイン接合は十分浅く作らなければならない。また、ドレインがソース接合を制御するのを防止するために、チャネルドーピングは十分高くしなければならないが、チャネル領域全体のドーピング濃度を増すことは、閾値電圧を好ましくないほど高くする。従って、チャネルドーピングはソース及びドレイン領域近くのチャネル中に、局在したドーパント注入をすることにより高くする。局所注入はハロ又はポケットドーピングとして知られる。ソース及びドレイン領域近くのドーピングを高くすると、ソース及びドレイン空乏幅が減少し、これら２つの領域間の相互作用が防止される。ハロプロセスは傾斜注入形状を用い、典型的な場合、ゲート形成後に行われる。この注入により、ゲート下に不均一な横方向プロフィルが生じるが、ソース及びドレイン領域中の横方向プロフィルは比較的一様に保たれる。
【００３１】
図１５は半導体基板（３００）中へのそのようなハロ注入を示す。半導体基板（３００）の領域（３０４）上のゲートマスク（３０２）（すなわち、ゲートはマスクとして働く）に隣接した注入により、領域（３０４）内のドーピング濃度が制限される。図１５Ｂ中の線（３１０）は基板（３００）内のドーパント濃度プロフィルの例を示す。ハロ注入後のドーパント濃度は線（３１０）により示されている。図示されるように、領域（３０４）の外のドーピングプロフィルは比較的一様で、ゲートマスク（３０２）の下では不均一になる。ＭＯＳＦＥＴデバイスにあてはめると、領域（３０４）はチャネルを表わし、均一なドーピング濃度の領域は、ソース又はドレイン領域を表わす。
【００３２】
本発明の指針は以下のように、ハロ注入とともに使用できる。図１６Ａに示されるように、２つのマスクライン（３５０）及び（３５２）が基板（３５４）上にあり、ＭＯＳＦＥＴのタブ又は井戸領域（３５５）が含まれる。破線はソース／ドレイン領域（３５６）及び（３５８）のおおよその位置を示し、それらはプロセスの後の段階で、タブ領域（３５５）中に形成される。イオン注入線（３６０）及び（３６２）はそれぞれマスクライン（３５０）及び（３５２）を貫通し、タブ（３５５）をドープし、図１６Ｂ中に示されたドーピングプロフィルを生じる。この図はソース／ドレイン領域（３５６）及び（３５８）を貫く平面に沿ったドーピングプロフィルを示す。
【００３３】
次に、図１７Ａに示されるように、ゲートマスク（３７０）と注入イオン線（３７２）及び（３７４）を用いて、ハロ注入が行われる。図１７Ｂを参照すると、最初のドーピング濃度が線（３７６）により示されており、それは図１６Ａに示されたプロセスから生じたものである。ハロ濃度は線（３７８）により示され、全濃度は線（３８０）により示されている。ソース／ドレイン領域（３５６）及び（３５８）中の正味のドーパント濃度は、ソース／ドレイン領域（３５６／３５８）下のタブ領域（３５５）中の濃度より、約２桁高い。後者の濃度が図１７Ｃに示されている。それは線（３７４）により図１７Ｂに示される濃度と同じ形をもつことに、注意する必要がある。図１７Ｂ中のドーパントプロフィルは２方向（すなわち紙面の平面）のドーパント濃度を表わす。
【００３４】
図１７Ｂのドーパントプロフィルは、約１μｍ以下のゲート幅をもつＭＯＳＦＥＴ中の狭幅効果を減すために、有利である。特に、１つの負の狭幅効果は、チャネル幅が減少するのに伴う閾値電圧の増加である。図１７Ｂのドーパントプロフィルはゲートから離れた領域中で濃度が高く、この閾値電圧の増加が減少する。
【００３５】
本発明に従うシミュレーションの結果は、０．６５ミクロンのポリシリコン幅を用いると、１Ｅ１７／ｃｍ３の注入表面ドーピング濃度が生成することを示し、シミュレーションするＭＯＳＦＥＴにある種の物理的特性を仮定すると、得られる閾値電圧は０．００２５ボルトである。ライン幅を０．２０ミクロンに変えると、表面ドーピング濃度は７Ｅ１７／ｃｍ３で、シミュレーションした閾値電圧は０．４００ボルトである。
【００３６】
タブがチャネル領域を含み、制御されたドーパント濃度をもつＭＯＳＦＥＴを形成するのに有用なプロセスを述べてきた。本発明の具体的な適用例を示してきたが、ここで述べた原理は、様々な方法及びIII−Ｖ族化合物及び他の半導体材料で形成された構造を含む各種の回路構造で実施する基礎となる。実施例はタブを基本とするＭＯＳＦＥＴに関するものであったが、本発明の指針は、デバイス特性がドーピング濃度に依存する任意のデバイス又はデバイス領域に、適用できる。たとえば、シリコン−オン−絶縁体及びバイポーラ接合トランジスタ領域のドーパント濃度は、上述の材料層を通した傾斜注入により、制御できる。たとえば、異なる利得値を有するバイポーラ接合トランジスタは、本発明の指針を用いて、ベースドーピング濃度を制御することにより、集積回路中に、形成できる。また、本発明の視野の中で、様々な変形が可能である。本発明は特許請求の範囲によってのみ、限定される。
【符号の説明】
【００３７】
２，４，６  ＭＯＳＦＥＴ
９  基板
１０，１２  ＬＯＣＯＳ領域
１４  ゲート
１６  ソース領域
１８  ドレイン領域
２０  井戸
２８  ゲート
３０  ソース領域
３２  ドレイン領域
３４  井戸
３８  ゲート
４０  ソース領域
４２  ドレイン領域
４４  井戸
４６  二酸化シリコン層
５０  ｐ＋領域
５２  ｐ層
６０，６２  ＭＯＳＦＥＴ
１００  基板
１０２  ｐ層、エピタキシャル層
１０４，１０６，１０８，１１０  マスク
１２０，１２２，１２４  井戸
１２６，１２８，１３０，１３２，１３４，１３６  マスク
１６８  集積回路
１７０  ＰＭＯＳＦＥＴ
１７２  ＮＭＯＳＦＥＴ
１７４  ＰＭＯＳＦＥＴ
１７６  ＮＭＯＳＦＥＴ
１７８  集積回路
１８２  ＮＭＯＳデバイス、ＮＭＯＳＦＥＴデバイス、ＮＭＯＳＦＥＴ
１８４  ＮＭＯＳＦＥＴ、ＮＭＯＳＦＥＴデバイス
２００  基板
２０２  ｐ層、エピタキシャル層
２０４，２０６，２０８，２１０  マスク要素
２２０，２２２，２２４  井戸
２２５，２２６  局所酸化領域
２３０，２３２，２３４  ライン
２３６，２３８，２４０  矢印の頭
２６０  マスクライン
２６２  半導体基板
２６４  注入線
２７０  マスクライン
２７４  注入線
２９０，２９２，２９４  ライン
３００  半導体基板
３０２  ゲートマスク
３０４  領域
３１０  線
３５０，３５２  マスクライン
３５４  基板
３５５  タブ領域、タブ
３５６  ソース領域
３５８  ドレイン領域
３６０，３６２  注入線
３７０  ゲートマスク
３７２，３７４  注入イオン線
３７６，３７８，３８０  線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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