(57)【要約】【課題】新たな制御信号やバイパス信号線を追加することなく、いずれかのＩＣに故障が発生しても、ＪＴＡＧバウンダリスキャンテストを継続することができるようにする。【解決手段】テスト対象となるＩＣと対応しているセレクタには、前段のセレクタ等から与えられたテストデータ信号ＴＤＩを当該ＩＣに入力して、当該ＩＣから出力されたテストデータ信号ＴＤＯを後段のセレクタ等に与えるように設定し、テスト対象とならないＩＣと対応しているセレクタには、前段のセレクタ等から与えられたテストデータ信号ＴＤＩを後段のセレクタ等に与えるように設定するチェーン選択部２４を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
ディジーチェーン接続されている複数の集積回路と一対一で対応している複数のセレクタと、上記複数のセレクタのうち、ＪＴＡＧバウンダリスキャンテストの対象となる集積回路と対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータを当該集積回路に入力して、当該集積回路から出力されたテストデータを後段のセレクタ又は外部に与えるように設定し、ＪＴＡＧバウンダリスキャンテストの対象とならない集積回路と対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータを後段のセレクタ又は外部に与えるように設定するチェーン選択部とを備えたバウンダリスキャン回路。
【請求項２】
チェーン選択部は、外部から与えられるＪＴＡＧ信号とテストデータによって複数のセレクタに対する設定を切り換えることを特徴とする請求項１記載のバウンダリスキャン回路。
【請求項３】
チェーン選択部により複数のセレクタに対する設定が行われる場合、外部から与えられるテストデータを上記チェーン選択部に出力し、ＪＴＡＧバウンダリスキャンテストが行われる場合、外部から与えられるテストデータを初段のセレクタに出力するチェーン切換セレクタを設けたことを特徴とする請求項２記載のバウンダリスキャン回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジーチェーン接続されている複数の集積回路（以下、「ＩＣ」と称する）に対するＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）バウンダリスキャンテストを実現するバウンダリスキャン回路に関するものである。
【背景技術】
【０００２】
プリント基板上のＩＣ間に接続されている信号線を試験する方法として、ＪＴＡＧバウンダリスキャンテストがＩＥＥＥ１１４９．１で規定されている。
ＪＴＡＧバウンダリスキャンテストは、ＪＴＡＧに対応しているＩＣ内の複数のバウンダリスキャンセル（ＩＣの各ピンに対応しているバウンダリスキャンセル）及びＴＡＰコントローラを用いて、ＩＣの各ピンにテスト信号を入出力することで、ＩＣ間に接続された信号線の接続試験を行うものである。
【０００３】
ＪＴＡＧバウンダリスキャンテストが行われる場合、各ＩＣのテスト入力（ＴＤＩ）とテスト出力（ＴＤＯ）の間が１本の信号線でディジーチェーン接続され、初段のＩＣのテスト入力（ＴＤＩ）からテスト信号が入力される。
そのため、ＪＴＡＧバウンダリスキャンテストでは、ディジーチェーン接続される被試験ＩＣの数や被試験ＩＣのピン数が多くなると、信号線上を流れる情報量が多くなる。その結果、スキャンに長時間を要して、テスト時間が長くなることがある。
また、ディジーチェーン接続されている複数のＩＣのうち、１つのＩＣが故障すると、故障したＩＣの箇所で、テスト信号のチェーン接続が切れてしまうため、テストを行うことが不可能になることがある。
【０００４】
即ち、図５に示すような従来のバウンダリスキャン回路では、ＪＴＡＧに対応しているデバイスとして、ＩＣ１〜ＩＣ３が基板上に実装されており、ＩＣ１〜ＩＣ３のＴＤＩ及びＴＤＯがＪＴＡＧポートにチェーン接続されている。
また、ＩＣ１〜ＩＣ３は、バウンダリスキャンが可能なピンに対応している複数のバウンダリスキャンセルを内蔵しており、複数のバウンダリスキャンセルがＩＣの内部において、ＴＤＩ−ＴＤＯ間にチェーン接続されている。
【０００５】
バウンダリスキャンセルは、テストクロック信号（ＴＣＫ）によって、対応しているピンの情報がシフトされ、ＪＴＡＧポートのＴＤＩ、ＴＤＯから入出力される。
信号線が正しく接続されているか否かを確認する試験は、その信号線の出力に対応するセルにデータをセットし、そのデータと入力に対応するセルに格納されたデータを比較することで行われる。
【０００６】
例えば、ＩＣ１〜ＩＣ３のピン数がそれぞれ１００本である場合、ＴＤＩ−ＴＤＯ間にチェーン接続されたバウンダリスキャンセルの数は“３００”となり、全てのピンの情報をシフトしてＴＤＯから取得するには、ＴＣＫとして、“３００”のクロックを入力する必要がある。
また、チェーン接続されたＩＣの数が“３０”の場合や、各ＩＣのピン数が１０００本である場合には、ＴＣＫとして、“３０００”のクロックを入力する必要がある。
したがって、試験に要する時間は、試験を行うＩＣの数やピン数に比例して長くなることになる。
また、例えば、ＩＣ２内のバウンダリスキャンセルが１つ以上故障している場合、ＴＤＩ２−ＴＤＯ２間でデータの入出力が行えなくなり、ＴＤＩ−ＴＤＯ間のチェーンが切断されるため、ＩＣ１とＩＣ３が正常に動作しても、ＪＴＡＧバウンダリスキャンテストを行うことができなくなる。
【０００７】
以下の特許文献１に開示されているバウンダリスキャン回路では、ＩＣ間に接続された信号線（前段のＩＣのＴＤＯと後段のＩＣのＴＤＩとを接続している信号線）上にセレクタを設けて、各ＩＣ内のＴＤＩ−ＴＤＯ間を個別にバイパスする信号線を別途配置している。
これにより、試験を行う信号線と関係がないＩＣをチェーンから切り離して試験を行うことで、信号線上を流れる情報を削減して、テスト時間の短縮を図っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−１５３００号公報（段落番号［０００８］）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のバウンダリスキャン回路は以上のように構成されているので、試験を行う信号線と関係がないＩＣをチェーンから切り離して試験を行えば、信号線上を流れる情報を削減して、テスト時間の短縮を図ることができる。しかし、ＩＣ間に接続された信号線に設けられたセレクタを制御するための新たな制御信号の追加が必要となり、従来の実装より複雑になる課題があった。
また、いずれかのＩＣが故障している場合、そのＩＣ内のＴＤＩ−ＴＤＯ間のバイパス信号線を使用して、そのＩＣを迂回してスキャンすることができれば、ＪＴＡＧバウンダリスキャンテストを継続することができる。しかし、この場合、ＩＣ毎にバイパス信号線を用意する必要があるほか、故障発生時には、ジャンパポストやチップ抵抗等によってテスト信号の切り換えを物理的に行う必要がある課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、新たな制御信号やバイパス信号線を追加することなく、試験を行う信号線と関係がないＩＣをチェーンから切り離して、テスト時間の短縮を図ることができるとともに、いずれかのＩＣに故障が発生しても、ＪＴＡＧバウンダリスキャンテストを継続することができるバウンダリスキャン回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係るバウンダリスキャン回路は、ディジーチェーン接続されている複数の集積回路と一対一で対応している複数のセレクタのうち、ＪＴＡＧバウンダリスキャンテストの対象となる集積回路と対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータを当該集積回路に入力して、当該集積回路から出力されたテストデータを後段のセレクタ又は外部に与えるように設定し、ＪＴＡＧバウンダリスキャンテストの対象とならない集積回路と対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータを後段のセレクタ又は外部に与えるように設定するチェーン選択部を設けたものである。
【発明の効果】
【００１２】
この発明によれば、ディジーチェーン接続されている複数の集積回路と一対一で対応している複数のセレクタのうち、ＪＴＡＧバウンダリスキャンテストの対象となる集積回路と対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータを当該集積回路に入力して、当該集積回路から出力されたテストデータを後段のセレクタ又は外部に与えるように設定し、ＪＴＡＧバウンダリスキャンテストの対象とならない集積回路と対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータを後段のセレクタ又は外部に与えるように設定するチェーン選択部を設けるように構成したので、新たな制御信号やバイパス信号線を追加することなく、試験を行う信号線と関係がない集積回路をチェーンから切り離して、テスト時間の短縮を図ることができるとともに、いずれかの集積回路に故障が発生しても、ＪＴＡＧバウンダリスキャンテストを継続することができる効果がある。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるバウンダリスキャン回路を実装しているＣＰＵボードを示す構成図である。
【図２】この発明の実施の形態１によるバウンダリスキャン回路のセレクタ２１〜２３の内部を示す構成図である。
【図３】この発明の実施の形態１によるバウンダリスキャン回路のチェーン選択部２４の内部を示す構成図である。
【図４】テストクロック信号ＴＣＫ、テスト制御信号ＴＭＳ、テストリセット信号ＴＲＳＴ、テストデータ信号ＴＤＩ、テストデータ信号ＴＤＯの波形例を示す説明図である。
【図５】従来のバウンダリスキャン回路を示す構成図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
図１はこの発明の実施の形態１によるバウンダリスキャン回路を実装しているＣＰＵボードを示す構成図である。
図１の例では、集積回路であるＩＣ１〜３はＪＴＡＧに対応するデバイスとして、ＣＰＵボードに実装されており、ＩＣ１〜３はディジーチェーン接続されている。
また、ＩＣ１〜３はバウンダリスキャンが可能なピンに対応している複数のバウンダリスキャンセルを内蔵しており、複数のバウンダリスキャンセルがＩＣの内部において、ＴＤＩ−ＴＤＯ間にチェーン接続されている。
なお、ＩＣ１とＩＣ２間は３２本の信号線からなるバス（１）で接続されており、ＩＣ２とＩＣ３間は３２本の信号線からなるバス（２）で接続されている。
図１のＣＰＵボードに実装されている要素のうち、ＩＣ１〜３を除く、全ての要素がバウンダリスキャン回路を構成している。
【００１５】
ＪＴＡＧコネクタ１１は外部からテストデータ信号ＴＤＩ、テストリセット信号ＴＲＳＴ、テストクロック信号ＴＣＫ及びテスト制御信号ＴＭＳを入力し、テストデータ信号ＴＤＯを外部に出力するコネクタである。
なお、テストリセット信号ＴＲＳＴ、テストクロック信号ＴＣＫ及びテスト制御信号ＴＭＣは、ＪＴＡＧで用いられる信号（ＪＴＡＧ信号）であり、新たに追加された制御信号ではない。
【００１６】
チェーン制御部１２はセレクタ２１，２２，２３、チェーン選択部２４及びチェーン切換セレクタ２５から構成されている。
セレクタ２１はＩＣ１と対応しており、チェーン選択部２４から出力されたＳＥＬ信号が“１”であれば、チェーン切換セレクタ２５から出力されたテストデータ信号ＴＤＩをＩＣ１に入力して、ＩＣ１から出力されたテストデータ信号ＴＤＯを後段のセレクタ２２に与え、チェーン選択部２４から出力されたＳＥＬ信号が“０”であれば、チェーン切換セレクタ２５から出力されたテストデータ信号ＴＤＩをテストデータ信号ＴＤＯとして後段のセレクタ２２に与える処理を実施する。
【００１７】
セレクタ２２はＩＣ２と対応しており、チェーン選択部２４から出力されたＳＥＬ信号が“１”であれば、セレクタ２１から出力されたテストデータ信号ＴＤＯをテストデータ信号ＴＤＩとしてＩＣ２に入力して、ＩＣ２から出力されたテストデータ信号ＴＤＯを後段のセレクタ２３に与え、チェーン選択部２４から出力されたＳＥＬ信号が“０”であれば、セレクタ２１から出力されたテストデータ信号ＴＤＯを後段のセレクタ２３に与える処理を実施する。
【００１８】
セレクタ２３はＩＣ３と対応しており、チェーン選択部２４から出力されたＳＥＬ信号が“１”であれば、セレクタ２２から出力されたテストデータ信号ＴＤＯをテストデータ信号ＴＤＩとしてＩＣ３に入力して、ＩＣ３から出力されたテストデータ信号ＴＤＯをチェーン切換セレクタ２５に与え、チェーン選択部２４から出力されたＳＥＬ信号が“０”であれば、セレクタ２２から出力されたテストデータ信号ＴＤＯをチェーン切換セレクタ２５に与える処理を実施する。
【００１９】
チェーン選択部２４はチェーン切換セレクタ２５から出力されるＪＴＡＧ信号（テストリセット信号ＴＲＳＴ、テストクロック信号ＴＣＫ、テスト制御信号ＴＭＳ）とテストデータ信号ＴＤＩによって、セレクタ２１〜２３に対する設定を切り換える処理部であり、セレクタ２１〜２３のうち、ＪＴＡＧバウンダリスキャンテストの対象となるＩＣと対応しているセレクタには、“１”のＳＥＬ信号を出力し、ＪＴＡＧバウンダリスキャンテストの対象とならないＩＣと対応しているセレクタには、“０”のＳＥＬ信号を出力する処理を実施する。
【００２０】
チェーン切換セレクタ２５はチェーン選択部２４によりセレクタ２１〜２３に対する設定が行われる場合、外部から与えられるテストデータ信号ＴＤＩをチェーン選択部２４に出力し、ＪＴＡＧバウンダリスキャンテストが行われる場合、外部から与えられるテストデータ信号ＴＤＩを初段のセレクタ２１に出力する処理を実施する。
【００２１】
図１の例では、３個のＩＣ１〜３がディジーチェーン接続されているため、３個のセレクタ２１〜２３が設けられているが、これは一例に過ぎず、Ｎ個のＩＣがディジーチェーン接続されている場合、Ｎ個のセレクタが設けられる。
【００２２】
図２はこの発明の実施の形態１によるバウンダリスキャン回路のセレクタ２１〜２３の内部を示す構成図である。
図２において、ＴＤＩ切換部３１はチェーン選択部２４から出力されたＳＥＬ信号が“１”であれば、チェーン切換セレクタ２５又は前段のセレクタから出力されたテストデータ信号ＴＤＩを対応しているＩＣに入力し、チェーン選択部２４から出力されたＳＥＬ信号が“０”であれば、チェーン切換セレクタ２５又は前段のセレクタから出力されたテストデータ信号ＴＤＩをテストデータ信号ＴＤＯとして、バイパス信号線３２に出力する処理を実施する。
【００２３】
バイパス信号線３２はＴＤＩ切換部３１とＴＤＯ切換部３３の間に配線されている信号線である。
ＴＤＯ切換部３３はチェーン選択部２４から出力されたＳＥＬ信号が“１”であれば、対応しているＩＣから出力されたテストデータ信号ＴＤＯを後段のセレクタ又はチェーン切換セレクタ２５に与え、チェーン選択部２４から出力されたＳＥＬ信号が“０”であれば、ＴＤＩ切換部３１からバイパス信号線３２に出力されたテストデータ信号ＴＤＯを後段のセレクタ又はチェーン切換セレクタ２５に与える処理を実施する。
【００２４】
図３はこの発明の実施の形態１によるバウンダリスキャン回路のチェーン選択部２４の内部を示す構成図である。
図３の例では、３個のＩＣ１〜３がディジーチェーン接続されているため、３個のレジスタ４１〜４３が設けられているが、Ｎ個のＩＣがディジーチェーン接続されている場合、Ｎ個のレジスタが設けられる。
図３において、レジスタ４１はテストリセット信号ＴＲＳＴが“０”のとき、“１”のテスト制御信号ＴＭＳが与えられると、テストクロック信号ＴＣＫの立ち上がりに同期して、チェーン切換セレクタ２５から出力されたテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する一方、前回入力したテストデータ信号ＴＤＩをレジスタ４２に出力する処理を実施する。
【００２５】
レジスタ４２はテストリセット信号ＴＲＳＴが“０”のとき、“１”のテスト制御信号ＴＭＳが与えられると、テストクロック信号ＴＣＫの立ち上がりに同期して、レジスタ４１から出力されたテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する一方、前回入力したテストデータ信号ＴＤＩをレジスタ４３に出力する処理を実施する。
レジスタ４３はテストリセット信号ＴＲＳＴが“０”のとき、“１”のテスト制御信号ＴＭＳが与えられると、テストクロック信号ＴＣＫの立ち上がりに同期して、レジスタ４２から出力されたテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する一方、前回入力したテストデータ信号ＴＤＩをテストデータ信号ＴＤＯとしてチェーン切換セレクタ２５に出力する処理を実施する。
【００２６】
次に動作について説明する。
図１のＣＰＵボードには、ＪＴＡＧバウンダリスキャンテストの対象となるＩＣとして、３つのＩＣ１〜ＩＣ３が実装されている。
例えば、ＩＣ１とＩＣ２間を接続しているバス（１）の試験を行う場合、ＩＣ２がＩＣ１から出力されたデータを入力するので、ＩＣ１の出力データとＩＣ２の入力データとを比較することで、バス（１）の良否を判別することができる。
この場合、ＩＣ３は、ＪＴＡＧバウンダリスキャンテストの対象とならないので、ＩＣ３をバウンダリスキャンチェーンに接続する必要がない。
【００２７】
このため、ＩＣ１とＩＣ２間を接続しているバス（１）の試験を行う場合、チェーン選択部２４のレジスタ４１に“１”のＳＥＬ信号、レジスタ４２に“１”のＳＥＬ信号、レジスタ４３に“０”のＳＥＬ信号を設定する。
これにより、セレクタ２１，２２のＴＤＩ切換部３１及びＴＤＯ切換部３３がＩＣ１，２側に切り換えられ、セレクタ２３のＴＤＩ切換部３１及びＴＤＯ切換部３３がバイパス信号線３２側に切り換えられる。
この結果、バウンダリスキャンチェーンにはＩＣ１とＩＣ２が接続され、ＩＣ３は切り離された状態となる。
【００２８】
例えば、ＩＣ２とＩＣ３間を接続しているバス（２）の試験を行う場合、ＩＣ３がＩＣ２から出力されたデータを入力するので、ＩＣ２の出力データとＩＣ３の入力データとを比較することで、バス（２）の良否を判別することができる。
この場合、ＩＣ１は、ＪＴＡＧバウンダリスキャンテストの対象とならないので、ＩＣ１をバウンダリスキャンチェーンに接続する必要がない。
【００２９】
このため、ＩＣ２とＩＣ３間を接続しているバス（２）の試験を行う場合、チェーン選択部２４のレジスタ４１に“０”のＳＥＬ信号、レジスタ４２に“１”のＳＥＬ信号、レジスタ４３に“１”のＳＥＬ信号を設定する。
これにより、セレクタ２１のＴＤＩ切換部３１及びＴＤＯ切換部３３がバイパス信号線３２側に切り換えられ、セレクタ２２，２３のＴＤＩ切換部３１及びＴＤＯ切換部３３がＩＣ１，２側に切り換えられる。
この結果、バウンダリスキャンチェーンにはＩＣ２とＩＣ３が接続され、ＩＣ１は切り離された状態となる。
【００３０】
ＪＴＡＧバウンダリスキャンでは、ＪＴＡＧコネクタ１１からテストクロック信号ＴＣＫが１クロック入力される毎に、バウンダリスキャンチェーン接続されている各ＩＣ内のバウンダリスキャンセルの情報がシフトされ、各ＩＣから出力されるテストデータ信号ＴＤＯを参照することで、各ピンの状態を把握することができる。
ピンの状態を設定するには、ＪＴＡＧコネクタ１１からテストデータ信号ＴＤＩを入力し、テストクロック信号ＴＣＫを使用して、各ＩＣ内のバウンダリスキャンセルの情報をシフトすることで行う。
【００３１】
例えば、バウンダリスキャンチェーンにＩＣ１とＩＣ２が接続され、ＩＣ３が切り離された状態であるとき、ＩＣ１，２内のバウンダリスキャンセルがバス（１）の信号線の本数分だけあるとすると、ＩＣ１とＩＣ２におけるバウンダリスキャンセルの合計が９６個となる。
このため、テストクロック信号ＴＣＫを９６クロック入力することで、全てのピンの状態の設定又は全てのピンの状態の取得を行うことができる。
このとき、ＩＣ３を切り離さずに、ＩＣ３をバウンダリスキャンチェーンに含めると、バウンダリスキャンセルの合計が１２８個となり、ＩＣ３が切り離された状態と比べて、データの入出力に１．３倍の時間を要する。
このように、テスト対象となる信号線とは無関係なＩＣをバイパス設定しながらテストを行うことで、不要なバウンダリスキャンセルからの入出力を無くすことができるため、テスト時間を短縮することが可能となる。
【００３２】
次に、バウンダリスキャンチェーンに接続するＩＣの設定方法について説明する。
まず、バウンダリスキャンチェーンに接続するＩＣを設定する場合、テストリセット信号ＴＲＳＴを“０”にすることで、チェーン切換セレクタ２５をチェーン選択部２４側に切り換えて、ＪＴＡＧコネクタ１１から入力されたテストデータ信号ＴＤＩをチェーン選択部２４に与える。
ここでは、説明の便宜上、バウンダリスキャンチェーンにＩＣ１とＩＣ２を接続して、ＩＣ３を切り離すものとする。
この場合、“０”，“１”，“１”のテストデータ信号ＴＤＩが順番にチェーン選択部２４に与えられる。
図４はテストクロック信号ＴＣＫ、テスト制御信号ＴＭＳ、テストリセット信号ＴＲＳＴ、テストデータ信号ＴＤＩ、テストデータ信号ＴＤＯの波形例を示す説明図である。
【００３３】
チェーン選択部２４のレジスタ４１は、テストリセット信号ＴＲＳＴが“０”のとき、“１”のテスト制御信号ＴＭＳが与えられると、テストクロック信号ＴＣＫの立ち上がりに同期して、チェーン切換セレクタ２５から出力された“０”のテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する。
【００３４】
次に、レジスタ４１は、チェーン切換セレクタ２５から“１”のテストデータ信号ＴＤＩが出力されると、テストクロック信号ＴＣＫの立ち上がりに同期して、“１”のテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する一方、先に入力していた“０”のテストデータ信号ＴＤＩをシフトしてレジスタ４２に出力する。
レジスタ４２は、テストクロック信号ＴＣＫの立ち上がりに同期して、レジスタ４１から出力された“０”のテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する。
【００３５】
次に、レジスタ４１は、チェーン切換セレクタ２５から“１”のテストデータ信号ＴＤＩが出力されると、テストクロック信号ＴＣＫの立ち上がりに同期して、“１”のテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する一方、先に入力していた“１”のテストデータ信号ＴＤＩをシフトしてレジスタ４２に出力する。
レジスタ４２は、テストクロック信号ＴＣＫの立ち上がりに同期して、レジスタ４１から出力された“１”のテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する一方、先に入力していた“０”のテストデータ信号ＴＤＩをシフトしてレジスタ４３に出力する。
レジスタ４３は、テストクロック信号ＴＣＫの立ち上がりに同期して、レジスタ４２から出力された“０”のテストデータ信号ＴＤＩをＳＥＬ信号の設定値として入力する。
【００３６】
これにより、チェーン選択部２４のレジスタ４１には“１”のＳＥＬ信号が設定され、、レジスタ４２には“１”のＳＥＬ信号が設定され、レジスタ４３には“０”のＳＥＬ信号が設定される。
チェーン選択部２４のレジスタ４１，４２，４３は、上記のようにして、“１”，“１”，“０”のＳＥＬ信号が設定されると、“１”，“１”，“０”のＳＥＬ信号をセレクタ２１，２２，２３に出力する。
【００３７】
なお、バウンダリスキャンチェーンに接続するＩＣの設定が完了すると、テストリセット信号ＴＲＳＴを“１”にすることで、チェーン切換セレクタ２５をバウンダリスキャンチェーン側に切り換えて、ＪＴＡＧコネクタ１１から入力されたテストデータ信号ＴＤＩを初段のセレクタ２１に与える。
【００３８】
ここでは、チェーン選択部２４のレジスタ４１，４２，４３にＳＥＬ信号を設定するものについて示したが、レジスタ４１，４２，４３に設定されているＳＥＬ信号をリードする場合、テストリセット信号ＴＲＳＴ＝０、テスト制御信号ＴＭＳ＝１とすれば、テストクロック信号ＴＣＫの立ち上がりに同期して、レジスタ４１，４２，４３の設定値であるＳＥＬ信号がシフトされ、テストデータ信号ＴＤＯとして出力される。
【００３９】
この実施の形態１では、バス（１）又はバス（２）の試験を行う際に、ＩＣ３又はＩＣ１を切り離すものについて示したが、例えば、ＩＣ３内のバウンダリスキャンセルが故障したとき、上記と同様の要領で、ＩＣ３を切り離すようにしてもよい。
【００４０】
以上で明らかなように、この実施の形態１によれば、ディジーチェーン接続されているＩＣ１〜３と一対一で対応しているセレクタ２１〜２３のうち、ＪＴＡＧバウンダリスキャンテストの対象となるＩＣと対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータ信号ＴＤＩを当該ＩＣに入力して、当該ＩＣから出力されたテストデータ信号ＴＤＯを後段のセレクタ又は外部に与えるように設定し、ＪＴＡＧバウンダリスキャンテストの対象とならないＩＣと対応しているセレクタには、外部又は前段のセレクタから与えられたテストデータ信号ＴＤＩを後段のセレクタ又は外部に与えるように設定するチェーン選択部２４を設けるように構成したので、新たな制御信号やバイパス信号線を追加することなく、試験を行う信号線と関係がないＩＣをチェーンから切り離して、テスト時間の短縮を図ることができるとともに、いずれかのＩＣに故障が発生しても、ＪＴＡＧバウンダリスキャンテストを継続することができる効果を奏する。
【００４１】
また、この実施の形態１によれば、チェーン選択部２４が、外部から与えられるＪＴＡＧ信号とテストデータ信号ＴＤＩによって、セレクタ２１〜２３に対する設定を切り換えるように構成したので、ソフトウェアでバウンダリスキャンチェーンに接続するＩＣを動的に設定することができる。このため、試験と無関係なＩＣや、故障しているＩＣをバウンダリスキャンチェーンから切り離すために、回路切換用のジャンパやチップ抵抗の付け替えなどのハードウェア的な変更を行う必要がなくなり、実装及び試験時のオペレーションの容易化を図ることができる効果を奏する。
また、外部から与えられるＪＴＡＧ信号とテストデータ信号ＴＤＩによって、セレクタ２１〜２３に対する設定を切り換えるので、新たな制御信号やバイパス信号線を追加する必要がなく、ハードウェアレベルで従来のバウンダリスキャン回路との互換性を保つことが可能である。
【００４２】
実施の形態２．
上記実施の形態１では、特に言及していないが、図１のチェーン制御部１２をＦＰＧＡなどのプログラマブルデバイスによって実装するようにしてもよい。
図１のチェーン制御部１２をプログラマブルデバイスによって実装することで、ディジーチェーン接続されているデバイスであるＩＣの個数が増減しても、セレクタの追加やレジスタのサイズ変更などの構成変更を容易に行うことが可能となる。
【符号の説明】
【００４３】
１〜３  ＩＣ（集積回路）、１１  ＪＴＡＧコネクタ、１２  チェーン制御部、２１〜２３  セレクタ、２４  チェーン選択部、２５  チェーン切換セレクタ、３１  ＴＤＩ切換部、３２  バイパス信号線、３３  ＴＤＯ切換部、４１〜４３  レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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