(57)【要約】【課題】ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供すること【解決手段】本発明にかかる半導体装置は、第１メモリセル領域４０ａ内で、Ｙ方向にソース拡散層を挟んで隣接する第１メモリセル８０ａ及び第２メモリセル８０ｂと、第２メモリセル領域４０ｂ内で、第２メモリセル８０ｂのＸ方向側に配置された第３メモリセル８０ｇと、第３メモリセル領域４０ｃ内で、第１メモリセル８０ａのＸ方向側に配置された第４メモリセル８０ｈと、第１メモリセル８０ａと第３メモリセル８０ｇのワードゲートＷＧを接続する第１接続部９１ａと、第２メモリセル８０ｂと第４メモリセル８０ｈのワードゲートＷＧを接続する第２接続部９１ｂとを備え、４つのメモリセル８０ａ、８０ｂ、８０ｇ、８０ｈのコントロールゲートＣＧが、それぞれ分離して形成されているものである。【選択図】図１
2010123604.tif 000002
【特許請求の範囲】
【請求項１】
ソース拡散層と、ドレイン拡散層と、第１方向に沿って形成された第１ゲート電極及び第２ゲート電極とを有する不揮発性メモリセルが複数設けられたメモリセルアレイを備える半導体装置であって、
前記メモリセルアレイの第１領域内に設けられ、前記第１方向と交差する第２方向に前記ソース拡散層を挟んで互いに隣接する第１メモリセル及び第２メモリセルと、
前記第１領域の前記第１方向に第１コンタクト領域を挟んで隣接する第２領域内に設けられ、前記第２メモリセルの前記第１方向側に配置された第３メモリセルと、
前記第１領域の前記第２領域と反対側に第２コンタクト領域を挟んで隣接する第３領域内に設けられ、前記第１メモリセルの前記第１方向側に配置された第４メモリセルと、
前記第１コンタクト領域において、前記第１メモリセルの第１ゲート電極と前記第３メモリセルの第１ゲート電極とを接続する第１接続部と、
前記第２コンタクト領域において、前記第２メモリセルの第１ゲート電極と前記第４メモリセルの第１ゲート電極とを接続する第２接続部と、を備え、
前記第１メモリセルの第２ゲート電極、前記第２メモリセルの第２ゲート電極、前記第３メモリセルの第２ゲート電極、及び前記第４メモリセルの第２ゲート電極は、それぞれ分離して形成されている半導体装置。
【請求項２】
前記不揮発性メモリセルは、選択トランジスタとメモリトランジスタとを有し、
前記第１ゲート電極は、前記選択トランジスタのワードゲートであり、
前記第２ゲート電極は、前記メモリトランジスタのコントロールゲートである請求項１に記載の半導体装置。
【請求項３】
前記第１メモリセルの第１ゲート電極は、前記第４メモリセルの第１ゲート電極と電気的に分離され、
前記第２メモリセルの第１ゲート電極は、前記第３メモリセルの第１ゲート電極と電気的に分離されている請求項１又は２に記載の半導体装置。
【請求項４】
前記第１接続部上の第１コンタクトに接続された第１配線と、
前記第２接続部上の第２コンタクトに接続された第２配線と、をさらに備える請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１メモリセルと前記第２接続部の間、第２メモリセルと第１接続部の間に設けられ、前記第１ゲート電極及び前記第２ゲート電極を分離する分離部をさらに備える請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記不揮発性メモリセルは、前記第１ゲート電極の前記第２ゲート電極と反対側に前記第１方向に沿って形成された第３ゲート電極をさらに備える請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記不揮発性メモリセルは、電荷蓄積層にＯＮＯ膜を用いるＭＯＮＯＳ型である請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
ソース拡散層と、ドレイン拡散層と、第１方向に沿って形成された第１ゲート電極及び第２ゲート電極とを有する不揮発性メモリセルが複数設けられたメモリセルアレイの第１領域内に設けられ、前記第１方向と交差する第２方向に前記ソース拡散層を挟んで互いに隣接する第１メモリセル及び第２メモリセルと、
前記第１領域の前記第１方向に第１コンタクト領域を挟んで隣接する第２領域内に設けられ、前記第２メモリセルの前記第１方向側に配置された第３メモリセルと、
前記第１領域の前記第２領域と反対側に第２コンタクト領域を挟んで隣接する第３領域内に設けられ、前記第１メモリセルの前記第１方向側に配置された第４メモリセルと、を備える半導体装置の製造方法であって、
半導体基板上に、第１絶縁層と第１ゲート層を順次成膜し、
前記第１ゲート層と前記第１絶縁層とをエッチングして、前記第１コンタクト領域の第１接続部で前記第１メモリセルの第１ゲート電極と前記第３メモリセルの第１ゲート電極とが接続し、前記第２コンタクト領域の第２接続部で前記第２メモリセルの第１ゲート電極と前記第４メモリセルの第１ゲート電極とが接続し、かつ前記第２メモリセルの第１ゲート電極と前記第１接続部との間、及び前記第１メモリセルの第１ゲート電極と前記第２接続部との間の分離部で分離するように、前記第１ゲート電極を形成し、
前記第１ゲート電極を覆うように、第２絶縁層と第２ゲート層を順次成膜し、
前記第１ゲート電極近傍の前記第２ゲート層が残存するように、前記第２ゲート層をエッチバックし、
前記分離部で分離された前記第１ゲート電極の端部間に残存する前記第２ゲート層を除去して、少なくとも前記第２ゲート電極を形成する半導体装置の製造方法。
【請求項９】
前記第２ゲート電極形成の際、前記第１ゲート電極の前記ソース拡散層側に位置する前記第２ゲート電極とともに、前記第１ゲート電極の前記ドレイン拡散層側に位置する第３ゲート電極が形成される請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記分離部で分離された前記第１ゲート電極の端部間に残存する前記第２ゲート層を除去する際、前記第１ゲート電極の前記ドレイン拡散層側に残存する前記第２ゲート層をともに除去して、前記第１ゲート電極の前記ソース拡散層側に前記第２ゲート電極を形成する請求項８に記載の半導体装置の製造方法。
【請求項１１】
ソース拡散層と、ドレイン拡散層と、第１方向に沿って形成された第１ゲート電極及び第２ゲート電極とを有する不揮発性メモリセルが複数設けられたメモリセルアレイの第１領域内に設けられ、前記第１方向と交差する第２方向に前記ソース拡散層を挟んで互いに隣接する第１メモリセル及び第２メモリセルと、
前記第１領域の前記第１方向に第１コンタクト領域を挟んで隣接する第２領域内に設けられ、前記第２メモリセルの前記第１方向側に配置された第３メモリセルと、
前記第１領域の前記第２領域と反対側に第２コンタクト領域を挟んで隣接する第３領域内に設けられ、前記第１メモリセルの前記第１方向側に配置された第４メモリセルと、を備える半導体装置の製造方法であって、
半導体基板上に、第１絶縁層と第１ゲート層を順次成膜し、
前記第１ゲート層と前記第１絶縁層とをエッチングして、前記第１コンタクト領域の第１接続部で前記第２メモリセルの第１ゲート電極と前記第３メモリセルの第１ゲート電極とが前記第１メモリセルの第１ゲート電極と接続し、前記第２コンタクト領域の第２接続部で前記第１メモリセルの第１ゲート電極と前記第４メモリセルの第１ゲート電極とが前記第２メモリセルの第１ゲート電極と接続するように、前記第１ゲート電極を形成し、
前記第１ゲート電極を覆うように、第２絶縁層と第２ゲート層を順次成膜し、
前記第１ゲート電極近傍の前記第２ゲート層が残存するように、前記第２ゲート層をエッチバックして、少なくとも前記第２ゲート電極を形成し、
前記第２メモリセルと前記第１接続部との間、及び前記第１メモリセルと前記第２接続部との間で前記第１ゲート電極及び前記第２ゲート電極が分離する分離部を、前記第１ゲート電極及び前記第２ゲート電極を除去して形成する半導体装置の製造方法。
【請求項１２】
前記第２ゲート電極形成の際、前記第１ゲート電極の前記ソース拡散層側に位置する前記第２ゲート電極とともに、前記第１ゲート電極の前記ドレイン拡散層側に位置する第３ゲート電極が形成され、
前記分離部形成の際に、前記第１ゲート電極及び前記第２ゲート電極とともに前記第３ゲート電極を除去して、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極が分離する前記分離部を形成する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２ゲート電極形成の際、前記第２ゲート層をエッチバックした後、前記第１ゲート電極の前記ドレイン拡散層側に残存する前記第２ゲート層を除去して、前記第１ゲート電極の前記ソース拡散層側に前記第２ゲート電極を形成する請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関し、特に詳しくは不揮発性メモリセルアレイを備える半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置に利用されるメモリセルトランジスタとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）トランジスタが知られている。ＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの一種であり、そのゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜が用いられる。
【０００３】
ＯＮＯ膜中のシリコン窒化膜は、電荷をトラップする性質を有するトラップ性絶縁膜である。例えば、ゲート電極、ソース／ドレイン及び基板に適当な電圧を印加することにより、シリコン窒化膜に電子をトラップさせることができる。シリコン窒化膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧Ｖｔｈは増加する。逆に、トラップされた電子がシリコン窒化膜から引き抜かれると、閾値電圧Ｖｔｈは減少する。このような閾値電圧Ｖｔｈの変化を利用することにより、ＭＯＮＯＳトランジスタは、データ「１」、「０」を不揮発的に記憶することができる。
【０００４】
このＭＯＮＯＳトランジスタのように電荷をトラップする素子を利用したメモリは、電荷トラップ型メモリ（Charge Trapping Memory）と呼ばれている。電荷トラップ型メモリに関連する技術として、ソース領域を介して隣接した２つのメモリセルにおいて、コントロールゲート電極の電位を共通のパッドで取り出す構造が知られている。例えば、特許文献１及び非特許文献１には、ソース領域を挟んで対向するメモリセルのコントロールゲート電極がコンタクト部分で互いに接続されている構成が開示されている。
【０００５】
しかしながら、上述のようにソース領域を介して隣接するメモリセルのコントロールゲート電極から電位を共通のパッドで取り出す場合、この２つのメモリセルのコントロールゲート電極には、常に同電位が印加されることになる。そのため、選択メモリセルに書き込み用の電圧を印加したとき、この選択メモリセルにソース領域を介して隣接する非選択メモリセルのコントロールゲート電極にも選択メモリセルと同じ電圧が印加されてしまう。その結果、非選択メモリセルのメモリトランジスタの閾値電圧Ｖｔｈが上昇し、誤書き込み（ライトディスターブ）が生じやすい。
【０００６】
このように、書き込み選択メモリセルに対し、ソース領域を介して隣接した非選択メモリセルに加わるライトディスターブが問題となり、半導体装置の性能を低下させるおそれがある。
【０００７】
このような問題を解決するための方法が、特許文献２に開示されている。図２９は、特許文献２に開示された従来の半導体装置の要部平面図である。図２９において、各コントロールゲート線１４にそれぞれ独立のコンタクト部１４ａが設けられている。そして、図中Ｙ方向にソース領域２０を介して隣り合うメモリセル３０のコントロールゲート電極１３にそれぞれ接続された２本のコントロールゲート線１４同士は、電気的に接続されていない。すなわち、特許文献２では、メモリセル領域１Ａに隣接するコンタクト領域１Ｃの部分のコントロールゲート線１４の形状を変更することによって、ソース領域２０を挟んで対向するコントロールゲート電極１３を分割している。
【０００８】
このような構成により、特許文献２では、ソース領域２０を介して図中Ｙ方向に隣り合うメモリセル３０（例えば、メモリセル３０ａとメモリセル３０ｂ）のコントロールゲート電極１３に独立に異なる電圧（電位）を印加することが可能である。
【特許文献１】特開２００２−３５３３４６号公報
【特許文献２】特開２００７−２８１５０６号公報
【非特許文献１】T.Ogura, et al., "Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times", 2003 Symposium on VLSL Circuits Digest of Technical Papers, Jun. 12-14, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２では、分割された２本のコントロールゲート線１４同士が、図２９の丸で囲んだ部分に示すように、非常に近接して配置されることとなる。そのため、コントロールゲート線１４間においてショートが発生する危険性があり、歩留り低下の要因となる。一方、コントロールゲート線１４間のショートを回避するには、コントロールゲート線１４間のピッチを図中Ｙ方向に広げる必要があり、半導体装置の面積増大につながってしまう。このように、特許文献２では、誤書き込みを防止しようとすると、ショート発生と面積増大との両方を抑止することができないという問題がある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様にかかる半導体装置は、ソース拡散層と、ドレイン拡散層と、第１方向に沿って形成された第１ゲート電極及び第２ゲート電極とを有する不揮発性メモリセルが複数設けられたメモリセルアレイを備える半導体装置であって、前記メモリセルアレイの第１領域内に設けられ、前記第１方向と交差する第２方向に前記ソース拡散層を挟んで互いに隣接する第１メモリセル及び第２メモリセルと、前記第１領域の前記第１方向に第１コンタクト領域を挟んで隣接する第２領域内に設けられ、前記第２メモリセルの前記第１方向側に配置された第３メモリセルと、前記第１領域の前記第２領域と反対側に第２コンタクト領域を挟んで隣接する第３領域内に設けられ、前記第１メモリセルの前記第１方向側に配置された第４メモリセルと、前記第１コンタクト領域において、前記第１メモリセルの第１ゲート電極と前記第３メモリセルの第１ゲート電極とを接続する第１接続部と、前記第２コンタクト領域において、前記第２メモリセルの第１ゲート電極と前記第４メモリセルの第１ゲート電極とを接続する第２接続部と、を備え、前記第１メモリセルの第２ゲート電極、前記第２メモリセルの第２ゲート電極、前記第３メモリセルの第２ゲート電極、及び前記第４メモリセルの第２ゲート電極は、それぞれ分離して形成されているものである。このような構成により、ソース拡散層を挟んで互いに隣接するメモリセルの第２ゲート電極を、これらの間の間隔を狭めることなく分割できる。
【００１１】
本発明の第２の態様にかかる半導体装置の製造方法は、ソース拡散層と、ドレイン拡散層と、第１方向に沿って形成された第１ゲート電極及び第２ゲート電極とを有する不揮発性メモリセルが複数設けられたメモリセルアレイの第１領域内に設けられ、前記第１方向と交差する第２方向に前記ソース拡散層を挟んで互いに隣接する第１メモリセル及び第２メモリセルと、前記第１領域の前記第１方向に第１コンタクト領域を挟んで隣接する第２領域内に設けられ、前記第２メモリセルの前記第１方向側に配置された第３メモリセルと、前記第１領域の前記第２領域と反対側に第２コンタクト領域を挟んで隣接する第３領域内に設けられ、前記第１メモリセルの前記第１方向側に配置された第４メモリセルと、を備える半導体装置の製造方法であって、半導体基板上に、第１絶縁層と第１ゲート層を順次成膜し、前記第１ゲート層と前記第１絶縁層とをエッチングして、前記第１コンタクト領域の第１接続部で前記第１メモリセルの第１ゲート電極と前記第３メモリセルの第１ゲート電極とが接続し、前記第２コンタクト領域の第２接続部で前記第２メモリセルの第１ゲート電極と前記第４メモリセルの第１ゲート電極とが接続し、かつ前記第２メモリセルの第１ゲート電極と前記第１接続部との間、及び前記第１メモリセルの第１ゲート電極と前記第２接続部との間の分離部で分離するように、前記第１ゲート電極を形成し、前記第１ゲート電極を覆うように、第２絶縁層と第２ゲート層を順次成膜し、前記第１ゲート電極近傍の前記第２ゲート層が残存するように、前記第２ゲート層をエッチバックし、前記分離部で分離された前記第１ゲート電極の端部間に残存する前記第２ゲート層を除去して、少なくとも前記第２ゲート電極を形成するものである。このような方法により、ソース拡散層を挟んで互いに隣接するメモリセルの第２ゲート電極を、これらの間の間隔を狭めることなく分割できる。
【００１２】
本発明の第３の態様にかかる半導体装置の製造方法は、ソース拡散層と、ドレイン拡散層と、第１方向に沿って形成された第１ゲート電極及び第２ゲート電極とを有する不揮発性メモリセルが複数設けられたメモリセルアレイの第１領域内に設けられ、前記第１方向と交差する第２方向に前記ソース拡散層を挟んで互いに隣接する第１メモリセル及び第２メモリセルと、前記第１領域の前記第１方向に第１コンタクト領域を挟んで隣接する第２領域内に設けられ、前記第２メモリセルの前記第１方向側に配置された第３メモリセルと、前記第１領域の前記第２領域と反対側に第２コンタクト領域を挟んで隣接する第３領域内に設けられ、前記第１メモリセルの前記第１方向側に配置された第４メモリセルと、を備える半導体装置の製造方法であって、半導体基板上に、第１絶縁層と第１ゲート層を順次成膜し、前記第１ゲート層と前記第１絶縁層とをエッチングして、前記第１コンタクト領域の第１接続部で前記第２メモリセルの第１ゲート電極と前記第３メモリセルの第１ゲート電極とが前記第１メモリセルの第１ゲート電極と接続し、前記第２コンタクト領域の第２接続部で前記第１メモリセルの第１ゲート電極と前記第４メモリセルの第１ゲート電極とが前記第２メモリセルの第１ゲート電極と接続するように、前記第１ゲート電極を形成し、前記第１ゲート電極を覆うように、第２絶縁層と第２ゲート層を順次成膜し、前記第１ゲート電極近傍の前記第２ゲート層が残存するように、前記第２ゲート層をエッチバックして、少なくとも前記第２ゲート電極を形成し、前記第２メモリセルと前記第１接続部との間、及び前記第１メモリセルと前記第２接続部との間で前記第１ゲート電極及び前記第２ゲート電極が分離する分離部を、前記第１ゲート電極及び前記第２ゲート電極を除去して形成するものである。このような方法により、ソース拡散層を挟んで互いに隣接するメモリセルの第２ゲート電極を、これらの間の間隔を狭めることなく分割できる。
【発明の効果】
【００１３】
本発明によれば、不揮発性メモリセルアレイを備える半導体装置において、ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００１５】
実施の形態１．
初めに、本実施の形態に係る半導体装置の構成について、図１及び図２を用いて説明する。図１は、実施の形態１に係る半導体装置１００の構成を模式的に示す平面図である。図２は、実施の形態１に係る半導体装置１００の断面図である。図２（ａ）は図１のIIA−IIA断面図、図２（ｂ）は図１のIIB−IIB断面図、図２（ｃ）は図１のIIC−IIC断面図をそれぞれ示している。なお、図１では、不揮発性メモリセルが複数設けられたメモリセルアレイの一部について記している。
【００１６】
図１において、本実施の形態に係る半導体装置１００は、シリコン等からなる半導体基板５１に、メモリセル領域４０とコンタクト領域４１とが設けられている。コンタクト領域４１は、隣接するメモリセル領域４０の間に配置されている。半導体基板５１には、素子を分離するための素子分離領域５２とＰウエル５３が形成されている。
【００１７】
メモリセル領域４０のＰウエル５３には、メモリセル８０が形成されている。メモリセル８０は、それぞれのメモリセル領域４０に複数形成されている。複数のメモリセル８０は、メモリセル領域４０内にアレイ状に配置されている。ここでは、１つのメモリセル領域４０に、縦６×横６のメモリセル８０が配設されている場合について例示的に示している。各メモリセル領域４０は、素子分離領域５２によって他の領域から電気的に分離されている。
【００１８】
メモリセル８０は、ＭＯＮＯＳ膜を用いたスプリットゲート型セルである。各メモリセル８０は、第１ゲート電極（ワードゲートＷＧ）と、第２ゲート電極（コントロールゲートＣＧ）と、ソース拡散層（ソース領域）７０、ドレイン拡散層（ドレイン領域）６９とを備えている。
【００１９】
具体的には、図２（ａ）に示すように、ソース拡散層７０及びドレイン拡散層６９は、例えばｎ型不純物領域であり、Ｐウエル５３の表面領域に形成されている。ソース拡散層７０とドレイン拡散層６９に挟まれたＰウエル５３は、チャネルが形成されるチャネル領域となる。このチャネル領域上には、ポリシリコン等からなるワードゲートＷＧとコントロールゲートＣＧが設けられている。ワードゲートＷＧとコントロールゲートＣＧは、図１中、Ｘ方向（第１方向）に沿って形成されている。ワードゲートＷＧは、ドレイン拡散層６９側に配置され、Ｐウエル５３のチャネル領域上にゲート絶縁膜５５を介して形成されている。ゲート絶縁膜５５は、例えば酸化シリコン膜などの絶縁膜である。
【００２０】
一方、コントロールゲートＣＧは、ソース拡散層７０側に配置され、Ｐウエル５３のチャネル領域上にＯＮＯ膜６１を介して形成されている。コントロールゲートＣＧは、ワードゲートＷＧのソース拡散層７０側の側面にＯＮＯ膜６１を介して隣接するように配設されている。すなわち、ＯＮＯ膜６１は、ワードゲートＷＧとコントロールゲートＣＧとの間、及びコントロールゲートＣＧとＰウエル５３との間に形成されている。ＯＮＯ膜６１は、酸化シリコン膜６１ａ、窒化シリコン膜６１ｂ、及び酸化シリコン膜６１ｃがこの順に積層された積層膜である。窒化シリコン膜６１ｂは、電荷を蓄積する性質を有するトラップ性絶縁膜である。
【００２１】
ワードゲートＷＧとコントロールゲートＣＧのＯＮＯ膜６１が設けられていない側の側壁面には、それぞれ側壁サイドウォール６８が形成されている。側壁サイドウォール６８は、例えば酸化シリコンの単層膜や、酸化シリコン、窒化シリコン、及び酸化シリコンの積層膜などの絶縁膜からなる。図２（ａ）では図示していないが、ソース拡散層７０及びドレイン拡散層６９のチャネル領域と接する領域には、不純物濃度が低いＬＤＤ（Lightly Doped Drain）領域が設けられている。側壁サイドウォール６８は、ソース拡散層７０又はドレイン拡散層６９のＬＤＤ領域上に形成されている。すなわち、ソース拡散層７０とドレイン拡散層６９が側壁サイドウォール６８と重複する領域がＬＤＤ領域となる。
【００２２】
ここで、ワードゲートＷＧよりなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）を選択トランジスタＴｒｓ、コントロールゲートＣＧよりなるＭＩＳＦＥＴをメモリトランジスタＴｒｍとする。すなわち、各メモリセル８０には、選択トランジスタＴｒｓとメモリトランジスタＴｒｍとが形成されている。従って、メモリセル８０は、選択トランジスタＴｒｓのゲート電極であるワードゲートＷＧと、メモリトランジスタＴｒｍのゲート電極であるコントロールゲートＣＧの、２つのゲート電極を有する。
【００２３】
半導体基板５１上には、ワードゲートＷＧ、及びコントロールゲートＣＧを覆うように、酸化シリコンなどからなる層間絶縁膜７２が形成されている。ドレイン拡散層６９上の層間絶縁膜７２に形成されたコンタクトホール内には、導電膜が埋め込まれており、これは、ドレイン拡散層６９に接続するためのコンタクトＣＴとなる。なお、図２では図示していないが、層間絶縁膜７２の下に、シリサイドとダイレクトＳｉＮがこの順に積層されていてもよい。
【００２４】
図２（ａ）に示すように、各メモリセル領域４０内において、メモリセル８０と、このメモリセル８０に隣接するメモリセル８０は、ソース拡散層７０を挟んでそれぞれ対向するように形成されている。これら２つのメモリセル８０は、互いのソース拡散層７０が繋がるように、図１中、Ｙ方向（第１方向と交差する第２方向）に隣接配置される。すなわち、ソース拡散層７０を介して２つのメモリセル８０が対向配置されている。従って、隣接するメモリセル８０のコントロールゲートＣＧ間に、ソース拡散層７０が配設されることとなる。
【００２５】
同様に、メモリセル８０と、このメモリセル８０のドレイン拡散層６９側に隣接するメモリセル８０とは、図１に示すようにドレイン拡散層６９を挟んで対向するように形成されている。従って、隣接するメモリセル８０のワードゲートＷＧ間に、ドレイン拡散層６９が配設されることとなる。このようにして、各メモリセル領域４０には、複数のメモリセル８０が図１中Ｙ方向に並んで配設される。図３は、図１のIII−III断面を模式的に示す図である。図３に示すように、これらのメモリセル８０は、ソース拡散層７０又はドレイン拡散層６９を介して互いに対向配置されている。
【００２６】
また、各メモリセル領域４０内において、メモリセル８０と、このメモリセル８０のＸ方向に隣接するメモリセル８０とは、ワードゲートＷＧとコントロールゲートＣＧとで繋がるように形成されている。すなわち、ワードゲートＷＧは、メモリセル領域４０内においてＸ方向に隣接するメモリセル８０のワードゲートＷＧと繋がっている。同様に、コントロールゲートＣＧは、メモリセル領域４０内においてＸ方向に隣接するメモリセル８０のコントロールゲートＣＧと繋がっている。このようにして、各メモリセル領域４０には、複数のメモリセル８０が図１中Ｘ方向に並んで配設されている。
【００２７】
従って、各メモリセル領域４０内において、Ｘ方向に並んで配列されたメモリセル８０のワードゲートＷＧが連続的に形成され、Ｘ方向に沿う直線形状となる。同様に、各メモリセル領域４０内において、Ｘ方向に並んで配列されたメモリセル８０のコントロールゲートＣＧが連続的に形成され、Ｘ方向に沿う直線形状となる。Ｘ方向に沿う直線形状となったワードゲートＷＧとコントロールゲートＣＧは、ＯＮＯ膜６１を挟んで互いに隣接配置されている。そして、ワードゲートＷＧとコントロールゲートＣＧは、隣接するコンタクト領域４１へと延在するように形成される。ワードゲートＷＧとコントロールゲートＣＧは、これらの間にＯＮＯ膜６１を挟んで互いに隣接配置された状態で、延在されている。
【００２８】
なお、図１では、各メモリセル領域４０内において、ソース拡散層７０は、Ｘ方向に隣接するソース拡散層７０と繋がるように形成されている。そして、Ｘ方向に繋がって形成されたソース拡散層７０のうち、例えば両端のソース拡散層７０上に、ソース拡散層７０に接続するためのコンタクトＣＴがそれぞれ設けられている。ドレイン拡散層６９は、Ｘ方向に隣接するドレイン拡散層６９と繋がっておらず離間されている。そして、それぞれのドレイン拡散層６９上に、ドレイン拡散層６９に接続するためのコンタクトＣＴが設けられている。
【００２９】
一方、ワードゲートＷＧに接続するためのコンタクトＣＴと、コントロールゲートＣＧと接続するためのコンタクトＣＴは、隣接するメモリセル領域４０の間に設けられたコンタクト領域４１に設けられている。コンタクト領域４１には、これらワードゲートＷＧ又はコントロールゲートＣＧと接続するためのコンタクトＣＴのほかに、ワードゲートＷＧ間を接続するための接続部９１と、ワードゲートＷＧ及びコントロールゲートＣＧを分離するための分離部９２とが形成されている。ここで、ワードゲートＷＧとコントロールゲートＣＧの平面レイアウトについて、図１を参照しながら詳細に説明する。ここでは、半導体装置１００に設けられたメモリセル８０の代表として、４つのメモリセル（例えば、第１メモリセル８０ａ、第２メモリセル８０ｂ、第３メモリセル８０ｇ、第４メモリセル８０ｈ）を例にとって説明する。
【００３０】
第１メモリセル８０ａと、第２メモリセル８０ｂは、同じメモリセル領域４０内に設けられており、図１中、Ｙ方向にソース拡散層７０を挟んで互いに隣接するメモリセル８０である。以下では、第１メモリセル８０ａ及び第２メモリセル８０ｂが設けられたメモリセル領域４０を第１メモリセル領域４０ａ（メモリセルアレイの第１領域）と呼ぶこととする。そして、Ｘ方向において第１メモリセル領域４０ａに隣接するコンタクト領域４１を第１コンタクト領域４１ａ及び第２コンタクト領域４１ｂとする。ここでは、図１中、第１メモリセル領域４０ａの左側に配置されたものを第１コンタクト領域４１ａ、右側に配置されたものを第２コンタクト領域４１ｂとする。
【００３１】
第３メモリセル８０ｇは、第１メモリセル領域４０ａのＸ方向に第１コンタクト領域４１ａを挟んで隣接する第２メモリセル領域４０ｂ（メモリセルアレイの第２領域）に設けられたメモリセル８０である。第３メモリセル８０ｇは、第２メモリセル８０ｂのＸ方向側（ここでは、左手側）に配置されている。また、第４メモリセル８０ｈは、第１メモリセル領域４０ａの第２メモリセル領域４０ｂと反対側に第２コンタクト領域４１ｂを挟んで隣接する第３メモリセル領域４０ｃ（メモリセルアレイの第３領域）に設けられたメモリセル８０である。第４メモリセル８０ｈは、第１メモリセル８０ａのＸ方向側（ここでは、右手側）に配置されている。
【００３２】
本実施の形態では、第３メモリセル８０ｇからＸ方向に延在されたワードゲートＷＧは、第１メモリセル８０ａからＸ方向に延在されたワードゲートＷＧと、第１コンタクト領域４１ａにおいて繋がるように形成されている。すなわち、第１コンタクト領域４１ａには、第３メモリセル８０ｇのワードゲートＷＧと、第１メモリセル８０ａのワードゲートＷＧとを接続する接続部９１が設けられている。この接続部９１により、第３メモリセル８０ｇのワードゲートＷＧと、第１メモリセル８０ａのワードゲートＷＧとが電気的に接続する。
【００３３】
また、第４メモリセル８０ｈからＸ方向に延在されたワードゲートＷＧは、第２メモリセル８０ｂからＸ方向に延在されたワードゲートＷＧと、第２コンタクト領域４１ｂにおいて繋がるように形成されている。すなわち、第２コンタクト領域４１ｂには、第４メモリセル８０ｈのワードゲートＷＧと、第２メモリセル８０ｂのワードゲートＷＧとを接続する接続部９１が設けられている。この接続部９１により、第４メモリセル８０ｈのワードゲートＷＧと、第２メモリセル８０ｂのワードゲートＷＧとが電気的に接続する。
【００３４】
接続部９１上には、ワードゲートＷＧに接続するためのコンタクトＣＴが設けられている。そして、接続部９１のＸ方向の両側には、コントロールゲートＣＧに接続するためのコンタクトＣＴがそれぞれ設けられる。コントロールゲートＣＧに接続するためのコンタクトＣＴについては後述する。以下では、第１メモリセル８０ａのワードゲートＷＧと第３メモリセル８０ｇのワードゲートＷＧとを接続するための接続部９１を第１接続部９１ａとし、第２メモリセル８０ｂのワードゲートＷＧと第４メモリセル８０ｈのワードゲートＷＧとを接続するための接続部９１を第２接続部９１ｂとする。また、第１接続部９１ａ上に設けられたコンタクトＣＴを第１コンタクト、第２接続部９１ｂ上に設けられたコンタクトＣＴを第２コンタクトとする。
【００３５】
一方、第１メモリセル８０ａからＸ方向に延在されたワードゲートＷＧは、第４メモリセル８０ｈからＸ方向に延在されたワードゲートＷＧと、離間されるように形成されている。すなわち、第１メモリセル８０ａのワードゲートＷＧと、第４メモリセル８０ｈのワードゲートＷＧとが分離部９２で分離されている。この分離部９２は、第２接続部９１ｂと第１メモリセル領域４０ａとの間に設けられている。
【００３６】
また、第２メモリセル８０ｂからＸ方向に延在されたワードゲートＷＧは、第３メモリセル８０ｇからＸ方向に延在されたワードゲートＷＧと、離間されるように形成されている。すなわち、第２メモリセル８０ｂのワードゲートＷＧと、第３メモリセル８０ｇのワードゲートＷＧとが分離部９２で分離されている。この分離部９２は、第１接続部９１ａと第１メモリセル領域４０ａとの間に設けられている。
【００３７】
このように分離部９２を設けることによって、第１メモリセル８０ａのワードゲートＷＧと、第１接続部９１ａと、第３メモリセル８０ｇのワードゲートＷＧとを含む形状で、ひとつのワードゲートパターンとなる。同じ様に、第２メモリセル８０ｂのワードゲートＷＧと、第２接続部９１ｂと、第４メモリセル８０ｈのワードゲートＷＧとを含む形状で、ひとつのワードゲートパターンとなる。そして、半導体装置１００には、このワードゲートパターンが図１に示すように規則的に配置される形でメモリセル８０が設けられる。
【００３８】
分離部９２では、図２（ｃ）に示すように、ワードゲートＷＧが除去されていて、ワードゲートＷＧが形成されていない。そして、図１に示すように、このワードゲートＷＧが除去された部分にＯＮＯ膜６１を介して隣接するコントロールゲートＣＧも同様に除去されていて、分離部９２にはコントロールゲートＣＧが形成されていない。従って、ワードゲートＷＧ及びコントロールゲートＣＧは、分離部９２で分断されている。そのため、第１メモリセル８０ａと第２メモリセル８０ｂのコントロールゲートＣＧは、第１接続部９１ａと第１メモリセル領域４０ａとの間、第２接続部９１ｂと第１メモリセル領域４０ａとの間に設けられた２つの分離部９２によって、互いに分離されることとなる。なお、分離されたワードゲートＷＧとコントロールゲートＣＧの分離された側面には、図２（ｃ）に示すように、側壁サイドウォール６８が形成されている。そして、分離されたワードゲートＷＧ間及びコントロールゲートＣＧ間は、層間絶縁膜７２で充填される。
【００３９】
第１メモリセル８０ａから第１コンタクト領域４１ａへと延在されたコントロールゲートＣＧは、第１コンタクト領域４１ａで幅広に形成される。具体的には、図２（ｂ）に示すように、第３メモリセル８０ｇから第１コンタクト領域４１ａへと延在されたワードゲートＷＧとＯＮＯ膜６１を介して隣接するように幅広く形成されている。この幅広部は、Ｘ方向において、分離部９２よりも第１接続部９１ａ側に配置され、ＯＮＯ膜６１を介して第１接続部９１ａに隣接するように形成されていることが好ましい。そして、この幅広部上に、コントロールゲートＣＧに接続するためのコンタクトＣＴが設けられている。
【００４０】
同様に、第３メモリセル８０ｇから第１コンタクト領域４１ａへと延在されたコントロールゲートＣＧは、第１メモリセル８０ａから第１コンタクト領域４１ａへと延在されたワードゲートＷＧと第１接続部９１ａとにＯＮＯ膜６１を介して隣接するように幅広く形成されている。そして、この幅広部上に、コントロールゲートＣＧに接続するためのコンタクトＣＴが設けられている。そのため、第１接続部９１ａによって、第１メモリセル８０ａと第３メモリセル８０ｇのコントロールゲートＣＧが互いに分離されることとなる。
【００４１】
また、第２メモリセル８０ｂから第２コンタクト領域４１ｂへと延在されたコントロールゲートＣＧは、第４メモリセル８０ｈから第２コンタクト領域４１ｂへと延在されたワードゲートＷＧと第２接続部９１ｂとにＯＮＯ膜６１を介して隣接するように幅広く形成されている。この幅広部上に、コントロールゲートＣＧに接続するためのコンタクトＣＴが設けられている。同様に、第４メモリセル８０ｈから第２コンタクト領域４１ｂへと延在されたコントロールゲートＣＧは、第２メモリセル８０ｂから第２コンタクト領域４１ｂへと延在されたワードゲートＷＧと第２接続部９１ｂとにＯＮＯ膜６１を介して隣接するように幅広く形成されている。この幅広部上に、コントロールゲートＣＧに接続するためのコンタクトＣＴが設けられている。そのため、第２接続部９１ｂによって、第２メモリセル８０ｂと第４メモリセル８０ｈのコントロールゲートＣＧが互いに分離されることとなる。
【００４２】
上述の第１メモリセル８０ａ、第２メモリセル８０ｂ、第３メモリセル８０ｇ、第４メモリセル８０ｈの関係は、半導体装置１００のほかのメモリセル８０にも当てはまる。すなわち、半導体装置１００には、上述の第１メモリセル８０ａ、第２メモリセル８０ｂ、第３メモリセル８０ｇ、第４メモリセル８０ｈの関係を満たすように、複数のメモリセル８０が設けられ、各メモリセル領域４０内にアレイ状に配列されている。
【００４３】
本実施の形態では、上述のように接続部９１と分離部９２とを設けることによって、ソース拡散層７０を介して互いに対向配置されたメモリセル８０のコントロールゲートＣＧを分割することができる。このようにしてコントロールゲートＣＧを分割すると、分割されたコントロールゲートＣＧ間の間隔が狭くなる箇所がない。すなわち、コントロールゲートＣＧ間の間隔を狭めることなく、ソース拡散層７０を介して隣り合うメモリセル８０のコントロールゲートＣＧを分割できる。従って、コントロールゲートＣＧ間のショート発生を抑止することができる。そのため、コントロールゲートＣＧ間のピッチを広げる必要がなくなり、半導体装置１００の面積が増大することを抑止できる。
【００４４】
次に、配線のレイアウトについて、図４を用いて説明する。図４は、実施の形態１に係る半導体装置１００の配線レイアウトを示す図である。図４において、半導体装置１００には、ワードゲートラインＷＧＬと、コントロールゲートラインＣＧＬと、ソースラインＳＬと、ビットラインＢＬとが設けられている。ワードゲートラインＷＧＬ、コントロールゲートラインＣＧＬ、ソースラインＳＬ、及びビットラインＢＬは、図２に示す層間絶縁膜７２の上に形成される。
【００４５】
ビットラインＢＬは、コンタクトＣＴを介してドレイン拡散層６９に接続される配線である。図４では、９本のビットラインＢＬ１〜９が形成されている。ビットラインＢＬ１〜９は、図４のＹ方向に延在する。ここでは、Ｘ方向に並ぶドレイン拡散層６９上のコンタクトＣＴに、それぞれ別のビットラインＢＬが接続されている。そして、各ビットラインＢＬは、Ｙ方向に並ぶドレイン拡散層６９上に形成されたコンタクトＣＴにそれぞれ接続される。このような配線レイアウトにより、Ｘ方向に並ぶメモリセル８０のドレイン拡散層６９は電気的に隔離され、Ｙ方向に並ぶメモリセル８０のドレイン拡散層６９は電気的に接続されることとなる。
【００４６】
ソースラインＳＬは、コンタクトＣＴを介してソース拡散層７０に接続される配線である。図４では、４本のソースラインＳＬ１〜４が形成されている。ソースラインＳＬ１〜４は、図４のＹ方向に延在する。ここでは、各メモリセル領域４０内のソース拡散層７０上に形成された全てのコンタクトＣＴに接続されるように、ソースラインＳＬが形成されている。例えば、図４に示すように、各メモリセル領域４０内において、Ｘ方向に連結されたソース拡散層７０の両端にそれぞれ設けられたコンタクトＣＴのうち、一端側に設けられたコンタクトＣＴに接続するソースラインＳＬと、他端側に設けられたコンタクトＣＴに接続する別のソースラインＳＬとを、互いに接続する。このような配線レイアウトにより、同じメモリセル領域４０内に設けられたメモリセル８０のソース拡散層７０は、電気的に接続されることとなる。
【００４７】
ワードゲートラインＷＧＬは、コンタクトＣＴを介してワードゲートＷＧに接続される配線である。図４では、６本のワードゲートラインＷＧＬ１〜６が形成されている。ワードゲートラインＷＧＬ１〜６は、図４のＸ方向に延在する。本実施の形態では、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０のうち、一方のメモリセル８０のワードゲートＷＧにつながるコンタクトＣＴと、他方のメモリセル８０のワードゲートＷＧにつながるコンタクトＣＴとに、それぞれ別のワードゲートラインＷＧＬが接続されている。
【００４８】
例えば、図４に示すように、ワードゲートラインＷＧＬ１、ＷＧＬ３、ＷＧＬ５を、第２コンタクト領域４１ｂに設けられた接続部９１上のコンタクトＣＴに接続する。そして、ワードゲートラインＷＧＬ２、ＷＧＬ４、ＷＧＬ６を、第１コンタクト領域４１ａに設けられた接続部９１上のコンタクトＣＴに接続する。このようにワードゲートラインＷＧＬを接続することによって、ソース拡散層７０を介して互いに対向配置されたメモリセル８０のワードゲートＷＧは電気的に隔離されることとなる。従って、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０のワードゲートＷＧに独立に異なる電位を印加することができる。
【００４９】
コントロールゲートラインＣＧＬは、コンタクトＣＴを介してコントロールゲートＣＧに接続される配線である。図４では、６本のコントロールゲートラインＣＧＬ１〜６が形成されている。コントロールゲートラインＣＧＬ１〜６は、図４のＸ方向に沿って延在する。本実施の形態では、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０の一方のコントロールゲートＣＧにつながるコンタクトＣＴと、他方のメモリセル８０のコントロールゲートＣＧにつながるコンタクトＣＴとに、それぞれ別のコントロールゲートラインＣＧＬが接続されている。
【００５０】
例えば、図４に示すように、コントロールゲートラインＣＧＬ１、ＣＧＬ３、ＣＧＬ５を、第２コンタクト領域４１ｂに設けられたコントロールゲートＣＧの２つのコンタクトＣＴにそれぞれ接続する。そして、コントロールゲートラインＣＧＬ２、ＣＧＬ４、ＣＧＬ６を、第１コンタクト領域４１ａに設けられたコントロールゲートＣＧの２つのコンタクトＣＴにそれぞれ接続する。このようにコントロールゲートラインＣＧＬを接続することによって、ソース拡散層７０を介して互いに対向配置されたメモリセル８０のコントロールゲートＣＧは、電気的に隔離されることとなる。従って、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０のコントロールゲートＣＧに独立に異なる電位を印加することができる。
【００５１】
図５は、実施の形態１に係る半導体装置１００の等価回路図である。なお、図５では、図４で示したメモリセルアレイから一部分を抜粋してその等価回路図を記載している。
【００５２】
図５に示すように、メモリセル領域４０にアレイ状に配置されたメモリセル８０のそれぞれは、選択トランジスタＴｒｓとメモリトランジスタＴｒｍとを有している。各メモリセル８０において、選択トランジスタＴｒｓのソースは、メモリトランジスタＴｒｍのドレインと接続されている。Ｙ方向に隣接するメモリセル８０は、メモリトランジスタＴｒｍのソース同士、又は選択トランジスタＴｒｓのドレイン同士が接続するように対向配置されている。
【００５３】
Ｙ方向に並ぶメモリセル８０の選択トランジスタＴｒｓのドレインは、ビットラインＢＬによって電気的に接続されている。同様に、Ｙ方向に並ぶメモリセル８０のメモリトランジスタＴｒｍのソースは、ソースラインＳＬによって電気的に接続されている。なお、図５では図示していないが、前述したように、各メモリセル領域４０内において、Ｘ方向に並ぶメモリセル８０のメモリトランジスタＴｒｍのソースが電気的に接続されていてもよい。また、ソースを介してＹ方向に隣接するメモリセル８０の選択トランジスタＴｒｓのゲートは、異なるワードゲートラインＷＧＬに接続されている。同様に、ソースを介してＹ方向に隣接するメモリセル８０のメモリトランジスタＴｒｍのゲートは、異なるコントロールゲートラインＣＧＬに接続されている。
【００５４】
なお、ワードゲートラインＷＧＬ、コントロールゲートラインＣＧＬ、ソースラインＳＬ、及びビットラインＢＬは、絶縁膜を介してそれぞれ異なる層に形成される。図６は、絶縁膜を介して異なる層に形成された配線を各コンタクトＣＴと接続するための構成について示す平面図である。図６（ａ）は、ワードゲートＷＧ及びコントロールゲートＣＧの配設される層の平面図である。また、図６（ｂ）は、図６（ａ）の上層であって、ワードゲートラインＷＧＬの配設される層の平面図である。図６（ｃ）は、図６（ｂ）のさらに上層であって、コントロールゲートラインＣＧＬの配設される層の平面図である。図６では、図２で示した構成の層間絶縁膜７２の上に、例えば、ワードゲートラインＷＧＬを配置し、その上に絶縁膜を介してコントロールゲートラインＣＧＬを配置するとして、例示的に記載している。
【００５５】
図６（ａ）において、ワードゲートＷＧの接続部９１上には、ワードゲートＷＧと接続するためのコンタクトＣＴが形成されている。また、コントロールゲートＣＧの幅広部上には、コントロールゲートＣＧと接続するためのコンタクトＣＴが形成されている。ワードゲートＷＧ及びコントロールゲートＣＧを覆う層間絶縁膜７２上には、図６（ｂ）に示すように、金属などの導電膜からなるワードゲートラインＷＧＬが、ワードゲートＷＧのコンタクトＣＴと接続するように形成される。また、ワードゲートラインＷＧＬと同じ導電膜によって、コントロールゲートＣＧのコンタクトＣＴ上に導電パターン９３が形成されている。そして、この導電パターン９３と、ワードゲートラインＷＧＬとを覆うように絶縁膜が形成されている。導電パターン９３上の絶縁膜中にビアＶＩＡが形成されている。
【００５６】
さらに、このワードゲートラインＷＧＬを覆う絶縁膜上には、図６（ｃ）に示すように、金属などの導電膜からなるコントロールゲートラインＣＧＬが、導電パターン９３上のビアＶＩＡと接続するように形成される。このように、導電パターン９３とビアＶＩＡとを繰り返し積層することによって、絶縁膜を介した複数の異なる層に形成された各配線をワードゲートＷＧ、コントロールゲートＣＧ、ソース拡散層７０、ドレイン拡散層６９のそれぞれに接続することが可能である。なお、ワードゲートラインＷＧＬ、コントロールゲートラインＣＧＬ、ソースラインＳＬ、及びビットラインＢＬがそれぞれ絶縁膜を介して積層される順は、任意に決定してよい。
【００５７】
次に、本実施の形態の半導体装置１００の動作について、図７を用いて説明する。図７は、実施の形態１に係る選択メモリセルの各部位への電圧の印加条件の一例を示す断面模式図である。図７（ａ）は「書込み」時、図７（ｂ）は「消去」時、図７（ｃ）は「読出し」時における電圧の印加条件をそれぞれ示している。なお、図７に示したものは電圧の印加条件の一例であり、これに限定されるものではない。電圧の印加条件は、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜６１中の電荷蓄積部である窒化シリコン膜６１ｂへの電子の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５８】
書き込み方式は、いわゆるホットエレクトロン書込みを用いることができる。例えば、図７（ａ）に示すような電圧を、書き込みを行う選択メモリセルの各部位に印加する。具体的には、例えば、ワードゲートＷＧに１Ｖ、コントロールゲートＣＧに６Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖを印加する。これにより、ソース拡散層７０及びドレイン拡散層６９間のチャネル領域にホットエレクトロンが発生し、コントロールゲートＣＧの下の窒化シリコン膜６１ｂのワードゲートＷＧ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロンは（電子）、ＯＮＯ膜６１中の窒化シリコン膜６１ｂ中のトラップに捕獲され、その結果、メモリトランジスタＴｒｍの閾値電圧Ｖｔｈが上昇する。
【００５９】
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積部に注入することにより消去を行う。例えば、図７（ｂ）に示すような電圧を、消去を行う選択メモリセルの各部位に印加する。具体的には、例えば、ワードゲートＷＧに０Ｖ、コントロールゲートＣＧに−３Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖを印加する。これにより、ＢＴＢＴ現象でホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜６１中の窒化シリコン膜６１ｂ中にホールを注入し、それによってメモリトランジスタＴｒｍの閾値電圧Ｖｔｈを低下させる。
【００６０】
読み出し時には、例えば、図７（ｃ）に示すような電圧を、読み出しを行う選択メモリセルの各部位に印加する。具体的には、例えば、ワードゲートＷＧに２Ｖ、コントロールゲートＣＧに２Ｖ、ドレイン拡散層６９に１．５Ｖ、ソース拡散層７０に０Ｖを印加する。読み出し時のコントロールゲートＣＧに印加する電圧を、書き込み状態におけるメモリトランジスタＴｒｍの閾値電圧Ｖｔｈと消去状態におけるメモリトランジスタＴｒｍの閾値電圧Ｖｔｈとの間の値にすることで、書き込み状態と消去状態とを判別することができる。図７に示すメモリセル８０は、１ｂｉｔ／ｃｅｌｌ構造のものであり、ワードゲートＷＧの片側に１ビットの情報を記録することができる。
【００６１】
次に、書き込み時の電圧配置について、図８及び図９を用いて説明する。図８は、実施の形態１に係る半導体装置１００の書き込み時における電圧配置を説明するための図である。図９は、図８の所定のメモリセルの電圧配置を示す断面模式図である。図９（ａ）には図８のメモリセル８０ａの電圧配置、図９（ｂ）にはメモリセル８０ｂの電圧配置がそれぞれ記載されている。
【００６２】
書き込み動作時には、選択メモリセルの各部位に書き込み用の電圧を印加する。例えば、図８に示すように、メモリセル８０ａに書込みを行う場合、ワードゲートラインＷＧＬ４に１Ｖ、その他のワードゲートラインＷＧＬ１〜３、５、６に０Ｖを印加する。また、コントロールゲートラインＣＧＬ４に６Ｖの高電圧、その他のコントロールゲートラインＣＧＬ１〜３、５、６に０Ｖを印加する。さらに、ビットラインＢＬ３に０Ｖ、その他のビットラインＢＬ１、２、４〜９に３Ｖ、ソースラインＳＬ１〜４には５Ｖを印加する。
【００６３】
選択メモリセルとなるメモリセル８０ａでは、図８に示すように、ワードゲートＷＧがワードゲートラインＷＧＬ４と電気的に接続され、コントロールゲートＣＧがコントロールゲートラインＣＧＬ４と電気的に接続されている。また、ドレイン拡散層６９がビットラインＢＬ３と電気的に接続され、ソース拡散層７０がソースラインＳＬ２、３と電気的に接続されている。そのため、図９（ａ）に示すように、ワードゲートＷＧに１Ｖ、コントロールゲートＣＧに６Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖの電圧が印加される。このような電圧配置により、メモリトランジスタＴｒｍの閾値電圧Ｖｔｈが上昇し、Ｖｔｈが大きく変動する。
【００６４】
メモリセル８０ｂは、図８に示すように、選択メモリセルであるメモリセル８０ａにソース拡散層７０を介してＹ方向に隣接する非選択メモリセルである。メモリセル８０ｂでは、ワードゲートＷＧがワードゲートラインＷＧＬ３と電気的に接続され、コントロールゲートＣＧがコントロールゲートラインＣＧＬ３と電気的に接続されている。また、ドレイン拡散層６９がビットラインＢＬ３と電気的に接続され、ソース拡散層７０がソースラインＳＬ２、３と電気的に接続されている。そのため、図９（ｂ）に示すように、ワードゲートＷＧに０Ｖ、コントロールゲートＣＧに０Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖの電圧が印加される。従って、メモリセル８０ｂでは、メモリセル８０ａと同様の閾値電圧Ｖｔｈ変動が大きい電圧配置にならない。
【００６５】
このように、本実施の形態では、選択メモリセルに書き込みを行う際に、選択メモリセルにソース拡散層７０を介して隣接する非選択メモリセルにおいて、選択メモリセル同様の閾値電圧Ｖｔｈ変動が大きい電圧配置となることを防止できるので、誤書き込み防止が可能である。これは、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０のコントロールゲートＣＧが分離して形成されているので、それぞれのコントロールゲートＣＧに独立に異なる電圧を印加することができるからである。ここで、比較のため、特許文献１や非特許文献１のように、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０のコントロールゲートＣＧが、仮に分離して形成されていないとすると、次のようになる。この場合は、非選択メモリセル８０ｂのコントロールゲートＣＧに選択メモリセル８０ａと同じ６Ｖの電圧がかかることになるので、ソース拡散層７０と基板との間の高電界によって発生したホットエレクトロンがコントロールゲートＣＧ下の窒化シリコン膜６１ｂに注入される。その結果、閾値電圧Ｖｔｈが変動し、誤書き込みが起こりやすくなってしまう。
【００６６】
続いて、本実施の形態の半導体装置１００の製造方法について、図１０〜図１５を用いて説明する。図１０〜図１５は、実施の形態１に係る半導体装置１００の一製造工程を示す図である。図１０〜図１５の各図において、（ａ）はメモリセルアレイの要部を示す平面図である。（ｂ）は、図２（ａ）で示した断面に相当する、ソース拡散層７０を介してＹ方向に隣接する２つのメモリセルの断面図を示している。（ｃ）は、図２（ｂ）で示した断面に相当する、コントロールゲートＣＧと接続をとるためのコンタクトＣＴ部分の断面図を示している。また、（ｄ）は、図２（ｃ）で示した断面に相当する、分離部９２の断面図を示している。
【００６７】
初めに、図１０を参照して、ワードゲートＷＧ形成までの工程について説明する。ここで、図１０（ｂ）は図１０（ａ）のXB−XB断面図、図１０（ｃ）は図１０（ａ）のXC−XC断面図、図１０（ｄ）は図１０（ａ）のXD−XD断面図である。
【００６８】
まず、Ｐウエル５３となるｐ型シリコンの半導体基板５１の表面の所定の領域に、ＳＴＩ（Shallow trench isolation）法により素子分離領域５２を形成する。半導体基板５１の表面に、熱酸化処理により、ゲート絶縁膜５５を第１絶縁層として形成する。その後、ゲート絶縁膜５５上に、第１ゲート層として、ワードゲートＷＧとなるポリシリコン膜をＣＶＤ法により成膜する。続いて、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜をパターニングし、ワードゲートＷＧを形成する。
【００６９】
このとき、本実施の形態では、図１０（ａ）に示すように、ポリシリコン膜をパターニングして、ワードゲートＷＧと同時に接続部９１及び分離部９２を形成する。具体的には、例えば、図１に示す半導体装置の、第１メモリセル８０ａのワードゲートＷＧと、第３メモリセル８０ｇのワードゲートＷＧとが第１接続部９１ａで接続し、第２メモリセル８０ｂのワードゲートＷＧと第１接続部９１ａとの間、第１メモリセル８０ａのワードゲートＷＧと第２接続部９１ｂとの間が分離部９２で分離するような形状でポリシリコン膜をパターニングする。すなわち、ポリシリコン膜をパターニングして、メモリセル８０のワードゲートＷＧと、これにソース拡散層７０となる領域を介して隣接するメモリセル８０のＸ方向側で、コンタクト領域４１を挟んで隣接する別のメモリセル領域４０内のメモリセル８０のワードゲートＷＧが、コンタクト領域４１で接続するような形状のパターンを形成する。従って、この工程で分離部９２となる部分のワードゲートＷＧが除去される。
【００７０】
ポリシリコン膜をパターニングすると、ポリシリコン膜の除去された部分ではゲート絶縁膜５５の表面が露出する。そして、このワードゲートＷＧをマスクに用いて、ワードゲートＷＧで覆われていないゲート絶縁膜５５を選択エッチングで除去する。その際、素子分離領域５２も若干エッチングされる。これにより、半導体基板５１上に、ゲート絶縁膜５５を介してワードゲートＷＧ及び接続部９１が形成され、図１０に示す構成となる。
【００７１】
次に、図１１を参照して、コントロールゲートＣＧ用ポリシリコン膜のパターニングで用いられる凹部マスク形成までの工程について説明する。ここで、図１１（ｂ）は図１１（ａ）のXIB−XIB断面図、図１１（ｃ）は図１１（ａ）のXIC−XIC断面図、図１１（ｄ）は図１１（ａ）のXID−XID断面図である。
【００７２】
ワードゲートＷＧ及び接続部９１形成後、これらを覆うように、半導体基板５１上にＯＮＯ膜６１を第２絶縁層として形成する。具体的には、酸化シリコン膜６１ａ、窒化シリコン膜６１ｂ、及び酸化シリコン膜６１ｃをこの順に積層する。酸化シリコン膜６１ａ、６１ｃの形成には酸化法又はＣＶＤ法、窒化シリコン膜６１ｂの形成にはＣＶＤ法がそれぞれ用いられる。これにより、電荷蓄積層としてのＯＮＯ膜６１が形成される。
【００７３】
その後、ＯＮＯ膜６１上に、第２ゲート層として、コントロールゲートＣＧとなるポリシリコン膜９４をＣＶＤにより成膜する。このとき、ポリシリコン膜９４の表面は、半導体基板５１上にゲート絶縁膜５５を介して設けられたワードゲートＷＧ及び接続部９１に追従するような形で凸凹となる。すなわち、ワードゲートＷＧ及び接続部９１上に凸部、ワードゲートＷＧ又は接続部９１が設けられていない場所に凹部が形成される。
【００７４】
続いて、ポリシリコン膜９４上に、凹部マスク９５を形成する。凹部マスク９５は、通常のリソグラフィによるレジストで形成してもよい。具体的には、接続部９１とＸ方向に隣接する領域のポリシリコン膜９４の凹部上で、コントロールゲートＣＧと接続するコンタクトＣＴを設けるためのコントロールゲートＣＧの幅広部となる部分に、凹部マスク９５を形成する。
【００７５】
次に、図１２を参照して、コントロールゲートＣＧ用ポリシリコン膜のパターニングまでの工程について説明する。ここで、図１２（ｂ）は図１２（ａ）のXIIB−XIIB断面図、図１２（ｃ）は図１２（ａ）のXIIC−XIIC断面図、図１２（ｄ）は図１２（ａ）のXIID−XIID断面図である。
【００７６】
次に、ポリシリコン膜９４をエッチバックすると、図１２に示すように、ワードゲートＷＧ近傍のポリシリコン膜９４が残存する。このとき、凹部マスク９５で覆われた部分のポリシリコン膜９４は、図１２（ｃ）のように、エッチングされずに残存する。これにより、ポリシリコン膜９４がパターニングされ、コントロールゲートＣＧと、コンタクトＣＴを設けるための幅広部とが形成される。なお、この時点では、図１２（ａ）に示すように、ワードゲートＷＧの全ての側面にＯＮＯ膜６１を介してコントロールゲートＣＧが形成された状態となっている。
【００７７】
次に、図１３を参照して、不使用側のコントロールゲートＣＧ除去までの工程について説明する。ここで、図１３（ｂ）は図１３（ａ）のXIIIB−XIIIB断面図、図１３（ｃ）は図１３（ａ）のXIIIC−XIIIC断面図、図１３（ｄ）は図１３（ａ）のXIIID−XIIID断面図である。
【００７８】
ポリシリコン膜９４のパターニング後、図１３（ａ）〜（ｃ）に示すように、ワードゲートＷＧの両側に形成されたコントロールゲートＣＧのうち、不使用側のコントロールゲートＣＧを除去する。ここでは、ワードゲートＷＧの両側のコントロールゲートＣＧのうち、接続部９１が接続されない側に設けられたコントロールゲートＣＧを、不使用側のコントロールゲートＣＧとし、接続部９１が接続された側に設けられたコントロールゲートＣＧを使用側のコントロールゲートＣＧとする。すなわち、ドレイン拡散層６９となる領域を介してＹ方向に隣接するほうが不使用側のコントロールゲートＣＧ、ソース拡散層７０となる領域を介してＹ方向に隣接するほうが使用側のコントロールゲートＣＧである。従って、ここでは、ワードゲートＷＧ近傍に残存されたポリシリコン膜９４のうち、ドレイン拡散層６９側に位置するポリシリコン膜９４を除去する。
【００７９】
このとき、本実施の形態では、図１３（ａ）、（ｄ）に示すように、分離部９２となる領域のコントロールゲートＣＧ、すなわち、分離されたワードゲートＷＧの端部間に残存されたコントロールゲートＣＧを、不使用側のコントロールゲートＣＧとともに除去する。具体的には、残存させる部分のコントロールゲートＣＧが覆われるようにレジストパターンを形成し、レジストパターンから露出した部分のコントロールゲートＣＧをエッチングによって除去する。これにより、図１３（ａ）、（ｂ）に示すように、ソース拡散層７０となる領域を介して隣接するコントロールゲートＣＧが分割された状態で使用側のコントロールゲートＣＧが残存する。
【００８０】
次に、図１４を参照して、ＯＮＯ膜６１のエッチバックまでの工程について説明する。ここで、図１４（ｂ）は図１４（ａ）のXIVB−XIVB断面図、図１４（ｃ）は図１４（ａ）のXIVC−XIVC断面図、図１４（ｄ）は図１４（ａ）のXIVD−XIVD断面図である。
【００８１】
不使用側のコントロールゲートＣＧ及び分離部９２のコントロールゲートＣＧの除去後、残存するコントロールゲートＣＧをマスクに用いて、ＯＮＯ膜６１をエッチバックする。これにより、図１４に示すように、コントロールゲートＣＧの下と、コントロールゲートＣＧとワードゲートＷＧ間以外のＯＮＯ膜６１が除去される。従って、図１４（ｄ）に示すように、分離部９２のＯＮＯ膜６１も除去される。
【００８２】
次に、図１５を参照して、ソース拡散層７０及びドレイン拡散層６９形成までの工程について説明する。ここで、図１５（ｂ）は図１５（ａ）のXVB−XVB断面図、図１５（ｃ）は図１５（ａ）のXVC−XVC断面図、図１５（ｄ）は図１５（ａ）のXVD−XVD断面図である。
【００８３】
ＯＮＯ膜６１のエッチバック後、メモリセル領域４０に、ＬＤＤ（Lightly Doped Drain）注入を行う。ここでは、ワードゲートＷＧ、ＯＮＯ膜６１、及びコントロールゲートＣＧをマスクとしてＬＤＤ注入を行って、ＬＤＤ領域を自己整合的に形成する。
【００８４】
続いて、半導体基板５１の全面を覆うように、側壁サイドウォール６８となる酸化シリコンなどの絶縁膜をＣＶＤ法で形成する。続いて、この絶縁膜をエッチバックして、ワードゲートＷＧ及びコントロールゲートＣＧの側面以外の絶縁膜を除去する。これにより、図１５（ｂ）〜（ｄ）に示すように、ワードゲートＷＧとコントロールゲートＣＧの側壁面に、側壁サイドウォール６８が形成される。このときまた、ワードゲートＷＧ及びコントロールゲートＣＧの分離部９２で離間された部分の端部に、側壁サイドウォール６８が形成される。
【００８５】
その後、メモリセル領域４０にソース・ドレイン注入を行う。ここでは、ワードゲートＷＧ、ＯＮＯ膜６１、コントロールゲートＣＧ、及び側壁サイドウォール６８をマスクとして、例えばｎ型不純物などの不純物を注入し、ソース拡散層７０及びドレイン拡散層６９を自己整合的形成する。これにより、図１５に示す構成となる。
【００８６】
ソース拡散層７０及びドレイン拡散層６９形成後、半導体基板５１の全面を覆うように層間絶縁膜７２を成膜し、層間絶縁膜７２の所定の箇所にコンタクトホールを形成する。このコンタクトホールを埋め込むように金属などの導電膜を成膜し、ＣＭＰ法による研磨を行う。これにより、ワードゲートＷＧと接続をとるためのコンタクトＣＴと、コントロールゲートＣＧと接続をとるためのコンタクトＣＴ、ソース拡散層７０と接続をとるためのコンタクトＣＴ、ドレイン拡散層６９と接続をとるためのコンタクトＣＴが形成され、図１及び図２に示す構成となる。
【００８７】
そして、コンタクトＣＴ形成後、層間絶縁膜７２上に、配線を形成する。ここでは、ワードゲートラインＷＧＬ、コントロールゲートラインＣＧＬ、ソースラインＳＬ、及びビットラインＢＬの配線を形成する。このとき、別々のワードゲートラインＷＧＬがソース拡散層７０を介して互いに対向配置されたメモリセル８０のワードゲートＷＧと接続するように、ワードゲートラインＷＧＬを形成する。また、別々のコントロールゲートラインＣＧＬがソース拡散層７０を介して互いに対向配置されたメモリセル８０のコントロールゲートＣＧと接続するように、コントロールゲートラインＣＧＬを形成する。これにより、図４で示すように各配線が各コンタクトＣＴと接続される。以上のような工程を経て、本実施の形態の半導体装置１００が完成する。
【００８８】
なお、層間絶縁膜７２を形成する前に、シリサイドとダイレクトＳｉＮとを形成してもよい。シリサイドを形成する場合は、半導体基板５１の全面にコバルト膜をスパッタ法により形成し、熱処理を行う。この熱処理により、ワードゲートＷＧの上部及び拡散層の表面側がシリサイド化され、シリサイド層となる。その後、シリサイド層以外のコバルト膜をエッチングにより除去する。
【００８９】
以上のように、本実施の形態では、メモリセル８０のワードゲートＷＧと、これにソース拡散層を介して隣接するメモリセル８０のＸ方向側で、コンタクト領域４１を挟んで隣接する別のメモリセル領域４０内のメモリセル８０のワードゲートＷＧとを接続する接続部９１を設けている。そして、メモリセル８０のワードゲートＷＧ及びコントロールゲートＣＧと、このＸ方向側で、コンタクト領域４１を挟んで隣接する別のメモリセル領域４０内のメモリセルのワードゲートＷＧ及びコントロールゲートＣＧとを分離する分離部９２を設けている。このような構成により、ソース拡散層７０を介して隣り合うメモリセル８０のコントロールゲートＣＧを、これらの間の間隔を狭めることなく分割できる。従って、コントロールゲートＣＧ間のショート発生を抑止することができ、かつ、半導体装置の面積が増大することを抑止できる。
【００９０】
また、ソース拡散層７０を介してＹ方向に隣り合うメモリセル８０のコントロールゲートＣＧに独立に異なる電圧を印加することができる。従って、書き込みを行う選択メモリセルのコントロールゲートＣＧに高電圧を印加しても、この書き込みを行う選択メモリセルにソース拡散層７０を介して隣り合う非選択メモリセルのコントロールゲートＣＧには高電圧が印加されない。そのため、非選択メモリセルの窒化シリコン膜６１ｂに電子が取り込まれるのを防止でき、非選択メモリセルのメモリトランジスタＴｒｍの閾値電圧が上昇することを防止する。よって、誤書き込みを防止できる。
【００９１】
このように、本実施の形態によれば、ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供することができる。
【００９２】
実施の形態２．
本実施の形態に係る半導体装置の構成について、図１６及び図１７を用いて説明する。図１６は、実施の形態２に係る半導体装置２００の構成を模式的に示す平面図である。図１７は、実施の形態２に係る半導体装置２００の断面図である。図１７（ａ）は図１６のXVIIA−XVIIA断面図、図１７（ｂ）は図１６のXVIIB−XVIIB断面図、図１７（ｃ）は図１６のXVIIC−XVIIC断面図をそれぞれ示している。なお、図１６では、不揮発性メモリセルが複数設けられたメモリセルアレイの一部について記している。実施の形態１では、１ｂｉｔ／ｃｅｌｌ構造のメモリセル８０を用いてワードゲートＷＧの片側に１ビットの情報を記録する半導体装置１００に本発明を適用したが、本実施の形態では、２ｂｉｔ／ｃｅｌｌ構造のメモリセル８０を用いてワードゲートＷＧの片側に１ビットの情報を記録する半導体装置２００に本発明を適用する場合について説明する。
【００９３】
図１６において、本実施の形態の半導体装置２００は、ワードゲートＷＧのドレイン拡散層６９側の側面にもコントロールゲートＣＧが設けられている。従って、ワードゲートＷＧの両側面にＯＮＯ膜６１を介してコントロールゲートＣＧがそれぞれ配設されている。以下では、ワードゲートＷＧの両側に設けられたコントロールゲートＣＧのうち、ドレイン拡散層６９側のものを不使用側コントロールゲートＣＧＯ、ソース拡散層７０側のものを使用側コントロールゲートＣＧＳとする。使用側コントロールゲートＣＧＳは、実施の形態１のコントロールゲートＣＧと同様に形成されている。すなわち、本実施の形態では、実施の形態１の半導体装置１００に、ワードゲートＷＧのドレイン拡散層６９側の側面に設けられた不使用側コントロールゲートＣＧＯをさらに有する構成となっていて、その他の構成については実施の形態１と同様であるため、説明を省略する。
【００９４】
メモリセル領域４０のＰウエル５３には、実施の形態１と同様、複数のメモリセル８０がアレイ状に配置されている。各メモリセル８０は、第１ゲート電極（ワードゲートＷＧ）と、第２ゲート電極（使用側コントロールゲートＣＧＳ）と、第３ゲート電極（不使用側コントロールゲートＣＧＯ）と、ソース拡散層（ソース領域）７０と、ドレイン拡散層（ドレイン領域）６９とを備えている。各メモリセル８０において、不使用側コントロールゲートＣＧＯは、ワードゲートＷＧ及び使用側コントロールゲートＣＧＳと同様にＸ方向に沿って形成されている。そして、図１７（ａ）に示すように、不使用側コントロールゲートＣＧＯは、Ｐウエル５３のチャネル領域上にＯＮＯ膜６１を介して形成されている。不使用側コントロールゲートＣＧＯは、ワードゲートＷＧのソース拡散層７０側の側面にＯＮＯ膜６１を介して隣接するように配設されている。
【００９５】
従って、ＯＮＯ膜６１は、ワードゲートＷＧと使用側コントロールゲートＣＧＳとの間、使用側コントロールゲートＣＧＳとＰウエル５３との間、ワードゲートＷＧと不使用側コントロールゲートＣＧＯとの間、及び不使用側コントロールゲートＣＧＯとＰウエル５３との間に形成されている。また、側壁サイドウォール６８は、使用側コントロールゲートＣＧＳと不使用側コントロールゲートＣＧＯのＯＮＯ膜６１が設けられていない側の側壁面に、それぞれ形成されている。
【００９６】
層間絶縁膜７２は、ワードゲートＷＧ、使用側コントロールゲートＣＧＳ、及び不使用側コントロールゲートＣＧＯを覆うように半導体基板上５１に形成されている。ドレイン拡散層６９に接続するためのコンタクトＣＴの場合と同様、ソース拡散層７０上の層間絶縁膜７２に形成されたコンタクトホール内には、導電膜が埋め込まれており、これは、ソース拡散層７０に接続するためのコンタクトＣＴとなる。
【００９７】
図１８は、図１６のXVIII−XVIII断面を模式的に示す図である。図１８に示すように、これらのメモリセル８０は、ソース拡散層７０又はドレイン拡散層６９を介して互いに対向配置されている。このようにして、各メモリセル領域４０に、複数のメモリセル８０がＹ方向に並んで配設されている。
【００９８】
また、図１６に示すように、不使用側コントロールゲートＣＧＯは、ワードゲートＷＧ及び使用側コントロールゲートＣＧＳ同様、メモリセル領域４０内においてＸ方向に隣接するメモリセル８０の不使用側コントロールゲートＣＧＯと繋がるように形成されている。このようにして、各メモリセル領域４０には、複数のメモリセル８０がＸ方向に並んで配設されている。従って、各メモリセル領域４０内において、Ｘ方向に並んで配列されたメモリセル８０の不使用側コントロールゲートＣＧＯが連続的に形成され、Ｘ方向に沿う直線形状となる。Ｘ方向に沿う直線形状となった不使用側コントロールゲートＣＧＯ、ワードゲートＷＧ、及び使用側コントロールゲートＣＧＳは、ＯＮＯ膜６１を挟んで隣接配置されている。そして、不使用側コントロールゲートＣＧＯ、ワードゲートＷＧ、及び使用側コントロールゲートＣＧＳは、隣接するコンタクト領域４１へと延在するように形成される。不使用側コントロールゲートＣＧＯ、ワードゲートＷＧ、及び使用側コントロールゲートＣＧＳは、これらの間にＯＮＯ膜６１を挟んで互いに隣接配置された状態で、延在されている。
【００９９】
一方、コンタクト領域４１には、ワードゲートＷＧ間を接続するための接続部９１と、ワードゲートＷＧ、使用側コントロールゲートＣＧＳ、及び不使用側コントロールゲートＣＧＯを分離するための分離部９２と、不使用側コントロールゲートＣＧＯ間を接続するための接続部９６とが形成されている。ここで、不使用側コントロールゲートＣＧＯ、ワードゲートＷＧ、及び使用側コントロールゲートＣＧＳの平面レイアウトについて、図１６を参照しながら説明する。ここでは、半導体装置２００に設けられたメモリセル８０の代表として、５つのメモリセル（例えば、第１メモリセル８０ａ、第２メモリセル８０ｂ、第３メモリセル８０ｇ、第４メモリセル８０ｈ、第５メモリセル８０ｅ）を例にとって説明する。
【０１００】
実施の形態１と同様に、第３メモリセル８０ｇからＸ方向に延在されたワードゲートＷＧと、第１メモリセル８０ａからＸ方向に延在されたワードゲートＷＧとをつなぐように、第１接続部９１ａが第１コンタクト領域４１ａに形成されている。また、第４メモリセル８０ｈからＸ方向に延在されたワードゲートＷＧと、第２メモリセル８０ｂからＸ方向に延在されたワードゲートＷＧとをつなぐように、第２接続部９１ｂが第２コンタクト領域４１ｂに形成されている。
【０１０１】
本実施の形態では、第１メモリセル８０ａとソース拡散層７０を介してＹ方向に隣接する第５メモリセル８０ｅからＸ方向に延在された不使用側コントロールゲートＣＧＯと、第４メモリセル８０ｈからＸ方向に延在された不使用側コントロールゲートＣＧＯとをつなぐように、接続部９６が第２コンタクト領域４１ｂに形成されている。
【０１０２】
第１メモリセル８０ａからＸ方向に延在されたワードゲートＷＧ、不使用側コントロールゲートＣＧＯ、使用側コントロールゲートＣＧＳのそれぞれは、第４メモリセル８０ｈからＸ方向に延在されたワードゲートＷＧ、不使用側コントロールゲートＣＧＯ、使用側コントロールゲートＣＧＳのそれぞれと離間されるように、分離部９２が形成されている。また、第２メモリセル８０ｂからＸ方向に延在されたワードゲートＷＧ、不使用側コントロールゲートＣＧＯ、使用側コントロールゲートＣＧＳのそれぞれは、第３メモリセル８０ｇからＸ方向に延在されたワードゲートＷＧ、不使用側コントロールゲートＣＧＯ、使用側コントロールゲートＣＧＳのそれぞれと離間されるように、分離部９２が形成されている。分離部９２は、例えば、接続部９１、９６とメモリセル領域４０との間に設けられている。
【０１０３】
このように、本実施の形態の分離部９２では、不使用側コントロールゲートＣＧＯ、使用側コントロールゲートＣＧＳが除去されている。従って、不使用側コントロールゲートＣＧＯ、使用側コントロールゲートＣＧＳは、分離部９２で分断されている。分離された不使用側コントロールゲートＣＧＯ、使用側コントロールゲートＣＧＳの分離された側面には、図１７（ｃ）に示すように、側壁サイドウォール６８が形成されている。そして、分離された不使用側コントロールゲートＣＧＯ間、ワードゲートＷＧ間、及び使用側コントロールゲートＣＧＳ間は、層間絶縁膜７２で充填されている。
【０１０４】
上述の第１メモリセル８０ａ、第２メモリセル８０ｂ、第３メモリセル８０ｇ、第４メモリセル８０ｈ、第５メモリセル８０ｅの関係は、半導体装置２００のほかのメモリセル８０にも当てはまる。すなわち、半導体装置２００には、上述の第１メモリセル８０ａ、第２メモリセル８０ｂ、第３メモリセル８０ｇ、第４メモリセル８０ｈ、第５メモリセル８０ｅの関係を満たすように、複数のメモリセル８０が設けられ、各メモリセル領域４０内にアレイ状に配列されている。
【０１０５】
接続部９１を上述したように設けることによって、コンタクト領域４１を介して隣接するメモリセル領域４０に設けられた使用側コントロールゲートＣＧＳが分離されることとなる。また、分離部９２を上述したように設けることによって、ソース拡散層７０を介して互いに対向配置されたメモリセル８０の使用側コントロールゲートＣＧＳが分割されることとなる。
【０１０６】
そのため、本実施の形態の使用側コントロールゲートＣＧＳは、実施の形態１と同様に、ソース拡散層７０を介して隣接するメモリセル８０間と、コンタクト領域４１を介して隣接する異なるメモリセル領域４０に設けられたメモリセル８０間とで互いに分離して形成される。そして、分離して形成された使用側コントロールゲートＣＧＳのそれぞれの幅広部上には、図１７（ｂ）に示すようにコンタクトＣＴが設けられ、これは使用側コントロールゲートＣＧＳに接続するためのコンタクトＣＴとなる。また、接続部９６上に、不使用側コントロールゲートＣＧＯに接続するためのコンタクトＣＴが設けられている。
【０１０７】
なお、本実施の形態では、ソース拡散層７０がドレイン拡散層６９と同じように分離して形成されている。すなわち、ソース拡散層７０は、Ｘ方向に隣接するソース拡散層７０と繋がっておらず離間されるように形成されている。そして、それぞれのソース拡散層７０上に、ソース拡散層７０に接続するためのコンタクトＣＴが設けられている。
【０１０８】
本実施の形態では、上述のように接続部９１と分離部９２とを設けることによって、実施の形態１と同様にソース拡散層７０を介して互いに対向配置されたメモリセル８０の使用側コントロールゲートＣＧＳを分割することができる。このようにして使用側コントロールゲートＣＧＳを分割すると、分割された使用側コントロールゲートＣＧＳ間の間隔が狭くなる箇所がない。すなわち、使用側コントロールゲートＣＧＳ間の間隔を狭めることなく、ソース拡散層７０を介して隣り合うメモリセル８０の使用側コントロールゲートＣＧＳを分割できる。従って、使用側コントロールゲートＣＧＳ間のショート発生を抑止することができる。そのため、使用側コントロールゲートＣＧＳ間のピッチを広げる必要がなくなり、半導体装置２００の面積が増大することを抑止できる。
【０１０９】
次に、配線のレイアウトについて、図１９を用いて説明する。図１９は、実施の形態２に係る半導体装置２００の配線レイアウトを示す図である。図１９において、半導体装置２００には、ワードゲートラインＷＧＬと、使用側コントロールゲートラインＣＧＳＬと、不使用側コントロールゲートラインＣＧＯＬと、ソースラインＳＬと、ビットラインＢＬとが設けられている。これらの配線は、実施の形態１と同様、層間絶縁膜７２の上に形成される。本実施の形態では、実施の形態１に不使用側コントロールゲートラインＣＧＯＬがさらに設けられた配線レイアウトとなっており、それ以外については実施の形態１と同様であるため、詳細な説明を省略する。
【０１１０】
ワードゲートラインＷＧＬは、実施の形態１と同様に形成されている。すなわち、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０のうち、一方のメモリセル８０のワードゲートＷＧにつながるコンタクトＣＴと、他方のメモリセル８０のワードゲートＷＧにつながるコンタクトＣＴとに、それぞれ別のワードゲートラインＷＧＬが接続される。このような接続により、ソース拡散層７０を介して互いに対向配置されたメモリセル８０のワードゲートＷＧは電気的に隔離される。従って、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０のワードゲートＷＧに独立に異なる電位を印加することができる。
【０１１１】
使用側コントロールゲートラインＣＧＳＬは、コンタクトＣＴを介して使用側コントロールゲートＣＧＳに接続される配線である。使用側コントロールゲートラインＣＧＳＬは、実施の形態１のコントロールゲートラインＣＧＬと同様に形成されている。すなわち、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０の一方のワードゲートＷＧにつながるコンタクトＣＴと、他方のメモリセル８０のワードゲートＷＧにつながるコンタクトＣＴとに、それぞれ別のワードゲートラインＷＧＬが接続される。このような接続により、ソース拡散層７０を介して互いに対向配置されたメモリセル８０の使用側コントロールゲートＣＧＳは、電気的に隔離される。従って、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０の使用側コントロールゲートＣＧＳに独立に異なる電位を印加することができる。
【０１１２】
不使用側コントロールゲートラインＣＧＯＬは、コンタクトＣＴを介して不使用側コントロールゲートＣＧＯに接続される配線である。図１９では、３本の不使用側コントロールゲートラインＣＧＯＬ１〜３が形成されている。不使用側コントロールゲートラインＣＧＯＬ１〜３は、図１９のＸ方向に延在する。本実施の形態では、ドレイン拡散層６９を介してＹ方向に隣接するメモリセル８０の不使用側コントロールゲートＣＧＯにつながるコンタクトＣＴには、同じ不使用側コントロールゲートラインＣＧＯＬが接続されている。
【０１１３】
例えば、図１９に示すように、不使用側コントロールゲートラインＣＧＯＬ１〜３を、第１コンタクト領域４１ａに設けられた接続部９６上のコンタクトＣＴと、第２コンタクト領域４１ｂに設けられた接続部９６上のコンタクトＣＴとに接続する。このように不使用側コントロールゲートラインＣＧＯＬを接続することによって、ドレイン拡散層６９を介して互いに対向配置されたメモリセル８０の不使用側コントロールゲートＣＧＯは電気的に接続されることとなる。
【０１１４】
ビットラインＢＬは、実施の形態１と同様に形成されている。すなわち、ビットラインＢＬは、Ｙ方向に並ぶドレイン拡散層６９上に形成されたコンタクトＣＴにそれぞれ接続され、Ｘ方向に並ぶドレイン拡散層６９上のコンタクトＣＴに、それぞれ別のビットラインＢＬが接続されている。このような接続により、Ｘ方向に並ぶメモリセル８０のドレイン拡散層６９は電気的に隔離され、Ｙ方向に並ぶメモリセル８０のドレイン拡散層６９は電気的に接続される。
【０１１５】
なお、ソースラインＳＬは、実施の形態１と同様、各メモリセル領域４０内のソース拡散層７０上に形成された全てのコンタクトＣＴに接続されるように、ソースラインＳＬが形成されている。例えば、図１９に示すように、１つのメモリセル領域４０に対して、Ｙ方向に延在する２本のソースラインＳＬを設け、２本のソースラインＳＬを、Ｘ方向に並ぶソース拡散層７０のコンタクトＣＴをそれぞれ接続するラインで互いに接続する。このような配線レイアウトにより、同じメモリセル領域４０内に設けられたメモリセル８０のソース拡散層７０は、電気的に接続されることとなる。
【０１１６】
これらの配線は、実施の形態１と同様、絶縁膜を介してそれぞれ異なる層に形成される。ただし、不使用側コントロールゲートラインＣＧＯＬは、使用側コントロールゲートラインＣＧＳＬと同じ層に形成してもよい。
【０１１７】
次に、本実施の形態の半導体装置２００の動作について、図２０を用いて説明する。図２０は、実施の形態２に係る選択メモリセルの各部位への電圧の印加条件の一例を示す断面模式図である。図２０（ａ）は「書込み」時、図２０（ｂ）は「消去」時、図２０（ｃ）は「読出し」時における電圧の印加条件をそれぞれ示している。なお、図２０に示したものは電圧の印加条件の一例であり、これに限定されるものではない。電圧の印加条件は、必要に応じて種々変更可能である。また、不使用側コントロールゲートＣＧＯ下のトラップ膜（窒化シリコン膜６１ｂ）は、深い消去状態にしておく。
【０１１８】
書き込み時には、例えば、図２０（ａ）に示すような電圧を、書き込みを行う選択メモリセルの各部位に印加する。具体的には、例えば、ワードゲートＷＧに１Ｖ、使用側コントロールゲートＣＧＳに６Ｖ、不使用側コントロールゲートＣＧＯに３Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖを印加する。これにより、ソース拡散層７０及びドレイン拡散層６９間のチャネル領域にホットエレクトロンが発生し、使用側コントロールゲートＣＧＳの下の窒化シリコン膜６１ｂのワードゲートＷＧ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロンは（電子）、ＯＮＯ膜６１中の窒化シリコン膜６１ｂ中のトラップに捕獲され、その結果、使用側コントロールゲートＣＧＳからなるメモリトランジスタＴｒｍの閾値電圧Ｖｔｈが上昇する。
【０１１９】
消去時には、例えば、図２０（ｂ）に示すような電圧を、消去を行う選択メモリセルの各部位に印加する。具体的には、例えば、ワードゲートＷＧに０Ｖ、使用側コントロールゲートＣＧＳに−３Ｖ、不使用側コントロールゲートＣＧＯに０Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖを印加する。これにより、ＢＴＢＴ現象でホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜６１中の窒化シリコン膜６１ｂ中にホールを注入し、それによって使用側コントロールゲートＣＧＳからなるメモリトランジスタＴｒｍの閾値電圧Ｖｔｈを低下させる。
【０１２０】
読み出し時には、例えば、図２０（ｃ）に示すような電圧を、読み出しを行う選択メモリセルの各部位に印加する。具体的には、例えば、ワードゲートＷＧに２Ｖ、使用側コントロールゲートＣＧＳに２Ｖ、不使用側コントロールゲートＣＧＯに３Ｖ、ドレイン拡散層６９に１．５Ｖ、ソース拡散層７０に０Ｖを印加する。読み出し時の使用側コントロールゲートＣＧＳに印加する電圧を、使用側コントロールゲートＣＧＳからなるメモリトランジスタＴｒｍの書き込み状態における閾値電圧Ｖｔｈと消去状態における閾値電圧Ｖｔｈとの間の値にすることで、書き込み状態と消去状態とを判別することができる。
【０１２１】
図２０に示すメモリセル８０は、ワードゲートＷＧの両側にそれぞれ１ビットずつの情報を記録できる２ｂｉｔ／ｃｅｌｌ構造のものであるが、あらかじめ不使用側コントロールゲートＣＧＯ下のトラップ膜（窒化シリコン膜６１ｂ）を深い消去状態にしておき、不使用側コントロールゲートＣＧＯの電圧を上げることで、ワードゲートＷＧの片側の使用側コントロールゲートＣＧＳのみが１ビットの情報を記録するメモリゲートとして機能する。すなわち、構造２ｂｉｔ／ｃｅｌｌ構造でありながらも、１ｂｉｔ／ｃｅｌｌのものであるかのように動作する。従って、本実施の形態では、各メモリセル８０が、ワードゲートＷＧよりなる選択トランジスタＴｒｓと、使用側コントロールゲートＣＧＳよりなるメモリトランジスタＴｒｍとを有することになる。
【０１２２】
次に、書き込み時の電圧配置について、図２１及び図２２を用いて説明する。図２１は、実施の形態２に係る半導体装置２００の書き込み時における電圧配置を説明するための図である。図２２は、図２１の所定のメモリセルの電圧配置を示す断面模式図である。図２２（ａ）には図２１のメモリセル８０ａの電圧配置、図２２（ｂ）にはメモリセル８０ｂの電圧配置がそれぞれ記載されている。
【０１２３】
書き込み動作時には、選択メモリセルの各部位に書き込み用の電圧を印加する。例えば、図２１に示すように、メモリセル８０ａに書込みを行う場合、ワードゲートラインＷＧＬ４に１Ｖ、その他のワードゲートラインＷＧＬ１〜３、５、６に０Ｖを印加する。また、使用側コントロールゲートラインＣＧＳＬ４に６Ｖの高電圧、その他の使用側コントロールゲートラインＣＧＳＬ１〜３、５、６に０Ｖを印加する。さらに、ビットラインＢＬ３に０Ｖ、その他のビットラインＢＬ１、２、４〜９に３Ｖ、ソースラインＳＬ１〜４に５Ｖ、不使用側コントロールゲートラインＣＧＯＬには３Ｖを印加する。
【０１２４】
選択メモリセルとなるメモリセル８０ａでは、図２１に示すように、ワードゲートＷＧがワードゲートラインＷＧＬ４と電気的に接続されている。また、使用側コントロールゲートＣＧＳが使用側コントロールゲートラインＣＧＳＬ４と電気的に接続され、不使用側コントロールゲートＣＧＯが不使用側コントロールゲートラインＣＧＯＬ２と電気的に接続されている。さらに、ドレイン拡散層６９がビットラインＢＬ３と電気的に接続され、ソース拡散層７０がソースラインＳＬ２、３と電気的に接続されている。そのため、図２２（ａ）に示すように、ワードゲートＷＧに１Ｖ、使用側コントロールゲートＣＧＳに６Ｖ、不使用側コントロールゲートＣＧＯに３Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖの電圧が印加される。このような電圧配置により、メモリトランジスタＴｒｍの閾値電圧Ｖｔｈが上昇し、Ｖｔｈが大きく変動する。
【０１２５】
選択メモリセルにソース拡散層７０を介してＹ方向に隣接する非選択メモリセルのメモリセル８０ｂでは、図２１に示すように、ワードゲートＷＧがワードゲートラインＷＧＬ３と電気的に接続されている。また、使用側コントロールゲートＣＧＳが使用側コントロールゲートラインＣＧＳＬ３と電気的に接続され、不使用側コントロールゲートＣＧＯが不使用側コントロールゲートラインＣＧＯＬ１と電気的に接続されている。さらに、ドレイン拡散層６９がビットラインＢＬ３と電気的に接続され、ソース拡散層７０がソースラインＳＬ２、３と電気的に接続されている。そのため、図２２（ｂ）に示すように、ワードゲートＷＧに０Ｖ、使用側コントロールゲートＣＧＳに０Ｖ、不使用側コントロールゲートＣＧＯに３Ｖ、ドレイン拡散層６９に０Ｖ、ソース拡散層７０に５Ｖの電圧が印加される。従って、メモリセル８０ｂでは、メモリセル８０ａと同様の閾値電圧Ｖｔｈ変動が大きい電圧配置にならない。
【０１２６】
このように、本実施の形態では、選択メモリセルに書き込みを行う際に、選択メモリセルにソース拡散層７０を介して隣接する非選択メモリセルにおいて、選択メモリセル同様の閾値電圧Ｖｔｈ変動が大きい電圧配置となることを防止できるので、誤書き込み防止が可能である。これは、ソース拡散層７０を介してＹ方向に隣接するメモリセル８０の使用側コントロールゲートＣＧＳが分離して形成されているので、それぞれの使用側コントロールゲートＣＧＳに独立に異なる電圧を印加することができるからである。
【０１２７】
続いて、本実施の形態の半導体装置２００の製造方法について、図２３〜図２８を用いて説明する。図２３〜図２８は、実施の形態２に係る半導体装置２００の一製造工程を示す図である。図２３〜図２８の各図において、（ａ）はメモリセルアレイの要部を示す平面図である。（ｂ）は、図１７（ａ）で示した断面に相当する、ソース拡散層７０を介してＹ方向に隣接する２つのメモリセルの断面図を示している。（ｃ）は、図１７（ｂ）で示した断面に相当する、使用側コントロールゲートＣＧＳと接続をとるためのコンタクトＣＴ部分の断面図を示している。また、（ｄ）は、図１７（ｃ）で示した断面に相当する、分離部９２の断面図を示している。以下では、実施の形態１と同様の製造工程については説明を省略し、差異についてのみ詳細に説明する。
【０１２８】
初めに、図２３を参照して、ワードゲートＷＧ形成までの工程について説明する。ここで、図２３（ｂ）は図２３（ａ）のXXIIIB−XXIIIB断面図、図２３（ｃ）は図２３（ａ）のXXIIIC−XXIIIC断面図、図２３（ｄ）は図２３（ａ）のXXIIID−XXIIID断面図である。
【０１２９】
まず、実施の形態１と同様、Ｐウエル５３となるｐ型シリコンの半導体基板５１の表面の所定の領域に、素子分離領域５２を形成する。半導体基板５１の表面に、熱酸化処理により、ゲート絶縁膜５５を形成する。その後、ゲート絶縁膜５５上に、ワードゲートＷＧとなるポリシリコン膜をＣＶＤ法により成膜する。続いて、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜をパターニングし、ワードゲートＷＧを形成する。
【０１３０】
このとき、本実施の形態では、図２３（ａ）に示すように、ポリシリコン膜をパターニングして、ワードゲートＷＧと同時に接続部９１を形成する。具体的には、ソース拡散層７０となる領域を介して隣接するメモリセル８０のワードゲートＷＧ同士が、コンタクト領域４１で接続するような形状ポリシリコン膜をパターニングする。そして、このワードゲートＷＧをマスクに用いて、ワードゲートＷＧで覆われていないゲート絶縁膜５５を選択エッチングで除去する。これにより、半導体基板５１上に、ゲート絶縁膜５５を介してワードゲートＷＧ及び接続部９１が形成され、図２３に示す構成となる。
【０１３１】
次に、図２４を参照して、コントロールゲートＣＧ用ポリシリコン膜のパターニングで用いられる凹部マスク形成までの工程について説明する。ここで、図２４（ｂ）は図２４（ａ）のXXIVB−XXIVB断面図、図２４（ｃ）は図２４（ａ）のXXIVC−XXIVC断面図、図２４（ｄ）は図２４（ａ）のXXIVD−XXIVD断面図である。
【０１３２】
ワードゲートＷＧ及び接続部９１形成後、これらを覆うように、実施の形態１と同様、酸化シリコン膜６１ａ、窒化シリコン膜６１ｂ、及び酸化シリコン膜６１ｃをこの順に成膜し、半導体基板５１上にＯＮＯ膜６１を形成する。
【０１３３】
その後、ＯＮＯ膜６１上に、コントロールゲートＣＧ（使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯ）となるポリシリコン膜９４をＣＶＤにより成膜する。
【０１３４】
続いて、ポリシリコン膜９４上に、凹部マスク９５を形成する。ここでは、接続部９１とＸ方向に隣接する領域のポリシリコン膜９４の凹部上で、使用側コントロールゲートＣＧＳと接続するコンタクトＣＴを設けるための使用側コントロールゲートＣＧＳの幅広部となる部分に、凹部マスク９５を形成する。なお、本実施の形態では、接続部９６となる部分のポリシリコン膜９４の凹部上にも、凹部マスク９５を形成する。また、凹部マスク９５は、通常のリソグラフィによるレジストで形成してもよい。
【０１３５】
次に、図２５を参照して、コントロールゲートＣＧ用ポリシリコン膜９４のパターニングまでの工程について説明する。ここで、図２５（ｂ）は図２５（ａ）のXXVB−XXVB断面図、図２５（ｃ）は図２５（ａ）のXXVC−XXVC断面図、図２５（ｄ）は図２５（ａ）のXXVD−XXVD断面図である。
【０１３６】
実施の形態１と同様、ポリシリコン膜９４をエッチバックすると、ワードゲートＷＧ近傍のポリシリコン膜９４が残存する。また、凹部マスク９５で覆われた部分のポリシリコン膜９４は、図２５（ｃ）のように、エッチバックされずに残存する。これにより、図２５に示すように、ポリシリコン膜９４がパターニングされ、コントロールゲートＣＧ（使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯ）と、使用側コントロールゲートＣＧＳの幅広部と、不使用側コントロールゲートＣＧＯの接続部９６とが形成される。
【０１３７】
次に、図２６を参照して、ＯＮＯ膜６１のエッチバックまでの工程について説明する。ここで、図２６（ｂ）は図２６（ａ）のXXVIB−XXVIB断面図、図２６（ｃ）は図２６（ａ）のXXVIC−XXVIC断面図、図２６（ｄ）は図２６（ａ）のXXVID−XXVID断面図である。
【０１３８】
ポリシリコン膜９４のパターニング後、実施の形態１と異なり、本実施の形態では、コントロールゲートＣＧ（使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯ）をマスクに用いて、ＯＮＯ膜６１をエッチバックする。これにより、図２６に示すように、使用側コントロールゲートＣＧＳの下と、不使用側コントロールゲートＣＧＯの下と、使用側コントロールゲートＣＧＳとワードゲートＷＧ間と、不使用側コントロールゲートＣＧＯとワードゲートＷＧ間以外のＯＮＯ膜６１が除去される。
【０１３９】
次に、図２７を参照して、分離部９２形成までの工程について説明する。ここで、図２７（ｂ）は図２７（ａ）のXXVIIB−XXVIIB断面図、図２７（ｃ）は図２７（ａ）のXXVIIC−XXVIIC断面図、図２７（ｄ）は図２７（ａ）のXXVIID−XXVIID断面図である。
【０１４０】
ＯＮＯ膜６１のエッチバック後、本実施の形態では、分離部９２を形成する。具体的には、レジストパターンを分離部９２となる領域が露出するように形成し、レジストパターンに覆われていない部分のワードゲートＷＧ、使用側コントロールゲートＣＧＳ、及び不使用側コントロールゲートＣＧＯをエッチングによって除去する。また、このとき同時に、レジストパターンに覆われていない部分のＯＮＯ膜６１及びゲート絶縁膜５５も除去する。これにより、図２７に示すように、分離部９２が形成される。
【０１４１】
次に、図２８を参照して、ソース拡散層７０及びドレイン拡散層６９形成までの工程について説明する。ここで、図２８（ｂ）は図２８（ａ）のXXVIIIB−XXVIIIB断面図、図２８（ｃ）は図２８（ａ）のXXVIIIC−XXVIIIC断面図、図２８（ｄ）は図２８（ａ）のXXVIIID−XXVIIID断面図である。
【０１４２】
分離部９２形成後、メモリセル領域４０に、ＬＤＤ注入を行う。ここでは、ワードゲートＷＧ、ＯＮＯ膜６１、使用側コントロールゲートＣＧＳ、及び不使用側コントロールゲートＣＧＯをマスクとしてＬＤＤ注入を行って、ＬＤＤ領域を自己整合的に形成する。
【０１４３】
続いて、側壁サイドウォール６８を実施の形態１と同じ様に形成する。これにより、図２８（ｂ）〜（ｄ）に示すように、使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯの側壁面に、側壁サイドウォール６８が形成される。このときまた、ワードゲートＷＧ、使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯの分離部９２で離間された部分の端部に、側壁サイドウォール６８が形成される。
【０１４４】
その後、メモリセル領域４０にソース・ドレイン注入を行う。ここでは、ワードゲートＷＧ、ＯＮＯ膜６１、使用側コントロールゲートＣＧＳ、不使用側コントロールゲートＣＧＯ、及び側壁サイドウォール６８をマスクとして、例えばｎ型不純物などの不純物を注入し、ソース拡散層７０及びドレイン拡散層６９を自己整合的形成する。これにより、図２８に示す構成となる。
【０１４５】
ソース拡散層７０及びドレイン拡散層６９形成後、実施の形態１と同様、層間絶縁膜７２を形成し、ワードゲートＷＧ、使用側コントロールゲートＣＧＳ、不使用側コントロールゲートＣＧＯ、ソース拡散層７０、及びドレイン拡散層６９のそれぞれと接続をとるためのコンタクトＣＴを形成する。これにより、図１６及び図１７に示す構成となる。そして、コンタクトＣＴ形成後、層間絶縁膜７２上に、配線を形成する。ここでは、ワードゲートラインＷＧＬ、使用側コントロールゲートラインＣＧＳＬ、不使用側コントロールゲートラインＣＧＯＬ、ソースラインＳＬ、及びビットラインＢＬの配線を形成する。これにより、図４で示すように各配線が各コンタクトＣＴと接続される。以上のような工程を経て、本実施の形態の半導体装置２００が完成する。
【０１４６】
なお、本実施の形態では、ワードゲートＷＧ、使用側コントロールゲートＣＧＳ、及び不使用側コントロールゲートＣＧＯを同じ工程で除去して分離部９２を形成したが、別の工程で除去して分離部９２を形成してもよい。すなわち、実施の形態１のように、ワードゲートＷＧの除去と、使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯの除去とを別々の工程で行ってもよい。
【０１４７】
この場合、図２３に示したワードゲートＷＧ形成の工程で、図１０で示した実施の形態１と同様、分離部９２となる領域のワードゲートＷＧをあらかじめ除去しておく。そして、図２５で示したポリシリコン膜９４のパターニング工程の後、図１３で示した実施の形態１と同様、分離部９２のコントロールゲートＣＧを除去する工程を追加する。すなわち、分離されたワードゲートＷＧの端部間に設けられているコントロールゲートＣＧ（使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯ）を除去する。これにより、分離部９２で分離されたワードゲートＷＧの端部で連結された状態の使用側コントロールゲートＣＧＳと不使用側コントロールゲートＣＧＯが分離され、分離部９２が形成される。
【０１４８】
分離部９２の使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯを分離した後、図２６で示したＯＮＯ膜６１のエッチバック工程を行う。ここでは、残存する使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯをマスクに用いて、ＯＮＯ膜６１をエッチバックする。すると、露出しているＯＮＯ膜６１がエッチバックされ、不使用側コントロールゲートＣＧＯの下と、使用側コントロールゲートＣＧＳとワードゲートＷＧ間と、不使用側コントロールゲートＣＧＯとワードゲートＷＧ間にＯＮＯ膜６１が残存する。従って、図１４（ｄ）に示した実施の形態１と同様、分離部９２のＯＮＯ膜６１も除去される。
【０１４９】
ＯＮＯ膜６１のエッチバック後は、図２７に示した分離部９２形成の工程を行わないで、図２８で示した工程へと続き、以下同様にＬＤＤ注入、側壁サイドウォール６８形成、ソース・ドレイン注入を行う。
【０１５０】
本実施の形態では、ワードゲートＷＧ、使用側コントロールゲートＣＧＳ、及び不使用側コントロールゲートＣＧＯを同じ工程で除去して分離部９２を形成する方法と、ワードゲートＷＧの除去と、使用側コントロールゲートＣＧＳ及び不使用側コントロールゲートＣＧＯの除去とを別の工程で行う方法とでは、製造工程数の変化はない。従って、製造工程数を増加させることなく、分離部９２を形成する方法を適宜選択可能である。
【０１５１】
これとは逆に、実施の形態１では、ワードゲートＷＧとコントロールゲートＣＧを別々の工程で除去して分離部９２を形成したが、同じ工程で行ってもよい。すなわち、実施の形態１でも、実施の形態２のように、ワードゲートＷＧとコントロールゲートＣＧを同じ工程で除去して分離部９２を形成してもよい。
【０１５２】
この場合、図１０で示したワードゲートＷＧ形成の工程で、図２３で示した実施の形態２と同様、分離部９２となる領域のワードゲートＷＧを除去しないで残存させておく。そして、図１４で示したＯＮＯ膜６１のエッチバック工程後に、図２７で示した実施の形態２と同様に分離部９２形成工程を追加する。ここでは、レジストパターンを分離部９２となる領域が露出するように形成し、レジストパターンに覆われていない部分のワードゲートＷＧ及びコントロールゲートＣＧをエッチングによって除去する。また、このとき同時に、レジストパターンに覆われていない部分のＯＮＯ膜６１及びゲート絶縁膜５５も除去する。分離部９２形成後は、図２８で示した工程へと続き、以下同様にＬＤＤ注入、側壁サイドウォール６８形成、ソース・ドレイン注入を行う。
【０１５３】
実施の形態１では、ワードゲートＷＧとコントロールゲートＣＧを同じ工程で除去して分離部９２を形成方法は、ワードゲートＷＧとコントロールゲートＣＧを別々の工程で除去して分離部９２を形成する方法と比べて製造工程数が増加するが、このような方法を用いて半導体装置１００を形成することも可能である。
【０１５４】
以上のように、本実施の形態では、不使用側コントロールゲートＣＧＯの下のトラップ膜を消去状態にすることで、メモリセル８０が２ｂｉｔ／ｃｅｌｌ構造でありながらも、１ｂｉｔ／ｃｅｌｌであるかのように使用することが可能である。そのため、不使用側コントロールゲートＣＧＯを除去する必要がない。したがって、実施の形態１と比較して製造工程をより簡便にすることができ、これは歩留り向上につながる。
【０１５５】
また、本実施の形態では、実施の形態１と同様、ソース拡散層７０を介して隣り合うメモリセル８０の使用側コントロールゲートＣＧＳを、これらの間の間隔を狭めることなく分割できる。従って、使用側コントロールゲートＣＧＳ間のショート発生を抑止することができ、かつ、半導体装置の面積が増大することを抑止できる。さらに、実施の形態１と同様、ソース拡散層７０を介してＹ方向に隣り合うメモリセル８０の使用側コントロールゲートＣＧＳに独立に異なる電圧を印加することができる。従って、非選択メモリセルのメモリトランジスタＴｒｍの閾値電圧が上昇することを防止でき、誤書き込みを防止できる。
【０１５６】
このように、本実施の形態によれば、ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供することができる。
【０１５７】
なお、上記説明では、実施の形態１と実施の形態２とで、ソース拡散層７０の形状とソースラインＳＬのレイアウトとが異なるものとして説明したが、同じでもよい。すなわち、実施の形態２において、実施の形態１と同様、各メモリセル領域４０内のＸ方向に隣接するソース拡散層７０同士を連結するよう形成し、Ｙ方向に並んだ連結状態のソース拡散層７０を接続するようにソースラインＳＬを形成してもよい。また、実施の形態１において、実施の形態２と同様、各メモリセル領域４０内のＸ方向に隣接するソース拡散層７０をそれぞれ離間するように形成し、同じメモリセル領域４０内のソース拡散層７０を接続するようにソースラインＳＬを形成してもよい。
【０１５８】
実施の形態１、２で説明した各配線のレイアウトは一例であって、特にこのレイアウトに限定されるものではなく、配線レイアウトは適宜変更することができる。
【０１５９】
また、本実施の形態では、電荷蓄積層にＯＮＯ膜６１を用いたＭＯＮＯＳ型の不揮発性メモリセルであるとして例示的に説明をしたが、本発明の半導体装置に備えられる不揮発性メモリセルの種類はＭＯＮＯＳ型に限定されるものではない。電荷蓄積層にポリシリコン膜を用いるＦＧ（フローティングゲート）型の不揮発性メモリセルを備える半導体装置にも本発明を適用することができる。ただし、ＭＯＮＯＳ型ではワードゲートＷＧとコントロールゲートＣＧが近接して配設される構造が多いため、本発明はＭＯＮＯＳ型に適用することが好ましい。
【０１６０】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。当業者であれば容易に変更、追加、変換することが可能な限りにおいて、本発明は有効である。
【図面の簡単な説明】
【０１６１】
【図１】実施の形態１に係る半導体装置１００の構成を模式的に示す平面図である。
【図２】実施の形態１に係る半導体装置１００の断面図である。
【図３】図１のIII−III断面を模式的に示す図である。
【図４】実施の形態１に係る半導体装置１００の配線レイアウトを示す図である。
【図５】実施の形態１に係る半導体装置１００の等価回路図である。
【図６】絶縁膜を介して異なる層に形成された配線を各コンタクトＣＴと接続するための構成について示す平面図である。
【図７】実施の形態１に係る選択メモリセルの各部位への電圧の印加条件の一例を示す断面模式図である。
【図８】実施の形態１に係る半導体装置１００の書き込み時における電圧配置を説明するための図である。
【図９】図８の所定のメモリセルの電圧配置を示す断面模式図である。
【図１０】実施の形態１に係る半導体装置１００の一製造工程を示す図である。
【図１１】実施の形態１に係る半導体装置１００の一製造工程を示す図である。
【図１２】実施の形態１に係る半導体装置１００の一製造工程を示す図である。
【図１３】実施の形態１に係る半導体装置１００の一製造工程を示す図である。
【図１４】実施の形態１に係る半導体装置１００の一製造工程を示す図である。
【図１５】実施の形態１に係る半導体装置１００の一製造工程を示す図である。
【図１６】実施の形態２に係る半導体装置２００の構成を模式的に示す平面図である。
【図１７】実施の形態２に係る半導体装置２００の断面図である。
【図１８】図１６のXVIII−XVIII断面を模式的に示す図である。
【図１９】実施の形態２に係る半導体装置２００の配線レイアウトを示す図である。
【図２０】実施の形態２に係る選択メモリセルの各部位への電圧の印加条件の一例を示す断面模式図である。
【図２１】実施の形態２に係る半導体装置２００の書き込み時における電圧配置を説明するための図である。
【図２２】図２１の所定のメモリセルの電圧配置を示す断面模式図である。
【図２３】実施の形態２に係る半導体装置２００の一製造工程を示す図である。
【図２４】実施の形態２に係る半導体装置２００の一製造工程を示す図である。
【図２５】実施の形態２に係る半導体装置２００の一製造工程を示す図である。
【図２６】実施の形態２に係る半導体装置２００の一製造工程を示す図である。
【図２７】実施の形態２に係る半導体装置２００の一製造工程を示す図である。
【図２８】実施の形態２に係る半導体装置２００の一製造工程を示す図である。
【図２９】従来の半導体装置の要部平面図である。
【符号の説明】
【０１６２】
１Ａ  メモリセル領域、１Ｃ  コンタクト領域、
１３  コントロールゲート電極、
１４  コントロールゲート線、１４ａ  コンタクト部、
２０  ソース領域、３０、３０ａ、３０ｂ  メモリセル、
４０、４０ａ、４０ｂ、４０ｃ  メモリセル領域、
４１、４１ａ、４１ｂ  コンタクト領域
５１  半導体基板、５２  素子分離領域、
５３  Ｐウエル、５５  ゲート絶縁膜、
６１  ＯＮＯ膜、６１ａ  酸化シリコン膜、
６１ｂ  窒化シリコン膜、６１ｃ  酸化シリコン膜、
６８  側壁サイドウォール、
６９  ドレイン拡散層、７０  ソース拡散層、
７２層間絶縁膜、８０  メモリセル、
８０ａ、８０ｂ、８０ｅ、８０ｇ、８０ｈ  メモリセル、
９１、９１ａ、９１ｂ  接続部、９２  分離部、
９３  導電パターン、９４  ポリシリコン膜、
９５  凹部マスク、９６  接続部、
１００、２００    半導体装置、
ＢＬ、ＢＬ１〜９  ビットライン、
ＣＧ  コントロールゲート、
ＣＧＬ、ＣＧＬ１〜６  コントロールゲートライン、
ＣＧＯ、ＣＧＯＬ１、２  不使用側コントロールゲートライン、
ＣＧＳ  使用側コントロールゲート、
ＣＧＳＬ、ＣＧＳＬ１〜３  使用側コントロールゲートライン、
ＣＴ  コンタクト、ＳＬ、ＳＬ１〜４  ソースライン、
Ｔｒｍ  メモリトランジスタ、Ｔｒｓ  選択トランジスタ、
ＶＩＡ  ビア、ＷＧ  ワードゲート、
ＷＧＬ、ＷＧＬ１〜６  ワードゲートライン
【図１】
2010123604.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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