(57)【要約】【課題】メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板に第１の方向に延びる素子領域上に形成され、ビット線とプレート線との間で複数個直列に接続された同一導電形のセル選択ＭＯＳトランジスタと、素子領域上に層間絶縁膜を介して形成された強誘電体膜と、セル選択ＭＯＳトランジスタのソース拡散層に電気的に接続され強誘電体膜の下方に形成された下部電極と、セル選択ＭＯＳトランジスタのドレイン拡散層に電気的に接続され強誘電体膜の上方に形成された上部電極と、を有し、セル選択ＭＯＳトランジスタに一対一に並列に接続された複数の強誘電体キャパシタと、備え、強誘電体キャパシタは、隣接する２つの素子領域上において、第１の方向に交互に配置されている。【選択図】図３
2010123673.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１の方向に延びて形成された素子分離領域に挟まれ前記第１の方向に延びる素子領域上に形成され、ビット線とプレート線との間で複数個直列に接続された同一導電形のセル選択ＭＯＳトランジスタと、
前記素子領域上に層間絶縁膜を介して形成された強誘電体膜と、前記セル選択ＭＯＳトランジスタのソース拡散層に電気的に接続され前記強誘電体膜の下方に形成された下部電極と、前記セル選択ＭＯＳトランジスタのドレイン拡散層に電気的に接続され前記強誘電体膜の上方に形成された上部電極と、を有し、前記セル選択ＭＯＳトランジスタに一対一に並列に接続された複数の強誘電体キャパシタと、備え、
前記強誘電体キャパシタは、隣接する２つの前記素子領域上において、前記第１の方向に交互に配置されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記強誘電体キャパシタは、前記半導体基板の基板面に平行な断面の形状が円形であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記強誘電体キャパシタは、前記半導体基板の基板面に平行な断面の形状が、前記第１の方向から４５度傾いた辺を有する正方形である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記セル選択ＭＯＳトランジスタは、隣接する２つの前記素子領域上において、前記第１の方向に交互に配置されている
ことを特徴とする請求項１ないし３の何れかに記載の半導体記憶装置。
【請求項５】
前記強誘電体キャパシタは、前記ソース拡散層の上方に形成されていることを特徴とする請求項１ないし４の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に適用されるものである。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ）が注目されている。
【０００３】
この強誘電体メモリでは、エリアペナルティの観点から、選択トランジスタのソース・ドレイン拡散層上に形成された塀状の電極間に強誘電体膜を配置し、トランジスタのゲート電極上に、トランジスタと平行な平板キャパシタを形成する３次元セル構造が提案されている（例えば、特許文献１参照。）。
【特許文献１】特表２００５−５３０３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体記憶装置は、
半導体基板に第１の方向に延びて形成された素子分離領域に挟まれ前記第１の方向に延びる素子領域上に形成され、ビット線とプレート線との間で複数個直列に接続された同一導電形のセル選択ＭＯＳトランジスタと、
前記素子領域上に層間絶縁膜を介して形成された強誘電体膜と、前記セル選択ＭＯＳトランジスタのソース拡散層に電気的に接続され前記強誘電体膜の下方に形成された下部電極と、前記セル選択ＭＯＳトランジスタのドレイン拡散層に電気的に接続され前記強誘電体膜の上方に形成された上部電極と、を有し、前記セル選択ＭＯＳトランジスタに一対一に並列に接続された複数の強誘電体キャパシタと、備え、
前記強誘電体キャパシタは、隣接する２つの前記素子領域上において、前記第１の方向に交互に配置されていることを特徴とする。
【発明の効果】
【０００６】
本発明の一態様に係る半導体記憶装置によれば、メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることができる。
【発明を実施するための最良の形態】
【０００７】
（比較例）
例えば、従来の連鎖（Ｃｈａｉｎ）型強誘電体メモリは、隣接するメモリセル間で特性のバラツキが大きくなることが問題となっている。
【０００８】
上記従来技術の連鎖（Ｃｈａｉｎ）型強誘電体メモリでは、メモリセルへの電圧の印加方向が、隣接するメモリセル間で異なる。例えば、或るメモリセルへの書き込みでは、上部電極よりも下部電極の方が、電位が高くなる。一方、該メモリセルに隣接する他のメモリセルへの書き込みでは、上部電極よりも下部電極の方が、電位が低くなる。
【０００９】
上述の特性のバラツキは、隣接するメモリセル間でメモリセルへの電圧の印加方向（極性）が異なることが、原因と考えられる。
【００１０】
ここで、図８は、強誘電体キャパシタ（強誘電体膜）に印可する電圧と強誘電体の分極との関係を示す図である。
【００１１】
ビット線をからプレート線に電圧を印加すると、その時の信号量は寄生容量と強誘電体のＰＶヒステリシスによって決まっている（図８）。その時、強誘電体の特性でＰがゼロになる時の電圧（抗電界）が左右非対称（図８で、ａ≠ｂ）となるインプリント（ｉｍｐｒｉｎｔ）という不良モードが観察される。
【００１２】
この不良モードは、強誘電体膜とそれを囲む電極が上部と下部で非対称（強誘電体膜と電極間の界面が異なる）であることが原因を考えられている。
【００１３】
このように、隣接する二つのメモリセルの信号量が異なる現象が起こり、信号量のバラツキを大きくしている。
【００１４】
そこで、本発明を適用した実施例では、強誘電体キャパシタ自体の構造を変えずに、この不良モードを低減するとともに、回路面積の縮小を図ることが可能な半導体記憶装置の構成を提案する。
【００１５】
以下、本発明を適用した実施例について図面を参照しながら説明する。
【実施例１】
【００１６】
図１は、本発明の実施例１に係る半導体記憶装置１００のメモリセルの回路構成の一例を示す回路図である。また、図２は、本発明の実施例１に係る半導体記憶装置１００のメモリセルの強誘電体キャパシタ周辺近傍に注目した模式的なパターンの平面図である。また、図３は、図２に示す半導体記憶装置１００のＡ−Ａ断面を示す断面図である。また、図４は、図２に示す半導体記憶装置１００のＢ−Ｂ断面を示す断面図である。
【００１７】
なお、各図において、第１の方向Ｘは素子領域ＡＡ方向であり、この半導体基板１上で第１の方向Ｘと直交する第２の方向Ｙはワード線ＷＬ方向である。
【００１８】
図１に示すように、半導体記憶装置１００は、複数のセル選択ＭＯＳトランジスタＴ１、Ｔ２と、ブロック選択ＭＯＳトランジスタＴ３と、ビット線ＢＬと、プレート線ＰＬと、複数の強誘電体キャパシタＣＰと、を備える。
【００１９】
セル選択ＭＯＳトランジスタＴ１、Ｔ２は、ビット線ＢＬとプレート線ＰＬとの間で複数個直列に接続されている。これらのセル選択ＭＯＳトランジスタＴ１、Ｔ２は、同一導電形である（ここでは、ｎ型としているが、ｐ型でもよい）。
【００２０】
強誘電体キャパシタＣＦは、ビット線ＢＬとプレート線ＰＬとの間で、セル選択ＭＯＳトランジスタＴ１に一対一に並列に接続されている。
【００２１】
また、ビット線ＢＬと、強誘電体キャパシタＣＦおよびセル選択ＭＯＳトランジスタＴ１、Ｔ２で構成されるブロックと、の間には、ブロック選択ＭＯＳトランジスタＴ３が設けられている。このブロック選択ＭＯＳトランジスタＴ３がオンすることにより、ビット線ＢＬと、強誘電体キャパシタＣＦ、セル選択ＭＯＳトランジスタＴ１、Ｔ２との間が、導通することになる。
【００２２】
また、図２ないし図４に示すように、素子分離領域ＳＴＩは、シリコン基板等の半導体基板１に第１の方向Ｘに延びて形成されている。そして、素子領域ＡＡは、この素子分離領域ＳＴＩに挟まれ第１の方向Ｘに延びて半導体基板１に構成される。
【００２３】
また、強誘電体キャパシタＣＦは、隣接する２つの素子領域ＡＡ上において、第１の方向Ｘに交互に配置されている（図２）。また、強誘電体キャパシタＣＦは、半導体基板１の基板面に平行な断面の形状が円形である。
【００２４】
セル選択ＭＯＳトランジスタＴ１は、素子領域ＡＡ上に形成されている。このセル選択ＭＯＳトランジスタＴ１は、隣接する２つの素子領域ＡＡ上において、第１の方向Ｘに交互に配置されている（図３、図４）。
【００２５】
強誘電体キャパシタＣＦは、セル選択ＭＯＳトランジスタＴ１のソース拡散層２、３の上方に形成されている。この強誘電体キャパシタＣＦと上述のセル選択ＭＯＳトランジスタＴ１とにより、メモリセルが構成される。
【００２６】
この強誘電体キャパシタＣＦは、強誘電体膜Ｃと、下部電極ＢＥと、上部電極ＴＥと、を有する。
【００２７】
強誘電体膜Ｃは、半導体基板１の素子領域ＡＡ上に層間絶縁膜１３を介して形成されている。この強誘電体膜Ｃは、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）膜、ＢＬＴ膜、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜等で構成される。
【００２８】
下部電極ＢＥは、セル選択ＭＯＳトランジスタＴ１のソース拡散層２、３に電気的に接続され、強誘電体膜Ｃの下方に形成されている。すなわち、下部電極ＢＥとソース拡散層２、３は、シリサイド膜４、コンタクトプラグ９ｂ、タングステンプラグ９ａを介して接続されている。なお、この下部電極ＢＥとタングステンプラグ９ａとの間には、強誘電体膜Ｃへのタングステン等の拡散を防止するタングステンバリア膜１２ａが形成されている。この下部電極ＢＥは、例えば、Ｉｒにより構成される。
【００２９】
上部電極ＴＥは、セル選択ＭＯＳトランジスタＴ１のドレイン拡散層２、３に電気的に接続され、強誘電体膜Ｃの上方に形成されている。すなわち、上部電極ＴＥとドレイン拡散層２、３は、シリサイド膜４、コンタクトプラグ５〜７、メタル配線８、コンタクトプラグ１０を介して接続されている。なお、この上部電極ＴＥとコンタクトプラグ１０との間には、強誘電体膜Ｃへのタングステン等の拡散を防止するタングステンバリア膜１２ｂが形成されている。この上部電極ＴＥは、例えば、ＩｒＯ２により構成される。
【００３０】
また、上部電極ＴＥと下部電極ＢＥは、異なる組成で構成されている。すなわち、強誘電体膜Ｃと上部電極ＴＥとの間の界面と、強誘電体膜Ｃと下部電極ＢＥとの間の界面とが異なる。これにより、強誘電体キャパシタＣＦの分極特性は、既述の図８に示すものと同様になる。
【００３１】
なお、下部電極ＢＥと強誘電体膜Ｃとの間、および上部電極ＴＥと強誘電体膜Ｃとの間には、ＳＲＯ膜（図示せず）が形成されている。
【００３２】
また、上述のように、強誘電体キャパシタＣＦの上部電極ＴＥおよび下部電極ＢＥと、セル選択ＭＯＳトランジスタＴ１の拡散層２、３との接続関係は、各メモリセルで同一となっている。
【００３３】
このメモリセルの配置（図３）により、第１の方向（素子領域ＡＡ方向）Ｘで隣接する強誘電体キャパシタＣＦへの印加電圧の方向（極性）を等しくすることができる。これにより、強誘電体キャパシタＣＦの分極特性に対する、既述のインプリント（ｉｍｐｒｉｎｔ）によるモード不良の影響が抑制される。
【００３４】
また、強誘電体キャパシタＣＦの周囲には、水素等から強誘電体膜Ｃをシールドするための水素バリア膜１１ａ、１１ｂが形成されている。この水素バリア膜１１ａ、１１ｂは、例えば、アルミナ膜等で構成される。
【００３５】
ここで、図５は、図２に示す半導体記憶装置１００のメモリセルのサイズに関して説明するための図である。
【００３６】
図５に示すように、隣接する素子領域ＡＡ上に形成された強誘電体キャパシタＣＦ間の距離は、第２の方向（ワード線ＷＬ方向）Ｙから傾いた方向で最小となる。ここでは、隣接する素子領域ＡＡ上に形成された強誘電体キャパシタＣＦ間の距離は、例えば、８０ｎｍとなる。
【００３７】
この場合、半導体記憶装置１００のメモリセルの面積は、従来と比較して、例えば、２５％程度削減することができる。
【００３８】
図２（図５）に示すように、半導体記憶装置１００は、その容量を大きくするために、コンタクトプラグ１０よりも強誘電体キャパシタＣＦの方が基板面に平行な断面が大きい。そこで、本実施例１においては、上述のように、強誘電体キャパシタＣＦを配置することより、半導体記憶装置１００の回路面積を小さくすることができる。
【００３９】
ここで、上記構成を有する半導体記憶装置１００の該メモリセルの動作について説明する。
【００４０】
図６Ａ、図６Ｂは、書き込み時において、実施例１の半導体記憶装置１００の強誘電体キャパシタの電極に印加される電圧の関係を示す図である。なお、図６Ａでは、強誘電体キャパシタＣＦ１に書き込みが実施されている状態を表し、図６Ｂでは、第１の方向Ｘで強誘電体キャパシタＣＦ１に隣接する強誘電体キャパシタＣＦ２に書き込みが実施されている状態を表す。
【００４１】
図６Ａに示すように、書き込み時において、ワード線ＷＬでセル選択ＭＯＳトランジスタＴ１ａが選択（オフ）され、プレート線ＰＬとビット線ＢＬとの間に電圧が印加されることにより、強誘電体キャパシタＣＦ１が分極する。
【００４２】
また、図６Ｂに示すように、書き込み時において、ワード線ＷＬでセル選択ＭＯＳトランジスタＴ１ｂが選択（オフ）され、プレート線ＰＬとビット線ＢＬとの間に電圧が印加されることにより、強誘電体キャパシタＣＦ２が分極する。
【００４３】
これらの書き込み動作において、強誘電体キャパシタＣＦ１、ＣＦ２に印加される電位関係（極性）は、同じである。これにより、これにより、強誘電体キャパシタＣＦ１、２の分極特性に対する、既述のインプリント（ｉｍｐｒｉｎｔ）によるモード不良の影響が抑制される。
【００４４】
一方、読み出し時において、ワード線ＷＬでセル選択ＭＯＳトランジスタＴ１ａ〜Ｔ１ｃの何れかが選択（オフ）され、分極反転による電流がプレート線ＰＬとビット線ＢＬとの間に流れるか否かで“１”／“０”が判定される。
【００４５】
このように、強誘電体キャパシタの分極特性に対する、既述のインプリント（ｉｍｐｒｉｎｔ）によるモード不良の影響が抑制することができる。
【００４６】
以上のように、本実施例に係る半導体記憶装置によれば、メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることができる。
【実施例２】
【００４７】
既述の実施例１では、強誘電体キャパシタは半導体基板の基板面に平行な断面の形状が円形である場合について説明した。
【００４８】
しかし、強誘電体キャパシタは、半導体基板の基板面に平行な断面の形状が、他の形状を有していてもよい。
【００４９】
そこで、本実施例２では、特に、回路面積を削減することを考慮して、強誘電体キャパシタは半導体基板の基板面に平行な断面の形状が正方形である場合について説明する。
【００５０】
図７は、本発明の実施例２に係る半導体記憶装置２００のメモリセルの強誘電体キャパシタ周辺近傍に注目した模式的なパターンの平面図である。なお、この図７に示す半導体記憶装置２００の回路構成は、実施例１の図１に示す半導体装置１００の回路構成と同様である。また、この図７に示す半導体記憶装置２００のＡ−Ａ断面、Ｂ−Ｂ断面の断面図は、実施例１の図２、図３に示す半導体装置１００の断面図と同様である。
【００５１】
図７に示すように、強誘電体キャパシタＣＦは、半導体基板１の基板面に平行な断面の形状が、第１の方向Ｘから４５度傾いた辺を有する正方形である。
【００５２】
これにより、強誘電体キャパシタＣＦの断面積を大きくしつつ、隣接する素子領域ＡＡ上に形成された強誘電体キャパシタＣＦ間の距離をさらに短くすることができる。
【００５３】
なお、半導体記憶装置２００のその他の動作・機能は、実施例１の半導体記憶装置１００と同様である。
【００５４】
以上のように、本実施例に係る半導体記憶装置によれば、メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１に係る半導体記憶装置１００のメモリセルの回路構成の一例を示す回路図である。
【図２】本発明の実施例１に係る半導体記憶装置１００のメモリセルの強誘電体キャパシタ周辺近傍に注目した模式的なパターンの平面図である。
【図３】図２に示す半導体記憶装置１００のＡ−Ａ断面を示す断面図である。
【図４】図２に示す半導体記憶装置１００のＢ−Ｂ断面を示す断面図である。
【図５】図２に示す半導体記憶装置１００のメモリセルのサイズに関して説明するための図である。
【図６Ａ】書き込み時において、実施例１の半導体記憶装置１００の強誘電体キャパシタの電極に印加される電圧の関係を示す図である。
【図６Ｂ】書き込み時において、実施例１の半導体記憶装置１００の強誘電体キャパシタの電極に印加される電圧の関係を示す図である。
【図７】本発明の実施例２に係る半導体記憶装置２００のメモリセルの強誘電体キャパシタ周辺近傍に注目した模式的なパターンの平面図である。
【図８】強誘電体キャパシタ（強誘電体膜）に印可する電圧と強誘電体の分極との関係を示す図である。
【符号の説明】
【００５６】
１  半導体基板
２、３  ソース拡散層、ドレイン拡散層
４  シリサイド膜
５、６、７  コンタクトプラグ
８  メタル配線
９ａ  コンタクトプラグ
９ｂ  タングステンプラグ
１０  コンタクトプラグ
１１ａ、１１ｂ  水素バリア膜
１２ａ、１２ｂ  タングステンバリア膜
１３  層間絶縁膜
１００、２００  半導体記憶装置
ＡＡ  素子領域
ＢＥ  下部電極
ＢＬ  ビット線
Ｃ  強誘電体膜
ＣＦ  強誘電体キャパシタ
ＰＬ  プレート線
ＳＴＩ  素子分離領域
ＴＥ  上部電極
Ｔ１、Ｔ２、Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ  セル選択ＭＯＳトランジスタ
Ｔ３  ブロック選択ＭＯＳトランジスタ
Ｘ  第１の方向
Ｙ  第２の方向
ＷＬ  ワード線
【図１】
2010123673.tif 000003
【図２】
2010123673.tif 000004
【図３】
2010123673.tif 000005
【図４】
2010123673.tif 000006
【図５】
2010123673.tif 000007
【図６Ａ】
2010123673.tif 000008
【図６Ｂ】
2010123673.tif 000009
【図７】
2010123673.tif 000010
【図８】
2010123673.tif 000011