(57)【要約】【課題】データを書き込むときに、非選択メモリセルへのディスターブを抑制するメモリを提供する。【解決手段】メモリは、互いに隣接する第１および第２のワード線ＷＬＬ０，ＷＬＬ１に対応して設けられ、第１、第２のワード線に対応するソース線を備え、第１のワード線ＷＬＬ０に接続されたメモリセルに“０”パージを行うとき、ドライバは、ＷＬＬ０に接続されたメモリセルにチャネルが形成されるようにＷＬＬ０に電圧ＶＷＬＨを印加し、ＷＬＬ０に対応する選択ソース線ＳＬＬ０１の電圧をＷＬＬ０の電圧から離れる方向に遷移させ、かつ、第２のワード線ＷＬＬ１の電圧を選択ソース線の電圧の遷移方向と同じ方向に遷移させ、次に、ＷＬＬ０に接続されたメモリセルのうち選択的に“１”を書き込むとき、ドライバは、ＳＬＬ０１の電圧およびＷＬＬ１の電圧を、ＷＬＬ０の電圧に接近させる方向へ遷移させる。【選択図】図４
2010157283.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
前記ビット線に交差する複数のワード線と、
前記ビット線と前記ワード線との交点に対応して設けられ、電気的に浮遊状態のボディに格納されたキャリア数によってデータを記憶する複数のメモリセルと、
前記複数のワード線のうち互いに隣接する第１および第２のワード線に対応して設けられ、該第１および該第２のワード線に接続された前記メモリセルに共通に接続されたソース線と、
前記ビット線に接続され、前記メモリセルに記憶されたデータを検出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、前記ソース線、前記第１のワード線または第２のワード線を駆動するドライバとを備え、
前記第１のワード線に接続された全メモリセルに第１の論理データを書き込む第１の書込み動作において、前記ドライバは、前記第１のワード線に接続された前記メモリセルにチャネルが形成されるように前記第１のワード線に電圧を印加し、前記第１のワード線に対応する選択ソース線の電圧を該第１のワード線の電圧から離れる方向に遷移させ、かつ、前記第２のワード線の電圧を前記選択ソース線の電圧の遷移方向と同じ方向に遷移させ、
次に、前記第１のワード線に接続された前記メモリセルのうち選択されたメモリセルに第２の論理データを書き込む第２の書込み動作において、前記ドライバは、前記選択ソース線の電圧および前記第２のワード線の電圧を、前記第１のワード線の電圧に接近させる方向へ遷移させることを特徴とする半導体記憶装置。
【請求項２】
前記第２の書込み動作において、前記センスアンプは、前記選択されたメモリセルに接続されたビット線の電圧を、前記第１のワード線の電圧に接近させる方向へ遷移させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の書込み動作において、前記選択されたメモリセルに接続されたビット線の電圧をデータ保持時のビット線電位に維持したまま、前記ドライバは、前記選択ソース線の電圧を前記第１のワード線の電圧の絶対値よりも大きく遷移させることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
複数のビット線と、
前記ビット線に交差する複数のワード線と、
前記ビット線と前記ワード線との交点に対応して設けられ、電気的に浮遊状態のボディに格納されたキャリア数によってデータを記憶する複数のメモリセルと、
前記複数のワード線のうち互いに隣接する第１および第２のワード線に対応して設けられ、該第１および該第２のワード線に接続された前記メモリセルに共通に接続されたソース線と、
前記ビット線に接続され、前記メモリセルに記憶されたデータを検出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、前記ソース線、前記第１のワード線または第２のワード線を駆動するドライバとを備え、
前記第１のワード線に接続された全メモリセルに第１の論理データを書き込む第１の書込み動作において、前記ドライバは、前記第２のワード線の電圧をデータ保持時のワード線電位に維持したまま、前記第１のワード線に接続された前記メモリセルにチャネルが形成されるように前記第１のワード線に電圧を印加し、かつ、前記第１のワード線に対応する選択ソース線の電圧を該第１のワード線の電圧の遷移方向とは逆方向に遷移させ、
次に、前記第１のワード線に接続された前記メモリセルのうち選択されたメモリセルに第２の論理データを書き込む第２の書込み動作において、前記ドライバは、前記選択ソース線の電圧および前記第２のワード線の電圧を、前記第１のワード線の電圧に接近させる方向へ遷移させることを特徴とする半導体記憶装置。
【請求項５】
複数のビット線と、
前記ビット線に交差する複数のワード線と、
前記ビット線と前記ワード線との交点に対応して設けられ、電気的に浮遊状態のボディに格納されたキャリア数によってデータを記憶する複数のメモリセルと、
前記複数のワード線のうち互いに隣接する第１および第２のワード線に対応して設けられ、該第１および該第２のワード線に接続された前記メモリセルに共通に接続されたソース線と、
前記ビット線に接続され、前記メモリセルに記憶されたデータを検出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、前記ソース線、前記第１のワード線または第２のワード線を駆動するドライバとを備え、
前記第１のワード線に接続された全メモリセルに第１の論理データを書き込む第１の書込み動作において、前記ドライバは、前記第１のワード線に接続された前記メモリセルにチャネルが形成されるように前記第１のワード線に電圧を印加し、前記第１のワード線に対応する選択ソース線の電圧および前記第２のワード線の電圧を、前記第１のワード線の電圧に接近させる方向へ遷移させ、
次に、前記第１のワード線に接続された前記メモリセルのうち選択されたメモリセルに第２の論理データを書き込む第２の書込み動作において、前記ドライバは、前記第２のワード線の電圧を前記第１のワード線の電圧から離れる方向へ遷移させ、かつ、前記選択ソース線の電圧を前記第２のワード線の電圧の遷移方向と同じ方向に遷移させることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、例えば、電界効果トランジスタのフローティングボディにキャリアを蓄積することによってデータを記憶するＦＢＣ（Floating Body Cell）メモリに関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）―１Ｃ（Capacitor）型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ(Silicon On Insulator)基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ(Field Effect Transistor)を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ボディ内の正孔（多数キャリア）の数が少ない状態をデータ“０”とし、多い状態をデータ“１”とする。
【０００３】
ＦＢＣではメモリチップを微細化するために、隣接する２つのメモリセルにビット線コンタクトまたはソース線コンタクトを共有させる技術が開発されている（特許文献１）。特許文献１に記載のメモリでは、データ“０”を書き込む時のディスターブを緩和するために、書込み動作の間、選択ワード線とソース線を共有する非選択ワード線の電位を、他の非選択ワード線の電位よりも低くしている。
【０００４】
しかしながら、データ“１”をメモリセルに選択的に書き込むときには、その選択カラムのビット線に高レベル電位を印加する。従って、選択ワード線とソース線を共有する非選択ワード線に接続され、かつ、選択カラムのビット線に接続された“０”セルのデータが、ＧＩＤＬ（Gate Induced Drain Leakage）によりディスターブを受ける場合がある。選択ワード線とソース線を共有する非選択ワード線が低レベル電位であり、選択カラムのビット線が高レベル電位である場合、ホールが“０”セルのボディに蓄積され易くなるからである。
【特許文献１】特願２００６−３０１３７７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
データを書き込むときに、非選択メモリセルへのディスターブおよびＧＩＤＬを抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、複数のビット線と、前記ビット線に交差する複数のワード線と、前記ビット線と前記ワード線との交点に対応して設けられ、電気的に浮遊状態のボディに格納されたキャリア数によってデータを記憶する複数のメモリセルと、前記複数のワード線のうち互いに隣接する第１および第２のワード線に対応して設けられ、該第１および該第２のワード線に接続された前記メモリセルに共通に接続されたソース線と、前記ビット線に接続され、前記メモリセルに記憶されたデータを検出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、前記ソース線、前記第１のワード線または第２のワード線を駆動するドライバとを備え、
前記第１のワード線に接続された全メモリセルに第１の論理データを書き込む第１の書込み動作において、前記ドライバは、前記第１のワード線に接続された前記メモリセルにチャネルが形成されるように前記第１のワード線に電圧を印加し、前記第１のワード線に対応する選択ソース線の電圧を該第１のワード線の電圧から離れる方向に遷移させ、かつ、前記第２のワード線の電圧を前記選択ソース線の電圧の遷移方向と同じ方向に遷移させ、
次に、前記第１のワード線に接続された前記メモリセルのうち選択されたメモリセルに第２の論理データを書き込む第２の書込み動作において、前記ドライバは、前記選択ソース線の電圧および前記第２のワード線の電圧を、前記第１のワード線の電圧に接近させる方向へ遷移させることを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、複数のビット線と、前記ビット線に交差する複数のワード線と、前記ビット線と前記ワード線との交点に対応して設けられ、電気的に浮遊状態のボディに格納されたキャリア数によってデータを記憶する複数のメモリセルと、前記複数のワード線のうち互いに隣接する第１および第２のワード線に対応して設けられ、該第１および該第２のワード線に接続された前記メモリセルに共通に接続されたソース線と、前記ビット線に接続され、前記メモリセルに記憶されたデータを検出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、前記ソース線、前記第１のワード線または第２のワード線を駆動するドライバとを備え、
前記第１のワード線に接続された全メモリセルに第１の論理データを書き込む第１の書込み動作において、前記ドライバは、前記第２のワード線の電圧をデータ保持時のワード線電位に維持したまま、前記第１のワード線に接続された前記メモリセルにチャネルが形成されるように前記第１のワード線に電圧を印加し、かつ、前記第１のワード線に対応する選択ソース線の電圧を該第１のワード線の電圧の遷移方向とは逆方向に遷移させ、
次に、前記第１のワード線に接続された前記メモリセルのうち選択されたメモリセルに第２の論理データを書き込む第２の書込み動作において、前記ドライバは、前記選択ソース線の電圧および前記第２のワード線の電圧を、前記第１のワード線の電圧に接近させる方向へ遷移させることを特徴とする。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、複数のビット線と、前記ビット線に交差する複数のワード線と、前記ビット線と前記ワード線との交点に対応して設けられ、電気的に浮遊状態のボディに格納されたキャリア数によってデータを記憶する複数のメモリセルと、前記複数のワード線のうち互いに隣接する第１および第２のワード線に対応して設けられ、該第１および該第２のワード線に接続された前記メモリセルに共通に接続されたソース線と、前記ビット線に接続され、前記メモリセルに記憶されたデータを検出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、前記ソース線、前記第１のワード線または第２のワード線を駆動するドライバとを備え、
前記第１のワード線に接続された全メモリセルに第１の論理データを書き込む第１の書込み動作において、前記ドライバは、前記第１のワード線に接続された前記メモリセルにチャネルが形成されるように前記第１のワード線に電圧を印加し、前記第１のワード線に対応する選択ソース線の電圧および前記第２のワード線の電圧を、前記第１のワード線の電圧に接近させる方向へ遷移させ、
次に、前記第１のワード線に接続された前記メモリセルのうち選択されたメモリセルに第２の論理データを書き込む第２の書込み動作において、前記ドライバは、前記第２のワード線の電圧を前記第１のワード線の電圧から離れる方向へ遷移させ、かつ、前記選択ソース線の電圧を前記第２のワード線の電圧の遷移方向と同じ方向に遷移させることを特徴とする。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、データを書き込むときに、非選択メモリセルへのディスターブおよびＧＩＤＬを抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示す図である。ＦＢＣメモリは、メモリセルＭＣと、ダミーセルＤＣと、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ、ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａｉ（以下、Ｓ／Ａともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱと、平均化線ＡＶＬ、ＡＶＲ（以下、ＡＶともいう）と、平均化トランジスタＴＡＶと、ソース線ＳＬＬｉ、ＳＬＲｉ（以下、ＳＬともいう）と、ロウデコーダＲＤと、ワード線ドライバＷＬＤと、ソース線ドライバＳＬＤとを備えている。
【００１２】
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、第１の方向としてロウ（ｒｏｗ）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ（ＷＬＬ０〜ＷＬＬ２５５、ＷＬＲ０〜ＷＬＲ２５５）設けられている。ビット線ＢＬは、第１の方向と交差する第２の方向としてのカラム方向に延伸し、メモリセルＭＣのドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ（ＢＬＬ０〜ＢＬＬ１０２３、ＢＬＲ０〜ＢＬＲ１０２３）設けられている。隣接する２つのメモリセルＭＣの対は、ドレインを共有している。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウおよびカラムとの呼称は、便宜的なものであり、それらの呼称は互いに入れ替えても差し支えない。
【００１３】
ソース線ＳＬは、ワード線ＷＬと平行に第１の方向に延伸しており、メモリセルＭＣのソースに接続されている。ソース線ＳＬは、ワード線と同じくセンスアンプＳ／Ａの左右に２５６本ずつ（ＳＬＬ０〜ＳＬＬ２５５、ＳＬＲ０〜ＳＬＲ２５５）設けられている。各ソース線ＳＬは、互いに隣接する２本のワード線ＷＬに対して１本ずつ設けられている。よって、各ソース線ＳＬは、隣接する２本のワード線ＷＬに接続されたメモリセルＭＣに共通に接続されている。
【００１４】
ダミーワード線ＤＷＬは、ロウ方向に延伸し、ダミーセルＤＣのゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。
【００１５】
ダミーセルＤＣは、ダミーワード線ＤＷＬの延伸する方向（ロウ方向）に向かって配列されている。データの読出し／書込み動作に先立って、ダミーセルＤＣは、その配列方向に沿って逆極性のデータ“０”およびデータ“１”を交互に記憶している。ダミーセルＤＣへのデータ書込みは、通常、電源投入直後に行われる。極性とは、データの論理値“０”または“１”を示す。各極性のデータを格納するダミーセルＤＣはそれぞれ同数ずつ設けられている。ダミーセルＤＣは、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。
【００１６】
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、読出し／書込み動作前後のプリチャージ期間において、ビット線ＢＬをイコライジング電位線ＥＳＬに接続することによって各ビット線ＢＬの電圧を一定電圧に固定する。
【００１７】
平均化線ＡＶは、平均化トランジスタＴＡＶのゲートに接続されている。平均化トランジスタＴＡＶはビット線ＢＬ間に接続されており、メモリセルアレイ内の全ビット線ＢＬを短絡することができる。平均化トランジスタＴＡＶは、データの読出し時に逆極性のダミーセルＤＣを短絡させることによって、ダミーセルＤＣに流れる電流を平均化する。これにより、基準電流Ｉｒｅｆが生成される。
【００１８】
センスアンプＳ／Ａは、ビット線ＢＬに接続され、選択メモリセルＭＣに記憶されたデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むように構成されている。
【００１９】
ＷＬドライバＷＬＤおよびＳＬドライバＳＬＤは、それぞれワード線ＷＬおよびソース線ＳＬを駆動するように構成されている。
【００２０】
尚、ロウデコーダＲＤについては後述する。センスアンプコントローラＳＡＣおよびＤＱバッファＤＱＢは、従来のそれらと同様でよいので、その説明を省略する。
【００２１】
図２は、８つのメモリセルＭＣの部分をより詳細に示す平面図である。図３は、図２に示す３−３線に沿った断面図である。メモリセルＭＣのドレイン層Ｄは、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。ビット線コンタクトＢＬＣは、カラム方向に隣接する２つのメモリセルＭＣに共通に接続されている。メモリセルＭＣのソース層Ｓは、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続されている。ソース線コンタクトＳＬＣは、カラム方向に隣接する２つのメモリセルＭＣに共通に接続されている。ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣは、カラム方向に交互に設けられている。ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣがそれぞれ複数のメモリセルＭＣに共有されることによって、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣのそれぞれの個数を低減させ、メモリセルアレイの占有面積を小さくすることができる。
【００２２】
メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース層Ｓおよびドレイン層Ｄが設けられている。ボディＢは、ソースＳとドレインＤとの間のＳＯＩ層３０に形成される。ボディＢは、ソース層Ｓおよびドレイン層Ｄとは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディＢは、ソース層Ｓ、ドレイン層Ｄ、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）(図２参照)によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディＢ内の多数キャリアの数によってバイナリデータ（０または１）を記憶することができる。ボディＢ内の多数キャリア（ホール）数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。従って、本実施形態において、多数キャリア数が少ないことを示すバイナリデータを書き込む動作とは、データ“０”をメモリセルＭＣに書き込む動作である。多数キャリア数が多いことを示すバイナリデータを書き込む動作とは、データ“１”をメモリセルＭＣに書き込む動作である。
【００２３】
図４は、第１の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図である。
【００２４】
本実施形態では、ＷＬドライバＷＬＤがワード線ＷＬＬ０を選択し、センスアンプＳ／Ａがワード線ＷＬＬ０に接続されたメモリセルＭＣにデータを書き込む。従って、ワード線ＷＬＬ０が選択ワード線（第１のワード線）である。選択ワード線ＷＬＬ０に対応するソース線ＳＬＬ０１が選択ソース線である。さらに、ワード線ＷＬＬ１が選択ワード線ＷＬＬ０と選択ソース線ＳＬＬ０１を共有する非選択ワード線（第２のワード線）である。その他のワード線ＷＬＬ３〜ＷＬＬ２５５は、選択ワード線とはソース線ＳＬＬ０１を共有しない非選択ワード線（第３のワード線）である。尚、どのワード線ＷＬＬｉ（ｉは整数）が第１から第３のワード線になるかは、選択ワード線を決定したときに決定される。
【００２５】
ここでは、メモリセルアレイＭＣＡＲの書込み動作は、メモリセルアレイＭＣＡＬの書込み動作から容易に類推できるので、その説明を省略する。
【００２６】
データ書込み動作では、センスアンプＳ／Ａが、一旦、選択ワード線に接続された全メモリセルＭＣのデータを検出し、これらのデータをラッチする。書込みデータが書込み対象のカラムのセンスアンプＳ／Ａに格納された後、センスアンプＳ／ＡがラッチされたデータをメモリセルＭＣへ書き込む、あるいは、リストアする。より詳細な動作を以下に説明する。
【００２７】
ｔ１以前のデータ保持時において、全ワード線ＷＬは、低レベルＶＷＬＭに維持されている。全ソース線ＳＬおよび全ビット線ＢＬは、接地電位ＶＳＬ（例えば、０Ｖ）に維持されている。これにより、ボディ電位が負電位となり、“１”セル内に格納されたホールを保持することができる。
【００２８】
ｔ１〜ｔ２において、データ読出し動作が実行される。ｔ１において、ＷＬドライバＷＬＤが選択ワード線ＷＬＬ０を高レベル電位ＶＷＬＨに立ち上げる。これにより、選択ワード線ＷＬＬ０に接続されたメモリセルＭＣにチャネルが形成される。これと同時に、センスアンプＳ／Ａが全カラムのビット線ＢＬを読出し電位ＶＢＬＲに立ち上げる。これにより、センスアンプＳ／Ａは、選択ワード線ＷＬＬ０に接続されたメモリセルＭＣのデータを検出する。センスアンプＳ／Ａはラッチ回路（図示せず）を内蔵しており、そのラッチ回路が  検出されたデータをセンスアンプＳ／Ａのセンスノード（図示せず）にラッチする。
【００２９】
ｔ２〜ｔ３において“０”パージ動作が実行される。“０”パージ動作は、選択ワード線ＷＬＬ０に接続された全カラムのメモリセルＭＣに第１の論理データとしてのデータ“０”を書き込む動作である。
【００３０】
ｔ２において、ＳＬドライバＳＬＤが選択ソース線ＳＬＬ０１の電圧を低レベル電位ＶＳＬＬに立ち下げる。即ち、選択ソース線ＳＬＬ０１の電圧は、選択ワード線ＷＬＬ０の電圧から離れる方向に遷移される。このとき、ＷＬドライバＷＬＤは、選択ワード線ＷＬＬ０の電圧をＶＷＬＨに維持したまま、非選択ワード線ＷＬＬ１の電圧を低レベル電位ＶＷＬＬに立ち下げる。即ち、非選択ワード線ＷＬＬ１の電圧は、選択ソース線ＳＬＬ０１の電圧の遷移方向と同じ方向に遷移される。センスアンプＳ／Ａは、全カラムのビット線ＢＬの電圧を、データ保持時のビット線電位である接地電位ＶＳＬに戻す。
【００３１】
選択ワード線ＷＬＬ０に接続された“１”セル内のホールが、選択ソース線ＳＬＬ０１に接続されたソース層へ放出される。このとき、非選択ワード線ＷＬＬ１は、選択ソース線ＳＬＬ０１の低レベル電位ＶＳＬＬよりも低い低レベル電位ＶＷＬＬに立ち下げられているので、非選択ワード線ＷＬＬ１に接続された“１”セル内のホールは維持される。即ち、選択ワード線ＷＬＬ０に接続された全メモリセルＭＣを“０”パージするときに、選択ワード線ＷＬＬ０とソース線を共有する非選択ワード線ＷＬＬ１に接続されたメモリセルＭＣは、ディスターブの影響を受けない。
【００３２】
ｔ３〜ｔ４において、データ“１”が選択的に書き込まれる。ｔ３において、ＳＬドライバＳＬＤは、選択ソース線ＳＬＬ０１の電圧を選択ワード線ＷＬＬ０の電圧へ接近させるように遷移させる。より詳細には、ＳＬドライバＳＬＤは、選択ソース線ＳＬＬ０１の電圧をＶＳＬＬからデータ保持時の電位ＶＳＬへ戻す。ｔ３の直後に、センスアンプＳ／Ａは、データ“１”の書込み対象のカラムのビット線ＢＬＬ０の電位を、高レベル電位ＶＢＬＨへ立ち上げる。即ち、センスアンプＳ／Ａは、選択カラムのビット線ＢＬＬ０の電位を、ワード線ＷＬＬ０の電位ＶＷＬＨの方向へ遷移させる。これにより、データ“１”の書込み対象のメモリセルＭＣのボディ−ドレイン間においてインパクトイオン化が生じる。インパクトイオン化によって発生したホールがメモリセルＭＣのボディに蓄積されることによって、データ“１”が書き込まれる。
【００３３】
一方、データ“１”の書込み対象でない、データ“０”の書込み対象のカラムにおいては、“０”パージによってメモリセルＭＣにデータ“０”が既に書き込まれている。よって、データ“０”の書込み対象のカラムでは、センスアンプＳ／Ａは、ビット線ＢＬＬ１の電圧を、データ保持時のビット線電位ＶＳＬに維持する。これにより、“０”セルでは、インパクトイオン化が生じない。
【００３４】
さらに、ｔ３において、ＷＬドライバＷＬＤは、非選択ワード線ＷＬＬ１の電圧を、データ保持時のワード線電圧ＶＷＬＭに戻す。即ち、非選択ワード線ＷＬＬ１の電圧は、選択ワード線ＷＬＬ０の電圧に接近させる方向へ遷移される。もし、非選択ワード線ＷＬＬ１の電圧を低レベル電位ＶＷＬＬのまま維持した場合、非選択ワード線ＷＬＬ１およびビット線ＢＬＬ０に接続されたメモリセルＭＣゲート電圧ＶＷＬＬは、そのドレイン電圧ＶＢＬＨよりも非常に低い電圧となる。この場合、“０”セルのゲート−ドレイン間には、電圧差ＶＢＬＨ−ＶＷＬＬの電圧が印加されることになる。これにより、メモリセルＭＣのボディに深いポテンシャル井戸が形成されるため、“０”セルがＧＩＤＬによるディスターブを受ける可能性がある。このようなＧＩＤＬによるディスターブを抑制するために、ビット線ＢＬＬ０をＶＢＬＨへ立ち上げる前に、ＷＬドライバＷＬＤは、非選択ワード線ＷＬＬ１をデータ保持時のワード線電位ＶＷＬＭに戻している。非選択ワード線ＷＬＬ１をＶＷＬＭに戻すことによって、非選択ワード線ＷＬＬ１およびビット線ＢＬＬ０に接続された“０”セルのゲート−ドレイン間には、電圧差ＶＢＬＨ−ＶＷＬＬよりも低い電圧差ＶＢＬＨ−ＶＷＬＭが印加される。
【００３５】
尚、第２のワード線ＷＬＬ１をＶＷＬＭに立ち上げるタイミングは、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点と選択ビット線ＢＬＬ０の電位がＶＢＬＨに達する時点との間である必要がある。即ち、第２のワード線ＷＬＬ１の電位の立ち上げ開始時点は、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点以降であり、かつ、第２のワード線ＷＬＬ１の電位がＶＷＬＭに達する時点は、選択ビット線ＢＬＬ０の電位がＶＢＬＨに達する時点以前である。それにより、第２のワード線ＷＬＬ１に接続された“１”セルがディスターブを受けることを防止し、かつ、ビット線ＢＬＬ１およびワード線ＷＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【００３６】
センスアンプＳ／Ａがビット線ＢＬＬ０の電圧を“１”書込み電位ＶＢＬＨからデータ保持時のビット線電位ＶＳＬへ戻し、ＷＬドライバＷＬＤが選択ワード線ＷＬＬ０の電圧をチャネル形成電位ＶＷＬＨからデータ保持時のワード線電位ＶＷＬＭに戻す。これにより、ｔ４以降、ＦＢＣメモリはデータ保持状態になる。
【００３７】
尚、ワード線ＷＬＬ０およびＷＬＬ１以外の非選択ワード線ＷＬＬ３〜ＷＬＬ２５５は、データ書込み動作において、データ保持時のワード線電位ＶＷＬＭに維持されている。また、選択ソース線ＳＬＬ０１以外のソース線は、データ書込み動作において、データ保持時のソース線電位ＶＳＬに維持されている。
【００３８】
図５は、ロウデコーダＲＤおよびＷＬドライバＷＬＤの構成を示す回路図である。ロウデコーダＲＤは、アドレスＸＡｉ、ＸＢｊ、ＸＣｋによって選択された場合（ＸＡｉ、ＸＢｊ、ＸＣｋがすべて論理ハイである場合）に、出力ＯＵＴ１から論理ロウを出力し、出力ＯＵＴ２から論理ハイを出力するように構成されている。
【００３９】
ＷＬドライバＷＬＤは、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３を備えている。Ｐ型トランジスタＴＰ１０およびＮ型トランジスタＴＮ１１が、各ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３とデータ保持時のワード線電位ＶＷＬＭとの間に直列に接続されている。トランジスタＴＰ１０およびＴＮ１１のゲートは、出力ＯＵＴ１に共通に接続されている。トランジスタＴＰ１０とＴＮ１１との間のノードをＮとすると、各ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３に対応するノードＮは、それぞれワード線ＷＬＬｎ〜ＷＬＬｎ＋３に接続されている。
【００４０】
さらに、Ｎ型トランジスタＴＮ１０が、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３とワード線ＷＬＬｎ〜ＷＬＬｎ＋３との間にそれぞれ接続されている。トランジスタＴＮ１０のゲートは、出力ＯＵＴ２に共通に接続されている。
【００４１】
図５のロウデコーダＲＤおよびＷＬドライバＷＬＤは、４本のワード線ＷＬＬｎ〜ＷＬＬｎ＋３を制御しているが、４本より多くのワード線に対応するように構成されてもよい。
【００４２】
データ保持時において、プリチャージ信号ＰＲＣＨが論理ロウに活性化されており、アドレスＸＡｉ、ＸＢｊ、ＸＣｋが論理ロウである。このため、出力ＯＵＴ１およびＯＵＴ２は、それぞれ論理ハイおよび論理ロウである。よって、ワード線ＷＬＬｎ〜ＷＬＬｎ＋３は、総てデータ保持時のワード線電圧ＶＷＬＭに接続される。
【００４３】
読出し動作または書込み動作では、プリチャージ信号ＰＲＣＨは論理ハイに不活性化されている。しかし、ワード線ＷＬＬｎ〜ＷＬＬｎ＋３のいずれも選択されていない場合、Ｐ型トランジスタＴＰ９がオン状態であり、出力ＯＵＴ１およびＯＵＴ２は、それぞれ論理ハイおよび論理ロウを維持する。
【００４４】
読出し動作または書込み動作において、ワード線ＷＬＬｎ〜ＷＬＬｎ＋３のいずれかが選択された場合、アドレスＸＡｉ、ＸＢｊ、ＸＣｋが総て論理ハイとなり、低レベル電圧ＶＷＬＬがインバータＩｎ１に接続される。これにより、トランジスタＴＰ９がオフになり、出力ＯＵＴ１およびＯＵＴ２は、それぞれ論理ロウおよび論理ハイになる。トランジスタＴＮ１０およびＴＰ１０がオンして、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３がワード線ＷＬＬｎ〜ＷＬＬｎ＋３に接続される。
【００４５】
図６は、ロウデコーダＲＤおよびＷＬデコーダＷＬＤの変形例を示す回路図である。この変形例によるロウデコーダＲＤは、出力ＯＵＴ１のみを有し、出力ＯＵＴ２を有さない。トランジスタＴＮ１０のゲートは、インバータＩｎ１０を介して出力ＯＵＴ１に接続されている。よって、図６に示す構成も、図５に示すロウデコーダＲＤおよびＷＬデコーダＷＬＤと同様の機能を有する。
【００４６】
尚、図５または図６に示すロウデコーダＲＤおよびＷＬドライバＷＬＤ内のトランジスタの導電型を逆にし、かつ、ロウデコーダＲＤに入力されるアドレスおよび信号の論理を逆にしてもよい。この場合でも、本実施形態によるロウデコーダＲＤおよびＷＬドライバＷＬＤと同様の機能を有するロウデコーダＲＤおよびＷＬドライバＷＬＤを得ることができる。
【００４７】
図７（Ａ）および図７（Ｂ）は、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図である。Ａ０Ｒ、Ａ１Ｒは、１つのロウデコーダＲＤに対応する４本のワード線ＷＬＬｎ〜ＷＬＬｎ＋３のいずれかを選択するアドレスである。ＢＡ０Ｒ、ＢＡ１Ｒは、それぞれＡ０Ｒ、Ａ１Ｒの反転信号である。例えば、（Ａ０Ｒ，Ａ１Ｒ）が（０，０）、（１，０）、（０，１）、（１，１）である場合に、ワードドライブ線ＷＤＲＶ０、ＷＤＲＶ１、ＷＤＲＶ２、ＷＤＲＶ３がそれぞれ活性化される。尚、括弧内において、“０”は論理ロウを示し、“１”は論理ハイを示す。
【００４８】
ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路は、ワードドライブ線ＷＤＲＶｉを活性化する制御信号ＷＤＲＶと、Ａ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、またはＢＡ１Ｒのうちいずれか２つのアドレスを入力し、そのＮＡＮＤ演算結果を出力するＮＡＮＤゲートＧ１０〜Ｇ１３と、ＮＡＮＤゲートＧ１０〜Ｇ１３の出力を反転してワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３のそれぞれに送るインバータＩｎ１０〜Ｉｎ１３と、ソース線を駆動する制御信号ＳＤＲＶと、ソースを共用するワード線対を選択するアドレスＡ１Ｒまたはその反転信号ＢＡ１Ｒを入力し、そのＮＡＮＤ演算結果を出力するＮＡＮＤゲートＧ２０〜Ｇ２１とを備えている。
【００４９】
インバータＩｎ１０〜Ｉｎ１３は、高レベル電位としての選択ワード線電位ＶＷＬＨに接続されている。さらに、インバータＩｎ１０〜Ｉｎ１３は、低レベル電位ＶＷＬＬにｎ型トランジスタＴＮ３０〜ＴＮ３３を介してそれぞれ接続され、第２の低レベル電位ＶＷＬＭにｎ型トランジスタＴＮ２０〜ＴＮ２３を介してそれぞれ接続されている。トランジスタＴＮ２０〜ＴＮ２３のゲートには、ＮＡＮＤゲートＧ２０〜Ｇ２１の出力が、トランジスタＴＮ３０〜ＴＮ３３のゲートにはその反転出力が印加される。
【００５０】
制御信号ＷＤＲＶは、図４に示すデータ書込み動作中（ｔ１〜ｔ４）、活性化されている。制御信号ＳＤＲＶは、“０”パージ中（ｔ２〜ｔ３）に活性化される。
【００５１】
“０”パージ時に（ＷＤＲＶ，ＳＤＲＶ）は（１，１）となる。この場合には、選択ワード線対に対応するトランジスタＴＮ２０、ＴＮ２１（またはＴＮ２２、ＴＮ２３）がオフ、ＴＮ３０、ＴＮ３１（またはＴＮ３２、ＴＮ３３）がオンになり、非選択ワード線対に対応するトランジスタＴＮ２２、ＴＮ２３（またはＴＮ２０、ＴＮ２１）がオン、ＴＮ３２、ＴＮ３３（またはＴＮ３０、ＴＮ３１）がオフになる。従って、選択ワード線とソース線を共有しない非選択のワード線対（第３のワード線）には、第２の低レベル電位ＶＷＬＭが印加される。選択ワード線（第１のワード線）には、高レベル電圧ＶＷＬＨが印加される。選択ワード線とソース線を共有する非選択ワード線（第２のワード線）には、第１の低レベル電位ＶＷＬＬ（＜ＶＷＬＭ）が印加される。
【００５２】
データ “１”の書込み時に（ＷＤＲＶ，ＳＤＲＶ）は（１，０）となる。この場合には、ＮＡＮＤゲートＧ２０〜Ｇ２１の出力はアドレスＡ１Ｒまたはその反転信号ＢＡ１Ｒによらず、“Ｈ”レベルとなるためトランジスタＴＮ２０〜ＴＮ２３がオンする。従って、全ての非選択ワード線には、第２の低電位ＶＷＬＭが印加される。選択ワード線には、高レベル電圧ＶＷＬＨが印加され続ける。
【００５３】
ワードドライブ線駆動回路の非活性時に（ＷＤＲＶ，ＳＤＲＶ）は、（０，０）となる。この場合には、ＮＡＮＤゲートＧ１０〜Ｇ１３の出力はＡ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、またはＢＡ１Ｒによらず“Ｈ”レベルとなる。また、ＮＡＮＤゲートＧ２０〜Ｇ２１の出力もアドレスＡ１Ｒまたはその反転信号ＢＡ１Ｒによらず“Ｈ”レベルとなってトランジスタＴＮ２０〜ＴＮ２３がオンする。このため、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３は全て第２の低電位ＶＷＬＭとなる。
【００５４】
すなわち、この駆動回路は、ソース線を駆動する“０”パージ時において、選択ワード線（第１のワード線）には高レベル電位ＶＷＬＨを印加し、選択ワード線とソースを共有する非選択ワード線（第２のワード線）には第１の低レベル電位ＶＷＬＬを印加し、さらに、それ以外の非選択ワード線（第３のワード線）には第２の低レベル電位ＶＷＬＭを印加する。また、選択的なデータ“１”の書込み時において、選択ワード線には高レベル電位ＶＷＬＨを印加し、全ての非選択ワード線には第２の低レベル電位ＶＷＬＭを印加する。なお、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路は、選択ワード線とソースを共有する非選択ワード線の電位を通常のデータ保持電位よりも低い電位に低下させる構成であればよく、図７に示した構成に限定されない。
【００５５】
図８は、ＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤの構成を示す回路図である。ＳＬデコーダＳＬＤＥＣがアドレスＸＤｌ、ＸＥｍによって選択された場合（ＸＤｌおよびＸＥｍが論理ハイである場合）に、ノードＮ１０は、論理ハイを伝達する。ソースドライブ信号ＳＤＲＶは、ソース線ＳＬを、データ保持時の電圧ＶＳＬから駆動させるときに活性化される信号である。本実施形態では、ソースドライブ信号ＳＤＲＶは、ｔ２〜ｔ３の“０”パージ時に論理ハイに活性化される。ソースドライブ信号ＳＤＲＶが活性化されると、ノードＮ１０の非反転信号が出力ＯＵＴ３として出力され、ノードＮ１０の信号の反転信号（ノードＮ１１の信号）が出力ＯＵＴ４として出力される。
【００５６】
ＳＬドライバＳＬＤは、複数のｐ型トランジスタＴＰ８０を含む。トランジスタＴＰ８０は、ソースドライブ線ＳＤＲＶ０とソース線ＳＬＬｎ、ｎ＋１との間、並びに、ソースドライブ線ＳＤＲＶ１とソース線ＳＬＬｎ＋２、ｎ＋３との間にそれぞれ接続されている。トランジスタＴＰ８０のゲートは、ＮＡＮＤゲートＧ８０とインバータＩｎ８０との間のノードＮ１１に共通に接続されている。
【００５７】
ＳＬデコーダＳＬＤＥＣが選択された場合、ノードＮ１０は論理ハイである。これにより、ソースドライブ信号ＳＤＲＶが論理ハイに活性化されるタイミングで、出力ＯＵＴ３およびＯＵＴ４（ノードＮ１１）はそれぞれ論理ハイおよび論理ロウになる。その結果、ソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１がそれぞれソース線ＳＬＬｎ，ｎ＋１およびＳＬＬｎ＋２，ｎ＋３に接続される。
【００５８】
ＳＬデコーダＳＬＤＥＣが非選択である場合、ソース線ＳＬＬｎ，ｎ＋１およびＳＬＬｎ＋２，ｎ＋３は、データ保持時の電圧ＶＳＬに維持される。
【００５９】
図９は、ＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤの変形例を示す回路図である。この変形例によるＳＬデコーダＳＬＤＥＣは、出力ＯＵＴ３のみを有し、出力ＯＵＴ４を有さない。図８では、ノードＮ１１は、ｐ型トランジスタＴＰ８０のゲートに接続されていた。図９に示す変形例では、出力ＯＵＴ３がインバータＩｎ８１を介してトランジスタＴＰ８０のゲートに接続されている。これにより、図９に示す構成は、図８に示す構成と同様の機能を有する。
【００６０】
尚、図８または図９に示すＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤ内のトランジスタの導電型を逆にし、かつ、ＳＬデコーダＳＬＤＥＣに入力されるアドレスおよび信号の論理を逆にしてもよい。この場合でも、本実施形態によるＳＬデコーダＳＬＤＥＣおよびＷＬドライバＷＬＤと同様の機能を有するＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤを得ることができる。
【００６１】
図１０は、ソースドライブ線ＳＤＲＶ０、ＳＤＲＶ１の駆動回路を示す回路図である。Ａ１Ｒは、１つのＳＬデコーダＳＬＤＥＣに対応する２本のソース線ＳＬＬｎ，ｎ＋１およびＳＬＬｎ＋２，ｎ＋３のいずれかを選択するアドレスである。例えば、ソースドライブ信号ＳＤＲＶが論理ハイであり、Ａ１Ｒが論理ロウである場合に、ソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１の電圧はそれぞれＶＳＬＬおよびＶＳＬになる。Ａ１Ｒが論理ハイである場合に、ソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１の電圧はそれぞれＶＳＬおよびＶＳＬＬになる。
【００６２】
ソースドライブ信号ＳＤＲＶが論理ロウである場合、Ａ１ＲおよびＢＡ１Ｒの論理値に関わらず、ソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１の電圧はＶＳＬを維持する。
【００６３】
図８または図９と図１０とを組み合わせることによって、選択ソース線の電圧が“０”パージ時の電圧ＶＳＬＬに設定され、非選択ソース線の電圧がデータ保持時の電圧ＶＳＬに設定され得る。
【００６４】
本実施形態では、“０”パージ中において、ＳＬドライバＳＬＤが、選択ソース線の電位を選択ワード線の電位から離れる方向に遷移させる。これに応じて、ＷＬドライバＷＬＤは、選択ワード線とソース線を共有する非選択ワード線（第２のワード線）の電位を、データ保持時のワード線電位ＶＷＬＭよりも低い電位ＶＷＬＬに下げる。これにより、第２のワード線に接続された“１”セルに対するディスターブを緩和することができる。このとき、第２のワード線の電圧の変化量（ＶＷＬＭ−ＶＷＬＬ）は、選択ソース線の電位の変化量（ＶＳＬ−ＶＳＬＬ）とほぼ等しいことが好ましい。この場合、第２のワード線に接続されたメモリセルＭＣのゲート−ソース間電圧がデータ保持時のそれとほぼ等しくなるからである。
【００６５】
“１”書込み時において、選択ソース線の電位および第２のワード線の電位を、それぞれデータ保持時の電位ＶＳＬおよびＶＷＬＭに戻している。これにより、“１”書込み対象のカラムのビット線に接続され、かつ、第２のワード線に接続された“０”セルに対して、ＧＩＤＬによるディスターブを緩和することができる。
【００６６】
（第２の実施形態）
図１１は、第２の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図である。
【００６７】
第２の実施形態は、“１”書込み時に、ビット線ＢＬＬ０に代えて、ソース線ＳＬＬ０１を選択し、これを高レベル電位ＶＳＬＨに立ち上げる。よって、データ“１”は、メモリセルＭＣのボディ−ソース間において生じるインパクトイオン化によってメモリセルＭＣに書き込まれる。選択されたメモリセルＭＣに接続されたビット線ＢＬＬ０の電圧は、データ保持時のビット線電位ＶＳＬに維持されている。
【００６８】
ソース線ＳＬＬ０１の高レベル電位ＶＳＬＨは、図４に示すビット線の高レベル電位ＶＢＬＨと同電位でよい。データ“１”を書き込まない非選択カラムのビット線ＢＬＬ１の電位は、ＶＳＬＨおよびＶＷＬＨよりも低く、ＶＳＬよりも高いＶＢＬＭにする。これにより、非選択カラムのメモリセルＭＣにおいて、インパクトイオン化が生じないようにする。
【００６９】
ｔ１〜ｔ３の読出し動作および“０”パージ動作は、第１の実施形態のそれらの同様でよい。尚、第２のワード線ＷＬＬ１をＶＷＬＭに立ち上げるタイミングは、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点と選択ソース線ＳＬＬ０１の電位がＶＳＬに達する時点との間であることが好ましい。即ち、第２のワード線ＷＬＬ１の電位の立ち上げ開始時点は、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点以降であり、かつ、第２のワード線ＷＬＬ１の電位がＶＷＬＭに達する時点は、選択ソース線ＳＬＬ０１の電位がＶＳＬＨに達する時点以前である。それにより、第２のワード線ＷＬＬ１に接続された“１”セルがディスターブを受けることを防止し、かつ、ビット線ＢＬＬ１およびワード線ＷＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【００７０】
ビット線ＢＬＬ１の電圧をＶＢＬＭに立ち上げるタイミングは、選択ソース線ＳＬＬ０１の電圧をＶＳＬＨに立ち上げるタイミング以前であることが好ましい。これにより、ワード線ＷＬＬ０およびビット線ＢＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【００７１】
ビット線ＢＬＬ１の電圧をＶＳＬに戻すタイミングは、選択ソース線ＳＬＬ０１の電圧をＶＳＬに戻すタイミング以降である必要がある。これにより、ワード線ＷＬＬ０およびビット線ＢＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【００７２】
また、選択ワード線ＷＬＬ０とソース線ＳＬＬ０１を共通にする非選択ワード線ＷＬＬ１（第２のワード線）の動作は、図４に示す第２のワード線ＷＬＬ１の動作と同様でよい。
【００７３】
図１２は、第２の実施形態によるＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤの構成を示す回路図である。第２の実施形態によるＳＬデコーダＳＬＤＥＣは、ＯＲゲートＧ８１がＮＡＮＤゲートＧ８０の一入力に接続されている点で第１の実施形態のそれと異なる。第２の実施形態によるＳＬデコーダＳＬＤＥＣのその他の構成は、第１の実施形態のそれと同様でよい。
【００７４】
ＯＲゲートＧ８１は、ソースドライブ信号ＳＤＲＶおよびＳＤＲＶＡを入力する。よって、ソースドライブ信号ＳＤＲＶまたはＳＤＲＶＡのいずれかが論理ハイに活性化されたときに、ゲートＧ８０は、ノードＮ１０の反転信号をノードＮ１１へ伝達する。ソースドライブ信号ＳＤＲＶＡは、“１”書込み時に活性化される信号である。
【００７５】
これにより、“０”パージ時（ｔ２〜ｔ３）および“１”書込み時(ｔ３〜ｔ４)において、選択されたソース線ＳＬＬｎ，ｎ＋１およびＳＬＬｎ＋２，ｎ＋３がソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１にそれぞれ接続される。
【００７６】
勿論、図１２に示すＳＬデコーダＳＬＤＥＣは、図９に示す構成のように変形してもよい。即ち、出力ＯＵＴ４を省略し、出力ＯＵＴ３が、インバータＩｎ８１を介してトランジスタＴＰ８０のゲートに接続されていてもよい。
【００７７】
図１３（Ａ）および図１３（Ｂ）は、ソースドライブ線ＳＤＲＶ０、ＳＤＲＶ１の駆動回路を示す回路図である。図１３（Ａ）に示すＮＡＮＤゲートＧ１８０は、ソースドライブ信号ＳＤＲＶＡおよびＢＡ１Ｒを入力して、演算結果をインバータＩｎ１８０に出力する。ＮＡＮＤゲートＧ１８１は、ソースドライブ信号ＳＤＲＶおよびＢＡ１Ｒを入力して、演算結果をｎ型トランジスタＴｎ１８０に出力する。また、ＮＡＮＤゲートＧ１８１は、演算結果の反転信号をｎ型トランジスタＴｎ１８１に出力する。
【００７８】
インバータＩｎ１８０およびトランジスタＴｎ１８０は、“１”書き用の高レベル電圧ＶＳＬＨとＶＳＬとの間に直列に接続されている。インバータＩｎ１８０とトランジスタＴｎ１８０との間のノードをＮ１８０とすると、トランジスタＴｎ１８１は、ノードＮ１８１とＶＳＬＬとの間に接続されている。
【００７９】
図１３（Ｂ）に示すＮＡＮＤゲートＧ１８２、Ｇ１８３，インバータＩｎ１８１、Ｉｎ１８３，トランジスタＴｎ１８２、Ｔｎ１８３の接続関係は、図１３（Ａ）に示すＮＡＮＤゲートＧ１８０、Ｇ１８１，インバータＩｎ１８０、Ｉｎ１８２，トランジスタＴｎ１８０、Ｔｎ１８１の接続関係と同様である。ただし、ＮＡＮＤゲートＧ１８２およびＧ１８３のそれぞれの一方の入力は、Ａ１Ｒを入力する。
【００８０】
例えば、ＢＡ１Ｒが論理ハイになった（ＳＤＲＶ０が選択された）場合、“０”パージ時（ｔ２〜ｔ３）において、ソースドライブ信号ＳＤＲＶおよびＳＤＲＶＡは、それぞれ論理ハイおよび論理ロウになる。これにより、ソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１の電圧は、それぞれＶＳＬＬおよびＶＳＬに設定される。
【００８１】
“１”書込み時（ｔ３〜ｔ４）において、ソースドライブ信号ＳＤＲＶおよびＳＤＲＶＡは、それぞれ論理ロウおよび論理ハイになる。これにより、ソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１の電圧は、それぞれＶＳＬＨおよびＶＳＬに設定される。
【００８２】
ＳＤＲＶ０およびＳＤＲＶ１が非選択である場合、ソースドライブ信号ＳＤＲＶおよびＳＤＲＶＡは、ともに論理ロウになる。よって、ソースドライブ線ＳＤＲＶ０およびＳＤＲＶ１の電圧は、ともにＶＳＬに設定される。
【００８３】
第２の実施形態によるＦＢＣメモリのその他の構成は、第１の実施形態によるＦＢＣメモリの構成と同様でよい。
【００８４】
第２の実施形態では、“１”書込み時に、ビット線に代えてソース線を選択している。これにより、選択カラムのビット線に接続された“０”セルがディスターブを受け難くなる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００８５】
（第３の実施形態）
図１４は、第３の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図である。
【００８６】
第３の実施形態によるＦＢＣメモリの構成は、第１の実施形態の構成と同様でよい。
【００８７】
第３の実施形態では、ｔ２〜ｔ３の“０”パージにおいて、ＳＬドライバＳＬＤは、選択ソース線ＳＬＬ０１の電圧を、ワード線ＷＬＬ０の遷移方向とは逆方向に遷移させ、ＶＳＬＬにする。センスアンプＳ／Ａは、選択ソース線ＳＬＬ０１と同様に全カラムのビット線ＢＬを低レベル電位ＶＳＬＬに立ち下げる。これにより、ボディＢのホールは、メモリセルＭＣのソース層Ｓとドレイン層Ｄの両方から引き抜かれる。このように、選択ソース線ＳＬＬ０１およびビット線ＢＬの両方をＶＳＬＬまで低下させるためには、通常のデータ保持時のワード線電位を、ＶＷＬＭよりも低い電位ＶＷＬＬに設定する必要がある。これは、全カラムのビット線ＢＬもＶＳＬＬまで低下させるため、“１”セルがビット線ＢＬによるディスターブを受けないようにするためである。
【００８８】
“０”パージにおいて、選択ソース線ＳＬＬ０１の電圧およびビット線ＢＬの電圧は、ＶＳＬＬにほぼ等しく設定される。これにより、メモリセルＭＣのソース−ドレイン間に貫通電流が流れない。
【００８９】
“１”書込み動作は、第２の実施形態のそれと同様である。しかし、第３の実施形態では、データ保持時のワード線電位がＶＷＬＬと低いので、第２のワード線ＷＬＬ１の電位をＶＷＬＭに立ち上げる必要がある。即ち、ＷＬドライバＷＬＤは、第２のワード線ＷＬＬ１の電圧を、ソース線ＳＬＬ０１の電圧に接近させる。これにより、非選択ワード線ＷＬＬ１に接続された“０”セルがＧＩＤＬによるディスターブを受け難くなる。
【００９０】
第２のワード線ＷＬＬ１をＶＷＬＭに立ち上げるタイミングは、選択ソース線ＳＬＬ０１をＶＳＬＨに立ち上げるタイミングより早ければよく、必ずしも一致する必要はない。第２のワード線ＷＬＬ１をＶＷＬＭに立ち上げるタイミングが選択ソース線ＳＬＬ０１をＶＳＬＨに立ち上げるタイミングより早ければ、第２のワード線ＷＬＬ１に接続された“０”セルはディスターブを受けないからである。
【００９１】
さらに、第２のワード線ＷＬＬ１をＶＷＬＭに立ち上げるタイミングは、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点と選択ソース線ＳＬＬ０１の電位がＶＳＬに達する時点との間であることが好ましい。即ち、第２のワード線ＷＬＬ１の電位の立ち上げ開始時点は、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点以降であり、かつ、第２のワード線ＷＬＬ１の電位がＶＷＬＭに達する時点は、選択ソース線ＳＬＬ０１の電位がＶＳＬＨに達する時点以前である。それにより、第２のワード線ＷＬＬ１に接続された“１”セルがディスターブを受けることを防止し、かつ、ビット線ＢＬＬ１およびワード線ＷＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【００９２】
ビット線ＢＬＬ１の電圧をＶＢＬＭに立ち上げるタイミングは、選択ソース線ＳＬＬ０１の電圧をＶＳＬＨに立ち上げるタイミング以前である必要がある。これにより、ワード線ＷＬＬ０およびビット線ＢＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【００９３】
ｔ４付近において、選択ソース線ＳＬＬ０１およびビット線ＢＬをデータ保持時の電位ＶＳＬに戻し、ワード線ＷＬをデータ保持時の電位ＶＷＬＬに戻す。ビット線ＢＬＬ１の電圧をＶＳＬに戻すタイミングは、選択ソース線ＳＬＬ０１の電圧をＶＳＬに戻すタイミング以降である必要がある。これにより、ワード線ＷＬＬ０およびビット線ＢＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【００９４】
また、非選択ワード線ＷＬＬ１の電圧をＶＷＬＬに戻すタイミングは、選択ソース線ＳＬＬ０１をＶＳＬに戻すタイミング以降である必要がある。これにより、非選択ワード線ＷＬＬ１に接続された“０”セルがＧＩＤＬによるディスターブを受け難くなる。
【００９５】
尚、ワード線ＷＬＬ０およびＷＬＬ１以外の非選択ワード線ＷＬＬ３〜ＷＬＬ２５５は、データ書込み動作において、データ保持時のワード線電位ＶＷＬＬに維持されている。また、選択ソース線ＳＬＬ０１以外のソース線は、データ書込み動作において、データ保持時のソース線電位ＶＳＬに維持されている。
【００９６】
図１５は、第３の実施形態におけるロウデコーダＲＤおよびＷＬドライバＷＬＤの構成を示す回路である。第２の実施形態では、データ保持時のワード線電位がＶＷＬＭであり、“０”パージ時の第２のワード線ＷＬＬ１の電位がＶＷＬＬであった。第３の実施形態では、データ保持時のワード線電位がＶＷＬＬであり、“１”書込み時の第２のワード線ＷＬＬ１の電位がＶＷＬＭである。このため、第３の実施形態では、Ｎ型トランジスタＴＮ１１のソースはＶＷＬＬに接続されている。
【００９７】
第３の実施形態によるロウデコーダＲＤおよびＷＬドライバＷＬＤのその他の構成は、第１の実施形態によるそれらの構成と同様でよい。図１５に示すロウデコーダＲＤおよびＷＬドライバＷＬＤのその他の構成は、図６に示す構成に基づいている。しかし、勿論、図１５に示すロウデコーダＲＤおよびＷＬドライバＷＬＤのその他の構成は、図５に示す構成に基づいていてもよい。この場合、インバータＩｎ１０が省略され、トランジスタＴＮ１０のゲートは、インバータＩｎ１とＩｎ２との間のノードに接続される。
【００９８】
図１６は、第３の実施形態におけるワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図である。第３の実施形態によれば、ＶＷＬＭとＶＷＬＬとの接続関係が第１の実施形態におけるＶＷＬＭとＶＷＬＬとの接続関係と逆である。従って、データ保持時のワード線電位ＶＷＬＬ、あるいは、第３のワード線ＷＬＬ２、ＷＬＬ３は、Ｎ型トランジスタＴＮ２０〜ＴＮ２３のソースに接続される。第２のワード線ＷＬＬ１に印加される電位ＶＷＬＭは、Ｎ型トランジスタＴＮ３０〜ＴＮ３３のソースに接続される。尚、制御信号ＷＤＲＶは、図１４に示すデータ書込み動作中（ｔ１〜ｔ４）において活性化されている。制御信号ＳＤＲＶは、“１”書込み中（ｔ３〜ｔ４）において活性化されている。
【００９９】
即ち、“０”パージにおいて、選択ワード線ＷＬＬ０には高レベル電位ＶＷＬＨを印加し、全非選択ワード線ＷＬＬ１〜ＷＬＬ３には第１の低レベル電位ＶＷＬＬを印加する。
【０１００】
“１”書込みにおいて、選択ワード線ＷＬＬ０には高レベル電位ＶＷＬＨを印加する、選択ワード線とソースを共有する非選択ワード線（第２のワード線）ＷＬＬ１には第２の低レベル電位ＶＷＬＭを印加する。さらにそれ以外の非選択ワード線（第３のワード線）ＷＬＬ２、ＷＬＬ３には第１の低レベル電位ＶＷＬＬを印加する。
【０１０１】
尚、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路は、第２のワード線の電位をデータ保持電位ＶＷＬＬからＶＷＬＭに上昇させる構成であればよく、図１６に示した構成に限定されない。
【０１０２】
ＳＬドライバＳＬＤおよびＳＬデコーダＳＬＤＥＣは、第２の実施形態のそれらと同様の構成でよい。なお、第３の実施形態のＳＬデコーダＳＬＤＥＣでは、図１３（Ａ）および図１３（Ｂ）に示すソースドライブ信号ＳＤＲＶおよびＳＤＲＶＡの接続関係を交換する。
【０１０３】
第３の実施形態は、第２の実施形態と同様の効果を得ることができる。
【０１０４】
（第４の実施形態）
図１７は、第４の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図である。尚、第４の実施形態のロウデコーダＲＤおよびＷＬドライバＷＬＤの構成は、図１５に示す構成と同様でよい。第４の実施形態のワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路は、図１６に示す構成と同様でよい。さらに、第４の実施形態のＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤは、図８または図９に示す構成において、ＶＳＬＬをＶＳＬに変更しかつＶＳＬをＶＳＬＨに変更した構成でよい。ソースドライブ線ＳＤＲＶ０、ＳＤＲＶ１の駆動回路は、図１０に示す構成において、ＶＳＬＬをＶＳＬに変更しかつＶＳＬをＶＳＬＨに変更した構成でよい。
【０１０５】
図１６に示すワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路において、制御信号ＷＤＲＶは、図１７に示すデータ書込み動作中（ｔ１〜ｔ４）に活性化されている。制御信号ＳＤＲＶは、“１”パージ中（ｔ２〜ｔ３）において活性化されている。
【０１０６】
第４の実施形態では、選択ワード線ＷＬＬ０に接続された全カラムのメモリセルＭＣに“１”パージを実行し、その後、“０”書込みを選択されたカラムのメモリセルＭＣに実行する。
【０１０７】
“１”パージにおけるワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの電圧関係は、第３の実施形態における“１”書込み時のそれらの電圧関係とほぼ同じである。ただし、第４の実施形態では、全カラムのメモリセルＭＣにデータ“１”を書き込むので、全ビット線ＢＬの電圧がデータ保持時のビット線電圧ＶＳＬに設定される。
【０１０８】
“０”書込みにおけるワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの電圧関係は、第３の実施形態における“０”パージ時のそれらの電圧関係とほぼ同じである。ただし、第４の実施形態では、データ“０”を選択的に書き込むので、選択カラムのビット線ＢＬＬ０の電圧のみが“０”書込みのビット線電圧ＶＢＬＬに設定され、ソース線ＳＬＬ０１の電圧は、データ保持時のビット電圧ＶＳＬに設定される。非選択カラムのビット線ＢＬＬ１の電圧はデータ保持時のビット線電圧ＶＳＬに維持される。
【０１０９】
第４の実施形態におけるデータ保持状態は、第３の実施形態におけるそれと同様である。即ち、第４の実施形態では、データ保持時のワード線電位は、ＶＷＬＭよりも低いＶＷＬＬである。
【０１１０】
ｔ２において、選択ワード線ＷＬＬ０に対応する選択ソース線ＳＬＬ０１を高レベル電位ＶＳＬＨに立ち上げる。これにより、インパクトイオン化が、選択ワード線ＷＬＬ０に接続された全メモリセルＭＣのボディ−ソース間において発生する。その結果、データ“１”が、選択ワード線ＷＬＬ０に接続された全カラムのメモリセルＭＣに書き込まれる。
【０１１１】
このとき、選択ワード線ＷＬＬ０とソース線ＳＬＬ０１を共有する非選択ワード線（第２のワード線）ＷＬＬ１の電位を電位ＶＷＬＭに立ち上げる。これにより、第２のワード線ＷＬＬ１に接続された“０”セルが、ＧＩＤＬによるディスターブを受けることを抑制する。尚、第２のワード線ＷＬＬ１の電位をＶＷＬＭに立ち上げるタイミングは、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点と選択ソース線ＳＬＬ０１の電位がＶＳＬに達する時点との間であることが好ましい。即ち、第２のワード線ＷＬＬ１の電位の立ち上げ開始時点は、選択ソース線ＳＬＬ０１の電位の立ち上げ開始時点以降であり、かつ、第２のワード線ＷＬＬ１の電位がＶＷＬＭに達する時点は、選択ソース線ＳＬＬ０１の電位がＶＳＬＨに達する時点以前である。これにより、第２のワード線ＷＬＬ１に接続された“１”セルがディスターブを受けることを防止し、かつ、ビット線ＢＬＬ１およびワード線ＷＬＬ１に接続された“０”セルにデータ“１”が書き込まれることを防止することができる。
【０１１２】
次に、ｔ３〜ｔ４において、“０”書込みを実行する。“０”書込みの対象である選択ビット線ＢＬＬ０は、ＶＳＬよりも低いＶＢＬＬに立ち下げられる。非選択カラムのビット線ＢＬＬ１は、データ保持時の電位ＶＳＬに維持される。選択ソース線ＳＬＬ０１を含む全ソース線ＳＬは、データ保持時の電位ＶＳＬに設定される。これにより、選択カラムのメモリセルＭＣのボディ−ドレイン間に順バイアスを印加し、ボディ内のホールをドレインへ引き抜く。これにより、データ“０”が選択的に書き込まれる。
【０１１３】
尚、第２のワード線ＷＬＬ１の電位をＶＷＬＬに戻すタイミングは、選択ソース線ＳＬＬ０１の電位の立ち下げ開始時点とビット線ＢＬＬ０の電位がＶＢＬＬに達する時点との間であることが好ましい。これにより、第２のワード線ＷＬＬ１に接続された“０”セルがＧＩＤＬによるディスターブを受けることを防止し、かつ、ビット線ＢＬＬ１およびワード線ＷＬＬ１に接続された“１”セルにデータ“０”が書き込まれることを防止することができる。
【０１１４】
非選択カラムのメモリセルＭＣでは、ソース線電位とビット線電位とがＶＳＬに等しく設定されているので、“０”が書き込まれない。
【０１１５】
ここで、第２のワード線ＷＬＬ１の電位がＶＷＬＭのままである場合、第２のワード線ＷＬＬ１に接続され、かつ、選択カラムのビット線ＢＬＬ０に接続された“１”セルが、ディスターブを受ける可能性がある。このディスターブを抑制するために、“０”書込み時において、ＷＬドライバＷＬＤは、選択ビット線ＢＬＬ０をＶＢＬＬに立ち下げるタイミング以前に、第２のワード線ＷＬＬ１の電圧を、データ保持時の電位ＶＷＬＬに戻す。
【０１１６】
“０”書込み終了後、ｔ４付近において、選択ビット線ＢＬＬ０をデータ保持時の電位ＶＳＬに戻し、選択ワード線ＷＬＬ０をデータ保持時の電圧ＶＷＬＬに戻す。
【０１１７】
第４の実施形態は、“１”パージを実行してから“０”を選択的に書き込んでいる。しかし、それぞれの動作におけるワード線、ソース線およびビット線の電位関係は、第３の実施形態のそれらと変わらない。従って、第４の実施形態は、第３の実施形態と同様の効果を得ることができる。
【０１１８】
（第５の実施形態）
図１８は、本発明に係る第５の実施形態に従ったＦＢＣメモリの構成を示す図である。第５の実施形態では、ＳＬドライバＳＬＤが複数のソース線を共通に制御するように構成されている。例えば、２本のソース線ＳＬが互いに共通に接続されており、ＳＬドライバＳＬＤがその２本のソース線ＳＬを同時に駆動させる。以下、ＳＬドライバＳＬＤが駆動する一群のソース線をソース線ブロックＳＬＢともいう。
【０１１９】
第５の実施形態では、ＳＬドライバＳＬＤは、選択ワード線ＷＬＬ０に対応する選択ソース線ブロックＳＬＢを、例えば、図４に示す選択ソース線ＳＬＬ０１と同様に駆動させる。この場合、ＷＬドライバＷＬＤは、選択ソース線ブロックＳＬＢに対応する総ての非選択ワード線を、例えば、図４に示す非選択ワード線ＷＬＬ１と同様に駆動させる必要がある。ソース線ブロックＳＬＢが２本のソース線を含む場合、１つのソース線ブロックに対応するワード線は４本である。以下、或るソース線ブロックＳＬＢに対応する一群のワード線をワード線ブロックＷＬＢともいう。
【０１２０】
より具体的には、選択ワード線ＷＬＬ０が選択されたとき、選択ソース線ブロックＳＬＢは、ソース線ＳＬＬ０１、ＳＬＬ２３を含む。よって、“０”パージにおいて、選択ソース線ブロックＳＬＢが選択され、ソース線ＳＬＬ０１およびＳＬＬ２３がＶＳＬＬに遷移される。これに伴い、ソース線ＳＬＬ０１およびＳＬＬ２３に接続された“１”セルがディスターブを受けることを抑制するために、ＷＬドライバＷＬＤは、選択ソース線ブロックＳＬＢに対応するワード線ブロックＷＬＢ（ＷＬＬ０、ＷＬＬ１、ＷＬＬ２およびＷＬＬ３）のうち、非選択ワード線ＷＬＬ１、ＷＬＬ２およびＷＬＬ３を、データ保持時のワード線電位ＶＷＬＭからＶＷＬＬに立ち下げる。
【０１２１】
選択ワード線ＷＬＬ０は、第１の実施形態と同様に第１の高レベル電圧ＶＷＬＨに立ち上げられる。選択ソース線ブロックＳＬＢに対応しない非選択ワード線は、第１の実施形態と同様にデータ保持時のワード線電圧ＶＷＬＭに維持される。
【０１２２】
図１９は、第５の実施形態によるロウデコーダＲＤおよびＷＬドライバＷＬＤの構成を示す回路図である。第５の実施形態によるロウデコーダＲＤの構成は、第１の実施形態によるそれと同様でよい。第５の実施形態によるＷＬドライバＷＬＤは、第１の実施形態によるＷＬドライバＷＬＤに、ＮＯＲゲートＧ２０およびＮ型トランジスタＴＮ１２をさらに備えている。
【０１２３】
ＮＯＲゲートＧ２０は、ロウデコーダＲＤの出力ＯＵＴ１の反転信号とソース線ブロックのデコーダ信号ＢＳＢＬＫとを受ける。ＮＯＲゲートＧ２０の出力は、トランジスタＴＮ１２のゲートに共通に接続されている。トランジスタＴＮ１２は、各ワード線ＷＬＬｎ〜ＷＬＬｎ＋３と第１の低レベル電位ＶＷＬＬとの間に接続されている。さらに、トランジスタＴＮ１１のゲートは、デコーダ信号ＢＳＢＬＫを受けている。
【０１２４】
デコーダ信号ＳＢＬＫは、ソース線ブロックＳＬＢを選択する信号であり、デコーダ信号ＢＳＢＬＫは、信号ＳＢＬＫの反転信号となる。従って、ソース線ブロックＳＬＢが選択された場合に、デコーダ信号ＢＳＢＬＫは論理ロウに活性化され、ソース線ブロックＳＬＢが選択されていない場合に、デコーダ信号ＢＳＢＬＫは論理ハイに不活性化されている。選択ソース線ブロックＳＬＢに対応するワード線ブロックＷＬＢを駆動するＷＬドライバＷＬＤは、デコーダ信号ＢＳＢＬＫとして論理ロウを受ける。選択ソース線ブロックＳＬＢに対応しないワード線ブロックＷＬＢを駆動するＷＬドライバＷＬＤは、デコーダ信号ＢＳＢＬＫとして論理ハイを受ける。よって、選択ソース線ブロックＳＬＢに対応しないワード線ブロックＷＬＢに対応するＷＬドライバＷＬＤは、トランジスタＴＮ１１を介してＶＷＬＭに設定される。尚、この場合、ロウデコーダＲＤの出力ＯＵＴ１は論理ハイであるので、トランジスタＴＮ１０、ＴＰ１０およびＴＮ１２はオフ状態に維持される。
【０１２５】
選択ソース線ブロックＳＬＢに対応するワード線ブロックＷＬＢのうち、選択ワード線ＷＬＬ０を含むワード線ブロックＷＬＢは、ロウデコーダＲＤの出力ＯＵＴ１として論理ロウを受け取り、デコーダ信号ＢＳＢＬＫとして論理ロウを受け取る。これにより、トランジスタＴＮ１０およびＴＰ１０がオンになり、トランジスタＴＮ１１およびＴＮ１２がオフなる。選択ワード線ＷＬＬ０はトランジスタＴＰ１０を介してワードドライブ線ＷＤＲＶ０に接続される。このときワードドライブ線ＷＤＲＶ０の電圧は、高レベル電圧ＶＷＬＨに制御される。選択ワード線ＷＬＬ０を含むワード線ブロックＷＬＢのうち、他の３本の非選択ワード線ＷＬＬ１〜ＷＬＬ３は、トランジスタＴＮ１０を介してワードドライブ線ＷＤＲＶ１〜ＷＤＬＶ３に接続される。このとき、ワードドライブ線ＷＤＲＶ１〜ＷＤＬＶ３の電圧は、ＶＷＬＬに制御される。
【０１２６】
選択ソース線ブロックに対応するワード線ブロックＷＬＢが複数ある場合、選択ワード線を含まず、かつ、選択ソース線ブロックＳＬＢに対応するワード線ブロックＷＬＢが存在する。このようなワード線ブロックＷＬＢに含まれる４本のワード線は総て電圧ＶＷＬＬに設定される必要がある。この場合、ロウデコーダＲＤの出力ＯＵＴ１は論理ハイであり、デコーダ信号ＢＳＢＬＫは論理ロウになる。これにより、トランジスタＴＮ１２がオンになり、トランジスタＴＰ１０、ＴＮ１０およびＴＮ１１はオフ状態である。従って、選択ソース線ブロックＳＬＢに対応するが、選択ワード線を含まないワード線ブロックＷＬＢは電圧ＶＷＬＬに設定される。
【０１２７】
図２０（Ａ）から図２０（Ｄ）は、第５の実施形態によるワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図である。第５の実施形態では、選択ソース線ブロックＳＬＢに対応するワード線ブロックＷＬＢにおいて、選択ワード線ＷＬＬ０以外の非選択ワード線ＷＬＬ１〜ＷＬＬ３は、総て同じ電圧ＶＷＬＭに設定される。このため、図７に示すゲートＧ２０およびＧ２１は不要である。それに代えて、トランジスタＴＮ３０〜ＴＮ３３のゲートにはソースドライブ信号ＳＤＲＶが印加され、トランジスタＴＮ２０〜ＴＮ２３のゲートにはソースドライブ信号ＳＤＲＶの反転信号であるＢＳＤＲＶが印加される。
【０１２８】
“０”パージ（図４のｔ２〜ｔ３）においては（ＷＤＲＶ，ＳＤＲＶ）が（１，１）である。この場合、トランジスタＴＮ２０〜ＴＮ２３がオフになり、トランジスタＴＮ３０〜ＴＮ３３がオンになる。これにより、アドレスＡ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、ＢＡ１Ｒによって選択されなかった３本のワードドライブ線ＷＤＲＶ１〜ＷＤＬＶ３は、それぞれトランジスタＴＮ３１〜３３、および、インバータＩｎ１１〜Ｉｎ１３を介して第１の低レベル電圧ＶＷＬＬに接続される。
【０１２９】
アドレスＡ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、ＢＡ１Ｒによって選択された１本のワードドライブ線ＷＤＲＶ０は、インバータＩｎ１０を介して高レベル電圧ＶＷＬＨに接続される。
【０１３０】
選択ソース線ブロックＳＬＢに対応しない非選択ワード線を駆動するＷＬドライバＷＬＤは、上述の通り、トランジスタＴＮ１１を介してＶＷＬＭに設定される。このとき、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３は使用されない。
【０１３１】
“１”書込み時（図４のｔ３〜ｔ４）において、（ＷＤＲＶ，ＳＤＲＶ）は（１，０）である。この場合、トランジスタＴＮ２０〜ＴＮ２３がオンし、トランジスタＴＮ３０〜ＴＮ３３はオフになる。従って、非選択のワードドライブ線ＷＤＲＶ１〜ＷＤＲＶ３は第２の低電位ＶＷＬＭとなり、非選択ワード線には第２の低電位ＶＷＬＭが印加される。
【０１３２】
アドレスＡ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、ＢＡ１Ｒによって選択されたワードドライブ線ＷＤＲＶ０は、インバータＩｎ１０を介して高レベル電圧ＶＷＬＨに接続される。
【０１３３】
データ保持時において、（ＷＤＲＶ，ＳＤＲＶ）は（０，０）である。この場合、トランジスタＴＮ２０〜ＴＮ２３がオンし、トランジスタＴＮ３０〜ＴＮ３３はオフになる。従って、アドレスＡ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、ＢＡ１Ｒに関係なく、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３は全て第２の低電位ＶＷＬＭとなり、第２の低電位ＶＷＬＭが全てのワード線に印加される。
【０１３４】
このように第５の実施形態では、“０”パージ時に、複数のソース線を含むソース線ブロックＳＬＢを同時に駆動させても、選択ソース線ブロックＳＬＢに対応する非選択ワード線に第１の低電位ＶＷＬＬを印加することができる。また、“１”書込みにおいて、非選択ワード線に第２の低電位ＶＷＬＭを印加することができる。
【０１３５】
第５の実施形態におけるＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤは、第１の実施形態あるいは第２の実施形態のそれらと同様の構成でよい。
【０１３６】
第５の実施形態によれば、図２０に示すワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路の回路規模を他の実施形態のそれよりも小さくすることができる。尚、ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路は、図２０に示した構成に限定されない。また、複数のソース線を同時に駆動するので、ソース線ドライバＳＬＤの回路規模を小さくすることができる。
【０１３７】
第５の実施形態は、第２〜第４の実施形態における書込み動作を実行することができる。例えば、図１１に示す書込み動作を行う場合、選択ワード線および非選択ワード線の動作は、図４に示す第１の実施形態と同様である。このため、第５の実施形態におけるロウデコーダＲＤ、ワード線ドライバＷＬＤおよびワードドライブ線の駆動回路はそれぞれそのまま用いることができる。
【０１３８】
第５の実施形態が図１４に示す第３の実施形態または図１７に示す第４の実施形態における書込み動作を行う場合、図１９のトランジスタＴＮ１１のソースをＶＷＬＬに接続し、トランジスタＴＮ１２のソースをＶＷＬＭに接続し、さらに、図２０のトランジスタＴＮ２０〜ＴＮ２３のソースをＶＷＬＬに接続し、トランジスタＴＮ３０〜ＴＮ３３のソースをＶＷＬＭに接続すればよい。さらに、第５の実施形態が図１４に示す書込み動作を実行する場合、“１”書込み時に、ソース線駆動信号ＳＤＲＶを活性化させる。第５の実施形態が図１７に示す書込み動作を実行する場合、“１”パージ時に、ソース線駆動信号ＳＤＲＶを活性化させる。
【０１３９】
従って、第５の実施形態は、さらに、第１から第４の実施形態の効果をも得ることができる。
【０１４０】
第１から第５の実施形態において、メモリセルＭＣは、Ｎ型ＦＥＴに代えて、Ｐ型ＦＥＴで構成されてもよい。この場合、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの電圧関係は、接地電位を基準として逆となる。ただし、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの電圧の絶対値の大小関係は上記説明と同じである。
【０１４１】
図１５および図１９において、トランジスタＴＮ１０のゲートおよびＮＯＲゲートＧ２０の入力は、図５のように、インバータＩｎ１とＩｎ２との間のノードに接続されていてもよい。
【０１４２】
上記実施形態のＳＬデコーダＳＬＤＥＣは、２本のソース線に対して設けられていた。しかし、ＳＬデコーダＳＬＤＥＣは、１本のソース線に対して設けられていてもよい。この場合、ＳＬドライバＳＬＤは、１本のソースドライブ線ＳＤＲＶ、および、それに伴うトランジスタおよびインバータのみを備えれば足りる。
【０１４３】
上記実施形態において、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【図面の簡単な説明】
【０１４４】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示す図。
【図２】８つのメモリセルＭＣの部分をより詳細に示す平面図。
【図３】図２に示す３−３線に沿った断面図。
【図４】第１の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図５】ロウデコーダＲＤおよびＷＬドライバＷＬＤの構成を示す回路図。
【図６】ロウデコーダＲＤおよびＷＬドライバＷＬＤの構成の変形例を示す回路図。
【図７】ワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図。
【図８】ＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤの構成を示す回路図。
【図９】ＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤの変形例を示す回路図。
【図１０】ソースドライブ線ＳＤＲＶ０、ＳＤＲＶ１の駆動回路を示す回路図。
【図１１】第２の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図１２】第２の実施形態によるＳＬデコーダＳＬＤＥＣおよびＳＬドライバＳＬＤの構成を示す回路図。
【図１３】ソースドライブ線ＳＤＲＶ０、ＳＤＲＶ１の駆動回路を示す回路図。
【図１４】第３の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図１５】第３の実施形態におけるロウデコーダＲＤおよびＷＬドライバＷＬＤの構成を示す回路。
【図１６】第３の実施形態におけるワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図。
【図１７】第４の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図１８】本発明に係る第５の実施形態に従ったＦＢＣメモリの構成を示す図。
【図１９】第５の実施形態によるロウデコーダＲＤおよびＷＬドライバＷＬＤの構成を示す回路図。
【図２０】第５の実施形態によるワードドライブ線ＷＤＲＶ０〜ＷＤＲＶ３の駆動回路を示す回路図。
【符号の説明】
【０１４５】
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、Ｓ／Ａ…センスアンプ、ＲＤ…ロウデコーダ、ＷＬＤ…ＷＬドライバ、ＳＬＤ…ＳＬドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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