(57)【要約】      （修正有）【課題】スイッチングウィンドウの確保を容易にし、上記抵抗変化型メモリ及びその他の電気素子として使用可能な新規な構成の電気素子を提供する。【解決手段】一対の電極と、前記一対の電極間に配置されてなる３次元ネットワーク構造を呈する複数のカーボンナノチューブとを具えるようにして電気素子を構成し、この電気素子をメモリ素子等として利用する。【選択図】図５
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【特許請求の範囲】
【請求項１】
一対の電極と、
前記一対の電極間に配置されてなる３次元ネットワーク構造を呈する複数のカーボンナノチューブと、
を具えることを特徴とする、電気素子。
【請求項２】
前記複数のカーボンナノチューブは粉体を構成し、前記粉体を前記一対の電極間に配置してなることを特徴とする、請求項１に記載の電気素子。
【請求項３】
前記電気素子は、電圧印加及び電圧除去の過程で異なる電流／電圧特性の履歴を示し、前記電圧印加の過程で電流生成に関する臨界電圧を有することを特徴とする、請求項１又は２に記載の電気素子。
【請求項４】
請求項１〜３のいずれか一に記載の電気素子を含むことを特徴とする、スイッチング素子。
【請求項５】
請求項１〜３のいずれか一に記載の電気素子を含むことを特徴とする、メモリ素子。
【請求項６】
前記電気素子に対して外部抵抗を接続し、電圧印加によって記憶されたデータの書き換えが行われないように構成したことを特徴とする、請求項５に記載のメモリ素子。
【請求項７】
一対の電極間に３次元ネットワーク構造を呈する複数のカーボンナノチューブを配置して電気素子を形成するステップと、
前記電気素子に対する電圧印加の過程で、電流生成に関する臨界電圧を超える第１の電圧を印加して前記電気素子に対して電流を流して前記電気素子をオンにするステップと、
前記電気素子に対する前記電圧印加の過程で、前記電流生成に関する前記臨界電圧を以下の第２の電圧を印加して前記電気素子に対して電流を流さずに前記電気素子をオフにするステップと、
を具えることを特徴とする、スイッチング方法。
【請求項８】
一対の電極間に３次元ネットワーク構造を呈する複数のカーボンナノチューブを配置して電気素子を形成するステップと、
前記電気素子に対する電圧印加の過程で、電流生成に関する臨界電圧を超える第１の電圧を印加して前記電気素子の抵抗を第１の状態にするステップと、
前記電気素子に対する前記電圧印加の過程で、前記電流生成に関する前記臨界電圧以下の第２の電圧を印加して前記電気素子の抵抗を第２の状態にするステップと、
前記抵抗の前記第１の状態及び前記第２の状態毎にデータを対応させるステップと、
を具えることを特徴とする、メモリ方法。
【請求項９】
前記電気素子に対して外部抵抗を接続するステップを具え、
電圧印加によって、前記抵抗の前記第１の状態及び前記第２の状態毎に対応させたデータの書き換えを行わないことを特徴とする、請求項８に記載のメモリ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気素子、スイッチング素子、メモリ素子、スイッチング方法及びメモリ方法に関する。
【背景技術】
【０００２】
多くの電子メモリは、素子に電圧を印加する場合に高抵抗状態と低抵抗状態との間でスイッチングできる双安定素子（bistable element）を含んでおり、このような電子メモリは、一般には、抵抗変化型メモリ素子（resistive memory devices）と呼ばれている。この抵抗変化型メモリ素子においては、印加電圧によって抵抗が異なるので、異なる抵抗に対応してデータを記憶し、メモリ素子として機能するようにしている。
【０００３】
カルコゲニド物質（chalcogenide materials）、半導体、様々な種類の酸化物および窒化物、さらには有機材料も抵抗メモリ特性（resistive memory properties）を有することが知られている。このような物質を用いた抵抗変化型メモリ素子には、高い駆動電圧および電流、低い耐久性および低い薄膜取り扱い特性などの欠点があるが、最近、材料工学の飛躍的な発展によってかかる問題点が克服され、不揮発性、低電力、高密度および多重ビット動作メモリ（multi-bit operating memory）として注目を浴びている。このような抵抗変化型メモリ素子の例には、相変化メモリ（Phase Change RAM：ＰＲＡＭ）、有機メモリ（organic memory）、金属酸化物抵抗メモリ（Oxide Resistive RAM）などがある。
【０００４】
一例として有機メモリについて説明すると、上部電極と下部電極との間に有機メモリ層が形成され、上部電極と下部電極との交差地点にメモリセルが配置されてマトリックス状となっている。
【０００５】
抵抗変化型メモリ素子において、典型的なメモリセルは、２つの状態、すなわち低抵抗セット状態と高抵抗リセット状態を有し、低抵抗状態の場合をデータ「１」とし、高抵抗状態の場合をデータ「０」とすれば、データの２つのロジック状態を記憶することができる。このような２つの状態は電圧または電流の印加によってスイッチングできるが、このときに使用される電圧または電流の差をスイッチングウィンドウ（switching window）という。
【０００６】
現在、金属酸化物抵抗メモリまたは有機メモリの場合、スイッチングウィンドウの確保が難しい。特に有機メモリの場合、動作電圧の変動が大きいため、上記スイッチングウィンドウの確保がさらに困難になっている。
【０００７】
このように、抵抗変化型メモリ素子では、セット状態を誘導する電圧（または電流）とリセット状態を誘導する電圧（または電流）との間の差が十分確保されなければ、素子の動作信頼性を確保することができない。ところが、既存の抵抗変化型メモリ素子は、このようなスイッチングウィンドウの確保が難しくて素子の動作信頼性を低下させるという恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、スイッチングウィンドウの確保を容易にし、上記抵抗変化型メモリ及びその他の電気素子として使用可能な新規な構成の電気素子を提供することを特徴とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、一対の電極と、前記一対の電極間に配置されてなる３次元ネットワーク構造を呈する複数のカーボンナノチューブと、を具えることを特徴とする、電気素子に関する。
【発明の効果】
【００１０】
本発明によれば、スイッチングウィンドウの確保を容易にし、上記抵抗変化型メモリ及びその他の電気素子として使用可能な新規な構成の電気素子を提供することができる。
【発明を実施するための最良の形態】
【００１１】
（電気素子及びその動作原理）
最初に、本態様の電気素子及びその動作原理について説明する。
図１は、本態様における電気素子を含む回路システムであり、図２、図３及び図４は、前記電気素子を構成する複数のカーボンナノチューブの構成を示すＳＥＭ写真であり、図５、図６及び図７は、それぞれ図２、図３及び図４に示す前記複数のカーボンナノチューブの構成に応じた、図１に示す回路システムにおける電流−電圧特性のグラフである。
【００１２】
図１に示す回路システム１０は、電気素子１１、電流計１２、電源１３及び電圧計１４を含んでいる。電気素子１１は、一対の電極１１１と、その間に配置された複数のカーボンナノチューブ１１２とから構成されている。
【００１３】
電流計１２の一端は、電気素子１１の一方の電極に接続され、他端は接地されて、電気素子１１に流れる電流を計測するように構成されている。また、電気素子１１の他方の電極１１１には電源１３が接続されている。この電源１３はマイナス側が接地されているので、電気素子１１にはプラスの電圧が印加されるようになっている。さらに、電源１３と並列に電圧計１４が接続されており、電源１３から電気素子１１に対して印加する電圧を計測するように構成されている。
【００１４】
図１に示すような回路システム１０において、電気素子１１を構成する複数のカーボンナノチューブ１１２が、図２及び図３に示すように３次元ネットワーク構造を呈する場合は、電気素子１１の電流−電圧特性において特異な現象を生じる。
【００１５】
すなわち、図２に示すカーボンナノチューブの構成に対応した図５に示す電流−電圧特性のグラフにおいては、電気素子１１に対する印加電圧が２．５Ｖ程度までは電気素子１１においてほとんど電流が流れないが、印加電圧が２．５Ｖを超えると、電気素子１１において電流が流れるようになる。そして、電気素子１１に対して一旦電流が流れるようになると、印加電圧の減少にほぼ比例して電流が減少するようになる。
【００１６】
同様に、図３に示すカーボンナノチューブの構成に対応した図６に示す電流−電圧特性のグラフにおいても、電気素子１１に対する印加電圧が２．５Ｖ程度までは電気素子１１においてほとんど電流が流れないが、印加電圧が２．５Ｖを超えると、電気素子１１において電流が流れるようになる。そして、電気素子１１に対して一旦電流が流れるようになると、印加電圧の減少にほぼ比例して電流が減少するようになる。
【００１７】
一方、図４に示すように、電気素子１１を構成する複数のカーボンナノチューブ１１２が、３次元ネットワーク構造を構成せずに２次元的に配列している場合は、対応する図７に示す電流−電圧特性のグラフにおいて、電気素子１１に対する電圧印加及び電圧除去の過程で得られるグラフの形状はほぼ同一となる。
【００１８】
すなわち、電気素子１１を構成する複数のカーボンナノチューブ１１２が３次元ネットワーク構造を呈することによって、電気素子１１に対する電圧印加及び電圧除去の過程で異なる電流−電圧特性の履歴を呈し、特に電圧印加の過程で、電流生成に関する臨界電圧（本態様ではいずれも２．５Ｖ）を有するようになる。
【００１９】
このように、電気素子１１に電圧を印加する過程において上述のような電流生成に関する臨界電圧が存在するというのは、前記臨界電圧以下では電気素子１１が比較的高い抵抗を有し、前記臨界電圧を超えると電気素子１１の抵抗が減少すると考えることができる。したがって、電気素子１１の上記臨界電圧前後における抵抗値の差を利用することによって、電気素子１１は種々の用途に用いることができる。
【００２０】
なお、電気素子１１を構成する複数のカーボンナノチューブ１１２は粉体を構成している。すなわち、粉体状のカーボンナノチューブの適当量を凝縮させて固形状とし、一対の電極１１１間に配置させてカーボンナノチューブ１１２としている。
【００２１】
また、各カーボンナノチューブは、単層カーボンナノチューブ、二層カーボンナノチューブ及び多層カーボンナノチューブのいずれでもよく、これらの内の２種以上を含んでいてもよい。
【００２２】
さらに、各カーボンナノチューブの長さ及び直径は上述した特異な作用効果を奏する限り特に限定されるものではないが、例えば、それぞれ５μｍ〜２５μｍ及び２ｎｍ〜２００ｎｍとすることができる。
【００２３】
なお、ＵＳ２００８／００７０１６２Ａ１には、ｓｐ２混成軌道のカーボン及びｓｐ３混成軌道のカーボンを有する炭素材を記録材料として用いることが開示されており、その具体例としてカーボンナノチューブが開示されている。しかしながら、前記カーボンナノチューブはＣＶＤ法で形成されているため、一般的には２次元的に配列されている。したがって、本態様のようにカーボンナノチューブが３次元ネットワーク構造を呈することはないので、上述した本態様の作用効果を奏することはない。
【００２４】
また、特開２００８−１６６５９１号には、遷移金属又はその合金をカーボンナノチューブ内に内方させ、金属−絶縁体転移（モット転移）を誘起させることによって、前記カーボンナノチューブに対する電圧印加前後の抵抗値の差を利用し、メモリとして構成することが開示されている。しかしながら、かかる技術では、カーボンナノチューブに対して遷移金属等を内包させており、本態様のカーボンナノチューブと構成が異なる。また、メモリとして使用する際には、前記カーボンナノチューブに対する電圧印加前後の抵抗値差を利用しており、上述したように、電圧印加の際における臨界電圧前後の抵抗値差を利用する本態様の動作原理とも異なる。したがって、特開２００８−１６６５９１号に開示の技術は、本態様の技術とは異なるものである。
【００２５】
（電気素子の応用例）
次に、電気素子１１の応用例について説明する。
【００２６】
＜メモリ素子＞
図８は、電気素子１１をメモリ素子として利用した場合のメモリマトリックスの一例を示す構成図である。図８では、メモリ素子をアレイ状に配置した場合の回路構成を示している。図８に示すメモリマトリックスでは、ビット線１０１〜１０５が縦方向に配列されており、ワード線２０１〜２０５がビット線１０１〜１０５と直交するようにして配列されている。
【００２７】
例えば、ビット線１０１とワード線２０１によりスイッチングトランジスタ３００がオンとなり、ビット線１０１及びワード線２０１で画定される領域の電気素子としてのメモリ素子１１が一意的に選択され、メモリ動作を行うことができるようになる。
【００２８】
例えば、ビット線１０１及び１０２間にメモリ素子１１の上記臨界電圧を超える第１の電圧（例えば、２．５Ｖを超える電圧）を印加すると、メモリ素子１１の抵抗値は減少するようになる（第１の抵抗値）。したがって、この第１の抵抗値に対して、例えばデータ“１”を対応させるようにする。一方、ビット線１０１及び１０２間にメモリ素子１１の上記臨界電圧以下の第２の電圧（例えば、２．５Ｖ以下の電圧）を印加すると、上述したように、メモリ素子１１の抵抗値は増大することになる（第２の抵抗値）。したがって、この第２の抵抗値に対して、例えばデータ“０”を対応させるようにする。
【００２９】
このようにメモリ素子１１の抵抗値の大小に関して、データ“０”及び“１”を対応させるようにすれば、メモリ素子１１の抵抗値変化を利用したメモリ動作が可能となる。
【００３０】
なお、第１の抵抗値に対してデータ“０”と対応させ、第２の抵抗値に対してデータ“１”を対応させるようにしてもよい。
【００３１】
また、上記においては、ビット線１０１及びワード線２０１で画定される領域のメモリ素子１１に対するメモリ動作について説明したが、その他のビット線及びワード線で画定される領域のメモリ素子１１に対しても、上記同様にしてメモリ動作を行うことができる。
【００３２】
以上の説明から明らかなように、上述した電気素子は不揮発性メモリ素子として用いることが可能であることが分かる。
【００３３】
なお、図示しない高抵抗値の外部抵抗を接続することにより、前記不揮発性メモリ素子は、ＷＯＲＭ（Write Once Read Memory）型メモリとして使用することもできる。これは、前記外部抵抗の抵抗値が著しく高い場合は、書き換えるためには相当大きな電圧を印加する必要が生じ、実質上、書換え不可能となるからである。
【００３４】
図９は、電気素子１１をメモリ素子として利用した場合のメモリマトリックスの他の例を示す構成図である。図９でも、メモリ素子をアレイ状に配置した場合の回路構成を示しており、同一の構成要素に関しては同一の参照数字を用いて表している。
【００３５】
図８に示すメモリマトリックス同様に、図９に示すメモリマトリックスでも、ビット線１０１〜１０５が縦方向に配列されており、ワード線２０１〜２０５がビット線１０１〜１０５と直交するようにして配列されている。
【００３６】
例えば、ビット線１０１とワード線２０１を選択することによって、ビット線１０１及びワード線２０１で画定される領域の電気素子としてのメモリ素子１１が一意的に選択され、メモリ動作を行うことができるようになる。なお、本例におけるメモリマトリックスでは、電気素子としてのメモリ素子１１とダイオードＤとが直列に接続され、ダイオードＤによって、選択されたメモリ素子１１以外のメモリ素子に対して電圧印加が行われないように構成されている。
【００３７】
本例においても、例えば、ビット線１０１及び１０２間にメモリ素子１１の上記臨界電圧を超える第１の電圧（例えば、２．５Ｖを超える電圧）を印加すると、メモリ素子１１の抵抗値は減少するようになる（第１の抵抗値）。したがって、この第１の抵抗値に対して、例えばデータ“１”を対応させるようにする。一方、ビット線１０１及び１０２間にメモリ素子１１の上記臨界電圧以下の第２の電圧（例えば、２．５Ｖ以下の電圧）を印加すると、上述したように、メモリ素子１１の抵抗値は増大することになる（第２の抵抗値）。したがって、この第２の抵抗値に対して、例えばデータ“０”を対応させるようにする。
【００３８】
このようにメモリ素子１１の抵抗値の大小に関して、データ“０”及び“１”を対応させるようにすれば、メモリ素子１１の抵抗値変化を利用したメモリ動作が可能となる。
【００３９】
なお、図８に関する例と同様に、第１の抵抗値に対してデータ“０”と対応させ、第２の抵抗値に対してデータ“１”を対応させるようにしてもよい。
【００４０】
また、上記においては、図８に関する例と同様に、ビット線１０１及びワード線２０１で画定される領域のメモリ素子１１に対するメモリ動作について説明したが、その他のビット線及びワード線で画定される領域のメモリ素子１１に対しても、上記同様にしてメモリ動作を行うことができる。
【００４１】
以上の説明から明らかなように、上述した電気素子は、図９に示すようなメモリマトリックスにおいても、不揮発性メモリ素子として用いることが可能であることが分かる。
【００４２】
なお、本例でも、図示しない高抵抗値の外部抵抗を接続することにより、前記不揮発性メモリ素子は、ＷＯＲＭ（Write Once Read Memory）型メモリとして使用することもできる。これは、前記外部抵抗の抵抗値が著しく高い場合は、書き換えるためには相当大きな電圧を印加する必要が生じ、実質上、書換え不可能となるからである。
【００４３】
＜スイッチング素子＞
図１０は、電気素子１１をスイッチング素子として利用した場合の回路図である。図１０に示す回路においては、縦方向に４本の電気配線３０１〜３０４が配列されており、横方向に電気配線３０１〜３０４と直交するようにして３本の電気配線４０１〜４０３が配列されている。
【００４４】
本例では、図１０に示すように、電気配線３０１及び４０１の交点、電気配線３０２及び４０２の交点、電気配線３０３及び４０１の交点、並びに電気配線３０４及び４０２の交点にそれぞれ電気素子としてのスイッチング素子１１が配置されている。また、各スイッチング素子の上方及び左右にはダイオードＤが配置されており、スイッチング素子がオンされた際に、意図しない方向に電流が流れるのを防止している。
【００４５】
上述した電気素子をスイッチング素子として使用するには、上述したように、前記電気素子の電流生成に関する臨界電圧（図１０では“Ｖｔｈ”としている）よりも高い電圧を印加して使用する。
【００４６】
例えば、電気配線３０１の下端側に臨界電圧Ｖｔｈよりも大きな電圧Ｖを印加すると、電気配線３０１及び４０１の交点に配置されたスイッチング素子１１の抵抗が下がって電流が流れるようになるので、スイッチング素子１１はオンとなり電流が流れるようになる。但し、この場合のスイッチング素子１１の上方及び右方にはダイオードＤが配置され、かかる方向には電流が流れないようになっているので、スイッチング素子１１がオンになることによって、電流Ｉは電気配線３０１の下方からスイッチング素子１１を通って電気配線４０１を左方に流れるようになる。
【００４７】
また、電気配線３０２の下端側に臨界電圧Ｖｔｈよりも大きな電圧Ｖを印加すると、電気配線３０２及び４０２の交点に配置されたスイッチング素子１１の抵抗が下がって電流が流れるようになるので、スイッチング素子１１はオンとなり電流が流れるようになる。但し、この場合のスイッチング素子１１の上方及び右方にはダイオードＤが配置され、かかる方向には電流が流れないようになっているので、スイッチング素子１１がオンになることによって、電流Ｉは電気配線３０２の下方からスイッチング素子１１を通って電気配線４０２を左方に流れるようになる。
【００４８】
なお、電気配線３０３及び３０４の下端側に電圧Ｖを印加した場合においても、ダイオードＤの配置の相違によって電流Ｉの流れる方向は異なるが、スイッチング素子１１がオン状態となることによって電流Ｉが流れるという点では、上述した場合と同様である。
【００４９】
また、各スイッチング素子１１をオフ状態にするには、例えば電気配線３０１の下端側に印加する電圧Ｖを臨界電圧Ｖｔｈよりも小さくする。この場合、スイッチング素子１１の抵抗は高いままであるので電流がながれず、スイッチング素子１１はオフ状態となる。
【００５０】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【００５１】
例えば、図８及び図９に示すメモリマトリックスの例、並びに図１０に示すスイッチング素子を含む回路の例は、必要に応じて任意の構成とすることができる。
【図面の簡単な説明】
【００５２】
【図１】実施形態における電気素子を含む回路システムである。
【図２】実施形態における電気素子を構成する複数のカーボンナノチューブの構成を示すＳＥＭ写真である。
【図３】実施形態における電気素子を構成する複数のカーボンナノチューブの構成を示すＳＥＭ写真である。
【図４】実施形態における電気素子を構成する複数のカーボンナノチューブの構成を示すＳＥＭ写真である。
【図５】実施形態における電気素子を含む回路システムの、電流−電圧特性を示すグラフである。
【図６】実施形態における電気素子を含む回路システムの、電流−電圧特性を示すグラフである。
【図７】実施形態における電気素子を含む回路システムの、電流−電圧特性を示すグラフである。
【図８】実施形態におけるメモリマトリックスの一例を示す構成図である。
【図９】実施形態におけるメモリマトリックスの他の例を示す構成図である。
【図１０】実施形態におけるスイッチング素子を含む回路構成図である。
【符号の説明】
【００５３】
１０  回路システム
１１  電気素子（メモリ素子、スイッチング素子）
１１１  一対の電極
１１３  複数のカーボンナノチューブ
１２  電流計
１３  電源
１４  電圧計
４１  第１の容量測定部
４２  第２の容量測定部
１０１〜１０６  ビット線
２０１〜２０６  ワード線
３０１〜３０４，４０１〜４０３  電気配線
【図１】
2010123646.tif 000003
【図５】
2010123646.tif 000004
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図２】
2010123646.tif 000010
【図３】
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【図４】
2010123646.tif 000012