(57)【要約】【課題】半導体を実装するプリント基板の不要輻射経路の複雑化、不要輻射の影響を抑制するとともに、コスト増を抑制することが可能な半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、第１動作周波数又はサンプリング周波数により動作する第１論理回路ブロック１０と、第１論理回路ブロック１０に、第１電源配線１２を介して接続された第１電源端子１１及び第１接地配線１４を介して接続された第１接地端子１３と、第１動作周波数又はサンプリング周波数と異なる第２動作周波数又はサンプリング周波数により動作する第２論理回路ブロック２０と、第２論理回路ブロック２０に第２電源配線２２を介して接続された第２電源端子２１及び第２接地配線２４を介して接続された第２接地端子２３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１動作周波数又はサンプリング周波数により動作する第１論理回路ブロックと、
前記第１論理回路ブロックに、第１電源配線を介して接続された第１電源端子及び第１接地配線を介して接続された第１接地端子と、
前記第１動作周波数又はサンプリング周波数と異なる第２動作周波数又はサンプリング周波数により動作する第２論理回路ブロックと、
前記第２論理回路ブロックに第２電源配線を介して接続された第２電源端子及び第２接地配線を介して接続された第２接地端子と、
を備える半導体装置。
【請求項２】
前記第１論理回路ブロックと前記第２論理回路ブロックの配置領域が分離され、
前記第２論理回路ブロックの前記第１論理回路ブロック側の境界に設けられ、前記第１論理回路ブロックからの出力信号が入力され、前記第２電源配線及び前記第２接地配線にそれぞれ接続された電源端子と接地端子を有するバッファを備える請求項１に記載の半導体装置。
【請求項３】
前記バッファの入力信号経路に挿入されたダンピング抵抗をさらに備える請求項２に記載の半導体装置。
【請求項４】
前記第１動作周波数又はサンプリング周波数に近い動作周波数又はサンプリング周波数で動作する第３論理回路ブロックを備え、
前記第１論理回路ブロックと前記第３論理回路ブロックとを含む論理回路グループには、前記第１電源配線を介して前記第１電源端子に接続され、前記第１接地配線を介して前記第１接地端子に接続されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、異なる動作周波数又はサンプリング周波数で動作する複数の論理回路ブロックを備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１に記載の半導体装置では、内部回路とインターフェイス回路の電源・接地を分離することにより、内部回路で生ずるノイズ電流がインターフェイスを介して広範囲に伝播することを抑制している。しかしながら、特許文献１に記載の半導体装置では、内部回路の電源・接地のノイズ電流を直接的に抑制することはできない。
【０００３】
特許文献２には、高周波信号生成回路と低周波信号生成回路が混在する半導体集積回路において、それぞれの電源・接地を分離すると共に、高周波信号生成回路をシールドする構成が記載されている。これにより、低周波信号生成回路の電源・接地及び放射ノイズが、高周波信号生成回路に混入することを抑制している。
【０００４】
この回路で生成される高周波駆動信号はアナログ信号であり、アナログ信号に対する低周波信号生成回路の干渉を抑制するための発明である。このため、論理回路である低周波信号生成回路の電源・接地のノイズ電流を抑制する手段とはなっていない。
【０００５】
図９は、本発明の課題を説明するための図である。図９に示す半導体装置においては、第１の動作周波数又はサンプリング周波数で動作する第１論理回路ブロック１と、これと異なる第２の動作周波数又はサンプリング周波数で動作する第２論理回路ブロック２とが設けられている。論理回路ブロック１、２の電源配線３、接地配線６は共通である。通常、各論理回路ブロック１、２に充分な電源電圧を供給するため電源・接地端子対が複数設けられることが多い。
【０００６】
この場合、第１及び第２の動作周波数又はサンプリング周波数に同期して電源に重畳するノイズ電流は、これらの電源・接地端子の両方に流れる。図９に示す例では、ノイズ電流の経路は、第１電源端子４と第１接地端子７の間、第２電源端子５と第２接地端子８の間となる。電源・接地端子対の数をＮとすると、ノイズ電流の経路はＮの二倍存在する。図９においては、Ｎ＝２であるため、ノイズ電流の経路は４となる。
【０００７】
このノイズ電流による半導体装置外への輻射を抑えるためには、全ての電源端子、接地端子に最適なバイパスコンデンサを接続する必要がある。夫々の経路のバイパスコンデンサを第１の周波数と第２の周波数に対応する最適なものとした場合には、バイパスコンデンサの数は増加する。図９において、Ｃ１は第１周波数に、Ｃ２は第２周波数に最適なバイパスコンデンサに相当する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−８２３３号公報
【特許文献２】特開平４−１１１６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、異なる周波数のノイズ電流が複数の経路に流れるため、半導体を実装するプリント基板の不要輻射経路の複雑化、最適なバイパスコンデンサまでの配線が長くなることによる不要輻射抑制効果の減少、コスト増が問題になる。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置は、第１動作周波数又はサンプリング周波数により動作する第１論理回路ブロックと、前記第１論理回路ブロックに、第１電源配線を介して接続された第１電源端子及び第１接地配線を介して接続された第１接地端子と、前記第１動作周波数又はサンプリング周波数と異なる第２動作周波数又はサンプリング周波数により動作する第２論理回路ブロックと、前記第２論理回路ブロックに第２電源配線を介して接続された第２電源端子及び第２接地配線を介して接続された第２接地端子とを備えるものである。
【００１１】
このように、動作周波数又はサンプリング周波数が異なる複数の論理回路ブロックが混在する半導体装置において、それぞれの周波数毎に電源・接地配線及び端子を分離することにより、ノイズ電流の経路を少なくすることができ、各周波数に対応したバイパスコンデンサを最短に配置、選択することが可能となる。これにより、半導体を実装するプリント基板の不要輻射経路の複雑化、及び、不要輻射の影響を抑制するとともにコスト増を抑制することができる。
【発明の効果】
【００１２】
本発明によれば、半導体を実装するプリント基板配線の不要輻射経路の複雑化、不要輻射の影響を抑制すると共に、コスト増を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態２に係る半導体装置の構成を示す図である。
【図３Ａ】入力バッファが設けられていない場合の半導体装置におけるノイズ電流について説明する図である。
【図３Ｂ】境界に入力バッファが設けられていない場合の半導体装置におけるノイズ電流について説明する図である。
【図３Ｃ】境界に入力バッファが設けられていない場合の半導体装置におけるノイズ電流について説明する図である。
【図４Ａ】実施の形態２に係る半導体装置の効果を説明するための図である。
【図４Ｂ】実施の形態２に係る半導体装置の効果を説明するための図である。
【図５】実施の形態３に係る半導体装置の構成を示す図である。
【図６Ａ】実施の形態３に係る半導体装置の効果を説明するための図である。
【図６Ｂ】実施の形態３に係る半導体装置の効果を説明するための図である。
【図７Ａ】実施の形態３に係る半導体装置の効果を説明するための図である。
【図７Ｂ】実施の形態３に係る半導体装置の効果を説明するための図である。
【図７Ｃ】実施の形態３に係る半導体装置の効果を説明するための図である。
【図８Ａ】実施の形態３に係る半導体装置のダンピング抵抗について説明するための図である。
【図８Ｂ】実施の形態３に係る半導体装置のダンピング抵抗について説明するための図である。
【図８Ｃ】実施の形態３に係る半導体装置のダンピング抵抗について説明するための図である。
【図８Ｄ】実施の形態３に係る半導体装置のダンピング抵抗について説明するための図である。
【図９】課題を説明するための図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
本発明の実施の形態１に係る半導体装置の構成について、図１を参照して説明する。図１は、本実施の形態に係る半導体装置の構成を示す図である。図１に示すように、半導体装置は、第１論理回路ブロック１０、第１電源端子１１、第１電源配線１２、第１接地配端子１３、第１接地配線１４、第２論理回路ブロック２０、第２電源端子２１、第２電源配線２２、第２接地端子２３、第２接地配線２４を備えている。
【００１５】
第１論理回路ブロック１０は、第１動作周波数又はサンプリング周波数により動作する。第２論理回路ブロック２０は、第１の動作周波数又はサンプリング周波数と異なる、第２動作周波数又はサンプリング周波数により動作する。
【００１６】
第１論理回路ブロック１０には、第１電源配線１２を介して第１電源端子１１が接続されている。第１電源端子１１は、電源Ｖｄｄに接続されている。また、第１論理回路ブロック１０には、第１接地配線１４を介して第１接地端子１３が接続されている。第１接地端子１３は、接地されている。第１電源端子１１と第１接地端子１３との間にはバイパスコンデンサＣ１が設けられている。
【００１７】
第２論理回路ブロック２０には、第２電源配線２２を介して第２電源端子２１が接続されている。第２電源端子２１は、電源Ｖｄｄに接続されている。また、第２論理回路ブロック２０には、第２接地配線２４を介して第２接地端子２３が接続されている。第２接地端子２３は、接地されている。第２電源端子２１と第２接地端子２３との間にはバイパスコンデンサＣ２が設けられている。
【００１８】
上記のように構成された半導体装置においては、第１論理回路ブロック１０で発生する第１動作周波数又はサンプリング周波数に同期した電源に重畳するノイズ電流は、第１電源端子１１と第１接地端子１３の間に収束する。また、第２論理回路ブロック２０で発生する第２動作周波数又はサンプリング周波数に同期して電源に重畳するノイズ電流は、第２電源端子２１と第２接地端子２３の間に収束する。
【００１９】
このように、本発明によれば、異なる動作周波数又はサンプリング周波数で動作する複数の論理回路ブロックのそれぞれの電源・接地を分離することによって、論理回路ブロック毎に発生するノイズ電流をそれぞれ個別に収束させることができる。
【００２０】
第１電源端子１１と第１接地端子１３の間に設けられたバイパスコンデンサＣ１、第２電源端子２１と第２接地端子２３の間に設けられたバイパスコンデンサＣ２としては、それぞれの動作周波数又はサンプリング周波数に最適なものを用い、最短に配置することができる。これにより、効率的に輻射を抑制することができる。
【００２１】
このように、本実施の形態では、それぞれの動作周波数又はサンプリング周波数毎に電源・接地配線及び端子を分離することにより、ノイズ電流の経路を少なくすることができる。これにより、半導体を実装するプリント基板配線の不要輻射経路の複雑化を抑制することができる。また、各周波数に対応したバイパスコンデンサを最短に配置、選択することが可能となり、不要輻射の影響を抑制することができる。
【００２２】
さらに、バイパスコンデンサの数を減らすことができるため、コストの増加を抑制することができる。
【００２３】
なお、本実施の形態では、２つの論理回路ブロックを備え、電源・接地端子及び配線を２つに分離する例について説明したが、これに限定されるものではない。例えば、２より多くの論理回路ブロックを備え、電源・接地配線及び端子を２より多く分割することも可能である。また、動作周波数又はサンプリング周波数が近い論理回路ブロックをまとめて１つのグループとして、グループごとに電源・接地端子及び配線を設けることもできる。
【００２４】
実施の形態２．
本発明の実施の形態２に係る半導体装置の構成について、図２を参照して説明する。図２は、本実施の形態に係る半導体装置の構成を説明する図である。論理素子の配置領域ででは、電源配線と接地配線は高密度にメッシュ状に配置されることが多い。また、当該配置領域には、それぞれの論理回路ブロックに帰属する信号配線が高密度に存在する。このため、論理回路ブロック間で多数の信号の往来がある場合がある。
【００２５】
このような場合、信号配線に対する電源、接地間の寄生容量を介し、それぞれの動作周波数又はサンプリング周波数に同期したノイズ電流が互いの電源・接地端子に流れ込み、上述の輻射抑制効果が損なわれることがある。本実施の形態に係る半導体装置では、このような問題を解決する。
【００２６】
図２に示すように、本実施の形態では、第１論理回路ブロック１０の配置領域Ａ１と第２論理回路ブロック２０の配置領域Ａ２とは分離されている。なお、図２では第１論理回路ブロック１０と第２論理回路ブロック２０の図示を省略している。第１論理回路ブロック１０には、第１電源配線網１５を介して第１電源端子１１が接続されている。また、第１論理回路ブロック１０には、第１接地配線網１６を介して第１接地端子１３が接続されている。
【００２７】
第２論理回路ブロック２０には、第２電源配線網２５を介して第２電源端子２１が接続されている。また、第２論理回路ブロック２０には、第２接地配線網２６を介して第２接地端子２３が接続されている。なお、第１電源配線網１５、第１接地配線網１６、第２電源配線網２５、第２接地配線網２６は例えばメッシュ状に配置されるが、これに限定されるものではない。
【００２８】
第２論理回路ブロック２０の第１論理回路ブロック１０側の境界には、バッファ３０ａが設けられている。第１論理回路ブロック１０と第２論理回路ブロック２０との間には、これらの間を接続する信号配線３１が設けられている。バッファ３０ａには、第１論理回路ブロック１０からの信号配線３１が入力されている。すなわち、バッファ３０ａには、第１論理回路ブロック１０からの出力信号が入力されている。
【００２９】
バッファ３０ａは、第２電源配線網２５、第２接地配線網２６にそれぞれ接続された電源端子と接地端子を有する。また、バッファ３０ｂは、第１電源配線網１５、第１接地配線網１６にそれぞれ接続された電源端子と接地端子を有する。
【００３０】
また、第１論理回路ブロック１０の第２論理回路ブロック２０側の境界には、バッファ３０ｂが設けられている。バッファ３０ｂには、第２論理回路ブロック２０からの信号配線３１が入力されている。すなわち、バッファ３０ｂには、第２論理回路ブロック２０からの出力信号が入力される。
【００３１】
ここで、図３Ａ−３Ｃ、図４Ａ−４Ｂを参照して、本実施の形態に係る半導体装置の効果について説明する。図３Ａ−３Ｃは、境界に入力バッファが設けられていない場合の半導体装置におけるノイズ電流について説明する図である。図４Ａ−４Ｂは、境界に入力バッファが設けられた本実施の形態に係る半導体装置のノイズ電流について説明する図である。図３Ｃ、４Ｂにおいて、ノイズ電流を破線の矢印で示している。
【００３２】
図３Ｂに示すように、図３Ａに示した本実施の形態に係る半導体装置における第１論理回路ブロック１０の入出力回路をＭＯＳトランジスタで表現する。ここでは、インバータで入出力回路を表現している。
【００３３】
第１論理回路ブロック１０の出力は、ＭＯＳトランジスタを飽和させて使用するため、図３Ｃに示すようにスイッチと等価である。第２論理回路ブロック２０への入力信号と、第２論理回路ブロック２０の電源・接地は、寄生容量と入力容量で結合される。このため、第２論理回路ブロック２０に、第１論理回路ブロック１０からのノイズ電流の流れ込みが発生する。
【００３４】
図３Ｃにおいて、寄生容量をＣｋ、入力容量をＣｇとする。一般的に、寄生容量Ｃｋ＞＞入力容量Ｃｇである。図３Ｃに示すように、第１論理回路ブロック１０からの出力信号には、Ｈｉｇｈ出力時に第１論理回路ブロック１０の電源ノイズが現れ、Ｌｏｗ出力時には接地ノイズが現れる。
【００３５】
第１論理回路ブロック１０の電源と接地のノイズ電流が、寄生容量Ｃｋ、入力容量Ｃｇにより第２論理回路ブロック２０の電源・接地と結合することにより、輻射抑制効果が損なわれるおそれがある。
【００３６】
本実施の形態では、図４Ａに示すように、第２論理回路ブロック２０の第１論理回路ブロック１側の境界に入力バッファ３０が設けられている。このため、図４Ｂにしめすように、入力信号と第２論理回路ブロック２０の電源と接地間に寄生容量Ｃｋが存在せず、結合される容量は入力容量Ｃｇのみとなる。このため、第２論理回路ブロック２０に伝播するノイズ電流を大きく低減させることができる。これにより、ノイズ電流の収束が可能となり、輻射抑制効果を向上させることができる。
【００３７】
以上説明したように、本実施の形態によれば、第１論理回路ブロック１０側の境界にバッファ配置し、これを介して信号配線の接続を行っている。これにより、第２論理回路ブロック２０から第１論理回路ブロック１０への信号配線から、電源・接地間の寄生容量を介して流れ込むノイズ電流を低減させることができる。
【００３８】
なお、図２に示した例では、第２論理回路ブロック２０の第１論理回路ブロック１０側の境界だけでなく、第１論理回路ブロック１０の第２論理回路ブロック２０側の境界の双方にバッファが配置されている。これにより、双方向のノイズ電流を低減させる効果を得ることができる。
【００３９】
実施の形態３．
本発明の実施の形態３に係る半導体装置の構成について、図５を参照して説明する。図５は、本実施の形態に係る半導体装置の構成を示す図である。図５において、図１、２と同一の構成要素には同一の符号を付し、説明を省略する。
【００４０】
実施の形態２に係る半導体装置では、バッファの入力容量を介して、それぞれの動作周波数又はサンプリング周波数に同期したノイズ電流が、互いの電源・接地端子に流れ込み、輻射抑制効果が損なわれるおそれがある。
【００４１】
そこで、本実施の形態では、バッファの入力信号経路にダンピング抵抗３２を挿入する。図５に示すように、本実施の形態に係る半導体装置は、実施の形態２に係る半導体装置と同様に、第１論理回路ブロック配置領域Ａ１と第２論理回路ブロック配置領域Ａ２とが分離されている。なお、図５では第１論理回路ブロック１０と第２論理回路ブロック２０の図示を省略している。
【００４２】
第２論理回路ブロック２０の第１論理回路ブロック１０側の境界には、バッファ３０ａが設けられている。また、第１論理回路ブロック１０の第２論理回路ブロック２０側の境界には、バッファ３０ｂが設けられている。第１論理回路ブロック１０と第２論理回路ブロック２０との間には、これらの間を接続する信号配線３１が設けられている。バッファ３０ａ、バッファ３０ｂの入力側には、ダンピング抵抗３２が設けられている。
【００４３】
ここで、図６Ａ、６Ｂを参照して、本実施の形態に係る半導体装置の効果について説明する。図６Ａ、６Ｂは、入力バッファとダンピング抵抗３２とが設けられた本実施の形態に係る半導体装置のノイズ電流について説明する図である。
【００４４】
図６Ｂに示すように、図６Ａに示した本実施の形態に係る半導体装置における入力容量をＣｇとする。第１論理回路ブロック配置領域Ａ１と第２論理回路ブロック配置領域Ａ２との間のバッファの入力経路中には、ダンピング抵抗３２が設けられている。
【００４５】
ここで、本実施の形態に係る半導体装置における漏れ電流の収束について、図７Ａ、７Ｂ、７Ｃを参照して説明する。図７Ａに示す本実施の形態に係る半導体装置を等価回路で表現すると、図７Ｂに示すものとなる。ダンピング抵抗の抵抗値をＲｄ、ノイズ源電圧をＶｏとすると、漏れ電流Ｉｉは以下の式（１）で表される。
Ｉｉ＝Ｖｏ／（Ｒｄ＋（１／（２πｆ（Ｃｇ＋Ｃｇ）））・・・（１）
【００４６】
入力容量Ｃｇは、非常に小さい容量であり、ダンピング抵抗３２の大きさによる漏れ電流の変化について、横軸をノイズ源電圧Ｖｏの周波数、縦軸を漏れ電流Ｉｉとすると、図７Ｃに示すグラフが得られる。図７Ｃに示すように、漏れ電流Ｉｉは、ハイパス特性を示し高域ほど漏れが大きいが、ダンピング抵抗３２をバッファの入力経路に挿入することにより、第１論理回路ブロック１０から第２論理回路ブロック２０への漏れ電流を抑制し、ノイズ電流の収束が可能となる。
【００４７】
なお、図７Ｃに示すように、ダンピング抵抗３２の値が大きいほど、入出力信号周波数よりも高域のノイズ電流を抑制する効果が高い。ただし、ダンピング抵抗３２は、信号（電圧）に対してはローパスフィルタを形成し、信号が遅延することがある。
【００４８】
図８Ａ−８Ｄを参照して本実施の形態に係る半導体装置において用いられるダンピング抵抗について説明する。図８Ａに示すように、本実施の形態に係る半導体装置を等価的に出力バッファに対する入力容量の図にする。これを等価回路で表現すると、図８Ｃに示すものとなる。
【００４９】
ダンピング抵抗Ｒｄとすると、遅延時間Ｔは以下の式（２）で表される。
Ｔ＝Ｒｄ（Ｃｇ＋Ｃｇ）・・・（２）
横軸を遅延時間Ｔ、縦軸をダンピング抵抗３２の抵抗値とすると、図８Ｄに示すグラフが得られる。遅延時間Ｔは、ダンピング抵抗３２の値が大きくなるほど長くなる。このため、ダンピング抵抗３２としては、遅延時間が許す限り大きいものを用いることが好ましい。
【００５０】
以上説明したように、本実施の形態においては、第１論理回路ブロック配置領域Ａ１、第２論理回路ブロック配置領域Ａ２の境界に配置されたバッファの入力前にダンピング抵抗３２を配置することで、入出力信号周波数よりも高域のノイズ電流を低減することができる。
【００５１】
なお、図５に示した例では、第１論理回路ブロック配置領域Ａ１の第２論理回路ブロック２０側の境界に配置されたバッファ３０ｂ及び第２論理回路ブロック配置領域Ａ２の第１論理回路ブロック１０側の境界に配置されたバッファ３０ａの入力経路のいずれにもダンピング抵抗３２を配置している。これにより、双方向のノイズ電流を低減させる効果を得ることができる。
【００５２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上述の実施の形態を適宜組み合わせて用いることもできる。
【符号の説明】
【００５３】
１０  第１論理回路ブロック
１１  第１電源端子
１２  第１電源配線
１３  第１接地端子
１４  第１接地配線
１５  第１電源配線網
１６  第１接地配線網
２０  第２論理回路ブロック
２１  第２電源端子
２２  第２電源配線
２３  第２接地端子
２４  第２接地配線
２５  第２電源配線網
２６  第２接地配線網
３０ａ  バッファ
３０ｂ  バッファ
３１  信号配線
３２  ダンピング抵抗
Ｃ１  バイパスコンデンサ
Ｃ２  バイパスコンデンサ
Ｃｋ  寄生容量
Ｃｇ  入力容量
Ａ１  第１論理回路ブロック配置領域
Ａ２  第２論理回路ブロック配置領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
2010272688.tif 000014
【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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