(57)【要約】【課題】データ処理装置間の同期を不要として、二重系切替時の信頼性向上を図ることができる二重化制御装置を得る。【解決手段】二重化制御装置を構成するデータ処理装置１０とデータ処理装置２０は、通信バス３０で接続され、データ処理装置１０、２０は、それぞれＣＰＵ１１、２１で行った演算結果を格納する共有メモリ１３、２３を有し、共有メモリ１３、２３に格納された演算結果は、データ処理装置１０、２０に接続された通信バス３０を経由して、互いに比較され、データ処理装置１０またはデータ処理装置２０の異常を検出するようになっている。【選択図】図１
2010102565.tif 000002
【特許請求の範囲】
【請求項１】
それぞれの演算結果が各別に格納されるとともに相互にアクセス可能に構成された共有メモリを有する２台のデータ処理装置を備え、
上記共有メモリに格納された上記演算結果は、２台のデータ処理装置間を接続する通信バスを介して互いに比較されることにより、上記データ処理装置の異常が検出されることを特徴とする二重化制御装置。
【請求項２】
上記通信バスに接続され、上記データ処理装置の上記共有メモリに格納された演算結果に基づき、被制御装置に制御信号を出力する入出力装置を備え、
上記入出力装置は、上記２台のデータ処理装置の演算結果が同一の時にのみ、上記被制御装置に制御信号を出力することを特徴とする請求項１記載の二重化制御装置。
【請求項３】
上記通信バスに接続された表示装置を備え、
上記表示装置は、上記データ処理装置の上記共有メモリを参照して、上記データ処理装置の異常時のトレース表示を行うことを特徴とする請求項２記載の二重化制御装置。
【請求項４】
上記入出力装置は、上記データ処理装置の上記共有メモリに格納された演算結果を上記通信バスを介して取得し、格納する共有メモリを備え、
上記表示装置は、上記入出力装置の共有メモリを参照して、上記トレース表示に反映させることを特徴とする請求項３記載の二重化制御装置。
【請求項５】
上記データ処理装置は、上記データ処理装置の異常を検出する故障検出回路を備え、
上記表示装置は、上記故障検出回路の検出結果を上記トレース表示に反映させることを特徴とする請求項３または請求項４記載の二重化制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、二重系切替時の信頼性向上、および異常検出時のデータ解析機能向上を図る二重化制御装置に関するものである。
【背景技術】
【０００２】
特許文献１に記載された従来の二重化制御装置では、２台のデータ処理装置は、完全に同期して動作することを前提にし、第１の異常検出手段として、比較回路によるＣＰＵバスの異常検出を行うとともに、第２の異常検出手段として、パリティチェッカ／ジェネレータによるメモリの異常検出を行い、これらの異常検出結果をエラーレジスタに格納し、このエラーレジスタの各異常検出結果によって二重化制御装置の異常検出を行うようになっている。また、転送回路によって演算結果の回復措置を行っている。
【０００３】
【特許文献１】特開平２−３０１８３６号公報（第３〜７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の二重化制御装置では、２台のデータ処理装置のＣＰＵの処理が完全に同期していることを前提として構成されているが、ＣＰＵの動作で使用するクロック周波数の誤差により完全に同期を取ることはできず、完全に同期をとるためには共通のクロック周波数を使用する必要があるため、信頼性が低下するという問題があった。
また、ＣＰＵエラー検出により割り込み処理が動作した場合には、ＣＰＵ動作に同期が取れないという問題もあった。
また、転送回路でデータを回復している間は、正常なデータ処理装置の処理を停止させる、すなわち本来のデータ処理を中断させる必要がある等の問題があった。
【０００５】
この発明は、上述のような課題を解決するためになされたものであり、データ処理装置間の同期を不要として、二重系切替時の信頼性向上を図ることができる二重化制御装置を得ることを目的としている。
【課題を解決するための手段】
【０００６】
この発明に係わる二重化制御装置においては、それぞれの演算結果が各別に格納されるとともに相互にアクセス可能に構成された共有メモリを有する２台のデータ処理装置を備え、
共有メモリに格納された演算結果は、２台のデータ処理装置間を接続する通信バスを介して互いに比較されることにより、データ処理装置の異常が検出されるものである。
【発明の効果】
【０００７】
この発明は、以上説明したように、それぞれの演算結果が各別に格納されるとともに相互にアクセス可能に構成された共有メモリを有する２台のデータ処理装置を備え、
共有メモリに格納された演算結果は、２台のデータ処理装置間を接続する通信バスを介して互いに比較されることにより、データ処理装置の異常が検出されるので、データ処理装置間の同期を取る必要を無くして、二重系切替時の信頼性向上を図ることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
以下、この発明の実施の形態１について図１に基づいて説明する。
図１は、この発明の実施の形態１による二重化制御装置を示す構成図である。
図１において、二重化制御装置を構成する第１系列のデータ処理装置１０及び第２系列のデータ処理装置２０は、通信バス３０で接続されている。
データ処理装置１０は、演算を行うＣＰＵ１１、ＣＰＵ１１で使用するメモリ１２、ＣＰＵ１１とメモリ１２間のデータ授受に使用されるＣＰＵバス１４、データ処理装置間の通信Ｉ／Ｆ（インタフェース）１５、及びデータ処理装置の演算結果を格納する共有メモリ１３により構成されている。共有メモリ１３は、ＣＰＵバス１４及び通信バス３０に接続されて、データ処理装置２０からもアクセス可能に構成されている。
データ処理装置２０は、同様に、演算を行うＣＰＵ２１、ＣＰＵ２１で使用するメモリ２２、ＣＰＵ２１とメモリ２２間のデータ授受に使用されるＣＰＵバス２４、データ処理装置間の通信Ｉ／Ｆ２５、及びデータ処理装置の演算結果を格納する共有メモリ２３により構成されている。共有メモリ２３は、ＣＰＵバス２４及び通信バス３０に接続されて、データ処理装置１０からもアクセス可能に構成されている。
【０００９】
次に、動作について説明する。
データ処理装置１０、２０には、ＣＰＵバス１４、２４及び通信バス３０に接続された共有メモリ１３、２３がそれぞれ配置されている。各データ処理装置１０、２０での演算結果は共有メモリ１３、２３上に格納され、互いに演算結果の監視を行うことが可能である。
共有メモリ１３、２３に格納された演算結果は、各データ処理装置１０、２０に接続された通信バス３０を経由して互いに比較され、データ処理装置の異常が検出される。
ここで、演算結果の監視時間については、尤度を持たせることで、データ処理装置間の同期を取る必要は無い。
なお、実施の形態１では、通常のハードウェアに実装されているパリティエラー検出等のＲＡＳ機能に加え、共有メモリ上に格納された演算結果データの妥当性を評価することで、より信頼性の高い二重化制御装置とすることができる。
【００１０】
実施の形態１によれば、各データ処理装置の演算結果を格納するための共有メモリを有し、互いに演算結果の監視を行うことにより、データ処理装置間の同期を取る必要がなく、互いの演算結果を比較してデータ処理装置の異常を検出することが可能である。これにより、二重系切替時の信頼性向上を図ることができる。
【００１１】
実施の形態２．
次に、実施の形態２について図２に基づいて説明する。
図２は、この発明の実施の形態２による二重化制御装置を示す構成図である。
図２において、１０〜１５、２０〜２５、３０は図１におけるものと同一のものである。図２では、図１の構成に入出力処理４０が追加され、入出力装置４０は、演算を行うＣＰＵ４１、入出力回路４２、ＣＰＵ４１と入出力回路４２間のデータ授受に使用されるＣＰＵバス４４、及びデータ処理装置との通信を行う通信Ｉ／Ｆ４５により構成されている。
【００１２】
次に、動作について説明する。
入出力装置４０から入力されたデータを使用してデータ処理装置１０、２０で演算を行う。演算結果は入出力装置４０から参照可能な共有メモリ１３、２３に格納される。
入出力装置４０は、共有メモリ１３、２３を参照し、共有メモリ１３、２３の演算結果が同一であった場合にのみプラント（被制御装置）に対する制御信号の出力を行う。
すなわち、各データ処理装置の演算結果が同一である場合にのみ入出力装置４０からプラントに対する制御信号の出力を行うようにしている。
こうすることで、実施の形態２では、入出力装置４０は、データ処理装置１０、２０それぞれの演算結果の妥当性を評価して制御信号の出力を行うため、実施の形態１よりさらに信頼性をよくできる。
【００１３】
実施の形態２によれば、入出力装置による制御信号の出力は、２つのデータ処理装置それぞれの演算結果の妥当性を評価して行うようにしたため、信頼性のよい二重化制御装置を得ることができるという効果がある。
【００１４】
実施の形態３．
次に、実施の形態３について図３に基づいて説明する。
図３は、この発明の実施の形態３による二重化制御装置を示す構成図である。
図３において、１０〜１５、２０〜２５、３０、４０〜４２、４４、４５は図２におけるものと同一のものである。図３では、図２の構成にさらに表示装置５０が追加されている。表示装置５０は、演算を行うＣＰＵ５１、表示回路５２、ＣＰＵ５１と表示回路５２間のデータ授受で使用されるＣＰＵバス５４、及びデータ処理装置と通信を行う通信Ｉ／Ｆ５５で構成されている。
【００１５】
次に、動作について説明する。
表示装置５０は、通信バス３０を経由してデータ処理装置１０、２０の共有メモリ１３、２３を参照する。そして、データ処理装置間の演算結果が一致しなかった場合の共有メモリのデータを表示装置５０がトレース表示するようにした。
【００１６】
実施の形態３によれば、データ処理装置間の演算結果が一致しなかった場合の共有メモリのデータを表示装置がトレース表示するようにしたので、エラートレースが容易になる二重化制御装置を得ることができる。
【００１７】
実施の形態４．
次に、実施の形態４について図４に基づいて説明する。
図４は、この発明の実施の形態４による二重化制御装置を示す構成図である。
図４において、１０〜１５、２０〜２５、３０、４０〜４２、４４、４５、５０〜５２、５４、５５は図３におけるものと同一のものである。図４では、図３の構成に加えて、入出力装置４０に共有メモリ４３を設けている。
【００１８】
次に、動作について説明する。
入出力装置４０は、データ処理装置１０、２０との間のデータ授受におけるデータを共有メモリ４３に格納する。表示装置５０では、データ処理装置１０、２０の演算結果データに加え、入出力装置４０で取得したデータをトレース表示することが可能であり、実施の形態３よりさらにエラートレースを容易にすることができる。
【００１９】
実施の形態４によれば、入出力装置にも共有メモリを実装し、表示装置は、各データ処理装置と入出処理装置の共有メモリのデータを参照することで、エラートレースの精度を向上させることができる。
【００２０】
実施の形態５．
次に、実施の形態５について図５に基づいて説明する。
図５は、この発明の実施の形態５による二重化制御装置を示す構成図である。
図５において、１０〜１５、２０〜２５、３０、４０〜４５、５０〜５２、５４、５５は図４におけるものと同一のものである。図５では、図４の構成に加えて、データ処理装置１０に、データ処理装置１０の異常を検出する故障検出回路１６を設け、データ処理装置２０に、データ処理装置２０の異常を検出する故障検出回路２６を設けている。
【００２１】
次に、動作について説明する。
データ処理装置１０、２０は、故障検出回路１６、２６により、それぞれのデータ処理
装置の異常を検出し、異常が検出された場合には、共有メモリ１３、２３に格納された演算結果データを無効とする。
さらに、故障検出情報を共有メモリ１３、２３に格納し、表示装置５０により、故障検出情報も合わせてトレース表示することができる。
【００２２】
実施の形態５によれば、各データ処理装置に故障検出回路を有し、故障が検出された場合には共有メモリ上の演算データを無効にするとともに、故障検出情報と演算結果とを対比することで、エラートレースの精度を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の実施の形態１による二重化制御装置を示す構成図である。
【図２】この発明の実施の形態２による二重化制御装置を示す構成図である。
【図３】この発明の実施の形態３による二重化制御装置を示す構成図である。
【図４】この発明の実施の形態４による二重化制御装置を示す構成図である。
【図５】この発明の実施の形態５による二重化制御装置を示す構成図である。
【符号の説明】
【００２４】
１０  データ処理装置
１１  ＣＰＵ
１２  メモリ
１３  共有メモリ
１４  ＣＰＵバス
１５  通信Ｉ／Ｆ
１６  故障検出回路
２０  データ処理装置
２１  ＣＰＵ
２２  メモリ
２３  共有メモリ
２４  ＣＰＵバス
２５  通信Ｉ／Ｆ
２６  故障検出回路
３０  通信バス
４０  入出力装置
４１  ＣＰＵ
４２  入出力回路
４３  共有メモリ
４４  ＣＰＵバス
４５  通信Ｉ／Ｆ
５０  表示装置
５１  ＣＰＵ
５２  表示回路
５４  ＣＰＵバス
５５  通信Ｉ／Ｆ
【図１】
2010102565.tif 000003
【図２】
2010102565.tif 000004
【図３】
2010102565.tif 000005
【図４】
2010102565.tif 000006
【図５】
2010102565.tif 000007