(57)【要約】【課題】ＥＳＤ保護回路を構成するダイオードのジャンクション耐圧を向上し、かつ素子面積を小さくしても十分に電流を流すことのできる保護ダイオードを備えた半導体装置およびその製造方法を提供する。【解決手段】半導体層Ｓに形成された第１導電型不純物の低濃度層２と、第１導電型不純物の低濃度層２の表面側に埋め込むように形成された素子分離膜１０と、第１導電型不純物の低濃度層２における素子分離膜１０の一方側に形成された第１導電型不純物の中濃度層１と、第１導電型不純物の低濃度層２における第１導電型不純物の中濃度層１とは反対側の素子分離膜１０の他方側に形成された第２導電型不純物の中濃度層４と、第１導電型不純物の中濃度層１の表面側に形成された第１導電型不純物の高濃度層３と、第２導電型不純物の中濃度層４の表面側に形成された第２導電型不純物の高濃度層５とを有してなる保護ダイオードを備え、第１導電型不純物の中濃度層１と第２導電型不純物の中濃度層４とが相互に接触していないことを特徴とする半導体装置。【選択図】図１
2010123796.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型不純物の低濃度層と、該第１導電型不純物の低濃度層の表面側に埋め込むように形成された素子分離膜と、第１導電型不純物の低濃度層における前記素子分離膜の一方側に形成された第１導電型不純物の中濃度層と、第１導電型不純物の低濃度層における前記第１導電型不純物の中濃度層とは反対側の素子分離膜の他方側に形成された第２導電型不純物の中濃度層と、前記第１導電型不純物の中濃度層の表面側に形成された第１導電型不純物の高濃度層と、前記第２導電型不純物の中濃度層の表面側に形成された第２導電型不純物の高濃度層とを有してなる保護ダイオードを備え、
第１導電型不純物の中濃度層と第２導電型不純物の中濃度層とが相互に接触していないことを特徴とする半導体装置。
【請求項２】
前記第２導電型不純物の高濃度層が、第２導電型不純物の中濃度層の表面から内部に渡って第２導電型不純物が高濃度に注入されて拡散した不純物拡散層からなる請求項１に記載の半導体装置。
【請求項３】
前記第２導電型不純物の高濃度層が、第２導電型不純物の中濃度層の表面上に形成され、かつ第２導電型不純物が高濃度に注入された多結晶シリコン層からなる請求項１に記載の半導体装置。
【請求項４】
前記第１導電型不純物の中濃度層は素子分離膜よりも深く形成され、かつ素子分離膜の下まで広がっている請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１導電型不純物の中濃度層は素子分離膜よりも５０ｎｍ以上深く形成されている請求項４に記載の半導体装置。
【請求項６】
前記第２導電型不純物の中濃度層が素子分離膜と接触している請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記半導体層が半導体基板であり、
同一の前記半導体基板上に、高耐圧トランジスタと低耐圧トランジスタを有する内部回路と、前記保護ダイオードと、前記内部回路と接続される電源配線および接地配線とが形成され、前記保護ダイオードの第２導電型不純物の高濃度層と第１導電型不純物の高濃度層が前記電源配線と接地配線に電気的に接続されている請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記半導体層が半導体基板であり、
同一の前記半導体基板上に、高耐圧トランジスタと低耐圧トランジスタを有する内部回路と、前記保護ダイオードと、前記内部回路と接続される電源配線と入力配線と接地配線とが形成され、前記保護ダイオードの第２導電型不純物の高濃度層と第１導電型不純物の高濃度層が前記入力配線と接地配線に電気的に接続されている請求項１〜６のいずれか１つに記載の半導体装置。
【請求項９】
表面側に第１導電型不純物低濃度層を有するまたは有さない半導体基板の表面に素子分離膜を埋め込み形成する工程（Ａ）と、
前記半導体基板が第１導電型不純物の低濃度層を有さない場合に、半導体基板に表面側から第１導電型不純物を低濃度で注入し熱処理して拡散させて、半導体基板の表面側に第１導電型不純物の低濃度層を形成する工程（Ｂ）と、
前記第１導電型不純物の低濃度層における前記素子分離膜の一方側に第１導電型不純物を複数回注入し、かつ第１導電型不純物の低濃度層における素子分離膜の他方側に第２導電型不純物を複数回注入する工程（Ｃ）と、
工程（Ｃ）を経た半導体基板を熱処理して第１および第２導電型不純物を拡散させることにより、第１導電型不純物の低濃度層における素子分離膜の一方側に第１導電型不純物の中濃度層およびその表面側の第１導電型不純物の高濃度層を形成し、かつ第１導電型不純物の低濃度層における素子分離膜の他方側に第２導電型不純物の中濃度層およびその表面側の第２導電型不純物の高濃度層を形成する工程（Ｄ）とを含む保護ダイオードの形成工程を備え、
前記第１導電型不純物の中濃度層と前記第２導電型不純物の中濃度層とを相互に接触させないように形成することを特徴とする半導体装置の製造方法。
【請求項１０】
同一の半導体基板上に高耐圧トランジスタと低耐圧トランジスタを有する内部回路を形成する工程をさらに含み、
工程（Ｃ）における第１導電型不純物の中濃度層を形成するための第１導電型不純物の注入が、前記低耐圧トランジスタ形成領域への第１導電型ウェル注入を兼ねる請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードを静電破壊保護素子として利用する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置は外部からの高い電圧の静電気で内部回路（動作回路）が破壊してしまう場合がある。そのため、半導体装置の内部に保護素子を設け、内部回路に高い電圧が掛からないように保護素子で静電気を逃がすことにより、内部回路の保護を行っている。
例えば、図１２Ａおよび１２Ｂに示すように、電源線端子あるいは入力端子に静電気によるサージが加わった場合、内部回路が壊れる前に保護素子にて静電気を逃がすことにより、内部回路を保護することができる。但し、この保護素子は、静電気が加わらない時は、正常な回路動作を行うために十分な耐圧が必要である。それは、保護素子は、内部回路が動作に必要とする電圧以上の耐圧をもっていなければ、内部回路の動作の邪魔をするからである。
【０００３】
そのため、従来技術１として、例えば、液晶ドライバーのような高耐圧の装置では、保護素子も高耐圧を有することが望まれており、高耐圧の保護素子としてはトランジスタ型の保護素子が提案されている（例えば、特許文献１参照）。
このトランジスタ型の保護素子は、特許文献１の図５（ａ）に示すように、Ｎウェル２５の表面側に形成されたＮ+拡散層２２と、Ｎウェル２５を包囲するＰウェル２４の表面側に形成されたＮ+拡散層２３とが、Ｐ型半導体基板５１上に形成されており、Ｎ+拡散層２２、２３の間にＮウェル２４を形成することで、不純物濃度勾配の緩やかな接合を形成し、それによって耐圧を向上させている。
【０００４】
また、保護素子の面積が大きくなるほど、半導体装置全体の面積も大きくなるため、１枚の半導体ウェハから取れるチップ数は減少してコストアップとなる。そのため、１つの保護素子が流せる電流量を多くすることで、半導体装置全体の面積に対する保護素子の占有面積が実質的に小さくなり、１枚の半導体ウェハから取れるチップ数の減少を抑制するあるいはチップ数を増加させることができるため好ましい。
そのため、従来技術２として、電流を多く流せる保護素子として、ダイオード型の保護素子が提案されている（例えば、特許文献２参照）。
【０００５】
このダイオード型の保護素子は、特許文献２の第４図に示すように、Ｎ型基板６の表面側に素子分離膜として四角リング形のシリコン酸化膜１を形成し、シリコン酸化膜１の内側領域にシリコン酸化膜１と接しないようにＮ型不純物領域４を形成し、かつその表面側にシリコン酸化膜１と接するＰ+型不純物領域２を形成し、シリコン酸化膜１の外側領域にシリコン酸化膜１と接するＮ型不純物領域４を形成し、かつその表面側にシリコン酸化膜１と接するＮ+型不純物領域３を形成している。
このダイオード型の保護素子によれば、Ｎ+型不純物領域３の下にＮ型不純物領域４を配置することで、寄生抵抗が小さくなり効率よく電流を流すことが可能とされている。また、シリコン酸化膜１に接しないようにＰ+型不純物領域２の下にＮ型不純物領域４を配置することで、Ｐ+型不純物領域２の端に電界を集中させることなく多くの電流を流すことができるとされている。
【０００６】
【特許文献１】特開平１１−２８４１２８号公報
【特許文献２】実開昭５９−１６１６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術１のトランジスタ型の保護素子は、上述のようにＮ+拡散層２２、２３の間に不純物濃度の低いＮウェル２４を形成することで、不純物濃度勾配の緩やかな接合を形成しているが、それによって図１３に示す保護素子Ｄの等価回路における抵抗Ｒを上げることになる。その結果、保護素子を流れる逆方向電流は抵抗Ｒによる制限を受けてしまい、保護素子本来が流せる電流よりはるかに小さくなってしまう。
そのため、この保護素子は静電気を十分逃がすことができず、内部回路の破壊を生じてしまうおそれがある。また、十分静電気を逃がすためには、保護素子の面積を大きくする必要があるが、そうすると半導体装置全体の面積が増大し、１枚の半導体ウェハから取れるチップ数が減少してコストが増加するという問題が生じる。
【０００８】
また、従来技術２のダイオード型の保護素子は、上述の構造とすることにより流せる電流量を多くしているが、接合耐圧は１０Ｖ前後となってしまい、もっと耐圧の必要な半導体装置（例えば、液晶ドライバー）では使用することができない。また、この保護素子では、電流を多く流すための不純物の注入回数が増加して、製造コストが上昇してしまう。これは、ダイオードの底面（端部を除く部分）の耐圧を調整する注入と基板抵抗を下げる注入を兼ねている為に、低耐圧トランジスタのウェルと兼ねることができずダイオードの耐圧にあわせて独立した工程が必要な為である。
【０００９】
本発明は、このような課題に鑑みなされたものであり、静電気放電（ＥＳＤ：electrostatic discharge）の保護回路を構成するダイオードの接合耐圧を向上し、かつ素子面積を小さくしても十分に電流を流すことのできるダイオードを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
かくして、本発明によれば、半導体層に形成された第１導電型不純物の低濃度層と、該第１導電型不純物の低濃度層の表面側に埋め込むように形成された素子分離膜と、第１導電型不純物の低濃度層における前記素子分離膜の一方側に形成された第１導電型不純物の中濃度層と、第１導電型不純物の低濃度層における前記第１導電型不純物の中濃度層とは反対側の素子分離膜の他方側に形成された第２導電型不純物の中濃度層と、前記第１導電型不純物の中濃度層の表面側に形成された第１導電型不純物の高濃度層と、前記第２導電型不純物の中濃度層の表面側に形成された第２導電型不純物の高濃度層とを有してなる保護ダイオードを備え、第１導電型不純物の中濃度層と第２導電型不純物の中濃度層とが相互に接触していない半導体装置が提供される。
【００１１】
また、本発明の別の観点によれば、表面側に第１導電型不純物低濃度層を有するまたは有さない半導体基板の表面に素子分離膜を埋め込み形成する工程（Ａ）と、前記半導体基板が第１導電型不純物の低濃度層を有さない場合に、半導体基板に表面側から第１導電型不純物を低濃度で注入し熱処理して拡散させて、半導体基板の表面側に第１導電型不純物の低濃度層を形成する工程（Ｂ）と、前記第１導電型不純物の低濃度層における前記素子分離膜の一方側に第１導電型不純物を複数回注入し、かつ第１導電型不純物の低濃度層における素子分離膜の他方側に第２導電型不純物を複数回注入する工程（Ｃ）と、工程（Ｃ）を経た半導体基板を熱処理して第１および第２導電型不純物を拡散させることにより、第１導電型不純物の低濃度層における素子分離膜の一方側に第１導電型不純物の中濃度層およびその表面側の第１導電型不純物の高濃度層を形成し、かつ第１導電型不純物の低濃度層における素子分離膜の他方側に第２導電型不純物の中濃度層およびその表面側の第２導電型不純物の高濃度層を形成する工程（Ｄ）とを含む保護ダイオードの形成工程を備え、前記第１導電型不純物の中濃度層と前記第２導電型不純物の中濃度層とを相互に接触させないように形成する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、保護ダイオードは、内部回路が破壊する直前の電圧での保護ダイオードに流すことのできる電流が増加する。その結果、ＥＳＤ保護に必要な電流を流すために必要な保護ダイオードの面積を小さくすることができるため、半導体装置全体の面積が小さくなり、１枚の半導体ウェハから取り出せる半導体装置の数が増加し、半導体装置１個当たりのコストを低減することができる。
また、第２導電型不純物の高濃度層の下に第２導電型不純物の中濃度層を配置することによって、第１導電型不純物の中濃度層を第２導電型不純物の高濃度層から離れた位置に配置することができ、それによって保護ダイオードの耐圧を十分確保することができる。例えば、２０Ｖ以上の電圧では、第１導電型不純物の中濃度層を第２導電型不純物の高濃度層から約０．４５μｍ以上離すことで耐圧を十分確保することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の半導体装置は、半導体層に形成された第１導電型不純物の低濃度層と、該第１導電型不純物の低濃度層の表面側に埋め込むように形成された素子分離膜と、第１導電型不純物の低濃度層における前記素子分離膜の一方側に形成された第１導電型不純物の中濃度層と、第１導電型不純物の低濃度層における前記第１導電型不純物の中濃度層とは反対側の素子分離膜の他方側に形成された第２導電型不純物の中濃度層と、前記第１導電型不純物の中濃度層の表面側に形成された第１導電型不純物の高濃度層と、前記第２導電型不純物の中濃度層の表面側に形成された第２導電型不純物の高濃度層とを有してなる保護ダイオードを備え、第１導電型不純物の中濃度層と第２導電型不純物の中濃度層とが相互に接触していないことを特徴とする。
以下、第１導電型不純物の低、中または高濃度層を第１導電型低、中または高濃度層と略称し、第２導電型不純物の低、中または高濃度層を第２導電型低、中または高濃度層と略称する。
【００１４】
この半導体装置は、少なくとも保護ダイオードを備えておればよく、内部回路をさらに備えている場合は、保護ダイオードが内部回路（動作回路）を静電気放電から保護する役割を担う。また、この半導体装置が内部回路を備えていない場合は、動作回路を有する他の半導体装置と配線接続することにより、保護回路が外部の動作回路をＥＳＤ保護することができる。この場合、保護ダイオードによってＥＳＤ保護される内部または外部の動作回路としては、例えば、高耐圧トランジスタと低耐圧トランジスタを有する動作回路、液晶ドライバー、フラッシュメモリ等が挙げられる。
【００１５】
この半導体装置において、半導体層としては、半導体基板自体あるいは絶縁基板上に形成された半導体層にて構成することができる。また、半導体層が半導体基板からなる場合は、この半導体基板は第１導電型を示すものを用いることができる。
半導体層としては、代表的にシリコン層が挙げられる。
ここで、本発明において、第１導電型はｎ型またはｐ型を意味し、第２導電型は第１導電型とは反対のｐ型またはｎ型を意味する。
【００１６】
保護ダイオードにおいて、第２導電型不純物高濃度層は、（１）第２導電型不純物中濃度層の表面から内部に渡って第２導電型不純物が高濃度に注入されて拡散した不純物拡散層からなっても、あるいは（２）第２導電型不純物中濃度層の表面上に形成され、かつ第２導電型不純物が高濃度に注入された多結晶シリコン層からなってもよい。
（２）の場合、（１）に比較して更に高耐圧の回路に最適で同一サイズの場合より高耐圧である。
【００１７】
保護ダイオードにおいて、第１導電型中濃度層は素子分離膜よりも深く形成され、かつ素子分離領域の下まで広がっていることが、寄生抵抗を下げ電流効率を十分上げることができる観点から好ましい。
具体的には、第１導電型中濃度層は素子分離膜よりも５０ｎｍ以上深く形成されていることが好ましく、素子分離膜の最深部から第１導電型中濃度層の最深部までの距離が５０ｎｍ未満であると、電流効率を十分上げ難くなる。つまり、素子分離膜下の抵抗は、第１導電型中濃度層の厚みが厚いほど抵抗が低く、５０ｎｍ以上あれば電流効率を十分上げることができる。
【００１８】
この保護ダイオードにおいて、第１導電型低濃度層の不純物濃度としては１Ｅ１６〜３Ｅ１７ｃｍ-3程度であり、第１導電型中濃度層の不純物濃度としては２Ｅ１６〜６Ｅ１８ｃｍ-3程度であり、第１導電型高濃度層の不純物濃度としては1Ｅ２０ｃｍ-3前後（0.8〜３Ｅ２０ｃｍ-3程度）である。
また、この保護ダイオードにおいて、第２導電型中濃度層の不純物濃度としては、１Ｅ１８〜４Ｅ１８ｃｍ-3程度であり、第２導電型高濃度層の不純物濃度としては１Ｅ２０ｃｍ-3前後（０．８〜３E２０ｃｍ-3程度）である。
【００１９】
この保護ダイオードは、表面側に第１導電型低濃度層を有するまたは有さない半導体基板の表面に素子分離膜を埋め込み形成する工程（Ａ）と、前記半導体基板が第１導電型低濃度層を有さない場合に、半導体基板に表面側から第１導電型不純物を低濃度で注入し熱処理して拡散させて、半導体基板の表面側に第１導電型低濃度層を形成する工程（Ｂ）と、前記第１導電型低濃度層における前記素子分離膜の一方側に第１導電型不純物を複数回注入し、かつ第１導電型低濃度層における素子分離膜の他方側に第２導電型不純物を複数回注入する工程（Ｃ）と、工程（Ｃ）を経た半導体基板を熱処理して第１および第２導電型不純物を拡散させることにより、第１導電型低濃度層における素子分離膜の一方側に第１導電型中濃度層およびその表面側の第１導電型高濃度層を形成し、かつ第１導電型低濃度層における素子分離膜の他方側に第２導電型不純物中濃度層およびその表面側の第２導電型不純物高濃度層を形成する工程（Ｄ）とを含む保護ダイオードの形成工程を備え、前記第１導電型中濃度層と前記第２導電型不純物中濃度層とを相互に接触させないように形成する半導体装置の製造方法により製造することができる。
以下、本発明の実施形態を図面を参照しながら説明する。なお、以下の実施形態は一例であり、本発明を限定するものではない。
【００２０】
（実施形態１）
図１は本発明の半導体装置の実施形態１における部分的な断面図であって、図１（Ａ）は保護ダイオードであり、図１（Ｂ）は低耐圧トランジスタである。図２〜図５は実施形態１の半導体装置における保護ダイオードと低耐圧トランジスタの製造工程図である。図６は実施形態１の保護ダイオードを示す概略平面図である。
【００２１】
実施形態１の保護ダイオードは、図１（Ａ）に示すように、シリコン基板Ｓの一面側に形成されたｐ型低濃度層２と、ｐ型低濃度層２の表面側に埋め込むように形成された四角リング形の素子分離膜１０と、ｐ型低濃度層２における素子分離膜１０の内側領域に形成されたｎ型中濃度層４と、ｐ型低濃度層２における素子分離膜１０の外側の四角形リング形領域に形成されたｐ型中濃度層１と、ｎ型中濃度層４の表面側に形成されたｎ型高濃度層５と、ｐ型中濃度層１の表面側に形成されたｐ型高濃度層３とを有する。この場合、上述の第１導電型がｐ型となり、第２導電型がｎ型となっている。
【００２２】
詳しく説明すると、素子分離膜１０は、深さ２５０〜６００ｎｍ程度、幅７００ｎｍ〜数μｍ程度である。
ｐ型中濃度層１の深さは３００〜１０００ｎｍ程度と素子分離膜１０の深さよりも５０ｎｍ以上深くなっており、ｐ型中濃度層１の素子分離膜１０よりも深い部分は、素子分離膜１０の下に幅半分程度まで広がって覆っている。また、ｐ型高濃度層３の深さは２００〜４００ｎｍ程度、幅は１０００〜３０００ｎｍ程度である。
また、ｎ型中濃度層４の深さは３０００〜４０００ｎｍ程度、ｎ型高濃度層５の深さは１００〜４００ｎｍ程度であり、各層４、５の端部は素子分離膜１０に接している。
【００２３】
さらに、保護ダイオードは、表面側に、ｎ型高濃度層５とｐ型高濃度層３に連通するコンタクトホールを有する層間絶縁膜９が形成されると共に、コンタクトホール内に導電性接続部１１が埋込み形成されている。また、層間絶縁膜９上には各導電性接続部１１と接触する電極１２ａ、１２ｂが形成されており、各電極１２ａ、１２ｂは導電性接続部１１を介してｎ型高濃度層５とｐ型高濃度層３に電気的に接続している。
【００２４】
また、実施形態１の半導体装置は、図９Ａを参照して説明すると、同一のシリコン基板Ｓ上に、図示しない高耐圧トランジスタと図１（Ｂ）に示す低耐圧トランジスタを有する内部回路と、図１（Ａ）の構造の保護ダイオードと、内部回路と接続される電源配線および接地配線とが形成され、保護ダイオードのｎ型高濃度層５とｐ型高濃度層３が電極１２ａ、１２ｂを介して電源配線と接地配線に電気的に接続されている。
あるいは、実施形態１の半導体装置は、図９Ｂを参照して説明すると、同一のシリコン基板Ｓ上に、図示しない高耐圧トランジスタと図１（Ｂ）に示す低耐圧トランジスタを有する内部回路と、図１の構造の保護ダイオードと、内部回路と接続される電源配線と入力配線と接地配線とが形成され、保護ダイオードのｎ型高濃度層５とｐ型高濃度層３が電極１２ａ、１２ｂを介して入力配線と接地配線に電気的に接続されている。
【００２５】
次に、この半導体装置の特徴部分である保護ダイオードを低圧トランジスタと並行して製造する製造方法について、図２〜図５を参照しながら説明する。なお、図２〜図５において、図面左側の（Ａ１）および（Ａ２）が保護ダイオードの製造工程を表し、図面右側の（Ｂ１）および（Ｂ２）が低耐圧トランジスタの製造工程を表している。
まず、図２（Ａ１）および図２（Ｂ１）に示すように、選択酸化法、溝埋込み分離法、選択エピタキシャル法等の公知の方法を用いて、シリコン基板Ｓの一面の素子分離領域にデバイスに最適な深さ２５０〜６００ｎｍの四角リング形の素子分離膜１０を形成する。
【００２６】
続いて、図２（Ｂ２）に示すように、シリコン基板Ｓの一面における素子分離膜１０を含む低耐圧トランジスタ形成領域上に、フォトエッチング技術を用いてレジスト膜Ｒ１を形成し、レジスト膜Ｒ１をマスクとして、図２（Ａ２）に示すように、ｐ型不純物イオンをイオン注入機を用いてシリコン基板Ｓの保護ダイオード形成領域に打ち込み、熱処理してｐ型低濃度層２を形成する（図３（Ａ１）参照）。この際、例えば、Ｂ+を２０〜７００ＫｅＶのエネルギーで１Ｅ１２〜２Ｅ１３ｃｍ-2の注入量で複数段注入し、その後、例えば９００〜１０５０℃で１０〜６０分の熱処理を行う。
熱処理によって、ｐ型不純物は深さ０．２〜２．０μｍの間で拡散する。また、その時の濃度分布は、図７のグラフの実線のように１Ｅ１６〜３Ｅ１７ｃｍ-3になる。
その後、レジスト膜Ｒ１をアッシング処理にて除去する。
【００２７】
次に、図３（Ａ１）に示すように、保護ダイオード形成領域における素子分離膜１０の外側領域を覆いかつ内側領域で開口すると共に、低耐圧トランジスタ形成領域を覆うレジスト膜Ｒ２を形成し、レジスト膜Ｒ１、Ｒ２をマスクとして、保護ダイオード形成領域の素子分離膜１０の内側領域にｎ型中濃度層４を形成するためのｎ型不純物を注入する。この際、例えば、Ｐ+を６０〜２００ＫｅＶのエネルギーで１Ｅ１２〜２Ｅ１３ｃｍ-2の注入量で、濃度が１Ｅ１８ｃｍ-3以上となるように注入する。
その後、レジスト膜Ｒ２をアッシング処理にて除去する。
【００２８】
次に、図３（Ａ２）および(Ｂ２)に示すように、保護ダイオード形成領域における素子分離膜１０の内側領域を覆いかつ外側領域で開口すると共に、低耐圧トランジスタ形成領域におけるＮウェル形成領域を覆うレジスト膜Ｒ３を形成する。そして、このレジスト膜Ｒ３をマスクとして、保護ダイオード形成領域における素子分離膜１０の外側領域および低耐圧トランジスタ形成領域におけるＰウェル形成領域に、ｐ型中濃度層１およびＰウェル１ａを形成するためのｐ型不純物を中濃度で注入する（図４（Ａ２）、（Ｂ２）参照）。つまり、ｐ型中濃度層１を形成するためのｐ型不純物の注入が、低耐圧トランジスタ形成領域へのｐ型ウェル注入を兼ねている。この際、例えば、Ｂ+を２０〜３００ＫｅＶのエネルギーで１Ｅ１３〜６Ｅ１３ｃｍ-2の注入量で複数段注入し、素子分離膜１０よりも５０〜３００ｎｍ深い範囲において、ｐ型低濃度層２の濃度（１Ｅ１６〜３Ｅ１７ｃｍ-3）に対して２〜２０倍の濃度、すなわち２Ｅ１６〜６Ｅ１８ｃｍ-3とする。濃度分布は、図７の破線のようになる。
その後、レジスト膜Ｒ３をアッシング処理にて除去する。
【００２９】
次に、図４（Ａ１）および（Ｂ１）に示すように、保護ダイオード形成領域および低耐圧トランジスタ形成領域におけるＰウェル形成領域を覆いかつ低耐圧トランジスタ形成領域におけるＮウェル形成領域で開口するレジスト膜Ｒ４を形成する。そして、このレジスト膜Ｒ４をマスクとして、低耐圧トランジスタにおけるＮウェル形成領域に、Ｎウェル８を形成するためのｎ型不純物を中濃度で注入する（図４（Ｂ２）参照）。この際、例えば、Ｐ+を２０〜３００ＫｅＶのエネルギーで１Ｅ１３〜６Ｅ１３ｃｍ-2の注入量で、濃度が２Ｅ１６〜６Ｅ１８ｃｍ-3となるように複数段注入する。
その後、レジスト膜Ｒ４をアッシング処理にて除去する。
【００３０】
続いて、図４（Ａ２）および（Ｂ２）に示すように、保護ダイオード形成領域における素子分離膜１０の内側領域を覆いかつ外側領域で開口すると共に、低耐圧トランジスタ形成領域におけるＰウェル形成領域を覆いかつＮウェル形成領域で開口するレジスト膜Ｒ５３を形成する。そして、レジスト膜Ｒ５をマスクとして、保護ダイオード形成領域における素子分離膜１０の外側領域および低耐圧トランジスタ形成領域のＮウェル形成領域に、ｐ型高濃度層３、３ａを形成するためのｐ型不純物を高濃度で注入する。この際、例えば、ＢＦ2+を２０〜６０ＫｅＶで１Ｅ１５〜５Ｅ１５ｃｍ-2の注入量で、濃度が１Ｅ２０ｃｍ-3前後になるように注入する。
その後、レジスト膜Ｒ５をアッシング処理にて除去する。
【００３１】
なお、図４（Ａ１）および（Ｂ１）と図４（Ａ２）および（Ｂ２）で示す工程の間に、低耐圧トランジスタ形成領域におけるＮウェル形成領域およびＰウェル形成領域に、ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の両側にサイドウォールスペーサを形成する工程が行われる。
【００３２】
次に、図５（Ａ１）および（Ｂ１）に示すように、保護ダイオード形成領域における素子分離膜１０の外側領域を覆いかつ内側領域で開口すると共に、低耐圧トランジスタ形成領域におけるＮウェル形成領域を覆いかつＰウェル形成領域で開口するレジスト膜Ｒ６を形成する。そして、レジスト膜Ｒ６をマスクとして、保護ダイオード形成領域における素子分離膜１０の内側領域および低耐圧トランジスタ形成領域のＰウェル形成領域に、ｎ型高濃度層５、５ａを形成するためのｎ型不純物を高濃度で注入する。この際、例えば、Ａｓ+を２０〜６０ＫｅＶで１Ｅ１５〜５Ｅ１５ｃｍ-2の注入量で、濃度が１Ｅ２０ｃｍ-3前後になるように注入する。
その後、レジスト膜Ｒ６をアッシング処理にて除去する。
【００３３】
次に、図５（Ａ２）および（Ｂ２）に示すように、例えば、８００℃〜９００℃で１０分〜６０分の活性化熱処理、あるいはＲＴＡ（Rapid Thermal Aneal）を用いて１０００〜１０５０℃で１０〜２０秒のアニールを行うことにより、シリコン基板Ｓ中に注入された不純物を拡散させる。これにより、保護ダイオード形成領域において、素子分離膜１０の内側領域にｎ型中濃度層４およびその上のｎ型高濃度層５が形成され、素子分離膜１０の外側領域にｐ型中濃度層１およびその上のｐ型高濃度層３が形成された、保護ダイオードが形成される。
それと同時に、低耐圧トランジスタ形成領域において、Ｎウェル８上のゲート電極の両側にｐ型高濃度層３ａを有するｐチャネルＭＯＳＦＥＴが形成され、かつＰウェル１ａ上のゲート電極の両側にｎ型高濃度層５ａを有するｎチャネルＭＯＳＦＥＴが形成される。
【００３４】
その後、図１（Ａ）および（Ｂ）に示すように、保護ダイオードおよび低耐圧トランジスタの上に層間絶縁膜９として、例えばＢＰＳＧ（ボロン−リン−シリコン−グラス膜）を堆積し、層間絶縁膜９におけるｎ型高濃度層５、５ａとｐ型高濃度層３、３ａに対応する位置にエッチングにてコンタクトホールを形成する。そして、スパッタ法やＣＶＤ法等により層間絶縁膜９上に導電性材料膜をコンタクトホールが完全に埋まる膜厚で堆積し、層間絶縁膜９上の余計な導電性材料膜を除去することにより、各導電性接続部１１およびこれらと電気的に接続する電極１２ａ、１２ｂ、１２ｃ、１２ｄを形成する。
【００３５】
その後、同一のシリコン基板Ｓ上に形成した上述の電源配線または入力配線に保護ダイオードの電極１２ａを配線にて接続することによってｎ型高濃度層５と電源配線または入力配線とを電気的に接続し、接地配線に保護ダイオードの電極１２ｂを配線にて接続することによってｐ型高濃度層３と接地配線とを電気的に接続する（図９（Ａ）、（Ｂ）参照）。
【００３６】
なお、図示省略した高耐圧トランジスタは、ｎ型およびｐ型不純物の注入条件が低耐圧トランジスタとは異なるため、ゲート絶縁膜、ゲート電極およびサイドウォールスペーサの形成工程を除いて図２〜図５とは別工程にて製造する。
その製造工程を簡単に説明すると、まず、高耐圧ゲート絶縁膜を形成後、高耐圧のドリフトを形成する。第１導電型ドリフト層と第２導電型ドリフト層は、それぞれダイオードの第１中濃度層と第２中濃度層と兼ねることが可能である。低耐圧領域のゲート絶縁膜を形成するためフォトリソグラフを使い高耐圧領域をマスクして、HF溶液を使ってエッチングした後、熱酸化法で低耐圧ゲート絶縁膜を形成する。低耐圧領域のゲート電極およびサイドウォールスペーサ加工と同時に高耐圧領域のゲート電極・サイドウォールスペーサを加工する。ソースドレインの高濃度層は低耐圧領域と同時に形成する。
【００３７】
実施形態１の製造工程によれば、保護ダイオード形成領域への不純物注入と低耐圧トランジスタ形成領域への不純物注入が、図３（Ａ２）と（Ｂ２）の工程と、図４（Ａ２）と（Ｂ２）の工程と、図５（Ａ１）と（Ｂ１）の工程とで同時に行うことができるため、製造工数の短縮化を図ることができる。
【００３８】
（実施形態２）
図８は本発明の半導体装置の実施形態２における保護ダイオードを示す断面図である。
実施形態１の保護ダイオードは、ｎ型高濃度層５が、ｎ型中濃度層４の表面から内部に渡ってｎ型不純物が高濃度に注入されて拡散した不純物拡散層からなるが、実施形態２の保護ダイオードは、ｎ型高濃度層６が、ｎ型中濃度層４の表面上に形成され、かつｎ型不純物が高濃度に注入された多結晶シリコン層からなる点が異なる。実施形態２におけるその他の構成は、実施形態１と概ね同様である。なお、図８中の要素において、図１と同様の要素には同一の符号を付している。
【００３９】
実施形態２の保護ダイオードの製造において、まず、図２（Ａ１）〜図３（Ａ２）まで実施形態１と同じ工程を行う。
次に、図９（Ａ１）に示すように、保護ダイオード形成領域上に、例えばＣＶＤ法により絶縁膜７（例えばシリコン酸化膜）を５〜１５ｎｍ程度の膜厚で形成し、その絶縁膜７上に、素子分離膜１０の外側領域を覆いかつ内側領域で開口するレジスト膜Ｒ７を形成する。そして、レジスト膜Ｒ７をマスクとして絶縁膜７を、例えばＲＩＥ（Reactive Ion Etch）によりドライエッチングして、ｎ型中濃度層４の表面を露出させる。
その後、レジスト膜Ｒ７を除去する。
【００４０】
次に、絶縁膜７およびｎ型中濃度層４の上に、例えばＣＶＤ法を用いて１００〜２００ｎｍの膜厚で多結晶シリコン膜６ａを形成する。そして、図９（Ｂ）に示すように、多結晶シリコン膜６ａ上に、素子分離膜１０の内側領域を覆いかつ外側領域で開口するレジスト膜Ｒ８を形成し、このレジスト膜Ｒ８をマスクとして、多結晶シリコン膜６ａと絶縁膜７をドライエッチングする。このドライエッチングは、多結晶シリコン膜６ａと絶縁膜７のそれぞれに最適なＲＩＥ装置にて既知な方法を使って行ってもよい。
その後、レジスト膜Ｒ８を除去する。
【００４１】
次に、図９（Ｃ）に示すように、残存した多結晶シリコン膜６ａと絶縁膜７を完全に覆いかつ素子分離膜１０の外側領域で開口するレジスト膜Ｒ９を形成し、このレジスト膜Ｒ９をマスクとして、ｐ型高濃度層３を形成するためのｐ型不純物を高濃度に注入する。この際の注入条件は、図４（Ａ２）と同様である。
その後、レジスト膜Ｒ９を除去する。
【００４２】
次に、図９（Ｄ）に示すように、多結晶シリコン膜６ａと絶縁膜７を完全に露出させかつ素子分離膜１０の外側領域を覆うレジスト膜Ｒ１０を形成し、このレジスト膜Ｒ１０をマスクとして、ｎ型高濃度層６を形成するためのｎ型不純物を多結晶シリコン膜６ａ中に高濃度に注入する。この際、例えば、多結晶シリコン膜６ａの膜厚が１５ｎｍの場合、Ａｓ+を３０ＫｅＶで１Ｅ１５〜５Ｅ１５ｃｍ-2の注入量で、濃度が１Ｅ２０ｃｍ-3前後になるように注入する。
【００４３】
その後、実施形態１と同様に、例えば、８００℃〜９００℃で１０分〜６０分の活性化熱処理、あるいはＲＴＡ（Rapid Thermal Aneal）を用いて１０００〜１０５０℃で１０〜２０秒のアニールを行うことにより、シリコン基板Ｓ中および多結晶シリコン膜６ａ中に注入された不純物を拡散させる。これにより、素子分離膜１０の内側領域にｎ型中濃度層４およびその上のｎ型高濃度層６が形成され、かつ素子分離膜１０の外側領域にｐ型中濃度層１およびその上のｐ型高濃度層３が形成されることによって、実施形態２の保護ダイオードが形成される。
【００４４】
その後、図８に示すように、実施形態１と同様に、シリコン基板Ｓ上に層間絶縁膜９を形成し、層間絶縁膜９にコンタクトホールを形成し、コンタクトホールを完全に埋め込む膜厚の導電性材料膜によって導電性接続部１１および電極１２ａ、１２ｂを形成する。
さらに、実施形態１と同様に、同一のシリコン基板Ｓ上に形成した上述の電源配線または入力配線に保護ダイオードの電極１２ａを配線にて接続して、ｎ型高濃度層５と電源配線または入力配線とを電気的に接続し、接地配線に保護ダイオードの電極１２ｂを配線にて接続して、ｐ型高濃度層３と接地配線とを電気的に接続する（図９（Ａ）、（Ｂ）参照）。
【００４５】
なお、実施形態２においても、保護ダイオードの製造と同時に低耐圧トランジスタを形成することができる。その製造工程の一例は次のようである。
まず、図２（Ａ１）、（Ｂ１）〜図４（Ａ１）、（Ｂ１）の工程まで実施形態１と同様に行う。
次に、保護ダイオード形成領域において図９（Ａ）および（Ｂ）の工程を行い、かつ、図９（Ａ）および（Ｂ）で形成する絶縁膜７および多結晶シリコン層７の材料にて低耐圧トランジスタ形成領域にゲート絶縁膜およびゲート電極を形成し、その後、ゲート電極の両側にサイドウォールスペーサを形成する。
次に、図９（Ｃ）および図４（Ｂ２）の工程を並行して行い、続いて、図９（Ｄ）および図５（Ｂ１）の工程を並行して行う。
その後、熱処理してシリコン基板Ｓ中に注入された不純物を拡散させ、後の工程は実施形態１と同様である。
【００４６】
（実施形態３）
本発明における実施形態３の保護ダイオードは、実施形態１および２で説明した保護ダイオードのｐ型不純物とｎ型不純物を逆の導電型にしたものである。
この場合、図１０に示すように、実施形態１または２の保護ダイオードではｎ型高濃度層５を入力配線に接続しかつｐ型高濃度層３を接地配線に接続し、一方、実施形態３の保護ダイオードはｐ型高濃度層５を電源配線に接続しかつｎ型高濃度層３を入力配線に接続する。このようにすれば、電源配線基準に負のサージが入力配線に加わった場合、保護ダイオードがブレークして電流を流して内部回路を保護する。
【実施例】
【００４７】
実施形態２の保護ダイオード（実施例１）と、従来技術２の保護ダイオード（比較例１）を作製し、それぞれの逆電圧対電流特性を調べ、その結果を図８に示した。
図８に示すように、実施例１および比較例１ともに、電流（Ｉ）が流れ始める耐圧は変わらず、電流（Ｉ）−電圧（Ｖ）の傾きが大きく内部回路が破壊する直前の電圧での保護ダイオードに流すことのできる電流が増加する。その増加割合は、実施例１は比較例１より約１５％増加していた。つまり、ＥＳＤ保護に必要な電流を流すために必要な保護ダイオードの面積を、実施例１では比較例１に比べて１５％小さくすることができる。
したがって、本発明によれば、半導体装置の面積が小さくなり、１枚の半導体ウェハから取り出せる半導体装置の数が増加し、１つの半導体装置当たりのコストが低減できる。
【産業上の利用可能性】
【００４８】
本発明は、例えば、高耐圧トランジスタと低耐圧トランジスタを備える内部回路等を保護ダイオードにてＥＳＤ保護する半導体装置に適用可能である。
【図面の簡単な説明】
【００４９】
【図１】図１は本発明の半導体装置の実施形態１における部分的な断面図であって、図１（Ａ）は保護ダイオードであり、図１（Ｂ）は低耐圧トランジスタである。
【図２】図２（Ａ１）〜（Ｂ２）は実施形態１の半導体装置における保護ダイオードと低耐圧トランジスタの製造工程図である。
【図３】図３（Ａ１）〜（Ｂ２）は図２の続きの製造工程図である。
【図４】図４（Ａ１）〜（Ｂ２）は図３の続きの製造工程図である。
【図５】図５（Ａ１）〜（Ｂ２）は図４の続きの製造工程図である。
【図６】図６は実施形態１の保護ダイオードを示す概略平面図である。
【図７】図７は実施形態１の保護ダイオードにおける第１導電型不純物の濃度分布を示すグラフである。
【図８】図８は本発明の半導体装置の実施形態２における保護ダイオードを示す断面図である。
【図９】図９（Ａ）〜（Ｄ）は実施形態２の保護ダイオードの部分的な製造工程図である。
【図１０】図１０は実施形態３の保護ダイオードを用いた保護回路図である。
【図１１】図１１は実施例１と比較例１のI-V特性比較グラフである。
【図１２】図１２はＥＳＤ保護ダイオードの機能を説明する図である。
【図１３】図１３はＥＳＤ保護ダイオードの等価回路図である。
【符号の説明】
【００５０】
１  第１導電型（ｐ型）不純物の中濃度層
２  第１導電型不純物の低濃度層
３  第１導電型不純物の高濃度層
４  第２導電型（ｎ型）不純物の中濃度層
５、６  第２導電型不純物の高濃度層
６ａ  多結晶シリコン膜
７  絶縁膜
９  層間絶縁膜
１０  素子分離膜
１１  導電性接続部
１２ａ、１２ｂ  電極
Ｓ  半導体層（シリコン基板）
【図１】
2010123796.tif 000003
【図２】
2010123796.tif 000004
【図３】
2010123796.tif 000005
【図４】
2010123796.tif 000006
【図５】
2010123796.tif 000007
【図６】
2010123796.tif 000008
【図７】
2010123796.tif 000009
【図８】
2010123796.tif 000010
【図９】
2010123796.tif 000011
【図１０】
2010123796.tif 000012
【図１１】
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【図１２】
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【図１３】
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