(57)【要約】【課題】本発明は、２回のデータ書き込み動作が必要な書き込み方式を採用するＮＡＮＤ型フラッシュメモリにおいて、データ書き込み動作時間を短縮できるようにする。【解決手段】たとえば、不揮発性メモリセルに所望のしきい値電圧レベルの最終データを書き込む場合、まず、所望のしきい値電圧レベルよりも低い暫定レベルの予備データを書き込む予備データ書き込みを行う。そして、その予備データ書き込みの書き込みベリファイ読み出しを行う。その際のＷＬ待ち時間ＷＴａを、最終データの書き込みベリファイ読み出し時のそれ（ＷＬ待ち時間ＷＴ）よりも短くする。この後、所望のしきい値電圧レベルの最終データを書き込む最終データ書き込みを行い、その最終データ書き込みの書き込みベリファイ読み出しを行う。この際のＷＬ待ち時間ＷＴは、選択ワード線の根元と先端とで電圧レベルに差が出ないように、電位が十分に安定する時間とされる。【選択図】      図７
2010123211.tif 000002
【特許請求の範囲】
【請求項１】
所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、
前記予備データ書き込み動作時の書き込み時間、もしくは、ベリファイ読み出しの際のワード線待ち時間またはビット線待ち時間の、少なくともいずれか１つを、前記最終データ書き込み動作時よりも短くしたことを特徴とする半導体記憶装置の書き込み方法。
【請求項２】
所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、
前記予備データ書き込み動作時に行われるベリファイ読み出しの際のワード線待ち時間を、前記最終データ書き込み動作時に行われるベリファイ読み出しの際のワード線待ち時間よりも短くしたことを特徴とする半導体記憶装置の書き込み方法。
【請求項３】
所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、
前記予備データ書き込み動作時の書き込み時間を、前記最終データ書き込み動作時の書き込み時間よりも短くしたことを特徴とする半導体記憶装置の書き込み方法。
【請求項４】
所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、
前記予備データ書き込み動作時に行われるベリファイ読み出しの際のビット線待ち時間を、前記最終データ書き込み動作時に行われるベリファイ読み出しの際のビット線待ち時間よりも短くしたことを特徴とする半導体記憶装置の書き込み方法。
【請求項５】
前記予備データ書き込み動作時の書き込み時間を短くすることは、前記暫定データを書き込むためにワード線に印加される書き込みパルス幅を短くすることであり、
前記予備データ書き込み動作時に行われるベリファイ読み出しの際のワード線待ち時間を短くすることは、選択ワード線の根元と先端とで、電圧レベルに差が出ないようにするために、前記選択ワード線の充電を開始してから前記ベリファイ読み出しを開始するまでの待ち時間を短くすることであり、
前記予備データ書き込み動作時に行われるベリファイ読み出しの際のビット線待ち時間を短くすることは、ビット線の根元と先端とで、電圧レベルに差が出ないようにするために、前記ビット線の充電を開始してから前記ベリファイ読み出しを開始するまでの待ち時間を短くすることである
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の書き込み方法に関するもので、たとえば、データの電気的書き換え（書き込みおよび消去）が可能な不揮発性メモリセルを用いて構成される、再書き込み方式の半導体記憶装置におけるデータ書き込み方法に関する。
【背景技術】
【０００２】
データの電気的書き換えが可能な不揮発性の半導体記憶装置として、ＮＡＮＤ型フラッシュメモリ（たとえば、ＥＥＰＲＯＭ）が知られている。ＮＡＮＤ型フラッシュメモリは、複数の不揮発性メモリセルが直列に接続されたＮＡＮＤセルユニットをマトリクス状に配列して、メモリセルアレイが構成される。このため、たとえばＮＯＲ型フラッシュメモリと比べて単位セル面積が小さく、したがって大容量化（高集積化）が容易であるという特長を持つ。
【０００３】
しかしながら、ＮＡＮＤ型フラッシュメモリにおいては、世代が進むにつれ、ワード線（ＷＬ）抵抗およびビット線（ＢＬ）抵抗が、細線効果により高抵抗となりやすいという問題がある。そのため、読み出し動作時は、ＷＬの根元（ロウデコーダに近い側）および先端（ロウデコーダから遠い側）と、ＢＬの根元（センスアンプに近い側）および先端（センスアンプから遠い側）とで、それぞれ、電圧レベルに差が出ないようにする必要から、ＷＬおよびＢＬの充電を開始してからの待ち時間が非常に長いものとなる。また、書き込み動作時は、ＷＬの根元と先端とで書き込みスピードに差が出ないようにするために、書き込みパルス幅を十分に長くする必要がある。このように、ＮＡＮＤ型フラッシュメモリは、高集積化が容易な反面、高集積化にともなって、読み出し動作時間および書き込み動作時間（書き込み時間＋ベリファイリード時間）が長くなるという欠点があった。
【０００４】
特に、セル近接効果によるしきい値（Ｖth）電圧分布の広がりを抑制するために、まずは、所望のしきい値電圧レベルよりも少し低めの暫定レベルの予備データ書き（ラフ書きともいう）を行い、その後、所望のしきい値電圧（仕上げ）レベルの最終データを再書き込みする最終データ書き込み（追加書き込みともいう）を行う、いわゆる再書き込み方式のＮＡＮＤ型フラッシュメモリ（たとえば、特許文献１参照）においては、２回の書き込み動作が必要なために、書き込み動作時間（書き込み時間＋ベリファイリード時間）が非常に長くなってしまう。
【特許文献１】特開２００６−２２８３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、書き込みスピードを高速化でき、書き込み動作時間を短縮することが可能な半導体記憶装置の書き込み方法を提供する。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、前記予備データ書き込み動作時の書き込み時間、もしくは、ベリファイ読み出しの際のワード線待ち時間またはビット線待ち時間の、少なくともいずれか１つを、前記最終データ書き込み動作時よりも短くしたことを特徴とする半導体記憶装置の書き込み方法が提供される。
【０００７】
また、本願発明の一態様によれば、所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、前記予備データ書き込み動作時に行われるベリファイ読み出しの際のワード線待ち時間を、前記最終データ書き込み動作時に行われるベリファイ読み出しの際のワード線待ち時間よりも短くしたことを特徴とする半導体記憶装置の書き込み方法が提供される。
【０００８】
また、本願発明の一態様によれば、所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、前記予備データ書き込み動作時の書き込み時間を、前記最終データ書き込み動作時の書き込み時間よりも短くしたことを特徴とする半導体記憶装置の書き込み方法が提供される。
【０００９】
さらに、本願発明の一態様によれば、所定のメモリセルに対し、所望のしきい値電圧レベルのデータを書き込む場合に、前記所望のしきい値電圧レベルのデータよりも低いしきい値電圧レベルの暫定データを書き込む予備データ書き込み動作と、前記所望のしきい値電圧レベルの最終データを追加書き込みする最終データ書き込み動作の、２回の書き込み動作が可能な半導体記憶装置の書き込み方法であって、前記予備データ書き込み動作時に行われるベリファイ読み出しの際のビット線待ち時間を、前記最終データ書き込み動作時に行われるベリファイ読み出しの際のビット線待ち時間よりも短くしたことを特徴とする半導体記憶装置の書き込み方法が提供される。
【発明の効果】
【００１０】
本発明によれば、書き込みスピードを高速化でき、書き込み動作時間を短縮することが可能な半導体記憶装置の書き込み方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、半導体記憶装置の構成例（機能ブロック）を示すものである。なお、本実施形態では、不揮発性の半導体記憶装置として、ＥＥＰＲＯＭのようなＮＡＮＤ型フラッシュメモリ（メモリチップ）を例に説明する。
【００１３】
すなわち、メモリセルアレイ１１は、たとえば図２に示すように、複数のＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、データの電気的書き換えが可能な複数個（図２の場合、３２個）の不揮発性メモリセルＭＣ０〜ＭＣ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣとに接続するための選択ゲートトランジスタＳ１，Ｓ２と、を有する。
【００１４】
不揮発性メモリセルＭＣ０〜ＭＣ３１としては、電荷蓄積層（たとえば、浮遊ゲート）と制御ゲートとが積層されたトランジスタが用いられる。通常、浮遊ゲートに電子が注入されたしきい値電圧の高い状態（正のしきい値電圧状態）を“０”データとし、浮遊ゲートの電子を放出させたしきい値電圧の低い状態（負のしきい値電圧状態）を“１”データとして、２値データの記憶が行われる。
【００１５】
なお、データ記憶容量をさらに大きいものとする場合、一つのメモリセルが多ビットデータを記憶する多値データ記憶方式が用いられる。たとえば、４値データ記憶方式の場合、次のようなデータビット割り付け法が提案されている（たとえば、特開２００１−９３２８８号公報参照）。すなわち、上位ページデータ（上位ビットデータ）“ｘ”と下位ページデータ（下位ビットデータ）“ｙ”との組み合わせにより定義される２ビットデータ（ｘｙ）を用いて、しきい値電圧の順に、４値データをＡ＝１１，Ｂ＝１０，Ｃ＝００，Ｄ＝０１のように設定する。このデータ割り付け法を用いると、下位ページ読み出し回数を減らすことができ、また、高速書き込みを行うことができるという利点がある。
【００１６】
図２において、メモリセルＭＣ０〜ＭＣ３１の制御ゲートは、それぞれ、異なるワード線ＷＬ０〜ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２の各ゲートは、ワード線ＷＬ０〜ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１７】
ワード線ＷＬ０〜ＷＬ３１を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫｊを構成する。図２では、代表的に一つのブロックＢＬＫｊを例示しているが、通常、ビット線ＢＬの方向に複数のブロックが配列される。
【００１８】
図１に示すように、ロウデコーダ１２は、メモリセルアレイ１１のワード線選択を行い、カラムデコーダ１３は、メモリセルアレイ１１のビット線選択を行う。データラッチを含むセンスアンプ回路１４は、メモリセルアレイ１１のビット線ＢＬに接続されて、データ読み出しを行い、あるいは、書き込みデータを保持する。
【００１９】
データ読み出し動作時、センスアンプ回路１４に読み出されたデータは、データバス１５を介し、Ｉ／Ｏバッファ１６を経て、外部入出力端子Ｉ／Ｏから外部メモリコントローラ１に出力される。データ書き込み動作時、外部メモリコントローラ１から外部入出力端子Ｉ／Ｏに供給される書き込みデータは、Ｉ／Ｏバッファ１６を介し、データバス１５を経て、センスアンプ回路１４にロードされる。
【００２０】
外部入出力端子Ｉ／ＯからＩ／Ｏバッファ１６に供給されるコマンドは、内部制御回路１７でデコードされ、アドレスは、アドレスレジスタ１８を介して、ロウデコーダ１２およびカラムデコーダ１３に転送される。内部制御回路１７は、動作モードに応じて供給される外部制御信号およびコマンドにもとづいて、データ書き込みおよび消去のためのシーケンス制御、および、データ読み出しのための制御を行う。
【００２１】
ステータスレジスタ１９は、チップがレディ状態（Ｒｅａｄｙ）にあるか、ビジー状態（Ｂｕｓｙ）にあるかを示すレディ／ビジー信号Ｒ／Ｂがセットされ、これをチップの外部に出力するようになっている。動作モードに応じて、電源電圧よりも高い種々の高電圧を発生するために、高電圧発生回路（ＨＶ  ＧＥＮ）２０が設けられている。高電圧発生回路２０は、内部制御回路１７によって制御される。
【００２２】
図２に示したメモリセルアレイ１１の構成では、ビット線ＢＬごとにセンスアンプＳＡが配置されている。この場合、２値データ記憶方式では、１ワード線に沿って配列されるメモリセルの集合が、データ読み出しおよび書き込みの単位である１ページとなる。１メモリセルが２ビットを記憶する４値データ記憶方式の場合には、１ワード線に沿って配列されるメモリセルの集合は、２ページになる。
【００２３】
しかし、セルが微細化された実際のフラッシュメモリでは、図２に示すように、ビット線ピッチにセンスアンプＳＡを配置することは困難になり、また、隣接ビット線間のノイズの影響が大きくなる。そのために、通常は、図３に示すように、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとが一つのセンスアンプ（センスユニット）ＳＡを共有する、共有センスアンプ方式が用いられる。この共有センスアンプ方式では、各センスアンプＳＡと対応する偶／奇ビット線ＢＬｅ／ＢＬｏとの間にビット線選択トランジスタＱｅ，Ｑｏが配置され、偶／奇ビット線ＢＬｅ／ＢＬｏのいずれか一方がセンスアンプＳＡに接続され、他方はシールド線として用いられる。
【００２４】
この共有センスアンプ方式を採用した場合には、１ワード線ＷＬｉと全偶数番ビット線ＢＬｅとにより選択されるメモリセルＭＣｉの集合が一つのセクタを構成し、同ワード線ＷＬｉと全奇数番ビット線ＢＬｏとにより選択されるメモリセルＭＣｉの集合が他のセクタを構成する。そして、２値データ記憶方式の場合には、１セクタが読み出しおよび書き込みの単位である１ページとなり、４値データ記憶方式の場合には、１セクタが２ページ（上位ページおよび下位ページ）となる。
【００２５】
図４は、センスアンプ回路１４のなかの、一対のビット線ＢＬｅ，ＢＬｏに接続される１センスユニットＳＡの構成例を示している。センスノードＮｓｅｎは、ＮＭＯＳトランジスタＱ１およびビット線選択トランジスタＱｅ，Ｑｏを介して、ビット線ＢＬｅ，ＢＬｏの一方に接続される。このトランジスタＱ１は、データ読み出し動作時には、ビット線電圧をクランプする動作と、セルデータ（読み出しデータ）に応じたビット線電圧を検出するプリセンスアンプの働きとをし、データ書き込み動作時には、書き込みデータに応じた電圧をビット線ＢＬｅ，ＢＬｏに転送する動作を行う。
【００２６】
センスノードＮｓｅｎには、プリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。このプリチャージ用ＮＭＯＳトランジスタＱ２は、データ読み出し動作時に、ビット線ＢＬｅ，ＢＬｏを所定の電圧にプリチャージするために用いられる。
【００２７】
センスノードＮｓｅｎには、転送用ＮＭＯＳトランジスタＱ３，Ｑ４を介して、二つのデータ記憶回路（データラッチ）ＬＡＴ１，ＬＡＴ２が接続されている。これらのデータラッチＬＡＴ１，ＬＡＴ２は、動作モードに応じて使い分けられる。たとえば、データラッチＬＡＴ２は、外部入出力端子Ｉ／Ｏとの間で読み出しデータおよび書き込みデータの授受を行うためのデータキャッシュを構成する。このため、データラッチＬＡＴ２のデータノードＮ１１，Ｎ１２は、カラムゲートトランジスタＱ５，Ｑ６を介して、データバス１５のデータ線対ＤＬ，ＤＬｎに接続される。これにより、１ページの読み出し／書き込みデータは、１カラム（８ビットあるいは１６ビット）ずつ、センスアンプ回路１４と外部入出力端子Ｉ／Ｏとの間でシリアル転送される。
【００２８】
データ書き込み動作時、書き込みデータは、データラッチＬＡＴ２にロードされた後、データラッチＬＡＴ１に転送されて保持される。データ書き込み動作は、書き込み電圧印加と書き込み状態を確認するベリファイ読み出しとからなる、書き込みサイクルを繰り返すことにより行われる。
【００２９】
各書き込みサイクルでは、ビットごとの書き込みベリファイを行い、次の書き込みサイクルの書き込みデータを決定する。そのために、データラッチＬＡＴ１のデータノードＮ１とセンスノードＮｓｅｎとの間に、書き込みデータを一時記憶するデータ記憶回路ＤＳ１が設けられている。
【００３０】
簡単に書き込み動作を説明すれば、データラッチＬＡＴ１の書き込みデータは、セルのしきい値電圧を正方向に移動させる“０”データの場合、Ｎ１＝“Ｌ”として、セルのしきい値電圧を負の状態（消去状態）のまま保持する“１”データ（すなわち、書き込み禁止）の場合、Ｎ１＝“Ｈ”として、セットされる。
【００３１】
書き込みベリファイ読み出し（ベリファイリード）では、確認すべきデータしきい値電圧分布の下限値に相当する“ベリファイ電圧”を選択ワード線に与えて、プリチャージされたビット線が選択セルによって放電されるか否かを検出する。“０”データの書き込みがなされたセルはワード線に与えられるベリファイ電圧ではオンせず、ビット線が放電されない。したがって、Ｎｓｅｎ＝“Ｈ”なるデータとして読み出され、以後、“１”書き込み（書き込み禁止）とされる。これに対して、“０”データの書き込みが不十分であるか、または、“１”データの書き込みがなされたセルの場合、ビット線が放電されて、これが“Ｌ”データとして読み出される。したがって、次の書き込みサイクルでは、データ記憶回路ＤＳ１が保持する前サイクルの書き込みデータにもとづいて、“１”書き込みデータを、再度、“Ｈ”データとしてデータラッチＬＡＴ１に書き戻す動作が行われる。
【００３２】
１ページ内の“０”書き込みデータが全てのセルに書き込まれると、データラッチＬＡＴ１は、データノードＮ１がオール“Ｈ”（オール“１”）状態となるように、制御される。このデータラッチＬＡＴ１のオール“１”状態を検出することで、１ページの書き込み完了が判定される。図４では、このベリファイ判定回路は示していない。
【００３３】
図４では、データラッチＬＡＴ２にもデータ記憶回路ＤＳ２が設けられている例を示しているが、これは必要でない場合もある。また、４値データ記憶方式では、データ書き込みに下位ページ書き込みと上位ページ書き込みとが必要である。さらに、上位ページ書き込みでは、二つのデータ状態を確認するためのベリファイ条件の異なる別々の書き込みベリファイ読み出しが必要となる。そして、この上位ページ書き込みシーケンスにおいては、既に書かれている下位ページデータを参照して、書き込みベリファイ読み出しを行う必要がある。そのために、データラッチＬＡＴ２は、上位ページ書き込みの間、メモリセルアレイから読み出した下位ページデータを保持する働きをする。
【００３４】
図５は、４値データ記憶方式の場合のデータしきい値電圧分布の一例を示している。４値データＡ，Ｂ，Ｃ，Ｄは、しきい値電圧の順に定義される。４値データが、上位ページデータ“ｘ”と下位ページデータ“ｙ”とにより“ｘｙ”で表されるものとして、ここでは、Ａ＝１１，Ｂ＝１０，Ｃ＝００，Ｄ＝０１なるデータビット割り付け法が用いられている。データ“Ａ”は、最もしきい値電圧の低い消去状態（すなわち、負のしきい値電圧）である。
【００３５】
データ消去は、ブロック単位で行われる。選択ブロックの全ワード線を０Ｖとし、メモリセルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａ（たとえば、２０Ｖ）を印加する。これにより、選択ブロック内の全メモリセルは、浮遊ゲートの電子が放出されて、負のしきい値電圧状態（データ“Ａ”）になる。
【００３６】
データ書き込み動作は、図５に示したように、下位ページ書き込みと上位ページ書き込みとを必要とする。下位ページ書き込みは、データ“Ａ”のセルを選択的にデータ“Ｂ”にする動作である。データラッチＬＡＴ１にロードする書き込みデータは、“０”（データ“Ｂ”の書き込み）または“１”（データ“Ａ”の維持、すなわち書き込み禁止）である。この“０”，“１”書き込みデータに応じて、ビット線を介して、ＮＡＮＤセルチャネルの電位が、Ｖｓｓ，Ｖｄｄ−Ｖｔ（Ｖｔは選択ゲートトランジスタＳ１，Ｓ２のしきい値電圧）に設定される。そして、選択ワード線に書き込み電圧Ｖｐｇｍを与えることにより、“０”データが与えられたセルでは電子の注入動作が生じ、“１”データが与えられたセルでは電子の注入動作は生じない。これにより、同じページ内で選択的にセルのしきい値電圧を上昇させることができる。
【００３７】
各書き込みサイクルの書き込みベリファイ読み出しにおいては、データ“Ｂ”のしきい値電圧分布の下限値に設定されたベリファイ電圧Ｖｖ１が用いられる。
【００３８】
上位ページ書き込みは、データ“Ｂ”のセルを選択的にデータ“Ｃ”にする第１の上位ページ書き込みと、データ“Ａ”のセルを選択的にデータ“Ｄ”にする第２の上位ページ書き込みと、を含む。これら二種の上位ページ書き込みは、一つのシーケンス内で、選択ページに対して、選択的に“０”，“１”書き込みデータが与えられて、同時に書き込み電圧の印加が行われる。すなわち、第１および第２の上位ページ書き込みは、共に“０”書き込み動作として、同時に行われる。
【００３９】
ただし、二種の上位ページ書き込みの書き込みベリファイ読み出しは、異なるベリファイ電圧を用いる必要があるので、別工程となる。すなわち、第１の上位ページ書き込みでは、ベリファイ電圧Ｖｖ２が用いられ、第２の上位ページ書き込みでは、ベリファイ電圧Ｖｖ３が用いられる。
【００４０】
第１の上位ページ書き込みの書き込みベリファイ読み出しでは、データ“Ｃ”のみについて書き込み状態を確認し、データ“Ｄ”はベリファイ対象から除外する必要がある。そのためには、既に書かれている下位ページ書き込みのデータを参照する。すなわち、上位ページ書き込みの開始前に、下位ページ書き込みのデータ“Ａ”，“Ｂ”をワード線に与える際の読み出し電圧をＶｒ１として、それぞれ、“１”，“０”データを読み出し、これをデータラッチＬＡＴ２に保持する。詳細な動作説明は省くが、このデータラッチＬＡＴ２の保持データを利用して、第１の上位ページ書き込みの書き込みベリファイ読み出しでは、データ“Ｄ”をベリファイ対象から除外することができる。
【００４１】
ベリファイ電圧Ｖｖ３を用いる第２の上位ページ書き込みの場合、データ“Ｃ”は“１”データとして読み出されるので、下位ページ書き込みのデータの参照を要せずに、データ“Ｄ”の書き込み状態のみを確認することができる。
【００４２】
通常のデータ読み出し動作では、１回の上位ページ読み出しと、２回の下位ページ読み出しとが行われる。まず、データ“Ｂ”，“Ｃ”のしきい値電圧分布の間に設定された読み出し電圧Ｖｒ２を用いた上位ページ読み出しが行われる。これにより、上位ページ書き込みのデータ“ｘ”が“１”であるデータ“Ａ”または“Ｂ”は、“１”データとして、上位ページ書き込みのデータ“ｘ”が“０”であるデータ“Ｃ”または“Ｄ”は、“０”データとして読み出される。
【００４３】
次いで、データ“Ａ”，“Ｂ”の間に設定した読み出し電圧Ｖｒ１を用いた第１の下位ページ読み出しと、データ“Ｃ”，“Ｄ”の間に設定した読み出し電圧Ｖｒ３を用いた第２の下位ページ読み出しとを、順次行う。これにより、データ“Ａ”および“Ｂ”の判別と、データ“Ｃ”および“Ｄ”の判別と、が可能になる。
【００４４】
なお、データ読み出し動作に用いられる上述の読み出し電圧Ｖｒ１〜Ｖｒ３は、選択ワード線に与えられる電圧である。選択ブロック内の非選択ワード線および選択ゲート線には、全データしきい値電圧分布の上限値よりも高い読み出しパス電圧Ｖｒｅａｄ（図５参照）が与えられる。これにより、非選択セルをデータによらずオンさせることができるから、選択ワード線のデータによってビット線電流が流れるか否かを検知して、データを判定することができる。なお、ベリファイ読み出し時においても、この読み出しパス電圧Ｖｒｅａｄが用いられる。
【００４５】
ここまでは、再書き込み方式を採用したＮＡＮＤ型フラッシュメモリの構成と基本的な動作について説明した。以下では、実際のデータ書き込み動作において、ワード線およびビット線の細線効果に起因して長くなる書き込み動作時間を短縮できるような書き込み方法について、具体的に説明する。
【００４６】
本実施形態においては、ワード線に沿って配列された第１のメモリセル群に選択的に所望のしきい値電圧よりも低いしきい値電圧状態（暫定レベルの予備データ）を書き込む予備データ書き込み（ラフ書き）を行い、その予備データ書き込みの書き込みベリファイ読み出しを暫定的に行った後に、第１のメモリセル群に選択的に予備データ書き込みと同じデータパターンをもって所望のしきい値電圧状態（仕上げレベルの最終データ）を書き込む最終データ書き込み（追加書き込み）を行って、その最終データ書き込みの書き込みベリファイ読み出しを正規に行うようにしている。すなわち、予備データ書き込みの予備データは、読み出すことがないため、正確に書き込む必要がない。よって、予備データ書き込みの書き込みベリファイ読み出しは、暫定的に行うことが可能である。
【００４７】
そこで、予備データ書き込みの書き込みベリファイ読み出し時における、たとえば、ワード線の根元（ロウデコーダに近い側）と先端（ロウデコーダから遠い側）とで、電圧レベルに差が出ないようにするために、ワード線の電位が安定するまでの待ち時間を、正規時、つまり、最終データ書き込みの書き込みベリファイ読み出し時のそれよりも短くする。これにより、予備データ書き込みのベリファイリード時間を短縮できるようになる結果、書き込みスピードの高速化が可能となるものである。
【００４８】
図６は、本実施形態にしたがった、書き込み動作時間を短縮できるような書き込み方法を採用した場合の、データ書き込み動作について示すものである。なお、ここでは、４値データ記憶方式とした場合を例に説明する。
【００４９】
図６において、“Ｂａ”が、データ（最終データ）“Ｂ”のラフ書き（予備データ書き込み）後の暫定データであり、“Ｃａ”が、データ“Ｃ”の暫定データであり、“Ｄａ”が、データ“Ｄ”の暫定データである。なお、最終データ“Ａ”の暫定データは“Ａ”となっている（たとえば、予備データ書き込みにおいて、最終データ“Ａ”が暫定データ“Ａ”として書き込まれる）。
【００５０】
最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”のベリファイリード時（読み出しタイミング）においては、たとえば図７（ａ）に示すように、選択ワード線ＷＬの根元と先端とで、電圧レベルに差が出ないようにするために、選択ワード線ＷＬの電位が安定するまでの待ち時間（ワード線の充電を開始してから読み出しを開始するまでの待ち時間）ＷＴが十分に長く設定されている。すなわち、選択ワード線ＷＬおよびビット線ＢＬの充電がほぼ同時に開始され、選択ワード線ＷＬおよびビット線ＢＬの電位が十分に安定した後（ＷＬ待ち時間ＷＴの経過後）に、選択ゲートトランジスタＳ１，Ｓ２の電位が立ち上げられて、最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の読み出しが開始される。
【００５１】
これに対し、暫定データ“Ａ”，“Ｂａ”，“Ｃａ”，“Ｄａ”のベリファイリード時においては、たとえば図７（ｂ）に示すように、選択ワード線ＷＬの電位が安定するまでの待ち時間ＷＴａが、最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”のベリファイリード時の待ち時間ＷＴよりも短く設定されている（ＷＴａ＜ＷＴ）。この場合、選択ワード線ＷＬおよびビット線ＢＬの充電はほぼ同時に開始されるが、選択ワード線ＷＬの電位が十分に安定する前（ＷＬ待ち時間ＷＴａの経過後）に、選択ゲートトランジスタＳ１，Ｓ２の電位が立ち上げられて、暫定データ“Ａ”，“Ｂａ”，“Ｃａ”，“Ｄａ”の読み出しが開始される。
【００５２】
このように、２回のデータ書き込み動作が必要な書き込み方式（再書き込み方式）において、予備データ書き込みの書き込みベリファイ読み出し時の選択ワード線の待ち時間ＷＴａを、最終データ書き込みの書き込みベリファイ読み出し時の選択ワード線の待ち時間ＷＴよりも短くするようにしている。これにより、データ書き込み動作時間における、予備データ書き込みのベリファイリードにかかる時間を短縮できるようになる。その結果、ワード線の細線効果に起因して選択ワード線の待ち時間が長く設定されてなるＮＡＮＤ型フラッシュメモリにおいても、書き込みスピードの高速化が可能となり、データ書き込み動作時間（書き込み時間＋ベリファイリード時間）を短縮できるようになるものである。
【００５３】
ただし、予備データ書き込みの書き込みベリファイ読み出し時の選択ワード線の待ち時間ＷＴａは、あまり短くしすぎると、セル近接効果を打ち消す効果が少なくなる不具合が生じる。つまり、ワード線ＷＬの先端がオーバーシュートしている時は、セルが高いレベルになるまで、ワード線ＷＬがベリファイパスになることはないが、ワード線ＷＬの電位が仕上げレベル（最終データ）よりも低い場合は、セルが低いレベルの場合でも、ワード線ＷＬがベリファイパスになってしまう。そこで、このような不具合を防ぐために、たとえば予備データ書き込みの書き込みベリファイ読み出し時の選択ワード線の待ち時間ＷＴａを可変できるような構成とし、各種のパラメータ設定またはＲＯＭ  Ｆｕｓｅ（図示していない）の設定データなどに応じて待ち時間ＷＴａが常に最適値となるようにしてもよい。
【００５４】
［第２の実施形態］
図８は、本発明の第２の実施形態にしたがった、書き込み動作時間を短縮できるような書き込み方法を採用した場合の、データ書き込み動作について示すものである。ここでは、データ書き込み動作時間を短縮するために、予備データ書き込み時の書き込みパルス幅を短くするようにした場合を例に説明する。なお、上記した第１の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
【００５５】
本実施形態の場合、図６に示した、最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の書き込み動作時（書き込みタイミング）においては、たとえば図８（ａ）に示すように、書き込みパルス幅（書き込み時間）ＷＰが十分に長く設定されている。すなわち、ビット線ＢＬおよび選択ゲートトランジスタＳ１，Ｓ２の電位がほぼ同時に立ち上げられ、ビット線ＢＬおよび選択ゲートトランジスタＳ１，Ｓ２の電位が十分に安定した状態において、選択ワード線ＷＬに所定の書き込み電圧Ｖｐｇｍが与えられた後（十分な書き込み時間ＷＰの経過後）に、ビット線ＢＬ、選択ワード線ＷＬ、および、選択ゲートトランジスタＳ１，Ｓ２の電位がほぼ同時に立ち下げられる。これにより、メモリセルへの最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の書き込みが行われる。
【００５６】
これに対し、暫定データ“Ａ”，“Ｂａ”，“Ｃａ”，“Ｄａ”の書き込み動作時においては、たとえば図８（ｂ）に示すように、書き込みパルス幅（書き込み時間）ＷＰａが、最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の書き込みパルス幅ＷＰよりも短く設定されている（ＷＰａ＜ＷＰ）。この場合、選択ワード線ＷＬに対しては所定の書き込み電圧Ｖｐｇｍが与えられるが、十分な書き込み時間ＷＰに達する前（書き込み時間ＷＰａの経過後）に、ビット線ＢＬ、選択ワード線ＷＬ、および、選択ゲートトランジスタＳ１，Ｓ２の電位がほぼ同時に立ち下げられる。これにより、メモリセルへの暫定データ“Ａ”，“Ｂａ”，“Ｃａ”，“Ｄａ”の書き込みが行われる。
【００５７】
このように、ラフ書き時の書き込みタイミングを制御する、つまり、予備データ書き込み時の書き込みパルス幅ＷＰａを最終データ書き込み時の書き込みパルス幅ＷＰよりも短くすることによっても、書き込みスピードの高速化が可能となり、データ書き込み動作時間（書き込み時間＋ベリファイリード時間）を短縮できる。
【００５８】
［第３の実施形態］
図９は、本発明の第３の実施形態にしたがった、書き込み動作時間を短縮できるような書き込み方法を採用した場合の、データ書き込み動作について示すものである。ここでは、データ書き込み動作時間を短縮するために、予備データ書き込みの書き込みベリファイ読み出し時のビット線待ち時間（ＢＬ充放電時間）を短くするようにした場合を例に説明する。なお、上記した第１の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
【００５９】
本実施形態の場合、図６に示した、最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”のベリファイリード時（読み出しタイミング）においては、たとえば図９（ａ）に示すように、ビット線ＢＬの根元と先端とで、電圧レベルに差が出ないようにするために、ビット線ＢＬの電位が安定するまでの待ち時間（ビット線の充電を開始してから読み出しを開始するまでの待ち時間）ＷＴが十分に長く設定されている。すなわち、選択ワード線ＷＬおよびビット線ＢＬの充電がほぼ同時に開始され、選択ワード線ＷＬおよびビット線ＢＬの電位が十分に安定した後（ＢＬ待ち時間ＷＴの経過後）に、選択ゲートトランジスタＳ１，Ｓ２の電位が立ち上げられて、最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の読み出しが開始される。
【００６０】
これに対し、暫定データ“Ａ”，“Ｂａ”，“Ｃａ”，“Ｄａ”のベリファイリード時においては、たとえば図９（ｂ）に示すように、ビット線ＢＬの電位が安定するまでの待ち時間ＷＴａが、最終データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”のベリファイリード時の待ち時間ＷＴよりも短く設定されている（ＷＴａ＜ＷＴ）。この場合、選択ワード線ＷＬおよびビット線ＢＬの充電はほぼ同時に開始されるが、ビット線ＢＬの電位が十分に安定する前（ＢＬ待ち時間ＷＴａの経過後）に、選択ゲートトランジスタＳ１，Ｓ２の電位が立ち上げられて、暫定データ“Ａ”，“Ｂａ”，“Ｃａ”，“Ｄａ”の読み出しが開始される。
【００６１】
このように、ラフ書き時の読み出しタイミングを制御する、つまり、予備データ書き込みの書き込みベリファイ読み出し時のＢＬ待ち時間ＷＴａを、最終データ書き込みの書き込みベリファイ読み出し時のＢＬ待ち時間ＷＴよりも短くすることによっても、書き込みスピードの高速化が可能となり、データ書き込み動作時間（書き込み時間＋ベリファイリード時間）を短縮できる。
【００６２】
なお、上記した各実施形態においては、いずれも、２回のデータ書き込み動作が必要な書き込み方式として、４値データ記憶方式を例に、最終データを書き込む前に暫定データをラフ書きする予備データ書き込みを行う場合について説明したが、これに限らず、たとえば図１０に示すような、予備データ書き込みとして２値データ（暫定データ）“ＡＢ”，“ＣＤ”を暫定的に書き込んだ後に、最終的に４値データ（最終データ）“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の書き込みを行う方式のものにも適用できる。
【００６３】
また、いずれの実施形態においても、４値データ記憶方式に限らず、たとえば２値、８値、または、１６値など、各種のデータ記憶方式のものに適用可能である。
【００６４】
また、２回のデータ書き込み動作が必要なＮＡＮＤ型フラッシュメモリに限らず、２回のデータ書き込み動作が可能なものにも適用できる。
【００６５】
また、上記したように、第１〜第３の実施形態は実施形態ごとにそれぞれ十分な効果を発揮するが、いくつかの実施形態を組み合わせることによって、効果のより一層の拡大が期待できる。たとえば、第１の実施形態と第２の実施形態とを組み合わせた場合には、予備データ書き込みの書き込みベリファイ読み出し時のＷＬ待ち時間と予備データ書き込み時の書き込み時間とを短くできるため、第１の実施形態または第２の実施形態のみの場合よりも、データ書き込み動作時間をさらに短縮することが可能となる。また、たとえば、第２の実施形態と第３の実施形態とを組み合わせた場合には、予備データ書き込み時の書き込み時間と予備データ書き込みの書き込みベリファイ読み出し時のＢＬ待ち時間とを短くできるため、第２の実施形態または第３の実施形態のみの場合よりも、データ書き込み動作時間をさらに短縮することが可能となる。
【００６６】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図。
【図２】第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリの、メモリセルアレイの一例を示す構成図。
【図３】第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリの、共有センスアンプ方式を例に示すセンスアンプ回路の概略構成図。
【図４】第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリの、センスアンプ回路におけるセンスユニットの構成例を示す回路図。
【図５】第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリにおいて、４値データ記憶方式を例にデータしきい値電圧分布を示す図。
【図６】第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリにおいて、書き込み動作時間を短縮できるような書き込み方法を採用した場合の、データ書き込み動作について説明するために示す図。
【図７】第１の実施形態にしたがったＮＡＮＤ型フラッシュメモリにおいて、書き込み動作時間を短縮できるような書き込み方法を採用した場合の、データ書き込み動作について説明するために示すタイミングチャート。
【図８】本発明の第２の実施形態にしたがったＮＡＮＤ型フラッシュメモリにおいて、書き込み動作時間を短縮できるような書き込み方法を採用した場合の、データ書き込み動作について説明するために示すタイミングチャート。
【図９】本発明の第３の実施形態にしたがったＮＡＮＤ型フラッシュメモリにおいて、書き込み動作時間を短縮できるような書き込み方法を採用した場合の、データ書き込み動作について説明するために示すタイミングチャート。
【図１０】４値データ記憶方式を例に、他のデータ書き込み動作について説明するために示す図。
【符号の説明】
【００６８】
１１…メモリセルアレイ、１２…ロウデコーダ、１４…センスアンプ回路、ＳＡ…センスアンプ、ＮＵ…ＮＡＮＤセルユニット、ＭＣ０〜ＭＣ３１…不揮発性メモリセル、ＷＬ０〜ＷＬ３１…ワード線、ＢＬ…ビット線、Ｓ１，Ｓ２…選択ゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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