(57)【要約】【課題】スーパージャンクション構造領域の外周部表面での電界集中を緩和することができる縦型電力用半導体装置を提供すること。【解決手段】素子部１１と終端部１２とにスーパージャンクション構造２３を有する縦型の電力用半導体装置であって、スーパージャンクション構造２３の外周部表面には、ｎ型不純物層２９が形成されている。【選択図】図２Ａ
2010123789.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の高濃度半導体基板と、
この半導体基板に形成された第１導電型領域と、
この第１導電型領域の表面領域に形成された複数の第２導電型のベース領域と、
このベース領域の表面領域に形成された第１導電型のソース領域と、
隣接するベース領域間の前記第１導電型領域内またはその表面上にそれぞれ絶縁層を介して形成された複数のゲート電極と、
前記複数のベース領域に接続されるように、前記第１導電型領域上に形成されたソース電極と、
前記複数のベース領域に一端が接続され、他端が前記半導体基板の深さ方向に延長配列された複数の第２導電型の素子部ピラー層と、
前記第１導電型の高濃度半導体基板の裏面上に形成されたドレイン電極と、
これらの各領域が形成された素子部の周囲の前記半導体基板上に形成された第１導電型領域に、前記第１導電型領域の表面からその深さ方向に延長配列された複数の第２導電型の終端部ピラー層と、
これらの複数の第２導電型の終端部ピラー層からなる領域及び、前記複数の第２導電型の素子部ピラー層からなる領域で形成されたスーパージャンクション構造領域の外周部表面に環状に形成された第１導電型不純物層と、
を具備することを特徴とする電力用半導体装置。
【請求項２】
前記複数のゲート電極は、前記第１導電型領域の表面上に形成されたことを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記複数のゲート電極は、前記第１導電型領域内に形成されたことを特徴とする請求項１に記載の電力用半導体装置。
【請求項４】
前記第２導電型の素子部ピラー層及び前記第２導電型の終端部ピラー層は、水平方向断面形状がストライプ形状、ドット形状、千鳥形状若しくはメッシュ形状のいずれかであることを特徴とする請求項１に記載の電力用半導体装置。
【請求項５】
前記第１導電型の高濃度半導体基板と前記ドレイン電極との間に、第２導電型コレクタ層を有することを特徴とする請求項１に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ等の半導体装置に関し、特に縦型のＭＯＳＦＥＴのドリフト層にスーパージャンクション構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来の縦型パワーＭＯＳＦＥＴにおいて、オン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。このドリフト層の電気抵抗はドリフト層のドープ濃度で決定され、ドープ濃度が高いほど電気抵抗を低くすることができる。しかし、ドープ濃度は、ベース層とドリフト層とで形成されるｐｎ接合の耐圧に応じて限界以上には上げることができない。すなわち、素子耐圧とオン抵抗との間にはトレードオフの関係が存在し、このような素子耐圧とオン抵抗との関係には、素子を形成する材料で決定される限界があった。
【０００３】
このトレードオフの問題を解決する一例として、ドリフト層にスーパージャンクション（ＳＪ）構造領域が形成されたＭＯＳＦＥＴが知られている（例えば特許文献１等参照）。このＳＪ構造は、ドリフト層表面から素子の深さ方向に向かって形成されるｎ−ピラー層及びｐ−ピラー層を有し、これらのｎ−ピラー層とｐ−ピラー層とが基板に対して平行な方向に繰り返し配置される構造である。このようなＳＪ構造においては、ｐ−ピラー層とｎ−ピラー層に含まれるチャージ量（不純物量）を等しくすることで、擬似的なノンドープ層を形成することができるため、ＭＯＦＦＥＴの耐圧を保持することができる。さらに、ｎ−ピラー層とｐ−ピラー層とのそれぞれの不純物濃度を等しく高濃度にすることで、高濃度にドープされたｎ−ピラー層を通って電流が流れるため、材料限界を越えた低いオン抵抗を実現することが可能となるものである。
【０００４】
以上のようなドリフト層にＳＪ構造領域が形成されたＭＯＳＦＥＴでは、素子の終端部にもＳＪ構造領域が形成されており、上述したように素子の耐圧を保持するためには、ｎ−ピラー層とｐ−ピラー層との不純物量を高い精度で等しく制御しなければならない。しかし、素子の製造ばらつきによってｎ−ピラー層とｐ−ピラー層との不純物濃度を精度よく等しく形成することは困難であり、ｐ−ピラー層の不純物濃度がｎ−ピラー層の不純物濃度より高くなる場合がある。また、実際に素子を形成する際には、アバランシェ耐量を保障するため、すなわち、サージ電圧等の発生による急激なドレイン−ソース電流の変化に起因して生じる誘導電圧により、ドレイン−ソース間電圧が耐圧を超えた場合における動作の安全性を保障するために、ややｐ−ピラー層の不純物濃度をｎ−ピラー層の不純物濃度より高くすることもある。
【０００５】
このように、ｐ−ピラー層の不純物濃度がｎ−ピラー層の不純物濃度より高く形成された場合、ｎ−ピラー層とｐ−ピラー層との境界付近に形成される空乏層がこの境界部分から素子外部に向かって広がる。空乏層がこのように素子外部に向かって広がると、ＳＪ構造領域の外周部表面において等電位線が密になり、電位の微分値である電界は高くなるため、素子の耐圧が低下し、また、素子の信頼性が悪化するという問題がある。
【特許文献１】特開２００１−２４４４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、スーパージャンクション構造領域の外周部表面での電界集中を緩和することができる電力用半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の電力用半導体素子は、第１導電型の高濃度半導体基板と、この半導体基板に形成された第１導電型領域と、この第１導電型領域の表面領域に形成された複数の第２導電型のベース領域と、このベース領域の表面領域に形成された第１導電型のソース領域と、隣接するベース領域間の前記第１導電型領域内またはその表面上にそれぞれ絶縁層を介して形成された複数のゲート電極と、前記複数のベース領域に接続されるように、前記第１導電型領域上に形成されたソース電極と、前記複数のベース領域に一端が接続され、他端が前記半導体基板の深さ方向に延長配列された複数の第２導電型の素子部ピラー層と、前記第１導電型の高濃度半導体基板の裏面上に形成されたドレイン電極と、これらの各領域が形成された素子部の周囲の前記半導体基板上に形成された第１導電型領域に、前記第１導電型領域の表面からその深さ方向に延長配列された複数の第２導電型の終端部ピラー層と、これらの複数の第２導電型の終端部ピラー層からなる領域及び、前記複数の第２導電型の素子部ピラー層からなる領域で形成されたスーパージャンクション構造領域の外周部表面に環状に形成された第１導電型不純物層と、を具備することを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、スーパージャンクション構造領域の外周部表面にｎ層を形成するため、この領域に電界が集中することを緩和することができる。従って、耐圧及び信頼性を向上させることができる電力用半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施形態に係る電力用半導体装置を、図面を参照して詳細に説明する。
【００１０】
図１は、本発明の実施形態に係る電力用半導体装置を示す上面図である。また、図２Ａは、図１の破線Ａ−Ａ´に沿った構造断面図であり、図２Ｂは、図１の破線Ｂ−Ｂ´に沿った構造断面図である。
【００１１】
図１に示すように、本実施形態の縦型電力用半導体装置は、素子部１１及び、この素子部１１を囲むように素子部１１の外周部に設けられた終端部１２からなる。以下、素子部１１及び終端部１２について、それぞれ説明する。
【００１２】
図２Ａ、図２Ｂに示すように、素子部１１は、例えばシリコン等のｎ＋半導体基板１３に複数のプレーナゲート型の縦型ＭＯＳＦＥＴ１４が配列形成された領域である。このＭＯＳＦＥＴ１４を、図３を参照して説明する。
【００１３】
図３は、素子部１１に形成されたプレーナゲート型の縦型ＭＯＳＦＥＴ１４を拡大して示す構造断面図である。図３に示すように、プレーナゲート型の縦型ＭＯＳＦＥＴ１４において、ｎ＋半導体基板１３には、ｎ型領域１５が形成されている。このｎ型領域１５の表面には、第１のｐベース層１６が形成されており、この第１のｐベース層１６の表面には、この第１のｐベース層１６より高濃度の第１のｐ＋コンタクト層１７が形成されている。さらに第１のｐベース層１６と第１のｐ＋コンタクト層１７との境界付近のｎ型領域１５の表面には、ｎ＋ソース層１８が形成されている。また、ｎ型領域１５の表面上には、ｐ＋コンタクト１７層上の間の位置に、それぞれＳｉＯ２からなる絶縁層１９で覆われたポリシリコンからなる第１のゲート電極２０−１が形成されており、これらの第１のゲート電極２０−１を覆う絶縁層１９の間及び絶縁層１９上には、ソース電極２１が、後述する終端部１２にまで一体形成されている。さらにｎ＋半導体基板１３の裏面上には、ドレイン電極２２が形成されている。
【００１４】
以上のような素子部１１のｎ型領域１５には、図２Ａに示すように、ドリフト層として機能する素子部スーパージャンクション構造領域２３−１（以下、素子部ＳＪ構造領域２３−１と称す）が形成されている。素子部ＳＪ構造領域２３−１は、それぞれの第１のｐベース層１６に一端が接し、他端が深さ方向に形成された複数の素子部ｐ−ピラー層２３−１ａと、これらの素子部ｐ−ピラー層２３−１ａの間のｎ型領域１５（以下、この領域を素子部ｎ−ピラー層２３−１ｂと称す）からなる。本実施形態におけるこれらの素子部ピラー層２３−１ａ、２３−１ｂは、図４に、素子部ＳＪ構造領域２３−１と後述する終端部ＳＪ構造領域２３−２とで形成されたＳＪ構造領域２３の水平面に沿った構造断面を模式的に示すように、素子部ｐ−ピラー層２３−１ａと素子部ｎ−ピラー層２３−１ｂとが、ストライプ状に交互に配列されたものである。
【００１５】
一方、図２Ａ、図２Ｂに示すように、終端部１２は、ｎ＋半導体基板１３上に、素子部１１のｎ型領域１５と一体形成されたｎ型領域１５が形成されている。また、終端部１２のｎ型領域１５の表面において、ソース電極２１と接触する領域には第２のｐベース層２４が形成されており、この第２のｐベース層２４の表面には、この第２のｐベース層２４より高濃度の第２のｐ＋コンタクト層２５が形成されている。終端部１２のｎ型領域１５の表面には、上部にゲートフィールドプレート電極２６が形成されたポリシリコンからなる第２のゲート電極２０−２が、ゲートフィールドプレート電極２６以外がＳｉＯ２からなる絶縁層２７で覆われるように形成されている。この第２のゲート電極２０−２は、上述の第１のゲート電極２０−１と一体形成されたものであり、図１に点線で示すように、第１のゲート電極２０−１のそれぞれの両端部に接続し、かつ、これらの全てを囲むように形成されている。さらに、この終端部１２のｎ型領域１５において、素子部１１との境界部付近には、上述したソース電極２１が形成されている。なお、このような終端部１２のｎ型領域１５の外周部表面には、第３のｐベース層２８−１が形成されており、この第３のｐベース層２８−１表面の、第３のｐベース層２８−１とｎ型領域１５との境界部近傍接には、ｎ＋層２８−２が形成されている。さらに、第３のｐベース層２８−１より内側のｎ型領域１５の表面上には、絶縁層２７を介してポリシリコンからなるＥＱＰＲ（Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）電極２８−３が形成されており、このＥＱＰＲ電極２８−３の上面とｎ＋層２８−２とに接するように、ＥＱＰＲ取り出し電極２８−４が形成されている。このＥＱＰＲ電極２８−３は、ドレイン電極２２に電圧を印加するとほぼドレイン電極２２と同電位となるものである。このようなｎ型領域１５の外周部の構造は、例えば絶縁層２７にＮａ等の可動イオンが混入するといった異常が発生した際に生ずる空乏層の装置外部方向への広がりを抑制することができるため、ダイシング面からのリーク電流を抑制することができる。
【００１６】
以上のような終端部１２のｎ型領域１５にも、図２Ａに示すように、ドリフト層として機能する終端部スーパージャンクション構造領域２３−２（以下、終端部ＳＪ構造領域２３−２と称す）が形成されている。この終端部ＳＪ構造領域２３−２は、ｎ型領域１５の表面から深さ方向に複数の終端部ｐ−ピラー層２３−２ａと、これらの終端部ｐ−ピラー層２３−２ａの間のｎ型領域１５（以下、この領域を終端部ｎ−ピラー層２３−２ｂと称す）からなる。これらの終端部ピラー層２３−２ａ、２３−２ｂからなり、素子部１１との境界部から素子外部方向に向かって終端部１２のおよそ中央部に至る領域にまで形成された終端部ＳＪ構造領域２３−２は、素子部ＳＪ構造領域２３−１と一体形成されたものであり、素子部ＳＪ構造領域２３−１と終端部ＳＪ構造領域２３−２とによって、ＳＪ構造領域２３が形成されている。
【００１７】
ここで、上述の電力用半導体装置において、ＳＪ構造領域２３の外周部表面には、図２Ａ、図２Ｂに示すようにｎ型不純物層２９が設けられている。このｎ型不純物層２９は、図４に模式的に示すようにＳＪ構造領域２３の外周部分の表面に、環状に設けられている。なお、このｎ型不純物層２９は、従来から知られたフィールドストップ層に用いられるｎ層とは異なり、十分空乏化する不純物濃度（例えばピラー層と同程度の濃度)で形成されている。
【００１８】
以上に説明した本実施形態の電力用半導体装置において、ＳＪ構造領域２３を形成する方法の例としては、次のような方法がある。すなわち、まず、ｎ＋半導体基板１３上にｎ型領域１５をエピタキシャル成長する。次に、このｎ型領域１５の上部にストライプ上のレジスト層を設け、これをマスクとして例えばボロン（Ｂ）を注入する。このエピタキシャル成長とボロン（Ｂ）注入とを繰り返すことで、素子部ｐ−ピラー層２３−１ａ及び終端部ｐ−ピラー層２３−２ａ、素子部ｎ−ピラー層２３−１ｂ及び終端部ｎ−ピラー層２３−２ｂを共に一体形成することで、ｐ−ピラー層２３ａ及びｎ−ピラー層２３ｂを形成することができる。また、ｎ型不純物層２９は、上述のストライプ状のレジスト層を除去した後、ＳＪ構造領域２３が形成されたｎ型領域１５上に、ＳＪ構造領域２３の外周部表面が露出する開口を有するレジスト層を形成し、このレジスト層をマスクとして例えばリン（Ｐ）を注入することで形成することができる。
【００１９】
ここで、上述のｎ型不純物層２９が形成された電力用半導体装置と、従来のＳＪ構造のみが形成された縦型電力用半導体装置とにおいて、電界分布及び電位分布を調べるために、本実施形態に係る構造を簡略化した装置と、従来構造に係る装置とを用いて下記のシミュレーションを行った。図５Ａは、本実施形態に係る構造を簡略化した装置の図２Ａに対応する構造断面図を示し、図５Ｂは、図５Ａに対応した従来構造に係る装置の構造断面図を示す。同様に、図６Ａは、本実施形態に係る構造を簡略化した装置の図２Ｂに対応する構造断面図を示し、図６Ｂは、図６Ｂに対応した従来構造に係る装置の構造断面図を示す。
【００２０】
図５Ａ、図６Ａに示すように、本実施形態に係るシミュレーション構造において、ｎ＋半導体基板３１に形成されたｎ型領域３２表面の素子部１１及びその近傍にはｐベース層３３ａが形成されており、このｐベース層３３ａは、図２Ａに示す第１のｐベース層１６及び第２のｐベース層２４に対応している。このｐベース層３３ａの表面にはｐ＋コンタクト層３４が形成されており、このｐ＋コンタクト層３４は、図２Ａ、図２Ｂに示す第１のｐ＋コンタクト層１７及び第２のｐ＋コンタクト層２５に対している。なお、ｐベース層３３ａ、ｐ＋コンタクト層３４の構造は終端部の耐圧に寄与しないため、簡略化された構造である。また、ｎ型領域３２表面の終端部１２の終端近傍にはｐベース層３３ｂが形成されており、このｐベース層３３ｂは、図２Ａ、図２Ｂに示す第３のｐベース層２８−１に対応している。このようなｎ型領域３２を有するｎ＋半導体基板３１の表面上には、一部領域がｐ＋コンタクト層３４に接し、他の領域が絶縁層３６を介してゲート＆ソース電極３５が一体化されて形成されており、このゲート＆ソース電極３５は、図２Ａ、図２Ｂに示すゲート電極２０−１、ソース電極２１及び、ゲートフィールドプレート電極２６に対応している。なお、このゲート＆ソース電極３５は、シミュレーションにおいて、ゲート電極及びソース電極を共に接地し、後述するドレイン電極３７に電圧を印加する。従って、ゲート電極、ソース電極及びゲートフィールドプレート電極は同じ電位であるため、一体化して簡略化している。また、ｎ型領域３２を有するｎ＋半導体基板３１の表面上には、ゲート＆ソース電極３５と同様に、一部領域がｐベース層３３ｂに接し、他の領域が絶縁層３６を介してＥＱＰＲ電極３８が一体化されて形成されており、このＥＱＰＲ電極３８は、図２Ａ、図２Ｂに示すＥＱＰＲ電極２８−３及びＥＱＰＲ取り出し電極２８−４に対応している。さらに、ｎ＋半導体基板３１の裏面上には、ドレイン電極３７が形成されている。
【００２１】
このようなシミュレーション構造において、ｎ型領域３２には、図２Ａ、図２Ｂと同様に、ｐ−ピラー層２３ａとｎ−ピラー層２３ｂとがそれぞれストライプ状に交互に形成されたＳＪ構造領域２３が形成されている。このＳＪ構造領域２３を構成する複数のｐ−ピラー層２３ａは、図２Ａと同様に、一端がｐベース層３３ａまたはｎ型領域３２表面に接し、他端が深さ方向に向かって延長形成されたものである。そして、このようなＳＪ構造領域２３の外周部表面にはｎ型不純物層２９が形成されている。なお、図５Ｂ、図６Ｂに示すように従来構造に係る装置は、このｎ型不純物層２９が形成されない他は、図５Ａ、図６Ａと同様である。また、図５Ａ、図５Ｂ、図６Ａ、図６Ｂに示す図中のＸは、ゲート＆ソース電極３５の端部、図中のＹは、ｎ型不純物層２９の素子部側端部、図中のＺは、ＳＪ構造領域２３の外周部１１端部をそれぞれ示す。
【００２２】
上述した構造の装置を用い、それぞれの構造における電界分布、電位分布及び、耐圧をシミュレーションにより算出した。図７乃至図１０は、図５Ａ、図５Ｂ、図６Ａ、図６Ｂに示す本実施形態に係る構造と従来構造におけるｎ型領域３２表面付近の電界分布を比較して示す結果であり、それぞれ横軸は断面における位置、縦軸は表面の電界を示す。ここで、図７は、図５Ａ、図５Ｂに示す構造において、ｐ−ピラー層２３ａとｎ−ピラー層２３ｂとの不純物濃度が等しい場合（バランス条件）での結果を示す。図８は、図５Ａ、図５Ｂに示す構造において、ｐ−ピラー層２３ａの不純物濃度がｎ−ピラー層２３ｂの不純物濃度より濃い場合（ｐリッチ条件）での結果を示す。図９は、図６Ａ、図６Ｂに示す構造におけるバランス条件での結果を示し、図１０は、図６Ａ、図６Ｂに示す構造におけるｐリッチ条件での結果を示す。
【００２３】
また、図１１乃至図１４は、図５Ａ、図５Ｂ、図６Ａ、図６Ｂにそれぞれ示す構造断面における電位分布を示す結果であり、それぞれ図中の曲線は、等電位線を示す。ここで、図１１Ａは、図５Ａに示す構造におけるバランス条件での結果、図１１Ｂは、図５Ｂに示す構造におけるバランス条件での結果をそれぞれ示す。図１２Ａは、図５Ａに示す構造におけるｐリッチ条件での結果、図１２Ｂは、図５Ｂに示す構造におけるｐリッチ条件での結果をそれぞれ示す。さらに、図１３Ａは、図６Ａに示す構造におけるバランス条件での結果、図１３Ｂは、図６Ｂに示す構造におけるバランス条件での結果をそれぞれ示す。図１４Ａは、図６Ａに示す構造におけるｐリッチ条件での結果、図１４Ｂは、図６Ｂに示す構造におけるｐリッチ条件での結果をそれぞれ示す。
【００２４】
また、図１５、図１６は、本実施形態に係る装置と従来構造の装置とのそれぞれの耐圧を比較して示す結果であり、図１５は、図５Ａ、図５Ｂに示す構造に対応する結果、図１６は、図６Ａ、図６Ｂに示す構造に対応する結果をそれぞれ示す。
【００２５】
図７乃至図１０より、本実施形態に係る装置は、従来構造の装置と比較して、ＳＪ構造領域２３の外周部表面における電界を低下させることができており、特に外周部端部Ｚ近傍では、その効果が顕著であることがわかった。さらに、図８及び図１０に示すように、ｐリッチ条件の場合、本実施形態に係る装置は従来構造の装置と比較して、ＳＪ構造領域２３の外周部表面における電界を、特に外周部端部Ｚ近傍で大幅に低下させることができることがわかった。このことは、図１１乃至図１４において、ＳＪ構造領域２３の外周部表面にｎ型不純物層２９を設けることで、このｎ型不純物層２９表面における等電位線の分布が、従来構造のＳＪ構造領域２３の外周部表面のｎ型不純物層２９に対応する領域における等電位線の分布よりも疎になっていることからもわかる。このような結果は、ＳＪ構造領域２３の外周部表面にｎ型不純物層２９を形成することで、ＳＪ構造領域２３の外周部表面におけるｐ−ピラー層２３ａを強制的にｎリッチ状態（ｎ−ピラー層２３ｂの不純物濃度がｐ−ピラー層２３ａの不純物濃度より濃い状態）にすることができたためである。すなわち、このようにｐ−ピラー層２３ａを強制的にｎリッチ状態にすることにより、空乏層が外側に伸びることを抑制することができ、その結果、従来構造の装置ではＳＪ構造領域２３の外周部表面で密であった等電位線を、本実施形態に係る装置では疎にすることができた。
【００２６】
以上の結果から、本実施形態に係る装置は、ＳＪ構造領域２３の外周部表面で電界を低下させることができることがわかった。特に図６Ａに示す断面構造において、ｐリッチ条件の場合には、その効果が顕著であり、図１６に示すように、耐圧をおよそ２００Ｖ程度上昇させることができることがわかった。
【００２７】
以上に説明したように、本実施形態の縦型電力用半導体装置は、ＳＪ構造領域２３の外周部表面にｎ型不純物層２９が形成されている。上述のシミュレーションで明らかになったように、ＳＪ構造２３を構成する素子部ｐ−ピラー層２３−１ａと素子部ｎ−ピラー層２３−１ｂ及び、終端部ｐ−ピラー層２３−２ａと終端部ｎ−ピラー層２３−２ｂの不純物濃度のバランスがそれぞれｐリッチ側にシフトした場合であっても、ＳＪ構造領域２３の外周部表面にｎ型不純物層２９を追加することで、ＳＪ構造領域２３の外周部表面での電界集中を抑えることができる。このため、装置の耐圧及び信頼性を向上させることができる電力用半導体装置を提供することができる。
【００２８】
なお、本実施形態では、素子部１１にプレーナゲート型の縦型ｎチャネルＭＯＳＦＥＴ１４が形成された場合について説明したが、本発明の実施形態は、これに限られるものではない。
【００２９】
例えば、本発明において、素子部１１に形成される縦型電力用半導体素子は限定されるものではなく、例えば縦型ＭＯＳＦＥＴは、プレーナゲート型以外に、例えば図１７にその構造断面図を示すように、トレンチゲート型であっても上述と同様の効果を得ることができる。このトレンチゲート型のＭＯＳＦＥＴ４０は、高濃度のｎ＋半導体基板４１の表面に、ｎ型領域４２がエピタキシャル成長で形成されている。このｎ型領域４２上には、ｐベース層４３が形成されている。このｐベース層４３を貫通し、ｎ型領域４２に達する領域にはトレンチゲート４４が形成される。このトレンチゲート４４は、ゲート電極として機能するＰｏｌｙ−Ｓｉ４が絶縁層４５を介して埋設されたものである。また、ｐベース層４３の表面において、トレンチゲート４４に形成された絶縁層４５に接する領域にはｎ＋ソース層４６が形成されている。そして、トレンチゲート４４が形成され、ｎ＋ソース層４６が形成されたｐベース層４３の表面には、ソース電極４７が形成されており、ｎ＋半導体基板４１の裏面上には、ドレイン電極４８が形成されている。なお、このようなトレンチゲート型のＭＯＳＦＥＴ４０のｎ型領域４２には、スーパージャンクション構造領域２３が形成されている。
【００３０】
また、上述プレーナゲート型のＭＯＳＦＥＴ１４若しくはトレンチゲート型のＭＯＳＦＥＴ４０は、ｎチャネル型のＭＯＳＦＥＴであったが、ｎ型不純物層２９以外の導電型全て反転させた、いわゆるｐチャネル型のＭＯＳＦＥＴであってもよい。
【００３１】
さらに、縦型電力用半導体素子は、例えばＩＧＢＴ（Ｉｎｔｅｇｒａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の他のトランジスタであってもよい。なお、ＩＧＢＴの場合、ソース電極２１及びドレイン電極２２はそれぞれ、エミッタ電極及びコレクタ電極に置き換えられる。さらに、トランジスタの構成要素として、ｎ＋半導体基板１３の裏面とドレイン電極２２との間に、ｐコレクタ層が設けられる。
【００３２】
また、本実施形態におけるｎ型領域１５には、図４に示すようなストライプ状のＳＪ構造領域２３が形成されたが、素子部ｐ−ピラー層２３−１ａ及び終端部ｐ−ピラー層２３−２ａからなるｐ−ピラー層２３ａのｎ＋半導体基板１３に対して水平な面による断面形状は、例えば図１８Ａ乃至図１８Ｃに示すように、ドット形状、千鳥形状、メッシュ形状等にしてもよい。さらに、ｐ−ピラー層２３ａのｎ＋半導体基板１３に対して垂直な面による断面形状は、本実施形態においては例えば図２Ａに示すように矩形だったが、例えば図１９Ａに示すようにテーパを有した構造であってもよいし、図１９Ｂに示すように、深さ方向の端部形状が湾曲した構造であってもよい。また、図１９Ｃに示すように、団子状の構造であってもよい。特に上述したような、エピタキシャル成長と不純物注入とを繰り返す方法により形成した場合、図１９Ｃに示す団子状の構造になる。
【００３３】
また、上述の実施形態における縦型電力用半導体装置において、終端部１２にはゲートフィールドプレート電極２６が形成されたものであるが、終端部１２には、Ｒｅｓｕｒｆ層のまたはガードリング層が形成されたものであってもよい。
【図面の簡単な説明】
【００３４】
【図１】本実施形態の電力用半導体装置を示す上面図である。
【図２Ａ】図１の破線Ａ−Ａ´に沿った構造断面図である。
【図２Ｂ】図１の破線Ｂ−Ｂ´に沿った構造断面図である。
【図３】本実施形態の電力用半導体装置に形成されたプレーナゲート型のｎチャネルＭＯＳＦＥＴの構造を示す構造断面図である。
【図４】本実施形態の電力用半導体装置のｎ型領域の水平方向断面図を模式的に示す構造断面図である。
【図５Ａ】本実施形態の電力用半導体装置の図２Ａに対応するシミュレーション構造を示す構造断面図である。
【図５Ｂ】図５Ａの構造をシミュレーションで比較するための従来構造を示す構造断面図である。
【図６Ａ】本実施形態の電力用半導体装置の図２Ｂに対応するシミュレーション構造を示す構造断面図である。
【図６Ｂ】図６Ａの構造をシミュレーションで比較するための従来構造を示す構造断面図である。
【図７】図５Ａ、図５Ｂに示す構造において、バランス条件における電界分布を示すシミュレーション結果である。
【図８】図５Ａ、図５Ｂに示す構造において、ｐリッチ条件における電界分布を示すシミュレーション結果である。
【図９】図６Ａ、図６Ｂに示す構造において、バランス条件における電界分布を示すシミュレーション結果である。
【図１０】図６Ａ、図６Ｂに示す構造において、ｐリッチ条件における電界分布を示すシミュレーション結果である。
【図１１Ａ】図５Ａに示す構造において、バランス条件における電位分布を示すシミュレーション結果である。
【図１１Ｂ】図５Ｂに示す構造において、バランス条件における電位分布を示すシミュレーション結果である。
【図１２Ａ】図５Ａに示す構造において、ｐリッチ条件における電位分布を示すシミュレーション結果である。
【図１２Ｂ】図５Ｂに示す構造において、ｐリッチ条件における電位分布を示すシミュレーション結果である。
【図１３Ａ】図６Ａに示す構造において、バランス条件における電位分布を示すシミュレーション結果である。
【図１３Ｂ】図６Ｂに示す構造において、バランス条件における電位分布を示すシミュレーション結果である。
【図１４Ａ】図６Ａに示す構造において、ｐリッチ条件における電位分布を示すシミュレーション結果である。
【図１４Ｂ】図６Ｂに示す構造において、ｐリッチ条件における電位分布を示すシミュレーション結果である。
【図１５】図５Ａに示す構造と図５Ｂに示す構造における耐圧を示すシミュレーション結果である。
【図１６】図６Ａに示す構造と図６Ｂに示す構造における耐圧を示すシミュレーション結果である。
【図１７】本実施形態の電力用半導体装置に形成される電力用半導体装置の変形例を示す構造断面図である。
【図１８Ａ】スーパージャンクション構造の変形例を示す水平面に沿った構造断面図である。
【図１８Ｂ】スーパージャンクション構造の変形例を示す水平面に沿った構造断面図である。
【図１８Ｃ】スーパージャンクション構造の変形例を示す水平面に沿った構造断面図である。
【図１９Ａ】スーパージャンクション構造を構成するｐピラー層の変形例を示す構造断面図である。
【図１９Ｂ】スーパージャンクション構造を構成するｐピラー層の変形例を示す構造断面図である。
【図１９Ｃ】スーパージャンクション構造を構成するｐピラー層の変形例を示す構造断面図である。
【符号の説明】
【００３５】
１１・・・素子部
１２・・・終端部
１３、３１・・・ｎ＋半導体基板
１４・・・プレーナゲート型の縦型ＭＯＳＦＥＴ
１５、３２・・・ｎ型領域
１６・・・第１のｐベース層
１７・・・第１のｐ＋コンタクト層
１８・・・ｎ＋ソース層
１９・・・絶縁層
２０−１・・・第１のゲート電極
２０−２・・・第２のゲート電極
２１・・・ソース電極
２２・・・ドレイン電極
２３・・・スーパージャンクション構造領域
２３ａ・・・ｐ−ピラー層
２３ｂ・・・ｎ−ピラー層
２３−１・・・素子部スーパージャンクション構造領域
２３−１ａ・・・素子部ｐ−ピラー層
２３−１ｂ・・・素子部ｎ−ピラー層
２３−２・・・終端部スーパージャンクション構造領域
２３−２ａ・・・終端部ｐ−ピラー層
２３−２ｂ・・・終端部ｎ−ピラー層
２４・・・第２のｐベース層
２５・・・第２のｐ＋コンタクト層
２６・・・ゲートフィールドプレート電極
２７・・・絶縁層
２８−１・・・第３のｐベース層
２８−２・・・ｎ＋層
２８−３・・・ＥＱＰＲ電極
２８−４・・・ＥＱＰＲ取り出し電極
２９・・・ｎ型不純物層
３３ａ、３３ｂ・・・ｐベース層
３４・・・ｐ＋コンタクト層
３５・・・ゲート＆ソース電極
３６・・・絶縁層
３７・・・ドレイン電極
３８・・・ＥＱＰＲ電極
４０・・・トレンチゲート型のＭＯＳＦＥＴ
４１・・・ｎ＋半導体基板
４２・・・ｎ型領域
４３・・・ｐベース層
４４・・・トレンチゲート
４５・・・絶縁層
４６・・・ｎ＋ソース層
４７・・・ソース電極
４８・・・ドレイン電極
【図１】
2010123789.tif 000003
【図２Ａ】
2010123789.tif 000004
【図２Ｂ】
2010123789.tif 000005
【図３】
2010123789.tif 000006
【図４】
2010123789.tif 000007
【図５Ａ】
2010123789.tif 000008
【図５Ｂ】
2010123789.tif 000009
【図６Ａ】
2010123789.tif 000010
【図６Ｂ】
2010123789.tif 000011
【図７】
2010123789.tif 000012
【図８】
2010123789.tif 000013
【図９】
2010123789.tif 000014
【図１０】
2010123789.tif 000015
【図１１Ａ】
2010123789.tif 000016
【図１１Ｂ】
2010123789.tif 000017
【図１２Ａ】
2010123789.tif 000018
【図１２Ｂ】
2010123789.tif 000019
【図１３Ａ】
2010123789.tif 000020
【図１３Ｂ】
2010123789.tif 000021
【図１４Ａ】
2010123789.tif 000022
【図１４Ｂ】
2010123789.tif 000023
【図１５】
2010123789.tif 000024
【図１６】
2010123789.tif 000025
【図１７】
2010123789.tif 000026
【図１８Ａ】
2010123789.tif 000027
【図１８Ｂ】
2010123789.tif 000028
【図１８Ｃ】
2010123789.tif 000029
【図１９Ａ】
2010123789.tif 000030
【図１９Ｂ】
2010123789.tif 000031
【図１９Ｃ】
2010123789.tif 000032