(57)【要約】【課題】  ＬＤＤ構造を有するＭＩＳＦＥＴの低濃度部を形成するためのサイドウォールスペーサが、ゲート電極同士を近づけて配置する妨げになる。【解決手段】  活性領域の上に、ゲート絶縁膜とゲート電極とを含むゲート積層構造を形成する。ゲート積層構造をマスクとして第１不純物を導入する。ゲート積層構造を、絶縁材料の第１の膜で覆う。第１の膜の上に、絶縁材料の第２の膜を形成する。第２の膜及び第１の膜を異方性エッチングして第１の活性領域を露出させ、ゲート積層構造の側面上に、第１の膜と第２の膜との少なくとも２層を含むサイドウォールを残す。ゲート積層構造及びサイドウォールをマスクとして、第２不純物を導入する。サイドウォールを構成する２層のうち、第２の膜を選択的に除去する。ゲート積層構造、残存する第１の膜、及び活性領域を覆うように、層間絶縁膜を形成する。層間絶縁膜内に、活性領域に電気的に接続される導電プラグを形成する。【選択図】  図５
2010272885.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、素子分離絶縁膜を形成し、該素子分離絶縁膜に囲まれた第１の活性領域を画定する工程と、
前記第１の活性領域の一部の領域上に、第１ゲート絶縁膜と第１ゲート電極とを含む第１のゲート積層構造を形成する工程と、
前記第１のゲート積層構造をマスクとして、該第１のゲート積層構造の両側の前記半導体基板の表面層に第１導電型の第１不純物を導入する工程と、
前記第１のゲート積層構造を、絶縁材料からなる第１の膜で覆う工程と、
前記第１の膜の表面上に、該第１の膜とはエッチング耐性の異なる絶縁材料からなる第２の膜を形成する工程と、
前記第２の膜及び第１の膜を異方性エッチングして前記半導体基板の前記第１の活性領域を露出させ、前記第１のゲート積層構造の側面上に、第１の膜と第２の膜との少なくとも２層を含む第１のサイドウォールスペーサを残す工程と、
前記第１のゲート積層構造及び第１のサイドウォールスペーサをマスクとして、前記半導体基板の表面層に前記第１導電型の第２不純物を導入する工程と、
前記第１のサイドウォールスペーサを構成する２層のうち、前記第２の膜を選択的に除去する工程と、
前記第１のゲート積層構造、前記第１のサイドウォールスペーサのうち残存する前記第１の膜、及び前記第２不純物が導入された前記第１の活性領域を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、コンタクトホールを形成する工程と、
前記コンタクトホール内に、前記第１の活性領域に電気的に接続される導電プラグを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１のサイドウォールスペーサを構成する２層のうち、前記第２の膜を選択的に除去する工程の後、前記第２不純物が導入された前記第１の活性領域上に金属シリサイド膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜を形成する工程の前に、前記第１のゲート積層構造、前記第１のサイドウォールスペーサのうち残存する前記第１の膜、及び前記第２不純物が導入された前記第１の活性領域を覆うように、第１絶縁膜を形成する工程をさらに有し、
前記コンタクトホールを形成する工程は、前記第１絶縁膜及び前記層間絶縁膜をエッチングする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の膜及び前記第１絶縁膜は窒化シリコンを含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の膜は酸化シリコンを含む請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板に形成され、第１及び第２の活性領域を画定する素子分離絶縁膜と、
前記第１の活性領域内に形成され、第１ゲート絶縁膜、第１ゲート電極、第１チャネル領域、第１ソース領域、第１ドレイン領域、及び第１サイドウォールスペーサを含む第１のＭＩＳＦＥＴであって、該第１のＭＩＳＦＥＴの前記第１ドレイン領域及び前記第１ソース領域の少なくとも一方が、第１不純物領域と、前記第１不純物領域と前記第１チャネル領域との間に設けられ、前記第１不純物領域よりも低い不純物濃度を有する第２不純物領域とを有し、該第１サイドウォールスペーサが、該第１ゲート電極の側面及び前記第２不純物領域の表面を、下地に倣うように覆い、かつ前記第１不純物領域の少なくとも一部を露出させるように形成された前記第１のＭＩＳＦＥＴと、
前記第２の活性領域内に形成され、第２ゲート絶縁膜、第２ゲート電極、第２ソース領域、第２ドレイン領域、及び第２サイドウォールスペーサを含む第２のＭＩＳＦＥＴであって、該第２のＭＩＳＦＥＴの前記第２サイドウォールスペーサは、前記第２ゲート電極の側面、前記第２ソース領域及び前記第２ドレイン領域の上に形成されている前記第２のＭＩＳＦＥＴと、
前記第１及び第２のＭＩＳＦＥＴを覆い、前記第１サイドウォールスペーサ及び前記第２サイドウォールスペーサとはエッチング耐性の異なる材料で形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第１コンタクトホール及び第２コンタクトホールと、
前記第１コンタクトホール内に形成され、前記第１不純物領域に電気的に接続された第１導電プラグと、
前記第２コンタクトホール内に形成され、前記第２ソース領域または前記第２ドレイン領域に電気的に接続された第２導電プラグと
を有する半導体装置。
【請求項７】
さらに、前記第１不純物領域の表面上に形成された金属シリサイド膜を有する請求項６に記載の半導体装置。
【請求項８】
前記第１サイドウォールスペーサ及び前記第１サイドウォールスペーサから露出した前記第１不純物領域を覆い、前記層間絶縁膜と前記半導体基板との間に設けられた、前記層間絶縁膜とはエッチング特性の相違する第１絶縁膜をさらに有し、
前記第１コンタクトホールは、前記第１絶縁膜及び前記層間絶縁膜を貫通する請求項６または７に記載の半導体装置。
【請求項９】
前記第１絶縁膜は、さらに前記第２サイドウォールスペーサと前記層間絶縁膜との間にも設けられており、
前記第２コンタクトホールは、前記第２サイドウォールスペーサ、前記第１絶縁膜、及び前記層間絶縁膜を貫通する請求項８に記載の半導体装置。
【請求項１０】
半導体基板に素子分離絶縁膜を形成し、第１の活性領域と第２の活性領域を画定する工程と、
前記第１の活性領域の一部の領域に、第１ゲート電極と第２ゲート電極とを互いに隣接するように形成する工程と、
前記第２の活性領域の一部の領域に第３ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２のゲート電極をマスクとして、前記半導体基板に、第１導電型の不純物を導入する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、絶縁材料からなる第１の膜を形成する工程と、
前記第１の膜を形成した後、前記第１の活性領域および前記第２の活性領域に、前記第１の膜とはエッチング耐性の異なる絶縁材料からなる第２の膜を形成する工程と、
隣接する前記第１のゲート電極及び前記第２のゲート電極の間の空洞を拡げるように、前記第２の膜をエッチングする工程と、
前記第２の膜をエッチングする工程の後、前記第１の活性領域および前記第２の活性領域上に、第３の膜を形成する工程と、
前記第３の膜上に層間絶縁膜を形成する工程と、
前記第３の膜をエッチングストッパ膜として、前記層間絶縁膜をエッチングし、前記第１のゲート電極と前記第２のゲート電極との間の前記第３の膜を露出させるように、第１コンタクトホールを形成する工程と、
前記第１コンタクトホールに露出した前記第３の膜及び前記第１の膜をエッチングして前記第１の活性領域を露出させる工程と、
前記第１コンタクトホール内に第１導電プラグを形成する工程と、
前記第３の膜をエッチングストッパ膜として、前記層間絶縁膜をエッチングし、前記第２の活性領域上に形成された前記第３の膜を露出させるように、第２コンタクトホールを形成する工程と、
前記第２コンタクトホールに露出した前記第３の膜をエッチングすることにより、前記第２の活性領域を露出させる工程と、
前記第２コンタクトホール内に第２導電プラグを形成する工程と
を有する半導体装置の製造方法。
【請求項１１】
前記第３の膜は窒化シリコンを含む膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の膜は酸化シリコンを含む膜であることを特徴とする請求項１０または１１に
記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＭＩＳＦＥＴの高集積化に適した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
論理回路とダイナミックランダムアクセスメモリ（ＤＲＡＭ）とを混載した半導体装置の従来の製造方法について説明する。
【０００３】
ゲート絶縁膜、ゲート電極、及び窒化シリコン膜が積層されたゲート積層構造を形成する。このゲート積層構造をマスクとして、その両側に低濃度ドレイン構造（ＬＤＤ）の低濃度部形成のためのイオン注入を行う。ゲート積層構造の側壁上に酸化シリコンのサイドウォールスペーサを形成する。
【０００４】
サイドウォールスペーサをマスクとして、ソース及びドレイン領域形成のためのイオン注入を行う。論理回路部のソース及びドレイン領域の表面上に、金属シリサイド膜を形成する。基板全面を窒化シリコン膜で覆い、その上に酸化シリコンの層間絶縁膜を形成する。この窒化シリコン膜は、ソース及びドレイン領域へのコンタクトホール形成時にエッチングストッパとして働く。
【０００５】
ゲート電極の上面及び側面が、窒化シリコン膜で覆われているため、酸化シリコンの層間絶縁膜にコンタクトホールを形成する際に、ゲート電極がコンタクトホール内に露出することを防止できる。コンタクトホールの底面に露出した窒化シリコン膜は、リン酸等で除去される。このとき、ゲート電極の側面は酸化シリコンのサイドウォールスペーサで保護されている。ゲート電極上面の窒化シリコン膜は、コンタクトホールの底面に露出した窒化シリコン膜よりも十分厚い。このため、ゲート電極の上面がコンタクトホール内に露出することもない。
【０００６】
このようにして、ソース及びドレイン領域へのコンタクトホールを、自己整合的に形成することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＤＲＡＭの集積度が向上しゲート電極間が狭まってくると、サイドウォールスペーサやエッチングストッパ用の窒化シリコン膜の厚さの影響により、ゲート電極間のソースもしくはドレイン領域への実効的なコンタクト面積が小さくなる。コンタクト面積の減少は、コンタクト抵抗の増加につながる。また、サイドウォールスペーサやエッチングストッパ用の窒化シリコン膜でゲート電極間の間隙が狭まると、その内部を層間絶縁膜で埋め込むことが困難になる。さらにゲート電極間が狭まると、ゲート電極間の間隙部がエッチングストッパ用の窒化シリコン膜で埋め尽くされてしまい、コンタクトホールの形成が不可能になる場合も生ずる。
【０００８】
また、ＬＤＤ構造を有するＭＩＳＦＥＴの低濃度部を形成するためのサイドウォールスペーサが、ゲート電極同士を近づけて配置する妨げになる。
【課題を解決するための手段】
【０００９】
本発明の一観点によると、
半導体基板に、素子分離絶縁膜を形成し、該素子分離絶縁膜に囲まれた第１の活性領域を画定する工程と、
前記第１の活性領域の一部の領域上に、第１ゲート絶縁膜と第１ゲート電極とを含む第１のゲート積層構造を形成する工程と、
前記第１のゲート積層構造をマスクとして、該第１のゲート積層構造の両側の前記半導体基板の表面層に第１導電型の第１不純物を導入する工程と、
前記第１のゲート積層構造を、絶縁材料からなる第１の膜で覆う工程と、
前記第１の膜の表面上に、該第１の膜とはエッチング耐性の異なる絶縁材料からなる第２の膜を形成する工程と、
前記第２の膜及び第１の膜を異方性エッチングして前記半導体基板の前記第１の活性領域を露出させ、前記第１のゲート積層構造の側面上に、第１の膜と第２の膜との少なくとも２層を含む第１のサイドウォールスペーサを残す工程と、
前記第１のゲート積層構造及び第１のサイドウォールスペーサをマスクとして、前記半導体基板の表面層に前記第１導電型の第２不純物を導入する工程と、
前記第１のサイドウォールスペーサを構成する２層のうち、前記第２の膜を選択的に除去する工程と、
前記第１のゲート積層構造、前記第１のサイドウォールスペーサのうち残存する前記第１の膜、及び前記第２不純物が導入された前記第１の活性領域を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、コンタクトホールを形成する工程と、
前記コンタクトホール内に、前記第１の活性領域に電気的に接続される導電プラグを形成する工程と
を有する半導体装置の製造方法が提供される。
【００１０】
本発明の他の観点によると、
半導体基板と、
前記半導体基板に形成され、第１及び第２の活性領域を画定する素子分離絶縁膜と、
前記第１の活性領域内に形成され、第１ゲート絶縁膜、第１ゲート電極、第１チャネル領域、第１ソース領域、第１ドレイン領域、及び第１サイドウォールスペーサを含む第１のＭＩＳＦＥＴであって、該第１のＭＩＳＦＥＴの前記第１ドレイン領域及び前記第１ソース領域の少なくとも一方が、第１不純物領域と、前記第１不純物領域と前記第１チャネル領域との間に設けられ、前記第１不純物領域よりも低い不純物濃度を有する第２不純物領域とを有し、該第１サイドウォールスペーサが、該第１ゲート電極の側面及び前記第２不純物領域の表面を、下地に倣うように覆い、かつ前記第１不純物領域の少なくとも一部を露出させるように形成された前記第１のＭＩＳＦＥＴと、
前記第２の活性領域内に形成され、第２ゲート絶縁膜、第２ゲート電極、第２ソース領域、第２ドレイン領域、及び第２サイドウォールスペーサを含む第２のＭＩＳＦＥＴであって、該第２のＭＩＳＦＥＴの前記第２サイドウォールスペーサは、前記第２ゲート電極の側面、前記第２ソース領域及び前記第２ドレイン領域の上に形成されている前記第２のＭＩＳＦＥＴと、
前記第１及び第２のＭＩＳＦＥＴを覆い、前記第１サイドウォールスペーサ及び前記第２サイドウォールスペーサとはエッチング耐性の異なる材料で形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第１コンタクトホール及び第２コンタクトホールと、
前記第１コンタクトホール内に形成され、前記第１不純物領域に電気的に接続された第１導電プラグと、
前記第２コンタクトホール内に形成され、前記第２ソース領域または前記第２ドレイン領域に電気的に接続された第２導電プラグと
を有する半導体装置が提供される。
【００１１】
本発明のさらに他の観点によると、
半導体基板に素子分離絶縁膜を形成し、第１の活性領域と第２の活性領域を画定する工程と、
前記第１の活性領域の一部の領域に、第１ゲート電極と第２ゲート電極とを互いに隣接するように形成する工程と、
前記第２の活性領域の一部の領域に第３ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２のゲート電極をマスクとして、前記半導体基板に、第１導電型の不純物を導入する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、絶縁材料からなる第１の膜を形成する工程と、
前記第１の膜を形成した後、前記第１の活性領域および前記第２の活性領域に、前記第１の膜とはエッチング耐性の異なる絶縁材料からなる第２の膜を形成する工程と、
隣接する前記第１のゲート電極及び前記第２のゲート電極の間の空洞を拡げるように、前記第２の膜をエッチングする工程と、
前記第２の膜をエッチングする工程の後、前記第１の活性領域および前記第２の活性領域上に、第３の膜を形成する工程と、
前記第３の膜上に層間絶縁膜を形成する工程と、
前記第３の膜をエッチングストッパ膜として、前記層間絶縁膜をエッチングし、前記第１のゲート電極と前記第２のゲート電極との間の前記第３の膜を露出させるように、第１コンタクトホールを形成する工程と、
前記第１コンタクトホールに露出した前記第３の膜及び前記第１の膜をエッチングして前記第１の活性領域を露出させる工程と、
前記第１コンタクトホール内に第１導電プラグを形成する工程と、
前記第３の膜をエッチングストッパ膜として、前記層間絶縁膜をエッチングし、前記第２の活性領域上に形成された前記第３の膜を露出させるように、第２コンタクトホールを形成する工程と、
前記第２コンタクトホールに露出した前記第３の膜をエッチングすることにより、前記第２の活性領域を露出させる工程と、
前記第２コンタクトホール内に第２導電プラグを形成する工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
ＬＤＤ構造を有するＭＩＳＦＥＴのゲート電極の第１のサイドウォールスペーサが、低濃度部の長さに比べて薄い。このため、ゲート電極同士を、より近づけて配置することが可能になる。また、ＬＤＤ構造を有しないＭＩＳＦＥＴにおいては、ＬＤＤ構造のＭＩＳＦＥＴの低濃度部の長さに制約されることなく、サイドウォールスペーサを薄くすることができる。このため、集積度の向上を図ることが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例による半導体装置の製造方法を説明するための、各工程終了時の状態を示す断面図（その１）である。
【図２】本発明の実施例による半導体装置の製造方法を説明するための、各工程終了時の状態を示す断面図（その２）である。
【図３】本発明の実施例による半導体装置の製造方法を説明するための、各工程終了時の状態を示す断面図（その３）である。
【図４】本発明の実施例による半導体装置の製造方法を説明するための、各工程終了時の状態を示す断面図（その４）である。
【図５】本発明の実施例による半導体装置の製造方法を説明するための、各工程終了時の状態を示す断面図（その５）である。
【発明を実施するための形態】
【００１４】
図１〜図５を参照し、論理回路とＤＲＡＭとを混載した半導体装置を例にとって、本発明の実施例による半導体装置の製造方法を説明する。図１〜図５の各図は、左側にＤＲＡＭ部の断面図を示し、右側に論理回路部の断面図を示す。
【００１５】
図１（Ａ）に示すように、ｐ型シリコン基板１の表面上にシャロートレンチ型の素子分離絶縁膜２を形成する。以下、素子分離絶縁膜２の形成方法を簡単に説明する。
【００１６】
まず、シリコン基板１の表面を熱酸化することにより、厚さ約５ｎｍの酸化シリコン膜を形成する。この酸化シリコン膜の上に、減圧化学気相成長（ＬＰ−ＣＶＤ）により厚さ１００ｎｍの窒化シリコン膜を形成する。素子分離絶縁膜２を形成すべき領域上の窒化シリコン膜を除去する。残った窒化シリコン膜をマスクとして、シリコン基板１の表面層をエッチングし、深さ約４００ｎｍの溝を形成する。溝の側壁を熱酸化し、厚さ１０ｎｍの酸化シリコン膜を形成する。
【００１７】
基板全面上に、厚さ７００ｎｍの酸化シリコン膜を堆積する。この酸化シリコン膜の堆積は、流量１５０ｓｃｃｍのシラン（ＳｉＨ4）と流量３００ｓｃｃｍの酸素（Ｏ２）と流量３２５ｓｃｃｍのヘリウム（Ｈｅ）との混合ガスの高密度プラズマを用いたＣＶＤ（ＨＤＰ−ＣＶＤ）により行う。溝内が、この酸化シリコン膜で埋め込まれる。
【００１８】
酸化シリコン膜を化学機械研磨し、溝以外の領域に堆積した酸化シリコン膜を除去する。このとき、酸化シリコン膜の下の窒化シリコン膜がストッパとして働く。残った窒化シリコン膜を除去し、シリコン基板１の両面を露出させる。素子分離絶縁膜２により、ＤＲＡＭ部に活性領域３が画定され、論理回路部に活性領域４が画定される。
【００１９】
ＤＲＡＭ部のシリコン基板１の表面層にｎ型ウェル６を形成し、活性領域３に対応する領域にｐ型ウェル７を形成する。ｐ型ウェル７は、ｎ型ウェル６の内部に配置される。活性領域４に対応する領域に、ｎ型ウェル５を形成する。なお、図１（Ａ）には示さないが、ｎチャネルＭＩＳＦＥＴ（メタル／インシュレータ／セミコンダクタ型電界効果トランジスタ）を形成する活性領域に対応する領域には、ｐ型ウェルを形成する。ＤＲＡＭ領域にｎ型ウェル６を形成することにより、ＤＲＡＭ回路の動作電位を、論理回路の動作電位とは独立して設定することができる。
【００２０】
図１（Ｂ）に示された状態までの工程を説明する。活性領域３及び４の表面を熱酸化し、厚さ２．５ｎｍの酸化シリコン膜を形成する。シリコン基板１の全面上に、厚さ１００ｎｍのポリシリコン膜、厚さ１００ｎｍのタングステンシリサイド膜、及び厚さ１００ｎｍの窒化シリコン膜を堆積する。この３層をパターニングし、積層構造１０〜１３を残す。積層構造１０は活性領域４の一部の領域上に配置され、積層構造１１は活性領域３の一部の領域上に配置される。積層構造１２及び１３は、積層構造１１の両側に、例えば０．２２〜０．２４μｍの間隙を隔てて配置される。
【００２１】
積層構造１０内のポリシリコン膜及びタングステンシリサイド膜が、論理回路領域のＭＩＳＦＥＴのゲート電極となる。積層構造１１内のポリシリコン膜及びタングステンシリサイド膜が、ＤＲＡＭセルのＭＩＳＦＥＴのゲート電極となる。
【００２２】
積層構造１０〜１３をマスクとして砒素（Ａｓ）のイオン注入を行う。論理回路部においては、積層構造１０の両側にＬＤＤ構造の低濃度部１５が形成される。ＤＲＡＭ部においては、積層構造１１の両側にソース／ドレイン領域１６が形成される。なお、論理回路部のｎチャネルＭＩＳＦＥＴを形成する領域には、ボロン（Ｂ）のイオン注入を行う。基板法線方向に沿って見たとき、低濃度部１５は積層構造１０に接する。
【００２３】
図１（Ｃ）に示す状態までの工程を説明する。シリコン基板１上の最表面を、厚さ２０ｎｍの窒化シリコン膜２０で覆う。窒化シリコン膜２０の上に、厚さ４０ｎｍのフォスフォシリケートガラス（ＰＳＧ）膜２１を形成する。ＰＳＧ膜２１の形成は、キャリアガスとしてヘリウムを用い、原料としてテトラエチルオルソシリケート（ＴＥＯＳ）、オゾン（Ｏ３）、及びトリメチルフォスフェート（ＰＯ（ＯＣＨ３）３）を用いた減圧ＣＶＤにより行う。このＣＶＤは、ＴＥＯＳの流量１０００ｍｇ／分、オゾンの流量５０００ｓｃｃｍ、ＴＥＯＳの流量７０ｍｇ／分とし、ヘリウムの流量６０００ｓｃｃｍ、圧力６０ｋＰａ（４５０Ｔｏｒｒ）、成長温度４８０℃の成長条件で行う。この成長条件で、ＰＳＧ膜２１のリン濃度は、約３重量％になる。ＤＲＡＭ領域のＰＳＧ膜２１の表面を、レジストパターン２２で覆う。
【００２４】
図２（Ｄ）に示す状態までの工程を説明する。図１（Ｃ）に示したレジストパターン２２をマスクとして、論理回路部のＰＳＧ膜２１及び窒化シリコン膜２０を異方性エッチングする。積層構造２０の側面上に、窒化シリコン膜２０ａとＰＳＧ膜２１ａとの２層からなるサイドウォールスペーサ２５が残る。異方性エッチング後、レジストパターン２２を除去する。
【００２５】
積層構造１０及びサイドウォールスペーサ２５をマスクとして、活性領域４の表面層に砒素をイオン注入する。これにより、ソース及びドレイン領域の高濃度部２６が形成される。なお、論理回路部のｎチャネルＭＩＳＦＥＴを形成する領域には、ボロンをイオン注入する。イオン注入された不純物を活性化させるため、１０００℃で熱処理を行う。
【００２６】
図２（Ｅ）に示すように、サイドウォールスペーサ２５を構成するＰＳＧ膜２１ａ及びＤＲＡＭ部に残っているＰＳＧ膜２１をフッ酸（ＨＦ）で除去する。使用するエッチャントは、例えば濃度５０％のフッ酸を水で希釈した０．２５体積％のフッ酸水溶液である。ＰＳＧ膜２１の除去は、熱酸化により形成された酸化シリコン膜が１２ｎｍの厚さエッチングされる条件で行う。この条件で、リン濃度３重量％のＰＳＧ膜は約５５ｎｍエッチングされる。このため、厚さ４０ｎｍのＰＳＧ膜２１を完全に除去することができる。
【００２７】
なお、厚さ４０ｎｍのＰＳＧ膜２１の代わりに、原料ガスとしてオゾン（Ｏ３）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたＣＶＤで形成された厚さ４０ｎｍのアンドープの酸化シリコン膜を用いてもよい。以下、この酸化シリコン膜を、Ｏ３−ＴＥＯＳ膜と呼ぶ。熱酸化により形成された酸化シリコン膜が１２ｎｍの厚さエッチングされる条件でエッチングしたときのＯ３−ＴＥＯＳ膜のエッチング量は４０ｎｍ以下である。
【００２８】
成膜時の膜厚のばらつきや、エッチング時のエッチング量のばらつきを考慮すると、２０％のオーバエッチングを行うことが好ましい。すなわち、厚さ４０ｎｍのＯ３−ＴＥＯＳ膜を完全に除去するためには、熱酸化により形成された酸化シリコン膜が１４．４ｎｍの厚さエッチングされる条件でエッチングを行うことが好ましい。
【００２９】
ＰＳＧ膜２１及び２１ａをエッチングする際に、素子分離絶縁膜２の表面もエッチャントに晒される。ところが、素子分離絶縁膜２は、原料ガスとしてＳｉＨ４とＯ２とを用いたＰＥ−ＣＶＤにより形成されたアンドープの酸化シリコンであるため、そのエッチング速度はＰＳＧ膜のエッチング速度に比べて遅い。このため、ＰＳＧ膜２１及び２１ａを除去する際に、素子分離絶縁膜２の表面がエッチングされる量を少なくすることができる。
【００３０】
なお、Ｏ３−ＴＥＯＳ膜のエッチング速度も、素子分離絶縁膜２のエッチング速度より遅い。従って、ＰＳＧ膜２１の代わりにＯ３−ＴＥＯＳ膜を用いた場合にも、素子分離絶縁膜２の表面がエッチングされる量を少なくすることができる。
【００３１】
サイドウォールスペーサ２５を構成していた２層のうち窒化シリコン膜２０ａのみが残る。窒化シリコン膜２０ａは、積層構造１０の側面及び低濃度部１５の上面を、下地に倣うように覆う。
【００３２】
積層構造１０の最上層に窒化シリコン膜が配置されているため、ＰＳＧ膜２１及び２１ａを除去する際に積層構造１０の上面はエッチングされない。なお、積層構造１０の最上層を、ＰＳＧよりもエッチング速度の遅いアンドープの酸化シリコンで形成してもよい。
【００３３】
図２（Ｆ）に示すように、ソース及びドレイン領域の高濃度部２６の表面上に、コバルトシリサイド（ＣｏＳｉ）膜３０を形成する。ＣｏＳｉ膜３０は、厚さ１０ｎｍのコバルト膜を全面にスパッタリングにより堆積した後、熱処理を行うことにより形成される。この熱処理は、窒素雰囲気中で温度を５００℃とし、約３０分間行う。熱処理後、余分のコバルト膜を除去する。
【００３４】
図３（Ｇ）に示すように、基板全面を厚さ２５ｎｍの窒化シリコン膜３３で覆う。窒化シリコン膜３３の形成は、シランとアンモニアと窒素を用いたＣＶＤにより行う。成長温度は７００℃とする。
【００３５】
窒化シリコン膜３３の上に、厚さ１１００ｎｍのボロフォスフォシリケートガラス（ＢＰＳＧ）膜３５を形成し、７００℃でリフロー処理を行う。ＢＰＳＧ膜３５の形成は、キャリアガスとして流量６０００ｓｃｃｍのヘリウムを用い、原料として流量６００ｍｇ／分のＴＥＯＳ、流量１３０ｍｇ／分のトリメチルフォスフェート、流量１６０ｍｇ／分のトリメチルボレート（Ｂ（ＯＣＨ３）３）、及び流量４０００ｓｃｃｍのオゾンを用い、成長圧力２７ｋＰａ（２００Ｔｏｒｒ）、成長温度４８０℃の条件でＣＶＤにより行う。
【００３６】
ＢＰＳＧ膜３５の形成前に、図２（Ｄ）に示したＰＳＧ膜２１が除去されている。ＰＳＧ膜２１の厚さが４０ｎｍであったのに対し、図３（Ｇ）に示す窒化シリコン膜３３の厚さは２５ｎｍである。このため、ＰＳＧ膜２１を残した状態に比べて、ＤＲＡＭ領域の積層構造１１〜１３の間に画定される間隙が広くなる。これにより、この間隙部をＢＰＳＧ膜３５で埋め込むことが容易になる。
【００３７】
なお、論理回路部においては、低濃度部１５の長さに比べて、積層構造体１０の側面を覆うサイドウォールスペーサ２０ａが薄い。低濃度部１５の長さは、ＭＩＳＦＥＴに要求される特性から決まるため、所定の長さを確保しておく必要がある。このために、図２（Ｄ）に示したサイドウォールスペーサ２５に所定の厚さが必要とされる。サイドウォールスペーサ２５を構成するＰＳＧ膜２１ａが残されている場合には、ＢＰＳＧ膜３５による埋め込みを容易にするために、積層構造１０と、それに近接して配置される他の積層構造とを、ＰＳＧ膜２１ａの厚さ分だけ余分に離す必要がある。本実施例の場合には、ＰＳＧ膜２１ａが除去されているため、積層構造１０と他の積層構造との間隔を狭めることができる。
【００３８】
図３（Ｈ）に示すように、ＢＰＳＧ膜３５の、ソース及びドレイン領域１６に対応する位置に、コンタクトホール３６及び３７を形成する。このとき、窒化シリコン膜２０及び３３がエッチングストッパとして働く。積層構造１１〜１３の肩の部分の窒化シリコン膜２０及び３３がエッチングされる場合もあるが、積層構造の最上層に厚さ１００ｎｍの窒化シリコン膜が配置されているため、ゲート電極がコンタクトホール内に露出することはない。このようにして、コンタクトホール３６及び３７を、自己整合的に形成することができる。
【００３９】
図４（Ｉ）に示すように、コンタクトホール３６及び３７の底面に露出した窒化シリコン膜２０及び３３を、異方性エッチングにより除去する。コンタクトホール３６及び３７の側面上には、窒化シリコン膜２０及び３３が残る。コンタクトホール３６及び３７内を、不純物が添加されて導電性を付与されたポリシリコンプラグ４０及び４１で埋め込む。ポリシリコンプラグ４０及び４１は、全面にポリシリコン膜を堆積し、平坦部のポリシリコン膜を化学機械研磨することにより形成される。
【００４０】
図２（Ｄ）の段階で形成されていた積層構造１１〜１３の側面上のＰＳＧ膜２１が、この段階では除去されており、ＰＳＧ膜２１の代わりに、それよりも薄い窒化シリコン膜３３が形成されている。このため、プラグ３６、３７と、ソース及びドレイン領域１６との接触面積を大きくすることができる。
【００４１】
論理回路部においては、サイドウォールスペーサ２０ａが積層構造１０の側面を覆うとともに、ソース及びドレイン領域の低濃度部まで延在している。これに対し、ＤＲＡＭ部においては、窒化シリコン膜２０及び３３の２層で構成されたサイドウォールスペーサが、積層構造１１〜１３の側面を覆うが、ソース及びドレイン領域の上面までは延在していない。
【００４２】
図４（Ｊ）に示すように、ＢＰＳＧ膜３５の上に、厚さ１００ｎｍの酸化シリコン膜４５を形成する。酸化シリコン膜４５の形成は、平行平板型プラズマＣＶＤ装置を用いて行う。酸化シリコン膜４５の、ポリシリコンプラグ４０に対応する位置に、開口４６を形成する。
【００４３】
酸化シリコン膜４５の上に、ビット線４７を形成する。ビット線４７は、Ｔｉ層、ＴｉＮ層、及びＷ層がこの順番に積層された３層構造を有する。また、ビット線４７は、開口４６内を埋め込み、ポリシリコンプラグ４０に電気的に接続される。ビット線４７を覆うように、酸化シリコン膜４５の上に、厚さ５００ｎｍの他の酸化シリコン膜４８を形成する。酸化シリコン膜４８の形成は、高密度プラズマ、例えば誘導結合型プラズマを用いたプラズマＣＶＤにより行う。
【００４４】
図５（Ｋ）に示すように、酸化シリコン膜４８及び４５の、ポリシリコンプラグ４１に対応する位置に、コンタクトホールを形成する。このコンタクトホール内を、不純物が添加されて導電性を付与されたアモルファスシリコンからなるプラグ５０で埋め込む。
【００４５】
酸化シリコン膜４８の上の、プラグ５０に対応する位置にキャパシタ５５を形成する。キャパシタ５５は、蓄積電極５１、誘電体膜５２、及びセルプレート５３により構成される。蓄積電極５１は、導電性を付与されたアモルファスシリコンで形成されており、底部が塞がれ、上端が開口した筒状形状を有する。蓄積電極５１は、その底部においてプラグ５０に電気的に接続される。
【００４６】
誘電体膜５２は、窒化酸化シリコン膜で形成される。窒化酸化シリコン膜は、窒化シリコン膜を熱酸化することにより形成される。セルプレート５３は、導電性を付与されたアモルファスシリコンで形成される。このようなキャパシタの作製は、例えば特開平１１−１９５６１８号公報の図７で説明された方法により行うことができる。
【００４７】
キャパシタ５５を覆うように、酸化シリコン膜４８の上に、厚さ１．５μｍの他の酸化シリコン膜５８を形成する。酸化シリコン膜５８の形成は、高密度プラズマを用いたプラズマＣＶＤにより行われる。
【００４８】
図５（Ｌ）に示すように、酸化シリコン膜５８の上面からコバルトシリサイド膜３０の上面まで達するコンタクトホール６０を形成する。なお、コンタクトホール６０の底面は、コバルトシリサイド膜３０と素子分離絶縁膜２との境界をまたぐように配置される。コンタクトホール６０を形成する際に、コバルトシリサイド膜３０の上面を覆っている窒化シリコン膜３３がエッチングストッパとして働く。コンタクトホール６０の底面に露出した窒化シリコン膜３３は、リン酸等により除去される。
【００４９】
コンタクトホール６０の内面及び酸化シリコン膜５８の上面上に、Ｔｉ層とＴｉＮ層との２層構造を有するバリアメタル層６１を形成する。その上に、コンタクトホール６０内を埋め込むように、Ｗ層６２を形成する。Ｗ層６２及びバリアメタル層６１を化学機械研磨し、コンタクトホール６０内に導電性のプラグ６３を残す。酸化シリコン膜５８の上に、配線６５が形成され、さらにその上に多層配線が形成される。
【００５０】
上記実施例によると、図２（Ｅ）を参照して説明したように、図２（Ｄ）に示したＰＳＧ膜２１及び２１ａを除去する際に、素子分離絶縁膜２の表面のエッチング量を少なくすることができる。図５（Ｌ）において、素子分離絶縁膜２の上面がエッチングされていると、コバルトシリサイド膜３０と素子分離絶縁膜２との境界部に大きな段差が形成される。大きな段差があると、窒化シリコン膜３３のエッチングストッパとしての機能が低下することが知られている。このため、コンタクトホール６０がｎ型ウェル５まで達し、導電性プラグ６３がｎ型ウェル５に直接接触してしまうおそれがある。図２（Ｅ）に示した工程において、素子分離絶縁膜２の上面のエッチング量を少なくしているため、導電性プラグ６３とｎ型ウェル５との接触を防止することができる。
【００５１】
なお、上記実施例では、図２（Ｄ）に示したサイドウォールスペーサ２５の外側の層をリン濃度３重量％のＰＳＧ膜２１ａで形成したが、アンドープの酸化シリコン膜に比べてエッチング速度の速い他の材料で形成してもよい。例えば、ボロシリケートガラス（ＢＳＧ）やＢＰＳＧで形成してもよい。なお、ＰＳＧで形成する場合、ＰＳＧ膜のエッチング速度と、アンドープの酸化シリコン膜のエッチング速度との差を十分大きくするために、リン濃度を３重量％以上とすることが好ましい。ただし、ＰＳＧ膜が十分薄く、エッチング時間が短い場合には、リン濃度を３重量％以下としてもよいであろう。
【００５２】
上記実施例では、図２（Ｄ）で説明したように、ＬＤＤ構造のＭＩＳＦＥＴの低濃度部１５の長さが、窒化シリコン膜２０ａとＰＳＧ膜２１ａとの合計の厚さで規定される。すなわち、ＰＳＧ膜２１ａの厚さを調節することにより、低濃度部１５を所望の長さにすることができる。また、ＤＲＡＭ部においては、図３（Ｇ）で説明したように、積層構造１１〜１３の間にＰＳＧ膜２１が残っていない。このため、論理回路部のＭＩＳＦＥＴの低濃度部の長さに制約されることなく、ＤＲＡＭの集積度の向上を図ることができる。
【００５３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００５４】
１ シリコン基板
２ 素子分離絶縁膜
３、４ 活性領域
５、６ ｎ型ウェル
７ ｐ型ウェル
１０、１１、１２、１３ 積層構造
１５ 低濃度部
１６ ソース／ドレイン領域１６
２０ 窒化シリコン膜
２１ ＰＳＧ膜
２５ サイドウォールスペーサ
２６ 高濃度部
３０ コバルトシリサイド膜
３３ 窒化シリコン膜
３５ ＢＰＳＧ膜
３６、３７ コンタクトホール
４０、４１ ポリシリコンプラグ
４５、４８ 酸化シリコン膜
４６ 開口
４７ ビット線
５０ アモルファスシリコンプラグ
５１ 蓄積電極
５２ 誘電体膜
５３ セルプレート
５５ キャパシタ
５８ 酸化シリコン膜
６０ コンタクトホール
６１ バリアメタル層
６２ Ｗ層
６３ 導電性プラグ
６５ 配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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