(57)【要約】【課題】  磁気トンネル接合を使用する不揮発性論理装置を提供する。【解決手段】  本発明は、レジスタセルであって、不平衡フリップフロップ回路を形成するような、第２のインバータに結合された第１のインバータを含む差動増幅部分と、第１および第２のインバータのそれぞれの一端部に接続された第１および第２のビット線と、第１および第２のインバータのそれぞれの他端部に接続された第１および第２のソース線とを備え、前記第１および第２のインバータのそれぞれの前記他端部に電気的に接続される第１および第２の磁気トンネル接合をさらに備えることを特徴とする、レジスタセルに関する。本明細書に開示するシフトレジスタは、従来のシフトレジスタよりも小さく製造することができ、シフトレジスタの読み書き動作中の消費電力を低くすることができる。【選択図】      図２
2010279035.tif 000002
【特許請求の範囲】
【請求項１】
レジスタセルであって、
不平衡フリップフロップ回路を形成する、第２のインバータに結合された第１のインバータを含む差動増幅部分と、
前記第１および第２のインバータのそれぞれの一端部に接続された第１および第２のビット線と、
前記第１および第２のインバータのそれぞれの他端部に接続された第１および第２のソース線と
を備え、
前記第１および第２のインバータのそれぞれの前記他端部に電気的に接続される第１および第２の磁気トンネル接合をさらに備える、レジスタセル。
【請求項２】
前記第１のインバータは、ＮＭＯＳトランジスタに直列接続された第１のＰＭＯＳトランジスタを備え、前記第２のインバータは、第２のＮＭＯＳトランジスタに直列接続された第２のＰＭＯＳトランジスタを備える、請求項１に記載のレジスタセル。
【請求項３】
前記第１および第２の磁気トンネル接合の一端部はそれぞれ、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのドレインに接続される、請求項２に記載のレジスタセル。
【請求項４】
前記第１および第２の磁気トンネル接合はそれぞれ、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの間および前記第２のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの間に接続される、請求項２に記載のレジスタセル。
【請求項５】
複数のレジスタセルを備えるシフトレジスタであって、前記レジスタセルは、不平衡フリップフロップ回路を形成する、第２のインバータに結合された第１のインバータを含む差動増幅部分と、前記第１および第２のインバータのそれぞれの一端部に接続された第１および第２のビット線と、前記第１および第２のインバータのそれぞれの他端部に接続された第１および第２のソース線とを備え、前記レジスタセルは、前記第１および第２のインバータのそれぞれの前記他端部に電気的に接続される第１および第２の磁気トンネル接合をさらに備え、
各レジスタセルは、隣接するレジスタセルの２つの前記インバータを一緒に連結し、データを１つのレジスタセルの１つのノードから、前記隣接するレジスタセルの１つのノードにシフトさせるために使用されるシフトトランジスタを介して隣接するレジスタセルに直列接続される、シフトレジスタ。
【請求項６】
シフト動作中、前記レジスタセルのうちの１つの前記第２のインバータに記憶されているデータを、連続した前記隣接するレジスタセルの前記第１のインバータの前記第１のインバータにシフトさせる、クロック信号を生成するように構成されたクロック線をさらに備える、請求項５に記載のシフトレジスタ。
【請求項７】
界磁電流を通すように構成されると共に、前記界磁電流により生成される外部磁場が前記レジスタセルのすべての磁気トンネル接合に同時に対処することができるように構成される力線をさらに備える、請求項５に記載のシフトレジスタ。
【請求項８】
不平衡フリップフロップ回路を形成する、第２のインバータに結合された第１のインバータを含む差動増幅部分と、前記第１および第２のインバータのそれぞれの一端部に接続された第１および第２のビット線と、前記第１および第２のインバータのそれぞれの他端部に接続された第１および第２のソース線とを備える複数のレジスタセルを備えるシフトレジスタに書き込む方法であって、前記レジスタセルは、前記第１および第２のインバータのそれぞれの前記他端部に電気的に接続される第１および第２の磁気トンネル接合をさらに備え、各レジスタセルは、隣接するレジスタセルの２つの前記インバータを一緒に連結し、データを１つのレジスタセルの１つのノードから、前記隣接するレジスタセルの１つのノードにシフトさせるために使用されるシフトトランジスタを介して隣接するレジスタセルに直列接続され、前記方法は、
同じ磁気状態を有する前記磁気トンネル接合を選択するステップと、
前記選択された磁気トンネル接合を加熱するステップと、
前記選択された磁気トンネル接合が所定の高閾値温度に達した場合、前記選択された磁気トンネル接合の前記磁気状態を変更させるステップと
を含む、方法。
【請求項９】
前記加熱するステップは、前記隣接するレジスタセル内に記憶されているデータを使用して、加熱電流（３１）を前記選択された磁気トンネル接合に流すステップを含む、請求項８に記載の方法。
【請求項１０】
前記磁気状態を変更させるステップは、ＣＩＭＳ電流を前記選択された磁気トンネル接合に通すステップを含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、フリップフロップ、シフトレジスタ、およびこれらと同様のもの等のプログラムレジスタおよびプログラミング論理回路に関する。本発明は、より詳細には、プログラムレジスタにデータを記憶するか、またはプログラムレジスタに対して論理演算を実行する技術に関する。
【背景技術】
【０００２】
消費電力の低減および高速データ演算の増大は、次世代論理回路の主要目標である。ナノメートル規模のＣＭＯＳ技術での漏れ電流による静的電力放散の劇的な増大が予想されている。さらに、高度なＶＬＳＩでの全体の相互接続の長さの増大により、電力および遅延の両方がさらに増大することになる。メモリ素子が論理回路平面上に分散するロジックインメモリアーキテクチャが、不揮発性メモリと組み合わせられて、超低電力および相互接続遅延の短縮の両方が実現されると予期される。しかし、ロジックインメモリアーキテクチャを十分に利用するために、利用されているＣＭＯＳ技術よりも短いアクセス時間、限りない耐久性、スケーラブル（拡張可能）な書き込み、および小寸法という性能を有する不揮発性メモリを実装することが重要である。
【０００３】
その結果、低電力の装置および設計技術における革新的な開発が急増している。大半の場合、低消費電力要件は、チップ密度が高く、処理能力の高い回路という厳しい目標を等しく満たさなければならない。したがって、低電力のデジタル設計およびデジタルＩＣは、研究開発が非常に活発な分野である。これらの分野は、性能およびダイサイズと同様に、主要な設計パラメータとしての電力の台頭に貢献した。実際に、消費電力は、ＣＭＯＳ技術の絶え間ない拡大に対する制限要因とみなされている。この問題に対処するために、高密度を不揮発性および低消費電力を費用効率的に組み合わせたメモリ技術が、望ましいデータ用途を提供し、広範囲のデータ用途の土台を提供することができる。
【０００４】
埋め込みＳＲＡＭは、論理チップ内への埋め込みに最も頻繁に使用されるメモリのうちの１つであり、典型的な用途としては、オンチップバッファ、キャッシュ、レジスタファイル等が挙げられる。アクセス時間が短いことにより、論理ＩＣ業界で普及している。それにも関わらず、その揮発性および構成データを記憶する外部不揮発性メモリの必要性により、最近の埋め込み用途には適さない。実際に、埋め込みＦＰＧＡ素子では、消費電力を低減するために、フラッシュ技術のような不揮発性内部メモリを使用することにより、チップが使用されていないときにチップをスタンバイモードにして電力を低減できるようにする。実際に、これらのＦＰＧＡは、構成層内にフラッシュメモリを使用し、それにより、電力アップ時に実行可能な状態にする。しかし、チップの全体にわたってメモリを分散させると、いくつかの技術的な制約が生じると共に、追加のマスク（フラッシュ技術の場合、１０〜１５）および専用プロセスステップが必要になり、それにより、チップコストが増大する。さらに、フラッシュメモリに固有の長いアクセス時間により、これらＦＰＧＡの再プログラミング速度は高速ではない。
【０００５】
消費電力を低減するいくつかの従来の方法がある。これらの方法としては、算術処理を実行中ではない場合に回路クロックを停止させる「クロックゲーティング」および演算処理を実行していない回路への電力を遮断する「パワーゲーティング」が挙げられる。しかし、クロックゲーティングを使用する場合、回路内の漏れ電流を止めることはできず、省電効果が低減し、パワーゲーティングを使用する場合、電力を遮断することにより漏れ電流の大半を止めることができるが、電力をレジスタに供給する必要があるため、漏れ電流を完全になくすことはできない。逆に、不揮発性論理技術を使用する場合、レジスタを含め、回路への電力をただ遮断するだけで、消費電力をゼロに低減することが可能である。
【０００６】
代替案は、不揮発性（ｎｖ）構成要素を集積するようにＳＲＡＭセルを調整することである。いくつかのｎｖ−ＳＲＡＭ技術が、不揮発性構成要素（フラッシュ型）をＳＲＡＭセルに集積することを提案している。しかし、より発達し、かつより確実なアーキテクチャは、セル毎に１２個を超えるトランジスタを使用し、密度およびコストに対して大きな影響を及ぼす。さらに、フラッシュの書き込み／消去電圧は高く、ＳＲＡＭセルの供給電圧とあまり上手く合わず、素子の追加という負荷が課される。最後に、これら技術の耐久性は低く（＜１Ｅ１０）、キャッシュメモリ（論理ＩＣ素子内の埋め込みメモリ）等の用途にあまり適さず、非常に低頻度でしか完全なバックアップを保証することができない。
【０００７】
ＭＲＡＭ等の不揮発性メモリの使用は、大きな速度ペナルティなしでの従来のＳＲＡＭベースの論理ＩＣの欠点の解消に役立つ。スタンバイモード中の節電におけるその利点の他に、ＳＲＡＭベースの論理ＩＣで使用されるように構成データを外部不揮発性メモリからロードする必要がないため、構成時間の短縮という恩恵も有する。さらに、回路動作中、ＭＲＡＭ素子に書き込むことができ、これにより、動的な（またはシャドウ化された）構成が可能になると共に、ＭＲＡＭに基づく論理ＩＣ回路の柔軟性がさらに増大する。他方、ＭＲＡＭメモリは、高いタイミング性能、高密度集積、信頼性の高いデータ記憶、良好な耐久性、および磁気後処理のための追加マスクの数が少ないことを含む興味深い特徴を示した（ＭＲＡＭ素子の集積は、「アバブＣＭＯＳ（ａｂｏｖｅ−ＣＭＯＳ）技術」（ＣＭＯＳフロントエンドプロセス後、磁気バックエンドプロセスを行うことができる）により行われる）。
【０００８】
不揮発性レジスタは、電力がない場合でも記憶情報を保持するデータ記憶回路である。デジタル処理（論理）回路では、計算中のデータ、算術処理、または演算状態を一時的に保持するために使用される記憶領域が、レジスタと呼ばれる。一般に、レジスタは論理回路内に分散する。論理ＩＣ（すなわち、ＣＰＵ）およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、他のＩＣおよび周辺機器の様々なプロセスの状態、バックグラウンド情報、および演算状態を一時的に保持するこの種のレジスタを含む。従来の論理ＩＣは揮発性である。これは、ＩＣへの電力を遮断すると、レジスタ内の情報が失われることを意味する。したがって、常に電力をＩＣに供給しなければならない。
【０００９】
これより図１を参照して、ｎビットシリアルインパラレルアウト（ＳＩＰＯ）レジスタ１０の簡略ブロック図を示す。レジスタは複数のレジスタセル１を含み、各レジスタセル１は、入力Ｄ、クロック入力ＣＫ、データ出力Ｑ、および反転データＱｎを有する。
【００１０】
これらは、最も単純な種類のシフトレジスタである。データ列は「データ入力」に提示され、「データ進行」（クロック信号）がハイになる都度、１段ずつ右にシフトされる。進行の都度、左端（すなわち、「データ入力」）にあるビットは、第１のフリップフロップの出力にシフトされる。右端（すなわち、「データ出力」）にあるビットは、読み出し動作のためにシフトして出され、失うことができる。データ列がレジスタにクロック制御されて入力されると、レジスタ内に記憶されている任意のバイトまたはワードは、データ出力Ｑｉにおいて並列に同時に読み出される。当業者に理解されるように、これら種類のレジスタは、直列分散メモリ（ｓｅｒｉａｌ  ｄｉｓｔｒｉｂｕｔｅｄ  ｍｅｍｏｒｙ）またはビットストリームとして最も一般に使用される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６６０３６７７号明細書
【特許文献２】米国特許第５６９５８６４号明細書
【特許文献３】米国特許第６９５０３３５号明細書
【非特許文献】
【００１２】
【非特許文献１】Ｓｃｉｅｎｃｅ、２８５巻、８６７頁、１９９９年
【発明の概要】
【課題を解決するための手段】
【００１３】
本願は、従来技術の少なくともいくつかの制限を解消するレジスタセルを開示する。
【００１４】
実施形態によれば、レジスタセルは、不平衡フリップフロップ回路を形成するために、第２のインバータに結合された第１のインバータを含む差動増幅部分と、第１および第２のインバータのそれぞれの一端部に接続された第１および第２のビット線と、第１および第２のインバータのそれぞれの他端部に接続された第１および第２のソース線とを備えることができ、第１および第２のインバータのそれぞれの他端部に電気的に接続される第１および第２の磁気トンネル接合をさらに備えることを特徴とすることができる。
【００１５】
一実施形態では、前記第１のインバータは、第１のＮＭＯＳトランジスタに直列接続された第１のＰＭＯＳトランジスタを備え、第２のインバータは、第２のＮＭＯＳトランジスタに直列接続された第２のＰＭＯＳトランジスタを備える。
【００１６】
別の実施形態では、第１のトランジスタのゲートのそれぞれは、第２のトランジスタのドレインおよび第２のトランジスタのソースに結合される。
【００１７】
さらに別の実施形態では、第１および第２のビット線はそれぞれ、第１および第２のトランジスタに接続される。
【００１８】
さらに別の実施形態では、第１および第２の磁気トンネル接合の一端部はそれぞれ、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのドレインに接続される。
【００１９】
さらに別の実施形態では、第１のソース線および第２のソース線はそれぞれ、第１および第２の磁気トンネル接合の他端部に接続する。
【００２０】
さらに別の実施形態では、第１および第２の磁気トンネル接合はそれぞれ、第１のＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとの間および第２のＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとの間に接続される。
【００２１】
さらに別の実施形態では、第１および第２の磁気トンネル接合は、逆の抵抗値を有するように構成される。
【００２２】
さらに別の実施形態では、第１および第２の磁気トンネル接合が、固定磁化を有する基準層および第１の安定方向から第２の安定方向に切り替え可能な磁化方向を有する記憶層から形成される。
【００２３】
本発明は、従来技術の少なくともいくつかの制限を解消したシフトレジスタにも関し、このシフトレジスタは、複数のレジスタセルを備えることができ、各レジスタセルは、隣接するレジスタセルの２つのインバータを一緒に連結し、データを１つのレジスタセルの１つのノードから、隣接するレジスタセルの１つのノードにシフトするために使用されるシフトトランジスタを介して隣接するレジスタセルに直列接続される。
【００２４】
一実施形態では、シフトレジスタは、シフト動作中、あるレジスタセルの第２のインバータに記憶されているデータを連続する隣接レジスタセルの第１のインバータの第１のインバータにシフトされるようなクロック信号を生成するように構成されるクロック線をさらに備える。
【００２５】
別の実施形態では、シフトレジスタは、フィールド電流を通すように構成されると共に、フィールド電流により生成される外部磁場が、レジスタセルのすべての磁気トンネル接合に同時に対処することができるように構成されるフィールド線をさらに備える。
【００２６】
本発明は、シフトレジスタに書き込む方法にも関し、この方法は、
同じ磁気状態を有する磁気トンネル接合を選択するステップと、
選択された磁気トンネル接合を加熱するステップと、
選択された磁気トンネル接合が所定の高閾値温度に達した場合、選択された磁気トンネル接合の磁気状態を変更するステップと
を含む。
【００２７】
一実施形態では、前記加熱するステップは、隣接するレジスタセル内に記憶されているデータを使用して、加熱電流３１を選択された磁気トンネル接合に通すステップを含む。
【００２８】
別の実施形態では、前記磁気状態を変更するステップは、フィールド電流をフィールド線に通すステップを含む。
【００２９】
さらに別の実施形態では、前記磁気状態を変更するステップは、ＣＩＭＳ電流を選択された磁気トンネル接合に通すステップを含む。
【００３０】
本明細書において開示するシフトレジスタは、従来のシフトレジスタよりも小さく製造することができ、シフトレジスタの読み書き動作中の消費電力を低くすることができる。
【００３１】
好ましい実施形態は、例として与えられ、図示される実施形態の説明の助けにより、よりよく理解される。
【図面の簡単な説明】
【００３２】
【図１】ｎビットシリアルインパラレルアウト（ＳＩＰＯ）レジスタの従来の簡略ブロック図を示す。
【図２】一実施形態による不平衡フリップフロップに基づくレジスタセルを示す。
【図３】一実施形態による不揮発性磁気シフトレジスタを示す。
【図４】一実施形態によるレジスタセルの書き込みを表す。
【図５】別の実施形態による磁気シフトレジスタセルを示す。
【図６】別の実施形態によるシフトレジスタのＣＩＭＳベースの書き込み動作を示す。
【発明を実施するための形態】
【００３３】
図２は、一実施形態による不揮発性不平衡レジスタセル１を示す。レジスタセル１は、不平衡フリップフロップ回路を形成する交差結合された第１および第２のインバータ３、３’を備える。第１および第２のインバータ３、３’はそれぞれ、ＮＭＯＳトランジスタＮ１に直列接続された第１のＰＭＯＳトランジスタＰ１および第２のＮＭＯＳトランジスタＮ２に直列接続された第２のＰＭＯＳトランジスタＰ２を備える。第１のトランジスタＰ１およびＮ１のゲートはそれぞれ、第２のトランジスタＰ２のドレインおよび第２のトランジスタＮ２のソースに結合される。第１および第２のトランジスタＰ１およびＰ２のソースはそれぞれ、第１のビット線ＢＬ０および第２のビット線ＢＬ１に接続される。
【００３４】
図２の抵抗６および６’でそれぞれ表される第１および第２の磁気トンネル接合が、それぞれの一端部において、第１のＮＭＯＳトランジスタＮ１のドレインを介して第１のインバータ３に接続され（図２のノード４として表される）、第２のＮＭＯＳトランジスタＮ２のドレインを介して第２のインバータ３’に接続される（図２のノード４’として表される）。これら２つの磁気トンネル接合６、６’はそれぞれ、逆の抵抗値、例えば、最大抵抗値および最小抵抗値を有し、１論理ビットを符号化するように構成することができる。ここで、ＣＭＯＳ前置増幅器を形成するこれら２つのインバータ３、３’は、１ビットアナログ／デジタル変換器（ＡＤＣ）として機能し、差分抵抗、すなわち第１および第２の磁気トンネル接合６、６’の差分をいわゆるレール間電圧（二値情報）に変換する。第１のソース線ＳＬ０および第２のソース線ＳＬ１がそれぞれ、第１および第２の磁気トンネル接合６、６’のそれぞれの他端部を介して、第１および第２のインバータ３、３’の他方の側を第１および第２のＮＭＯＳトランジスタＮ１、Ｎ２のドレインに接続する。
【００３５】
示されていない実施形態の一変形では、磁気トンネル接合６、６’は、固定磁化を有する基準層、セルに書き込まれると第１の安定方向から第２の安定方向に切り替わることができる磁化方向を有する記憶層、および記憶装置と感知層との間の絶縁層から形成することができる。磁気トンネル接合６、６’の磁気状態は、基準層の磁化および記憶層の磁化の相対的な向きにより定義される。
【００３６】
レジスタセル１の開始時、電圧が第１および第２のビット線ＢＬ０、ＢＬ１に印加され（信号はハイになる）、第１および第２の磁気トンネル接合６、６’の抵抗値に応じて、図２のノードＱで表される第１のインバータ３の入力がハイ（ＶＤＤ）になり、その一方で、図２のノードＱｎで表される第２のインバータ３’の出力はロー（０Ｖ）になる。レジスタセル１は、２つのインバータ３、３’と、２つの磁気トンネル接合６、６’を備える磁気不揮発性段部分とを備える差動増幅部分２またはＣＭＯＳ揮発性段から形成される。この構成では、レジスタセル１は、揮発性記憶機能および不揮発性記憶機能の両方が可能である。
【００３７】
図３を参照して、一実施形態による不揮発性磁気シフトレジスタ１０のブロック／概略図を示す。シフトレジスタ１０は、図２の実施形態による複数のレジスタセル１を含む。図３では、一連のレジスタセル１が記号「ｎ−ｉ」で示され、シフトレジスタ１０の最初および最後のレジスタセル１はそれぞれ記号「０」および「ｎ−１」で示される。磁気シフトレジスタ１０の各レジスタセル１は、シフトトランジスタ１１を介して隣接するレジスタセル１に直列接続される。シフトトランジスタ１１は、隣接するレジスタセル１の２つのインバータ３、３’を一緒に連結し、データをレジスタセル１のうちの１つの入力ノードＱおよび出力ノードＱｎのうちの一方から、隣接するレジスタセル１の入力ノードＱおよび出力ノードＱｎのうちの一方にシフトさせるために使用される。
【００３８】
図３の記号ＣＫで示されるクロック線は、交互に繰り返される０および１、すなわち連続した交流方形波を含むクロック信号を生成するように構成される。シフト動作中（図３の左から右に進んで示される）、セルレジスタ１のうちの１つ（例えば、「ｎ−３」）の第２のビット線ＢＬ１の側はＶＤＤであり、隣接するセルレジスタ１「ｎ−２」の第１のビット線ＢＬ０の側は０Ｖである。クロック線ＣＫにより生成されるクロック信号は、１に対応する値を有し、第２のインバータ３’に記憶されており、出力ノードＱｎに出力されるデータは、シフトレジスタ１１を通り、隣接するレジスタセル１の入力Ｑを介して隣接するレジスタセル１の第１のインバータ３にシフトされる。
【００３９】
シフトレジスタ１０内において、情報ビットは、最初のレジスタセル１の、図３のノード１２で示されるデータ入力に直列に与えられる。次に、このデータは、クロック線ＣＫにより生成され、各シフトレジスタ１１のゲートを介してすべてのセルレジスタ１の入力Ｑに同時に与えられるクロック信号により、最初のレジスタセル１である「０」にクロック制御されて入力される。図３では、記号
【数１】
2010279035.tif 000003
が「否定ＣＫ」、すなわち、クロック線
【数２】
2010279035.tif 000004
がクロック線ＣＫにより与えられるクロック信号を反転させたクロック信号を与えることを表す。ビットのうちの１つが最初のセルレジスタ１（「０」）にクロック制御されて入力されると、後続するセルレジスタ１に記憶されているその他のビットも同時に、隣接する次のセルレジスタ１にクロック制御されて入力されるか、またはデータ出力１３を介して最後のレジスタ１（「ｎ−１」）からクロック制御されて出力される。
【００４０】
図４ａ〜図４ｃは、一実施形態による単一のメモリレジスタセル１の不揮発性シフトレジスタ１０の書き込み動作を概略的に示す。より詳細には、この書き込み動作は、記憶層の磁化が切り替えるために、磁気トンネル接合６、６’が所定の高閾値温度まで加熱される、熱支援スイッチング（ＴＡＳ：ｔｈｅｒｍａｌｌｙ  ａｓｓｉｓｔｅｄ  ｓｗｉｔｃｈｉｎｇ）に基づく書き込み動作に基づいている。
【００４１】
書き込み動作に先立ち、シフトレジスタ１０内の同じ磁気状態を有する磁気トンネル接合６、６’が、レジスタセル１の対応する入力Ｑおよび／または出力Ｑｎに高電圧ＶＤＤを有するような、情報シーケンスデータをシフトさせることにより選択される。ここで、同じ磁気状態は、記憶層の磁化と基準層の磁化とが平行する低抵抗値または記憶層の磁化と基準層の磁化とが平行しない高抵抗値を意味する。
【００４２】
選択された第１の磁気トンネル接合６を有するレジスタセル１のうちの１つでの書き込み動作の例示的な第一の書き込みステップを図４ａに示す。この第１の書き込みステップ中、第１の磁気トンネル接合６は、レジスタセル１内に記憶されたデータを使用することにより、加熱電流３１を通すことにより加熱される。より詳細には、電圧ＶＤＤが入力Ｑに印加されると、第１のソース線ＳＬ０の信号は、第１のトランジスタＮ１および磁気トンネル接合６を両端として、磁気トンネル接合６を通る加熱電流３１が、所定の高閾値温度まで磁気トンネル接合６を加熱するのに十分に高くなるように十分な電圧を有するような、ロー（ＶＬ）になる。ここで、加熱電流パルス３１は、第１のソース線ＳＬ０を介して制御される。例えば、高閾値温度は、記憶層を固定する反強磁性層（図示せず）の約１５０℃というブロッキング温度に対応することができる。第１の磁気トンネル接合６が所定の高閾値温度に達すると、記憶装置の磁化方向を変更するかまたは切り替えるような外部磁場が磁気トンネル接合６に印加される。
【００４３】
示されていない実施形態の一変形では、外部磁場は、生成される外部磁場が選択されたすべての磁気トンネル接合６、６’に同時に対処し、それぞれの記憶層の磁化を外部磁場に従った方向に切り替えるように構成される界磁線（力線）に界磁電流を通すことにより生成される。外部磁場は、磁化方向を切り替えるために、記憶層の保磁力よりも高くなければならない。共有フィールド線は、２ステップ電流パルス（ｔｗｏ  ｓｔｅｐ  ｃｕｒｒｅｎｔ  ｐｕｌｓｅ）を使用して、すべての磁気トンネル接合６、６’に書き込むことができるため、低電力の書き込み動作を実行する。２ステップ電流パルスを使用しての書き込み動作の実行とは、低抵抗値および高抵抗値が磁気トンネル接合６、６’に逐次書き込まれることを意味する。
【００４４】
次に、磁気トンネル接合６を、記憶層の磁化を書き込まれた状態で固定する低閾値温度まで冷ますために、加熱電流３１がオフにされる。加熱電流３１をオフにすることは、第１の選択ソース線ＳＬ０を高レベルモード（ＶＨ）に設定することにより実行される。磁気トンネル接合６を冷ましている間、フィールド電流を維持し、磁気トンネル接合６が低閾値温度に達した場合、オフに切り替えることができる。第１の書き込みステップの完了後、第１の磁気トンネル接合６の抵抗は、記憶層の磁化と基準層の磁化との相対的な向きに応じて、第１の書き込みステップの前後で低値から高値に、または高値から低値に変更されている。
【００４５】
図４ｂに示す第２のステップでは、シフトレジスタ１０が１クロック分、進められる。
【００４６】
図４ｃに示す第３の書き込みステップでは、シフトレジスタ１０が第２のステップにおいてクロックが進められた後、第２の磁気トンネル接合６’が相補的に書き込まれる。ここで、相補的に書き込まれるという表現は、第２の磁気トンネル接合６’が、第１の磁気トンネル接合６の抵抗値とは逆の抵抗値を有するように書き込まれることを意味する。第３の書き込みステップ中、書き込み動作は第１のステップにおいて説明した書き込み動作と同じである。しかし、フィールド電流は、第１のステップにおける書き込み動作中のフィールド電流とは逆の極性でフィールド線を流れる。
【００４７】
図４ａ〜図４ｃに概説した書き込み動作は、第２および第１の磁気トンネル接合６’、６がそれぞれ第１および第３の書き込みステップにおいて書き込まれる状態でも等しく説明することができる。この場合、電圧ＶＤＤが出力Ｑｎに印加され、第２のソース線ＳＬ１の信号が、第２のトランジスタＮ２を両端として、第２の磁気トンネル接合６’を通る加熱電流３１を通すのに十分な電圧を有するようにＶＬに設定される。
【００４８】
読み出し動作（図示せず）中、ビット線ＢＬ０、ＢＬ１は高電圧ＶＤＤに設定され、レジスタセル１は、２つの磁気トンネル接合６、６’内に磁気的に記憶されたデータを局所的に事前増幅する。次に、読み出し動作のノードＱｎにデータが出力されるまでシフトさせることにより、レジスタセル１の入力Ｑまたは出力Ｑｎにおいてデータを読み出すことができる。読み出し動作は、シフトレジスタ１０の終わりにある読み出し回路に応じて、データをビット毎またはビットブロック毎に読み出すことができる。
【００４９】
図５は、別の実施形態における不揮発性レジスタセル１を表す。この構成では、第１および第２の磁気トンネル接合６、６’はそれぞれ、第１のＰＭＯＳおよびＮＭＯＳトランジスタＰ１、Ｎ１のドレインと第２のＰＭＯＳおよびＮＭＯＳトランジスタＰ２、Ｎ２のドレインとの間に配置される。ここで、上述したように、レジスタセル１を他の同一のレジスタセル１に直接接続して、不揮発性シフトレジスタ１０を形成することができる。開始および書き込み動作は、上述したように実行することができる。
【００５０】
レジスタセル１の書き込み動作は、フィールド電流ではなく、スピン偏極（ＳＴＴ）電流を使用することにより、または誘導磁化反転（ＣＩＭＳ）電流を使用することにより、実行することもできる。ＳＴＴ電流またはＣＩＭＳ電流をＴＡＳと組み合わせることもできる。
【００５１】
示されていない別の実施形態によれば、レジスタセル１の書き込み動作は、誘導磁化反転（ＣＩＭＳ）電流をＴＡＳと組み合わせて使用することにより実行される。ここで、書き込み動作は、図４ａ〜図４ｃの実施形態において上述した書き込み動作と同様であるが、外部磁場は使用されない。外部磁場に代えて、ＣＩＭＳ電流パルスが磁気トンネル接合６、６’に通されて、ＣＩＭＳ電流の偏極に従って磁気状態を変更する。ここで、ＣＩＭＳ電流は磁気トンネル接合６、６’に通され、磁気トンネル接合６、６’は所定の高閾値温度まで加熱される。ＣＩＭＳ電流は、特許文献１に記載のように、１つまたはいくつかの特定の磁気層、例えば、磁気トンネル接合６、６’において垂直磁化を有する磁気層を追加することにより、適宜スピン偏極することができる。
【００５２】
ＣＩＭＳ電流を使用する磁気トンネル接合の書き込み動作の実現可能性は、金属製小サイズ（＜１００ｎｍ）構造で実験的に実証されている（非特許文献１参照）。特許文献２では、ＣＩＭＳ電流により、調節可能な磁気方向を有する磁気層の磁化の歳差運動またはさらには反転までも誘導された。歳差運動は、偏極キャリア間のスピン角運動と層の磁気モーメントとの転送プロセスにより得られた。ＣＩＭＳベースの書き込み動作をＴＡＳと組み合わせることが、ＭＲＡＭベースのメモリに関して特許文献３に記載されている。
【００５３】
ＳＴＴ電流またはＣＩＭＳ電流を使用しての書き込み動作の実行は、ＳＴＴ電流またはＣＩＭＳ電流が磁気トンネル接合６、６’の面積と共に増減可能であるため、高度なスケーリング性を有する。さらに、ＳＴＴ電流またはＣＩＭＳ電流を使用しての書き込み動作は潜在的に非常に高速であり、レジスタセル１は、外部磁場を生成するための追加のフィールド線を必要としないため、レジスタセル１のサイズおよび対応するドライバオーバーヘッドの両方が低減する。さらに、ＴＡＳと組み合わせられたＣＩＭＳベースの書き込み動作は、特に特徴サイズが小さい場合、書き込み消費電力を低減することができる。読出しは、磁場誘導シフトレジスタアーキテクチャでの読出しと同様のままである。
【００５４】
図６は、図５の実施形態による複数のレジスタセル１を備えるシフトレジスタ１０を示す。より詳細には、記号「Ｉ−１」、「Ｉ」、および「Ｉ＋１」で連続して示される３つの隣接するレジスタセル１が図６に示される。隣接するレジスタセル１は、双方向電流ＩＳＷがすべての磁気トンネル接合６、６’を通って流れるように配置される。
【００５５】
図６の例では、書き込み動作の初期ステップ中、ノードＶＳ１をハイ値にし、ノードＶＳ０を接地にすることにより、双方向電流ＩＳＷをノードＶＳ１からノードＶＳ０に流す。これにより、例えば、記憶層の磁化を基準層の磁化に対して平行方向または反平行方向に切り替えることにより、「Ｉ−１」により示されるレジスタセル１の第２の磁気トンネル接合６’の磁気状態を変更することができる。この構成では、レジスタセル１「Ｉ」は値「０」を入力Ｑに記憶し、値ＶＤＤを出力Ｑｎに記憶し、レジスタセル１「Ｉ−１」は値ＶＤＤを入力Ｑに記憶し、値「０」を出力Ｑｎに記憶する。双方向電流ＩＳＷを逆方向に流すことにより、逆の値が、レジスタセル１「Ｉ」および「Ｉ−１」それぞれの入力Ｑおよび出力Ｑｎに記憶される。ここで、双方向電流ＩＳＷを逆方向に流すことは、ＶＳ０およびＶＳ１の偏極を逆にし、情報を１クロックサイクルだけシフトさせることにより実行される。第２の磁気トンネル接合６’は、双方向電流ＩＳＷを第２の磁気トンネル接合６’に通し、ビット線ＶＢ０およびＶＢ１の偏極を変更することにより、同じように書き込むことができる。
【００５６】
本明細書において開示するシフトレジスタ１０は、レジスタセル１毎に５つのみのトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２、１１を備える。４つのトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２は、レジスタセル１に使用され、２つの磁気トンネル接合６、６’のアナログ抵抗変動を、レジスタセル１の出力Ｑｎにおけるレール間データに変換する。第５のトランジスタ、すなわちシフトトランジスタ１１は、レジスタセル１のうちの１つから、隣接するレジスタセル１にデータをシフトさせるために使用される。トランジスタＮ１、Ｎ２、Ｐ１、Ｐ２、１１は小さくてよく、実際に、所与の技術で最小サイズを使用することができ、読み書き動作中の消費電力を低くすることができる。さらに、シフトレジスタ１０の表面面積も小さくすることができる。
【００５７】
実施形態によるシフトレジスタ１０は、混成レジスタセルとして使用することもできる。より詳細には、磁気トンネル接合６、６’は回路上に直接集積されるため、「アバブＩＣ（Ａｂｏｖｅ  ＩＣ）」として一般に既知の集積の種類、オプションとして、追加の磁気マスクを使用してシフトレジスタ１０上に実装することができる。したがって、同じプロセスフロー内で不揮発性磁気要素、すなわち２つの磁気トンネル接合６、６’を標準のシフトレジスタに追加して、上記の実施形態によるシフトレジスタ１０を得ることができる。
【符号の説明】
【００５８】
１  レジスタセル
２  差動増幅部分
３  第１のインバータ
３’  第２のインバータ
４  第１のノード
４’  第２のノード
６  第１の磁気トンネル接合
６’  第２の磁気トンネル接合
１０  シフトレジスタ
１１  シフトトランジスタ
１２  データ入力
１３  データ出力
３１  加熱電流
ＢＬ０  第１のビット線
ＢＬ１  第２のビット線
ＣＫ  クロック線
ＩＳＷ  双方向電流
Ｎ１  第１のＮＭＯＳトランジスタ
Ｎ２  第２のＮＭＯＳトランジスタ
Ｎ３  第３のＮＭＯＳトランジスタ
Ｐ１  第１のＰＭＯＳトランジスタ
Ｐ２  第２のＰＭＯＳトランジスタ
Ｑ  入力ノード
Ｑｎ  出力ノード
ＳＬ０  第１のソース線
ＳＬ１  第２のソース線
ＶＤＤ  高電圧
ＶＨ  高レベルモード
【図１】
2010279035.tif 000005
【図２】
2010279035.tif 000006
【図３】
2010279035.tif 000007
【図４】
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【図５】
2010279035.tif 000009
【図６】
2010279035.tif 000010
【手続補正書】
【提出日】平成22年7月26日(2010.7.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2010279035.tif 000011
【外国語明細書】
2010279035000001.pdf