(57)【要約】【課題】インクジェットプリンター等のドライバ回路において、出力回路の貫通電流を抑制して、低消費電力化を図る。【解決手段】セパレーション回路ＳＰは、印字データData2をＰＭＯＳトランジスタＭＰ側とＮＭＯＳトランジスタＭＮ側にそれぞれ分離して印加する回路であり、印字データData2に基づいて、ＰＭＯＳトランジスタＭＰ側にゲート信号ＰＣ、ＮＭＯＳトランジスタＭＮ側にゲート信号ＮＣを出力する。そして、セパレーション回路ＳＰは、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮが同時にオンしないように、ゲート信号ＰＣ、ＮＣの電圧変化が生じるタイミングをずらすように構成されている。ゲート信号ＰＣ、ＮＣの変化のずれ量は、制御データ保持回路３に保持された２ビットの制御データ（Ｓ１，Ｓ２）に応じて調節可能に構成されている。【選択図】図２
2010125823.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
ハイレベルを供給する第１のラインと、
ローレベルを供給する第２のラインと、
前記出力端子と前記第１のラインの間に接続され印字データに応じてスイッチングする第１のトランジスタと、
前記出力端子と前記第２のラインの間に接続され印字データに応じてスイッチングする第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとが前記印字データに応じて同時にオンしないように、前記印字データを前記第１のトランジスタに印加する第１の印字データと前記第２のトランジスタに印加する第２の印字データとに分離し、かつ前記第１及び第２の印字データの電圧変化のタイミングを互いにずらす、セパレーション回路を備えることを特徴とするドライバ回路。
【請求項２】
制御データを保持する制御データ保持回路を備え、前記セパレーション回路は、前記制御データ保持回路に保持された制御データに応じて、前記第１及び第２の印字データの電圧変化のタイミングのずれ量を制御可能に構成されたことを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記セパレーション回路は、前記制御データ保持回路に保持された制御データに応じて選択された遅延時間だけ前記印字データを遅延して出力する遅延選択回路と、
前記印字データと前記遅延選択回路から出力される遅延された印字データとの論理和により前記第１の印字データを作成する論理和回路と、
前記印字データと前記遅延選択回路から出力される遅延された印字データとの論理積により前記第２の印字データを作成する論理積回路と、を備えることを特徴とする請求項２に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェットプリンター等の印字装置に対して、印字データに応じた出力電圧を供給するドライバ回路に関する。
【背景技術】
【０００２】
従来、インクジェットプリンターに対して、印字データに応じた出力電圧を供給するドライバ回路が知られている。図６は、この種のドライバ回路のブロック図である。図示のように、ドライバ回路は、シフトレジスタ５１、印字データ保持回路５２、出力回路５３から形成されている。出力回路５３は、ｎビット出力の構成であり、ｎ個の出力端子ＯＵＴ１〜ＯＵＴｎを持っている。そして、各出力端子ＯＵＴ１〜ＯＵＴｎに対して、インクジェットプリンター・ヘッドのインク噴射を制御するための圧電素子５が接続されている。
【０００３】
図７に示すように、出力回路５３の各ビットは、出力回路５３はレベルシフト回路ＬＳＴとＣＭＯＳインバータ回路を備えている。レベルシフト回路ＬＳＴは、印字データ保持回路５２からの印字データDataをレベルシフトして、次段のＣＭＯＳインバータ回路の入力端に印加する。これは、ＣＭＯＳインバータ回路の電源電圧ＶＤＤは印字データ保持回路５２の電源電圧より高いため、印字データDataのＨレベル（ハイレベル）をＣＭＯＳインバータ回路の電源電圧ＶＤＤまでレベルシフトする必要があるためである。
【０００４】
ＣＭＯＳインバータ回路は、電源電圧ＶＤＤを供給する電源ラインと接地電圧ＶＳＳを供給する接地ラインの間に直列接続された、ＰＭＯＳトランジスタＭＰ、ＮＭＯＳトランジスタＭＮで形成されている。そしてＣＭＯＳインバータ回路の出力端は出力端子ＯＵＴｘに接続され、この出力端子ＯＵＴｘに圧電素子５が接続されている。
【０００５】
このドライバ回路の動作を説明すると、先ず、シフトレジスタ５１はリセット信号Resによりリセットされる。その後、クロックCLKに同期して外部からシリアル転送されて来る印字データDataが順番にシフトレジスタ５１に書き込まれる。シフトレジスタ５１に書き込まれたｎビットの印字データDataは、ロード信号LOADに基づいて印字データ保持回路５２に転送され、かつ保持される。
【０００６】
印字データ保持回路５２で保持されたｎビットの印字データDataは、出力回路５３の対応するＣＭＯＳインバータ回路に印加される。ＣＭＯＳインバータ回路は、出力電圧として、印字データDataが「０」の場合はＨレベル（ハイレベル＝ＶＤＤ）を出力し、印字データDataが「１」の場合は、Ｌレベル（ローレベル＝ＶＳＳ）を出力する。
【０００７】
図８は、インクジェットプリンター・ヘッドの模式図であり、１つのインクジェット・ユニットを示したものである。実際には、ドライバ回路の出力端子ＯＵＴ１〜ＯＵＴｎに対応して、ｎ個のインクジェット・ユニットが並設される。このインクジェット・ユニットにおいて、インク容器１０にインクが不図示のインク注入口から注入されており、インク容器１０の可撓性のある上面膜に圧電素子５が取り付けられている。インク容器１０の側面にはインク噴出口１１が形成されている。
【０００８】
図８（ａ）のように、ＣＭＯＳインバータ回路の出力電圧がＬレベルの場合には、圧電素子５の圧電効果は生じずに平坦であるが、図８（ｂ）のように、ＣＭＯＳインバータ回路の出力電圧がＨレベルになると、圧電素子５の圧電効果により圧電素子５がインク容器１０の内側に撓むことで、インク容器１０の上面膜が凹んでインク容器１０の容積が小さくなり、その結果、インク容器１０内のインクがインク噴出口１１から外に噴射されるようになっている。
【０００９】
また、ＬＥＤプリンターのドライバ回路は、印字データに応じて、ＬＥＤに電流を流すことによりＬＥＤを点灯させるものである。ＬＥＤプリンターにおいては、ＬＥＤの点灯によって感光ドラムが感光することで印字が行われる。このドライバ回路においても、同様の出力回路が設けられている。
【００１０】
尚、インクジェットプリンターのドライバ回路は、特許文献１に記載されている。
【特許文献１】特開２０００−２１８８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のドライバ回路の出力回路５３において、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮはＣＭＯＳインバータを形成している。すると、図９に示すように、印字データDataがＬレベルからＨレベルに、あるいはＨレベルからＬレベルに遷移する時に、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮが同時にオンする期間が生じる。
【００１２】
そのため、その期間において、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮを貫通して流れる貫通電流が生じる。そのため、消費電力が大きくなるという問題がある。また、貫通電流が流れると、電源電圧ＶＤＤを供給する電源ライン、接地電圧ＶＳＳを供給する接地ラインにノイズが発生し、ドライバ回路のシフトレジスタ５１等の回路が誤動作するおそれもある。
【課題を解決するための手段】
【００１３】
本発明のドライバ回路は、出力端子と、ハイレベルを供給する第１のラインと、ローレベルを供給する第２のラインと、前記出力端子と前記第１のラインの間に接続され印字データに応じてスイッチングする第１のトランジスタと、前記出力端子と前記第２のラインの間に接続され印字データに応じてスイッチングする第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとが前記印字データに応じて同時にオンしないように、前記印字データを前記第１のトランジスタに印加する第１の印字データと前記第２のトランジスタに印加する第２の印字データとに分離し、かつ前記第１及び第２の印字データの電圧変化のタイミングを互いにずらす、セパレーション回路を備えることを特徴とする。
【発明の効果】
【００１４】
本発明のドライバ回路によれば、出力回路の貫通電流を抑制して、低消費電力化を図ることができるとともに、電源ライン、接地ラインのノイズを抑制して、回路の誤動作を防止することが可能になる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態によるドライバ回路について、図面に基づいて説明する。
【００１６】
先ず、図１を参照してドライバ回路の全体構成を説明する。図示のように、ドライバ回路は、シフトレジスタ１、印字データ保持回路２、制御データ保持回路３、出力回路４から形成されている。出力回路４は、ｎビット出力の構成であり、ｎ個の出力端子ＯＵＴ１〜ＯＵＴｎを持っている。そして、各出力端子ＯＵＴ１〜ＯＵＴｎに対して、インクジェットプリンター・ヘッドのインク噴射を制御するための圧電素子５が接続されている。
【００１７】
このドライバ回路の動作を図２のタイミング図を参照して説明する。先ず、シフトレジスタ１はリセット信号Resによりリセットされる。その後、クロックCLKに同期して外部からシリアル転送されて来る制御データData1、印字データData2が順番にシフトレジスタ１に書き込まれる。シフトレジスタ１に書き込まれたｍビットの制御データData1、ｎビットの印字データData2は、ロード信号LOADに基づいて、それぞれ印字データ保持回路２、制御データ保持回路３に転送され、かつ保持される。
【００１８】
印字データ保持回路２で保持された印字データData2、制御データ保持回路３に保持された制御データData1は、出力回路４に印加される。そして、出力回路４は、印字データ保持回路２に保持された印字データData2に応じた出力電圧を出力する。この時、出力回路４は、貫通電流が流れないように制御データ保持回路３に保持された制御データData1に応じて制御される。
【００１９】
出力回路４の具体的な構成について図３を参照して説明する。出力回路４は、ｎビット出力の構成を持っているが、図３においては１ビット分の回路を図示している。セパレーション回路ＳＰは、印字データData2をＰＭＯＳトランジスタＭＰのゲートとＮＭＯＳトランジスタＭＮのゲートにそれぞれ分離して印加する回路であり、印字データData2に基づいて、ＰＭＯＳトランジスタＭＰにゲート信号ＰＣ、ＮＭＯＳトランジスタＭＮにゲート信号ＮＣを出力する。そして、セパレーション回路ＳＰは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンしないように、ゲート信号ＰＣ、ＮＣの電圧変化が生じるタイミングをずらすように構成されている。ゲート信号ＰＣ、ＮＣの変化のずれ量は、制御データ保持回路３に保持された２ビットの制御データ（Ｓ１，Ｓ２）に応じて調節可能に構成されている。
【００２０】
ＮＭＯＳトランジスタＭＮ側の構成について説明すると、セパレーション回路ＳＰからのゲート信号ＮＣはレベルシフト回路ＬＳＴ１を通して、ＮＭＯＳトランジスタＭＮのゲートに供給される。ＮＭＯＳトランジスタＭＮは、接地電位ＶＳＳ（Ｌレベル）を供給する接地ラインＬＳと出力端子ＯＵＴｘとの間に並列接続される。
【００２１】
一方、ＰＭＯＳトランジスタＭＰ側の構成については、セパレーション回路ＳＰからのゲート信号ＰＣはレベルシフト回路ＬＳＴ２を通して、ＰＭＯＳトランジスタＭＰのゲートに供給される。ＰＭＯＳトランジスタＭＰは、電源電圧ＶＤＤ（Ｈレベル）を供給する電源ラインＬＨと出力端子ＯＵＴｘとの間に並列接続される。そして、出力端子ＯＵＴｘには、圧電素子５が接続される。
【００２２】
セパレーション回路ＳＰの具体的な構成例について図４を参照して説明する。図示のように、セパレーション回路ＳＰは、入力される印字データData2の波形を遅延させる直列接続された３段の遅延回路２１、２２、２３と、制御データ（Ｓ１，Ｓ２）に応じて印字データData2が通過する遅延回路の段数、つまり遅延時間を選択する遅延選択回路２４と、印字データData2と遅延選択回路２４の出力信号との論理和を作成するＯＲ回路２５、印字データData2と遅延選択回路２４の出力信号との論理積を作成するＡＮＤ回路２６とを備えている。遅延回路２１、２２、２３は例えば、偶数段のインバータ・チェーンにより形成することができる。また、遅延回路の段数は任意に変更できる。
【００２３】
このセパレーション回路ＳＰの動作について図４、図５及び表１を参照して説明する。
【表１】
2010125823.tif 000003
制御データ（Ｓ１，Ｓ２）＝（０，０）の時、ＮＯＲ回路２７の出力がＨレベルになる。
【００２４】
すると、遅延選択回路２４のＡＮＤ回路Ａ５を通して２段目の遅延回路２２の出力信号が遅延選択回路２４の出力信号として出力され、その出力信号がＯＲ回路２５とＡＮＤ回路２６の両方に入力される。この場合、遅延選択回路２４の出力信号は、印字データData2を２段分の遅延回路２１、２２で規定される時間ｔだけ遅延させたものである。
【００２５】
そして、ＯＲ回路２５により、印字データData2と遅延選択回路２４の出力信号の論理和の演算がなされて、ＰＭＯＳトランジスタＭＰ側のゲート信号ＰＣが得られる。一方、ＡＮＤ回路２６により、印字データData2と遅延選択回路２４の出力信号との論理積の演算がなされて、ＮＭＯＳトランジスタＭＮ側のゲート信号ＮＣが得られる。
【００２６】
このようにして分離されたゲート信号ＰＣ、ＮＣによれば、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮが同時にオンすることがなくなる。すなわち、図５に示すように、印字データData2がＬレベルからＨレベルに変化する直前までは、ＰＭＯＳトランジスタＭＰはオン、ＮＭＯＳトランジスタＭＮはオフであるが、印字データData2がＬレベルからＨレベルに変化すると、ゲート信号ＰＣもほぼ同時にＬレベルからＨレベルに変化してＰＭＯＳトランジスタがオフする。この時、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮは両方ともオフである。その後、ゲート信号ＮＣがＬレベルからＨレベルに変化してＮＭＯＳトランジスタＭＮだけがオンする。これにより、出力電圧はＨレベルからＬレベルに変化する。
【００２７】
また、その後、印字データData2がＨレベルからＬレベルに変化すると、ゲート信号ＮＣもほぼ同時にＨレベルからＬレベルに変化してＮＭＯＳトランジスタがオフする。この時も、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮは両方ともオフである。その後、ゲート信号ＰＣがＨレベルからＬレベルに変化してＰＭＯＳトランジスタＭＰだけがオンする。すると、出力電圧はＬレベルからＨレベルに変化する。
【００２８】
なお、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮは両方ともオフしている時は、ＣＭＯＳインバータ回路の出力電圧は不安定状態となるが、実際には出力端子ＯＵＴｘには圧電素子５等の容量負荷が接続されている。このため、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮのいずれかがオンするまで、出力電圧の状態は容量負荷によって保持されている。
【００２９】
ゲート信号ＰＣ、ＮＣの電圧変化のずれ量の調節は、制御データ（Ｓ１，Ｓ２）に応じて遅延時間を選択する遅延選択回路２４により可能である。上述の例では、制御データ（Ｓ１，Ｓ２）＝（０，０）で２段分の遅延回路２１、２２で規定される遅延時間が選択されているが、制御データ（Ｓ１，Ｓ２）＝（１，０）の場合は、１段分の遅延回路２１で規定される遅延時間が選択される。
【００３０】
この場合、図４の回路において、ＡＮＤ回路Ａ４を通して１段目の遅延回路２１の出力信号が遅延選択回路２４の出力信号として出力される。また、制御データ（Ｓ１，Ｓ２）＝（０，１）の場合は、３段分の遅延回路２１、２２、２３で規定される遅延時間が選択される。この場合、図４の回路において、ＡＮＤ回路Ａ６を通して３段目の遅延回路２３の出力信号が遅延選択回路２４の出力信号として出力される。
【００３１】
また、このセパレーション回路ＳＰは、制御データ（Ｓ１，Ｓ２）＝（１，１）の時は、印字データData2がそのままゲート信号ＰＣ、ＮＣとして出力される。すなわち、この場合は、制御データ（Ｓ１，Ｓ２）＝（１，１）が入力されたＡＮＤ回路Ａ７の出力はＬレベルになる。すると、図４のノードａのレベルはＨレベルになる。また、遅延選択回路２４のＡＮＤ回路Ａ４，Ａ６，Ａ７の出力は全てＬレベルになり、遅延選択回路２４の出力信号はＬレベルになる。従って、この場合は、印字データData2はそのままＯＲ回路２５、ＡＮＤ回路２６から出力される。
【００３２】
このように、セパレーション回路ＳＰによれば、ゲート信号ＰＣ、ＮＣの電圧変化が生じるタイミングをずらすことで、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮを貫通して流れる貫通電流を抑制することができる。また、貫通電流が抑制されることで、電源ラインＬＨ、接地ラインＬＳのノイズも抑制され、シフトレジスタ１等の誤動作を防止することが可能になる。
【００３３】
また、ゲート信号ＰＣ、ＮＣの電圧変化のずれ時間を制御データ（Ｓ１，Ｓ２）で調節することができる。すなわち、ずれ時間があまり短いと貫通電流の抑制効果が小さくなり、反対にずれ時間があまりに長いとドライブ回路の動作タイミング仕様を満たさなくなる。そこで、本実施形態によれば、貫通電流の抑制効果と動作タイミング仕様を両立させるために、制御データ（Ｓ１，Ｓ２）を用いて、ずれ時間を適切に調節することができる。
【００３４】
なお、本実施形態において、出力回路４は、ＭＯＳトランジスタを用いて形成されているが、これに限らず、バイポーラトランジスタ等の他のスイッチング素子を用いて形成してもよい。また、本実施形態は、インクジェットプリンターのドライブ回路を例として説明したが、本発明は、ＬＥＤプリンター等の他の用途のドライブ回路にも適用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態によるドライバ回路のブロック構成を示す図である。
【図２】本発明の実施形態によるドライバ回路の動作タイミング図である。
【図３】本発明の実施形態によるドライバ回路の出力回路の回路図である。
【図４】セパレーション回路の回路図である。
【図５】セパレーション回路の動作を説明するタイミング図である。
【図６】従来例のドライバ回路のブロック構成を示す図である。
【図７】従来例のドライバ回路の出力回路の回路図である。
【図８】インクジェットプリンター・ヘッドの模式図である。
【図９】従来のドライバ回路の出力回路の動作を説明する図である。
【符号の説明】
【００３６】
１  シフトレジスタ      ２  印字データ保持回路
３  制御データ保持回路      ４  出力回路      ５  圧電素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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