(57)【要約】【課題】半導体集積回路のソフトエラーの発生を抑制する技術を提供する。【解決手段】半導体集積回路装置を構成するＭＩＳＦＥＴ（２）を以下のように構成する。そのＭＩＳＦＥＴ（２）は、第一導電型のドレイン拡散層（４）とソース拡散層（３）、およびゲート電極（５）、第一導電型と反対導電型の第二導電型の基板（８）／ウエル（９）から構成される。そして、そのＭＩＳＦＥＴ（２）において、ドレイン拡散層（４）の周囲少なくとも２辺の素子分離面に対向する位置に、第一導電型と同導電型の第一の拡散層（１１）（１２）を、素子分離絶縁膜（６）を介して所定間隔で２箇所以上設け、ソース拡散層近傍またはソース拡散層に接触するように、第二導電型の第二の拡散層（１６）を設ける。【選択図】図１
2010004019.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型のドレイン拡散層とソース拡散層、およびゲート電極、前記第一導電型と反対導電型の第二導電型の基板／ウエルからなるＭＩＳＦＥＴにおいて、
前記ドレイン拡散層の周囲少なくとも２辺の素子分離面に対向する位置に、前記第一導電型と同導電型の第一の拡散層を、素子分離絶縁膜を介して所定間隔で２箇所以上設け、前記ソース拡散層近傍またはソース拡散層に接触するように、前記第二導電型の第二の拡散層を設けたことを特徴とする
半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記２辺は、前記ゲート電極と直交する方向であることを特徴とする
半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
前記第一の拡散層のうち、少なくとも２箇所の拡散層は、互いに略平行配置であることを特徴とする
半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記第一の拡散層のうち、少なくとも２箇所の拡散層は、間に前記ドレイン拡散層を挟んで互いに略平行配置であることを特徴とする
半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置において、
前記第一の拡散層のうち、少なくとも２箇所の拡散層は、間に前記ドレイン拡散層を挟んで互いに略平行配置され、
前記２箇所の拡散層のうち、１箇所または２箇所の拡散層は、チャネル位置を越えて前記ソース拡散層方向にチャネルに平行する方向に延伸配置されていることを特徴とする
半導体集積回路装置。
【請求項６】
請求項１に記載の半導体集積回路装置において、
前記第一の拡散層のうち、少なくとも２箇所の拡散層は、間に前記ドレイン拡散層を挟んで互いに略平行配置され、
前記２箇所の拡散層のうち、１箇所または２箇所の拡散層は、チャネル位置を越えて前記ソース拡散層方向にチャネルに平行する方向に延伸配置され、さらにチャネル方向に垂直方向に延伸配置されていることを特徴とする
半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において、
前記チャネル方向に垂直方向に延伸配置された拡散層は、前記ソース拡散層に接触するように配置されていることを特徴とする
半導体集積回路装置。
【請求項８】
請求項１に記載の半導体集積回路装置において、
前記第二導電型の第二の拡散層は、基板電位／ウエル電位であることを特徴とする
半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記第二の拡散層は、前記ゲート電極と平行する方向に設けられていることを特徴とする
半導体集積回路装置。
【請求項１０】
第一導電型のドレイン拡散層とソース拡散層、およびゲート電極、前記第一導電型と反対導電型の第二導電型の基板／ウエルからなるＭＩＳＦＥＴにおいて、
前記ドレイン拡散層は矩形形状であり、前記第一導電型と同導電型の第一の拡散層を、素子分離絶縁膜を介してソース拡散層方向の１辺以外の３辺に対向する位置に設け、前記ソース拡散層近傍またはソース拡散層に接触するように前記第二導電型の第二の拡散層を設けたことを特徴とする
半導体集積回路装置。
【請求項１１】
ＰチャネルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴのウエル分離境界方向に平行方向に少なくとも前記ＰチャネルＭＩＳＦＥＴまたはＮチャネルＭＩＳＦＥＴのどちらかのゲート電極を設け、
前記ゲート電極と直交する方向に素子分離絶縁膜を介して前記ＭＩＳＦＥＴのドレイン拡散層と同導電型拡散層を前記ＭＩＳＦＥＴのドレイン拡散層を挟むように２箇所設け、
ウエル分離境界と前記ＭＩＳＦＥＴのソース拡散層またはドレイン拡散層との間に素子分離絶縁膜を介して前記ＭＩＳＦＥＴのドレイン拡散層と異なる導電形の拡散層を設けたこと特徴とする
半導体集積回路装置。
【請求項１２】
ＰチャネルＭＩＳＦＥＴまたはＮチャネルＭＩＳＦＥＴのどちらかと同導電型の第一のＭＩＳＦＥＴと第二のＭＩＳＦＥＴを有し、
前記第一のＭＩＳＦＥＴと第二のＭＩＳＦＥＴのゲート電極は、前記ＰチャネルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴのウエル分離境界方向に平行方向に設けられ、
前記第一のＭＩＳＦＥＴと第二のＭＩＳＦＥＴのドレイン拡散層と同導電型拡散層は、少なくとも前記第一のＭＩＳＦＥＴと第二のＭＩＳＦＥＴを挟むように、前記ウエル分離境界方向に直交する方向に２箇所設けられたこと特徴とする
半導体集積回路装置。
【請求項１３】
請求項１２に記載の半導体集積回路装置において、
前記第一のＭＩＳＦＥＴと前記第二のＭＩＳＦＥＴの間に、前記ドレイン拡散層と同導電型拡散層を前記ウエル分離境界方向に直交する方向に設けたこと特徴とする
半導体集積回路装置。
【請求項１４】
請求項１、１０、１１、１２のいずれか１項に記載の半導体集積回路において、
前記ＭＩＳＦＥＴは、
ドレイン拡散層と、ソース拡散層と、ダミーゲート電極と、ダミー拡散層と
を有し、
少なくとも一箇所は、前記ソース拡散層−前記ダミーゲート電極−前記ダミー拡散層の順に並んでいることを特徴とする
半導体集積回路装置。
【請求項１５】
少なくとも同導電型の第一のＭＩＳＦＥＴと第二のＭＩＳＦＥＴとの２つのＭＩＳＦＥＴが、一つの情報記憶ノードを構成する半導体集積回路装置において、
前記第一のＭＩＳＦＥＴの第一導電型拡散層と、前記第二のＭＩＳＦＥＴの第一導電型拡散層との間に、前記第一導電型と同導電型の拡散層を設けたことを特徴とする
半導体集積回路装置。
【請求項１６】
請求項１５に記載の半導体集積回路装置において、
前記第一のＭＩＳＦＥＴの第一導電型拡散層と、前記第二のＭＩＳＦＥＴの第一導電型拡散層との間に、前記第一導電型と同導電型の拡散層と前記第一導電型とは反対導電型の拡散層とを設けたことを特徴とする
半導体集積回路装置。
【請求項１７】
請求項１５に記載の半導体集積回路装置において、
前記第一のＭＩＳＦＥＴは第一の論理回路を構成し、前記第二のＭＩＳＦＥＴは第二の論理回路を構成していることを特徴とする
半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にソフトエラーが生じにくい半導体集積回路に関する。
【背景技術】
【０００２】
半導体技術の進歩に対応する素子の微細化や動作電圧の低電圧化に伴って、より集積度の高い半導体集積回路が普及してきている。さらに、高集積化された半導体集積回路の高機能・高性能化に伴って、搭載される論理回路の数が増大してきている。
【０００３】
多数の論理回路を備えた半導体集積回路では、放射線によるソフトエラーが、メモリセルだけでなく論理回路においても問題となって来ている。論理回路のソフトエラーの問題として、フリップフロップ回路（Ｆ／Ｆ回路）やラッチ回路、レジスタ回路のように情報を一時保持している回路（情報保持回路）の保持情報が反転してしまう問題（反転エラー）と、ＬＳＩの論理ゲートを構成するトランジスタ部分に中性子線が入射して電荷が発生し、それによって論理ゲートの動作特性が過渡的に変化して、さらにその変化がＬＳＩの内部を伝播して誤動作を発生させる問題（ＳＥＴ：Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｔｒａｎｓｉｅｎｔ）とがある。
【０００４】
回路構成を工夫することによって、ソフトエラーの発生を抑制する技術が知られている。例えば、反転エラーの対策として、情報保持回路が反転しにくいような回路を付加（トランジスタや容量素子を追加）する技術が知られている。また、ＳＥＴの対策として、一致回路や多数決回路に関する技術が知られている。
【０００５】
ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタのレイアウトや製造プロセスを工夫することによって、ソフトエラーの発生を抑制する技術が知られている。例えば、ＭＩＳＦＥＴのドレイン（ノード）拡散層に放射線によって発生した電荷（キャリア）が入るのを防ぐ（収集される電荷量を少なくする）方法などが知られている（例えば、特許文献１、非特許文献１参照）。また、プロセス面からの対策として、基板内の不純物プロファイルを調整する方法などが知られている。
【０００６】
特許文献１（特開２００２−３５３４１３）には、メモリセルを構成するＭＩＳＦＥＴの近傍に電荷収集用の拡散層を設ける技術が記載されている。特許文献１には、ＳＲＡＭセル、または、Ｆ／Ｆ回路を構成するＭＩＳＦＥＴの拡散層と同じ導電型拡散層を設け、この新たに設けた拡散層によって、セルノードに入る電荷を抑制させる技術が記載されている。
【０００７】
非特許文献１には、放射線によって発生した電荷の着目拡散層（記憶ノード拡散層など）への収集と、隣接拡散層と着目拡散層の距離の関係についての技術が記載されている。非特許文献１には、隣接拡散層との距離が近いほど収集電荷量が減少する（実効ファネリング長が減少する）ことが示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３５３４１３号公報
【非特許文献】
【０００９】
【非特許文献１】Ｅｉｊｉ  Ｔａｋｅｄａ，  ｅｔ  ａｌ，  “Ａ  Ｃｒｏｓｓ  Ｓｅｃｔｉｏｎ  ｏｆ  α−Ｐａｒｔｉｃｌｅ−Ｉｎｄｕｃｅｄ  Ｓｏｆｔ−Ｅｒｒｏｒ  Ｐｈｅｎｏｍｅｎａ  ｉｎ  ＶＬＳＩ’ｓ”  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，  ＶＯＬ．３６，  ＮＯ．１１，ｐｐ２５６７−２５７５，１９８９
【発明の概要】
【発明が解決しようとする課題】
【００１０】
放射線によって直接・間接に発生する電荷は３次元方向にランダムに発生する。その電荷によるソフトエラーを抑制しようとして、特許文献１や非特許文献１に記載の技術のように、着目拡散層の近傍に設ける電荷収集用拡散層を増加した場合、その配置によって、ラッチアップ現象が発生する場合がある。
【００１１】
例えば、ＮＭＩＳＦＥＴの近傍にＮ型拡散層を配置し、そのＮ型拡散層に電源電圧を供給する場合や、ＰＭＩＳＦＥＴの近傍にＰ型拡散層を配置し、そのＰ型拡散層にＧＮＤ電圧を供給する場合には、ラッチアップのトリガ源と成り得る。
【００１２】
また、ＮＭＩＳＦＥＴの近傍に配置したＮ型拡散層にＧＮＤ電圧を供給する場合や、ＰＭＩＳＦＥＴの近傍にＰ型拡散層を配置し、そのＰ型拡散層に電源電圧を供給する場合には、ラッチアップ状態（寄生ＰＮＰ素子と寄生ＮＰＮ素子からなるＰＮＰＮ素子がＯＮ状態）において寄生ＮＰＮ素子のエミッタに成り得る。
【００１３】
さらに、ＰＮ分離面近くにＭＩＳＦＥＴと同導電型拡散層を配置することは、ラッチアップ発生の危険性を増すことになる。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
上記の課題を解決するために、半導体集積回路装置を構成するＭＩＳＦＥＴ（２）を以下のように構成する。そのＭＩＳＦＥＴ（２）は、第一導電型のドレイン拡散層（４）とソース拡散層（３）、およびゲート電極（５）、前記第一導電型と反対導電型の第二導電型の基板（８）／ウエル（９）から構成される。そして、そのＭＩＳＦＥＴ（２）において、前記ドレイン拡散層（４）の周囲少なくとも２辺の素子分離面に対向する位置に、前記第一導電型と同導電型の第一の拡散層（１１）（１２）を、素子分離絶縁膜（６）を介して所定間隔で２箇所以上設け、前記ソース拡散層近傍またはソース拡散層に接触するように、前記第二導電型の第二の拡散層（１６）を設ける。
【発明の効果】
【００１６】
本発明の半導体集積回路は、ＭＩＳＦＥＴで構成される論理回路に対するソフトエラー対策を有する。この半導体集積回路では、放射線によってＭＩＳＦＥＴ近傍の基板中で発生した電荷（キャリア）が、ＮＭＩＳＦＥＴのドレイン拡散層に収集されることを抑制している。
【００１７】
また、本発明の半導体集積回路は、電荷収集用拡散層を複数方向においているため、一方向にだけ電荷収集用拡散層を設けた場合よりも、ソフトエラーの発生を抑制することができる。
【００１８】
また、本発明の半導体集積回路は、電荷収集用の拡散層を設けつつ、ラッチアップ現象が発生するのを抑制することができる。
【００１９】
また、本発明の半導体集積回路は、対称性を失うことなく電荷収集用拡散層を設けている。そのため、対称性が要求される回路（例えば、差動回路）などを適切に構成することができる。
また、ラッチアップ以外の問題にも、電荷収集拡散層を設けるだけではＭＩＳＦＥＴのソース拡散層から基板電位／ウエル電位拡散層が遠く離れることでＭＩＳＦＥＴの動作が不安定になる可能性がある。本発明ではソース拡散層近傍またはソース拡散層に接触するように基板電位／ウエル電位拡散層を設けるのでこのような問題は起きない。
【図面の簡単な説明】
【００２０】
【図１】図１は、第１実施形態の半導体集積回路１の構成を例示する平面図である。
【図２】図２は、トランジスタ２の断面の構成を例示する断面図である。
【図３】図３は、トランジスタ２の断面の構成を例示する断面図である。
【図４】図４は、ＣＭＩＳＦＥＴ３６の構造を例示する平面図である。
【図５】図５は、第２実施形態の半導体集積回路１に備えられるトランジスタ２の構成を例示する平面図である。
【図６】図６は、第２実施形態のトランジスタ２の断面の構成を例示する断面図である。
【図７】図７は、第２実施形態のトランジスタ２の断面の構成を例示する断面図である。
【図８】図８は、第２実施形態のトランジスタ２の断面の構成を例示する断面図である。
【図９】図９は、第３実施形態のトランジスタ２の構成を例示する平面図である。
【図１０】図１０は、第３実施形態のトランジスタ２の断面の構成を例示する断面図である。
【図１１】図１１は、第４実施形態の半導体集積回路１の構成を例示する平面図である。
【図１２】図１２は、第４実施形態のトランジスタ２の断面の構成を例示する断面図である。
【図１３】図１３は、第５実施形態の半導体集積回路１の構成を例示する平面図である。
【図１４】図１４は、第５実施形態の半導体集積回路１の断面の構成を例示する断面図である。
【図１５】図１５は、第６実施形態の半導体集積回路１の構成を例示する平面図である。
【図１６】図１６は、第７実施形態の構成を例示する平面図である。
【図１７】図１７は、第８実施形態の半導体集積回路１の構成を例示する平面図である。
【図１８】図１８は、第９実施形態を説明するためのラッチ回路の回路図である。
【図１９】図１９は、第９実施形態のラッチ回路のノード拡散層のレイアウト図である。
【発明を実施するための形態】
【００２１】
［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。以下の実施形態においては、本発明の構成をＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ：）に適用する場合を例示して説明を行っていく。
【００２２】
図１は、本発明の第１実施形態の半導体集積回路１の構成を例示する平面図である。図１において、拡散層に接続される配線、ゲート電極に接続される配線、あるいは、それらの配線と拡散層との間に設けられるコンタクト（Ｖｉａ）などは省略している。本実施形態の半導体集積回路装置１は、複数のトランジスタを備えているが、以下では、本願発明の理解を容易にするために、ひとつのトランジスタ（図１で参照符号２を付加して表しているトランジスタ）に対応して、本実施形態の説明を行う。
【００２３】
図１に示されているように、半導体集積回路１に備えられたトランジスタ２は、ＭＩＳＦＥＴであり、ソース拡散層３と、ドレイン拡散層４と、ゲート電極５とを含んでいる。本実施形態におけるトランジスタ２のドレイン拡散層４は、素子分離絶縁膜６に隣接している。ドレイン拡散層４を含むトランジスタ２の周辺には、ドレイン拡散層と同じ導電型の拡散層で構成される、第１電荷収集拡散層１１と、第２電荷収集拡散層１２と、第３電荷収集拡散層１３と、第４電荷収集拡散層１４と、第５電荷収集拡散層１５とが構成されている。また、トランジスタ２のソース拡散層３の隣には、ソース拡散層／ドレイン拡散層とは異なる導電型拡散層１６（以下この異なる導電型拡散層１６を第１のラッチアップ抑制拡散層１６と記載する）が構成されている。さらに、第３電荷収集拡散層１３の隣には、ソース拡散層／ドレイン拡散層とは異なる導電型拡散層１７（以下この異なる導電型拡散層１７を第２のラッチアップ抑制拡散層１７と記載する）が構成されている。
【００２４】
例えば、トランジスタ２がＮチャネルＭＩＳＦＥＴ（以下、ＮＭＩＳＦＥＴと記載する）の場合、第１電荷収集拡散層１１、第２電荷収集拡散層１２、第３電荷収集拡散層１３、第４電荷収集拡散層１４および第５電荷収集拡散層１５は、Ｎ型拡散層で構成される。また、このとき、第１ラッチアップ抑制拡散層１６と第２ラッチアップ抑制拡散層１７とは、Ｐ型拡散層で構成される。そして、素子分離絶縁膜６は、第１電荷収集拡散層１１とドレイン拡散層４とを電気的に絶縁している。また、素子分離絶縁膜６は、ドレイン拡散層４と第２電荷収集拡散層１２とを電気的に絶縁している。また素子分離絶縁膜６は、ドレイン拡散層４と、第３電荷収集拡散層１３とを電気的に絶縁している。第４電荷収集拡散層１４は、第１電荷収集拡散層１１とソース拡散層３とを接続している。第５電荷収集拡散層１５は、第２電荷収集拡散層１２とソース拡散層３とを接続している。
【００２５】
このように、トランジスタ２のドレイン拡散層４の周囲には、ソース拡散層も含めて同導電型拡散層で囲まれている。
【００２６】
図２は、上述の図１に示されるトランジスタ２のＡ−Ａ’断面の模式図である。図２を参照すると、トランジスタ２は、ゲート絶縁膜７を含んでいる。そのゲート絶縁膜７は、ゲート電極５とＰ型基板８との間に構成されている。Ｐ型基板８は、ソース拡散層３やドレイン拡散層４と異なる導電型で構成されている。ソース拡散層３とドレイン拡散層４との間には、チャネル領域が構成されている。
【００２７】
図３は、上述の図１に示されるトランジスタ２のＢ−Ｂ’断面の模式図である。図３を参照すると、ドレイン拡散層４は、素子分離絶縁膜６の間に構成されている。また、ドレイン拡散層４は、Ｐ型基板８の上に構成されている。第１電荷収集拡散層１１と第２電荷収集拡散層１２は、トランジスタ２のチャンネル方向に垂直な方向の位置に素子分離絶縁膜６を介して各々ドレイン拡散層４に対向するように設けられている。
【００２８】
上述のように、本実施形態において、トランジスタ２のドレイン拡散層４は、チャネル領域を挟んでソース拡散層３と素子分離絶縁膜を挟んでドレイン拡散層４（ソース拡散層３）と同導電型の拡散層で囲まれている。
【００２９】
放射線によって発生した電荷の一部は、ドレイン拡散層４（着目拡散層）に収集される。この時、ドレイン拡散層４（着目拡散層）と隣接する拡散層（電荷収集拡散層）との距離が近いほど、ドレイン拡散層４に収集される電荷量は少ない。これは、隣接拡散層空乏層による電荷分配の効果と、隣接拡散層による電位歪（ポテンシャル歪）の抑制によるものと考えられる。
【００３０】
本実施形態のトランジスタ２は、ドレイン拡散層４の周囲を、ＭＩＳＦＥＴのドレイン拡散層と同じ導電型の拡散層（電荷収集拡散層）で囲むようにしたことで、どの方向で発生した電荷も一部はこの電荷収集拡散層で収集できるようになり、ドレイン拡散層４（着目拡散層）への電荷収集が抑制される。
【００３１】
また、本実施形態のトランジスタ２は、ＭＩＳＦＥＴのドレイン拡散層と同じ導電型拡散層（第３電荷収集拡散層１３、ソース拡散層３）の近傍に、ＭＩＳＦＥＴと反対の導電型の拡散層（第１ラッチアップ抑制拡散層１６、第２ラッチアップ抑制拡散層１７）を備えている。その拡散層（第１ラッチアップ抑制拡散層１６、第２ラッチアップ抑制拡散層１７）に印加する電圧は、ソース電圧と同じ電圧（基板電圧、ウエル電圧）にする。これによって、ラッチアップ現象の発生を抑制している。
【００３２】
さらに、本実施形態のトランジスタ２は、ソース拡散層を電荷収集用の拡散層として作用させている。この構成によって、半導体集積回路１の面積の増加を抑制している。なお、この場合にはソース拡散層と電荷収集用Ｎ型拡散層を離して配置する必要がある。
【００３３】
本実施形態のような構成の半導体集積回路１において、ＮＭＩＳＦＥＴを例にすると、電荷収集用Ｎ型拡散層の電圧は、ＧＮＤ電圧よりも電源電圧である方が好ましい。電荷収集用Ｎ型拡散層の電圧を電源電圧とすることで、空乏層が広がり、また、拡散層近傍のポテンシャルが電源電圧に固定されるために、放射線入射時（荷電イオン入射時）のポテンシャル歪が小さくなる。そのため、電荷収集用Ｎ型拡散層によって、より多くの電荷を収集することが可能となる。
【００３４】
ここにおいて、電荷収集用Ｎ型拡散層を電源電圧にすることは、寄生ＮＰＮ素子を作りこむことになる。何らかの要因で、Ｐ基板（Ｐウエル）電位がソース拡散層電位（接地電位）に対して一定以上高くなると、この寄生ＮＰＮ素子がＯＮすることになる。その結果、そのコレクタ電流がＮウエルに流れ、ＰＭＩＳＦＥＴのＰ型ソース拡散層−Ｎウエル−Ｐ型基板電圧拡散層との寄生ＰＮＰ素子をＯＮさせる。さらに、この寄生ＰＮＰ素子のコレクタ電流が、Ｐ基板に流れ、もう一つのＮウエル内Ｎ型拡散層−Ｐ基板−ＮＭＩＳＦＥＴのソース拡散層からなる寄生ＮＰＮ素子をＯＮさせる。このように電荷収集用Ｎ型拡散層を電源電位にすることでラッチアップが発生しやすくなることがある。
【００３５】
本実施形態の半導体集積回路１は、ソース拡散層近傍にＰ型拡散層（接地電圧）を設けることでラッチアップの危険を回避することが可能である。なお、本実施形態の半導体集積回路１においては、電荷収集用Ｎ型拡散層とＰＭＩＳＦＥＴの電源とを同じ電源配線を使うことで、Ｎウエル電圧と電荷収集用Ｎ型拡散層電圧に差が生じる可能性が少なくすることが可能である。
【００３６】
電荷収集用Ｎ型拡散層を接地電圧（ソース電圧）にすることは、電荷収集用Ｎ型拡散層を電源電圧にする場合に比べて、空乏層幅が小さく収集効率が低下する。しかし、最近のデバイスは、基板（ウエル）不純物濃度の高濃度化、低電源電圧化によって、電荷収集用Ｎ型拡散層を接地電圧にした場合であっても、電荷収集の効果はそれほど変わらない。
【００３７】
ラッチアップが発生しなくても次のような問題が起きる可能性がある。着目ドレイン拡散層（電源電圧であるとする）、Ｐ型基板（Ｐウエル）と接地電圧電荷収集用Ｎ型拡散層との間で寄生ＮＰＮ素子が形成されており、放射線によって基板内に発生した電荷（正孔）によって寄生ＮＰＮ素子がＯＮされると、着目ドレイン拡散層の電圧が低下する。その結果情報反転や誤伝達が発生することになる。本実施形態の半導体集積回路１は、このような場合であっても、ソース拡散層の近傍にＰ型拡散層（接地電圧）を設けることで、不具合の発生を防ぐことが可能である。
【００３８】
図４は、本実施形態の構成を有するＮチャネルＭＩＳＦＥＴと、ＰチャネルＭＩＳＦＥＴとを含むＣＭＩＳＦＥＴ３６の構造を例示する平面図である。ＣＭＩＳＦＥＴ３６は、ＮＭＩＳＦＥＴ３７と、ＰＭＩＳＦＥＴ３８とを含んでいる。ＮＭＩＳＦＥＴ３７は、Ｐ型基板８に構成されている。また、Ｐ型基板８には、Ｎウエル９が構成され、ＰＭＩＳＦＥＴ３８は、そのＮウエル９の内部に構成されている。
【００３９】
ＮＭＩＳＦＥＴ３７のドレイン拡散層４の周囲には、第１電荷収集拡散層１１、第２電荷収集拡散層１２、第３電荷収集拡散層１３、第４電荷収集拡散層１４および第５電荷収集拡散層１５が構成されている。それらは、ドレイン拡散層４と同じ導電型の拡散層で構成されている。第１電荷収集拡散層１１、第２電荷収集拡散層１２および第３電荷収集拡散層１３とドレイン拡散層４との間には、素子分離絶縁膜６が構成されている。ドレイン拡散層４とソース拡散層３とは、チャネル領域を介して隣り合っている。また、第１ラッチアップ抑制拡散層１６と、第２ラッチアップ抑制拡散層１７とは、ドレイン拡散層４（またはソース拡散層３）と異なる導電型の拡散層で構成されている。
【００４０】
また、ＰＭＩＳＦＥＴ３８のドレイン拡散層４の周囲には、第１電荷収集拡散層４１、第２電荷収集拡散層４２、第３電荷収集拡散層４３、第４電荷収集拡散層４４および第５電荷収集拡散層４５が構成されている。それらは、ドレイン拡散層４と同じ導電型の拡散層で構成されている。第１電荷収集拡散層４１、第２電荷収集拡散層４２および第３電荷収集拡散層４３とドレイン拡散層４との間には、素子分離絶縁膜６が構成されている。ドレイン拡散層４とソース拡散層３とは、チャネル領域を介して隣り合っている。また、第１ラッチアップ抑制拡散層１６と、第２ラッチアップ抑制拡散層１７とは、ドレイン拡散層４（またはソース拡散層３）と異なる導電型の拡散層で構成されている。
【００４１】
上述のように、本実施形態のＣＭＩＳＦＥＴ３６において、ＮＭＩＳＦＥＴ３７は、ラッチアップを抑制する、第１ラッチアップ抑制拡散層１６および第２ラッチアップ抑制拡散層１７を備えている。同様に、ＰＭＩＳＦＥＴ３８は、第１ラッチアップ抑制拡散層４６および第２ラッチアップ抑制拡散層４７を備えている。ＮＭＩＳＦＥＴ３７の第１ラッチアップ抑制拡散層１６と第２ラッチアップ抑制拡散層１７とは、ゲート電極５のゲート幅方向（ゲート電極に平行な方向）に沿って配置されている。同様に、ＰＭＩＳＦＥＴ３８の第１ラッチアップ抑制拡散層４６と第２ラッチアップ抑制拡散層４７も、ゲート電極５のゲート幅方向（ゲート電極に平行な方向）に沿って配置されている。本実施形態では、Ｐ型拡散層を、Ｎ型ソース拡散層やドレイン側近傍のＮ型拡散層に接する形で設けている。このようにＮ型拡散層とＰ型拡散層を接触させることで、レイアウト面積を小さくすることができる。
【００４２】
［第２実施形態］
以下に、本願発明の半導体集積回路１の第２実施形態について説明を行う。第２実施形態の半導体集積回路１は、４本のゲート電極５を有するトランジスタ２を備えている。図５は、第２実施形態の半導体集積回路１に備えられるトランジスタ２の構成を例示する平面図である。第２実施形態のトランジスタ２は、交互に配置されたソース拡散層３とドレイン拡散層４とを含み、そのソース拡散層３とドレイン拡散層４に挟まれたゲート電極５を備えている。ドレイン拡散層４は、ゲート電極５の下のチャネル領域を介して、ソース拡散層３に隣り合っている。そのソース拡散層３は、第４電荷収集拡散層１４を介して第１電荷収集拡散層１１に接続され、第５電荷収集拡散層１５を介して第２電荷収集拡散層１２に接続されている。
【００４３】
図６は、上述の図５に示されるトランジスタ２のＡ−Ａ’断面の模式図である。図６を参照すると、第２実施形態のトランジスタ２は、ゲート電極５とＰ型基板８のチャネル領域との間にゲート絶縁膜７を備えている。上述のように、第２実施形態のトランジスタ２のドレイン拡散層４は、ソース拡散層３の挟まれるように構成されえている。また、外側に位置するソース拡散層３は、第１ラッチアップ抑制拡散層１６または第２ラッチアップ抑制拡散層１７に接続している。
【００４４】
図７は、上述の図５に示されるトランジスタ２のＢ−Ｂ’断面の模式図である。図７に示されているように、第２実施形態のトランジスタ２のソース拡散層３は、第４電荷収集拡散層１４を介して第１電荷収集拡散層１１に接続されている。また、そのソース拡散層３は、第５電荷収集拡散層１５を介して第２電荷収集拡散層１２に接続されている。
【００４５】
図８は、上述の図５に示されるトランジスタ２のＡ−Ａ’断面の模式図である。図８に示されているように、第２実施形態のトランジスタ２において、ドレイン拡散層４と第１電荷収集拡散層１１との間に素子分離絶縁膜６が構成されている。また、ドレイン拡散層４と第２電荷収集拡散層１２との間にも素子分離絶縁膜６が構成されている。そのため、ドレイン拡散層４と第１電荷収集拡散層１１とが電気的に絶縁され、ドレイン拡散層４と第２電荷収集拡散層１２とが電気的に絶縁される。
【００４６】
第２実施形態のトランジスタ２において、ＮＭＩＳＦＥＴのドレインの周囲をソース拡散層も含めて同導電型拡散層で囲むように構成することによって、放射線によって電荷（キャリア）がどの方向で多く発生しても、ドレイン拡散層での電荷収集を抑制できる。また、ソース拡散層に接する形でＰ型拡散層を配置しているので、ラッチアップの発生を防ぐことができる。
【００４７】
［第３実施形態］
以下に、本願発明の第３実施形態について説明を行う。本願発明は、より微細化されたトランジスタ２に適用可能である。したがって、第３実施形態では、より微細化されたトランジスタ２に本願発明を対応させた場合の構成・動作について説明を行う。図９は、第３実施形態のトランジスタ２の構成を例示する平面図である。第３実施形態のトランジスタ２は、第２実施形態にトランジスタ２には、それら自身の電気的特性を可能な限り同じ特性とするために、ゲート電極や拡散層の加工均一性の確保や素子分離絶縁膜から拡散層への応力均一性の確保などから、ダミーゲート電極２３とダミーソース拡散層２４とを備えている。この、ダミーゲート電極とダミーソース拡散層とは、それらがＭＩＳＦＥＴとして動作しないように、例えばＮＭＩＳＦＥＴ領域であれば、そのダミーゲート電極とダミーソース拡散層とは接地電位にしておく。また、その第３実施形態のトランジスタ２の周囲には、第１電荷収集拡散層１１と、第２電荷収集拡散層１２と、拡散層２１と、拡散層２２とを備えている。
【００４８】
微細化に対応したトランジスタ２のマスクパターンは、統一したＷ（ゲート幅）に、同じゲート電極パターン、同じゲート電極間隔で規格化されている。さらに、そのトランジスタ２には、左右にダミーゲート電極２３が設けられている。そして、拡散層の両端はダミーソース拡散層２４となっている。第３実施形態のトランジスタ２においては、動作するゲート電極は４本で、その両外側のゲート電極（ダミーゲート電極２３）は、各々ダミーとして構成されたゲート電極である。このような規格化したパターンにすることで、半導体集積回路１のトランジスタ２の特性ばらつきを小さくしている。
【００４９】
第３実施形態において、トランジスタ２の周囲にそなえられた第１電荷収集拡散層１１は、ソース拡散層３から離れて配置されている。そして、第１電荷収集拡散層１１とソース拡散層３の間には、素子分離絶縁膜６が構成されている。同様に、トランジスタ２の周囲にそなえられた第２電荷収集拡散層１２も、ソース拡散層３と離れて配置されている。その第２電荷収集拡散層１２とソース拡散層３の間には、素子分離絶縁膜６が構成されている。
【００５０】
第３実施形態のトランジスタ２において、規格化パターンのソース拡散層（またはダミー拡散層）を延伸拡張する必要がなくなっている。したがって、拡散層形状が変わることで拡散層形状の出来上がり形状変化や素子分離絶縁膜境界での応力が変化することを抑制し、ＭＩＳＦＥＴの特性が変化することを抑制することができる。
【００５１】
図１０は、第３実施形態のトランジスタ２の断面の構成を例示する断面図である。図１０に示されているように、ダミーソース拡散層２４の外側に素子分離絶縁膜６を介して拡散層２１または拡散層２２が構成されている。ここにおいて、第３実施形態において、拡散層２１と拡散層２２との導電型に制限は無い。例えば、拡散層２１と拡散層２２とが、ソース拡散層３（またはダミーソース拡散層２４）と異なる導電型で構成されている場合、つまり、ダミーソース拡散層２４（またはソース拡散層３）がＮ型拡散層で構成され、拡散層２１と拡散層２２とがＰ型拡散層であれば、トランジスタ２の周囲の第１電荷収集拡散層１１、第２電荷収集拡散層１２の電圧を接地電圧とする。
【００５２】
また、ダミーソース拡散層２４（またはソース拡散層３）がＮ型拡散層で構成され、拡散層２１と拡散層２２もＮ型拡散層であれば、トランジスタ２の周囲の第１電荷収集拡散層１１、第２電荷収集拡散層１２の電圧は、接地電圧、電源電圧、あるいはその間の電圧でも良い。なお、この場合には、拡散層２１、拡散層２２の外側近くで接地電圧のＰ型拡散層を設けてラッチアップ対策を行うことが好ましい。
【００５３】
［第４実施形態］
以下に、本願発明の第４実施形態について説明を行う。図１１は、第４実施形態の半導体集積回路１の構成を例示する平面図である。第４実施形態の半導体集積回路１は、トランジスタ２の周囲に、第１電荷収集拡散層１１と第２電荷収集拡散層１２とを備えている。その第１電荷収集拡散層１１と第２電荷収集拡散層１２は、ゲート幅方向に直角な方向に延伸している。また、第４実施形態の半導体集積回路１は、トランジスタ２の周囲に第１ラッチアップ抑制拡散層１６と第２ラッチアップ抑制拡散層１７とを備えている。その第１ラッチアップ抑制拡散層１６と第２ラッチアップ抑制拡散層１７とは、ダミーソース拡散層２４（またはソース拡散層３）と異なる導電型の拡散層で構成されている。
【００５４】
図１２は、第４実施形態のトランジスタ２のＡ−Ａ’断面の模式図である。図１２に示されているように、第４実施形態の半導体集積回路１において、第１ラッチアップ抑制拡散層１６は、素子分離絶縁膜６を介してダミーソース拡散層２４の隣に構成されている。同様に、第２ラッチアップ抑制拡散層１７は、素子分離絶縁膜６を介してダミーソース拡散層２４の隣に構成されている。
【００５５】
第４実施形態のトランジスタ２のドレイン拡散層４は、周囲をＮ型拡散層（第１電荷収集拡散層１１、第２電荷収集拡散層１２およびソース拡散層３）で囲まれている。具体的には、ドレイン拡散層４の隣には、チャネル領域を介してソース拡散層３（またはダミーソース拡散層２４）があり、ゲート幅方向には、第１電荷収集拡散層１１、第２電荷収集拡散層１２が構成されている。さらに、ソース（ソース拡散層３、ダミーゲート電極２３）の近傍に第１ラッチアップ抑制拡散層１６、第２ラッチアップ抑制拡散層１７が構成されている。第１ラッチアップ抑制拡散層１６と、第２ラッチアップ抑制拡散層１７とは、ラッチアップ現象の発生を抑制している。第４実施形態において、第１電荷収集拡散層１１または第２電荷収集拡散層１２の電圧は、電源電圧、ＧＮＤ電圧、あるいはその間の電圧にすることができる。
【００５６】
［第５実施形態］
以下に、本発明の第５実施形態について説明を行う。図１３は、第５実施形態の半導体集積回路１の構成を例示する平面図である。第５実施形態の半導体集積回路１は、第１ラッチアップ抑制拡散層１６と第２ラッチアップ抑制拡散層１７に加え、更に第３ラッチアップ抑制拡散層２５と第４ラッチアップ抑制拡散層２６とを含んでいる。換言すると、第５実施形態の半導体集積回路１は、トランジスタ２の周囲に、Ｐ型拡散層領域を多く配置している。図１４は、図１３のＡ−Ａ’断面の模式図である。第５実施形態では、第４実施形態と同様に、第１ラッチアップ抑制拡散層１６は、素子分離絶縁膜６を介してダミーソース拡散層２４の隣に構成されている。また、第２ラッチアップ抑制拡散層１７は、素子分離絶縁膜６を介してダミーソース拡散層２４の隣に構成されている。
【００５７】
第５実施形態のトランジスタ２は、ソース拡散層３とダミーソース拡散層２４とがドレイン拡散層の外側に構成されている。したがって、第１電荷収集拡散層１１と第２電荷収集拡散層１２を、図のようにソース拡散層３のところまで設けるだけで、十分に効果を発揮する。第５実施形態の半導体集積回路１に示されているように、第１電荷収集拡散層１１と第２電荷収集拡散層１２は、ドレイン拡散層４から見て斜め方向からの、放射線よる影響を回避するために、その領域を適宜変更することも可能である。
【００５８】
［第６実施形態］
以下に、本発明の第６実施形態について説明を行う。第６実施形態では、半導体集積回路１が、ＰＮ分離面に対して、ゲート電極が平行に配置されているＭＩＳＦＥＴを備えている場合を例示する。図１５は、第６実施形態の半導体集積回路１の構成を例示する平面図である。機能回路ブロックのレイアウトによっては、ＰＮ分離面に対して、ＭＩＳＦＥＴのゲート電極を平行に配置したレイアウトを行うことがある。
【００５９】
図１５に示されているように、第６実施形態の半導体集積回路１は、ＮＭＩＳＦＥＴのレイアウトを、ゲート電極がＰＮ分離面に対して平行に配置しているため、ＰＮ分離面に直交する方向に電荷収集用Ｎ型拡散層をドレイン拡散層の素子分離面側に配置している。また、ＰＮ分離面に平行にＰ型拡散層（接地電位）を設けている。
【００６０】
第６実施形態の半導体集積回路１は、ＰＮ分離面近くに接地電位Ｐ型拡散層を設けたことでラッチアップ発生を防ぐことができ、ドレイン拡散層は左右の電荷収集用Ｎ型拡散層と上下方向のソース拡散層・ダミー拡散層によって囲まれているので、電荷収集が抑えられる。
【００６１】
［第７実施形態］
以下に、本発明の第７実施形態について説明を行う。第７実施形態の半導体集積回路１は、多段積みにしたレイアウトのＭＩＳＦＥＴを含んでいる。図１６は、本発明の第７実施形態の構成を例示する平面図である。図１６を参照すると、第７実施形態の半導体集積回路１は、隣接するＭＩＳＦＥＴの拡散層同士を近づけて互いの拡散層に電荷を分配するような構成を備えている。なお、第７実施形態において、隣接するＭＩＳＦＥＴのドレインは、異なる電圧であることが好ましい。また、隣接するＭＩＳＦＥＴは、独立した回路であることが好ましい。
【００６２】
［第８実施形態］
以下に、本発明の第８実施形態について説明を行う。図１７は、第８実施形態の半導体集積回路１の構成を例示する平面図である。第８実施形態の半導体集積回路１において、隣接するＭＩＳＦＥＴを、同じ回路節点であるか否かに依存することなく、構成することができる。なお、上述の実施形態では、ＭＩＳＦＥＴの拡散層レイアウトが２段の場合を例示したが、３段以上の場合でも同様な考えで実現できる。
【００６３】
［第９実施形態］
以下に、本発明の第９実施形態について説明を行う。図１８は、第９実施形態を説明するためのラッチ回路の回路図である。図１８において、情報保持（情報記憶）ノードは、２つ（Ｎ１とＮ２）あり、どちらもＣＭＯＳインバータ回路のフリップフロップと、ＣＭＯＳトランスファ回路からなる。このため、どちらのノードにおいても、２つのＮＭＯＳＦＥＴ（ＮＭＩＳＦＥＴ）と、２つのＰＭＯＳＦＥＴ（ＰＭＩＳＦＥＴ）の拡散層が各々存在する。
【００６４】
図１９は、第９実施形態のラッチ回路のノード拡散層のレイアウト図である。図１９の平面図は、ひとつのノード（Ｎ１）を構成する２つのＮＭＩＳＦＥＴの拡散層のレイアウトを例示している。図１９の（ａ）は、両方のノード拡散層が、ゲート電極延在方向（ＦＥＴのＷ方向）に配置されている。両ノード拡散層の間には、Ｎ型拡散層が設けられている。このＮ型拡散層は、電源電位または接地電位で良い。
【００６５】
図１９の（ｂ）は、図１９の（ａ）の場合と同じＭＩＳＦＥＴの拡散層配置で、両方の拡散層間にＮ型拡散層とＰ型拡散層がもうけられている。図１９の（ａ）の場合に比べて寄生バイポーラ動作やラッチアップ動作を抑制できる。これらのことはＰＭＯＳＦＥＴに関しても同じである。図１９の（ｃ）、図１９の（ｄ）は、両方のノード拡散層がゲート電極延在方向と垂直な方向（ＦＥＴのＬ方向）に配置されている場合のレイアウトを例示している。このように情報記憶ノードの拡散層の配置には、本実施形態のごとく、ノード拡散層間にＮ型拡散層を設けることが好ましい。
【００６６】
上述の複数の実施形態において、シリサイド（サリサイド）プロセスであるならば、Ｐ型拡散層と接するＮ型拡散層はシリサイド層で直接接続される。また、レイアウト面積を小さくしるためには、Ｎ型拡散層とＰ型拡散層を接触させることが好ましい。なお、Ｐ型拡散層とソースＮ型拡散層とを離して配置しても、本願発明の効果を発揮することができる。
【００６７】
上述のように、これら複数の実施形態の半導体集積回路１は、微細化されたＭＩＳＦＥＴ素子の、規格化されたマスクパターンにおいても、着目（ドレイン）拡散層への電荷収集を低減できる。ソース拡散層やダミー拡散層を電荷収集用拡散層に利用することで、レイアウト面積の増加を抑えている。また、同時にＰ型拡散層を配置することでラッチアップ対策も行っている。
【００６８】
また、電荷収集用拡散層をＭＩＳＦＥＴのドレイン拡散層から拡散層−ゲート飛び出しマージンあるいはゲート電極と上層配線とのコンタクトを設けるためのマージンを考慮した最短距離で配置することでレイアウト面積増加を防ぎつつ、着目拡散層への電荷収集を可能な限り減少させることができる。
【００６９】
また、本発明の構成のＭＩＳＦＥＴは、すべての論理回路に適用可能である。特に、Ｆ／Ｆ回路やラッチ回路などのような情報保持回路への適用やＰＬＬ回路などの内部信号発生・制御回路などの常時信号が伝播する回路などに適用することが望ましい。
【符号の説明】
【００７０】
１…半導体集積回路
２…トランジスタ
３…ソース拡散層
４…ドレイン拡散層
５…ゲート電極
６…素子分離絶縁膜
７…ゲート絶縁膜
８…Ｐ型基板
９…Ｎウエル
１１…第１電荷収集拡散層
１２…第２電荷収集拡散層
１３…第３電荷収集拡散層
１４…第４電荷収集拡散層
１５…第５電荷収集拡散層
１６…第１ラッチアップ抑制拡散層
１７…第２ラッチアップ抑制拡散層
２１…拡散層
２２…拡散層
２３…ダミーゲート電極
２４…ダミーソース拡散層
２５…第３ラッチアップ抑制拡散層
２６…第４ラッチアップ抑制拡散層
３１…第１電荷収集拡散層
３２…第２電荷収集拡散層
３３…第１ラッチアップ抑制拡散層
３４…第２ラッチアップ抑制拡散層
３５…第３電荷収集拡散層
３６…ＣＭＩＳＦＥＴ
３７…ＮＭＩＳＦＥＴ
３８…ＰＭＩＳＦＥＴ
４１…第１電荷収集拡散層
４２…第２電荷収集拡散層
４３…第３電荷収集拡散層
４４…第４電荷収集拡散層
４５…第５電荷収集拡散層
４６…第１ラッチアップ抑制拡散層
４７…第２ラッチアップ抑制拡散層
Ｌ…ゲート長
Ｗ…ゲート幅
【図１】
2010004019.tif 000003
【図２】
2010004019.tif 000004
【図３】
2010004019.tif 000005
【図４】
2010004019.tif 000006
【図５】
2010004019.tif 000007
【図６】
2010004019.tif 000008
【図７】
2010004019.tif 000009
【図８】
2010004019.tif 000010
【図９】
2010004019.tif 000011
【図１０】
2010004019.tif 000012
【図１１】
2010004019.tif 000013
【図１２】
2010004019.tif 000014
【図１３】
2010004019.tif 000015
【図１４】
2010004019.tif 000016
【図１５】
2010004019.tif 000017
【図１６】
2010004019.tif 000018
【図１７】
2010004019.tif 000019
【図１８】
2010004019.tif 000020
【図１９】
2010004019.tif 000021