(57)【要約】【課題】強誘電体キャパシタの疲労特性の不揃いを抑制できる半導体装置を提供することにある。【解決手段】半導体基板１の上方に形成され、金属を有するキャパシタの下部電極１８ｂと、下部電極１８ｂの上に形成されるキャパシタＱの誘電体膜と、誘電体膜上に形成され、能動素子に電気的に接続されるキャパシタＱの上部電極と、キャパシタＱを覆う絶縁膜と、下部電極のコンタクト領域２５ｃの上に形成されるホールを有する半導体装置であって、ホールと上部電極１９ｂの距離はホール直径又はホール面積との関係において決定される。【選択図】図５
2010157576.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、金属を有するキャパシタの下部電極と、
前記下部電極の上に形成される前記キャパシタの誘電体膜と、
前記誘電体膜上に形成され、素子に電気的に接続される前記キャパシタの上部電極と、
前記キャパシタの上に形成される絶縁膜と、
前記下部電極のコンタクト領域の上に形成され、直径ｘ１を変数とするｙ１＝２５．０Ｉｎ（ｘ１）＋３４．０の式により求められる値ｙ１以上の距離で前記上部電極から離れて前記絶縁膜に形成されるホールと、
を有することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に形成され、金属を有するキャパシタの下部電極と、
前記下部電極の上に形成される前記キャパシタの誘電体膜と、
前記誘電体膜上に形成され、素子に電気的に接続される前記キャパシタの上部電極と、
前記キャパシタの上に形成される絶縁膜と、
前記下部電極のコンタクト領域の上であって、底面の面積ｘ２を変数とするｙ２＝１２．５Ｉｎ（ｘ２）＋３４．０の式より求められる値ｙ２以上の距離で前記上部電極から離れて前記絶縁膜内に形成されるホールと、
を有することを特徴とする半導体装置。
【請求項３】
前記上部電極と前記ホールの間に延在する前記強誘電体膜の上には、ダミー用上部電極が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
」
前記下部電極は、貴金属を有することを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体装置。
【請求項５】
前記ホールは、前記下部電極の両端の前記コンタクト領域上に形成されることを特徴とする請求項１至請求項７のいずれか１つに記載の半導体装置。
【請求項６】
前記下部電極は、下部電極の長手方向であってメモリセルアレイ領域の一方向に２つ配置され、前記下部電極上のホールは、前記メモリセルアレイ領域の中央寄りに並べて配置されることを特徴とする請求項１乃至請求項５のいずれか１つに記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上方に形成され、配線に電気的に接続されるコンタクト領域が１箇所に集中する複数のキャパシタ下部電極と、
前記キャパシタ下部電極の上に形成される誘電体膜と、
前記誘電体膜上に形成されるキャパシタ上部電極と、を有し、
少なくとも一部の前記キャパシタ下部電極において、前記コンタクト領域に最も近い前記キャパシタ上部電極と前記コンタクト領域の間の中間領域は屈曲していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
書き換え可能な半導体メモリとして、強誘電体キャパシタを有する強誘電体メモリが使用されている。強誘電体キャパシタは、下部電極と上部電極の間に強誘電体膜を挟んだ構造を有している。強誘電体キャパシタは、電極の構造の違いによりプレーナー型とスタック型に分けられる。
【０００３】
スタック型の強誘電体キャパシタは、下部電極、強誘電体膜及び上部電極がほぼ同一平面形状に形成された構造を有している。その強誘電体キャパシタは、下部電極の下面に接続される導電性プラグを介してトランジスタに接続される。また、上部電極の上面にはプレート線が接続される。
【０００４】
一方、プレーナー型の強誘電体キャパシタは、プレート状に形成される下部電極を有し、その下部電極の上面の一部には導電性プラグ及び配線を介してプレート線が接続される。また、上部電極の上面には、導電性プラグ及び配線を介してトランジスタが接続される。
【０００５】
強誘電体キャパシタを構成する強誘電体膜の材料として、残留分極が１０〜３０μＣ／ｃｍ２程度と大きなPb(Zr,Ti)O3（ＰＺＴ）膜、SrBi2Ta2O9（ＳＢＴ）膜などのペロブスカイト構造を有する強誘電体酸化物が主として用いられている。そのような強誘電体材料は、水分により劣化し易い。
【０００６】
強誘電体キャパシタの上下には層間絶縁膜としてシリコン酸化膜が形成されるが、シリコン酸化膜は親和性が高い。
【０００７】
層間絶縁膜中の水分は、その後の工程の高温プロセス、例えば上側の層間絶縁膜、或いは金属配線膜の形成時の温度により水素と酸素に分解する。水素が強誘電体膜に侵入すると、水素は強誘電体膜中の酸素と反応する。この結果、強誘電体膜では、酸素欠乏が生じてその結晶性が低下する。
【０００８】
そのような現象は、強誘電体メモリの製造プロセスだけでなく、強誘電体メモリの長期使用によっても発生する。
【０００９】
従って、強誘電体キャパシタを構成する強誘電体膜は、層間絶縁膜から侵入する水、水素により電気的特性が劣化し易い状態となっている。
【００１０】
劣化した強誘電体膜は、残留分極電荷量や誘電率が低下するなど、強誘電体キャパシタの性能が劣化する原因となる。
【００１１】
このような劣化を防止するために、強誘電体キャパシタを包むように保護膜を形成し、強誘電体膜への水素、水の侵入を抑制していた。その保護膜として、酸化アルミニウムが使用されている。
【特許文献１】特開２００６−３４４７８５号公報
【特許文献２】特開２００２−９４０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、プレーナー型の強誘電体キャパシタを有する強誘電体メモリでは、強誘電体キャパシタを保護膜で覆っても、その効果が十分に発揮できずに疲労特性の劣化を防止できないことがある。
【００１３】
また、半導体装置において保護膜により覆われた複数の強誘電体キャパシタの疲労特性にばらつきがある場合には、疲労特性が劣っている強誘電体キャパシタが半導体装置の寿命に悪影響を与えることになる。
【００１４】
このため、疲労特性が劣っているメモリセルを予め除去しておくことが望ましいが、そのセルを特定することは難しい。
【００１５】
本発明の目的は、強誘電体キャパシタの疲労特性の不揃いを抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の１つの観点によれば、半導体基板と、前記半導体基板の上方に形成され、金属を有するキャパシタの下部電極と、前記下部電極の上に形成される前記キャパシタの誘電体膜と、前記誘電体膜上に形成され、素子に電気的に接続される前記キャパシタの上部電極と、前記キャパシタの上に形成される絶縁膜と、前記下部電極のコンタクト領域の上に形成され、直径ｘ１を変数とするｙ１＝２５．０Ｉｎ（ｘ１）＋３４．０の式により求められる値ｙ１以上の距離で前記上部電極から離れて前記絶縁膜に形成されるホールと、を有することを特徴とする半導体装置が提供される。
【００１７】
本発明の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、金属を有するキャパシタの下部電極と、前記下部電極の上に形成される前記キャパシタの誘電体膜と、前記誘電体膜上に形成され、素子に電気的に接続される前記キャパシタの上部電極と、前記キャパシタの上に形成される絶縁膜と、前記下部電極のコンタクト領域の上であって、底面の面積ｘ２を変数とするｙ２＝１２．５Ｉｎ（ｘ２）＋３４．０の式より求められる値ｙ２以上の距離で前記上部電極から離れて前記絶縁膜内に形成されるホールと、を有することを特徴とする半導体装置が提供される。
【００１８】
本発明のさらに別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、配線に電気的に接続されるコンタクト領域が１箇所に集中する複数のキャパシタ下部電極と、前記キャパシタ下部電極の上に形成される誘電体膜と、前記誘電体膜上に形成されるキャパシタ上部電極と、を有し、少なくとも一部の前記キャパシタ下部電極において、前記コンタクト領域に最も近い前記キャパシタ上部電極と前記コンタクト領域の間の中間領域は屈曲していることを特徴とする半導体装置が提供される。
【発明の効果】
【００１９】
本発明によれば、キャパシタの下部電極のコンタクト領域の上に形成され、次式のいずれかの式により求められる値ｙ１以上又は値ｙ２以上の距離で前記上部電極から離れて絶縁膜に形成されるホールを形成している。ただし、ｘ１はホールの直径、ｘ２はホールの底面の面積である。
【００２０】
ｙ１＝２５．０Ｉｎ（ｘ１）＋３４．０
ｙ２＝１２．５Ｉｎ（ｘ２）＋３４．０
これにより、上部電極、誘電体膜及び下部電極を含むキャパシタの疲労特性を揃えることができる。
【００２１】
また、本発明によれば、複数の下部電極のコンタクト領域を集中させたので、コンタクト領域上にホールを形成する際に、下部電極がエッチングされてその構成材料が飛散したとしても、飛散面積を従来よりも少なくすることができる。従って、構造材料の飛散により劣化するキャパシタを少なくすることができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１実施の形態）
図１Ａ〜図１Ｋは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【００２３】
最初に、図１Ａに示す断面構造を形成するまでの工程について説明する。
【００２４】
まず、n型又はp型のシリコン基板１（半導体基板）の表面に、能動素子用活性領域を画定する素子分離絶縁膜２を形成する。本実施の形態では素子分離絶縁膜２をＬＯＣＯＳ（LocalOxidation of Silicon）法により形成する。
【００２５】
なお、素子分離絶縁膜２として、シャロートレンチアイソレーション（ＳＴＩ）を採用してもよい。ＳＴＩは、シリコン基板１の素子分離領域に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成される。
【００２６】
次に、シリコン基板１のメモリセル領域及び周辺回路のトランジスタ活性領域にｐ型不純物、例えばホウ素を導入してｐウェル３、４を形成する。なお、図において、右側のｐウェル３はメモリセル領域に配置され、左側のｐウェル４は周辺回路領域に配置されている。
【００２７】
その後、シリコン基板１のトランジスタ活性領域の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、熱酸化により形成されたシリコン酸化膜であり、その厚さは例えば約６ｎｍ〜７ｎｍである。
【００２８】
さらに、シリコン基板１の全面に、非晶質又は多結晶のシリコン膜、タングステンシリサイド膜及びシリコン酸化膜をそれぞれＣＶＤ法により順に形成した後に、フォトリソグラフィ技術及びエッチング技術を用いてそれらの膜をパターニングする。
【００２９】
シリコン膜の厚さを例えば約５０ｎｍとし、タングステンシリサイド膜の厚さを例えば約１５０ｎｍとし、さらに、シリコン酸化膜の厚さを例えば４５ｎｍとするが、これらに限定されるものではない。
【００３０】
これにより、ｐウェル３、４の上方でストライプ状にパターニングされたシリコン膜及びタングステンシリサイド膜をゲート電極６ａ，６ｂ、６ｃとして使用する。
【００３１】
メモリセル領域のゲート電極６ａ、６ｂは、ｐウェル３上に間隔をおいて互いに平行に２つ形成され、その各々がワード線の一部を構成する。また、素子分離絶縁膜２上には、シリコン膜及びタングステンシリサイド膜を有する配線が形成される。
【００３２】
続いて、ゲート電極６ａ、６ｂ、６ｃをマスクにしたイオン注入により、ゲート電極６ａ、６ｂ、６ｃのそれぞれの両側のシリコン基板１の表層にｎ型不純物、例えばリンを導入し、低不純物濃度のエクステンション領域７ａ、８ａ、９ａ、１０ａ、１１ａを形成する。
【００３３】
メモリセル領域のｐウェル３上の２つのゲート電極６ａ、６ｂの間では、共有するエクステンション領域８ａが形成される。
【００３４】
この後に、ゲート電極６ａ、６ｂ、６ｃ及びシリコン基板１の上側全面に絶縁膜を形成する。続いて、その絶縁膜をエッチバックすることによりシリコン基板１の表面を露出するとともに、絶縁膜をゲート電極６ａ、６ｂ、６ｃの両側に絶縁性サイドウォール１２として残す。絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を形成する。
【００３５】
続いて、絶縁性サイドウォール１２とゲート電極６ａ、６ｂ、６ｃをマスクにしてシリコン基板１の表層に砒素等のｎ型不純物を再びイオン注入する。これにより、各ゲート電極６ａ、６ｂ、６ｃの側方のシリコン基板１に高濃度不純物領域７ｂ、８ｂ、９ｂ、１０ｂ、１１ｂを形成する。
【００３６】
ゲート電極６ａ、６ｂ、６ｃのそれぞれの両側で一体になったエクステンション領域７ａ、８ａ、９ａ、１０ａ、１１ａと高濃度不純物領域７ｂ、８ｂ、９ｂ、１１ｂは、ソース／ドレイン領域７、８、９、１０、１１となる。
【００３７】
以上の工程により、シリコン基板１のｐウェル３、４では、ゲート絶縁膜５、ゲート電極６ａ、６ｂ、６ｃ、ソース／ドレイン領域７、８、９、１０、１１等を有するＭＯＳトランジスタＴ１、Ｔ２、Ｔ３が能動素子として形成される。なお、メモリセル領域のｐウェル３には、ソース／ドレイン領域８を共有する２つのＭＯＳトランジスタＴ１、Ｔ２が形成される。
【００３８】
次に、ゲート電極６ａ、６ｂ、６ｃを含むシリコン基板１の上側全面に、酸化防止絶縁膜１３（カバー膜）としてプラズマＣＶＤ法により酸窒化シリコン(ＳｉＯＮ)膜を厚さ例えば約２００ｎｍに形成する。
【００３９】
さらに、テトラエトキシシラン（ＴＥＯＳ）ガスを使用するプラズマＣＶＤ法により、酸化防止絶縁膜１３の上に第１層間絶縁膜１４としてノンドープシリケートガラス（ＮＳＧ）膜を厚さ約６００ｎｍに形成する。その後、第１層間絶縁膜１４の表面を化学的機械研磨 (ＣＭＰ)法で２００ｎｍ程度研磨して平坦化する。
【００４０】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
【００４１】
まず、第１層間絶縁膜１４の上に第２層間絶縁膜１５として、ＴＥＯＳを使用してプラズマＣＶＤ法によりＮＳＧ膜を例えば約１００ｎｍの厚さに形成する。続いて、第１、第２層間絶縁膜１４、１５に対して、例えば窒素雰囲気で基板温度を約６５０℃に設定して約３０分間の脱水処理を行う。
【００４２】
次に、第２層間絶縁膜１５上に第１保護膜１６を形成する。第１保護膜１６として例えばスパッタ等のＰＶＤ法によりアルミナ（Ａｌ２Ｏ３）を例えば約２０ｎｍの厚さに形成する。
【００４３】
その後、急速熱アニーリング（ＲＴＡ）により、約６５０℃の酸素雰囲気中で第１保護膜１６を約６０秒間酸化する。
【００４４】
続いて、第１保護膜１６の上に下部電極膜１７を形成する。下部電極膜１７として例えばスパッタ法でＰｔ膜を形成し、その厚さを例えば約１５５ｎｍとする。なお、下部電極膜１７は、Ｉｒ膜、Ｒｕ膜などの貴金属膜、その他の金属膜であってもよい。
【００４５】
さらに、下部電極膜１７上に強誘電体膜１８としてＰＺＴ膜を例えばスパッタ法により１５０ｎｍ〜２００ｎｍの厚さに形成する。なお、強誘電体膜１８として、カルシウム、ランタン等の元素を含むＰＺＴ系膜、ＳＢＴ膜など、ペロブスカイト構造を有する酸化物を形成してもよい。
【００４６】
この後、強誘電体膜１８を結晶化するためにＲＴＡで熱処理する。熱処理条件は、例えばアルゴンと酸素を混合した雰囲気中で例えば約５６３℃、約９０秒間とする。この場合、アルゴンガスを例えば約１．９５ミリリットル（ｍｌ）／分、酸素ガスを例えば０．５５ｍｌ／分の流量で流す。
【００４７】
続いて、強誘電体膜１８の上面に、スパッタ等のＰＶＤ法により上部電極膜１９を形成する。上部電極膜１９は、例えば二層構造とする。
【００４８】
まず、上部電極膜１９の下部層として、酸化イリジウム膜をスパッタ法により形成する。その後、下部層をＲＴＡにより熱処理する。熱処理条件は、例えば、アルゴンと酸素を混合した雰囲気中で約７０８℃、約９０秒間とする。この場合、アルゴンガスを例えば、約２．００ｍｌ／分、酸素ガスを約０．０２ｍｌ／分の流量で流す。
【００４９】
さらに、上部電極膜１９の上部層として、スパッタ法により酸化イリジウム膜を形成する。上部層は、下部層と形成条件を変えてもよく、例えばアルゴンと酸素の混合ガスのうち、酸素のガス流量比を高くする。
【００５０】
ここで、下部電極膜１７、強誘電体膜１８及び上部電極膜１９をワード線の延在方向、即ち図１Ｂの紙面に略垂直な方向の断面を図２Ａに示す。
【００５１】
その後に、上部電極膜１９上にフォトレジストを塗布し、これを露光、現像することにより、キャパシタ上部電極形状のレジストパターン２２ａを縦横に間隔をおいて形成する。
【００５２】
続いて、レジストパターン２２ａをマスクにして、上部電極膜１９をエッチングする。そして、図１Ｃに示すように、レジストパターン２２ａの下に残された上部電極膜１９をキャパシタの上部電極１９ａとする。そのエッチング後にレジストパターン２２ａを除去する。
【００５３】
上部電極１９ａは、メモリセル領域のＭＯＳトランジスタＴ１、Ｔ２のそれぞれの斜め上に形成される。また、上部電極１９ａは、ワード線の延在方向に間隔をおいて複数個形成される。
【００５４】
次に、シリコン基板１を加熱炉に入れて、酸素雰囲気において、例えば基板温度を約６５０℃、約６０分間の条件で熱処理を行う。加熱炉内に導入する酸素量を例えば２０リットル／分とする。
【００５５】
さらに、新たにフォトレジストパターン（不図示）を形成し、これをマスクに使用して強誘電体膜１８をエッチングにより長方形にパターニングする。
【００５６】
パターニングされた強誘電体膜１８は、図２Ｂに例示するようにワード線に略平行な方向に延び、複数の上部電極１９ａの下面に接合する長方形の平面形状を有している。
【００５７】
続いて、加熱炉内の酸素雰囲気にシリコン基板１を入れて基板温度を３００℃〜４００℃、例えば３５０℃とし、３０分間〜１２０分間、例えば６０分間の時間で熱処理を行う。酸素雰囲気中に導入する酸素を例えば２０リットル／分とする。
【００５８】
次に、図１Ｄに示す構造を形成するまでの工程を説明する。
【００５９】
まず、上部電極１９ａ及び強誘電体膜１８上に第２保護膜２０として約５０ｎｍの厚さのアルミナ膜を例えばスパッタ法、ＣＶＤ法又はＡＬＤ法により形成する。第２保護膜２０のワード線の延在方向の断面は、図２Ｃのように示される。
【００６０】
続いて、加熱炉内の酸素雰囲気にシリコン基板１を入れ、基板温度を５００℃〜７００℃、例えば５５０℃とし、３０分間〜１２０分間、例えば６０分間の時間で熱処理を行う。酸素雰囲気中に導入する酸素を例えば２０リットル／分とする。
【００６１】
続いて、第２保護膜２０上にフォトレジスト膜２２ｂを塗布した後に、フォトレジスト膜２２ｂを露光し、さらに現像する。これにより、フォトレジスト膜２２ｂをキャパシタの下部電極の平面形状にパターニングする。
【００６２】
そして、パターニングされたフォトレジスト膜２２ｂをマスクにして第２保護膜２０及び下部電極膜１７をエッチングする。これにより、フォトレジスト膜２２ｂの下に残された下部電極膜１７をキャパシタ用の下部電極１７ａとして使用する。
【００６３】
この場合、図２Ｄに示すように、下部電極膜１７のエッチング生成物１７ｐ、即ちプラチナ、プラチナ化合物がシリコン基板１上に付着する。
【００６４】
その後、図１Ｅに示すように、フォトレジスト膜２２ｂを除去し、その後に下部電極１７ａ、第２保護膜２０、第１保護膜１６の露出面を洗浄する。その洗浄の際に、プラチナ等のエッチング生成物１７ｐが第１、第２保護膜１６、２０の表面に僅かであるが残存するが、その影響は少ない。
【００６５】
下部電極１７ａは、略長方形の平面形状を有する。その端部は、図２Ｄの側断面図に示すように、その端部が強誘電体膜１８からはみ出す大きさである。そのはみ出し部分の先端領域は、下部電極１７ａのコンタクト領域２５ｃとなる。
【００６６】
以上の成膜及びパターニングによって形成された上部電極１９ａ、強誘電体膜１８及び下部電極１８ａにより、強誘電体キャパシタＱが形成される。
【００６７】
続いて、シリコン基板１を加熱炉に入れて、酸素雰囲気で例えば基板温度を６５０℃、６０分間の条件で熱処理を行う。加熱炉内に導入する酸素量として例えば２０リットル／分とする。
【００６８】
次に、図１Ｆに示す構造を形成する工程を説明する。
【００６９】
まず、強誘電体キャパシタＱ、第２保護膜２０及び第１保護膜１６の上に第３保護膜２４としてアルミナ膜を例えばスパッタ法、ＣＶＤ法又はＡＬＤ法により形成する。
【００７０】
図２Ｅは、第３保護膜２４に覆われた下部電極１７ａの端部とその近傍の強誘電体膜１８、上部電極１９ａを断面で示している。
【００７１】
続いて、加熱炉の酸素雰囲気にシリコン基板１を入れ、例えば基板温度を５００℃〜７００℃、例えば５５０℃とし、３０分間〜１２０分の時間、例えば６０分間で熱処理を行う。この場合、酸素雰囲気に導入される酸素ガスの流量を例えば２０リットル／分とする。この結果、強誘電体膜１８に酸素が供給され、強誘電体キャパシタＱの電気的特性が回復する。
【００７２】
さらに、第３保護膜２４上に第３層間絶縁膜２５として、例えばＴＥＯＳを用いるプラズマＣＶＤ法により膜厚が１５００ｎｍのＮＳＧ膜を形成する。この後、例えばＣＭＰ法により、第３層間絶縁膜２５の表面を平坦化する。
【００７３】
その後、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、第３層間絶縁膜２５中の水分が除去されるとともに、第３層間絶縁膜２５の膜質が変化して膜中に水分が入り難くなる。この熱処理によって、第３層間絶縁膜２５の表面が窒化されてＳｉＯＮとなる。
【００７４】
さらに、第３層間絶縁膜２５上にレジスト膜を形成し、これを露光現像する。これにより、ソース／ドレイン領域７、８，９、１０、１１と配線１６ｄ、ワード線（不図示）等の上に開口を有するレジストパターン２２ｃを形成する。
【００７５】
その後に、レジストパターン２２ｃをマスクにして、第３の層間絶縁膜２５から酸化防止絶縁膜１３までをエッチングする。これにより、図１Ｇに示すようにソース／ドレイン領域７〜１１に達する深さのコンタクトホール２５ａ〜２５ｅを形成する。なお、図１Ｇは、レジストパターン２２ｃを除去した状態を示している。
【００７６】
次に、図１Ｈに示す構造を形成するまでの工程を説明する。
【００７７】
まず、コンタクトホール２５ａ〜２５ｆの内面に厚さが例えば２０ｎｍのチタン（Ｔｉ）膜と、厚さが例えば５０ｎｍの窒化チタン（ＴｉＮ）膜とを順にスパッタ法等のＰＶＤ法により形成し、２層の積層構造を有するグルー膜を形成する。さらに、グルー膜上にタングステン（Ｗ）膜をＣＶＤ法により形成する。Ｗ膜の厚さは、第３層間絶縁膜２５上で、例えば５００ｎｍとする。これにより、コンタクトホール２５ａ〜２５ｆ内にＷ膜を埋め込む。
【００７８】
続いて、第１層間絶縁膜１４の上面上に形成されたＷ膜及びグルー膜をＣＭＰ法により除去する。これにより、コンタクトホール２５ａ〜２５ｆ内にそれぞれ残されたＷ膜及びグルー膜を導電性プラグ２６ａ〜２６ｆとして使用する。
【００７９】
次に、第３層間絶縁膜２５の表面を窒化するために、例えばＣＶＤ装置を使用し、そのチャンバ中で第３層間絶縁膜２５に対してプラズマアニールを行う。プラズマアニールは、例えばチャンバ内にＮ２Ｏを流してそのプラズマを発生させ、基板温度を３５０℃に設定して、約２分間行われる。
【００８０】
続いて、第３層間絶縁膜２５及び導電性プラグ２６ａ〜２６ｆ上に酸化防止膜２７を形成する。酸化防止膜２７として、例えば、プラズマＣＶＤ法によりＳｉＯＮ膜を約１００ｎｍの厚さに形成する。
【００８１】
次に、図１Ｉに示す構造を形成するまでの工程を説明する。
【００８２】
まず、第３層間絶縁膜２５の上にフォトレジストを塗布し、これを露光、現像することにより、上部電極１９ａの上と下部電極１７ａのコンタクト領域の上にそれぞれ開口を有するレジストパターン２２ｄを形成する。
【００８３】
その後に、レジストパターン２２ｄをマスクにして酸化防止膜２７から第２保護膜２０までを例えば反応性イオンエッチング法によりエッチングする。エッチングガスとしてフッ素系のガスを使用する。これにより、それらの膜を貫通する第１ホール２５ａと第２ホール２５ｂを形成する。
【００８４】
第１ホール２５ａは、強誘電体キャパシタＱの上部電極１９ａを露出する。また、第２ホール２５ｂは、図２Ｆに示すように下部電極１７ａの端部のコンダクト領域２５ｃを露出する。なお、図２Ｆではレジストパターン２２ｄ及び酸化防止膜２７を省略している。
【００８５】
第１、第２ホール２５ａ、２５ｂを形成する際には、オーバーエッチングによって上部電極１９ａ及び下部電極１７ａがエッチングされる。この結果、下部電極１７ａを構成するＰｔの粒子が第２ホール２５ｂ内面及びその周囲に飛散する。
【００８６】
そのエッチングの後に、レジストパターン２２ｄを除去する。
【００８７】
ところで、本発明者は、下部電極１７ａとコンタクト領域２５ｃとこれに最も近い上部電極１９ａの距離の関係が、強誘電体キャパシタの疲労特性の良否に大きく影響を及ぼすことを見出した。
【００８８】
プレーナー型の強誘電体キャパシタＱの下部電極１７ａにおいて、第２ホール２５ｂが形成されるコンタクト領域２５ｃとこれに最も近い有効な強誘電体キャパシタＱ、即ち能動素子に接続される強誘電体キャパシタＱ（上部電極１９ａ）との間の距離ｙ（μｍ）は、次の２つの式によって決定される。なお、２つの式において、第２ホール２５ｂの形成領域とコンタクト領域２５ｃは等価とする。
【００８９】
次に示す第１の式は、下部電極１７ａを露出する第２ホール２５ｂの直径との関係において距離ｙ＝ｙ１を算出する式である。
【００９０】
ｙ１＝２５．０Ｉｎ（ｘ１）＋３４．０
但し、Ｉｎ（ｘ１）はｘ１の対数であり、ｘ１は第２ホール２５ｂの直径（μｍ）を示す。
【００９１】
次に示す第２の式は、下部電極１７ａを露出する第２ホール２５ｂの底の面積との関係において距離ｙ＝ｙ２を算出する式である。
【００９２】
ｙ２＝１２．５Ｉｎ（ｘ２）＋３４．０
但し、Ｉｎ（ｘ２）はｘ２の対数であり、ｘ２は第２ホール２５ｂの底の面積（μｍ２）を示す。
【００９３】
それら２つの式の詳細については、後述する。
【００９４】
第１、第２ホール２５ａ、２５ｂを形成した後に、加熱炉内の酸素雰囲気にシリコン基板１を置き、４００℃〜６００℃、例えば５００℃の温度、３０分間〜１２０分間、例えば６０分の時間で熱処理を行う。加熱炉内には、例えば２０リットル／分の流量で酸素ガスを導入する。この結果、強誘電体膜１８に酸素が供給され、強誘電体キャパシタＱの電気特性が回復する。
【００９５】
次に、図１Ｊに示す構造を形成するまでの工程について説明する。
【００９６】
まず、酸化防止膜２７をエッチバックし、導電性プラグ２６ａ〜２６ｆの上面を露出させる。そのエッチバックにより、第１、第２ホール２５ａ、２５ｂを通して上部電極１９ａ、下部電極１７ａもエッチングされ、図２Ｆに示すようにプラチナ粒子１７ｑが第１、第２ホール２５ａ、２５ｂ内とその周囲に付着する。
【００９７】
次に、図１Ｋに示す断面構造を得るまでの工程について説明する。
【００９８】
まず、第３層間絶縁膜２５、導電性プラグ２６ａ〜２６ｆの上と第１、第２ホール２５ａ、２５ｂの中に、例えば膜厚が１５０ｎｍのＴｉＮ膜と、膜厚が５５０ｎｍの銅アルミニウム合金膜と、膜厚が５ｎｍのＴｉ膜と、膜厚が１５０ｎｍのＴｉＮ膜を順にＰＶＤ法、例えばスパッタにより形成する。これらの導電膜は、一層目の配線用金属膜である。
【００９９】
そして、フォトレジスト（不図示）を使用して、一層目の配線用金属膜をパターニングすることにより、配線２９ａ、２９ｃ、２９ｄ、２９ｅ、２９ｆ、導電性パッド２９ｂ等形成する。
【０１００】
ここで、複数の強誘電体キャパシタＱのそれぞれの上部電極１９ａに接続される配線２９ａは、導電性プラグ２６ａ、２６ｃを介して側方のＭＯＳトランジスタＴ１、Ｔ２の一方のソース／ドレイン領域７、９に接続される。また、図２Ｇに示すように、第２ホール２５ｂを通して下部電極３６に配線２９ｃが接続される。
【０１０１】
ｐウェル３の上方で強誘電体キャパシタＱに接続される２つのＭＯＳトランジスタＴ１、Ｔ２の間のソース／ドレイン領域８に接続された導電性プラグ２６ｂ上には、ビット線接続用の導電パッド２９ｂが形成される。
【０１０２】
さらに、周辺回路領域のＭＯＳトランジスタＴ３の２つのソース／ドレイン領域１０、１１に接続される導電性プラグ２６ｄ、２６ｅの上には、それぞれ配線２６ｄ、２６ｅが形成される。さらに、素子分離絶縁膜２上の配線１６ｄに接続される導電性プラグ１６ｆの上にも配線２９ｆが形成される。
【０１０３】
なお、強誘電体キャパシタＱ上に形成された第１、第２ホール２５ａ、２５ｂの中に、導電性プラグを形成してもよい。それらの導電性プラグは、例えば、ＭＯＳトランジスタＴ１、Ｔ２、Ｔ３に接続される導電性プラグ２６ａ〜２６ｆと同じ方法により形成される。
【０１０４】
そのような配線の形成後に、特に図示しないが、配線２９ａ、２９ｃ、２９ｄ、２９ｅ、２９ｆ、導電パッド２９ｂと第３層間絶縁膜２５の上に、層間絶縁膜、導電性プラグ、配線等を順次形成して強誘電体メモリセルアレイを完成させる。
【０１０５】
以上のような構造の強誘電体メモリセルアレイを有する半導体装置は、サイズを小さくするために、ＭＯＳトランジスタＴ１、Ｔ２及び強誘電体キャパシタＱを有するメモリセルを可能な限り小さくする構造に設計される。例えば、メモリセル同士の間隔を縮める、或いはメモリセルのサイズを小さくするといった方法を用いて、集積度を向上させるのが一般的である。
【０１０６】
つまり、従来のプレーナー型の強誘電体メモリのセルレイアウトは、メモリセル相互間、即ち上部電極相互間をなるべく縮小し、さらに、下部電極と配線を接続する導電性プラグを可能な限り上部電極の近くに配置するという構造を有する。このように配置された強誘電体メモリセルを有するメモリセルアレイの面積は小さくなり、その結果、チップサイズも小さくなる。
【０１０７】
しかし、本発明者が、１つ１つのメモリセルの寿命を計測したところ、導電性プラグと下部電極の接続部分に近い強誘電体キャパシタほど疲労特性が悪い、即ちセル寿命が短いことが判った。
【０１０８】
これらの劣化要因は、幾つかの要因が複合的に関与している。主な劣化要因としては、図２Ｆに示した工程において、第２ホール２５ｂを形成する工程、及び酸化防止膜２７をエッチバックする工程で、下部電極１７ａがエッチングされることである。これにより、下部電極１７ａのエッチングにより生じたＰｔ粒子１７ｑが第２ホール２５ｂの中やその周辺に飛散することが考えられる。
【０１０９】
飛散したＰｔ粒子１７ｑは、洗浄によっても完全に除去することが難しく、そのままメモリセルアレイ上に残ってしまう。特に、下部電極１７ａのコンタクト領域２５ｃ上の第２ホール２５ｂ内部及びその周りにＰｔ粒子が残り、そこに水分があると、Ｐｔの触媒作用により水は酸素と水素に分解される。分解された水素は拡散し易いので、下部電極１７ａのコンタクト領域２５ｃ上の第２ホール２５ｂの近くにある強誘電体膜１８の酸素と反応し、強誘電体膜１８に酸素欠陥が生じさせ、その結晶性が低下すると考えられる。
【０１１０】
これらのように、強誘電体キャパシタＱが下部電極１７ａのコンタクト領域２５ｃに近ければ近いほど疲労特性が劣化するという現象については、実験を複数回繰り返しても同様な結果が得られる。そのため、そのような劣化現象は、下部電極１７ａとその上の配線２９ｃとのコンタクト領域２５ｃが存在するために発生することは間違いないと言える。
【０１１１】
例えば、図３Ａに示すようなプレーナー型の複数の強誘電体キャパシタＱ１について、１×１０10回の書き換え後の残留分極を測定する疲労試験による疲労損失（fatigue loss）を調査した結果を次に示す。
【０１１２】
測定した強誘電体キャパシタの外観は、下部電極１７ｂの左右の端部にコンタクト領域２５ｃが配置され、それらの領域の間の領域に上部電極１９ｂが３μｍの間隔で１００個配置されている。もとより、下部電極１７ｂと上部電極１９ｂの間には強誘電体膜１８ｂが形成されている。また、下部電極１７ｂには２列に強誘電体キャパシタＱ１が形成されている。
【０１１３】
それらの強誘電体キャパシタＱ１は、上記した実施形態と同様に、ＭＯＳトランジスタに接続される。
【０１１４】
なお、図３Ａでは、下部電極１７ｂの長手方向の強誘電体キャパシタＱ１について一方から他方にかけて順に位置番号が示されている。
【０１１５】
これらの強誘電体キャパシタＱ１について１つずつ疲労特性を調査し、疲労損失を調査した結果を図３Ｂに示す。疲労損失は、残留分極の減少率で示される。
【０１１６】
図３Ｂにおいて、横軸は強誘電体キャパシタＱ１の位置番号を示し、縦軸は、強誘電体キャパシタＱ１の疲労損失、即ち残留分極減少率を示している。残留分極減少率の値は小さい程良い。この結果より、下部電極１７ｂのコンタクト領域２５ｃに近いほど強誘電体キャパシタＱ１の残留分極減少率が大きいことが判る。また、強誘電体キャパシタＱ１が左右のそれぞれから中央に向けて一定領域を超えたあたりから、残留分極減少率の値が殆ど変化しなくなり、安定する。
【０１１７】
これに対して、図４Ａに示すように、下部電極１７ｂのコンタクト領域２５ｃとこれに最も近い上部電極１９ｂの間の距離ｙを５０μｍとして下部電極１７ｂを共有するプレーナー型の複数の強誘電体キャパシタＱを形成した。
【０１１８】
これらの強誘電体キャパシタＱについて１つずつ疲労特性を調査し、下部電極Ｑ１上での位置番号別に残留分極減少率を調査した結果を図４Ｂに示す。
【０１１９】
図４Ｂにおいて、１つの下部電極１７ｂを共有する全ての強誘電体キャパシタＱの残留分極減少率はほぼ同じとなっている。
【０１２０】
そのような事実に基づいて、下部電極１７ａのコンタクト領域２５ｃとリアルセルの距離について種々の実験を行った。ここで、リアルセルとは、残留分極減少率が中央位置の強誘電体キャパシタに比べて実質的に同一、或いは±５％以下であって、コンタクト領域２５ｃに最も近い強誘電体キャパシタである。
【０１２１】
まず、図５に示すように、下部電極１７ｂの両側にコンタクト領域２５ｃを配置し、その間の強誘電体膜１８ｂの上に複数の上部電極１９ｂ、即ちリアルセルＱ０を形成する。上部電極１９ｂは、図では正方形で描かれているが、実際は１．８５μｍ×１．２５μｍの長方形である。
【０１２２】
そして、コンタクト領域２５ｃの上に形成される第２ホール２５ｂの直径をｘ１（μｍ）とし、第２ホール２５ｂとこれに最も近いリアルセルＱ０の間の距離をｙ１（μｍ）とする。そして、直径ｘ１と距離ｙ１の関係を図６のようにプロットした。
【０１２３】
さらに、図６の測定値に基づいて特性曲線を描いた。そして、その対数曲線について、直径ｘ１と距離ｙ１の関係式を求めたところ、次の式（１）となった。
【０１２４】
ｙ１＝２４．９４９Ｉｎ（ｘ１）＋３４．３０５        （１）
ここで、式（１）の近似式を次の式（２）とする。
【０１２５】
ｙ１＝２５．０Ｉｎ（ｘ１）＋３４．０        （２）
次に、式（２）のｘ１を０．２０μｍから２．００μｍまでの範囲で０．０５μｍおきに距離ｙ１を求めてプロットすると図７に示す結果となる。これにより、近似値と実験値がほぼ等しくなることが確認される。
【０１２６】
そして、式（２）の特性曲線を境にして上側の領域をリアルセル配置可能領域とし、下側の領域をリアルセル配置不可能領域として２つに区分する。
【０１２７】
例えば、図５の第２ホール２５ｂの略円形の開口の直径ｘ１を１．６μｍとし、距離ｙ１を４０μｍ、セル同士の距離を３μｍとした構造のプレーナー型の強誘電体キャパシタについて、強誘電体キャパシタのそれぞれの疲労損失、即ち残留分極減少率を測定した。この結果、疲労損失と強誘電体キャパシタの位置は図８のプロットに示す関係となる。
【０１２８】
図８によれば、下部電極１７ｂを共有する全ての強誘電体キャパシタＱの残留分極減少率は約２４％〜２６％となった。
【０１２９】
ところで、下部電極１７ｂのコンタクト領域２５ｃの上に形成される第２ホール２５ｂは、１つに限られるものではない。例えば、第２ホール２５ｂが２つ形成される構造、或いは、第２ホール２５ｂの底面形状が略楕円、略四角の構造も採用される。
【０１３０】
ここで、コンタクト領域２５ｃの上に形成される第２ホール２５ｂの面積をｘ２（μｍ２）とし、第２ホール２５ｂとリアルセルＱ０の間の距離をｙ２（μｍ）とする。そして、面積ｘ２と距離ｙ２の関係を図９に示すようにプロットした。
【０１３１】
さらに、図９の測定値に沿って特性曲線を描いた。そして、その対数曲線について、直径ｘ２と距離ｙ２の関係式を求めたところ、次の式（３）となった。
【０１３２】
ｙ＝１２．４７４Ｉｎ（ｘ２）＋３４．３０５        （３）
ここで、式（３）の近似式を次の式（４）とする。
【０１３３】
ｙ２＝１２．５Ｉｎ（ｘ２）＋３４．０        （４）
さらに、式（４）のｘ２を０．０４μｍ２から４．００μｍ２までの範囲の複数点で距離ｙ２を求めてプロットすると図１０に示す特性となる。これにより、近似値と実験値がほぼ等しくなることが確かめられる。
【０１３４】
そして、式（４）の特性曲線を境にして上側の領域をリアルセル配置可能領域とし、下側の領域をリアルセル配置不可能領域として２つに区分する。
【０１３５】
例えば、図１１Ａに示すように、下部電極１７ａの両端のコンタクト領域２５ｃの上にホール２５ｄ、２５ｅを２つ形成し、それらの面積を１．４４μｍ２とする。そして、距離ｙ２を４０μｍ、強誘電体キャパシタＱ同士の距離を３μｍとした構造について疲労損失、即ち残留分極減少率を測定した。その測定結果によれば、残留分極率と強誘電体キャパシタＱの配置の関係は図１１Ｂに示すプロットのようになる。
【０１３６】
図１１Ｂによれば、１つの下部電極１７ａを共有する全ての強誘電体キャパシタＱの残留分極減少率は約２４％〜２６％と安定する。
【０１３７】
以上のような式（２）、式（４）によれば、コンタクト領域２５ｃからリアルセルＱ０までの距離ｙ１、ｙ２は上部電極１９ｂを複数配置できる長さになり、強誘電体キャパシタの集積度を低下させると考えられ易い。しかし、そのようなコンタクト領域２５ｃとリアルセルＱ０の間の面積はメモリセル領域全体の２％にも満たない。
【０１３８】
例えば、線幅０．３５μｍルールで製造される１Ｍｂｉｔの強誘電体メモリセルアレイ領域の面積は５６ｍｍ２である。そして、全ての下部電極１７ａのコンタクト領域２５ｃからリアルセルＱ０までの距離ｙを一律に５０μｍに拡張し且つ拡張前と同数の強誘電体キャパシタを形成する。これでも、強誘電体メモリセルアレイの面積の増加面積は０．８ｍｍ２程度であり、その面積の増加率は１．４％である。
【０１３９】
また、下部電極１７ａのコンタクト領域２５ｃからリアルセルＱ０までの距離を式（２）、（４）のいずれかに決め、コンタクト領域２５ｃからリアルセルＱ０の間の領域に、図１２に示すように、ダミー上部電極１９ｄを形成してもよい。
【０１４０】
これにより、ダミー上部電極１９ｄ、強誘電体膜１８ｂ及び下部電極１７ｂによりダミーキャパシタＱｄが形成される。ダミー上部電極１９ｄは、その上の配線に接続されてもよいし、接続されてなくてもよい。ただし、ダミー上部電極１９ｄを配線に接続する場合には、その配線は素子や周辺回路から電気的に切り離される。
【０１４１】
ダミーキャパシタＱｄは、ダミー上部電極１９ｄと下部電極１７ｂの間に挟まれる強誘電体膜１８ｂに水素を多く補足することができるために、面積をできるたけ大きくすることが好ましい。例えば、ダミーキャパシタＱｄの平面の面積をリアルセルＱ０の平面の面積よりも大きくすると、リアルセルＱ０の劣化をさらに抑制することができる。
【０１４２】
以上のように式（２）、（４）に基づいて、プレーナー型の強誘電体キャパシタを形成すると、強誘電体メモリセルに形成される複数の強誘電体キャパシタの疲労特性を揃えることができる。これにより、強誘電体メモリを有する半導体装置の寿命を長くすることができる。
（第２の実施の形態）
図１３Ａは本発明の第２実施形態に係る半導体装置に形成されるプレーナー型の強誘電体キャパシタを示す平面図、図１３Ｂは、図１３Ａに示した強誘電体キャパシタが形成されるメモリセルアレイ領域を示す平面図である。
【０１４３】
図１３Ａにおいて、下部電極１７ｅの上には、第１実施形態において示した材料を有する強誘電体膜１８ｅが形成されている。また、強誘電体膜１８ｅの上には、下部電極１７ｅの長手方向に２列の上部電極１９ｅが間隔をおいて複数形成されている。
【０１４４】
１つの上部電極１９ｅ、強誘電体膜１８ｅ及び下部電極１７ｅにより１つの強誘電体キャパシタＱ２が構成される。即ち、複数の強誘電体キャパシタＱ２は、１つの下部電極１７ｅを共有している。そして、下部電極１７ｅの両端には、それぞれ強誘電体膜１８ｅに覆われないコンタクト領域２５ｆを有している。
【０１４５】
複数の強誘電体キャパシタＱ２は、第１実施形態と同様に、第２、第３の保護膜２０、２４及び第３層間絶縁膜２５等に覆われる。
【０１４６】
下部電極１７ｅは、図１３Ｂに示すように、その長手方向をメモリセルアレイ領域Ｍの一辺に平行になるように１つ配置される。さらに、下部電極１７ｅの幅方向には、間隔をおいて下部電極１７ｅが間隔をおいて複数形成される。下部電極１７ｅの長さは、メモリセルアレイ領域Ｍの一辺の長さにほぼ等しいかそれ以下である。
【０１４７】
なお、図１３Ｂでは、上部電極１９ｅが省略して描かれている。
【０１４８】
下部電極１７ｅのコンタクト領域２５ｆは、図２Ｇに示す下部電極１７ａと同様に、第２、第３の保護膜２０、２４及び第３層間絶縁膜２５に形成される第２ホール２５ｂを介して配線２９ｃに接続される。また、上部電極１９ｅは、図１Ｋに示す上部電極１９ａと同様に、配線２９ａ、導電性プラグ２６ｃ（２６ａ）を介してＭＯＳトランジスタＴ１（Ｔ２）に接続される。
【０１４９】
以上の強誘電体キャパシタＱ２を有する半導体装置によれば、第１実施形態と同様に、下部電極１７ｅ上に第２ホール２５ｂを形成する工程と、酸化防止膜２７をエッチバックする工程で、それぞれ下部電極１７ｅのコンタクト領域２５ｆがエッチングされる。
【０１５０】
これにより、第１実施形態において説明したように、下部電極１７ｅを構成するＰｔの粒子がコンタクト領域２５ｆの周辺に飛散し、Ｐｔの触媒作用により強誘電体キャパシタＱ２が劣化するおそれがある。
【０１５１】
ところで、図１４に示す従来構造では、下部電極１７ｓは、その長辺をメモリセルアレイ領域Ｍの一辺に平行にして、その長辺の方向に複数配置される。これにより、各列に形成されるコンタクト領域２５ｓの数は、３以上となる。この結果、コンタクト領域２５ｓ上のホールの形成工程や酸化防止膜のエッチバック工程で、Ｐｔパーティクルの発生源が多くなり、その飛散により残留分極減少率の大きな強誘電体キャパシタが多くなる傾向にある。
【０１５２】
なお、図１４において符号１８ｓは強誘電体膜、１９ｓは上部電極を示している。
【０１５３】
これに対し、図１３Ａ、図１３Ｂに示す本実施形態では、下部電極１７ｅのコンタクト領域２５ｆがメモリセルアレイ領域Ｍの両端部にのみ局所的に配置されている。これにより、第２ホール２５ｂの形成工程や酸化防止膜２７のエッチバック工程で、Ｐｔ粒子の発生源が従来よりも少なくなる。第１実施形態で説明したように、Ｐｔ粒子の影響を受ける強誘電体キャパシタはコンタクト領域の周辺であるため、その発生源は少ないほうが好ましい。
【０１５４】
従って、本実施形態によれば、疲労試験において疲労損失の大きな強誘電体キャパシタの数を従来よりも少なくすることができる。
【０１５５】
なお、図１３Ａにおいて、コンタクト領域２５ｆからこれに最も近いリアルセルの強誘電体キャパシタＱ２までの距離を第１実施形態に示した式（２）のｙ１又は式（４）のｙ２以上の長さになる位置に配置してもよい。これにより、メモリセルアレイ領域Ｍに形成される全ての強誘電体キャパシタの残留分極減少率を揃えることができる。
（第３の実施の形態）
図１５Ａは、本発明の第３実施形態に係る半導体装置に含まれるプレーナー型強誘電体キャパシタを示す平面図であり、図１５Ｂは、図１５Ａに示した強誘電体キャパシタが形成されるメモリセルアレイ領域を示す平面図である。なお、図１５Ａ、図１５Ｂにおいて、図１３Ａ、図１３Ｂに示すと同じ符号は同じ要素を示している。
【０１５６】
図１５Ａにおいて、下部電極１７ｆの上には強誘電体膜１８ｅが形成されている。また、強誘電体膜１８ｅの上には、下部電極１７ｆの長手方向に間隔をおいて複数の上部電極１９ｆが２列に形成されている。そして、１つの上部電極１９ｅとその下の強誘電体膜１８ｅ及び下部電極１７ｆが１つの強誘電体キャパシタＱ３を構成する。
【０１５７】
下部電極１７ｆは、図１５Ａ、図１５Ｂに示すように、メモリセルアレイ領域Ｍの一辺に平行に２つ配置されている。さらに、下部電極１７ｆの幅方向には、間隔をおいて複数の下部電極１７ｆが形成されている。下部電極１７ｆの長さはメモリセルアレイ領域Ｍの一辺の長さの半分以下である。
【０１５８】
なお、図１５Ｂでは、上部電極１９ｅが省略して描かれている。
【０１５９】
下部電極１７ｅのうちメモリセルアレイ領域Ｍの中央寄りの端部は、強誘電体膜１８ｅから露出するコンタクト領域２５ｇとなる。従って、長手方向に配置される２つの下部電極１７ｆのコンタクト領域２５ｇは互いに最も近い位置となり、１つの領域に集中する。なお、それらのコンタクト領域２５ｇの間には上部電極１９ｅが形成されない。
【０１６０】
複数の強誘電体キャパシタＱ３は、第１実施形態の強誘電体キャパシタＱと同様に、第２、第３の保護膜２０、２４及び第３層間絶縁膜２５等に覆われる。
【０１６１】
下部電極１７ｆは、図２Ｇに示す下部電極１７ａと同様に、第２、第３の保護膜２０、２４及び第３層間絶縁膜２５に形成される第２ホール２５ｂを通して配線２９ｃに接続される。また、上部電極１９ｅは、図１Ｋに示す上部電極１９ａと同様に、配線２９ａ、導電性プラグ２６ｃ（２６ａ）を介してＭＯＳトランジスタＴ１（Ｔ２）に接続される。
【０１６２】
以上の強誘電体キャパシタＱ３を有する半導体装置によれば、下部電極１７ｆ上に第２ホール２５ｂを形成する工程と、その上の酸化防止膜２７をエッチバックする工程で、下部電極１７ｆのコンタクト領域２５ｇがエッチングされる。
【０１６３】
この場合、隣接する下部電極１７ｆのコンタクト領域２５ｆは、互いに接近してそれらの間に強誘電体キャパシタＱ３を挟まない状態になっている。しかも、メモリセルアレイ領域Ｍの列毎のコンタクト領域２５ｇが互いに隣接して集中している。
【０１６４】
従って、コンタクト領域２５ｆ上でのホールの形成工程やその上の酸化防止膜のエッチバック工程で飛散するＰｔ粒子の発生源は、図１４に示した従来構造に比べて少なくなる。これにより、Ｐｔ粒子の拡散面積が狭くなり、残留分極減少率の大きな強誘電体キャパシタの数を従来よりも少なくすることができる。
【０１６５】
なお、図１５Ａにおいて、コンタクト領域２５ｇからこれに最も近いリアルセルの強誘電体キャパシタＱ３までの距離を第１実施形態に示した式（２）のｙ１又は式（４）のｙ２以上に長くなる位置に配置することが好ましい。これにより、メモリセルアレイ領域Ｍに形成される強誘電体キャパシタＱ３の残留分極減少率を揃えることができる。
（第４の実施の形態）
図１６は、本発明の第４実施形態に係る半導体装置に含まれる強誘電体キャパシタを示す平面図である。
【０１６６】
図１６において、強誘電体キャパシタ用の下部電極３１ａ〜３１ｊは、一方向（Ｘ方向）とこれに直交する垂直方向（Ｙ方向）にそれぞれ間隔をおいて形成されている。ここで、一方向は、下部電極３１ａ〜３１ｊの長手方向である。
【０１６７】
下部電極３１ａ〜３１ｊは、強誘電体メモリのプレート線の一部としても機能し、複数の強誘電体キャパシタＱ４の下側の電極を一体化したストライプ状の共有電極となっている。
【０１６８】
メモリセルアレイ領域において、下部電極３１ａ〜３１ｊは、一方向及び垂直方向に互いに隣接し合う幾つかの群を作る。それらの群のうち、隣接し合う下部電極３１ａ〜３１ｊの間の中央領域とその周辺には、１つの群のコンタクト集合領域３４が設定される。コンタクト集合領域３４は、１つの群の領域の垂直方向の幅よりも狭くなっている。
【０１６９】
各群に形成される下部電極３１ａ〜３１ｊのそれぞれの上には強誘電体膜３２が形成され、さらに強誘電体膜３２の上には、複数の上部電極３３が間隔をおいて形成されている。１つの上部電極３３とその下の強誘電体膜３２と下部電極３１ａ〜３１ｊにより１つの強誘電体キャパシタＱ４が形成される。
【０１７０】
少なくとも幾つかの下部電極３１ａ〜３１ｊでは、一端のコンタクト領域３５からこれに最も近いリアルセルの強誘電体キャパシタＱ４までの間の領域が屈曲した形状を有している。これにより、互いのコンタクト領域３５は、間隔をおいて近接し、コンタクト集合領域３４内に位置する。それらのコンタクト領域３５は、強誘電体膜３２から露出している。また、下部電極３１ａ〜３１ｊは、リアルセルからコンタクト領域３５に向けてテーパー状に細く形成されている。
【０１７１】
強誘電体キャパシタＱ４のリアルセルは、第１実施形態で説明した式（２）、式（４）で求める距離ｙ１、ｙ２かそれよりも長い間隔でコンタクト領域３５から離れた位置に形成される。
【０１７２】
そのような形状の下部電極３１ａ〜３１ｊを含む強誘電体キャパシタＱ４は、第１実施形態に示した強誘電体キャパシタと同様に、第２、第３保護膜２０、２４、第３層間絶縁膜２５により覆われる。
【０１７３】
そして、下部電極３１ａ〜３１ｊのコンタクト領域３５の上には、図２Ｆに示した下部電極１７ａと同様に、第２ホール２５ｂを通して配線が接続される。さらに、上部電極３３には、第１実施形態の上部電極１９ａと同様に、第２ホール２５ａを通して配線が形成される。
【０１７４】
以上の強誘電体キャパシタＱ４を有する半導体装置によれば、下部電極３１ａ〜３１ｊの上にホールを形成する工程と、その上の酸化防止膜をエッチバックする工程で、下部電極３１ａ〜３１ｊのコンタクト領域３５がエッチングされる。これにより、下部電極３１ａ〜３１ｊの構成材料であるＰｔ粒子が飛散する。
【０１７５】
ここで、コンタクト領域３５に最も近い強誘電体キャパシタＱ４はＰｔ粒子による触媒の影響が及び難い領域まで離れている。しかも、下部電極３１ａ〜３１ｊのそれぞれのコンタクト領域３５は、各群の中央のコンタクト集合領域３４に集中している。
【０１７６】
この場合、コンタクト領域３５から飛散するＰｔ粒子の影響が及ぶ範囲は、下部電極３１ａ〜３１ｊごとには変わらないが、互いの領域が集中していて重なっている。また、上部電極３３とコンタクト領域３５の間は徐々に細くなっているのでＰｔ粒子の発生源が狭くなる。従って、コンタクト領域３６からＰｔ粒子の飛散により影響する面積が縮小し、水素により強誘電体キャパシタが劣化する範囲が狭くなる。
【０１７７】
しかも、Ｘ方向で見ると、屈曲した領域を有する下部電極３１ａ、３１ｂ、３１ｄ、３１ｅ、３１ｆ、３１ｇ、３１ｉ、３１ｊに形成された強誘電体キャパシタＱ４はコンタクト領域３５に近づくことになる。
【０１７８】
ところで、図１７に示すように、群を構成する下部電極３１ａ〜３１ｊのコンタクト領域３６を一体化させた下部電極導電パターン３１を形成してもよい。この場合、コンタクト領域３６からその周囲のリアルセルの強誘電体キャパシタＱ４をほぼ同一円上に位置させることができる。
【０１７９】
また、下部電極３１ａ〜３１ｊは、リアルセルからコンタクト領域３６に向けてテーパー状に細く形成されている。
【０１８０】
これにより、図１６に示した構造の作用効果に加えて、Ｐｔ粒子の発生源の総面積をさらに狭くすることができり、Ｐｔ粒子による触媒効果がおよぶ範囲を低減することができる。
【０１８１】
なお、図１７では、各群で１つのコンタクト領域３６を設けたが、複数のコンタクト領域を設けてもよい。
【０１８２】
以上説明した実施形態は典型例として挙げたに過ぎず、各実施形態における構成要素を組み合わせること、或いはその変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【０１８３】
次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板と、前記半導体基板の上方に形成され、金属を有するキャパシタの下部電極と、前記下部電極の上に形成される前記キャパシタの誘電体膜と、前記誘電体膜上に形成され、素子に電気的に接続される前記キャパシタの上部電極と、前記キャパシタの上に形成される絶縁膜と、前記下部電極のコンタクト領域の上に形成され、直径ｘ１を変数とするｙ１＝２５．０Ｉｎ（ｘ１）＋３４．０の式により求められる値ｙ１以上の距離で前記上部電極から離れて前記絶縁膜に形成されるホールと、を有することを特徴とする半導体装置。
（付記２）半導体基板と、前記半導体基板の上方に形成され、金属を有するキャパシタの下部電極と、前記下部電極の上に形成される前記キャパシタの誘電体膜と、前記誘電体膜上に形成され、素子に電気的に接続される前記キャパシタの上部電極と、前記キャパシタの上に形成される絶縁膜と、前記下部電極のコンタクト領域の上であって、底面の面積ｘ２を変数とするｙ２＝１２．５Ｉｎ（ｘ２）＋３４．０の式より求められる値ｙ２以上の距離で前記上部電極から離れて前記絶縁膜内に形成されるホールと、を有することを特徴とする半導体装置。
（付記３）前記上部電極と前記ホールの間に延在する前記強誘電体膜の上には、ダミー用上部電極が形成されていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記下部電極は、貴金属を有することを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）前記ホールは、前記下部電極の両端の前記コンタクト領域上に形成されることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）前記下部電極は、下部電極の長手方向であってメモリセルアレイ領域の一方向に２つ配置され、前記下部電極上のホールは、前記メモリセルアレイ領域の中央寄りに並べて配置されることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７）前記下部電極はメモリセルアレイ領域に複数の群に分けられて複数配置され、前記群において前記下部電極の前記コンタクト領域は１つの領域に集中していることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置。
（付記８）前記下部電極はメモリセルアレイ領域に複数の群に分けられて複数配置され、前記群において前記下部電極のコンタクト領域は１箇所で繋がって共有していることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置。
（付記９）半導体基板と、前記半導体基板の上方に形成され、配線に電気的に接続されるコンタクト領域が１箇所に集中する複数のキャパシタ下部電極と、前記キャパシタ下部電極の上に形成される誘電体膜と、前記誘電体膜上に形成されるキャパシタ上部電極と、を有し、少なくとも一部の前記キャパシタ下部電極において、前記コンタクト領域に最も近い前記キャパシタ上部電極と前記コンタクト領域の間の中間領域は屈曲していることを特徴とする半導体装置。
（付記１０）前記キャパシタ下部電極において、前記中間領域は前記キャパシタ上部電極から前記コンタクト領域にかけて徐々に細くなっていることを特徴とする付記９に記載の半導体装置。
【図面の簡単な説明】
【０１８４】
【図１Ａ】図１Ａ、図１Ｂは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｃ】図１Ｃ、図１Ｄは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｅ】図１Ｅ、図１Ｆは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｇ】図１Ｇ、図１Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｉ】図１Ｉ、図１Ｊは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｋ】図１Ｋは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図２Ａ】図２Ａ、図２Ｂ、図２Ｃは、本発明の第１実施形態に係る半導体装置に含まれる強誘電体キャパシタの製造工程を示す断面図（その１）である。
【図２Ｄ】図２Ｄ、図２Ｅは、本発明の第１実施形態に係る半導体装置に含まれる強誘電体キャパシタの製造工程を示す断面図（その２）である。
【図２Ｆ】図２Ｆ、図２Ｇは、本発明の第１実施形態に係る半導体装置に含まれる強誘電体キャパシタの製造工程を示す断面図（その３）である。
【図３】図３Ａは、従来の半導体装置を構成する強誘電体キャパシタを示す平面図、図３Ｂは、図３Ａに示す強誘電単体キャパシタの疲労損失の分布図である。
【図４】図４Ａは、本発明の第１実施形態に係る半導体装置に含まれる強誘電体キャパシタの第１例を示す平面図、図４Ｂは、図４Ａに示す複数の強誘電単体キャパシタの疲労損失の分布図である。
【図５】図５は、本発明の第１実施形態に係る半導体装置に含まれる強誘電体キャパシタの第２例を示す平面図である。
【図６】図６は、本発明の第１実施形態に係る半導体装置に含まれる強誘電体キャパシタにおいて、下部電極の上に形成されるホールの直径とそのホールからリアルセルまでの距離の関係を実験結果に基づいてプロットした図である。
【図７】図７は、本発明の第１実施形態に係る半導体装置において、強誘電体キャパシタのリアルセルと下部電極上のホールの間の距離とホールの直径の関係を示す式に基づいてリアルセルの配置の可能領域と不可能領域を示す図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置において、図７に示したリアル配置可能領域のみに形成した複数の強誘電体キャパシタと疲労損失の分布図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置に含まれる強誘電体キャパシタにおいて、下部電極の上に形成されるホールの面積とそのホールからリアルセルまでの距離の関係を実験結果に基づいてプロットした図である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置において、強誘電体キャパシタのリアルセルと下部電極上のホールの間の距離とホールの面積の関係を示す式に基づいてリアルセルの配置の可能領域と不可能領域を示す図である。
【図１１】図１１Ａは、本発明の第１実施形態に係る半導体装置の強誘電体キャパシタの第３例を示す平面図、図１１Ｂは、本発明の第１実施形態に係る半導体装置において、図１０に示したリアル配置可能領域のみに形成した複数の強誘電体キャパシタと疲労損失の分布図である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の強誘電体キャパシタの第４０を示す平面図である。
【図１３】図１３Ａは、本発明の第２実施形態に係る半導体装置の強誘電体キャパシタを示す平面図、図１３Ｂは、図１３Ａに示す強誘電体キャパシタをメモリセルアレイ領域に複数配置した状態を示す平面図である。
【図１４】図１４は、従来の強誘電体キャパシタの配置状態を示す平面図である。
【図１５】図１５Ａは、本発明の第３実施形態に係る半導体装置に含まれる強誘電体キャパシタを示す平面図、図１５Ｂは、図１５Ａに示す強誘電体キャパシタをメモリセルアレイ領域に複数配置した状態を示す平面図である。
【図１６】図１６は、本発明の第４実施形態に係る半導体装置に含まれる強誘電体キャパシタの第１例を示す平面図である。
【図１７】図１７は、本発明の第４実施形態に係る半導体装置に含まれる強誘電体キャパシタの第２例を示す平面図である。
【符号の説明】
【０１８５】
Ｔ１、Ｔ２  ＭＯＳトランジスタ
１  シリコン基板
２  素子分離絶縁膜
１３  酸化防止絶縁膜
１４、１５、２５  層間絶縁膜
１６、２０、２４  保護膜
１７ａ、１７ｂ  下部電極
１８、１８ｅ  強誘電体膜
１９ａ  上部電極
２７  酸化防止膜
２５ａ、２５ｂ、２５ｄ、２５ｅ  ホール
２５ｃ、２５ｆ、２５ｇ  コンタクト領域
３１ａ〜３１ｊ  下部電極
３２  強誘電体膜
３３  上部電極
３４  コンタクト集合領域
３５、３６  コンタクト領域
Ｑ１〜Ｑ４  強誘電体キャパシタ
【図１Ａ】
2010157576.tif 000003
【図１Ｃ】
2010157576.tif 000004
【図１Ｅ】
2010157576.tif 000005
【図１Ｇ】
2010157576.tif 000006
【図１Ｉ】
2010157576.tif 000007
【図１Ｋ】
2010157576.tif 000008
【図２Ａ】
2010157576.tif 000009
【図２Ｄ】
2010157576.tif 000010
【図２Ｆ】
2010157576.tif 000011
【図３】
2010157576.tif 000012
【図４】
2010157576.tif 000013
【図５】
2010157576.tif 000014
【図６】
2010157576.tif 000015
【図７】
2010157576.tif 000016
【図８】
2010157576.tif 000017
【図９】
2010157576.tif 000018
【図１０】
2010157576.tif 000019
【図１１】
2010157576.tif 000020
【図１２】
2010157576.tif 000021
【図１３】
2010157576.tif 000022
【図１４】
2010157576.tif 000023
【図１５】
2010157576.tif 000024
【図１６】
2010157576.tif 000025
【図１７】
2010157576.tif 000026