(57)【要約】      （修正有）【課題】ビット線の駆動を高速化し、メモリセルへの書き込み時間を短縮する。【解決手段】選択された相変化メモリセル１１につながるビット線１２を駆動するライトアンプ１４は、第１のライトアンプ部１４１と第２のライトアンプ部１４２とを備え、第１のライトアンプ部と第２のライトアンプ部は、協働して第１の電流駆動能力をもってビット線を駆動し、その後、第２のライトアンプ部は、第１の電流駆動能力よりも低い第２の電流駆動能力をもってビット線を駆動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
選択された相変化メモリセルにつながるビット線を、第１の電流駆動能力を以って駆動し、その後、前記第１の電流駆動能力よりも低い第２の電流駆動能力を以って書き込むべきデータに対応した書き込み電圧まで駆動するライトアンプを備えることを特徴とするメモリ装置。
【請求項２】
前記ライトアンプは、第１のライトアンプ部と第２のライトアンプ部とを備え、
前記第１のライトアンプ部と前記第２のライトアンプ部は、協働して前記第１の電流駆動能力を提供し、
前記第２のライトアンプ部は、前記第２の電流駆動能力を提供する、
ことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記第１のライトアンプ部は、高電位側電源と前記ビット線との間に直列に接続された、入力信号に応じてオン・オフする第１のスイッチと、前記ビット線の電圧に応じて通過する電流を制限する第１の電流トリミング手段とを備え、
前記第２のライトアンプ部は、前記ビット線と前記高電位側電源との間に直列に接続された、前記入力信号に応じてオン・オフする第２のスイッチと、通過する電流を制限し前記第２の電流駆動能力を実現する第２の電流トリミング手段とを備える、
ことを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記ライトアンプは、
入力信号に応じて、制御電圧に応じた電流駆動能力を以って前記ビット線を駆動するライトアンプ部と、前記制御電圧を変更する制御電圧変更部とを有し、
前記制御電圧変更部は、前記入力信号を遅延させた遅延信号に基づいて前記制御電圧を変更することにより、前記ライトアンプ部の電流駆動能力を前記第１の電流駆動能力から前記第２の電流駆動能力へ変更することを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記ライトアンプ部は、前記ビット線と高電位側電源との間に直列に接続された、前記入力信号に応じてオン・オフするスイッチと、前記制御電圧に応じて通過する電流を制限する電流トリミング手段とを備え、
前記制御電圧変更部は、前記入力信号を遅延させる遅延回路と、該遅延回路からの前記遅延信号に応じて前記制御電圧を切り換える切換手段とを備える、ことを特徴とする請求項４に記載のメモリ装置。
【請求項６】
選択された相変化メモリセルをビット線に電気的に接続し、
このビット線を第１の電流駆動能力を以って駆動し、
前記ビット線の駆動能力を前記第１の電流駆動能力より低い第２の電流駆動能力へ変更する、
ことを特徴とするメモリ装置の書き込み方法。
【請求項７】
第１のライトアンプ部及び第２のライトアンプ部を用いて前記１の電流駆動能力を以って前記ビット線を駆動し、前記第１のライトアンプ部を用いた前記ビット線の駆動を停止する一方、前記第２のライトアンプ部を用いた前記ビット線の駆動を継続して前記第２の電流駆動能力をもって前記ビット線を駆動することを特徴とする請求項６に記載のメモリ装置の書き込み方法。
【請求項８】
制御電圧に応じて電流駆動能力が変化するライトアンプ部を用い、前記制御電圧を制御して前記ライトアンプ部の電流駆動能力を前記第１の電流駆動能力から前記第２の電流駆動能力へ変更することを特徴とする請求項６に記載のメモリ装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置及びその書き込み方法に関する。
【背景技術】
【０００２】
カルコゲナイド等の相変化物質は、加熱及び冷却によって、その相状態（結晶状態又は非晶質状態）を変化させることができ、その相状態に応じて異なる抵抗値を示す。このような相変化物質（可変抵抗体）を利用して情報を記憶するメモリ装置は、相変化メモリ装置と呼ばれる。
【０００３】
相変化メモリ装置では、可変抵抗体に供給する電流の大きさ及び時間を制御することにより、相変化物質を加熱及び冷却して、その相状態を変化させる。情報は、可変抵抗体の相状態として記憶され、抵抗値として読み出すことができる。
【０００４】
従来の相変化メモリ装置は、相変化物質を可変抵抗体として用いるメモリセルを複数配列したメモリセルアレイと、このメモリセルアレイにビットライン選択回路を介して接続された書き込みドライバとを有している（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００７−８７５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術は、書き込みドライバの電流供給能力を高めるポンプ回路のセットアップ時間を短縮することにより、プログラム時間の短縮（すなわち、高速化）を実現するものである。
【０００７】
しかしながら、コンピュータシステムの高速化に伴い、それに用いられる相変化メモリ装置は、さらなる高速化が求められている。本発明者は、ビット線を駆動する際、ビット線の容量が比較的大きいことが原因で、ビット線の電圧を所定の値まで上昇させるのに時間を要し、書き込み時間が長くなっていることを見出した。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態によれば、選択された相変化メモリセルにつながるビット線を、第１の電流駆動能力を以って駆動し、その後、前記第１の電流駆動能力よりも低い第２の電流駆動能力を以って書き込むべきデータに対応した書き込み電圧まで駆動するライトアンプを備えることを特徴とするメモリ装置が得られる。
【０００９】
また、本発明の他の実施の形態によれば、選択された相変化メモリセルをビット線に電気的に接続し、このビット線を第１の電流駆動能力を以って駆動し、前記ビット線の駆動能力を前記第１の電流駆動能力より低い第２の電流駆動能力へ変更することを特徴とするメモリ装置の書き込み方法が得られる。
【発明の効果】
【００１０】
本発明によれば、選択された相変化メモリセルにつながるビット線を、第１の電流駆動能力を以って駆動し、その後、前記第１の電流駆動能力よりも低い第２の電流駆動能力を以って書き込むべきデータに対応した書き込み電圧まで駆動するライトアンプを設けたことで、ビット線を必要な電圧までより速く駆動することができ、これによって、選択されたメモリセルへの書き込み時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１２】
図１は、本発明の一実施の形態に係る相変化メモリ装置の主要部を示す回路図である。図１においては、単一のメモリセル１１と、このメモリセル１１への書き込み動作に関係する部分のみが示されている。
【００１３】
図１の相変化メモリ装置は、メモリセル１１を含むセルアレイ（図示せず）と、セルアレイのビット線１２を階層化するＹｊスイッチ（ビット線選択スイッチ）１３と、Ｙｊスイッチ１３により選択されたビット線１２を駆動するライトアンプ（書き込みドライバ）１４と、ビット線１２の電圧を低電位側電源ＶＳＳレベルに降下させる電圧降下回路１５とを有している。なお、本明細書において「ビット線」は、メモリセル１１とＹｊスイッチ１３とを結ぶ線路のみならず、Ｙｊスイッチ１３とライトアンプ１４とを結ぶ線路を含む。
【００１４】
メモリセル１１は、例えばＧＳＴ（ＧｅＳｂＴｅ：ゲルマニウム・アンチモン・テルル）からなる可変抵抗素子１１１と、セルトランジスタ（ここでは、一対のＮＭＯＳとしたが、所定の電流性能を有していれば１個でもよい。）１１２とからなる。
【００１５】
Ｙｊスイッチ１３は、ビット線１２に接続される一組のＮＭＯＳ１３１及びＰＭＯＳ１３２を有している。
【００１６】
ライトアンプ１４は、協働して第１の電流駆動能力を提供する第１のライトアンプ部１４１と第２のライトアンプ部１４２とを有している。第２のライトアンプ部１４２は、第１のライトアンプ部１４１が駆動を停止した状態で、第１の電流駆動能力よりも低い第２の駆動能力を提供する。第１のライトアンプ部１４２は、ビット線高速立ち上げ用ライトアンプとして働く。
【００１７】
第１のライトアンプ部１４１は、ドレイン及びゲートがビット線１２に共通接続されたＰＭＯＳ１４１１と、このＰＭＯＳ１４１１と高電位側電源ＶＰＳとの間に接続されたＰＭＯＳ１４１２と、ＰＭＯＳ１４１１と高電位側（昇圧）電源ＶＰＰとの間に接続されたＰＭＯＳ１４１３とを有している。ＰＭＯＳ１４１２及び１４１３がそれぞれ第１のスイッチに相当し、ＰＭＯＳ１４１１が第１の電流トリミング手段に相当する。
【００１８】
ＰＭＯＳ１４１２及び１４１３のゲートには、セット信号（セットパルス）及びリセット信号（リセットパルス）がそれぞれ入力される。セット信号は、可変抵抗素子１１１を結晶状態（セット状態）に変化させるための信号、即ち、セット書き込み信号であり、リセット信号は、可変抵抗素子１１１を非晶質状態（リセット状態）に変化させるための信号、即ちリセット書き込み信号である。ＰＭＯＳ１４１２及び１４１３は、セット信号及びリセット信号がインアクティブレベルのときオンし、アクティブレベルのときオフする。なお、セット信号とリセット信号とは同時にインアクティブレベルとなることはない。また、セット信号のパルス幅は、リセット信号のパルス幅よりも広く設定されている。ＰＭＯＳ１４１１は、ＰＭＯＳ１４１２及び１４１３のいずれかがオンしており、かつビット線１２の電圧が比較的低いときに、ビット線１２に電流を供給する。
【００１９】
第１のライトアンプ部１４１がビット線１２に電流を供給しているときは、後述するように、常に第２のライトアンプ部１４２がビット線１２に電流を供給しているので、ビット線１２は、第２のライトアンプ部１４２が有する第２の電流駆動能力よりも高い第１の電流駆動能力で駆動されることになる。第１のライトアンプ部１４１からの電流供給が停止すると、ビット線１２は、第２のライトアンプ部１４２によって第１の電流駆動能力よりも低い第２の電流駆動能力をもって駆動されることになる。
【００２０】
第２のライトアンプ部１４２は、セット用ライトアンプ部１４２ａとリセット用ライトアンプ部１４２ｂとを有している。セット用ライトアンプ部１４２ａとリセット用ライトアンプ部１４２ｂは、異なる電流駆動能力を有してもよい。しかしながら、これらが同時にビット線１２を駆動することはない（セット信号とリセット信号とは同時にインアクティブレベルとなることない）ので、本明細書では、いずれも第２の電流駆動能力を持つと表現する。
【００２１】
セット用ライトアンプ部１４２ａは、ビット線１２と高電位側電源ＶＰＳとの間に直列接続されたスイッチ用ＰＭＯＳ１４２１と電流トリミング用ＰＭＯＳ１４２２とからなる。同様に、リセット用ライトアンプ部１４２ｂは、ビット線１２と高電位側（昇圧）電源ＶＰＰとの間に直列接続されたスイッチ用ＰＭＯＳ１４２３と電流トリミング用ＰＭＯＳ１４２４とからなる。なお、スイッチ用ＰＭＯＳ１４２１及び１４２３がそれぞれ第２のスイッチに相当し、電流トリミング用ＰＭＯＳ１４２２及び１４２４がそれぞれ第２のトリミング手段に相当する。
【００２２】
スイッチ用ＰＭＯＳ１４２１及び１４２３のゲートには、セット信号及びリセット信号がそれぞれ入力される。ＰＭＯＳ１４２１及び１４２３は、ＰＭＯＳ１４１２及び１４１３と同様に、セット信号及びリセット信号がインアクティブレベルのときオンし、アクティブレベルのときオフする。
【００２３】
また、電流トリミング用ＰＭＯＳ１４２２及び１４２４のゲートには、定電圧ＶＷＥＲＥＦ１及びＶＷＥＲＥＦ２がそれぞれ入力される。定電圧ＶＷＥＲＥＦ１及びＶＷＥＲＥＦ２は、セット書き込みの場合とリセット書き込みの場合とにそれぞれ適切な（即ち、第２の）電流駆動能力が得られるように定められる。例えば、セット書き込みの場合の方が、リセット書き込みの場合よりも電流駆動能力が小さくなるように設定される。
【００２４】
電圧降下回路１５は、一致回路１５１とＮＭＯＳ１５２とを有している。
【００２５】
次に、図２の波形図をも参照して、図１の相変化メモリ装置の書き込み動作について説明する。
【００２６】
ワード線駆動信号（ＳＷ）及びＹｊ選択信号（Ｙｊ）が、タイミングＡｃｔで、アクティブレベルに変化すると、セルトランジスタ１１２及びＹｊスイッチ１３がともにオンする。なお、初期状態では、電圧降下回路１５のＮＭＯＳ１５２がオンしており、ビット線１２は低電位側電源ＶＳＳと同電位（＝０Ｖ）である。
【００２７】
続いて、タイミングＷｒｉｔｅで、ライト（Ｗｒｉｔｅ）パルス（セット信号ｓｔｃｌ又はリセット信号ｒｓｔｃｌ）が、インアクティブレベルに変化すると、ライトアンプ１４から書き込み電流の供給が開始されると同時に、電圧降下回路１５のＮＭＯＳがオフする。これにより、ビット線１２の電圧は、所定の値まで上昇する。
【００２８】
その後、ライトパルス（ｓｔｃｌ又はｒｓｔｃｌ）が、アクティブレベルに変化すると、ライトアンプ１３からビット線１２への電流供給が停止するとともに、電圧降下回路１５のＮＭＯＳ１５２がオンする。これにより、ビット線１２の電圧は低電位側電源電圧（＝０Ｖ）と等しくなる。
【００２９】
以上のようにして、セット信号ｓｔｃｌ（又はリセット信号ｒｓｔｃｌ）のパルス幅に応じた時間だけ、可変抵抗素子１１１に書き込み電流が供給される。そして、可変抵抗素子１１１は、供給される電流の大きさに応じて発熱し、その後の冷却（放熱）によって、相状態が決まる。
【００３０】
次に、ライトアンプ１４の動作についてさらに詳細に説明する。
【００３１】
第２のライトアンプ部１４２のセット用ライトアンプ部１４２ａ（又はリセット用ライトアンプ部１４２ｂ）では、セット信号ｓｔｃｌ（又はリセット信号ｒｓｔｃｌ）がインアクティブレベルに変化するとそれに応じてＰＭＯＳ１４２１（又は１４２３）がオンする。これにより、第２のライトアンプ部１４２は、ビット線１２を第２の（ＶＷＥＲＥＦ１又はＶＷＥＲＥＦ２により決まる）電流駆動能力でもって駆動する。
【００３２】
一方、第１のライトアンプ部１４１では、セット信号ｓｔｃｌ（又はリセット信号ｒｓｃｔｌ）がインアクティブレベルに変化すると、ＰＭＯＳ１４１２（又は１４１３）がオンする。このとき、ビット線１２の電圧は、比較的低い（初期状態で０Ｖ）ので、ＰＭＯＳ１４１１は、ＰＭＯＳ１４１２（又は１４１３）からビット線１２へと向かう電流を通過させる。つまり、第１のライトアンプ部１４１は、第２のライトアンプ部１４２とともにビット線１２を駆動する。その結果、ビット線１２は、第２のライトアンプ部１４２が有する第２の電流駆動能力よりも高い第１の電流駆動能力で駆動されることになる。これにより、ビット線１２の電圧変化の立ち上がりが急峻になり、メモリセル１１への書き込み時間を短縮することができる。
【００３３】
この後、ビット線１２の電圧がＶＰＳ−Ｖｔｈ（又はＶＰＰ−Ｖｔｈ）に達すると、ＰＭＯＳ１４１１には、ほとんど電流が流れなくなる。つまり、第１のライトアンプ部１４１からビット線１２への電流供給は停止する。一方、第２のライトアンプ部１４２からビット線１２（即ちメモリセル１１）への電流供給は、継続される。これにより、必要以上の電流量を供給することによる消費電力の増加及び書き込みエラーが防止される。
【００３４】
第２のライトアンプ部１４２を用いた第２の電流駆動能力でのビット線１２の駆動は、ビット線１２の電圧が書き込むべきデータに対応する電圧（≒ＶＰＳ又はＶＰＰ）に達するまで行われ、その後も継続される。ビット線１２の電圧が書き込むべきデータに対応する電圧に達した後は、一定の電流がビット線１２を通じてメモリセル１１に供給される。
【００３５】
図３に、本実施の形態に係る相変化メモリ装置のセット書き込み時及びリセット書き込み時のビット線電圧の変化及び電流変化を実線で示し、従来の相変化メモリ装置のものを破線で示す。図３から明らかなように、本実施の形態に係る相変化メモリ装置では、ビット線を駆動する際の電圧の立ち上がりが急峻になっている。
【００３６】
以上のように、本実施の形態によれば、ビット線１２を駆動する際に、セット書き込み又はリセット書き込みに必要な第２の電流駆動能力よりも高い第１の電流駆動能力で駆動を開始し、その後、第１の電流駆動能力より低い第２の電流駆動能力でビット線１２を駆動するようにしたことにより、メモリセル１１への書き込み時間を短縮することができる。
【００３７】
次に、図４を参照して、本発明の第２の実施の形態に係る相変化メモリ装置について説明する。
【００３８】
図４の相変化メモリ装置が、図１のものと異なる点は、ライトアンプ１４に代えてライトアンプ４１を有している点である。
【００３９】
ライトアンプ４１は、セット用ライトアンプ部４１ａとリセット用ライトアンプ部４１ｂとを有している。
【００４０】
セット用ライトアンプ部４１ａは、ビット線１２と高電位側電源ＶＰＳとの間に直列接続されたスイッチ用ＰＭＯＳ４１１と電流トリミング用ＰＭＯＳ４１２とを有している。また、セット用ライトアンプ部４１ａは、電流トリミング用ＰＭＯＳ４１２の制御電圧を制御する制御電圧変更部４１３を有している。そして、制御電圧変更部４１３は、遅延回路４１３１と、遅延回路４１３１からの出力に応じてオン・オフするＰＭＯＳ４１３２及びＮＭＯＳ４１３３とを有している。
【００４１】
セット信号ｓｔｃｌは、スイッチ用ＰＭＯＳ４１１のゲートに入力されるとともに、遅延回路４１３１にも入力される。また、定電圧ＶＷＥＲＥＦ１が、ＰＭＯＳ４１３２のドレインに入力される。
【００４２】
リセット用ライトアンプ部４１ｂは、セット用ライトアンプ部４１ａと同様に構成されている。即ち、リセット用ライトアンプ部４１ｂは、ビット線１２と高電位側（昇圧）電源ＶＰＰとの間に直列接続されたスイッチ用ＰＭＯＳ４１４、電流トリミング用ＰＭＯＳ４１５、及び制御電圧変更部４１６を有している。制御電圧変更部４１６は、遅延回路４１６１、ＰＭＯＳ４１６２及びＮＭＯＳ４１６３を有している。
【００４３】
リセット信号ｒｓｔｃｌは、ＰＭＯＳ４１４のゲートに入力されるとともに、遅延回路４１６１にも入力される。また、定電圧ＶＷＥＲＥＦ２が、ＰＭＯＳ４１６２のドレインに入力される。
【００４４】
以下、図５をも参照して、図４の相変化メモリ装置の動作について説明する。
【００４５】
ワード線駆動信号（ＳＷ）及びＹｊ選択信号（Ｙｊ）が、タイミングＡｃｔで、アクティブレベルに変化すると、セルトランジスタ１１２及びＹｊスイッチ１３がともにオンする。
【００４６】
次に、タイミングＷｒｉｔｅで、ライトパルス（セット信号ｓｔｃｌ（又はリセット信号ｒｓｃｌ））がインアクティブレベルに変化すると、スイッチとして機能するＰＭＯＳ４１１（又はＰＭＯＳ４１４）がオンし、ビット線１２が駆動される。
【００４７】
このとき、遅延回路４１３１（又は４１６１）は、ライトパルスを一定時間Δｔだけ遅延させた遅延ライトパルスをＰＭＯＳ４１３２及びＮＭＯＳ４１３３（又はＰＭＯＳ４１６２及びＮＭＯＳ４１６３）のゲートに供給する。これにより、ライトパルスがインアクティブに変化してからΔｔが経過するまでの間、ＰＭＯＳ４１３２（又は４１６２）はオフ、ＮＭＯＳ４１３３（又は４１６３）はオンする。その結果、ＰＭＯＳ４１２（又は４１５）のゲートには低電位側電圧ＶＳＳが与えられる。こうして、電流トリミング手段として機能するＰＭＯＳ４１２（又は４１５）のゲートに定電圧ＶＷＥＲＥＦ１（又はＶＷＥＲＥＦ２）よりも低い電圧ＶＳＳが与えられる。これにより、ＰＭＯＳ４１２（又は４１５）のオン抵抗が引き下げられ、ビット線１２へ供給される電流が大きくなる。つまり、ビット線１２は、比較的高い第１の電流駆動能力で駆動される。その結果、ビット線１２の電圧の立ち上がりが急峻（高速）になる。なお、図５では、ＰＭＯＳ４１２（又は４１５）のゲートに定電圧ＶＷＥＲＥＦ１（又はＶＷＥＲＥＦ２）を与えたときのビット線の電圧変化が破線で示されている。
【００４８】
一定時間Δｔが経過すると、遅延ライトパルスはインアクティブレベルに変化し、ＰＭＯＳ４１３２（又は４１６２）はオン、ＮＭＯＳ４１３３（又は４１６３）はオフする。これにより、ＰＭＯＳ４１２（又は４１５）のゲートに定電圧ＶＷＥＲＥＦ１（又はＶＷＥＲＥＦ２）が与えられ、ビット線１２へ供給する電流量が所定の値以下に制限される。その結果、ビット線１２は第１の電流駆動能力よりも低い第２の電流駆動能力で駆動される。第２の電流駆動能力でのビット線１２の駆動は、ビット線１２の電圧が書き込むべきデータに対応する電圧に達するまで行われ、その後も継続される。
【００４９】
以上のように、本実施の形態では、制御電圧変更部４１３及び４１６が、電流トリミング用ＰＭＯＳ４１２及び４１５のゲート電圧（制御電圧）を変更して、ライトアンプ４１の電流駆動能力を変更する電流駆動能力変更手段として機能する。
【００５０】
本実施の形態に係る相変化メモリ装置では、電流制限用ＰＭＯＳ４１２又は４１４の制御電圧を変更して電流制限値（電流駆動能力）を変更することにより、ビット線の駆動開始直後は第２の電流駆動能力よりも高い第１の電流駆動能力をもって、一定時間が経過した後は第１の電流駆動能力よりも低い第２の電流駆動能力をもってビット線を駆動することができる。これにより、書き込み時間を短縮することができる。また、消費電力の増加及び書き込みエラーの発生を抑制することができる。
【００５１】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨から逸脱することなく、種々の変形、変更が可能である。
【００５２】
例えば、図４の相変化メモリ装置では、ＮＭＯＳのドレインは低電位側電源ＶＳＳに接続されているが、より低い電圧（負電圧）を与え、さらに電流駆動能力を高くするようにしてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態に係る相変化メモリ装置の主要部を示す回路図である。
【図２】図１の相変化メモリ装置の動作を説明するためのタイムチャートである。
【図３】図１の相変化メモリ装置におけるビット線駆動時の電圧及び電流の時間変化を示す波形図である。
【図４】本発明の第２の実施の形態に係る相変化メモリ装置の主要部を示す回路図である。
【図５】図４の相変化メモリ装置の動作を説明するためのタイムチャートである。
【符号の説明】
【００５４】
１１    メモリセル
１２    ビット線
１３    Ｙｊスイッチ
１４    ライトアンプ
１５    電圧降下回路
１１１    可変抵抗素子
１１２    セルトランジスタ
１３１    ＮＭＯＳ
１３２    ＰＭＯＳ
１４１    第１のライトアンプ部
１４１１    ＰＭＯＳ
１４１２    ＰＭＯＳ
１４２３    ＰＭＯＳ
１４２    第２のライトアンプ部
１４２ａ    セット用ライトアンプ部
１４２ｂ    リセット用ライトアンプ部
１４２１    スイッチ用ＰＭＯＳ
１４２２    電流トリミング用ＰＭＯＳ
１４２３    スイッチ用ＰＭＯＳ
１４２４    電流トリミング用ＰＭＯＳ
１５１    一致回路
１５２    ＮＭＯＳ
４１    ライトアンプ
４１ａ    セット用ライトアンプ部
４１ｂ    リセット用ライトアンプ部
４１１    スイッチ用ＰＭＯＳ
４１２    電流トリミング用ＰＭＯＳ
４１３    制御電圧変更部
４１３１    遅延回路
４１３２    ＰＭＯＳ
４１３３    ＮＭＯＳ
４１４    スイッチ用ＰＭＯＳ
４１５    電流トリミング用ＰＭＯＳ
４１６    制御電圧変更部
４１６１    遅延回路
４１６２    ＰＭＯＳ
４１６３    ＮＭＯＳ
【図１】
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【図２】
2010123209.tif 000004
【図３】
2010123209.tif 000005
【図４】
2010123209.tif 000006
【図５】
2010123209.tif 000007