(57)【要約】【課題】非選択ブロックにおけるデータの誤消去を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ブロック毎にデータを消去するＮＡＮＤ型フラッシュメモリであって、前記ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、前記浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、複数の前記メモリセルトランジスタの前記制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続されたｎ型の複数の転送ＭＯＳトランジスタを有し前記転送ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、を備える。【選択図】図１
2010123208.tif 000002
【特許請求の範囲】
【請求項１】
ブロック毎にデータを消去するＮＡＮＤ型フラッシュメモリであって、
前記ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、前記浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、
複数の前記メモリセルトランジスタの前記制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続されたｎ型の複数の転送ＭＯＳトランジスタを有し、前記転送ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、備え、
データの消去動作時において、
前記転送ＭＯＳトランジスタのうち、選択されたブロックのメモリセルトランジスタに接続された第１の転送ＭＯＳトランジスタの基板電圧を接地電圧に維持した状態で、前記第１の転送ＭＯＳトランジスタのゲートに前記第１のＭＯＳトランジスタをオンさせる第１のゲート電圧を印加し、且つ、前記第１の転送ＭＯＳトランジスタのソースに制御電圧を印加するとともに、
前記転送ＭＯＳトランジスタのうち、非選択のブロックのメモリセルトランジスタに接続された第２の転送ＭＯＳトランジスタの基板電圧を前記接地電圧に維持した状態で、前記第２の転送ＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタをオフさせる第２のゲート電圧を印加し、且つ、前記第２の転送ＭＯＳトランジスタのソースに前記制御電圧を印加し、
その状態で、前記制御電圧よりも高い消去電圧を前記ウェルに印加することにより、前記選択されたブロックのメモリセルトランジスタに記憶されたデータを消去する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記制御電圧は、前記第１のゲート電圧から前記第１の転送ＭＯＳトランジスタのしきい値電圧を引いた電圧よりも低く、前記接地電圧よりも高い
ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記第１のゲート電圧は、電源電圧であることを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記第２のゲート電圧は、前記接地電圧以上であり、前記制御電圧よりも低いことを特徴とする請求項１ないし３の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記第２のゲート電圧は、前記接地電圧であることを特徴とする請求項１ないし４の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルトランジスタに対して書き込み／消去するＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリのデータ消去は、ブロック毎、すなわち、選択されたブロック内の全てのメモリセルトランジスタに対して同時に行われる。言い換えれば、非選択のブロックの全てのメモリセルトランジスタは、データが消去されてはならない（例えば、特許文献１参照。）。
【０００３】
ここで、ＮＡＮＤフラッシュメモリのデータの消去動作において、メモリセルトランジスタのウェルに、昇圧された消去電圧（例えば、約２０Ｖ）を印加する。
【０００４】
さらに、選択されたブロック（選択ブロック）の全てのワード線ＷＬには、０Ｖ（接地電圧）が印加される。
【０００５】
一方、非選択のブロック（非選択ブロック）の全てのワード線ＷＬは、フローティング状態に制御される。したがって、ウェルに消去電圧（約２０Ｖ）を印加すると、カップリングにより、昇圧された消去電圧（２０Ｖ）と同程度の電圧が、非選択ブロックの全てのワード線ＷＬに印加されることになる。
【０００６】
ここで、ワード線ＷＬは、ロウデコーダの転送ＭＯＳトランジスタのドレイン側に接続されている。
【０００７】
そして、該消去動作時において、選択ブロックのワード線ＷＬに接続された転送ＭＯＳトランジスタはオン状態で、そのソース電圧が０Ｖに制御される。一方、非選択のワード線ＷＬに接続された転送ＭＯＳトランジスタはオフ状態（ゲート電圧が０Ｖ）、ソース電圧が０Ｖに制御される。
【０００８】
したがって、上述のように、ウェルに消去電圧が印加されるとき、非選択ブロックのワード線ＷＬに接続された該転送ＭＯＳトランジスタは、ドレインに２０Ｖ、ゲートに０Ｖ、ソースに０Ｖが印加された状態になる。したがって、データの消去動作時において、非選択ブロックの消去をしないワード線ＷＬは、フローティング状態になる。
【０００９】
例えば、従来、データの消去動作時において、転送ＭＯＳトランジスタのソース側はすべて０V（接地電圧）、選択ブロックの転送ＭＯＳトランジスタのゲート電圧は２〜３Ｖに、非選択ブロックの転送ＭＯＳトランジスタのゲート電圧は０V（接地電圧）に制御される。
【００１０】
これにより、選択ブロックのワード線ＷＬの電圧は０V（接地電圧）になり、非選択ブロックのワード線ＷＬはフローティング状態になる（基板とともに電圧が上昇する）。
【００１１】
ここで、データの消去動作時において、非選択ブロックの転送ＭＯＳトランジスタは、カットオフ状態に制御される。したがって、この転送ＭＯＳトランジスタのゲート・ソースが同電圧であり、ドレインが高電圧となる。このために、該転送ＭＯＳトランジスタのドレイン−ソース間にリーク電流が流れ易くなる。
【００１２】
そして、リーク電流が流れ出すとワード線ＷＬの電圧が下がり、基板とワード線ＷＬの電位差が大きくなる。これにより、メモリセルトランジスタの浮遊ゲートに蓄積された電子が基板に引き抜かれてしまう。
【００１３】
すなわち、従来は、ＮＡＮＤ型フラッシュメモリのデータの消去動作時、非選択のブロックにおいて、メモリセルトランジスタに記憶されたデータの誤消去が発生し得るという問題があった。
【特許文献１】特開２００５−２４３２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、非選択ブロックにけるデータの誤消去を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。  
【課題を解決するための手段】
【００１５】
本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
ブロック毎にデータを消去するＮＡＮＤ型フラッシュメモリであって、
前記ブロック毎に設けられ、半導体基板に形成されたウェル上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に第２のゲート絶縁膜を介して形成された制御ゲートと、を有し、前記浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能な複数のメモリセルトランジスタと、
複数の前記メモリセルトランジスタの前記制御ゲートにそれぞれ接続されたワード線に、ドレインがそれぞれ対応して接続されたｎ型の複数の転送ＭＯＳトランジスタを有し、前記転送ＭＯＳトランジスタのゲート電圧およびソース電圧を制御するロウデコーダと、備え、
データの消去動作時において、
前記転送ＭＯＳトランジスタのうち、選択されたブロックのメモリセルトランジスタに接続された第１の転送ＭＯＳトランジスタの基板電圧を接地電圧に維持した状態で、前記第１の転送ＭＯＳトランジスタのゲートに前記第１のＭＯＳトランジスタをオンさせる第１のゲート電圧を印加し、且つ、前記第１の転送ＭＯＳトランジスタのソースに制御電圧を印加するとともに、
前記転送ＭＯＳトランジスタのうち、非選択のブロックのメモリセルトランジスタに接続された第２の転送ＭＯＳトランジスタの基板電圧を前記接地電圧に維持した状態で、前記第２の転送ＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタをオフさせる第２のゲート電圧を印加し、且つ、前記第２の転送ＭＯＳトランジスタのソースに前記制御電圧を印加し、
その状態で、前記制御電圧よりも高い消去電圧を前記ウェルに印加することにより、前記選択されたブロックのメモリセルトランジスタに記憶されたデータを消去する
ことを特徴とする。
【発明の効果】
【００１６】
本発明のＮＡＮＤ型フラッシュメモリによれば、非選択ブロックにおけるデータの誤消去を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００１８】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【００１９】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。
【００２０】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルトランジスタがマトリクス状に配置されている。
【００２１】
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。上記複数のメモリセルトランジスタは、複数のブロックに分割されて配置されている。データの消去動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
【００２２】
ビット線制御回路２は、メモリセルアレイ１内のビット線の電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路（図示せず）とを含む。
【００２３】
このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルトランジスタのデータを読み出したり、ビット線を介して該メモリセルトランジスタの状態を検出したり、ビット線を介して該メモリセルトランジスタに書き込み制御電圧を印加して該メモリセルトランジスタに書き込みを行う。
【００２４】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００２５】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。
【００２６】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。
【００２７】
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線の電圧を制御するようになっている。
【００２８】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルトランジスタが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００２９】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。
【００３０】
ここでは、この制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。
【００３１】
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号によって制御動作する。すなわち、制御回路７は、該制御信号に応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００３２】
ここで、図２は、図１に示すメモリセルアレイ１、およびロウデコーダ６を含む構成を示す回路図である。
【００３３】
図２に示すように、メモリセルアレイ１には、既述のように、複数のＮＡＮＤセルユニット１ａ１が接続されて構成されるブロック１ａを有する。
【００３４】
１つのＮＡＮＤセルユニット１ａ１は、直列接続された例えば６４個のメモリセルトランジスタＭ０、Ｍ１、・・・、Ｍ６３と、メモリセルトランジスタＭ０に接続された選択ゲートトランジスタＳ１と、メモリセルトランジスタＭ６３に接続された選択ゲートトランジスタＳ２とにより、構成されている。
【００３５】
すなわち、これらのメモリセルトランジスタＭ０、Ｍ１、・・・、Ｍ６３は、ブロック毎に設けられている。
【００３６】
第１の選択ゲートトランジスタＳ１は、ビット線ＢＬ０に接続されている。また、第２の選択ゲートトランジスタＳ２は、ソース線ＳＲＣに接続されている。
【００３７】
各行に配置されたメモリセルトランジスタＭ０、Ｍ１、・・・、Ｍ６３の制御ゲートは、ワード線ＷＬ０、ＷＬ１、・・・、ＷＬ６３に接続されている。
【００３８】
なお、以下では、簡単のため、ワード線ＷＬ０、ＷＬ１、・・・、ＷＬ６３を、単に、ワード線ＷＬと表記する場合もある。
【００３９】
また、第１の選択ゲートトランジスタＳ１のゲートは、セレクト線ＳＧＳに共通に接続されている。第２の選択ゲートトランジスタＳ２のゲートは、セレクト線ＳＧＤに共通に接続されている。
【００４０】
また、図２に示すように、ロウデコーダ６は、ドライバ回路６ａと、転送回路６ｂと、を有する。
【００４１】
転送回路６ｂは、各ブロック１ａに対応して、ｎ型ＭＯＳトランジスタである複数の転送ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ０〜ＴＷＬ６３を含む。
【００４２】
転送ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２のドレインは、選択ゲートトランジスタＳ１、Ｓ２の制御ゲートに接続されたセレクト線ＳＧＳ、ＳＧＤにそれぞれ接続されている。
【００４３】
この転送ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２のソースは、ドライバ回路６ａに接続されたセレクト線ＳＧＳ、ＳＧＤにそれぞれ接続されている。
【００４４】
また、転送ＭＯＳトランジスタＴＷＬ０〜ＴＷＬ６３のドレインは、メモリセルトランジスタＭ０〜Ｍ６３の制御ゲートに接続されたワード線ＷＬ０〜ＷＬ６３にそれぞれ接続されている。
【００４５】
この転送ＭＯＳトランジスタＴＷＬ０〜ＴＷＬ６３のソースは、ドライバ回路６ａに接続されたコントロール線ＣＧ０〜ＣＧ６３にそれぞれ接続されている。
【００４６】
なお、以下では、簡単のため、コントロール線ＣＧ０〜ＣＧ６３を、単に、コントロール線ＣＧと表記する場合もある。
【００４７】
また、ドライバ回路６ａは、制御回路７の出力に応じて、ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ０〜ＴＷＬ６３のゲート電圧およびソース電圧を制御するようになっている。
【００４８】
すなわち、ロウデコーダ６は、ドライバ回路６ａで該ゲート電圧および該ソース電圧を制御することにより、複数のＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ０〜ＴＷＬ６３を制御して、メモリセルアレイ１のブロック１ａを選択する。
【００４９】
ここで、図３Ａは、図２に示すメモリセルアレイ１の１つのメモリセルトランジスタＭの断面を示す断面図である。なお、以下において、メモリセルトランジスタＭは、図２に示すメモリセルトランジスタＭ０〜Ｍ６３の何れかに相当する。
【００５０】
図３Ａに示すように、メモリセルトランジスタＭは、浮遊ゲート４４と、制御ゲート４６と、拡散層４２と、を有する。
【００５１】
半導体基板に形成されたウェル（以下、単に半導体基板ともいう）４１には、メモリセルトランジスタＭのソース・ドレイン領域となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲート４４が形成されている。この浮遊ゲート４４上には、ゲート絶縁膜４５を介して制御ゲート４６が形成されている。
【００５２】
メモリセルトランジスタＭは、しきい値電圧に応じてデータを記憶するようになっている。このしきい値電圧は、浮遊ゲート４４に蓄えられる電荷量により決まる。浮遊ゲート４４中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。
【００５３】
すなわち、ウェル４１と拡散層（ソース・ドレイン領域）４２とに対して、制御ゲート４６を十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲート４４に注入される。これにより、メモリセルトランジスタＭのしきい値電圧が高くなる。
【００５４】
一方、制御ゲート４６に対して、ウェル４１と拡散層（ソース・ドレイン領域）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲート４４から放出される。これにより、メモリセルトランジスタＭのしきい値電圧が低くなる。
【００５５】
このように、メモリセルトランジスタＭは、浮遊ゲート４４に蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
【００５６】
また、図３Ｂは、図２に示すメモリセルアレイ１の選択ゲートトランジスタＳ１、Ｓ２の断面を示す断面図である。
【００５７】
図３Ｂに示すように、ウェル４１には、選択ゲートトランジスタＳ１、Ｓ２のソース・ドレイン領域となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００５８】
なお、上述の選択ゲートトランジスタＳ１、Ｓ２およびメモリセルトランジスタＭが形成されたウェル（基板）と、転送ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ０〜ＴＷＬ６３（図２）が形成されたウェル（基板）とは、ＳＴＩ等により素子分離されている。
【００５９】
したがって、選択ゲートトランジスタＳ１、Ｓ２およびメモリセルトランジスタＭの基板（ウェル）電圧と、転送ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ０〜ＴＷＬ６３の基板（ウェル）電圧と、別々に制御することができるようになっている。
【００６０】
ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作について説明する。
【００６１】
ＮＡＮＤ型フラッシュメモリ１００のデータ消去は、ブロック毎、すなわち、選択されたブロック内の全てのメモリセルトランジスタに対して同時に行われる。
【００６２】
ここでは、ＮＡＮＤ型フラッシュメモリ１００のデータの消去動作時において、消去電圧Ｖｅｒａを一定期間ウェルに印加する動作シーケンスの一例について説明する。
【００６３】
図４は、ＮＡＮＤ型フラッシュメモリ１００のデータの消去動作時において、消去電圧を一定期間ウェルに印加する動作を示す波形図である。
【００６４】
また、図５Ａは、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。図５Ｂは、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の非選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。
【００６５】
また、図６Ａは、従来のＮＡＮＤ型フラッシュメモリの選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。図６Ｂは、従来のＮＡＮＤ型フラッシュメモリの非選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。
【００６６】
なお、図４において、初期状態として、転送回路６ｂの転送ＭＯＳトランジスタのうち、選択されたブロックのメモリセルトランジスタに接続された第１の転送ＭＯＳトランジスタの基板電圧を、接地電圧Ｖｓｓ（０Ｖ）に維持した状態になっている。さらに、転送回路６ｂの転送ＭＯＳトランジスタのうち、非選択のブロックのメモリセルトランジスタに接続された第２の転送ＭＯＳトランジスタの基板電圧を、接地電圧Ｖｓｓ（０Ｖ）に維持した状態になっている。
【００６７】
なお、この状態では、第１のゲート電圧Ｖｇ１、第２のゲート電圧Ｖｇ２、コントロール線ＣＧの電圧ＶＣＧ、メモリセルトランジスタのウェル電圧ＶＷＥＬＬ（メモリセル）は、接地電圧Ｖｓｓ（０Ｖ）である。ここで、第１のゲート電圧Ｖｇ１は、選択ブロックのメモリセルトランジスタに接続された第１の転送ＭＯＳトランジスタのゲートに印加される電圧である。また、第２のゲート電圧Ｖｇ２は、非選択ブロックのメモリセルトランジスタに接続された第２の転送ＭＯＳトランジスタのゲートに印加される電圧である。
【００６８】
図４に示すように、時間ｔ１において、ロウデコーダ６が、第１のゲート電圧Ｖｇ１を電源電圧Ｖｄｄにする。すなわち、時間ｔ１〜時間ｔ５の間、第１のゲート電圧Ｖｇ１は、電源電圧Ｖｄｄに設定される。
【００６９】
これにより、選択ブロックの全てのワード線ＷＬに接続された第１の転送ＭＯＳトランジスタを、オン状態にする。このとき、選択ブロックの全てのワード線ＷＬの電圧は、接地電圧Ｖｓｓ（０Ｖ）になる。
【００７０】
なお、ロウデコーダ６は、選択ブロックの選択ゲートトランジスタＳ１、Ｓ２をオフ状態にする。すなわち、選択ブロックの全てのセレクト線ＳＧＳ、ＳＧＤは、フローティング状態に制御される。
【００７１】
一方、ロウデコーダ６は、第２のゲート電圧Ｖｇ２を接地電圧Ｖｓｓに維持する（時間ｔ１〜）。すなわち、時間ｔ１〜時間ｔ５の間、第２のゲート電圧Ｖｇ２は、接地電圧Ｖｓｓ以上、且つ、制御電圧Ｖｉｓｏよりも低く、設定される。ここでは、特に、第２のゲート電圧Ｖｇ２は、接地電圧Ｖｓｓ（０Ｖ）に設定される。
【００７２】
これにより、非選択ブロックの全てのワード線ＷＬに接続された第２の転送ＭＯＳトランジスタが、オフ状態に維持される。すなわち、非選択ブロックの全てのワード線ＷＬは、フローティング状態に制御される。なお、このとき、この第２の転送ＭＯＳトランジスタのソース電圧は、０Ｖである。
【００７３】
なお、ロウデコーダ６は、非選択ブロックの選択ゲートトランジスタＳ１、Ｓ２をオフ状態にする。すなわち、非選択ブロックの全てのセレクト線ＳＧＳ、ＳＧＤは、フローティング状態に制御される。
【００７４】
このように、転送ＭＯＳトランジスタのうち、選択されたブロックのメモリセルトランジスタに接続された第１の転送ＭＯＳトランジスタの基板電圧を接地電圧Ｖｓｓに維持した状態で、ロウデコーダ６が、第１の転送ＭＯＳトランジスタのゲートに第１のＭＯＳトランジスタをオンさせる第１のゲート電圧Ｖｇ１（電源電圧Ｖｄｄ）を印加し、且つ、第１の転送ＭＯＳトランジスタのソースに制御電圧Ｖｉｓｏを印加する。さらに、転送ＭＯＳトランジスタのうち、非選択のブロックのメモリセルトランジスタに接続された第２の転送ＭＯＳトランジスタの基板電圧を接地電圧Ｖｓｓに維持した状態で、ロウデコーダ６が、第２の転送ＭＯＳトランジスタのゲートに第２のＭＯＳトランジスタをオフさせる第２のゲート電圧Ｖｇ２（接地電圧Ｖｓｓ）を印加し、且つ、第２の転送ＭＯＳトランジスタのソースに制御電圧Ｖｉｓｏを印加する。
【００７５】
次に、時間ｔ２において、ロウデコーダ６が、コントロール線ＣＧの電圧ＶＣＧを制御電圧Ｖｉｓｏにする。第１の転送ＭＯＳトランジスタはオンしているため、選択ブロックの第１の転送ＭＯＳトランジスタに接続されたワード線ＷＬの電圧ＶＷＬ（選択）が接地電圧Ｖｓｓから制御電圧Ｖｉｓｏに上昇する（図５Ａ）。このとき、
次に、時間ｔ３において、上記状態で、ウェル制御回路１０が、制御電圧Ｖｉｓｏよりも高い消去電圧（例えば、約２０Ｖ）Ｖｅｒａをメモリセルトランジスタが形成されたウェルに印加する。
【００７６】
ここで、ウェルに消去電圧Ｖｅｒａが印加されると、カップリングにより、昇圧された消去電圧Ｖｅｒａと同程度の電圧が、非選択ブロックの全てのワード線ＷＬに印加されることになる（時間ｔ３〜ｔ４）。すなわち、ウェルの電圧ＶＷＥＬＬの上昇と共に、非選択ブロックの全てのワード線ＷＬの電圧ＶＷＬ（非選択）が上昇する。このとき、各セレクト線、コントロール線、ビット線、およびソース線もカップリング等により消去電圧Ｖｅｒａと同程度の電圧に制御される。
【００７７】
すなわち、非選択ブロックのメモリセルトランジスタの浮遊ゲートとウェル（半導体基板）との間に、データが消去される程度の所定の電位差が発生しない。
【００７８】
これにより、非選択ブロックのメモリセルトランジスタの浮遊ゲートから電子がウェルに放出されず、しきい値電圧は変化しない。すなわち、非選択ブロックのメモリセルトランジスタに記憶されたデータが誤消去されない。
【００７９】
一方、時間ｔ３〜ｔ４において、選択ブロックのワード線ＷＬの電圧ＶＷＬ（選択）は、制御電圧Ｖｉｓｏに維持されたままである。これにより、浮遊ゲートとウェル（半導体基板）との間に所定の電位差が発生する。このとき、各セレクト線、コントロール線、ビット線、およびソース線もカップリング等により消去電圧と同程度の約２０Ｖに制御される。すなわち、選択ブロックのメモリセルトランジスタの制御ゲートに対してウェル（半導体基板）と拡散層（ソース・ドレイン）が十分高い電位になる。
【００８０】
これにより、選択ブロックのメモリセルトランジスタＭの浮遊ゲートからトンネル絶縁膜を通して電子がウェルに放出され、しきい値電圧が負側にシフトする。すなわち、選択ブロックのメモリセルトランジスタに記憶されたデータが消去される。
【００８１】
次に、ウェルに印加する電圧ＶＷＥＬＬ（メモリセル）を低下させることにより、非選択ブロックのワード線ＷＬの電圧ＶＷＬ（非選択）も低下する（時間ｔ４〜ｔ５）。
【００８２】
そして、時間ｔ５において、ロウデコーダ６は、第１のゲート電圧Ｖｇ１を電源電圧から接地電圧Ｖｓｓに低下させる。
【００８３】
以上により、ＮＡＮＤ型フラッシュメモリ１００の１回分の消去動作が完了する。
【００８４】
ここで、既述の従来技術では、すべてのコントロール線ＣＧは、図６Ａ、図６Ｂのように接地電圧Ｖｓｓ（０Ｖ）に設定していた。
【００８５】
一方、本実施例では図５Ｂのように、コントロール線ＣＧの電圧を制御電圧Ｖｉｓｏにする。この制御電圧Ｖｉｓｏは、第１のゲート電圧Ｖｇ１（ここでは、電源電圧Ｖｄｄ）から第１の転送ＭＯＳトランジスタのしきい値電圧を引いた電圧よりも低く、接地電圧Ｖｓｓよりも高く、設定される。この制御電圧Ｖｉｓｏは、例えば、０．５Ｖ〜1．０Ｖの範囲に設定される。
【００８６】
これにより、非選択ブロックのメモリセルトランジスタに接続された第２の転送ＭＯＳトランジスタをより確実にオフすることができる。すなわち、消去動作時において、第２のメモリセルトランジスタに流れるリーク電流を抑制することができる。
【００８７】
したがって、非選択ブロックのメモリセルトランジスタの誤消去を抑制することができる。
【００８８】
また、図５Ａに示すように、選択ブロックにおいては、コントロール線ＣＧの電位がＶｉｓｏになったことによりワード線ＷＬの電圧も制御電圧Ｖｉｓｏになる。しかし、制御電圧Ｖｉｓｏが上述の範囲に制限されることにより、転送ＭＯＳトランジスタがカットオフするほどの電圧ではない。さらに、制御電圧Ｖｉｓｏが上述の範囲に制限されることにより、ワード線ＷＬ−基板（ウェル）間の電位差はそれほど変わらない。
【００８９】
このため、上述のように消去動作する場合であっても、実施例１のＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタの消去特性への影響が小さい。
【００９０】
ここで、図７は、実施例１のデータの消去動作時における、非選択ブロックのワード線の電圧と消去時間との関係を示す図である。なお、図７において、時間Ｔ０が、図４の時間ｔ３に相当する。
【００９１】
図７に示すように、ウェル制御回路１０により、メモリセルトランジスタが形成されたウェルに、例えば約２０Ｖの昇圧された消去電圧Ｖｅｒａを、印加する（時間Ｔ１）。これにより、該ウェルと制御ゲート（ワード線）のカップリングにより、非選択ブロックのワード線ＷＬの電圧は、消去電圧Ｖｅｒａと同程度の電圧まで上昇する（時間Ｔ２）。
【００９２】
ここで、従来のＮＡＮＤ型フラッシュメモリでは、転送ＭＯＳトランジスタが十分にカットオフしないため、リーク電流が流れることとなる。
【００９３】
そして、電流がリークし続けると、非選択ブロックの該ワード線の電圧は、降下することとなる。
【００９４】
これにより、既述のように、従来のＮＡＮＤ型フラッシュメモリでは、非選択ブロックにおいて、誤消去が発生し得る。
【００９５】
一方、本実施例のＮＡＮＤ型フラッシュメモリ１００では、既述のように、消去動作時に、コントロール線ＣＧの電圧を制御電圧Ｖｉｓｏにする。これにより、バックバイアス効果により、非選択ブロックの転送ＭＯＳトランジスタのカットオフ特性が向上する。
【００９６】
したがって、転送ＭＯＳトランジスタのリーク電流を減少させることができる。すなわち、非選択ブロックにおける誤消去の原因である、非選択ブロックのワード線ＷＬの電圧の低下を抑制することができる。
【００９７】
このように、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００において、データの消去動作時に、非選択ブロックの転送ＭＯＳトランジスタのカットオフ特性を向上させる。これにより、非選択ブロックのワード線の電圧の低下が抑制される。
【００９８】
すなわち、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００は、非選択ブロックにおいて、データの誤消去が抑制される。
【００９９】
ここで、図８Ａは、ＮＡＮＤ型フラッシュメモリ１００の選択ブロックのメモリセルトランジスタに接続された転送ＭＯＳトランジスタの状態を示す図である。また、図８Ｂは、ＮＡＮＤ型フラッシュメモリ１００の非選択ブロックのメモリセルトランジスタに接続された転送ＭＯＳトランジスタの状態を示す図である。
【０１００】
図８Ａ、図８Ｂに示すように、特定のコントロール線ＣＧに印加する制御電圧Ｖｉｓｏ２を、他のコントロール線ＣＧに印加する制御電圧Ｖｉｓｏと異なるように設定してもよい。これらの制御電圧Ｖｉｓｏ、Ｖｉｓｏ２の関係は、例えば、消去動作時に、選択ブロックにおいて、各メモリセルトランジスタの消去特性が等しくなるように設定される。
【０１０１】
これにより、ブロック内のメモリセルトランジスタに対して、消去特性の均一化を図ることができる。
【０１０２】
なお、制御電圧Ｖｉｓｏは、ＮＡＮＤ型フラッシュメモリのデータの消去動作毎に変更されてもよい。そこで、ＮＡＮＤ型フラッシュメモリ１００が消去動作毎に制御電圧を変更し得る場合のフローの一例について説明する。
【０１０３】
図９は、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの一例を示すフローチャートである。
【０１０４】
図９に示すように、先ず、制御回路７は、例えば、図５に示すシーケンス動作により、選択ブロックのメモリセルトランジスタに記憶されたデータを消去ための消去動作をする（ステップＳ１）。
【０１０５】
次に、制御回路７は、選択ブロックのメモリセルトランジスタのしきい値電圧が、消去状態に対応するしきい値電圧以下であるかをベリファイする（ステップＳ２）。
【０１０６】
このステップＳ２で、制御回路７は、選択ブロックのメモリセルトランジスタのしきい値電圧が該第１のしきい値電圧以下であるとベリファイした場合には、消去動作のフローを終了する。
【０１０７】
一方、ステップＳ２で、制御回路７は、選択ブロックのメモリセルトランジスタのしきい値電圧が、消去状態に対応するしきい値電圧より高いとベリファイした場合には、制御電圧Ｖｉｓｏを変更するか否かを判断する（ステップＳ３）。
【０１０８】
このステップＳ３で、制御回路７が、制御電圧を変更しないと判断した場合には、ステップＳ１に戻る。この後、上述のフローと同様のフローが実施される。
【０１０９】
一方、このステップＳ３で、制御回路７が、制御電圧を変更すると判断した場合には、制御回路７が制御電圧Ｖｉｓｏを変更する（ステップＳ４）。そして、ステップＳ１に戻る。
【０１１０】
このように、制御電圧Ｖｉｓｏがデータの消去動作毎に変更され得る。そして、一回の消去動作でデータの消去が完了しない時は、消去動作時後に制御電圧Ｖｉｓｏ、Ｖｉｓｏ２を変化させる。
【０１１１】
これにより、消去動作回数によらず、各メモリセルトランジスタの消去特性の均一化を図ることができる。
【０１１２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、非選択ブロックにおけるデータの誤消去を抑制することができる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ１、およびロウデコーダ６を含む構成を示す回路図である。
【図３Ａ】図２に示すメモリセルアレイ１の１つのメモリセルトランジスタＭの断面を示す断面図である。
【図３Ｂ】図２に示すメモリセルアレイ１の選択ゲートトランジスタＳ１、Ｓ２の断面を示す断面図である。
【図４】ＮＡＮＤ型フラッシュメモリ１００のデータの消去動作時において、消去電圧を一定期間ウェルに印加する動作を示す波形図である。
【図５Ａ】実施例１に係るＮＡＮＤ型フラッシュメモリ１００の選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。
【図５Ｂ】実施例１に係るＮＡＮＤ型フラッシュメモリ１００の非選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。
【図６Ａ】従来のＮＡＮＤ型フラッシュメモリの選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。
【図６Ｂ】従来のＮＡＮＤ型フラッシュメモリの非選択ブロックのメモリセルトランジスタＭの消去動作時の状態を説明するための図である。
【図７】実施例１のデータの消去動作時における、非選択ブロックのワード線の電圧と消去時間との関係を示す図である。
【図８Ａ】ＮＡＮＤ型フラッシュメモリ１００の選択ブロックのメモリセルトランジスタに接続された転送ＭＯＳトランジスタの状態を示す図である。
【図８Ｂ】ＮＡＮＤ型フラッシュメモリ１００の非選択ブロックのメモリセルトランジスタに接続された転送ＭＯＳトランジスタの状態を示す図である。
【図９】本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の消去動作のフローの一例を示すフローチャートである。
【符号の説明】
【０１１４】
１  メモリセルアレイ
１ａ  ブロック
１ａ１  ＮＡＮＤセルユニット
２  ビット線制御回路
３  カラムデコーダ
４  データ入出力バッファ
５  データ入出力端子
６  ロウデコーダ
６ａ  ドライバ回路
６ｂ  転送回路
７  制御回路
８  制御信号入力端子
９  ソース線制御回路
１０  ウェル制御回路
４１  ウェル（半導体基板）
４２  拡散層
４３  ゲート絶縁膜（トンネル絶縁膜）
４４  浮遊ゲート
４５  ゲート絶縁膜
４６  制御ゲート
４７  拡散層
４８  ゲート絶縁膜
４９  制御ゲート
１００  ＮＡＮＤ型フラッシュメモリ
ＢＬ０、ＢＬ１、ＢＬｍ  ビット線
ＣＧ０〜ＣＧ６３  コントロール線
Ｍ０、Ｍ１、・・・、Ｍ６３  メモリセルトランジスタ
Ｓ１、Ｓ２  選択ゲートトランジスタ
ＳＧＤ、ＳＧＳ  セレクト線
ＳＲＣ  ソース線
ＴＳＧ１、ＴＳＧ２、ＴＷＬ０〜ＴＷＬ６３  転送ＭＯＳトランジスタ
ＷＬ０、ＷＬ１、・・・、ＷＬ６３  ワード線
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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