(57)【要約】【課題】半導体装置及び該半導体装置のレイアウト方法を提供する。【解決手段】複数のビットラインパターンと、複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、パッドパターンに形成される少なくとも一つのコンタクトと、を備え、パッドパターンのピッチは、ビットラインパターンのピッチより長い半導体装置とする。【選択図】  図３
2010123963.tif 000002
【特許請求の範囲】
【請求項１】
複数のビットラインパターンと、
前記複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、
前記パッドパターンに形成される少なくとも一つのコンタクトと、を備え、
前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置。
【請求項２】
前記ビットラインパターンと前記パッドパターンとは、
前記半導体装置のメモリセルアレイ領域に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビットラインパターンの長さは、相異なり、
前記パッドパターンの一部は、前記相異なる長さを有するビットラインパターンの一方側端部に連結され、
前記パッドパターンの残りの一部は、前記相異なる長さを有するビットラインパターンの他方側端部に連結0されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コンタクトを通じて前記複数のビットラインパターンまたは前記複数のパッドパターンにそれぞれ連結される複数のページバッファパターンをさらに備え、
前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより広いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記パッドパターンは、
前記ビットラインパターンと同じレイヤに配され、
前記ページバッファパターンは、
前記ビットラインパターンと相異なるレイヤに配されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ページバッファパターンと同じレイヤに配される連結パターンをさらに備え、
前記連結パターンは、
前記ページバッファパターンと連結され、
前記コンタクトを通じて前記複数のパッドパターンと連結されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記連結パターンのピッチは、
前記ビットラインパターンのピッチより長く、
前記ページバッファパターンのピッチと同じであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ビットラインパターンは、
ＤＰＴ(Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ)技術を利用して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記コンタクトは、
メタルコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
複数のビットラインパターンと、
前記ビットラインパターンに連結されて形成される複数のページバッファパターンと、を備え、
前記ビットラインパターンと前記ページバッファパターンとは、ページバッファ領域で連結され、
前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置。
【請求項１１】
前記ページバッファパターンは、
前記ビットラインパターンと同じレイヤに形成されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ページバッファパターンの一部は、
前記ビットラインパターンの一方側端部に連結され、
前記ページバッファパターンの残りの一部は、
前記ビットラインパターンの他方側端部に連結されることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
第１レイヤに複数のビットラインパターンを形成するステップと、 
前記第１レイヤに形成され、前記ビットラインパターンの端部に連結される複数のパッドパターンを形成するステップと、
前記第１レイヤより上側に位置する第２レイヤに複数のページバッファパターンを形成するステップと、
前記パッドパターンに連結される複数の連結パターンを前記第２レイヤに形成するステップと、
前記第１レイヤのパッドパターンと前記第２レイヤの連結パターンとを垂直に連結する一つ以上のコンタクトを形成するステップと、を含み、
前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置のレイアウト方法。
【請求項１４】
ビットラインパターンと前記パッドパターンとは、
前記半導体装置のメモリセルアレイ領域に形成されることを特徴とする請求項１３に記載の半導体装置のレイアウト方法。
【請求項１５】
前記パッドパターンの一部は、
前記ビットラインパターンの一側端部に連結され、
前記パッドパターンの残りの一部は、
前記ビットラインパターンの他側端部に連結されることを特徴とする請求項１３に記載の半導体装置のレイアウト方法。
【請求項１６】
前記連結パターンのピッチは、
前記ビットラインパターンのピッチより長く、
前記ページバッファパターンのピッチと同じであることを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記ビットラインパターンは、
ＤＰＴ技術を利用して形成されることを特徴とする請求項１３に記載の半導体装置。
【請求項１８】
第１レイヤに複数のビットラインパターンを形成するステップと、
前記第１レイヤに形成され、ページバッファ領域で前記ビットラインパターンに連結される複数のページバッファパターンを形成するステップと、を含み、
前記ページバッファパターンの一部は、前記ビットラインパターンの一方側端部に連結され、
前記ページバッファパターンの残りの一部は、前記ビットラインパターンの他方側端部に連結され、
前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長いことを特徴とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びレイアウト方法に係り、より詳細には、相異なるピッチを有するビットラインパターンとページバッファパターンとを連結できる半導体装置及びレイアウト方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ装置は、メモリセルアレイ領域とページバッファ領域とを備える。メモリセルアレイ領域に属するビットラインパターンとページバッファ領域に属するページバッファパターンとを相互連結することは、重要な問題である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開２００６−２２８８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、相異なるピッチを有するビットラインパターンとページバッファパターンとを連結できる半導体装置及びそのレイアウト方法を提供することである。
【課題を解決するための手段】
【０００５】
前記課題を達成するための本発明の第１実施形態による半導体装置は、複数のビットラインパターンと、前記複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、前記パッドパターンに形成される少なくとも一つのコンタクトと、を備える。前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長い。前記ビットラインパターンは、ＤＰＴ(Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ)技術を利用して形成されうる。
【０００６】
前記ビットラインパターンと前記パッドパターンとは、前記半導体装置のメモリセルアレイ領域に形成される。前記ビットラインパターンの長さは、相異なる。前記パッドパターンの一部は、前記相異なる長さを有するビットラインパターンの一側端部に連結される。前記パッドパターンの残りの一部は、前記相異なる長さを有するビットラインパターンの他側端部に連結される。
【０００７】
本発明の第１実施形態による半導体装置は、前記コンタクトを通じて、前記複数のビットラインパターンまたは前記複数のパッドパターンにそれぞれ連結される複数のページバッファパターンをさらに備える。前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長い。前記ページバッファパターンは、前記ビットラインパターンと相異なるレイヤに配されうる。
【０００８】
前記課題を達成するための本発明の第２実施形態による半導体装置は、複数のビットラインパターンと、前記ビットラインパターンに連結されて形成される複数のページバッファパターンと、を備える。前記ビットラインパターンと前記ページバッファパターンとは、ページバッファ領域で連結される。前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長い。
前記ページバッファパターンは、前記ビットラインパターンと同じレイヤに形成される。
【０００９】
前記課題を達成するための本発明の第１実施形態による半導体装置のレイアウト方法は、第１レイヤに複数のビットラインパターンを形成するステップと、前記第１レイヤに形成され、前記ビットラインパターンの端部に連結される複数のパッドパターンを形成するステップと、前記第１レイヤより上側に位置する第２レイヤに複数のページバッファパターンを形成するステップと、前記パッドパターンに連結される複数の連結パターンを前記第２レイヤに形成するステップと、前記第１レイヤのパッドパターンと前記第２レイヤの連結パターンとを垂直に連結する一つ以上のコンタクトを形成するステップと、を含む。前記パッドパターンのピッチは、前記ビットラインパターンのピッチより長い。
【００１０】
前記課題を達成するための本発明の第２実施形態による半導体装置のレイアウト方法は、第１レイヤに複数のビットラインパターンを形成するステップと、前記第１レイヤに形成され、ページバッファ領域で前記ビットラインパターンに連結される複数のページバッファパターンを形成するステップと、を含む。前記ページバッファパターンの一部は、前記ビットラインパターンの一側端部に連結される。前記ページバッファパターンの残りの一部は、前記ビットラインパターンの他側端部に連結される。前記ページバッファパターンのピッチは、前記ビットラインパターンのピッチより長い。
【発明の効果】
【００１１】
本発明の実施形態による半導体装置は、相異なるピッチを有するビットラインパターンとページバッファパターンとを連結することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態による半導体装置を概略的に示す図である（その１）。
【図２】本発明の実施形態による半導体装置を概略的に示す図である（その２）。
【図３】本発明の第１実施形態による半導体装置のレイアウトを示す図である。
【図４】本発明の第２実施形態による半導体装置のレイアウトを示す図である。
【発明を実施するための形態】
【００１３】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表わす。
【００１４】
図１は、本発明の実施形態による半導体装置を概略的に示す図である。
図１を参照すれば、メインアレイ１１０を介して、ページバッファ領域ＰＢＨＶ１〜ＰＢＬＶ８,ＰＢＨＶ９〜ＰＢＬＶ１６が配される。ページバッファ領域ＰＢＨＶ１〜ＰＢＬＶ８は、メインアレイ１１０の一方側に順次に配され、ページバッファ領域ＰＢＨＶ９〜ＰＢＬＶ１６は、メインアレイ１１０の他方側に順次に配される。ページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１６は、高い電圧に対応するページバッファ領域であり、ページバッファ領域ＰＢＬＶ１〜ＰＢＬＶ１６は、低い電圧に対応するページバッファ領域である。
メインアレイ１１０には、多数のビットラインパターンが形成される。
【００１５】
図２は、本発明の実施形態による半導体装置を概略的に示す図である。
図２を参照すれば、メインアレイ２１０を介して、ページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１６,ＰＢＬＶ１〜ＰＢＬＶ１６が配される。ページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１６,ＰＢＬＶ１〜ＰＢＬＶ１６が配される順序において、図１及び図２は、区別される。
【００１６】
図２では、奇数番目のページバッファ領域ＰＢＨＶ１〜ＰＢＨＶ１５,ＰＢＬＶ１〜ＰＢＬＶ１５がメインアレイ１１０の一方側に順次に配され、偶数番目のページバッファ領域ＰＢＨＶ２〜ＰＢＨＶ１６,ＰＢＬＶ２〜ＰＢＬＶ１６が他方側に順次に配される。
【００１７】
図３は、本発明の第１実施形態による半導体装置のレイアウトを示す図である。
図３を参照すれば、本発明の第１実施形態による半導体装置は、メインアレイ３１０、第１ページバッファ３３０と第２ページバッファ３４０を備える。メインアレイ３１０は、メモリセルアレイ領域に属し、第１ページバッファ３３０と第２ページバッファ３４０は、ページバッファ領域に属する。
【００１８】
メインアレイ３１０が属するメインアレイ領域には、複数のビットラインパターンＢＬＰ１,ＢＬＰ２と複数のパッドパターンＰＡＤＰ１,ＰＡＤＰ２とが形成される。複数のパッドパターンＰＡＤＰ１,ＰＡＤＰ２は、複数のビットラインパターンＢＬＰ１,ＢＬＰ２に連結されて形成される。
【００１９】
半導体工程で、ビットラインパターンＢＬＰ１,ＢＬＰ２は、ＤＰＴ(Ｄｏｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ)技術によって形成されうる。この場合、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチは、縮小化しうる。図３には、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチが２Ｆまで縮小した形状が図示される。一方、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチは、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチより長い。
【００２０】
図３を参照すれば、ビットラインパターンＢＬＰ１,ＢＬＰ２の長さは、相異なる。この場合、パッドパターンＰＡＤＰ１,ＰＡＤＰ２をビットラインパターンＢＬＰ１,ＢＬＰ２の両側端部に連結すれば、ビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とが連結される地点が変わる。それにより、相異なるピッチを有するビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とをメモリセルアレイ領域で連結しうる。
【００２１】
一つ以上のコンタクトＭＣ１がパッドパターンＰＡＤＰ１,ＰＡＤＰ２に形成されうる。コンタクトＭＣ１は、メタルコンタクトでありうるが、それ以外の多様な素材で形成されうる。コンタクトＭＣ１（ＭＣ２）は、相異なるレイヤに形成されるパターンを連結するために形成される。コンタクトＭＣ１は、垂直に所定の空間をあけねばならないため、コンタクトＭＣ１の面積を減らすには、限界がある。したがって、コンタクトＭＣ１は、ビットラインパターンＢＬＰ１,ＢＬＰ２上に直接形成し難い(ＤＰＴ技術が適用されたビットラインパターンＢＬＰ１,ＢＬＰ２は、短いピッチを有する)。このような点を解決するために、ビットラインパターンＢＬＰ１,ＢＬＰ２に広いピッチを有するパッドパターンＰＡＤＰ１,ＰＡＤＰ２を連結し、パッドパターンＰＡＤＰ１,ＰＡＤＰ２上にコンタクトＭＣ１を形成する。
【００２２】
パッドパターンＰＡＤＰ１,ＰＡＤＰ２は、コンタクトＭＣ１，ＭＣ２を通じて、連結パターンＣＯＮＰ１,ＣＯＮＰ２に連結される。第１ページバッファ３３０と第２ページバッファ３４０とが属するページバッファ領域で、連結パターンＣＯＮＰ１,ＣＯＮＰ２は、ページバッファパターンＰＢＰ１,ＰＢＰ２に連結される。連結パターンＣＯＮＰ１,ＣＯＮＰ２とページバッファパターンＰＢＰ１,ＰＢＰ２とは、ビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とが位置するレイヤより上位または下位レイヤに位置しうる。
【００２３】
前述したように、ビットラインパターンＢＬＰ１,ＢＬＰ２は、ＤＰＴ技術によって形成されうる。しかし、ページバッファパターンＰＢＰ１,ＰＢＰ２には、ＤＰＴ技術が適用し難い。したがって、ＤＰＴ技術を利用してビットラインパターンＢＬＰ１,ＢＬＰ２のピッチを減らす場合、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチは、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチより広い。図３には、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチが４Ｆと図示される(ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチが２Ｆである点と比較すればよい)。
【００２４】
また、連結パターンＣＯＮＰ１,ＣＯＮＰ２は、パッドパターンＰＡＤＰ１,ＰＡＤＰ２に連結されるため、連結パターンＣＯＮＰ１,ＣＯＮＰ２のピッチは、パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチと同じであることが望ましい。
【００２５】
図４は、本発明の第２実施形態による半導体装置のレイアウトを示す図である。
図４を参照すれば、本発明の第２実施形態による半導体装置は、メインアレイ４１０、第１ページバッファ４３０、第２ページバッファ４４０、第３ページバッファ４５０及び第４ページバッファ４６０を備える。メインアレイ４１０は、メモリセルアレイ領域に属し、第１ページバッファ４３０、第２ページバッファ４４０、第３ページバッファ４５０及び第４ページバッファ４６０は、ページバッファ領域に属しうる。
【００２６】
メインアレイ領域には、複数のビットラインパターンＢＬＰ１〜ＢＬＰ６が形成される。ページバッファ領域には、複数のページバッファパターンＰＢＰ１〜ＰＢＰ８が形成される。
【００２７】
ビットラインパターンＢＬＰ１〜ＢＬＰ６とページバッファパターンＰＢＰ１〜ＰＢＰ６とは、ページバッファ領域で連結される。例えば、ビットラインパターンＢＬＰ１,ＢＬＰ２とページバッファパターンＰＢＰ１,ＰＢＰ２とは、ページバッファ４３０が属するページバッファ領域で連結され、ビットラインパターンＢＬＰ３,ＢＬＰ４とページバッファパターンＰＢＰ３,ＰＢＰ４とは、ページバッファ４５０が属するページバッファ領域で連結されうる。また、ページバッファ４３０,４５０と同じ領域に属するページバッファパターンＰＢＰ１〜ＰＢＰ６は、ページバッファ４４０,４６０と同じ領域に属するページバッファパターンＰＢＰ７,ＰＢＰ８とも連結されうる。
【００２８】
ページバッファパターンＰＢＰ１〜ＰＢＰ８のピッチは、ビットラインパターンＢＬＰ１〜ＢＬＰ６のピッチより長い。図３には、ページバッファパターンＰＢＰ１〜ＰＢＰ８のピッチが４Ｆであり、ビットラインパターンＢＬＰ１〜ＢＬＰ６のピッチが２Ｆである例が図示される。一方、図４のように、ページバッファパターンＰＢＰ１〜ＰＢＰ８の幅が３Ｆであり、ページバッファパターンＰＢＰ１〜ＰＢＰ８間の間隔が１Ｆでありうる。
ページバッファパターンＰＢＰ１〜ＰＢＰ８は、ビットラインパターンＢＬＰ１〜ＢＬＰ６と同じレイヤに位置しうる(図３で、ページバッファパターンがビットラインパターンと相異なるレイヤに位置することと区別される)。
【００２９】
本発明の第１実施形態による半導体装置のレイアウト方法を図３を参照して説明する。
第１レイヤに複数のビットラインパターンＢＬＰ１,ＢＬＰ２を形成する。ビットラインパターンＢＬＰ１,ＢＬＰ２は、ＤＰＴ技術を利用して形成されうる。
【００３０】
次いで、第１レイヤに形成され、ビットラインパターンＢＬＰ１,ＢＬＰ２の端部に連結される複数のパッドパターンＰＡＤＰ１,ＰＡＤＰ２を形成する。パッドパターンＰＡＤＰ１,ＰＡＤＰ２のピッチ(例えば、４Ｆ）は、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチ(例えば、２Ｆ)より長くする。ビットラインパターンＢＬＰ１,ＢＬＰ２とパッドパターンＰＡＤＰ１,ＰＡＤＰ２とは、半導体装置のメモリセルアレイ領域に形成される。パッドパターンＰＡＤＰ１,ＰＡＤＰ２の一部は、ビットラインパターンＢＬＰ１,ＢＬＰ２の一方側端部に連結され、パッドパターンの残りの一部は、ビットラインパターンＢＬＰ１,ＢＬＰ２の他方側端部に連結される。
【００３１】
次いで、第１レイヤより上側に位置する第２レイヤに複数のページバッファパターンＰＢＰ１,ＰＢＰ２を形成する。次いで、パッドパターンに連結される複数の連結パターンＣＯＮＰ１,ＣＯＮＰ２を第２レイヤに形成する。連結パターンＣＯＮＰ１,ＣＯＮＰ２のピッチは、ビットラインパターンＢＬＰ１,ＢＬＰ２のピッチより長く、ページバッファパターンＰＢＰ１,ＰＢＰ２のピッチと同一でありうる。
【００３２】
次いで、第１レイヤのパッドパターンＰＡＤＰ１,ＰＡＤＰ２と第２レイヤの連結パターンＣＯＮＰ１,ＣＯＮＰ２とを垂直に連結する一つ以上のコンタクトＭＣ１を形成する。
【００３３】
本発明の第２実施形態による半導体装置のレイアウト方法を図４を参照して説明する。
第１レイヤに複数のビットラインパターンＢＬＰ１〜ＢＬＰ６を形成する。次いで、第１レイヤに形成され、ページバッファ領域でビットラインパターンＢＬＰ１〜ＢＬＰ６に連結される複数のページバッファパターンＰＢＰ１〜ＰＢＰ８を形成する。ページバッファパターンＰＢＰ１〜ＰＢＰ８の一部は、ビットラインパターンＢＬＰ１〜ＢＬＰ６の一方側端部に連結され、ページバッファパターンＰＢＰ１〜ＰＢＰ８の残りの一部は、ビットラインパターンＢＬＰ１〜ＢＬＰ６の他方側端部に連結される。ページバッファパターンＰＢＰ１〜ＰＢＰ８のピッチは、ビットラインパターンＢＬＰ１〜ＢＬＰ６のピッチより長い。
【００３４】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００３５】
本発明は、半導体メモリ装置、特に、ＮＡＮＤフラッシュメモリ装置に好適に適用可能である。
【符号の説明】
【００３６】
３１０    メインアレイ
３３０    第１ページバッファ
３４０    第２ページバッファ
【図１】
2010123963.tif 000003
【図２】
2010123963.tif 000004
【図３】
2010123963.tif 000005
【図４】
2010123963.tif 000006