(57)【要約】【課題】デスキュー後のデータの遅延時間を一定範囲に保ち、また、消費電力を低減することができるデスキュー回路を得ること。【解決手段】データ信号にチェックコードを付加してパラレル信号に変換する伝送データ送信処理回路１と、パラレル信号に対してそれぞれ遅延時間を付加する遅延回路２−１〜２−ｎと、遅延付加信号のチェックコードに基づいて受信品質を求める伝送データ受信処理回路３と、受信品質に基づいて、パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、付加できる遅延時間の最大値または最小値が、設定遅延時間の最大値または最小値となるよう各最適値に一定の値を一括して加算または減算を行って設定遅延時間を求め、パラレル信号ごとの設定遅延時間を遅延回路２−１〜２−ｎへ指示する遅延時間最適化制御回路４と、を備える。【選択図】図１
2010268020.tif 000002
【特許請求の範囲】
【請求項１】
データ信号に対してチェックコードを付加し、前記チェックコード付加後のデータ信号を複数のパラレル信号に変換する伝送データ送信処理手段と、
前記パラレル信号に対してそれぞれ遅延時間を付加し遅延付加パラレル信号とする遅延手段と、
前記遅延付加パラレル信号に含まれるチェックコードに基づいて、遅延付加パラレル信号ごとの受信品質を求め、また、前記遅延付加パラレル信号に基づいて前記データ信号を抽出して出力する伝送データ受信処理手段と、
前記受信品質に基づいて、前記パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、前記遅延手段で付加できる遅延時間の最大値と前記最適値の最大値との差を求め最大値用定数とし、前記パラレル信号ごとに前記最大値用定数を前記最適値に加算した値である設定遅延時間を求め、または、前記最適値の最小値と前記遅延手段で付加できる遅延時間の最小値との差を求め最小値用定数とし、前記パラレル信号ごとに前記最小値用定数を前記最適値から減算した設定遅延時間を求め、前記パラレル信号ごとの設定遅延時間を前記遅延手段へ指示する遅延時間最適化制御手段と、
を備え、
前記遅延手段は、前記設定遅延時間を前記遅延時間としてパラレル信号に付加することを特徴とするデスキュー回路。
【請求項２】
所定の既知信号である遅延時間最適化信号を生成する遅延時間最適化信号生成手段と、
データ信号と前記遅延時間最適化信号のいずれかを選択して処理対象信号とし、前記処理対象信号を複数のパラレル信号に変換する伝送データ送信処理手段と、
前記パラレル信号に対してそれぞれ遅延時間を付加し遅延付加パラレル信号とする遅延手段と、
前記遅延付加パラレル信号に基づいて、前記処理対象信号が前記遅延時間最適化信号である場合には遅延付加パラレル信号ごとの受信品質を求め、また、前記処理対象信号が前記データ信号である場合には前記遅延付加パラレル信号に基づいて前記データ信号を抽出して出力する伝送データ受信処理手段と、
遅延時間の最適値を求める処理である最適化処理を開始する際に、前記伝送データ送信処理手段に対して、処理対象信号を前記遅延時間最適化信号とするよう指示し、また、前記受信品質に基づいて、前記パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、前記遅延手段で付加できる遅延時間の最大値と前記最適値の最大値との差を求め最大値用定数とし、前記パラレル信号ごとに前記最大値用定数を前記最適値に加算した値である設定遅延時間を求め、または、前記最適値の最小値と前記遅延手段で付加できる遅延時間の最小値との差を求め最小値用定数とし、前記パラレル信号ごとに前記最小値用定数を前記最適値から減算した設定遅延時間を求め、前記パラレル信号ごとの設定遅延時間を前記遅延手段へ指示し、さらに最適化処理を終了する際に、前記伝送データ送信処理手段に対して、処理対象信号を前記データ信号とするよう指示する遅延時間最適化制御手段と、
を備え、
前記遅延手段は、前記設定遅延時間を前記遅延時間としてパラレル信号に付加し、
前記伝送データ送信処理手段は、前記遅延時間最適化制御手段からの指示に基づいて前記処理対象信号を選択することを特徴とするデスキュー回路。
【請求項３】
前記遅延手段を前記パレレル信号ごとの遅延回路で構成し、
前記遅延回路は、
クロックに基づいて入力信号に遅延時間を付加する複数の遅延素子と、
付加すべき遅延時間に基づいて、前記複数の遅延素子のうち入力信号が経由する遅延素子を選択する遅延時間選択回路と、
を備え、
前記選択した遅延素子以外の複数の遅延素子へのクロックの供給を停止することを特徴とする請求項１または２に記載のデスキュー回路。
【請求項４】
前記パラレル信号の順番を入れ替え、入れ替え後のパラレル信号を前記遅延手段へ出力する遅延回路前段選択手段と、
前記遅延付加パラレル信号の順番を入れ替え、入れ替え後の遅延付加パラレル信号を前記伝送データ受信処理手段へ出力する遅延回路後段選択手段と、
を備え、
前記遅延手段を前記パラレル信号ごとの遅延回路で構成し、
前記遅延回路のうちの１つを、クロックに基づいて入力信号に最小単位の遅延時間を付加する遅延素子、で構成される最小遅延回路とし、
前記遅延時間最適化制御手段は、前記設定遅延時間を、前記最小値用定数を前記最適値から減算した値として求めることとし、また、設定遅延時間が最小値となるパラレル信号を前記最小遅延回路に出力するような順番の入れ替えを前記遅延回路前段選択手段へ指示し、その入れ替えた順番をもとに戻すような順番の入れ替えを前記遅延回路後段選択手段へ指示し、
前記遅延回路前段選択手段および前記遅延回路後段選択手段は、前記遅延時間最適化制御手段の指示に基づいて順番の入れ替えを行うことを特徴とする請求項１または２に記載のデスキュー回路。
【請求項５】
前記最小遅延回路以外の遅延回路は、
クロックに基づいて入力信号に遅延時間を付加する複数の遅延素子と、
付加すべき遅延時間に基づいて、前記複数の遅延素子のうち入力信号が経由する遅延素子を選択する遅延時間選択回路と、
を備え、
前記選択した遅延素子以外の複数の遅延素子へのクロックの供給を停止することを特徴とする請求項４に記載のデスキュー回路。
【請求項６】
前記パラレル信号の順番を入れ替え、入れ替え後のパラレル信号を前記遅延手段へ出力する遅延回路前段選択手段と、
前記遅延付加パラレル信号の順番を入れ替え、入れ替え後の遅延付加パラレル信号を前記伝送データ受信処理手段へ出力する遅延回路後段選択手段と、
を備え、
前記遅延手段を前記パラレル信号ごとの遅延回路で構成し、
前記遅延回路のうちの１つを、クロックに基づいて入力信号に設定可能な最大の遅延時間を付加する遅延素子、で構成される最大遅延回路とし、
前記遅延時間最適化制御手段は、前記設定遅延時間を、前記最大値用定数を前記最適値に加算した値として求めることとし、また、設定遅延時間が最大値となるパラレル信号を前記最大遅延回路に出力するような順番の入れ替えを前記遅延回路前段選択手段へ指示し、その入れ替えた順番をもとに戻すような順番の入れ替えを前記遅延回路後段選択手段へ指示し、
前記遅延回路前段選択手段および前記遅延回路後段選択手段は、前記遅延時間最適化制御手段の指示に基づいて順番の入れ替えを行うことを特徴とする請求項１または２に記載のデスキュー回路。
【請求項７】
前記最大遅延回路以外の遅延回路は、
クロックに基づいて入力信号に遅延時間を付加する複数の遅延素子と、
付加すべき遅延時間に基づいて、前記複数の遅延素子のうち入力信号が経由する遅延素子を選択する遅延時間選択回路と、
を備え、
前記選択した遅延素子以外の複数の遅延素子へのクロックの供給を停止することを特徴とする請求項６に記載のデスキュー回路。
【請求項８】
前記遅延素子としてフリップフロップ回路を用いることを特徴とする請求項３〜７のいずれか１つに記載のデスキュー回路。
【請求項９】
データ信号に対してチェックコードを付加し、前記チェックコード付加後のデータ信号を複数のパラレル信号に変換する伝送データ送信処理ステップと、
前記パラレル信号に対してそれぞれ遅延時間を付加し遅延付加パラレル信号とする遅延ステップと、
前記遅延付加パラレル信号に含まれるチェックコードに基づいて、遅延付加パラレル信号ごとの受信品質を求め、また、前記遅延付加パラレル信号に基づいて前記データ信号を抽出して出力する伝送データ受信処理ステップと、
前記受信品質に基づいて、前記パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、前記遅延ステップで付加できる遅延時間の最大値と前記最適値の最大値との差を求め最大値用定数とし、前記パラレル信号ごとに前記最大値用定数を前記最適値に加算した値である設定遅延時間を求め、または、前記最適値の最小値と前記遅延ステップで付加できる遅延時間の最小値との差を求め最小値用定数とし、前記パラレル信号ごとに前記最小値用定数を前記最適値から減算した設定遅延時間を求める遅延時間最適化制御ステップと、
を含み、
前記遅延ステップでは、前記設定遅延時間を前記遅延時間としてパラレル信号に付加することを特徴とするデスキュー方法。
【請求項１０】
所定の既知信号である遅延時間最適化信号を生成する遅延時間最適化信号生成ステップと、
データ信号と前記遅延時間最適化信号のいずれかを選択して処理対象信号とし、前記処理対象信号を複数のパラレル信号に変換する伝送データ送信処理ステップと、
前記パラレル信号に対してそれぞれ遅延時間を付加し遅延付加パラレル信号とする遅延ステップと、
前記遅延付加パラレル信号に基づいて、前記処理対象信号が前記遅延時間最適化信号である場合には遅延付加パラレル信号ごとの受信品質を求め、また、前記処理対象信号が前記データ信号である場合には前記遅延付加パラレル信号に基づいて前記データ信号を抽出して出力する伝送データ受信処理ステップと、
処理対象信号を前記遅延時間最適化信号とするよう指示する最適化処理開始ステップと、
前記受信品質に基づいて、前記パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、前記遅延ステップで付加できる遅延時間の最大値と前記最適値の最大値との差を求め最大値用定数とし、前記パラレル信号ごとに前記最大値用定数を前記最適値に加算した値である設定遅延時間を求め、または、前記最適値の最小値と前記遅延ステップで付加できる遅延時間の最小値との差を求め最小値用定数とし、前記パラレル信号ごとに前記最小値用定数を前記最適値から減算した設定遅延時間を求める遅延時間最適化処理ステップと、
前記遅延時間最適化処理ステップの後に、処理対象信号を前記データ信号とするよう指示する最適化処理終了ステップと、
を含み、
前記遅延ステップでは、前記設定遅延時間を前記遅延時間としてパラレル信号に付加し、
前記伝送データ送信処理ステップでは、前記最適化処理開始ステップまたは前記最適化処理終了ステップの指示に基づいて前記処理対象信号を選択することを特徴とするデスキュー方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路において複数の信号間のスキューを抑えるデスキュー回路に関する。
【背景技術】
【０００２】
通信装置をはじめとする信号処理回路では、転送するデータレートの増大に対応するため、基本的に次に述べる２つの方法の一方または両方の対処を行う必要がある。第１の方法は、信号の本数を変えずに信号の周波数やシンボルレートを増大させる方法であり、第２の方法は信号の周波数やシンボルレートを変えずに、信号の本数を増やす方法である.
【０００３】
以降、信号が複数の場合について考察する。第１の方法で高速化した場合、これら複数の信号間の同期精度そのものが厳しくなる。例えば１ＧＨｚの周波数で信号を送る場合１００ｐｓの信号間同期精度を満たす、すなわち、スキューの最大値が１００ｐｓ程度であることが要求されるのに対し、１０ＧＨｚの周波数で信号を送る際にはスキューが１０ｐｓ以下であることが要求される。１０ｐｓは信号の伝送路長としては２ｍｍ程度に相当するが、これは設計精度や製造公差等を考えると実装には困難を伴う制約条件である。
【０００４】
また、第２の方法で高速化した場合、それら信号の数が増加するため信号間の同期精度を満たす実装方法が厳しくなる。例えば１００ＧＨｚのデータレートの信号を送る場合に１０ＧＨｚの信号を適用すると１０本の信号線を配置すればよいのに対し、１ＧＨｚの信号を適用すると１００本の信号線を、スキュー条件を満たすよう配置配線する必要がある。これもやはり設計上の制約が多く実装上の困難を伴う制約条件である。
【０００５】
以上に述べたように、信号処理回路ではデータレート増大に対応するためにスキューに対して適切な対策を施す必要があり、実用的な対策法としてデスキュー回路の適用が考えられている。デスキュー回路とは信号毎のスキューに応じて適切な遅延時間を付加することで受信側でのスキューを所定の値以内に収める回路である。デスキュー回路を用いることにより、周波数やシンボルレートの大きい場合の厳しいスキュー条件を満たすことや、多数の信号に対するスキュー条件由来の設計制約条件の緩和を実現することができる。
【０００６】
デスキュー回路の一例として、たとえば、下記特許文献１には、クロックおよびデータ各々１ｂｉｔ毎に、可変なディレイ回路を設け、データ転送を実施する前に受信データの安定領域を検出する検出パターンを繰り返し送信し、各可変なディレイ回路についてデータを確実に読み取れるディレイ値に設定するデスキュー回路が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１２７１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の上記特許文献１に記載の技術によれば、デスキュー後の転送されたデータの遅延時間が一定でない。そのため、データの遅延時間や遅延時間の揺らぎであるジッター値に制約のある通信装置の主信号を処理する回路としては適切ではない、という問題がある。また、デスキュー後の転送されたデータの遅延時間を必要最小限とするような制御が行われないため、本来駆動不要な遅延回路も含めてすべての回路を駆動させる必要があり、省電力化が図られていない、という問題がある。
【０００９】
本発明は、上記に鑑みてなされたものであって、デスキュー後のデータの遅延時間を一定範囲に保ち、また、消費電力を低減することができるデスキュー回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明は、データ信号に対してチェックコードを付加し、前記チェックコード付加後のデータ信号を複数のパラレル信号に変換する伝送データ送信処理手段と、前記パラレル信号に対してそれぞれ遅延時間を付加し遅延付加パラレル信号とする遅延手段と、前記遅延付加パラレル信号に含まれるチェックコードに基づいて、遅延付加パラレル信号ごとの受信品質を求め、また、前記遅延付加パラレル信号に基づいて前記データ信号を抽出して出力する伝送データ受信処理手段と、前記受信品質に基づいて、前記パラレル信号ごとの付加すべき遅延時間の最適値を求め、また、前記遅延手段で付加できる遅延時間の最大値と前記最適値の最大値との差を求め最大値用定数とし、前記パラレル信号ごとに前記最大値用定数を前記最適値に加算した値である設定遅延時間を求め、または、前記最適値の最小値と前記遅延手段で付加できる遅延時間の最小値との差を求め最小値用定数とし、前記パラレル信号ごとに前記最小値用定数を前記最適値から減算した設定遅延時間を求め、前記パラレル信号ごとの設定遅延時間を前記遅延手段へ指示する遅延時間最適化制御手段と、を備え、前記遅延手段は、前記設定遅延時間を前記遅延時間としてパラレル信号に付加することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、伝送データ送信手段が、入力された信号に所定のチェックコードを付加し、パラレル電気信号として出力し、遅延手段が各々のパラレル電気信号に遅延時間を付加し、伝送データ受信処理手段が、遅延時間付加後のパラレル電気信号に基づいて受信品質情報を求め、遅延時間最適化制御手段が、受信品質情報に基づいて遅延手段が付加する遅延時間の最適値を求め、求めた最適値に、それぞれ同一の所定の値を加算または減算して、加算または減算後の遅延時間を遅延手段へ付加すべき遅延時間として指示するようにしたので、デスキュー後のデータの遅延時間を一定に保ち、また、消費電力を低減することができる、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態１のデスキュー回路の機能構成例を示す図である。
【図２】図２は、実施の形態１の遅延時間の最適化制御の動作手順を示すフローチャートである。
【図３】図３は、実施の形態１の遅延回路の回路構成例と信号の流れの一例を示す図である。
【図４】図４は、実施の形態２のデスキュー回路の機能構成例を示す図である。
【図５】図５は、実施の形態２の遅延時間の最適化制御の動作手順を示すフローチャートである。
【図６】図６は、実施の形態３のデスキュー回路の機能構成例を示す図である。
【図７】図７は、実施の形態３の遅延回路周辺の回路構成例と信号の流れの一例を示す図である。遅延回路の回路構成例と信号の流れの一例を示す図である。
【図８】図８は、実施の形態４のデスキュー回路の機能構成例を示す図である。
【図９】図９は、実施の形態５のデスキュー回路の機能構成例を示す図である。
【図１０】図１０は、実施の形態５の遅延回路周辺の回路構成例と信号の流れの一例を示す図である。
【図１１】図１１は、実施の形態６のデスキュー回路の機能構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明にかかるデスキュー回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
実施の形態１．
図１は、本発明にかかるデスキュー回路の実施の形態１の機能構成例を示す図である。図１に示すように本実施の形態のデスキュー回路は、入力される転送データ信号に対するチェックコードを付加したパラレル電気信号を出力する伝送データ送信処理回路１と、伝送データ送信処理回路１から出力されるｎ本のパラレル電気信号にそれぞれ対応し、パラレル電気信号と遅延時間制御信号と、に基づいてパラレル電気信号ごとに遅延時間を付加した信号を出力する遅延回路２−１〜２−ｎと、遅延時間が付加されたパラレル電気信号から転送データ信号を抽出し、また遅延時間が付加されたパラレル電気信号のチェックコードに基づいて受信品質情報信号を生成し、転送データ信号と受信品質情報信号を出力する伝送データ受信処理回路３と、受信品質情報信号に基づいて遅延時間制御信号を生成して遅延回路２−１〜２−ｎへ出力する遅延時間最適化制御回路４と、を備える。
【００１５】
本実施の形態のデスキュー回路の動作を説明する。本実施の形態のデスキュー回路では、伝送データ送信処理回路１から出力されるｎ本のパラレル電気信号の遅延時間の補正（デスキュー）を実施する。伝送データ送信処理回路１は、入力される転送データ信号に対してフレーム信号や誤り訂正符号または誤り検出符号を付加し、また転送データ信号をパラレル電気信号に変換して出力する。パラレル電気信号ごとに設けられた遅延回路２−１〜２−ｎは、遅延時間最適化制御回路４からの遅延時間制御信号に基づいて、入力されたパラレル電気信号に遅延時間を付加し、遅延時間付加後のパラレル電気信号を伝送データ受信処理回路３に出力する。伝送データ受信処理回路３は入力されたパラレル電気信号から転送データを取り出すとともに、パラレル電気信号に含まれるフレーム信号や誤り訂正符号または誤り検出符号に基づいて受信している転送データに対するフレーム検出の可否やデータ誤り率のような受信品質情報信号を生成し、出力する。遅延時間最適化制御回路４は、受信品質情報信号を用いて各パラレル電気信号に対する遅延時間の最適化制御を行う。
【００１６】
つぎに、本実施の形態の遅延時間の最適化制御について説明する。図２は、本実施の形態の遅延時間の最適化制御の動作手順を示すフローチャートである。遅延時間の最適化制御が開始されると、遅延時間最適化制御回路４は、最初に各々の遅延回路２−１〜２−ｎの遅延時間を初期化する（ステップＳ１１）。すなわち、遅延時間最適化制御回路４は、遅延回路２−１〜２−ｎの遅延時間をそれぞれ所定の初期値に設定する。この初期値としては、前回の遅延時間最適化の処理が行われた結果の遅延時間の値を用いてもよいし、遅延時間の設計中心値を用いてもよいし、または単純に遅延時間の最小値や最大値に設定を用いてもよい。また、たとえば、たとえば、前回の遅延時間最適化の処理が行われた結果や設計中心値になどに対して、全ての遅延回路２−１〜２−ｎに対して同じ遅延時間値を加減することで遅延時間が設定可能範囲の中心付近になるよう調整しても良い。
【００１７】
つぎに、遅延時間最適化制御回路４は、パラレル電気信号ごとの受信品質情報信号を用いて各々の遅延回路２−１〜２−ｎに関する個別の遅延時間の最適値探索を行うために各々の遅延時間を変化させる（ステップＳ１２）。最適値探索の具体例としては、例えば受信品質情報信号に誤り率を含むこととし、誤り率を評価値とし、各々の遅延時間値をベクトル変数として最急降下法を適用する方法や、単純に各々の遅延時間値を総当り式に変化さる方法など様々な方法が考えられるが、最適値探索のための回路の規模や複雑さ、探索時間の長さまたは主信号の導通を維持した状態での探索の可否、などの条件を加味して適切なものを選択することができる。
【００１８】
いずれの方法の場合も、最適値を求めるためには反復処理を行うことになり、まず、初回の処理では、所定の方法に基づいてそれぞれの遅延時間に対する変化量を求め、その変化量を各々の遅延回路２−１〜２−ｎに対して、遅延時間制御信号として送信することにより、遅延回路２−１〜２−ｎの遅延時間を変更する。そして、変更後の遅延時間に基づいたパラレル電気信号ごとの受信品質情報信号に基づいて、再び、所定の方法にしたがって遅延回路２−１〜２−ｎの遅延時間の変化量を求める。このような処理を反復することにより、最適値を求めていくことになる。なお、一連の遅延時間の変更と受信品質情報の収集を必要回数繰り返すと、通常、信号伝送路が設計想定内の性質のものであれば、少なくとも１組の適切な遅延時間値の組み合わせが得られる。
【００１９】
そして、遅延時間最適化制御回路４は、上記の反復処理の過程で、十分な受信品質情報の収集が完了したか否か（受信品質情報が所定のしきい値より良い品質を示す値であるか）を判断し（ステップＳ１３）、十分な品質情報が得られていないと判断した場合（ステップＳ１３  Ｎｏ）には、ステップＳ１２に戻る。そして、十分な品質情報が得られたと判断した場合（ステップＳ１３  Ｙｅｓ）には、その時点で設定されている遅延時間値の組み合わせに対して後述する考え方に従い全ての遅延回路２−１〜２−ｎに対して一括して同じ遅延時間値を加減する（ステップＳ１４）。
【００２０】
ステップＳ１４の一括した遅延時間値の加減の後、遅延時間最適化制御回路４は、改めて受信品質情報信号に基づいて、ステップＳ１４の加減の後の遅延時間での受信品質を確認が、所定のしきい値以上の品質であるか（受信品質が条件を満たすか）否かを判断する（ステップＳ１５）。受信品質が条件を満たさないと判断した場合（ステップＳ１５  Ｎｏ）は、ステップＳ１２に戻り、受信品質が条件を満たすと判断した場合（ステップＳ１５  Ｙｅｓ）は、遅延時関最適化の処理を終了する。なお、ステップＳ１４の一括加減の後でもスキュー条件は変化していないため、通常は一括加減前と同等の受信品質が得られる。
【００２１】
また、受信品質信号に誤り率を含むこととし、ステップＳ１３およびステップＳ１５での受信品質が条件を満たすかの判断に、誤り率を用いると、遅延時間の変更範囲や変更速度を、主信号の導通影響がない範囲に抑える場合には、主信号の導通を維持したまま、バックグラウンドで上述の一連の遅延時間最適化の処理を行うこともできる。
【００２２】
図３は、本実施の形態の遅延回路２−１〜２−ｎの回路構成例と信号の流れの一例を示す図である。図３では、遅延回路２−１〜２−４のうちの４つを例として示しているが、他の遅延回路２−５〜２−ｎも遅延回路２−１〜２−４と同様の構成である。図３に示すように、遅延回路２−１〜２−ｎは、それぞれ直列に接続されたフリップフロップ群（フリップフロップ３１−１〜３１−ｍ（ｍは直列に接続されるフリップフロップの数））と遅延信号選択回路３２で構成される。伝送データ送信処理回路１から出力される各々の遅延時間付加前のパラレル電気信号は、信号ごとに対応する遅延回路２−１〜２−ｎのフリップフロップ群に入力される。そして、各パラレル電気信号は、フリップフロップ３１−１，３１−２，…，３１−ｍとフリップフロップの出力は、順次次のフリップフロップに入力されていく。これらのフリップフロップ群にはデータ信号の周波数やシンボルレートの例えば４倍から１０倍といった周波数のクロックを入力することとすれば、データ信号のクロック周期以下のスキューの補正を行うことができる。また、遅延信号選択回路３２には、遅延時間制御信号が入力される。
【００２３】
個々のフリップフロップ３１−１〜３１−ｍの出力信号は遅延時間選択回路３１に入力され、遅延時間選択回路３１は、遅延時間制御信号によって指定されたフリップフロップを選択し、選択したフリップフロップからの出力信号を遅延時間付加後のパラレル電気信号として出力する。ここで、出力信号として選択されたフリップフロップ以降のフリップフロップを経由する信号は最終的な出力先がなく空走状態にある。通常、これら空走状態にあるフリップフロップにも常にクロックおよびデータ信号が入力され続けているため常に電力を消費することになる。本実施の形態では、デスキュー後のデータの遅延時間および消費電力を最小化するために、遅延時間一括変更前の時点で最も付加遅延時間が短い信号の遅延時間が遅延回路２−１〜２−ｎで選択可能な最小の値となるよう遅延時間を一括して減じる。この一括の減算が、上記のステップＳ１４で実施する一括加減の一例である。そして、その後さらに、空走状態にあるフリップフロップへのクロック供給を止めることで消費電力を抑えることができる。
【００２４】
たとえば、図３の例の場合、ｍ＝１６であり、最上段の遅延回路では、フリップフロップ３１−４の出力信号を選択するため、フリップフロップ３１−５〜３１−１６へのクロック供給を停止することができる。したがって、全体の４分の３のフリップフロップを休止させることができ、この回路の消費電力を４分の１に低減することができる。
【００２５】
また、デスキュー後のデータの遅延時間に制約がある場合、すなわち、デスキュー後のデータの遅延時間を所定の値以下とする場合には、遅延時間一括変更前の時点で最も付加遅延時間が長い信号の遅延時間が遅延回路２−１〜２−ｎで選択可能な設計上必要最大の値となるよう遅延時間を一括して加える。これによりデスキュー後のデータの遅延時間を常に遅延回路２−１〜２−ｎで選択可能な設計上必要最大の値以下に保つことができる。この一括の加算が、上記のステップＳ１４で実施する一括加減の一例である。
【００２６】
なお、図３では、遅延回路２−１〜２−ｎが、フリップフロップ群によりデジタル的に実装されている例を示したが、遅延回路素子としえはフリップフロップ以外にもアナログの遅延素子やフリップフロップとアナログの遅延素子を組み合わせたものを用いてもよく、また、遅延素子が並列に接続されていてもよい。ただし、複数の遅延素子で構成され、それら複数の遅延素子が遅延信号選択回路３２に接続されている必要がある。またデータ信号とともに伝送されるクロック信号はデータ信号とは別の信号線を用いても良いし、データ信号から抽出した抽出クロックを用いても良い。
【００２７】
また、波長多重や偏波多重またはＤＱＰＳＫ（Differential  Quadrature  Phase  Shift  Keying）など、パラレル電気信号でなく、パラレル信号の伝送路に光信号を含む場合にも、本実施の形態の遅延時間の最適化を適用することができる。
【００２８】
以上のように、本実施の形態では、伝送データ送信処理回路１が入力された信号に所定のチェックコードを付加し、ｎ本のパラレル電気信号として出力し、遅延回路２−１〜２−ｎが各々のパラレル電気信号に遅延時間を付加し、伝送データ受信処理回路３が、遅延時間付加後のパラレル電気信号に基づいて受信品質情報を求め、遅延時間最適化制御回路４は受信品質情報に基づいて遅延回路２−１〜２−ｎについての遅延時間の最適値を求め、求めた最適値に、それぞれ同一の所定の値を加算または減算して、加算または減算後の遅延時間を遅延回路２−１〜２−ｎが付加すべき遅延時間として遅延回路２−１〜２−ｎへ指示するようにした。また、遅延回路２−１〜２−ｎは、空走状態となる遅延素子に対するクロックの供給を停止するようにした。そのため、デスキュー後のデータの遅延時間を一定範囲に保ち、また、消費電力を低減することができる。
【００２９】
実施の形態２．
図４は、本発明にかかるデスキュー回路の実施の形態２の機能構成例を示す図である。図４に示すように本実施の形態のデスキュー回路は、実施の形態１のデスキュー回路の伝送データ送信処理回路１，遅延時間最適化制御回路４をそれぞれ伝送データ送信処理回路１ａ，遅延時間最適化制御回路４ａに替え、遅延時間最適化信号生成回路５を追加する以外は、実施の形態１のデスキュー回路と同様である。実施の形態１と同一の構成要素を有する構成要素は、同一の符号を付して説明を省略する。
【００３０】
本実施の形態の遅延時間最適化信号生成回路５は、遅延時間最適化の処理を行う際に、外部から入力される転送データ信号の替わりにデータ信号として用いる、所定の信号である遅延時間最適化信号を生成する。遅延時間最適化信号の内容について制約は特に制約はないが、遅延時間最適化の処理で演算が容易になるような信号とすることが望ましい。
【００３１】
また、本実施の形態の遅延時間最適化制御回路４ａは、実施の形態１の遅延時間最適化制御回路４と同様の機能を有するとともに、遅延時間最適化制御信号を伝送データ送信処理回路１ａに送信する。この遅延時間最適化制御信号は、遅延時間最適化信号生成回路５が生成する遅延時間最適化信号を処理対象とするか、外部から入力される転送データ信号を処理対象とするか、の別を指示するための信号である。遅延時間最適化制御回路４ａは、通常は転送データ信号を処理対象とするよう指示し、遅延時間最適化処理を実施する際に遅延時間最適化信号を処理対象とするよう指示する。なお、実施の形態１では、チェックコードに基づいて受信品質情報を求めたが、本実施の形態の遅延時間最適化制御回路４ａは、遅延時間最適化信号が既知であるため、遅延時間最適化信号生成回路５が生成した遅延時間最適化信号と、遅延時間最適化制御回路４ａが受信したパラレル電気信号と、に基づいて受信品質情報（誤り率など）を求める。
【００３２】
伝送データ送信処理回路１ａは、遅延時間最適化制御信号に基づいて処理対象を転送データ信号とするか遅延時間最適化信号とするかを決定し、決定した処理対象の信号をパラレル電気信号に変換して出力する。このように、本実施の形態では、既知の遅延時間最適化信号を送信信号として遅延時間最適化の処理を行う。このため、比較的簡易な回路で遅延時間最適化の処理を行うことができる。または、比較的短い時間で遅延時間の最適化処理を行うことができる。
【００３３】
つぎに、本実施の形態の遅延時間の最適化制御について説明する。図５は、本実施の形態の遅延時間の最適化制御の動作手順を示すフローチャートである。遅延時間の最適化の処理が開始されると、遅延時間最適化制御回路４ａは、遅延時間最適化信号を処理対象とするよう指示する遅延時間最適化制御信号を伝送データ送信処理回路１ａへ送信し、伝送データ送信処理回路１ａが遅延時間最適化信号をパラレル化したパラレル電気信号の出力を開始する（最適化信号挿入開始：ステップＳ２１）。また、実施の形態１のステップ１１と同様に遅延回路２−１〜２−ｎの遅延時間を初期化する（ステップＳ２２）。
【００３４】
そして、実施の形態１のステップＳ１２〜Ｓ１５と同様のステップＳ２３〜ステップＳ２６の処理を実施することにより、遅延時間の最適化を行う。ステップＳ２６で遅延時間最適化制御回路４ａが、受信品質が所定の条件を満たすと判断した場合には（ステップＳ２６  Ｙｅｓ）、データ転送信号を処理対象とするよう指示する遅延時間最適化制御信号を伝送データ送信処理回路１ａへ送信し、伝送データ送信処理回路１ａはデータ転送信号をパラレル化したパラレル電気信号の出力を開始し（最適化信号挿入停止：ステップＳ２７）、遅延時間の最適化処理を終了する。以上述べた以外の本実施の形態の動作は、実施の形態１と同様である。
【００３５】
なお、図４の例では、遅延時間最適化信号生成回路５は、常時、遅延時間最適化信号を生成し、生成した遅延時間最適化信号を伝送データ送信処理回路１ａへ入力するようにしているが、これに限らず、遅延時間最適化制御回路４ａが遅延時間の最適化の処理の開始と判断した場合に、ステップＳ２１を実施するとともに、遅延時間最適化信号生成回路５へ遅延時間最適化信号の生成開始を指示するようにしてもよい。この場合、ステップＳ２７を実施するとともに、遅延時間最適化制御回路４ａは遅延時間最適化信号生成回路５へ遅延時間最適化信号の生成停止を指示する。
【００３６】
以上のように、本実施の形態では、遅延時間最適化の処理を行う際に、外部から入力される転送データ信号の替わりにデータ信号として用いる、所定の信号である遅延時間最適化信号を生成する遅延時間最適化信号生成回路５を備え、遅延時間の最適化処理中は、伝送データ送信処理回路１ａは遅延時間最適化信号をパラレル化したパラレル電気信号を遅延回路２−１〜２−ｎに出力するようにした。そのため、実施の形態１と同様の効果が得られるとともに、実施の形態１より遅延時間の最適化処理を簡素化することができる。
【００３７】
実施の形態３．
図６は、本発明にかかるデスキュー回路の実施の形態３の機能構成例を示す図である。図６に示すように本実施の形態のデスキュー回路は、実施の形態１のデスキュー回路の遅延時間最適化制御回路４，遅延回路２−１をそれぞれ遅延時間最適化制御回路４ｂ，最小遅延回路７に替え、遅延回路前段選択回路６および遅延回路後段選択回路８を追加する以外は、実施の形態１のデスキュー回路と同様である。実施の形態１と同一の構成要素を有する構成要素は、同一の符号を付して説明を省略する。
【００３８】
本実施の形態の遅延回路前段選択回路６は、伝送データ送信処理回路１から出力されるパラレル電気信号を、遅延時間最適化制御回路４ｂからの制御信号に基づいて順番に入れ替えて出力する。また、最小遅延回路７は、入力されたパレレル電気信号に最小限の遅延時間を付加した信号を出力する。遅延回路後段選択回路８は、最小遅延回路７および遅延回路２−２〜２−ｎから出力される遅延時間付加後のパラレル電気信号を遅延時間最適化制御回路４ｂからの制御信号に基づいて順番に入れ替えて出力する。
【００３９】
遅延時間最適化制御回路４ｂは、実施の形態１の遅延時間最適化制御回路４と同様の機能を有するとともに、付加する遅延時間が最小となるパラレル電気信号が最小遅延回路７に出力されるようパラレル電気信号の順番を入れ替えるよう制御信号によって遅延回路前段選択回路６へ指示する。また、遅延時間最適化制御回路４ｂは、遅延回路前段選択回路６での入れ替え前の順番に戻すようための順番の入れ替えを制御信号によって遅延回路後段選択回路８へ指示する。
【００４０】
また、本実施の形態の遅延時間の最適化の処理は、実施の形態１と同様であるが、本実施の形態では、実施の形態１で説明したステップＳ１４の遅延時間の一括加減の際、遅延時間の最小値が、最小遅延回路７が付加する遅延時間となるよう、一括の減算を行うこととする。以上述べた以外の本実施の形態の動作は実施の形態１と同様である。
【００４１】
図７は、本実施の形態の最小遅延回路７とその周辺の回路構成例と信号の流れの一例を示す図である。図７では、最小遅延回路７を最上段に示し、遅延回路２−２〜２−ｎのうち遅延回路２−２〜２−４を２段目以降に例として示している。図７に例示したように、最小遅延回路７は、１つのフリップフロップのみで構成することができる。
【００４２】
以上のように、本実施の形態では、遅延時間最適化制御回路４ｂからの制御信号に基づいて遅延回路前段選択回路６がパラレル電気信号の順番を入れ替え最小の遅延時間を付加すべきパラレル電気信号を最小遅延回路７に出力し、遅延回路後段選択回路８が、遅延時間付加後のパラレル電気信号の順番をもとに戻すようにした。そのため、遅延回路のうちの１つを簡易な構成の最小遅延回路７とすることができ、より小さい規模の回路で実施の形態１と同様の効果が得られる。
【００４３】
実施の形態４．
図８は、本発明にかかるデスキュー回路の実施の形態４の機能構成例を示す図である。図８に示すように本実施の形態のデスキュー回路は、実施の形態３のデスキュー回路の伝送データ送信処理回路１，遅延時間最適化制御回路４ｂをそれぞれ伝送データ送信処理回路１ａ，遅延時間最適化制御回路４ｃに替え、実施の形態２と同様の遅延時間最適化信号生成回路５を追加する以外は実施の形態３と同様である。伝送データ送信処理回路１ａは実施の形態２と同様である。実施の形態２または実施の形態３と同一の構成要素を有する構成要素は、同一の符号を付して説明を省略する。
【００４４】
本実施の形態の遅延時間最適化制御回路４ｃは、実施の形態３の遅延時間最適化制御回路４ｂの機能を有するとともに、実施の形態２と同様に、遅延時間最適化制御信号を送信することにより、伝送データ送信処理回路１ａの処理対象をデータ転送信号とするか遅延時間最適化信号とするかを指示する。
【００４５】
本実施の形態の遅延時間の最適化の処理は、実施の形態３と同様に遅延回路前段選択回路６，遅延回路後段選択回路８がパラレル電気信号の順番の入れ替えを行う以外は、実施の形態２と同様である。
【００４６】
以上のように、本実施の形態では、実施の形態２と同様に、遅延時間の最適化処理中に遅延時間最適化信号を用いる場合に、実施の形態３と同様に、遅延時間最適化制御回路４ｃからの制御信号に基づいて遅延回路前段選択回路６がパラレル電気信号の順番を入れ替え最小の遅延時間を付加すべきパラレル電気信号を最小遅延回路７に出力し、遅延回路後段選択回路８が、遅延時間付加後のパラレル電気信号の順番をもとに戻すようにした。そのため、遅延回路のうちの１つを簡易な構成の最小遅延回路７とすることができ、より小さい規模の回路で実施の形態２と同様の効果が得られる。
【００４７】
実施の形態５．
図９は、本発明にかかるデスキュー回路の実施の形態５の機能構成例を示す図である。図９に示すように本実施の形態のデスキュー回路は、実施の形態１のデスキュー回路の遅延時間最適化制御回路４，遅延回路２−１をそれぞれ遅延時間最適化制御回路４ｄ，最大遅延回路９に替え、遅延回路前段選択回路６および遅延回路後段選択回路８を追加する以外は、実施の形態１のデスキュー回路と同様である。実施の形態１と同一の構成要素を有する構成要素は、同一の符号を付して説明を省略する。
【００４８】
本実施の形態の遅延時間最適化制御回路４ｄは、実施の形態１の遅延時間最適化制御回路４と同様の機能を有するとともに、付加する遅延時間が最大となるパラレル電気信号が最大遅延回路９に出力されるようパラレル電気信号の順番を入れ替えるよう制御信号によって遅延回路前段選択回路６へ指示する。また、遅延時間最適化制御回路４ｄは、遅延回路前段選択回路６での入れ替え前の順番に戻すようための順番の入れ替えを制御信号によって遅延回路後段選択回路８へ指示する。遅延回路前段選択回路６および遅延回路後段選択回路８は、遅延時間最適化制御回路４ｄからの制御信号に基づいてパラレル電気信号の順番を入れ替える。また、本実施の形態の最大遅延回路９は、最大の遅延時間のみを遅延時間として付加する遅延回路である。
【００４９】
また、本実施の形態の遅延時間の最適化の処理は、実施の形態１と同様であるが、本実施の形態では、実施の形態１で説明したステップＳ１４の遅延時間の一括加減の際、遅延時間の最大値が、最大遅延回路９が付加する遅延時間となるよう、一括の加算を行うこととする。以上述べた以外の本実施の形態の動作は実施の形態１と同様である。
【００５０】
図１０は、本実施の形態の最大遅延回路９とその周辺の回路構成例と信号の流れの一例を示す図である。図１０では、最大遅延回路９を最上段に示し、遅延回路２−２〜２−ｎのうち遅延回路２−２〜２−４を２段目以降に例として示している。図１０に示したように、最大遅延回路９は、遅延信号選択回路３２を備えず、フリップフロップ群のみで構成することができる。
【００５１】
なお、実施の形態３では、実施の形態１の遅延回路２−１〜２−ｎのうちの１つを最小遅延回路７に替え、本実施の形態では、実施の形態１の遅延回路２−１〜２−ｎのうちの１つを最大遅延回路９に替えるようにしたが、これに限らず、他の簡易的な遅延回路を用いるようにしても良い。たとえば、最小遅延回路７と、他の簡易的な遅延回路として、付加できる最大遅延量が遅延回路２−１〜２−ｎの最大遅延量の半分の値となるような２分の１サイズの遅延回路と、を備え、それら以外の遅延回路を遅延回路２−１〜２−ｎと同様の通常の遅延回路にする、といったように、最小遅延回路７と、他の簡易的な遅延回路と、通常回路と、を組み合わせるようにしてもよい。そして、それらの遅延回路に対応するようなパラレル電気信号の順番の並べ替えを行うようにする。同様に、最大遅延回路９と、他の簡易的な遅延回路として、付加できる最小遅延量が遅延回路２−１〜２−ｎの最小遅延量より大きくなる遅延回路と、通常回路と、を組み合わせるようにしてもよい。さらに、パラレル電気信号の配線長を、意図して分散させるといった手法も組み合わせることができる。
【００５２】
以上のように、本実施の形態では、本実施の形態では、遅延時間最適化制御回路４ｄからの制御信号に基づいて遅延回路前段選択回路６がパラレル電気信号の順番を入れ替え最大の遅延時間を付加すべきパラレル電気信号を最大遅延回路９に出力し、遅延回路後段選択回路８が、遅延時間付加後のパラレル電気信号の順番をもとに戻すようにした。そのため、遅延回路のうちの１つを簡易な構成の最大遅延回路９とすることができ、より小さい規模の回路で実施の形態１と同様の効果が得られる。
【００５３】
実施の形態６．
図１１は、本発明にかかるデスキュー回路の実施の形態６の機能構成例を示す図である。図１１に示すように本実施の形態のデスキュー回路は、実施の形態５のデスキュー回路の伝送データ送信処理回路１，遅延時間最適化制御回路４ｄをそれぞれ伝送データ送信処理回路１ａ，遅延時間最適化制御回路４ｅに替え、実施の形態２と同様の遅延時間最適化信号生成回路５を追加する以外は実施の形態５と同様である。伝送データ送信処理回路１ａは実施の形態２と同様である。実施の形態２または実施の形態５と同一の構成要素を有する構成要素は、同一の符号を付して説明を省略する。
【００５４】
本実施の形態の遅延時間最適化制御回路４ｅは、実施の形態５の遅延時間最適化制御回路４ｄの機能を有するとともに、実施の形態２と同様に、遅延時間最適化制御信号を送信することにより、伝送データ送信処理回路１ａの処理対象をデータ転送信号とするか遅延時間最適化信号とするかを指示する。
【００５５】
本実施の形態の遅延時間の最適化の処理は、実施の形態５と同様に遅延回路前段選択回路６，遅延回路後段選択回路８がパラレル電気信号の順番の入れ替えを行う以外は、実施の形態２と同様である。
【００５６】
以上のように、本実施の形態では、実施の形態２と同様に、遅延時間の最適化処理中に遅延時間最適化信号を用いる場合に、実施の形態５と同様に、遅延時間最適化制御回路４ｅからの制御信号に基づいて遅延回路前段選択回路６がパラレル電気信号の順番を入れ替え最小の遅延時間を付加すべきパラレル電気信号を最大遅延回路９に出力し、遅延回路後段選択回路８が、遅延時間付加後のパラレル電気信号の順番をもとに戻すようにした。そのため、遅延回路のうちの１つを簡易な構成の最大遅延回路９とすることができ、より小さい規模の回路で実施の形態２と同様の効果が得られる。
【産業上の利用可能性】
【００５７】
以上のように、本発明にかかるデスキュー回路は、信号処理回路において複数の信号間のスキューを抑えるデスキュー回路に有用であり、特に、通信装置の信号処理回路として用いられるデスキュー回路に適している。
【符号の説明】
【００５８】
１，１ａ  伝送データ送信処理回路
２−１〜２−ｎ  遅延回路
３  伝送データ受信処理回路
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ  遅延時間最適化制御回路
５  遅延時間最適化信号生成回路
６  遅延回路前段選択回路
７  最小遅延回路
８  遅延回路後段選択回路
９  最大遅延回路
３１−１〜３１−ｍ  フリップフロップ
３２  遅延信号選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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