(57)【要約】【課題】スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することが可能なメモリを提供する。【解決手段】このクロスポイント型のダイオードＲＯＭ（メモリ）は、導電層２ｃと、導電層２ｃにカソードが接続されるダイオード３を含むメモリセル４と、メモリセル４に記憶されるデータが読み出されるソース線Ｓ０（Ｓ１〜Ｓ３）と、ソース／ドレイン領域の一方がビット線ＢＬに接続され、ソース／ドレイン領域の他方がＨレベルの電位（ＶＤＤ）に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるｎチャネルトランジスタ５とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差するように配置される複数のビット線と、
前記ワード線に沿って延びるように設けられる導電層と、
前記導電層と前記ビット線とが交差する位置に配置され、前記導電層にカソードが接続されるダイオードを含むメモリセルと、
前記メモリセルに記憶されるデータが読み出されるソース線と、
ソース／ドレイン領域の一方が前記ビット線に接続され、ソース／ドレイン領域の他方が所定の電位に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるトランジスタとを備える、メモリ。
【請求項２】
前記スタンバイ時のリーク現象を評価するための試験において、スタンバイ時に、前記トランジスタがオン状態にされるように構成されている、請求項１に記載のメモリ。
【請求項３】
前記トランジスタがオン状態にされることにより前記ビット線に前記所定の電位が供給されることによって前記ダイオードのカソードからアノードにリーク電流が流れる前記スタンバイ時のリーク現象を意図的に作り出すように構成されている、請求項１または２に記載のメモリ。
【請求項４】
前記トランジスタは、前記スタンバイ時のリーク現象を評価するための試験の開始信号に基づいてオン状態となるように構成されている、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記トランジスタのゲート電極に接続される論理回路をさらに備え、
前記論理回路の入力側には、前記スタンバイ時のリーク現象を評価するための試験の開始信号と、チップイネーブル信号またはチップイネーブルの反転信号の一方が接続されている、請求項４に記載のメモリ。
【請求項６】
前記所定の電位は、高電圧側の電位である、請求項１〜５のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。
【０００３】
特許文献１には、複数のワード線と、複数のワード線と交差するように配置された複数のビット線と、複数のワード線の各々に接続され、対応するワード線が選択されることによりオン状態になるトランジスタと、トランジスタのソース／ドレイン領域の一方（導電層）にカソードが接続されるとともに、アノードがビット線に接続されるかまたは接続されないダイオードをそれぞれ含む複数のメモリセルとを備えるメモリが開示されている。また、特許文献１に記載のメモリでは、トランジスタのソース／ドレイン領域の一方（導電層）には、複数のダイオードのカソードが接続されている。そして、スタンバイ時に導電層がＨレベルにプリチャージされるとともに、ビット線が接地されるように構成されている。
【０００４】
【特許文献１】特開２００７−２９４０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示されたメモリでは、スタンバイ時に導電層がＨレベルにプリチャージされるとともに、ビット線が接地されるので、メモリセルのダイオードには、逆バイアスの電圧が印加される。このため、導電層からダイオードを介してビット線に電流がリークし、スタンバイ時の消費電流がダイオードのリーク分、大きくなるという問題点がある。これに対して、リークを遮断するためにビット線の接地を解除して、ビット線をフローティング状態にすることが考えられる一方、この場合、スタンバイ時の時間が比較的長くなるとリークによってビット線の電位が上昇する。その後、メモリセルのデータの読み出し動作が行われる場合には、非選択のメモリセルのビット線は接地される。しかし、非選択メモリセルのビット線が接地された際に、ビット線の接地電位に引っ張られて非選択メモリセルのダイオードのカソードの電位が低くなるとともに、非選択メモリセルのダイオードのカソードと同じ導電層にカソードが接続されている選択メモリセルのダイオードのカソードの電位も低くなる。このため、選択メモリセルのデータの読み出し動作が行われる際に、選択メモリセルのカソードがＨレベルに調整されるまでの時間が長くなるので、選択メモリセルへのアクセス時間が遅くなるという不都合がある。
【０００６】
そして、メモリの製造後出荷前に、上記したスタンバイ時のリーク現象を評価（スタンバイ状態から選択メモリセルにアクセスするまでの時間を評価）するための試験が行われる。しかしながら、全てのメモリセルに対して、スタンバイ時のリーク現象の評価の試験を行うためには、スタンバイ状態の時間とメモリセルの数の積に相当するだけの時間を要するので、試験の時間が著しく長くなる。このため、試験に要する時間を短縮することが望まれている。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することが可能なメモリを提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、この発明の一の局面によるメモリは、複数のワード線と、複数のワード線に交差するように配置される複数のビット線と、ワード線に沿って延びるように設けられる導電層と、導電層とビット線とが交差する位置に配置され、導電層にカソードが接続されるダイオードを含むメモリセルと、メモリセルに記憶されるデータが読み出されるソース線と、ソース／ドレイン領域の一方がビット線に接続され、ソース／ドレイン領域の他方が所定の電位に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるトランジスタとを備える。
【発明の効果】
【０００９】
この発明の一の局面によるメモリでは、上記の構成により、スタンバイ時のリーク現象を評価するための試験を行う際の時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
【００１１】
図１は、本発明の一実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図２は、図１に示した一実施形態によるダイオードＲＯＭのカラムデコーダの内部構成を示した回路図である。まず、図１および図２を参照して、一実施形態によるクロスポイント型のダイオードＲＯＭの構成について説明する。
【００１２】
本発明の一実施形態によるクロスポイント型のダイオードＲＯＭでは、図１に示すように、メモリセルアレイ１の内部に、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配置されている。このワード線ＷＬおよびビット線ＢＬは、それぞれ、後述するロウデコーダ１１およびカラムデコーダ１２に接続されている。なお、１０２４本のワード線ＷＬがメモリセルアレイ１の内部に配置されており、その１０２４本のワード線ＷＬの各々に、「０」と「１」とを含むビットからなる複数桁のアドレスが割り当てられている。また、図１には、１０２４本のワード線ＷＬに対して１行目から順に通し番号（０〜１０２３）を付与し、１０２４本のワード線ＷＬのうち、０〜３、１０２０および１０２３の通し番号が付与されたワード線ＷＬのみを図示している。
【００１３】
１０２４本のワード線ＷＬは、２５６本のワード線ＷＬをそれぞれ含む４つのワード線グループＧ０〜Ｇ３に分けられている。具体的には、アドレスの下２桁のビットが（０、０）であるワード線ＷＬを含むワード線グループを１つ目のワード線グループＧ０とし、アドレスの下２桁のビットが（０、１）であるワード線ＷＬを含むワード線グループを２つ目のワード線グループＧ１としている。また、アドレスの下２桁のビットが（１、０）であるワード線ＷＬを含むワード線グループを３つ目のワード線グループＧ２とし、アドレスの下２桁のビットが（１、１）であるワード線ＷＬを含むワード線グループを４つ目のワード線グループＧ３としている。
【００１４】
また、各ワード線ＷＬには、所定数の選択トランジスタ２のゲート電極が互いに所定の間隔を隔てて接続されている。この選択トランジスタ２は、一対のｎチャネルトランジスタ２ａおよび２ｂによって構成されている。また、選択トランジスタ２を構成する一対のｎチャネルトランジスタ２ａおよび２ｂは、共通のソース領域を有する。また、同一のワード線ＷＬに接続された選択トランジスタ２において、互いに隣接する一方の選択トランジスタ２（ｎチャネルトランジスタ２ａ）および他方の選択トランジスタ２（ｎチャネルトランジスタ２ｂ）は、共通のドレイン領域（導電層２ｃ）を有する。
【００１５】
また、メモリセルアレイ１の内部には、１つのダイオード３をそれぞれ含む複数のメモリセル４が設けられている。この複数のメモリセル４は、複数のワード線ＷＬおよび複数のビット線ＢＬの各々に沿ってマトリクス状に配列されているとともに、各ワード線ＷＬに選択トランジスタ２を介して所定数ずつ接続されている。具体的には、選択トランジスタ２を構成するｎチャネルトランジスタ２ａおよび２ｂのドレイン領域（導電層２ｃ）に、所定数のダイオード３の各々のカソードが接続されている。また、複数のメモリセル４のうち、所定のメモリセル４（データ「１」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されている一方、所定のメモリセル４以外のメモリセル４（データ「０」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されていない。そして、ダイオードＲＯＭでは、ビット線ＢＬに対するダイオード３のアノードの接続の有無によって、メモリセル４に保持されるデータが「０」または「１」に区別される。
【００１６】
後述するカラムデコーダ１２側とは反対側のビット線ＢＬの端部には、ｎチャネルトランジスタ５のソース／ドレインの一方が接続されている。なお、ｎチャネルトランジスタ５は、本発明の「トランジスタ」の一例である。また、ｎチャネルトランジスタ５のソース／ドレインの他方には、Ｈレベルの電位（ＶＤＤ）が接続されている。また、ｎチャネルトランジスタ５のゲートには、ＡＮＤ回路６の出力側が接続されている。なお、Ｈレベルの電位（ＶＤＤ）は、本発明の「高電圧側の電位」の一例である。ＡＮＤ回路６の入力側には、チップイネーブル信号ＣＥの反転信号ＣＥＢと、スタンバイ時のリーク現象を評価するための試験の開始信号ＴＥＳＴとが入力されるように構成されている。
【００１７】
また、４つの信号線Ｓ０〜Ｓ３には、それぞれ、ｐチャネルトランジスタ７ａ〜７ｄが１つずつ配置されている。具体的には、ｐチャネルトランジスタ７ａは、ドレインが信号線Ｓ０に接続されているとともに、ゲートが信号線Ｓ００に接続されている。また、ｐチャネルトランジスタ７ｂは、ドレインが信号線Ｓ１に接続されているとともに、ゲートが信号線Ｓ１１に接続されている。また、ｐチャネルトランジスタ７ｃは、ドレインが信号線Ｓ２に接続されているとともに、ゲートが信号線Ｓ２２に接続されている。また、ｐチャネルトランジスタ７ｄは、ドレインが信号線Ｓ３に接続されているとともに、ゲートが信号線Ｓ３３に接続されている。また、ｐチャネルトランジスタ７ａ〜７ｄのソースには、Ｈレベルの信号が供給されている。
【００１８】
また、複数のワード線ＷＬとロウデコーダ１１との間に、ワード線ＷＬの電位を制御するためのワード線制御回路８が設けられている。このワード線制御回路８は、４つの信号線Ｓ００〜Ｓ３３と、４つの信号線Ｓ００〜Ｓ３３にそれぞれ対応して設けられる複数の２入力ＮＡＮＤ回路９ａ〜９ｄとにより構成されている。２入力ＮＡＮＤ回路９ａは、１つ目の信号線Ｓ００に対応する１つ目のワード線グループＧ０に含まれる各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路９ｂは、２つ目の信号線Ｓ１１に対応する２つ目のワード線グループＧ１に含まれる各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路９ｃは、３つ目の信号線Ｓ２２に対応する３つ目のワード線グループＧ２に含まれる各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路９ｄは、４つ目の信号線Ｓ３３に対応する４つ目のワード線グループＧ３に含まれる各ワード線ＷＬ毎に１つずつ配置されている。
【００１９】
また、２入力ＮＡＮＤ回路９ａの一方の入力端子は、信号線Ｓ００に接続されているとともに、２入力ＮＡＮＤ回路９ｂの一方の入力端子は、信号線Ｓ１１に接続されている。また、２入力ＮＡＮＤ回路９ｃの一方の入力端子は、信号線Ｓ２２に接続されているとともに、２入力ＮＡＮＤ回路９ｄの一方の入力端子は、信号線Ｓ３３に接続されている。また、２入力ＮＡＮＤ回路９ａ〜９ｄの他方の入力端子は、それぞれ、インバータ回路を介して、ロウデコーダ１１の対応する出力端子に接続されている。また、２入力ＮＡＮＤ回路９ａ〜９ｄの出力端子は、それぞれ、対応するワード線ＷＬに接続されている。
【００２０】
そして、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含む１つのワード線グループ（本実施形態では、Ｇ０）に対応する信号線には、ロウデコーダ１１からＨレベルの信号が供給される。その一方、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含まない３つのワード線グループ（本実施形態では、Ｇ１〜Ｇ３）に対応する信号線には、ロウデコーダ１１からＬレベルの信号が供給される。なお、信号線Ｓ００〜Ｓ３３には、それぞれ、信号Ｗ０〜Ｗ３が供給される。
【００２１】
また、メモリセルアレイ１の外部には、アドレス入力回路１０と、ロウデコーダ１１と、カラムデコーダ１２と、データ判別回路１３と、出力回路１４とが設けられている。アドレス入力回路１０は、外部から所定のアドレスが入力されることに応答して、ロウデコーダ１１およびカラムデコーダ１２にアドレスデータを供給する機能を有する。すなわち、アドレス入力回路１０の内部には、外部から入力されるアドレスに対応した信号を生成するための信号線制御回路（図示せず）が設けられている。この信号線制御回路は、選択されたワード線ＷＬに対応するアドレスの下２桁のビットに基づいて、信号Ｗ０〜Ｗ３の電位を制御する機能を有する。
【００２２】
また、図１に示すように、カラムデコーダ１２は、カラムデコーダ１２に接続されたビット線ＢＬに所定の電位を有する信号を供給する機能を有する。具体的には、カラムデコーダ１２は、アドレス入力回路１０から供給されたアドレスデータに基づいて所定のビット線ＢＬを選択し、かつ、選択されたビット線ＢＬにＨレベルの信号を供給するとともに、非選択のビット線ＢＬにＬレベルの信号を供給するように構成されている。
【００２３】
図２に示すように、カラムデコーダ１２は、ｐチャネルトランジスタ１８ａおよびｎチャネルトランジスタ１８ｂからなるインバータ回路１８と、ＮＡＮＤ回路１９とから構成されている。インバータ回路１８の出力側は、ビット線ＢＬに接続されているとともに、入力側は、ＮＡＮＤ回路１９の出力側に接続されている。なお、ＮＡＮＤ回路１９の入力側は、３本の入力端子が接続されているが、入力端子は、３本以外でもよい。また、インバータ回路１８のｐチャネルトランジスタ１８ａのソース／ドレインの一方は、Ｈレベルの信号（ＶＤＤ）に接続されている。また、インバータ回路１８のｎチャネルトランジスタ１８ｂのソース／ドレインの一方は、ｐチャネルトランジスタ１８ａのソース／ドレインの他方に接続されているとともに、ｎチャネルトランジスタ１８ｂのソース／ドレインの他方は、ｎチャネルトランジスタ２０のソース／ドレインの一方に接続されている。ｎチャネルトランジスタ２０のソース／ドレインの他方は、接地されているとともに、ｎチャネルトランジスタ２０のゲートには、チップイネーブル信号ＣＥが供給されるように構成されている。
【００２４】
図１に示すように、データ判別回路１３は、選択メモリセル４から読み出されたデータ（信号）の電位を判別するとともに、その判別結果に応じた信号を出力回路１４に供給する機能を有する。具体的には、選択メモリセル４に保持されたデータがＨレベルの場合には、Ｌレベルの信号がデータ判別回路１３から出力回路１４に供給されるとともに、選択メモリセル４に保持されたデータがＬレベルの場合には、Ｈレベルの信号がデータ判別回路１３から出力回路１４に供給される。また、出力回路１４は、データ判別回路１３の出力信号に応じて、外部に信号を出力する機能を有する。具体的には、Ｌレベルの信号がデータ判別回路１３から出力された場合には、Ｈレベルの信号を外部に出力するとともに、Ｈレベルの信号がデータ判別回路１３から出力された場合には、Ｌレベルの信号を外部に出力する。
【００２５】
また、データ判別回路１３は、４入力ＮＡＮＤ回路２１と、センスアンプ２２ａ〜２２ｄとを含んでいる。４入力ＮＡＮＤ回路２１の入力端子は、センスアンプ２２ａ〜２２ｄの出力端子に接続されているとともに、４入力ＮＡＮＤ回路２１の出力端子は、出力回路１４に接続されている。また、センスアンプ２２ａ〜２２ｄは、一方の入力端子に、それぞれ、信号線Ｓ００〜Ｓ３３が接続されているとともに、他方の入力端子に、それぞれ、信号線Ｓ０〜Ｓ３が接続されている。また、センスアンプ２２ａ〜２２ｄは、一方の入力端子にＬレベルの信号が供給されている場合に、Ｈレベルの信号を４入力ＮＡＮＤ回路２１の入力端子に出力するとともに、一方の入力端子にＨレベルの信号が供給されている場合に、他方の入力端子からの信号に応じてＨまたはＬレベルの信号を４入力ＮＡＮＤ回路２１の入力端子に出力するように構成されている。
【００２６】
次に、図１および図２を参照して、一実施形態によるクロスポイント型のダイオードＲＯＭのスタンバイ時の動作について説明する。
【００２７】
読み出し動作の前のスタンバイ時には、ｐチャネルトランジスタ７ａ〜７ｄがオン状態にされることにより、信号線Ｓ０〜Ｓ３がＨレベル（ＶＤＤ）に調整されるとともに、ワード線ＷＬがＨレベルにされることにより、選択トランジスタ２がオン状態となる。これにより、導電層２ｃは、Ｈレベル（ＶＤＤ−Ｖｔ：Ｖｔは選択トランジスタ２のしきい値電圧）にプリチャージされる。また、スタンバイ時には、ビット線ＢＬに接続されるインバータ回路１８には、ＮＡＮＤ回路１９からＨレベルの信号が入力されるとともに、チップイネーブル信号ＣＥがＬレベルであるので、図２に示すインバータ回路１８に接続されるｎチャネルトランジスタ２０は、オフ状態となる。これにより、ビット線ＢＬは、スタンバイ時にはフローティング状態となる。なお、従来のように、ｎチャネルトランジスタ２０が設けられない場合には、インバータ回路１８にＨレベルの信号が入力されることにより、ビット線ＢＬがＬレベル（ＧＮＤ）に調整されていた。
【００２８】
次に、図１および図２を参照して、一実施形態によるクロスポイント型のダイオードＲＯＭのスタンバイ時のリーク現象を評価するための試験について説明する。スタンバイ時のリーク現象を評価するための試験とは、ダイオード３のカソードからアノードに向かって電流がリークして、ビット線ＢＬの電位が高くなった状態を作り出し、スタンバイ時から最初にメモリセル４にアクセスするのに要する時間について評価を行うものである。なお、この試験は、クロスポイント型のダイオードＲＯＭの出荷前に行われるものである。
【００２９】
まず、上記のスタンバイ時と同様に、ｐチャネルトランジスタ７ａ〜７ｄがオン状態にされることにより、信号線Ｓ０〜Ｓ３がＨレベル（ＶＤＤ）に調整されるとともに、ワード線ＷＬがＨレベルに調整されることにより、選択トランジスタ２がオン状態となる。これにより、導電層２ｃは、Ｈレベル（ＶＤＤ−Ｖｔ：Ｖｔは選択トランジスタ２のしきい値電圧）にプリチャージされる。このとき、チップイネーブル信号ＣＥの反転信号ＣＥＢは、Ｈレベルであるとともに、スタンバイ時のリーク現象を評価するための試験を開始するための開始信号ＴＥＳＴがＨレベルに立ち上げられる。そして、チップイネーブル信号ＣＥの反転信号ＣＥＢおよび開始信号ＴＥＳＴが図１に示すＡＮＤ回路６に入力されることにより、ＡＮＤ回路６からは、Ｈレベルの信号が出力される。これにより、ビット線ＢＬにソース／ドレインの一方が接続されているｎチャネルトランジスタ５がオン状態となる。その結果、ｎチャネルトランジスタ５のソース／ドレインの他方に接続されているＨレベルの電位（ＶＤＤ）からビット線ＢＬにＶＤＤ−Ｖｔの電位が供給される。これにより、導電層２ｃからビット線ＢＬに電流がリークすることによりビット線ＢＬの電位が上昇する現象が短時間で作り出される。そして、ｎチャネルトランジスタ５がオフ状態にされた後、所定のメモリセル４にデータの読み出し動作のためのアクセスを行うとともに、アクセスに要する時間を評価する。
【００３０】
そして、導電層２ｃをＨレベルにプリチャージする動作と、ビット線ＢＬにＶＤＤ−Ｖｔの電位を供給し導電層２ｃからビット線ＢＬに電流がリークすることによりビット線ＢＬの電位が上昇する現象を短時間で作り出す動作とが再び行われた後、上記の所定のメモリセル４とは異なるメモリセル４についてアクセスに要する時間を評価する。上記の動作を繰り返すことにより、全てのメモリセル４について、スタンバイ状態からメモリセル４にアクセスするのに要する時間を評価する。
【００３１】
本発明の一実施形態によるクロスポイント型のダイオードＲＯＭでは、以下の効果を得ることができる。
【００３２】
（１）ソース／ドレインの一方がビット線ＢＬに接続され、ソース／ドレインの他方がＨレベルの電位（ＶＤＤ）に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるｎチャネルトランジスタ５を備えることによって、スタンバイ時のリーク現象を評価するための試験を行う際に短時間でビット線ＢＬの電位をＨレベルの電位に調整することができる。これにより、スタンバイの状態を続けることによりダイオード３のカソードからアノードに流れるリーク電流によってビット線ＢＬの電位を大きくする場合と異なり、スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することができる。
【００３３】
（２）スタンバイ時のリーク現象を評価するための試験において、導電層２ｃがプリチャージされた後に、ｎチャネルトランジスタ５をオン状態にすることによって、容易に、導電層２ｃがプリチャージされた後にダイオード３のカソードからアノードに電流が流れるスタンバイ時のリーク現象を短時間で作り出すことができる。
【００３４】
（３）ｎチャネルトランジスタ５がオン状態にされることにより、ビット線ＢＬにＨレベルの電位（ＶＤＤ−Ｖｔ）が供給されることにより、ダイオード３のカソードからアノードにリーク電流が流れるスタンバイ時のリーク現象を短時間で作り出すように構成することによって、スタンバイの状態を続けることによりダイオード３のカソードからアノードに流れるリーク電流によりビット線ＢＬの電位を大きくする場合と異なり、スタンバイの状態を続けることなく短時間でスタンバイ時のリーク現象を作り出すことができる。
【００３５】
（４）スタンバイ時のリーク現象を評価するための試験の開始信号ＴＥＳＴに基づいてｎチャネルトランジスタ５をオン状態にすることによって、スタンバイ時のリーク現象を評価するための試験の時のみに、リーク現象を短時間で作り出すことができる。
【００３６】
（５）ＡＮＤ回路６の入力側にスタンバイ時のリーク現象を評価するための試験の開始信号ＴＥＳＴと、チップイネーブル信号ＣＥの反転信号ＣＥＢとを接続することによって、チップイネーブル信号ＣＥの反転信号ＣＥＢがＨレベルの際（スタンバイ時）に確実にｎチャネルトランジスタ５をオン状態にすることができる。
【００３７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３８】
たとえば、上記実施形態では、カラムデコーダ１２に含まれるｎチャネルトランジスタ２０には、チップイネーブル信号ＣＥが入力される例を示したが、本発明はこれに限らず、ｎチャネルトランジスタ２０の代りにｐチャネルトランジスタを用い、チップイネーブル信号の反転信号ＣＥＢを入力するようにしてもよい。
【００３９】
また、上記実施形態では、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるｎチャネルトランジスタ５のソース／ドレインの他方には、Ｈレベルの電位（ＶＤＤ）を接続する例を示したが、本発明はこれに限らず、スタンバイ時のリーク現象を意図的に作り出すことができる電位であれば、ｎチャネルトランジスタ５のソース／ドレインの他方にＨレベルの電位（ＶＤＤ）以外の電位を接続してもよい。
【００４０】
また、上記実施形態では、ＡＮＤ回路６にチップイネーブル信号ＣＥの反転信号ＣＥＢが入力される例を示したが、本発明はこれに限らず、ＡＮＤ回路６にチップイネーブル信号ＣＥを入力するようにしてもよい。このとき、チップイネーブル信号ＣＥが入力されるＡＮＤ回路６の入力側にはインバータ回路が設けられ、ＡＮＤ回路６にはチップイネーブル信号ＣＥを反転した信号が入力される。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。
【図２】図１に示した一実施形態によるダイオードＲＯＭのカラムデコーダの内部構成を示した回路図である。
【符号の説明】
【００４２】
２ｃ  導電層
３  ダイオード
４  メモリセル
５  ｎチャネルトランジスタ（トランジスタ）
６  ＡＮＤ回路（論理回路）
【図１】
2010123228.tif 000003
【図２】
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