(57)【要約】【課題】環境変動や製造ばらつきがあったとしてもデータ読み出しの動作保障を向上させる半導体記憶装置を提供する。【解決手段】フローティングゲートに蓄積された電荷の有無によってデータを記憶するメモリセルMcellと、メモリセルMcellからデータを読み出すためのリードリファレンス電流Irefを内蔵する定電流生成回路121からの定電流に基づいて生成するリードリファレンス電流生成回路120と、データ読み出し時にメモリセルMcellのコントロールゲートに印加するリード電圧Vwlrを生成するリード電圧生成回路140と、を備える。リードリファレンス電流生成回路120は、リードリファレンス電流IrefおよびメモリセルMcellの閾値電圧のばらつきに応じて変化するモニタ電圧Vmonを生成する。リード電圧生成回路140は、モニタ電圧に基づいてリード電圧を生成する。【選択図】図1
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【特許請求の範囲】
【請求項１】
フローティングゲートとコントロールゲートとを有し、フローティングゲートに蓄積された電荷の有無によってデータを記憶するメモリセルと、
前記メモリセルからデータを読み出すためのリードリファレンス電流を内蔵する定電流生成回路からの定電流に基づいて生成するリードリファレンス電流生成回路と、
データ読み出し時に前記メモリセルのコントロールゲートに印加するリード電圧を生成するリード電圧生成回路と、
を備え、
前記リードリファレンス電流生成回路は、前記リードリファレンス電流およびメモリセルの閾値電圧のばらつきに応じて変化するモニタ電圧を生成し、
前記リード電圧生成回路は、前記モニタ電圧に基づいて前記リード電圧を生成する
ことを特徴とする不揮発性メモリ装置。
【請求項２】
請求項１に記載の不揮発性メモリ装置において、
前記リードリファレンス電流生成回路は、前記定電流生成回路から前記リードリファレンス電流を生成するカレントミラー回路を備え、
前記カレントミラー回路を構成するダミートランジスタは、前記メモリセルを構成するトランジスタと同じ構成であり、
前記モニタ電圧は、前記ダミートランジスタのゲートソース間電圧である
ことを特徴とする不揮発性メモリ装置。
【請求項３】
請求項１に記載の不揮発性メモリ装置において、
前記リードリファレンス電流生成回路は、
前記定電流生成回路から前記リードリファレンス電流を生成する第1カレントミラー回路と、
前記メモリセルを構成するトランジスタと同じ構成であってゲートソース間電圧を前記モニタ電圧とするダミートランジスタと、
前記定電流生成回路の定電流を前記ダミートランジスタに与える第2カレントミラー回路と、を備える
ことを特徴とする不揮発性メモリ装置。
【請求項４】
請求項1から請求項3のいずれかに記載の不揮発性メモリ装置において、
前記メモリセルはフラッシュメモリである
ことを特徴とする不揮発性メモリ装置。
【請求項５】
請求項1から請求項3のいずれかに記載の不揮発性メモリ装置において、
前記メモリセルはEEPROMである
ことを特徴とする不揮発性メモリ装置。
【請求項６】
請求項1から請求項5のいずれかに記載の不揮発性メモリ装置において、
前記リード電圧生成回路は、前記モニタ電圧を正転増幅器にて増幅して前記リード電圧を生成する
ことを特徴とする不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置として、フラッシュメモリやEEPROM(Erasable Programmable ROM)が知られている。
このような不揮発性半導体メモリ装置のメモリセルは、コントロールゲートとフローティングゲートとを有し、フローティングゲートに蓄積された電子の有無によってデータを記録する。そして、メモリセルの記憶情報を安定的に読み出すことを目的として、メモリセルと同一のダミーセルを用い、ダミーセルからの出力をリファレンスとする構成が知られている（特許文献1）。
図9は、特許文献1に開示されたフラッシュメモリの回路構成である。図において、フラッシュメモリ30は、メモリセル31、リファレンスセル（ダミーセル）32、コントロールトランジスタ33、34、および判断増幅回路35を含む。
図の中にある符号VccとVssは電圧ソース電位（一般的には5ボルト）と接地電位（一般的には0ボルト）を表わす。
メモリセル31がワード線に選ばれる時、リード電圧Vwlはワード線を経由して、メモリセル31のコントロールゲートに印加される。
コントロールゲートにリード電圧Vwlが印加されると、フローティングゲートに蓄積されている電荷量に応じたメモリセル電流Icellがメモリセルから出力される。
【０００３】
ここで、図10（A）は、メモリセルのI-V特性の一例を示す図である。
図10（A）において、書込み状態のメモリセルのI-V特性と、消去状態のメモリセルのI-V状態とを併せて示している。
図10（A）に示されるように、メモリセルは、リード電圧が印加されたときに、書込み状態のメモリセルから出力される電流Icell1と消去状態のメモリセルから出力される電流Icell0とで十分な差がつくようになっている。
メモリセル電流Icellはコントロールトランジスタ33を介して判断増幅回路35に供給され、メモリセル電流Icellに基づいて判断増幅回路35により情報が読み出される。
【０００４】
判断増幅回路35は、ビット線36とリファレンスビット線37とに接続され、ビット線36に通電される電流Icellとリファレンスビット線37に通電される電流Irefの大きさを比較する。
リファレンスセル32は判断増幅回路35にリファレンス電流Irefを供給することに使われる。
図10（B）は、リファレンスセルのI-V特性の一例を示す図である。
リファレンスセルは、電圧Vccが印加されたときに流れるリファレンス電流Irefの大きさが、書込み状態のメモリセルから出力される電流値Icell1と消去状態のメモリセルから出力される電流値Icell0との間になるように設定されている。
このようなリファレンスセルの設定は、フローティングゲートに蓄積する電荷量またはリファレンスセルに印加する電圧値Vccが調整されることにより行われる。
【０００５】
判断増幅回路35は、ビット線36に通電される電流Icellとリファレンスビット線37に通電される電流Irefとを比較することによって、メモリセル31に蓄えるデータを判別することができる。
このとき、メモリセル31から出力される電流値（Icell0、Icell1）とリファレンスセル電流Irefとに十分な差を設けておくことにより、動作マージンが十分にとられ、読出しの動作保障となる。
そして、メモリセル31とリファレンスセル32とを同一の構成としていることから、メモリセル31のI-V特性とリファレンスセルのI-V特性と相対関係は安定的となり、データの正常読み出しが保証される。
【０００６】
【特許文献１】特開2004-178621号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年では不揮発性半導体メモリが幅広く利用されるようになってきたため、保証すべき温度範囲が拡大する傾向にある。例えば、車載用のマイコンに使われる不揮発性半導体メモリでは、広い温度範囲において安定した動作が望まれる。
しかしながら、上記図9に示した従来の不揮発性半導体メモリ装置では、広い環境条件において必ずしも動作保障できないという問題がある。
【０００８】
図9の不揮発性半導体メモリ装置では、メモリセルとリファレンスセルとは同じ構成であるため互いのI-V特性の関係は安定であるが、それぞれに印加するリード電圧VwlとVccとについては、互いの生成回路が異なるため、電源電圧依存性および温度依存性が異なってくる。
リード電圧Vwlとリファレンス印加電圧Vccとが異なる温度依存性や電源電圧依存性に影響されると、メモリセル電流値（Icell0,Icell1）とリファレンス電流値Irefとの関係が変わってくる。
例えば、リファレンス印加電圧Vccがリード電圧に比べて高い率で変動した場合、リファレンス電流値がリファレンス印加電圧とともに変動する。
図11は、リファレンス印加電圧Vccが上昇してリファレンス電流値が上昇してしまった場合を示す図である。すると、リファレンス電流Irefとメモリセル電流（Icell0）とのギャップΔgが小さくなり、読出しエラーとなるかまたは動作不能になる。
このように従来の不揮発性半導体メモリ装置では、広い範囲での動作保障ができないという問題があった。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体メモリ装置は、フローティングゲートとコントロールゲートとを有し、フローティングゲートに蓄積された電荷の有無によってデータを記憶するメモリセルと、前記メモリセルからデータを読み出すためのリードリファレンス電流を内蔵する定電流生成回路からの定電流に基づいて生成するリードリファレンス電流生成回路と、データ読み出し時に前記メモリセルのコントロールゲートに印加するリード電圧を生成するリード電圧生成回路と、を備え、前記リードリファレンス電流生成回路は、前記リードリファレンス電流およびメモリセルの閾値電圧のばらつきに応じて変化するモニタ電圧を生成し、前記リード電圧生成回路は、前記モニタ電圧に基づいて前記リード電圧を生成することを特徴とする。
【００１０】
このような構成によれば、モニタ電圧がリードリファレンス電流およびメモリセルのばらつきに応じて変化する。そして、このモニタ電圧に基づいてリード電圧が生成される。
このようにリード電圧がリードリファレンス電流およびメモリセルの変動に応じて変化するようにしているため、環境変動や製造ばらつきがあったとしてもリファレンス電流とメモリセル電流とのギャップ変動が抑制される。これにより、データ読み出しの動作保障を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
本発明の不揮発性半導体メモリ装置に係る第1実施形態について説明する。
図1は、第１実施形態の構成を示すブロック図である。
第1実施形態はフラッシュメモリ装置であり、図1は、フラッシュメモリ装置においてメモリセルのデータの読み出しに係る部分を抽出した図である。
なお、メモリ装置としては、データの書き込みや消去を行うための書込回路や消去回路を備えるものであるが、書込みおよび消去については既存の構成を採用できるので詳細な説明は省略する。
【００１２】
フラッシュメモリ装置100は、メモリセルMcellと、メモリセル選択部110と、リードリファレンス電流生成回路120と、センスアンプ130と、リード電圧生成回路140と、を備える。
【００１３】
メモリセルMcellは、フローティングゲートとコントロールゲートとを有し、フローティングゲートに蓄積された電荷の有無によってデータを記憶する。
なお、図1中では、メモリセルMcellとしては一つだけを代表的に描いているが、実際には複数のセルがマトリックス状に配列されるものである。
メモリセルMcellは、図2に示すように、リード電圧Vwlrが印加されたときに、書込み状態のメモリセルMcellから出力される電流Icell1と消去状態のメモリセルMcellから出力される電流Icell0とで十分な差がつくようになっている。
【００１４】
メモリセル選択部110は、アドレスバッファ111と、ロウデコーダ112と、カラムセレクタ113と、カラムデコーダ114と、を備える。
入力されたアドレス信号はアドレスバッファ111からロウデコーダ112およびカラムデコーダ114に出力される。カラムデコーダ114からはさらにカラムセレクタにアドレス情報が出力される。そして、アドレス情報に基づいて読出し対象となるメモリセルMcellが選択されるようにカラムセレクタ113およびロウデコーダ112のスイッチのON／OFF制御が実行される。
また、ロウデコーダ112には、リード電圧生成回路140にて生成されたリード電圧Vwlrと書込消去電圧生成回路150からの消去電圧がスイッチによって選択的に入力される。
本実施形態では、主にデータの読み出しについて説明するので、ロウデコーダ112にはリード電圧生成回路140からのリード電圧Vwlrが入力されているものとし、ロウデコーダ112は、読出し対象となるメモリセルMcellのコントロールゲートにリード電圧Vwlrを印加する。
そして、メモリセル電流Icellは、カラムセレクタ113を介してセンスアンプ130に供給される。
【００１５】
リードリファレンス電流生成回路120は、定電流生成回路121と、カレントミラー回路122と、ダミーカラムセレクタ123と、を備える。
カレントミラー回路122は、メモリセルMcellと同一構造であって同一のプロセスで製造される二つのダミーセルDcellから構成されている。
第1ダミーセルDcell1は、定電流生成回路121と接地電源との間に設けられ、第2ダミーセルDcell2は、ダミーカラムセレクタ123と接地電源との間に設けられている。
ここで、ダミーセルDcell1,Dcell2は、コントロールゲートと、フローティングゲートと、を備えるところ、フローティングゲート同士が接続線W1にて接続されている。
また、第1ダミーセルDcell1のドレインと前記接続線W1とが接続され、第1ダミーセルDcell1と第2ダミーセルDcell2とがカレントミラー回路122の関係となっている。
これにより、定電流生成回路121から供給される電流がカレントミラー回路122によって第2ダミーセルDcell2に流れる。
これをリードリファレンス電流Irefとする。
【００１６】
ここで、図2に示すように、消去セル電流Icell0と書込みセル電流Icell1との中間にリードリファレンス電流Irefがくるように定電流生成回路121の定電流は設定されている。
ダミーカラムセレクタ123は、読出動作中は常にON状態になり、リードリファレンス電流Irefをセンスアンプ130に供給する。
また、前記接続線W1からの分岐線W2がリード電圧生成回路140に配線されており、第1ダミーセルDcell1のゲートソース間電圧がモニタ電圧Vmonとしてリード電圧生成回路140に供給されている。すなわち、モニタ電圧Vmonは、定電流生成回路121の電流値と第2ダミーセルDcell2との特性とによって決定される電圧信号となっている。
【００１７】
センスアンプ130には、メモリセルMcellのメモリセル電流Icellとリードリファレンス電流生成回路120からのリファレンス電流Irefが入力されているところ、メモリ電流Icellとリファレンス電流Irefとの大きさの対比によってメモリセルMcellの情報を読み出す。
【００１８】
リード電圧生成回路140は、正転増幅器141と、調整トランジスタTr1と、抵抗R1、抵抗R2と、を備えている。
モニタ電圧Vmonは、正転増幅器141の正相入力端子に入力され、出力は調整トランジスタTr1のゲートに印加される。
調整トランジスタTr1は、電源電圧と接地電源との間に設けられている。また、調整トランジスタTr1と接地電源との間には抵抗R1と抵抗R2とが直列に設けられており、正転増幅器141の負相入力端子は抵抗R1と抵抗R2との間に帰還されている。そして、調整トランジスタTr1と抵抗R1との間から分岐線W3がロウデコーダ112に配線されており、この分岐線W3によりリード電圧Vwlがロウデコーダ112に供給される。
この構成により、モニタ電圧Vmonの変動に応じてリード電圧Vwlrが変化するようになっている。
リード電圧Vwlrとモニタ電圧Vmonとの関係は、Vwlr=Vmon×（R1+R2）/R2で表わされる。
【００１９】
このような構成を備えるフラッシュメモリ装置100の動作について説明する。
（動作例1）
まず、リードリファレンス電流Irefが変化する場合の動作について説明する。
温度等の環境の変化などにより電源電圧が変化すると、定電流生成回路121からの定電流値も変化してくる。
また、製造時のばらつきがあると、定電流生成回路121が規定の電流値からずれた電流値を出力する場合がある。
このような理由によって定電流生成回路121からの電流値が増加した場合を例に説明する。
【００２０】
定電流生成回路121からの電流値が増加すると、カレントミラー回路122によってセンスアンプ130に供給されるリードリファレンス電流Irefが増加することになる。すなわち、図3中の矢印(1)に示すように、リードリファレンス電流Irefが増加してIref′になったとする。
このようにリードリファレンス電流'が増加した場合にメモリセル電流Icellが変化しないと、図3に示されるように、メモリセル電流（ここではIcell0）とリファレンス電流Iref′とのギャップΔgが小さくなってしまい、動作保障が困難になる。
【００２１】
この点、本実施形態では、定電流生成回路121からの電流値変化によってリードリファレンス電流が増加する場合には、第1ダミーセルDcell1のゲートソース間電圧であるモニタ電圧Vmonも増加することとなる。このモニタ電圧Vmonの増加が正転増幅器141および調整トランジスタTr1を介してリード電圧Vwlrの増加に繋がる。すなわち、図3中の矢印(2)に示すように、リード電圧Vwlrが増加する。そして、このように増加したリード電圧Vwlrがロウデコーダ112からメモリセルMcellに印加されると、メモリセル電流Icellも増加し、消去セル電流もIcell0′となる。すると、リファレンス電流Iref′とメモリセル電流（消去セル電流Icell0′）とのギャップΔg′は十分に大きくとられる。その結果、環境変動あるいは素子のばらつきによって定電流生成回路121からの定電流値が変化した場合でも安定したデータの読み出しが保証される。
【００２２】
なお、リファレンス電流Irefが増加してIref′になった場合にリード電圧が増加してVwlr′となると、書込みセル電流についてはIcell1からIcell１′に増加することとなる。
書込みセル電流Icell1がこのように増加すると、リファレンス電流の増加によって拡大したギャップ（Iref′−Icell1）を狭めることとなるが、これは必要以上に拡大したギャップを適正化する方向であり、書込みセル電流Icell1′とリードリファレンス電流Iref′とのギャップ（Iref′−Icell1′）は十分に保たれる。従って、この場合、書込みセルについても安定した読み出しを保障することができる。
【００２３】
（動作例2）
次に、製造ばらつきにより、メモリセル特性にばらつきが生じる場合を例にして説明する。
たとえば、メモリセルMcellのゲート酸化膜が厚くなるなど製造にばらつきが生じる場合がある。
ゲート酸化膜が規定よりも厚いメモリセルMcellに対して規定通りの電圧および時間で書き込みまたは消去が実行された場合、メモリセルMcellの消去セル電流Icell0および書込みセル電流Icell1はともに低下してしまう。（図4中の矢印(1)）
このような場合に、規定のリファレンス電流Irefがそのまま用いられると、リファレンス電流Irefとメモリセル電流（ここでは消去セル電流Icell0''）とのギャップΔgが小さいため、動作保障が困難となる。
【００２４】
この点、本実施形態では、ダミーセルDcellがメモリセルMcellと同一構造かつ同一プロセスで製造されるものであるため、メモリセルMcellの特性変化と同じ特性変化がダミーセルDcellにも生じている。したがって、ダミーセルDcellは、印加される定電流に対してより高いモニタ電圧Vmonを与えることとなる。
モニタ電圧Vmonの増加は正転増幅器141および調整トランジスタTr1を介してリード電圧Vwlrの増加に繋がる。すると、メモリセル電流Icellの変動が抑制され、リファレンス電流Irefとのギャップが十分に大きく保たれる。この様子を図5に示す。その結果、素子のばらつきがある場合でも、安定したデータの読み出しが保証される。
【００２５】
なお、メモリセルの製造ばらつきに対しては、消去時間を長くしたり、消去電圧を高くするなどの対策も考えられるが、待ち時間が長くなるとスペックが悪く見え、消去電圧を高くするにも耐圧制限あるため対策が不十分となる場合がある。この点、本実施形態の構成には格別の効果がある。
【００２６】
（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は第1実施形態と同様であるが、リードリファレンス電流生成回路において、リファレンス電流をセンスアンプに供給するための第1カレントミラー回路を通常のトランジスタで構成して、モニタ電圧を供給するダミーセルを別個に設けた点に特徴を有する。
図6は、第2実施形態の構成を示す図である。
図6において、第1カレントミラー回路220は、通常のnMOSトランジスタであるNM１とNM2とにより構成され、この第1カレントミラー回路によって定電流生成回路121からの定電流がセンスアンプに供給される。そして、定電流生成回路121の定電流をダミートランジスタDcell3に与える第2カレントミラー回路230が設けられている。
【００２７】
第2カレントミラー回路230は、二つのpMOSトランジスタPM1、PM2と、二つのｎMOSトランジスタNM1、NM3とによって構成されている。
ここで、第1pMOSトランジスタPM1と第2pMOSトランジスタPM2とはソースが電源に接続されているとともに、互いのゲート同士が接続され、その接続線は第1pMOSトランジスタのドレインに繋がっている。
第1pMOSトランジスタのドレインと接地電源との間には第3nMOSトランジスタが設けられ、そのゲートには第1nMOSトランジスタNM１のゲートソース間電圧である調整電圧Vregが印加されている。
なお、第1nMOSトランジスタNM1は、第1カレントミラー回路220と第2カレントミラー回路230とで共用する関係になる。
【００２８】
第2pMOSトランジスタPM2と接地電源との間にダミーセルDcell3が設けられ、そのゲートソース間電圧がモニタ電圧Vmonとしてリード電圧生成回路140に供給される。
【００２９】
このような構成においても、定電流生成回路121からの定電流値およびメモリセルの特性に応じてモニタ電圧Vmonを変化させることができ、上記第１実施形態と同様の作用効果を奏することができる。
さらに、第1カレントミラー回路220を通常のトランジスタNM1、NM2で構成するので、トランジスタのゲート長やゲート幅を自由に設計することが可能となる。
これにより、カレントミラーの精度を向上させることもできる。そして、カレントミラーの精度を向上させた場合には、リードリファレンス電流のばらつきを抑制することができるので、リードマージンを広げて、動作保障を向上させることができる。
【００３０】
本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
上記実施形態では、メモリがフラッシュメモリの場合を例に説明したが、メモリセルはEEPROM（Electrically Erasable and Programmable Read Only Memory）であってもよい。
この場合、上記実施形態においてダミーセルとした部分をメモリセルに合わせてEEPROMと同じ構成にする。
図7は、第１実施形態のメモリセルをEEPROMに代えた場合の回路図である。EEPROMがスイッチングトランジスタSWTrと記憶セルとで構成されるところ、ダミーセルDcellも同様の構成とする。
図8は、第2実施形態のメモリセルをEEPROMに代えた場合の回路図であり、EEPROMに合わせてダミーセルの構成も変更している。
【図面の簡単な説明】
【００３１】
【図１】第１実施形態の構成を示すブロック図。
【図２】メモリセルのI-V特性を示す図。
【図３】第1実施形態における動作例1を説明するための図。
【図４】第1実施形態における動作例2を説明するための図。
【図５】第1実施形態における動作例2を説明するための図。
【図６】第2実施形態の構成を示すブロック図。
【図７】第1実施形態のメモリセルをEEPROMに代えた場合の回路図。
【図８】第2実施形態のメモリセルをEEPROMに代えた場合の回路図。
【図９】従来のフラッシュメモリの回路図。
【図１０】従来のメモリセルおよびリファレンスセルのI-V特性を示す図。
【図１１】従来技術において、リファレンス印加電圧Vccが上昇してリファレンス電流値が上昇してしまった場合を示す図。
【符号の説明】
【００３２】
100…フラッシュメモリ装置、110…メモリセル選択部、111…アドレスバッファ、112…ロウデコーダ、113…カラムセレクタ、120…リードリファレンス電流生成回路、121…定電流生成回路、122…カレントミラー回路、123…ダミーカラムセレクタ、130…センスアンプ、140…リード電圧生成回路、141…正転増幅器、150…書込消去電圧生成回路、220…カレントミラー回路、230…カレントミラー回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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