(57)【要約】【課題】チャネル長を、トランジスタごとに自由に設計が可能な半導体装置を提供する。【解決手段】複数の半導体柱２が立設された半導体基板１と、半導体柱２の外周面に設けられたゲート絶縁膜７と、半導体柱２の外周面を覆うゲート電極８と、半導体柱２の上側に設けられた第１不純物拡散領域３と、半導体柱２の下側に設けられた第２不純物拡散領域４と、を備え、第１不純物拡散領域３の厚さが半導体柱２ごとに異なっていることを特徴とする半導体装置。【選択図】図１
2010123721.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体柱が立設された半導体基板と、
前記半導体柱の外周面に設けられたゲート絶縁膜と、
前記半導体柱の外周面を覆うゲート電極と、
前記半導体柱の上側に設けられた第１不純物拡散領域と、
前記半導体柱の下側に設けられた第２不純物拡散領域と、を備え、
前記第１不純物拡散領域の厚さが前記半導体柱ごとに異なっていることを特徴とする半導体装置。
【請求項２】
複数の半導体柱が立設された半導体基板と、
前記半導体柱の外周面に設けられたゲート絶縁膜と、
前記半導体柱の外周面を覆うゲート電極と、
前記半導体柱の上側に設けられた第１不純物拡散領域と、
前記半導体柱の下側に設けられた第２不純物拡散領域と、を備え、
前記ゲート電極のゲート長が前記半導体柱ごとに異なっていることを特徴とする半導体装置。
【請求項３】
前記第１不純物拡散領域と前記第２不純物拡散領域との最短距離が、前記半導体柱ごとに異なっていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１不純物拡散層の厚さが、前記ゲート電極のゲート長に対して自己整合的に調整されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
隣接する前記ゲート電極同士が一体化されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１不純物拡散領域の上方にコンタクトを介して接続されるキャパシタを備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１不純物拡散領域の上方にコンタクトを介して接続される相変化層を備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体装置の製造方法であって、
半導体基板上に複数の半導体柱を形成する工程と、
前記半導体柱の各々の外周面にゲート絶縁膜を形成する工程と、
前記半導体柱の各々の外周面を覆うゲート電極を形成する工程と、
前記半導体柱の下側に第２不純物拡散領域を形成する工程と、
前記ゲート電極の一部をエッチングして、前記ゲート電極のゲート長を前記半導体柱ごとに異なる長さに調整する工程と、
前記半導体柱の上側に第１不純物拡散領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第１不純物拡散領域の厚さを前記半導体柱ごとに異なる厚さに調整することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１不純物拡散領域の厚さを、前記ゲート電極のゲート長に対して自己整合的に調整することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体技術の進歩、特に微細加工技術の進歩により、トランジスタやメモリセルの小型化と大容量化とが急速に進んでいる。その一つとして、半導体基板に形成した柱状の半導体の側壁を利用してトランジスタやメモリセルが構成されたデバイス（以下、縦型トランジスタと称す）が提案されている。
【０００３】
縦型トランジスタでは、トランジスタやメモリセルのゲート長方向が半導体柱の高さ方向であるため、短チャネル効果を抑制しつつ、微細化が容易である。また、高さ方向に素子を重ねることで面積を増やすことなく高密度化が可能であるため、低コスト、大容量化を実現する手法として期待されている。さらに、部分空乏型もしくは完全空乏型構造の素子を形成することが比較的容易であり、電界集中効果を利用して高速デバイスや低消費電力の素子を形成することができるといった優れた特徴を有している。
【０００４】
ところで、一般にトランジスタのゲート長は、長すぎるとチャネル抵抗が大きくなり、短すぎると短チャネル効果が起こる。また、チャネル抵抗や短チャネル効果はトランジスタの上部拡散層注入条件、下部拡散層注入条件、チャネル注入条件により影響を受ける。このため、電子回路の中でのトランジスタの使い方や、注入条件により、トランジスタごとのゲート長の長さを変更したい場合があった。すなわち、複数のゲート長のトランジスタを同一基板上に同時に作成したいという要請があった。
【０００５】
このような半導体装置として、特許文献１の図１には、縦型トランジスタ及びプレーナ型トランジスタの両方を同一基板上に形成した半導体装置が記載されている。この半導体装置によれば、縦型トランジスタのゲート長とプレーナ型トランジスタのゲート長とを別々の長さに自由に設計することができる。
【特許文献１】特開２００７−１３４５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の半導体装置では、縦型トランジスタとプレーナ型トランジスタとの両方を形成するため、プロセスフローが長く、製造コストが高くなり、生産性が低下するという問題があった。
【課題を解決するための手段】
【０００７】
上記の事情を鑑みて、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、複数の半導体柱が立設された半導体基板と、前記半導体柱の外周面に設けられたゲート絶縁膜と、前記半導体柱の外周面を覆うゲート電極と、前記半導体柱の上側に設けられた第１不純物拡散領域と、前記半導体柱の下側に設けられた第２不純物拡散領域と、を備え、前記第１不純物拡散領域の厚さが前記半導体柱ごとに異なっていることを特徴とする。
【０００８】
また、複数の半導体柱が立設された半導体基板と、前記半導体柱の外周面に設けられたゲート絶縁膜と、前記半導体柱の外周面を覆うゲート電極と、前記半導体柱の上側に設けられた第１不純物拡散領域と、前記半導体柱の下側に設けられた第２不純物拡散領域と、を備え、前記ゲート電極のゲート長が前記半導体柱ごとに異なっていることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板上に複数の半導体柱を形成する工程と、前記半導体柱の各々の外周面にゲート絶縁膜を形成する工程と、前記半導体柱の各々の外周面を覆うゲート電極を形成する工程と、前記半導体柱の下側に第２不純物拡散領域を形成する工程と、前記ゲート電極の一部をエッチングして、前記ゲート電極のゲート長を前記半導体柱ごとに異なる長さに調整する工程と、前記半導体柱の上側に第１不純物拡散領域を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置によれば、第１不純物拡散領域の厚さ及びゲート長が半導体柱ごとに異なる構成となっている。このため、短チャネル効果とチャネル抵抗との間でトレードオフの関係にあるチャネル長及びゲート長を、トランジスタごとに自由に設計が可能な半導体装置を提供することができる。
【００１１】
本発明の半導体装置によれば、短チャネル効果とチャネル抵抗との間でトレードオフの関係にあるチャネル長及びゲート長がトランジスタごとに異なる半導体装置を容易に製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した半導体装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
＜第１の実施形態＞
（半導体装置）
図１は、本発明を適用した第１の実施形態である半導体装置の断面構造を示す模式図である。本実施形態の半導体装置は、図１（ａ）〜図１（ｃ）に示すような、複数の縦型トランジスタ１０１〜１０３を備えて概略構成されている。
【００１４】
縦型トランジスタ１０１〜１０３は、シリコン基板（半導体基板）１上にシリコンピラー（半導体柱）２がそれぞれ立設されている。シリコンピラー２は、縦型トランジスタ１０１〜１０３のボディ部を構成する柱状の半導体層である。
【００１５】
シリコンピラー２の上側と下側にはそれぞれ不純物拡散層が形成されている。例えば、本実施形態では、図１（ａ）〜図１（ｃ）に示すように、各シリコンピラー２の上側に形成された上部拡散層（第１不純物拡散領域）３（３ａ〜３ｃ）はソース拡散層であり、各シリコンピラー２の下側に形成された下部拡散層（第２不純物拡散領域）４はドレイン拡散層である。上部拡散層３ａ〜３ｃと下部拡散層４との間に挟まれたシリコンピラー２の中央部がボディ部５（５ａ〜５ｃ）である。
【００１６】
上部拡散層３ａ〜３ｃは、シリコンピラー２の上側のシリコン層に不純物拡散して形成したものである。また、下部拡散層４は、各シリコンピラー２の周囲のシリコン基板１の表面側に不純物拡散して形成したものである。なお、ボディ部５ａ〜５ｃは、各縦型トランジスタ１０１〜１０３のチャネル領域であり、閾値電圧を調整するためにそれぞれ不純物拡散されていてもよい。さらに、上部拡散層３ａ〜３ｃは、ドレイン拡散層であってもよく、下部拡散層４は、ソース拡散層であってもよい。
【００１７】
上部拡散層３ａ〜３ｃの厚さは、図１（ａ）〜図１（ｃ）に示すように、シリコンピラー２ごとにそれぞれ異なっている。これにより、上部拡散層３ａ〜３ｃと下部拡散層４との最短距離、すなわち、チャネル長が縦型トランジスタ１０１〜１０３ごとにそれぞれ異なっている。
【００１８】
シリコンピラー２の周囲に露出したシリコン基板１の表面には、酸化膜（絶縁膜）６がそれぞれ形成されている。酸化膜６は、シリコンピラー２の周囲をそれぞれ覆っている。下部拡散層４は、酸化膜６の下方に、酸化膜６と平面視で重なるようにそれぞれ配置されており、酸化膜６によって下部拡散層４と各ゲート電極８（８ａ〜８ｂ）とがそれぞれ電気的に絶縁されている。また、下部拡散層４は、隣接するシリコンピラー２を電気的に接続している。
【００１９】
シリコンピラー２の表面には、ゲート絶縁膜７がそれぞれ形成されている。このゲート絶縁膜７には、酸化膜を用いることができるが、ハフニウム（Ｈｆ）を含む高誘電率の材料やその他の絶縁膜を用いてもよい。
【００２０】
ゲート絶縁膜７を介してシリコンピラー２の表面にゲート電極８ａ〜８ｃがそれぞれ形成されている。このゲート電極８ａ〜８ｃは、不純物注入された多結晶シリコン（以下、単にポリシリコンと記載する）から構成されているが、材質は特に限定されるものではなく、シリサイドやメタル材料等を適用することができる。
【００２１】
ゲート電極８ａ〜８ｃの各ゲート長は、図１（ａ）〜図１（ｃ）に示すように、シリコンピラー２ごとにそれぞれ異なっている。すなわち、ゲート長が縦型トランジスタ１０１〜１０３ごとにそれぞれ異なっている。また、ゲート電極８ａ〜８ｃの上端は、それぞれ上部拡散層３ａ〜３ｃの下端付近の高さとされている。すなわち、上部拡散層３ａ〜３ｃの厚さは、ゲート電極８ａ〜８ｃの各ゲート長に対してそれぞれ自己整合的に調整されている。
【００２２】
上部拡散層３ａ〜３ｃの上側には、コンタクト９がそれぞれ形成されている。ゲート電極８ａ〜８ｃの上方には、上部拡散層３ａ〜３ｃとコンタクト９とを覆うように、酸化膜１０（１０ａ〜１０ｃ）がそれぞれ形成されている。
【００２３】
ゲート絶縁膜７は、シリコンピラー２の外周面を覆って酸化膜６及び酸化膜１０ａ〜１０ｃとそれぞれ接続されている。下部拡散層４、シリコンピラー２のボディ部５ａ〜５ｃ、上部拡散層３ａ〜３ｂ及びコンタクト９は、ゲート絶縁膜７、酸化膜６及び酸化膜１０ａ〜１０ｃによってゲート電極８ａ〜８ｃと電気的にそれぞれ絶縁されている。また、酸化膜６、ゲート電極８ａ〜８ｃ、酸化膜１０ａ〜１０ｃを覆って層間絶縁膜１１が形成されている。なお、層間絶縁膜１１等の絶縁膜は酸化膜、窒化膜だけでなく、ＳｉＯＮ、ＳｉＯＣやその他の絶縁材料を適用しても良い。
【００２４】
（半導体装置の製造方法）
図２〜図１３は、第１実施形態の半導体装置の製造方法の説明図である。
【００２５】
まず、図２に示すように、シリコン基板１を熱酸化してシリコン基板１上に酸化膜１２を１０ｎｍ形成する。次に、酸化膜１２の上にＣＶＤ等を用いて窒化膜１３を６０ｎｍ形成する。
【００２６】
次に、図３に示すように、公知のフォトリソグラフィ工程およびドライエッチング工程を用いて、酸化膜１２および窒化膜１３をパターニングする。次に、窒化膜１３をハードマスクとしてシリコン基板１を深さ１５０ｎｍ程度エッチングして、単位トランジスタのボディ部となるシリコンピラー２を形成する。
【００２７】
次に、図４に示すように、シリコンピラー２の側面及びシリコン基板１の露出部分を４ｎｍ程度熱酸化し、酸化膜６及びゲート絶縁膜７を形成する。次に全面にゲート電極となるポリシリコン１４を２０ｎｍ程度成膜する。
【００２８】
次に、図５に示すように、ポリシリコン１４のエッチバックを行い、シリコンピラー２の側面のみにゲート電極８を形成する。
【００２９】
次に、図６に示すように、不純物、例えばＮ型トランジスタの場合はヒ素のイオン注入を行い、シリコンピラー２の下側に下部拡散層４を形成する。下部拡散層４の注入は、例えば、１０ＫｅＶ、１×１０１５ａｔｏｍｓ／ｃｍ２の条件で行うことができる。このときシリコンピラー２の上側には窒化膜１３が形成されており、また、その膜厚は６０ｎｍ程度であり、シリコンピラー２の下側にある酸化膜６の４ｎｍよりも十分に厚いため、シリコンピラー２の上側には不純物拡散層が形成されない。
【００３０】
次に、図７に示すように、酸化膜６及びゲート電極８を覆うように、全面に層間絶縁膜１１を成膜した後、公知のＣＭＰ技術を用いて窒化膜１３の上面が露出するように平坦化する。なお、図２〜図７には、一つのシリコンピラー２のみ記載しているが、本実施形態の半導体装置では、シリコン基板１上に複数のシリコンピラー２が形成される。以下の図８〜図１３の（ａ）〜（ｃ）には、チャネル長及びゲート長が異なる縦型トランジスタをそれぞれ記載する。
【００３１】
次に、ゲート電極８の一部をエッチングして、ゲート電極８のゲート長をシリコンピラー２ごとに異なる長さに調整する。具体的には、公知のフォトリソグラフィ工程を用いて、図８（ａ）のシリコンピラー２の上方がレジストで覆われ、図８（ｂ）及び図８（ｃ）のシリコンピラー２の上方が開口するようにレジストパターン１５を形成する。次に、レジストパターン１５をマスクにして、ゲート電極８ｂ，８ｃをエッチングする。
【００３２】
次に、レジストパターン１５を剥離した後、再度リソグラフィ工程を用いて、図９（ａ）及び図９（ｂ）のシリコンピラー２の上方がレジストで覆われ、図９（ｃ）のシリコンピラー２の上方が開口するようにレジストパターン１６を形成する。次に、レジストパターン１６をマスクにして、ゲート電極８ｃをエッチングする。
【００３３】
次に、図１０（ａ）〜図１０（ｃ）に示すように、レジストパターン１６を剥離した後、ゲート電極８ａ〜８ｂをエッチングする。このようにして、ゲート電極８のゲート長をシリコンピラー２ごとに異なる長さに調整する。本例では、シリコンピラー２ごとにゲート電極８ａ〜８ｃの３つのゲート長に調整しているが、上記方法を繰り返すことにより、さらに多くのゲート長に調整することが可能である。
【００３４】
次に、図１１（ａ）〜図１１（ｃ）に示すように、プラズマドーピングを行い、不純物を注入してシリコンピラー２の上側に上部拡散層３を形成する。上部拡散層３を形成する際、上部拡散層３の厚さをシリコンピラー２ごとに異なる厚さに調整する。プラズマドーピングは、ゲート酸化膜を通過するエネルギーで行う。例えば、不純物としてヒ素を用い、１０ＫｅＶ、１×１０１５ａｔｏｍｓ／ｃｍ２の条件で行うことができる。
ここで、プラズマドーピングによる不純物の注入は、等方性のイオン注入であり、ゲート電極８ａ〜８ｃから露出するゲート絶縁膜７を通過してシリコンピラー２に等方的に不純物が注入される。すなわち、ゲート電極８ａ〜８ｃに覆われていない部分に選択的に上部拡散層３ａ〜３ｃを形成することができる。また、本実施形態では、すべてのシリコンピラー２に対して同じ条件を適用することができる。
このようにして、上部拡散層３の厚さをシリコンピラー２ごとに異なる厚さに調整する。本例では、シリコンピラー２ごとに上部拡散層３ａ〜３ｃの３つの厚さに調整しているが、上記方法により、さらに多くの厚さに調整することが可能である。
【００３５】
次に、図１２（ａ）〜図１２（ｃ）に示すように、ゲート電極８ａ〜８ｃをエッチングして出来た空隙を充填するように、ＣＶＤ等を用いて酸化膜１０ａ〜１０ｃを堆積させた後に、ＣＭＰ技術を用いて平坦化する。次に窒化膜１３を熱リン酸でそれぞれ除去する。
【００３６】
次に、図１３（ａ）〜図１３（ｃ）に示すように、ボディ部５ａ〜４ｃにトランジスタの閾値電圧を調整するためのチャネル注入を行う。チャネル注入は、例えば、ボロンを２０ＫｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行う。また、チャネル注入は、閾値電圧を調整したいトランジスタごとに、リソグラフィ工程により各トランジスタの上部を開口して個々に行っても良く、他のエネルギー条件、他のドーズ量、他のドーパントを用いて行っても良い。
【００３７】
次に、図１３（ａ）〜図１３（ｃ）に示すように、ドライエッチングにより、酸化膜１２及び酸化膜１０ａ〜１０ｃの一部を除去して上部拡散層３ａ〜３ｃの上面を露出させる。次に、酸化膜を除去した空隙に、例えばＷ／ＴｉＮ／Ｔｉで形成された金属を埋め込み、上部拡散層３ａ〜３ｃに対するコンタクト９をそれぞれ形成する。これによって、縦型トランジスタ１０１〜１０３を備えた半導体装置が完成する。
【００３８】
以上説明したように、本実施形態の半導体装置によれば、上部拡散層３ａ〜３ｃの厚さ及びゲート電極８ａ〜８ｃのゲート長がシリコンピラー２ごとに異なるため、短チャネル効果とチャネル抵抗との間でトレードオフの関係にあるチャネル長及びゲート長を、プレーナ型トランジスタを形成することなく縦型トランジスタ１０１〜１０３のみで形成することができる。すなわち、チャネル長及びゲート長が異なる複数の縦型トランジスタ１０１〜１０３を同一基板上に同時に形成することができる。
【００３９】
また、本発明の半導体装置の製造方法によれば、短チャネル効果とチャネル抵抗との間でトレードオフの関係にあるチャネル長及びゲート長が異なる複数の縦型トランジスタ１０１〜１０３を同一基板上に同時に形成された半導体装置を容易に製造することができる。
【００４０】
＜第２の実施形態＞
次に、本発明を適用した第２の実施形態について説明する。
図１４は、第２実施形態の半導体装置の製造方法の説明図である。
【００４１】
第２の実施形態の半導体装置の製造方法については、第１の実施形態の半導体装置の製造方法とは、上部拡散層３の形成方法が異なるものであり、その他の工程については、第１実施形態の製造方法と同一であるため、説明を省略する。
【００４２】
本実施形態の上部拡散層３の形成方法は、先ず、第１実施形態の図１０（ａ）〜１０（ｃ）に示すように、ゲート電極８ａ〜８ｃのゲート長をそれぞれ調整する。次に、図１４（ａ）〜図１４（ｃ）に示すように、ゲート電極８ａ〜８ｃの上端より上方であってシリコンピラー２の側面を覆うゲート絶縁膜７を酸化膜ウェットエッチングにより除去する。これにより、ゲート電極８ａ〜８ｃの上端より上方のシリコンピラー２の側面が表出する。次に、プラズマドーピングを行なって、上部拡散層３ａ〜３ｃをそれぞれ形成する。
【００４３】
次に、ゲート電極８ａ〜８ｃの上方の空隙を充填するように、ＣＶＤ等を用いて酸化膜を堆積させた後に、ＣＭＰ技術を用いて平坦化する。その後のフローは上記第１実施形態と同様である。
【００４４】
本実施形態の半導体装置の製造方法によれば、プラズマドーピングを行って上部拡散層３を形成する際に、ゲート電極８の上端より上方のシリコンピラー２の側面を覆うゲート酸化膜を除去するため、ゲート電極８の上端より上方のシリコンピラー２の側面が表出する。これにより、プラズマドーピングの際、ヒ素等の不純物がゲート酸化膜を通過しないため、低いエネルギー条件を用いることができる。さらに、ゲート電極８の上端より上方のシリコンピラー２の側面が表出するため、上部拡散層３の厚さをシリコンピラー２ごとに異なる厚さに容易に調整することができる。
【００４５】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。例えば、第１及び第２実施形態では縦型トランジスタ１０１〜１０３の下部拡散層４は、隣接するトランジスタ間で分離されていないが、図１５（ａ）〜図１５（ｃ）に示すように、縦型トランジスタ１２１〜１２３の下部拡散層が、埋め込み絶縁膜からなるＳＴＩ素子分離領域１７によって下部拡散層４ａ〜４ｃにそれぞれ分離されていても良い。
【００４６】
また、図１６（ａ）〜図１６（ｆ）に示すように、本発明の半導体装置は、チャネル長及びゲート長の異なる縦型トランジスタ１３１〜１３３のシリコンピラー３２の断面形状が円形であってもよく、矩形であってもよい。
【００４７】
また、図１７に示すように、チャネル長及びゲート長の異なる３つの縦型トランジスタ１４１〜１４３をＳＴＩ素子分離領域１７で分離し、層間絶縁膜１１上に配線層１８と層間絶縁膜１９をさらに形成してもよい。このように、コンタクト９を介して配線層１８と接続することで、デバイスの回路から自由にチャネル長及びゲート長の異なるトランジスタを配置することができる。
【００４８】
また、縦型トランジスタの上部拡散層の上方にコンタクトを介して接続されるキャパシタを配置してもよい。さらに、図１８に示すように、縦型トランジスタ１５１の上部にキャパシタ２０を配置し、縦型トランジスタ１５２の上部に配線層１８をそれぞれ配置しても良い。更にまた、配線層１８及びキャパシタ２０に変えて、上部拡散層３の上方にコンタクト９を介して接続される層変化層を配置してもよい。その場合には、本発明の半導体装置は、層変化メモリとして利用することもできる。
【００４９】
また、図１９に示すように、隣接する縦型トランジスタ１６１〜１６３のチャネル長及びゲート長が連続して増加又は減少するようにトランジスタを配置してもよい。さらに、隣接するゲート電極８同士が一体化されていてもよい。更にまた、隣接する酸化膜１０同士が一体化されていてもよい。
【００５０】
また、図２０に示すように、縦型トランジスタ１７１〜１７４の各下部拡散層４の下方に、配線層２１をそれぞれ形成しても良い。なお、この配線層２１は、不純物注入されたシリコンでもよく、シリサイドでもよく、メタル材料でも良い。
【００５１】
また、図２１に示すように、縦型トランジスタ１８１〜１８４の各下部拡散層４の下方に、配線層２１をそれぞれ形成し、縦型トランジスタ１８１〜１８４の各上部拡散層３の上方にコンタクト９を介して接続されるキャパシタ２０をそれぞれ形成して、全体としてＤＲＡＭとして利用してもよい。さらに、キャパシタ２０を層変化層として置き換えて、層変化メモリとして利用してもよい。
【００５２】
また、本発明の半導体装置を構成する各縦型トランジスタは、通常のトランジスタとして利用してもよく、トランジスタのボディに正孔をためてメモリ動作させるFloating Body Cell（ＦＢＣ）として利用しても良い。
【００５３】
また、各トランジスタのゲート中にフローティング部や窒化膜などの電子トラップ部を設け、フラッシュメモリとして利用しても良い。
【図面の簡単な説明】
【００５４】
【図１】図１（ａ）〜図１（ａ）は、本発明を適用した第１の実施形態である半導体装置の断面構造を示す模式図である。
【図２】図２は、第１実施形態の半導体装置の製造方法の説明図である。
【図３】図３は、第１実施形態の半導体装置の製造方法の説明図である。
【図４】図４は、第１実施形態の半導体装置の製造方法の説明図である。
【図５】図５は、第１実施形態の半導体装置の製造方法の説明図である。
【図６】図６は、第１実施形態の半導体装置の製造方法の説明図である。
【図７】図７は、第１実施形態の半導体装置の製造方法の説明図である。
【図８】図８（ａ）〜図８（ｃ）は、第１実施形態の半導体装置の製造方法の説明図である。
【図９】図９（ａ）〜図９（ｃ）は、第１実施形態の半導体装置の製造方法の説明図である。
【図１０】図１０（ａ）〜図１０（ｃ）は、第１実施形態の半導体装置の製造方法の説明図である。
【図１１】図１１（ａ）〜図１１（ｃ）は、第１実施形態の半導体装置の製造方法の説明図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第１実施形態の半導体装置の製造方法の説明図である。
【図１３】図１３（ａ）〜図１（ｃ）は、第１実施形態の半導体装置の製造方法の説明図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、第２実施形態の半導体装置の製造方法の説明図である。
【図１５】図１５（ａ）〜図１５（ａ）は、本発明の変形例の説明図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、本発明の変形例を説明するための断面模式図であり、（ｄ）は（ａ）中のＡ−Ａ’線に沿った断面図、（ｅ）は（ｂ）中のＢ−Ｂ’線に沿った断面図、（ｆ）は（ｃ）中のＣ−Ｃ’線に沿った断面図である。
【図１７】図１７は、本発明の変形例を説明するための断面模式図である。
【図１８】図１８は、本発明の変形例を説明するための断面模式図である。
【図１９】図１９は、本発明の変形例を説明するため図であり、（ａ）は断面図、（ｂ）は（ａ）中のＤ−Ｄ’線に沿った断面図である。
【図２０】図２０は、本発明の変形例を説明するための断面模式図である。
【図２１】図２１は、本発明の変形例を説明するための断面模式図である。
【符号の説明】
【００５５】
１…シリコン基板（半導体基板）
２…シリコンピラー（半導体柱）
３…上部拡散層（第１不純物拡散領域）
４…下部拡散層（第２不純物拡散領域）
５…ボディ部
６，１０，１２…酸化膜（絶縁膜）
７…ゲート絶縁膜
８…ゲート電極
９…コンタクト
１１，１９…層間絶縁膜
１３…窒化膜
１４…ポリシリコン
１５，１６…レジストパターン
１７…ＳＴＩ素子分離領域
１８，２１…配線層
１０１〜１０３，１２１〜１２３，１３１〜１３３，１４１〜１４３，１５１，１５２，１６１〜１６３，１７１〜１７４，１８１〜１８４…縦型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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