(57)【要約】【課題】リフトオフ工程時に不良が発生する確率が高くなり、歩留まりが低減する。【解決手段】第1のパターン工程によって、前記ソース電極とドレイン電極上に保留するドープ半導体層と、薄膜トランジスターのソース電極及びドレイン電極と、データラインと、画素電極と、を形成するステップ1と、ステップ1を経た透明基板の全体において半導体薄膜を堆積し、第2のパターン工程によって薄膜トランジスターのチャネルを備える半導体層のパターンを形成するステップ2と、ステップ2を経た透明基板の全体において絶縁薄膜とゲート金属薄膜を堆積し、第3のパターン工程によってゲートラインと薄膜トランジスターのゲート電極を備えるパターンを形成し、前記ゲート電極は前記薄膜トランジスターのチャネル上に位置させるステップ3と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
ゲート電極領域、データライン領域、半導体層領域、ソース電極領域、ドレイン電極領域、ゲートライン領域、画素電極領域を備えるTFT-LCDアレイ基板の製造方法であって、
透明基板において透明導電薄膜、ソースドレイン金属薄膜およびドープ半導体薄膜を順に堆積し、第1のパターン工程によって、前記ソース電極とドレイン電極上に保留するドープ半導体層と、薄膜トランジスターのソース電極及びドレイン電極と、データラインと、画素電極と、を形成するステップ1と、
ステップ1を経た透明基板の全体において半導体薄膜を堆積し、第2のパターン工程によって薄膜トランジスターのチャネルを備える半導体層のパターンを形成するステップ2と
ステップ2を経た透明基板の全体において絶縁薄膜とゲート金属薄膜を堆積し、第3のパターン工程によってゲートラインと薄膜トランジスターのゲート電極を備えるパターンを形成し、前記ゲート電極は前記薄膜トランジスターのチャネル上に位置させるステップ3と、を備えることを特徴とするTFT-LCDアレイ基板の製造方法。
【請求項２】
前記ステップ1は、
前記透明基板上に前記透明導電薄膜、前記ソースドレイン金属薄膜および前記ドープ半導体薄膜を順に堆積した後、前記ドープ半導体薄膜上に第1層のフォトレジストを塗布することと、
前記データライン領域、ソース電極領域及びドレイン電極領域の第1層のフォトレジストは、第1の厚さ、前記画素電極領域の第1のフォトレジストは、前記第1の厚さよりも薄い第2の厚さを、それぞれ備えるように、デュアルトンマスクにより、前記第1のフォトレジストに対して露光及び現像処理を行い、他の領域は前記第1のフォトレジストを存在させないことと、
第1のエッチング工程により前記他の領域のドープ半導体薄膜、ソースドレイン金属薄膜及び透明導電薄膜を完全にエッチングして除去することと、
アッシング工程により、第2の厚さを有する第1層のフォトレジストを除去し、前記画素電極領域のドープ半導体薄膜を露出させることと、
第2のエッチング工程により前記画素電極領域のドープ半導体薄膜、ソースドレイン金属薄膜をエッチングして除去することと、
残留した第1層のフォトレジストを除去することと、を備えることを特徴とする請求項1に記載のTFT-LCDアレイ基板の製造方法。
【請求項３】
前記ステップ2は、
ステップ1を経た透明基板の全体に前記半導体薄膜を堆積した後、 前記半導体薄膜上に第2のフォトレジストを塗布することと、
マスクにより前記第2のフォトレジストに対して露光と現像処理を行い、前記半導体層領域のみに第2のフォトレジストを保留することと、
第3のエッチング工程により露出した半導体薄膜エッチングを除去することと、
残留した第2のフォトレジストを除去することと、を備えることを特徴とする請求項1に記載のTFT-LCDアレイ基板の製造方法。
【請求項４】
前記ステップ3は、
ステップ2を経た透明基板の全体に、前記絶縁薄膜と前記ゲート金属薄膜を堆積した後、前記ゲート金属薄膜上に第3のフォトレジストを塗布することと、
マスクにより前記第3のフォトレジストに対して露光と現像処理を行い、前記ゲート電極領域とゲートライン領域のみに第3のフォトレジストを保留することと、
第4のエッチング工程により露出したゲート金属薄膜をエッチングして除去することと、
残留した第3のフォトレジストを除去することと、を備えることを特徴とする請求項1に記載のTFT-LCDアレイ基板の製造方法。
【請求項５】
前記絶縁薄膜は、SiNx、SiOx又はSiOxNyの単層薄膜であり、或いはこれらの材料を任意に組み合わせ複数層に堆積して形成されている複数層薄膜であることを特徴とする請求項1に記載のTFT-LCDアレイ基板の製造方法。
【請求項６】
前記ソースドレイン金属薄膜は、モリブデン、アルーミニウム、アルーミニウムネオジム合金、タングステン、クロミウム又は銅からなる単層薄膜であり、或いは上記金属を任意に組み合わせて形成されている複数層薄膜であることを特徴とする請求項1に記載のTFT-LCDアレイ基板の製造方法。
【請求項７】
前記ゲート金属薄膜は、モリブデン、アルーミニウム、アルーミニウムネオジム合金、タングステン、クロミウム、銅からなる単層薄膜であり、或いは上記金属を任意に組み合わせて形成されている複数層薄膜であることを特徴とする請求項1に記載のTFT-LCDアレイ基板の製造方法。
【請求項８】
りん酸と硝酸との混合物で製作されたエッチング剤により前記ソースドレイン金属薄膜をエッチングすることを特徴とする請求項1に記載のTFT-LCDアレイ基板の製造方法。
【請求項９】
硫酸又は過酸化物により前記透明導電薄膜をエッチングすることを特徴とする請求項2に記載のTFT-LCDアレイ基板の製造方法。
【請求項１０】
前記ソースドレイン金属薄膜がMo又はMo/Al/Moの積層である場合、前記ドープ半導体薄膜と前記ソースドレイン金属薄膜に対して連続的に二回のドライエッチングをすることを特徴とする請求項6に記載のTFT-LCDアレイ基板の製造方法。
【請求項１１】
TFT-LCDアレイ基板であって、
請求項1に記載のTFT-LCDアレイ基板の製造方法により製作することを特徴とするTFT-LCDアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はTFT-LCDアレイ基板およびその製造方法に関するものである。
【背景技術】
【０００２】
薄膜トランジスター液晶ディスプレー（Thin Film Transistor Liquid Crystal Display、TFT-LCDと略称する）は、主要的なフラットパネルディスプレー（Flat Panel Display、FPDと略称する）である。
【０００３】
図1は従来のTFT-LCDアレイ基板の平面概略図である。図1に示すように、従来のアレイ基板（Array Substrate）は、ゲートライン1と、データライン2と、薄膜トランジスター（Thin Firm Transistor、TFTと略称する）3と画素電極4とを備える。ゲートライン1は、透明基板11上に横方向に設けられ、データライン2は、透明基板11上に縦方向に設けられ、ゲートライン1とデータライン2とが交差するところにTFT 3が設けられている。TFT 3はアクティブスイッチ素子である。
【０００４】
図2は図1のA-A線に沿う断面図である。図2に示すように、従来のアレイ基板は、ゲート電極12、ゲート絶縁層13、半導体層14、ドープ半導体層15、ソース電極16、ドレイン電極17、パッシベーション層18を備える。上記構造はすべて透明基板11上に設けられている。ゲート電極12とゲートライン1とは一体上に形成され、ソース電極16とデータライン2とは一体に形成され、ドレイン電極17と画素電極4とは普段パッシベーション層ビア・ホール（via hole）により接続されている。ゲートライン1に導通信号を入力した場合に、アクティブ層（半導体層14とドープ半導体層15を備える）が導電され、データライン2のデータ信号はソース電極16からTFTチャネル（channel）19を経てドレイン電極17に至り、最後に画素電極4に入力する。画素電極4は、信号を受信した後に共通電極（TFT-LCDの種類によって、アレイ基板又はカラー膜基板上に設けることができ、図示しない）とともに液晶の回転を駆動するに用いられる電界を形成している。
【０００５】
現在、TFT-LCDアレイ基板は数回のパターン工程を通じて構造パターンを形成して製作されている。毎回のパターン工程においては、それぞれフォトレジストの塗布と、フォトレジストの露光及び現像と、エッチングと、フォトレジストの除去等のステップを備える。エッチング工程はドライエッチング又は湿式エッチングを備える。そのため、パターン工程の回数によってTFT-LCDアレイ基板の製造の煩わしさを判定でき、パターン工程の回数を減少させるのは製造コストの低減を意味する。
パターンニング工程の回数を減らすため、従来技術において、普段、デュアルトーンマスク及びリフトオフ（Lifting-off）を組合わせた工程が採用される。デュアルトーンマスクの原理として、マスクに対する光の透過率を制御することによって、選択的にフォトレジストの厚さを制御し、そして、フォトレジストが塗布された領域に対して、マルチステップの露光及びエッチングを行う。
【０００６】
例えば、デュアルトーンマスク及びリフトオフ（Lifting-off）を組合わせた工程により画素電極を形成する場合、後のリフトオフ工程を実行可能にするように、透明導電層を堆積し、画素電極のパターンを形成している周縁部分に断層を形成する。パッシベーション層をエッチング（etch）した時に、フォトレジスト（Photo resist、PRと略称する）をアンダーカット（under cut）に形成することができる。アンダーカットとは、内側に傾斜する斜辺を指す。アンダーカットを形成した後に、アンダーカット上に堆積した透明導電層はアンダーカットにおいて断層を形成し、フォトレジストのアンダーカット部分を露出している。その時、アンダーカット部分からフォトレジストを剥離し且つフォトレジストの上面の透明導電層を共に剥離することにより、画素電極パターンを得る。この方法はリフトオフ工程と言われている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、第2の絶縁層をエッチングしてフォトレジストのアンダーカットを形成した後、フォトレジストのアッシング（ashing）工程を実行する必要があるので、フォトレジストのアンダーカットを維持し難い。また、アンダーカットの形成程度が異なる問題もある。即ち、アンダーカットが内側に傾斜する度合いが異なる。これらによって、リフトオフ工程時に不良が発生する確率が高くなり、歩留まりが低減する。また、フォトレジストをアッシングした時に透明導電層を汚染し、高い不良率をもたらし、これに対応した煩わしい処理工程ももたらしている。
【課題を解決するための手段】
【０００８】
本発明の一実施形態はTFT-LCDアレイ基板の製造方法を提供する。前記アレイ基板は、ゲート電極領域、データライン領域、半導体層領域、ソース電極領域、ドレイン電極領域、ゲートライン領域および画素電極領域を備え、この製造方法は、
透明基板において透明導電薄膜、ソースドレイン金属薄膜およびドープ半導体薄膜を順に堆積し、第1のパターン工程によって、前記ソース電極とドレイン電極上に保留するドープ半導体層と、薄膜トランジスターのソース電極及びドレイン電極と、データラインと、画素電極と、を形成するステップ1と、
ステップ1を経た透明基板の全体において半導体薄膜を堆積し、第2のパターン工程によって薄膜トランジスターのチャネルを備える半導体層のパターンを形成するステップ2と、
ステップ2を経た透明基板の全体において絶縁薄膜とゲート金属薄膜を堆積し、第3のパターン工程によってゲートラインと薄膜トランジスターのゲート電極を備えるパターンを形成し、前記ゲート電極は前記薄膜トランジスターのチャネルの上に位置させるステップ3と、を備える。
【０００９】
本発明の他の実施形態は上記製造方法により得るTFT-LCDアレイ基板を提供する。
【図面の簡単な説明】
【００１０】
【図１】図1は従来のTFT-LCDアレイ基板の平面概略図である。
【図２】図2は図1のA-A線に沿う断面図である。
【図３】図3は本発明の実施形態に係わるTFT-LCDアレイ基板の平面図である。
【図４】図4は図3のA1-A1線に沿う断面図である。
【図５】図5は透明基板に透明導電薄膜、ソースドレイン金属薄膜およびドープ半導体薄膜を堆積した後の断面図である。
【図６】図6は図5の構造にフォトレジストを塗布した後に、フォトレジストに対して露光および現像処理を行った後の断面図である。
【図７】図7は図6の構造に対して第1のエッチング工程を行った後の断面図である。
【図８】図8は図7におけるフォトレジストに対してアッシング工程を行った後の断面図である。
【図９】図9は図8の構造に対して第2のエッチング工程を行った後の断面図である。
【図１０】図10は図9の構造に残留したフォトレジストを除去した後の断面図である。
【図１１】図11は図10の構造に半導体薄膜を堆積した後の断面図である。
【図１２】図12は図11の構造にフォトレジストを塗布した後の断面図である。
【図１３】図13は図12の構造に対してエッチング工程を行った後の断面図である。
【図１４】図14は図13の構造に絶縁薄膜を堆積した後の断面図である。
【図１５】図15は図14の構造にゲート金属薄膜を堆積した後の断面図である。
【図１６】図16は図15の構造にフォトレジストを塗布した後の断面図である。
【図１７】図17は図16の構造に対してエッチング工程を行った後の断面図である。
【図１８】図18は図17におけるフォトレジストを除去した後の断面図である。
【発明を実施するための形態】
【００１１】
以下は図面と実施形態を通じて、本発明の実施形態の技術案を更に詳細に説明する。
【００１２】
説明する必要になるのは、
1、本発明の実施形態において記載した、例えは、「XがY上に設けられる」と記載される場合、この「上」は、XとYとが接触する場合、XがYより上方に位置して接触しない場合の何れも含まれるという意味を持っている。本発明の実施形態における図面に示すように、透明基板を最下方に設けられるように規定する。
2、本発明の実施形態に記載のパターン工程とは、フォトレジストの塗布、フォトレジストの露光と現像、エッチング、フォトレジストの除去などの工程を備え、フォトレジストはポジティブーフォトレジストを例とする。
3、本発明の実施形態に記載の「ある領域」とは、あるパターンが透明基板上に上方より下方まで垂直的に投影する領域、即、この領域があるパターンと同じ形状を有することである。例えば、ゲートライン領域は、即ちゲートラインのパターンが透明基板に投影した領域、透明基板上にゲートラインパターンを設置しようとする領域でもあると理解できる。
【００１３】
図3は本発明の実施形態に係わるTFT-LCDアレイ基板の平面図であり、一つの画素ユニットの構造を示す。図3に示すように、本実施形態のTFT-LCDアレイ基板は主にゲートライン1’、データライン2’、TFT 3’と画素電極4’を備え、互いに正交しているゲートライン1’とデータライン2’は画素ユニットを規定し、TFT 3’と画素電極4’とは画素ユニット内に形成される。ゲートライン1’はTFT 3’にオン信号を提供することに用いられ、データライン2’は画素電極4’にデータ信号を提供することに用いられる。TFT 3’はアクティブスイッチ素子である。
【００１４】
図4は図3におけるA1-A1線に沿う断面図であり、TFTの構造を示す。図4に示すように、本発明の実施形態のTFTは、透明基板21、第1の透明導電部41、第2の透明導電部42、ソース電極26、ドレイン電極27、ドープ半導体層25、半導体層24、ゲート絶縁層23、及びゲート電極22を備える。第1の透明導電部41はソース電極領域260上に設けられ、且つ第1の透明導電部41は画素電極4’に接続されない。第1の透明導電部41上にソース電極26は設けられる。第2の透明導電部42はドレイン電極領域270に設けられ、且つ第2の透明導電部42と画素電極4’とは一体に形成されている。第2の透明導電部42上にドレイン電極27は設けられる。ソース電極26とドレイン電極27上にそれぞれドープ半導体層25が設けられ、ソース電極26とドレイン電極27との間にTFTチャネル領域が有している。ドープ半導体層25上に半導体層24は設けられ、半導体層24はTFTチャネル領域290上にも設けられ、TFTチャネル29が形成されている。ゲート絶縁層23は上記構造パターン上に設けられ、且つ透明基板21の全体を覆っている。ゲート絶縁層23上にゲート電極22が設けられ、ゲート電極22はTFTチャネル領域の上方に位置し、且つゲートライン1’に接続されている。
【００１５】
本発明の実施形態の上記技術案は、トップゲート電極構造であり、三回のパターン工程により製作することができ、工程のステップが簡単であり、工程のかかる時間が短く、生産効率が高く、生産コストが低いなどのメリットを有する。また、従来の三回のパターン工程によりアレイ基板を製造する方法と比較して、本発明の実施形態は、剥離（lift off）工程を必要としないので、工程の難しさを大きく簡単化し、製品の歩留まりを向上する。
【００１６】
図5〜図18は本発明の実施形態のTFT-LCDアレイ基板の製造プロセスを順に説明する。
【００１７】
図5は透明基板上に透明導電薄膜、ソースドレイン金属薄膜およびドープ半導体薄膜を堆積した後の断面図である。図5に示すように、まず、プラズマ強化化学気相堆積法（PECVD）、磁気スパッター法、熱蒸発法又は他の成膜方法により、透明基板21（ガラス基板又は石英基板）上に透明導電薄膜100、ソースドレイン金属薄膜200及びドープ半導体薄膜300を順に堆積する。ソースドレイン金属薄膜200は、モリブデン、アルミニウム、アルミニウムネオジム合金、タングステン、クロミウム、銅などの金属からなる単層薄膜でも、上記金属を任意に組み合わせ複数層に堆積して形成された複数層薄膜でもよい。透明導電薄膜100はインジウムスズ酸化物（ITO）、インジウム亜鉛酸化物（IZO）などでも良い。
【００１８】
図6は、図5の構造にフォトレジストを塗布した後、フォトレジストに対して露光および現像処理を行った後の断面図である。図6に示すように、データライン領域（図示しない）、ソース電極領域260及びドレイン電極領域270のフォトレジスト1000が第1の厚さH、画素電極領域40のフォトレジスト1000が第2の厚さhを有するように、ドープ半導体薄膜300上にフォトレジスト1000を一層塗布し、デュアルトン（dual tone）マスク（ハフトンマスク又はグレートンマスク）によってフォトレジスト1000に対して露光及び現像処理を行う。前記第1の厚さHは第2の厚さhよりも厚く、他の領域にフォトレジストが存在しない。
【００１９】
図7は図6の構造に対して第1のエッチング工程を行った後の断面図である。図7に示すように、形成されたフォトレジストパターンをエッチングマスクとし、第1のエッチング工程によって画素電極領域40、データライン領域、ソース電極領域260及びドレイン電極領域270以外の他の領域のドープ半導体薄膜300、ソースドレイン金属薄膜200と透明導電薄膜100を完全にエッチングして除去し、即ち、フォトレジスト1000で覆われない他の領域のドープ半導体薄膜300、ソースドレイン金属薄膜200と透明導電薄膜100をエッチングして除去する。具体的には、例えば、SF6、HCl、Cl2、Heの混合気体によりドープ半導体薄膜300（n+ a-Si:H）をエッチングし、りん酸と硝酸の混合物で製作されたエッチング剤によりソースドレイン金属薄膜200をエッチングし、硫酸又は過酸化物などのエッチング剤により透明導電薄膜100（ITO又はIZO）をエッチングする。
【００２０】
そこで、ドライエッチング可能なMo 又は Mo/Al/Moをソースドレイン金属薄膜200とした時に、ドープ半導体薄膜300とソースドレイン金属薄膜200に対して連続的なドライエッチングを行うこともできる。例えば、ドライエッチングを二回連続的に行ってもよく、ドライエッチングに続いて湿式エッチングを行っても良い。このようなエッチング方法はソースドレイン金属薄膜の種類によって変更することができる。
【００２１】
図8は図7におけるフォトレジストに対してアッシング工程を行った後の断面図である。図8に示すように、フォトレジストのアッシング工程によって第2の厚さh程度のフォトレジスト1000を除去して、画素電極領域40のドープ半導体薄膜300を露出し、他のフォトレジスト1000も相応して第2の厚さh程度薄くなる。
【００２２】
図9は図8の構造に対して第2のエッチング工程を行った後の断面図である。図9に示すように、第2のエッチング工程によって画素電極領域40のドープ半導体薄膜300とソースドレイン金属薄膜200を完全にエッチングして除去し、第1の透明導電部41、第2の透明導電部42、画素電極4’、ソース電極26、ドレイン電極27及びドープ半導体層25を形成している。
【００２３】
図10は図9の構造に残留したフォトレジストを除去した後の断面図である。
【００２４】
ここまで、図5〜図10に示した工程により第1のパターン工程を完成している。
【００２５】
図11は図10の構造に半導体薄膜を堆積した後の断面図である。PECVD又は他の成膜方法によって、半導体薄膜400を一層堆積する。本回の堆積の後、データライン領域、ソース電極領域260及びドレイン電極領域270において、半導体薄膜400がドープ半導体層25上に堆積し、画素電極領域40において、半導体薄膜400が画素電極4’上に堆積し、他の領域（TFTチャネル領域290を備える）において、半導体薄膜400が透明基板21上に堆積している。
【００２６】
図12は図11の構造にフォトレジストを塗布した後の断面図である。他の領域にフォトレジストが残留することなく、フォトレジスト2000が半導体領域240上を覆うように、まず、半導体薄膜400上にフォトレジスト2000を塗布し、次に、通常のマスクによりフォトレジスト2000に対して露光及び現像処理を行う。図12に示すように、半導体領域240はTFTチャネル領域290及び全部又は一部のソース電極領域260とドレイン電極領域270を備える。
【００２７】
図13は、図12の構造に対してエッチング工程を行った後の断面図である。図13に示すように、エッチング剤によってフォトレジストが覆わなかった半導体薄膜400をエッチングして除去し、半導体層24のパターンを形成している。図11において、半導体層24はTFTチャネル領域290および一部のソース電極領域260とドレイン電極領域270上に形成されている。TFTチャネル領域290上に位置する半導体層24にTFTチャネル29が形成されている。その後、図12に示した残留したフォトレジストを除去している。
【００２８】
ここまで、図11〜図13に示した工程により第2のパターン工程を完成している。
【００２９】
図14は図13の構造に絶縁薄膜を堆積した後の断面図である。図14に示すように、透明基板21の全体において、PECVD又は他の成膜方法によって絶縁薄膜を一層堆積し、ゲート絶縁層23を形成している。絶縁薄膜はSiNx、SiOx又はSiOxNyからなる単層薄膜であり、或いは上記材料を複数層堆積して形成された複数層薄膜でもある。
【００３０】
図15は図14の構造にゲート金属薄膜を堆積した後の断面図である。図15に示すように、磁気スパッター法、熱蒸発法又は他の成膜方法によって、ゲート金属薄膜500を一層堆積している。ゲート金属薄膜500はモリブデン、アルーミニウム、アルーミニウムネオジム合金、タングステン、クロミウム、銅などの金属からなる単層薄膜でも良く、上記金属を任意に組み合わせ複数層に堆積して形成された複数層薄膜でも良い。
【００３１】
図16は図15の構造にフォトレジストを塗布した後の断面図である。図16に示すように、他の領域にフォトレジストが残留することなく、フォトレジスト3000がゲートライン領域（図示しない）及びゲート電極領域220を覆うように、まず、ゲート金属薄膜500上にフォトレジスト3000を塗布し、次に、通常のマスクによってフォトレジスト3000に対して露光および現像処理を行う。ゲート電極領域220は、全部TFTチャネル領域290、及び全部又は一部のソース電極領域260とドレイン電極領域270を備える。
【００３２】
図17は図16の構造に対してエッチング工程を行った後の断面図である。図17に示すように、エッチング剤によってフォトレジスト3000が覆わなかったゲート金属薄膜500をエッチングして除去し、ゲート電極22及びゲートラインのパターンを形成している。
【００３３】
図18は図17におけるフォトレジストを除去した後の断面図である。
【００３４】
ここまで、図14〜図18に示した工程により第3のパターン工程を完成して、本発明の実施形態のTFT-LCDアレイ基板を得る。
本発明の実施形態は、まず透明導電薄膜、ソースドレイン金属薄膜およびドープ半導体薄膜を堆積した後、フォトレジストのアッシング工程を行っているため、従来技術においてフォトレジストアッシング工程を行った後に透明導電層を堆積することと比較して、アッシング工程が透明導電層への汚染を回避し、製品の歩留まりを向上する。   
最後に、以下のように説明する必要がある。即ち、上記実施形態は、本発明の技術案を説明するに用いられるものだけであり、それを限定するものではない。好ましい実施形態を参照して本発明を詳細に説明したが、当業者は、依然として本発明の技術案を補正し、或いは均等的な取替を行うことができる。この補正又は取替えにより補正後の技術案は本発明の各実施例の技術案の主旨と範囲から逸脱させることがないと理解すべきである。
【符号の説明】
【００３５】
1、1’  ・・・  ゲートライン
2、2’  ・・・  データライン
3、3’  ・・・  薄膜トランジスター
4、4’  ・・・  画素電極
11  ・・・  透明基板
12  ・・・  ゲート電極
13  ・・・  ゲート絶縁層
14  ・・・  半導体層
15  ・・・  ドープ半導体層
16  ・・・  ソース電極
17  ・・・  ドレイン電極
18  ・・・  パッシベーション層
19 ・・・  TFTチャネル
21  ・・・  透明基板
22  ・・・  ゲート電極
23  ・・・  ゲート絶縁層
24  ・・・  半導体層
25  ・・・  ドープ半導体層
26  ・・・  ソース電極
27  ・・・  ドレイン電極
29   ・・・  TFTチャネル
40   ・・・  画素電極領域
41、42  ・・・  透明導電部
100   ・・・  電薄膜
200   ・・・  ソースドレイン金属薄膜
220  ・・・  ゲート電極領域
260  ・・・  ソース電極領域
270  ・・・  ドレイン電極領域
290   ・・・  TFTチャネル領域
300   ・・・  ドープ半導体薄膜
500   ・・・  ゲート金属薄膜
1000、3000    ・・・  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１２】
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【図１６】
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【図１７】
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