(57)【要約】【課題】基板全体にわたって一連の材料、工程、および工程順序の統合スキームをより効果的にスクリーニングして分析する方法を提供すること。【解決手段】材料、単位工程および工程順序の変化を使用する加工技術を分析および最適化するための方法が提供される。本方法では、半導体製造工程順序および構造体のサブセットが最適化のために分析される。該製造工程順序の該サブセットの実行中、一定の構造を作成するための該材料、単位工程および工程順序が変化する。コンビナトリアル処理中、該材料、単位工程または工程順序は、半導体基板の個別の領域間で変化し、該領域のそれぞれの範囲内で、該工程は、商業用製造作業の結果の典型である、実質的に均一または一貫性のある結果を生み出す。工程順序を最適化するためのツールも提供される。【選択図】図３
2010123996.tif 000002
【特許請求の範囲】
【請求項１】
一連の半導体製造動作のコンビナトリアル方式工程順序統合最適化のための方法であって、
複数の領域と、該複数の領域内の少なくとも部分的に完成された構造とを有する第１の基板を受容することと、
該複数の領域内の該少なくとも部分的に完成された構造を完成させるために該第1の基板上に第1の構造を形成することであって、該第1の構造は該複数の領域間で変化することによりコンビナトリアル配列を画定する、ことと、
該第１の基板の該第１のコンビナトリアル配列の該複数の領域を試験して、該複数の領域内に形成された該第１の構造の性能を測定することと、
第２の構造の複数の領域内の少なくとも部分的に完成された構造を完成させるために第２の構造を形成することであって、該第２の構造は該第１の構造および追加の層を含む、ことと、
該第２の構造を試験して、該追加の層の効果を評価することと
を包含する、方法。
【請求項２】
前記第２の構造を試験することは、前記第１の構造と前記第２の構造との間の相関を評価し、良好な相関は、該第２の構造のスクリーンのために該第１の構造のみの使用を可能にする、請求項１に記載の方法。
【請求項３】
第３の基板上に部分的に完成された構造を完成させることによって、第３の構造を形成することをさらに包含し、該第３の構造は前記第２の構造および別の層を含む、請求項１に記載の方法。
【請求項４】
前記第２の基板上の前記複数の領域間の前記第２の構造を変化させることをさらに包含し、前記第１の構造または該第２の構造は単位工程または工程順序のうちの１つを変化させることによって変化する、請求項１に記載の方法。
【請求項５】
任意の変化した単位工程は、１次スクリーニングされた単位工程のセットから選択され、任意の変化した工程順序は、１次スクリーニングされた工程順序のセットから選択される、請求項４に記載の方法。
【請求項６】
前記単位工程内で変化する処理パラメータは、時間、局所圧力、局所流量、温度、電力設定および処理材料の組成からなる群から選択される、請求項５に記載の方法。
【請求項７】
前記第２の構造を試験して前記追加の層の効果を評価することは、該追加の層が前記第１の構造の性能を向上させるかどうかを決定することを包含する、請求項１に記載の方法。
【請求項８】
前記複数の領域間で単位工程または工程順序のうちの１つを変化させることによりコンビナトリアル配列を画定することは、処理条件を変化させる一方で、許容可能な動作特性を有する材料を識別する前記第１の構造の一部を形成することを含む、請求項４に記載の方法。
【請求項９】
前記複数の領域間で単位工程または工程順序のうちの１つを変化させることによりコンビナトリアル配列を画定することは、処理条件を変化させる一方で、許容可能な動作特性を第２のスクリーンに有する材料を識別する前記第２の構造の一部を形成することを含む、請求項４に記載の方法。
【請求項１０】
前記第１の構造は、高誘電率ゲート酸化物および金属ゲートからなるゲートスタックであり、前記第２の構造は、高誘電率ゲート酸化物、界面層および金属ゲートを含むゲートスタックである、請求項１に記載の方法。
【請求項１１】
前記第２の構造を試験することは、前記界面層が前記ゲートスタックの性能を向上させるかどうかを決定する、請求項１０に記載の方法。
【請求項１２】
前記第２の構造を試験することは、熱安定性、結晶化、層間剥離、電気容量電圧、フラットバンド電圧、有効作業機能外挿からなる群から選択される試験を含む、請求項１０に記載の方法。
【請求項１３】
前記高誘電率ゲート酸化物は、真空蒸着法を用いて前記基板にわたって従来の態様で前記第１の基板上に堆積され、前記金属ゲートは高性能コンビナトリアル方式真空蒸着ツールを用いた部位絶縁堆積によって堆積される、請求項１０に記載の方法。
【請求項１４】
前記高誘電率ゲート酸化物は、真空蒸着法を用いて前記基板にわたって従来の態様で前記第２の基板上に堆積され、前記界面層は、高性能コンビナトリアル方式真空蒸着ツールを用いた部位絶縁堆積によって堆積され、前記金属ゲートは該基板にわたって従来の態様で堆積される、請求項１０に記載の方法。
【請求項１５】
前記複数の領域のうちの少なくとも２つの隣接する領域は絶縁される、請求項１に記載の方法。
【請求項１６】
前記複数の領域の中で、前記第１の基板上に前記ゲート酸化物を画定する堆積動作を変化させることと、
一定の処理動作で前記ゲートスタックを完成させることと
をさらに包含する、請求項１０に記載の方法。
【請求項１７】
前記複数の領域の中で、前記第２の基板上で前記界面層を処理することをさらに包含する、請求項１０に記載の方法。
【請求項１８】
前記界面層は、前記金属ゲートと、前記ゲート酸化物との間に堆積される、請求項１０に記載の方法。
【請求項１９】
前記第１の構造は、底部金属電極と絶縁層とを含む第１のメモリデバイス素子であり、前記第２の構造は、該第１の構造を組み込む第２のメモリデバイス素子であり、該第２のメモリデバイス素子は該底部金属電極、該絶縁層および上部金属電極を含む、請求項１に記載の方法。
【請求項２０】
前記第１の基板上の前記少なくとも部分的に完成された構造は、前記基板に従来的に堆積された第１の金属電極であり、前記コンビナトリアル処理は前記複数の領域内に堆積された前記絶縁層を変化させる真空蒸着法である、請求項１９に記載の方法。
【請求項２１】
前記少なくとも部分的に完成された構造は、前記基板に従来的に堆積された底部電極および該底部電極上に従来的に堆積された絶縁体であり、前記コンビナトリアル処理は、該絶縁体上に続いて堆積された上部電極を変化させる蒸着である、請求項１に記載の方法。
【請求項２２】
前記完成した構造は抵抗変化メモリ素子である、請求項１に記載の方法。
【請求項２３】
前記底部電極および前記絶縁体を、前記上部電極が堆積する前にアニーリングすることをさらに包含する、請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
集積回路（ＩＣ）半導体デバイス、フラットパネル表示装置、光電子工学デバイス、データストレージデバイス、電磁気デバイス、光磁気デバイス、パッケージデバイスなどの製造には、多数の単位工程ステップの統合や順序付けが伴う。例えば、ＩＣ製造は、典型的に、清浄、表面調製、蒸着、パターン転写、パターン化、エッチング、平坦化、注入、熱アニールおよびその他関連の単位工程ステップなどの一連の処理ステップを含む。単位工程ステップの正確な順序付けおよび統合によって、速度、電力消費、生産高および信頼性などの望ましい性能仕様を満たす機能デバイスの形成が可能になる。さらに、デバイスの製造に採用されるツールや機器は、生産性および費用便益のために、単位工程ステップ毎の基板あたりに多くのＩＣを入れるために、直径が１２インチ（または３００ミリメートル）のウエハに移行するなど、サイズが増大する一方の基板の処理が可能になるように開発されてきた。生産性を高めて製造費用を下げるその他の方法は、複数のモノリシック基板を同時に処理することが可能なバッチ反応器の使用を含む。これらの処理ステップでは、１つのモノリシック基板または１組のモノリシック基板は、均一に、つまり、ある指定のモノリシック基板に共通して同じ結果が得られる物理的、化学的、電気的および類似の特性を持つ同一方式で処理される。
【０００２】
１つのモノリシック基板全体をおよび／または一連のモノリシック基板全体を均一に処理する能力は、製造効率や費用効果、および再現性や制御の面で優位である。しかし、基板全体にわたる均一な処理は、新しい材料、新しい工程および／または新しい工程順序の統合スキームを最適化、修正または検討している場合、基板全体が、通常、同一の材料、工程および工程順序の統合スキームを使用して同一に作成されるので、不利になり得る。そのように処理されたそれぞれの基板は、本質的に、基板あたり１つだけの可能な変化を示す。このように、従来の処理技術におけるウエハ全体の均一処理は、基板あたりのデータポイントが少なくなり、広範囲のデータの集積にかかる時間が長くなり、このようなデータの取得に関連する費用が高くなる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、半導体製造工程のための代替となる材料、工程、および工程順序の統合スキームをより効果的に評価するために、基板全体にわたって一連の材料、工程、および工程順序の統合スキームをより効果的にスクリーニングして分析できることに対する必要性が存在する。
【課題を解決するための手段】
【０００４】
本発明の実施形態は、最適製造方法または統合順序、または比較的小規模の最適製造方法を導出するように、多数の可能な材料、工程および工程順序を有する半導体製造作業をスクリーニングするための方法およびシステムを提供する。以下に、本発明のいくつかの発明実施形態を説明する。
【０００５】
本発明の一態様においては、材料、単位工程および工程順序の変化を使用する半導体加工技術を分析および最適化するための方法が提供される。この方法では、半導体製造工程順序および構造体のサブセットが最適化のために分析される。製造工程順序のサブセットの実行中、一定の構造を作成するための材料、単位工程および工程順序が変化する。例えば、相互接続用途における接着層は、基板上の個別の領域のブランケット蒸着とコンビナトリアル変化との組合せによって分析される可能性がある。コンビナトリアル（ｃｏｍｂｉｎａｔｏｒｉａｌ）処理中、材料、単位工程または工程順序は、半導体基板の個別の領域間で変化し、領域のそれぞれの範囲内で、工程は、大量生産製造作業の結果として実質的に均一または一貫した結果を生み出す。さらに、変化は制御方式で導入されるので、外部要素が試験異常を発生させることを考慮せずに、試験は変化による何らかの差を判断する。
【０００６】
一実施形態において、半導体製造作業の材料、単位工程、および工程順序を系統的に最適化するために、コンビナトリアル工程順序の間に、１次、２次および３次のスクリーニングレベルが画定される。別の実施形態では、スクリーニング中、各領域における１つの構造、一連の構造または部分的構造が、物理的、化学的、電気的、磁気などの特性に対して試験される。この試験結果に基づいて、さらにスクリーニングが実施され、望ましい特徴を有する材料、単位工程、および工程順序は含まれるが、望ましい特徴を有さないその他の材料、工程および工程順序は排除される。望ましい特徴を有する材料、単位工程、および工程順序のうちの一部が識別されると、これらの態様は従来の方式、つまり、非コンビナトリアル式に実施することが可能で、材料、単位工程、または工程順序のその他の態様をコンビナトリアル式に変化させることができる。この工程の反復繰り返しによって、材料を中心とする観点とは対照的に、工程や工程順序の相互作用を考慮する、最適化された半導体製造工程順序が生まれる。
【０００７】
本発明の別の態様では、その上に画定されるデバイスを含むことができる製品ウエハを製造するための工程順序を最適化するためのツールが提供される。一実施形態では、製品ウエハの直径は少なくとも６インチであるが、製品ウエハは、６インチ未満またはこれを超える直径を含む任意の適切なサイズまたは形状が可能である。ツールは、取り付けられた複数のモジュールを有するメインフレームを含む。モジュールの１つは、コンビナトリアル処理モジュールである。コンビナトリアルモジュールによって、工程順序の順番、単位工程、工程条件および／または材料が、処理中のウエハの領域の中で変化する。一実施形態においては、メインフレームは、コンビナトリアル処理モジュールと従来の処理モジュールとを含む。モジュールは、工程順序の順番に従って、半導体基板上の構造を画定するように設定される。工程順序の順番のうちの１つ以上の工程は、コンビナトリアル処理モジュールで実施される。コンビナトリアルモジュールで実施される工程は、コンビナトリアル処理モジュールから、半導体基板の個別の領域で変化する。
【０００８】
本発明のその他の態様は、本発明の原則例を図説する添付の図面を参照しながら、以下の詳細説明によって明らかにされる。
【０００９】
本発明は、添付の図面を参照しながら、以下の詳細説明によって容易に理解される。同様な参照番号は同様な構造要素を示す。
例えば、本発明は以下の項目を提供する。
（項目１）
デバイスを製造する材料、単位工程および工程順序を評価する方法であって、
材料、単位工程または工程順序のうちの１つを変化させることによって、コンビナトリアル方式で第１の基板上の領域を処理することと、
該第１の基板上の該処理された領域を試験することと、
該第１の基板の該処理された領域の該試験の結果に基づいて、単位工程または工程順序のうちの１つを変化させることによって、コンビナトリアル方式で第２の基板上の領域を処理することと、
該第２の基板上の該処理された領域を試験することと
を包含する、方法。
（項目２）
材料、単位工程または工程順序のうちの１つを変化させることによって、コンビナトリアル方式で第３の基板上の領域を処理することと、該第３の基板上の該処理された領域を試験することとをさらに包含する、項目１に記載の方法。
（項目３）
上記第１の基板はブランケットウエハであり、上記第２の基板はパターンウエハである、項目１に記載の方法。
（項目４）
上記第１の基板および第２の基板はパターン付きであって、該第２の基板の該パターンは、該第１の基板の該パターンから少なくとも１つの構造を組み入れる、項目１に記載の方法。
（項目５）
上記処理することは、市販の半導体チップ上の構造と相関する上記第２の基板の上記領域上に構造を形成する、項目１に記載の方法。
（項目６）
上記第２の基板上の構造は、上記第１の基板上の構造よりも、市販のデバイスの構造と密接に関連し、該第２の基板上の上記処理された領域を試験することは、市販のデバイスの臨界パラメータに基づく、項目１に記載の方法。
（項目７）
上記第２の基板上の上記処理された領域の試験結果は、上記第１の基板上の処理を向上させるようにフィードバックされる、項目１に記載の方法。
（項目８）
処理は上記領域内で均一である、項目１に記載の方法。
（項目９）
それぞれの基板上の上記領域は重なり合うが、該領域のそれぞれについての部分は実質的に均一である、項目１に記載の方法。
（項目１０）
上記領域の処理はそれぞれの異なる領域にわたって均一であるため、該それぞれの異なる領域からの試験結果は上記変化の結果である、項目１に記載の方法。
（項目１１）
上記第３の基板上に形成された構造の電気的試験は、該形成された構造がデバイスパラメータを満たすかどうかを判断する、項目２に記載の方法。
（項目１２）
製造作業のための材料、単位工程および工程順序を評価する方法であって、
該製造作業の単位工程を変化させることによって、コンビナトリアル方式で第１の基板上の領域を処理することと、
該第１の基板上の該処理された領域を試験することと、
該第１の基板上の該処理された領域の該試験の結果に基づいて、該製造作業の工程順序を変化させることによって、コンビナトリアル方式で第２の基板上の領域を処理することと、
該第２の基板上の該処理された領域を試験することと
を包含する、方法。
（項目１３）
上記第２の基板上の上記処理された領域を試験するときに実施される試験は、上記第１の基板上の上記処理された領域を試験するときに実施される試験よりも高度である、項目１２に記載の方法。
（項目１４）
上記第１の基板上の領域を処理するときに構造を形成することと、
上記第２の基板上の領域を処理するときに構造を形成することと
をさらに包含し、該第２の基板上の領域を処理するときに形成される該構造は、該第１の基板上の領域を処理するとき形成される該構造よりも市販の構造に類似している、項目１２に記載の方法。
（項目１５）
コンビナトリアル方式で上記第１の基板上の領域を処理するために選択される材料は、グラジエントまたはサイト分離コンビナトリアルの工程のうちの１つを利用する事前のコンビナトリアルスクリーニングの結果である、項目１２に記載の方法。
（項目１６）
製造工程順序のために工程順序統合を実施する方法であって、
基板の領域間で変化した工程順序のうちの１つの工程を備える製造工程順序を実施することを包含し、該領域のそれぞれに構造を形成するために使用される工程は局部的な均一性を有する、方法。
（項目１７）
上記実施することは、
上記製造工程順序を構成する製造単位工程を識別することと、
該識別された半導体製造単位工程のために第１の工程順序の順番を選択することと、
該識別された製造単位工程のうちの１つをコンビナトリアル式に変化させながら、該第１の工程順序の順番を実行することと、
該識別された製造単位工程のうちの１つによって形成される該構造の特性を評価することと
を含む、項目１６に記載の方法。
（項目１８）
上記特性の上記評価に基づいて、第２の工程順序の順番を選択することと、
上記変化の上記実行と該第２の工程順序の順番での上記評価とを繰り返すこととをさらに包含する、項目１７に記載の方法。
（項目１９）
上記第１の工程順序を実行しながら、上記識別された製造単位工程のうちの１つをコンビナトリアル式に変化させることは、
上記基板の個別の領域の上記構造を形成する材料を変更することを含む、項目１７に記載の方法。
（項目２０）
上記第１の工程順序を実行しながら、上記識別された製造単位工程のうちの１つをコンビナトリアル式に変化させることは、
上記基板の領域において、該識別された製造単位工程のうちの１つに対する工程パラメータを変更することを含む、項目１７に記載の方法。
（項目２１）
上記第１の工程順序を実行しながら、上記識別された製造単位工程のうちの１つをコンビナトリアル式に変化させることは、
上記基板の領域において、該識別された製造単位工程のうちの１つの順序の順番を変化させることを含む、項目１７に記載の方法。
（項目２２）
上記構造のそれぞれを試験することと、
該試験の結果に基づいて固定された上記工程順序の順番の工程、および変化した該工程順序の順番の別の工程によって上記実施を繰り返すことと
をさらに包含する、項目１６に記載の方法。
（項目２３）
上記工程の上記局部的な均一性によって、統計関連情報は、１つの領域における複数の構造のうちの１つにわたって、または複数の領域にわたって収集することが可能になる、項目１６に記載の方法。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の一実施形態に従い、サイト分離処理および／または従来の処理を含む、コンビナトリアル工程順序統合のための一般的な手法を示す簡単な模式図である。
【図２】図２Ａ〜Ｃは、本発明の一実施形態に従い、分離してわずかに重なる領域を示す簡単な模式図である。
【図３】図３は、本発明の一実施形態に従い、スクリーニング工程の試験階層を示す簡単な模式図である。
【図４】図４は、本発明の一実施形態に従い、半導体デバイスの製造のための材料、工程、および工程順序を評価する場合に使用されるスクリーニング工程の概要を示す簡単な模式図である。
【図５Ａ】図５ＡおよびＢは、本発明の一実施形態に従い、統合された高生産性コンビナトリアル（ＨＰＣ）システムを示す簡単な模式図である。
【図５Ｂ】図５ＡおよびＢは、本発明の一実施形態に従い、統合された高生産性コンビナトリアル（ＨＰＣ）システムを示す簡単な模式図である。
【図６】図６は、本発明の一実施形態に従い、半導体製造工程のために最適化された工程順序を選択するための方法操作を示す流れ図である。
【図７】図７は、本発明の一実施形態に従い、サイト分離工程を含む工程順序統合を評価するために、コンビナトリアル工程と従来の工程とを統合するための特定例を示す簡単な模式図である。
【図８Ａ】図８Ａおよび８Ｂは、本発明の一実施形態に従い、銅キャッピング層に適用されると、説明されているスクリーニング工程の典型的ワークフローを示す。
【図８Ｂ】図８Ａおよび８Ｂは、本発明の一実施形態に従い、銅キャッピング層に適用されると、説明されているスクリーニング工程の典型的ワークフローを示す。
【図９】図９Ａ〜９Ｃは、本発明の一実施形態に従い、ゲートスタック設定のための工程順序に対するスクリーニング工程の適用を示す。
【図１０】図１０Ａおよび１０Ｂは、本発明の一実施形態に従い、メモリデバイスのための金属−絶縁体−金属（ＭＩＭ）構造を評価するための典型的スクリーニング技術を示す。
【図１１】図１１は、本発明の一実施形態に従い、スクリーニング目的で、コンビナトリアル処理順序から画定される構造を有する基板の簡単な断面図を示す。
【発明を実施するための形態】
【００１１】
本明細書で説明される実施形態は、半導体の製造作業を改善するように、材料、単位工程、工程統合順序を評価するための方法およびシステムを提供する。しかしながら、当業者には、本発明はこれらの特定の詳細の一部またはすべてがなくても実施できることが明らかである。その他の場合、周知の工程作業は、本発明を不必要に分かりにくくしないように、詳細には説明されない。
【００１２】
本明細書で説明される実施形態は、単位製造作業、このような単位製造作業に影響を与えるために使用される工程条件、および、単位製造作業内で利用されるコンポーネントの材料特徴の間の相互作用の影響を考慮することによって、半導体製造作業の全体的な最適化順序を実現するために、コンビナトリアル技術を工程順序統合に適用することを可能にする。一連の局部的な最適化だけを考慮するのではなく、つまり、それぞれの製造単位作業のための最適条件や材料を別々に考慮するだけではなく、以下に説明する実施形態は、半導体デバイスの加工時に実施される処理作業の規模およびこのような規模の処理作業が実施される順番によって発生する相互作用の影響を考慮する。従って、全体的な最適順序の順番が導出され、この導出の一部として、最適順序の順番の単位工程作業に使用される単位工程、単位工程パラメータおよび材料も考慮される。
【００１３】
以下に詳細を説明する実施形態は、半導体デバイスを製造するために使用される工程全体の順序の一部またはサブセットを分析する。工程順序のサブセットが分析のために識別されると、そのデバイスまたは構造の一部を構築するために使用される材料、単位工程および工程順序を最適化するように、コンビナトリアル工程の順序統合試験が実施される。本明細書で説明される一部の実施形態の処理中、半導体デバイスの実際の製造中に形成される構造に相当する構造が、処理された半導体基板上に形成される。例えば、このような構造は、トレンチ、バイアス、相互接続ライン、キャッピング層、マスキング層、ダイオード、メモリ要素、ゲートスタック、トランジスタ、あるいは、半導体チップにある中間構造を作成するその他の一連の層や単位工程を含むことができるが、これらに限定されない。コンビナトリアル工程は一定の材料、単位工程または工程順序を変化させるが、層または構造の構成または厚さ、あるいは、清浄、表面調製、エッチング、蒸着、平坦化、注入、表面処理など単位工程の動作は、各個別の領域で実質的に均一である。さらに、コンビナトリアル処理中、基板の異なる領域の構造の形成において対応する層またはステップのために、異なる材料または単位工程を使用することができるが、各層の用途またはある単位工程の使用は、適用しようとしている異なる領域間で実質的に一貫性がある、または均一である。このように、処理は、望むように、領域内（領域内の均一性）および領域間（領域間の均一性）で均一である。工程は領域間で変化させることが可能であることに注意する。例えば、実験の設計によって望むように、層の厚さが変化、または多様な工程パラメータのうちの１つが領域間で変化することができる。
【００１４】
この結果、領域内、および適用される場合は異なる領域の間で、均一に適用された構造または単位工程順序を含む基板上の一連の領域が得られる。この工程の均一性によって、領域内および異なる領域の間で特性の比較が可能になり、試験結果のばらつきは、工程の均一性の欠落によるものではなく、変化したパラメータによるものである（例えば、材料、単位工程、単位工程パラメータまたは工程順序など）。対照的に、グラジエント処理技術は、層全体で変化が必要で、層内の非均一性が発生するので、多様な材料の構成の迅速なスキャンが取得される。本明細書に説明される実施形態では、基板上の個別の領域の位置は必要に応じて画定することが可能であるが、実験のツールや設計を容易にするために、組織的にすることが好ましい。さらに、各領域内の構造の数、変化および場所は、実施される各領域内または領域に共通した試験結果の有効な統計分析を可能にするように設計される。グラジエント処理技術は、市販の半導体チップから構造を構築するように、また、基板の多様な領域間で変化する材料、単位工程または工程順序の影響を統計的に分析できるように、任意の場所での均一性または一貫性を実現することができない。つまり、グラジエント処理は、半導体デバイスの商業用製造中に使用される多数の工程には容易に変換できないので、グラジエント処理作業の出力は、特定の試験目的にカスタマイズされ、この出力は、工程順序の相互作用に関するデータを一切提供することができない。
【００１５】
グラジエント技術は上記の制限を有するが、材料特性の迅速なスキャンを可能にして、分析されて最適化されているコンビナトリアル工程順序統合に組み入れられることが可能な材料の候補を識別するように、本明細書に説明される技術のフロントエンドに組み込むことができる。しかしながら、場所内の固有の変化や不均一性のため、グラジエント処理技術は、工程順序統合技術の評価において使用することはできない。
【００１６】
図１は、本発明の一実施形態に従い、サイト分離工程および／または従来の工程を含む、コンビナトリアル工程順序統合のための一般的な手法を示す簡単な模式図である。一実施形態では、基板は、まず、従来の工程Ｎを使用して処理される。典型的な一実施形態では、基板は、その後、サイト分離工程Ｎ＋１を使用して処理される。サイト分離工程中、本発明の図５Ａおよび５Ｂでさらに説明され、米国特許第１１／６７２，４７３号または第１１／３５２，０７７号で説明されているＨＰＣモジュールのような高生産性コンビナトリアル（ＨＰＣ）モジュールを使用することができる。基板は、次に、サイト分離工程Ｎ＋２を使用して処理されてから、従来の工程Ｎ＋３を使用して処理される。試験が実施されて、結果が評価される。試験は、物理的、化学的、音響的、磁気的、電気的、光学的などの試験を含むことが可能である。この評価から、工程ＮまたはＮ＋３のいずれかにサイト分離工程を使用して追加のコンビナトリアル工程順序統合が実施できるように、多様なサイト分離工程から特定の工程（例えば、ステップＮ＋１およびＮ＋２から）を選択して固定することができる。例えば、次の工程順序は、サイト分離工程Ｎ、工程Ｎ＋１、Ｎ＋２およびＮ＋３のための従来の工程を使用する基板の処理と、その後で実施される試験を含むことができる。
【００１７】
図１に関する工程順序においては、従来の工程とコンビナトリアル工程のその他の多様な組合せを含むことが可能であることを理解する。つまり、コンビナトリアル工程順序統合は、工程全体のフローの任意の望ましい区画および／または部分に適用することが可能である。物理的、化学的、音響的、磁気的、電気的、光学的などの試験などの特徴付けは、望ましい工程フロー内の各工程作業および／または一連の工程作業の後に実施することが可能である。試験によって提供されるフィードバックは、一定の材料、工程、工程条件および工程順序を選択するためとその他を除外するために使用される。さらに、上記のフローは、示されたようなウエハまたはクーポンまたはウエハクーポンなどのモノリシック基板の一部など、モノリシック基板全体に適用することが可能である。
【００１８】
コンビナトリアル処理作業では、異なる領域での処理条件は、個別に管理することが可能である。従って、工程材料の量、反応物質の種類、処理温度、処理時間、処理圧力、処理フロー速度、処理電力、処理試薬組成、反応が急冷される速度、工程材料の蒸着の順番、工程順序のステップなどを基板の領域に応じて変化させることができる。このように、例えば、材料を検討する場合、第１と第２の領域とに提供される工程材料は同一または異なる可能性がある。第１の領域に提供される工程材料が第２の領域に提供される工程材料と同一である場合、工程材料は、異なる濃度で、基板上の第１と第２の領域とに提供することができる。さらに、材料は、異なる工程パラメータで蒸着することが可能である。変化することが可能なパラメータは、工程材料の量、反応物の種類、処理温度、処理時間、処理圧力、処理フロー速度、処理電力、処理試薬組成、反応が急冷される速度、工程を実施する大気、材料を蒸着する順番などを含むが、これらに限定されない。これらの工程パラメータは、例であって、半導体製造において一般的に使用されるその他の工程パラメータを変化させることができるように、包括的なリストを意味するものではないことを理解する。
【００１９】
上記のように、材料蒸着に特有の非均一性に依存するグラジエント処理技術とは対照的に、領域内では、工程条件は実質的に均一である。つまり、本明細書で説明される実施形態は、例えば、実質的に一貫性があり実質的に均一である、従来の方式で工程を局部的に実施するが、基板上では、全体的に、材料、工程、および工程順序を変化させることができる。このように、試験は、同一であることを意図する工程間の工程変化の差から干渉されることなく、最適条件を発見する。一実施形態では、ある領域は別の領域に隣接することができ、または、領域は分離することができるので、重なり合うことはない。領域が隣接している場合、わずかに重なり合いが存在することができて、材料または正確な工程の相互作用は未知であるが、領域の一部、通常は、領域の少なくとも５０％以上が均一で、全ての試験はその領域内で発生する。さらに、試験の結果に悪影響を与えない工程の材料を使用する場合にのみ、重なり合う可能性が許可される。両方の種類の領域は、本明細書では、領域または個別の領域と呼ばれる。
【００２０】
図２Ａ〜Ｃは、本発明の一実施形態に従い、分離およびわずかに重なる領域を示す簡単な模式図である。図２Ａでは、ウエハ２００は、一般的に複数のダイまたは構造を含む、複数の領域２０２を有するように示されている。ウエハ２００が示されているが、本明細書で検討される領域は、クーポンまたはウエハの部分上に配置することができることを理解する。図２Ｂは、その上に画定された隣接領域２０４を有する領域２０２を示す。領域２０４のそれぞれの事例は、領域の別の事例と境界を共有する。それぞれの領域２０４内で、領域の大部分２０６、例えば、領域の少なくとも５０％以上が均一で、望ましい試験は領域２０６内で実施することが可能である。当業者は、単位工程作業にマスクが使用されると、領域２０４間のシャドー効果が発生する場合があることを理解する。しかしながら、この現象は、望ましい均一性と一貫性との特徴を有する、領域の大部分２０６の製造および試験能力に影響を与えない。
【００２１】
図２Ｃは、いくつかのダイを有する典型的領域を示す。一般的に、領域は１つ以上のダイを含むが、各領域が１つのダイ、または適用される場合はダイの一部を含むように、システムまたは一連の実験を設定することができる。一実施形態において、図５Ｂを参照して説明される湿式処理ツールは、図２Ｃに示されているような分離領域を提供することができる。本明細書に画定されるツールは、層に共通した特徴の空間変化を可能にすることを理解する。図２Ａ〜Ｃは領域を画定していると解釈することができるが、限定を意味しない。領域は、集積回路（ＩＣ）デバイス、フラットパネル表示装置、光電子工学デバイス、データストレージデバイス、電磁気デバイス、光磁気デバイス、パッケージデバイスなどの製造など、問題の技術に必要な実験、ツール、またはその他のサイト分離工程技術の設計によって画定することができる。上記のように、領域のサイズおよびダイのサイズに相関する領域に関わりなく、領域は、本明細書に説明されるスクリーニング技術に影響を与えずに、わずかに重なり合う、または分離することができる。
【００２２】
図３は、本発明の一実施形態に従い、半導体デバイスの製造のための材料、工程、および工程順序を評価する場合に使用される高生産性コンビナトリアル（ＨＰＣ）スクリーニング工程の概要を示す簡単な模式図である。図３に示されているように、１次スクリーニングは、材料の発見を組み入れて、これを中心とする。ここでは、次のレベルのスクリーニングのために可能な候補を選択するために、一定の特性で材料をスクリーニングすることができる。最初の１次スクリーニングでは、何千もの候補が存在する場合があるが、次には、何百かの候補に削減する。次に、これらの何百かの候補を使用するか、材料と単位工程開発を検討する２次スクリーニング工程に進むことが可能である。２次スクリーニングレベルでは、何百かの候補から何十かの候補に絞り込むように、工程統合も追加で考慮される。その後、材料、単位工程および工程順序統合の条件においていくつかの最良の可能性のある最適条件を識別するために、工程統合およびデバイスの修正によって、３次スクリーニングで、これらの候補をさらに絞り込む。
【００２３】
一実施形態では、１次および２次試験はクーポン上で発生することができるが、３次試験は製品サイズのウエハ上で実施される。この複数のレベルのスクリーニング工程によって、最良の可能性のある候補が、何千ものオプションから識別された。この種類のスクリーニングを実施するために必要な時間は異なるが、ＨＰＣ方法によって得られる効率は、どの従来の技術またはスキームよりもはるかに短時間の開発システムを提供する。これらの段階は１次、２次および３次として画定されているが、これらのステップで決められた任意のレベルである。さらに、１次スクリーニングは、必ずしも材料の検索に限定されず、単体工程または工程順序を中心とすることが可能であるが、一般的に、その後のスクリーニングレベルよりも簡単な基板、少ないステップ、および迅速な試験に関与する。
【００２４】
また、この段階は重なり合うことができて、材料、単位工程および工程順序の選択をさらに最適化するように、２次から１次へ、および３次から２次および／または１次へのフィードバックが存在することができる。この方式では、２次スクリーニングは、１次スクリーニングがまだ完了していない間および／または追加の１次スクリーニング候補が生成されている間に開始する。さらに、３次スクリーニングは、２次スクリーニングから十分な一連のオプションが識別されると、開始することが可能である。このように、一実施形態では、スクリーニング作業はパイプの役目を果たすことが可能である。一般的な事項として、および、詳細が検討されるように、構造、工程順序および試験の高度レベルは、各レベルのスクリーニングに伴い、増加する。さらに、材料、単位工程および工程順序のセットが、３次スクリーニングによって識別されると、製造工程全体に統合して、製品化のために修正することが必要であるが、これは、４次スクリーニングまたは製品修正と考えることができる。抽出のもう１つのレベルでは、ウエハは、製品工程から取り出して、コンビナトリアル式に処理して、３次および／または４次スクリーニングで製品工程に戻すことが可能である。
【００２５】
多様なスクリーニングレベルでは、工程ツールは同一にできる、または異なることができる。例えば、乾式処理では、１次スクリーニングツールは、例えば、米国特許第５，９８５，３５６号に説明されているようなコンビナトリアルスパッタツールにすることができる。このツールは、簡単な材料特性分析のために、領域で複数の材料サンプルを調製する場合に効果的である。２次および／または３次スクリーニング技術では、図５Ａに説明されているように、改良されたクラスタツールをコンビナトリアル室とともに設置することができる。別の例として、湿式処理では、１次および２次スクリーニングは、図５Ｂに説明されたコンビナトリアルツールに実装することが可能である。ここでの主な違いは、ツールの能力ではなく、使用される基板、作成される工程の変化または構造、および実行される試験である。３次ツールでは、統合されてより高度な処理および分析のために、米国特許出願第１１／６４７，８８１号に説明されているコンビナトリアルおよび非コンビナトリアル室を備える湿式反応器が使用される可能性がある。
【００２６】
開発またはスクリーニングサイクルでは、典型的に、複数の材料、複数の工程、複数の工程条件、複数の材料適用順序、複数の工程統合順序、およびこれらの組合せの大規模の置換が関与する合成または処理された多数の材料が存在する。これらの多数の材料の試験は、各材料または単位工程の１つ以上の望ましい特性を試験することができるように、接着または抵抗性などの簡単な試験を使用する場合や、ブランケットウエハ（またはクーポン）または、基本的試験構造のあるブランケットウエハが関与する場合がある。良好な材料または単位工程が選択されると、より大規模にこれらの材料または工程を分析するように、コンビナトリアル技術が適用される。つまり、コンビナトリアル技術は、第２段階の試験中に、選択した材料または単位工程がより厳しい要件を満たすかどうかを判断する。第２段階中の工程や試験は、例えば、パターン付きウエハまたはクーポンを使用する、試験構造がもっと多い、より大規模な領域、変化がもっと多い、より高度な試験など、より複雑な場合がある。例えば、材料および単位工程順序によって画定される構造は、市販の製品に統合される構造に関連またはこれから導出される特性を試験することが可能である。
【００２７】
この反復工程は、異なるパラメータを試験するために使用されているより大型でより複雑な試験回路で継続することができる。この手法は、基板の実面積の有効利用を最大限にして、スクリーニングの段階ごとに必須の疑問のレベルに回答するために必要な高度レベルで、対応する反応器と試験回路設計を最適化することによって、コンビナトリアルスクリーニング工程の生産性を高めることになる。複雑な反応器および／または試験回路設計は、材料、工程条件、工程順序などの望ましい特性が実質的に周知および／または前のスクリーニング段階を経て調整されている場合は、スクリーニングの後の段階で利用される。
【００２８】
一部のスクリーニングレベルのためにこれまでの試験から生成された試験構造のサブセクションは、工程順序統合の効果をさらに評価して、前のスクリーニングに確認および相互関連機能を提供するために、その次のより複雑なスクリーニングレベルに組み入れることができる。この能力によって、開発者は、その後の工程の結果がその前の工程の結果とどのように異なるかを確認、つまり、工程の相互作用を考慮することができるようになることを理解する。一例では、材料の互換性を１次スクリーニングの１次試験機能として使用することができるので、これらの材料（前の画面から引き継がれた）を組み込む特定の構造が、２次スクリーニングのために使用される。本明細書に記されているように、２次スクリーニングの結果は１次スクリーニングにフィードバックすることもできる。そして、試験構造の個数と多様性は、試験の種類に従って３次スクリーニングで増加され、例えば、電気試験を追加、あるいは、デバイスの特徴を試験して、一定の重要なパラメータが満たされているかどうかを判断することができる。もちろん、電気試験は、その他のスクリーニング段階で実施することができるので、電気試験は３次試験に予定されるものではない。臨界パラメータは、一般的に、材料および工程順序から作成された構造を商業用製品、例えば半導体ダイに統合するために必要な要件に集中する。
【００２９】
図４は、本発明の一実施形態に従い、スクリーニング工程の試験階層を示す簡単な模式図である。一部の基本的な特性を試験するための初期（１次レベル）試験では、比較的簡単で小型の構造が第１の基板４００に形成されるが、基板はブランケット基板に代えることができる（あるいは異なる材料の複数のブランケット基板）。一般的に、異なる領域はすべて同一の試験構造を有するが、これは適用される場合であって、必ずしも要求されない。一実施形態では、構造は、試験を促進するように、各領域内で同一の位置に配置される。反応順序が完了した後（あるいは、工程順序内の多様な段階で）、その結果は、試験構造を使用して試験されて、その結果は、次のレベルのスクリーニングのためにスクリーニングされる。次に、２次レベルの工程および試験のために、第２の基板４０２の領域でより複雑な試験構造が使用される。１次レベル試験からの試験構造は、２次レベルの１つ以上の領域のより複雑な試験構造に組み入れることができる。つまり、一実施形態では、２次レベルのための第２の基板４０２上の構造は、１次レベルのための第１の基板の試験構造に累積することができる。従って、両方の試験構造の結果を２次レベルで取得することができる。１次レベルからのテスト構造からの結果は、その後、相関関係を確立して、より簡単な１次スクリーニングの有効性を判断する情報を取得するように、２次レベルからのテスト結果に比較することが可能である。相関関係の結果が低い場合は、より高度な２次レベルのスクリーニング結果に対して良好な相関関係を取得するように、その後、１次スクリーニングのスクリーニング測定基準は調整される。この方式では、１次スクリーニングは、より高度で時間がかかる２次レベル試験に不合格となる候補を排除する、迅速でより簡単な手段として使用することが可能である。これによって、１次レベルで、より広い位相空間をより効果的な方式で確認することができるようになる。
【００３０】
さらに図４を参照すると、それと同一の概念が３次レベルに適用されているが、３次レベルにおいては、第３の基板４０４上での試験およびスクリーニングが複雑性を増し、より複雑で大規模な試験構造、およびより大型の反応領域が必要となる。１次および２次レベルの試験構造は第３の基板４０４に組み込むことができ、それにより、この結果は、試験の３次レベル内での１次および２次構造の分析にさらに別のレベルを提供することが理解できよう。図４に示されているように、一部の事例ではスクリーニングレベルは同時に実施することができるので、スクリーニングをさらに強化するように、下流工程のそれぞれに結果をフィードバックすることができる。２次レベルのスクリーニングのスクリーニング測定基準は、３次スクリーニング結果に良好な相関関係を確保するように、調整される。これによって、２次スクリーングは、より効果的な方式でより広い位相空間に対応できるように使用できるようになる。１次、２次および３次スクリーニングが組み合わされて、スクリーニングの漏斗を形成する。
【００３１】
ある見地で１次、２次、および３次レベルの間での相違を考えると、データの高度化とデータ品質を除けば、１次レベルは、２次および３次レベルよりも、基板の単位面積あたりの変化が多い（つまり、１次スクリーニングでは面積が小さい）。一部の実施形態では、単位面積あたりの１次および２次の変化は、基板上の構造または工程順序によって形成された構造（または部分的構造）によって画定されている１次および２次レベルの間の変化と同一または類似する場合がある。図４で説明されたスクリーニングを実施する場合、ウエハまたはクーポンのコンビナトリアルおよび従来の工程を組み入れるように、図１に示されたスキーム全体を使用することが可能であることを理解する。
【００３２】
図５Ａは、本発明の一実施形態に従い、統合高生産性コンビナトリアル（ＨＰＣ）システムを図説する簡単な模式図である。ＨＰＣシステムは、複数の処理モジュールをサポートするフレーム４００を含む。フレーム４００は、一実施形態に従い、単一のフレームにできることを理解する。一実施形態では、フレーム４００内の環境は制御される。ロードロック／工場インターフェース４０２は、ＨＰＣシステムの複数のモジュールへのアクセスを提供する。ロボット４１４は、モジュール間の基板（およびマスク）の移動、および、ロードロック４０２の出入りを提供する。モジュール４０４は、一実施形態に従い、配向／脱ガスモジュールにすることができる。モジュール４０６は、本発明の一実施形態に従い、プラズマまたは非プラズマベースの清浄モジュールにすることができる。
【００３３】
モジュール４０８は、本発明の一実施形態に従い、ライブラリモジュールと呼ばれる。モジュール４０８では、処理マスクとも呼ばれる、複数のマスクが格納される。マスクは、これらのモジュールで処理されている基板に一定のパターンを適用するために、乾式コンビナトリアル処理モジュールで使用することができる。モジュール４１０は、本発明の一実施形態によれば、ＨＰＣ物理蒸着モジュールを含む。モジュール４１２は、本発明の一実施形態によれば、従来の蒸着モジュールを含む。一実施形態では、中央制御装置、つまり、コンピュータデバイス４１１が、ＨＰＣシステムの工程を制御することができる。ＨＰＣシステムの詳細は、米国特許出願第１１／６７２，４７８号および第１１／６７２，４７３号に説明されている。
【００３４】
図５Ｂは、本発明の一実施形態に従い、スクリーニング工程を実施するために使用することができる湿式工程作業に設定されたコンビナトリアルモジュールを示す。セル配列７００は、基板３０２と接触するようになる。その他の領域のどれかで実施されている工程の支障とならずに湿式工程作業を実施できるように、基板上の個別の領域を画定するために弾性シールが使用される。湿式処理剤を個別の領域に届けるために、サポートアーム３１２上に取り付けられたディスペンサ７０８が使用される。湿式コンビナトリアルモジュールの詳細は、米国特許出願第１１／３５２，０７７号に開示されている。
【００３５】
一実施形態では、湿式工程または乾式工程いずれかのコンビナトリアルモジュールは、同時、並列、または迅速直列の（ｉ）設計、（ｉｉ）合成、（ｉｉｉ）処理、（ｉｖ）工程順序付け、（ｖ）工程統合、（ｖｉ）デバイス統合、（ｖｉｉ）分析、または（ｖｉｉｉ）２つ以上の化合、組成、混合、工程または合成条件またはこれらから導出された構造物の特徴に使用される技法、方法論、工程、試験手段、合成手順、技術またはこれらの組合せを実行することができる。試験手段は、集積回路デバイスの設計、工程開発、製造工程必要条件および製造工程制御に使用される、試験構造またはチップなどの物理的、電気的、光分解および／または磁気的特徴デバイスを含むがこれに限定されない。
【００３６】
図６は、本発明の一実施形態に従い、半導体製造工程のために最適化された工程順序を選択するための方法手順を示す流れ図である。方法は、工程順序を構成する半導体製造工程が識別される操作６００を開始する。当業者は、一連の作業を必要とする任意の適切な半導体製造工程を、本明細書で説明される方法によって評価することができることを理解する。もちろん、順序作業は、乾式、湿式あるいはその他任意の可能な製造工程、またはこれらの何らかの組合せに基づくことができる。方法は、次に、操作６０２に進んで、半導体製造工程の第１の工程順序の順番が選択される。製造工程の工程順序はいくつかの作業から構成されるので、これらの操作の順序を変化させることが可能である。このように、操作６０２では、順序順番の変化のうちの１つが選択される。図１を参照しながら説明したように、この変化は、異なる領域あるいは工程順序の異なるステップに適用することができるが、領域内では、構造または部分的構造を作成する処理は実質的に均一で、領域内では、試験されている工程順序の統計的検証性のために処理を互いに比較することが可能である。これらの構造は、同様に、影響を発生させている領域間の非均一性に考慮せずに、最適な材料、単位工程または工程順序を判断するために、そのほかの領域の構造に比較することが可能である。
【００３７】
方法は、次に、操作６０４に進み、識別された半導体製造工程のうちの１つをコンビナトリアル式に変化させながら、第１の工程順序の順番が実行される。ウエハのクーポンまたは一部を使用できるので、ここでは、製品サイズのウエハを使用するオプションがあることに注意する。ここでは、図２に示されているように、順序を構成する作業のうちの１つを、製造工程の候補の数を絞り込む情報を提供するために、コンビナトリアル式に変化させる。コンビナトリアル式に変化する作業は、本明細書に説明されている１次、２次、および３次スクリーニングスキームで評価することができる。図４に示されているように、１次スクリーニングは、処理中に使用される材料にさらに集中することができる。当業者は、コンビナトリアル領域内の順次順番は、材料、工程および工程順序を評価するさらなる情報を提供するように、ウエハ全体で変化させることができることを理解する。
【００３８】
次に、図６の方法は操作６０６に進んで、識別された半導体製造工程のうちの１つによって形成された少なくとも部分的な構造の特性が評価される。この評価による結果は、以降の工程順序を画定、または工程順序または以降で試験する順序の順番または材料の組合せを選択するために使用することができる。操作６０４によって識別される材料は以降のスクリーニングに使用される。図６に説明された工程は反復で、多様な段階のスクリーニングからの結果によって、ユーザは、最適な全体的ソリューションを見つけることができる。
【００３９】
図７〜１１は、特定の半導体製造工程のフローに適用されている、本明細書で説明されたスクリーニング技法を示す。図７、８Ａおよび８Ｂは、無電解銅キャッピング用途のための工程順序統合の評価に関する。図９Ａ〜９Ｃは、金属ゲート用途の工程順序統合の評価に関する。図１０Ａ、１０Ｂおよび１１は、メモリデバイスのための金属−絶縁体−金属用途の工程順序統合の評価に関する。
【００４０】
図７、８Ａおよび８Ｂは、本発明の一実施形態に従い、誘電体部分によって分離した領域の電気的伝導性部分上のキャッピング層の形成を促進することによって、電磁気的問題に対応する新しい材料、単位工程および／または工程順序統合スキームを発見するコンビナトリアル工程手法を示す。本明細書に説明されるサイト分離のマルチプロセッシング方法およびシステムは、基板の２つ以上の領域が効果的に異なる工程または工程の順序または加工履歴を受け取るように、以下にリストされた単位工程ステップ、工程の順序付け、およびこれらの組合せのうちの１つ以上で変化を確認するために使用することができる。
【００４１】
図７は、本発明の一実施形態に従い、サイト分離工程を含む工程順序統合を評価するために、コンビナトリアル工程と従来の工程を統合するための特定の例を示す簡単な模式図である。図７の実施形態による工程順序の１例は、サイト分離された事前清浄工程作業を始めに使用する基板の処理を含む。サイト分離事前清浄工程は、複数の清浄化学薬品、化学薬品の異なる希釈、基板表面上の異なる残留時間、異なる清浄化学薬品の適用順番などの間を評価するために使用することができる。その後、従来の分子マスク工程、従来の無電解キャップ工程作業、および従来のストリップおよび清浄作業を使用して、基板が処理される。本明細書で使用されている従来の工程とは、領域の従来の工程に比較すると、モノリシック基板の実質的に均一な工程を指す。
【００４２】
その後、電気試験（Ｅ試験）が実施される。ライン抵抗に対する影響、電気容量に対する影響、およびライン対ラインの漏れに対する影響を含む、Ｅ試験の結果から、最も好ましい結果に関連付けられた事前清浄工程が選択されて、さらにコンビナトリアル工程順序統合が実行される。例えば、比較的小規模のサブセットの事前清浄の可能性が選択されて、従来の工程として設定される。その後、無電解キャップ工程はコンビナトリアル式に評価される場合があり、従来の工程を使用して、事前清浄、分子マスクおよびストリップおよび清浄作業が実施される。無電解キャップ工程の評価は、異なる還元剤、錯化剤、緩衝剤、界面活性剤、工程温度、ｐＨ範囲、コバルトおよび／またはその他のソース金属および／または合金濃度、蒸着時間などの評価を含む。
【００４３】
これらのコンビナトリアル式工程のそれぞれの評価は、図３および４を参照しながら説明したように、１次、２次および３次評価を含む方法論的手法を含む。工程順序を構成する個別の工程のそれぞれは、個別の工程間の工程相互作用を考慮する全体的最適条件が識別されるように、この方式で評価できる。上記の実施形態は、工程順序においてコンビナトリアル式に１つの工程作業を実施することを考慮するが、これは限定を意味するものではない。コンビナトリアル工程は、工程作業のいずれかに組み込むことができることを理解する。例えば、異なる材料工程や工程順序をより効果的に評価するために、複数の作業はコンビナトリアル式に実施される。
【００４４】
図８Ａは、本発明の一実施形態に従い、銅キャッピング層に適用されるとして、本明細書で説明されているスクリーニング工程の典型的ワークフローを示す。基板の一つの領域は、誘電体部分（ＳｉＯ２、ＳｉＣＯＨ、ＳｉＯＣ、ＳｉＣＯ、ＳｉＣ、ＳｉＣＮなど）１０００と電気伝導部分（銅または酸化銅など）１００２を含む。清浄後、マスキング層１００４は、領域の誘電体部分１０００上に少なくとも形成される。一実施形態では、領域は、マスキング層１００４が領域のすべての部分に形成される（ステップ１００６によって表示）方式などで処理されるが、領域の電気伝導部分１００２から容易に削除（ステップ１００８によって表示）することができるので、領域の誘電体部分１０００上だけにマスキング層１００４が残る。別の実施形態では、マスキング層１００４が領域の誘電体部分１０００だけに選択的であり、操作１０１０によって示されているように、領域の誘電体部分１０００だけに層を形成するように、領域が処理される。無電解コバルト（Ｃｏ）合金蒸着工程１０１２は、その後、領域の電気伝導部分１００２上にキャッピング層（ＣｏＷ、ＣｏＷＰ、ＣｏＷＢ、ＣｏＢ、ＣｏＢＰ、ＣｏＷＢＰ、Ｃｏ含有合金など）を蒸着して、マスキング層１００４は、領域の誘電体部分１０００上のキャッピング層１０１４の形成を妨げる。一実施形態では、マスキング層１００４の形成後、誘電体バリア層１０１８（窒化ケイ素、炭化ケイ素、窒化シリコン炭素など）が、続いて、キャッピング層１０１４とマスキング層１００４の上に形成される。
【００４５】
別の実施形態では、図８Ｂに示されているように、無電解合金蒸着１０１２によってキャッピング層１０１４の形成後、マーキング層１００４は、続いて、誘電体部分１０００上に形成され得る望ましくないキャッピング層の残留をすべて削除することによって、無電解部分１０００から削除される。この方式では、誘電体部分１０００に対する電気伝導部分１００２上のキャッピング層形成の効果的な選択性が改善される。一実施形態では、犠牲となるマスキング層１００４の削除後、誘電体バリア層１０１８（窒化ケイ素、炭化ケイ素、窒化シリコン炭素など）が、続いて、キャッピング層１０１４と誘電体部分１０００の上に形成１０２２される。
【００４６】
このように、上記の手法が関与する単位工程ステップは、例えば、
１．露出した誘電体表面から有機および金属性の汚染を取り除く洗浄剤を提供する：
２．露出した銅表面から酸化銅および汚染を取り除く洗浄剤および／または還元剤を提供する：
３．基板の誘電体部分上にマスキング層を形成する湿式、機能化および／または有機コーティング剤を提供する：
４．コバルト含有膜の無電解めっきのための多成分（コバルト含有剤、遷移金属コーティング剤、還元剤、ｐＨ調整剤、海面活性剤、湿式剤、ＤＩ水、ＤＭＡＢ、ＴＭＡＨなどを含むがこれらに限定されない）のめっき化学反応を提供して生じさせる：
５．誘電体領域上に形成されたコバルト粒子やその他の不要な汚染など、過剰なめっき材料が、マスキング層の削除によって取り除かれることによって、犠牲的なマスキング層を取り除くめっき後のエッチングおよび／または清浄剤を提供する：
６．汚染および／またはコバルト粒子などの過剰なめっき材料をキャッピング層から取り除く清浄後の液剤を提供する：
７．領域を洗い流す：および
８．領域を乾燥する、などの例を含む。
【００４７】
上記のサイト分離マルチプロセッシング装置は、ダイのそれぞれの領域が異なる工程または加工履歴を効果的に受け取るように、上記のリストした単位工程、工程の順序付け、およびそれらの組合せのそれぞれの変化を確認するために使用することが可能である。本明細書に説明された実施形態によって、任意の工程、工程順序または工程で使用される材料は、工程の相互作用や材料を評価するように、基板の領域間で変更することができる。
【００４８】
この次の例は、ダマシン（シングルまたはデュアル）銅相互接続形成において使用される浸透性の低ｋ誘電体の密閉に対応する新しい材料／工程／工程順序統合スキームを発見するコンビナトリアル処理手法を示す。浸透性の低ｋ誘電体は、すべて、低いデバイス性能につながる可能性がある、低ｋ誘電体の汚染、連続バリア層の形成不全、薄く連続したバリア層の形成不全などにつながる可能性がある、原子層蒸着（ＡＬＤ）工程などのバリア層形成の間の前駆体浸透に対して敏感である。浸透性の低ｋ誘電体は、典型的に、標準の誘電体（例えばＳｉＯ２、ＦＳＧなど）に比較すると、バリア層（例えば、Ｔａ、ＴａｘＣｙ、ＴａｘＮｙ、ＴａｘＣｙＮｚ、Ｗ、ＷｘＣｙ、ＷｘＮｙ、ＷｘＣｙＮｚ、Ｒｕなど）に対して、低い（つまり弱い）接着特徴も示すが、これは、デバイスの信頼性が低くなることにつながる可能性がある。浸透性の低ｋ誘電体の露出した孔を密閉すること、および／または、銅相互接続形成で使用されるバリア層に対する浸透性低ｋ誘電体の接着特性を向上することができることが望ましい。
【００４９】
銅相互接続形成において使用される浸透性の低ｋ誘電体の密閉のための単位工程ステップ（上記の手法に関与）は、例えば、
１．露出した誘電体表面から有機および金属性の汚染を取り除く洗浄剤を提供する：
２．露出した銅表面から酸化銅および汚染を取り除く洗浄剤および／または還元剤を提供する：
３．露出した誘電体表面の露出した孔を実質的に満たすおよび／または密閉するように、露出した誘電体表面上の分子が自己配列した層から、湿式、機能化および／またはコーティング剤を選択的に提供する：
４．露出した銅表面から汚染および／または残留物（ステップ３の結果）を取り除く洗浄剤を提供する：
５．領域を洗い流す：
６．領域を乾燥させる：および
７．例えば、熱、ＵＶ、ＩＲなどの加工後の処置を実施することを含む。
【００５０】
図９Ａ〜９Ｃは、本発明の一実施形態に従い、ゲートスタック設定のための工程順序に対するスクリーニング工程の適用を示す。高い誘電係数（高Ｋと呼ぶ）材料の使用が、特に、ゲート酸化物としての使用では、半導体デバイスの製造において実行可能な代替案となったので、これらの材料を半導体デバイスの製造のための工程順序に組み入れることには大変な関心が存在している。しかしながら、観察された移動性の劣化および／または閾値電圧の変化に対応するために、このような劣化を軽減するように、界面キャップ層をゲートとゲート酸化物の間に配置することができる。
【００５１】
図９Ｃに示されているように、シリコン基板９００は、高Ｋゲート酸化物９０２、界面キャップ９０４、およびその上に配置されたゲート９０６を有する。上記のスクリーニング技法を組み入れる１つの手法は、図９Ａの基板上に配置されている高Ｋ材料を固定することである。一実施形態では、高Ｋ材料は、ケイ酸ハフニウムまたは酸化ハフニウムにすることができる。高Ｋ構成要素を固定することは、この操作を従来の方式で実施することを意味する（例えば、原子層蒸着を介する）。金属ゲートを形成するための工程順序を、次に、コンビナトリアル式に変化させる。最初は、窒化ケイ素タンタル、窒化タンタル、ルテニウム、窒化チタン、レニウム、プラチナなど、多様な金属を使用することが可能である。一実施形態では、このようなサイト分離工程に影響を与えるために図５Ａに説明したＨＰＣシステムを使用することが可能である。得られる基板は、急速熱処理（ＲＴＰ）ステップで処理して、次に、半導体基板上の絶縁体上に得られる金属の構造を試験する。このような試験は、熱安定性、結晶化、層間剥離、電気容量電圧、フラットバンド電圧、有効作業機能外挿などを含む。
【００５２】
試験結果から明らかなように、構造に不具合が導入されるので、高Ｋゲートで金属だけを使用することは、適合性がないと判断することができる。このように、図９Ｂに示されているように、界面キャップがゲートとゲート酸化物の間に配置されている場合には、異なる工程順序が評価される。一実施形態では、高Ｋ処理および金属ゲート処理は固定されるが、界面処理はコンビナトリアル式に変化させられる。基板は、ＲＴＰからアニールされ、得られる構造が試験されて、高Ｋ材料とゲート材料の間に導入される界面キャップで最適な材料、単位工程および工程順序を識別する。可能な界面キャップ層の例は、ランタン、マグネシウム、スカンジウム、フッ化ハフニウム、フッ化ランタンなどを含む。ＲＴＰ処理は、急速熱酸化を含むことができる。
【００５３】
図１０Ａおよび１０Ｂは、本発明の一実施形態に従い、メモリデバイス要素のために金属−絶縁体−金属（ＭＩＭ）構造を評価するための典型的スクリーニング技術を示す。この例のメモリデバイス要素は、高抵抗状態と低抵抗状態との間を変化する抵抗変化メモリ要素である。この例の金属は、伝導要素（例えば、Ｗ、Ｔａ、Ｎｉ、Ｐｔ、Ｉｒ、Ｒｕなど）または伝導複合体（例えば、ＴｉＮ、ＴａＮ、ＷＮ、ＲｕＯ２、ＩｒＯ２など）で、ＭＩＭ構造の電極を形成する。この例の絶縁体は、酸化チタン、酸化ニオブ、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、または酸化ニッケルなど、遷移金属酸化物である。また、絶縁体は、この例では二元金属酸化物またはＢＭＯとも呼ばれる。
【００５４】
この例の最適工程順序は、本明細書に説明されたスクリーニング手法で開発された。図１０Ａは、開始基板と、次に、金属電極Ｍ（例えば、ＴｉＮ）をまず基板上に均一に、つまり、従来の製造工程による蒸着（例えば、物理的蒸着またはスパッタ）を示す。次に、サイト分離工程（例えば、図５Ａで説明したＨＰＣシステムを使用）を使用して、その上に金属電極が蒸着している基板の領域に絶縁層を蒸着（例えば、物理的蒸着を介する）する。領域間で変化させることができるいくつかの項目には、酸素の部分圧、気体流、蒸着の電力レベル、基板の温度、スタックの種類（グレードまたはスーパースタック）、気体の種類、室内の圧力、蒸着される金属の厚さなどを含む。得られる基板は、ＲＴＰによって後処理してから、試験する。このように、基板は、金属下層を有し、酸素を変化させて、基板をアニールする。試験は、層の接着特性、抵抗試験、ディウェッティング、位相／結晶化および蒸着を含む。試験に基づいて、一定のサブセット（例えば、低い接着性、ディウェッティング、または膜抵抗性が低すぎるなど）の組合せが削除される。
【００５５】
次に、図１０Ｂに示されているように、この削減したサブセットを使用して、Ｍ−Ｉ構造の上に別の電極を置く効果が評価される。ここでは、底部の電極と絶縁体との工程が固定されて、上部の電極が変化する。得られる構造はアニールされて、上記のように試験される。ここでの試験は、ＭＩＭスタックが構築されているので、抵抗スイッチの電流／電圧（Ｉ／Ｖ）試験（例えば、スイッチなし、単安定スイッチ、双安定スイッチなど）を含むことができる。上記のように、試験は、最適工程順序を画定するように、スクリーニング工程が進むにつれて、より高度になっている。スクリーニング工程は最適の金属酸化物および図１０Ａの対応する単位工程を判断して、図１０Ｂを参照して説明したように、上部の電極との工程の相互作用を判断するように、最適結果を組み入れた。
【００５６】
図１１は、本発明の一実施形態に従い、スクリーニング目的で、コンビナトリアル工程順序から画定される構造を有する基板の簡単な断面図を示す。基板９１０は、その上に配置された底部の電極９１２を有する。底部の電極９１２は、図１１の底部の電極９１２のためにリストされた組成物のうちの１つを有する金属層にすることができる。しかしながら、底部の電極９１２には、任意の導電性金属を蒸着することができる。さらに、上部の電極９１４ａは、基板９１０上に画定される。一実施形態では、底部の電極９１２と上部の電極９１４ａの蒸着は、１次スクリーニングと考えることが可能で、上部および底部の電極のためにいくつかの異なる組成物を、次の試験のために、基板９１０の表面上に分布することができる。上部の電極９１４ａは、同一層上にあるが、底部の電極９１２から分離されていることに注意する。図２Ａ〜２Ｃを参照しながら上記で説明したように、別の実施形態では、上部の電極９１４ａおよび底部の電極９１２は、互いに隣接する場合があるが、望ましい試験は同様に実行できる。電極９１２上に画定されているのは、酸化ニッケル絶縁体９１６ａおよび９２０ａで、これらは異なる酸素組成を有する。スーパースタック９１８は、底部の電極９１２上に画定された別の絶縁体である。図１１の部分９１９は、図１０Ａの出力に対応する構造を表す。つまり、図１０Ａで絶縁体がコンビナトリアル式に変化した金属絶縁体の経路によって、図１１の部分９１９の構造が生じる。これらの構造が、次に上記のように試験されてから、部分９２１に画定されたＭＩＭ構造などのような追加の構造が構築される。部分９２１のＭＩＭ構造は、それぞれ、絶縁体９２２、９２０ｂおよび９１６ｂ上に配置された上部の電極９１４ｂ、９１４ｃおよび９１４ｄを有する。図１０Ｂを参照して上記で説明したように、２つの金属蒸着工程は固定されるが、絶縁体はコンビナトリアル式に変化して、図１１の部分９２１内に構造が生じる。最終的に、ダイオードのようなステアリング要素が追加されて、３次スクリーニングを実施する本当のデバイスが作成されて、デバイスのより高度な電気的試験が可能になる。
【００５７】
図１１をまだ参照すると、基板９１０の上表面上には、底部と上部の電極とがあり、基板の上表面の変化を画定する。同様に、部分９１９の内部では、絶縁体が上部の電極なしに変化させられて、部分９２１の内部では、絶縁体は、上部と底部の電極との間で変化させられる。実施形態はこの変化を提供するが、多様な層、例えば、上部の電極９１４ｃと９１４ｄおよび／または絶縁体９１６ａ、９１６ｂ、９２０ａ、９２０ｂ、９２２および９１８などは、商業用半導体工程作業に類似して、また、試験される変化が結果の原因とわかるように、領域にわたって必要なように、それぞれ、領域内では均一または一貫性がある。このように、絶縁体の試験におけるすべての差は、同様に形成された層または構造の形成における変化によるものではない。さらに、スクリーニングが１次から３次のスクリーニングに進むにつれて、工程は、さらに、商業用構造および、関連する重要な製造パラメータを画定している。
【００５８】
要約すると、上記の実施形態によって、半導体製造作業のための材料、単位工程および工程順序の迅速かつ効果的なスクリーニングが可能になる。図７〜１１に示されているように、コンビナトリアル工程の順序付けは、従来の工程フローから基板を取り出し、新しい方式、つまり、コンビナトリアル式に、基板上に構造またはデバイスの変化を導入する。しかしながら、実際の構造またはデバイスは、分析のために形成される。つまり、層、デバイス、トレンチ、ビアなどは、従来の工程によって画定される層、デバイス、トレンチ、ビアなどと同一である。上記の実施形態は特定の例を提供するが、これらの例は説明のためであり、限定を意味しない。本明細書に説明されたスクリーニング工程は、任意の半導体製造作業、またはフラットパネル表示装置、光電子工学デバイス、データストレージデバイス、電磁気デバイス、光磁気デバイス、パッケージデバイスなどのための工程作業など、そのほかの関連技術と組み込むことが可能である。
【００５９】
本発明で説明されたサイト分離のマルチプロセッシング方法およびシステムは、基板の２つ以上の領域が効果的に異なる工程または工程の順序または加工履歴を受け取るように、上記にリストされた単位工程ステップ、工程の順序付け、およびこれらの組合せのうちの１つ以上で変化を確認するために使用することができる。上記の例は、説明の目的で提供されたのであって、限定を意味するものではない。本明細書に説明された実施形態は、材料、工程、工程条件および工程順序のために複数のオプションが存在する場合の半導体デバイスの製造において利用される、工程順序、および材料、工程、および工程条件を最適化する任意の工程順序に適用することができる。
【００６０】
以下に、請求項では特に請求されていない典型的実施例をさらに説明するが、本申請者は、任意の適切な時点でこれらの実施例を請求項に含める権利を留保する。本発明の一態様において、製造作業のために材料、単位工程および工程順序を評価するための方法が提供される。この方法は、製造作業の材料を変化させることによって、コンビナトリアル方式で第１の基板上の領域を処理するステップを含む。第１の基板の処理された領域が試験される。この方法は、第１の基板の処理された領域の試験結果に基づいて、製造作業の単位工程を変化させることによって、コンビナトリアル方式で第２の基板上の領域を処理するステップと、第２の基板上の処理された領域を試験するステップを含む。一実施形態では、この方法は、フラットパネル表示装置、光電子工学デバイス、データストレージデバイス、電磁気デバイス、光磁気デバイス、およびパッケージデバイスの工程作業に関することができるが、これらの作業に限定されない。本発明の別の態様では、半導体製造作業のコンビナトリアル工程順序統合の最適化のための方法が提供される。この方法は、基板上に複数の領域を画定するステップと、複数の領域のそれぞれの上に少なくとも１つの構造の少なくとも一部を形成するステップを含む。単位工程または工程順序を変化させて、コンビナトリアル配列を画定し、コンビナトリアル配列の複数の領域が試験される。本発明のまた別の態様では、機能半導体デバイスのために工程順序の順番を最適化するための半導体工程ツールが提供される。半導体工程ツールは、コンビナトリアル処理モジュールおよび従来の処理モジュールを含むメインフレームを含む。モジュールは、工程順序の順番に従って、半導体基板上の構造を画定するように設定される。工程順序順番のうちの少なくとも１つの工程がコンビナトリアル処理モジュール実施されて、この少なくとも１つの工程は、コンビナトリアル処理モジュールによって、半導体基板の領域で変化させられる。一実施形態では、１つの工程内で変化させられた工程パラメータが、時間、局部圧、局部フロー速度、温度、電力設定および工程材料の組成から構成されるグループから選択される。
【００６１】
本発明は、単独の基板上の領域の異なる工程のために、大幅に改善された方法および装置を提供する。上記の説明は説明のためであって、制限ではないことを理解する。本発明の多数の実施形態および変形は、当業者には、本開示の確認後に明らかになる。広範囲の多様な工程時間、工程温度およびそのほかの工程条件は例に過ぎず、一定の工程ステップの異なる順番を利用することができる。したがって、本発明の範囲は、上記の説明を参照して判断されるべきではなく、請求項に与えられている権利に相当する完全な範囲をもって、添付の請求項を参照して判断されるべきである。
【００６２】
本明細書に提示された説明および図は、当業者に本発明、その原則およびその実用的用途を知らせることを意図するものである。当業者は、特定の使用の要件に最適なように、多数の形式で本発明を適合および適用することができる。したがって、本発明の特定の実施形態は、前述のように、本発明の包括または限定を意図するものではない。
【００６３】
上記の実施形態は、半導体製造工程のために識別された有用な特性を有する新しい材料の並列または迅速直列の合成、工程および分析のための方法および装置を提供する。有用な特性を有することが発見されたすべての材料は、次に、規模を大きくして調製して、実際の工程条件で評価することが可能である。これらの材料は、上記の方法によって、反応または工程パラメータとともに評価することが可能である。そして、パラメータの変化からのフィードバックは、工程の最適化のために提供される。変化させることが可能な一部の反応パラメータは、工程材料の量、反応物の種類、処理温度、処理時間、処理圧、処理フロー速度、処理電力、処理剤組成、反応が急冷される速度、工程が実施される大気、材料を蒸着する順番などを含むがこれらに限定されない。さらに、上記の方法は、材料、処理条件、作業と工程の順序、およびこれらの任意の組合せごとに複数の基板を消費する必要なく、単独の基板上で、２つ以上の材料、２つ以上の処理条件、処理条件の２つ以上の順序、２つ以上の工程順序統合フロー、およびこれらの組合せの処理および試験を可能にする。これは、速度を大幅に改善するとともに、半導体製造作業の発見と最適化に関連する費用を削減する。
【００６４】
さらに、本明細書に説明された実施形態は、従来の製造工程作業を促進するために、特定の場所で特定の工程条件の下で正確な量の材料を実現することに関する。上記のように、材料蒸着の特有の非均一性に依存するグラジエント処理技術とは対照的に、工程条件は領域内で実質的に均一である。つまり、本明細書で説明される実施形態は、例えば、実質的に一貫性があり実質的に均一である、従来の方式で工程を局部的に実施するが、基板上では、全体的に材料、工程、および工程順序を変化させることができる。均一工程の個別のステップは、本明細書で説明されたＨＰＣシステムによって可能になることに注意する。
【００６５】
本発明の一部を形成する本明細書で説明されたすべての作業は、有用な機械操作である。また、本発明は、これらの作業を実施するためのデバイスまたは装置にも関する。装置は、必要な目的のために特別に作成することが可能であり、あるいは、装置は、コンピュータに格納されているコンピュータプログラムによって選択的に有効になる、あるいは、設定される汎用コンピュータにすることが可能である。特に、多様な汎用機械を、本明細書の教示に従って作成されたコンピュータプログラムで使用することが可能であり、あるいは、必要な作業を実施するより特殊な装置を作成することのほうが便利な場合もある。
【００６６】
前述の発明は、理解を明確にする目的のために、いくつかの詳細にわたって説明されたが、一定の変更および修正は添付の請求項の範囲内で実施することが可能なことは明らかである。したがって、本実施形態は、説明のためであって限定ではないと見なされるとともに、本発明は本明細書に与えられた詳細に限定されず、添付の請求項の範囲および均等物内で修正することができる。請求項において、要素および／またはステップは、請求項に明示的に記載されない限り、操作の特定の順番を暗示するものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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