(57)【要約】【課題】スイッチ素子の導通損失を低減することができる電力変換器を提供する。【解決手段】電力変換器１は、入力部３と、出力部５と、直列に接続されたキャパシタＣ１、Ｃ２と、第１の通電制御素子ＳＷ１、第２の通電制御素子ＳＷ２、第３の通電制御素子ＳＷ３及び第４の通電制御素子ＳＷ４と、これらの通電制御素子のオンオフを制御する制御回路部７とを備えるものであって、第１の通電制御素子ＳＷ１及び第４の通電制御素子ＳＷ４は、入力部３と出力部５との間を流れる電流を一方向に通電する第１の経路と、入力部３と出力部５との間を流れる電流を通電又は遮断するスイッチ機能を有する第２の経路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の入出力部及び第２の入出力部と、直列に接続された第１のキャパシタ及び第２のキャパシタと、第１の通電制御素子、第２の通電制御素子、第３の通電制御素子及び第４の通電制御素子と、これらの通電制御素子のオンオフを制御する制御回路部とを備える電力変換器であって、
前記第１の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの正極側及び前記第２の入出力部の正極側に接続し、
前記第２の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、
前記第３の通電制御素子は、前記第１の入出力部の負極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、
前記第４の通電制御素子は、前記第１の入出力部の負極側を前記第２のキャパシタの負極側及び前記第２の入出力部の負極側に接続し、
前記第１の通電制御素子及び第４の通電制御素子は、前記第１の入出力部と前記第２の入出力部との間を流れる電流を一方向に通電する第１の経路と、前記第１の入出力部と前記第２の入出力部との間を流れる電流を通電又は遮断するスイッチ機能を有する第２の経路とを備え、
前記制御回路部により前記第３の通電制御素子が通電されてから前記第２の通電制御素子が通電されるまでの間、前記第１の通電制御素子の第１の経路には前記第１の入出力部から前記第２の入出力部に向かう電流が通電し、
前記制御回路部により前記第２の通電制御素子が通電されてから前記第３の通電制御素子が通電されるまでの間、前記第４の通電制御素子の第１の経路には前記第２の入出力部から前記第１の入出力部に向かう電流が通電し、
前記第１の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第１の通電制御素子の第１の経路に流れている電流の一部が通電し、
前記第４の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第４の通電制御素子の第１の経路に流れている電流の一部が通電することを特徴とする電力変換器。
【請求項２】
第１の入出力部及び第２の入出力部と、直列に接続された第１のキャパシタ及び第２のキャパシタと、第１の通電制御素子、第２の通電制御素子、第３の通電制御素子及び第４の通電制御素子と、これらの通電制御素子のオンオフを制御する制御回路部と、インダクタとを備える電力変換器であって、
前記第１の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの正極側及び前記第２の入出力部の正極側に接続し、
前記第２の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、
前記第３の通電制御素子は、前記第１の入出力部の負極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、
前記第４の通電制御素子は、前記第１の入出力部の負極側を前記第２のキャパシタの負極側及び前記第２の入出力部の負極側に接続し、
前記第１の通電制御素子及び第４の通電制御素子は、前記第１の入出力部と前記第２の入出力部との間を流れる電流を一方向に通電する第１の経路と、前記第１の入出力部と前記第２の入出力部との間を流れる電流を通電又は遮断するスイッチ機能を有する第２の経路とを備えると共に、前記第２の通電制御素子及び前記第３の通電制御素子は、前記スイッチ機能を少なくとも備え、
前記制御回路部により前記第３の通電制御素子が通電されてから前記第２の通電制御素子が通電されるまでの間、前記第１の通電制御素子の第１の経路には前記第１の入出力部から前記第２の入出力部に向かう電流が通電し、
前記制御回路部により前記第２の通電制御素子が通電されてから前記第３の通電制御素子が通電されるまでの間、前記第４の通電制御素子の第１の経路には前記第２の入出力部から前記第１の入出力部に向かう電流が通電し、
前記第１の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第１の通電制御素子の第１の経路に流れている電流の一部が通電し、
前記第４の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第４の通電制御素子の第１の経路に流れている電流の一部が通電し、
前記第１の通電制御素子のスイッチ機能及び前記４の通電制御素子のスイッチ機能がオフとなっている間、前記制御回路部により前記第２の通電制御素子のスイッチ機能及び前記第３の通電制御素子のスイッチ機能が同時にオンとされる期間を有することを特徴とする電力変換器。
【請求項３】
前記第１の入出力部の正極側又は負極側にインダクタを備えることを特徴とする請求項２に記載の電力変換器。
【請求項４】
前記通電制御素子にＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒを採用することを特徴とする請求項１から請求項３のいずれか一項に記載の電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧変換器に関し、特に複数のスイッチ機能によるオンオフ制御により、複数のキャパシタを選択して機能させることで、直流電圧を昇降圧する電力変換器に関する。
【背景技術】
【０００２】
従来、ＤＣ／ＤＣコンバータでは、印加された直流電圧を昇圧（降圧）動作時に、所定のスイッチ素子をスイッチングすることで所望の昇圧（降圧）率を実現している。また、ＤＣ／ＤＣコンバータでは、スイッチ素子をスイッチングする際に、ラップ時間（複数のスイッチ素子を同時にオン）を調整することで、電圧の変換効率の向上や自体の小型化を実現している（例えば、特許文献１、２参照）。
【０００３】
なお、特許文献１、２に開示されているＤＣ／ＤＣコンバータは、複数のスイッチ素子のオン／オフ制御により複数のキャパシタを選択的に機能させることで、昇圧、導通、回生のいずれかの動作を行うものである。
【特許文献１】特開２００５−２２４０５９号公報
【特許文献２】特開２００５−２２４０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＤＣ／ＤＣコンバータでは、スイッチ素子をスイッチングする際に、当該スイッチ素子の１つであるダイオードだけに通電する機会が生じるため、当該ダイオードの導通損失が大きくなってしまうという問題がある。
【０００５】
そこで、本発明では、前記した問題を解決し、ダイオードの導通損失を低減することができる電力変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するため、請求項１に記載の電力変換器は、第１の入出力部及び第２の入出力部と、直列に接続された第１のキャパシタ及び第２のキャパシタと、第１の通電制御素子、第２の通電制御素子、第３の通電制御素子及び第４の通電制御素子と、これらの通電制御素子のオンオフを制御する制御回路部とを備える電力変換器であって、前記第１の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの正極側及び前記第２の入出力部の正極側に接続し、前記第２の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、前記第３の通電制御素子は、前記第１の入出力部の負極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、前記第４の通電制御素子は、前記第１の入出力部の負極側を前記第２のキャパシタの負極側及び前記第２の入出力部の負極側に接続し、前記第１の通電制御素子及び第４の通電制御素子は、前記第１の入出力部と前記第２の入出力部との間を流れる電流を一方向に通電する第１の経路と、前記第１の入出力部と前記第２の入出力部との間を流れる電流を通電又は遮断するスイッチ機能を有する第２の経路とを備え、前記制御回路部により前記第３の通電制御素子が通電されてから前記第２の通電制御素子が通電されるまでの間、前記第１の通電制御素子の第１の経路には前記第１の入出力部から前記第２の入出力部に向かう電流が通電し、前記制御回路部により前記第２の通電制御素子が通電されてから前記第３の通電制御素子が通電されるまでの間、前記第４の通電制御素子の第１の経路には前記第２の入出力部から前記第１の入出力部に向かう電流が通電し、前記第１の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第１の通電制御素子の第１の経路に流れている電流の一部が通電し、前記第４の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第４の通電制御素子の第１の経路に流れている電流の一部が通電することを特徴とする。
【０００７】
かかる構成によれば、電力変換器は、通電制御素子に第１の経路とスイッチ機能を有する第２の経路を設けたので、このスイッチ機能のオンオフ制御を行うことで、第１の経路に流れている電流の一部を当該第２の経路に通電させることができる。
【０００８】
請求項２に記載の電力変換器は、第１の入出力部及び第２の入出力部と、直列に接続された第１のキャパシタ及び第２のキャパシタと、第１の通電制御素子、第２の通電制御素子、第３の通電制御素子及び第４の通電制御素子と、これらの通電制御素子のオンオフを制御する制御回路部と、インダクタとを備える電力変換器であって、前記第１の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの正極側及び前記第２の入出力部の正極側に接続し、前記第２の通電制御素子は、前記第１の入出力部の正極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、前記第３の通電制御素子は、前記第１の入出力部の負極側を前記第１のキャパシタの負極側及び前記第２のキャパシタの正極側に接続し、前記第４の通電制御素子は、前記第１の入出力部の負極側を前記第２のキャパシタの負極側及び前記第２の入出力部の負極側に接続し、前記第１の通電制御素子及び第４の通電制御素子は、前記第１の入出力部と前記第２の入出力部との間を流れる電流を一方向に通電する第１の経路と、前記第１の入出力部と前記第２の入出力部との間を流れる電流を通電又は遮断するスイッチ機能を有する第２の経路とを備えると共に、前記第２の通電制御素子及び前記第３の通電制御素子は、前記スイッチ機能を少なくとも備え、前記制御回路部により前記第３の通電制御素子が通電されてから前記第２の通電制御素子が通電されるまでの間、前記第１の通電制御素子の第１の経路には前記第１の入出力部から前記第２の入出力部に向かう電流が通電し、前記制御回路部により前記第２の通電制御素子が通電されてから前記第３の通電制御素子が通電されるまでの間、前記第４の通電制御素子の第１の経路には前記第２の入出力部から前記第１の入出力部に向かう電流が通電し、前記第１の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第１の通電制御素子の第１の経路に流れている電流の一部が通電し、前記第４の通電制御素子の第２の経路には、前記制御回路部により前記スイッチ機能をオンすることで、前記第４の通電制御素子の第１の経路に流れている電流の一部が通電し、前記第１の通電制御素子のスイッチ機能及び前記４の通電制御素子のスイッチ機能がオフとなっている間、前記制御回路部により前記第２の通電制御素子のスイッチ機能及び前記第３の通電制御素子のスイッチ機能が同時にオンとされる期間を有することを特徴とする。
【０００９】
かかる構成によれば、電力変換器は、制御回路部による各通電制御素子のオンオフ制御により、直列に接続された第１のキャパシタ及び第２のキャパシタに通電させることで、印加された電圧を昇圧することができる。そして、電圧を昇圧する際に、第１の経路だけではなく、各通電制御素子の第２の経路にも電流が通電するので、導通損失を低減することができる。
【００１０】
請求項３に記載の電力変換器は、請求項２に記載の電力変換器において、前記第１の入出力部の正極側又は負極側にインダクタを備えることを特徴とする。
かかる構成によれば、電力変換器は、インダクタをさらに備えることで、昇圧（降圧）率を可変にすることができる。
【００１１】
請求項４に記載の電力変換器は、請求項１から請求項３のいずれか一項に記載の電力変換器において、前記通電制御素子にＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を採用することを特徴とする。
【００１２】
かかる構成によれば、電力変換器は、通電制御素子に、ＭＯＳＦＥＴを採用することにより、従来、通電制御素子にＩＧＢＴを用いる場合別途ダイオードを用意する必要があったが、当該ＭＯＳＦＥＴの寄生ダイオードによって、代用することができ、当該電力変換器の構成を簡易化することができる。また、電力変換器は、ＭＯＳＦＥＴのチップ数を増加させることで、増加数に反比例して抵抗値を下げることができ、キャパシタに電流を通電させて充電する際に、通電制御素子における導通損失が低減され、電圧の変換効率を向上させることができる。
【発明の効果】
【００１３】
本発明によれば、通電制御素子を通る電流を第１の経路と第２の経路に分流することができるので、導通損失を低減することができ、さらに、通電制御素子の耐電流容量を小さくすることもできるので、電力変換器を小型化することができる。
本発明によれば、電力変換器の構成を簡易化することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施形態について、適宜、図面を参照しながら詳細に説明する。
（電力変換器の構成（ＭＯＳ））
図１は電力変換器の回路図である。図１に示すように、電力変換器１は、印加された電圧を昇圧（又は降圧）するもので、入力部（第１の入出力部）３と、出力部（第２の入出力部）５と、キャパシタＣ１と、キャパシタＣ２と、キャパシタＣ３と、インダクタＬ１と、通電制御部ＭＯＳ１と、通電制御部ＭＯＳ２と、制御回路部７とを備えている。
【００１５】
この電力変換器１は、従来、通電制御素子として耐圧の大きいＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｒａｌ  Ｔｒａｎｓｉｓｔｏｒ）で構成されていたものを、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成したものである。そして、従来の通電制御素子では、ＩＧＢＴと共にダイオードが備えられており、このダイオードには、ＩＧＢＴの通電方向と逆向きに電流を通電させていた。
【００１６】
そして、電力変換器１では、このダイオードだけに通電させていた電流を、通電制御部ＭＯＳ１と通電制御部ＭＯＳ２とのスイッチタイミングを変更するだけで、ＭＯＳＦＥＴの寄生ダイオードを介して流れる経路（第１の経路）と、ＯＮ電圧（導通状態となる電圧）を与えることによって流れる経路（第２の経路）との２つに分けて通電させることができる。この結果、この電力変換器１では、従来のダイオードのＯＮ電圧が低減されたことと同等の効果が得られる。すなわち、電力変換器１では、導通損失の低減効果が得られる。さらに、電力変換器１では、通電制御部ＭＯＳ１、通電制御部ＭＯＳ２の耐電流容量を小さくすることができ、ひいては通電制御部ＭＯＳ１、通電制御部ＭＯＳ２の体格（サイズ）も小さくすることができるので、電力変換器１の小型軽量化を実現することも可能である。
【００１７】
入力部３は、直流電源Ｅ（Ｖ）が接続されており、電圧を印加する箇所である。この入力部３の正極側が、インダクタＬ１及び通電制御部ＭＯＳ１を介して、キャパシタＣ１の正極側及び出力部５の正極側に接続されている。また、この入力部３の負極側が、通電制御部ＭＯＳ２を介して、キャパシタＣ２の負極側に接続されている。
【００１８】
出力部５は、負荷抵抗Ｒが接続されており、昇圧された電圧を出力する箇所である。この出力部５の正極側が、キャパシタＣ１の正極側に接続されている。また、この出力部５の負極側が、キャパシタＣ２の負極側に接続されている。
【００１９】
なお、電力変換器１では、印加された電圧を昇圧する昇圧モード動作のときに、入力部（第１の入出力部）３が入力を、出力部（第２の入出力部）５が出力を担い、降圧モード動作のときには、入出力が逆転する。つまり、入力部（第１の入出力部）３が出力を、出力部（第２の入出力部）５が入力を担うこととなる。
【００２０】
キャパシタＣ１、キャパシタＣ２は、直列に接続されており、交互に電荷（電流及び放出電流）を蓄積・放電（充電放電）するものである。この実施形態では、キャパシタＣ１、キャパシタＣ２を１００μＦのフィルムコンデンサによって構成している。
【００２１】
キャパシタＣ３は、平滑用のキャパシタであり、入力部３に電圧を供給する電源のインピーダンスが高い場合に、このインピーダンス（入力インピーダンス）を下げるために設けられていると共に、出力部５からの電圧が昇圧する際の動作を安定させるために取り付けるものである。なお、電源の入力インピーダンスが十分に低い場合には省力することも可能である。この実施形態では、このキャパシタＣ３は、ケミカルコンデンサとして構成されているが、フィルムコンデンサであってもよい。
【００２２】
インダクタＬ１は、入力部３の正極側（又は負極側）に接続されており、通電制御部ＭＯＳ１のスイッチングにより、入力部３から供給される電流を、磁気エネルギとして蓄積して、放出電流としてキャパシタＣ１、Ｃ２に供給するものである。
【００２３】
通電制御部ＭＯＳ１は、２個（１組）のＭＯＳ素子（Ｈｉ側、Ｌｏ側）からなり、寄生ダイオードＤ１、Ｄ２がそれぞれ形成される第１の経路と、スイッチ部ＳＷ１、ＳＷ２がそれぞれ備えられている第２の経路とを備えている。この通電制御部ＭＯＳ１のＨｉ側は、キャパシタＣ１の正極側と接続しており、Ｌｏ側はキャパシタＣ１の負極側と接続している。
【００２４】
通電制御部ＭＯＳ１のＨｉ側の第１の経路をＭＯＳ１Ｈｉ１（Ｈｉ側の第１の経路）、第２の経路をＭＯＳ１Ｈｉ２（Ｈｉ側の第２の経路）と呼称し、Ｌｏ側の通常経路をＭＯＳ１Ｌｏ１（Ｌｏ側の第１の経路）、第２の経路をＭＯＳ１Ｌｏ２（Ｌｏ側の第２の経路）と呼称することとする。
【００２５】
寄生ダイオードＤ１、Ｄ２は、ＭＯＳＦＥＴの構造上、通電制御部ＭＯＳ１のソースからドレインに一方向に通電するように、必然的に形成されてしまうものである。
スイッチ部ＳＷ１、ＳＷ２は、制御回路部７によって、オンオフ制御される部分である。
【００２６】
第１の経路ＭＯＳ１Ｈｉ１は、昇圧比が１倍から２倍までの場合、キャパシタＣ１及びキャパシタＣ２の充電時に、インダクタＬ１からの放出電流が通電する経路である。また、この第１の経路ＭＯＳ１Ｈｉ１は、昇圧比が１倍から２倍までの場合、キャパシタＣ１の充電時に、キャパシタＣ１を充電する電流（入力部３に接続された電源（図示せず）から供給される電流）の一部が通電する経路である。また、このとき、インダクタＬ１は、磁気蓄積を行っている。
【００２７】
さらに、第１の経路ＭＯＳ１Ｈｉ１は、昇圧比が２倍以上の場合、キャパシタＣ１の充電時に、入力部３に接続された電源（図示せず）から供給される電流及びインダクタＬ１からの放出電流の一部が通電する経路である。
【００２８】
第２の経路ＭＯＳ１Ｈｉ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ２の充電時に、通電しない経路である。また、第２の経路ＭＯＳ１Ｈｉ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ１の充電時に、インダクタＬ１からの放出電流の一部及び充電電流（入力部３に接続された電源（図示せず）から供給される電流）の一部が通電する経路である。また、このとき、インダクタＬ１は、磁気蓄積を行っている。
【００２９】
さらに、第２の経路ＭＯＳ１Ｈｉ２は、昇圧比が２倍以上の場合、制御回路部７によってスイッチ部ＳＷ１がオンされた時に、インダクタＬ１からの放出電流の一部が通電する経路である。
また、第１の経路ＭＯＳ１Ｈｉ１は、キャパシタＣ２の充電時に通電しない経路である。
【００３０】
第１の経路ＭＯＳ１Ｌｏ１は、昇圧比が１倍から２倍までの場合、キャパシタＣ１の充電時及びキャパシタＣ２の充電時に、通電しない経路である。さらに、第１の経路ＭＯＳ１Ｌｏ１は、昇圧比が２倍以上の場合、キャパシタＣ１の充電時及びキャパシタＣ２の充電時に、通電しない経路である。
【００３１】
第２の経路ＭＯＳ１Ｌｏ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ１の充電時に通電しない経路である。また、第２の経路ＭＯＳ１Ｌｏ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ２の充電時に、充電電流（入力部３に接続された電源（図示せず）から供給される電流）が通電する経路である。また、このとき、インダクタＬ１は、磁気蓄積を行っている。
【００３２】
さらに、第２の経路ＭＯＳ１Ｌｏ２は、昇圧比が２倍以上の場合、キャパシタＣ１の充電時及びキャパシタＣ２の充電時に、制御回路部７によってスイッチ部分ＳＷ２がオンされることで、インダクタＬ１に磁気蓄積させるために、通電する経路である。
【００３３】
通電制御部ＭＯＳ２は、２個（１組）のＭＯＳ素子（Ｈｉ側、Ｌｏ側）からなり、寄生ダイオードＤ３、Ｄ４がそれぞれ形成される第１の経路と、スイッチ部ＳＷ３、ＳＷ４がそれぞれ備えられている第２の経路とを備えている。この通電制御部ＭＯＳ２のＨｉ側は、キャパシタＣ２の正極側と接続しており、Ｌｏ側はキャパシタＣ２の負極側と接続している。
【００３４】
通電制御部ＭＯＳ２のＨｉ側の第１の経路をＭＯＳ２Ｈｉ１、第２の経路をＭＯＳ２Ｈｉ２と呼称し、Ｌｏ側の第１の経路をＭＯＳ２Ｌｏ１、第２の経路をＭＯＳ２Ｌｏ２と呼称することとする。
【００３５】
寄生ダイオードＤ３、Ｄ４は、ＭＯＳＦＥＴの構造上、通電制御部ＭＯＳ２のソースからドレインに一方向に通電するように、必然的に形成されてしまうものである。
スイッチ部ＳＷ３、ＳＷ４は、制御回路部７によって、オンオフ制御される部分である。
【００３６】
第１の経路ＭＯＳ２Ｈｉ１は、昇圧比が１倍から２倍までの場合、キャパシタＣ１の充電時及びキャパシタＣ２の充電時に、通電しない経路である。さらに、第１の経路ＭＯＳ２Ｈｉ１は、昇圧比が２倍以上の場合、キャパシタＣ１の充電時及びキャパシタＣ２の充電時に、通電しない経路である。
【００３７】
第２の経路ＭＯＳ２Ｈｉ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ２の充電時に通電しない経路である。また、第２の経路ＭＯＳ２Ｈｉ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ１の充電時に、充電電流（入力部３に接続された電源（図示せず）から供給される電流）が通電する経路である。また、このとき、インダクタＬ１は、磁気蓄積を行っている。
【００３８】
さらに、第２の経路ＭＯＳ２Ｈｉ２は、昇圧比が２倍以上の場合、キャパシタＣ１の充電時及びキャパシタＣ２の充電時に、制御回路部７によってスイッチ部ＳＷ３がオンされることで、インダクタＬ１に磁気蓄積させるために、通電する経路である。
【００３９】
第１の経路ＭＯＳ２Ｌｏ１は、昇圧比が１倍から２倍までの場合、キャパシタＣ１及びキャパシタＣ２の充電時に、インダクタＬ１からの放出電流が通電する経路である。また、この第１の経路ＭＯＳ２Ｌｏ１は、昇圧比が１倍から２倍までの場合、キャパシタＣ２の充電時に、充電電流（入力部３に接続された電源（図示せず）から供給される電流）が通電する経路である。また、このとき、インダクタＬ１は、磁気蓄積を行っている。
【００４０】
さらに、第１の経路ＭＯＳ２Ｌｏ１は、昇圧比が２倍以上の場合、キャパシタＣ２の充電時に、インダクタＬ１からの放出電流が通電する経路である。また、この第１の経路ＭＯＳ２Ｌｏ１は、キャパシタＣ１の充電時に、通電しない経路である。
【００４１】
第２の経路ＭＯＳ２Ｌｏ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ１の充電時に、通電しない経路である。また、第２の経路ＭＯＳ２Ｌｏ２は、昇圧比が１倍から２倍までの場合、キャパシタＣ２の充電時に、インダクタＬ１からの放出電流の一部及び充電電流（入力部３に接続された電源（図示せず）から供給される電流）の一部が通電する経路である。また、このとき、インダクタＬ１は、磁気蓄積を行っている。
【００４２】
さらに、第２の経路ＭＯＳ２Ｌｏ２は、昇圧比が２倍以上の場合、制御回路部７によってスイッチ部ＳＷ４がオンされた時に、インダクタＬ１からの放出電流の一部が通電する経路である。また、この第２の経路ＭＯＳ２Ｌｏ２は、キャパシタＣ１の充電時に通電しない経路である。
【００４３】
制御回路部７は、通電制御部ＭＯＳ１のスイッチ部ＳＷ１、ＳＷ２及び通電制御部ＭＯＳ２のスイッチ部ＳＷ３、ＳＷ４のオンオフ制御を行うものである。
【００４４】
（電流の流れ、電圧波形）
次に、図２、図３を参照して、電力変換器１の電流の流れ及び電圧波形について説明する（適宜、図１参照）。図２は昇圧比が小さい場合（１倍から２倍まで）、図３は昇圧比が大きい場合（２倍以上）の電流の流れ、通電制御部ＭＯＳ１及び通電制御部ＭＯＳ２のゲート電圧、キャパシタＣ１及びキャパシタＣ２の充電電流の波形、インダクタＬ１の放出電流の波形を示している。
【００４５】
図２に示したように、電力変換器１では、昇圧比が小さい場合（１倍から２倍まで）、キャパシタＣ１とキャパシタＣ２とに充電するのと同時に、インダクタＬ１による昇圧（磁気蓄積）を行っている。
【００４６】
図２（ａ）の「ゲート波形」に示したように、電力変換器１は、制御回路部７による制御によって、通電制御部ＭＯＳ１のＬｏ側のゲートと、通電制御部ＭＯＳ２のＨｉ側のゲートとをラップさせずに交互にオンする（デューティ比５０％以下）。そして、電力変換器１は、通電制御部ＭＯＳ２のＨｉ側のゲートをオフにしてから、通電制御部ＭＯＳ２のＨｉ側のゲートをオンにする立ち上げ時までの時間、通電制御部ＭＯＳ２のＬｏ側のゲートをオンにする。
【００４７】
そして、電力変換器１では、通電制御部ＭＯＳ１のＬｏ側のゲートがオンの間、キャパシタＣ２に充電電流（インダクタＬ１の磁気蓄積）Ｉａが流れる。また、電力変換器１では、通電制御部ＭＯＳ１のＬｏ側のゲートをオンからオフにする立ち下げ時から、通電制御部ＭＯＳ２のＨｉ側のゲートをオンにする立ち上げ時までの時間、インダクタＬ１の放出電流Ｉｂが流れる。
【００４８】
図２（ａ）の「Ｃ２充電動作」に示したように、キャパシタＣ２に流れる充電電流Ｉａは、インダクタＬ１から、通電制御部ＭＯＳ１のＬｏ側の第２の経路を通過し、キャパシタＣ２を通過した後、通電制御部ＭＯＳ２のＬｏ側の第１の経路（細線で示す経路）と第２の経路（破線で示す経路）とに分流する。また、インダクタＬ１の放出電流Ｉｂは、通電制御部ＭＯＳ１のＨｉ側の第１の経路からキャパシタＣ１及びキャパシタＣ２を通過した後、通電制御部ＭＯＳ２のＬｏ側の第１の経路（細線で示す経路）と第２の経路（破線で示す経路）とに分流する。
【００４９】
図２（ｂ）の「ゲート波形」に示したように、電力変換器１は、制御回路部７による制御によって、通電制御部ＭＯＳ２のＨｉ側のゲートと、通電制御部ＭＯＳ１のＬｏ側のゲートとをラップさせずに交互にオンする（デューティ比５０％以下）。そして、電力変換器１は、通電制御部ＭＯＳ１のＬｏ側のゲートをオフにしてから、通電制御部ＭＯＳ１のＬｏ側のゲートをオンにする立ち上げ時までの時間、通電制御部ＭＯＳ１のＨｉ側のゲートをオンにする。
【００５０】
そして、電力変換器１では、通電制御部ＭＯＳ２のＨｉ側のゲートがオンの間、キャパシタＣ１に充電電流（インダクタＬ１の磁気蓄積）Ｉｃが流れる。また、電力変換器１では、通電制御部ＭＯＳ２のＨｉ側のゲートをオンからオフにする立ち下げ時から、通電制御部ＭＯＳ１のＬｏ側のゲートをオンにする立ち上げ時までの時間、インダクタＬ１の放出電流Ｉｂが流れる。
【００５１】
図２（ｂ）の「Ｃ１充電動作」に示したように、キャパシタＣ１に流れる充電電流Ｉｃは、インダクタＬ１から、通電制御部ＭＯＳ１のＨｉ側の第１の経路（細線）と第２の経路（破線）とに分流し、キャパシタＣ１を通過した後、通電制御部ＭＯＳ２のＨｉ側の第２の経路に流れる。また、インダクタＬ１の放出電流Ｉｂは、通電制御部ＭＯＳ１のＨｉ側の第１の経路（細線）と第２の経路（破線）とに分流し、キャパシタＣ１及びキャパシタＣ２を通過した後、通電制御部ＭＯＳ２のＬｏ側の第１の経路に流れる。
【００５２】
図３に示したように、電力変換器１では、昇圧比が大きい場合（２倍以上）、まず、キャパシタＣ１とキャパシタＣ２とに交互に充電し、さらに、通電制御部ＭＯＳ１と通電制御部ＭＯＳ２とを同時にオンしている期間を発生させ（ラップさせる。デューティ比を５０％以上とする）、インダクタＬ１に急激に電流を流し、それを開放して、昇圧された電圧を、キャパシタＣ１とキャパシタＣ２とに交互に充電している。
【００５３】
図３（ａ）の「ゲート波形」に示したように、電力変換器１は、制御回路部７による制御によって、通電制御部ＭＯＳ１のＬｏ側のゲートと、通電制御部ＭＯＳ２のＨｉ側のゲートとをラップさせて交互にオンする。そして、電力変換器１は、通電制御部ＭＯＳ１のＬｏ側のゲートをオンからオフにする立ち下げ時から、次にオンにして立ち上げるまでの間、通電制御部ＭＯＳ１のＨｉ側のゲートをオンにする。
【００５４】
そして、電力変換器１では、通電制御部ＭＯＳ１のＬｏ側のゲートと、通電制御部ＭＯＳ２のＨｉ側のゲートとをラップさせた間、インダクタＬ１に磁気蓄積Ｉｄがなされる。また、電力変換器１では、通電制御部ＭＯＳ１のＨｉ側のゲートがオンの間、キャパシタＣ１にインダクタＬ１からの放出電流Ｉｅが流れ、キャパシタＣ１が充電される。
【００５５】
そして、図３（ａ）の「ラップ→Ｃ１充電動作」に示したように、キャパシタＣ１に流れる充電電流（放出電流）Ｉｅは、インダクタＬ１から、通電制御部ＭＯＳ１のＨｉ側の第１の経路（細線で示す経路）と第２の経路（破線で示す経路）とに分流し、キャパシタＣ１を通過した後、通電制御部ＭＯＳ２のＨｉ側の第２の経路に流れる。また、インダクタＬ１の磁気蓄積Ｉｄは、ラップ時に、入力部３から、通電制御部ＭＯＳ１のＬｏ側の第２の経路、通電制御部ＭＯＳ２のＨｉ側の第２の経路に電流が流れることでなされる。
【００５６】
図３（ｂ）の「ゲート波形」に示したように、電力変換器１は、制御回路部７による制御によって、通電制御部ＭＯＳ１のＬｏ側のゲートと、通電制御部ＭＯＳ２のＨｉ側のゲートとをラップさせて交互にオンする。そして、電力変換器１は、通電制御部ＭＯＳ２のＨｉ側のゲートをオンからオフにする立ち下げ時から、次にオンにして立ち上げるまでの間、通電制御部ＭＯＳ２のＬｏ側のゲートをオンにする。
【００５７】
そして、電力変換器１では、通電制御部ＭＯＳ１のＬｏ側のゲートと、通電制御部ＭＯＳ２のＨｉ側のゲートとをラップさせた間、インダクタＬ１に磁気蓄積Ｉｄがなされる。また、電力変換器１では、通電制御部ＭＯＳ２のＬｏ側のゲートがオンの間、キャパシタＣ２にインダクタＬ１からの放出電流Ｉｆが流れ、キャパシタＣ２が充電される。
【００５８】
そして、図３（ｂ）の「ラップ→Ｃ２充電動作」に示したように、キャパシタＣ２に流れる充電電流（放出電流）Ｉｆは、インダクタＬ１から、通電制御部ＭＯＳ１のＬｏ側の第２の経路に流れ、キャパシタＣ２を通過した後、通電制御部ＭＯＳ２のＬｏ側の第１の経路（細線）と第２の経路（破線）とに分流する。また、インダクタＬ１の磁気蓄積Ｉｄは、ラップ時に、入力部３から、通電制御部ＭＯＳ１のＬｏ側の第２の迂回経路、通電制御部ＭＯＳ２のＨｉ側の第２の経路に電流が流れることでなされる。
【００５９】
（従来のものと比較した効果）
次に、図４を参照して、従来の電力変換器（通電制御素子にＩＧＢＴ＋ダイオード）と、電力変換器１とを比較して説明する。
図４（ａ）の「ゲート波形」に示したように、従来の電力変換器１００の場合、ＩＧＢＴ１０１のＬｏ側と、ＩＧＢＴ１０３のＨｉ側とをスイッチングしている。このため、図４（ａ）の「ＩＧＢＴ＋ダイオードの場合」に示したように、スイッチングしていない、ＩＧＢＴ１０１のＨｉ側のダイオード及びＩＧＢＴ１０３ｂのＬｏ側のダイオードのみに電流が流れる。
【００６０】
これに対し、図４（ｂ）に示したように、電力変換器１の場合、通電制御部ＭＯＳ１の寄生ダイオードＤ１に電流が流れるタイミングにスイッチングしているので、第２の経路にも電流が流れる。また、通電制御部ＭＯＳ２の寄生ダイオードＤ４に電流が流れるタイミングにスイッチングしているので、第２の経路にも電流が流れる。このため、電力変換器１では、従来の電力変換器１００に比べ、導通損失を低減することができる。これは、ＩＧＢＴ素子の特性とＭＯＳＦＥＴ素子の特性との違いによるものである。そして、ＭＯＳＦＥＴの場合では、電流を流せる方向は一定方向ではないため、第２の経路を積極的に利用することで、従来の電力変換器においてダイオードのみに電流を通電させる場合に比べて導通損失を低減させることができる。また、従来の電力変換器１００の場合、ＩＧＢＴ１０１、ＩＧＢＴ１０３を使用しているため、電流の通電方向は決まっており、電力変換器１のようなスイッチング動作を行うことができない。なお、図４（ｂ）に示すように、ゲート波形（１）とゲート波形（３）、および、ゲート波形（２）とゲート波形（４）では、それぞれオンオフの反転した状態の関係となっている。
【００６１】
（導通損失について）
次に、図５を参照して、電力変換器１で低減した導通損失の例について説明する（適宜、図１参照）。
図５（ａ）は通電制御部ＭＯＳ１、ＭＯＳ２のいずれかの寄生ダイオードＤ１〜Ｄ４（Ｄ１とする）に、１５０Ａの電流を流している時に、迂回経路のスイッチであるＳＷ１をＯＮにした場合の当該通電制御部ＭＯＳ１、ＭＯＳ２の特性を示している。
【００６２】
この図５（ａ）において、ＩＤＳＳは、ドレイン−ソース間の電流を示し、ＲＤＳ（ＯＮ）は、スイッチ部ＳＷ１がＯＮされたとき、ドレイン−ソース間の抵抗を示し、ＶＧＳ（ｔｈ）は、ゲート−ソース間の閾値電圧を示し、ＩＧＳＳは、ゲート−ソース間の電流を示している。
【００６３】
また、ＶＧＳは、ゲート−ソース間の電圧を示し、ＶＤＳは、ドレイン−ソース間の電圧を示し、ＩＤは、ドレイン電流を示している。
【００６４】
この通電制御部ＭＯＳ１、ＭＯＳ２の特性によって、寄生ダイオードＤ１に１５０Ａが流れている際に、スイッチ部ＳＷ１をＯＮにすると、ＯＮ抵抗が１７ｍΩなので、図５（ｃ）に模式的に示したように、４１Ａがこのスイッチ部ＳＷ１を有する第２の経路に流れ、残りの１０９Ａが流れる。この場合の電流の減少と寄生ダイオードＤ１の降下電圧との関係を図５（ｂ）に示す。
【００６５】
この図５（ｂ）に示すように、寄生ダイオードＤ１の電圧は０．８Ｖから０．７Ｖに降下する。
これにより導通損失（損失差）は、１５０Ａ×（０．８Ｖ−０．７Ｖ）＝１５Ｗとなる。例えば、従来の電力変換器が１００Ｖの１５０Ａの１５０ｋＷクラスのもので、変換効率が９７％の場合、４５０Ｗの導通損失が生じるが寄生ダイオードＤ１に電流が流れている場合にスイッチ部ＳＷ１をＯＮにして、このスイッチ部ＳＷ１を有する第２の経路に電流を通電させることで、少なくとも１５Ｗ（１５Ｗ／４５０Ｗ＝３．３％）の導通損失を低減することができる。
【００６６】
以上、本発明の実施形態について説明したが、本発明は前記実施形態には限定されない。例えば、本実施形態では、電力変換器１において、電圧の昇圧動作のみを説明したが、降圧動作も可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係る電力変換器（ＭＯＳ）の回路図である。
【図２】図１に示した電力変換器において、昇圧比が小さい場合（２倍未満）の電流の流れ、ゲート波形を示した図である。
【図３】図１に示した電力変換器において、昇圧比が大きい場合（２倍以上）の電流の流れ、ゲート波形を示した図である。
【図４】従来の電力変換器と比較説明するための図である。
【図５】低減した導通損失の例について説明するための図である。
【符号の説明】
【００６８】
１                      電力変換器
３                      入力部（第１の入出力部）
５                      出力部（第２の入出力部）
７                      制御回路部
Ｃ１、Ｃ２、Ｃ３        キャパシタ
Ｌ１                    インダクタ
ＭＯＳ１、ＭＯＳ２      通電制御部（ＭＯＳＦＥＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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