(57)【要約】【課題】高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。【解決手段】半導体基板１１の第１領域１１ａにおいて、第１ゲート電極１５の上面１５ｂおよび第１絶縁分離層１２の側面１２ａを露出させる工程と、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成する工程と、第１側壁膜３５ａをマスクとして、第１ゲート電極１５の上部をエッチングし、第１ゲート電極１５の上部に第１凹部１５ａを形成する工程と、第１ゲート電極１５の上部を露出させる工程と、第１ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルに第２ゲート絶縁膜１６を形成する工程と、第１凹部１５ａを埋め込むように、第２ゲート絶縁膜１６上に第２ゲート電極材料膜を形成する工程と、を具備する。【選択図】図７
2010004020.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に形成されたメモリセルと、前記半導体基板の第２領域に形成された周辺回路とを有する不揮発性半導体記憶装置の製造方法であって、
前記第１領域において、第１ゲート絶縁膜を介して第１ゲート電極材料膜を形成し、前記第１ゲート電極材料膜上にキャップ絶縁膜を形成する工程と、
前記第１領域の第１素子分離領域に第１の開口を有するマスク材を用いて、前記キャップ絶縁膜、前記第１ゲート電極材料膜、前記第１ゲート絶縁膜をエッチングして第１ゲート電極を分離形成し、更に前記半導体基板を第１の深さまでエッチングして第１素子分離溝を形成する工程と、
前記半導体基板の全面に第１絶縁膜を形成した後、前記第１絶縁膜を前記キャップ絶縁膜が露出するまで除去し、前記第１素子分離溝に第１絶縁分離層を形成する工程と、
前記キャップ絶縁膜を除去し、前記第１ゲート電極の上面および前記第１絶縁分離層の側面を露出させる工程と、
前記第１ゲート電極を含む前記第１絶縁分離層上にコンフォーマルに第２絶縁膜を形成し、異方性エッチングにより前記第２絶縁膜を除去し、前記第１絶縁分離層の側面に第１側壁膜を形成する工程と、
前記第１側壁膜をマスクとして、前記第１ゲート電極の上部を第２の深さまでエッチングし、前記第１ゲート電極の上部に第１凹部を形成する工程と、
前記第１側壁膜および前記第１絶縁分離層を、前記第１凹部の底面に至る深さまでエッチングし、前記第１ゲート電極の上部を露出させる工程と、
前記第１ゲート電極の上部を含む前記第１絶縁分離層上にコンフォーマルに第２ゲート絶縁膜を形成する工程と、
前記第１凹部を埋め込むように、前記第２ゲート絶縁膜上に第２ゲート電極材料膜を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第２領域において、前記第１ゲート絶縁膜を介して前記第１ゲート電極材料膜を形成し、前記第１ゲート電極材料膜上に前記キャップ絶縁膜を形成する工程と、
前記第２領域の第２素子分離領域に第２の開口を有するマスク材を用いて、前記キャップ絶縁膜、前記第１ゲート電極材料膜、前記第１ゲート絶縁膜をエッチングして第１ゲート電極を分離形成し、更に前記半導体基板を第３の深さまでエッチングして第２素子分離溝を形成する工程と、
前記半導体基板の全面に前記第１絶縁膜を形成した後、前記第１絶縁膜を前記キャップ絶縁膜が露出するまで除去し、前記第２素子分離溝に第２絶縁分離層を形成する工程と、
前記キャップ絶縁膜を除去し、前記第１ゲート電極の上面および前記第２絶縁分離層の側面を露出させる工程と、
前記第１ゲート電極を含む前記第２絶縁分離層上にコンフォーマルに前記第２絶縁膜を形成し、異方性エッチングにより前記第２絶縁膜を除去し、前記第２絶縁分離層の側面に第２側壁膜を形成する工程と、
前記第２側壁膜をマスクとして、前記第１ゲート電極の上部を前記第２の深さまでエッチングし、前記第１ゲート電極の上部に第２凹部を形成する工程と、
前記第２側壁膜および前記第２絶縁分離層の上部を前記第２凹部の底面に至る深さまでエッチングし、前記第１ゲート電極の上部を露出させる工程と、
前記第２凹部を埋め込むように、前記第１ゲート電極上に前記第２ゲート電極材料膜を形成する工程と、
を具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１ゲート電極の上部を露出させる工程の次に、
前記第１ゲート電極の上部を含む前記第２絶縁分離層上にコンフォーマルに前記第２ゲート絶縁膜を形成する工程と、
異方性エッチングにより、前記第２ゲート絶縁膜をエッチングし、前記第１ゲート電極の上部の側面および前記第２凹部の側面に前記第２ゲート絶縁膜を残置する工程と、
を具備することを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板の第１領域に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、上部に第１凹部を有する第１ゲート電極と、前記第１ゲート電極の上部を覆い、コンフォーマルに形成された第２ゲート絶縁膜と、前記第１凹部を埋め込んで前記第２ゲート絶縁膜上に形成された第２ゲート電極とを備えたセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルと、
前記半導体基板の第２領域に形成され、前記第１ゲート絶縁膜と同じ材質の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に形成されるとともに、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さに等しく、上部に第２凹部を有し、前記第１ゲート電極と同じ材質の第１導電層と、前記第２凹部を埋め込んで前記第１導電層の上面と接するように形成された第２導電層とを有するゲート電極とを備えたトランジスタと、前記第２領域に、前記第１導電層側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを備えた周辺回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１導電膜の上部の側面および前記第２凹部の側面に、前記第２ゲート絶縁膜と同じ材質の絶縁膜が形成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、浮遊ゲート電極と制御ゲート電極が積層された電気的に書き換え可能なメモリトランジスタを用いたＥＥＰＲＯＭ（Electrically Erasable and Programmable Read only Memory）が知られている。
【０００３】
ＥＥＰＲＯＭでは、高集積化による大容量化に伴って、チップサイズの増大を抑制するために、素子の微細化が求められている。  
素子の微細化により、素子分離領域（ＳＴＩ：Shallow Trench Isolation）の埋め込みアスペクト、金属配線と半導体基板を繋ぐコンタクトプラグのアスペクトを維持するために、浮遊ゲート電極を薄膜化すると、浮遊ゲート電極と制御ゲート電極間に挟まれている誘電体膜のサイズが小さくなるので、絶縁体膜が有する静電容量が減少する。
【０００４】
誘電体膜の静電容量が減少すると、トンネル酸化膜の静電容量と誘電体膜の静電容量により定まるカップリング比が低下し、メモリセルへの記憶情報の書き込み特性および消去特性などのセル特性が劣化する問題がある。
【０００５】
これに対して、素子領域の寸法を減らし、浮遊ゲート電極の表面積を増加させて、カップリング比を確保する不揮発性半導体記憶装置およびその製造方法が知られている（例えば、特許文献１参照。）。
【０００６】
特許文献１に開示された不揮発性半導体記憶装置は、半導体基板のチャネル形成領域の少なくとも一方側に形成された素子分離絶縁膜と、チャネル形成領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された凹型の形状を有する浮遊ゲートと、浮遊ゲート上に形成された中間絶縁膜と、中間絶縁膜上に形成された制御ゲートとを具備している。
【０００７】
凹型の形状を有する浮遊ゲートの形成は、半導体基板に対して凸に形成された素子分離絶縁膜とゲート絶縁膜の表面の形成する凹凸の表面上に浮遊ゲート用層を形成し、ゲート絶縁膜の上層部分に凹部表面を有する表面を形成することにより行っている。
【０００８】
然しながら、特許文献１に開示された不揮発性半導体記憶装置の製造方法は、素子分離領域を先に形成し、浮遊ゲート電極を後で形成している。  
その結果、平坦化工程が２回必要なので、製造工程が複雑になり、且つ浮遊ゲートの凹型の形状の幅がリソグラフィー法の解像度で制限されるという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−３３５４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様の不揮発性半導体記憶装置の製造方法は、半導体基板の第１領域に形成されたメモリセルと、前記半導体基板の第２領域に形成された周辺回路とを有する不揮発性半導体記憶装置の製造方法であって、前記第１領域において、第１ゲート絶縁膜を介して第１ゲート電極材料膜を形成し、前記第１ゲート電極材料膜上にキャップ絶縁膜を形成する工程と、前記第１領域の第１素子分離領域に第１の開口を有するマスク材を用いて、前記キャップ絶縁膜、前記第１ゲート電極材料膜、前記第１ゲート絶縁膜をエッチングして第１ゲート電極を分離形成し、更に前記半導体基板を第１の深さまでエッチングして第１素子分離溝を形成する工程と、前記半導体基板の全面に第１絶縁膜を形成した後、前記第１絶縁膜を前記キャップ絶縁膜が露出するまで除去し、前記第１素子分離溝に第１絶縁分離層を形成する工程と、前記キャップ絶縁膜を除去し、前記第１ゲート電極の上面および前記第１絶縁分離層の側面を露出させる工程と、前記第１ゲート電極を含む前記第１絶縁分離層上にコンフォーマルに第２絶縁膜を形成し、異方性エッチングにより前記第２絶縁膜を除去し、前記第１絶縁分離層の側面に第１側壁膜を形成する工程と、前記第１側壁膜をマスクとして、前記第１ゲート電極の上部を第２の深さまでエッチングし、前記第１ゲート電極の上部に第１凹部を形成する工程と、前記第１側壁膜および前記第１絶縁分離層を、前記第１凹部の底面に至る深さまでエッチングし、前記第１ゲート電極の上部を露出させる工程と、前記第１ゲート電極の上部を含む前記第１絶縁分離層上にコンフォーマルに第２ゲート絶縁膜を形成する工程と、前記第１凹部を埋め込むように、前記第２ゲート絶縁膜上に第２ゲート電極材料膜を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方法が得られる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はメモリセルをワード線方向に沿って切断した断面図、図１（ｂ）は周辺回路をワード線方向に沿って切断した断面図、図１（ｃ）はメモリセルをビット線方向に沿って切断した断面図、図１（ｄ）は周辺回路をビット線方向に沿って切断した断面図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置を示す回路図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置を示す平面図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図８】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図９】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１０】本発明の実施例１に係る別の不揮発性半導体記憶装置の要部を示す断面図。
【図１１】本発明の実施例２に係る不揮発性半導体記憶装置を示す図で、図１１（ａ）はメモリセルをワード線方向に沿って切断した断面図、図１１（ｂ）は周辺回路をワード線方向に沿って切断した断面図。
【図１２】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１３】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１４】本発明の実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１５】本発明の実施例２に係る別の不揮発性半導体記憶装置の要部を示す断面図。
【図１６】本発明の実施例３に係る不揮発性半導体記憶装置を示す図で、図１６（ａ）はメモリセルをワード線方向に沿って切断した断面図、図１６（ｂ）は周辺回路をワード線方向に沿って切断した断面図。
【図１７】本発明の実施例３に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１８】本発明の実施例４に係る不揮発性半導体記憶装置を示す図で、メモリセルをワード線方向に沿って切断した断面図。
【図１９】本発明の実施例４に係る比較例の不揮発性半導体記憶装置の要部を示す断面図。
【図２０】本発明の実施例４に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図２１】本発明の実施例５に係る不揮発性半導体記憶装置を示す図で、メモリセルをワード線方向に沿って切断した断面図。
【図２２】本発明の実施例５に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図２３】本発明の実施例５に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１５】
本発明の実施例１に係る不揮発性半導体記憶装置およびその製造方法について、図１乃至図９を用いて説明する。図１は不揮発性半導体記憶装置を示す図で、図１（ａ）はメモリセルをワード線方向に沿って切断した断面図、図１（ｂ）は周辺回路をチャネル幅方向に沿って切断した断面図、図１（ｃ）はメモリセルをチャネル長方向に沿って切断した断面図、図１（ｄ）は周辺回路をビット線方向に沿って切断した断面図、図２は不揮発性半導体記憶装置のメモリセルを示す回路図、図３は不揮発性半導体記憶装置のメモリセルを示す平面図、図４乃至図９は不揮発性半導体記憶装置の製造工程を順に示す断面図である。
【００１６】
本実施例は、不揮発性半導体記憶装置が複数のセルトランジスタをそれらのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。
【００１７】
始めに、図２および図３を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。  
図２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧｎ.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ１.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリセルを構成している。
【００１８】
同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。
【００１９】
図３に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、メモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。
【００２０】
また、選択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）の制御ゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。  
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。
【００２１】
図１に示すように、本実施例の不揮発性半導体記憶装置１０は、半導体基板１１、例えばＰ型シリコン基板（Ｐ型ウェル）の主面に設けられたメモリセル領域（第１領域）１１ａおよび周辺回路領域（第２領域）１１ｂを有し、メモリセル領域１１ａにはメモリセル１０ａが形成され、周辺回路領域１１ｂにはメモリセル１０ａへのデータの書き込みおよび読み出しを行う周辺回路１０ｂが形成されている。
【００２２】
メモリセル１０ａは、第１絶縁分離層（ＳＴＩ：Shallow Trench Isolation）１２で電気的に分離されたセルトランジスタを具備している。  
周辺回路１０ｂは、第２絶縁分離層（ＳＴＩ）１３で電気的に分離された周辺回路トランジスタを具備している。
【００２３】
セルトランジスタは、メモリセル領域１１ａに形成されたトンネル酸化膜（第１ゲート絶縁膜）１４と、トンネル酸化膜１４上に形成され、上部に第１凹部１５ａを有する浮遊ゲート電極（第１ゲート電極）１５と、浮遊ゲート電極１５の上部を覆い、コンフォーマルに形成されたＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜（第２ゲート絶縁膜）１６と、第１凹部１５ａを埋め込んでＯＮＯ膜１６上に形成され、２つの導電膜が積層された制御ゲート電極（第２ゲート電極）１７と、浮遊ゲート電極１５を挟むように形成され、半導体基板１１と逆導電型の不純物拡散層１８、１９とを具備している。
【００２４】
第１絶縁分離層１２は、メモリセル領域１１ａに半導体基板１１から浮遊ゲート電極１５側へ突出した状態に埋め込まれている。  
不純物拡散層１８、１９は、セルトランジスタのソース、およびドレインとなる不純物拡散層である。
【００２５】
周辺回路トランジスタは、周辺回路領域１１ｂに形成された第３ゲート絶縁膜２０と、第３ゲート絶縁膜２０上に形成されるとともに、半導体基板１１からの高さが浮遊ゲート電極１５の半導体基板１１からの高さに等しい第１導電層２１と、第１導電層２１の上面に接するように形成された第２導電層２２と、第１導電層２１を挟むように形成され、半導体基板１１と逆導電型の不純物拡散層２３、２４とを具備している。
【００２６】
第２絶縁分離層１３は、周辺回路領域１１ｂに半導体基板１１から第１導電膜２１側へ突出した状態に埋め込まれている。  
第１導電層２１および第２導電層２２は電気的に接続されており、周辺回路トランジスタのゲート電極である。  
不純物拡散層２３、２４は、周辺回路トランジスタのソース、およびドレインとなる不純物拡散層である。
【００２７】
制御ゲート電極１７および第２導電膜２２上には、ゲート電極の低抵抗化を目的に、シリサイド膜（図示せず）、例えばタングステンシリサイト膜が形成されている。  
タングステンシリサイド膜上に、絶縁膜（図示せず）、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００２８】
第３ゲート絶縁膜２０は、トンネル酸化膜１４と同じ材質の膜であり、例えばオキシナイトライド膜である。  
第１導電膜２１は、浮遊ゲート電極１５と同じ材質の膜であり、例えばポリシリコン膜である。  
第２導電膜２２は、制御ゲート電極１７と同じ材質の膜であり、例えばポリシリコン膜である。
【００２９】
浮遊ゲート電極１５、制御ゲート電極１７、第１導電膜２１、第２導電膜２２およびタングステンシリサイド膜のビット線方向の側壁には、加工ダメージを回復させるなどの目的で熱酸化法によるシリコン酸化膜（図示せず）が形成されている。
【００３０】
浮遊ゲート電極１５の上部に形成された第１凹部１５ａにより、浮遊ゲート電極１５の上部の表面積は、第１凹部１５ａが形成されていない場合に比べて、第１凹部１５ａの側面の表面積分だけ大きくなる。  
ＯＮＯ膜１６の静電容量Ｃｂは、浮遊ゲート電極１５の上面に形成されたＯＮＯ膜のサイズと、浮遊ゲート電極１５の側面に形成されたＯＮＯ膜のサイズと、第１凹部１５ａの内面（側面と底面）に形成されたＯＮＯ膜のサイズとの和により定まる。
【００３１】
その結果、トンネル酸化膜１４の静電容量ＣａとＯＮＯ膜１６の静電容量Ｃｂにより定まるカップリング比ＣＲ＝Ｃｂ／（Ｃａ＋Ｃｂ）を高くすることができる。  
微細化により浮遊ゲート電極１５が薄くなっても、トンネル酸化膜１４の静電容量ＣａとＯＮＯ膜１６の静電容量Ｃｂにより定まるカップリング比ＣＲ＝Ｃｂ／（Ｃａ＋Ｃｂ）を高く維持することができる。  
メモリセル１０ａへの記憶情報の書き込み特性および消去特性などのセル特性のパフォーマンスを向上させることができる。
【００３２】
次に、不揮発性半導体記憶装置１０の製造方法について、図４乃至図９を用いて説明する。  
図４（ａ）に示すように、周知のプロセスにより、半導体基板１１のメモリセル領域１１ａおよび周辺回路領域１１ｂに、第１ゲート絶縁膜１４として、例えばトンネル酸化膜と、第１ゲート電極材料膜３１として、例えばポリシリコン膜と、第１ゲート電極材料膜３１上にキャップ絶縁膜３２として、例えばシリコン窒化膜を形成する。
【００３３】
具体的には、Ｐ型シリコン基板（Ｐ型ウエル）１１上に熱酸化法により、例えば厚さ４〜２０ｎｍ程度のシリコン酸化膜を形成する。  
次に、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することによりオキシナイトライド膜に置換する。  
このオキシナイトライド膜が、第１ゲート絶縁膜１４として働き、一般に、トンネル酸化膜と称される。１４上に、ＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜３１、シリコン窒化膜３２およびシリコン酸化膜（図示せず）を順次形成する。  
このポリシリコン膜３１が、浮遊ゲート電極１５および第１導電膜２１となる第１ゲート電極材料膜である。
【００３４】
次に、図４（ｂ）に示すように、メモリセル領域１１ａの第１素子分離領域３３ａに第１の開口を有するマスク材（図示せず）を用いて、キャップ絶縁膜３２、第１ゲート電極材料膜３１、トンネル酸化膜１４をエッチングして第１ゲート電極１５を分離形成し、半導体基板１１を第１の深さＬ１までエッチングして第１素子分離溝３４ａを形成する。
【００３５】
同様に、周辺回路領域１１ｂの第２素子分離領域３３ｂに第２の開口を有するマスク材（図示せず）を用いて、シリコン窒化膜３２、ポリシリコン膜３１、トンネル酸化膜１４をエッチングして第１導電膜２１を分離形成し、半導体基板１１を第３の深さＬ３までエッチングして第２素子分離溝３４ｂを形成する。
【００３６】
具体的には、ストライプ状の第１の開口を有するレジスト膜（図示せず）を用いて、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）によりシリコン酸化膜（図示せず）をエッチングし、このシリコン酸化膜をマスクとして、フッ素系ガスを用いたＲＩＥ法によりシリコン窒化膜３２をエッチングする。
【００３７】
次に、このシリコン窒化膜３２およびシリコン酸化膜をマスクとして、ＲＩＥ法により、ポリシリコン膜３１、トンネル酸化膜１４をエッチングする。  
ポリシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／Ｃｌ２ガスを用いてＲＩＥ法により行う。
【００３８】
次に、ポリシリコン膜３１をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、半導体基板１１を異方性エッチングし、第１素子分離溝３４ａを形成する。
【００３９】
これにより、ストライプ状のパターンを有する素子領域（図示せず）が形成される。第１ゲート電極材料膜のポリシリコン膜３１も、素子領域と同じストライプ状のパターンに加工されるが、この段階では、まだメモリセル内のセルトランジスタ毎に分離されていない。
【００４０】
次に、図５（ａ）に示すように、第１および第２素子分離溝３４ａ、３４ｂの内側を熱酸化してシリコン酸化膜（図示せず）を形成した後に、第１および第２素子分離溝３４ａ、３４ｂを埋め込むように、シリコン窒化膜３２上にシリコン酸化膜（第１絶縁膜）をＣＶＤ法により形成し、ＣＭＰ（Chemical Mechanical Polishing）法により余分なシリコン酸化膜をシリコン窒化膜３２が露出するまで除去し、第１絶縁分離層１２および第２絶縁分離層１３を形成する。
【００４１】
次に、図５（ｂ）に示すように、シリコン窒化膜３２を、熱リン酸によりエッチングし、浮遊ゲート電極１５の上面１５ｂおよび第１絶縁分離層１２の側面１２ａを露出させる。同時に、第１導電層２１の上面２１ｂおよび第２絶縁分離層１３の側面１３ａを露出させる。
【００４２】
次に、図６（ａ）に示すように、浮遊ゲート電極１５を含む第１絶縁分離層１２上、および第１導電層２１を含む第２絶縁分離層１３上にコンフォーマルにシリコン酸化膜（第２絶縁膜）３５をＣＶＤ法により形成する。
【００４３】
次に、図６（ｂ）に示すように、ＲＩＥ法による異方性エッチングにより、シリコン酸化膜３５をエッチングし、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成する。  
同時に、周辺回路領域１１ｂの第２絶縁分離層１３の側面１３ａに第２側壁膜３５ｂが形成される。第２側壁膜３５ｂは不要のため、後述する工程で除去されるので、あっても差し支えない。
【００４４】
次に、図７（ａ）に示すように、周辺回路領域１１ｂをレジスト膜３６で保護した後、第１側壁膜３５ａをマスクとして、ＲＩＥ法により浮遊ゲート電極１５の上部を第２の深さＬ２までエッチングし、自己整合的に第１凹部１５ａを形成する。
【００４５】
次に、図７（ｂ）に示すように、周辺回路領域１１ｂのレジスト膜３６を除去した後、第１、第２側壁膜３５ａ、３５ｂ、および第１、第２絶縁分離層１２、１３を、第１凹部１５ａの底面に到る深さまでエッチングし、浮遊ゲート電極１５の上部および第１導電層２１の上部を露出させる。
【００４６】
次に、図８（ａ）に示すように、浮遊ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルにＯＮＯ膜１６を、ＣＶＤ法により、例えば厚さ１５ｎｍ程度形成する。  
同時に、第１導電層２１の上部を含む第２絶縁分離層１３上にもコンフォーマルにＯＮＯ膜１６が形成される。このＯＮＯ膜１６は不要のため、後述する工程で除去されるので、あっても差し支えない。
【００４７】
次に、図８（ｂ）に示すように、ＯＮＯ膜１６を保護するために、第１凹部１５ａを埋め込むようにポリシリコン膜３７を形成する。ポリシリコン膜３７は、２つの導電膜が積層された制御ゲート電極１７の一層目の導電膜である。  
同時に、周辺回路領域１１ｂにもポリシリコン膜３７が形成される。このポリシリコン膜３７は不要のため、後述する工程で除去されるので、あっても差し支えない。
【００４８】
次に、図９（ａ）に示すように、メモリセル領域１１ａをレジスト膜３８で保護した後、周辺回路領域１１ｂのポリシリコン膜３７を、ＯＮＯ膜１６をストッパーとしてＲＩＥ法によりエッチングする。  
次に、等方性エッチング、例えばウエットエッチング、ＣＤＥ（Chemical Dry Etching）法によりＯＮＯ膜１６を除去し、第１導電層２１の上部を再び露出させる。
【００４９】
次に、図９（ｂ）に示すように、レジスト膜３８を除去した後、メモリセル領域１１ａのポリシリコン膜３７上、および周辺回路領域１１ｂ上に、ＣＶＤ法によりポリシリコン膜３９を形成する。
【００５０】
その後、例えば、ＲＩＥ法により、セルトランジスタのゲート電極を構成する浮遊ゲート電極１５および制御ゲート電極１７を加工する。また、周辺回路トランジスタのゲート電極を構成する第１導電層２１および第２導電層２２を加工する。
【００５１】
メモリセル領域１１ａにおいて、ポリシリコン膜３７とポリシリコン膜３９との積層膜が、制御ゲート電極１７として機能する。ポリシリコン膜３７とポリシリコン膜３９が、第２ゲート電極材料膜である。  
周辺回路領域１１ｂにおいて、ポリシリコン膜３９は第１導電層２１の上面と接して電気的に接続され、第２導電層２２として機能する。
【００５２】
次に、メモリセル領域１１ａにおいて、素子領域に浮遊ゲート電極１５および制御ゲート電極１７と自己整合的にｎ型不純物、例えば砒素（Ａｓ）をイオン注入し、活性化熱処理を施して、浮遊ゲート電極１５および制御ゲート電極１７を挟むように、半導体基板１１と逆導電型のｎ型不純物拡散層１８、１９を形成する。  
同時に、周辺回路領域１１ｂにおいて、素子領域に第１導電層２１および第２導電層２２と自己整合的にｎ型不純物をイオン注入し、活性化熱処理を施して、第１導電層２１および第２導電層２２を挟むように、半導体基板１１と逆導電型のｎ型不純物拡散層２３、２４を形成する。
【００５３】
これにより、図１に示すメモリセル領域１１ａに、第１凹部１５ａを有する浮遊ゲート電極１５と制御ゲート電極１７とを備えたセルトランジスタと、第１絶縁分離層１２とが形成され、周辺回路領域１１ｂに、第１導電層２１と第２導電層２２とを有するゲート電極を備えた周辺回路トランジスタと、第２絶縁分離層１３とが形成された不揮発性半導体記憶装置１０が得られる。
【００５４】
以上説明したように、本実施例では、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成し、第１側壁膜３５ａをマスクとして自己整合的に、所謂セルフアライン法により浮遊ゲート電極１５の上部に第１凹部１５ａを形成している。
【００５５】
その結果、元々微細な第１ゲート電極１５の上部に、更に微細な第１凹部１５ａを確実に形成することができる。  
したがって、高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方法が得られる。
【００５６】
また、周辺回路領域１１ｂにおいて、第１導電層２１の上部に凹部が形成されないようにレジスト膜３６で保護する工程と、第１導電層２１および第２絶縁分離層１３上に形成されたＯＮＯ膜１６およびポリシリコン膜３７を除去する工程は容易であり、スループットを大幅に低下さることなく実施することができる。  
更に、リソグラフィー法を用いて第１凹部１５ａを形成する場合に比べて、製造工程が簡略化されるとともに、位置合わせ精度（合せズレ）に起因する特性不良の発生をなくすことができる。
【００５７】
ここでは、第１および第２絶縁分離層１２、１３を第１凹部１５ａの底部に到る第２の深さＬ２までエッチングする場合について説明したが、第１凹部１５ａの底部より更に深くエッチングしても構わない。
【００５８】
図１０は、第１および第２絶縁分離層が、第１凹部の底部に到る第２の深さより大きい深さまでオーバーエッチングされた状態を示す図である。  
図１０に示すように、第１および第２絶縁分離層１２、１３は、第１凹部１５ａの底部に到る第２の深さＬ２より大きい深さＬ４までオーバーエッチングされて、落とし込まれている。
【００５９】
これにより、落とし込み量Ｌ４−Ｌ２に応じて、浮遊ゲート電極１５の上部の表面積が増大するので、ＯＮＯ膜１６の静電容量Ｃｂが増加する。  
その結果、トンネル酸化膜１４の静電容量ＣａとＯＮＯ膜１６の静電容量Ｃｂにより定まるカップリング比ＣＲ＝Ｃｂ／（Ｃａ＋Ｃｂ）が更に高くなるので、メモリセル１０ａへの記憶情報の書き込み特性および消去特性などのセル特性のパフォーマンスを更に向上させることができる利点がある。
【００６０】
第１素子分離領溝３４ａの第１の深さＬ１より、第２素子分離領溝３４ｂの第３の深さＬ３が大きい場合について説明したが、第１の深さＬ１と第３の深さＬ３が等しくしても構わない。  
これによれば、第１素子分離領溝３４ａと第２素子分離領溝３４ｂの形成を同時に行なうことができる利点がある。
【００６１】
第１ゲート電極材料膜３１がポリシリコンである場合について説明したが、アモルファスシリコンであっても構わない。  
第２ゲート電極材料膜３７、３９がポリシリコンである場合について説明したが、アモルファスシリコンであっても構わない。
【００６２】
第２ゲート絶縁膜１６が、ＯＮＯ膜である場合について説明したが、酸化アルミニウム（Ａｌ２Ｏ３）膜または単層のシリコン酸化膜であっても構わない。
【００６３】
また、不揮発性半導体記憶装置１０がＮＡＮＤ型のＥＥＰＲＯＭである場合について説明したが、ＮＯＲ型のＥＥＰＲＯＭに適用することも可能である。
【実施例２】
【００６４】
本発明の実施例２に係る不揮発性半導体記憶装置およびその製造方法について、図１１乃至図１４を用いて説明する。図１１は不揮発性半導体記憶装置を示す図で、図１１（ａ）はメモリセルをワード線方向に沿って切断した断面図、図１１（ｂ）は周辺回路をワード線方向に沿って切断した断面図、図１２乃至図１４は不揮発性半導体記憶装置の製造工程の要部を順に示す断面図である。
【００６５】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、周辺回路領域の第１導電層の上部に凹部を形成したことにある。
【００６６】
即ち、図１１に示すように、本実施例の不揮発性半導体記憶装置５０は、周辺回路領域１１ｂに、第２凹部５１ａを有する第１導電層５１を具備している。
【００６７】
次に、不揮発性半導体記憶装置５０の製造方法について説明する。  
始めに、図４乃至図６と同様にして、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成し、第２絶縁分離層１３の側面１３ａに第２側壁膜３５ｂを形成する。
【００６８】
次に、図１２（ａ）に示すように、ＲＩＥ法による異方性エッチングにより、第１側壁膜３５ａをマスクとして、浮遊ゲート電極１５の上部を第２の深さＬ２までエッチングし、自己整合的に第１凹部１５ａを形成する。  
同時に、第２側壁膜３５ｂをマスクとして、第１導電層２１の上部を第２の深さＬ２までエッチングし、自己整合的に第２凹部５１ａを形成する。
【００６９】
次に、図１２（ｂ）に示すように、第１側壁膜３５ａおよび第１絶縁分離層１２を、第１凹部１５ａの底面にいたる深さまでエッチングし、浮遊ゲート電極１５の上部を露出させる。  
同時に、第２側壁膜３５ｂおよび第１絶縁分離層１３を、第１凹部１５ａの底面にいたる深さまでエッチングし、第１導電層５１の上部を露出させる。
【００７０】
次に、図１３（ａ）に示すように、浮遊ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルにＯＮＯ膜１６を、ＣＶＤ法により、例えば厚さ１５ｎｍ程度形成する。  
ここで、第１導電層５１の上部を含む第２絶縁分離層１３上にもコンフォーマルにＯＮＯ膜１６を形成される。このＯＮＯ膜１６は不要のため、後述する工程で除去されるので、あっても差し支えない。
【００７１】
次に、図１３（ｂ）に示すように、ＯＮＯ膜１６を保護するために、第１凹部１５ａを埋め込むようにポリシリコン膜３７を形成する。  
ここで、周辺回路領域１１ｂにも、ポリシリコン膜３７が形成される。このポリシリコン膜３７は不要のため、後述する工程で除去されるので、あっても差し支えない。
【００７２】
次に、図１４（ａ）に示すように、メモリセル領域１１ａをレジスト膜３８で保護した後、周辺回路領域１１ｂのポリシリコン膜３７を、ＯＮＯ膜１６をストッパーとしてＲＩＥ法によりエッチングする。  
次に、等方性エッチングにより第１導電層５１の上部を含む第２絶縁分離層１３上のＯＮＯ膜１６を除去し、第１導電層５１の上部を再び露出させる。
【００７３】
次に、図１４（ｂ）に示すように、レジスト膜３８を除去した後、ＣＶＤ法により、メモリセル領域１１ａのポリシリコン膜３７上にポリシリコン膜３９を形成する。  
同時に、周辺回路領域１１ｂ上に、第２凹部５１ａを埋め込むようにポリシリコン膜３９を形成する。  
ポリシリコン膜３９は、第２凹部５１ａを有する第１導電層５１の上面に接するように形成されるので、第２凹部を有せず、上部がフラットな第１導電層２１と同様の電気的特性が確保される。
【００７４】
以上説明したように、本実施例では、第１導電層５１の上部に第２凹部５１ａを、第１凹部１５ａと同時に形成している。
【００７５】
これにより、図７（ａ）に示す第１領域１１ｂをレジスト膜３６で保護し、レジスト膜３６を除去する工程が不要であり、製造工程を短縮することができる利点がある。
【００７６】
ここでは、第１および第２絶縁分離層１２、１３を第１凹部１５ａの底部に到る第２の深さＬ２までエッチングする場合について説明したが、図１０と同様に、第１凹部１５ａの底部より更に深くエッチングしても構わない。
【００７７】
図１５は第１および第２絶縁分離層が第１凹部の底部に到る第２の深さより大きい深さまでオーバーエッチングされた状態を示す図である。  
図１５に示すように、第１および第２絶縁分離層１２、１３は、第１凹部１５ａの底部に到る第２の深さＬ２より大きい深さＬ４までオーバーエッチングされて、落とし込まれている。
【実施例３】
【００７８】
本発明の実施例３に係る不揮発性半導体記憶装置およびその製造方法について、図１６および図１７を用いて説明する。図１６は不揮発性半導体記憶装置を示す図で、図１６（ａ）はメモリセルをワード線方向に沿って切断した断面図、図１６（ｂ）は周辺回路をワード線方向に沿って切断した断面図、図１７は不揮発性半導体記憶装置の製造工程の要部を示す断面図である。
【００７９】
本実施例において、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例２と異なる点は、第１導電層の上部の側面および第２凹部の側面に絶縁膜を形成したことにある。
【００８０】
即ち、図１６に示すように、本実施例の不揮発性半導体記憶装置６０は、周辺回路領域１１ｂに、第１導電層５１の上部の側面および第２凹部５１ａの側面に形成された絶縁膜６１を具備している。
【００８１】
絶縁膜６１により、第２凹部５１ａを有する第１導電層５１の上部が厚くなるので、第１導電層５１の上部の強度が増加し、製造工程で、第２凹部５１ａが形成された第１導電層５１の上部が破損するのを防止することができる。
【００８２】
従って、破損した第１導電層５１の上部がダストになって、半導体基板１１を汚染し、隣接するゲート電極間が短絡するなどして、不揮発性半導体記憶装置の信頼性が乏しくなるのを未然に防止することが可能である。
【００８３】
次に、不揮発性半導体記憶装置６０の製造方法について説明する。  
始めに、図１３（ｂ）までの工程に従って、ＯＮＯ膜１６を保護するために、第１凹部１５ａを埋め込むようにポリシリコン膜３７を形成する。
【００８４】
次に、図１７に示すように、メモリセル領域１１ａをレジスト膜３８で保護した後、周辺回路領域１１ｂのポリシリコン膜３７を、ＯＮＯ膜１６をストッパーとしてＲＩＥ法によりエッチングする。
【００８５】
次に、異方性エッチングによりＯＮＯ膜１６をエッチングし、第１導電層５１の上面、第２凹部５１ａの底面および第２絶縁分離層１３上のＯＮＯ膜１６を除去し、第１導電層５１の上部の側面および第２凹部５１ａの側面のＯＮＯ膜１６を残置する。残置されたＯＮＯ膜１６が絶縁膜６１である。
【００８６】
次に、図１４（ｂ）と同様に、レジスト膜３８を除去した後、ＣＶＤ法により、メモリセル領域１１ａのポリシリコン膜３７上にポリシリコン膜３９を形成する。  
同時に、周辺回路領域１１ｂ上に、第２凹部５１ａを埋め込むようにポリシリコン膜３９を形成する。
【００８７】
以上説明したように、本実施例によれば、第１導電層５１の上部の側面および第２凹部５１ａの側面に絶縁膜６１を形成している。
【００８８】
これにより、第２凹部５１ａが形成された第１導電層５１の上部の強度が向上し、製造工程での破損を防止することができる。
【００８９】
従って、破損した突出部がダストになって、半導体基板１１を汚染し、特性不良が生じるのを未然に防止することができる。
【００９０】
周辺回路領域１１ｂのＯＮＯ膜１６のエッチングプロセスを、等方性エッチングから異方性エッチングに変更すれば良いので、工程数を増加させることなく実施できる利点がある。
【実施例４】
【００９１】
本発明の実施例４に係る不揮発性半導体記憶装置およびその製造方法について、図１８乃至図２０を用いて説明する。図１８は不揮発性半導体記憶装置を示す図で、メモリセルをワード線方向に沿って切断した断面図、図１９は比較例の不揮発性半導体記憶装置の要部を示す断面図、図２０は不揮発性半導体記憶装置の製造工程の要部を示す断面図である。
【００９２】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、浮遊ゲート電極の上面とＯＮＯ膜との間に、第３絶縁膜が形成されていることにある。
【００９３】
即ち、図１８に示すように、本実施例の不揮発性半導体記憶装置７０は、浮遊ゲート電極１５の上面と、浮遊ゲート電極１５の上部をコンフォーマルに覆うＯＮＯ膜１６との間に形成された第３絶縁膜７１を具備している。第３絶縁膜７１は、上部ほど角がとれた尖り部７２を有している。
【００９４】
実施例１においては便宜上説明を省略したが、図１９に示すように、不揮発性半導体記憶装置１０においては、第１側壁膜３５ａをマスクとして、浮遊ゲート電極１５の上部を第２の深さＬ２までエッチングし、浮遊ゲート電極１５の上部に第１凹部１５ａを形成し、第１側壁膜３５ａおよび第１絶縁分離層１２を、第１凹部１５ａの底面に至る深さまでエッチングする際、浮遊ゲート電極１５の上部に尖り部７５が形成される場合がある。
【００９５】
これは、浮遊ゲート電極１５の上部を第２の深さＬ２までエッチングする際に、浮遊ゲート電極１５と第１側壁膜３５ａとの選択比が必ずしも十分ではない場合、第１側壁膜３５ａおよび第１絶縁分離層１２を第１凹部１５ａの底面に至る深さまでエッチングする際に、浮遊ゲート電極１５と第１側壁膜３５ａおよび第１絶縁分離層１２との選択比が必ずしも十分ではない場合に発生する。
【００９６】
浮遊ゲート電極１５の上部に尖り部７５が形成されると、尖り部７５に電界が集中し、ＯＮＯ膜１６にダメージが生じ、リーク耐性およびカップリング比などがばらつき、不揮発性半導体記憶装置１０の特性および信頼性に支障をきたす恐れがある。
【００９７】
不揮発性半導体記憶装置７０においても、上述した理由により、浮遊ゲート電極１５の上面とＯＮＯ膜１６との間に形成された第３絶縁膜７１の上部に尖り部７２が形成される。然しながら、浮遊ゲート電極１５が導電体であるのに対して、第３絶縁膜７１は絶縁体なので、尖り部７２に電界が集中しても、ＯＮＯ膜１６へ加わる電界は小さくなる。その結果、ＯＮＯ膜１６の電気的破壊を防止することができる。  
更に、浮遊ゲート電極１５が若干の尖り部を有し、その尖り部に電界が集中した場合でも、浮遊ゲート電極１５の上面とＯＮＯ膜１６との間に第３絶縁膜７１が形成されているので、ＯＮＯ膜１６への電界集中が軽減される。  
従って、不揮発性半導体記憶装置の特性および信頼性に支障をきたす恐れを未然に防止することが可能である。
【００９８】
次に、不揮発性半導体記憶装置７０の製造方法について説明する。図２０は不揮発性半導体記憶装置７０の製造工程の要部を示す断面図である。  
始に、図２０（ａ）に示すように、図４（ａ）乃至図７（ａ）と同様にして、浮遊ゲート電極１５に第１凹部１５ａを形成する。
【００９９】
次に、図２０（ｂ）に示すように、第１絶縁分離層１２を第１凹部１５ａの底面に至る深さまで選択的に除去し、浮遊ゲート電極１５上に第１側壁膜３５ａを残置して浮遊ゲート電極１５の上部の側面を露出させる。  
第１絶縁分離層１２の選択的除去は、第１絶縁分離層１２と第１側壁膜３５ａとの膜質または材質の違いによる選択比を利用して、ウエットエッチングまたはＲＩＥ法により第１絶縁分離層１２のみをエッチバックすることにより行う。
【０１００】
例えば、第１絶縁分離層１２がＨＤＰ（High Density Plasma）ＣＶＤ法によるシリコン酸化膜、第１側壁膜３５ａがＣＶＤ法によるシリコン酸化膜の場合、第１側壁膜３５ａは１絶縁分離層１２より緻密な膜質を有しているので必要な選択比を得る事ができる。また、第１絶縁分離層１２をシリコン酸化膜とし、第１側壁膜３５ａをシリコン窒化膜としても良い。  
このとき、第１側壁膜３５ａの第１絶縁分離層１２に対する選択比が十分でない場合は、第１側壁膜３５ａも若干エッチングされるので、上部に尖り部７２が形成される。
【０１０１】
次に、図２０（ｃ）に示すように、図８（ａ）と同様にして、第１側壁膜３５ａの上面および側面、浮遊ゲート電極１５の上部の側面を含む第１絶縁分離層１２上にコンフォーマルにＯＮＯ膜１６を形成する。  
浮遊ゲート電極１５の上面と、浮遊ゲート電極１５の上部をコンフォーマルに覆うＯＮＯ膜１６との間に残置された第１側壁膜３５ａが、第３絶縁膜７１と呼ばれる。
【０１０２】
次に、図８（ｂ）乃至図９（ｂ）と同様にして、第１凹部１５ａを埋め込むように、ＯＮＯ膜１６上にポリシリコン膜３７、３９を形成する。ポリシリコン膜３７、３９が、制御ゲート電極１７となる。
【０１０３】
これにより、図１８に示す浮遊ゲート電極１５の上面と、浮遊ゲート電極１５の上部をコンフォーマルに覆うＯＮＯ膜１６との間に形成された第３絶縁膜７１を具備する不揮発性半導体記憶装置７０が得られる。
【０１０４】
以上説明したように、本実施例の不揮発性半導体記憶装置７０は、浮遊ゲート電極１５の上面と、浮遊ゲート電極１５の上部をコンフォーマルに覆うＯＮＯ膜１６との間に形成された第３絶縁膜７１を具備している。
【０１０５】
その結果、浮遊ゲート電極１５への電界集中によるＯＮＯ膜１６へのダメージが防止される利点があり、不揮発性半導体記憶装置７０の特性および信頼性を安定して確保することができる。
【０１０６】
ここでは、周辺回路１０ｂについては説明を省略したが、上述した実施例１乃至実施例３と同様に実施することができる。即ち、図１に示すように第１導電層２１に凹部を形成しなくても良く、図１１に示すように第１導電層５１に第２凹部５１ａを形成しても良い。図１６に示すように、第１導電層５１の上部の側面および第２凹部５１ａの側面に絶縁膜６１を形成しても良い。
【実施例５】
【０１０７】
本発明の実施例５に係る不揮発性半導体記憶装置およびその製造方法について、図２１乃至図２３を用いて説明する。図２１は不揮発性半導体記憶装置を示す図で、メモリセルをワード線方向に沿って切断した断面図、図２２および図２３は不揮発性半導体記憶装置の製造工程の要部を示す断面図である。
【０１０８】
本実施例において、上記実施例４と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例４と異なる点は、ＯＮＯ膜が第３絶縁膜の上面を露出する開口を有することにある。
【０１０９】
即ち、図２１に示すように、本実施例の不揮発性半導体記憶装置８０は、ＯＮＯ膜１６が第３絶縁膜７１の上面を露出する開口８１を有し、第３絶縁膜７１の上面が制御ゲート電極１７と接触している。  
開口８１は、ワード線方向と垂直な方向（紙面に対して垂直なビット線方向）にストライプ状に形成され、第３絶縁膜７１の上面にはＯＮＯ膜１６が存在しない。
【０１１０】
シリコン酸化膜とシリコン窒化膜とシリコン酸化膜が積層されたＯＮＯ膜１６の積層界面を、電荷が移動することが知られている。  
浮遊ゲート電極１５に蓄積された電荷が積層界面を移動すると、浮遊ゲート電極１５に蓄積された電荷が減少することによるメモリセル１０ａのデータリテンション特性の劣化、移動した電荷が第１絶縁分離層１２を挟んで隣接する浮遊ゲート電極１５に蓄積されることによるセル間干渉などが引き起こされ、不揮発性半導体記憶装置の特性および信頼性に支障をきたす恐れがある。
【０１１１】
然しながら、本実施例の不揮発性半導体記憶装置８０においては、第３絶縁膜７１の上面にＯＮＯ膜１６が存在しないので、浮遊ゲート電極１５に蓄積された電荷がＯＮＯ膜１６の界面を移動することが抑制される。  
従って、不揮発性半導体記憶装置の特性および信頼性に支障をきたす恐れを未然に防止することが可能である。
【０１１２】
次に、不揮発性半導体記憶装置８０の製造方法について説明する。図２２および図２３は不揮発性半導体記憶装置８０の製造工程の要部を示す断面図である。  
始に、図２０（ｃ）までの工程と同様にして、第１側壁膜３５ａの上面および側面、浮遊ゲート電極１５の上部の側面を含む第１絶縁分離層１２上にコンフォーマルにＯＮＯ膜１６を形成する。
【０１１３】
次に、図２２（ａ）に示すように、図８（ｂ）と同様にして浮遊ゲート電極１５を埋め込むようにＯＮＯ膜１６上にポリシリコン膜３７を形成する。  
次に、図２２（ｂ）に示すように、例えばＯＮＯ膜１６をストッパーとしてＣＭＰ法により、ＯＮＯ膜１６の上面が露出するまでポリシリコン膜３７を除去する。
【０１１４】
次に、図２３（ａ）に示すように、例えばフッ素系ガスを用いたＲＩＥ法により、第３絶縁膜７１の上面が露出するまでＯＮＯ膜１６を選択的に除去する。これにより、ＯＮＯ膜１６に第３絶縁膜７１の上面を露出する開口８１が形成される。  
次に、図２３（ｂ）に示すように、図９（ｂ）と同様にして第３絶縁膜７１の上面を覆うように、ポリシリコン膜３７上にポリシリコン膜３９を形成する。ポリシリコン膜３７にポリシリコン膜３９が積み増されて制御ゲート電極１７となり、第３絶縁膜７１の上面が制御ゲート電極１７と接触する。
【０１１５】
これにより、図２１に示すＯＮＯ膜１６が第３絶縁膜７１の上面を露出する開口８１を有し、第３絶縁膜７１の上面が制御ゲート電極１７と接触している不揮発性半導体記憶装置８０が得られる。
【０１１６】
以上説明したように、本実施例の不揮発性半導体記憶装置８０は、ＯＮＯ膜１６が第３絶縁膜７１の上面を露出する開口８１を有し、第３絶縁膜７１の上面が制御ゲート電極１７と接触している。
【０１１７】
その結果、浮遊ゲート電極１５に蓄積された電荷がＯＮＯ膜１６の積層界面を移動して消失するのを防止できる利点があり、不揮発性半導体記憶装置８０の特性および信頼性を安定して確保することができる。
【０１１８】
ここでは、ＯＮＯ膜１６をストッパーとしてＣＭＰ法によりポリシリコン膜３７を除去し、ＲＩＥ法により第３絶縁膜７１の上面が露出するまでＯＮＯ膜１６を選択的に除去する場合について説明したが、第３絶縁膜７１をストッパーとするＣＭＰ法により、ＯＮＯ膜１６の上面を削除すると共に、第３絶縁膜７１の上面を露出させることも可能である。
【０１１９】
また、ＣＭＰ法に代えて、塩素系／フッ素系ガスを用いたＲＩＥ法によりポリシリコン膜３７を除去しても構わない。メモリセル領域１１ａと周辺回路領域１１ｂとで、トランジスタなどの高さが異なる場合に適している。
【０１２０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１側壁膜をマスクとして、前記第１ゲート電極の上部を第２の深さまでエッチングし、前記第１ゲート電極の上部に第１凹部を形成し、前記第１側壁膜および前記第１絶縁分離層を、前記第１凹部の底面に至る深さまでエッチングした際、
前記第１ゲート電極の上部に尖り部が形成される請求項１に記載の半導体装置の製造方法。
【０１２１】
（付記２）  前記第１側壁膜をマスクとして、前記第１ゲート電極の上部を第２の深さまでエッチングし、前記第１ゲート電極の上部に第１凹部を形成する工程の次に、
前記第１絶縁分離層を前記第１凹部の底面に至る深さまで選択的に除去し、前記第１ゲート電極上に前記第１側壁膜を残置して前記第１ゲート電極の上部の側面を露出させる工程と、
前記第１側壁膜の上面および側面、前記第１ゲート電極の上部の側面を含む前記第１絶縁分離層上にコンフォーマルに第２ゲート絶縁膜を形成する工程と、
前記第１凹部を埋め込むように、前記第２ゲート絶縁膜上に第２ゲート電極材料膜を形成する工程と、
を具備する請求項１に記載の不揮発性半導体記憶装置の製造方法。
【０１２２】
（付記３）  前記第１凹部を埋め込むように、前記第２ゲート絶縁膜上に第２ゲート電極材料膜を形成する工程の次に、
前記第２ゲート絶縁膜の上面が露出するまで前記第２ゲート電極材料膜を除去し、更に前記第１側壁膜の上面が露出するまで前記第２ゲート絶縁膜を除去する工程と、
前記第１側壁膜の上面を覆うように前記第２ゲート電極材料膜を積み増す工程と、
を具備する付記２に記載の不揮発性半導体記憶装置の製造方法。
【０１２３】
（付記４）  上部に第１凹部を有する前記第１ゲート電極の上面と、前記第１ゲート電極の上部を覆いコンフォーマルに形成された前記第２ゲート絶縁膜との間に、第３絶縁膜が形成されている請求項４に記載の不揮発性半導体記憶装置。
【０１２４】
（付記５）  前記第２ゲート絶縁膜が、前記第３絶縁膜の上面を露出する開口を有し、前記第３絶縁膜の上面が前記第２ゲート電極と接触している付記４に記載の不揮発性半導体記憶装置。
【符号の説明】
【０１２５】
１０、５０、６０、７０、８０  不揮発性半導体記憶装置
１０ａ  メモリセル
１０ｂ  周辺回路
１１  半導体基板
１１ａ  メモリセル領域
１１ｂ  周辺回路領域
１２  第１絶縁分離層（ＳＴＩ）
１３  第２絶縁分離層（ＳＴＩ）
１４  トンネル酸化膜（第１ゲート絶縁膜）
１５  浮遊ゲート電極（第１ゲート電極）
１５ａ  第１凹部
１６  ＯＮＯ膜（第２ゲート絶縁膜）
１７  制御ゲート電極（第２ゲート電極）
１８、１９、２３、２４  不純物拡散層
２１、５１  第１導電層
２２  第２導電層
３１  ポリシリコン膜（第１ゲート電極材料膜）
３２  シリコン窒化膜（キャップ絶縁膜）
３３ａ  第１素子分離領域
３３ｂ  第２素子分離領域
３４ａ  第１素子分離溝
３４ｂ  第２素子分離溝
３５  第２絶縁膜
３５ａ  第１側壁膜
３５ｂ  第２側壁膜
３６、３８  レジスト膜
３７、３９  ポリシリコン膜
５１ａ  第２凹部
６１  絶縁膜
７１  第３絶縁膜
７２、７５、８５  尖り部
８１  開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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