(57)【要約】【課題】製造プロセスを増大することなく、微細デバイスにも適用可能で、動作電圧の安定した半導体装置を提供する。【解決手段】半導体基板１の一主表面に形成され、主電流の導通を担う活性領域と、前記活性領域に形成された電子線照射領域と、前記半導体基板表面に、ゲート酸化膜４を介して形成されたゲート電極５とを具備した半導体装置であって、前記ゲート電極５は、チャネル領域および前記チャネル領域に当接するゲート酸化膜４上で、照射エネルギー０．１〜１０ＭｅＶの電子線を、遮蔽し得るように構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、
前記活性領域に形成された電子線照射領域と、
前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極とを具備した半導体装置であって、
前記ゲート電極は、チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー０．１〜１０ＭｅＶの電子線を遮蔽し得るように構成された半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート電極が、タングステン（Ｗ）、プラチナ（Ｐｔ）、金（Ａｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、銀（Ａｇ）またはこれらを含む金属膜で構成された半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ゲート電極が、多結晶シリコンとタングステン（Ｗ）、プラチナ（Ｐｔ）、金（Ａｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、銀（Ａｇ）またはこれらを含む金属膜との２層膜で構成された半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であって、
前記ゲート電極が０．１〜５μｍからなる厚みの膜である半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
さらに少なくとも前記ゲート電極上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うように形成された層間絶縁膜とを具備し、
前記金属配線層は、前記層間絶縁膜上に形成された半導体装置。
【請求項６】
請求項７に記載の半導体装置であって、
前記金属配線層は、前記層間絶縁膜を介して、少なくとも前記ゲート電極上を覆い、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備した半導体装置。
【請求項７】
半導体基板表面の活性領域に、チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー０．１〜１０ＭｅＶの電子線を、遮蔽し得るように構成された半導体装置を形成する工程と、
前記活性領域に０．１〜１０ＭｅＶの電子線を、照射し、電子線照射領域を形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にライフタイム制御のために電子線照射を行う工程を含むＭＯＳＦＥＴなどの半導体装置の高速化構造に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴにおいて、ライフタイムコントロールの為に電子線または照射線を半導体基板に照射するＭＯＳＦＥＴの構造としては、電子線や照射線を照射したくない領域に、外付けの金属マスクを用いたり（例えば、特許文献１）、チップの表面を覆う電極にアルミニウム（Ａｌ）金属を用いて、このＡｌ電極下への電子線の照射を遮断する構造が提案されている（例えば、特許文献２）。
【０００３】
課題の説明に先立ちまず、ライフタイムコントロールのための電子線照射について説明する。
高耐圧のＭＯＳＦＥＴや電導度変調型ＭＯＳＦＥＴ（絶縁ゲートバイポーラトランジスタ、以下ＩＧＢＴと略す）は、インバータ、電源装置等の各種回路の電力用スイッチング素子として広く用いられている。特にＩＧＢＴは電圧駆動型のバイポーラ素子として近年注目を浴びている。たとえばＩＧＢＴにおいては、スイッチング（ターンオフ）時に数百〜数千Ｖの阻止能力が要求される。これを実現するために、幾つかの耐圧構造が用いられてきた。特にパワーＭＯＳＦＥＴやＩＧＢＴ等のように絶縁ゲート構造を有する半導体素子では、バイポーラトランジスタと比較して接合が浅くなるので、それに伴って新しい耐圧構造も用いられている。
【０００４】
これらの耐圧構造は、単独あるいはこれらの組み合わせにより、最適な構造で用いられる。これらの高耐圧スイッチング素子は、通常スイッチング損失を極力少なくすることが望ましい。特に高周波用ではその損失を少なくすることが必須であり、そのために必要なキャリアのライフタイムを得る目的で、半導体素子の主な接合構造等を形成したのちに、電子線照射や重金属の拡散などによるライフタイム制御を行う。これは良く知られているように、電子線照射により誘起される欠陥やシリコン中に拡散された重金属が、シリコンのバンドギャップ中に深い不純物凖位を形成するので、それらをキャリアの再結合中心として利用して、ライフタイムを所要の値に制御しようとするものである。
【０００５】
しかしながら、このライフタイムを制御する手段の中で電子線照射法では、ＭｅＶ（メガエレクトロンボルト）オーダーのレベルの電子線照射を行うことによって、酸化膜が帯電するために生ずる酸化膜下のチャネル形成のしきい値の変化の他に、シリコンと熱酸化膜との界面現象に起因すると思われるシリコン表面のキャリア濃度変化が生ずることが確認されている。熱酸化による酸化膜を介して半導体基板に電子線照射を行うと、酸化膜の下の部分で１５〜２０μｍ程度の深さでキャリア濃度の増加が見られ、キャリア濃度変化層が形成されるというものである。ここで照射量が増すほど比抵抗が小さくなっている。すなわち、キャリア濃度が増している。この現象は、特に厚い酸化膜（１００ｎｍ以上）を形成した箇所の下において顕著であり、形成されるキャリア濃度変化層の厚さも約２０μｍに達する。
【０００６】
言い換えると、前記の耐圧構造に用いられている数百ｎｍ以上の厚い熱酸化膜の下で顕著に見られるため、電圧印加時のその部分での空乏層の広がり方に問題が生ずる。このように、表面でのキャリア濃度の高い領域と、それより深く、濃度の低いｎ-ドリフト層本来の領域との境界において、空乏層端に見られるように異常な湾曲を生じることになる。その結果、理想的な接合の降伏が起こる前に、この湾曲部での電界集中により素子が破壊するという問題がある。ここでは、フィールドプレート構造の例で示したが、ガードリング構造のものでも同様であり、またＩＧＢＴ，ＭＯＳＦＥＴ或いはバイポーラトランジスタのみならず、他の耐圧構造を有するダイオード等にも当てはまることである。
【０００７】
そこで、電子線照射によるライフタイム制御が行われる半導体基板の、素子耐圧を決定するような場所の中で特に厚い熱酸化膜を有する領域下において、局部的な電界集中を起こすことなく、耐圧性能を向上させるべく、活性領域にのみ選択的に電子線を照射し、耐圧構造部への照射を避けるようにした半導体装置が提案されている。
【０００８】
すなわち、特許文献１では、電子線や照射線を照射したくない領域に、外付けの金属マスクを用いて、ライフタイムコントロールの為に電子線または照射線を半導体基板に選択的に照射している（例えば、特許文献１）。
また、素子の微細化にともない、金属マスクを用いた選択照射は精度を得ることができず、困難であった。そこで、チップの上層を覆うドレイン電極を構成する金属膜をＡｌとし、チャネル領域下に電子線が照射されるのを防止する構造が提案されている（例えば、特許文献２）。
【０００９】
【特許文献１】特開平０７−１３５２１４号公報
【特許文献２】特開平１０−２７０４５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上説明したように、ライフタイムのコントロールのために電子線または照射線を半導体基板に照射するが、その際、物理的ダメージが大きく、図７に一例を示すように、結晶欠陥(図中ＸＸＸＸで示す)が出来易い。その結果、耐圧低下やリーク電流の増大など、素子特性の劣化が生じ易いという問題がある
【００１１】
また、上記特許文献１では、半導体基板毎に、鉛あるいは鉛を主成分とする金属基板からなる金属マスクの位置合わせを行う必要があり、工数が増大する上に、そのマスク合わせ精度が、十分でない。また、金属マスクを用いることによる半導体基板の汚染も深刻な問題となっている。このように、位置精度が劣るなど、コスト面と特性ばらつきに問題があった。特に、この問題は、大口径の半導体基板になるほど顕著であった。
【００１２】
また、特許文献２では、半導体基板上に、Ａｌなどの金属膜を形成し、これをマスクとして用いることで、位置精度は向上することができる。しかしながら、Ａｌは、電子線阻止能力が弱いため標記目的を達成しようとすると、０．６〜１．０ｃｍ（特許文献２［００３１］７行目）程度と厚くする必要があり、実デバイスとしては採用しにくい。また、１〜１０μｍ程度の厚さでも抑制効果が認められると記載されているが、実際には十分な抑制効果を得ることは困難であった。
本発明は前記実情に鑑みてなされたもので、製造プロセスを増大することなく、微細デバイスにも適用可能で、動作電圧の安定した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、半導体基板の一主表面に形成され、主電流の導通を担う活性領域と、前記活性領域に形成された電子線照射領域と、前記半導体基板表面に、ゲート酸化膜を介して形成されたゲート電極とを具備した半導体装置であって、前記ゲート電極は、チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー０．１〜１０ＭｅＶの電子線を、遮蔽し得るように構成されたことを特徴とする。
すなわち、本発明では、０．１〜１０ＭｅＶの電子線に対する阻止能がＡｌより十分に大きい金属、例えばＷやＰｔの単層もしくはその積層もしくはポリシリコン（多結晶シリコン）との積層構造体などをゲート電極として用い、ゲート酸化膜およびチャネル領域上を覆うことにより、ゲート酸化膜およびチャネル領域を電子線から保護する。
【００１４】
また本発明は、上記半導体装置において、前記ゲート電極が、タングステン（Ｗ）、プラチナ（Ｐｔ）、金（Ａｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、銀（Ａｇ）またはこれらを含む金属膜で構成されたものを含む。
【００１５】
また本発明は、上記半導体装置において、前記ゲート電極が、多結晶シリコンと、タングステン（Ｗ）、プラチナ（Ｐｔ）、金（Ａｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、銀（Ａｇ）またはこれらを含む金属膜との２層膜で構成されたものを含む。
【００１６】
また本発明は、上記半導体装置において、前記ゲート電極が０．１〜５μｍからなる厚みの膜であるものを含む。
【００１７】
また本発明は、上記半導体装置において、さらに少なくとも前記ゲート電極上を覆い、前記ゲート電極端に露呈する前記ゲート酸化膜の側壁を覆うように形成された層間絶縁膜とを具備し、前記金属配線層は、前記層間絶縁膜上に形成されたものを含む。
【００１８】
また本発明は、上記半導体装置において、前記金属配線層は、前記層間絶縁膜を介して、少なくとも前記ゲート電極上を覆い、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備したものを含む。
【００１９】
また本発明は、半導体基板表面の活性領域に、チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー０．１〜１０ＭｅＶの電子線を、遮蔽し得るように構成された半導体装置を形成する工程と、前記活性領域に０．１〜１０ＭｅＶの電子線を、照射し、電子線照射領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【００２０】
以上説明してきたように、本発明によれば、ライフタイムのコントロールのために電子線または照射線を半導体基板に照射する際、物理的ダメージを低減し、結晶欠陥の発生を抑制することで、耐圧低下やリーク電流の増大を防止し、優れた素子特性を維持することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置の断面図である。この半導体装置は、縦型パワーＭＯＳＦＥＴであり、チャネル領域および前記チャネル領域に当接するゲート酸化膜４を覆うように、多結晶シリコン膜５Ｐとタングステン膜５Ｗからなる２層構造のゲート電極５が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー０．１〜１０ＭｅＶの電子線を、遮蔽し得るように構成されたことを特徴とする。すなわちＰ型ベース領域６内にＮ＋型ソース領域９と、高濃度Ｐ＋型ベース領域８を形成し、表面にソース電極を形成してなる縦型ＭＯＳＦＥＴにおいて、ゲート電極５を多結晶シリコン膜５Ｐとタングステン膜５Ｗで構成している。ここで高濃度Ｐ＋型ベース領域８およびＮ＋型ソース領域９が、ソース電極１１と当接する。ここで電子線照射領域は、図示しないが、図７に示した領域に準ずるものとする。
【００２３】
すなわち、この半導体装置においては、前記Ｎ＋型シリコン基板１上に形成されたＮ−型エピタキシャル層２の上面からＮ＋型ドレイン領域３が形成されるとともに、このＮ＋型ドレイン領域３内部の１部に表面と接するようにＰ型ベース領域６が形成され、Ｐ型ベース領域６内部の１部に表面と接するようにＮ＋型ソース領域９が形成されている。一方、Ｎ＋型ドレイン領域３上にはゲート酸化膜４およびゲート電極の１層を構成する多結晶シリコン膜５Ｐが形成されており、Ｎ＋型ソース領域９およびＰ＋型ベース領域８を表面に露出するような開口部を有している。そしてこの上層に、ゲート酸化膜４およびゲート電極５用の多結晶シリコン膜５Ｐを覆うようにタングステン膜５Ｗが形成される。そして、Ｐ型ベース領域６およびＮ＋型ソース領域９およびＰ＋型ベース領域８を表面に露出するような開口部を有するように形成され、層間絶縁膜１０上およびＰ型ベース領域６およびＮ＋型ソース領域９およびＰ＋型ベース領域８と表面において接触するようにソース電極を有する構造を持つ。１２はドレイン電極である。
【００２４】
製造に際しても、ゲート電極を多結晶シリコン膜とタングステン膜との２層膜で形成する点を除いては、通例の図２（ａ）乃至（ｄ）に示すとおり縦型ＭＯＳＦＥＴの製造工程と同様である。まず、Ｎ＋型シリコン基板１上にＮ−型エピタキシャル層２を形成し、Ｎ−型エピタキシャル層２の表面にゲート酸化膜４を形成する。次にＮ型不純物をイオン注入しＮ＋型ドレイン領域３を形成する。そしてゲート酸化膜４上にゲート電極用の多結晶シリコン膜５Ｐおよびタングステン膜５Ｗを堆積し、ゲート電極５用の多結晶シリコン膜５Ｐおよびタングステン膜５Ｗとゲート酸化膜４を選択的に順次エッチングを行い、パターニングし、開口部を形成することにより図２（ａ）に示す構造を得る。
【００２５】
次に、ゲート電極を構成する多結晶シリコン膜５Ｐ、タングステン膜５Ｗおよびゲート酸化膜４を構成する酸化シリコン膜をマスクとしてＮ−型エピタキシャル層２およびＮ＋型ドレイン領域３の表面近傍にＰ型不純物イオンを高エネルギーイオン注入し、Ｎ＋型ドレイン領域３の１部の導電型を反転させたＰ型ベース領域６とＰ＋型ベース領域８を形成することにより図２（ｂ）に示す構造を得る。
【００２６】
続けて、開口部に再度フォトリソグラフィ技術により、フォトレジスト膜７を選択的に形成し、ゲート電極を構成する多結晶シリコン膜５Ｐ、タングステン膜５Ｗおよびゲート酸化膜（酸化シリコン膜）４およびフォトレジスト膜７をマスクとしてＮ型不純物イオンをイオン注入しＮ＋型ソース領域９を形成することにより図２（ｃ）に示す構造を得る。
【００２７】
さらに、フォトレジスト膜７を除去した後、層間絶縁膜１０として酸化シリコン膜を堆積し、コンタクトホールを開口する。そしてこの状態で電子線照射を行う。照射条件については０．１〜１０ＭｅＶの通例の電子線エネルギーを用いればよい。この上層に、コンタクトホールのＮ＋型ソース領域９およびＰ型ベース領域６と接続するソース電極１１を堆積し（図２（ｄ））、続けて、Ｎ＋型シリコン基板１の裏面にドレイン電極（図示せず）を形成することで図１に示したような構造を有する縦型ＭＯＳＦＥＴを得ることができる。
【００２８】
上記縦型ＭＯＳＦＥＴによれば、ライフタイムのコントロールのために電子線または照射線を半導体基板に照射する際、ゲート電極５を２層膜で構成しタングステン膜の存在により、ゲート酸化膜４およびチャネル領域の物理的ダメージを低減し、結晶欠陥の発生を抑制することで、耐圧低下やリーク電流の増大を防止し、優れた素子特性を維持することができる。
【００２９】
なお、図３に示すように、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部２０ｓを層間絶縁膜の端縁にのみ形成してもよい。
【００３０】
また前記実施の形態１ではゲート電極を多結晶シリコン膜とタングステン膜の２層膜で形成したが、ゲート電極は、タングステン、プラチナ、金、ハフニウム、イリジウム、モリブデン、パラジウム、タンタル、ビスマス、銀あるいはこれらを含む金属膜などの電子線遮蔽機能を持つ膜、あるいはこれらと多結晶シリコン膜との２層膜で形成してもよい。このゲート電極の膜厚は０．１〜５μｍが望ましい。０．１μｍに満たないと、電子線遮蔽効果がなく、５μｍを越えるとパターン精度が低下してしまう。
【００３１】
（実施の形態２）
図４は、本発明の実施の形態２の半導体装置の断面図である。この半導体装置は、縦型パワーＭＯＳＦＥＴであり、チャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、ゲート電極（５）としてタングステン膜５Ｗが形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜上で、照射エネルギー０．１〜１０ＭｅＶの電子線を、遮蔽し得るように構成されたことを特徴とする。すなわちＰ型ベース領域６内にＮ＋型ソース領域９と、高濃度Ｐ＋型ベース領域８を形成し、表面にソース電極を形成してなる縦型ＭＯＳＦＥＴにおいて、タングステン膜５Ｗからなるゲート電極５上に層間絶縁膜１０を介してタングステン膜５Ｗからなる金属配線層２０が形成されている。ここで高濃度Ｐ＋型ベース領域８およびＮ＋型ソース領域９が、ソース電極１１と当接する。
【００３２】
すなわち、この半導体装置においては、前記Ｎ＋型シリコン基板１上に形成されたＮ−型エピタキシャル層２の上面からＮ＋型ドレイン領域３が形成されるとともに、このＮ＋型ドレイン領域３内部の１部に表面と接するようにＰ型ベース領域６が形成され、Ｐ型ベース領域６内部の１部に表面と接するようにＮ＋型ソース領域９が形成されており、このＰ型ベース領域６内部の１部にＮ＋型ソース領域９と重畳することなく表面と接する領域およびＮ＋ソース領域９下部領域とが１連となったＰ＋型ベース領域８が形成されている。一方、Ｎ＋型ドレイン領域３上にはゲート酸化膜４およびゲート電極５が形成されており、Ｎ＋型ソース領域９およびＰ＋型ベース領域８を表面に露出するような開口部を有している。そしてこの上層に、ゲート酸化膜４およびゲート電極用のタングステン膜５Ｗを覆うように層間絶縁膜１０が形成される。そして、Ｐ型ベース領域６およびＮ＋型ソース領域９およびＰ＋型ベース領域８を表面に露出するような開口部を有するように形成され、層間絶縁膜１０上およびＰ型ベース領域６およびＮ＋型ソース領域９およびＰ＋型ベース領域８と表面において接触するようにソース電極を有する構造を持つ。１２はドレイン電極である。
【００３３】
製造に際しても、ゲート電極をタングステン膜で形成する点と、層間絶縁膜１０を介してゲート電極５上をタングステン膜からなる金属配線層で覆う点を除いては、通例の図５（ａ）乃至（ｄ）に示すとおり縦型ＭＯＳＦＥＴの製造工程と同様である。まず、Ｎ＋型シリコン基板１上にＮ−型エピタキシャル層２を形成し、Ｎ−型エピタキシャル層２の表面に、Ｎ＋型ドレイン領域３を形成した後ゲート酸化膜４を形成する。次にゲート酸化膜４上にゲート電極用のタングステン膜５Ｗを堆積し、ゲート電極用のタングステン膜５Ｗとゲート酸化膜４を選択的に順次エッチングを行い、パターニングし、開口部を形成することにより図５（ａ）に示す構造を得る。
【００３４】
次に、タングステン膜５Ｗおよび酸化シリコン膜からなるゲート酸化膜４をマスクとしてＮ−型エピタキシャル層２およびＮ＋型ドレイン領域３の１部の表面近傍にＰ型不純物イオンを高エネルギーイオン注入し、Ｐ型ベース領域６とＰ＋型ベース領域８を形成することにより図５（ｂ）に示す構造を得る。
【００３５】
続けて、開口部に再度フォトリソグラフィ技術により、フォトレジスト膜７を選択的に形成し、ゲート電極としてのタングステン膜５Ｗおよび酸化シリコン膜４およびフォトレジスト膜７をマスクとしてＮ型不純物イオンをイオン注入しＮ＋型ソース領域９を形成することにより図５（ｃ）に示す構造を得る。
【００３６】
さらに、フォトレジスト膜７を除去した後、層間絶縁膜１０として酸化シリコン膜を堆積し、コンタクトホールを開口する。その後、この層間絶縁膜１０上にゲート電極としてのタングステン膜５Ｗを覆うようにタングステン膜を形成し、これをパターニングして金属配線層２０を形成する（図５（ｄ））。そしてこの状態で電子線照射を行う。照射条件については０．１〜１０ＭｅＶの通例の電子線エネルギーを用いればよい。この上層に、コンタクトホールのＮ＋型ソース領域９およびＰ型ベース領域６と接続するソース電極１１を堆積し、続けて、Ｎ＋型シリコン基板１の裏面にドレイン電極（図示せず）を形成することで図１に示したような構造を有する縦型ＭＯＳＦＥＴを得ることができる。
【００３７】
上記縦型ＭＯＳＦＥＴによれば、ライフタイムのコントロールのために電子線または照射線を半導体基板に照射する際、金属配線層２０のタングステンの存在により、ゲート酸化膜４およびチャネル領域の物理的ダメージを低減し、結晶欠陥の発生を抑制することで、耐圧低下やリーク電流の増大を防止し、優れた素子特性を維持することができる。
【００３８】
なお、ここで金属配線層２０をタングステンで構成し前記層間絶縁膜を介して、少なくとも前記ゲート電極上を覆い、ゲート電極端に露呈するゲート酸化膜の側壁を覆うとともに、前記ゲート電極の外側に伸長する伸長部を具備したが、ゲート酸化膜の側壁を覆うことで、電子線からのより高い保護性を得ている。上記実施の形態の構造に限定されることなく、この金属配線層２０は適宜パターニングすればよい。
【００３９】
また前記実施の形態１ではゲート電極をタングステン膜で形成したが、ゲート電極はタングステン、プラチナ、金、ハフニウム、イリジウム、モリブデン、パラジウム、タンタル、ビスマス、銀、アルミニウムあるいはこれらを主成分とする金属化合物などの電子線遮蔽機能を持つ膜あるいはこれらと多結晶シリコンとの２層膜で形成することでさらなる電子線遮蔽効果を奏功しうるものとなる。この金属配線層の膜厚は０．１〜５μｍが望ましい。０．１μｍに満たないと、電子線遮蔽効果がなく、５μｍを越えるとパターン精度が低下してしまう。
更にまたこの金属配線層２０としては、タングステン、プラチナ、金、ハフニウム、イリジウム、モリブデン、パラジウム、タンタル、ビスマス、銀、アルミニウムあるいはこれらを主成分とする金属化合物などを用いてもよい。
【００４０】
また、金属配線層２０はソース電極下ではソース電極と電気的に接続されており、層間絶縁膜１０とソース電極との密着性の向上を図ると共に電気的接続性を良好にし、コンタクト抵抗を低減するという作用も有している。
なお金属配線層２０とソース電極との間にポリイミドあるいは酸化シリコン膜あるいは窒化シリコン膜などの保護膜を具備介在させ、この保護膜上に、保護膜に形成されたコンタクト窓で半導体基板表面にコンタクトするソース電極を形成し、この金属配線層とソース電極とを絶縁分離するようにしてもよい。
【００４１】
（実施の形態３）
図６は、本発明の実施の形態３の半導体装置の断面図である。この半導体装置は、縦型パワーＭＯＳＦＥＴであり、チャネル領域および前記チャネル領域に当接するゲート酸化膜を覆うように、金属配線層すなわちゲート電極が形成されており、前記チャネル領域および前記チャネル領域に当接するゲート酸化膜４上で、照射エネルギー０．１〜１０ＭｅＶの電子線を、遮蔽し得るように構成した点では、前記実施の形態２と同様であるが、本実施の形態では、さらにゲート電極がプラチナ膜５ｔからなることを特徴とする。他は前記実施の形態１と同様である。
この構成によれば、上記実施の形態１および２の構造と同様、チャネル領域への電子線照射を防止することができ、安定で信頼性の高い特性を得ることができる。
【産業上の利用可能性】
【００４２】
以上説明してきたように、本発明はより簡単な構成で、電子線遮蔽効果を有することから縦型ＭＯＳＦＥＴおよびＩＧＢＴなどへの適用が有効である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１の半導体装置を示す断面図
【図２】本発明の実施の形態１の半導体装置の製造方法を示す断面図
【図３】本発明の実施の形態１の半導体装置の変形例を示す断面図
【図４】本発明の実施の形態２の半導体装置を示す断面図
【図５】本発明の実施の形態２の半導体装置の製造工程を示す図
【図６】本発明の実施の形態３の半導体装置を示す断面図
【図７】従来例の半導体装置を示す断面図
【符号の説明】
【００４４】
１    Ｎ＋型シリコン基板
２    Ｎ−型エピタキシャル層
３    Ｎ＋型ドレイン領域
４    ゲート酸化膜（酸化シリコン膜）
５    ゲート電極
６    Ｐ型ベース領域
７    フォトレジスト膜
８    Ｐ＋型ベース領域
９    Ｎ＋型ソース領域
１０  層間絶縁膜
１１  ソース電極
１２  ドレイン電極
２０  金属配線層
【図１】
2010157593.tif 000003
【図２】
2010157593.tif 000004
【図３】
2010157593.tif 000005
【図４】
2010157593.tif 000006
【図５】
2010157593.tif 000007
【図６】
2010157593.tif 000008
【図７】
2010157593.tif 000009