(57)【要約】      （修正有）【課題】チップサイズが小さくなるように、半導体集積回路を設計できるレイアウト設計装置を提供する。【解決手段】ネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部１０３と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している調整対象セルを抽出する調整対象抽出部１０４と、第１セル枠は調整対象セルの境界線であり、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリ１０５と、第２セル枠は複数の補強フィルセルの各々の境界線であり、調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、複数の補強フィルセルから抽出し、第１セル枠と第２セル枠とが隣接配置するように通常フィルセルを第１補強フィルセルに置き換え、トランジスタと第１拡散領域とを接続するセル置換部１０６とを具備する。【選択図】図４
2010244421.tif 000002
【特許請求の範囲】
【請求項１】
レイアウトデータから生成されたネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部と、
前記タイミング解析にタイミングエラーが生じる場合、前記タイミングエラーに関連している、第１セル枠の内側にトランジスタを有する調整対象セルを抽出する調整対象抽出部と、前記第１セル枠は前記調整対象セルの境界線であり、
第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリと、前記第２セル枠は前記複数の補強フィルセルの各々の境界線であり、
前記調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを前記複数の補強フィルセルから抽出し、前記レイアウトデータにおいて、前記第１セル枠と前記第２セル枠とが隣接配置するように前記通常フィルセルを前記第１補強フィルセルに置き換え、前記トランジスタと前記第１拡散領域とを接続するセル置換部と
を具備し、
前記タイミング解析部は、前記通常フィルセルを前記第１補強フィルセルに置き換えた新たなネットリストのタイミング解析を行う
レイアウト設計装置。
【請求項２】
請求項１に記載のレイアウト設計装置であって、
前記トランジスタは、
第１ゲート電極と、電源電位が供給される第１ソース領域と、第１ドレイン領域とを有する第１導電型ＭＯＳトランジスタと、
前記第１ゲート電極と、接地電位が供給される第２ソース領域と、前記第１ドレイン領域と電気的に接続される第２ドレイン領域とを有する第２導電型ＭＯＳトランジスタと
を含み、
前記第１補強フィルセルは、
前記第１拡散領域にゲート電位を供給する第２ゲート電極と、
前記第１拡散領域と接続し、前記第２セル枠の内側から電源電位が供給される第２拡散領域と
を更に備え、
前記セル置換部が前記通常フィルセルを前記第１補強フィルセルに置き換えたとき、前記第１ゲート電極と前記第２ゲート電極とが接続し、前記第１ドレイン領域と前記第１拡散領域とが接続する
レイアウト設計装置。
【請求項３】
請求項１に記載のレイアウト設計装置であって、
前記トランジスタは、
第１ゲート電極と、電源電位が供給される第１ソース領域と、第１ドレイン領域とを有する第１導電型ＭＯＳトランジスタと、
前記第１ゲート電極と、接地電位が供給される第２ソース領域と、前記第１ドレイン領域と電気的に接続される第２ドレイン領域とを有する第２導電型ＭＯＳトランジスタと
を含み、
前記第１補強フィルセルは、
前記第１拡散領域にゲート電位を供給する第２ゲート電極と、
前記第１拡散領域と接続し、前記第２セル枠の内側から接地電位が供給される第２拡散領域と
を更に備え、
前記セル置換部が前記通常フィルセルを前記第１補強フィルセルに置き換えたとき、前記第１ゲート電極と前記第２ゲート電極とが接続し、前記第２ドレイン領域と前記第２拡散領域とが接続する
レイアウト設計装置。
【請求項４】
請求項１に記載のレイアウト設計装置であって、
前記トランジスタは、
第１ゲート電極と、電源電位が供給される第１ソース領域と、第１ドレイン領域とを有する第１導電型ＭＯＳトランジスタと、
前記第１ゲート電極と、接地電位が供給される第２ソース領域と、前記第１ドレイン領域と電気的に接続される第２ドレイン領域とを有する第２導電型ＭＯＳトランジスタと
を含み、
前記第１補強フィルセルは、
前記第１拡散領域としての第２拡散領域に接続し、前記第２セル枠の内側から電源電位が供給される第３拡散領域と、
前記第１拡散領域としての第４拡散領域に接続し、前記第２セル枠の内側から接地電位が供給される第５拡散領域と、
前記第２拡散領域及び前記第４拡散領域にゲート電位を供給する第２ゲート電極と
を更に備え、
前記セル置換部が前記通常フィルセルを前記第１補強フィルセルに置き換えたとき、前記第１ゲート電極と前記第２ゲート電極とが接続し、前記第１ドレイン領域と前記第２拡散領域とが接続し、前記第２ドレイン領域と前記第４拡散領域とが接続する
レイアウト設計装置。
【請求項５】
請求項２に記載のレイアウト設計装置であって、
前記第１拡散領域は、前記第１ドレイン領域よりも幅が狭い
レイアウト設計装置。
【請求項６】
請求項３に記載のレイアウト設計装置であって、
前記第１拡散領域は、前記第２ドレイン領域よりも幅が狭い
レイアウト設計装置。
【請求項７】
請求項４に記載のレイアウト設計装置であって、
前記第１補強フィルセルは、前記第２拡散領域の幅が前記第１ドレイン領域よりも狭いことと、前記第４拡散領域の幅が前記第２ドレイン領域よりも狭いこととのうち、少なくとも一方を有する
レイアウト設計装置。
【請求項８】
請求項１に記載のレイアウト設計装置であって、
前記トランジスタは、
第１ゲート電極と、電源電位が供給される第１ソース領域と、第１ドレイン領域とを有する第１導電型ＭＯＳトランジスタと、
前記第１ゲート電極と、接地電位が供給される第２ソース領域と、前記第１ドレイン領域と電気的に接続される第２ドレイン領域とを有する第２導電型ＭＯＳトランジスタと
を含み、
前記セル置換部が前記通常フィルセルを前記第１補強フィルセルに置き換えたとき、前記第１ドレイン領域と前記第１拡散領域とが接続する
レイアウト設計装置。
【請求項９】
請求項１に記載のレイアウト設計装置であって、
前記トランジスタは、
第１ゲート電極と、電源電位が供給される第１ソース領域と、第１ドレイン領域とを有する第１導電型ＭＯＳトランジスタと、
前記第１ゲート電極と、接地電位が供給される第２ソース領域と、前記第１ドレイン領域と電気的に接続される第２ドレイン領域とを有する第２導電型ＭＯＳトランジスタと
を含み、
前記セル置換部が前記通常フィルセルを前記第１補強フィルセルに置き換えたとき、前記第２ドレイン領域と前記第１拡散領域とが接続する
レイアウト設計装置。
【請求項１０】
請求項１に記載のレイアウト設計装置であって、
前記トランジスタは、
第１ゲート電極と、電源電位が供給される第１ソース領域と、第１ドレイン領域とを有する第１導電型ＭＯＳトランジスタと、
前記第１ゲート電極と、接地電位が供給される第２ソース領域と、前記第１ドレイン領域と電気的に接続される第２ドレイン領域とを有する第２導電型ＭＯＳトランジスタと
を含み、
前記第１補強フィルセルは、
前記第１拡散領域としての第２拡散領域と、
前記第２拡散領域と電気的に接続されていない、前記第１拡散領域としての第３拡散領域と
を含み、
前記セル置換部が前記通常フィルセルを前記第１補強フィルセルに置き換えたとき、前記第１ドレイン領域と前記第２拡散領域とが接続し、前記第２ドレイン領域と前記第３拡散領域とが接続する
レイアウト設計装置。
【請求項１１】
請求項８に記載のレイアウト設計装置であって、
前記第１拡散領域は、
前記第１ドレイン領域の幅よりも狭い接続部
を含む
レイアウト設計装置。
【請求項１２】
請求項９に記載のレイアウト設計装置であって、
前記第１拡散領域は、
前記第２ドレイン領域の幅よりも狭い接続部
を含む
レイアウト設計装置。
【請求項１３】
請求項１０に記載のレイアウト設計装置であって、
前記第３拡散領域は、
前記第１ドレイン領域の幅よりも狭い接続部
を含み、
前記第４拡散領域は、
前記第２ドレイン領域の幅よりも狭い接続部
を含む
レイアウト設計装置。
【請求項１４】
請求項１乃至１３の何れか一項に記載のレイアウト設計装置であって、
前記調整対象セルは、
前記タイミングエラーを生じているフリップフロップセル、又は前記フリップフロップセルで前記タイミングエラーとなる端子に接続しているパス上の能力可変セルである
レイアウト設計装置。
【請求項１５】
レイアウトデータから生成されたネットリスト及び遅延情報に基づいて、タイミング解析を行うステップと、
前記タイミング解析にタイミングエラーが生じる場合、前記タイミングエラーに関連している、第１セル枠の内側にトランジスタを有する調整対象セルを抽出するステップと、前記第１セル枠は前記調整対象セルの境界線であり、
前記調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルの中から抽出するステップと、前記第２セル枠は前記複数の補強フィルセルの各々の境界線であり、
前記レイアウトデータにおいて、前記第１セル枠と前記第２セル枠とを隣接配置させて前記トランジスタと前記第１拡散領域とが接続するように、前記通常フィルセルを前記第１補強フィルセルに置き換えるステップと、
前記通常フィルセルを前記第１補強フィルセルに置き換えた新たなネットリストのタイミング解析を行うステップと
を具備する
レイアウト設計方法。
【請求項１６】
請求項１５に記載のレイアウト設計方法であって、
前記調整対象セルを抽出するステップは、
前記タイミングエラーを生じているフリップフロップセルの隣に、前記通常フィルセルがあるか否かを判定するステップと、
前記フリップフロップセルの隣に前記通常フィルセルがある場合、前記フリップフロップセルを前記調整対象セルとして抽出するステップと
を備える
レイアウト設計方法。
【請求項１７】
請求項１６に記載のレイアウト設計方法であって、
前記調整対象セルを抽出するステップは、
前記フリップフロップセルで前記タイミングエラーとなる端子に接続しているパスを抽出するステップと、
前記パス上の能力可変セルの隣に、前記通常フィルセルがあるか否かを判定するステップと、
前記パス上の能力可変セルの隣に前記通常フィルセルがある場合、前記能力可変セルを前記調整対象セルとして抽出するステップと
を備える
レイアウト設計方法。
【請求項１８】
請求項１５乃至１７の何れか一項に記載のレイアウト設計方法をコンピュータに実行させる
レイアウト設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関し、特にレイアウト設計された半導体集積回路のタイミング調整に関する。
【背景技術】
【０００２】
近年の大規模、且つ高速、且つ高集積な半導体集積回路は、回路の複雑化に伴い、レイアウト設計時におけるタイミングエラーの発生が多くなっている。一般的に、タイミングエラーは、リピータの挿入によって収束させることができる。しかし、リピータ挿入によるエラー修正は、高集積化に反する修正方法となるため、集積度の低下を抑えつつエラー修正できる容易な手法が望まれている。
【０００３】
特許文献１には、レイアウト設計された回路のタイミング調整を容易にする回路設計方法及び設計プログラムが開示されている。図１は、特許文献１に記載の設計プログラムによる処理動作を示すフローチャートである。図１を参照して、特許文献１の設計プログラムを説明する。
【０００４】
設計プログラムは、レイアウト設計された集積回路のネットリスト及び遅延情報を含む設計データを取得する（ステップＳ５０１）。この設計データは、予め遅延調整が必要とされる回路部分に遅延時間可変セルを挿入し、初期レイアウトが終了している設計データである。集積回路内のすべての遅延時間可変セルは、例えば、１個のバッファ分の遅延時間を有するセルである。ネットリストは、集積回路を構成するセル（論理セル及び遅延時間可変セル等）及びセル間の配線に関する情報を論理イメージで示した回路情報である。また、遅延情報は、セルそのものの遅延に関する情報、及びセル間の配線に係る配線長に依存する抵抗成分、容量成分（配線容量、寄生容量等）、遅延時間成分（伝播信号のなまりの影響等）を示したものである。
【０００５】
次に、設計プログラムは、集積回路のネットリスト及び遅延情報を基に、タイミング解析を行う（ステップＳ５０２）。タイミング解析により、集積回路内のフリップフロップ間の信号伝播時間及びタイミングエラー情報等が得られる。タイミングエラーは、セットアップエラー及びホールドエラーを含む。フリップフロップ（順序回路）は、クロック信号に同期して、入力信号を取り込むので、入力信号を取り込む時刻より所定期間前までに、入力信号を確定させて維持しなければならない。これに違反する場合がセットアップエラーである。一方、フリップフロップ（順序回路）は、入力信号を取り込んだ後、入力信号の変化が所定時間禁止される。これに違反する場合がホールドエラーである。
【０００６】
設計プログラムは、タイミング解析の結果を基に、エラー情報を抽出して記録する（ステップＳ５０３）。
【０００７】
設計プログラムは、エラー情報を基にエラーを修正するためにタイミング調整を行う（ステップＳ５０４）。その際、設計プログラムは、クロックタイミングのずれ（クロックスキュー）に注目し、クロックスキューが大きい箇所を解析し、セルライブラリ５０５を基に遅延時間可変セルの差し換えを行う。セルライブラリ５０５は、種々の論理セル及び入出力端子間に接続されるバッファの数を可変させた、種々の遅延時間可変セルを登録したものである。上記のタイミング解析では、遅延時間可変セルは１個のバッファ分の遅延時間のものであったが、設計プログラムは、エラーに応じてバッファの数を増減させた遅延時間可変セルに差し替える。即ち、設計プログラムは、ネットリスト中の遅延時間可変セルのスワップを行い、遅延時間を調整する。
【０００８】
設計プログラムは、遅延時間可変セルの差し替えを行った更新ネットリストを記録する（ステップＳ５０６）。そして、設計プログラムは、更新ネットリストを基にＲＣ情報を再抽出し、遅延情報を計算する（ステップＳ５０７）。ＲＣ情報は、抵抗成分及び容量成分の情報である。設計プログラムは、再度タイミング解析し、タイミングエラーが解消されていることを確認する（ステップＳ５０８）。
【０００９】
以上のように、特許文献１に記載の設計プログラムは、タイミングエラーが発生した際に、バッファ数が異なる遅延時間可変セルに差し替えてタイミングを調整している。特許文献１の設計プログラムで使用する遅延時間可変セルは、セルの内部配線によってバッファ数を変更している。以下に、特許文献１の遅延時間可変セルについて説明する。
【００１０】
図２は、特許文献１に記載の遅延時間可変セルを示す半導体回路の平面図である。図２の（Ａ）を参照すると、ゲート２０２ｇ、ソース２０２ｓ、及びドレイン２０２ｄは、トランジスタを形成する。ゲート２０２ｇは、配線２１６を介して入力端子に接続される。ソース２０２ｓは、配線３０３を介して電源ライン３０１に接続される。ゲート２０３ｇ、ソース２０３ｓ、及びドレイン２０３ｄは、トランジスタを形成する。ゲート２０３ｇは、配線２１６を介して入力端子に接続される。ソース２０３ｓは、配線３０４を介して基準電位ライン３０２に接続される。ドレイン２０２ｄ及び２０３ｄは、配線３０５を介して相互に接続される。また、ゲート２０２ｇ及び２０３ｇは、相互に接続される。
【００１１】
図２の（Ｂ）を参照して、コンタクトエリア３１１では、配線２２３と配線３０５とが接続される。コンタクトエリア３１２では、配線２２３とゲート２０２ｇ、２０３ｇとが接続される。すなわち、２つのインバータの入出力が接続される。配線３０５は第１の配線層で形成され、配線２２３はその上方の第２の配線層で形成される。
【００１２】
図２の（Ｃ）を参照して、各トランジスタのコンタクトエリア３２１では、配線３２３と配線３０５とが接続される。各トランジスタのコンタクトエリア３２２では、配線３２３とゲート２０２ｇ、２０３ｇとが接続される。すなわち、各インバータの出力が次段のインバータの入力に接続される。配線３０５は第１の配線層で形成され、配線３２３はその上方の第２の配線層で形成される。
【００１３】
特許文献１に記載の回路設計方法及び設計プログラムは、集積回路内の複数の遅延時間可変セルが、同一の複数のトランジスタ構造を有し、内部配線の調整により遅延時間を修正している。この回路設計方法及び設計プログラムは、例えば、フリップフロップ等の論理セル及び遅延時間可変セルの外部配線を修正することなく、遅延時間可変セルの内部配線のみを調整して遅延時間を修正することができる。従って、特許文献１の回路設計方法及び設計プログラムは、遅延時間可変セル以外のセル及び外部配線を変更しなくてもよいため、効率よく短時間で回路のタイミング調整が行うことができ、その結果、設計時間を短縮できるというものである。
【００１４】
その他、ＣＭＯＳ半導体集積回路のセル駆動力を変更することによって、半導体集積回路上の信号伝搬遅延時間の適正化を図る技術が、特許文献２に開示されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００３−２７３２２２号公報
【特許文献２】特開平９−２２９４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本願発明者は鋭意検討の結果、以下の問題点を見出した。特許文献１に記載の技術は、回路設計において遅延調整が必要と予測される回路部分に、予め遅延時間可変セルを挿入しておくものである。しかし、予め挿入された遅延時間可変セルは、タイミング解析の結果に基づいて、バッファの数を増減させた遅延時間可変セルに差し替えるため、バッファの数を増減できるだけの大きさを最初から有している必要がある。つまり、タイミング調整前の配線配置時の遅延時間可変セルは、バッファの数を増減させるか否かに関わらず、バッファの数を増減できるだけの大きさのセルで配置されるため、占有する面積が大きい。従って、特許文献１に記載の技術では、設計する半導体集積回路を含むチップサイズが大きくなる問題が生じる。
【課題を解決するための手段】
【００１７】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明のレイアウト設計装置（１００）は、レイアウトデータから生成されたネットリスト及び遅延情報に基づいてタイミング解析を行うタイミング解析部（１０３）と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している、第１セル枠の内側にトランジスタ（２１、２２、３１、３２、６１、６２）を有する調整対象セル（１０、６０）を抽出する調整対象抽出部（１０４）と、第１セル枠は調整対象セル（１０、６０）の境界線であり、第２セル枠の外側に第１拡散領域（７８、７８ａ〜７８ｃ、７９、７９ａ〜７９ｃ）を有する複数の補強フィルセル（７０〜７６）を格納する補強フィルセルライブラリ（１０５）と、第２セル枠は複数の補強フィルセル（７０〜７６）の各々の境界線であり、調整対象セル（１０、６０）に隣接する通常フィルセル（８０）と同じ大きさの第１補強フィルセル（７０〜７６）を複数の補強フィルセル（７０〜７６）から抽出し、レイアウトデータにおいて第１セル枠と第２セル枠とが隣接配置するように通常フィルセル（８０）を第１補強フィルセル（７０〜７６）に置き換え、トランジスタ（２１、２２、３１、３２、６１、６２）と第１拡散領域（７８、７８ａ〜７８ｃ、７９、７９ａ〜７９ｃ）とを接続するセル置換部（１０６）とを具備する。タイミング解析部（１０３）は、通常フィルセル（８０）を第１補強フィルセル（７０〜７６）に置き換えた新たなネットリストのタイミング解析を行う。
【００１９】
このようなレイアウト設計装置（１００）は、調整対象セル（１０、６０）に隣接する空き領域を埋める通常フィルセル（８０）を、レイアウトデータに含まれる他のセルを動かすことなく、第１補強フィルセル（７０〜７６）に置き換えることができる。そして、第１補強フィルセル（７０〜７６）は、隣の調整対象セル（１０、６０）のトランジスタ（２１、２２、３１、３２、６１、６２）の電流量及び負荷容量を変化させて、調整対象セル（１０、６０）の遅延を調整することができる。
【発明の効果】
【００２０】
本発明のレイアウト設計装置は、半導体集積回路の設計において、空き領域を埋める通常フィルセルの領域を利用してタイミング調整を行うことができるため、小さいチップサイズで半導体集積回路を設計することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、特許文献１に記載の設計プログラムによる処理動作を示すフローチャートである。
【図２】図２は、特許文献１に記載の遅延時間可変セルを示す半導体回路の平面図である。
【図３】図３は、本発明の実施の形態における、ハードウエア構成例を示すブロック図である。
【図４】図４は、本発明のレイアウト設計装置１００の構成例を示したブロック図である。
【図５】図５は、セルライブラリ１０１が格納するフリップフロップセル１０の構成例である。
【図６】図６は、セルライブラリ１０１が格納する、能力を可変できる能力可変セル６０の構成例である。
【図７】図７は、補強フィルセルライブラリ１０５が格納する補強フィルセル７０及び補強フィルセル７１の構成例を示す図である。
【図８Ａ】図８Ａは、能力可変セル６０と通常フィルセル８０とのレイアウト図である。
【図８Ｂ】図８Ｂは、能力可変セル６０と補強フィルセル７０とのレイアウト図である。
【図９】図９は、本発明のレイアウト設計装置１００の第１の実施の形態による処理動作を示したフローチャートである。
【図１０Ａ】図１０Ａは、本発明の第２の実施の形態による補強フィルセル７２のレイアウト図である。
【図１０Ｂ】図１０Ｂは、能力可変セル６０と、補強フィルセル７２とのレイアウト図である。
【図１１Ａ】図１１Ａは、本発明の第３の実施の形態による補強フィルセル７３のレイアウト図である。
【図１１Ｂ】図１１Ｂは、フリップフロップセル１０と、補強フィルセル７３とのレイアウト図である。
【図１２Ａ】図１２Ａは、本発明の第４の実施の形態による補強フィルセル７４のレイアウト図である。
【図１２Ｂ】図１２Ｂは、フリップフロップセル１０と、補強フィルセル７４とのレイアウト図である。
【図１３Ａ】図１３Ａは、本発明の第５の実施の形態による補強フィルセル７５のレイアウト図である。
【図１３Ｂ】図１３Ｂは、フリップフロップセル１０と、補強フィルセル７５とのレイアウト図である。
【図１４Ａ】図１４Ａは、本発明の第６の実施の形態による補強フィルセル７６のレイアウト図である。
【図１４Ｂ】図１４Ｂは、能力可変セル６０と、補強フィルセル７６とのレイアウト図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して本発明の実施の形態によるレイアウト設計装置、レイアウト設計方法、及びレイアウト設計プログラムを説明する。
【００２３】
本発明の実施の形態によるレイアウト設計装置は、コンピュータを用いて実現可能である。図３は、本発明の実施の形態における、ハードウエア構成例を示すブロック図である。図３を参照すると、本発明のレイアウト設計装置は、ＣＰＵ２（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；中央処理装置）と、記憶装置３と、入力装置４と、出力装置５と、各装置を接続するバスとを備えるコンピュータ１で構成される。尚、コンピュータ１は、ネットワーク６を介してサーバ７と接続するエンジニアリングワークステーションなどのコンピュータでもよい。その場合、複数のコンピュータ１がネットワーク６を介してサーバ７と接続することができる。
【００２４】
ＣＰＵ２は、記憶装置３に格納されている本発明のレイアウト設計装置に係る演算処理及び制御処理を行う。記憶装置３は、ハードディスクやメモリなど、情報の記録を行う装置である。記憶装置３は、ＣＤ−ＲＯＭやＤＶＤ等のコンピュータ読み取り可能な記憶媒体やサーバ７の記憶装置８から読み取られたプログラムと、入力装置４から入力された信号やプログラムと、ＣＰＵ２の処理結果とを格納する。尚、記憶装置３は、プログラムの１つとして、本発明のレイアウト設計プログラムを格納することができる。入力装置４は、マウス、キーボード、マイクロフォンなど、ユーザがコマンド及び信号を入力することが出来る装置である。出力装置５は、ディスプレイ、スピーカなど、ユーザに出力結果を認識させる装置である。
【００２５】
サーバ７は、記憶装置８と、図示していないＣＰＵ、入力装置、及び出力装置とを備える。サーバ７が備える記憶装置８は、記憶装置３と同様に、ハードディスクやメモリなど、情報の記録を行う装置である。記憶装置８がレイアウト設計プログラムを格納する場合、コンピュータ１は、ネットワーク６を介してレイアウト設計プログラムをダウンロードする。尚、本発明はハードウエア構成例と示したものに限定されず、各部はハードウエアとソフトウエアとを単独又は組み合わせて実現することが出来る。
【００２６】
（第１の実施の形態）
本発明の第１の実施の形態を説明する。図４は、本発明のレイアウト設計装置１００の構成例を示したブロック図である。図４を参照すると、レイアウト設計装置１００は、セルライブラリ１０１と、レイアウト設計部１０２と、タイミング解析部１０３と、調整対象抽出部１０４と、補強フィルセルライブラリ１０５と、セル置換部１０６と、出力部１０７とを具備する。
【００２７】
セルライブラリ１０１は、フリップフロップセル（順序回路）、及び能力を可変できるセル（インバータ回路等）などの複数のセルを格納するライブラリである。
【００２８】
図５は、セルライブラリ１０１が格納するフリップフロップセル１０の構成例である。図５を参照すると、フリップフロップセル１０は、ドレイン側を外側にしたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭｅｔａｌＯｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のデータ入力部２０と、クロック入力部３０とを左右端に備えている。データ入力部２０及びクロック入力部３０は、後述する補強フィルセルがフリップフロップセル１０のセル枠５０に接して配置された場合に、補強フィルセルと接続してトランジスタを形成できる位置に、ドレイン側の拡散領域（２６ｄ、３６ｄ、２８ｄ、３８ｄ）を有している。尚、セル枠５０は、セル同士を隣接配置する際に接触線となるものである。つまり、セル枠５０は、スタンダードセルの隣接配置を可能にする境界線であり、セル枠５０同士を接して配置を行うので、セル枠５０は他のセル上に被るかたちでは存在しない。
【００２９】
データ入力部２０は、ｐＭＯＳトランジスタ２１と、ｎＭＯＳトランジスタ２２とをセル枠５０の内側に備える。詳細には、データ入力部２０は、ゲート電極のポリシリデータ２３と、データ入力配線のメタル配線２４と、ドレイン配線のメタル配線２５と、ソース領域のＰ型拡散領域２６ｓと、ドレイン領域のＰ型拡散領域２６ｄと、電源電位を供給する引き出し線のメタル配線２７と、ソース領域のＮ型拡散領域２８ｓと、ドレイン領域のＮ型拡散領域２８ｄと、接地電位を供給する引き出し線のメタル配線２９とを含む。尚、ｐＭＯＳトランジスタ２１のチャネルが形成されるＮ型拡散領域と、ｎＭＯＳトランジスタ２２のチャネルが形成されるＰ型拡散領域は図示されていない。ポリシリデータ２３は、メタル配線２４からコンタクト４７ａを介して電位が供給される。Ｐ型拡散領域２６ｓは、メタル配線２７からコンタクト４７ｂを介してソース電位が供給される。Ｎ型拡散領域２８ｓは、メタル配線２９からコンタクト４７ｃを介してソース電位が供給される。Ｐ型拡散領域２６ｄはコンタクト４７ｄを介してメタル配線２５と接続し、更に、Ｎ型拡散領域２８ｄはコンタクト４７ｅを介してメタル配線２５と接続する。
【００３０】
同様に、クロック入力部３０は、ｐＭＯＳトランジスタ３１と、ｎＭＯＳトランジスタ３２とをセル枠５０の内側に備える。詳細には、クロック入力部３０は、ゲート電極のポリシリデータ３３と、データ入力配線のメタル配線３４と、ドレイン配線のメタル配線３５と、ソース領域のＰ型拡散領域３６ｓと、ドレイン領域のＰ型拡散領域３６ｄと、電源電位を供給する引き出し線のメタル配線３７と、ソース領域のＮ型拡散領域３８ｓと、ドレイン領域のＮ型拡散領域３８ｄと、接地電位を供給する引き出し線のメタル配線３９とを含む。尚、ｐＭＯＳトランジスタ３１のチャネルが形成されるＮ型拡散領域と、ｎＭＯＳトランジスタ３２のチャネルが形成されるＰ型拡散領域は図示されていない。ポリシリデータ３３は、メタル配線３４からコンタクト４８ａを介して電位が供給される。Ｐ型拡散領域３６ｓは、メタル配線３７からコンタクト４８ｂを介してソース電位が供給される。Ｎ型拡散領域３８ｓは、メタル配線３９からコンタクト４８ｃを介してソース電位が供給される。Ｐ型拡散領域３６ｄはコンタクト４８ｄを介してメタル配線３５と接続し、更に、Ｎ型拡散領域３８ｄはコンタクト４８ｅを介してメタル配線３５と接続する。
【００３１】
また、フリップフロップセル１０は、他に上下にセルが隣接するときに共有する電源線のメタル配線４２と、接地線のメタル配線４３と、電源電位のＮ型拡散領域４４と、接地電位のＰ型拡散領域４５とを更に備える。尚、前述したドレイン配線のメタル配線２５及びメタル配線３５は他のトランジスタへ接続されるが、図５では図示を省略する。また、フリップフロップセル１０は、プリップフロップを構成する他のトランジスタをＰ型拡散領域４０及びＮ型拡散領域４１に有するが、図５では図示を省略する。
【００３２】
図６は、セルライブラリ１０１が格納する、能力を可変できる能力可変セル６０の構成例である。能力可変セル６０は、例えばインバータ回路のように、後述する補強フィルセルが隣接した際に、特性を変化させることができるセルである。図６を参照すると、能力可変セル６０はセル枠５０の内側に、ｐＭＯＳトランジスタ６１とｎＭＯＳトランジスタ６２とを配置するＣＭＯＳ構造を有する。能力可変セル６０は、補強フィルセルがセル枠５０に接して配置された場合に、トランジスタを形成できるような位置に、Ｐ型拡散領域６６ｄ及びＮ型拡散領域６８ｄを有する。ｐＭＯＳトランジスタ６１及びｎＭＯＳトランジスタ６２は、前述したプリッププロップセル１０と同様である。ポリシリデータ６３はゲート電極であり、メタル配線６４はデータ入力配線であり、メタル配線６５はドレイン配線である。Ｐ型拡散領域６６ｓ、Ｐ型拡散領域６６ｄ、Ｎ型拡散領域６８ｓ及びＮ型拡散領域６８ｄはソース領域、ドレイン領域を形成する拡散領域である。メタル配線６７は、電源電位を供給する引き出し線であり、メタル配線６９は接地電位を供給する引き出し線である。ポリシリデータ６３は、メタル配線６４からコンタクト４９ａを介して電位が供給される。Ｐ型拡散領域６６ｓは、メタル配線６７からコンタクト４９ｂを介してソース電位が供給される。Ｎ型拡散領域６８ｓは、メタル配線６９からコンタクト４９ｃを介してソース電位が供給される。Ｐ型拡散領域６６ｄはコンタクト４９ｄを介してメタル配線６５と接続し、更に、Ｎ型拡散領域６８ｄはコンタクト４９ｅを介してメタル配線６５と接続する。
【００３３】
レイアウト設計部１０２は、ユーザ入力に基づいて、セルライブラリ１０１から複数のセルを取得し、複数のセルを配置する。レイアウト設計部１０２は、配置した複数のセル間の配線を行い、レイアウトデータを生成する。レイアウト設計部１０２は、レイアウトデータに基づいて、ネットリストと遅延情報とを生成する。遅延情報は、各セルの遅延情報と、セル間の配線長に依存する抵抗容量成分とを含んでいる。レイアウト設計部１０２は、生成したネットリスト及び遅延情報を、タイミング解析部１０３へ提供する。尚、レイアウト設計部１０２は、レイアウトデータ、ネットリスト及び遅延情報を、ユーザが認識できるように出力部１０７へ提供する。
【００３４】
タイミング解析部１０３は、ネットリスト及び遅延情報に基づいてタイミング解析を行い、エラー情報を生成する。タイミング解析部１０３は、ネットリストとエラー情報とを調整対象抽出部１０４へ提供する。尚、タイミング解析部１０３は、エラー情報をユーザが認識できるように出力部１０７へ提供する。
【００３５】
調整対象抽出部１０４は、ネットリストとエラー情報とに基づいて、タイミングエラーとなっている調整対象のフリップフロップセル１０と、調整対象のフリップフロップセル１０でエラーとなる端子に接続しているパス（以降、調整対象パスと称する）とを抽出する。調整対象抽出部１０４は、抽出した調整対象のフリップフロップセル１０と、調整対象パスとをセル置換部１０６へ提供する。
【００３６】
補強フィルセルライブラリ１０５は、複数の補強フィルセルを格納する。補強フィルセルは、調整対象セル（調整対象のフリップフロップセル１０や、調整対象パスに含まれる能力可変セル６０）のタイミング調整を行うために、調整対象セルに隣接している通常フィルセルと置き換えられるセルである。図７は、補強フィルセルライブラリ１０５が格納する補強フィルセル７０及び補強フィルセル７１の構成例を示す図である。図７の（ａ）は、セル配置時の最小のサイト単位である１グリッド幅のセル枠５０を有する補強フィルセル７０を示した図である。図７の（ｂ）は、８グリッド幅のセル枠５０を有する補強フィルセル７１を示した図である。図７の（ａ）及び（ｂ）を参照すると、補強フィルセル７０及び補強フィルセル７１は、ポリシリデータ７７、Ｐ型拡散領域７８、及びＮ型拡散領域７９を、セル枠５０からはみ出して有している。ポリシリデータ７７は、セル枠５０の外側に配置するゲート電極である。Ｐ型拡散領域７８は、電源電位をもつメタル配線４２の電源線から、Ｎ型拡散領域４４を介して電位供給される拡散領域である。Ｎ型拡散領域７９は、接地電位をもつメタル配線４３の接地線から、Ｐ型拡散領域４５を介して電位供給される拡散領域である。また、補強フィルセル７０、７１は、ポリシリデータ７７の下にＰ型拡散領域７８と接続するＮ型拡散領域を有している。Ｎ型拡散領域は、ポリシリデータ７７からゲート電位が供給されるとチャネルを形成する。同様に、補強フィルセル７０、７１は、Ｎ型拡散領域７９と接続し、ポリシリデータ７７からゲート電位が供給されるとチャネルを形成するＰ型拡散領域を有している。但し、チャネルを形成するＮ型拡散領域とＰ型拡散領域は、図７（ａ）及び（ｂ）では図示されていない。尚、補強フィルセル７０、７１は、ポリシリデータ７７と、Ｐ型拡散領域７８と、Ｎ型拡散領域７９との全てをセル枠５０の外側に有する必要はなく、少なくともポリシリデータ７７とポリシリデータ７７からゲート電圧が供給されるとチャネルを形成するＰ型、Ｎ型拡散領域との一部がセル枠５０の外側にあればよい。また、補強フィルセル７０及び補強フィルセル７１は、上下に隣接するときに共有する電源線のメタル配線４２及び接地線のメタル配線４３以外の上地を有していない。
【００３７】
通常フィルセルは、回路としての機能を持たない、空き領域を埋めるために配置されるセルである。通常フィルセルは、本来であれば他のセルに干渉してはいけないセルである。しかし、本発明の補強フィルセル７０及び補強フィルセル７１は、通常フィルセルとは異なり、セル枠５０の外側に少なくともポリシリデータ７７とチャネルを形成する拡散領域との一部を有し、更に、チャネルを形成する拡散領域と接続するＰ型拡散領域７８及びＮ型拡散領域７９を有する。補強フィルセル７０、７１は、調整対象セル（フリップフロップセル１０及び能力可変セル６０）へ隣接して配置されたときに、調整対象セル内の端部にあるトランジスタの特性を変化させる働きをする。即ち、補強フィルセル７０及び補強フィルセル７１は、そのものだけでは機能せず、また、配置すると他のセルに干渉するのであらかじめ配置しておくことはできない。図７の（ａ）及び（ｂ）に示した補強フィルセル７０と補強フィルセル７１とは、サイズは異なるが、隣接セルへ与える作用は同様である。補強フィルセルライブラリ１０５は、補強フィルセル７０、７１に限らず、通常フィルセルの種類（グリッド幅）に対応する複数の補強フィルセルを格納することが好ましい。
【００３８】
セル置換部１０６は、調整対象抽出部１０４が抽出した調整対象のフリップフロップセル１０と、調整対象パスとを取得する。セル置換部１０６は、レイアウトデータを参照し、タイミングエラーとなっている調整対象のフリップフロップセル１０に、通常フィルセルが隣接しているか否かを判定する。セル置換部１０６は、通常フィルセルが隣接していた場合は、補強フィルセルライブラリ１０５を参照して、隣接している通常フィルセルを補強フィルセル７０や補強フィルセル７１と置き換える。尚、セル置換部１０６は、タイミング調整においてセットアップを改善したい場合、フリップフロップセル１０のデータ入力部２０側の通常フィルセルを置換する。また、ホールドを改善したい場合、セル置換部１０６はクロック入力部３０側の通常フィルセルを置換する。
【００３９】
一方、通常フィルセルが隣接していない場合、セル置換部１０６は、レイアウトデータを参照し、調整対象パスに含まれる能力可変セル６０に通常フィルセルが隣接しているか否かを判別する。セル置換部１０６は、調整対象パスの能力可変セル６０に通常フィルセルが隣接していた場合、能力可変セル６０に隣接する通常フィルセルを、補強フィルセル７０や補強フィルセル７１と置き換える。セル置換部１０６は、能力可変セル６０にてセットアップを改善する場合、データラインの能力可変セル６０に隣接した通常フィルセルを置き換える。また、ホールドを改善したい場合、セル置換部１０６は、クロックラインの能力可変セル６０に隣接した通常フィルセルを置き換える。セル置換部１０６は、変更したレイアウトデータをレイアウト設計部１０２へ提供する。
【００４０】
セル置換部１０６が、能力可変セル６０に隣接する通常フィルセルを、補強フィルセルに置き換えた場合を説明する。図８Ａは、能力可変セル６０と通常フィルセル８０とのレイアウト図である。図８Ｂは、能力可変セル６０と補強フィルセル７０とのレイアウト図である。図８Ｂを参照すると、セル置換部１０６が通常フィルセル８０を補強フィルセル７０に置き換えただけで、補強フィルセル７０のポリシリデータ７７と、Ｐ型拡散領域７８と、及びＮ型拡散領域７９とは、それぞれ対応する能力可変セル６０のポリシリデータ６３、Ｐ型拡散領域６６ｄ、及びＮ型拡散領域６８ｄと電気的に接続し、能力可変セル６０の能力を増加させることができる。詳細には、Ｐ型拡散領域７８と接続しているチャネルを形成するＮ型拡散領域が、Ｐ型拡散領域６６ｄと接続し、Ｎ型拡散領域７９と接続しているチャネルを形成するＰ型拡散領域が、Ｎ型拡散領域６８ｄと接続する。図８Ｂに示した能力可変セル６０は、補強フィルセル７０が有するポリシリデータ７７が、Ｐ型拡散領域７８及びＮ型拡散領域７９の上にそれぞれ１本存在するため、トランジスタ１本分の能力を増加している。
【００４１】
出力部１０７は、レイアウトデータ、ネットリスト、遅延情報及びエラー情報など本発明のレイアウト設計装置１００に係わる情報を、ユーザが認識できるように出力する。
【００４２】
本発明のレイアウト設計装置１００は、補強フィルセルが１グリッドの大きさから実現できるため（図７の（ａ）参照）、調整対象セルに隣接する通常フィルセルが１グリッド幅しか空いていない場合（図８Ａ参照）でも、タイミングを調整することができる。即ち、本発明のレイアウト設計装置１００は、調整対象セルの横に１グリッドの隙間さえあれば、調整対象セルの能力を変更可能である。具体的には、セル置換部１０６が、補強フィルセルライブラリ１０５から通常フィルセルに対応する大きさの補強フィルセルを抽出し、通常フィルセルを補強フィルセルに置き換えるだけで良い（図８Ｂ参照）。これは、本発明のレイアウト設計装置１００が、配置された複数のセルの原点を調整前から移動させたり、又は別のセルを追加させたりというような処理が必要ないことを表している。更に、本発明のレイアウト設計装置１００は、空き領域を埋める通常フィルセルの領域を利用してタイミング調整を行うため、タイミング調整のためにチップサイズが大きくなることがない。また、補強フィルセルは、上地も持たないことで配線後の置き換えが容易である効果も奏している。
【００４３】
図９は、本発明のレイアウト設計装置１００の第１の実施の形態による処理動作を示したフローチャートである。図９を参照して、本発明の第１の実施の形態による処理動作を説明する。
【００４４】
ステップＳ０１：
レイアウト設計部１０２は、ユーザ入力に基づいて、セルライブラリ１０１から複数のセルを取得し、複数のセルを配置する。レイアウト設計部１０２は、配置した複数のセル間の配線を行い、レイアウトデータを生成する。レイアウト設計部１０２は、レイアウトデータに基づいて、ネットリストと遅延情報とを生成する。遅延情報は、各セルの遅延情報と、セル間の配線長に依存する抵抗容量成分とを含んでいる。レイアウト設計部１０２は、生成したネットリスト及び遅延情報を、タイミング解析部１０３へ提供する。レイアウト設計部１０２は、レイアウトデータ、ネットリスト及び遅延情報を、ユーザが認識できるように出力部１０７へ提供する。
【００４５】
ステップＳ０２：
タイミング解析部１０３は、ネットリスト及び遅延情報に基づいてタイミング解析を行い、エラー情報を生成する。タイミング解析部１０３は、ネットリストとエラー情報とを調整対象抽出部１０４へ提供する。タイミング解析部１０３は、エラー情報をユーザが認識できるように出力部１０７へ提供する。
【００４６】
ステップＳ０３：
調整対象抽出部１０４は、ネットリストとエラー情報とに基づいて、タイミングエラーとなっている調整対象のフリップフロップセル１０と、調整対象のフリップフロップセル１０でエラーとなる端子に接続しているパスである調整対象パスとを抽出する。調整対象抽出部１０４は、抽出した調整対象のフリップフロップセル１０と、調整対象パスとをセル置換部１０６へ提供する。
【００４７】
ステップＳ０４：
セル置換部１０６は、レイアウトデータを参照し、タイミングエラーとなっている調整対象のフリップフロップセル１０に、通常フィルセルが隣接しているか否かを判別する。
【００４８】
ステップＳ０５：
ステップＳ０４において、調整対象のフリップフロップセル１０に、通常フィルセルが隣接していない場合、セル置換部１０６は、調整対象パス上の能力可変セル６０に、通常フィルセルが隣接しているか否かを判別する。
【００４９】
ステップＳ０６：
ステップＳ０４において、調整対象のフリップフロップセル１０に通常フィルセルが隣接していた場合、セル置換部１０６は、レイアウトデータを参照し、補強フィルセルライブラリ１０５から通常フィルセルのセル枠と同じ幅の補強フィルセルを抽出する。そして、セル置換部１０６は、レイアウトデータにおいて、通常フィルセルを抽出した補強フィルセルに置き換える。尚、セル置換部１０６は、タイミング調整においてセットアップを改善したい場合、フリップフロップセル１０のデータ入力部２０側の通常フィルセルを置換する。また、ホールドを改善したい場合、セル置換部１０６は、クロック入力部３０側の通常フィルセルを置換する。セル置換部１０６は、変更したレイアウトデータをレイアウト設計部１０２へ提供する。
【００５０】
また、ステップＳ０５において、調整対象パス上の能力可変セル６０に通常フィルセルが隣接していた場合、セル置換部１０６は、レイアウトデータを参照し、補強フィルセルライブラリ１０５から通常フィルセルのセル枠と同じ幅の補強フィルセルを抽出する。そして、セル置換部１０６は、レイアウトデータにおいて、通常フィルセルを抽出した補強フィルセルに置き換える。セル置換部１０６は、能力可変セル６０にてセットアップを改善する場合、データラインの能力可変セル６０に隣接した通常フィルセルを置き換える。また、ホールドを改善したい場合、セル置換部１０６は、クロックラインの能力可変セル６０に隣接した通常フィルセルを置き換える。セル置換部１０６は、変更したレイアウトデータをレイアウト設計部１０２へ提供する。
【００５１】
尚、ステップＳ０５において、調整対象パス上の能力可変セル６０に通常フィルセルが隣接していない場合、ステップＳ０１へ戻り、レイアウト設計部１０２はレイアウトデータを設計し直す。
【００５２】
ステップＳ０７：
レイアウト設計部１０２は、補強フィルセルへ置き換えられたレイアウトデータに基づいて、ネットリストと遅延情報とを新たに生成する。タイミング解析部１０３は、補強フィルセルへ置き換えられたネットリストと、遅延情報とに基づいて、タイミング解析を再び行う。
【００５３】
ステップＳ０８：
タイミング解析の結果がエラーの場合、ステップＳ０３へ戻り、調整対象抽出部１０４は、タイミングエラーとなっている調整対象のフリップフロップセル１０と、調整対象パスとを抽出する。タイミング解析の結果でエラーが無い場合、レイアウト設計装置１００は処理を終了する。
【００５４】
本発明の第１の実施の形態によるレイアウト設計装置１００は、タイミングエラーに関連している調整対象セルの能力を、隣接する通常フィルセルから、補強用トランジスタを有する補強フィルセルに置き換えるだけで変更できるため、タイミングエラーを効率よく修正することができる。本発明のレイアウト設計装置１００は、特に、チップサイズを小さくできる効果を奏する。その理由は、空き領域を埋めているだけの通常フィルセルと同じ大きさの補強フィルセルに基づいて、調整対象セル自身のタイミングを改善することができるため、リピータ挿入や遅延調整セルの埋め込みというチップサイズに影響する処理が不要になるからである。また、レイアウトデータを生成するために配置するセルは、予め大きくしておく必要は無く、最低限のセルサイズのままで良いため、チップサイズを小さくするために有効である。
【００５５】
更に、本発明のレイアウト設計装置１００は、１グリッドの空き領域があればタイミング改善が出来る効果を奏する。その理由は、補強フィルセルは、それ自身がなんらかの機能を持つものではなく、調整対象セルを補強するパーツのみを持つ構造であり、１グリッドの通常フィルセルの大きさでも置き換えられるからである。
【００５６】
更に、本発明のレイアウト設計装置１００は、タイミングを調整する際に上地の変更が無い効果を奏する。その理由は、補強フィルセルが、調整対象セルに隣接配置するだけで接続される補強用トランジスタを有しており、電源線及び接地線以外の上地を有していないからである。
【００５７】
更に、本発明のレイアウト設計装置１００は、所望のパスのみのタイミングを調整することができる。その理由は、リピータセルを挿入する場合は、そのリピータセルの後段につながるパスの全ての遅延が変わり、意図しないパスまで影響が及ぶが、本発明では調整対象セルのみ性能を変更できるからである。
【００５８】
（第２の実施の形態）
本発明の第２の実施の形態を説明する。本発明の第２の実施の形態のレイアウト設計装置１００は、補強フィルセルの構成が第１の実施の形態と異なるものである。その他のレイアウト設計装置１００に係わる構成は、第１の実施の形態と同様であるため説明を省略する。また、第２の実施の形態の補強フィルセルは、第１の実施の形態の補強フィルセル７０、７１と同様の構成には同じ符号を用いて説明する。
【００５９】
図１０Ａは、本発明の第２の実施の形態による補強フィルセル７２のレイアウト図である。図１０Ａを参照すると、補強フィルセル７２は、上下にセルが隣接するときに共有する、電源線のメタル配線４２、接地線のメタル配線４３、電源電位のＮ型拡散領域４４、及び接地電位のＰ型拡散領域４５を備える。更に、補強フィルセル７２は、ポリシリデータ７７と、Ｐ型拡散領域７８ａと、Ｎ型拡散領域７９ａとを備える。Ｐ型拡散領域７８ａ及びＮ型拡散領域７９ａは、第１の実施の形態の補強フィルセル７０、７１が備えるＰ型拡散領域７８及びＮ型拡散領域７９に対して、半分のゲート幅の拡散領域である。また、補強フィルセル７２は、Ｐ型拡散領域７８ａと接続し、ポリシリデータ７７からゲート電位が供給されるとチャネルを形成するＮ型拡散領域を有している。同様に、補強フィルセル７２は、Ｎ型拡散領域７９ａと接続し、ポリシリデータ７７からゲート電位が供給されるとチャネルを形成するＰ型拡散領域を有している。但し、チャネルを形成するＮ型拡散領域とＰ型拡散領域は、図１０Ａでは図示されていない。尚、補強フィルセル７２は、補強フィルセル７０、７１と同様に、ポリシリデータ７７と、Ｐ型拡散領域７８ａと、Ｎ型拡散領域７９ａとの全てをセル枠５０の外側に有する必要はなく、少なくともポリシリデータ７７とポリシリデータ７７からゲート電圧が供給されるとチャネルを形成するＰ型、Ｎ型拡散領域との一部がセル枠５０の外側にあればよい。
【００６０】
図１０Ｂは、能力可変セル６０と、補強フィルセル７２とのレイアウト図である。図１０Ｂを参照すると、補強フィルセル７２のポリシリデータ７７、Ｐ型拡散領域７８ａ、及びＮ型拡散領域７９ａが、それぞれ対応する能力可変セル６０のポリシリデータ６３、Ｐ型拡散領域６６、及びＮ型拡散領域６８と電気的に接続し、能力可変セル６０の能力を増加させている。詳細には、Ｐ型拡散領域７８ａと接続しているチャネルを形成するＮ型拡散領域が、Ｐ型拡散領域６６ｄと接続し、Ｎ型拡散領域７９ａと接続しているチャネルを形成するＰ型拡散領域が、Ｎ型拡散領域６８ｄと接続する。本発明の第２の実施の形態の補強フィルセル７２は、第１の実施の形態の補強フィルセル７０、７１と比較して半分のゲート幅を有するものであるが、これは一例であり、補強フィルセルライブラリ１０５は、様々なゲート幅をもつ補強フィルセル７２を格納することができる。つまり、本発明の第２の実施の形態によるレイアウト設計装置１００は、補強フィルセルライブラリ１０５が様々なゲート幅を持つ補強フィルセル７２を格納するため、タイミング調整を細かく行うことができる。尚、補強フィルセル７２は、ゲート幅が最大ではないトランジスタが隣接してもデザインルールに違反しない形状とする。
【００６１】
（第３の実施の形態）
本発明の第３の実施の形態を説明する。第３の実施の形態のレイアウト設計装置１００における補強フィルセルは、第１及び第２の実施の形態のようにトランジスタを追加する働きではなく、調整対象セルのドレインに容量を付加することができる。
【００６２】
図１１Ａは、本発明の第３の実施の形態による補強フィルセル７３のレイアウト図である。図１１Ａを参照すると、補強フィルセル７３は、上下にセルが隣接するときに共有する、電源線のメタル配線４２、接地線のメタル配線４３、電源電位のＮ型拡散領域４４、及び接地電位のＰ型拡散領域４５を備える。更に、補強フィルセル７３は、セルの内側から外側へ延び出している、Ｐ型拡散領域７８ｂと、Ｎ型拡散領域７９ｂとを備える。Ｐ型拡散領域７８ｂ及びＮ型拡散領域７９ｂは、調整対象セルのドレインの容量を増加させる拡散領域であり、メタル配線４２及び接地配線とは接続せず、ポリシリデータも含まない。尚、補強フィルセル７３は、Ｐ型拡散領域７８ｂと、Ｎ型拡散領域７９ｂとの少なくとも一部がセル枠５０の外側にあればよいが、全てをセル枠５０の外側に有することもできる。
【００６３】
図１１Ｂは、フリップフロップセル１０と、補強フィルセル７３とのレイアウト図である。図１１Ｂを参照すると、補強フィルセル７３のＰ型拡散領域７８ｂ及びＮ型拡散領域７９ｂは、フリップフロップセル１０のデータ入力部２０のＰ型拡散領域２６ｄ及びＮ型拡散領域２８ｄと接続し、調整対象のフリップフロップセル１０のデータ入力部２０のドレイン容量を増加させている。第１及び第２の実施の形態のレイアウト設計装置１００は、ホールドを改善したい場合、クロック側にトランジスタを追加した。本発明の第３の実施の形態によるレイアウト設計装置１００は、クロックラインの遅延調整を行いたくない場合に、補強フィルセル７３を用いてデータ側のドレイン領域に容量を付加して、ホールドを改善することができる。
【００６４】
（第４の実施の形態）
本発明の第４の実施の形態を説明する。第４の実施の形態のレイアウト設計装置１００における補強フィルセルは、第３の実施の形態の補強フィルセル７３における、Ｐ型拡散領域７８ｂ又はＮ型拡散領域７９ｂのどちらか一方を有している。
【００６５】
図１２Ａは、本発明の第４の実施の形態による補強フィルセル７４のレイアウト図である。図１２Ａを参照すると、補強フィルセル７４は、電源線のメタル配線４２と、接地線のメタル配線４３と、電源電位のＮ型拡散領域４４と、接地電位のＰ型拡散領域４５と、Ｐ型拡散領域７８ｂとを備える。Ｐ型拡散領域７８ｂは、調整対象セルのＰｃｈドレイン容量を増加するための拡散領域である。尚、補強フィルセル７４は、Ｎ型拡散領域のみを有する構成でもよい。
【００６６】
図１２Ｂは、フリップフロップセル１０と、補強フィルセル７４とのレイアウト図である。図１２Ｂを参照すると、補強フィルセル７４のＰ型拡散領域７８ｂは、フリップフロップセル１０のデータ入力部２０のＰ型拡散領域２６ｄと接続し、調整対象のフリップフロップセル１０のデータ入力部２０のＰｃｈドレイン容量を増加させている。本発明の第４の実施の形態によるレイアウト設計装置１００は、補強フィルセル７４を用いることで、タイミングの調整をＲｉｓｅ側、Ｆａｌｌ側のどちらか一方を優先して調整することができる。
【００６７】
（第５の実施の形態）
本発明の第５の実施の形態を説明する。本発明の第５の実施の形態のレイアウト設計装置１００における補強フィルセルは、第３及び第４の実施の形態の補強フィルセル７３、７４と同様に拡散領域を増加させることができるが、拡散領域を増加させても調整対象セルのゲートから拡散領域の端までの距離の変更を抑えることができる。
【００６８】
図１３Ａは、本発明の第５の実施の形態による補強フィルセル７５のレイアウト図である。図１３Ａを参照すると、補強フィルセル７５は、電源線のメタル配線４２と、接地線のメタル配線４３と、電源電位のＮ型拡散領域４４と、接地電位のＰ型拡散領域４５と、Ｐ型拡散領域７８ｃと、Ｎ型拡散領域７９ｃとを備える。Ｐ型拡散領域７８ｃ及Ｎ型拡散領域７９ｃは、調整対象セルと接続する接続部の面積が小さく、接続部の拡散領域の幅７８ｄ、７９ｄは調整対象セルの拡散領域の幅よりも狭い。つまり、Ｐ型拡散領域７８ｃ及びＮ型拡散領域７９ｃは、補強フィルセル７５が調整対象セルに接続したときに、調整対象セルのポリシリデータから拡散領域の端までの距離の変更を少なくすることができる。
【００６９】
図１３Ｂは、フリップフロップセル１０と、補強フィルセル７５とのレイアウト図である。図１３Ｂを参照すると、補強フィルセル７５のＰ型拡散領域７８ｃ及びＮ型拡散領域７９ｃは、それぞれ調整対象フリップフロップセル１０のデータ入力部２０のＰ型拡散領域２６ｄ及びＮ型拡散領域２８ｄと接続し、調整対象のフリップフロップセル１０のデータ入力部２０のドレイン容量を増加させている。前述した本発明の第３及び第４の実施の形態の補強フィルセル７３、７４では、調整対象セルのポリシリデータから拡散領域端までの距離は、補強フィルセル７３、７４の拡散領域の幅に応じて全体的に増えていた。しかし、第５の実施の形態の補強フィルセル７５は、フリップフロップセル１０の拡散領域２６ｄ、２８ｄとの接続部が小さいため、ポリシリデータ２３から拡散領域の端までの距離７８ｅ、７９ｅの変更を少なくしている。ＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により発生する力学的なストレス要因に基づいて、ゲートから拡散端までの距離に伴い、トランジスタのＩｏｎが変動する現象が発生する。しかし、本発明の第５の実施の形態によるレイアウト設計装置１００は、補強フィルセル７５を用いることで、Ｉｏｎ変動を抑えながら容量を付加させてタイミングを調整することができる。
【００７０】
（第６の実施の形態）
本発明の第６の実施の形態を説明する。本発明の第６の実施の形態のレイアウト設計装置１００における補強フィルセルは、第１及び第２の実施の形態の補強フィルセル７０、７１、７２の構造において、Ｐ型拡散領域７８またはＮ型拡散領域７９のどちらか一方を有する構造である。
【００７１】
図１４Ａは、本発明の第６の実施の形態による補強フィルセル７６のレイアウト図である。図１４Ａを参照すると、補強フィルセル７６は、電源線のメタル配線４２と、接地線のメタル配線４３と、電源電位のＮ型拡散領域４４と、接地電位のＰ型拡散領域４５と、ポリシリデータ７７と、Ｐ型拡散領域７８とを備える。尚、補強フィルセル７６は、Ｐ型拡散領域７８と接続し、ポリシリデータ７７からゲート電位が供給されるとチャネルを形成するＮ型拡散領域を有している。ポリシリデータ７７と、Ｐ型拡散領域７８と、Ｎ型拡散領域（図示略）は、調整対象セルのＰｃｈ能力を増加させることができる。
【００７２】
図１４Ｂは、能力可変セル６０と、補強フィルセル７６とのレイアウト図である。図１４Ｂを参照すると、補強フィルセル７６のポリシリデータ７７及びＰ型拡散領域７８は、調整対象の能力可変セル６０のポリシリデータ６３及びＰ型拡散領域６６と電気的に接続し、調整対象セルのＰｃｈ能力を増加させる。詳細には、Ｐ型拡散領域７８と接続しているチャネルを形成するＮ型拡散領域が、Ｐ型拡散領域６６ｄと接続する。本発明の第６の実施の形態によるレイアウト設計装置１００は、タイミングの調整を、Ｒｉｓｅ側、Ｆａｌｌ側どちらか一方のみ調整したい場合に効果を奏する。
【００７３】
以上、本発明の実施の形態を説明したが、第１、第２及び第６の実施の形態における補強フィルセル７０、７１、７２、７６は、メタル配線４２及びメタル配線４５とコンタクトを介してソース電位を供給する上地を持った構造としてもよい。その場合、レイアウト設計装置１００は、Ｐ型拡散領域４４及びＮ型拡散領域４５を介して電位供給を行えない基盤構造の場合にも、タイミングを調整できる効果を奏する。尚、本発明は、以上説明した実施の形態を矛盾のない範囲で組み合わせることが可能である。
【符号の説明】
【００７４】
１      コンピュータ
２      ＣＰＵ
３      記憶装置
４      入力装置
５      出力装置
６      ネットワーク
７      サーバ
８      記憶装置
１０    フリップフロップセル
２０    データ入力部
２１    ｐＭＯＳトランジスタ
２２    ｎＭＯＳトランジスタ
２３    ポリシリデータ
２４、２５、２７、２９    メタル配線
２６ｓ、２６ｄ    Ｐ型拡散領域
２８ｓ、２８ｄ    Ｎ型拡散領域
３０    クロック入力部
３１    ｐＭＯＳトランジスタ
３２    ｎＭＯＳトランジスタ
３３    ポリシリデータ
３４、３５、３７、３９    メタル配線
３６ｓ、３６ｄ    Ｐ型拡散領域
３８ｓ、３８ｄ    Ｎ型拡散領域
４０    Ｐ型拡散領域
４１    Ｎ型拡散領域
４２、４３    メタル配線
４４    Ｎ型拡散領域
４５    Ｐ型拡散領域
４７ａ、４７ｂ、４７ｃ、４７ｄ、４７ｅ    コンタクト
４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ    コンタクト
４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ    コンタクト
５０    セル枠
６０    能力可変セル
６１    ｐＭＯＳトランジスタ
６２    ｎＭＯＳトランジスタ
６３    ポリシリデータ
６４、６５、６７、６９    メタル配線
６６ｓ、６６ｄ    Ｐ型拡散領域
６８ｓ、６８ｄ    Ｎ型拡散領域
７０、７１、７２、７３、７４、７５、７６    補強フィルセル
７７    ポリシリデータ
７８、７８ａ、７８ｂ、７８ｃ    Ｐ型拡散領域
７９、７９ａ、７９ｂ、７９ｃ    Ｎ型拡散領域
７８ｄ、７９ｄ    接続部の拡散領域の幅
７８ｅ、７９ｅ    距離
８０    通常フィルセル
１００  レイアウト設計装置
１０１  セルライブラリ
１０２  レイアウト設計部
１０３  タイミング解析部
１０４  調整対象抽出部
１０５  補強フィルセルライブラリ
１０６  セル置換部
１０７  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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