(57)【要約】【課題】回路性能の劣化に繋がる先鋭度の高い利得ピークを抑圧する。【解決手段】差動分布回路ＩＣチップ１０２は、バイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮからバイアス電圧ＶＣＣが供給され、出力端がチップの出力端子ＤＯＵＴＰ，ＤＯＵＴＮに接続された出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎと、入力端子ＤＩＮＰ，ＤＩＮＮから差動信号が入力され、出力が出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎに接続された差動増幅器ＣＭＬとを有する。パッケージ１０３ａは、バイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮにバイアス電圧ＶＣＣを供給するボンディングワイヤ１１０ａ，１１１ａ，２０４，２０５に対して直列に挿入された抵抗Ｒ５Ｐ，Ｒ５Ｎを有する。【選択図】  図１
2010272918.tif 000002
【特許請求の範囲】
【請求項１】
差動分布回路ＩＣチップと、この差動分布回路ＩＣチップを搭載するパッケージとを備え、
前記差動分布回路ＩＣチップは、
チップのバイアス電圧端子から入力端にバイアス電圧が供給され、出力端がチップの出力端子に接続された出力伝送線路と、
チップの入力端子から差動信号が入力され、出力が前記出力伝送線路に接続された少なくとも１つの差動増幅器とを有し、
前記パッケージは、
前記差動分布回路ＩＣチップの各端子とこれに対応するパッケージの各端子とを接続する複数のボンディングワイヤと、
この複数のボンディングワイヤのうち、前記バイアス電圧端子にバイアス電圧を供給するボンディングワイヤに対して直列に挿入された抵抗とを有することを特徴とする差動分布回路ＩＣパッケージ。
【請求項２】
請求項１記載の差動分布回路ＩＣパッケージにおいて、
前記抵抗は、パッケージ上に設けられた内装基板上に搭載されることを特徴とする差動分布回路ＩＣパッケージ。
【請求項３】
請求項１または２記載の差動分布回路ＩＣパッケージにおいて、
前記抵抗は、薄膜抵抗であることを特徴とする差動分布回路ＩＣパッケージ。
【請求項４】
請求項１または２記載の差動分布回路ＩＣパッケージにおいて、
前記抵抗は、チップ抵抗であることを特徴とする差動分布回路ＩＣパッケージ。
【請求項５】
請求項２記載の差動分布回路ＩＣパッケージにおいて、
さらに、前記内装基板は、その表面に前記差動増幅器への電源電圧供給用の配線を有し、
前記配線は、所望の高周波ろ波特性を実現する容量性の配線であることを特徴とする差動分布回路ＩＣパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作の差動分布回路ＩＣチップをパッケージに実装する技術に関するものである。
【背景技術】
【０００２】
高速動作の差動分布回路の例として、図５に示す回路構成が知られている。この図５の回路構成は、非特許文献１、非特許文献２、非特許文献３に開示されている。図５において、１００は差動集中回路、１０１は差動分布回路、ＤＩＮＰ，ＤＩＮＮはそれぞれ差動入力の正相入力端子、逆相入力端子、ＰＤは次段の差動分布回路１０１を駆動するプリドライバ、Ｒ１Ｐ，Ｒ１ＮはプリドライバＰＤの入力端抵抗、Ｒ２Ｐ，Ｒ２ＮはプリドライバＰＤの送端抵抗、ＣＰＷ１Ｐ，ＣＰＷ１Ｎは入力コプレナー線路、ＣＰＷ２Ｐ，ＣＰＷ２Ｎは出力コプレナー線路、Ｒ３Ｐ，Ｒ３Ｎは直列に接続された複数の入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎのうち終端の入力コプレナー線路を接地する抵抗、Ｒ４Ｐ，Ｒ４Ｎは直列に接続された複数の出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎのうち先端の出力コプレナー線路をバイアス電圧ＶＣＣと接続する抵抗、ＣＭＬは電流モード論理インバータ（差動増幅器）、ＤＯＵＴＰ，ＤＯＵＴＮはそれぞれ差動出力の正相出力端子、逆相出力端子である。なお、抵抗Ｒ１Ｐ，Ｒ１Ｎ，Ｒ４Ｐ，Ｒ４Ｎの抵抗値は５０Ω、抵抗Ｒ３Ｐ，Ｒ３Ｎの抵抗値は４５Ωである。
【０００３】
正相入力端子ＤＩＮＰには、正相信号と逆相信号とからなる差動信号のうち正相信号が入力され、逆相入力端子ＤＩＮＮには、逆相信号が入力される。入力コプレナー線路ＣＰＷ１Ｐの入力端には、プリドライバＰＤから出力された正相信号が入力され、入力コプレナー線路ＣＰＷ１Ｎの入力端には、プリドライバＰＤから出力された逆相信号が入力される。そして、正相出力端子ＤＯＵＴＰからは正相信号が出力され、逆相出力端子ＤＯＵＴＮからは逆相信号が出力される。
非特許文献１に開示されたチップの平面図を図６に示す。図６において、図５と同じ符号は同じ構成要素を表す。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Yves Baeyens et al.，“High Gain-Bandwidth Differential Distributed InP D-HBT Driver Amplifiers With Large (11.3Vpp) Output Swing at 40Gb/s”，IEEE Journal of Solid-State Circuits，vol.39，No.10，p.1697-1705，2004
【非特許文献２】Mark Yu et al.，“The Development of 40Gb/s Limiting-Distributed Modulator Drivers in InP HBTs”，2003 IEEE Radio Frequency Integrated Circuits Symposium，p.71-73，2003
【非特許文献３】Yasuyuki Suzuki et al.，“An 80-Gb/s 2.7-Vpp Driver IC Based on Functional Distributed Circuits for Optical Transmission Systems”，2005 IEEE Radio Frequency Integrated Circuits Symposium，p.325-328，2005
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１〜非特許文献３は、差動分布回路をパッケージや筐体に実装する前のオンウェファ状態での動作を報告するものであり、パッケージや筐体に実装された差動分布回路についての先行技術文献は発明者の知る限り無い。しかしながら、差動分布回路ＩＣチップをパッケージに実装すると、以下のような問題点があった。
【０００６】
差動分布回路ＩＣチップをパッケージに実装したときのブロック図を図７に示す。図７において、１０２は差動分布回路ＩＣチップ、１０３はパッケージ、１０４は差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰとパッケージ１０３の正相入力端子ＤＩＮＰ＿Ｐとを接続するボンディングワイヤ、１０５は差動分布回路ＩＣチップ１０２の逆相入力端子ＤＩＮＮとパッケージ１０３の逆相入力端子ＤＩＮＮ＿Ｎとを接続するボンディングワイヤ、１０６は差動分布回路ＩＣチップ１０２の正相出力端子ＤＯＵＴＰとパッケージ１０３の正相出力端子ＤＯＵＴＰ＿Ｐとを接続するボンディングワイヤ、１０７は差動分布回路ＩＣチップ１０２の逆相出力端子ＤＯＵＴＮとパッケージ１０３の逆相出力端子ＤＯＵＴＮ＿Ｎとを接続するボンディングワイヤ、１０８，１０９は差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮとパッケージ１０３の電源電圧端子ＶＥＥ＿ＰＰ，ＶＥＥ＿ＰＮとを接続するボンディングワイヤ、１１０，１１１は差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３のバイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮとを接続するボンディングワイヤである。差動分布回路ＩＣチップ１０２の内部構成は、図５、図６に示したとおりである。
【０００７】
ボンディングワイヤ１０４〜１１１は、インダクタンス成分（寄生インダクタンス）を有する。図７では、このような寄生インダクタンスの存在をコイルの記号で表現している。このように、差動分布回路ＩＣチップ１０２をパッケージ１０３に実装すると、差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰ、逆相入力端子ＤＩＮＮ、正相出力端子ＤＯＵＴＰ、逆相出力端子ＤＯＵＴＮ、および電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮ，ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３の各端子との間にボンディングワイヤ１０４〜１１１による寄生インダクタンスが付加される。
【０００８】
この寄生インダクタンス込みの状態、すなわち図７に示した状態での差動分布回路のＳ２１パラメータ（電力利得）をシミュレーションした結果を図８に示す。図８に示されているように、１５ＧＨｚ付近に先鋭度の高い１ｄＢ程度のピークが存在している。このような先鋭度の高いＳ２１のピークは、出力波形品質の劣化や最小入力感度の悪化を引き起し、最悪の場合には回路の発振等を引き起こすことから、可能な限り小さいことが望ましい。以上のように、従来の差動分布回路では、パッケージに実装したときに、先鋭度の高い利得ピークが発生するという問題点があった。
【０００９】
ここで、図７の差動分布回路で先鋭度の高い利得ピークが発生する理由を説明する。非特許文献１に開示された差動増幅器ＣＭＬの回路を図９に示す。図９において、ＩＮＰ，ＩＮＮはそれぞれ入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎと接続される差動増幅器ＣＭＬの非反転入力端子、反転入力端子、ＯＵＴＰ，ＯＵＴＮはそれぞれ出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎと接続される差動増幅器ＣＭＬの非反転出力端子、反転出力端子、ＥＦ１Ｐ，ＥＦ１Ｎ，ＥＦ２Ｐ，ＥＦ２Ｎはエミッタフォロワ用トランジスタ、Ｑ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎはカスコード接続型差動アンプを構成するトランジスタ、ＬＥ１Ｐ，ＬＥ１Ｎ，ＬＣ１Ｐ，ＬＣ１Ｎ，ＬＣ２Ｐ，ＬＣ２Ｎは素子接続のための線路、ＲＥＦ１Ｐ，ＲＥＦ１Ｎ，ＲＥＦ２Ｐ，ＲＥＦ２Ｎ，ＲＥ１Ｐ，ＲＥ１Ｎは抵抗、ＩＳは電流源、ＶＥＥは差動増幅器ＣＭＬの電源電圧である。
【００１０】
前記のとおり差動分布回路ＩＣチップ１０２とパッケージ１０３との間に存在するボンディングワイヤ１０４〜１１１のインダクタンス成分の付加により先鋭度の高い利得ピークが発生するが、実際にはボンディングワイヤ１０４〜１０９のインダクタンス成分は利得ピークが生じる原因ではない。差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰ、逆相入力端子ＤＩＮＮ、正相出力端子ＤＯＵＴＰおよび逆相出力端子ＤＯＵＴＮとパッケージ１０３の正相入力端子ＤＩＮＰ＿Ｐ、逆相入力端子ＤＩＮＮ＿Ｎ、正相出力端子ＤＯＵＴＰ＿Ｐおよび逆相出力端子ＤＯＵＴＮ＿Ｎとを接続するボンディングワイヤ１０４〜１０７は、５０Ω整合が取られた素子（差動分布回路ＩＣチップ１０２とパッケージ１０３に接続される図示しない外部回路）に挟まれており、このボンディングワイヤ１０４〜１０７のインダクタンス成分によって先鋭度の高い利得ピークに繋がる共振は発生しにくい。
【００１１】
差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮは、図９から明らかなように差動増幅器ＣＭＬのエミッタフォロワの電流源を構成する抵抗ＲＥＦ１Ｐ，ＲＥＦ１Ｎ，ＲＥＦ２Ｐ，ＲＥＦ２Ｎおよび差動増幅器ＣＭＬの電流源ＩＳに接続されている。また電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮは、プリドライバＰＤに対しても、プリドライバＰＤ中のエミッタフォロワの電流源を構成する抵抗、およびプリドライバＰＤ中の差動増幅器の電流源へと接続される。このため、差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮとパッケージ１０３の電源電圧端子ＶＥＥ＿ＰＰ，ＶＥＥ＿ＰＮとを接続するボンディングワイヤ１０８，１０９に流れるのは、直流的な定常電流のみである。したがって、ボンディングワイヤ１０８，１０９のインダクタンス成分によって先鋭度の高い利得ピークに繋がる共振は発生しにくい。
【００１２】
残るボンディングワイヤ、すなわち差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３のバイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮとを接続するボンディングワイヤ１１０，１１１のインダクタンス成分が先鋭度の高い利得ピークの主要因ということになる。バイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮ，ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮおよびボンディングワイヤ１１０，１１１は抵抗Ｒ４Ｐ，Ｒ４Ｎを介して出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎにバイアス電圧ＶＣＣを供給するものであるが、差動増幅器ＣＭＬの電流切り替え動作毎にボンディングワイヤ１１０，１１１のインダクタンスを流れる電流も切り替わることと、バイアス電圧ＶＣＣに関しては差動分布回路ＩＣチップ１０２側でのみ５０Ω整合がとられていて外部回路側で５０Ω整合がとられていないことから、先鋭度の高い利得ピークに繋がる共振が発生し易い。
【００１３】
本発明は、上記課題を解決するためになされたもので、回路性能の劣化に繋がる先鋭度の高い利得ピークを抑圧することができる差動分布回路ＩＣパッケージを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の差動分布回路ＩＣパッケージは、差動分布回路ＩＣチップと、この差動分布回路ＩＣチップを搭載するパッケージとを備え、前記差動分布回路ＩＣチップは、チップのバイアス電圧端子から入力端にバイアス電圧が供給され、出力端がチップの出力端子に接続された出力伝送線路と、チップの入力端子から差動信号が入力され、出力が前記出力伝送線路に接続された少なくとも１つの差動増幅器とを有し、前記パッケージは、前記差動分布回路ＩＣチップの各端子とこれに対応するパッケージの各端子とを接続する複数のボンディングワイヤと、この複数のボンディングワイヤのうち、前記バイアス電圧端子にバイアス電圧を供給するボンディングワイヤに対して直列に挿入された抵抗とを有することを特徴とするものである。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、前記抵抗は、パッケージ上に設けられた内装基板上に搭載されることを特徴とするものである。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、前記抵抗は、薄膜抵抗である。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、前記抵抗は、チップ抵抗である。
また、本発明の差動分布回路ＩＣパッケージの１構成例において、さらに、前記内装基板は、その表面に前記差動増幅器への電源電圧供給用の配線を有し、前記配線は、所望の高周波ろ波特性を実現する容量性の配線であることを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、パッケージの複数のボンディングワイヤのうち、チップのバイアス電圧端子にバイアス電圧を供給するボンディングワイヤに対して直列に抵抗を挿入することにより、回路性能の劣化に繋がるような先鋭度の高い利得ピークの発生を抑圧することができる。
【００１６】
また、本発明では、パッケージ上に設けられた内装基板上に抵抗を搭載することにより、ボンディングワイヤを最小限の長さに抑えることが可能となり、ボンディングワイヤのインダクタンス成分を最小限に抑えることが可能となる。この結果、本発明では、インダクタンス成分に起因する共振の周波数を差動分布回路の高周波側のカットオフ周波数よりも高い周波数に追いやり、共振が発生したとしても回路性能上問題とならないようにすることが可能となる。
【００１７】
また、本発明では、内装基板上に、差動増幅器への電源電圧供給用の配線を設け、この配線を所望の高周波ろ波特性を実現する容量性の配線とすることにより、高周波成分が重畳しない安定的な電圧電圧の供給を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る差動分布回路ＩＣパッケージの内部構成を示すブロック図である。
【図２】図１の差動分布回路ＩＣパッケージで用いる内装基板の斜視図である。
【図３】図１の差動分布回路ＩＣパッケージの利得の周波数特性を示す図である。
【図４】本発明の第２の実施の形態に係る内装基板の斜視図である。
【図５】従来の差動分布回路の構成を示すブロック図である。
【図６】図５の差動分布回路を搭載したチップの平面図である。
【図７】従来の差動分布回路ＩＣパッケージの内部構成を示すブロック図である。
【図８】図７の差動分布回路ＩＣパッケージの利得の周波数特性を示す図である。
【図９】差動分布回路の差動増幅器の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る差動分布回路ＩＣパッケージの内部構成を示すブロック図であり、図７と同一の構成には同一の符号を付してある。
差動分布回路ＩＣチップ１０２は、プリドライバＰＤと、プリドライバＰＤの入力端抵抗Ｒ１Ｐ，Ｒ１Ｎと、プリドライバＰＤの送端抵抗Ｒ２Ｐ，Ｒ２Ｎと、入力端にプリドライバＰＤからの正相入力信号が入力され、出力端が抵抗Ｒ３Ｐを介して接地された入力伝送線路である入力コプレナー線路ＣＰＷ１Ｐと、入力端にプリドライバＰＤからの逆相入力信号が入力され、出力端が抵抗Ｒ３Ｎを介して接地された入力伝送線路である入力コプレナー線路ＣＰＷ１Ｎと、入力端に抵抗Ｒ４Ｐを介してバイアス電圧ＶＣＣが供給され、出力端が差動出力の正相出力端子ＤＯＵＴＰに接続された出力伝送線路である出力コプレナー線路ＣＰＷ２Ｐと、入力端に抵抗Ｒ４Ｎを介してバイアス電圧ＶＣＣが供給され、出力端が差動出力の逆相出力端子ＤＯＵＴＮに接続された出力伝送線路である出力コプレナー線路ＣＰＷ２Ｎと、入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎおよび出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎに沿って配置され、非反転入力端子ＩＮＰが入力コプレナー線路ＣＰＷ１Ｐに接続され、反転入力端子ＩＮＮが入力コプレナー線路ＣＰＷ１Ｎに接続され、非反転出力端子ＯＵＴＰが出力コプレナー線路ＣＰＷ２Ｐに接続され、反転出力端子ＯＵＴＮが出力コプレナー線路ＣＰＷ２Ｎに接続された複数の差動増幅器ＣＭＬとを含む。
【００２０】
従来と同様に、１０４は差動分布回路ＩＣチップ１０２の正相入力端子ＤＩＮＰとパッケージ１０３ａの正相入力端子ＤＩＮＰ＿Ｐとを接続するボンディングワイヤ、１０５は差動分布回路ＩＣチップ１０２の逆相入力端子ＤＩＮＮとパッケージ１０３ａの逆相入力端子ＤＩＮＮ＿Ｎとを接続するボンディングワイヤ、１０６は差動分布回路ＩＣチップ１０２の正相出力端子ＤＯＵＴＰとパッケージ１０３ａの正相出力端子ＤＯＵＴＰ＿Ｐとを接続するボンディングワイヤ、１０７は差動分布回路ＩＣチップ１０２の逆相出力端子ＤＯＵＴＮとパッケージ１０３ａの逆相出力端子ＤＯＵＴＮ＿Ｎとを接続するボンディングワイヤである。
【００２１】
また、本実施の形態のパッケージ１０３ａは、内装基板２００，２０１を備えている。内装基板２００，２０１の材質はセラミックでも有機材料でも良い。内装基板２００上の電源電圧ＶＥＥ供給用の金配線の一端と差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＰとの間はボンディングワイヤ１０８ａによって接続され、内装基板２０１上の電源電圧ＶＥＥ供給用の金配線の一端と差動分布回路ＩＣチップ１０２の電源電圧端子ＶＥＥ＿ＣＮとの間はボンディングワイヤ１０９ａによって接続される。また、内装基板２００上の電源電圧ＶＥＥ供給用の金配線の他端とパッケージ１０３ａの電源電圧端子ＶＥＥ＿ＰＰとの間はボンディングワイヤ２０２によって接続され、内装基板２０１上の電源電圧ＶＥＥ供給用の金配線の他端とパッケージ１０３ａの電源電圧端子ＶＥＥ＿ＰＮとの間はボンディングワイヤ２０３によって接続される。
【００２２】
さらに、内装基板２００，２０１上には、それぞれ薄膜抵抗Ｒ５Ｐ，Ｒ５Ｎが形成されている。薄膜抵抗Ｒ５Ｐの一端の金配線と差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰとの間はボンディングワイヤ１１０ａによって接続され、薄膜抵抗Ｒ５Ｎの一端の金配線と差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＮとの間はボンディングワイヤ１１１ａによって接続される。また、薄膜抵抗Ｒ５Ｐの他端の金配線とパッケージ１０３ａのバイアス電圧端子ＶＣＣ＿ＰＰとの間はボンディングワイヤ２０４によって接続され、薄膜抵抗Ｒ５Ｎの他端の金配線とパッケージ１０３ａのバイアス電圧端子ＶＣＣ＿ＰＮとの間はボンディングワイヤ２０５によって接続される。
【００２３】
図２は内装基板２００の斜視図である。図２において、２０６は内装基板２００上に形成された電源電圧ＶＥＥ供給用の金配線、２０７は内装基板２００上の薄膜抵抗Ｒ５Ｐの一端に接続するように形成された金配線、２０８は薄膜抵抗Ｒ５Ｐの他端に接続するように形成された金配線である。金配線２０６の一端にボンディングワイヤ１０８ａが接続され、金配線２０６の他端にボンディングワイヤ２０２が接続される。また、金配線２０７にボンディングワイヤ１１０ａが接続され、金配線２０８にボンディングワイヤ２０４が接続される。内装基板２０１の構成も内装基板２００と同様である。
【００２４】
本実施の形態は、差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮとパッケージ１０３ａのバイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮとを接続するボンディングワイヤ１１０ａ，１１１ａ，２０４，２０５に対して直列に抵抗Ｒ５Ｐ，Ｒ５Ｎが挿入されている点を特徴としている。この抵抗Ｒ５Ｐ，Ｒ５Ｎの抵抗値は例えば２Ω程度である。差動分布回路ＩＣチップ１０２にバイアス電圧ＶＣＣを供給するラインに抵抗Ｒ５Ｐ，Ｒ５Ｎを挿入することにより、ボンディングワイヤ１１０ａ，１１１ａ，２０４，２０５のインダクタンス成分に起因する共振を抑圧することが可能になる。
【００２５】
また、本実施の形態では、内装基板２００，２０１を設けることにより、ボンディングワイヤ１１０ａ，１１１ａ，２０４，２０５を最小限の長さに抑えることが可能となり、これらのボンディングワイヤのインダクタンス成分を最小限に抑えることが可能となる。この結果、インダクタンス成分に起因する共振の周波数を差動分布回路の高周波側のカットオフ周波数よりも高い周波数に追いやり、共振が発生したとしても回路性能上問題とならないようにすることも可能となる。
【００２６】
さらに、図２の例では、金配線２０６を単なる直線状の配線としているが、この電源電圧ＶＥＥ供給用の金配線２０６に対して例えばグラウンド配線を近接して配置し、金配線２０６とグラウンドとの間の容量成分が大きくなるようにすれば、ローパスフィルタとしての働きを持たせることができるので、高周波成分が重畳しない安定的な電圧電圧ＶＥＥの供給を実現することができる。電源電圧ＶＥＥの安定性は、差動分布回路全体の安定性につながる。
【００２７】
図３に本実施の形態の差動分布回路ＩＣパッケージにおけるＳ２１パラメータ（電力利得）のシミュレーション結果を示す。図８に示した従来の差動分布回路ＩＣパッケージのＳ２１パラメータと比較して、本実施の形態では１５ＧＨｚ付近の先鋭度の高い利得ピークが抑圧され、高周波側のカットオフ周波数以下では平坦な特性が得られていることが確認できる。
【００２８】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係る内装基板２００の構成を示す斜視図である。第１の実施の形態では抵抗Ｒ５Ｐとして薄膜抵抗を用いたが、本実施の形態では薄膜抵抗の代わりにチップ抵抗を用いている。内装基板２０１も同様に実現することができる。
こうして、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００２９】
なお、第１、第２の実施の形態では、差動分布回路ＩＣチップとして入力部に集中定数型のプリドライバを有する構成を用いたが、この集中定数型のプリドライバが無い構成の差動分布回路ＩＣチップに対しても本発明は適用可能である。この場合は差動分布回路ＩＣチップ１０２の入力端子ＤＩＮＰ，ＤＩＮＮと入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎの入力端とを直接接続すればよい。
【００３０】
また、第１、第２の実施の形態では、内装基板２００，２０１を用いたが、内装基板２００，２０１は必須の構成要素ではない。例えばパッケージ１０３ａがセラミック製であれば、バイアス電圧端子ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮと繋がる抵抗Ｒ５Ｐ，Ｒ５Ｎをパッケージ１０３ａに形成したり搭載したりすることも可能である。この場合は、必要に応じて差動分布回路ＩＣチップ１０２のバイアス電圧端子ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮと抵抗Ｒ５Ｐ，Ｒ５Ｎとの間をボンディングワイヤで接続すればよい。
【００３１】
内装基板２００，２０１を用いない場合、ボンディングワイヤのインダクタンス成分に起因する共振の周波数を差動分布回路の高周波側のカットオフ周波数よりも高い周波数に設定する効果と、電圧電圧ＶＥＥの安定化という効果を得ることはできないが、抵抗Ｒ５Ｐ，Ｒ５Ｎの挿入によって差動分布回路の利得ピークを抑圧するという効果は十分に得ることができる。
【産業上の利用可能性】
【００３２】
本発明は、高速動作の差動分布回路に適用することができる。
【符号の説明】
【００３３】
１０２…差動分布回路ＩＣチップ、１０３ａ…パッケージ、１０４〜１０７、１０８ａ〜１１１ａ，２０２〜２０５…ボンディングワイヤ、２００，２０１…内装基板、２０６〜２０８…金配線、ＣＰＷ１Ｐ，ＣＰＷ１Ｎ…入力コプレナー線路、ＣＰＷ２Ｐ，ＣＰＷ２Ｎ…出力コプレナー線路、ＣＭＬ…差動増幅器、ＤＩＮＰ…差動分布回路ＩＣチップの正相入力端子、ＤＩＮＮ…差動分布回路ＩＣチップの逆相入力端子、ＤＯＵＴＰ…差動分布回路ＩＣチップの正相出力端子、ＤＯＵＴＮ…差動分布回路ＩＣチップの逆相出力端子、ＤＩＮＰ＿Ｐ…パッケージの正相入力端子、ＤＩＮＮ＿Ｎ…パッケージの逆相入力端子、ＤＯＵＴＰ＿Ｐ…パッケージの正相出力端子、ＤＯＵＴＮ＿Ｎ…パッケージの逆相出力端子、Ｒ１Ｐ，Ｒ１Ｎ，Ｒ２Ｐ，Ｒ２Ｎ，Ｒ３Ｐ，Ｒ３Ｎ，Ｒ４Ｐ，Ｒ４Ｎ，Ｒ５Ｐ，Ｒ５Ｎ…抵抗、ＶＥＥ…電源電圧、ＶＣＣ…バイアス電圧、ＶＥＥ＿ＣＰ，ＶＥＥ＿ＣＮ…差動分布回路ＩＣチップの電源電圧端子、ＶＥＥ＿ＰＰ，ＶＥＥ＿ＰＮ…パッケージの電源電圧端子、ＶＣＣ＿ＣＰ，ＶＣＣ＿ＣＮ…差動分布回路ＩＣチップのバイアス電圧端子、ＶＣＣ＿ＰＰ，ＶＣＣ＿ＰＮ…パッケージのバイアス電圧端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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