(57)【要約】【課題】より効率的に電圧を供給することが可能な内部電源電圧発生回路を提供する。【解決手段】内部電源電圧発生回路１００は、外部電源電圧を昇圧し、第１の昇圧電圧を第１の昇圧出力端子から出力する第１の昇圧回路と、第１の昇圧電圧よりも高い第２の昇圧電圧を第２の昇圧出力端子から出力する第２の昇圧回路と、第１の昇圧電圧を降圧し、第１の降圧電圧を出力する第１の降圧回路と、第２の昇圧電圧を降圧し、第１の昇圧電圧よりも高い第２の降圧電圧を出力する第２の降圧回路と、を備える。【選択図】図１
2010244671.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧が印加される第１の昇圧入力端子にドレインが接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにドレインおよびゲートが接続され、第１の昇圧出力端子にソースが接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにゲートが接続され、第１のクロック信号がソースおよびドレインに入力される第１のＭＯＳキャパシタと、を有し、前記第１のクロック信号に応じて、前記外部電源電圧を昇圧し、第１の昇圧電圧を前記第１の昇圧出力端子から出力する第１の昇圧回路と、
前記第１の昇圧電圧が印加される第２の昇圧入力端子にドレインが接続された第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースにドレインおよびゲートが接続され、第２の昇圧出力端子にソースが接続された第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースにゲートが接続され、第２のクロック信号がソースおよびドレインに入力される第２のＭＯＳキャパシタと、を有し、前記第２のクロック信号に応じて、前記第１の昇圧電圧を昇圧し、前記第１の昇圧電圧よりも高い第２の昇圧電圧を前記第２の昇圧出力端子から出力する第２の昇圧回路と、
前記第１の昇圧電圧を降圧し、第１の降圧電圧を出力する第１の降圧回路と、
前記第２の昇圧電圧を降圧し、前記第１の昇圧電圧よりも高い第２の降圧電圧を出力する第２の降圧回路と、を備える
ことを特徴とする内部電源電圧発生回路。
【請求項２】
前記第１の昇圧回路は、前記第１の昇圧入力端子にドレインが接続され、前記第１のＭＯＳトランジスタのゲートにソースが接続され、前記第１のＭＯＳトランジスタのソースにゲートが接続された第５のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのソースにドレインおよびゲートが接続され、前記第１の昇圧出力端子にソースが接続された第６のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのソースにゲートが接続され、第１のクロック信号の位相を反転した信号がソースおよびドレインに入力される第３のＭＯＳキャパシタと、を有し、
前記第２の昇圧回路は、前記第２の昇圧入力端子にドレインが接続され、前記第３のＭＯＳトランジスタのゲートにソースが接続され、前記第３のＭＯＳトランジスタのソースにゲートが接続された第７のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタのソースにドレインおよびゲートが接続され、前記第２の昇圧出力端子にソースが接続された第８のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタのソースにゲートが接続され、第２のクロック信号の位相を反転した信号がソースおよびドレインに入力される第４のＭＯＳキャパシタと、を有する
ことを特徴とする請求項１に記載の内部電源電圧発生回路。
【請求項３】
外部電源電圧を昇圧し、第１の昇圧電圧を第１の昇圧出力端子から出力する第１の昇圧回路と、
前記第１の昇圧電圧を昇圧し、前記第１の昇圧電圧よりも高い第２の昇圧電圧を第２の昇圧出力端子から出力する第２の昇圧回路と、
前記第１の昇圧電圧が印加される第１の降圧入力端子と第１の降圧出力端子との間に接続されたｎＭＯＳトランジスタである第１のＭＯＳトランジスタと、前記第１の降圧入力端子と前記第１の降圧出力端子との間に接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続されたｎＭＯＳトランジスタである第２のＭＯＳトランジスタと、前記第１の降圧入力端子と前記第１のＭＯＳトランジスタとの間に接続されたｐＭＯＳトランジスタである第３のＭＯＳトランジスタと、を有し、前記第１の昇圧電圧を降圧し、第１の降圧電圧を前記第１の降圧出力端子から出力する第１の降圧回路と、
前記第２の昇圧電圧が印加される第２の降圧入力端子と第２の降圧出力端子との間に接続されたｎＭＯＳトランジスタである第４のＭＯＳトランジスタと、前記第２の降圧入力端子と前記第２の降圧出力端子との間に接続され、前記第４のＭＯＳトランジスタのゲートにゲートが接続されたｎＭＯＳトランジスタである第５のＭＯＳトランジスタと、前記第２の降圧入力端子と前記第４のＭＯＳトランジスタとの間に接続されたｐＭＯＳトランジスタである第６のＭＯＳトランジスタと、を有し、前記第２の昇圧電圧を降圧し、前記第１の昇圧電圧よりも高い第２の降圧電圧を前記第２の降圧出力端子から出力する第２の降圧回路と、を備え、
前記第１のＭＯＳトランジスタのゲート電圧は、前記外部電源電圧よりも高く、且つ、前記第１の昇圧電圧よりも低く、
前記第４のＭＯＳトランジスタのゲート電圧は、前記第１の昇圧電圧よりも高く、且つ、前記第２の昇圧電圧よりも低い
ことを特徴とする内部電源電圧発生回路。
【請求項４】
前記第１の降圧回路は、
前記第１の降圧入力端子にソースが接続され、前記第１のＭＯＳトランジスタのゲートにドレインが接続されたｐＭＯＳトランジスタである第７のＭＯＳトランジスタと、
前記第７のＭＯＳトランジスタのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタである第８のＭＯＳトランジスタと、
前記第８のＭＯＳトランジスタのソースに一端が接続された第１の分圧抵抗と、
前記第１の分圧抵抗の他端と接地との間に接続された第２の分圧抵抗と、
前記第７のＭＯＳトランジスタのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタである第９のＭＯＳトランジスタと、
前記第９のＭＯＳトランジスタのソースに一端が接続され、第１の活性化信号に応じてオンする第１のスイッチ回路と、
前記第１のスイッチ回路の他端に一端が接続された第３の分圧抵抗と、
前記第３の分圧抵抗の他端および前記第１の分圧抵抗の他端に一端が接続された第４の分圧抵抗と、
前記第４の分圧抵抗の他端と前記接地との間に接続され、前記第１の活性化信号に応じてオンする第２のスイッチ回路と、
前記第１の分圧抵抗と前記第２の分圧抵抗との間の第１のモニタ電圧と基準電圧とを比較し、その比較結果に応じた電圧を前記第７のＭＯＳトランジスタのゲートに出力する第１のアンプ回路と、を有し、
前記第２の降圧回路は、
前記第２の降圧入力端子にソースが接続され、前記第４のＭＯＳトランジスタのゲートにドレインが接続されたｐＭＯＳトランジスタである第１０のＭＯＳトランジスタと、
前記第１０のＭＯＳトランジスタのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタである第１１のＭＯＳトランジスタと、
前記第１１のＭＯＳトランジスタのソースに一端が接続された第５の分圧抵抗と、
前記第５の分圧抵抗の他端と接地との間に接続された第６の分圧抵抗と、
前記第１０のＭＯＳトランジスタのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタである第１２のＭＯＳトランジスタと、
前記第１２のＭＯＳトランジスタのソースに一端が接続され、第２の活性化信号に応じてオンする第３のスイッチ回路と、
前記第３のスイッチ回路の他端に一端が接続された第７の分圧抵抗と、
前記第７の分圧抵抗の他端および前記第５の分圧抵抗の他端に一端が接続された第８の分圧抵抗と、
前記第８の分圧抵抗の他端と前記接地との間に接続され、前記第２の活性化信号に応じてオンする第４のスイッチ回路と、
前記第５の分圧抵抗と前記第６の分圧抵抗との間の第２のモニタ電圧と前記基準電圧とを比較し、その比較結果に応じた電圧を前記第１０のＭＯＳトランジスタのゲートに出力する第２のアンプ回路と、を有する
ことを特徴とする請求項３に記載の内部電源電圧発生回路。
【請求項５】
前記第１の昇圧出力端子と前記第２の昇圧出力端子との間に接続された第１の出力抵抗と、
前記第１の昇圧出力端子と前記接地との間に接続された第２の出力抵抗と、を備え、
前記第１の昇圧回路および前記第２の昇圧回路を昇圧動作させた後、一定期間経過後、前記第２の昇圧回路を昇圧動作させつつ前記第１の昇圧回路を非活性化する
ことを特徴とする請求項１ないし４の何れかに記載の内部電源電圧発生回路。
【請求項６】
前記第１の昇圧回路を昇圧動作させた後、前記第１の降圧回路を降圧動作させ、
その後、前記第２の昇圧回路を昇圧動作させた後、前記第２の降圧回路を降圧動作させることを特徴とする請求項１ないし４に記載の内部電源電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧動作が要求される半導体メモリ等のＬＳＩ回路に適用される内部電源電圧発生回路に関する。
【背景技術】
【０００２】
近年、半導体メモリ等のＬＳＩ回路において、電源の低電圧化が要求されている。そして、該ＬＳＩ回路におけるリーク電流の存在により、しきい値電圧をスケーリングできないまま、低電源電圧化になっている。
【０００３】
そこで、外部電源電圧を昇圧回路によって昇圧し、昇圧した電圧を用いて内部降圧電圧を発生させることが考えられる。
【０００４】
しかし、この場合、昇圧には外部電源電圧ＶＤＤから供給される電荷の消費が必要である。例えば、概ね１の電荷の昇圧に対して、２以上の電荷の消費が必要である。
【０００５】
即ち、昇圧した電荷を内部電源電圧源として用いるには、効率的な電荷の消費方法が必要である。
【０００６】
ここで、従来の半導体装置には、外部電源電圧を２つの昇圧回路によってそれぞれ昇圧し、且つ、外部電源電圧を２つの降圧回路でそれぞれ降圧して、複数の内部電源電圧を発生させるものがある（例えば、特許文献１参照。）
しかし、上記従来の半導体装置は、昇圧回路が昇圧する電圧を、使用される内部電源電圧を考慮して、降圧回路により降圧するものではなく、効率的に電荷を消費するものではない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１３２６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、より効率的に電圧を供給することが可能な内部電源電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る内部電源電圧発生回路は、
外部電源電圧が印加される第１の昇圧入力端子にドレインが接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにドレインおよびゲートが接続され、第１の昇圧出力端子にソースが接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにゲートが接続され、第１のクロック信号がソースおよびドレインに入力される第１のＭＯＳキャパシタと、を有し、前記第１のクロック信号に応じて、前記外部電源電圧を昇圧し、第１の昇圧電圧を前記第１の昇圧出力端子から出力する第１の昇圧回路と、
前記第１の昇圧電圧が印加される第２の昇圧入力端子にドレインが接続された第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースにドレインおよびゲートが接続され、第２の昇圧出力端子にソースが接続された第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースにゲートが接続され、第２のクロック信号がソースおよびドレインに入力される第２のＭＯＳキャパシタと、を有し、前記第２のクロック信号に応じて、前記第１の昇圧電圧を昇圧し、前記第１の昇圧電圧よりも高い第２の昇圧電圧を前記第２の昇圧出力端子から出力する第２の昇圧回路と、
前記第１の昇圧電圧を降圧し、第１の降圧電圧を出力する第１の降圧回路と、
前記第２の昇圧電圧を降圧し、前記第１の昇圧電圧よりも高い第２の降圧電圧を出力する第２の降圧回路と、を備えることを特徴とする。
【００１０】
本発明の他の態様に係る内部電源電圧発生回路は、
外部電源電圧を昇圧し、第１の昇圧電圧を第１の昇圧出力端子から出力する第１の昇圧回路と、
前記第１の昇圧電圧を昇圧し、前記第１の昇圧電圧よりも高い第２の昇圧電圧を第２の昇圧出力端子から出力する第２の昇圧回路と、
前記第１の昇圧電圧が印加される第１の降圧入力端子と第１の降圧出力端子との間に接続されたｎＭＯＳトランジスタである第１のＭＯＳトランジスタと、前記第１の降圧入力端子と前記第１の降圧出力端子との間に接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続されたｎＭＯＳトランジスタである第２のＭＯＳトランジスタと、前記第１の降圧入力端子と前記第１のＭＯＳトランジスタとの間に接続されたｐＭＯＳトランジスタである第３のＭＯＳトランジスタと、を有し、前記第１の昇圧電圧を降圧し、第１の降圧電圧を前記第１の降圧出力端子から出力する第１の降圧回路と、
前記第２の昇圧電圧が印加される第２の降圧入力端子と第２の降圧出力端子との間に接続されたｎＭＯＳトランジスタである第４のＭＯＳトランジスタと、前記第２の降圧入力端子と前記第２の降圧出力端子との間に接続され、前記第４のＭＯＳトランジスタのゲートにゲートが接続されたｎＭＯＳトランジスタである第５のＭＯＳトランジスタと、前記第２の降圧入力端子と前記第４のＭＯＳトランジスタとの間に接続されたｐＭＯＳトランジスタである第６のＭＯＳトランジスタと、を有し、前記第２の昇圧電圧を降圧し、前記第１の昇圧電圧よりも高い第２の降圧電圧を前記第２の降圧出力端子から出力する第２の降圧回路と、を備え、
前記第１のＭＯＳトランジスタのゲート電圧は、前記外部電源電圧よりも高く、且つ、前記第１の昇圧電圧よりも低く、
前記第４のＭＯＳトランジスタのゲート電圧は、前記第１の昇圧電圧よりも高く、且つ、前記第２の昇圧電圧よりも低いことを特徴とする。
【発明の効果】
【００１１】
本発明に係る内部電源電圧発生回路によれば、より効率的に電圧を供給することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一態様である実施例１に係る内部電源電圧発生回路１００を備えたメモリシステム１０００の一例を示すブロック図である。
【図２】図１に示すパワーオン検知回路１の構成の一例を示す回路図である。
【図３】図１に示す参照電位発生回路２と基準電位発生回路３の構成の一例を示す回路図である。
【図４】図１に示すＶＰＰＬＯＷ発生回路（昇圧回路）４の構成の一例を示す回路図である。
【図５】図１に示すＶＰＰＨｉｇｈ発生回路（昇圧回路）５の構成の一例を示す回路図である。
【図６】図１に示すＶＤＣ発生回路（降圧回路）６の構成の一例を示す回路図である。
【図７】図１に示すＶＡＡ発生回路（降圧回路）７の構成の一例を示す回路図である。
【図８】図１に示すＶＩＮＴ発生回路（降圧回路）８の構成の一例を示す回路図である。
【図９】メモリシステム１０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【図１０】図１に示す内部電源電圧発生回路１００において、より効率的に電圧を供給するためのＶＰＰＬＯＷ発生回路４とＶＰＰＨｉｇｈ発生回路５の出力の接続関係に注目した一例を示す図である。
【図１１】図１に示すＶＤＣ発生回路（降圧回路）６の構成の他の例を示す回路図である。
【図１２】図１に示すＶＡＡ発生回路（降圧回路）７の構成の他の例を示す回路図である。
【図１３】図１に示すＶＩＮＴ発生回路（降圧回路）８の構成の他の例を示す回路図である。
【図１４】図１に示す参照電位発生回路と基準電位発生回路に適用される基準電位発生回路の構成の一例を示す図である。
【図１５】メモリシステム１０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【図１６】本発明の一態様である実施例４に係る内部電源電圧発生回路４００を備えたメモリシステム４０００の一例を示すブロック図である。
【図１７】図１６に示すＶＰＰＬＯＷ発生回路（昇圧回路）４の構成の一例を示す回路図である。
【図１８】図１６に示すＶＰＰＨｉｇｈ発生回路（昇圧回路）５の構成の一例を示す回路図である。
【図１９】図１６に示すＶＤＣ発生回路（降圧回路）６の構成の一例を示す回路図である。
【図２０】図１６に示すＶＡＡ発生回路（降圧回路）７の構成の一例を示す回路図である。
【図２１】メモリシステム４０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【図２２】本発明の実施例５に係るＴＣユニット型メモリセルアレイ構成を持つ強誘電体メモリ装置の構成の一例を示す回路図である。
【図２３】本発明の一態様である実施例５に係る内部電源電圧発生回路５００を備えたメモリシステム５０００の一例を示すブロック図である。
【図２４】メモリシステム５０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【図２５】本発明の実施例６に係る強誘電体メモリ装置の構成の一例を示す回路図である。
【図２６】本発明の一態様である実施例６に係る内部電源電圧発生回路６００を備えたメモリシステム６０００の一例を示すブロック図である。
【図２７】メモリシステム６０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
本発明に係る内部電源電圧発生回路は、２段の昇圧回路から昇圧電圧ＶＰＰＨｉｇｈと昇圧電圧ＶＰＰＬｏｗを発生させる。
【００１４】
そして、例えば、或る内部電源電圧Ｖ１に対して、ＶＤＤ＜Ｖ１＜ＶＰＰＬｏｗ＜ＶＰＰＨｉｇｈの場合には、該内部電源電圧発生回路は、該内部電源電圧（降圧電圧）Ｖ１を、昇圧電圧ＶＰＰＬｏｗを電源として発生させる。
【００１５】
一方、或る内部電源電圧Ｖ２に対して、ＶＤＤ＜ＶＰＰＬｏｗ＜Ｖ２＜ＶＰＰＨｉｇｈの場合には、該内部電源電圧発生回路は、該内部電源電圧（降圧電圧）Ｖ２を、昇圧電圧ＶＰＰＨｉｇｈを電源として発生させる。
【００１６】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【００１７】
なお、以下の実施例では、例えば、半導体メモリ（メモリシステム）として、ＮＡＮＤ型フラッシュメモリが適用される例について説明する。しかし、低電圧動作が要求される他の半導体メモリ等のＬＳＩ回路にも同様に適用可能である。
【実施例１】
【００１８】
図１は、本発明の一態様である実施例１に係る内部電源電圧発生回路１００を備えたメモリシステム１０００の一例を示すブロック図である。
【００１９】
図１に示すように、メモリシステム１０００は、パワーオン検知回路１と、参照電位発生回路２と、基準電位発生回路３と、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、ダミープレートドライバ９と、ロー／カラムドライバ１０と、プレートドライバ１１と、周辺論理回路１２と、を備える。
【００２０】
なお、内部電源電圧発生回路１００は、上記構成のうち、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、により、構成される。
【００２１】
パワーオン検知回路１は、外部電源電圧ＶＤＤが或る値以上になったことを検知し、この検知結果に応じてパワーオン信号ＰＯＰ等を出力するようになっている。
【００２２】
ここで、図２は、図１に示すパワーオン検知回路１の構成の一例を示す回路図である。
【００２３】
図２に示すように、パワーオン検知回路１は、外部電源電圧ＶＤＤを分圧する抵抗Ｒ１ａ、１ｂと、分圧された電圧がゲートに印加され、電源と接地との間で抵抗Ｒ１ｃと直列に接続されたｐＭＯＳトランジスタ１ａと、ｐＭＯＳトランジスタ１ａのドレインの電位が入力され、直列に接続されたインバータ１ｂ〜１ｄと、を有する。
【００２４】
このパワーオン検知回路１は、外部電源電圧ＶＤＤが或る値以上になったことを検知し、この検知結果に応じて、パワーオン信号ＰＯＰ、／ＰＯＰをインバータ１ｃ、１ｄからそれぞれ出力するようになっている。
【００２５】
また、図１に示すように、参照電位発生回路２は、外部電源電圧ＶＤＤに基づいて、参照電位ＶＢＧＲを生成し、基準電位発生回路３は、参照電位ＶＢＧＲに基づいて、基準電圧ＶＲＥＦを発生する。
【００２６】
ここで、図３は、図１に示す参照電位発生回路２と基準電位発生回路３との構成の一例を示す図である。
【００２７】
図３に示すように、これらの参照電位発生回路２および基準電位発生回路３は、各内部電源電圧発生のための基準電圧ＶＲＥＦを発生させる回路である。
【００２８】
主要部である参照電位発生回路２は、ｐＭＯＳトランジスタ２ａ〜２ｃと、電流Ｉ１ｂが流れる抵抗Ｒ１２と、電流Ｉ２ａが流れる抵抗Ｒ２２と、電流Ｉ２ｂが流れる抵抗Ｒ３２と、電流ＩＩ３が流れる抵抗Ｒ４２と、電流Ｉ１ａが流れるダイオード２ｄと、ｎ個のダイオード２ｅと、アンプ回路２ｆと、を有する。この参照電位発生回路２はＢＧＲ（Ｂａｎｄ−Ｇａｐ−Ｒｅｆｅｒｅｎｃｅ）回路と呼ばれ、外部電源電圧ＶＤＤに基づいて参照電位ＶＢＧＲを発生する（例えば、Hironori Banba, Hitoshi Shiga, Akira Umezawa, Takeshi Miyaba, Toru Tanzawa, Shigeru Atsumi, and Koji Sakui, ” A CMOS Bandgap Reference Circuit with Sub-１-V Operation”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. ３４, NO. 5, MAY １999参照)。
【００２９】
また、図１に示すように、ＶＰＰＬＯＷ発生回路４は、外部電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＰＰＬＯＷを出力するようになっている。また、ＶＰＰＨｉｇｈ発生回路５は、昇圧電圧ＶＰＰＬＯＷを昇圧し、昇圧電圧ＶＰＰＬＯＷよりも高い昇圧電圧ＶＰＰＨｉｇｈを出力するようになっている。
【００３０】
ここで、図４は、図１に示すＶＰＰＬＯＷ発生回路（昇圧回路）４の構成の一例を示す回路図である。また、図５は、図１に示すＶＰＰＨｉｇｈ発生回路（昇圧回路）５の構成の一例を示す回路図である。なお、図４、５において、ｎＭＯＳトランジスタを用いた場合について説明するが、ｐＭＯＳトランジスタを用いて同様の動作をするように構成してもよい。
【００３１】
図４に示すように、昇圧回路であるＶＰＰＬＯＷ発生回路４は、外部電源電圧ＶＤＤが印加される昇圧入力端子４ａにドレインが接続されたｎＭＯＳトランジスタ４ｃと、ｎＭＯＳトランジスタ４ｃのソースにドレインおよびゲートが接続され、昇圧出力端子４ｂにソースが接続されたｎＭＯＳトランジスタ４ｄと、ｎＭＯＳトランジスタ４ｃのソースにゲートが接続され、第１のクロック信号ＣＬＫ１がソースおよびドレインに入力されるＭＯＳキャパシタ４ｅと、を有する。
【００３２】
さらに、ＶＰＰＬＯＷ発生回路４は、昇圧入力端子４ａにドレインが接続され、ｎＭＯＳトランジスタ４ｃのゲートにソースが接続され、ｎＭＯＳトランジスタ４ｃのソースにゲートが接続されたｎＭＯＳトランジスタ４ｆと、ｎＭＯＳトランジスタ４ｆのソースにドレインおよびゲートが接続され、昇圧出力端子４ｂにソースが接続されたｎＭＯＳトランジスタ４ｇと、ｎＭＯＳトランジスタ４ｆのソースにゲートが接続され、第１のクロック信号ＣＬＫ１の位相を反転した信号／ＣＬＫ１がソースおよびドレインに入力されるＭＯＳキャパシタ４ｈと、を有する。
【００３３】
このＶＰＰＬＯＷ発生回路４は、第１のクロック信号ＣＬＫ１および信号／ＣＬＫ１に応じて、外部電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＰＰＬＯＷを昇圧出力端子４ｂから出力するようになっている。
【００３４】
また、図５に示すように、昇圧回路であるＶＰＰＨｉｇｈ発生回路５は、昇圧電圧ＶＰＰＬＯＷが印加される昇圧入力端子５ａにドレインが接続されたｎＭＯＳトランジスタ５ｃと、ｎＭＯＳトランジスタ５ｃのソースにドレインおよびゲートが接続され、昇圧出力端子５ｂにソースが接続されたｎＭＯＳトランジスタ５ｄと、ｎＭＯＳトランジスタ５ｃのソースにゲートが接続され、第２のクロック信号ＣＬＫ２がソースおよびドレインに入力される第２のＭＯＳキャパシタ５ｅと、を有する。
【００３５】
さらに、ＶＰＰＨｉｇｈ発生回路５は、昇圧入力端子５ａにドレインが接続され、ｎＭＯＳトランジスタ５ｃのゲートにソースが接続され、ｎＭＯＳトランジスタ５ｃのソースにゲートが接続されたｎＭＯＳトランジスタ５ｆと、ｎＭＯＳトランジスタ５ｆのソースにドレインおよびゲートが接続され、昇圧出力端子５ｂにソースが接続されたｎＭＯＳトランジスタ５ｇと、ｎＭＯＳトランジスタ５ｆのソースにゲートが接続され、第２のクロック信号ＣＬＫ２の位相を反転した信号／ＣＬＫ２がソースおよびドレインに入力されるＭＯＳキャパシタ５ｈと、を有する。
【００３６】
このＶＰＰＨｉｇｈ発生回路５は、第２のクロック信号ＣＬＫ２および信号／ＣＬＫ２に応じて、昇圧電圧ＶＰＰＬＯＷを昇圧し、昇圧電圧ＶＰＰＬＯＷよりも高い昇圧電圧ＶＰＰＨｉｇｈを昇圧出力端子５ｂから出力するようになっている。
【００３７】
また、図１に示すように、降圧回路であるＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷを降圧し、内部電源電圧である降圧電圧ＶＤＣを発生し、ダミープレートドライバ９に供給するようになっている。
【００３８】
ここで、図６は、図１に示すＶＤＣ発生回路（降圧回路）６の構成の一例を示す回路図である。
【００３９】
図６に示すように、降圧回路であるＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷが印加される降圧入力端子６ａにソースが接続され、ダイオード接続されたｐＭＯＳトランジスタ６ｃと、ｐＭＯＳトランジスタ６ｃのドレインにドレインが接続されたｎＭＯＳトランジスタ６ｄと、ｎＭＯＳトランジスタ６ｄのソースと接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ６ｅと、降圧入力端子６ａにソースが接続され、ｐＭＯＳトランジスタ６ｃのゲートにゲートが接続されたｐＭＯＳトランジスタ６ｆと、ｐＭＯＳトランジスタ６ｆのドレインにドレインが接続され、ｎＭＯＳトランジスタ６ｄのソースにソースが接続され、基準電圧ＶＲＥＦがゲートに印加されたｎＭＯＳトランジスタ６ｇと、を有する。
【００４０】
さらに、ＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷが印加される降圧入力端子６ａにソースが接続され、ｐＭＯＳトランジスタ６ｆのドレインにゲートが接続され、降圧電圧ＶＤＣを出力する降圧出力端子６ｂにドレインが接続されたｐＭＯＳトランジスタ６ｈと、ｐＭＯＳトランジスタ６ｈのドレインに一端が接続され、昇圧電圧ＶＰＰＬＯＷを分圧した電圧をｎＭＯＳトランジスタ６ｄのゲートに出力する分圧回路６ｉと、分圧回路６ｉの他端と接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ６ｊと、降圧出力端子６ｂと接地との間に接続されたキャパシタ６ｋと、を有する。
【００４１】
図６に示すように、ＶＤＣ発生回路６は、ＰＭＯＳ−Ｆｅｅｄ−Ｂａｃｋ型と呼ばれる回路方式を採用している。
【００４２】
このＶＤＣ発生回路６は、降圧入力端子６ａに印加された昇圧電圧ＶＰＰＬＯＷを降圧することにより、降圧電圧である内部電源電圧ＶＤＣを発生し、降圧出力端子６ｂに出力するようになっている。
【００４３】
また、図１に示すように、降圧回路であるＶＡＡ発生回路７は、昇圧電圧ＶＰＰＨｉｇｈを降圧して、メモリセルアレイ（図示せず）に電位を供給するためのアレイ電圧である降圧電圧ＶＡＡを発生し、ロー／カラムデコーダ１０やプレートドライバ１１に供給するようになっている。
【００４４】
ここで、図７は、図１に示すＶＡＡ発生回路（降圧回路）７の構成の一例を示す回路図である。
【００４５】
図７に示すように、降圧回路であるＶＡＡ発生回路７は、昇圧電圧ＶＰＰＨｉｇｈが印加される降圧入力端子７ａにソースが接続され、ダイオード接続されたｐＭＯＳトランジスタ７ｃと、ｐＭＯＳトランジスタ７ｃのドレインにドレインが接続されたｎＭＯＳトランジスタ７ｄと、ｎＭＯＳトランジスタ７ｄのソースと接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ７ｅと、降圧入力端子７ａにソースが接続され、ｐＭＯＳトランジスタ７ｃのゲートにゲートが接続されたｐＭＯＳトランジスタ７ｆと、ｐＭＯＳトランジスタ７ｆのドレインにドレインが接続され、ｎＭＯＳトランジスタ７ｄのソースにソースが接続され、基準電圧ＶＲＥＦがゲートに印加されたｎＭＯＳトランジスタ７ｇと、を有する。
【００４６】
さらに、ＶＡＡ発生回路７は、昇圧電圧ＶＰＰＨｉｇｈが印加される降圧入力端子７ａにソースが接続され、ｐＭＯＳトランジスタ７ｆのドレインにゲートが接続され、内部降圧電圧ＶＡＡを出力する降圧出力端子７ｂにドレインが接続されたｐＭＯＳトランジスタ７ｈと、ｐＭＯＳトランジスタ７ｈのドレインに一端が接続され、昇圧電圧ＶＰＰＨｉｇｈを分圧した電圧をｎＭＯＳトランジスタ７ｄのゲートに出力する分圧回路７ｉと、分圧回路７ｉの他端と接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ７ｊと、降圧出力端子７ｂと接地との間に接続されたキャパシタ７ｋと、を有する。
【００４７】
図７に示すようにＶＡＡ発生回路も、ＰＭＯＳ−Ｆｅｅｄ−Ｂａｃｋ型と呼ばれる回路方式を採用している。
【００４８】
このＶＡＡ発生回路７は、降圧入力端子７ａに印加された昇圧電圧ＶＰＰＨｉｇｈを降圧することにより、降圧電圧ＶＡＡを発生し、降圧出力端子７ｂに出力するようになっている。
【００４９】
また、図１に示すように、ＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＨｉｇｈを降圧して、周辺論理回路１２等を駆動するための内部電圧ＶＩＮＴを発生するようになっている。
【００５０】
ここで、図８は、図１に示すＶＩＮＴ発生回路（降圧回路）８の構成の一例を示す回路図である。
【００５１】
図８に示すように、降圧回路であるＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＨｉｇｈが印加される降圧入力端子８ａにソースが接続され、ダイオード接続されたｐＭＯＳトランジスタ８ｃと、ｐＭＯＳトランジスタ８ｃのドレインにドレインが接続されたｎＭＯＳトランジスタ８ｄと、ｎＭＯＳトランジスタ８ｄのソースと接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ８ｅと、降圧入力端子８ａにソースが接続され、ｐＭＯＳトランジスタ８ｃのゲートにゲートが接続されたｐＭＯＳトランジスタ８ｆと、ｐＭＯＳトランジスタ８ｆのドレインにドレインが接続され、ｎＭＯＳトランジスタ８ｄのソースにソースが接続され、基準電圧ＶＲＥＦがゲートに印加されたｎＭＯＳトランジスタ８ｇと、を有する。
【００５２】
さらに、ＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＨｉｇｈが印加される降圧入力端子８ａにソースが接続され、ｐＭＯＳトランジスタ８ｆのドレインにゲートが接続され、内部電源電圧ＶＩＮＴを出力する降圧出力端子８ｂにドレインが接続されたｐＭＯＳトランジスタ８ｈと、ｐＭＯＳトランジスタ８ｈのドレインに一端が接続され、昇圧電圧ＶＰＰＨｉｇｈを分圧した電圧をｎＭＯＳトランジスタ８ｄのゲートに出力する分圧回路７ｉと、分圧回路７ｉの他端と接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ７ｊと、降圧出力端子６ｂと接地との間に接続されたキャパシタ７ｋと、を有する。
【００５３】
図８に示すように、ＶＩＮＴ発生回路は、ＰＭＯＳ−Ｆｅｅｄ−Ｂａｃｋ型と呼ばれる回路方式を採用している。
【００５４】
このＶＩＮＴ発生回路８は、降圧入力端子８ａに印加された昇圧電圧ＶＰＰＨｉｇｈを降圧することにより、降圧電圧である内部電源電圧ＶＩＮＴを発生し、降圧出力端子８ｂに出力するようになっている。
【００５５】
次に、以上のような構成を有するメモリシステム１０００の動作の一例について、説明する。図９は、メモリシステム１０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【００５６】
まず、時刻ｔ１において、メモリシステム１０００のパワーオン検知回路１は、外部電源電圧ＶＤＤが立ち上がると、所定の電圧になったことを検知し、パワーオン信号ＰＯＲを発生する。
【００５７】
続いて、このパワーオン信号ＰＯＲに応じて、参照電位発生回路２および基準電位発生回路３は、所定の基準電圧ＶＲＥＦを発生させ、内部電源電圧発生回路１００に供給する（時刻ｔ２）。
【００５８】
続いて、ＶＰＰＬＯＷ発生回路４とＶＰＰＨｉｇｈ発生回路５とが起動し（時刻ｔ３〜）、ＶＰＰＬＯＷ発生回路４とＶＰＰＨｉｇｈ発生回路５とが所定の昇圧電圧ＶＰＰＬＯＷ 及び昇圧電圧ＶＰＰＨｉｇｈを発生する（時刻ｔ４）。
【００５９】
続いて、ＶＡＡ発生回路７、ＶＩＮＴ発生回路８およびＶＤＣ発生回路６が起動する（時刻ｔ５）。
【００６０】
続いて、ＶＡＡ発生回路７とＶＩＮＴ発生回路８とが、昇圧電圧ＶＰＰＨｉｇｈを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＩＮＴ及び降圧電圧（アレイ電圧）ＶＡＡを発生する（時刻ｔ６）。
【００６１】
続いて、ＶＤＣ発生回路６が昇圧電圧ＶＰＰＬｏｗを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＤＣを発生する（時刻ｔ７）。
【００６２】
続いて、例えば、時刻ｔ９までおよび時刻ｔ１０以降（Ｓｔｂｙ）は、消費電流が少ないが反応性が低く設計されたＶＡＡ発生回路７、ＶＩＮＴ発生回路８およびＶＤＣ発生回路６により降圧動作させる。一方、時刻ｔ９からｔ１０までは、消費電流が多いが反応性が高く設計されたＶＡＡ発生回路７、ＶＩＮＴ発生回路８およびＶＤＣ発生回路６により降圧動作させる。
【００６３】
ここで、既述のように、従来、ＶＩＮＴ、ＶＡＡ、ＶＤＣ等の降圧電圧は、外部電源電圧ＶＤＤを降圧して生成する。
【００６４】
しかし、例えば、以下に示す式（１）〜式（３）の条件が成立する場合、外部電源電圧ＶＤＤを電源電圧として、ＶＩＮＴ等を生成する事が不可能である。そこで、本実施例では、外部電源電圧ＶＤＤを一旦昇圧して、昇圧電圧ＶＰＰＬｏｗ、昇圧電圧ＶＰＰＨｉｇｈを発生させ、これらを降圧して各種内部電源電圧（降圧電圧）を発生させる。なお、式（１）〜式（３）において、ＶＩＮＴmaxは、ＶＩＮＴの最大値を表し、ＶＡＡmaxは、ＶＡＡの最大値を表し、ＶＤＣmaxは、ＶＤＣの最大値を表す。
ＶＤＤ＜ＶＩＮＴ max・・・（１）
ＶＤＤ＜ＶＡＡ max・・・（２）
ＶＤＤ＜ＶＤＣ max・・・（３）
【００６５】
本実施例においては、以下に示す式（４）〜式（６）の条件が成立することを利用し、降圧電圧ＶＩＮＴと降圧電圧ＶＡＡは昇圧電圧ＶＰＰＨｉｇｈを降圧して生成し、降圧電圧ＶＤＣは昇圧電圧ＶＰＰＬｏｗを降圧して生成する。
ＶＰＰＬｏｗ＜ＶＩＮＴ max＜ＶＰＰＨｉｇｈ・・・（４）
ＶＰＰＬｏｗ＜ＶＡＡ max ＜ＶＰＰＨｉｇｈ・・・（５）
ＶＤＣmax＜ＶＰＰＬｏｗ・・・（６）
【００６６】
例えば、昇圧電圧ＶＰＰＨｉｇｈの電荷を生成するのに、外部電源電圧ＶＤＤの電荷が約３倍必要である。この場合、昇圧電圧ＶＰＰＬｏｗの電荷を生成するのに、外部電源電圧ＶＤＤの電荷が約２倍必要である。
【００６７】
よって、以下に示す式（７）の条件が成立する場合、従来のように全てをＶＰＰＨｉｇｈから生成するよりも、降圧電圧ＶＤＣは、昇圧電圧ＶＰＰＬｏｗから降圧して生成した方が、効率が良い。
ＶＤＣmax＜ＶＰＰＬｏｗ・・・（７）
【００６８】
ここで、図１０は、図１に示す内部電源電圧発生回路１００において、より効率的に電圧を供給するためのＶＰＰＬＯＷ発生回路４とＶＰＰＨｉｇｈ発生回路５の出力の接続関係に注目した一例を示す図である。
【００６９】
図１０に示すように、内部電源電圧発生回路１００は、昇圧出力端子４ｂと昇圧出力端子５ｂとの間に接続された出力抵抗１０１と、昇圧出力端子４ｂと接地との間に接続された出力抵抗１０２と、を備える。
【００７０】
内部電源電圧発生回路１００は、ＶＰＰＬＯＷ発生回路４およびＶＰＰＨｉｇｈ発生回路５を昇圧動作させた後、一定期間経過後（例えば、図９の時刻ｔ８）、ＶＰＰＨｉｇｈ発生回路５を昇圧動作させつつＶＰＰＬＯＷ発生回路４を非活性化する。
【００７１】
上記接続関係において、ＶＰＰＨｉｇｈ発生回路５は、継続して昇圧動作するため、昇圧出力端子４ｂの電圧は、所望の昇圧電圧ＶＰＰＬＯＷに維持される。そして、ＶＰＰＬＯＷ発生回路４を非活性化することにより、消費電流を低減することができる。すなわち、所望の昇圧電圧を維持しつつ、消費電流を低減することができる。
【００７２】
以上のように、本実施例に係る内部電源電圧発生回路によれば、より効率的に電圧を供給することができる。
【実施例２】
【００７３】
実施例１では、メモリシステムの降圧回路の回路構成に、ＰＭＯＳ−Ｆｅｅｄ−Ｂａｃｋ型と呼ばれる回路方式を採用した構成の一例について説明した。
【００７４】
本実施例２では、メモリシステムの降圧回路の回路構成に、降圧トランジスタ(Giantトランジスタ)と呼ばれる方式を採用した一例について述べる。なお、本実施例２のメモリシステムの構成は、実施例１の図１に示すメモリシステム１０００と同様の構成である。また、本実施例２のメモリシステム１０００の動作は、実施例１と同様であるので、実施例１の図９と同様の信号波形である。
【００７５】
図１１は、図１に示すＶＤＣ発生回路（降圧回路）６の構成の他の例を示す回路図である。また、図１２は、図１に示すＶＡＡ発生回路（降圧回路）７の構成の他の例を示す回路図である。また、図１３は、図１に示すＶＩＮＴ発生回路（降圧回路）８の構成の他の例を示す回路図である。
【００７６】
図１１に示すように、降圧回路であるＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷが印加される降圧入力端子６ａと降圧出力端子６ｂとの間に接続されたｎＭＯＳトランジスタＴｒ１と、降圧入力端子６ａと降圧出力端子６ｂとの間に接続され、ｎＭＯＳトランジスタＴｒ１のゲートにゲートが接続されたｎＭＯＳトランジスタＴｒ２と、降圧入力端子６ａとＭＯＳトランジスタＴｒ１との間に接続され、所定の電圧ＶＰＧがゲートに印加されたｐＭＯＳトランジスタＴｒ３と、を有する。なお、ｎＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電圧ＶＧＤＣは、外部電源電圧ＶＤＤよりも高く、且つ、昇圧電圧ＶＰＰＬＯＷよりも低く、設定される。
【００７７】
さらに、ＶＤＣ発生回路６は、降圧入力端子６ａにソースが接続され、ｎＭＯＳトランジスタＴｒ１のゲートにドレインが接続されたｐＭＯＳトランジスタ６ｍと、ｐＭＯＳトランジスタ６ｍのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタ６ｎと、ｎＭＯＳトランジスタ６ｎのソースに一端が接続された分圧抵抗Ｒｓｔｂｙ１と、分圧抵抗Ｒｓｔｂｙ１の他端に一端が接続された分圧抵抗Ｒｓｔｂｙ２と、分圧抵抗Ｒｓｔｂｙ２の他端に一端が接続された分圧抵抗Ｒｓｔｂｙ３と、分圧抵抗Ｒｓｔｂｙ３の他端と接地との間に接続された分圧抵抗Ｒｓｔｂｙ４と、を有する。
【００７８】
さらに、ＶＤＣ発生回路６は、ｐＭＯＳトランジスタ６ｍのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタ６ｏと、ｎＭＯＳトランジスタ６ｏのソースに一端が接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路６ｐと、スイッチ回路６ｐの他端に一端が接続された分圧抵抗ＲＡＣＴ１と、分圧抵抗ＲＡＣＴ１の他端および分圧抵抗Ｒｓｔｂｙ１の他端に一端が接続された分圧抵抗ＲＡＣＴ２と、分圧抵抗ＲＡＣＴ２の他端に一端接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路６ｑと、スイッチ回路６ｑの他端に一端が接続された分圧抵抗ＲＡＣＴ３と、分圧抵抗ＲＡＣＴ３の他端および分圧抵抗Ｒｓｔｂｙ３の他端に一端が接続された分圧抵抗ＲＡＣＴ４と、分圧抵抗ＲＡＣＴ４の他端と接地との間に接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路６ｒと、分圧抵抗Ｒｓｔｂｙ３と分圧抵抗Ｒｓｔｂｙ４との間のモニタ電圧ＭＯＮＩ１と基準電圧ＶＲＥＦとを比較し、その比較結果に応じた電圧ＰＧＭＯＮＩ１をｐＭＯＳトランジスタ６ｍのゲートに出力するアンプ回路６ｓと、を有する。
【００７９】
なお、図１１に示すように、スイッチ回路６ｐ、６ｑ、６ｒは、活性化信号ＡＣＴがゲートに入力さえるｎＭＯＳトランジスタと、活性化信号ＡＣＴを反転させた活性化信号／ＡＣＴがゲートに入力され該ｎＭＯＳトランジスタと並列に接続されたｐＭＯＳトランジスタと、により構成されている。
【００８０】
このＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷを降圧し、降圧電圧ＶＤＣを降圧出力端子６ｂから出力するようになっている。
【００８１】
また、例えば、既述の図９の時刻ｔ９までおよび時刻ｔ１０以降（Ｓｔｂｙ）は、活性化信号ＡＣＴ、／ＡＣＴに応じて、スイッチ回路６ｐ、６ｑ、６ｒがオフする。これにより、ＶＤＣ発生回路６は、消費電流が少ないが反応性が低く設定される。一方、時刻ｔ９からｔ１０まで（ＡＣＴ）は、活性化信号ＡＣＴ、／ＡＣＴに応じて、スイッチ回路６ｐ、６ｑ、６ｒがオンする。これにより、ＶＤＣ発生回路６は、消費電流が多いが反応性が高く設定される。
【００８２】
また、図１２に示すように、降圧回路であるＶＡＡ発生回路７は、昇圧電圧ＶＰＰＨｉｇｈが印加される降圧入力端子７ａと降圧出力端子７ｂとの間に接続されたｎＭＯＳトランジスタＴｒ１と、降圧入力端子７ａと降圧出力端子７ｂとの間に接続され、ｎＭＯＳトランジスタＴｒ１のゲートにゲートが接続されたｎＭＯＳトランジスタＴｒ２と、降圧入力端子７ａとＭＯＳトランジスタＴｒ１との間に接続され、所定の電圧ＶＰＧがゲートに印加されたｐＭＯＳトランジスタＴｒ３と、を有する。なお、ｎＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電圧ＶＧＡＡは、外部電源電圧ＶＤＤよりも高く、且つ、昇圧電圧ＶＰＰＨｉｇｈよりも低く、設定される。
【００８３】
さらに、ＶＡＡ発生回路７は、降圧入力端子７ａにソースが接続され、ｎＭＯＳトランジスタＴｒ１のゲートにドレインが接続されたｐＭＯＳトランジスタ７ｍと、ｐＭＯＳトランジスタ７ｍのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタ７ｎと、ｎＭＯＳトランジスタ７ｎのソースに一端が接続された分圧抵抗Ｒｓｔｂｙ１と、分圧抵抗Ｒｓｔｂｙ１の他端に一端が接続された分圧抵抗Ｒｓｔｂｙ２と、分圧抵抗Ｒｓｔｂｙ２の他端に一端が接続された分圧抵抗Ｒｓｔｂｙ３と、分圧抵抗Ｒｓｔｂｙ３の他端と接地との間に接続された分圧抵抗Ｒｓｔｂｙ４と、を有する。
【００８４】
さらに、ＶＡＡ発生回路７は、ｐＭＯＳトランジスタ７ｍのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタ７ｏと、ｎＭＯＳトランジスタ７ｏのソースに一端が接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路７ｐと、スイッチ回路７ｐの他端に一端が接続された分圧抵抗ＲＡＣＴ１と、分圧抵抗ＲＡＣＴ１の他端および分圧抵抗Ｒｓｔｂｙ１の他端に一端が接続された分圧抵抗ＲＡＣＴ２と、分圧抵抗ＲＡＣＴ２の他端に一端接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路７ｑと、スイッチ回路７ｑの他端に一端が接続された分圧抵抗ＲＡＣＴ３と、分圧抵抗ＲＡＣＴ３の他端および分圧抵抗Ｒｓｔｂｙ３の他端に一端が接続された分圧抵抗ＲＡＣＴ４と、分圧抵抗ＲＡＣＴ４の他端と接地との間に接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路７ｒと、分圧抵抗Ｒｓｔｂｙ３と分圧抵抗Ｒｓｔｂｙ４との間のモニタ電圧ＭＯＮＩ２と基準電圧ＶＲＥＦとを比較し、その比較結果に応じた電圧ＰＧＭＯＮＩ２をｐＭＯＳトランジスタ７ｍのゲートに出力するアンプ回路７ｓと、を有する。
【００８５】
なお、図１２に示すように、スイッチ回路７ｐ、７ｑ、７ｒは、活性化信号ＡＣＴがゲートに入力さえるｎＭＯＳトランジスタと、活性化信号ＡＣＴを反転させた活性化信号／ＡＣＴがゲートに入力され該ｎＭＯＳトランジスタと並列に接続されたｐＭＯＳトランジスタと、により構成されている。
【００８６】
このＶＡＡ発生回路７は、昇圧電圧ＶＰＰＨｉｇｈを降圧し、降圧電圧ＶＡＡを降圧出力端子７ｂから出力するようになっている。
【００８７】
また、例えば、既述の図９の時刻ｔ９までおよび時刻ｔ１０以降（Ｓｔｂｙ）は、活性化信号ＡＣＴ、／ＡＣＴに応じて、スイッチ回路７ｐ、７ｑ、７ｒがオフする。これにより、ＶＡＡ発生回路７は、消費電流が少ないが反応性が低く設定される。一方、時刻ｔ９からｔ１０まで（ＡＣＴ）は、活性化信号ＡＣＴ、／ＡＣＴに応じて、スイッチ回路７ｐ、７ｑ、７ｒがオンする。これにより、ＶＡＡ発生回路７は、消費電流が多いが反応性が高く設定される。
【００８８】
また、図１３に示すように、降圧回路であるＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＨｉｇｈが印加される降圧入力端子８ａと降圧出力端子８ｂとの間に接続されたｎＭＯＳトランジスタＴｒ１と、降圧入力端子８ａと降圧出力端子８ｂとの間に接続され、ｎＭＯＳトランジスタＴｒ１のゲートにゲートが接続されたｎＭＯＳトランジスタＴｒ２と、降圧入力端子８ａとＭＯＳトランジスタＴｒ１との間に接続され、所定の電圧ＶＰＧがゲートに印加されたｐＭＯＳトランジスタＴｒ３と、を有する。なお、ｎＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電圧ＶＧＩＮＴは、外部電源電圧ＶＤＤよりも高く、且つ、昇圧電圧ＶＰＰＨｉｇｈよりも低く、設定される。
【００８９】
さらに、ＶＩＮＴ発生回路８は、降圧入力端子８ａにソースが接続され、ｎＭＯＳトランジスタＴｒ１のゲートにドレインが接続されたｐＭＯＳトランジスタ８ｍと、ｐＭＯＳトランジスタ８ｍのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタ８ｎと、ｎＭＯＳトランジスタ８ｎのソースに一端が接続された分圧抵抗Ｒｓｔｂｙ１と、分圧抵抗Ｒｓｔｂｙ１の他端に一端が接続された分圧抵抗Ｒｓｔｂｙ２と、分圧抵抗Ｒｓｔｂｙ２の他端に一端が接続された分圧抵抗Ｒｓｔｂｙ３と、分圧抵抗Ｒｓｔｂｙ３の他端と接地との間に接続された分圧抵抗Ｒｓｔｂｙ４と、を有する。
【００９０】
さらに、ＶＩＮＴ発生回路８は、ｐＭＯＳトランジスタ８ｍのドレインにドレインおよびゲートが接続されたｎＭＯＳトランジスタ８ｏと、ｎＭＯＳトランジスタ８ｏのソースに一端が接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路８ｐと、スイッチ回路８ｐの他端に一端が接続された分圧抵抗ＲＡＣＴ１と、分圧抵抗ＲＡＣＴ１の他端および分圧抵抗Ｒｓｔｂｙ１の他端に一端が接続された分圧抵抗ＲＡＣＴ２と、分圧抵抗ＲＡＣＴ２の他端に一端接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路８ｑと、スイッチ回路８ｑの他端に一端が接続された分圧抵抗ＲＡＣＴ３と、分圧抵抗ＲＡＣＴ３の他端および分圧抵抗Ｒｓｔｂｙ３の他端に一端が接続された分圧抵抗ＲＡＣＴ４と、分圧抵抗ＲＡＣＴ４の他端と接地との間に接続され、活性化信号ＡＣＴ、／ＡＣＴに応じてオンするスイッチ回路８ｒと、分圧抵抗Ｒｓｔｂｙ３と分圧抵抗Ｒｓｔｂｙ４との間のモニタ電圧ＭＯＮＩ３と基準電圧ＶＲＥＦとを比較し、その比較結果に応じた電圧ＰＧＭＯＮＩ３をｐＭＯＳトランジスタ８ｍのゲートに出力するアンプ回路８ｓと、を有する。
【００９１】
なお、図１２に示すように、スイッチ回路８ｐ、８ｑ、８ｒは、活性化信号ＡＣＴがゲートに入力さえるｎＭＯＳトランジスタと、活性化信号ＡＣＴを反転させた活性化信号／ＡＣＴがゲートに入力され該ｎＭＯＳトランジスタと並列に接続されたｐＭＯＳトランジスタと、により構成されている。
【００９２】
このＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＨｉｇｈを降圧し、降圧電圧ＶＩＮＴを降圧出力端子８ｂから出力するようになっている。
【００９３】
また、例えば、既述の図９の時刻ｔ９までおよび時刻ｔ１０以降（Ｓｔｂｙ）は、活性化信号ＡＣＴ、／ＡＣＴに応じて、スイッチ回路８ｐ、８ｑ、８ｒがオフする。これにより、ＶＩＮＴ発生回路８は、消費電流が少ないが反応性が低く設定される。一方、時刻ｔ９からｔ１０まで（ＡＣＴ）は、活性化信号ＡＣＴ、／ＡＣＴに応じて、スイッチ回路８ｐ、８ｑ、８ｒがオンする。これにより、ＶＩＮＴ発生回路８は、消費電流が多いが反応性が高く設定される。
【００９４】
ここで、既述の図１１、図１２、図１３に示すように、降圧電圧ＶＩＮＴ、ＶＡＡ、ＶＤＣの発生には、降圧トランジスタ(Ｇｉａｎｔトランジスタ)と呼ばれる方式を採用している。
【００９５】
例えば、降圧トランジスタのゲート電位をそれぞれＶＧＩＮＴ、ＶＧＡＡ、ＶＧＤＣとし、以下の式（８）〜式（１０）に示す条件が成立するとする。
ＶＤＤ＜ＶＰＰＬｏｗ＜ＶＧＩＮＴ＜ ＶＰＰＨｉｇｈ・・・（８）
ＶＤＤ＜ＶＰＰＬｏｗ＜ＶＧＡＡ＜ ＶＰＰＨｉｇｈ・・・（９）
ＶＤＤ＜ＶＧＤＣ＜ＶＰＰＬｏｗ・・・（１０）
【００９６】
この場合、図１１、図１２、図１３に示す様に、ＶＩＮＴ、ＶＡＡ発生回路７、８の降圧トランジスタの電源電圧は昇圧電圧ＶＰＰＨｉｇｈとし、ＶＤＣ発生回路６の降圧トランジスタの電源電圧は昇圧電圧ＶＰＰＬｏｗとする。これにより、従来のように全ての降圧トランジスタの電源電圧をＶＰＰＨｉｇｈから生成するよりも、効率を上げることができる。
【００９７】
以上のように、本実施例に係る内部電源電圧発生回路によれば、実施例１と同様に、より効率的に電圧を供給することができる。
【実施例３】
【００９８】
実施例１では昇圧電圧ＶＰＰＬｏｗと昇圧電圧ＶＰＰＨｉｇｈが同時に立ち上がる場合について説明した。実施例1においては、ＶＰＰＬｏｗ発生回路は、ＶＰＰＨｉｇｈ発生回路に電荷を供給しながら、同時にＶＤＣ電位を立ち上げていた。よって、ＶＰＰＬｏｗ発生回路には大きな負荷がかかることになる。
【００９９】
そこで、本実施例３では、メモリシステム１０００の他の動作について述べる。
【０１００】
なお、本実施例３のメモリシステムの構成は、実施例１の図１に示すメモリシステム１０００と同様の構成である。
【０１０１】
ここで、図１４は、図１に示す参照電位発生回路と基準電位発生回路に適用される基準電位発生回路の構成の一例を示す図である。
【０１０２】
図１４に示すように、これらの電位発生回路２および電位発生回路３は、各内部電源電圧発生のための基準電圧ＶＲＥＦを発生させる回路である。
【０１０３】
基準電位発生回路２、３は、ｐＭＯＳトランジスタ３０２ａ〜３０２ｃと、抵抗Ｒ３１２〜Ｒ３６２と、ダイオード２０２ｄと、ｎ個のダイオード２ｅと、アンプ回路３０２ｆ〜３０２ｈと、を有する。
【０１０４】
電位発生回路２は、アンプ回路３０２ｆによるフィードバックにより制御されたＶＢＧＲを発生する。そして、アンプ回路３０２ｇは電位ＶＢＧＲ、ＶＲＥＦＡを比較した結果に応じてｐＭＯＳトランジスタ３０２ｂを制御する。さらに、外部電源電圧ＶＤＤを抵抗Ｒ３４２、Ｒ３５２で分圧した電圧ＶＲＥＦＢＩと電圧ＶＲＦＦＡとを比較した結果に応じてｐＭＯＳトランジスタ３０２ｃを制御する。これにより、電圧ＶＲＥＦＡを抵抗Ｒ３６２で分圧した基準電圧ＶＲＥＦが生成され、端子３０２ｉから出力される。
【０１０５】
次に、メモリシステム１０００の実施例３における動作について、説明する。図１５は、メモリシステム１０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【０１０６】
実施例１と同様にして基準電圧ＶＲＥＦが立ち上がった後（時刻ｔ２）、ＶＰＰＬＯＷ発生回路が起動し、ＶＰＰＬＯＷ発生回路４が所定の昇圧電圧ＶＰＰＬＯＷを発生する（時刻ｔ４ａ）。
【０１０７】
続いて、ＶＤＣ発生回路６が起動する（時刻ｔ５ａ）。
【０１０８】
続いて、ＶＤＣ発生回路６が昇圧電圧ＶＰＰＬｏｗを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＤＣを発生する（時刻ｔ６ａ）。
【０１０９】
続いて、ＶＰＰＨｉｇｈ発生回路５が起動し、ＶＰＰＨｉｇｈ発生回路５が所定の昇圧電圧ＶＰＰＨｉｇｈを発生する（時刻ｔ４ｂ）。
【０１１０】
続いて、ＶＡＡ発生回路７およびＶＩＮＴ発生回路８が起動する（時刻ｔ５ｂ）。
【０１１１】
続いて、ＶＡＡ発生回路７とＶＩＮＴ発生回路８とが、昇圧電圧ＶＰＰＨｉｇｈを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＩＮＴ及び降圧電圧（アレイ電圧）ＶＡＡを発生する（時刻ｔ６ｂ）。
【０１１２】
このように、本実施例３では、ＶＰＰＬＯＷ発生回路４を昇圧動作させてまず昇圧電圧ＶＰＰＬＯＷのみ立ち上げ、ＶＰＰＬＯＷ発生回路４からＶＤＣ発生回路６への電荷供給を優先する。そして、ＶＤＣ発生回路６を降圧動作させる。その後、降圧電圧ＶＤＣの立ち上がり後、ＶＰＰＨｉｇｈ発生回路５を昇圧動作させて昇圧電圧ＶＰＰＨｉｇｈを立ち上げて、ＶＰＰＨｉｇｈ発生回路５からＶＡＡ発生回路７とＶＩＮＴ発生回路８に電荷を供給する。そして、ＶＡＡ発生回路７およびＶＩＮＴ発生回路８を降圧動作させる。
【０１１３】
これにより、ＶＰＰＬｏｗ発生回路への負荷を低減することができる。
【０１１４】
以上のように、本実施例に係る内部電源電圧発生回路によれば、より効率的に電圧を供給することができる。さらに、電圧発生回路に過大な負担をかけることなく、各内部電位を昇圧することができる。
【実施例４】
【０１１５】
本実施例４では、メモリシステムの他の構成例について述べる。
【０１１６】
図１６は、本発明の一態様である実施例４に係る内部電源電圧発生回路４００を備えたメモリシステム４０００の一例を示すブロック図である。なお、図１６において、特に述べない限り、図１の符号と同じ符号は実施例１と同様の構成を示す。
【０１１７】
図１６に示すように、メモリシステム４０００は、パワーオン検知回路１と、参照電位発生回路２と、基準電位発生回路３と、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、ダミープレートドライバ９と、ロー／カラムドライバ１０と、プレートドライバ１１と、周辺論理回路１２と、を備える。
【０１１８】
なお、内部電源電圧発生回路４００は、上記構成のうち、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、により、構成される。
【０１１９】
また、図１６に示すように、ＶＰＰＬＯＷ発生回路４は、外部電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＰＰＬＯＷを出力するようになっている。また、ＶＰＰＨｉｇｈ発生回路５は、昇圧電圧ＶＰＰＬＯＷを昇圧し、昇圧電圧ＶＰＰＬＯＷよりも高い昇圧電圧ＶＰＰＨｉｇｈを出力するようになっている。
【０１２０】
ここで、図１７は、図１６に示すＶＰＰＬＯＷ発生回路（昇圧回路）４の構成の一例を示す回路図である。また、図１８は、図１６に示すＶＰＰＨｉｇｈ発生回路（昇圧回路）５の構成の一例を示す回路図である。なお、図１７、１８において、ｎＭＯＳトランジスタを用いた場合について説明するが、ｐＭＯＳトランジスタを用いて同様の動作をするように構成してもよい。
【０１２１】
図１７に示すように、昇圧回路であるＶＰＰＬＯＷ発生回路４は、図４に示す実施例１の回路構成と比較して、昇圧入力端子４ｉとＭＯＳキャパシタ４ｅのゲートとの間にダイオード接続されたｎＭＯＳトランジスタ４ｊと、昇圧入力端子４ｋとＭＯＳキャパシタ４ｈのゲートとの間にダイオード接続されたｎＭＯＳトランジスタ４ｌと、第１のクロック信号ＣＬＫ１を増幅してＭＯＳキャパシタ４ｅのソースおよびドレインに出力するドライバ４ｍと、信号／ＣＬＫ１を増幅してＭＯＳキャパシタ４ｈのソースおよびドレインに出力するドライバ４ｎと、をさらに備える。
【０１２２】
これにより、昇圧出力端子４ｂの電位は、外部電源電圧ＶＤＤから２つのＭＯＳトランジスタの閾値電圧Ｖｔｈを引いた値（ＶＤＤ−２×Ｖｔｈ）にプリチャージされる。
【０１２３】
このＶＰＰＬＯＷ発生回路４は、第１のクロック信号ＣＬＫ１および信号／ＣＬＫ１に応じて、外部電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＰＰＬＯＷを昇圧出力端子４ｂから出力するようになっている。
【０１２４】
また、図１８に示すように、昇圧回路であるＶＰＰＨｉｇｈ発生回路５は、図５に示す実施例１の回路構成と比較して、昇圧入力端子５ｉとＭＯＳキャパシタ５ｅのゲートとの間にダイオード接続されたｎＭＯＳトランジスタ５ｊと、昇圧入力端子５ｋとＭＯＳキャパシタ５ｈのゲートとの間にダイオード接続されたｎＭＯＳトランジスタ５ｌと、第２のクロック信号ＣＬＫ２を増幅してＭＯＳキャパシタ５ｅのソースおよびドレインに出力するドライバ５ｍと、信号／ＣＬＫ１を増幅してＭＯＳキャパシタ５ｈのソースおよびドレインに出力するドライバ５ｎと、をさらに備える。
【０１２５】
これにより、昇圧出力端子５ｂの電位は、昇圧電圧ＶＰＰＬＯＷから２つのＭＯＳトランジスタの閾値電圧Ｖｔｈを引いた値（ＶＰＰＬＯＷ−２×Ｖｔｈ）にプリチャージされる。
【０１２６】
このＶＰＰＨｉｇｈ発生回路５は、第２のクロック信号ＣＬＫ２および信号／ＣＬＫ２に応じて、昇圧電圧ＶＰＰＬＯＷを昇圧し、昇圧電圧ＶＰＰＬＯＷよりも高い昇圧電圧ＶＰＰＨｉｇｈを昇圧出力端子５ｂから出力するようになっている。
【０１２７】
また、図１６に示すように、降圧回路であるＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷを降圧し、内部電源電圧である降圧電圧ＶＤＣを発生し、ダミープレートドライバ９に供給するようになっている。
【０１２８】
ここで、図１９は、図１６に示すＶＤＣ発生回路（降圧回路）６の構成の一例を示す回路図である。
【０１２９】
図１９に示すように、降圧回路であるＶＤＣ発生回路６は、図６に示す実施例１の回路構成と比較して、降圧入力端子６ｌとｐＭＯＳトランジスタ６ｈのゲートとの間に接続されたｎＭＯＳトランジスタ６ｍを、さらに有する。
【０１３０】
例えば、初期状態等においては、ｎＭＯＳトランジスタ６ｍのゲートに入力される信号ＳＷを“Ｌｏｗ”レベルに設定することにより、ｐＭＯＳトランジスタ６ｈのゲートに昇圧電圧ＶＰＰＬＯＷを印加して、降圧出力端子７ｂの電位を安定させることができる。なお、降圧動作においては、信号ＳＷを“Ｈｉｇｈ”レベルに設定して、ｎＭＯＳトランジスタ６ｍをオフにする。
【０１３１】
このＶＤＣ発生回路６は、降圧入力端子６ａに印加された昇圧電圧ＶＰＰＬＯＷを降圧することにより、降圧電圧である内部電源電圧ＶＤＣを発生し、降圧出力端子６ｂに出力するようになっている。
【０１３２】
また、図１６に示すように、降圧回路であるＶＡＡ発生回路７は、昇圧電圧ＶＰＰＨｉｇｈを降圧して、メモリセルアレイ（図示せず）に電位を供給するためのアレイ電圧である降圧電圧ＶＡＡを発生し、ロー／カラムデコーダ１０やプレートドライバ１１に供給するようになっている。
【０１３３】
ここで、図２０は、図１６に示すＶＡＡ発生回路（降圧回路）７の構成の一例を示す回路図である。なお、図１６に示すＶＩＮＴ発生回路（降圧回路）８の構成も図２０の回路図と同様である。
【０１３４】
図２０に示すように、降圧回路であるＶＡＡ発生回路７は、図７に示す実施例１の回路構成と比較して、昇圧電圧ＶＰＰＬＯＷが印加される降圧入力端子４０６ａにソースが接続され、ダイオード接続されたｐＭＯＳトランジスタ４０６ｃと、ｐＭＯＳトランジスタ４０６ｃのドレインにドレインが接続されたｎＭＯＳトランジスタ４０６ｄと、ｎＭＯＳトランジスタ４０６ｄのソースと接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ４０６ｅと、降圧入力端子４０６ａにソースが接続され、ｐＭＯＳトランジスタ４０６ｃのゲートにゲートが接続されたｐＭＯＳトランジスタ４０６ｆと、ｐＭＯＳトランジスタ４０６ｆのドレインにドレインが接続され、ｎＭＯＳトランジスタ４０６ｄのソースにソースが接続され、基準電圧ＶＲＥＦがゲートに印加されたｎＭＯＳトランジスタ４０６ｇと、を有する。
【０１３５】
さらに、ＶＡＡ発生回路７は、昇圧電圧ＶＰＰＬＯＷが印加される降圧入力端子４０６ａにソースが接続され、ｐＭＯＳトランジスタ４０６ｆのドレインにゲートが接続され、降圧電圧ＶＤＣを出力する降圧出力端子４０６ｂにドレインが接続されたｐＭＯＳトランジスタ４０６ｈと、ｐＭＯＳトランジスタ４０６ｈのドレインに一端が接続され、昇圧電圧ＶＰＰＬＯＷを分圧した電圧をｎＭＯＳトランジスタ４０６ｄのゲートに出力する分圧回路４０６ｉと、分圧回路４０６ｉの他端と接地との間に接続され、所定の電圧がゲートに印加されたｎＭＯＳトランジスタ４０６ｊと、を有する。
【０１３６】
また、ＶＡＡ発生回路７は、図７に示す実施例１の回路構成と比較して、降圧入力端子４０６ｌとｐＭＯＳトランジスタ４０６ｈのゲートとの間に接続されたｎＭＯＳトランジスタ４０６ｍと、降圧入力端子７ｌとｐＭＯＳトランジスタ７ｈのゲートとの間に接続されたｎＭＯＳトランジスタ７ｍとを、さらに有する。
【０１３７】
例えば、初期状態等においては、ｎＭＯＳトランジスタ４０６ｍ、７ｍのゲートに入力される信号ＳＷＬＯＷ、ＳＷＨｉｇｈを“Ｌｏｗ”レベルに設定することにより、ｐＭＯＳトランジスタ４０６ｈ、７ｈのゲートに昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈを印加して、降圧出力端子７ｂの電位を安定させることができる。なお、降圧動作においては、信号ＳＷＬＯＷを“Ｈｉｇｈ”レベルに設定して、ｎＭＯＳトランジスタ４０６ｍをオフにし、その後信号ＳＷＨｉｇｈを“Ｈｉｇｈ”レベルに設定して、ｎＭＯＳトランジスタ７ｍをオフする。これにより、電荷供給の効率を向上することができる。
【０１３８】
このＶＡＡ発生回路７は、降圧入力端子７ａに印加された昇圧電圧ＶＰＰＨｉｇｈを降圧することにより、降圧電圧ＶＡＡを発生し、降圧出力端子７ｂに出力するようになっている。
【０１３９】
また、図１６に示すように、ＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＨｉｇｈを降圧して、周辺論理回路１２等を駆動するための内部電圧ＶＩＮＴを発生するようになっている。既述のように、図１６に示すＶＩＮＴ発生回路（降圧回路）８の構成も図２０の回路図と同様である。
【０１４０】
このように、実施例４は、ＶＡＡ発生回路７およびＶＩＮＴ発生回路８が、昇圧電圧ＶＰＰＬＯＷおよび昇圧電圧ＶＰＰＨｉｇｈを用いている点において実施例１と異なる。
【０１４１】
次に、以上のような構成を有するメモリシステム４０００の動作の一例について、説明する。図２１は、メモリシステム４０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【０１４２】
実施例１と同様にして基準電圧ＶＲＥＦが立ち上がった後（時刻ｔ２）、ＶＰＰＬＯＷ発生回路が起動し（時刻ｔ３）、ＶＰＰＬＯＷ発生回路４が所定の昇圧電圧ＶＰＰＬＯＷを発生する（時刻ｔ４ａ）。
【０１４３】
なお、このとき、ＶＰＰＬＯＷ発生回路４およびＶＰＰＨｉｇｈ発生回路５は、ＭＯＳキャパジタのゲートがそれぞれＶＤＤ−２×Ｖｔｈ、ＶＰＰＬＯＷ−２×Ｖｔｈにプリチャージされ、該ＭＯＳキャパシタの駆動により昇圧が行われ、電荷が転送される。このため、昇圧電圧ＶＰＰＬＯＷは外部電源電圧ＶＤＤの立ち上がりに追随して上がり、昇圧電圧ＶＰＰＨｉｇｈは昇圧電圧ＶＰＰＬＯＷの立ち上がりに追随して上がる。
【０１４４】
続いて、昇圧電圧ＶＰＰＬｏｗを電源電圧として、ＶＤＣ発生回路６、ＶＡＡ発生回路７およびＶＩＮＴ発生回路８が起動する（時刻ｔ５ａ）。
【０１４５】
続いて、ＶＤＣ発生回路６が昇圧電圧ＶＰＰＬｏｗを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＤＣを発生する（時刻ｔ６ａ）。
【０１４６】
続いて、ＶＰＰＨｉｇｈ発生回路５が起動し、ＶＰＰＨｉｇｈ発生回路５が所定の昇圧電圧ＶＰＰＨｉｇｈを発生する（時刻ｔ４ｂ）。
【０１４７】
続いて、ＶＡＡ発生回路７およびＶＩＮＴ発生回路８が、昇圧電圧ＶＰＰＨｉｇｈを電源電圧として動作する（時刻ｔ５ｃ）。
【０１４８】
続いて、ＶＡＡ発生回路７とＶＩＮＴ発生回路８とが、昇圧電圧ＶＰＰＨｉｇｈを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＩＮＴ及び降圧電圧（アレイ電圧）ＶＡＡを発生する（時刻ｔ６ｂ）。
【０１４９】
このように、本実施例４では、ＶＰＰＬＯＷ発生回路４を昇圧動作させてまず昇圧電圧ＶＰＰＬＯＷのみ立ち上げる。そして、ＶＤＣ発生回路６を降圧動作させる。
【０１５０】
本実施例においては、以下に示す式（１１）の関係がある。このため、降圧電圧（内部電源電圧）ＶＤＣは目標到達電位まで立ち上がるが、降圧電圧（内部電源電圧）ＶＩＮＴ及び降圧電圧（アレイ電圧）ＶＡＡは目標到達電位に立ち上がらない。
ＶＤＣ＜ＶＰＰＬｏｗ＜ＶＡＡ（ＶＩＮＴ）・・・（１１）
【０１５１】
降圧電圧ＶＤＣの立ち上がり後、ＶＰＰＨｉｇｈ発生回路５を昇圧動作させて昇圧電圧ＶＰＰＨｉｇｈを立ち上げて、ＶＰＰＨｉｇｈ発生回路５からＶＡＡ発生回路７とＶＩＮＴ発生回路８に電荷を供給する。そして、ＶＡＡ発生回路７およびＶＩＮＴ発生回路８を降圧動作させる。
【０１５２】
これにより、降圧電圧ＶＤＣの立ち上がり後は、ＶＰＰＬｏｗ発生回路はＶＰＰＨｉｇｈ発生回路５への電荷供給を行う余裕が生まれるので、ＶＰＰＬｏｗ発生回路への負荷を低減することができる。
【０１５３】
以上のように、本実施例に係る内部電源電圧発生回路によれば、より効率的に電圧を供給することができる。
【実施例５】
【０１５４】
本実施例５は、特にＴＣユニット型メモリセルアレイ構成を持つＦｅＲＡＭ（Ｃｈａｉｎ  ＦｅＲＡＭ）に適用した例について説明する。
【０１５５】
ここで、図２２は、本発明の実施例５に係るＴＣユニット型メモリセルアレイ構成を持つ強誘電体メモリ装置の構成の一例を示す回路図である。
【０１５６】
図２２に示すように、強誘電体メモリ装置は、プレート線ＰＬ＜０＞、＜１＞とブロック選択ＭＯＳトランジスタＴｒＢＳ、／ＴｒＢＳとの間で、強誘電体キャパシタＣとＭＯＳトランジスタＴｒ＜０＞〜Ｔｒ＜７＞、／Ｔｒ＜０＞〜／Ｔｒ＜７＞とがそれぞれ並列にチェーン状に接続されて構成されるメモリセルアレイを備える。各ＭＯＳトランジスタＴｒ＜０＞〜Ｔｒ＜７＞、／Ｔｒ＜０＞〜／Ｔｒ＜７＞のゲートには、ワード線ＷＬ＜０＞〜ＷＬ＜７＞がそれぞれ接続されている。また、ブロック選択ＭＯＳトランジスタＴｒＢＳ、／ＴｒＢＳのゲートには、選択線ＢＳ＜０＞、／ＢＳ＜０＞が接続されている。
【０１５７】
さらに強誘電体メモリ装置は、ビット線ＢＬ、／ＢＬに接続されたＭＯＳトランジスタＭ１〜Ｍ７と、ＭＯＳトランジスタＭ１〜Ｍ３のゲートに接続された制御線ＥＱＬと、ＭＯＳトランジスタＭ４、Ｍ５のゲートに接続されたワード線／ＤＷＬ、ＤＷＬと、ＭＯＳトランジスタＭ４、Ｍ５のソースにキャパシタＣ４、Ｃ５を介して接続されたプレート線／ＤＰＬ、ＤＰＬと、を備える。
【０１５８】
さらに、強誘電体メモリ装置は、センスアンプＳ／Ａと、センスアンプＳ／Ａに接続された接地線ＶＳＳおよび電源線ＶＳＡと、ＭＯＳトランジスタＭ６、Ｍ７のゲートに接続された制御線ＣＳＬ＜０＞と、センスアンプＤＱＳ／Ａと、出力線ＤＱ、／ＤＱと、を備える。
【０１５９】
また、図２２に示すように、ワード線ＷＬ＜０＞〜ＷＬ＜７＞、選択線ＢＳ＜０＞、／ＢＳ＜０＞、制御線ＥＱＬ、ワード線／ＤＷＬ、ＤＷＬ、制御線ＣＳＬ＜０＞には、昇圧電圧ＶＰＰ（昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈ）に応じた電圧が供給されている。また、プレート線ＰＬ＜０＞、＜１＞、電源線ＶＳＡには、降圧電圧ＶＡＡが供給されている。また、プレート線／ＤＰＬ、ＤＰＬには、降圧電圧ＶＤＣが供給されている。
【０１６０】
また、図２３は、本発明の一態様である実施例５に係る内部電源電圧発生回路５００を備えたメモリシステム５０００の一例を示すブロック図である。なお、図２３において、特に述べない限り、図１の符号と同じ符号は実施例１と同様の構成を示す。
【０１６１】
図２３に示すように、メモリシステム５０００は、パワーオン検知回路１と、参照電位発生回路２と、基準電位発生回路３と、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、ダミープレートドライバ９と、ロー／カラムドライバ１０と、プレートドライバ１１と、周辺論理回路１２と、ワード線昇圧回路１３と、を備える。
【０１６２】
なお、内部電源電圧発生回路５００は、上記構成のうち、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、により、構成される。
【０１６３】
また、ＶＰＰＬＯＷ発生回路４は、外部電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＰＰＬＯＷを出力するようになっている。また、ＶＰＰＨｉｇｈ発生回路５は、昇圧電圧ＶＰＰＬＯＷを昇圧し、昇圧電圧ＶＰＰＬＯＷよりも高い昇圧電圧ＶＰＰＨｉｇｈを出力するようになっている。
【０１６４】
また、降圧回路であるＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷを降圧し、内部電源電圧である降圧電圧ＶＤＣを発生し、ダミープレートドライバ９に供給するようになっている。
【０１６５】
また、降圧回路であるＶＡＡ発生回路７は、昇圧電圧ＶＰＰＬｏｗを降圧して、メモリセルアレイ（図示せず）に電位を供給するためのアレイ電圧である降圧電圧ＶＡＡを発生し、ロー／カラムデコーダ１０やプレートドライバ１１に供給するようになっている。
【０１６６】
また、ＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＨｉｇｈを降圧して、周辺論理回路１２等を駆動するための内部電圧ＶＩＮＴを発生するようになっている。
【０１６７】
また、ワード線昇圧回路１３は、昇圧電圧ＶＰＰＨｉｇｈに基づいてワード線に供給する電圧を生成するようになっている。
【０１６８】
ここで、ＦｅＲＡＭは、破壊読出しでかつ不揮発性であるため、電源の立ち上げ時にはデータの破壊もしくは誤書き込みに特に注意する必要がある。
【０１６９】
そこで、各種内部電源の立ち上げ方は、ＴＣユニット型メモリセルアレイ構成を持つＦｅＲＡＭ（Ｃｈａｉｎ  ＦｅＲＡＭ）である事も考慮して、１番目：昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈ、２番目：降圧電圧（内部電源電圧）ＶＩＮＴ、３番目：降圧電圧（アレイ電圧）ＶＡＡ／降圧電圧（内部電源電圧）ＶＤＣの順とする。
【０１７０】
昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈを最も先に立ち上げることにより、ＴＣユニット型メモリセルアレイ構成では、強誘電体キャパシタの両電極間がショートし、電位差がかからなくなる。これにより、誤読み出しと誤書き込みを抑制できる。
【０１７１】
また、その後、降圧電圧（内部電源電圧）ＶＩＮＴを２番目に立ち上げることにより、コアを制御する周辺回路を確実に動作させて、コアの誤った選択を行わないようにすることができる。
【０１７２】
そして、最後にコアに直接入る降圧電圧（アレイ電圧）ＶＡＡ／降圧電圧（内部電源電圧）ＶＤＣが立ち上がるようにする。
【０１７３】
このような検討を踏まえて、以上のような構成を有するメモリシステム５０００の動作の一例について、説明する。
【０１７４】
図２４は、メモリシステム５０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【０１７５】
実施例１と同様にして基準電圧ＶＲＥＦが立ち上がった後（時刻ｔ２）、ＶＰＰＬＯＷ発生回路が起動し（時刻ｔ３）、ＶＰＰＬＯＷ発生回路４が所定の昇圧電圧ＶＰＰＬＯＷを発生する（時刻ｔ４ａ）。
【０１７６】
なお、このとき、ＶＰＰＬＯＷ発生回路４およびＶＰＰＨｉｇｈ発生回路５は、ＭＯＳキャパジタのゲートがそれぞれＶＤＤ−２×Ｖｔｈ、ＶＰＰＬＯＷ−２×Ｖｔｈにプリチャージされ、該ＭＯＳキャパシタの駆動により昇圧が行われ、電荷が転送される。このため、昇圧電圧ＶＰＰＬＯＷは外部電源電圧ＶＤＤの立ち上がりに追随して上がり、昇圧電圧ＶＰＰＨｉｇｈは昇圧電圧ＶＰＰＬＯＷの立ち上がりに追随して上がる。
【０１７７】
続いて、ＶＰＰＨｉｇｈ発生回路５が起動し、ＶＰＰＨｉｇｈ発生回路５が所定の昇圧電圧ＶＰＰＨｉｇｈを発生する（時刻ｔ４ｂ）。
【０１７８】
続いて、ＶＩＮＴ発生回路８が、起動する（時刻ｔ５ｂ）。
【０１７９】
続いて、ＶＩＮＴ発生回路８が、昇圧電圧ＶＰＰＨｉｇｈを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＩＮＴを発生する（時刻ｔ６ｂ）。
【０１８０】
続いて、ＶＤＣ発生回路６およびＶＡＡ発生回路７が起動する（時刻ｔ５ａ）。
【０１８１】
続いて、ＶＤＣ発生回路６およびＶＡＡ発生回路７が昇圧電圧ＶＰＰＬｏｗを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＤＣ、降圧電圧（アレイ電圧）ＶＡＡを発生する（時刻ｔ６ａ）。
【０１８２】
このように、各種内部電源の立ち上げ方は、ＴＣユニット型メモリセルアレイ構成を持つＦｅＲＡＭ（Ｃｈａｉｎ  ＦｅＲＡＭ）である事も考慮して、１番目：昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈ、２番目：降圧電圧（内部電源電圧）ＶＩＮＴ、３番目：降圧電圧（アレイ電圧）ＶＡＡ／降圧電圧（内部電源電圧）ＶＤＣの順とする。
【０１８３】
以上のように、本実施例に係る内部電源電圧発生回路によれば、より効率的に電圧を供給することができる。さらに、既述のように、ＦｅＲＡＭの動作をより適正化することができる。
【実施例６】
【０１８４】
本実施例６は、ＤＲＡＭの常誘電体であるＭＯＳキャパシタを強誘電体キャパシタに置き換えて構成したメモリセルアレイを有する、強誘電体メモリ装置に適用した例について説明する。
【０１８５】
ここで、図２５は、本発明の実施例６に係る強誘電体メモリ装置の構成の一例を示す回路図である。
【０１８６】
図２５に示すように、強誘電体メモリ装置は、プレート線ＰＬ＜０＞、＜２＞とビット線ＢＬ＜０＞との間で、強誘電体キャパシタＣ０、Ｃ２とＭＯＳトランジスタＴｒ０、Ｔｒ２とがそれぞれ直列接続され、さらに、プレート線ＰＬ＜１＞、＜３＞とビット線／ＢＬ＜０＞との間で、強誘電体キャパシタＣ１、Ｃ３とＭＯＳトランジスタＴｒ１、Ｔｒ３とがそれぞれ直列接続され構成されるメモリセルアレイを備える。
【０１８７】
各ＭＯＳトランジスタＴｒ０〜Ｔｒ３のゲートには、ワード線ＷＬ＜０＞〜ＷＬ＜７＞がそれぞれ接続されている。また、ブロック選択ＭＯＳトランジスタＴｒＢＳ、／ＴｒＢＳのゲートには、選択線ＢＳ＜０＞、／ＢＳ＜０＞が接続されている。
【０１８８】
さらに強誘電体メモリ装置は、実施例５と同様に、ビット線ＢＬ、／ＢＬに接続されたＭＯＳトランジスタＭ１〜Ｍ７と、ＭＯＳトランジスタＭ１〜Ｍ３のゲートに接続された制御線ＥＱＬと、ＭＯＳトランジスタＭ４、Ｍ５のゲートに接続されたワード線／ＤＷＬ、ＤＷＬと、ＭＯＳトランジスタＭ４、Ｍ５のソースにキャパシタＣ４、Ｃ５を介して接続されたプレート線／ＤＰＬ、ＤＰＬと、を備える。
【０１８９】
さらに、強誘電体メモリ装置は、実施例５と同様に、センスアンプＳ／Ａと、センスアンプＳ／Ａに接続された接地線ＶＳＳおよび電源線ＶＳＡと、ＭＯＳトランジスタＭ６、Ｍ７のゲートに接続された制御線ＣＳＬ＜０＞と、センスアンプＤＱＳ／Ａと、出力線ＤＱ、／ＤＱと、を備える。
【０１９０】
また、ワード線ＷＬ＜０＞〜ＷＬ＜３＞、制御線ＥＱＬ、ワード線／ＤＷＬ、ＤＷＬ、制御線ＣＳＬ＜０＞には、昇圧電圧ＶＰＰ（昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈ）に応じた電圧が供給されている。また、プレート線ＰＬ＜０＞、＜１＞、電源線ＶＳＡには、降圧電圧ＶＡＡが供給されている。また、プレート線／ＤＰＬ、ＤＰＬには、降圧電圧ＶＤＣが供給されている。
【０１９１】
また、図２６は、本発明の一態様である実施例６に係る内部電源電圧発生回路６００を備えたメモリシステム６０００の一例を示すブロック図である。なお、図２６において、特に述べない限り、図１の符号と同じ符号は実施例１と同様の構成を示す。
【０１９２】
図２６に示すように、メモリシステム６０００は、パワーオン検知回路１と、参照電位発生回路２と、基準電位発生回路３と、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、ダミープレートドライバ９と、ロー／カラムドライバ１０と、プレートドライバ１１と、周辺論理回路１２と、ワード線昇圧回路１３と、を備える。
【０１９３】
なお、内部電源電圧発生回路６００は、上記構成のうち、ＶＰＰＬＯＷ発生回路（昇圧回路）４と、ＶＰＰＨｉｇｈ発生回路（昇圧回路）５と、ＶＤＣ発生回路（降圧回路）６と、ＶＡＡ発生回路（降圧回路）７と、ＶＩＮＴ発生回路（降圧回路）８と、により、構成される。
【０１９４】
また、ＶＰＰＬＯＷ発生回路４は、外部電源電圧ＶＤＤを昇圧し、昇圧電圧ＶＰＰＬＯＷを出力するようになっている。また、ＶＰＰＨｉｇｈ発生回路５は、昇圧電圧ＶＰＰＬＯＷを昇圧し、昇圧電圧ＶＰＰＬＯＷよりも高い昇圧電圧ＶＰＰＨｉｇｈを出力するようになっている。
【０１９５】
また、降圧回路であるＶＤＣ発生回路６は、昇圧電圧ＶＰＰＬＯＷを降圧し、内部電源電圧である降圧電圧ＶＤＣを発生し、ダミープレートドライバ９に供給するようになっている。
【０１９６】
また、降圧回路であるＶＡＡ発生回路７は、昇圧電圧ＶＰＰＬｏｗを降圧して、メモリセルアレイ（図示せず）に電位を供給するためのアレイ電圧である降圧電圧ＶＡＡを発生し、ロー／カラムデコーダ１０やプレートドライバ１１に供給するようになっている。
【０１９７】
また、ＶＩＮＴ発生回路８は、昇圧電圧ＶＰＰＬｏｗを降圧して、周辺論理回路１２等を駆動するための内部電圧ＶＩＮＴを発生するようになっている。
【０１９８】
また、ワード線昇圧回路１３は、昇圧電圧ＶＰＰＨｉｇｈに基づいてワード線に供給する電圧を生成するようになっている。
【０１９９】
ここで、ＦｅＲＡＭは、破壊読出しでかつ不揮発性であるため、電源の立ち上げ時にはデータの破壊もしくは誤書き込みに特に注意する必要がある。
【０２００】
そこで、各種内部電源の立ち上げ方は、ＤＲＡＭ型のＦｅＲＡＭの強誘電体キャパシタであることを考慮して、１番目：降圧電圧（内部電源電圧）ＶＩＮＴ、２番目：降圧電圧（アレイ電圧）ＶＡＡ／降圧電圧（内部電源電圧）ＶＤＣ、３番目：昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈの順とする。
【０２０１】
まず、降圧電圧（内部電源電圧）ＶＩＮＴを始めに立ち上げることにより、コアを制御する周辺回路を確実に動作させて、コアの誤った選択を行わないようにすることができる。
【０２０２】
そして、次にコアに直接入る降圧電圧（アレイ電圧）ＶＡＡ／降圧電圧（内部電源電圧）ＶＤＣが立ち上がるようにする。
【０２０３】
そして、ＤＲＡＭ型のＦｅＲＡＭの場合、ワード線が選択されてしまうと誤書き込みや誤読み出しの危険が発生するため、昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈを最後に立ち上げる。
【０２０４】
このような検討を踏まえて、以上のような構成を有するメモリシステム６０００の動作の一例について、説明する。
【０２０５】
図２７は、メモリシステム６０００の各構成要素の信号波形の一例を示すタイミングチャートである。
【０２０６】
実施例５と同様にして基準電圧ＶＲＥＦが立ち上がった後（時刻ｔ２）、ＶＰＰＬＯＷ発生回路が起動し（時刻ｔ３）、ＶＰＰＬＯＷ発生回路４が所定の昇圧電圧ＶＰＰＬＯＷを発生する（時刻ｔ４ａ）。
【０２０７】
なお、このとき、ＶＰＰＬＯＷ発生回路４およびＶＰＰＨｉｇｈ発生回路５は、ＭＯＳキャパジタのゲートがそれぞれＶＤＤ−２×Ｖｔｈ、ＶＰＰＬＯＷ−２×Ｖｔｈにプリチャージされ、該ＭＯＳキャパシタの駆動により昇圧が行われ、電荷が転送される。このため、昇圧電圧ＶＰＰＬＯＷは外部電源電圧ＶＤＤの立ち上がりに追随して上がり、昇圧電圧ＶＰＰＨｉｇｈは昇圧電圧ＶＰＰＬＯＷの立ち上がりに追随して上がる。
【０２０８】
続いて、ＶＩＮＴ発生回路８が、起動する（時刻ｔ５ｄ）。
【０２０９】
続いて、ＶＩＮＴ発生回路８が、昇圧電圧ＶＰＰＬｏｗを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＩＮＴを発生する（時刻ｔ６ｄ）。
【０２１０】
続いて、ＶＤＣ発生回路６およびＶＡＡ発生回路７が起動する（時刻ｔ５ａ）。
【０２１１】
続いて、ＶＤＣ発生回路６およびＶＡＡ発生回路７が昇圧電圧ＶＰＰＬｏｗを電源電圧として降圧し、降圧電圧（内部電源電圧）ＶＤＣ、降圧電圧（アレイ電圧）ＶＡＡを発生する（時刻ｔ６ａ）。
【０２１２】
続いて、ＶＰＰＨｉｇｈ発生回路５が起動し、ＶＰＰＨｉｇｈ発生回路５が所定の昇圧電圧ＶＰＰＨｉｇｈを発生する（時刻ｔ４ｂ）。
【０２１３】
このように、各種内部電源の立ち上げ方は、ＤＲＡＭ型のＦｅＲＡＭの強誘電体キャパシタであることを考慮して、１番目：降圧電圧（内部電源電圧）ＶＩＮＴ、２番目：降圧電圧（アレイ電圧）ＶＡＡ／降圧電圧（内部電源電圧）ＶＤＣ、３番目：昇圧電圧ＶＰＰＬＯＷ、ＶＰＰＨｉｇｈの順とする。
【０２１４】
以上のように、本実施例に係る内部電源電圧発生回路によれば、より効率的に電圧を供給することができる。さらに、既述のように、ＦｅＲＡＭの動作をより適正化することができる。
【符号の説明】
【０２１５】
１  パワーオン検知回路
２  参照電位発生回路
３  基準電位発生回路
４  ＶＰＰＬＯＷ発生回路（昇圧回路）
５  ＶＰＰＨｉｇｈ発生回路（昇圧回路）
６  ＶＤＣ発生回路（降圧回路）
７  ＶＡＡ発生回路（降圧回路）
８  ＶＩＮＴ発生回路（降圧回路）
９  ダミープレートドライバ
１０  ロー／カラムドライバ
１１  プレートドライバ
１２  周辺論理回路
１３  ワード線昇圧回路
１００、４００、５００、６００  内部電源電圧発生回路
１０００、４０００、５０００、６０００  メモリシステム
【図１】
2010244671.tif 000003
【図２】
2010244671.tif 000004
【図３】
2010244671.tif 000005
【図４】
2010244671.tif 000006
【図５】
2010244671.tif 000007
【図６】
2010244671.tif 000008
【図７】
2010244671.tif 000009
【図８】
2010244671.tif 000010
【図９】
2010244671.tif 000011
【図１０】
2010244671.tif 000012
【図１１】
2010244671.tif 000013
【図１２】
2010244671.tif 000014
【図１３】
2010244671.tif 000015
【図１４】
2010244671.tif 000016
【図１５】
2010244671.tif 000017
【図１６】
2010244671.tif 000018
【図１７】
2010244671.tif 000019
【図１８】
2010244671.tif 000020
【図１９】
2010244671.tif 000021
【図２０】
2010244671.tif 000022
【図２１】
2010244671.tif 000023
【図２２】
2010244671.tif 000024
【図２３】
2010244671.tif 000025
【図２４】
2010244671.tif 000026
【図２５】
2010244671.tif 000027
【図２６】
2010244671.tif 000028
【図２７】
2010244671.tif 000029