(57)【要約】【課題】バックアップ機能を有する電源供給回路及び電子デバイスを提供する。【解決手段】システム電源１２から入力される電圧を昇圧して出力する昇圧回路３０と、前記システム電源１２の前記電圧と第１基準電圧（Ｖｒｅｆ）との大小関係を比較する電源監視回路１８と、前記システム電源１２に接続された第１入力端子２４ａと、前記昇圧回路３０の出力側に接続された第２入力端子２４ｂと、前記電源監視回路１８の比較結果に基づいて前記第１入力端子２４ａ及び前記第２入力端子２４ｂの間で相互に切り替え接続される出力端子２４ｃと、を備える電源切り替え回路２４と、を有し、前記電源切り替え回路２４は、前記システム電源１２の前記電圧が前記第１基準電圧（Ｖｒｅｆ）より低い場合、前記出力端子２４ｃを前記第２入力端子２４ｂに接続する。【選択図】図１
2010233380.tif 000002
【特許請求の範囲】
【請求項１】
システム電源から入力される電圧を昇圧して出力する昇圧回路と、
前記システム電源の前記電圧と第１基準電圧との大小関係を比較する電源監視回路と、
前記システム電源に接続された第１入力端子と、前記昇圧回路の出力側に接続された第２入力端子と、前記電源監視回路の比較結果に基づいて前記第１入力端子及び前記第２入力端子の間で相互に切り替え接続される出力端子と、を備える電源切り替え回路と、を有し、
前記電源切り替え回路は、前記システム電源の前記電圧が前記第１基準電圧より低い場合、前記出力端子を前記第２入力端子に接続することを特徴とする電源供給回路。
【請求項２】
前記昇圧回路の前記出力側に、充電及び放電を行うバックアップ電源が接続されたことを特徴とする請求項１に記載の電源供給回路。
【請求項３】
前記バックアップ電源はキャパシタであることを特徴とする請求項１に記載の電源供給回路。
【請求項４】
前記第２入力端子には降圧回路の出力側が接続され、前記降圧回路の入力側が前記昇圧回路側に接続されたことを特徴とする請求項１乃至３のいずれかに記載の電源供給回路。
【請求項５】
前記昇圧回路は、
第１フロートキャパシタと、
前記システム電源に接続された入力キャパシタと、
前記電源切り替え回路側に接続された出力キャパシタと、
前記入力キャパシタ及び前記第１フロートキャパシタにより形成される第１並列回路と、前記入力キャパシタと前記第１フロートキャパシタとの直列回路及び出力キャパシタにより形成される第２並列回路と、をクロックに基づいて交互に切り替え制御する第１スイッチ回路とを有することを特徴とする請求項１乃至４のいずれか１項に記載の電源供給回路。
【請求項６】
前記降圧回路は、
第２フロートキャパシタと、
前記昇圧回路側に接続された第２入力キャパシタと、
前記電源切り替え回路側に接続された第２出力キャパシタと、
前記第２フロートキャパシタと前記第２出力キャパシタとの第２直列回路及び前記第２入力キャパシタにより形成される第３並列回路と、前記第２フロートキャパシタ及び前記第２出力キャパシタにより形成される第４並列回路と、をクロックに基づいて交互に切り替え制御する第２スイッチ回路と、を有することを特徴とする請求項４に記載の電源供給回路。
【請求項７】
前記降圧回路は、
前記電源切り替え回路の出力電圧と第２基準電圧との大小関係を比較する第２電源監視回路と、
前記第２電源監視回路の比較結果に基づいて、前記クロックを前記第２スイッチ回路へ出力するか否かを制御する制御回路と、を有し、
前記制御回路は、
前記出力電圧が前記第２基準電圧より低い場合、前記クロックを前記第２スイッチ回路に出力する制御を行うことを特徴とする請求項６に記載の電源供給回路
【請求項８】
請求項１乃至７のいずれかに記載の電源供給回路を搭載し、前記電源供給回路の出力を電源として駆動するバックアップ対象回路を有することを特徴とする電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源供給回路及び電子デバイスに係り、特に電源のバックアップ行う技術に関する。
【背景技術】
【０００２】
バッテリー駆動可能なポータブルコンピューターにおいては、従来、システム電源投入状態時に、システム電源供給回路の電源を用いて、リアルタイムクロック（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）装置の回路に動作用電源を供給するとともに専用電池（リアルタイムクロックバッテリー）に充電電源を供給していた（特許文献１、特許文献２参照）。その際、リアルタイムクロックの専用電池は、システム駆動に供されるメインバッテリーに比べて容量が著しく小さく、従って充電電流はシステム消費電流に比べて極わずかであるが、小容量のため特性劣化が生じると短い周期で充電を行う必要がある。
【０００３】
したがって、従来では、システムを比較的短時間内で頻繁に使用している際は、そのシステム稼動の都度、リアルタイムクロック装置の専用電池に充電が行われることから電源遮断状態時においてもリアルタイムクロック回路が正常に動作し、保存データが失われることはないが、長時間にわたって使用しないときは、リアルタイムクロック装置の専用電池が放電し、同電池の過放電によりリアルタイムクロック回路の保存データが失われる。
【０００４】
このような問題を解決するため特許文献３においては、図５に示すように、システム電源投入状態時において、ＶＣＣ電源が逆流防止ダイオードＤ１を介してリアルタイムクロック回路２１７Ａに動作用電源として供給されるとともに、抵抗Ｒ１を介してリアルタイムクロックバッテリー２１７Ｂに充電用電源として供給される第１の電源供給回路と、システム電源遮断状態時において、バックアップ電源（ＶＢＫ）が逆流防止ダイオードＤ２および抵抗Ｒ２を介してリアルタイムクロックバッテリー２１７Ｂに充電用電源として供給される第２の電源供給回路とを有して、リアルタイムクロックバッテリー２１７Ｂに、システム電源のオン／オフ状態に拘わらず常時充電が行われるリアルタイムクロック装置２１７が開示されている。
【０００５】
これにより、システムを長期にわたって使用しない場合であっても（システム電源の投入間隔が開いても）リアルタイムクロックバッテリー２１７Ｂ（リアルタイムクロック専用電池）の過放電を回避でき、これによりリアルタイムクロック回路のデータ保存動作を長時間にわたり正常に維持することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭４８−２５４６３号公報
【特許文献２】特開平５−１５２８４６号公報
【特許文献３】特開平８−１３０４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし最近は、省電力化のため、システム電源の電圧を下げた仕様が一般的になってきている。このため、バックアップ用の電池及びキャパシタ（容量素子）のチャージ電圧も下がり、これにより電池及びキャパシタの放電時間が短くなるという問題があった。
【０００８】
そこで本発明は上記問題点に着目し、低電圧化されたシステム電源においてもバックアップ用の電池及びキャパシタの放電時間を充分に維持することが可能な電源供給回路、電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
［適用例１］システム電源から入力される電圧を昇圧して出力する昇圧回路と、前記システム電源の前記電圧と第１基準電圧との大小関係を比較する電源監視回路と、前記システム電源に接続された第１入力端子と、前記昇圧回路の出力側に接続された第２入力端子と、前記電源監視回路の比較結果に基づいて前記第１入力端子及び前記第２入力端子の間で相互に切り替え接続される出力端子と、を備える電源切り替え回路と、を有し、前記電源切り替え回路は、前記システム電源の前記電圧が前記第１基準電圧より低い場合、前記出力端子を前記第２入力端子に接続することを特徴とする電源供給回路。
【００１０】
上記構成により、昇圧回路の出力電圧はシステム電源の電圧より高くすることができるので、昇圧回路によりキャパシタ等のバックアップ用電源に大きな電圧を印加することができ、バックアップ用電源の放電時間を延ばすことにより、バックアップ対象回路の駆動を安定的に行うことができる。また第１入力端子及び第２入力端子が同時に出力端子に接続されることがないので、昇圧回路側からの給電がシステム電源側に逆流することはなく、昇圧回路からバックアップ対象回路側に確実に給電して、昇圧回路の給電のロスを回避することができる。
【００１１】
［適用例２］前記昇圧回路の前記出力側に、充電及び放電を行うバックアップ電源が接続されたことを特徴とする適用例１に記載の電源供給回路。
上記構成により、バックアップ対象回路の駆動を安定的に行うバックアップ電源を備えた電源供給回路を提供できる。
【００１２】
［適用例３］前記バックアップ電源はキャパシタであることを特徴とする適用例１に記載の電源供給回路。
上記構成により、システム電源が供給されているとき、キャパシタには昇圧回路により昇圧された電圧が印加され、電荷を保持することになる。そしてシステム電源がストップするとキャパシタに蓄えられた電荷をバックアップ対象回路側に放電することによりバックアップ対象回路側に給電するので、システム電源が停止しても簡単な構成でバックアップ対象回路側の駆動の停止を防止できる。
【００１３】
［適用例４］前記第２入力端子には降圧回路の出力側が接続され、前記降圧回路の入力側が前記昇圧回路側に接続されたことを特徴とする適用例１乃至３のいずれかに記載の電源供給回路。
【００１４】
上記構成により、昇圧された電圧を降圧させてバックアップ対象回路側に出力することができるので、バックアップ対象回路側の消費電力を低減して放電時間を延長することができる。
【００１５】
［適用例５］前記昇圧回路は、第１フロートキャパシタと、前記システム電源に接続された入力キャパシタと、前記電源切り替え回路側に接続された出力キャパシタと、前記入力キャパシタ及び前記第１フロートキャパシタにより形成される第１並列回路と、前記入力キャパシタと前記第１フロートキャパシタとの直列回路及び出力キャパシタにより形成される第２並列回路と、をクロックに基づいて交互に切り替え制御する第１スイッチ回路とを有することを特徴とする適用例１乃至４のいずれかに記載の電源供給回路。
【００１６】
上記構成により、第１フロートキャパシタは、充電時に入力キャパシタと並列に接続されるとともにシステム電源により充電され、放電時に入力キャパシタと直列に接続され、この直列回路と出力キャパシタが並列に接続されるため、簡単な構成で出力キャパシタにおいて昇圧が可能となる。
【００１７】
［適用例６］前記降圧回路は、第２フロートキャパシタと、前記昇圧回路側に接続された第２入力キャパシタと、前記電源切り替え回路側に接続された第２出力キャパシタと、前記第２フロートキャパシタと前記第２出力キャパシタとの第２直列回路及び前記第２入力キャパシタにより形成される第３並列回路と、前記第２フロートキャパシタ及び前記第２出力キャパシタにより形成される第４並列回路と、をクロックに基づいて交互に切り替え制御する第２スイッチ回路と、を有することを特徴とする適用例４に記載の電源供給回路。
【００１８】
上記構成により、第２フロートキャパシタは、充電時に第２入力キャパシタと並列に接続されるとともに第２出力キャパシタと直列に接続されるため、第２入力キャパシタに掛かる電圧を第２フロートキャパシタと第２出力キャパシタとで分圧することになる。そして放電時には第２フロートキャパシタと第２出力キャパシタとが並列に接続されるため、降圧回路の出力電圧は第２入力キャパシタに係る電圧より低くなるため、簡単な構成で降圧が可能となる。
【００１９】
［適用例７］前記降圧回路は、前記電源切り替え回路の出力電圧と第２基準電圧との大小関係を比較する第２電源監視回路と、前記第２電源監視回路の比較結果に基づいて、前記クロックを前記第２スイッチ回路へ出力するか否かを制御する制御回路と、を有し、前記制御回路は、前記出力電圧が前記第２基準電圧より低い場合、前記クロックを前記第２スイッチ回路に出力する制御を行うことを特徴とする適用例６に記載の電源供給回路
【００２０】
上記構成により、第２基準電圧を基準として降圧回路のＯＮ／ＯＦＦ制御が可能なので、キャパシタ等からの給電が降圧回路においてロスすることを低減して、放電時間を延ばすことができる。
【００２１】
［適用例８］適用例１乃至７のいずれかに記載の電源供給回路を搭載し、前記電源供給回路の出力を電源として駆動するバックアップ対象回路を有することを特徴とする電子デバイス。
【００２２】
上記構成により、システム電源が不安定となっても安定的にバックアップ対象回路を駆動できる電子デバイスとなる。とくにバックアップ対象回路が発振回路の場合はクロックを発振回路から取り出すことができるので、他の発振回路を搭載する必要が無く電子デバイスを小型化することができる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態に係る電源供給回路の回路図である。
【図２】第１実施形態に係る昇圧回路の回路図である。
【図３】第２実施形態に係る電源供給回路の回路図である。
【図４】第２実施形態に係る降圧回路の回路図である。
【図５】従来技術に係るバックアップ回路の回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００２５】
第１実施形態に係る電源供給回路の回路図を図１に示す。第１実施形態に係る電源供給回路１０は、システム電源１２から入力される電圧を昇圧して出力する昇圧回路３０と、前記システム電源１２の前記電圧と第１基準電圧（Ｖｒｅｆ）との大小関係を比較する電源監視回路１８と、前記システム電源１２に接続された第１入力端子２４ａと、前記昇圧回路３０の出力側に接続された第２入力端子２４ｂと、前記電源監視回路１８の比較結果に基づいて前記第１入力端子２４ａ及び前記第２入力端子２４ｂの間で相互に切り替え接続される出力端子２４ｃと、を備える電源切り替え回路２４と、を有し、前記電源切り替え回路２４は、前記システム電源１２の前記電圧が前記第１基準電圧（Ｖｒｅｆ）より低い場合、前記出力端子２４ｃを前記第２入力端子２４ｂに接続する構成を有しており、出力端子２４ｃはバックアップ対象回路であるリアルタイムクロック回路１４に接続している。
【００２６】
リアルタイムクロック回路１４は、３２７６８Ｈｚで振動する圧電振動子１４ａを分周器（不図示）で１Ｈｚにまで分周し、１Ｈｚにまで分周されたクロックをトリガとしてメモリーに書き込まれている時刻データをアップデートしつつ外部に時刻データを出力するものである。分周器（不図示）は第０分周（３２７６８Ｈｚ）から第１５分周（１Ｈｚ）までの１６種類のクロックを出力可能となるため、分周されたクロック１６を後述の昇圧回路及び降圧回路に出力することができる。
【００２７】
電源監視回路１８は、システム電源の電圧と第１基準電圧（Ｖｒｅｆ）の大小関係を信号に変換して出力するコンパレータであり、第１オペアンプ２０により構成される。第１オペアンプ２０の入力２０ａ（＋）側がシステム電源１２に接続され、第１オペアンプ２０の反転入力２０ｂ（−）側に第１基準電圧（Ｖｒｅｆ）が印加される。そして入力２０ａ側の電圧は第１基準電圧（Ｖｒｅｆ）を中心として反転増幅され、信号２２として出力される。よって、システム電源１２の電圧が第１基準電圧（Ｖｒｅｆ）より高い場合は、信号２２は電圧の高い信号（Ｈ）を出力し、逆にシステム電源１２の電圧が第１基準電圧（Ｖｒｅｆ）より低い場合は電圧の低い信号（Ｌ）を出力する。
【００２８】
電源切り替え回路２４は、Ｎ型の第１ＭＯＳトランジスタ２６、第２ＭＯＳトランジスタ２８、インバータ３０により構成されている。第１ＭＯＳトランジスタ２６の一端２６ｂ及び第２ＭＯＳトランジスタ２８の一端２８ｂは互いに接続され、その接続中点が出力端子２４ｃと接続されている。そして第１ＭＯＳトランジスタ２６の他端２６ｃは第１入力端子２４ａと接続され、第２ＭＯＳトランジスタ２８の他端２８ｃは第２入力端子２４ｂに接続されている。また第１ＭＯＳトランジスタ２６のゲート端子２６ａは信号入力端子２４ｄに接続され、第２ＭＯＳトランジスタ２８はインバータ３０を介して信号入力端子２４ｄに接続されている。
【００２９】
第１ＭＯＳトランジスタ２６及び第２ＭＯＳトランジスタ２８は、ゲートに入力される信号がＨのときにＯＮ（導通）となり、ＬのときにＯＦＦ（非導通）となる。よって、システム電源１２が第１基準電圧（Ｖｒｅｆ）より高い場合は信号がＨとなるため、ゲート端子２６ａに信号Ｈが入力されて第１ＭＯＳトランジスタ２６がＯＮとなり、ゲート端子２８ａに信号Ｌが入力されて第２ＭＯＳトランジスタ２８がＯＦＦとなる。逆にシステム電源１２が第１基準電圧より低い場合（システム電源１２が遮断された場合）、第１ＭＯＳトランジスタ２６がＯＦＦとなり、第２ＭＯＳトランジスタ２８がＯＦＦとなる。よって第１ＭＯＳトランジスタ２６及び第２ＭＯＳトランジスタ２８が同時にＯＮとなることはないので、昇圧回路３０側の給電がシステム電源１２側に逆流することはなく、キャパシタからの給電をリアルタイムクロック回路１４に対して無駄なく行うことができる。
【００３０】
図２に昇圧回路の回路図を示す。昇圧回路３０は、システム電源１２から入力される電圧を昇圧して昇圧電圧を出力する回路である。昇圧回路３０は、図２（ａ）（ｂ）に示すように、第１フロートキャパシタ３２と、システム電源１２に接続された入力キャパシタ３４と、電源切り替え回路２４側に接続された出力キャパシタ３６と、入力キャパシタ３４及び第１フロートキャパシタ３２により形成される第１並列回路５０と、入力キャパシタ３４と第１フロートキャパシタ３２との直列回路５２及び出力キャパシタ３６により形成される第２並列回路５４と、をクロック１４に基づいて交互に切り替え制御する第１スイッチ回路３８とを有する構成である。なお入力キャパシタ３４は第１スイッチ回路３８による切り替え制御に関わらず常時システム電源１２により充電される。
【００３１】
図２（ａ）に示すように、第１スイッチ回路３８は、Ｎ型の第３ＭＯＳトランジスタ４０、第４ＭＯＳトランジスタ４２、第５ＭＯＳトランジスタ４４、第６ＭＯＳトランジスタ４６、インバータ４８により構成されている。
【００３２】
第３ＭＯＳトランジスタ４０は、ベース端子４０ｃがクロック１６に接続され、一端４０ａを入力キャパシタ３４の一端３４ａ及び第６ＭＯＳトランジスタ４６の他端４６ｂに接続され、他端４０ｂが第１フロートキャパシタ３２の一端３２ａ及び第５ＭＯＳトランジスタ４４の一端４４ａに接続されている。
【００３３】
第４ＭＯＳトランジスタ４２は、ベース端子４２ｃがクロック１６に接続され、一端４２ａが入力キャパシタ３４の他端３４ｂに接続され、他端４２ｂが第１フロートキャパシタ３２の他端３２ｂ及び第６ＭＯＳトランジスタ４６の一端４６ａに接続されている。
【００３４】
第５ＭＯＳトランジスタ４４は、ベース端子４４ｃがインバータ４８を介してクロック１６に接続され、一端４４ａが第３ＭＯＳトランジスタ４０の他端４０ｂ及び第１フロートキャパシタ３２の一端３２ａに接続され、他端４４ｂが出力キャパシタ３６の一端３６ａに接続されている。
【００３５】
第６ＭＯＳトランジスタ４６は、ベース端子４６ｃがインバータ４８を介してクロック１６に接続され、一端４６ａが第１フロートキャパシタ３２の他端３２ｂ及び第４ＭＯＳトランジスタ４２の他端４２ｂに接続され、他端４６ｂが入力キャパシタ３４の一端３４ａ及び第３ＭＯＳトランジスタ４０の一端４０ａに接続されている。さらに入力キャパシタ３４の他端３４ｂ及び出力キャパシタ３６の他端３６ｂは接地されている。
【００３６】
各ＭＯＳトランジスタにおいてベース端子に電圧の高いクロックの成分が入ったときはＯＮ（導通）となり、電圧の低いクロックの成分が入力されたときはＯＦＦ（非導通）となる。第３ＭＯＳトランジスタ４０及び第４ＭＯＳトランジスタ４２がＯＮ（導通）のとき、第５ＭＯＳトランジスタ４４及び第６ＭＯＳトランジスタ４６がＯＦＦ（非導通）となる（Ｐｈａｓｅ１）。このとき第１スイッチ回路３８は、図２（ｂ）に示すように入力キャパシタ３４及び第１フロートキャパシタ３２により形成される第１並列回路５０となり、第１フロートキャパシタ３２も入力キャパシタ３４及びシステム電源１２により充電される。
【００３７】
一方、第３ＭＯＳトランジスタ４０及び第４ＭＯＳトランジスタ４２がＯＦＦ（非導通）のとき、第５ＭＯＳトランジスタ４４及び第６ＭＯＳトランジスタ４６がＯＮ（導通）となる（Ｐｈａｓｅ２）。このとき第１スイッチ回路３８は、図２（ｂ）に示すように、入力キャパシタ３４と第１フロートキャパシタ３２の直列回路５２及び出力キャパシタ３６により形成される第２並列回路５４となり、出力キャパシタ３６は、入力キャパシタ３４に係る電圧と第１フロートキャパシタ３２に掛かる電圧を足し合わせた昇圧電圧５６により充電するとともに出力キャパシタ３６から昇圧電圧５６が出力キャパシタ３６の容量に応じてリアルタイムクロック回路１４側に給電されることになる。よって第１スイッチ回路３８はＰｈａｓｅ１とＰｈａｓｅ２とをクロック１６の周期と同期して交互に繰り返すことになるが、クロック１６として各キャパシタの充電に必要な時定数程度の周期のものを入力することにより、出力キャパシタ３６においてシステム電源１２の電圧を昇圧して、クロック１６の周期に合わせて昇圧電圧５６を断続的に出力することができる。
【００３８】
昇圧回路３０の出力側には大容量のバックアップ電源用キャパシタ５８（または２次電池）が並列に接続され、バックアップ電源用キャパシタ５８と昇圧回路３０との間には逆流防止のためのダイオード６０が介装されている。バックアップ電源用キャパシタ５８には昇圧回路３０から断続的に出力される昇圧電圧５６が入力されて充電され、バックアップ電源用キャパシタ５８に掛かる電圧が昇圧電圧５６と同じになるまで充電される。そしてバックアップ電源用キャパシタ５８は電源切り替え回路２４の第２入力端子２４ｂがＯＮとなった場合、すなわちシステム電源１２が第１基準電圧（Ｖｒｅｆ）より低くなった場合に、リアルタイムクロック回路１４側に昇圧電圧５６を給電することになる。
【００３９】
よって上記構成により、システム電源１２が第１基準電圧（Ｖｒｅｆ）より高い場合は、システム電源１２がリアルタイムクロック回路１４に給電し、逆に第１基準電圧（Ｖｒｅｆ）より低い場合（システム電源が遮断された場合）は、バックアップ電源用キャパシタ５８（または２次電池）がリアルタイムクロック回路１４に給電することになる。
【００４０】
第２実施形態に係る電源供給回路７０の回路図を図３に示す。第２実施形態に係る電源供給回路７０は第１実施形態に係る電源供給回路７０において、第２入力端子２４ｂには降圧回路７２の出力側が接続され、前記降圧回路７２の入力側が前記昇圧回路３０側に接続された構成を有している。
【００４１】
降圧回路７２はバックアップ電源用キャパシタ５８（または２次電池）からの給電の電圧を下げてリアルタイムクロック回路１４側に出力するものである。これによりバックアップ電源用キャパシタ５８の放電量を制限して放電時間を延ばすことができる。
【００４２】
図４（ａ）、（ｂ）に降圧回路の回路図を示す。降圧回路７２は、第２フロートキャパシタ７４と、昇圧回路３０側に接続された第２入力キャパシタ７６と、電源切り替え回路２４側に接続された第２出力キャパシタ７８と、第２フロートキャパシタ７４と第２出力キャパシタ７６との第２直列回路１０２及び前記第２入力キャパシタ７６により形成される第３並列回路１０４と、第２フロートキャパシタ７４及び前記第２出力キャパシタ７８により形成される第４並列回路１０６と、をクロック１６に基づいて交互に切り替え制御する第２スイッチ回路８０と、を有する。さらに降圧回路７２は、電源切り替え回路２４の出力電圧と第２基準電圧（Ｖｒｅｆ２）との大小関係を比較する第２電源監視回路８２と、第２電源監視回路８２の比較結果に基づいて、クロック１６を第２スイッチ回路８０へ出力するか否かを制御する制御回路８８と、を有し、制御回路８８は、前記出力電圧が第２基準電圧（Ｖｒｅｆ２）より低い場合、クロック１６を第２スイッチ回路８０に出力する制御を行う構成を有する。
【００４３】
第２電源監視回路８２は、電源切り替え回路２４の出力電圧と第２基準電圧（Ｖｒｅｆ２）との大小関係を第２信号８４に変換して出力するコンパレータであり、第２オペアンプ８６により構成される。第２オペアンプ８６の入力８６ａ（＋）側が電源切り替え回路２４の出力端子２４ｃ（Ｒ）に接続され、第２オペアンプ８６の反転入力８６ｂ（−）側に第２基準電圧（Ｖｒｅｆ２）が印加される。そして入力８６ａ側の電圧は第２基準電圧（Ｖｒｅｆ２）を中心として反転増幅され、第２信号８４として出力される。よって、電源切り替え回路２４の出力電圧が第２基準電圧（Ｖｒｅｆ２）より高い場合は、第２信号８４は電圧の低い信号（Ｌ）を出力し、逆に電源切り替え回路２４の出力電圧が第２基準電圧（Ｖｒｅｆ２）より低い場合は電圧の高い信号（Ｈ）を出力する。
【００４４】
制御回路８８は、第２信号８４をゲートして降圧回路７２に入力されるクロック１６のＯＮ／ＯＦＦ制御を行うものであり、Ｎ型の第７ＭＯＳトランジスタ９０により構成される。第７ＭＯＳトランジスタ９０のゲート端子９０ｃは第２電源監視回路８２の出力と接続され、一端９０ａが第２スイッチ回路８０に接続され、他端９０ｂがリアルタイムクロック回路１４のクロック１６に接続される。よって制御回路８８は第２信号８４がＬのとき、すなわち電源切り替え回路２４の出力電圧が第２基準電圧（Ｖｒｅｆ２）より高い場合はＯＦＦとなり第２スイッチ回路８０に入力されるクロック１６を遮断し、逆にＨのとき、すなわち電源切り替え回路２４の出力電圧が第２基準電圧（Ｖｒｅｆ２）より低い場合はＯＮとなりクロックを導通する。
【００４５】
第２スイッチ回路８０は、Ｎ型の第８ＭＯＳトランジスタ９２、第９ＭＯＳトランジスタ９４、第１０ＭＯＳトランジスタ９６、第１１ＭＯＳトランジスタ９８、インバータ１００を有する。
【００４６】
第８ＭＯＳトランジスタ９２は、ゲート端子９２ｃが制御回路８８の一端８８ａに接続され、一端９２ａが第２入力キャパシタ７６の一端７６ａに接続され、他端９２ｂが第２フロートキャパシタ７４の一端７４ａ及び第１０ＭＯＳトランジスタ９６の一端９６ａに接続されている。
【００４７】
第９ＭＯＳトランジスタ９４は、ゲート端子９４ｃが制御回路８８の一端８８ａに接続され、一端９４ａが第２フロートキャパシタ７４の他端７４ｂ及び第１１ＭＯＳトランジスタ９８の一端９８ａに接続され、他端９４ｂが第１０ＭＯＳトランジスタ９６の他端９６ｂ及び第２出力キャパシタ７８の一端７８ａに接続されている。
【００４８】
第１０ＭＯＳトランジスタ９６は、ゲート端子９６ｃがインバータ１００を介して制御回路８８の一端８８ａと接続され、一端９６ａが第８ＭＯＳトランジスタ９２の他端９２ｂ及び第２フロートキャパシタ７４の一端７４ａに接続され、他端９６ｂが第９ＭＯＳトランジスタ９４の他端９４ｂ及び第２出力キャパシタ７８の一端７８ａと接続されている。
【００４９】
第１１ＭＯＳトランジスタ９８は、ゲート端子９８ｃがインバータ１００を介して制御回路８８の一端８８ａに接続され、一端９８ａが第２フロートキャパシタ７４の他端７４ｂ及び第９ＭＯＳトランジスタ９４の一端９４ａと接続され、他端９８ｂが第２入力キャパシタ７６の他端７６ｂ及び第２出力キャパシタ７８の他端７８ｂに接続されるとともに接地される。
【００５０】
第８ＭＯＳトランジスタ９２及び第９ＭＯＳトランジスタ９４がＯＮ（導通）のとき、第１０ＭＯＳトランジスタ９６及び第１１ＭＯＳトランジスタ９８がＯＦＦ（非導通）となる（Ｐｈａｓｅ１）。このとき第２スイッチ回路８０は、図４（ｂ）に示すように第２フロートキャパシタ７４と第２出力キャパシタ７８との第２直列回路１０２及び第２入力キャパシタ７６により形成された第３並列回路１０４となる。このときシステム電源１２の電圧をＶとすると第２フロートキャパシタ７４に掛かる電圧はＣＦ・Ｖ／（ＣＦ＋ＣＯ）となり、第２出力キャパシタ７８に掛かる電圧はＣＯ・Ｖ／（ＣＦ＋ＣＯ）となり、第２入力キャパシタ７６に係る電圧Ｖが分圧されてそれぞれ充電される。
【００５１】
一方、第８ＭＯＳトランジスタ９２及び第９ＭＯＳトランジスタ９４がＯＦＦ（非導通）のとき、第１０ＭＯＳトランジスタ９６及び第１１ＭＯＳトランジスタ９８がＯＮ（導通）となる（Ｐｈａｓｅ２）。このとき第２スイッチ回路８０は、図４（ｂ）に示すように、第２フロートキャパシタ７４及び第２出力キャパシタ７８により形成される第４並列回路１０６となる。よって第２フロートキャパシタ７４及び第２出力キャパシタ７８は各キャパシタの容量に応じてリアルタイムクロック回路１４側に降圧電圧１０８を給電することができる。
【００５２】
よって第２スイッチ回路８０はＰｈａｓｅ１とＰｈａｓｅ２とをクロック１６の周期と同期して交互に繰り返すことになるが、クロック１６として各キャパシタの充電に必要な時定数程度の周期のものを入力することにより、第２フロートキャパシタ７４及び第２出力キャパシタ７８による降圧電圧１０８を断続的生成することができる。
【００５３】
なお、上述のようにリアルタイムクロック回路１４の消費電力は非常に小さいが、入力される電圧が適正な電圧より高くすると消費電力が大きくなる傾向がある。よって、第２実施形態のように降圧回路７２により適正な電圧（第２基準電圧）とすることによりリアルタイムクロック回路１４での電力消費を削減してキャパシタ等の放電時間を延ばすことができる。
【００５４】
また降圧回路７２は、システム電源１２が遮断されたときに駆動するものであるが、頻繁に駆動させると降圧回路７２において動作ロスが発生してバックアップ電源用キャパシタ５８（２次電池）の給電ロスとなるため、なるべく駆動させないように制御することが望ましい。よって降圧回路７２は、第２電源監視回路８２及び制御回路８８を用いて、電源切り替え回路２４の出力電圧（降圧電圧１０８）が第２基準電圧（Ｖｒｅｆ２）より低くなった場合のみクロック１６を入力して、降圧回路７２を動作させ第２フロートキャパシタ７４及び第２出力キャパシタ７８に充電して降圧電圧１０８を生成し、電源切り替え回路２４の出力電圧（降圧電圧１０８）が第２基準電圧（Ｖｒｅｆ２）より高くなったらクロック１６を遮断して降圧回路７２の動作を停止させ、リアルタイムクロック回路１４側へ降圧電圧１０８を給電して上述のロスを低減している。
【００５５】
以上述べたように本実施形態に係る電源供給回路１０、７０は、昇圧回路３０の出力電圧はシステム電源１２の電圧より高くすることができるので、昇圧回路３０によりバックアップ用のキャパシタ等に大きな電圧を印加することができ、キャパシタ等の放電時間を延ばすことにより、バックアップ対象回路（リアルタイムクロック回路１４）の駆動を安定的に行うことができる。また第１入力端子２４ａ及び第２入力端子２４ｂが同時に出力端子２４ｃに接続されることがないので、昇圧回路３０側からの給電がシステム電源１２側に逆流することはなく、昇圧回路３０からバックアップ対象回路（リアルタイムクロック回路１４）側に確実に給電して、昇圧回路３０の給電のロスを回避することができる。
【００５６】
また、システム電源１２が供給されているとき、バックアップ電源用キャパシタ５８には昇圧回路３０により昇圧された電圧が印加され、電荷を保持することになる。そしてシステム電源１２がストップするとバックアップ電源用キャパシタ５８に蓄えたれた電荷をバックアップ対象回路側（リアルタイムクロック回路１４）に放電することによりバックアップ対象回路側に給電するので、システム電源１２が停止しても簡単な構成でバックアップ対象回路側の駆動の停止を防止できる。さらにバックアップ電源用キャパシタ５８に替わって２次電池を用いることにより放電時間を大幅に延ばすことができる。
【００５７】
また昇圧回路３０において、第１フロートキャパシタ３２は、充電時（Ｐｈａｓｅ１）に入力キャパシタ３４と並列に接続されるとともにシステム電源１２により充電され、放電時（Ｐｈａｓｅ２）に入力キャパシタと直列に接続され，この直列回路５２と出力キャパシタ３６が並列に接続されるため、簡単な構成で出力キャパシタにおいて昇圧が可能となる。
【００５８】
第２実施形態で述べたように、降圧回路７２を用いることで昇圧電圧５６を降圧させてバックアップ対象回路側に降圧電圧１０８を出力することができるので、バックアップ対象回路側の消費電力を低減して放電時間を延長することができる。
【００５９】
また降圧回路７２において、第２フロートキャパシタ７４は、充電時（Ｐｈａｓｅ１）に第２出力キャパシタに直列で接続され、第２直列回路１０４と第２入力キャパシタ７６とが並列に接続されるため、第２入力キャパシタ７６に掛かる電圧を第２フロートキャパシタ７４と第２出力キャパシタ７８とで分圧することになる。そして放電時（Ｐｈａｓｅ２）には第２フロートキャパシタ７４と第２出力キャパシタ７８とが並列に接続されるため、降圧回路７２の出力電圧は第２入力キャパシタ７６に係る電圧より低くなるため、簡単な構成で降圧が可能となる。
【００６０】
さらに降圧回路７２は、第２基準電圧（Ｖｒｅｆ２）を基準として降圧回路７２のＯＮ／ＯＦＦ制御が可能なので、バックアップ電源用キャパシタ５８等からの給電が降圧回路７２においてロスすることを低減して、放電時間を延ばすことができる。
【００６１】
いずれの実施形態においてもクロック源をリアルタイムクロック回路１４等の発振回路から取っているので、クロック１６を確実に得ることができ、昇圧回路３０及び降圧回路７２の駆動を安定的に行うことができる。
【００６２】
さらにいずれの実施形態に係る電源供給回路１０、７０を搭載し、前記電源供給回路１０．７０の出力を電源として駆動するバックアップ対象回路を有する電子デバイス（不図示）を構築すすることができる。これにより、システム電源１２が不安定となっても安定的にバックアップ対象回路を駆動できる電子デバイス（不図示）となる。とくにバックアップ対象回路が発振回路の場合はクロック１６を発振回路から取り出すことができるので、他の発振回路を搭載する必要が無く電子デバイス（不図示）を小型化することができる。
【符号の説明】
【００６３】
１０………電源供給回路、１２………システム電源、１４………リアルタイムクロック回路、１６………クロック、１８………電源監視回路、２０………第１オペアンプ、２２………信号、２４………電源切り替え回路、２６………第１ＭＯＳトランジスタ、２８………第２ＭＯＳトランジスタ、２９………インバータ、３０………昇圧回路、３２………第１フロートキャパシタ、３４………入力キャパシタ、３６………出力キャパシタ、３８………第１スイッチ回路、４０………第３ＭＯＳトランジスタ、４２………第４ＭＯＳトランジスタ、４４………第５ＭＯＳトランジスタ、４６………第６ＭＯＳトランジスタ、４８………インバータ、５０………第１並列回路、５２………直列回路、５４………第２並列回路、５６………昇圧電圧、５８………バックアップ電源用キャパシタ、６０………ダイオード、７０………電源供給回路、７２………降圧回路、７４………第２フロートキャパシタ、７６………第２入力キャパシタ、７８………第２出力キャパシタ、８０………第２スイッチ回路、８２………第２電源監視回路、８４………第２信号、８６………第２オペアンプ、８８………制御回路、９０………第７ＭＯＳトランジスタ、９２………第８ＭＯＳトランジスタ、９４………第９ＭＯＳトランジスタ、９６………第１０ＭＯＳトランジスタ、９８………第１１ＭＯＳトランジスタ、１００………インバータ、１０２………第２直列回路、１０４………第３並列回路、１０６………第４並列回路、１０８………降圧電圧、２１７………リアルタイムクロック装置、２１７Ａ………リアルタイムクロック回路、２１７Ｂ………リアルタイムクロックバッテリー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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