(57)【要約】【課題】  サドルフィン形態のチャンネルを形成する際に、ゲートパターンとプラグとの間のブリッジ発生を防止することが可能な半導体素子およびその製造方法を提供する。【解決手段】  半導体素子は、半導体基板と、半導体基板内に活性領域を限定するように形成された素子分離膜と、活性領域および素子分離膜に形成されたゲート用リセスパターンと、リセスパターン内およびリセスパターン上に形成されたゲートパターンと、ゲートパターンを覆うように形成されたゲートスペーサとを含み、ゲート用リセスパターンは、活性領域では第１深さを有し、素子分離膜では第１深さよりも深い第２深さを有し、ゲートパターンと素子分離膜のゲート用リセスパターン上部側面との間には空間が形成されて、ゲートスペーサが前記空間を埋め立てる。【選択図】  図２
2010157673.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板内に活性領域を画定するように形成された素子分離膜と、
前記活性領域および素子分離膜に形成されたゲート用リセスパターンと、
該リセスパターン内およびリセスパターン上に形成されたゲートパターンと、
前記ゲートパターンを覆うように形成されたゲートスペーサとを含み、
前記ゲート用リセスパターンは、前記活性領域では第１深さを有し、前記素子分離膜では前記第１深さよりも深い第２深さを有し、
前記ゲートパターンと前記素子分離膜のゲート用リセスパターン上部側面との間には空間が形成され、
前記ゲートスペーサが、前記空間を埋め立てることを特徴とする半導体素子。
【請求項２】
前記ゲートスペーサは、窒化膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記素子分離膜に形成されたゲート用リセスパターンは、上部が下部よりも大きい幅を有することを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲートパターン両側の活性領域表面内に形成された接合領域と、
前記ゲートスペーサ上に形成された層間絶縁膜と、
前記接合領域と接触するように前記層間絶縁膜内に形成されたプラグと
をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記プラグは、前記活性領域および素子分離膜領域と接触するように形成されたプラグを含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
半導体基板に活性領域および該活性領域を画定する素子分離膜を形成する工程と、
前記活性領域および前記素子分離膜を第１深さで蝕刻する工程と、
前記第１深さで蝕刻された素子分離膜部分を第２深さで追加蝕刻してゲート用リセスパターンを形成する工程と、
前記素子分離膜に形成されたゲート用リセスパターンの上部幅を拡張する工程と、
前記ゲート用リセスパターン内およびゲート用リセスパターン上にゲートパターンを形成する工程と、
前記ゲートパターンを覆うようにゲートスペーサを形成する工程とを含み、
前記ゲートパターンは、前記素子分離膜に形成された拡張されたゲート用トレンチの上部幅よりも狭い幅で形成し、
前記ゲートスペーサによって、前記ゲートパターンと前記素子分離膜に形成された拡張されたゲート用リセスパターンの上部側面との間の空間を埋め立てることを特徴とする半導体素子の製造方法。
【請求項７】
前記ゲート用リセスパターンを形成する工程は、
前記活性領域および前記素子分離膜上に犠牲膜を形成する工程と、
前記犠牲膜上にハードマスク膜を形成する工程と、
前記ハードマスク膜を蝕刻してゲート用リセスパターン形成部分を露出させるハードマスクパターンを形成する工程と、
前記ハードマスクパターンを利用して前記犠牲膜、前記活性領域および前記素子分離膜を第１深さで蝕刻する工程と、
前記第１深さで蝕刻された素子分離膜を前記第１深さよりも深い第２深さで追加蝕刻する工程と、
前記ハードマスクパターンを除去する工程と
を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記犠牲膜は、酸化膜を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記酸化膜は、５０〜５００Åの厚さで形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
前記ハードマスク膜は、非晶質カーボン膜を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記素子分離膜に形成されたゲート用リセスパターンの上部幅を拡張する工程は、乾式洗浄工程で遂行することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１２】
前記乾式洗浄工程は、プラズマを印加しない状態で、ＮＨ３，ＨＦおよびＡｒガスを使用して、６０〜１２０ｍＴｏｒｒの圧力範囲および３０〜６０℃の温度範囲で遂行することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記乾式洗浄工程は、ダイレクトプラズマを印加した状態で、Ｎ２およびＨ２ガスとＮＦ３またはＨＦガスを使用して、５００〜１０００ｍＴｏｒｒの圧力範囲および５００〜３０００Ｗのパワー範囲で遂行することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記乾式洗浄工程は、リモートプラズマを印加した状態で、ＮＨ３，ＮＦ３ガスとＮ２またはＨ２ガスを使用して、２００〜４００Ｐａの圧力範囲および１０００〜４０００Ｗのパワー範囲の条件で遂行することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記ゲートパターンを形成する工程後、かつ、前記ゲートスペーサを形成する工程前に、
前記ゲートパターン両側の活性領域表面内に接合領域を形成する工程をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１６】
前記ゲートスペーサは、窒化膜を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１７】
前記素子分離膜に形成される前記ゲート用リセスパターンは、上部が下部よりも大きい幅を有することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１８】
前記ゲートスペーサを形成する工程後に
前記ゲートスペーサ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記活性領域の接合領域部分と接触するようにプラグを形成する工程と
をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１９】
前記プラグは、前記活性領域および素子分離膜領域と接触するように形成されるプラグを含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
半導体基板に活性領域および前記活性領域を画定する素子分離膜を形成する工程と、
前記活性領域および素子分離膜を犠牲膜パターンおよびハードマスクパターンを利用して蝕刻して、ゲート用リセスパターンを形成する工程と、
前記ゲート用リセスパターン内およびゲート用リセスパターン上にゲートパターンを形成する工程と、
前記ゲートパターンを覆うゲートスペーサを形成する工程とを含み、
前記ゲート用リセスパターンを形成する工程は、
前記ハードマスクパターンを利用して前記活性領域および前記素子分離膜を第１深さで蝕刻する工程と、
前記犠牲膜パターンを利用したブランケット蝕刻工程で前記素子分離膜を第２深さで追加蝕刻しながら前記素子分離膜に形成された前記ゲート用リセスパターンの上部幅を拡張する工程とを含み、
前記ゲートパターンは、前記素子分離膜では前記ゲート用リセスパターンの上部幅よりも狭い幅を有するように形成し、
前記ゲートスペーサによって、前記ゲートパターンと前記素子分離膜に形成された拡張されたゲート用リセスパターンの上部側面との間の空間を埋め立てることを特徴とする半導体素子の製造方法。
【請求項２１】
前記犠牲膜は、酸化膜を含むことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記酸化膜は、１００〜１０００Åの厚さで形成することを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記犠牲膜パターンおよび前記ハードマスクパターンは、
前記活性領域および前記素子分離膜上に犠牲膜を形成する工程と、
前記犠牲膜上にハードマスク膜を形成する工程と、
前記ゲート用リセスパターンを形成する領域を露出させるように前記犠牲膜およびハードマスク膜を蝕刻する工程と
を遂行して形成することを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２４】
前記ハードマスク膜は、非晶質カーボン膜を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
前記非晶質カーボン膜は、１０００〜３０００Åの厚さで形成することを特徴とする請求項２４に記載の半導体素子の製造方法。
【請求項２６】
前記ブランケット蝕刻工程は、前記犠牲膜パターンの一部または全体厚さが共に除去されるように遂行することを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２７】
前記ブランケット蝕刻工程は、５０〜２００Åの厚さの犠牲膜パターンが残留するように遂行することを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２８】
前記ブランケット蝕刻工程は、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの１つ以上の主食刻ガスと、Ｏ２，Ａｒ，Ｈｅ，ＨＢｒ，Ｎ２およびＣＯＳのうちの１つ以上の添加ガスとを使用して遂行することを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２９】
前記ブランケット蝕刻工程は、２〜５０ｍＴｏｒｒの圧力範囲で、３００〜１５００Ｗのソースパワーおよび３０〜１０００Ｗのバイアスパワーを印加する条件で遂行することを特徴とする請求項２８に記載の半導体素子の製造方法。
【請求項３０】
前記ゲートパターンを形成する工程後、かつ、前記ゲートスペーサを形成する工程前に、
前記ゲートパターン両側の活性領域表面内に接合領域を形成する工程
をさらに含むことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項３１】
前記ゲートスペーサを形成する工程後に、
前記ゲートスペーサ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記活性領域の接合領域部分と接触するようにプラグを形成する工程と
をさらに含むことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項３２】
前記プラグは、前記活性領域および素子分離膜領域と接触するように形成されるプラグを含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３３】
前記素子分離膜に形成される前記ゲート用リセスパターンは、上部が下部よりも大きい幅を有するように形成することを特徴とする請求項２０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するものであり、より詳細には、サドルフィン形態のチャンネルを形成する際にゲートパターンとＬＰＣプラグとの間のブリッジ発生を防止することができる半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子のデザインルールが減少されることによって、既存の平面（planar）型チャンネル構造としては、要求されるしきい電圧（Ｖｔ）ターゲットを具現するのに限界が生じるようになった。このため、３次元構造のチャンネルを有する半導体素子に対する研究が活発に行われるようになり、このような研究の結果としてリセスチャンネル（recess 
channel）を有する半導体素子および突出チャンネル（protrusion channel）を有する半導体素子が提案された。さらに、前記リセスチャンネルと突出チャンネルとを結合させたサドルフィン（Saddle Fin）形態のチャンネルを有する半導体素子が提案された。
【０００３】
前記サドルフィン形態のチャンネルを有する半導体素子は、平面形チャンネルを有する既存の半導体素子と比べて、有効チャンネル長さが増加されて所望のしきい電圧を確保することができるし、また、有効チャンネル幅が増加されて向上された電流駆動特性を有する。
【０００４】
このようなサドルフィン形態のチャンネルを有する半導体素子は、図示しないが、活性領域でのゲート形成領域が第１深さでリセスされ、前記活性領域でのゲート形成領域から離れるように延在する素子分離膜部分が、前記第１深さでリセスされたゲート形成領域の側面を露出させるように、前記第１深さよりも深い第２深さでリセスされた構造を有する。
【０００５】
ところが、このようなサドルフィン形態のチャンネルを有する半導体素子を製造する際には、素子分離膜が酸化膜で構成されていることと関連して、ゲート酸化膜を形成する直前に通常遂行するＨＦ溶液を利用した予備洗浄工程（pre cleaning step）での蝕刻損失によって、前記素子分離膜に形成されたリセスパターンの拡張が起きる。
【０００６】
この結果、後続するＬＰＣ（Land Plug Contact）工程でビットラインノードのプラグが形成される部分に、活性領域と素子分離膜が共に蝕刻される現象が生じて、これにより、ゲートパターンとＬＰＣプラグとの間のブリッジが発生するなど、ＳＡＣ（Self 
Align Contact）フェイルが誘発されて、結局、製造収率の低下が招来される。
【０００７】
そこで、サドルフィン形態のチャンネルを有する半導体素子を製造するためには、ゲートパターンとプラグとの間のブリッジ発生を防止することが必ず解決されなければならない課題である。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、サドルフィン形態のチャンネルを形成する際に、ゲートパターンとプラグとの間のブリッジ発生を防止することができる半導体素子およびその製造方法を提供する。
【０００９】
また、本発明はゲートパターンとプラグとの間のブリッジ発生を防止することで、製造収率を向上させることができる半導体素子およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
一態様において、本発明による半導体素子は、半導体基板と、半導体基板内に活性領域を画定するように形成された素子分離膜と、前記活性領域および素子分離膜に形成されたゲート用リセスパターンと、該リセスパターン内およびリセスパターン上に形成されたゲートパターンと、前記ゲートパターンを覆うように形成されたゲートスペーサとを含み、前記ゲート用リセスパターンは、前記活性領域では第１深さを有し、前記素子分離膜では前記第１深さよりも深い第２深さを有し、前記ゲートパターンと前記素子分離膜のゲート用リセスパターン上部側面との間には空間が形成され、前記ゲートスペーサが前記空間を埋め立てることを特徴とする。
【００１１】
前記ゲートスペーサは窒化膜を含む。
前記素子分離膜に形成されたゲート用リセスパターンは、上部が下部よりも大きな幅を有する。
【００１２】
本発明による半導体素子は、前記ゲートパターン両側の活性領域表面内に形成された接合領域と、前記ゲートスペーサ上に形成された層間絶縁膜と、前記接合領域と接触するように前記層間絶縁膜内に形成されたプラグとをさらに含む。
【００１３】
前記プラグは、前記活性領域および素子分離膜領域と接触するように形成されたプラグを含む。
【００１４】
前記ゲートパターンは、前記活性領域および素子分離膜を横切るようにラインタイプで形成される。
【００１５】
前記活性領域に形成されたゲートパターンは、前記活性領域の側面を覆うサドルフィンゲートである。
【００１６】
他の態様において、本発明による半導体素子の製造方法は、半導体基板に活性領域および前記活性領域を画定する素子分離膜を形成する工程と、前記活性領域および前記素子分離膜を第１深さで蝕刻する工程と、前記第１深さで蝕刻された素子分離膜部分を第２深さで追加蝕刻してゲート用リセスパターンを形成する工程と、前記素子分離膜に形成されたゲート用リセスパターンの上部幅を拡張する工程と、前記ゲート用リセスパターン内およびゲート用リセスパターン上にゲートパターンを形成する工程と、前記ゲートパターンを覆うようにゲートスペーサを形成する工程とを含み、前記ゲートパターンは、前記素子分離膜に形成された拡張されたゲート用トレンチの上部幅よりも狭い幅で形成し、前記ゲートスペーサによって、前記ゲートパターンと前記素子分離膜に形成された拡張されたゲート用リセスパターンの上部側面との間の空間を埋め立てることを特徴とする。
【００１７】
前記ゲート用リセスパターンを形成する工程は、前記活性領域および前記素子分離膜上に犠牲膜を形成する工程と、前記犠牲膜上にハードマスク膜を形成する工程と、前記ハードマスク膜を蝕刻してゲート用リセスパターン形成部分を露出させるハードマスクパターンを形成する工程と、前記ハードマスクパターンを利用して前記犠牲膜、前記活性領域および前記素子分離膜を第１深さで蝕刻する工程と、前記第１深さで蝕刻された素子分離膜部分を第１深さよりも深い第２深さで追加蝕刻する工程と、前記ハードマスクパターンを除去する工程とを含む。
【００１８】
前記犠牲膜は、酸化膜を含む。
前記酸化膜は、５０〜５００Åの厚さで形成する。
【００１９】
前記ハードマスク膜は、非晶質カーボン膜を含む。
前記活性領域および前記素子分離膜を第１深さで蝕刻する工程は、Ｃｌ２，ＨＢｒおよびＢＣｌ３のうちの１つ以上のシリコン蝕刻用主食刻ガスと、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの１つ以上の酸化膜蝕刻用主食刻ガスを使用して遂行する。また、前記活性領域および前記素子分離膜を第１深さで蝕刻する工程は、Ｈｅ，Ａｒ，Ｈ２，Ｎ２およびＯ２のうちの１つ以上の添加ガスをさらに使用して遂行する。
【００２０】
前記第１深さで蝕刻された素子分離膜部分の追加蝕刻は、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの１つ以上の酸化膜蝕刻用主食刻ガスと、Ｈｅ，Ａｒ，Ｈ２，Ｎ２およびＯ２のうちの１つ以上の添加ガスを使用して遂行する。
【００２１】
前記素子分離膜でのゲート用リセスパターンの上部幅を拡張する工程は、乾式洗浄工程で遂行する。
【００２２】
前記乾式洗浄工程は、窒素、水素およびフッ素のうちの１つ以上が含まれるガスを使用して遂行する。
【００２３】
前記乾式洗浄工程は、プラズマを印加しない状態でＮＨ３，ＨＦおよびＡｒガスを使用して、６０〜１２０ｍＴｏｒｒの圧力範囲および３０〜６０℃の温度範囲で遂行し、前記ＮＨ３ガスは１０〜６０ｓｃｃｍでフローさせ、前記ＨＦガスは１０〜６０ｓｃｃｍでフローさせ、前記Ａｒガスは０〜４０ｓｃｃｍでフローさせる。
【００２４】
前記乾式洗浄工程は、ダイレクトプラズマを印加した状態で、Ｎ２およびＨ２ガスとＮＦ３またはＨＦガスを使用して、５００〜１０００ｍＴｏｒｒの圧力範囲および５００〜３０００Ｗのパワー範囲で遂行し、前記Ｎ２ガスは５００〜１０００ｓｃｃｍでフローさせ、Ｈ２ガスは２００〜５００ｓｃｃｍでフローさせ、前記ＮＦ３またはＨＦガスは５０〜４００ｓｃｃｍでフローさせる。
【００２５】
前記乾式洗浄工程は、リモートプラズマを印加した状態で、ＮＨ３，ＮＦ３ガスとＮ２またはＨ２ガスを使用して、２００〜４００Ｐａの圧力範囲および１０００〜４０００Ｗのパワー範囲の条件で遂行し、前記ＮＨ３ガスは５００〜１０００ｓｃｃｍでフローさせ、ＮＦ３ガスは１０００〜３０００ｓｃｃｍでフローさせ、前記Ｎ２またはＨ２ガスは５００〜３０００ｓｃｃｍでフローさせる。
【００２６】
本発明の一実施形態による半導体素子の製造方法は、前記ゲートパターンを形成する工程後、かつ、前記ゲートスペーサを形成する工程前に、前記ゲートパターン両側の活性領域表面内に接合領域を形成する工程をさらに含む。
前記ゲートスペーサは、窒化膜を含む。
【００２７】
前記素子分離膜に形成される前記ゲート用リセスパターンは、上部が下部よりも大きい幅を有する。
【００２８】
本発明の一実施形態による半導体素子の製造方法は、前記ゲートスペーサを形成する工程後に、前記ゲートスペーサ上に層間絶縁膜を形成する工程と、前記層間絶縁膜内に前記活性領域の接合領域部分と接触するようにプラグを形成する工程とをさらに含む。
【００２９】
前記プラグは、前記活性領域および素子分離膜領域と接触するように形成されるプラグを含む。
【００３０】
前記ゲートパターンは、前記活性領域および素子分離膜を横切るようにラインタイプで形成する。
【００３１】
前記活性領域に形成されたゲートパターンは、前記活性領域の側面を覆うサドルフィンゲートで形成する。
【００３２】
他の態様において、本発明による半導体素子の製造方法は、半導体基板に活性領域および前記活性領域を画定する素子分離膜を形成する工程と、前記活性領域および素子分離膜を犠牲膜パターンおよびハードマスクパターンを利用して蝕刻して、ゲート用リセスパターンを形成する工程と、前記ゲート用リセスパターン内およびゲート用リセスパターン上にゲートパターンを形成する工程と、前記ゲートパターンを覆うゲートスペーサを形成する工程とを含み、前記ゲート用リセスパターンを形成する工程は、前記ハードマスクパターンを利用して前記活性領域および前記素子分離膜を第１深さで蝕刻する工程と、前記犠牲膜パターンを利用したブランケット蝕刻工程で前記素子分離膜を第２深さで追加蝕刻しながら前記素子分離膜に形成された前記ゲート用リセスパターンの上部幅を拡張する工程とを含み、前記ゲートパターンは前記素子分離膜では前記ゲート用リセスパターンの上部幅よりも狭い幅を有するように形成し、前記ゲートスペーサによって、前記ゲートパターンと前記素子分離膜に形成された拡張されたゲート用リセスパターンの上部側面との間の空間を埋め立てることを特徴とする。
【００３３】
前記犠牲膜は、酸化膜を含む。
前記酸化膜は、１００〜１０００Åの厚さで形成する。
【００３４】
前記犠牲膜パターンおよび前記ハードマスクパターンは、前記活性領域および前記素子分離膜上に犠牲膜を形成する工程と、前記犠牲膜上にハードマスク膜を形成する工程と、前記ゲート用リセスパターンを形成する領域を露出させるように前記犠牲膜とハードマスク膜を蝕刻する工程とを遂行して形成する。
前記ハードマスク膜は、非晶質カーボン膜を含む。
【００３５】
前記非晶質カーボン膜は、１０００〜３０００Åの厚さで形成する。
前記活性領域および前記素子分離膜の蝕刻は、Ｃｌ２，ＨＢｒおよびＢＣｌ３のうちの１つ以上のシリコン蝕刻用主食刻ガスと、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの１つ以上の酸化膜蝕刻用主食刻ガスと、Ｈｅ，Ａｒ，Ｈ２，Ｎ２およびＯ２のうちの１つ以上の添加ガスとを使用して遂行する。
【００３６】
前記ブランケット蝕刻工程は、前記犠牲膜パターンの一部または全体の厚さが共に除去されるように遂行する。
【００３７】
前記ブランケット蝕刻工程は、５０〜２００Åの厚さの犠牲膜パターンが残留されるように遂行する。
【００３８】
前記ブランケット蝕刻工程は、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの１つ以上の主食刻ガスと、Ｏ２，Ａｒ，Ｈｅ，ＨＢｒ，Ｎ２およびＣＯＳのうちの１つ以上の添加ガスとを使用して遂行する。
【００３９】
前記ブランケット蝕刻工程は、２〜５０ｍＴｏｒｒの圧力範囲で、３００〜１５００Ｗのソースパワーおよび３０〜１０００Ｗのバイアスパワーを印加する条件で遂行する。
【００４０】
前記ブランケット蝕刻工程後、残留する犠牲膜パターンはＨＦを含むケミカルを利用した湿式洗浄工程で除去する。
【００４１】
前記ブランケット蝕刻工程後、残留する犠牲膜パターンは窒素、水素およびフッ素のうちで少なくともいずれか一つ以上が含まれたガスを利用した乾式洗浄工程で除去する。
【００４２】
本発明の他の実施形態による半導体素子の製造方法は、前記ゲートパターンを形成する工程後、かつ、前記ゲートスペーサを形成する工程前に、前記ゲートパターン両側の活性領域表面内に接合領域を形成する工程をさらに含む。
【００４３】
本発明の他の実施形態による半導体素子の製造方法は、前記ゲートスペーサを形成する工程後に、前記ゲートスペーサ上に層間絶縁膜を形成する工程と、前記接合領域と接触するように層間絶縁膜内にプラグを形成する工程とをさらに含む。
【００４４】
前記プラグは、前記活性領域および素子分離膜領域と接触するように形成されるプラグを含む。
【００４５】
前記素子分離膜に形成される前記ゲート用リセスパターンは、上部が下部よりも大きい幅を有するように形成する。
【００４６】
前記ゲートパターンは、前記活性領域および素子分離膜を横切るようにラインタイプで形成する。
【００４７】
前記活性領域に形成されたゲートパターンは、前記活性領域の側面を覆うサドルフィンゲートで形成する。
【発明の効果】
【００４８】
本発明は、リセスされた素子分離膜部分の上部をさらに一部除去して、前記リセスされた素子分離膜部分の上部リセス幅が下部リセス幅よりも大きくなるようにして、ゲートパターンを前記リセスされた素子分離膜部分の上部リセス幅よりも小さい幅で形成して、ゲートスペーサで前記リセスされた素子分離膜部分の上部側面とゲートパターンとの間を埋め立てる。
【００４９】
このようにすることによって、本発明は、ゲートパターンの側壁をゲートスペーサで保護することで、後続するＬＰＣ工程でゲートパターンとＬＰＣプラグとの間のブリッジ発生を防止することができ、それによって、素子の製造収率を向上させることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体素子を説明するための平面図である。
【図２】図１のＡ−Ａ’線に対応する本発明の実施形態による半導体素子を示した断面図である。
【図３Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための初期工程での断面図である。
【図３Ｂ】本発明の一実施形態による半導体素子の製造方法を説明するための図３Ａに続く工程での断面図である。
【図３Ｃ】本発明の一実施形態による半導体素子の製造方法を説明するための図３Ｂに続く工程での断面図である。
【図３Ｄ】本発明の一実施形態による半導体素子の製造方法を説明するための図３Ｃに続く工程での断面図である。
【図３Ｅ】本発明の一実施形態による半導体素子の製造方法を説明するための図３Ｄに続く工程での断面図である。
【図３Ｆ】本発明の一実施形態による半導体素子の製造方法を説明するための図３Ｅに続く工程での断面図である。
【図４Ａ】本発明の他の実施形態による半導体素子の製造方法を説明するための初期工程での断面図である。
【図４Ｂ】本発明の他の実施形態による半導体素子の製造方法を説明するための図４Ａに続く工程での断面図である。
【図４Ｃ】本発明の他の実施形態による半導体素子の製造方法を説明するための図４Ｂに続く工程での断面図である。
【図４Ｄ】本発明の他の実施形態による半導体素子の製造方法を説明するための図４Ｃに続く工程での断面図である。
【図４Ｅ】本発明の他の実施形態による半導体素子の製造方法を説明するための図４Ｄに続く工程での断面図である。
【図４Ｆ】本発明の他の実施形態による半導体素子の製造方法を説明するための図４Ｅに続く工程での断面図である。
【発明を実施するための形態】
【００５１】
以下、添付の図面を参照して、本発明の望ましい実施形態を詳細に説明する。
図１は、本発明の半導体素子を説明するための平面図であり、図２は、図１のＡ−Ａ’線に対応する本発明の実施形態による半導体素子を示した断面図である。
【００５２】
図１および図２を参照すると、半導体基板２００内に活性領域２０２を画定する素子分離膜２０４が形成されている。前記活性領域２０２でのゲート形成領域には第１深さで第１リセスパターンＲ１が形成されていて、前記ゲート形成領域から延在する素子分離膜２０４部分には、前記ゲート形成領域の側面が露出するように、すなわち、サドルフィン形態のチャンネルが得られるように前記第１深さよりも深く第２リセスパターンＲ２が形成されている。前記素子分離膜２０４に形成された第２リセスパターンＲ２は、上部のリセス幅が下部のリセス幅よりも大きいポジティブタイプのリセスプロファイル（recess
profile）を有する。
【００５３】
前記第１リセスパターンＲ１が形成された活性領域２０２のゲート形成領域およびこれから延在する第２リセスパターンＲ２が形成された素子分離膜２０４部分の上に、前記活性領域２０２および素子分離膜２０４を横切るラインタイプでゲートパターン２１０が形成されている。前記ゲートパターン２１０は、ゲート絶縁膜２１２、ポリシリコン材質の第１ゲート導電膜２１４、タングステンなどの金属系物質の第２ゲート導電膜２１６、および窒化膜材質のハードマスク膜２１８が積層された構造を有しており、特に、前記第２リセスパターンＲ２の上部側面との間にギャップが形成されるように、前記第２リセスパターンＲ２の上部幅よりも狭い幅を有するように形成されている。また、前記ゲートパターン２１０は、前記活性領域２０２では前記ゲート形成領域の側面を囲むサドルフィンゲートの形態で形成される。
【００５４】
前記ゲートパターン２１０両側の活性領域２０２表面内に接合領域２０６が形成されており、前記ゲートパターン２１０および素子分離膜２０４を含む半導体基板２００上にゲートスペーサ２２０が形成されている。前記ゲートスペーサ２２０は、望ましくは、窒化膜で形成されて、第２リセスパターンＲ２の上部側面とゲートパターン２１０との間のギャップを埋め立てることができる厚さで形成される。したがって、前記素子分離膜２０４での第２リセスパターンＲ２の上部側面とゲートパターン２１０との間のギャップは、前記スペーサ２２０によって完全に埋め立てられている。
【００５５】
前記ゲートスペーサ２２０上に層間絶縁膜２２２が形成されており、前記層間絶縁膜２２２内には接合領域２０６と接触するようにプラグ２２４が形成されている。前記プラグ２２４はＬＰＣ工程を通じて形成されたものとして理解することができ、前記プラグ２２４形成部分のゲートスペーサ２２０部分は除去されている。前記プラグ２２４は、活性領域２０２でのゲート形成領域およびこれから延在する素子分離膜２０４領域と接触するように形成されるプラグ、すなわち、ビットラインノードのプラグを含む。
【００５６】
このような本発明による半導体素子は、素子分離膜上に配置されるゲートパターン部分がゲートスペーサによって保護されているため、ビットラインノードのプラグ２２４とゲートパターン２１０との間のブリッジは防止される。したがって、本発明による半導体素子は、ＳＡＣフェイルが回避されるので、向上された製造収率および信頼性を有するようになる。
【００５７】
図３Ａないし図３Ｆは、本発明の一実施形態による半導体素子の製造方法を説明するための工程別断面図であり、これを説明すると次のとおりである。
【００５８】
図３Ａを参照すると、バルクシリコンを含む半導体基板２００内に活性領域２０２を画定する素子分離膜２０４を形成する。前記素子分離膜２０４は、望ましくは、ＳＴＩ（
Shallow Trench Isolation）工程によってトレンチ内に酸化膜を埋め立てて形成する。
【００５９】
図３Ｂを参照すると、前記素子分離膜２０４を含む半導体基板２００上に、酸化膜を含む犠牲膜３０２を５０〜５００Åの厚さで形成して、前記犠牲膜３０２上に非晶質カーボン膜を含むハードマスク膜を形成する。前記ハードマスク膜を蝕刻して、活性領域２０２でのゲート形成領域およびこれから延在する素子分離膜２０４部分の上に位置する犠牲膜３０２部分を露出させるハードマスクパターン３０４を形成する。
【００６０】
前記ハードマスクパターン３０４を蝕刻バリアとして利用して、前記犠牲膜３０２を蝕刻し、次いで、前記活性領域２０２でのゲート形成領域およびこれから延在する素子分離膜２０４部分を第１深さで蝕刻して、前記活性領域２０２のゲート形成領域に第１リセスパターンＲ１を形成し、続いて、前記第１深さで１次リセスされた素子分離膜２０４部分をさらに２次蝕刻して、前記活性領域２０２でのゲート形成領域から延在する素子分離膜２０４部分に前記第１深さよりも深い第２深さの第２リセスパターンＲ２を形成する。
【００６１】
ここで、前記第１および第２リセスパターンＲ１、Ｒ２を形成するための蝕刻工程は、Ｃｌ２，ＨＢｒおよびＢＣｌ３のうちの少なくともいずれか１つ以上のシリコン蝕刻用主食刻ガスと、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの少なくともいずれか１つ以上の酸化膜蝕刻用主食刻ガスと、Ｈｅ，Ａｒ，Ｈ２，Ｎ２およびＯ２のうちの少なくともいずれか１つ以上の添加ガスとを使用して遂行する。
【００６２】
図３Ｃを参照すると、非晶質カーボン膜を含むハードマスクパターンを除去する。次に、前記ハードマスクパターンが除去された基板の結果物に対して乾式洗浄工程を実施して、残留している犠牲膜を除去すると同時に、第２深さでリセスされた素子分離膜２０４部分の上部、すなわち、第２リセスパターンＲ２の上部側面を一部除去して、前記第２リセスパターンＲ２のリセスプロファイルの上部幅が下部幅より大きいポジティブタイプのリセスプロファイルを有するようにする。前記乾式洗浄工程は、たとえば、５０〜６００Å厚さの酸化膜が除去される条件で遂行して、第２リセスパターンＲ２相互間に残存する素子分離膜２０４部分の幅が１０〜４０ｎｍ程度になるようにする。前記乾式洗浄工程は、窒素、水素およびフッ素のうちの少なくともいずれか１つ以上が含まれるガスを使用して遂行する。
【００６３】
具体的に、前記乾式洗浄工程は、プラズマを印加しない状態で、ＮＨ３，ＨＦおよびＡｒガスを使用して、６０〜１２０ｍＴｏｒｒの圧力範囲および３０〜６０℃の温度範囲で遂行し、この時、前記ＮＨ３ガスは１０〜６０ｓｃｃｍでフローさせ、前記ＨＦガスは１０〜６０ｓｃｃｍでフローさせ、前記Ａｒガスは０〜４０ｓｃｃｍでフローさせる。
【００６４】
また、前記乾式洗浄工程は、ダイレクトプラズマを印加した状態で、Ｎ２およびＨ２ガスとＮＦ３またはＨＦガスを使用して、５００〜１０００ｍＴｏｒｒの圧力範囲および５００〜３０００Ｗのパワー条件で遂行することも可能であり、この時、前記Ｎ２ガスは５００〜１０００ｓｃｃｍでフローさせ、Ｈ２ガスは２００〜５００ｓｃｃｍでフローさせ、前記ＮＦ３またはＨＦガスは、５０〜４００ｓｃｃｍでフローさせる。
【００６５】
さらに、前記乾式洗浄工程は、リモートプラズマを印加した状態で、ＮＨ３ガスおよびＮＦ３ガスと、Ｎ２またはＨ２ガスとを使用して、２００〜４００Ｐａの圧力範囲および１０００〜４０００Ｗのパワー条件で遂行することも可能であり、この時、前記ＮＨ３ガスは５００〜１０００ｓｃｃｍでフローさせ、ＮＦ３ガスは１０００〜３０００ｓｃｃｍでフローさせ、前記Ｎ２またはＨ２ガスは５００〜３０００ｓｃｃｍでフローさせる。
【００６６】
前記乾式洗浄工程を実施した後、ＨＦケミカルを利用した湿式洗浄工程をさらに実施して、第１および第２リセスパターンＲ１、Ｒ２の底に残留する酸化膜を除去する。
【００６７】
図３Ｄを参照すると、前記第１リセスパターンＲ１および前記ポジティブタイプのリセスプロファイルを有する第２リセスパターンＲ２を含む半導体基板２００の全面の上に、ゲート絶縁膜２１２と、第１ゲート導電膜２１４と、第２ゲート導電膜２１６と、ゲートハードマスク膜２１８とを順に形成する。前記第１ゲート導電膜２１４はポリシリコンで形成し、前記第２ゲート導電膜２１６はタングステンなどの金属系物質で形成し、前記ゲートハードマスク膜２１８は窒化膜で形成する。
【００６８】
前記ゲートハードマスク膜２１８を蝕刻した後、前記蝕刻されたゲートハードマスク膜２１８を蝕刻バリアとして利用して、第２ゲート導電膜２１６、第１ゲート導電膜２１４およびゲート絶縁膜２１２を蝕刻して、前記第１リセスパターンＲ１が形成された活性領域２０２でのゲート形成領域およびこれから延在する第２リセスパターンＲ２が形成された素子分離膜２０４部分の上に、ライン形態でゲートパターン２１０を形成する。ここで、前記ゲートパターン２１０は、第２リセスパターンＲ２の下部は完全に埋め立てるが、上部には前記第２リセスパターンＲ２の上部側面とゲートパターン２１０との間にギャップが形成されるように、前記第２リセスパターンＲ２の上部幅よりも狭い幅を有するように形成する。また、前記ゲートパターン２１０は、前記活性領域２０２では、前記ゲート形成領域の側面を覆うサドルフィンゲートで形成する。前記ゲートパターン２１０両側の活性領域２０２部分表面内に接合領域２０６を形成する。
【００６９】
図３Ｅを参照すると、前記ゲートパターン２１０が形成された半導体基板２００の結果物上に、ゲートスペーサ２２０を形成する。前記ゲートスペーサ２２０は、望ましくは、窒化膜で形成し、前記第２リセスパターンＲ２の上部ギャップを完全に埋め立てることができる厚さで形成する。前記ゲートスペーサ２２０の形成によって、前記ゲートパターン２１０が形成された第２リセスパターンＲ２の上部ギャップは、前記ゲートスペーサ２２０によって完全に埋め立てられる。前記第２リセスパターンＲ２の上部ギャップに埋め立てられたゲートスペーサ２２０は、後続するＬＰＣ工程で前記ゲートパターン２１０を保護する役割をするようになる。
【００７０】
図３Ｆを参照すると、前記ゲートスペーサ２２０上に層間絶縁膜２２２を形成する。次に、ＬＰＣ工程を通じて前記ゲートパターン２１０両側の層間絶縁膜２２２部分内に、前記接合領域２０６と接触するプラグ２２４を形成する。
【００７１】
ここで、前記ＬＰＣ工程時、図１に示すように、ビットラインノードのプラグ２２４が形成される部分は、活性領域２０２と素子分離膜２０４が共に蝕刻されて誤整列が生じる場合には、“Ｂ”領域においてゲートパターン２１０とプラグ２２４との間のブリッジが発生するようになる。ところが、本発明では、素子分離膜２０４での第２リセスパターンＲ２上部にギャップを形成した後、このギャップ内にゲートスペーサ２２０を埋め立てて、ゲートパターン２１０を保護するため、たとえ、誤整列が生じても“Ｂ”領域でゲートパターン２１０とプラグ２２４との間のブリッジは発生しない。
【００７２】
したがって、本実施形態では素子分離膜上でのゲートパターン２１０とプラグ２２４との間のブリッジ発生を防止することができて、製造収率を向上させることができることはもちろん、製造完了した半導体素子の信頼性を向上させることができる。
【００７３】
以後、図示しないが、公知の一連の後続工程を順に実行して、本発明の一実施形態による半導体素子の製造を完成する。
【００７４】
図４Ａないし図４Ｆは、本発明の他の実施形態による半導体素子の製造方法を説明するための工程別断面図であり、これを説明すると次のとおりである。
【００７５】
図４Ａを参照すると、バルクシリコンを含む半導体基板４００内に活性領域４０２を画定する素子分離膜４０４を形成する。前記素子分離膜４０４は、ＳＴＩ工程によってトレンチ内に酸化膜を埋め立てて形成する。前記素子分離膜４０４を含む半導体基板４００上に、酸化膜を含む犠牲膜４３２を１００〜１０００Åの厚さで形成し、前記犠牲膜４３２上に非晶質カーボン膜を含むハードマスク膜を形成する。前記ハードマスク膜を蝕刻して、活性領域４０２でのゲート形成領域およびこれから延在する素子分離膜４０４部分の上に位置する犠牲膜４３２部分を露出させるハードマスクパターン４３４を形成した後、前記活性領域４０２でのゲート形成領域およびこれから延在する素子分離膜４０４部分が露出するように、前記ハードマスクパターン４３４を蝕刻バリアとして利用して、露出した犠牲膜４３２部分を蝕刻する。
【００７６】
ここで、前記非晶質カーボン膜を含むハードマスク膜の蝕刻工程は、前記ハードマスク膜上に反射防止膜としてＳｉＯＮ膜を形成した後、前記ＳｉＯＮ膜上に感光膜パターンを形成して、それから、前記感光膜パターンを蝕刻バリアとして利用して、前記ＳｉＯＮ膜とハードマスク膜を蝕刻する方式で実施する。その後、残留する感光膜パターンおよびＳｉＯＮ膜を除去する。
【００７７】
図４Ｂを参照すると、前記ハードマスクパターン４３４を蝕刻バリアとして利用して、前記露出した活性領域４０２でのゲート形成領域およびこれから延在する素子分離膜４０４部分を第１深さで１次蝕刻して、前記活性領域４０２のゲート形成領域に第１リセスパターンＲ１を形成する。この時、前記素子分離膜４０４にも同じ第１深さで第１リセスパターンＲ１が形成される。
【００７８】
ここで、前記第１リセスパターンＲ１を形成するための工程は、Ｃｌ２，ＨＢｒおよびＢＣｌ３のうちの少なくともいずれか１つ以上のシリコン蝕刻用主食刻ガスと、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの少なくともいずれか１つ以上の酸化膜蝕刻用主食刻ガスと、Ｈｅ，Ａｒ，Ｈ２，Ｎ２およびＯ２のうちの少なくともいずれか１つ以上の添加ガスとを使用して遂行する。
【００７９】
図４Ｃを参照すると、前記非晶質カーボン膜を含むハードマスクパターンを除去する。次に、前記ハードマスクパターンが除去された基板の結果物に対して、ブランケット（ｂｌａｎｋｅｔ）蝕刻工程を実施する。前記ブランケット蝕刻の結果、前記第１深さでリセスされた素子分離膜４０４部分が２次的にリセスされて、前記活性領域４０２でのゲート形成領域から延在する素子分離膜４０４部分に、前記第１深さよりも深くて、第１深さでリセスされたゲート形成領域の側面を露出させる第２深さの第２リセスパターンＲ２が形成される。この時、前記第２リセスパターンＲ２の上部側面の一部幅が共に蝕刻されることによって、前記第２リセスパターンＲ２は、上部リセス幅が下部リセス幅よりも大きいポジティブタイプのリセスプロファイルを有するようになる。また、ブランケット蝕刻の結果、前記蝕刻された犠牲膜４３２パターンの一部または全体厚さが共に除去される。望ましくは、前記ブランケット蝕刻工程は、５０〜２００Å厚さの犠牲膜４３２パターンが除去されるように遂行する。
【００８０】
具体的に、前記ブランケット蝕刻工程は、ＣｘＦｙ（１≦ｘ≦５，４≦ｙ≦８）、ＣｘＨｙＦｚ（１≦ｘ≦３，１≦ｙ≦３，１≦ｚ≦３）、ＮＦ３およびＳＦ６のうちの少なくともいずれか１つ以上の主食刻ガスと、Ｏ２，Ａｒ，Ｈｅ，ＨＢｒ，Ｎ２およびＣＯＳのうちの少なくともいずれか１つ以上の添加ガスとを使用して、２〜５０ｍＴｏｒｒの圧力範囲で、３００〜１５００Ｗのソースパワーおよび３０〜１０００Ｗのバイアスパワーを印加する条件で遂行する。
【００８１】
図４Ｄを参照すると、残留している犠牲膜パターンを除去する。残留している犠牲膜パターンの除去工程は、ＨＦを含むケミカルを利用した湿式洗浄工程で遂行するか、または、窒素、水素およびフッ素のうちの少なくともいずれか１つ以上が含まれたガスを利用した乾式洗浄工程で遂行する。前記洗浄工程が実施されるうちに、前記第１および第２リセスパターンＲ１、Ｒ２の底に残留する酸化膜が共に除去される。
【００８２】
前記第１リセスパターンＲ１および前記ポジティブタイプのリセスプロファイルを有する第２リセスパターンＲ２を含む半導体基板４００の全面の上に、ゲート絶縁膜４１２と、第１ゲート導電膜４１４と、第２ゲート導電膜４１６と、ゲートハードマスク膜４１８とを順に形成する。前記第１ゲート導電膜４１４は、ポリシリコンで形成し、前記第２ゲート導電膜４１６はタングステンなどの金属系物質で形成し、前記ゲートハードマスク膜４１８は窒化膜で形成する。前記ゲートハードマスク膜４１８を蝕刻した後、前記蝕刻されたゲートハードマスク膜４１８を蝕刻バリアとして利用して、第２ゲート導電膜４１６、第１ゲート導電膜４１４およびゲート絶縁膜４１２を蝕刻して、前記第１リセスパターンＲ１が形成された活性領域４０２でのゲート形成領域およびこれから延在する第２リセスパターンＲ２が形成された素子分離膜４０４部分の上にライン形態でゲートパターン４１０を形成する。前記ゲートパターン４１０両側の活性領域４０２部分表面内に接合領域４０６を形成する。
【００８３】
ここで、前記ゲートパターン４１０は、第２リセスパターンＲ２の下部は完全に埋め立てるが、上部では前記第２リセスパターンＲ２の上部側面とゲートパターン４１０との間にギャップが形成されるように、前記第２リセスパターンＲ２の上部幅よりも狭い幅を有するように形成する。また、前記ゲートパターン４１０は前記活性領域４０２ではゲート形成領域の側面を覆うサドルフィンゲートで形成する。前記ゲートハードマスク膜４１８および金属系物質の第２ゲート導電膜４１６の蝕刻は、ＣＦ４，ＳＦ６，ＮＦ６，Ｃｌ２，Ｏ２，Ａｒ，Ｈｅ，ＨＢｒ，Ｎ２などのガスを使用して遂行する。特に、前記ポリシリコン材質の第１ゲート導電膜４１４の蝕刻は、前記第２リセスパターンＲ２上部のギャップが広くなるように垂直に蝕刻することが望ましくて、このために、Ｃｌ２，Ｏ２，ＨＢｒ，Ｎ２，ＮＦ３，Ｏ２，ＣＨ２Ｆ２およびＣＨＦ３ガスを適切に混合したガスを使用して、０〜１００Ｗのバイアスパワーおよび２〜１０ｍＴの圧力範囲の条件で遂行する。
【００８４】
図４Ｅを参照すると、前記ゲートパターン４１０が形成された半導体基板４００の結果物上に、窒化膜を含むゲートスペーサ４２０を前記第２リセスパターンＲ２の上部ギャップを完全に埋め立てることができる厚さで形成する。前記ゲートスペーサ４２０の形成によって、前記ゲートパターン４１０が形成された第２リセスパターンＲ２の上部ギャップは、前記ゲートスペーサ４２０によって完全に埋め立てられ、これにより、素子分離膜４０４の第２リセスパターンＲ２に埋め立てられたゲートパターン４１０部分は、前記ゲートスペーサ４２０によって保護される。
【００８５】
図４Ｆを参照すると、前記ゲートスペーサ４２０上に層間絶縁膜４２２を形成する。次に、ＬＰＣ工程を通じて前記ゲートパターン４１０両側の層間絶縁膜４２２部分内に前記接合領域４０６と接触するプラグ４２４を形成する。前記プラグ４２４は、活性領域４０２でのビットラインノードのプラグが形成される接合領域４０６およびこれから延在する素子分離膜４０４領域と接触するように形成されたプラグを含む。
【００８６】
ここで、前記ＬＰＣ工程時、ビットラインノードのプラグ４２４が形成される部分は、ゲートスペーサ４２０によって保護されるため、ゲートパターン４１０とプラグ４２４との間のブリッジは発生しない。したがって、本発明は素子分離膜４０４上でのゲートパターン４１０とプラグ４２４との間のブリッジ発生を防止することができて、製造収率を向上させることができることはもちろん、製造完了した半導体素子の信頼性を向上させることができる。
【００８７】
以後、図示しないが、公知の一連の後続工程を順に実施して、本発明の他の実施形態による半導体素子の製造を完成する。
【００８８】
以上、ここでは本発明を特定の実施形態に関して示して説明したが、本発明はそれに限定されるものではなく、添付の特許請求の範囲に記載した本発明の精神と分野を離脱しない限度内で、本発明を多様に改造および変形することができるということを、当業界で通常の知識を有する者は容易に分かる。
【符号の説明】
【００８９】
２００  半導体基板
２０２  活性領域
２０４  素子分離膜
２０６  接合領域
２１０  ゲートパターン
２１２  ゲート絶縁膜
２１４  第１ゲート導電膜
２１６  第２ゲート導電膜
２１８  ハードマスク膜
２２０  ゲートスペーサ
２２２  層間絶縁膜
２２４  プラグ
３０２  犠牲膜
３０４  ハードマスクパターン
４００  半導体基板
４０２  活性領域
４０４  素子分離膜
４０６  接合領域
４１０  ゲートパターン
４１２  ゲート絶縁膜
４１４  第１ゲート導電膜
４１６  第２ゲート導電膜
４１８  ゲートハードマスク膜
４２０  ゲートスペーサ
４２２  層間絶縁膜
４２４  プラグ
４３２  犠牲膜
４３４  ハードマスクパターン
Ｒ１  第１リセスパターン
Ｒ２  第２リセスパターン
【図１】
2010157673.tif 000003
【図２】
2010157673.tif 000004
【図３Ａ】
2010157673.tif 000005
【図３Ｂ】
2010157673.tif 000006
【図３Ｃ】
2010157673.tif 000007
【図３Ｄ】
2010157673.tif 000008
【図３Ｅ】
2010157673.tif 000009
【図３Ｆ】
2010157673.tif 000010
【図４Ａ】
2010157673.tif 000011
【図４Ｂ】
2010157673.tif 000012
【図４Ｃ】
2010157673.tif 000013
【図４Ｄ】
2010157673.tif 000014
【図４Ｅ】
2010157673.tif 000015
【図４Ｆ】
2010157673.tif 000016