(57)【要約】【課題】ヒューズを含む電流経路で駆動される出力端の電圧レベルを所定の電圧レベルと比較できるヒューズ回路を提供すること。【解決手段】本発明のヒューズ回路は、ヒューズイネーブル信号EN_ADDに応答してヒューズ４１２を含む電流経路を介して出力端COMを駆動するヒューズ部４１０と、所定レベルの基準電圧VREFと前記出力端の電圧レベルとを比較し、ヒューズ状態信号FOUTを生成する比較部４５０とを備える。【選択図】図４
2010262726.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズイネーブル信号に応答して、ヒューズを含む電流経路を介して出力端を駆動するヒューズ部と、
活性化信号に応答して活性化され、所定レベルの基準電圧と前記出力端の電圧レベルとを比較し、ヒューズ状態信号を生成する比較部と、
を備えることを特徴とするヒューズ回路。
【請求項２】
前記ヒューズ部が、
所望の情報をプログラミングする複数のヒューズと、
複数の前記ヒューズに対応して接続され、前記ヒューズイネーブル信号に応答して複数の前記ヒューズを活性化させる複数の活性化部と、
を備えることを特徴とする請求項１に記載のヒューズ回路。
【請求項３】
前記比較部が、ラッチタイプの差動検知増幅器であることを特徴とする請求項１に記載のヒューズ回路。
【請求項４】
前記出力端を所定の電圧レベルに維持する補助レベル維持部をさらに備えることを特徴とする請求項１に記載のヒューズ回路。
【請求項５】
前記補助レベル維持部が、前記出力端を所定の駆動電流で駆動することを特徴とする請求項４に記載のヒューズ回路。
【請求項６】
プリチャージ信号に応答し、前記出力端をプリチャージするプリチャージ部をさらに備えることを特徴とする請求項４に記載のヒューズ回路。
【請求項７】
前記補助レベル維持部が、前記プリチャージ信号の活性化区間でプリチャージされた電荷を前記出力端に充電することを特徴とする請求項６に記載のヒューズ回路。
【請求項８】
前記活性化信号が、前記プリチャージ信号が非活性化され、前記ヒューズイネーブル信号が活性化された後に活性化されることを特徴とする請求項６に記載のヒューズ回路。
【請求項９】
ヒューズイネーブル信号に応答し、ヒューズを含む電流経路を介して駆動された出力端の電圧レベルと測定基準電圧とを比較してヒューズ状態信号を生成するヒューズ回路と、
前記ヒューズの測定抵抗値に対応する電圧レベルを有する前記測定基準電圧を生成するヒューズ複製モデリング手段と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記ヒューズ回路が、
前記ヒューズイネーブル信号に応答し、前記ヒューズが含まれた電流経路を介して前記出力端を駆動するヒューズ部と、
バイアス電圧に応答して前記出力端にバイアス動作を行う出力端駆動部と、
活性化信号に応答して活性化され、前記測定基準電圧と前記出力端の前記電圧レベルとを比較して前記ヒューズ状態信号を生成する比較部と、
を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ヒューズ部が、
所望の情報をプログラミングする複数のヒューズと、
複数の前記ヒューズに対応して接続され、前記ヒューズイネーブル信号に応答して複数の前記ヒューズを活性化させる複数の活性化部と、
を備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記比較部が、ラッチタイプの差動検知増幅器であることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記出力端を所定の電圧レベルに維持する補助レベル維持部をさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記ヒューズ複製モデリング手段が、
抵抗値選択信号に応答し、複製抵抗が含まれた電流経路を介して複製出力端を駆動して前記測定基準電圧を生成する複製抵抗部と、
前記バイアス電圧に応答して前記複製出力端にバイアス動作を行う複製バイアス部と、
を備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記複製抵抗部が、
前記測定抵抗値に対応する複数の複製抵抗と、
複数の前記複製抵抗に対応して接続され、前記抵抗値選択信号に応答して複数の前記複製抵抗を活性化させる複数の複製活性化部と、
を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
バイアス電圧及び比較基準電圧を生成する基準電圧生成手段と、
モード選択信号に応答し、プリチャージ信号または前記バイアス電圧を出力する第１多重化手段と、
前記バイアス電圧を受信し、抵抗値選択信号に応答して測定抵抗値に対応する電圧レベルを有する測定基準電圧を生成するヒューズ複製モデリング手段と、
前記モード選択信号に応答し、前記比較基準電圧または前記測定基準電圧を出力する第２多重化手段と、
前記第１多重化手段の出力信号を受信し、ヒューズイネーブル信号に応答してヒューズを含む電流経路を介して駆動された出力端の電圧レベルと前記第２多重化手段の出力レベルとを比較してヒューズ状態信号を生成するためのヒューズ回路と、
を備えることを特徴とする半導体装置。
【請求項１７】
前記バイアス電圧及び前記比較基準電圧が、所定の電圧レベルを有することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記モード選択信号が、ノーマルモード及び測定モードに対応する信号であることを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記ヒューズ複製モデリング手段が、
前記抵抗値選択信号に応答し、複製抵抗が含まれた電流経路を介して複製出力端を駆動して前記測定基準電圧を生成する複製抵抗部と、
前記バイアス電圧に応答し、前記複製出力端にバイアス動作を行う複製バイアス部と、
を備えることを特徴とする請求項１６に記載の半導体装置。
【請求項２０】
前記複製抵抗部が、
前記測定抵抗値に対応する複数の複製抵抗と、
複数の前記複製抵抗に対応して接続され、前記抵抗値選択信号に応答して複数の前記複製抵抗を活性化させる複数の複製活性化部と、
を備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記ヒューズ回路が、
前記ヒューズイネーブル信号に応答し、前記ヒューズが含まれた電流経路を介して前記出力端を駆動するヒューズ部と、
前記第１多重化手段の出力信号に応答し、前記出力端をプリチャージまたはバイアスする出力端駆動部と、
活性化信号に応答して活性化され、前記第２多重化手段の前記出力レベル信号と前記出力端の前記電圧レベルとを比較して前記ヒューズ状態信号を生成する比較部と、
を備えることを特徴とする請求項１６に記載の半導体装置。
【請求項２２】
前記出力端駆動部が、前記バイアス電圧に応答して前記出力端にバイアス動作を行ない、前記プリチャージ信号に応答して前記出力端にプリチャージ動作を行なうことを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記ヒューズ部が、
所望の情報をプログラミングする複数のヒューズと、
複数の前記ヒューズに対応して接続され、前記ヒューズイネーブル信号に応答して複数の前記ヒューズを活性化させる複数の活性化部と、
を備えることを特徴とする請求項２１に記載の半導体装置。
【請求項２４】
前記比較部が、ラッチタイプの差動検知増幅器であることを特徴とする請求項２１に記載の半導体装置。
【請求項２５】
前記モード選択信号に応答し、前記出力端を所定の電圧レベルに維持する補助レベル維持部をさらに備えることを特徴とする請求項２１に記載の半導体装置。
【請求項２６】
前記補助レベル維持部が、前記出力端を所定の駆動電流で駆動することを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記活性化信号が、前記プリチャージ信号が非活性化され、前記ヒューズイネーブル信号が活性化された後に活性化されることを特徴とする請求項２１に記載の半導体装置。
【請求項２８】
前記モード選択信号に応答し、前記出力端を所定の電圧レベルに維持する補助レベル維持部をさらに備えることを特徴とする請求項１６に記載の半導体装置。
【請求項２９】
前記補助レベル維持部が、前記出力端を所定の駆動電流で駆動することを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
ノーマルモードにおいて、所望の情報がプログラミングされたヒューズが含まれた電流経路を介して駆動された出力端の電圧レベルと所定の比較基準電圧とを比較し、前記ヒューズのカットの有無に対応する結果を出力するステップと、
測定モードにおいて、前記出力端をバイアス駆動して前記ヒューズの抵抗値に対応する結果を出力するステップと、
を含むことを特徴とする半導体装置の駆動方法。
【請求項３１】
前記ヒューズのカットの有無に対応する結果を出力する前記ステップが、
プリチャージ信号に応答して前記出力端をプリチャージ駆動するステップと、
ヒューズイネーブル信号に応答して前記ヒューズを活性化させ、前記出力端を活性化されたヒューズに対応して駆動するステップと、
活性化信号に応答して活性化され、前記出力端の電圧レベルと前記比較基準電圧とを比較して出力するステップと、
を含むことを特徴とする請求項３０に記載の半導体装置の駆動方法。
【請求項３２】
前記活性化信号が、前記プリチャージ信号が非活性化された後に活性化されることを特徴とする請求項３１に記載の半導体装置の駆動方法。
【請求項３３】
前記ヒューズの抵抗値に対応する結果を出力する前記ステップが、
ヒューズイネーブル信号に応答して前記ヒューズを活性化させるステップと、
測定抵抗値に対応する電圧レベルを有する測定基準電圧を生成するステップと、
活性化信号に応答して活性化され、前記出力端の前記電圧レベルと前記測定基準電圧とを比較して出力するステップと、
を含むことを特徴とする請求項３０に記載の半導体装置の駆動方法。
【請求項３４】
前記活性化信号が、前記ヒューズイネーブル信号が活性化された後に活性化されることを特徴とする請求項３１または３３に記載の半導体装置の駆動方法。
【請求項３５】
前記測定基準電圧を生成する前記ステップが、
抵抗値選択信号に応答して前記測定抵抗値に対応する複製抵抗を活性化するステップと、
活性化された前記複製抵抗が含まれた電流経路を介して前記測定基準電圧を生成するステップと、
を含むことを特徴とする請求項３３に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の設計技術に関し、特にヒューズ（ｆｕｓｅ）を使用して多様な回路動作を行うためのヒューズ回路及びそれを備える半導体装置に関する。
【背景技術】
【０００２】
一般に、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）をはじめとする半導体装置の集積度の急速な増加にともない、１つの半導体装置内には数千万個以上のメモリセル（ｍｅｍｏｒｙ  ｃｅｌｌ）が備えられている。このようなメモリセルのうちの１つでも不良が発生すると、該当の半導体装置は所望の動作を行なうことができなくなる。しかし、半導体装置の工程技術が発展するに伴って確率的に少量のメモリセルにのみ不良が発生し、このような数個のメモリセルに発生した不良によって、半導体装置を不良品として廃棄処分するには製品の歩留まり（ｙｉｅｌｄ）を考慮するとき非常に非効率的である。この問題を克服するために半導体装置内には、ノーマルメモリセル（ｎｏｍａｌ  ｍｅｍｏｒｙ  ｃｅｌｌ）のみならずリダンダンシメモリセル（ｒｅｄｕｎｄａｎｃｙ  ｍｅｍｏｒｙ  ｃｅｌｌ）をさらに備えて、もしノーマルメモリセルに不良が発生した場合には、これをリダンダンシメモリセルに代替して使用する。以下、ノーマルメモリセルのうちの不良が発生してリダンダンシメモリセルに代替されるべきメモリセルを「リペア対象メモリセル」と称する。
【０００３】
ここで、リペア対象メモリセルに対応するアドレス情報は、リダンダンシ回路から提供され、リダンダンシ回路は、リペア対象メモリセルのアドレス情報をプログラミングするための複数のヒューズを備えている。これにより、リダンダンシ回路は、ヒューズにプログラミングされたアドレス情報、すなわちリペア情報信号を生成する。半導体装置は、リペア情報信号と、読出し及び書込みの動作時に印加されるアドレス情報とを比較し、もし、リペア対象メモリセルがアクセスされた場合、リペア対象メモリセルの代わりにリダンダンシメモリセルがアクセスされるように動作を行う。
【０００４】
参考までに、リダンダンシ回路に備えられた複数のヒューズをプログラミングするためには電気カット方式またはレーザカット方式などがある。ここで、電気カット方式は、カット対象のヒューズに過電流を印加し、これを溶かすことによって断線する方式であり、レーザカット方式は、レーザビームを利用してカット対象のヒューズをブローする（ｂｌｏｗｉｎｇ）ことによって断線する方式である。一般に、レーザカット方式は、電気カット方式よりも簡単であるため電気カット方式より幅広く使用されている。
【０００５】
一方、ヒューズは、上記で説明したリダンダンシ回路のみならず半導体装置において様々な動作を行うために使用される。例えば、ヒューズは、工程に対して敏感に動作する定電圧発生回路の電圧をチューニング（ｔｕｎｉｎｇ）するために使用することができ、また、テストのための制御回路や多様なモード選択のための制御回路などに種々の形態で使用することができる。以下、説明の便宜のためにリダンダンシ回路を一例として説明する。
【０００６】
図１は、従来のリダンダンシ回路を説明するための回路図である。
【０００７】
図１に示すように、従来のリダンダンシ回路は、ヒューズ部１１０、ラッチ部１３０、プリチャージ部１５０、及びリペア情報出力部１７０を備える。
【０００８】
ヒューズ部１１０は、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞（ここで、ｎは自然数）に応答してヒューズを含む電流経路を介して出力端である共通ノードＣＯＭを駆動するためのものであって、複数のヒューズ１１２及び複数の活性化部１１４を備える。
【０００９】
複数のヒューズ１１２は、リペア対象メモリセルに対応するアドレス情報をプログラミングするためのものであって、第０〜第ｎヒューズＦ０、Ｆ１、Ｆ２、…、Ｆｎを備える。また、複数の活性化部１１４は、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞各々を受信して対応のヒューズを含むプルダウン電流経路を形成するためのものであって、第０〜第ｎＮＭＯＳトランジスタＮＭ０、ＮＭ１、ＮＭ２、…、ＮＭｎを備える。ここで、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞は、外部から印加されるアドレスをデコーディングした信号であって、半導体装置の読出し及び書込み動作時に選択されるメモリセルマット（ｍｅｍｏｒｙ  ｃｅｌｌ  ｍａｔ）に対応して活性化される。参考までに、メモリセルマットは、複数のメモリセルのうちのグループ化されたメモリセルの集合を意味し、第０〜第ｎヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞は、アクセスしようとするメモリセルを含んでいるメモリセルマットに対応して活性化される。
【００１０】
ラッチ部１３０は、第０〜第ｎヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞に応答して駆動される共通ノードＣＯＭに応じて論理レベル値をラッチするためのものであって、第０及び第１インバータＩＮＶ０、ＩＮＶ１を備える。  
【００１１】
プリチャージ部１５０は、ラッチ部１３０に初期論理レベル値を設定するためのものであって、外部電源電圧ＶＤＤ端と共通ノードＣＯＭとの間にソース−ドレン経路が形成され、プリチャージ信号ＰＣＧＢをゲートに受信する第０ＰＭＯＳトランジスタＰＭ０を備える。ここで、プリチャージ信号ＰＣＧＢは、活性化動作、読出し動作、及び書込み動作時に論理「ロー」から論理「ハイ」に遷移する信号である。
【００１２】
リペア情報出力部１７０は、ラッチ部１３０の出力信号を入力してリペア情報信号ＦＯＵＴを出力するためのものであって、第２インバータＩＮＶ２を備える。ここで、リペア情報信号ＦＯＵＴは、複数のヒューズ１１２にプログラミングされたリペア対象メモリセルのアドレス情報を含み、半導体装置は、リペア情報信号ＦＯＵＴに応答してアクセスしようとするメモリセルがリペア対象メモリセルであるか否かを判断する。
【００１３】
図２及び図３は、図１のリダンダンシ回路の動作を説明するためのタイミング図である。説明の便宜のために、第０ヒューズＦ０がカットされた場合及びカットされていない場合において、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞の活性化によるリダンダンシ回路の動作について説明する。
【００１４】
図１および図２に示すように、まず共通ノードＣＯＭが論理「ロー」のプリチャージ信号ＰＣＧＢに応答してプリチャージされるため、ラッチ部１３０は論理「ハイ」をラッチする。その後、活性化動作、読出し動作、及び書込み動作時にプリチャージ信号ＰＣＧＢが論理「ロー」から論理「ハイ」に遷移し、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞が論理「ハイ」に活性化される。その後、第０ＮＭＯＳトランジスタＮＭ０は、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞に応答してターンオンされる。
【００１５】
このとき、第０ヒューズＦ０がカットされない場合、共通ノードＣＯＭと接地電源電圧ＶＳＳ端との間にプルダウン電流経路が形成されるため、共通ノードＣＯＭの電圧レベルは第０インバータＩＮＶ０のしきい電圧値よりも低くなり、リペア情報信号ＦＯＵＴは論理「ロー」となる。その後、第０ヒューズＦ０がカットされた場合、共通ノードＣＯＭはラッチ部１３０によって論理「ハイ」を維持する。すなわち、第１インバータＩＮＶ１によるプルアップ電流経路が形成されるため共通ノードＣＯＭは論理「ハイ」を維持し、リペア情報信号ＦＯＵＴは論理「ハイ」となる。半導体装置は、論理「ハイ」または論理「ロー」のリペア情報信号ＦＯＵＴを利用してリペア対象メモリセルのアドレス情報が提供される。
【００１６】
図３は、図１の従来のリダンダンシ回路動作において問題が発生する部分を説明するタイミング図である。ヒューズとしてはヒューズのカットの有無によって高抵抗状態及び低抵抗状態を有することは理想的な状況であるが、実際のヒューズのカットに対応する動作タイミングは図２の通りである。すなわち、実質的にヒューズをカットしたとしても安定した高抵抗状態を維持できない場合もあり、ヒューズをカットしない場合もクラック（ｃｒａｃｋ）のような異常現象が発生し、安定した低抵抗状態を維持できない場合がある。すなわち、ヒューズの抵抗状態が曖昧となることがある。
【００１７】
図３に示すように、第０ヒューズＦ０に曖昧な抵抗状態が発生すると、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞に応じて第０ＮＭＯＳトランジスタＮＭ０がターンオンされても、共通ノードＣＯＭが予定された時間内に所望の論理「ロー」または論理「ハイ」にならない。ここで、共通ノードＣＯＭの電圧レベルと第０インバータＩＮＶ０のしきい電圧ＶＬＴは、リペア情報信号ＦＯＵＴの論理レベルの決定において密接な関係を有する。したがって、第０ヒューズＦ０の曖昧な抵抗状態は、リペア情報信号ＦＯＵＴの活性化の時点を不確実にする問題を起こす。
【００１８】
また、第０インバータＩＮＶ０のしきい電圧ＶＬＴは、半導体装置の周囲の環境によって可変する余地があり、これは第０ヒューズＦ０のカットの有無によるリペア情報信号ＦＯＵＴを正確に判断することにおいて非常に困難な要素として作用する。言い換えれば、第０ヒューズＦ０をカットしない場合、リペア情報信号ＦＯＵＴを論理「ハイ」として誤って出力したり、第０ヒューズＦ０をカットした場合、リペア情報信号ＦＯＵＴを論理「ロー」として誤って出力する問題が発生する。すなわち、リペア情報信号ＦＯＵＴの信頼性が落ち、半導体装置のリペア動作において誤動作が引き起こされ得るという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、上述したような従来の問題点を解決するために提案されたものであって、その目的は、ヒューズを含む電流経路で駆動される出力端の電圧レベルを所定の電圧レベルと比較することができるヒューズ回路を提供することにある。
【００２０】
また、本発明の別の目的は、ヒューズの抵抗値を測定することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００２１】
上述した目的を達成するための本発明の一側面に係るヒューズ回路は、ヒューズイネーブル信号に応答して、ヒューズを含む電流経路を介して出力端を駆動するヒューズ部と、活性化信号に応答して活性化され、所定レベルの基準電圧と前記出力端の電圧レベルとを比較し、ヒューズ状態信号を生成するための比較部と、を備える。
【００２２】
また、上述した目的を達成するための本発明の他の側面に係る半導体装置は、ヒューズイネーブル信号に応答し、ヒューズを含む電流経路を介して駆動された出力端の電圧レベルと測定基準電圧とを比較してヒューズ状態信号を生成するヒューズ回路と、前記ヒューズの測定抵抗値に対応する電圧レベルを有する前記測定基準電圧を生成するヒューズ複製モデリング手段と、を備える。
【００２３】
また、上述した目的を達成するための本発明の更なる側面に係る半導体装置は、バイアス電圧及び比較基準電圧を生成する基準電圧生成手段と、モード選択信号に応答し、プリチャージ信号または前記バイアス電圧を出力する第１多重化手段と、前記バイアス電圧を受信し、抵抗値選択信号に応答して測定抵抗値に対応する電圧レベルを有する測定基準電圧を生成するヒューズ複製モデリング手段と、前記モード選択信号に応答し、前記比較基準電圧または前記測定基準電圧を出力する第２多重化手段と、前記第１多重化手段の出力信号を受信し、ヒューズイネーブル信号に応答してヒューズを含む電流経路を介して駆動された出力端の電圧レベルと前記第２多重化手段の出力レベルとを比較してヒューズ状態信号を生成するためのヒューズ回路と、を備える。
【００２４】
上述した目的を達成するための本発明の更なる側面に係る半導体装置の駆動方法は、ノーマルモードにおいて、所望の情報がプログラミングされたヒューズが含まれた電流経路を介して駆動された出力端の電圧レベルと所定の比較基準電圧とを比較し、前記ヒューズのカットの有無に対応する結果を出力するステップと、測定モードにおいて、前記出力端をバイアス駆動して前記ヒューズの抵抗値に対応する結果を出力するステップと、を含む。
【発明の効果】
【００２５】
本発明によれば、ヒューズを含む電流経路で駆動される出力端の電圧レベルを所定の基準電圧と比較することができ、予定された時点でヒューズのカットの有無を正確に検出するこことができる。このように検出された結果は、ヒューズを補完するか、基準電圧を変更することによって、プログラミングされたヒューズのカットの有無に対応する正確な出力結果を保障することができる。また、ヒューズの抵抗値を正確に測定することによって、より速い回路解釈が可能となる。
【００２６】
さらに、本発明によれば、プログラミングされたヒューズのカットの有無に対応する正確な出力結果を保障することによって、これを活用する半導体装置の動作において信頼性を高めることができるという効果を得ることができる。
【００２７】
また、ヒューズの抵抗値を正確に測定して回路解析を可能にすることによって、製品開発の期間を短縮することができるという効果を得ることができる。
【図面の簡単な説明】
【００２８】
【図１】従来のリダンダンシ回路を説明するための回路図である。
【図２】図１のリダンダンシ回路の動作を説明するためのタイミング図である。
【図３】図１のリダンダンシ回路の動作を説明するためのタイミング図である。
【図４】本発明に係るリダンダンシ回路を説明するための回路図である。
【図５】図４のリダンダンシ回路の動作波形を説明するための波形図である。
【図６】本発明に係るリダンダンシ回路の別の実施形態を説明するための回路図である。
【図７】本発明に係るリダンダンシ回路の更なる別の実施形態を説明するための回路図である。
【図８】図４のリダンダンシ回路を利用した半導体装置の一部構成を示すブロック図である。
【図９】図８のヒューズ複製モデリング部８５０を説明するための回路図である。
【図１０】図８のヒューズ回路８９０を説明するための回路図である。
【図１１】図１０の回路動作波形を説明するための波形図である。
【図１２】図１０の回路動作波形を説明するための波形図である。
【図１３】本発明に係るヒューズ回路の別の実施形態を説明するための回路図である。
【発明を実施するための形態】
【００２９】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付した図面を参照して説明する。
【００３０】
図４は、本実施の形態に係るリダンダンシ回路を説明するための回路図である。
【００３１】
図４に示すように、リダンダンシ回路は、ヒューズ部４１０、プリチャージ部４３０、及び比較部４５０を備える。
【００３２】
ヒューズ部４１０は、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞に応答してヒューズを含む電流経路を介してヒューズ部４１０の出力端である共通ノードＣＯＭを駆動するためのものであり、複数のヒューズ４１２、及び複数の活性化部４１４を備える。複数のヒューズ４１２は、リペア対象メモリセルに対応するアドレス情報をプログラミングするためのものであって、第０〜第ｎヒューズＦ０、Ｆ１、Ｆ２、…、Ｆｎを備える。説明の便宜のために図４では、リダンダンシ回路を一例にしたため、ヒューズにはリペア対象メモリセルに対応するアドレス情報がプログラミングされているが、他の回路動作に使用されるヒューズの場合は、それに適合した他の情報がプログラミングされることが好ましい。また、複数のヒューズ４１２を構成するヒューズの個数についても設計に応じて異なり得る。
【００３３】
複数の活性化部４１４は、第０〜第ｎヒューズＦ０、Ｆ１、Ｆ２、…、Ｆｎに各々対応して接続され、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞に応答して第０〜第ｎヒューズＦ０、Ｆ１、Ｆ２、…、Ｆｎを各々活性化させるためのものであって、第０〜第ｎＮＭＯＳトランジスタＮＭ０、ＮＭ１、ＮＭ２、…、ＮＭｎを備える。
【００３４】
一方、プリチャージ部４３０は、プリチャージ信号ＰＣＧＢに応答して共通ノードＣＯＭをプリチャージさせるためのものであって、外部電源電圧ＶＤＤ端と共通ノードＣＯＭとの間にソース−ドレン経路が形成され、プリチャージ信号ＰＣＧＢをゲートに受信する第０ＰＭＯＳトランジスタＰＭ０を備える。
【００３５】
比較部４５０は、活性化信号ＳＡ＿ＥＮに応答して活性化され、所定の基準電圧ＶＲＥＦと共通ノードＣＯＭの電圧レベルとを比較してリペア情報信号ＦＯＵＴを生成する。ここで、比較部４５０は、ラッチタイプの差動検知増幅器（ｌａｔｃｈｅｄ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）で構成され得、これに入力される所定の基準電圧ＶＲＥＦは、ユーザが所望する電圧レベルに半導体装置外部または内部で生成されて印加されることができる。また、リペア情報信号ＦＯＵＴは、ヒューズの状態に対応する電圧レベルを有するヒューズ状態信号であって、図４の例ではリペア対象メモリセルに対応するアドレス情報を有する。半導体装置は、リペア情報信号ＦＯＵＴに応答し、アクセスしようとするメモリセルがリペア対象メモリセルであるか否かを判断する。
【００３６】
図５は、図４のリダンダンシ回路の動作波形を説明するための波形図である。説明の便宜のために、第０ヒューズＦ０を代表にして回路動作を説明する。第０ヒューズＦ０は、上記で説明したようにヒューズのカット状態に応じて多様な抵抗値を有する。
【００３７】
図４及び図５に示すように、まず、共通ノードＣＯＭは、論理「ロー」のプリチャージ信号ＰＣＧＢに応答してプリチャージされるため、論理「ハイ」を維持する。その後、活性化動作、読出し動作及び書込み動作時にプリチャージ信号ＰＣＧＢが論理「ロー」から論理「ハイ」に遷移して非活性化され、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞が論理「ハイ」に活性化される。その後、第０ＮＭＯＳトランジスタＮＭ０は、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞に応答してターンオンされる。
【００３８】
ここで、もし第０ヒューズＦ０がカットされずに正常な低抵抗状態を有する場合には、共通ノードＣＯＭは(1)（図５の円で囲んだ数字を括弧付きの数字で表す。）のように速く論理「ロー」に遷移され、もし第０ヒューズＦ０がカットされて正常な高抵抗状態を有する場合には、共通ノードＣＯＭは(8)のように論理「ハイ」を維持する。また、図面から分かるように、第０ヒューズＦ０の抵抗状態が低抵抗から高抵抗へ様々な抵抗値を有する場合、共通ノードＣＯＭは、(2)→(3)→(4)→(5)→(6)→(7)のような傾斜で電圧レベルが低くなる。
【００３９】
一方、活性化信号ＳＡ＿ＥＮが論理「ロー」である区間において、リペア情報信号ＦＯＵＴは論理「ハイ」を維持する。また、活性化信号ＳＡ＿ＥＮが論理「ハイ」として活性化されると、比較部４５０は共通ノードＣＯＭの電圧レベルと基準電圧ＶＲＥＦのレベルとを比較してリペア情報信号ＦＯＵＴを出力する。このとき、活性化信号ＳＡ＿ＥＮは、比較部４５０の円滑な動作のために第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞が活性化された後、ｔＤ後に活性化されることが好ましく、本発明では活性化信号ＳＡ＿ＥＮが活性化される時点で第０ヒューズＦ０の状態をリペア情報信号ＦＯＵＴとして出力する。
【００４０】
言い換えれば、活性化信号ＳＡ＿ＥＮが活性化される時点で比較部４５０は、共通ノードＣＯＭの電圧レベルと基準電圧ＶＲＥＦのレベルとを比較してリペア情報信号ＦＯＵＴを出力する。すなわち、共通ノードＣＯＭは互いに異なる傾斜でその電圧レベルが低くなるが、活性化信号ＳＡ＿ＥＮが活性化される時点で基準電圧ＶＲＥＦを基準にして共通ノードＣＯＭの電圧レベルを検出することができる。したがって、(1)、(2)、(3)、(4)の場合、リペア情報信号ＦＯＵＴは論理「ロー」になり、(5)、(6)、(7)、(8)の場合、リペア情報信号ＦＯＵＴは論理「ハイ」となる。本発明に係るリダンダンシ回路は、活性化信号ＳＡ＿ＥＮの活性化時点及び基準電圧ＶＲＥＦを調整してヒューズ状態に応じた出力結果を得ることができる。
【００４１】
図６および図７は、本発明に係るリダンダンシ回路の他の実施形態を説明するための回路図である。図６および図７は、図４と比較して補助レベル維持部６１０、７１０がさらに備えられる。
【００４２】
図６に示すように、補助レベル維持部６１０は、共通ノードＣＯＭを所定のレベルに維持するためのものであって、第１ＰＭＯＳトランジスタＰＭ１及び第３インバータＩＮＶ３を備える。また、第１ＰＭＯＳトランジスタＰＭ１は、共通ノードＣＯＭを所定の駆動電流で駆動する。
【００４３】
言い換えれば、補助レベル維持部６１０は、プリチャージ信号ＰＣＧＢが論理「ハイ」になって共通ノードＣＯＭがフローティング（ｆｌｏａｔｉｎｇ）され、例えば、第０ヒューズＦ０が高抵抗状態を有して共通ノードＣＯＭが論理「ハイ」を維持しなければならない状況を補完するための構成である。ここで、補助レベル維持部６１０は、カットされないヒューズに対し、プルダウン動作が円滑に行なわれる程度の適切なレベルに共通ノードＣＯＭを維持することが可能なサイズに設計することが好ましい。
【００４４】
以下、図７を参照して補助レベル維持部７１０の他の一実施形態について説明する。
【００４５】
図７に示すように、補助レベル維持部７１０も共通ノードＣＯＭを所定のレベルに維持させるためのものであって、共通ノードＣＯＭと接地電源電圧ＶＳＳ端との間に接続されたキャパシタＣを備える。キャパシタＣは、プリチャージ信号ＰＣＧＢが論理「ロー」として活性化される区間において、共通ノードＣＯＭにプリチャージされる電荷で充電され、プリチャージ信号ＰＣＧＢが論理「ハイ」として非活性化される区間において、共通ノードＣＯＭをキャパシタＣに充電された電荷に維持させる。
【００４６】
図８は、図４のリダンダンシ回路を利用した半導体装置の一部構成を説明するためのブロック図である。本発明に係るリダンダンシ回路は、目的に応じて他の回路にも適用することができるが、図８に示している半導体装置は、ヒューズの抵抗値を測定できる回路である。したがって、図４に示したリダンダンシ回路の名称をここでは「ヒューズ回路」に変えて説明し、「８９０」の図面符号を付与する。
【００４７】
図８に示すように、半導体装置は、基準電圧生成部８１０、第１多重化部８３０、ヒューズ複製モデリング部８５０、第２多重化部８７０、及びヒューズ回路８９０を備える。本発明に係る半導体装置は、ノーマルモード及び測定モードを備えており、ここで、ノーマルモードはヒューズ回路８９０が図４に示すような動作を行うモードであり、測定モードはヒューズ回路８９０に備えられるヒューズの抵抗値を測定するためのモードである。
【００４８】
以下、各々の構成要素に対して説明する。
【００４９】
基準電圧生成部８１０は、バイアス電圧Ｖ＿ＢＩＡＳ及び比較基準電圧Ｖ＿ＣＯＭＰを生成する。ここで、バイアス電圧Ｖ＿ＢＩＡＳ及び比較基準電圧Ｖ＿ＣＯＭＰはそれぞれ所定の電圧レベルを有し、後述するが、バイアス電圧Ｖ＿ＢＩＡＳは測定モードで使用され、比較基準電圧Ｖ＿ＣＯＭＰはノーマルモードで使用される。
【００５０】
第１多重化部８３０は、モード選択信号ＳＥＬ＿ＭＯＤに応答し、プリチャージ信号ＰＣＧＢまたはバイアス電圧Ｖ＿ＢＩＡＳを出力する。ここで、モード選択信号ＳＥＬ＿ＭＯＤは、ノーマルモード及び測定モードに応じて所定の論理レベルを有することができ、第１多重化部８３０は、ノーマルモードでプリチャージ信号ＰＣＧＢを第１出力信号ＯＵＴ１として出力し、測定モードでバイアス電圧Ｖ＿ＢＩＡＳを第１出力信号ＯＵＴ１として出力する。
【００５１】
ヒューズ複製（REPLICA）モデリング部８５０は、バイアス電圧Ｖ＿ＢＩＡＳが印加され、抵抗値選択信号ＴＭ＿ＣＯＤＥ＜０：ｍ＞（ここで、ｍは自然数）に応答し、複数の測定抵抗値に対応する電圧レベルの測定基準電圧Ｖ＿ＭＥＡＳを生成する。
【００５２】
図９は、図８のヒューズ複製モデリング部８５０を説明するための回路図である。
【００５３】
図９に示すように、ヒューズ複製モデリング部８５０は、複製抵抗部９１０及び複製バイアス部９３０を備える。
【００５４】
複製抵抗部９１０は、抵抗値選択信号ＴＭ＿ＣＯＤＥ＜０：ｍ＞に応答し、活性化された複製抵抗を含む電流経路を介して複製出力端である複製共通ノードＲＥ＿ＣＯＭを駆動するためのものであって、複数の複製抵抗９１２及び複数の複製活性化部９１４を備える。複数の複製抵抗９１２は、測定抵抗値に対応する第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍを備える。ここで、複製抵抗の個数と各々の抵抗値は、所望の抵抗値に対応する測定基準電圧Ｖ＿ＭＥＡＳを生成するために設計変更が可能である。
【００５５】
複数の複製活性化部９１４は、第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍ各々に対応して接続され、抵抗値選択信号ＴＭ＿ＣＯＤＥ＜０：ｍ＞に応答して第０〜第ｍ抵抗Ｒ０、Ｒ１、…、Ｒｍを活性化させるためのものであって、第０〜第ｍ複製ＮＭＯＳトランジスタＮＭ０、ＮＭ１、…、ＮＭｍを備える。第０〜第ｍ複製ＮＭＯＳトランジスタＮＭ０、ＮＭ１、…、ＮＭｍの個数は、第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍと同一に設計することが好ましく、また、所望の抵抗値に対応する測定基準電圧Ｖ＿ＭＥＡＳを生成するために設計変更が可能である。
【００５６】
一方、複製バイアス部９３０は、バイアス電圧Ｖ＿ＢＩＡＳに応答して複製共通ノードＲＥ＿ＣＯＭにバイアス動作を行なうためのものであって、外部電源電圧ＶＤＤ端と複製共通ノードＲＥ＿ＣＯＭとの間にソース−ドレン経路が形成され、バイアス電圧Ｖ＿ＢＩＡＳをゲートに受信する第０複製ＰＭＯＳトランジスタＰＭ０を備える。
【００５７】
本発明に係るヒューズ複製モデリング部８５０の詳細な動作は後に説明する。
【００５８】
図８に示すように、第２多重化部８７０は、モード選択信号ＳＥＬ＿ＭＯＤに応答して比較基準電圧Ｖ＿ＣＯＭＰまたは測定基準電圧Ｖ＿ＭＥＡＳを出力する。すなわち、第２多重化部８７０は、ノーマルモードで比較基準電圧Ｖ＿ＣＯＭＰを第２出力信号ＯＵＴ２として出力し、測定モードで測定基準電圧Ｖ＿ＭＥＡＳを第２出力信号ＯＵＴ２として出力する。
【００５９】
ヒューズ回路８９０は、第１多重化部８３０の第１出力信号ＯＵＴ１を受信し、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞に応答してヒューズを含む電流経路を介して駆動された出力端の電圧レベルと第２多重化部８７０の第２出力信号ＯＵＴ２とを比較し、ヒューズ状態信号ＦＯＵＴを出力する。
【００６０】
後に改めて説明するが、本発明によると、ヒューズ回路８９０から出力されるヒューズ状態信号ＦＯＵＴは、測定モードで測定しようとするヒューズの抵抗値に対応する情報を有している。また、ヒューズ回路８９０から出力されるヒューズ状態信号ＦＯＵＴは、ノーマルモードでヒューズカットの有無に対応する情報を有し、もしヒューズ回路８９０がリダンダンシ回路として使用される場合にリペア対象メモリセルのアドレス情報を有する。
【００６１】
図１０は、図８のヒューズ回路８９０を説明するための回路図である。図１０のヒューズ回路８９０は、図４の構成と同じ構成を有し、説明の便宜のために示された図である。すなわち、図４のプリチャージ信号ＰＣＧＢの代わりに第１出力信号ＯＵＴ１を受信し、図４の基準電圧ＶＲＥＦの代わりに第２出力信号ＯＵＴ２を受信する。ここで、図４のプリチャージ部４３０の名称は図１０においては出力端駆動部４３０と読み替えるものとする。ここで、出力端駆動部４３０は、第１多重化部８３０（図８参照）第１出力信号ＯＵＴ１に応じて共通ノードＣＯＭにプリチャージ動作を行なうかバイアス動作を行う。すなわち、出力端駆動部４３０は、第１出力信号ＯＵＴ１がプリチャージ信号ＰＣＧＢであれば共通ノードＣＯＭにプリチャージ動作を行ない、第１出力信号ＯＵＴ１がバイアス電圧Ｖ＿ＢＩＡＳであれば共通ノードＣＯＭにバイアス動作を行う。
【００６２】
以下、図８〜図１０を参照して、図８の半導体装置の動作を説明する。
【００６３】
まず、ノーマルモードでは、図８に関して既に説明したように、第１出力信号ＯＵＴ１がプリチャージ信号ＰＣＧＢになり、第２出力信号ＯＵＴ２は比較基準電圧Ｖ＿ＣＯＭＰになる。ここで、比較基準電圧Ｖ＿ＣＯＭＰは、図４の基準電圧ＶＲＥＦと同じ特性を有する。したがって、本発明に係る半導体装置は、ノーマルモード時に図４及び図５で説明した動作を行なうことができる。このとき、出力されるヒューズ状態信号ＦＯＵＴは、該当ヒューズのカットの有無に対応する情報を有し、これはリペア対象メモリセルのアドレス情報になり得る。
【００６４】
その後、測定モードでは、第１出力信号ＯＵＴ１がバイアス電圧Ｖ＿ＢＩＡＳになり、第２出力信号ＯＵＴ２が測定基準電圧Ｖ＿ＭＥＡＳになる。ここで、測定基準電圧Ｖ＿ＭＥＡＳは、図９のヒューズ複製モデリング部８５０で生成され、これに対する説明は、以下に行なう。
【００６５】
図９に示すように、第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍは、図１０のヒューズの抵抗値を測定しようとするときに測定対象となる抵抗値である測定抵抗値を有する。例えば、第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍは、各々互いに異なる測定抵抗値を有することができ、これらの測定抵抗値によってカットされている、又はカットされていないヒューズの抵抗値を確認することができる。
【００６６】
言い換えれば、抵抗値選択信号ＴＭ＿ＣＯＤＥ＜０：ｍ＞によって該当する第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍが活性化され、プルアップ／プルダウン電流経路を介して複製共通ノードＲＥ＿ＣＯＭが駆動され、複製共通ノードＲＥ＿ＣＯＭは、活性化された複製抵抗に対応する電圧レベルを有する。すなわち、測定基準電圧Ｖ＿ＭＥＡＳは、第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍのうちの活性化された複製抵抗に対応する電圧レベルを有する。ここで、プルアップ電流経路は、複製バイアス部９３０の第０複製ＰＭＯＳトランジスタＰＭ０による電流経路を意味し、プルダウン電流経路は、活性化された複製ＮＭＯＳトランジスタとそれに接続された複製抵抗による電流経路を意味する。  
【００６７】
ここで、複製バイアス部９３０の第０複製ＰＭＯＳトランジスタＰＭ０及び図１０の出力端駆動部４３０のＰＭＯＳトランジスタは、同じ特性で設計されることが好ましく、複数の複製活性化部９１４及び図１０の複数の活性化部４１４も同じ特性で設計されることが好ましい。
【００６８】
一方、図１０の共通ノードＣＯＭは、測定モードでバイアス動作を行う。すなわち、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞に応答し、第０〜第ｎヒューズＦ０、Ｆ１、Ｆ２、…、Ｆｎのいずれか１つが活性化されると、活性化されたヒューズに対応するプルアップ／プルダウン電流経路を介して共通ノードＣＯＭが駆動され、共通ノードＣＯＭは、活性化されたヒューズに対応する電圧レベルを有することになる。ここで、プルアップ電流経路は、第０ＰＭＯＳトランジスタＰＭ０による電流経路を意味し、プルダウン電流経路は、ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０：ｎ＞によって活性化されたＮＭＯＳトランジスタとそれに接続されたヒューズによる電流経路を意味する。
【００６９】
上記のような動作によって生成された共通ノードＣＯＭの電圧レベル及び測定基準電圧Ｖ＿ＭＥＡＳは、活性化信号ＳＡ＿ＥＮに応答して動作する比較部４５０で比較されてヒューズ状態信号ＦＯＵＴを出力する。ここで、ヒューズ状態信号ＦＯＵＴは、共通ノードＣＯＭの電圧レベルが第２出力信号ＯＵＴ２、すなわち測定基準電圧Ｖ＿ＭＥＡＳのレベルよりも高い場合、論理「ハイ」になり、共通ノードＣＯＭの電圧レベルが測定基準電圧Ｖ＿ＭＥＡＳのレベルよりも低い場合は論理「ロー」となる。
【００７０】
言い換えれば、測定基準電圧Ｖ＿ＭＥＡＳは、第０〜第ｍ複製抵抗Ｒ０、Ｒ１、…、Ｒｍのうちの活性化された複製抵抗に対応する電圧レベルを有し、この測定基準電圧Ｖ＿ＭＥＡＳは、第０〜第ｎヒューズＦ０、Ｆ１、Ｆ２、…、Ｆｎのうち測定しようとするヒューズに対応して決定される共通ノードＣＯＭの電圧レベルと比較されてヒューズ状態信号ＦＯＵＴを生成する。このとき、出力されるヒューズ状態信号ＦＯＵＴは、測定しようとするヒューズの抵抗値に対応する情報を有する。
【００７１】
以下、任意の抵抗値を有するヒューズの抵抗値を測定する過程について説明する。
【００７２】
測定者は、例えば、１０Ｋの抵抗値に該当する複製抵抗を活性化させ、測定基準電圧Ｖ＿ＭＥＡＳが１０Ｋの抵抗値に対応する電圧レベルを有するようにする。一方、測定しようとするヒューズは活性化され、共通ノードＣＯＭは活性化されたヒューズの抵抗値に対応する電圧レベルを有する。また、活性化されたヒューズの任意の抵抗値が１０Ｋよりも小さければ、共通ノードＣＯＭの電圧レベルは測定基準電圧Ｖ＿ＭＥＡＳよりも小さくなり、任意の抵抗値が１０Ｋよりも大きければ、共通ノードＣＯＭの電圧レベルは測定基準電圧Ｖ＿ＭＥＡＳよりも大きくなる。その後、活性化信号ＳＡ＿ＥＮに応答して比較部４５０が活性化されると、共通ノードＣＯＭの電圧レベルと測定基準電圧Ｖ＿ＭＥＡＳの電圧レベルとを比較したヒューズ状態信号ＦＯＵＴが出力されるが、測定者はこのヒューズ状態信号ＦＯＵＴに基づいてヒューズの抵抗値を予測することができる。
【００７３】
もし、測定しようとするヒューズの抵抗値が１５Ｋに対応すれば、ヒューズ状態信号ＦＯＵＴが論理「ハイ」になり、測定者はこれによってヒューズの抵抗値が１０Ｋよりも大きいことが分かる。その後、測定者は１０Ｋよりも大きい、例えば２０Ｋの抵抗値に該当する複製抵抗を活性化させて上記のような測定を行なうことができ、このときヒューズ状態信号ＦＯＵＴは論理「ロー」となる。結局、測定者は、これによって測定しようとするヒューズが１０Ｋよりも大きく、２０Ｋよりも小さい抵抗値を有することが分かる。
【００７４】
したがって、本発明に係る半導体装置は、かかる方法によってヒューズの抵抗値を測定することが可能である。
【００７５】
図１１および図１２は、図１０の回路の動作波形を説明するための波形図である。説明の便宜のために測定モードに対する動作波形を示し、抵抗値を測定しようとするヒューズが第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞に応答して活性化される第０ヒューズＦ０と仮定する。参考までに、第２出力信号ＯＵＴは測定モードにおいて測定基準電圧Ｖ＿ＭＥＡＳを有し、ここで、測定基準電圧Ｖ＿ＭＥＡＳは測定者によって予定された電圧レベルを有する。
【００７６】
図１０および図１１に示すように、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞が活性化されると、これに対応する第０ヒューズＦ０の抵抗値に応じて共通ノードＣＯＭの電圧レベルが決定される。ここでは、第０ヒューズＦ０の抵抗値が大きい場合、共通ノードＣＯＭの電圧レベルが測定基準電圧Ｖ＿ＭＥＡＳよりも大きく、第０ヒューズＦ０の抵抗値が小さい場合、共通ノードＣＯＭの電圧レベルが測定基準電圧Ｖ＿ＭＥＡＳよりも小さくなる一例で説明する。
【００７７】
活性化信号ＳＡ＿ＥＮが活性化されると、共通ノードＣＯＭの電圧レベルに応じてヒューズ状態信号ＦＯＵＴの論理レベルが決定される。すなわち、抵抗値が小さい場合、ヒューズ状態信号ＦＯＵＴは論理「ロー」となり、抵抗値が大きい場合、ヒューズ状態信号ＦＯＵＴは論理「ハイ」となる。
【００７８】
図１２は、図１１と比較して第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞の活性化区間が異なる。本発明に係る半導体装置は、図１２に示すような第０ヒューズ状態信号ＦＯＵＴの活性化区間を介して図１１における動作において不要に消費される電力を減少させることができる。
【００７９】
改めて図１０および図１１に示すように、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞が活性化された状態で活性化信号ＳＡ＿ＥＮが活性化されると、第０ＰＭＯＳトランジスタＰＭ０、第０ヒューズＦ０、及び第０ＮＭＯＳトランジスタＮＭ０を介して電流経路が形成されて継続的な電流消費が発生する。しかし、図１２に示すように、活性化信号ＳＡ＿ＥＮが活性化された後、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞を非活性化させると、第０ＮＭＯＳトランジスタＮＭ０がターンオフされて電流経路が形成されず、継続的な電流消費は発生しない。ここで、第０ヒューズイネーブル信号ＥＮ＿ＡＤＤ＜０＞は、活性化信号ＳＡ＿ＥＮによって比較部４５０の比較動作の後に非活性化されることが好ましい。
【００８０】
図１３は、本発明に係るヒューズ回路の他の実施形態を説明するための回路図であって、ヒューズ回路が図６に示すように補助レベル維持部６１０を備える場合である。説明の便宜のために補助レベル維持部に「１３１０」という新しい図面符号を付与する。
【００８１】
図１３に示すように、補助レベル維持部１３１０は、ノーマルモードにおいて共通ノードＣＯＭを所定のレベルに維持させるためのものであって、第１ＰＭＯＳトランジスタＰＭ１、第３インバータＩＮＶ３、及び第２ＰＭＯＳトランジスタＰＭ２を備える。ここで、第１ＰＭＯＳトランジスタＰＭ１及び第３インバータＩＮＶ３の動作は、図６で既に説明したため省略する。
【００８２】
第２ＰＭＯＳトランジスタＰＭ２は、補助レベル維持部１３１０の活性化動作を制御するためのものであって、外部電源電圧ＶＤＤ端と第１ＰＭＯＳトランジスタＰＭ１との間にソース−ドレン経路が形成され、モード選択信号ＳＥＬ＿ＭＯＤをゲートに受信する。これによって、第２ＰＭＯＳトランジスタＰＭ２はノーマルモード時にターンオンされ、測定モード時はターンオフされる。したがって、補助レベル維持部１３１０は、ノーマルモードにおいて活性化されて共通ノードＣＯＭを所定のレベルに維持させ、測定モードにおいて非活性化される。
【００８３】
前述したように、本発明に係る半導体装置は、ノーマルモードで所望の情報がプログラミングされたヒューズに対応し、カットの有無に対応する結果を所望の時点で出力することが可能であり、この結果を利用する半導体装置の信頼性を高めることができる。また、本発明に係る半導体装置は、測定モードにおいて測定しようとするヒューズの抵抗値を測定することができる。特に、測定モードで得られた結果は、回路の速い解析を可能にするため製品の開発期間を短縮することができる。
【００８４】
本発明の技術的思想は上記した好ましい実施形態によって具体的に記述されたが、以上で説明した実施形態は、本発明の説明のためのものであって、制限のためのものでないことを注意すべきである。また、当業者ならば本発明の技術的思想の範囲内で様々な置換、変形、及び変更により多様な実施形態が可能であることを理解できるであろう。
【００８５】
例えば、前述した実施形態では、図１０に示すように共通ノードＣＯＭにプリチャージ動作を行うために図８のような構成を必要とした。しかし、ノーマルモード時、プリチャージ動作を行なわずにバイアス動作で駆動されるヒューズ回路であれば、測定モード時に図１０の第１及び第２多重化部８３０、８７０は、本発明の技術的思想の範囲内で設計変更が可能である。
【００８６】
さらに、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によってその位置及び種類が異なって具現されるべきである。
【符号の説明】
【００８７】
１１０  ヒューズ部
１３０  ラッチ部
１５０  プリチャージ部
１７０  リペア情報出力部
１１２、４１２、９１２  複数のヒューズ
１１４、４１４、９１４  複数の活性化部
４１０      ヒューズ部
４３０      プリチャージ部
４５０      比較部
６１０、７１０、１３１０  補助レベル維持部
８１０  基準電圧生成部
８３０  第１多重化部
８５０  ヒューズ複製モデリング部
８７０  第２多重化部
８９０  ヒューズ回路
９１０  複製抵抗部
９３０  複製バイアス部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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