(57)【要約】【課題】キャッシュメモリにおけるソフトエラーの発生確率を減少させる。【解決手段】キャッシュメモリ３０が、タグメモリ４０を用いて管理され、ライトスルー方式で運用される。そして、キャッシュメモリ３０へのアクセス時刻を監視する監視部５１Ａと、この監視部５１Ａによる監視結果に応じてキャッシュメモリ３０の一以上のキャッシュラインにおけるデータをメインメモリから再度読み出して保存するリフレッシュ部５１Ｂとがそなえられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
処理部によって使用すべく主メモリから読み出されたデータを一時的に保存するキャッシュメモリを、タグメモリを用いて管理し、ライトスルー方式で運用するキャッシュ制御装置であって、
前記キャッシュメモリへのアクセス時刻を監視する監視部と、
前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部とを有することを特徴とする、キャッシュ制御装置。
【請求項２】
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存することを特徴とする、請求項１記載のキャッシュ制御装置。
【請求項３】
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記キャッシュメモリの各キャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおけるデータを前記主メモリから再度読み出して保存することを特徴とする、請求項１記載のキャッシュ制御装置。
【請求項４】
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインを無効化することを特徴とする、請求項３記載のキャッシュ制御装置。
【請求項５】
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存するとともに、当該キャッシュライン以外のキャッシュラインについては、全て無効化することを特徴とする、請求項１記載のキャッシュ制御装置。
【請求項６】
前記監視部は、
時間を計時する計時部と、
前記計時部による計時時間と所定時間とを比較し、前記計時時間が前記所定時間以上になったか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記計時時間が前記所定時間以上になったことを示す場合、前記キャッシュメモリにおける全てのキャッシュラインを無効化することを特徴とする、請求項１記載のキャッシュ制御装置。
【請求項７】
処理部と、主メモリと、前記処理部によって使用すべく前記主メモリから読み出されたデータを一時的に保存するキャッシュメモリと、前記キャッシュメモリにおける各キャッシュラインを管理するタグメモリと、前記タグメモリを用いて前記キャッシュメモリを管理しライトスルー方式で運用するキャッシュ制御部とを有する情報処理装置であって、
前記キャッシュ制御部が、
前記キャッシュメモリへのアクセス時刻を監視する監視部と、
前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部とを有することを特徴とする、情報処理装置。
【請求項８】
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存することを特徴とする、請求項７記載の情報処理装置。
【請求項９】
処理部によって使用すべく主メモリから読み出されたデータを一時的に保存するキャッシュメモリを、タグメモリを用いて管理し、ライトスルー方式で運用するキャッシュ制御装置としてコンピュータを機能させるキャッシュ制御プログラムであって、
前記キャッシュメモリへのアクセス時刻を監視する監視部、および、
前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部として、前記コンピュータを機能させることを特徴とする、キャッシュ制御プログラム。
【請求項１０】
前記コンピュータを前記監視部として機能させる際に、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部、および、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部として、前記コンピュータを機能させるとともに、
前記コンピュータを前記リフレッシュ部として機能させる際に、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存するように、前記コンピュータを機能させることを特徴とする、請求項９記載のキャッシュ制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、処理部によって使用すべく主メモリから読み出されたデータを一時的に保存するキャッシュメモリを管理する技術に関する。
【背景技術】
【０００２】
一般に、キャッシュメモリをそなえた情報処理システムにおいて、ＣＰＵ（Central Processing Unit）等の処理部は、アクセス対象のデータをメインメモリ（主メモリ）からキャッシュメモリに読み出し、読み出されたデータに対するアクセスを行なっている。キャッシュメモリを使用することで、ＣＰＵからのアクセス時間が短縮される。このようなシステムにおいて、通常、キャッシュメモリは、例えばＳＲＡＭ（Static Random Access Memory）によって構成され、メインメモリは、例えばＤＲＡＭ（Dynamic Random Access Memory）によって構成される。
【０００３】
このようなキャッシュメモリの運用方式としては、ライトバック方式とライトスルー方式とが知られている。ライトバック方式は、キャッシュメモリに保存されているデータが書き換えられたとしても直ちにはメインメモリにおける対応データの書換を行なわず、キャッシュメモリのデータを後でまとめてメインメモリに書き戻す方式である。また、ライトスルー方式は、キャッシュメモリに保存されているデータが書き換えられた場合にそれと同時にメインメモリにおける対応データの書換も行なう方式である。従って、ライトスルー方式を採用したシステムでは、キャッシュメモリのデータとメインメモリにおける対応データとは常に同一の状態が保たれていることになる。
【０００４】
ところで、中性子等による、ＳＲＡＭのソフトエラーについては、例えば下記特許文献１にも記載されているように、近年、プロセスの微細化に伴い増加傾向にあり、システムの信頼度に及ぼす影響が顕著になりつつある。
メインメモリとして使用されるＤＲＡＭでは、通常、保存データにビットエラーが発生すると、ＥＣＣ（Error Check and Correct；Error Correction Code）と呼ばれるエラー検出修正回路によってビットエラーの検出・訂正が行なわれる。このＥＣＣにより、メインメモリでは、１ビットエラーの訂正および２ビットエラーの検出が可能であり、ソフトエラーに対する信頼性が保たれている。
【０００５】
一方、キャッシュメモリとして使用されるＳＲＡＭでは、ＣＰＵからのアクセスを高速で実行可能にする必要があるが、ＥＣＣによるエラー検出／訂正に一定の時間を要するため、ＥＣＣを採用すると高速性が犠牲になってしまう。したがって、キャッシュメモリでは、通常、高速演算可能なパリティ方式によるエラー検出のみが採用される。このようなパリティ方式では、パリティビットを用いて１ビットエラーを検出するのみであり、２ビット以上の多重ビットエラーを検出することができず、システムの誤動作を招くおそれがある。つまり、パリティ方式のみを採用したキャッシュメモリでは、ソフトエラーに対する信頼性を保つことができない。なお、キャッシュメモリにおいて１ビットエラーが検出された場合には、エラーを検出されたデータがキャッシュメモリから廃棄され、対応データが新たにメインメモリからリロードされることになる。
【０００６】
ライトバック方式で運用されるキャッシュメモリのソフトエラー対策としては、例えば下記特許文献２に開示されるような技術が提案されている。ライトバック方式のキャッシュメモリでは、データ書換を行なっても直ちにメインメモリに書き戻さないため、データの保存時間が長くなり、ソフトエラーの影響を受け易い。そこで、下記特許文献２に開示された技術では、ライトバック方式のキャッシュメモリにおいて、使用頻度の低いデータを効率よくメインメモリに書き戻すことにより、信頼性の高いメインメモリでデータを保存し、ソフトエラーによるシステムへの影響を低減している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−５９０４２号公報
【特許文献２】特開２００５−９２３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ライトバック方式およびライトスルー方式いずれのキャッシュメモリにおいても、使用頻度の高いデータについては、キャッシュメモリに長期間に亘って保存されることになるため、中性子等によるソフトエラー（ビットエラー）が生じる可能性が高い。上述したように、キャッシュメモリ（ＳＲＡＭ）において、１ビットエラーはパリティ方式によって検出されメインメモリからのリロードによって解消されるが、２ビット以上の多重ビットエラーには対応できず、システムの誤動作を招くおそれがある。
【０００９】
本件の目的の１つは、キャッシュメモリにおけるソフトエラーの発生確率を減少させることである。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の１つとして位置付けることができる。
【課題を解決するための手段】
【００１０】
本件のキャッシュ制御装置は、処理部によって使用すべく主メモリから読み出されたデータを一時的に保存するキャッシュメモリを、タグメモリを用いて管理し、ライトスルー方式で運用するものである。そして、本件のキャッシュ制御装置は、前記キャッシュメモリへのアクセス時刻を監視する監視部と、前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部とを有している。
【００１１】
本件の情報処理装置は、処理部と、主メモリと、前記処理部によって使用すべく前記主メモリから読み出されたデータを一時的に保存するキャッシュメモリと、前記キャッシュメモリにおける各キャッシュラインを管理するタグメモリと、前記タグメモリを用いて前記キャッシュメモリを管理しライトスルー方式で運用するキャッシュ制御部とを有するものである。そして、前記キャッシュ制御部が、前記キャッシュメモリへのアクセス時刻を監視する監視部と、前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部とを有している。
【００１２】
本件のキャッシュ制御プログラムは、処理部によって使用すべく主メモリから読み出されたデータを一時的に保存するキャッシュメモリを、タグメモリを用いて管理し、ライトスルー方式で運用するキャッシュ制御装置としてコンピュータを機能させるものである。そして、本件のキャッシュ制御プログラムは、前記キャッシュメモリへのアクセス時刻を監視する監視部、および、前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部として、前記コンピュータを機能させる。
【発明の効果】
【００１３】
開示の技術では、監視部によるキャッシュメモリの監視結果に応じて、キャッシュメモリの一以上のキャッシュラインにおけるデータが主メモリから再度読み出されて保存される。これにより、ソフトエラーで破壊されているかもしれないキャッシュメモリのデータが、主メモリにおける信頼性の高い対応データにリロード／リフレッシュされ、キャッシュメモリにおけるソフトエラーの発生確率が減少することになる。従って、キャッシュメモリを使用するシステムにおける、ソフトエラーに起因する誤動作の発生を確実に抑止することができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。
【図２】第１実施形態の動作を説明するためのフローチャートである。
【図３】第２実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。
【図４】第２実施形態の動作を説明するためのフローチャートである。
【図５】第３実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。
【図６】第３実施形態の動作を説明するためのフローチャートである。
【図７】第４実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。
【図８】第４実施形態の動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態を説明する。
〔１〕第１実施形態
〔１−１〕第１実施形態の構成
図１は第１実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。この図１に示すように、第１実施形態の情報処理装置１Ａは、ＣＰＵ１０，メインメモリ２０，キャッシュメモリ３０，タグメモリ４０およびキャッシュ制御部（キャッシュ制御装置）５０Ａを有している。
【００１６】
ＣＰＵ（処理部）１０は、キャッシュメモリ３０およびキャッシュ制御部５０Ａを介してメインメモリ（主メモリ）２０に接続され、アクセス対象のデータをメインメモリ２０からキャッシュメモリ３０に読み出し、読み出されたデータに対するアクセスを行なっている。つまり、ＣＰＵ１０は、キャッシュメモリ３０をアクセス（リード／ライト）の対象としており、メインメモリ２０とキャッシュとの間のデータ転送は、例えば６４バイト分のキャッシュラインを単位として行なわれる。
【００１７】
なお、上述したように、メインメモリ２０は例えばＤＲＡＭによって構成され、キャッシュメモリ３０は例えばＳＲＡＭによって構成されている。また、メインメモリ２０においては上述したエラー検出修正回路（ＥＣＣ）によるエラー訂正が行なわれるとともに、キャッシュメモリ３０においてはやはり上述したパリティ方式によるエラー検出が行なわれる。
【００１８】
タグメモリ（タグアレイ）４０は、キャッシュメモリ３０に一時的に保存されたデータをキャッシュライン（タグエントリ）毎に管理するための管理情報を格納するエリアを有している。このタグメモリ４０は、管理情報として、キャッシュライン毎に、タグ部，ラインアドレス，ＬＲＵ（Least Recently Used）情報，ＶＡＬＩＤビットおよびタイムスタンプ情報（ＴＩＭＥ）を保持している。
【００１９】
ここで、タグ部は、各キャッシュラインにおけるデータの上位アドレス（アドレスの上位複数ビット，メインメモリ２０における番地データ）であり、ラインアドレスは、タグ部以外の下位アドレス（アドレスの下位複数ビット）である。また、ＬＲＵ情報は、最も長い間アクセスされていないデータ（キャッシュライン）を特定するための情報であり、ＶＡＬＩＤビットは、対応キャッシュラインのデータが有効である場合に「１」を設定される一方、無効である場合に「０」を設定されるビットである。さらに、タイムスタンプ情報（ＴＩＭＥ）は、対応キャッシュラインに対し、後述するタイムスタンプ発行部５１１Ａによって発行されたタイムスタンプである。
【００２０】
キャッシュ制御部５０Ａは、キャッシュメモリ（データアレイ）３０を、タグメモリ４０の管理情報を用いて管理し、ライトスルー方式で運用するものである。このキャッシュ制御部５０Ａは、ＣＰＵ１０からのメモリアクセスを受けると、アクセス対象データのアドレスから上位アドレスを抽出し、その上位アドレスをキーにして、ＶＡＬＩＤビットに「１」を設定されたキャッシュライン（有効キャッシュライン）についてのタグ部を検索する。
【００２１】
そして、キャッシュ制御部５０Ａは、抽出された上位アドレスに一致するタグ部がタグメモリ４０に登録されている場合（キャッシュヒットした場合）、そのタグ部を保持するキャッシュラインに対応する、キャッシュメモリ３０のデータをＣＰＵ１０に転送する。これにより、アクセス対象データに対するアクセスがＣＰＵ１０において行なわれる。このとき、メモリアクセスとしてデータの書換が行なわれた場合には、同じ書換がメインメモリ２０における対応データに対しても行なわれる。
【００２２】
一方、キャッシュ制御部５０Ａは、抽出された上位アドレスに一致するタグ部がタグメモリ４０に登録されていない場合（キャッシュミスした場合）、アクセス対象データをメインメモリ２０からキャッシュメモリ３０に読み出し、読み出されたデータをＣＰＵ１０に転送する。これにより、アクセス対象データに対するアクセスがＣＰＵ１０において行なわれる。このとき、メインメモリ２０からのデータは、ＶＡＬＩＤビットに「０」を設定されたキャッシュライン（無効キャッシュライン）、または、ＬＲＵ情報を参照し最も長い間アクセスされていないキャッシュラインに書き込まれる。また、このときも、メモリアクセスとしてデータの書換を行なう場合には、同じ書換がメインメモリ２０における対応データに対しても行なわれる。
【００２３】
また、キャッシュ制御部５０Ａは、キャッシュメモリ３０においてパリティエラー（１ビットエラー）が検出された場合、エラーを検出されたデータをキャッシュメモリ３０から廃棄し、対応データを新たにメインメモリ２０からリロードする機能も果たす。
第１実施形態のキャッシュ制御部５０Ａは、上述のような基本的な制御動作を行なうほか、監視部５１Ａおよびリフレッシュ部５２Ａとしての機能も有している。
【００２４】
監視部５１Ａは、キャッシュメモリ３０（後述するキャッシュメモリ３０へのアクセス時刻（現在時刻）やキャッシュメモリ３０へのデータ保存時刻など）を監視するものである。第１実施形態の監視部５１Ａは、タイムスタンプ発行部５１１Ａおよび比較部５１２Ａとしての機能を有している。
【００２５】
タイムスタンプ発行部５１１Ａは、上述のごとくメインメモリ２０からキャッシュメモリ３０へデータを読み出して保存する際、当該データの保存先であるキャッシュメモリ３０のキャッシュラインへの保存時刻を示すタイムスタンプを発行するものである。そして、タイムスタンプ発行部５１１Ａは、そのタイムスタンプをタグメモリ４０の対応キャッシュラインのＴＩＭＥに書き込む。なお、タイムスタンプ発行部５１１Ａが保存時刻を発行すべく、タイムスタンプ発行部５１１Ａまたはキャッシュ制御部５０Ａには、現在時刻を示す時刻情報を計時して出力する時計機能がそなえられている。
【００２６】
比較部５１２Ａは、タグメモリ４０におけるタグ部（タグ情報）に基づきＣＰＵ１０のメモリアクセス対象データがキャッシュメモリ３０に保存されていることが認識された時点、つまりキャッシュヒットした時点で、以下のような比較処理を行なうものである。つまり、比較部５１２Ａは、当該対象データを保存するキャッシュラインについてのタイムスタンプをタグメモリ４０から読み出し、そのタイプスタンプが示す保存時刻と、前記時計機能等によって得られる現在時刻（実際にはアクセス時刻またはキャッシュヒット認識時刻）とを比較する。そして、比較部５１２Ａは、アクセス時刻／キャッシュヒット認識時刻が保存時刻から所定時間Ｔ以上経過しているか否か、つまり、アクセス時刻／キャッシュヒット認識時刻が保存時刻に所定時間Ｔを加算して得られる時刻を経過しているか否かを、監視部５１Ａによる監視結果として出力する。なお、所定時刻Ｔは、例えば後述する演算式に従って予め算出され、キャッシュ制御部５０Ａ内の記憶部に予め登録保存されている。
【００２７】
リフレッシュ部５２Ａは、監視部５１Ａによる監視結果に応じて、キャッシュメモリ３０の一以上のキャッシュラインにおけるデータをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なうものである。より具体的に、第１実施形態のリフレッシュ部５２Ａは、監視部５１Ａからの監視結果が、アクセス時刻（キャッシュヒット認識時刻）が保存時刻から所定時間Ｔ以上経過していることを示す場合、対応する一のキャッシュラインにおけるアクセス対象データをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なう。つまり、このとき当該アクセス対象データについてキャッシュヒット判定がなされているが、リフレッシュ部５２Ａは、キャッシュヒットであっても上述のような場合、当該アクセス対象データについてキャッシュミスした時と同等の動作を行なう。
【００２８】
つまり、第１実施形態のキャッシュ制御部５０Ａは、アクセス対象データが、所定時刻Ｔを超えてキャッシュメモリ３０に保存されている場合に中性子等によるソフトエラーが発生している可能性が高いと認識する。そして、その認識に応じて、当該アクセス対象データがメインメモリ２０からリロードされる。
【００２９】
ここで、所定時間Ｔは、例えば、一定のソフトエラー発生周期τ（ＭＴＢＦ：Mean Time Between Failure：平均故障間隔）よりも短い時間間隔である。つまり、本実施形態において、所定時間Ｔは、キャッシュメモリ３０のメモリセルのＣＭＯＳ構造により寄生的に存在し中性子によって活性化されるサイリスタ構造のラッチアップがメモリセルのデータを破壊するまでの時間（時定数；データ破壊時間）τよりも短い時間間隔として設定される。
【００３０】
このようなデータ破壊時間τは、データを保持するメモリセルのノード容量Ｃと、上記サイリスタ構造においてラッチアップ発生時にリーク電流Ｉが通過する拡散抵抗の抵抗値Ｒとに基づいて算出される。
つまり、メモリセルの蓄積電荷Ｑは、電源電圧Ｖとノード容量Ｃとによって、下記式（１）に示すように表わすことができる。
【００３１】
Ｑ＝ＣＶ  ・・・（１）
一方、蓄積電荷Ｑは、下記式（２）に示すように、サイリスタ構造におけるラッチアップ現象によるリーク電流Ｉの積分値として表わすことができる。
Ｑ＝∫Ｉｄｔ  ・・・（２）
ここで、式（２）における∫ｄｔを“τ”と置き換えると、下記式（３）を得ることができ、したがって、この“τ”はデータ破壊時間を表わすものであるといえる。
【００３２】
Ｑ＝Ｉτ  ・・・（３）
そして、上記式（１），（３）より下記式（４）が成立する。
ＣＶ＝Ｉτ  ・・・（４）
ところで、リーク電流Ｉは拡散抵抗の抵抗値Ｒにより、下記式（５）で表わすことができるので、下記式（５）を上記式（４）に代入することによって、下記式（６）を得ることができる。
【００３３】
Ｉ＝Ｖ／Ｒ  ・・・（５）
ＣＶ＝（Ｖ／Ｒ）τ  ・・・（６）
この式（６）をデータ破壊時間τについて解くことによって、下記式（７）を得ることができ、算出部２１ａは、下記式（７）に基づいて、データ破壊時間τを算出する。
τ＝ＣＲ  ・・・（７）
そして、この（７）式によって算出されたデータ破壊時間τよりも短い時間間隔が、上記所定時間Ｔとして設定される。
【００３４】
〔１−２〕第１実施形態の動作
次に、上述のごとく構成された第１実施形態のキャッシュ制御部５０Ａを有する情報処理装置１Ａの動作について、図２に示すフローチャート（ステップＳ１１〜Ｓ１８）に従って説明する。
【００３５】
キャッシュ制御部５０Ａは、ＣＰＵ１０からのメモリアクセスを受けると（ステップＳ１１）、アクセス対象データのアドレスから上位アドレスを抽出する。そして、キャッシュ制御部５０Ａは、その上位アドレスをキーにして、タグメモリ４０において、ＶＡＬＩＤビットに「１」を設定されたキャッシュライン（有効キャッシュライン）についてのタグ部を検索する。
【００３６】
検索の結果、抽出された上位アドレスに一致するタグ部がタグメモリ４０に登録されていない場合（キャッシュミスした場合；ステップＳ１２のＮｏルート）、キャッシュ制御部５０Ａは、アクセス対象データのアドレスをタグメモリ４０のタグ部およびラインアドレスに登録する（ステップＳ１３）。そして、キャッシュ制御部５０Ａは、アクセス対象データをメインメモリ２０からキャッシュメモリ３０に読み出し、キャッシュメモリ３０に転送して保存する（ステップＳ１４）。
【００３７】
このとき、タイムスタンプ発行部５１１Ａが、当該アクセス対象データの保存先であるキャッシュメモリ３０への保存時刻を示すタイムスタンプを発行し、そのタイムスタンプをタグメモリ４０の対応キャッシュラインにＴＩＭＥとして書き込み付加する（ステップＳ１５）。その後、キャッシュメモリ３０に読み出されたデータが、アクセス対象データとしてキャッシュメモリ３０からＣＰＵ１０へ転送される（ステップＳ１８）。これにより、アクセス対象データに対するアクセスがＣＰＵ１０において行なわれる。
【００３８】
一方、上位アドレスをキーにしたタグ部の検索の結果、抽出された上位アドレスに一致するタグ部がタグメモリ４０に登録されている場合（キャッシュヒットした場合；ステップＳ１２のＹｅｓルート）、キャッシュ制御部５０Ａの比較部５１２Ａが機能する。つまり、比較部５１２Ａは、当該アクセス対象データを保存するキャッシュラインについてのタイムスタンプをタグメモリ４０から読み出し、現在時刻が保存時刻から所定時間Ｔ以上経過しているか否かを比較判断する（ステップＳ１６）。
【００３９】
現在時刻が保存時刻から所定時間Ｔ以上経過していない場合（現在時刻が制限時間内である場合；ステップＳ１７のＹｅｓルート）、キャッシュメモリ３０に保存されているアクセス対象データが、キャッシュメモリ３０からＣＰＵ１０へ転送される（ステップＳ１８）。これにより、アクセス対象データに対するアクセスがＣＰＵ１０において行なわれる。
【００４０】
また、現在時刻が保存時刻から所定時間Ｔ以上経過している場合（現在時刻が制限時間外である場合；ステップＳ１７のＮｏルート）、キャッシュ制御部５０Ａのリフレッシュ部５２Ａが機能する。つまり、リフレッシュ部５２Ａは、キャッシュメモリ３０に現在保存されているアクセス対象データを廃棄し、当該アクセス対象データをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なう（ステップＳ１４）。
【００４１】
このときも、タイムスタンプ発行部５１１Ａが、当該アクセス対象データの保存先であるキャッシュメモリ３０への保存時刻を示すタイムスタンプを発行し、そのタイムスタンプをタグメモリ４０の対応キャッシュラインにＴＩＭＥとして書き込み付加する（ステップＳ１５）。その後、キャッシュメモリ３０に読み出されたデータが、アクセス対象データとしてキャッシュメモリ３０からＣＰＵ１０へ転送される（ステップＳ１８）。これにより、アクセス対象データに対するアクセスがＣＰＵ１０において行なわれる。
【００４２】
〔１−３〕第１実施形態の効果
このように、第１実施形態のキャッシュ制御装置５０Ａを有する情報処理装置１Ａによれば、アクセス対象データについてキャッシュヒットしても、そのデータが所定時間Ｔを超えてキャッシュメモリ３０に保存されている場合には、キャッシュミス時と同等の処理が行なわれる。つまり、アクセス対象データが、所定時間Ｔを超えてキャッシュメモリ３０に保存されている場合に中性子等によるソフトエラーが発生している可能性が高いと認識し、当該アクセス対象データがメインメモリ２０からリロードされる。
【００４３】
メインメモリ２０においては、常に最新データがＥＣＣ等で保護された状態で格納されている。従って、上述のようにキャッシュメモリ３０での保存時間が長くソフトエラーで破壊されているかもしれないキャッシュメモリ３０のデータが、メインメモリ２０における信頼性の高い対応データにリロード／リフレッシュされる。これにより、キャッシュメモリ３０におけるソフトエラーが救済されてソフトエラーの発生確率が減少し、キャッシュメモリ３０を使用するシステム（ＣＰＵ１０）における、ソフトエラーに起因する誤動作の発生を確実に抑止することができる。
【００４４】
〔２〕第２実施形態
〔２−１〕第２実施形態の構成
図３は第２実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。この図３に示すように、第２実施形態の情報処理装置１Ｂは、第１実施形態と同様のＣＰＵ１０，メインメモリ２０，キャッシュメモリ３０およびタグメモリ４０を有するとともに、第１実施形態のキャッシュ制御部５０Ａに代え、キャッシュ制御部（キャッシュ制御装置）５０Ｂを有している。なお、図３中、既述の符号と同一の符号は同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【００４５】
第２実施形態のキャッシュ制御部５０Ｂも、第１実施形態のキャッシュ制御部５０Ａと同様の基本的な制御動作を行なうほか、監視部５１Ｂおよびリフレッシュ部５２Ｂとしての機能も有している。
監視部５１Ｂも、監視部５１Ａと同様、キャッシュメモリ３０（キャッシュメモリ３０へのアクセス時刻（現在時刻）やキャッシュメモリ３０へのデータ保存時刻など）を監視するものである。第２実施形態の監視部５１Ｂは、タイムスタンプ発行部５１１Ｂおよび比較部５１２Ｂとしての機能を有している。
【００４６】
タイムスタンプ発行部５１１Ｂは、第１実施形態のタイムスタンプ発行部５１１Ａと同様に機能するものである。つまり、タイムスタンプ発行部５１１Ｂも、メインメモリ２０からキャッシュメモリ３０へデータを読み出して保存する際、当該データの保存先であるキャッシュメモリ３０のキャッシュラインへの保存時刻を示すタイムスタンプを発行するものである。そして、タイムスタンプ発行部５１１Ｂは、そのタイムスタンプをタグメモリ４０の対応キャッシュラインのＴＩＭＥに書き込む。なお、タイムスタンプ発行部５１１Ｂが保存時刻を発行すべく、タイムスタンプ発行部５１１Ｂまたはキャッシュ制御部５０Ｂには、現在時刻を示す時刻情報を計時して出力する時計機能がそなえられている。
【００４７】
比較部５１２Ｂは、キャッシュヒットした時点で第１実施形態の比較部５１２Ａと同様の比較処理を行なうほか、第２実施形態では、例えば予め設定されている規定時刻になると、以下のような比較処理を行なうものである。つまり、比較部５１２Ｂは、規定時刻になると、キャッシュメモリ３０に保存されている全データについてキャッシュライン毎にタイムスタンプをタグメモリ４０から読み出し、そのタイプスタンプが示す保存時刻と、前記時計機能等によって得られる現在時刻（比較実行時刻）とを比較する。そして、比較部５１２Ｂは、比較実行時刻が保存時刻から所定時間Ｔ以上経過しているか否か、つまり、比較実行時刻が保存時刻に所定時間Ｔを加算して得られる時刻を経過しているか否かを、監視部５１Ｂによる監視結果として出力する。なお、所定時刻Ｔは、例えば、第１実施形態において上述したように算出され、キャッシュ制御部５０Ｂ内の記憶部に予め登録保存されている。また、上記規定時刻はランダムに設定されてもよいし周期的に設定されていてもよい。この規定時刻は、所定時刻Ｔと同様、例えば、キャッシュ制御部５０Ｂ内の記憶部に予め登録保存されている。
【００４８】
リフレッシュ部５２Ｂは、第１実施形態のリフレッシュ部５２Ａと同様、監視部５１Ｂによる監視結果に応じて、キャッシュメモリ３０の一以上のキャッシュラインにおけるデータをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なうものである。より具体的に、第２実施形態のリフレッシュ部５２Ｂも、第１実施形態の比較部５２Ａと同様、監視部５１Ｂからの監視結果が、アクセス時刻（キャッシュヒット認識時刻）が保存時刻から所定時間Ｔ以上経過していることを示す場合、対応する一のキャッシュラインにおけるアクセス対象データをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なう。つまり、このとき当該アクセス対象データについてキャッシュヒット判定がなされているが、リフレッシュ部５２Ｂは、キャッシュヒットであっても上述のような場合、当該アクセス対象データについてキャッシュミスした時と同等の動作を行なう。
【００４９】
さらに、第２実施形態のリフレッシュ部５２Ｂは、監視部５１Ｂからの監視結果が、比較実行時刻が保存時刻から所定時間Ｔ以上経過していることを示す場合、該当キャッシュラインを無効化する無効化部として機能する。具体的に、リフレッシュ部５２Ｂは、タグメモリ４０のＶＡＬＩＤビットを「０」に設定することにより該当キャッシュラインを無効化する。これにより、無効化処理以降に当該キャッシュラインに保存されていたデータがＣＰＵ１０のメモリアクセスの対象データとなると、当該データについては、キャッシュミス判定となり、第１実施形態と同様、メインメモリ２０から再度読み出される。つまり、当該データが、新たにメインメモリ２０から読み出されてキャッシュメモリ３０に保存されるとともに、当該データについての管理情報がタグメモリ４０に登録される。上述のようにリフレッシュ部５２Ｂが該当キャッシュラインを無効化することにより、実質的に該当キャッシュラインにおけるデータがリロード／リフレッシュされることになる。このとき、第１実施形態と同様、タイムスタンプ発行部５１１Ｂによって保存時刻を示すタイムスタンプが発行され、タグメモリ４０の対応キャッシュラインに書き込まれる。
【００５０】
〔２−２〕第２実施形態の動作
次に、上述のごとく構成された第２実施形態のキャッシュ制御部５０Ｂを有する情報処理装置１Ｂの動作について、図４に示すフローチャート（ステップＳ２１〜Ｓ２５）に従って説明する。なお、キャッシュ制御部５０Ｂは、ＣＰＵ１０からのメモリアクセスを受けた場合には、第１実施形態のキャッシュ制御部５０Ａと同様、図２に示すフローチャート（ステップＳ１１〜Ｓ１８）に従って動作を行なう。
【００５１】
一方、第２実施形態のキャッシュ制御部５０Ｂは、ＣＰＵ１０からのメモリアクセスを受けた時以外に、前記時計機能によって得られる現在時刻が予め設定された規定時刻になると、キャッシュ制御部５０Ｂの比較部５１２Ｂが機能する。即ち、比較部５１２Ｂは、一つのキャッシュラインに対応するタイムスタンプをタグメモリ４０から読み出し（ステップＳ２１）、比較実行時刻（現在時刻）が保存時刻から所定時間Ｔ以上経過しているか否かを比較判断する（ステップＳ２２）。
【００５２】
比較実行時刻が保存時刻から所定時間Ｔ以上経過している場合（現在時刻が制限時間外である場合；ステップＳ２３のＮｏルート）、キャッシュ制御部５０Ｂのリフレッシュ部５２Ｂが機能する。つまり、リフレッシュ部（無効化部）５２Ｂは、所定時間Ｔ以上の間、キャッシュメモリ３０に保存されている当該データ（キャッシュライン）について、タグメモリ４０のＶＡＬＩＤビットを「０」に設定することにより当該キャッシュラインを無効化する（ステップＳ２５）。
【００５３】
これにより、上述のごとく、無効化処理以降に当該キャッシュラインに保存されていたデータがＣＰＵ１０のメモリアクセスの対象データとなると、当該データについては、キャッシュミス判定となる（図２のステップＳ１２のＮｏルート参照）。従って、当該データは、新たにメインメモリ２０から読み出されてキャッシュメモリ３０に保存されるとともに、当該データについての管理情報（アドレスやタイムスタンプ）がタグメモリ４０に登録される（図２のステップＳ１４，Ｓ１５，Ｓ１８参照）。このような無効化処理により、実質的に当該キャッシュラインにおけるデータがリロード／リフレッシュされる。この後、キャッシュ制御部５０Ｂは、ステップＳ２５の処理へ移行する。
【００５４】
そして、比較実行時刻が保存時刻から所定時間Ｔ以上経過していない場合（現在時刻が制限時間内である場合；ステップＳ２３のＹｅｓルート）、キャッシュ制御部５０Ｂは特に処理を行なうことなくステップＳ２５の処理へ移行する。ステップＳ２５において、キャッシュ制御部５０Ｂは、全てのデータ（キャッシュライン）について保存時刻のチェックを行なったか否かを判断し（ステップＳ２５）、全て行なった場合（Ｙｅｓルート）、処理を終了する。一方、まだ完了していない場合（Ｎｏルート）、キャッシュ制御部５０Ｂは、ステップＳ２１に戻り、他のキャッシュラインを一つ選択し上述と同様の処理を行なう。
【００５５】
〔２−３〕第２実施形態の効果
このように、第２実施形態のキャッシュ制御装置５０Ｂを有する情報処理装置１Ｂによれば、予め設定されている規定時刻になると、キャッシュメモリ３０に保存されているデータについてのタイムスタンプがキャッシュライン毎にチェックされる。そして、データが所定時間Ｔを超えてキャッシュメモリ３０に保存されている場合には、そのデータ（キャッシュライン）が無効化され次回アクセス時にリロード／リフレッシュされることになる。
【００５６】
従って、第２実施形態では、キャッシュヒット時点だけでなく規定時刻になると保存時間のチェックが行なわれ、ソフトエラーで破壊されているかもしれないキャッシュメモリ３０のデータが、メインメモリ２０における信頼性の高い対応データにリロード／リフレッシュされる。これにより、キャッシュメモリ３０におけるソフトエラーが救済されてソフトエラーの発生確率が減少し、キャッシュメモリ３０を使用するシステム（ＣＰＵ１０）における、ソフトエラーに起因する誤動作の発生を確実に抑止することができる。
【００５７】
〔３〕第３実施形態
〔３−１〕第３実施形態の構成
図５は第３実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。この図５に示すように、第３実施形態の情報処理装置１Ｃは、第１実施形態と同様のＣＰＵ１０，メインメモリ２０，キャッシュメモリ３０およびタグメモリ４０を有するとともに、第１実施形態のキャッシュ制御部５０Ａに代え、キャッシュ制御部（キャッシュ制御装置）５０Ｃを有している。なお、図５中、既述の符号と同一の符号は同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【００５８】
第３実施形態のキャッシュ制御部５０Ｃも、第１実施形態のキャッシュ制御部５０Ａと同様の基本的な制御動作を行なうほか、監視部５１Ｃおよびリフレッシュ部５２Ｃとしての機能も有している。
監視部５１Ｃも、監視部５１Ａと同様、キャッシュメモリ３０（キャッシュメモリ３０へのアクセス時刻（現在時刻）やキャッシュメモリ３０へのデータ保存時刻など）を監視するものである。第３実施形態の監視部５１Ｃは、タイムスタンプ発行部５１１Ｃおよび比較部５１２Ｃとしての機能を有している。
【００５９】
タイムスタンプ発行部５１１Ｃは、第１実施形態のタイムスタンプ発行部５１１Ａと同様に機能するものである。つまり、タイムスタンプ発行部５１１Ｃも、メインメモリ２０からキャッシュメモリ３０へデータを読み出して保存する際、当該データの保存先であるキャッシュメモリ３０のキャッシュラインへの保存時刻を示すタイムスタンプを発行するものである。そして、タイムスタンプ発行部５１１Ｃは、そのタイムスタンプをタグメモリ４０の対応キャッシュラインのＴＩＭＥに書き込む。なお、タイムスタンプ発行部５１１Ｃが保存時刻を発行すべく、タイムスタンプ発行部５１１Ｃまたはキャッシュ制御部５０Ｃには、現在時刻を示す時刻情報を計時して出力する時計機能がそなえられている。
【００６０】
比較部５１Ｃは、第１実施形態の比較部５１２Ａと同様、キャッシュヒットした時点で第１実施形態の比較部５１２Ａと同様の比較処理を行なうものである。
また、リフレッシュ部５２Ｃは、第１実施形態のリフレッシュ部５２Ａと同様、監視部５１Ｃによる監視結果に応じて、キャッシュメモリ３０の一以上のキャッシュラインにおけるデータをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なうものである。より具体的に、第３実施形態のリフレッシュ部５２Ｃも、第１実施形態の比較部５２Ａと同様、監視部５１Ｃからの監視結果が、アクセス時刻（キャッシュヒット認識時刻）が保存時刻から所定時間Ｔ以上経過していることを示す場合、対応する一のキャッシュラインにおけるアクセス対象データをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なう。つまり、このとき当該アクセス対象データについてキャッシュヒット判定がなされているが、リフレッシュ部５２Ｃは、キャッシュヒットであっても上述のような場合、当該アクセス対象データについてキャッシュミスした時と同等の動作を行なう。
【００６１】
さらに、第３実施形態のリフレッシュ部５２Ｃは、監視部５１Ｃからの監視結果が、アクセス時刻（キャッシュヒット認識時刻）が保存時刻から所定時間Ｔ以上経過していることを示す場合、リフレッシュ処理を行なったキャッシュライン以外のキャッシュラインを全て無効化する無効化部としても機能する。具体的に、リフレッシュ部５２Ｃは、タグメモリ４０のＶＡＬＩＤビットを「０」に設定することによりキャッシュラインを無効化する。これにより、無効化処理以降に、無効化されたキャッシュラインに保存されていたデータがＣＰＵ１０のメモリアクセスの対象データとなると、当該データについては、キャッシュミス判定となり、第１実施形態と同様、メインメモリ２０から再度読み出される。つまり、当該データが、新たにメインメモリ２０から読み出されてキャッシュメモリ３０に保存されるとともに、当該データについての管理情報がタグメモリ４０に登録される。上述のようにリフレッシュ部５２Ｃが該当キャッシュラインを無効化することにより、実質的にキャッシュラインにおけるデータがリロード／リフレッシュされることになる。このとき、第１実施形態と同様、タイムスタンプ発行部５１１Ｃによって保存時刻を示すタイムスタンプが発行され、タグメモリ４０の対応キャッシュラインに書き込まれる。
【００６２】
〔３−２〕第３実施形態の動作
次に、上述のごとく構成された第３実施形態のキャッシュ制御部５０Ｃを有する情報処理装置１Ｃの動作について、図６に示すフローチャート（ステップＳ３１〜Ｓ３９）に従って説明する。なお、ステップＳ３１〜Ｓ３７およびＳ３９は、基本的に、図２におけるステップＳ１１〜Ｓ１８に対応している。
【００６３】
キャッシュ制御部５０Ｃは、ＣＰＵ１０からのメモリアクセスを受けると（ステップＳ３１）、アクセス対象データのアドレスから上位アドレスを抽出する。そして、キャッシュ制御部５０Ａは、その上位アドレスをキーにして、タグメモリ４０において、ＶＡＬＩＤビットに「１」を設定されたキャッシュライン（有効キャッシュライン）についてのタグ部を検索する。
【００６４】
検索の結果、抽出された上位アドレスに一致するタグ部がタグメモリ４０に登録されていない場合（キャッシュミスした場合；ステップＳ３２のＮｏルート）、キャッシュ制御部５０Ｃは、アクセス対象データのアドレスをタグメモリ４０のタグ部およびラインアドレスに登録する（ステップＳ３３）。そして、キャッシュ制御部５０Ｃは、アクセス対象データをメインメモリ２０からキャッシュメモリ３０に読み出し、キャッシュメモリ３０に転送して保存する（ステップＳ３４）。
【００６５】
このとき、タイムスタンプ発行部５１１Ｃが、当該アクセス対象データの保存先であるキャッシュメモリ３０への保存時刻を示すタイムスタンプを発行し、そのタイムスタンプをタグメモリ４０の対応キャッシュラインにＴＩＭＥとして書き込み付加する（ステップＳ３５）。その後、キャッシュメモリ３０に読み出されたデータが、アクセス対象データとしてキャッシュメモリ３０からＣＰＵ１０へ転送される（ステップＳ３９）。これにより、アクセス対象データに対するアクセスがＣＰＵ１０において行なわれる。
【００６６】
一方、上位アドレスをキーにしたタグ部の検索の結果、抽出された上位アドレスに一致するタグ部がタグメモリ４０に登録されている場合（キャッシュヒットした場合；ステップＳ３２のＹｅｓルート）、キャッシュ制御部５０Ｃの比較部５１２Ｃが機能する。つまり、比較部５１２Ｃは、当該アクセス対象データを保存するキャッシュラインについてのタイムスタンプをタグメモリ４０から読み出し、現在時刻が保存時刻から所定時間Ｔ以上経過しているか否かを比較判断する（ステップＳ３６）。
【００６７】
現在時刻が保存時刻から所定時間Ｔ以上経過していない場合（現在時刻が制限時間内である場合；ステップＳ３７のＹｅｓルート）、キャッシュメモリ３０に保存されているアクセス対象データが、キャッシュメモリ３０からＣＰＵ１０へ転送される（ステップＳ３９）。これにより、アクセス対象データに対するアクセスがＣＰＵ１０において行なわれる。
【００６８】
また、現在時刻が保存時刻から所定時間Ｔ以上経過している場合（現在時刻が制限時間外である場合；ステップＳ３７のＮｏルート）、キャッシュ制御部５０Ｃのリフレッシュ部５２Ｃが機能する。つまり、リフレッシュ部５２Ｃは、キャッシュメモリ３０に現在保存されているアクセス対象データを廃棄し、当該アクセス対象データをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なう（ステップＳ３４，Ｓ３５）。
【００６９】
これと同時に、リフレッシュ部５２Ｃは、ステップＳ３４でリフレッシュ処理を行なったキャッシュライン以外のキャッシュラインを全て無効化する（ステップＳ３８）。
このように無効化されたキャッシュラインに保存されていたデータが、無効化後にＣＰＵ１０のメモリアクセスの対象データとなると、当該データについては、キャッシュミス判定となる（ステップＳ３２のＮｏルート参照）。従って、当該データは、新たにメインメモリ２０から読み出されてキャッシュメモリ３０に保存されるとともに、当該データについての管理情報（アドレスやタイムスタンプ）がタグメモリ４０に登録される（ステップＳ３４，Ｓ３５，Ｓ３９参照）。このような無効化処理により、実質的に当該キャッシュラインにおけるデータがリロード／リフレッシュされる。
【００７０】
〔３−３〕第３実施形態の効果
このように、第３実施形態のキャッシュ制御装置５０Ｃを有する情報処理装置１Ｃによれば、第１実施形態と同様の作用効果が得られる。
また、第３実施形態では、キャッシュヒットしたデータが所定時間Ｔを超えてキャッシュメモリ３０に保存されている場合、そのデータがリフレッシュされるだけでなく、そのデータが保存されるキャッシュライン以外のキャッシュラインが無効化される。即ち、一つのキャッシュラインにおけるデータが所定時間Ｔを超えて保存されている場合、他のキャッシュラインにおけるデータも所定時間Ｔを超えて保存されている可能性が高い、つまりソフトエラーで破壊されている可能性が高いと判断し、他の全キャッシュラインの無効化を行なっている。
【００７１】
従って、第３実施形態でも、ソフトエラーで破壊されているかもしれないキャッシュメモリ３０のデータが、メインメモリ２０における信頼性の高い対応データにリロード／リフレッシュされる。これにより、キャッシュメモリ３０におけるソフトエラーが救済されてソフトエラーの発生確率が減少し、キャッシュメモリ３０を使用するシステム（ＣＰＵ１０）における、ソフトエラーに起因する誤動作の発生を確実に抑止することができる。
【００７２】
〔４〕第４実施形態
〔４−１〕第４実施形態の構成
図７は第４実施形態のキャッシュ制御装置を有する情報処理装置の構成を示すブロック図である。この図７に示すように、第４実施形態の情報処理装置１Ｄは、第１実施形態と同様のＣＰＵ１０，メインメモリ２０，キャッシュメモリ３０およびタグメモリ４０を有するとともに、第１実施形態のキャッシュ制御部５０Ａに代え、キャッシュ制御部（キャッシュ制御装置）５０Ｄを有している。なお、図７中、既述の符号と同一の符号は同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【００７３】
第４実施形態のキャッシュ制御部５０Ｄも、第１実施形態のキャッシュ制御部５０Ａと同様の基本的な制御動作を行なうほか、監視部５１Ｄおよびリフレッシュ部５２Ｄとしての機能も有している。
監視部５１Ｄも、監視部５１Ａと同様、キャッシュメモリ３０（キャッシュメモリ３０へのアクセス時刻（現在時刻）やキャッシュメモリ３０へのデータ保存時刻など）を監視するものである。第４実施形態の監視部５１Ｄは、タイムスタンプ発行部（計時部）５１１Ｄおよび比較部５１２Ｄとしての機能を有している。
【００７４】
タイムスタンプ発行部５１１Ｄは、第１実施形態のタイムスタンプ発行部５１１Ａと同様に機能するほか、時間を計時する計時部（計時機能／タイマ）としての機能も有している。つまり、タイムスタンプ発行部５１１Ｄも、メインメモリ２０からキャッシュメモリ３０へデータを読み出して保存する際、当該データの保存先であるキャッシュメモリ３０のキャッシュラインへの保存時刻を示すタイムスタンプを発行するものである。そして、タイムスタンプ発行部５１１Ｄは、そのタイムスタンプをタグメモリ４０の対応キャッシュラインのＴＩＭＥに書き込む。なお、タイムスタンプ発行部５１１Ｄが保存時刻を発行すべく、タイムスタンプ発行部５１１Ｄまたはキャッシュ制御部５０Ｄには、現在時刻を示す時刻情報を計時して出力する時計機能がそなえられている。
【００７５】
また、タイムスタンプ発行部５１１Ｄの計時部としての機能は、上記時計機能を用いて実現される。この計時部５１１Ｄは、後述するタイミングでリセットされ（図８のステップＳ４４参照）、後述する比較部５１２Ｄによって、リセット後の経過時間が予め設定された所定時間Ｔに到達したか否かを検知するために用いられる。
【００７６】
比較部５１２Ｄは、キャッシュヒットした時点で第１実施形態の比較部５１２Ａと同様の比較処理を行なうほか、第４実施形態では、計時部５１１Ｄによる計時時間と所定時間Ｔとを比較し、計時時間が所定時間Ｔ以上になったか否かを検知し監視結果として出力するものである。なお、所定時刻Ｔは、例えば、第１実施形態において上述したように算出され、キャッシュ制御部５０Ｄ内の記憶部に予め登録保存されている。
【００７７】
リフレッシュ部５２Ｄは、第１実施形態のリフレッシュ部５２Ａと同様、監視部５１Ｄによる監視結果に応じて、キャッシュメモリ３０の一以上のキャッシュラインにおけるデータをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なうものである。より具体的に、第４実施形態のリフレッシュ部５２Ｄも、第１実施形態の比較部５２Ａと同様、監視部５１Ｄからの監視結果が、アクセス時刻（キャッシュヒット認識時刻）が保存時刻から所定時間Ｔ以上経過していることを示す場合、対応する一のキャッシュラインにおけるアクセス対象データをメインメモリ２０から再度読み出して保存するリフレッシュ処理を行なう。つまり、このとき当該アクセス対象データについてキャッシュヒット判定がなされているが、リフレッシュ部５２Ｄは、キャッシュヒットであっても上述のような場合、当該アクセス対象データについてキャッシュミスした時と同等の動作を行なう。
【００７８】
さらに、第４実施形態のリフレッシュ部５２Ｄは、監視部５１Ｄからの監視結果が、計時部５１１Ｄによる計時時間が所定時間Ｔ以上になったことを示す場合、キャッシュメモリ３０における全てのキャッシュラインを無効化する無効化部として機能する。具体的に、リフレッシュ部５２Ｄは、タグメモリ４０のＶＡＬＩＤビットを「０」に設定することによりキャッシュラインを無効化する。これにより、無効化処理以降に、無効化されたキャッシュラインに保存されていたデータがＣＰＵ１０のメモリアクセスの対象データとなると、当該データについては、キャッシュミス判定となり、第１実施形態と同様、メインメモリ２０から再度読み出される。つまり、当該データが、新たにメインメモリ２０から読み出されてキャッシュメモリ３０に保存されるとともに、当該データについての管理情報がタグメモリ４０に登録される。上述のようにリフレッシュ部５２Ｄが該当キャッシュラインを無効化することにより、実質的にキャッシュラインにおけるデータがリロード／リフレッシュされることになる。このとき、第１実施形態と同様、タイムスタンプ発行部５１１Ｄによって保存時刻を示すタイムスタンプが発行され、タグメモリ４０の対応キャッシュラインに書き込まれる。
【００７９】
〔４−２〕第４実施形態の動作
次に、上述のごとく構成された第４実施形態のキャッシュ制御部５０Ｄを有する情報処理装置１Ｄの動作について、図８に示すフローチャート（ステップＳ４１〜Ｓ４４）に従って説明する。なお、キャッシュ制御部５０Ｄは、ＣＰＵ１０からのメモリアクセスを受けた場合には、第１実施形態のキャッシュ制御部５０Ａと同様、図２に示すフローチャート（ステップＳ１１〜Ｓ１８）に従って動作を行なう。
【００８０】
一方、第４実施形態のキャッシュ制御部５０Ｄでは、比較部５１２Ｄが、計時部５１１Ｄによる計時時間と所定時間（制限時間）Ｔとを比較しており（ステップＳ４１）、その比較結果（監視結果）がリフレッシュ部５２Ｄに出力される。そして、計時時間が所定時間Ｔ内であれば（ステップＳ４２のＹｅｓルート）、キャッシュ制御部５０Ｄは、ステップＳ４１の処理に戻り、計時時間が所定時間Ｔ以上であれば（ステップＳ４２のＮｏルート）、キャッシュ制御部５０Ｄのリフレッシュ部５２Ｄが機能する。つまり、リフレッシュ部（無効化部）５２Ｄは、キャッシュメモリ３０／タグメモリ４０におけるキャッシュラインを全て無効化するとともに（ステップＳ４３）、計時部５１１Ｄをリセットし（ステップＳ４４）、キャッシュ制御部５０Ｄは、ステップＳ４１の処理に戻る。
【００８１】
この後、上述のようにステップＳ４３で無効化されたキャッシュラインに保存されていたデータがＣＰＵ１０のメモリアクセスの対象データとなると、当該データについては、キャッシュミス判定となる（図２のステップＳ１２のＮｏルート参照）。従って、当該データは、新たにメインメモリ２０から読み出されてキャッシュメモリ３０に保存されるとともに、当該データについての管理情報（アドレスやタイムスタンプ）がタグメモリ４０に登録される（図２のステップＳ１４，Ｓ１５，Ｓ１８参照）。このような無効化処理により、実質的に当該キャッシュラインにおけるデータがリロード／リフレッシュされる。
【００８２】
〔４−３〕第４実施形態の効果
このように、第４実施形態のキャッシュ制御装置５０Ｄを有する情報処理装置１Ｄでは、所定時間Ｔだけ経過するとキャッシュメモリ３０におけるデータがソフトエラーで破壊されている可能性が高くなることを前提としている。その前提に基づき、ソフトエラー発生周期τよりも短い時間間隔である所定時間Ｔだけ経過する都度、キャッシュメモリ３０における全てのキャッシュラインが無効化される。
【００８３】
従って、第４実施形態でも、ソフトエラーで破壊されているかもしれないキャッシュメモリ３０のデータが、メインメモリ２０における信頼性の高い対応データにリロード／リフレッシュされる。これにより、キャッシュメモリ３０におけるソフトエラーが救済されてソフトエラーの発生確率が減少し、キャッシュメモリ３０を使用するシステム（ＣＰＵ１０）における、ソフトエラーに起因する誤動作の発生を確実に抑止することができる。
【００８４】
〔５〕その他
なお、本件は上述した実施形態に限定されるものではなく、本件の趣旨を逸脱しない範囲で種々変形して実施することができる。
また、上述した監視部５１Ａ〜５１Ｄ（タイムスタンプ発行部５１１Ａ〜５１１Ｄおよび比較部５１２Ａ〜５１２Ｄ）およびリフレッシュ部５２Ａ〜５２Ｄとしての機能の全部もしくは一部は、ＣＰＵ，情報処理装置，各種端末を含むコンピュータが所定アプリケーションプログラム（キャッシュ制御プログラム）を実行することによって実現される。
【００８５】
そのプログラムは、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷなど），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋Ｒ，ＤＶＤ＋ＲＷ，ブルーレイディスクなど）等のコンピュータ読取可能な記録媒体に記録された形態で提供される。この場合、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。
【００８６】
ここで、コンピュータとは、ハードウエアとＯＳとを含む概念であり、ＯＳの制御の下で動作するハードウエアを意味している。また、ＯＳが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウエアは、少なくとも、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とをそなえている。上記プログラムは、上述のようなコンピュータに、監視部５１Ａ〜５１Ｄおよびリフレッシュ部５２Ａ〜５２Ｄとしての機能を実現させるプログラムコードを含んでいる。また、その機能の一部は、アプリケーションプログラムではなくＯＳによって実現されてもよい。
【００８７】
〔６〕付記
以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
処理部によって使用すべく主メモリから読み出されたデータを一時的に保存するキャッシュメモリを、タグメモリを用いて管理し、ライトスルー方式で運用するキャッシュ制御装置であって、
前記キャッシュメモリへのアクセス時刻を監視する監視部と、
前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部とを有することを特徴とする、キャッシュ制御装置。
【００８８】
（付記２）
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存することを特徴とする、付記１記載のキャッシュ制御装置。
【００８９】
（付記３）
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記キャッシュメモリの各キャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおけるデータを前記主メモリから再度読み出して保存することを特徴とする、付記１記載のキャッシュ制御装置。
【００９０】
（付記４）
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインを無効化することを特徴とする、付記３記載のキャッシュ制御装置。
【００９１】
（付記５）
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存するとともに、当該キャッシュライン以外のキャッシュラインについては、全て無効化することを特徴とする、付記１記載のキャッシュ制御装置。
【００９２】
（付記６）
前記監視部は、
時間を計時する計時部と、
前記計時部による計時時間と所定時間とを比較し、前記計時時間が前記所定時間以上になったか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記計時時間が前記所定時間以上になったことを示す場合、前記キャッシュメモリにおける全てのキャッシュラインを無効化することを特徴とする、付記１記載のキャッシュ制御装置。
【００９３】
（付記７）
前記キャッシュメモリがＳＲＡＭ（Static Random Access Memory）であり、
前記リフレッシュ部が、中性子によるソフトエラーによって前記ＳＲＡＭのメモリセルにおけるデータが破壊されるのを防止すべく動作することを特徴とする、付記２〜付記６のいずれか一項に記載のキャッシュ制御装置。
【００９４】
（付記８）
前記比較部において比較基準として用いられる前記所定時間が、前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔であることを特徴とする、付記７記載のキャッシュ制御装置。
【００９５】
（付記９）
前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間が算出されることを特徴とする、付記８記載のキャッシュ制御装置。
【００９６】
（付記１０）
処理部と、主メモリと、前記処理部によって使用すべく前記主メモリから読み出されたデータを一時的に保存するキャッシュメモリと、前記キャッシュメモリにおける各キャッシュラインを管理するタグメモリと、前記タグメモリを用いて前記キャッシュメモリを管理しライトスルー方式で運用するキャッシュ制御部とを有する情報処理装置であって、
前記キャッシュ制御部が、
前記キャッシュメモリへのアクセス時刻を監視する監視部と、
前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部とを有することを特徴とする、情報処理装置。
【００９７】
（付記１１）
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存することを特徴とする、付記１０記載の情報処理装置。
【００９８】
（付記１２）
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記キャッシュメモリの各キャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおけるデータを前記主メモリから再度読み出して保存することを特徴とする、付記１０記載の情報処理装置。
【００９９】
（付記１３）
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインを無効化することを特徴とする、付記１２記載の情報処理装置。
【０１００】
（付記１４）
前記監視部は、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部と、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存するとともに、当該キャッシュライン以外のキャッシュラインについては、全て無効化することを特徴とする、付記１０記載の情報処理装置。
【０１０１】
（付記１５）
前記監視部は、
時間を計時する計時部と、
前記計時部による計時時間と所定時間とを比較し、前記計時時間が前記所定時間以上になったか否かを前記監視結果として出力する比較部とを有するとともに、
前記リフレッシュ部は、
前記監視部からの前記監視結果が、前記計時時間が前記所定時間以上になったことを示す場合、前記キャッシュメモリにおける全てのキャッシュラインを無効化することを特徴とする、付記１０記載の情報処理装置。
【０１０２】
（付記１６）
前記キャッシュメモリがＳＲＡＭ（Static Random Access Memory）であり、
前記リフレッシュ部が、中性子によるソフトエラーによって前記ＳＲＡＭのメモリセルにおけるデータが破壊されるのを防止すべく動作することを特徴とする、付記１１〜付記１５のいずれか一項に記載の情報処理装置。
【０１０３】
（付記１７）
前記比較部において比較基準として用いられる前記所定時間が、前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔であることを特徴とする、付記１６記載の情報処理装置。
【０１０４】
（付記１８）
前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間が算出されることを特徴とする、付記１７記載の情報処理装置。
【０１０５】
（付記１９）
処理部によって使用すべく主メモリから読み出されたデータを一時的に保存するキャッシュメモリを、タグメモリを用いて管理し、ライトスルー方式で運用するキャッシュ制御装置としてコンピュータを機能させるキャッシュ制御プログラムであって、
前記キャッシュメモリへのアクセス時刻を監視する監視部、および、
前記監視部による監視結果に応じて、前記キャッシュメモリの一以上のキャッシュラインにおけるデータを前記主メモリから再度読み出して保存するリフレッシュ部として、前記コンピュータを機能させることを特徴とする、キャッシュ制御プログラム。
【０１０６】
（付記２０）
前記コンピュータを前記監視部として機能させる際に、
前記主メモリから前記キャッシュメモリへデータを読み出して保存する際、前記タグメモリに、当該データの保存先である前記キャッシュメモリのキャッシュラインへの当該データの保存時刻を示すタイムスタンプを書き込むタイムスタンプ発行部、および、
前記タグメモリにおけるタグ情報に基づき前記処理部のメモリアクセスの対象データが前記キャッシュメモリに保存されていることが認識された時点で、当該対象データを保存するキャッシュラインについての前記タイムスタンプが示す前記保存時刻と現在時刻とを比較し、前記現在時刻が前記保存時刻から所定時間以上経過しているか否かを前記監視結果として出力する比較部として、前記コンピュータを機能させるとともに、
前記コンピュータを前記リフレッシュ部として機能させる際に、
前記監視部からの前記監視結果が、前記現在時刻が前記保存時刻から前記所定時間以上経過していることを示す場合、当該キャッシュラインにおける当該対象データを前記主メモリから再度読み出して保存するように、前記コンピュータを機能させることを特徴とする、付記１９記載のキャッシュ制御プログラム。
【符号の説明】
【０１０７】
１Ａ，１Ｂ，１Ｃ，１Ｄ    情報処理装置
１０    ＣＰＵ（処理部）
２０    メインメモリ（主メモリ）
３０    キャッシュメモリ
４０    タグメモリ
５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ    キャッシュ制御部（キャッシュ制御装置）
５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ    監視部
５１１Ａ，５１１Ｂ，５１１Ｃ    タイムスタンプ発行部
５１１Ｄ    タイムスタンプ発行部（計時部）
５１２Ａ，５１２Ｂ，５１２Ｃ，５１２Ｄ    比較部
５２Ａ    リフレッシュ部
５２Ｂ，５２Ｃ，５２Ｄ    リフレッシュ部（無効化部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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