(57)【要約】【課題】レーザフューズを積層することなくフューズの設置面積の増大を抑制することのできる半導体装置を提供する。【解決手段】積層フューズユニット１００は、トレンチキャパシタ１１の側壁に形成されたキャパシタ絶縁膜１７がフューズとして機能するディープトレンチ型電気フューズ１の上方に、Ｐ＋領域１２、２１およびゲート電極２４を有するＭＯＳＦＥＴのゲート酸化膜２７がフューズとして機能するゲートコンダクタ型電気フューズ２が積層されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の同じ領域に少なくとも２個の電気フューズが積層された積層フューズユニットを有する
ことを特徴とする半導体装置。
【請求項２】
前記積層フューズユニットは、ディープトレンチ型電気フューズ、ゲートコンダクタ型電気フューズ、メタル溶断型電気フューズの中のいずれか２個の組み合せが積層されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記積層フューズユニットは、ディープトレンチ型電気フューズ、ゲートコンダクタ型電気フューズ、メタル溶断型電気フューズが順次積層されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記積層フューズユニットは、メタル幅がそれぞれ異なる複数のメタル溶断型電気フューズが積層されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数のメタル溶断型電気フューズは、同一のフューズ切断用電源に接続され、前記フューズ切断用電源から印加される電流の大きさに応じて切断されるフューズが決定される
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
メモリを搭載したＳｏＣ（System  on  Chip）などの半導体装置では、メモリの不良救済のため、不良メモリセルを冗長メモリセルに置き換える冗長回路方式がとられることがある。冗長回路方式では、不良メモリセルから冗長メモリセルへの置き換えを制御するために、不良アドレスをプログラミングするためのフューズ回路がチップ内に設けられる。
【０００３】
そのとき、不良アドレスを記憶するフューズとしては、レーザ照射でフューズを切断するレーザフューズや、フューズに大電流を流して電気的に切断する電気フューズが用いられる。
【０００４】
近年、ＳｏＣに搭載されるメモリの数が増加し、それに伴い、不良救済用のフューズ回路の搭載数も増加し、チップ面積増大の要因となっている。
【０００５】
従来、このようなフューズ回路搭載によるチップ面積の増大を抑制するため、電気フューズとレーザフューズを同じ領域に積層して形成し、フューズの設置面積を少なくした半導体装置が提案されている（例えば、特許文献１参照。）。
【０００６】
しかし、電気フューズとレーザフューズを積層すると、レーザフューズに対するレーザ照射が、その直下の電気フューズにダメージを与える。そのため、上述の提案の半導体装置ではレーザフューズと電気フューズの間にフローティングメタルによる保護層を設け、レーザ光を吸収するようにしている。しかし、その分、レーザフューズの発熱量が減少し、レーザ加工マージンの低下をもたらすおそれがある。そこで、レーザ加工マージンを確保するためにレーザ照射の強度を上げると、保護層を設けたとしても、電気フューズに対するダメージを防ぎきれない、というジレンマが発生する問題があった。
【特許文献１】特開２００１−１６８１９６号公報  （第４ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、レーザフューズを積層することなくフューズの設置面積の増大を抑制することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板の同じ領域に少なくとも２個の電気フューズが積層された積層フューズユニットを有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、レーザフューズを積層することなくフューズの設置面積の増大を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る半導体装置の構造の例を示す模式的平面図である。本実施例では、トレンチキャパシタの側壁に形成されたキャパシタ絶縁膜がフューズとして機能するディープトレンチ型電気フューズ１の上方に、ＭＯＳＦＥＴのゲート酸化膜がフューズとして機能するゲートコンダクタ型電気フューズ２が積層されて、積層フューズユニット１００が形成された例を示す。なお、本実施例では、ゲートコンダクタ型電気フューズ２がＰチャネルＭＯＳＦＥＴにより形成された例を示す。
【００１２】
図１（ａ）は、積層フューズユニット１００全体の平面図を示す。また、図１（ｂ）に、ディープトレンチ型電気フューズ１に関わる部分の平面図を示し、図１（ｃ）に、ゲートコンダクタ型電気フューズ２に関わる部分の平面図を示す。
【００１３】
さらに、図２に、図１（ａ）のＡ−Ａ’方向における積層フューズユニット１００の模式的断面図を示す。
【００１４】
ディープトレンチ型電気フューズ１は、Ｎウェル領域１５内に形成されたトレンチキャパシタ１１を有する。トレンチキャパシタ１１の側壁には、キャパシタ絶縁膜１７が形成される。トレンチキャパシタ１１の上端部は、層間絶縁膜１８に開孔されたコンタクト１４を介して１層目金属配線１３に接続されるＰ＋領域１２に接続される。また、キャパシタ絶縁膜１７が接するＮウェル領域１５へは、層間絶縁膜１８に開孔されたコンタクト１６が接続される。
【００１５】
通常、キャパシタ絶縁膜１７により絶縁されているため、１層目金属配線１３とコンタクト１６との間には電流が流れないが、１層目金属配線１３とコンタクト１６との間に高電圧のプログラム電圧を印加すると、キャパシタ絶縁膜１７が破壊され、１層目金属配線１３とコンタクト１６との間に電流が流れるようになる。
【００１６】
すなわち、ディープトレンチ型電気フューズ１は、キャパシタ絶縁膜１７を破壊するかしないかにより、フューズのプログラムが行われる。
【００１７】
一方、ゲートコンダクタ型電気フューズ２は、ディープトレンチ型電気フューズ１と共用するＰ＋領域１２、およびＰ＋領域２１により、ＰチャネルＭＯＳＦＥＴのソース領域、ドレイン領域が形成され、Ｐ＋領域１２とＰ＋領域２１間に形成されるチャネル領域の上部にゲート絶縁膜２７およびゲート電極２４が、順次形成される。
【００１８】
Ｐ＋領域１２は、層間絶縁膜１８に開孔されたコンタクト１４を介して１層目金属配線１３に接続され、Ｐ＋領域２１は、層間絶縁膜１８に開孔されたコンタクト２２を介して１層目金属配線２３に接続され、ゲート電極２４は、層間絶縁膜１８に開孔されたコンタクト２６を介して１層目金属配線２５に接続される。
【００１９】
Ｐ＋領域１２とＰ＋領域２１間のチャネルの形成は、ゲート電極２４に印加される電圧により制御される。ゲート電極２４に印加される電圧が高電圧の場合、チャネルが形成されず、Ｐ＋領域１２とＰ＋領域２１との間には電流が流れない。すなわち、１層目金属配線１３と１層目金属配線２３との間に電流は流れない。
【００２０】
これに対して、Ｐ＋領域１２、Ｐ＋領域２１およびＮウェル領域１５に高電圧のプログラム電圧を印加し、ゲート電極２４を接地電位にすると、Ｐ＋領域１２とＰ＋領域２１間にチャネルが形成される。しかし、このプログラム電圧をさらに高電圧にすると、ゲート絶縁膜２７の耐圧限界を超えてゲート絶縁膜２７が破壊される。その結果、ゲート電極２４とＰ＋領域１２およびＰ＋領域２１間が導通するようになる。これにより、ゲート電極２４に印加される電圧に関らず、Ｐ＋領域１２とＰ＋領域２１との間に電流が流れるようになる。すなわち、１層目金属配線１３と１層目金属配線２３との間に電流が流れるようになる。
【００２１】
このように、ゲートコンダクタ型電気フューズ２では、ゲート絶縁膜２７を破壊するかしないかにより、フューズのプログラムが行われる。
【００２２】
このような本実施例によれば、ディープトレンチ型電気フューズ１とゲートコンダクタ型電気フューズ２を同一領域に積層することにより、レーザフューズを積層することなくフューズの設置面積の増大を抑制することができる。
【実施例２】
【００２３】
実施例１ではディープトレンチ型電気フューズ１の上方にゲートコンダクタ型電気フューズ２が積層された例を示したが、本実施例では、ディープトレンチ型電気フューズ１の上方に、上下の金属配線層間を接続するビアがフューズとして機能するメタル溶断型電気フューズ３が積層されて、積層フューズユニット２００が形成された例を示す。
【００２４】
図３（ａ）は、本実施例の積層フューズユニット２００の模式的断面図を示し、図３（ｂ）は、メタル溶断型電気フューズ３に関わる部分の平面図を示す。
【００２５】
本実施例の積層フューズユニット２００では、実施例１で説明したディープトレンチ型電気フューズ１の上方に、１層目金属配線３１と、２層目金属配線３２および３３とを備えるメタル溶断型電気フューズ３が積層されている。
【００２６】
メタル溶断型電気フューズ３は、１層目金属配線３１と２層目金属配線３２との間が、層間絶縁膜２８に開孔されたビア３４により接続され、１層目金属配線３１と２層目金属配線３３との間が、層間絶縁膜２８に開孔されたビア３５により接続されている。
【００２７】
したがって、通常、２層目金属配線３２と２層目金属配線３３とは導通しており、この間には電流が流れる。
【００２８】
これに対して、２層目金属配線３２と２層目金属配線３３との間に高電圧のプログラム電圧を印加して大電流を流すと、ビア３４および３５の許容電流容量を超過し、ビア３４、ビア３５の両方、あるいは一方が破壊される。
【００２９】
その結果、２層目金属配線３２と２層目金属配線３３との間が非導通となり、この間に、電流が流れなくなる。
【００３０】
すなわち、メタル溶断型電気フューズ３は、ビア３４、ビア３５を破壊するかしないかを選択することにより、フューズのプログラムが行われる。
【００３１】
このような本実施例によれば、ディープトレンチ型電気フューズ１とメタル溶断型電気フューズ３を同一領域に積層することにより、実施例１と同様、レーザフューズを積層することなくフューズの設置面積の増大を抑制することができる。
【実施例３】
【００３２】
実施例２ではディープトレンチ型電気フューズ１の上方にメタル溶断型電気フューズ３が積層された例を示したが、本実施例では、ゲートコンダクタ型電気フューズ２の上方に、メタル溶断型電気フューズ３が積層されて、積層フューズユニット３００が形成された例を示す。
【００３３】
図４に、本実施例の積層フューズユニット３００の模式的断面図を示す。
【００３４】
本実施例では、メタル溶断型電気フューズ３は、２層目金属配線４１と３層目金属配線４２との間が、層間絶縁膜３８に開孔されたビア４４により接続され、２層目金属配線４１と３層目金属配線４３との間が、層間絶縁膜３８に開孔されたビア４５により接続されている。
【００３５】
本実施例のメタル溶断型電気フューズ３のフューズのプログラムは、３層目金属配線４２と３層目金属配線４３との間に流す電流を制御し、ビア４４、ビア４５を破壊するかしないかを選択することにより行われる。
【００３６】
このような本実施例によれば、ゲートコンダクタ型電気フューズ２とメタル溶断型電気フューズ３を同一領域に積層することにより、実施例１〜２と同様、レーザフューズを積層することなくフューズの設置面積の増大を抑制することができる。
【実施例４】
【００３７】
実施例１〜３では２個の電気フューズが積層された例を示したが、本実施例では、３個の電気フューズが積層されて、積層フューズユニット４００が形成された例を示す。
【００３８】
図５に、本実施例の積層フューズユニット４００の模式的断面図を示す。
【００３９】
本実施例の積層フューズユニット４００では、ディープトレンチ型電気フューズ１の上方にゲートコンダクタ型電気フューズ２が積層され、さらにその上方に、メタル溶断型電気フューズ３が積層されている。
【００４０】
このような本実施例によれば、３個の電気フューズを積層することができるので、フューズ設置の面積効率を、より高めることができる。
【実施例５】
【００４１】
実施例４では３個の電気フューズが積層された例を示したが、本実施例では、４個の電気フューズが積層されて、積層フューズユニット５００が形成された例を示す。
【００４２】
図６に、本実施例の積層フューズユニット５００の模式的断面図を示す。
【００４３】
本実施例の積層フューズユニット５００では、実施例４の積層フューズユニット４００のメタル溶断型電気フューズ３の上方に、メタル溶断型電気フューズ４が、さらに積層されている。
【００４４】
メタル溶断型電気フューズ４は、層間絶縁膜４８の上に形成された４層目金属配線５１と５層目金属配線５２との間が、層間絶縁膜５８に開孔されたビア５４により接続され、４層目金属配線５１と５層目金属配線５３との間が、層間絶縁膜５８に開孔されたビア５５により接続されている。
【００４５】
本実施例のメタル溶断型電気フューズ４のフューズのプログラムは、５層目金属配線５２と５層目金属配線５３との間に流す電流を制御し、ビア５４、ビア５５を破壊するかしないかを選択することにより行われる。
【００４６】
このような本実施例によれば、４個の電気フューズを積層することができるので、フューズ設置の面積効率を、さらに一層高めることができる。
【実施例６】
【００４７】
実施例５のような複数のメタル溶断型電気フューズを用いる場合、通常、それぞれのメタル溶断型電気フューズにスイッチが接続され、切断するフューズが選択される。そのため、半導体装置内にスイッチを設置するための領域が必要とされ、半導体装置のチップ面積が増加する。そこで、本実施例では、スイッチを使用しなくても、積層された複数のメタル溶断型電気フューズの中から切断するフューズを選択することのできる積層フューズユニットの例を、積層フューズユニット６００として示す。
【００４８】
図７（ａ）に、本実施例の積層フューズユニット６００の模式的断面図を示す。
【００４９】
本実施例の積層フューズユニット５００では、メタル溶断型電気フューズＦ１、Ｆ２およびＦ３が、同一領域に順次積層されている。
【００５０】
メタル溶断型電気フューズＦ１は、１層目金属配線６１１と２層目金属配線６１２との間が、層間絶縁膜６８１に開孔されたビア６１４により接続され、１層目金属配線６１１と２層目金属配線６１３との間が、層間絶縁膜６８１に開孔されたビア６１５により接続されている。
【００５１】
メタル溶断型電気フューズＦ２は、層間絶縁膜６８２上に形成された３層目金属配線６２１と４層目金属配線６２２との間が、層間絶縁膜６８３に開孔されたビア６２４により接続され、３層目金属配線６２１と４層目金属配線６２３との間が、層間絶縁膜６８３に開孔されたビア６２５により接続されている。
【００５２】
メタル溶断型電気フューズＦ３は、層間絶縁膜６８４上に形成された５層目金属配線６３１と６層目金属配線６３２との間が、層間絶縁膜６８５に開孔されたビア６３４により接続され、５層目金属配線６３１と６層目金属配線６３３との間が、層間絶縁膜６８５に開孔されたビア６３５により接続されている。
【００５３】
図７（ｂ）に、メタル溶断型電気フューズＦ１、Ｆ２およびＦ３に関わる部分の模式的平面図をそれぞれ示す。
【００５４】
図７（ｂ）に示すように、メタル溶断型電気フューズＦ１、Ｆ２およびＦ３は、金属配線層の幅が、それぞれ異なっている。すなわち、メタル溶断型電気フューズＦ１の金属配線層の幅が最も広く、以下、メタル溶断型電気フューズＦ２、Ｆ３の順に、金属配線層の幅が狭くなっている。したがって、金属配線層の電流容量は、メタル溶断型電気フューズＦ１が最も大きく、以下、メタル溶断型電気フューズＦ２、Ｆ３の順に、金属配線層の電流容量は小さくなる。
【００５５】
一方、ビア６１４、６１５、６２４、６２５、６３４および６３５は、同一の開口径で開孔されている。したがって、ビア６１４、６１５、６２４、６２５、６３４および６３５に流れる電流の許容電流容量は同じとなる。
【００５６】
図８は、このメタル溶断型電気フューズＦ１、Ｆ２およびＦ３を切断するときの、フューズ切断用ドライバとの接続の例を示す回路図である。
【００５７】
本実施例では、メタル溶断型電気フューズＦ１、Ｆ２およびＦ３をドライバＤＲＶに並列に接続する。
【００５８】
ドライバＤＲＶから電圧を印加すると、メタル溶断型電気フューズＦ１、Ｆ２、Ｆ３の順に金属配線層の電流容量が大きいため、メタル溶断型電気フューズＦ１、Ｆ２、Ｆ３に流れる電流をＩ１、Ｉ２、Ｉ３と表すと、その大きさは、Ｉ１＞Ｉ２＞Ｉ３となる。
【００５９】
一方、メタル溶断型電気フューズＦ１のビア６１４、６１５、メタル溶断型電気フューズＦ２のビア６２４、６２５、メタル溶断型電気フューズＦ３のビア６３４、６３５の許容電流容量は同じであるであるので、それぞれのビアに加わる電流ストレスは、メタル溶断型電気フューズＦ１、Ｆ２、Ｆ３の順に大きくなる。従って、ドライバＤＲＶから印加する電圧を徐々に上昇させると、メタル溶断型電気フューズＦ１、Ｆ２、Ｆ３の順にフューズが切断される。
【００６０】
このような本実施例によれば、ドライバＤＲＶから印加する電圧を変化させることにより、積層されたメタル溶断型電気フューズＦ１、Ｆ２、Ｆ３を順次切断することができる。これにより、切断するフューズを選択するためのスイッチが不要となり、半導体装置のチップ面積の増加を抑制することができる。
【実施例７】
【００６１】
実施例６では、メタル溶断型電気フューズＦ１、Ｆ２およびＦ３を、６層の金属配線層を用いて形成した例を示したが、本実施例では、４層の金属配線層を使用するのみで、実施例６と同様の、積層フューズユニット７００を形成した例を示す。
【００６２】
図９（ａ）に、本実施例の積層フューズユニット７００の模式的断面図を示す。
【００６３】
メタル溶断型電気フューズＦ１は、１層目金属配線７１１と２層目金属配線７１２との間が、層間絶縁膜７８１に開孔されたビア７１４により接続され、１層目金属配線７１１と２層目金属配線７１３との間が、層間絶縁膜６８１に開孔されたビア７１５により接続されている。
【００６４】
メタル溶断型電気フューズＦ２は、２層目金属配線７２１と３層目金属配線７２２との間が、層間絶縁膜７８２に開孔されたビア７２４により接続され、２層目金属配線７２１と３層目金属配線７２３との間が、層間絶縁膜７８２に開孔されたビア７２５により接続されている。
【００６５】
メタル溶断型電気フューズＦ３は、３層目金属配線７３１と４層目金属配線７３２との間が、層間絶縁膜７８３に開孔されたビア７３４により接続され、３層目金属配線７３１と４層目金属配線７３３との間が、層間絶縁膜７８３に開孔されたビア７３５により接続されている。
【００６６】
実施例６では、メタル溶断型電気フューズＦ１、Ｆ２、Ｆ３のビアの配置間隔が同一とされていたが、本実施例では、このビア配置間隔が、メタル溶断型電気フューズＦ３、Ｆ２、Ｆ１の順に広くされている。これにより、メタル溶断型電気フューズＦ３、Ｆ２、Ｆ１が、同じ金蔵配線層を共有できるようになり、使用する金属配線層の層数が少なくなっている。
【００６７】
図９（ｂ）に、メタル溶断型電気フューズＦ１、Ｆ２およびＦ３に関わる部分の模式的平面図をそれぞれ示す。
【００６８】
実施例６と同様、本実施例のメタル溶断型電気フューズＦ１、Ｆ２およびＦ３も、金属配線層の幅が、それぞれ異なっている。したがって、本実施例においても、実施例６と同様、フューズＦ１、Ｆ２およびＦ３に印加する電圧を変化させることにより、メタル溶断型電気フューズＦ１、Ｆ２、Ｆ３の順にフューズを切断することができる。
【００６９】
このような本実施例によれば、少ない金属配線層数で、メタル溶断型電気フューズを効率よく積層することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係る半導体装置の構造の例を示す模式的平面図。
【図２】本発明の実施例１に係る半導体装置の構造の例を示す模式的断面図。
【図３】本発明の実施例２に係る半導体装置の構造の例を示す模式的断面図および平面図。
【図４】本発明の実施例３に係る半導体装置の構造の例を示す模式的断面図。
【図５】本発明の実施例４に係る半導体装置の構造の例を示す模式的断面図。
【図６】本発明の実施例５に係る半導体装置の構造の例を示す模式的断面図。
【図７】本発明の実施例６に係る半導体装置の構造の例を示す模式的断面図および平面図。
【図８】本発明の実施例６に係る半導体装置におけるフューズとフューズ切断用ドライバとの接続の例を示す回路図。
【図９】本発明の実施例７に係る半導体装置の構造の例を示す模式的断面図および平面図。
【符号の説明】
【００７１】
１  ディープトレンチ型電気フューズ
２  ゲートコンダクタ型電気フューズ
３、Ｆ１〜Ｆ３  メタル溶断型電気フューズ
１１  トレンチキャパシタ
１２、２１  Ｐ＋領域
１３、２３、２５、３１、６１１、７１１  １層目金属配線
３２、３３、４１、６１２、６１３、７１２、７１３、７２１  ２層目金属配線
４２、４３、６２１、７２２、７２３、７３１  ３層目金属配線
５１、７３２、７３３  ４層目金属配線
５２、５３、６３１  ５層目金属配線
６３２、６３３  ６層目金属配線
１４、１６、２２、２６  コンタクト
１５  Ｎウェル領域
１７  キャパシタ絶縁膜
１８、２８、３８、４８、５８、６８１〜６８５、７８１〜７８３  層間絶縁膜
２７  ゲート電極
３４、３５、４４、４５、５４、５５、６３４、６３５  ビア
７１４、７１５、７２４、７２５、７２４、７２５、７３４、７３５  ビア
１００、２００、３００、４００、５００、６００、７００  積層フューズユニット
【図１】
2010123783.tif 000003
【図２】
2010123783.tif 000004
【図３】
2010123783.tif 000005
【図４】
2010123783.tif 000006
【図５】
2010123783.tif 000007
【図６】
2010123783.tif 000008
【図７】
2010123783.tif 000009
【図８】
2010123783.tif 000010
【図９】
2010123783.tif 000011