(57)【要約】      （修正有）【課題】大電流動作時において表面電極での電位降下や発熱によっても、デバイス特性を十分に引き出すことができるＩＧＢＴのデバイスを提供する。【解決手段】１６００Ａ／ｃｍ２以上の電流密度を有する絶縁ゲート型半導体装置１において、素子領域ｅｒの表面を覆う電極２とリード１３、１４、１５との接続手段接続手段として金属プレート８を用い、電極と金属プレートとの固着面積を電極の重畳部２ｏの面積の２５％以上とする。これにより、パッケージ後のデバイス性能の劣化を回避でき、単位面積当たりの流すことができる電流を向上させることができる。【選択図】図１
2010123873.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面に設けられた素子領域と、
該素子領域上を覆って設けられ、該素子領域と重畳する重畳部を有する第１電極と、
前記半導体基板の他の主面に設けられた第２電極と、
金属プレートにより構成され、前記第１電極上に固着された接続手段と、
を具備し、
前記第１電極と前記金属プレートとの固着面積が前記重畳部の面積の２５％以上であり、１６００Ａ／ｃｍ２以上の電流密度を有することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記半導体基板の内部で該半導体基板の一主面に対して垂直方向に電流経路が形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記素子領域にＩＧＢＴのトランジスタセルが配置されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記金属プレートは、前記重畳部の幾何学的重心を含む領域に固着されることを特徴とする請求項２または請求項３に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に係り、特に電流密度の大きいデバイスの性能を向上できる絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
電流密度の大きい絶縁ゲート型半導体装置（半導体チップ）の電極を外部に導出する接続手段としては、金属細線（ボンディングワイヤ）が一般的に採用されている（例えば特許文献１参照。）。
【０００３】
図５は、従来の絶縁ゲート型半導体装置１００の一例を説明する図である。図５（Ａ）は平面図であり、図５（Ｂ）は、図５（Ａ）のｂ−ｂ線の断面図である。
【０００４】
図５を参照して、半導体チップ１０１の一主面側の素子領域ｅｒには、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）のトランジスタセル（詳細は省略する）が設けられ、その上にアルミニウム合金等などにより表面電極１０２が設けられる。表面電極１０２はＩＧＢＴのエミッタ領域とコンタクトする。半導体チップ１０１の他の主面は裏張金属層により裏面電極（コレクタ電極）１０３が形成される。リードフレーム１２０は、銅（Ｃｕ）を素材とした打ち抜きフレームであり、このフレームのヘッダー１２１上に例えば半田あるいはＡｇペーストよりなる導電性接着材１２２で半導体チップ１０１の裏面電極１０３が固着される。ヘッダー１２１と連続するリード１２５はコレクタ端子と接続する。
【０００５】
表面電極１０２上には、金（Ａｕ）などの金属細線１２４の一端が熱圧着され、金属細線１２４の他端はエミッタ端子と接続するリード１２７に固着する。素子領域ｅｒ外にはＩＧＢＴのゲート電極と接続するゲートパッド電極１０４が設けられ、ゲートパッド電極１０４は金属細線１２４によってゲート端子と接続するリード１２６に固着する。
【０００６】
半導体チップ１０１、リードフレーム１２０および金属細線１２４は金型およびトランスファーモールドで樹脂封止され、樹脂層１２９はパッケージ外形を構成する。
【特許文献１】特開２００１−２７４３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＩＧＢＴは電流密度が大きく、大電力且つ応答特性に優れたデバイス特性を有するため、例えばデジタルスチルカメラ（ＤＳＣ）や携帯電話のカメラのフラッシュ（ストロボ）に用いるキセノンランプの制御などに採用される。
【０００８】
しかし、従来構造の如く表面電極１０２とリード１２５、１２６、１２７との接続手段として金属細線１２４を用いると、特に大電流動作時において表面電極１０２での電位降下や発熱により、ＩＧＢＴのデバイス性能を十分に引き出すことができない問題があった。
【０００９】
金属細線１２４の一端は表面電極１０２上で、接続先のリード（例えばリード１２７）の近傍に集中して固着される。ＩＧＢＴではデバイス特性を劣化させないよう、金属細線１２４の本数を増やすなどの対応はしているものの、同じ素子領域ｅｒ内で、金属細線１２４の固着領域までの距離に偏りが発生する。これにより、電流密度のばらつきや、表面電極１０２内を通過する電流の抵抗のばらつきが大きくなる。
【００１０】
すなわち、セル密度の向上などによりＩＧＢＴのチップとして特性を向上させても、リードフレーム実装後において、表面電極１０２からリード１２７への引き出しの際にデバイス性能を劣化させてしまうため、パッケージ後（リードフレーム実装後）の性能が十分に向上しない問題があった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、半導体基板の一主面に設けられた素子領域と、該素子領域上を覆って設けられ、該素子領域と重畳する重畳部を有する第１電極と、前記半導体基板の他の主面に設けられた第２電極と、金属プレートにより構成され、前記第１電極上に固着された接続手段と、を具備し、前記第１電極と前記金属プレートとの固着面積が前記重畳部の面積の２５％以上であり、１６００Ａ／ｃｍ２以上の電流密度を有することにより解決するものである。
【発明の効果】
【００１２】
本実施形態によれば、表面電極とリードとの接続手段に銅などの金属プレートを採用し、表面電極と金属プレートの固着面積を、表面電極のうち素子領域との重畳部の面積の２５％（４分の１）以上とすることにより、ＩＧＢＴのチップとして有するデバイス特性をパッケージ後（リードフレーム実装後）においても十分に活用することができる。
【００１３】
従って、同じ半導体チップを用いた従来構造と比較して、パッケージ後の特性を２５％以上向上させることができる。具体的な例を挙げると、同じ半導体チップを用いて４Ｖ駆動のストロボ動作における流すことができる電流密度を比較した場合、従来比で８０％の性能向上が実現できる。
【発明を実施するための最良の形態】
【００１４】
図１から図４を参照して、本実施形態の絶縁ゲート型半導体装置について、ｎチャネル型ＩＧＢＴを例に説明する。
【００１５】
図１は、絶縁ゲート型半導体装置１０の一例を示す図であり、図１（Ａ）は平面図、図１（Ｂ）は、図１（Ａ）のａ−ａ線の断面図である。
【００１６】
本発明の絶縁ゲート型半導体装置（ＩＧＢＴ）１０は、半導体基板１と、素子領域ｅｒと、第１電極２と、金属プレート８と、第２電極４を有する。
【００１７】
半導体チップを構成する半導体基板１は、詳細な図示は省略するが、例えばｐ＋型シリコン半導体基板に、ｎ＋型シリコン半導体層およびｎ型半導体層を積層したものである。
【００１８】
半導体基板１（ｎ型半導体層）の一主面にはＩＧＢＴのトランジスタセル（不図示）を多数配置した素子領域ｅｒが設けられる。
【００１９】
ＩＧＢＴのトランジスタセルは既知のものと同様であるので図示は省略するが、構成を簡単に説明すると以下の通りである。すなわち、ｎ型半導体層表面にｐ型チャネル層を設け、ｐ型チャネル層を貫通するトレンチを設ける。トレンチ表面に酸化膜を設け、トレンチ内にゲート電極を埋設し、ゲート電極と隣接したチャネル層表面にｎ型のエミッタ領域を設ける。
【００２０】
ゲート電極で囲まれた領域がトランジスタセルとなり、ここでは、トランジスタセルが配置される領域（チャネル層の形成領域）を素子領域ｅｒとする。
【００２１】
素子領域ｅｒ上には、絶縁膜５が設けられ、その上に素子領域ｅｒの全面を覆う第１電極（エミッタ電極）２が設けられる。エミッタ電極２は、素子領域ｅｒより大きく、素子領域ｅｒ周囲の絶縁膜５上まで設けられ、絶縁膜５に設けたコンタクトホールを介して、素子領域ｅｒのエミッタ領域とコンタクトする。以下、エミッタ電極２のうち、素子領域ｅｒと同一面積で重畳する部分（図１（Ｂ）のハッチングで示した部分）を重畳部２ｏと称する。エミッタ電極２は、アルミニウム（Ａｌ）などにより構成され、その厚みは例えば、３μｍ程度である。また、半導体基板１の他の主面（裏面）には、例えばＴｉ／Ｎｉ／Ａｕなどの蒸着金属層による第２電極（コレクタ電極）４が設けられる。
【００２２】
半導体基板（半導体チップ）１は、リードフレーム１１に実装される。リードフレーム１１は、例えば銅（Ｃｕ）を素材とした打ち抜きフレームであり、このフレームのヘッダー１２上に例えば半田あるいはＡｇペーストよりなる導電性接着材２０で半導体チップ１のコレクタ電極４が固着される。ヘッダー１２と連続するリード１３はコレクタ端子Ｃと接続する。また、リードフレーム１１は、ゲート端子Ｇと接続するリード１４を含む。
【００２３】
エミッタ電極２表面は、窒化膜または酸化膜などの絶縁膜６に覆われ、所望の領域に開口部ＯＰが設けられる。開口部ＯＰから露出したエミッタ電極２の一部には、銅あるいは、アルミリボンなどの低抵抗な導電材料により構成された金属プレート８が導電性接着材２１により固着する。
【００２４】
より詳細には、金属プレート８は固着部８ａと引き出し部８ｂを有し、固着部８ａと引き出し部８ｂの境界が所望の角度をもって曲げ加工されている。固着部８ａは半田または銀（Ａｇ）ペーストなどの導電性接着材２１によりエミッタ電極２と電気的に固着する。図１（Ａ）の太線で示した、固着部８ａとエミッタ電極２（重畳部２ｏ）が固着している領域（導電性接着材を介して重畳している領域）が固着領域Ｂである。引き出し部８ｂの端部はそのままエミッタ端子Ｅに接続するリード１５となり、樹脂層３０の外部に導出する。金属プレート８の厚みは、例えば１５０μｍ程度である。
【００２５】
素子領域ｅｒ外にはＩＧＢＴのゲート電極と接続するゲートパッド電極３が設けられ、ゲートパッド電極３は金属細線７によってゲート端子Ｇと接続するリード１４に固着する。
【００２６】
半導体チップ１、リードフレーム１１および金属プレート８、金属細線７は金型およびトランスファーモールドで樹脂封止され、樹脂層３０はパッケージ外形を構成する。
【００２７】
本実施形態では、固着領域Ｂ（固着部８ａ）の面積が、エミッタ電極２の重畳部２ｏの面積の２５％（４分の１）以上である。
【００２８】
半導体基板１の他の主面には、蒸着金属層によりコレクタ電極４が設けられる。このような構成のＩＧＢＴでは、表面のエミッタ電極２、素子領域ｅｒのトランジスタセルおよび裏面のコレクタ電極４間に、すなわち半導体基板１の内部においては半導体基板１の一主面に対して垂直方向に電流経路が形成される。
【００２９】
また、半導体基板１の表面においては、金属プレート８とエミッタ電極２との固着領域Ｂに向かって、エミッタ電極２内を半導体基板１の水平方向に電流が流れる。
【００３０】
つまり、接続手段が金属細線１２４であった従来構造（図５）と比較して、エミッタ電極２と接続手段（金属プレート８）との固着領域Ｂの面積を増加させ、且つ素子領域ｅｒの端部から固着領域Ｂまでの距離を短縮することにより、エミッタ電極２内を流れる電流の抵抗を小さくし、素子領域ｅｒ内の抵抗のばらつきを低減できる。また、素子領域ｅｒ内の電流密度のばらつきも抑制できる。
【００３１】
従って、半導体チップ（ＩＧＢＴのチップ）としては従来と同等の電流密度でありながら、パッケージ後（リードフレーム実装後）の電流密度の劣化を防止できる。
【００３２】
具体的には、同じ半導体チップを用いた場合の４Ｖ駆動のストロボ動作における流すことができる電流密度について比較すると、従来構造のＩＢＧＴ（リードフレーム実装後）では、電流密度６５Ａ／ｍｍ２であったが、本実施形態のＩＧＢＴ（リードフレーム実装後）では電流密度１１２Ａ／ｍｍ２となり、従来比で８０％の性能向上が実現した。
【００３３】
図２から図４を参照して更に説明する。図２は、本実施形態の効果を検証するためのシミュレーションに用いたモデルであり、図３は、図１のエミッタ電極２（重畳部２ｏ）、金属プレート８および固着領域Ｂのみを抽出し、他の構成要素を省略した平面図である。また図４は、図２のモデルを用いてシミュレーションした結果を示すグラフである。
【００３４】
図２の如く、シミュレーションのモデルは、一辺の長さＬ１が１ｃｍの正方形で厚みが２５０μｍのシリコン基板１Ｓの両主面に第１金属層２Ｍ、第２金属層８Ｍおよび第３金属層１１Ｍを設けた構造である。第１金属層２Ｍと第３金属層１１Ｍはそれぞれシリコン基板１Ｓの両主面にこれと完全に重畳して（同面積で）接する。第１金属層２Ｍが図１の素子領域ｅｒと同面積のエミッタ電極２（すなわち重畳部２ｏ）に相当し、第３金属層１１Ｍが図１の半導体チップが固着するリードフレーム１１Ｍに相当する。また、第２金属層８Ｍは一辺の長さＬ２の正方形で第１金属層２Ｍ上に設けられてこれと接続し、図１の金属プレート８の固着部８ａに相当する。第１金属層２Ｍと第２金属層８Ｍの重畳領域が固着領域Ｂに相当する。また、第１金属層２Ｍの中心（幾何学的重心）と、第２金属層８Ｍの中心（幾何学的重心）とが一致する位置に、第１金属層２Ｍを配置する。（図３参照）。
【００３５】
第１金属層２Ｍはシミュレーション上、薄い金属（Ａｌなどのエミッタ電極２）を基板の水平方向に広がる抵抗成分として必須のため考慮したが、図１のコレクタ電極４は、シミュレーション上は省略している。また、第３金属層１１Ｍおよび第２金属層８Ｍにそれぞれ相当するリードフレーム１１および金属プレート８は、その厚みがシリコン基板や第１金属層に比べて、抵抗成分的に無視できる程度に十分厚いため、シミュレーション上はこれらの抵抗を０とした。第１金属層２Ｍの抵抗率ρ’は、１５０℃におけるＡｌの抵抗率（０．３μΩｃｍ）とした。
【００３６】
また、図１で示す素子領域ｅｒにＩＧＢＴなどのトランジスタセルが形成されていることを想定して、シリコン基板１Ｓの抵抗率ρを複数の電流密度Ｊに応じて以下の式で設定した。
【００３７】
ρ［Ωｃｍ］＝Ｊ［Ａ／ｃｍ２］／４［Ｖ］／２５０［μｍ］×１［ｃｍ２］
ここで、４［Ｖ］とは、図２のモデルの第２金属層８Ｍおよび第３金属層１１Ｍ間に印加した電圧であり、キセノンランプ制御用のＩＧＢＴの定格動作時の電圧である。
【００３８】
図４は、図２のモデルを用いて９種の電流密度（０．４Ａ／ｃｍ２、４Ａ／ｃｍ２、４０Ａ／ｃｍ２、４００Ａ／ｃｍ２、８００Ａ／ｃｍ２、１６００Ａ／ｃｍ２、４０００Ａ／ｃｍ２、８０００Ａ／ｃｍ２、４００００Ａ／ｃｍ２）についてシミュレーションした結果である。この結果から、９種の電流密度を有するデバイスについて、金属プレート８（固着部８ａ）とエミッタ電極２との固着領域Ｂの面積を変化させた場合に得られる電流を検証できる。
【００３９】
図４の横軸は、電極面積比である。ここで電極面積比とは一辺の長さＬ２の正方形の第２金属層８Ｍ（固着部８ａ）：一辺の長さＬ１（１ｃｍ）の正方形の第１金属層２Ｍ（エミッタ電極２）の面積比である（図２、図３参照）。また縦軸は、第２金属層８Ｍが第１金属層２Ｍの全面とコンタクトする場合（電極面積比１００％）の電流を１としたときに、第２金属層８Ｍの面積（面積比）を変化させた場合に得られる電流（電流比）である。
【００４０】
この結果、電流密度が１６００Ａ／ｃｍ２以上のデバイスにおいては、変曲点Ｉが存在し、電極面積比を２５％以上にすることで、電極面積比の増加に伴って電流比が大きくなることがわかる。電極面積比が２５％より小さい場合には電流比が小さく、素子の性能が劣化してしまう。つまり固着領域Ｂ（固着部８ａ）の面積を拡大する（電極面積比を２５％以上）と、得られる電流に対する寄与率が、電極面積比が小さい場合より増加する。従って、電極面積比が大きい方がパッケージ後においてもＩＧＢＴのチップとしての性能を劣化させることなく、活用できるといえる。
【００４１】
例えば電流密度が１６００Ａ／ｃｍ２のデバイスの場合、電極面積比が２５％で電流比は５０％となる。また、電流密度が１６００Ａ／ｃｍ２より大きいデバイスの場合は、電極面積比が２５％では電流比が５０％に満たないが、それぞれのグラフの変曲点Ｉは、電極面積比が２５％以上の領域に存在する。そして、変曲点Ｉより電極面積比が若干小さい領域（電極面積比が２５％の領域付近）から、電極面積比の増加に伴って電流比の増加が大きくなることが判る。これは、電極面積比の増加に伴ってデバイス性能の向上率が増加することを示している。例えば、４００００Ａ／ｃｍ２のデバイスの場合には、電極面積比が２０％のときの電流比は２５％程度であるが、電極面積比が３０％になると電流比は４０％まで増加する。
【００４２】
このように、本実施形態は電流密度が１６００Ａ／ｃｍ２以上のデバイスに用いて効果的である。
【００４３】
電流密度の小さいデバイス（例えば電流密度が４Ａ／ｃｍ２）では、電極面積比が５％から２５％に増加したとしても、９６％の電流比が９８％に増加するだけであり、デバイスの性能として２％の向上しか望めない。
【００４４】
一方、電流密度が１６００Ａ／ｃｍ２のデバイスでは、電極面積比が同様に５％から２５％に増加した場合には、電流比は１６％から５０％まで増加し、デバイス性能は３倍となる。本実施形態は、電流密度の違いによって、電極面積比の増加による効果に違いがあり、１６００Ａ／ｃｍ２以上のデバイスの場合に、その効果が顕著となる。
【００４５】
再び図３を参照し、金属プレート８は、重畳部２ｏの端部より、中心付近に固着することが望ましい。これは、エミッタ電極２の抵抗が、均一になるからである。
【００４６】
より詳細には、金属プレート８は、重畳部２ｏの幾何学的重心Ｃを含む領域に固着する。重畳部２ｏの幾何学的重心Ｃとは、図３のごとく、重畳部２ｏを長辺ＬＬと短辺ＬＳを有する矩形と仮定した場合、対角線の交点をいう。
【００４７】
図３のごとく、重畳部２ｏの幾何学的重心Ｃを含む領域に金属プレート８を固着すると好適であるが、金属プレート８（を矩形とした場合）の幾何学的重心Ｃ’と、重畳部２ｏの中心点Ｃが一致するように配置すると、エミッタ電極２の抵抗が、最も均一になるという点では更に好適である（図２参照）。
【００４８】
以上、本実施形態では素子領域にｎチャネル型ＩＧＢＴが形成される場合を例に説明したが、導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施でき、同様の効果を得られる。またＩＧＢＴに限らず、電流密度が１６００Ａ／ｃｍ２以上の絶縁ゲート型半導体装置（例えばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）であれば、同様に実施でき、同様の効果を得られる。
【図面の簡単な説明】
【００４９】
【図１】本実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２】本実施形態の絶縁ゲート型半導体装置のシミュレーションに用いたモデルを示す斜視図である。
【図３】本実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図４】本実施形態の絶縁ゲート型半導体装置のシミュレーション結果を示す特性図である。
【図５】従来の絶縁ゲート型半導体装置を示す（Ａ）平面図、（Ｂ）断面図である。
【符号の説明】
【００５０】
１            半導体基板（半導体チップ）
２            エミッタ電極
３            ゲートパッド電極
４            コレクタ電極
６            絶縁膜
７            金属細線
８            金属プレート
８ａ          固着部
８ｂ          引き出し部
１１          リードフレーム
１２          ヘッダー
１３、１４、１５    リード
２０、２１    導電性接着材
３０          樹脂層
２Ｍ      第１金属層
８Ｍ      第２金属層
１１Ｍ    第３金属層
１Ｓ      シリコン基板
１０１    半導体チップ
１０２    表面電極
１０３    裏面電極
１２０    リードフレーム
１２１    ヘッダー
１２５    リード
１２４    金属細線
１２７  リード
ｅｒ      素子領域
Ｂ        固着領域
【図１】
2010123873.tif 000003
【図２】
2010123873.tif 000004
【図３】
2010123873.tif 000005
【図４】
2010123873.tif 000006
【図５】
2010123873.tif 000007