(57)【要約】【課題】微細なＭＯＳ素子と共存する。【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。【選択図】図２
2010272672.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、この支持基板に積層された埋込シリコン酸化膜と、この埋込シリコン酸化膜に積層された一方導電型の第１高濃度不純物層とこの第１高濃度不純物層に積層された低不純物濃度層とからなる活性層、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置において、
高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、
少なくとも略垂直で前記埋込シリコン酸化膜まで達する多重溝と、
前記多重溝の側壁に設けた第１酸化膜と、
前記第１酸化膜と隣接して多重溝側壁に沿って形成され、前記第１高濃度不純物層まで達する一方導電型の第２高濃度不純物層と、
前記第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜を介して配設された低抵抗層と、
前記低抵抗層に積層された第２酸化膜と、を備えて構成され、
前記低抵抗層は、前記第２高濃度不純物層、あるいは高耐圧素子の最も高い電位となる電極、ドレイン電極、又はコレクタ電極と略同電位であり、
前記第２酸化膜の表面で、ソース電極、ゲート電極、又はエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されていることを特徴とする誘電体分離型半導体集積装置。
【請求項２】
前記ＬＯＣＯＳ酸化膜は、前記ソース電極、前記ゲート電極、又は前記エミッタ電極の近傍領域の酸化膜よりも厚く形成されていることを特徴とする請求項１に記載の誘電体分離型半導体集積装置。
【請求項３】
前記低抵抗層の表面層に設けた所定膜厚の酸化膜は、３ＭＶ／ｃｍ以下の電界強度であることを特徴とする請求項１又は請求項２に記載の誘電体分離型半導体集積装置。
【請求項４】
支持基板と、この支持基板に積層された埋込シリコン酸化膜と、この埋込シリコン酸化膜に積層された一方導電型の第１高濃度不純物層と低不純物濃度層とからなる活性層、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置において、
高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、
少なくとも略垂直で前記埋込シリコン酸化膜まで達する多重溝と、
前記多重溝の側壁に設けた第１酸化膜と、
前記酸化膜と隣接して多重溝側壁に沿って形成され、前記第１高濃度不純物層まで達する一方導電型の第２高濃度不純物層と、
前記第２高濃度不純物層の略上部に、前記ソース電極、前記ゲート電極、又は前記エミッタ電極の近傍領域の酸化膜よりも厚く形成されたＬＯＣＯＳ酸化膜と、
前記低濃度不純物層、及び前記ＬＯＣＯＳ酸化膜に積層された第２酸化膜と、を備えて構成され、
前記第２酸化膜の表面で、ソース電極、ゲート電極、又はエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されていることを特徴とする誘電体分離型半導体集積装置。
【請求項５】
前記低抵抗層の上部に設けた所定膜厚の酸化膜は、多層配線の層間膜を少なくとも３層積層させて形成されたことを特徴とする請求項１乃至請求項４の何れか１項に記載の誘電体分離型半導体集積装置。
【請求項６】
前記活性層は、厚さが３０μｍから７０μｍまでであり、
オンチップで形成される低耐圧のＭＯＳトランジスタはゲート長が１．３μｍから０．６μｍまでのＣＭＯＳトランジスタであることを特徴とする請求項１乃至請求項５の何れか１項に記載の誘電体分離型半導体集積装置。
【請求項７】
一方導電型の第１高濃度不純物層を備える支持基板と、この支持基板に積層された低不純物濃度の低濃度コレクタ層と、この低濃度コレクタ層を囲んで形成される反対導電型の拡散層とを備えて構成される誘電体分離型半導体集積装置において、
前記低濃度コレクタ層、及び前記反対導電型の拡散層の表面に形成されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜の表面に前記低濃度コレクタ層と略同電位の低抵抗層と、前記ＬＯＣＯＳ酸化膜の表面で、ソース電極、ゲート電極、又はエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されていることを特徴とする誘電体分離型半導体集積装置。
【請求項８】
シリコン支持基板の表面にシリコン酸化膜、及び一方導電型のシリコン活性層が積層されたＳＯＩ基板を準備する工程と、
前記シリコン活性層の主表面に選択酸化膜を形成する工程と、
前記選択酸化膜を平坦化する工程と、
酸化膜と多結晶シリコンとレジスト材料とからなる３層膜を用いて前記シリコン活性層の主表面からシリコン酸化膜に達する略垂直な溝を形成する工程と、
前記溝の側壁に一方導電型の不純物を気相拡散して高濃度不純物層を形成する工程と、
前記側壁と前記シリコン活性層の所定の主表面を同時に選択酸化する工程と、
多結晶シリコンで前記溝の隙間を充填すると共に、前記選択酸化した膜を介して低抵抗層を形成する工程と、
ゲート酸化膜、ゲート電極、チャネル層、エミッタ層、層間絶縁膜、エミッタ電極、及びコレクタ電極を形成すると共に、このコレクタ電極を隣接領域に引き出し、前記低抵抗層とコレクタ電極とを接続する工程とを備えることを特徴とする半導体集積装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧な誘電体分離型半導体集積装置、及び半導体集積装置の製造方法に関し、特に、高耐圧半導体素子と低耐圧半導体素子との双方を同一チップ内で集積させてモータをドライブする電力半導体を制御する半導体集積装置に用いて好適なものである。
【背景技術】
【０００２】
電動機（モータ）を駆動する駆動回路は、ＦＥＴ（Field effect transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の複数の電力半導体装置を備える電力変換器と、この電力変換器を制御する半導体制御回路とを備えて構成される。半導体制御回路は、高耐圧素子、大電力出力回路、及び低耐電圧のロジック回路が集積されて構成されている。また、半導体制御回路と電力半導体装置とが集積される製品もある。このような高耐圧半導体集積装置は、素子間の電気的分離が不可欠であり、数百ボルトの電気的分離が必要な高耐圧分離構造と５Ｖ〜１５Ｖ程度の信号電圧を分離できればよい低電圧の分離構造とが共存する。
ここで、前記の高耐圧半導体集積装置においてその構成素子の一つである高耐圧ＭＯＳ（Metal Oxide Semiconductor）半導体集積装置の例として特許文献１に開示されている縦断面図を図１９に示す。
図１９において、高耐圧ＭＯＳ半導体集積装置は、シリコン支持基板５、第１シリコン酸化膜（埋込シリコン酸化膜６）、及び低不純物濃度のシリコン活性層１５からなる半導体基板を基本構造としている。ＭＯＳの各機能領域は、シリコン活性層１５に形成される。シリコン活性層１５の領域内にｎ＋型の高不純物濃度のソース領域１２、ゲート電極２、ｎ＋型の高不純物濃度のドレイン領域３２、ｐ型不純物濃度領域でｎ型のチャネルが形成されるｐチャネル領域１３、等の機能領域が形成される。これらの機能領域を取り囲むように、第２シリコン酸化膜１０５、多結晶シリコン１０４、ｎ＋型高濃度不純物層１１０、及び第１シリコン酸化膜（埋込シリコン酸化膜６）と、これに隣接して積層された高濃度不純物層９とからなる誘電体分離領域が形成され、前記機能領域を周囲の半導体領域から電気的に絶縁分離する。ここで、酸化膜５０の上に配置された多結晶シリコン２０１はゲート電極２と同一部材で構成され配線として機能している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２４２９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の高耐圧ＭＯＳ半導体集積装置は、多結晶シリコンのゲート電極２、及び多結晶シリコン２０１の下に配置されるシリコン酸化膜５０を厚く形成しなければ高耐圧素子として機能しない。この点について以下に説明する。
高耐圧ＭＯＳ構造の場合、ドレイン領域３２は、低不純物濃度のｎ−型シリコン活性層１５とその周囲を囲むｎ＋型高濃度不純物層９，１１０とを備えて構成される。
ｎ＋型高濃度不純物層９，１１０は空乏化しないため、高耐圧ＭＯＳ半導体集積装置が阻止状態にあるときは各素子領域の中で最も高い電位になる。一方、シリコン酸化膜５０を介してその表面に配設されている多結晶シリコン２０１は、グランド電位から高電位までそれぞれの電位で動作する。特に、グランド電位で動作する場合には、シリコン酸化膜５０に印加される電圧が最大となる。しかも、この場合、多結晶シリコン２０１の下層がドレイン領域となっているため多結晶シリコン２０１の電位によって、ドレイン領域での電位分布が著しく影響を受け、電界集中が起き易い。高耐圧ＭＯＳ半導体集積装置は、このような電圧印加状態でも必要な絶縁耐圧が確保できることや、素子のドレイン領域での電界強度がシリコンのアバランシェ電界強度以下であることが達成された場合のみ安定な阻止状態が確保できる。このためには、高耐圧ＭＯＳ半導体集積装置は、シリコン酸化膜５０は十分な厚さを有する必要がある。一例として素子の定格阻止電圧が５００Ｖとした場合、その膜厚は少なくとも３μｍ以上必要であることが分かっている。
しかし、多結晶シリコン２０１、多結晶シリコンのゲート電極２の下層に配設されるシリコン酸化膜５０の厚さが数μｍと厚い場合、以下に述べる重大な欠点を有する。この点を説明する。ここで、段差量ｔｐは、図中に示す量であり、多結晶シリコンのゲート電極２、及び多結晶シリコン２０１が配置される面において最下面と最上面との高さの相違量として定義される。
【０００５】
図１９の従来構造の場合では、段差量ｔｐはシリコン主表面と酸化膜５０の上面５１との高さの相違量とほぼ一致する。実際の素子ではゲート酸化膜を介して多結晶シリコンゲート電極が設置されるが、一般にゲート酸化膜は薄く７０ｎｍ以下である。このため、μｍオーダに対して無視できる厚さである以後の記述においても、特にことわらないかぎりゲート酸化膜の厚さの絶縁耐圧への寄与は無いものとしてその厚みは言及しないこととする。
段差量ｔｐは、５００Ｖクラスの高耐圧素子の場合、酸化膜５０の厚さが３μｍ以上となるため、その１／２にあたる１.５μｍ以上となる。
段差量ｔｐは、多結晶シリコンゲート電極をフォトリソ技術で加工形成するときの限界寸法値を決定する重要な因子であり、上記の１.５μｍの段差の場合では、ゲートの最小加工寸法はせいぜい３μｍ程度である。このように、図１９の従来構造では、酸化膜が厚く、段差量ｔｐが大きいため多結晶シリコンのゲート電極の寸法を小さくできない欠点を有している。以上述べたように、多結晶シリコンのゲート電極の加工形成時において大きな段差の発生を解決しなければ高耐圧素子と微細なＭＯＳ素子とが共存する半導体装置を提供することができない。
【０００６】
そこで、本発明は、微細なＭＯＳ素子と共存できる高耐圧な誘電体分離型半導体集積装置、及び集積装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するため、本発明の誘電体分離型半導体集積装置は、支持基板（５）と、この支持基板に積層された埋込シリコン酸化膜（６）と、この埋込シリコン酸化膜に積層された一方導電型の第１高濃度不純物層（９）とこの第１高濃度不純物層に積層された低不純物濃度層とからなる活性層（１５）、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、少なくとも略垂直で前記埋込シリコン酸化膜まで達する多重溝（１００）と、前記多重溝の側壁に設けた第１酸化膜（１０５）と、前記第１酸化膜と隣接して多重溝側壁に沿って形成され、前記第１高濃度不純物層まで達する一方導電型の第２高濃度不純物層（１１０）と、前記第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜（５０）を介して配設された低抵抗層（Ｐ２）と、前記低抵抗層に積層された第２酸化膜（７０，７５，８０）と、を備えて構成され、前記低抵抗層は、前記第２高濃度不純物層、あるいは高耐圧素子の最も高い電位となる電極、ドレイン電極、又はコレクタ電極と略同電位であり、前記第２酸化膜（７０，７５，８０）の表面で、ソース電極、ゲート電極、又はエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されていることを特徴とする。ここで、かっこ内の数字は例示である。
【０００８】
これによれば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜に配設されている低抵抗層が、第２高濃度不純物層、あるいは高耐圧素子の最も高い電位となる電極、ドレイン電極、又はコレクタ電極と略同電位に維持されているので、ＬＯＣＯＳ酸化膜に対するソース電極、ゲート電極、又はエミッタ電極の電位の影響が低減する。
また、低抵抗層を用いることなく、ＬＯＣＯＳ酸化膜をソース電極、ゲート電極、又はエミッタ電極の近傍領域の酸化膜よりも厚く形成することにより、ゲート電極の段差量を小さくすることができる。
【発明の効果】
【０００９】
本発明は、微細なＭＯＳ素子と共存できる高耐圧で高信頼な誘電体分離型半導体集積装置、及び半導体集積装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態である半導体集積装置を用いたモータドライブシステムのブロック図である。
【図２】本発明の第１実施形態に係る半導体集積装置の縦断面図である。
【図３】等電位線を説明するための図である。
【図４】本発明の第１実施形態に係る半導体集積装置について電界緩和効果を示す図である。
【図５】本発明の第１実施形態に係る半導体集積装置の阻止特性を示す図である。
【図６】本発明の第１実施形態に係る半導体集積装置の平面図である。
【図７】本発明の第２実施形態に係る半導体集積装置の縦断面図である。
【図８】本発明の第２実施形態に係る半導体集積装置の平面図である。
【図９】本発明の第３実施形態に係る半導体集積装置の縦断面図である。
【図１０】本発明の第３実施形態に係る半導体集積装置の製造工程を示すフローチャートである。
【図１１】本発明の第３実施形態に係る半導体集積装置の製造工程を示す断面図である。
【図１２】本発明の第３実施形態に係る半導体集積装置の製造工程を示す断面図である。
【図１３】本発明の第３実施形態に係る半導体集積装置の製造工程を示す断面図である。
【図１４】本発明の第４実施形態に係る半導体集積装置の縦断面図である。
【図１５】本発明の第３実施形態に係る半導体集積装置の製造工程を示す断面図である。
【図１６】本発明の第３実施形態に係る半導体集積装置の製造工程を示す断面図である。
【図１７】本発明の第３実施形態に係る半導体集積装置の製造工程を示す断面図である。
【図１８】本発明の第５実施例に係る半導体集積装置の縦断面図である。
【図１９】従来技術の半導体集積装置の縦断面図である。
【発明を実施するための形態】
【００１１】
（第１実施形態）
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図、前記した従来技術を説明するための全図において、同一、又は類似の部分には原則として同一、又は類似の符号を付し、その繰り返しの説明は省略する。
図１に、本発明の第１実施形態である誘電体分離型半導体集積装置を用いたモータ制御システムを示す。
図１は、誘電体分離型半導体装置（半導体集積装置）を用いたモータドライブシステムの構成図である。モータドライブシステム１０００は、モータ３００を駆動する６個のＩＧＢＴ（Insulated Gate Bipolar Transistor）と逆並列接続された６個の転流ダイオードから構成されるＵ相，Ｖ相，Ｗ相の３相のＩＧＢＴインバータ４００と、ＩＧＢＴインバータ４００を制御する半導体集積装置１０とを備える。なお、ＩＧＢＴインバータ４００には、直流電源が接続される。
【００１２】
誘電体分離型の半導体集積装置１０は、Ｕ相，Ｖ相，Ｗ相の上駆動回路５０１，５０２，５０３と、各相の下アーム駆動回路５０４，５０５，５０６と、各駆動回路を最適に制御する制御ロジック６００と、それぞれの回路部に供給する電源７００とを含む。さらにＵ相上駆動回路５０１は、ＩＧＢＴのゲート制御信号を与えるドライバ素子（上アームドライブ回路５１５）と、これを制御する信号を与えるロジック５１４と、上駆動回路５０１，５０２，５０３では高電圧状態で駆動信号を伝達するために高耐圧のＭＯＳトランジスタ（図示せず）からなるレベルシフト回路５１３とを備える。上アームは高電圧状態がそれぞれ３相が独立して制御されるため独立して構成されている。
なお、点線で図示するように、モータ３００の容量によってはＩＧＢＴと転流ダイオードからなる３相インバータ回路まで同一のウエハ内に集積される場合もある。このような半導体集積装置１０ｃでは、上アームのＩＧＢＴと下アームのＩＧＢＴとを別々の電位で動作させるために、ゲート駆動回路がそれぞれ電位的に分離されて動作する必要がある。そのためには制御信号をつくる低耐圧の制御ロジック６００の性能が要求され、高速、多機能性を実現するためゲート長が１．３μｍから０．６μｍまでの微細なＣＭＯＳ回路で構成されている。
【００１３】
図２は、本発明に係る半導体集積装置の縦断面図である。この半導体集積装置１０は、各素子の機能領域を埋込シリコン酸化膜６やシリコン酸化膜１０５が囲んでおり、直流的には電気的に絶縁された誘電体分離型の半導体集積装置である。この半導体集積装置１０は、高耐圧素子としてＩＧＢＴ３０が形成され、微細なＭＯＳ素子としてｎＭＯＳ９０が形成され、ＩＧＢＴ３０とｎＭＯＳ９０との間が素子分離領域２００で分離されている。
【００１４】
図２では、ＩＧＢＴ３０とｎＭＯＳ９０とが表記の都合上、接近して記載されている。しかしながら、実際の誘電体分離型の半導体集積装置ではこのような配置は少なく、図２は高耐圧素子と低耐圧の微細なＭＯＳ素子とが集積されていることを分り易く示す便宜上の理由からこのように断面を記載している。
【００１５】
基板は、ＳＯＩ構造の基板であり、ｎ−型シリコン活性層１５、埋込シリコン酸化膜６、及びシリコン支持基板５を備えて構成される。ｎ−型シリコン活性層１５は、低不純物濃度のｎ−型シリコン層とその底面に一方導電型のｎ＋型高濃度不純物層９のシリコン層（第１高濃度不純物層）とを備えて構成されている。ｎ−型シリコン活性層１５は、厚さが３０μｍから７０μｍである。
【００１６】
ｎ−型シリコン活性層１５の主表面から埋込シリコン酸化膜６に達する略垂直な分離溝１００が形成される。この溝は、閉ループの平面形状であり、内側と外側とを絶縁分離する機能を有する。分離溝１００の両側の側壁に沿って、第２高濃度不純物層としてのｎ＋型高濃度不純物層１１０が形成される。閉ループのｎ＋型高濃度不純物層１１０とｎ＋型高濃度不純物層９とでｎ−型シリコン活性層１５を箱状に包囲する。また、分離溝１００が多重に形成されて多重溝を構成する。
【００１７】
さらに、分離溝１００の側壁には、ｎ＋型高濃度不純物層１１０と隣接して全面にほぼ均一の厚さでシリコン酸化膜１０５が形成されている。分離溝１００のうちシリコン酸化膜１０５に挟まれた空隙領域には多結晶シリコン１０４が充填されて素子分離領域２００を構成する。分離溝１００の側壁に形成されたシリコン酸化膜１０５は、ｎ-型シリコン活性層１５の主表面まで延在しており、ＬＯＣＯＳプロセスで形成されたシリコン酸化膜５０が素子分離領域２００の上面領域を覆っている。本実施形態では、分離溝１００を所定の間隔で形成した２重構造である。
【００１８】
素子分離領域２００で囲まれたｎ−型シリコン活性層１５は、エミッタ，ゲート，及びコレクタの各領域が形成されてＩＧＢＴ素子としての機能を実現する。エミッタは、リング状のｎ+型エミッタ層１である。ｎ+型シリコン層１を囲んでｐ型チャネル層２０が形成されチャネル領域となる。チャネル領域のシリコン表面にはｐ+型シリコン層２１が形成され、ｎ+型エミッタ層１とｐ+型シリコン層２１とにオーミック接続されたエミッタ電極Ｍ１１が形成される。ｐ型のチャネル層２０の表面にはゲート酸化膜を介して多結晶シリコン層からなるゲート電極２が形成される。ゲート電極２はさらにオーミック接続された金属電極Ｍ１２に接続される。
【００１９】
エミッタに対向して所定の間隔を経てコレクタ領域が形成される。コレクタ領域は、ｐ+型コレクタ層３と、ｐ+型コレクタ層３からのホールの注入量を制御するｎ型バッファ層４とを備えて構成される。さらに、コレクタ領域は、電界緩和の目的で比較的不純物濃度が低く、拡散深さの大きなｎ型電界緩和層４０が形成されている。ｐ+型コレクタ層３にオーミック接続されたコレクタ電極Ｍ１３が形成される。ここで、各電極Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４は１層目の金属電極であり、これらはさらに２層目の電極Ｍ２１、Ｍ２２、Ｍ２３、及び３層目の電極Ｍ３１、Ｍ２２、Ｍ３３へと接続されている。ただし、電極Ｍ２２，Ｍ３２は、その記載を省略している。１層目の電極Ｍ１１、Ｍ１２、Ｍ１３の下層、及び貫通部の周囲にはシリコン酸化膜からなる第１層間絶縁膜７０が形成され、１層目の電極と２層目の電極との間には第２のシリコン酸化膜からなる第２層間絶縁膜７５が形成され、さらに、２層目の電極と３層目の電極との間には第３のシリコン酸化膜からなる第３層間絶縁膜８０がそれぞれ形成されている。このように金属電極が多層で構成される構造は多層配線構造とよばれ高集積な半導体集積装置では一般に適用される技術である。なお、層間絶縁膜７０，７５，８０を合わせて、第２酸化膜を形成する。
【００２０】
一方、図２において、高耐圧ＩＧＢＴ３０の領域の右側に配置された素子は、ゲート電極２の長さが０．８μｍの微細なｎＭＯＳ９０である。ｎＭＯＳ９０は、ｐ型のシリコン層をｐ型ウエル２２として微細なゲート電極２の両側にｎ＋型のシリコン層からなるソース−ドレイン領域４２とソース−ドレイン領域であるｎ−型低不純物濃度層４２２とが形成され、さらにソース−ドレイン領域４２とオーミックコンタクトされた１層目の金属電極のソース−ドレイン電極Ｍ１４がそれぞれ形成される。これらの電極は最終的には３層目の電極に接続されているがここでは図示されていない。また、微細なｎＭＯＳもそれらが形成されている領域の所定領域をある程度の範囲でまとめ、その範囲の領域全体が素子分離領域２００で囲まれている。
【００２１】
本実施形態において、エミッタ電極Ｍ３１はＩＧＢＴ３０のコレクタ領域の上を通り素子分離領域２００を横切ってコレクタ領域から外の領域へ引き出されている（図２参照）。一方、素子分離領域２００を越えるエミッタ電極Ｍ３１の下層ではゲート電極２と同一部材の多結晶シリコンからなる低抵抗層Ｐ２がシリコン酸化膜５０を介して配置されている。ここで、低抵抗層Ｐ２は、分離溝１００の側壁に設けられたｎ＋型高濃度不純物層１１０の略上部を覆う配置で形成されるが、ｎ型電界緩和層４０とはオーバラップさせないことが好ましい。これは、ｎ型電界緩和層４０の電界緩和効果を弱めないためである。さらに、この低抵抗層Ｐ２は、コレクタ電極Ｍ３３と同電位にバイアスされていることが特徴である。以下、本実施形態での新規な電界緩和効果の特徴を記す。
【００２２】
高耐圧のＩＧＢＴ３０のコレクタとエミッタとの間に順方向阻止電圧が印加された状態を考える。このとき阻止電圧は、１００Ｖから１０００Ｖまでの範囲を対象とする。低不純物濃度層（ｎ−型シリコン活性層１５）の空乏層は、Ｐチャネル層２０側からｎ−型コレクタ領域（ｎ−型シリコン活性層１５）へ広がって行き電界緩和が充分達成できればｎ＋型高濃度不純物層１１０まで延びることになる。ここで、図３を用いて、エミッタ電極Ｍ３１が隣接領域まで引き出されているコレクタ表面近傍での空乏層の広がりを考える。図３の説明図において、実線Ａは本実施形態の等電位線を示し、破線Ｂはエミッタ電極Ｍ３１が隣接領域まで引き出されていない場合を示し、一点鎖線Ｃはエミッタ電極Ｍ３１が隣接領域まで引き出されているが、低抵抗層が存在していない場合を示している。また、この説明図においては、エミッタ側に引き延ばした低抵抗層Ｐ３を本実施形態の低抵抗層Ｐ２の代わりに用いて、破線Ａ，Ｃの差異を際立たせている。
【００２３】
破線Ｂの等電位線のときは、エミッタ電極Ｍ３１が半導体集積装置１０の表面に対して略鉛直方向を向いているが、破線Ａ，Ｃの等電位線は、エミッタ電極Ｍ３１や低抵抗層Ｐ３に沿うように延長され、平坦化されている。また、破線Ｃの等電位線は、低抵抗層Ｐ３が無いので、ｎ＋型高濃度不純物層１１０に沿って立ち上がるが、実線Ａの等電位線は低抵抗層Ｐ３の表面に沿っており、より平坦化されている。
【００２４】
言い換えれば、空乏層は、エミッタ電極Ｍ３１の低電位に圧迫されるため、コレクタ深さ方向の広がりより大きな横広がりを示し、しかもｎ型電界緩和層４０で抑制されながらｎ＋型高濃度不純物層１１０へ広がることになる。
【００２５】
ｎ＋型高濃度不純物層１１０の近傍では、低抵抗層Ｐ２がコレクタ電極Ｍ３３と同電位でシリコン酸化膜５０とを介して配置されるため、この高電位の抑制を受ける。つまり、空乏層の広がりに抑制効果が働くことで等電位分布線の平坦化が発生して電界強度を低減する新規な効果が現れる。
これにより、半導体集積装置１０は、シリコン酸化膜５０を薄くすることができ、段差を少なくすることができる。これにより、多結晶シリコンのゲート電極２を小さく形成することができる。
【００２６】
また、シリコン酸化膜５０は、ＬＯＣＯＳプロセスで形成されるＬＯＣＯＳ酸化膜とする。ＬＯＣＯＳ酸化膜はせいぜい０．８μｍ以下の厚さとし、多結晶シリコンのゲート電極が配置される面において最下面と最上面との高さの相違量である段差量を少なくして、ゲート電極の寸法を小さくできるようにしている。
【００２７】
図４は、本実施形態のＩＧＢＴ素子構造について、図２の矢印で示すシリコンとシリコン酸化膜との界面でのエミッタからコレクタまでの間について、阻止状態の表面電界強度を数値解析した結果である。縦軸は電界強度（Ｖ／ｃｍ）を示し、横軸はＳｉ表面でのエミッタからコレクタまでの距離を示す。比較例は、低抵抗層Ｐ２の無い構造である。低抵抗層Ｐ２を設けた本実施形態の素子構造では高濃度不純物層のあるコレクタ端で電界強度が低減していることがわかる。
【００２８】
図５は、本実施形態の効果を確認するために試作したＩＧＢＴトランジスタの阻止状態でのコレクタ電圧とコレクタ電流との関係を示した特性図である。図５（ａ）の横軸は、コレクタ電極に印加したコレクタ電圧（Ｖ）を示し、縦軸はそのときのコレクタ電流（Ａ）を示す。比較例として、本実施形態の特徴構成である低抵抗層Ｐ２が無い場合のＩＧＢＴ素子の特性を示す。また、エミッタ電極が隣接領域に引き出される場合（図５（ｂ）参照）、その下の酸化膜の厚さが薄い場合と厚い場合とについての特性も示す。
【００２９】
酸化膜の厚い４．５μｍの場合で比較例の構造と本実施形態の構造（本願構造Ａ）とを比較すると、コレクタ電流が急増する電圧、つまりアバランシェ電圧が約５０Ｖも増加する。一方、比較例の構造と同じアバランシェ電圧で要求仕様を充たす場合では薄い４．１μｍの酸化膜（本願構造Ｂ）でも達成できることもわかる。酸化膜を薄くできることは、配線層数を少なくできるため素子製造プロセスの低コスト化に効果がある、さらに層間膜を薄くできるので層間膜を介した配線の接続が容易になり多層配線構造の高信頼度化が達成できる、など顕著な効果を示す。
【００３０】
図６は、本実施形態の半導体集積装置１０についてのＩＧＢＴ素子部のみの平面図である。図６は、エミッタ電極Ｍ３１，コレクタ電極Ｍ３３、ゲート電極２、低抵抗層Ｐ２、及び分離溝１００のパターンを示し、その他の領域は図示されていない。図２の縦断面図はこの平面図でＡ−Ａに沿った断面の模式図である。低抵抗層Ｐ２は、コレクタ電極Ｍ３３と図中Ｂａ，Ｂｂで示す部分とでコンタクト穴を介してオーミック接続され、低抵抗層Ｐ２にコレクタ電位が与えられるようになっている。また、図２は、ＩＧＢＴ素子領域が２重の分離溝１００で囲まれている場合を示しているが、３重、４重など多重の分離溝１００で囲まれてもよい。多重の分離溝１００で囲む場合は、素子分離能力は強固になるが、その半面、分離面積が増すので設計的な妥協点を設定する必要がある。
また、低抵抗層Ｐ２は、分離溝１００を越えて隣接する外の領域まで配置されないことが重要である。低抵抗層Ｐ２の下に介在するシリコン酸化膜は薄いので高い電圧を保持できないからである。
【００３１】
（第２実施形態）
次に、本発明の第２実施形態に係る半導体集積装置について説明する。
図７は、本発明の第２実施形態に係る誘電体分離型の半導体集積装置の縦断面図である。第２実施形態に係る半導体集積装置１０ａは、ＩＧＢＴのコレクタ領域のさらにその外側に素子分離領域を設け、コレクタ領域であるｎ−型シリコン活性層１５を取り囲むように隣接シリコン領域１５０を設けている。
【００３２】
さらに、この隣接シリコン領域１５０ではコレクタ電極Ｍ３３、及び低抵抗層Ｐ２とがそれぞれオーミック接続され、上記の３者がすべて同じコレクタ電極Ｍ３３の電位にバイアスされている。但し、この部分は図示されていない。この構造において、半導体集積装置１０ａは、隣接領域へ引き出されているエミッタ電極Ｍ３１と低抵抗層Ｐ２とが上下で重なって形成されていることを特徴とする。隣接シリコン領域１５０は、誘電体分離構造で直流的に絶縁されているためコレクタ領域内での空乏層から電位の影響を受けることを防止することができる。このため、隣接シリコン領域１５０は、安定してコレクタ電極Ｍ３３と同電位性を保持することができる。低抵抗層Ｐ２もこの隣接シリコン領域１５０が設置されていることで容易に電位を受けることができる。しかも、電位の安定性も保証できるなど優れた効果を有する。
【００３３】
図８は、本実施形態の半導体集積装置１０ａであって、ＩＧＢＴ素子部のみ示した平面図である。図８は、エミッタ電極Ｍ３１，コレクタ電極Ｍ３３、ゲート電極２、低抵抗層Ｐ２、及び分離溝１００のパターンを示しており、その他の領域は図示されていない。本平面図では説明を分り易くするため２本で示されている分離溝のそれぞれを１００−１、１００−２と区別して示す。分離溝１００−１と１００−２との間は、隣接シリコン領域１５０が形成されており、コレクタ電極Ｍ３３が図中Ｃａ，Ｃｂで示す部分でシリコン層とオーミック接続され、隣接シリコン領域１５０をバイアスするようになっている。同時に本実施形態ではこのＣａ，Ｃｂ部分で低抵抗層Ｐ２も隣接シリコン領域１５０とオーミック接続されてコレクタ電極Ｍ３３の電位にバイアスされる。但し、低抵抗層Ｐ２はこのＣａ、Ｃｂ部分以外でバイアスされることもあり、どこでバイアス箇所を設定するかはその他の電極パターンを考慮して適正な場所を決めるのが好ましい。
【００３４】
（第３実施形態）
次に、本発明の第３実施形態に係る半導体集積装置について説明する。
図９は、本発明の第３実施形態に係る誘電体分離型の半導体集積装置、特に、ＩＧＢＴ素子の縦断面図である。半導体集積装置１０ｂでは種類の異なる半導体素子がオンチップで集積されるが、その中でとくにＩＧＢＴ素子など高耐圧素子においてそれらの素子分離領域２００が形成されている領域でのシリコン表面の選択酸化膜５５がその他の領域（ソース電極、ゲート電極、又はエミッタ電極の近傍領域）のシリコン酸化膜５１（＝１０５）より厚く形成されていることが特徴である。しかも、素子分離領域２００での厚い選択酸化膜５５と、その他の領域での薄いシリコン酸化膜５１との境界において、多結晶シリコンが成膜される上部の表面ではほぼ段差がない状態で形成されている。下部（基板側）のｎ−型シリコン活性層１５とシリコン酸化膜５１との界面側での段差はとくに言及しない。これは多結晶シリコンが配置される上部側（電極側）での段差が、ゲート電極２の微細加工に多大なる影響を及ぼすからである。本実施形態では、少なくとも酸化膜の上面側での段差が０．３μｍ以下に制御されなければならない。
【００３５】
また、図９は、低抵抗層Ｐ２が素子分離領域２００に配置された実施形態を示すが、本実施形態のように表面の選択酸化膜５５が十分な厚さを有し、絶縁耐圧を高くすることができる場合には、エミッタ電極Ｍ３１が引き出されている領域で低抵抗層Ｐ２を配置する必要はない。すなわち、ゲート電極２の近傍の酸化膜を薄くすることができるので、ゲート電極２の段差が小さくなり、ゲート電極２を大きくすることができるからである。
【００３６】
（製造方法）
図１０は、本発明の第３実施形態に係る半導体集積装置の製造方法の概要を示すフローチャートである。以下、適宜図９の縦断面図を参照して説明する。
製造者は、シリコン支持基板５の表面に、埋込シリコン酸化膜６、及び一方導電型のシリコン活性層１５が積層されたＳＯＩ基板を準備する（Ｓ１）。
次に、製造者は、シリコン活性層１５の主表面に厚い選択酸化膜５５を形成し（Ｓ２）、この酸化膜を化学研磨法により平坦化する（Ｓ３）。次に、製造者は、酸化膜と多結晶シリコンとレジスト材料とからなる３層膜を用いてｎ−型シリコン活性層１５の主表面から埋込シリコン酸化膜６に達する略垂直なシリコン溝（分離溝１００）を形成し（Ｓ４）、この分離溝１００の側壁に一方導電型の不純物を気相拡散してｎ＋型高濃度不純物層９を形成し（Ｓ５）、シリコン溝１００の側壁とｎ−型シリコン活性層１５の所定の主表面を同時に選択酸化し（Ｓ６）、分離溝１００の隙間を多結晶シリコンで充填すると共に、選択酸化した膜を介して低抵抗層Ｐ２を形成する（Ｓ７）。
さらに、製造者は、ゲート酸化膜、ゲート電極、チャネル層、エミッタ層、層間絶縁層、エミッタ電極Ｍ３１、及びコレクタ電極Ｍ３３を形成し、このコレクタ電極Ｍ３３を隣接領域に引き出すと共に、低抵抗層Ｐ２とコレクタ電極Ｍ３３とを接続し（Ｓ８）、製造工程が終了する。
【００３７】
図１１乃至図１６は、本発明の第３実施形態の半導体集積装置の製造方法を具体的に説明するための工程断面図である。
図１１（ａ）において、シリコン支持基板５の一方の面に、埋込シリコン酸化膜６とｎ＋型シリコンの高濃度不純物層９とｎ−型シリコン活性層１５とがこの順番で積層されたＳＯＩ基板を準備する。
図１１（ｂ）において、ｎ−型シリコン活性層１５の主表面に薄い（５０ｎｍ〜１５０ｎｍの範囲が好ましい。）熱酸化膜６１を形成したのち、所定の領域にイオン注入法と熱処理によるドライブ法とによりｎ型電界緩和層４０を選択的に形成する。引き続きＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜６２を形成したのち、ドライエッチング法によりシリコン窒化膜６２を厚い酸化膜を形成する領域のみ選択的に除去する。
【００３８】
図１２（ａ）において、製造者は、シリコン窒化膜６２をマスクとして、水素と酸素の燃焼により生成した水蒸気によるスチーム酸化法を用いて厚い選択酸化膜５５（２．０μｍ〜３．０μｍの範囲が好ましい）を選択的に形成する。この選択酸化膜５５を形成することにより略膜厚の半分に当る１μｍから１．５μｍまでの段差が生ずることになる。
図１２（ｂ）において、製造者は、少なくとも選択酸化膜５５の段差以上の膜厚でしかも可能な限り平坦性を達成できる平坦化膜５５０を成膜する。この一例としてホトレジストのような有機系材を回転塗布する方法が簡便である。その他として、ＣＶＤ酸化膜を成膜する方法も一つである。このようにして、製造者は、選択酸化膜５５が形成されずに窪んでいる領域をホトレジスト材あるいは酸化膜で埋めて段差の補償を行う。
【００３９】
図１３（ａ）において、ウエハ表面を化学研磨法、いわゆるＣＭＰ（Chemical Mechanical Polishing）法により均一速度でエッチングしてウエハ全面に平坦化処理を達成する。このときシリコン窒化膜６２をＣＭＰのエッチングストッパとして利用するのが好ましい。これにより、半導体集積装置１０ｂは、ウエハ表面の段差が少なくとも０．３μｍ以下の優れた平坦性を達成することができる。
図１３（ｂ）において、製造者は、エッチングストッパで露出したシリコン窒化膜６２をホトレジストとドライエッチング法とにより所定形状に加工形成する。なお、シリコン窒化膜６２の代わりに新たにシリコン窒化膜を成膜し直して所定形状に加工形成する方法でもよい。
【００４０】
図１４（ａ）において、製造者は、ＣＶＤ法によりシリコン酸化膜（ＣＶＤ酸化膜６３）、多結晶シリコン膜６４、シリコン酸化膜６５を順次積層して成膜する。次に、製造者は、最上層のＣＶＤ酸化膜６５をホトレジスト法により所定領域で開口する。このとき、開口幅は１μｍから２．５μｍである。
次に、製造者は、ＣＶＤ酸化膜６５をマスクとして下層の多結晶シリコン膜６４を開口してＣＶＤ酸化膜６５の溝の形状を多結晶シリコン膜６４へ転写させる。
図１４（ｂ）において、製造者は、多結晶シリコン膜６４をエッチングマスクとして、その下層にあるＣＶＤ酸化膜６３と１μｍ以上の厚い選択酸化膜５５とをドライエッチングする。これは、酸化膜のドライエッチングでは多結晶シリコンとの選択比を高くとれるため、ホトレジストのようなエッチングマスク材では不可能な厚い酸化膜にも細い開口溝６６を垂直形状で形成することができる。
【００４１】
図１５（ａ）において、製造者は、高密度のプラズマを発生するドライエッチング装置を用いて開口溝６６からシリコンを垂直に加工して、シリコン溝である分離溝１００を形成する。このとき、分離溝１００は、埋込シリコン酸化膜６まで達する垂直形状で加工される必要がある。本実施形態では、この分離溝１００は、溝幅が１．５μｍ〜２．５μｍに形成され、深さが３０μｍ〜８０μｍの範囲に形成されている。分離溝１００を加工するとき表面の多結晶シリコン膜６４（図１４（ａ））もエッチング除去されるため、分離溝１００の加工時のエッチングマスクとしてはＣＶＤ酸化膜６３がその機能を果たす。
図１５（ｂ）において、製造者は、高アスペクトで深い分離溝１００の開口部からアンチモン、リン、砒素等のｎ型不純物を分離溝１００の側壁に気相拡散させてｎ＋型高濃度不純物層１１０を形成する。一方、シリコン表面では分離溝１００を加工するときのエッチングマスクとして用いたＣＶＤ酸化膜６３が被覆されているためｎ型不純物の拡散を防止することができる。
【００４２】
分離溝１００を加工するとき、わずかの量であるがＣＶＤ酸化膜６３もエッチングされる。このため、分離溝１００の加工終了後の時点では、ある程度の膜厚が残存できるように分離溝１００の加工時に選択性が確保できるドライエッチング条件とする必要がある。本実施形態では、ｎ＋型不純物の気相拡散前では少なくとも５００ｎｍ以上の膜厚を確保できるようにＣＶＤ酸化膜６３の成膜厚さ、分離溝１００の加工時のシリコンとの選択比を調整している。
【００４３】
図１６（ａ）において、製造者は、ＣＶＤ酸化膜６３を希フッ酸溶液でエッチング除去する。
図１６（ｂ）において、製造者は、スチーム酸化法により分離溝１００の側壁にシリコン酸化膜１０５を形成する。このとき、半導体集積装置１０ｂは、シリコン表面にも同じ膜厚の酸化膜５１が選択的に形成され表面での素子分離領域を形成する。
【００４４】
ただし、このシリコン酸化膜１０５は、１μｍ以下の膜厚とすることが好ましい。これよりも厚い酸化膜ではシリコン表面で発生する段差が大きくなり、この工程の後で実行される多結晶シリコンのゲート電極の微細加工を損なうことになるからである。つまり段差が増大することにより段差部でのレジスト膜厚差が起こりレジスト膜内での干渉効果に違いができて寸法変動が大きくなる。また、段差部での反射波による寸法変動（ハレーション効果）などが顕著になり１μｍ以下でのゲート長の寸法制御ができなくなる問題が発生する。
次に、通常の素子形成工程であるゲート酸化、ゲート電極形成、チャネル領域形成、ソースとドレインの形成、多層電極形成工程を経て半導体集積素子が完成する。
【００４５】
（第４実施形態）
次に、本発明の第４実施形態に係る半導体集積装置について説明する。
図１７は、本発明の第４実施形態に係る半導体集積装置の縦断面図を示す。第４実施形態に係る半導体集積装置は、多層配線構造にプラグ技術を適用することで配線層数が少なくできることを特徴とする。
配線層数が少ないほど低コストかつ高信頼度のプロセスである。ここでプラグ技術とは、下層（例えば、１層目エミッタ電極Ｍ１１）の配線と上層（２層目エミッタ電極Ｍ２１）の配線とを接続するコンタクト穴をタングステン等の被覆性の優れた金属部材ＭＰ１で充填させる技術を意味する。接続穴にプラグ金属ＭＰ１を充填する方法は、ＣＭＰ法が一般に用いられる。このプラグ技術によれば下層と上層との間の第１層間絶縁膜７０の厚みを増すことができる。
【００４６】
非プラグ技術の場合では、上層の電極で接続穴を充填することになる。層間絶縁膜が厚く接続穴が深いほど接続穴の中に上層の電極が被覆しづらくなり下層電極とのオーミック接続が困難になる。このため層間絶縁膜を厚くすることができず、所定の高耐圧を持たせるために必要な層間絶縁膜の厚さを確保するには配線の層数を増加させることになる。この結果、プロセスコストの増加、及び信頼度低下の問題が発生するが、プラグ技術では配線間の層間絶縁膜を厚くしても接続性の問題は発生しない。本実施形態は、電極層数がプラグ技術により他の実施形態より１層少ない２層（Ｍ１１、Ｍ２１等）で所定の高耐圧素子が得られるので低コストプロセスとなる。
【００４７】
（第５実施形態）
次に、本発明の第５実施形態に係る半導体集積装置について説明する。
図１８には、本発明の第５実施形態に係る半導体集積装置の縦断面図を示す。第５実施形態に係る半導体集積装置は、高耐圧素子がＩＧＢＴである点で前記各実施形態と共通するが、素子分離方式が前記各実施形態と異なりｐｎ接合で分離されている方式であることが特徴である。つまり、ＳＯＩ基板ではなくｐ型シリコン基板の中に高耐圧素子、低耐圧素子を集積化した半導体集積素子である点が特徴である。具体的にこの点を説明する。ｐ型シリコン基板の上に、低濃度コレクタとしてのｎ−型シリコン活性層１５をエピタキシャル成長させる。次に、このｎ−型シリコン活性層１５を囲むｐ型拡散層２０２を形成してｐｎ接合方式の素子分離構造が実現される。一般に、ＳＯＩ基板と深い分離溝１００とを用いて素子分離する誘電体分離方式は、集積度と素子分離での信頼性とで優れた性能を有するが、コストの面でのオーバヘッドが高く場合によってはｐｎ接合分離方式がコスト面で優れていることもある。
【００４８】
本実施形態の場合、ｐ基板はグランド電位に固定されるので低抵抗層Ｐ２の配置には以下の点を考慮する必要がある。低抵抗層Ｐ２はｐ型拡散層５，２０２とは平面的にオーバラップされないように配置し、ｎ型電界緩和層４０と素子分離層のｐ型拡散層２０２との間に配置させる必要がある。これは低抵抗層Ｐ２がコレクタ電位にバイアスされ高電位となり、グランド電位となるｐ型拡散層２０２との間に高電圧が印加されるので比較的薄い選択酸化膜のみでしか介在できない構造では、絶縁破壊が起きないように平面的に配慮しなければならないからである。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種種変更可能であることはいうまでもない。
例えば、前記した各実施形態では、高耐圧素子としてＩＧＢＴと微細ｎＭＯＳについてのみ示されているが、その他の高耐圧ＮＭＯＳ、高耐圧ＰＭＯＳさらに抵抗素子、ダイオード素子、バイポーラ素子、等などについても本実施形態で示した半導体集積装置構造を適用できることは言うまでもない。
また、前記各実施形態は、高耐圧素子としてＩＧＢＴに適用したため、低抵抗膜Ｐ２をコレクタ電極に接続し、エミッタ電極を隣接領域に引き出したが、パワーＭＯＳＦＥＴに適用して、高耐圧素子の最も高い電位となる電極、ドレイン電極、又はコレクタ電極を低抵抗膜Ｐ２に接続し、ソース電極、ゲート電極、又はエミッタ電極を隣接領域に引き出してもよい。
【符号の説明】
【００５０】
１  ｎ＋型エミッタ層
２  ゲート電極（多結晶シリコン層）
３  ｐ＋型コレクタ層
４  ｎ型バッファ層
５  シリコン支持基板
６  埋込シリコン酸化膜
９  ｎ＋型高濃度不純物層（第１高濃度不純物層）
１１０  ｎ＋型高濃度不純物層（第２高濃度不純物層）
１０，１０ａ，１０ｂ  半導体集積装置
１５  ｎ−型シリコン活性層（コレクタ領域、シリコン活性層）
２０  ｐ型チャネル層
２１  ｐ＋型シリコン層
２２  ｐ型ウエル
３０  ＩＧＢＴ
４０  ｎ型電界緩和層
４２  ソース−ドレイン領域
５０  シリコン酸化膜（ＬＯＣＯＳ酸化膜）
５１  シリコン酸化膜（ＬＯＣＯＳ酸化膜）
５２  上面
５５  選択酸化膜（ＬＯＣＯＳ酸化膜）
６１  熱酸化膜
６２  シリコン窒化膜
６３  シリコン酸化膜（ＣＶＤ酸化膜）
６４  多結晶シリコン膜
６５  シリコン酸化膜（ＣＶＤ酸化膜）
６６  開口溝
７０  第１層間絶縁膜（第２酸化膜）
７５  第２層間絶縁膜（第２酸化膜）
８０  第３層間絶縁膜（第２酸化膜）
９０  ｎＭＯＳ
１００，１００−１，１００−２  分離溝（シリコン溝、多重溝）
１０４  多結晶シリコン
１０５  シリコン酸化膜
１１０  ｎ＋高濃度不純物層
１５０  隣接シリコン領域
２００  素子分離領域
２０１  多結晶シリコン
２０２  ｐ型拡散層
３００  モータ
４００  ＩＧＢＴインバータ
４２２  ｎ−型低不純物濃度層
５０１  Ｕ相上駆動回路
５０２  Ｖ相上駆動回路
５０３  Ｗ相上駆動回路
５０４  Ｕ相下駆動回路
５０５  Ｖ相下駆動回路
５０６  Ｗ相下駆動回路
５５０  平坦化膜
６００  制御ロジック
７００  電源
１０００  モータドライブシステム
Ｍ１３  １層目のコレクタ電極
Ｍ２３  ２層目のコレクタ電極
Ｍ３３  ３層目のコレクタ電極
Ｍ１１  １層目のエミッタ電極
Ｍ２１  ２層目のエミッタ電極
Ｍ３１  ３層目のエミッタ電極
Ｐ２，Ｐ３  低抵抗層
ＭＰ１，ＭＰ２  プラグ
【図１】
2010272672.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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