(57)【要約】【課題】  単極性のトランジスタを用いたデジタル回路であっても、出力信号の振幅が小さくなってしまうことを防ぎ、正常に動作する手段を有する半導体装置を提供する。【解決手段】  ダイオード接続されたトランジスタ１０１がオフすることによって、トランジスタ１０２のゲートが、フローティング状態となる。そのとき、トランジスタ１０２は、オン状態にあり、そのゲート・ソース間には電位差が生じている。トランジスタ１０２がオン状態にあるため、トランジスタ１０２のソースの電位は上昇するが、トランジスタ１０２のゲート・ソース間の容量によって、ゲート・ソース間の電位が保持されており、かつトランジスタ１０２のゲートはフローティングとなっているため、容量結合効果によってトランジスタ１０２のゲートの電位も上昇する。その結果、出力信号の振幅が小さくなることを防ぐことが出来る。【選択図】図２
2010233245.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタと第３のトランジスタと第１の入力端子と第２の入力端子とを有する半導体装置であって、
前記第１のトランジスタのソース端子と前記第２のトランジスタのドレイン端子とが接続され、
前記第３のトランジスタのドレイン端子は、前記第１のトランジスタのゲート端子に接続され、
前記第１の入力端子は、前記第３のトランジスタのゲート端子および前記第２のトランジスタのゲート端子に接続され、
前記第２の入力端子は、前記第１のトランジスタのゲート端子と整流性素子を介して接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路の構成に関する。より詳しくは、ブートストラップ回路を用い
て、出力信号の振幅を、より大きくする技術に関する。および、それを用いた表示装置に
関する。
【背景技術】
【０００２】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トラン
ジスタ（以下、ＴＦＴと表記）を用いたアクティブマトリクス型表示装置の普及が顕著と
なっている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置
された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷
を制御することによって映像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成するＴＦＴの他に、画素部の周辺領域にＴＦＴを
用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装
置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著
しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。
【０００４】
表示装置の駆動回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせ
たＣＭＯＳ回路が一般的に使用されている。ＣＭＯＳ回路の特徴として、論理が変わる瞬
間にのみ電流が流れ、ある論理の保持中には電流が流れない（実際には微小なリーク電流
の存在がある）ため、回路全体での消費電流を低く抑えることが可能な点や、高速駆動に
有利な点が挙げられる。
【０００５】
有機ＥＬ素子や、ＦＥＤ（フィールドエミッションディスプレイ）や、液晶ディスプレ
イに用いられる素子などのような自発光素子や液晶素子などを用いた表示装置の需要は、
モバイル電子機器の小型化、軽量化に伴って急速にその需要が増加しているが、非常に多
くの個数のＴＦＴを製造する必要があるため、歩留まり等の面から、その製造コストを十
分に低く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測され
、そのため表示装置をより安価に供給できるようにすることが望まれている。
【０００６】
絶縁体上に駆動回路を作製する方法としては、複数のフォトマスクを用いて、活性層、
配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、こ
のときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で
製造することが理想的である。そこで、従来ＣＭＯＳ回路によって構成されていた駆動回
路を、Ｎチャネル型もしくはＰチャネル型のいずれか一方の導電型のみのＴＦＴを用いて
構成することが試みられている。この方法により、イオンドーピング工程の一部を省略す
ることが出来、さらにフォトマスクの枚数も削減することが出来る。その結果、コストダ
ウンを図ることが出来る。
【０００７】
図９（Ａ）は、一極性のみのＴＦＴを用いて構成したＴＦＴ負荷型のインバータ回路の
例を示している。以下に、その動作について述べる。
【０００８】
図９（Ｂ）は、インバータ回路に入力する信号の波形を示している。ここで、入力信号
振幅は高電位側電源ＶＤＤと低電位側電源ＧＮＤの間とする。なお、簡単のため、ＧＮＤ
＝０Ｖとして考える。
【０００９】
回路動作について説明する。なお、説明を明確かつ簡単にするため、回路を構成するＮ
チャネル型ＴＦＴのしきい値電圧は、そのばらつきがないものとして一律（ＶｔｈＮ）と
する。また、Ｐ型ＴＦＴについても同様に、一律（ＶｔｈＰ）とする。
【００１０】
図９（Ｂ）に示すような信号が入力される場合を考える。まず、入力信号が、Ｌ信号（
低電位側電源ＧＮＤ）のとき、Ｎチャネル型ＴＦＴ９０４はオフする。一方、負荷ＴＦＴ
９０３は常に飽和領域において動作していることから、出力端子の電位は高電位側電源Ｖ
ＤＤの方向に引き上げられる。一方、入力信号がＨ信号（高電位側電源ＶＤＤ）のとき、
Ｎチャネル型ＴＦＴ９０４はオンする。ここで、負荷ＴＦＴ９０３の電流能力よりも、Ｎ
チャネル型ＴＦＴ９０４の電流能力を十分に高くしておくことにより、出力ノードの電位
は低電位側電源ＧＮＤの方向に引き下げられる。
【００１１】
ただし、この場合、以下のような問題点がある。図９（Ｃ）は、ＴＦＴ負荷型インバー
タ回路の出力波形を示したものである。図９（Ｃ）に示すように、入力信号がＬ信号のと
きに、出力端子の電位は、９０７で示す分だけ、つまり、負荷ＴＦＴ９０３のしきい値電
圧分だけ、ＶＤＤよりも電位が低くなる。これは、負荷ＴＦＴ９０３のゲート・ソース間
電圧が、しきい値電圧よりも小さくなると、負荷ＴＦＴ９０３に、ほとんど電流が流れな
くなり、オフ状態となってしまうからである。ここで、負荷ＴＦＴ９０３のソース端子が
出力端子であり、ゲート端子は、ＶＤＤに接続されている。よって、出力端子の電位は、
ゲート端子の電位よりも、しきい値電圧分だけ低い電位になる。つまり、出力端子の電位
は、最大でも（ＶＤＤ−ＶｔｈＮ）までしか上昇しない。さらに、負荷ＴＦＴ９０３とＮ
チャネル型ＴＦＴ９０４の電流能力の比によっては、入力信号がＨ信号のときに、出力端
子の電位は、９０８で示す分だけＧＮＤよりも電位が高くなる。これを十分にＧＮＤに近
づけるためには、負荷ＴＦＴ９０３に対し、Ｎチャネル型ＴＦＴ９０４の電流能力を十分
に大きくする必要がある。
【００１２】
このように、一極性のみのＴＦＴを用いて構成したインバータ回路を用いると、入力信号
の振幅に対し、出力信号の振幅減衰が生ずることになる。
【００１３】
そこで、出力信号の振幅が小さくなってしまうという問題を、回避することが、いくつか
の方法を用いて、検討されている（例えば、特許文献１、特許文献２、特許文献３、特許
文献４を参照）。
【００１４】
図33に、特許文献１、特許文献２に示されているインバータ回路の回路図を示す。図33の
回路は、トランジスタ3302のゲート端子が、フローティング状態となり、容量素子3304の
両端の電圧（両端の電位差）が、変化しなくなることを利用している。
【００１５】
そこで、次に、図33の動作について説明する。入力端子3305と入力端子3306には、互い
に反転した信号が入力される。まず、入力端子3306にＨ信号（高電位側電源ＶＤＤ）が入
力され、入力端子3305にＬ信号（低電位側電源ＧＮＤ）が入力されるとする。すると、ト
ランジスタ3303はオンする。その結果、端子3308の電位は、Ｌ信号（低電位側電源ＧＮＤ
）の電位となる。また、トランジスタ3301は、入力端子3305の電位がＬ信号（低電位側電
源ＧＮＤ）の電位であるため、オンする。その結果、端子3307は、Ｌ信号（低電位側電源
ＧＮＤ）の電位となる。つまり、容量素子3304の両端の電圧（両端の電位差）は、０Ｖと
なる。
【００１６】
次に、入力端子3305にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端子3306にＬ信
号（低電位側電源ＧＮＤ）が入力されるとする。すると、トランジスタ3303はオフする。
入力端子3305の電位は、Ｈ信号（高電位側電源ＶＤＤ）の電位であるため、トランジスタ
3301はオンし、端子3307の電位が上昇する。そして、トランジスタ3302のゲート・ソース
間電圧がしきい値電圧よりも大きくなると、トランジスタ3302がオンし、端子3308の電位
が上昇し始める。そのような時に、端子3307の電位が上昇していくと、ついには、トラン
ジスタ3301がオフする。なぜなら、端子3307は、トランジスタ3301のソース端子となって
いるため、端子3307の電位が上昇することにより、トランジスタ3301のゲート・ソース間
電圧が小さくなり、ついには、しきい値電圧に等しくなってしまうからである。トランジ
スタ3301のゲート・ソース間電圧が、しきい値電圧に等しくなってしまうと、トランジス
タ3301はオフ状態となる。よって、端子3305から端子3307への電流の流れは、とまってし
まう。つまり、端子3307は、フローティング状態となってしまう。その結果、容量素子33
04の両端の電圧（両端の電位差）は、変化しなくなる。
【００１７】
トランジスタ3301がオフになった時点において、端子3308の電位は、まだ、上昇を続け
ていたとする。その場合、トランジスタ3302は、オン状態にある。つまり、トランジスタ
3302のゲート・ソース間電圧、つまり、容量素子3304の両端の電圧（両端の電位差）は、
トランジスタ3302のしきい値電圧よりも大きい。よって、さらに、端子3308の電位が上昇
する。このとき、同時に、端子3307の電位も上昇する。なぜなら、容量素子3304の両端の
電圧（両端の電位差）は、変化しなくなっているため、容量素子3304の一方の端子（端子
3308）が上昇すると、他方の端子（端子3307）も上昇するからである。そして、そのまま
、端子3308の電位は、上昇を続け、ついには、高電位側電源ＶＤＤに達する。端子3308の
電位が高電位側電源ＶＤＤに達するまでの間、ずっと、トランジスタ3302は、オン状態に
ある。そして、容量素子3304には、トランジスタ3301がオフになった時点での電圧が、そ
のまま保持されている。よって、端子3307の電位は、高電位側電源ＶＤＤよりも、容量素
子3304に保存されている電圧分だけ、高くなっている。
【００１８】
つまり、端子3307や端子3308の電位は、高電位側電源ＶＤＤと等しいか、それ以上の電
位となる。したがって、入力信号の振幅よりも、出力信号の振幅の方が小さくなってしま
う、ということを防ぐことが出来る。
【００１９】
このような回路は、一般に、ブートストラップ回路と呼ばれる。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平８−５０７９０号公報
【特許文献２】特許第３３３０７４６号明細書
【特許文献３】特許第３０９２５０６号明細書
【特許文献４】特開２００２−３２８６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、図33に示すインバータ回路には、大きく２つの問題点がある。
【００２２】
１つ目の問題点は、入力端子3305にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端
子3306にＬ信号（低電位側電源ＧＮＤ）が入力された時、トランジスタ3301がオフになる
のが遅いと、端子3307や端子3308の電位が、十分に上昇しない状態になってしまう、とい
うことである。仮に、トランジスタ3302が先にオフになっていたとする。その場合、容量
素子3304は、トランジスタ3302のゲート・ソース間に配置されているため、容量素子3304
には、トランジスタ3302のしきい値電圧が蓄積されていることになる。その時点では、ト
ランジスタ3301は、まだ、オン状態であるため、端子3307の電位は、上昇している。そし
てついに、トランジスタ3301がオフする。このときには、容量素子には、トランジスタ33
02のしきい値電圧が保存されており、トランジスタ3302は、オフしている。したがって、
端子3308や3307の電位は、これ以上、上昇しない。
【００２３】
２つ目の問題点は、入力端子3305に入力されるＨ信号の電位が、高電位側電源ＶＤＤよ
りも低い場合、端子3307や端子3308の電位が、十分に上昇しない、ということである。入
力端子3305に信号を出力する回路が、例えば、図９（Ａ）のような回路である場合、Ｈ信
号の電位が、高電位側電源ＶＤＤよりも低くなってしまうことが起こりうる。そこで仮に
、入力端子3305に入力されるＨ信号の電位と、高電位側電源ＶＤＤとの差が、トランジス
タ3301のしきい値電圧よりも大きい場合について考える。そのような場合は、入力端子33
05にＨ信号が入力され、入力端子3306にＬ信号（低電位側電源ＧＮＤ）が入力された時、
端子3307の電位の上昇が止まっても、トランジスタ3301は、オフ状態にならない。つまり
、端子3307は、フローティング状態にはならず、端子3307には、端子3305から電荷が供給
され続ける。そのため、端子3305と端子3307の電位は、等しい状態が維持される。したが
って、容量素子3304の両端の電圧（両端の電位差）が変化しない、というような動作には
ならない。その結果、端子3307や端子3308の電位は、十分に上昇しない。
【００２４】
このようなインバータ回路の出力端子に、同様な構成のインバータ回路を接続すると、
その出力端子の信号振幅は、さらに、低くなってしまう。つまり、回路を接続するたびに
、どんどん出力信号の振幅が小さくなり、正常に動作しなくなってしまう。
【００２５】
これに対し、特許文献４に示されているインバータ回路では、上記の２つ目の問題は、
解決している。図34に、特許文献４に示されているインバータ回路を示す。入力端子3405
に、高電位側電源ＶＤＤよりも低いＨ信号が入力され、入力端子3406にＬ信号（低電位側
電源ＧＮＤ）が入力された時、端子3407の電位が上昇して、トランジスタ3401のゲート・
ソース間電圧がしきい値電圧に等しくなると、トランジスタ3401は、オフする。つまり、
端子3407は、フローティング状態になる。したがって、その時点での容量素子3404の両端
の電圧（両端の電位差）は、保存される。よって、トランジスタ3401がオフした時点で、
トランジスタ3402がオン状態であれば、端子3408の電位は、上昇を続け、結果として、端
子3407の電位も、上昇していく。
【００２６】
ただし、図34の回路であっても、上記１つ目の問題は、解決できていない。
【００２７】
上述した問題に鑑み、出力信号の振幅が小さくなりにくい半導体装置を提供することを
課題とする。また、極性が１つのみのトランジスタを用いて回路を構成することが出来る
半導体装置を提供することを課題とする。
【００２８】
なお、半導体装置とは半導体を用いた素子（トランジスタ、ダイオード）、コンデンサ、
抵抗などを含む回路を構成している装置をいうものとする。もちろんこれらの素子は限定
しているわけではない。
【課題を解決するための手段】
【００２９】
本発明は、上記の問題点を解決するために、以下に示す手段を用いる。
【００３０】
本発明は、第１のトランジスタと第２のトランジスタと第３のトランジスタと第１の入
力端子と第２の入力端子とを有する半導体装置であって、第１のトランジスタのソース端
子と第２のトランジスタのドレイン端子とが接続され、第３のトランジスタのドレイン端
子は、第１のトランジスタのゲート端子に接続され、第１の入力端子は、第３のトランジ
スタのゲート端子および第２のトランジスタのゲート端子に接続され、第２の入力端子は
、第１のトランジスタのゲート端子と整流性素子を介して接続されていることを特徴とす
る半導体装置が提供される。
【００３１】
また、本発明は、上記構成において、
整流性素子が、ダイオード接続されたトランジスタであることを特徴とする半導体装置
が提供される。
【００３２】
つまり、本発明では、信号入力部分にダイオード接続されたトランジスタなどのような
整流性素子が配置される。
【００３３】
そして、ダイオード接続されたトランジスタがオフすることによって、第１のトランジ
スタのゲート端子が、フローティング状態となる。そのとき、第１のトランジスタは、オ
ン状態にあり、そのゲート・ソース間電圧は、容量素子（トランジスタのゲート容量）に
保存される。その後、第１のトランジスタのソース端子の電位があがると、ブートストラ
ップ効果により、第１のトランジスタのゲート端子の電位もあがる。その結果、出力信号
の振幅が小さくなることを防ぐことが出来る。
【００３４】
また、本発明は、上記構成において、
第３のトランジスタと直列に第２の整流性素子が接続されていることを特徴とする半導
体装置が提供される。
【００３５】
また、本発明は、上記構成において、
第２の整流性素子が、ダイオード接続されたトランジスタであることを特徴とする半導
体装置が提供される。
【００３６】
つまり、本発明では、第１のトランジスタのゲート端子部分に、ダイオード接続された
トランジスタなどのような第２の整流性素子が配置される。
【００３７】
そして、第２の整流性素子であるダイオード接続されたトランジスタがオフすることに
よって、第１のトランジスタのゲート端子の電位が、下がりすぎることを防ぐことが出来
る。その結果、出力信号の振幅が小さくなることを防ぐことが出来る。
【００３８】
また、本発明は、上記構成において、
ダイオード接続されたトランジスタと、第１のトランジスタとが、同じ導電型を有する
ことを特徴とする半導体装置が提供される。
【００３９】
つまり、第１のトランジスタと、ダイオード接続されたトランジスタとが、同じ導電型
を有することによって、回路を構成する全てのトランジスタの導電型を同じにすることが
可能となる。その結果、コストダウンを図ることが出来る。
【００４０】
また、本発明は、上記構成において、
第２の整流性素子であるダイオード接続されたトランジスタと、第１のトランジスタと
が、同じ導電型を有することを特徴とする半導体装置が提供される。
【００４１】
つまり、第１のトランジスタと、第２の整流性素子であるダイオード接続されたトラン
ジスタとが、同じ導電型を有することによって、両トランジスタのしきい値電圧の大きさ
を概ね同じにすることが出来る。第１のトランジスタのしきい値電圧と、第２の整流性素
子であるダイオード接続されたトランジスタのしきい値電圧とが、概ね同じ大きさである
ため、第１のトランジスタがオフすべきときに、電流が漏れてしまうことを防ぐことが出
来る。
【００４２】
また、本発明は上記構成において、容量素子を有し、容量素子の一方の端子は、第１のト
ランジスタのゲート端子と接続され、他方の端子は、第１のトランジスタのソース端子と
接続されていることを特徴とする半導体装置が提供される。
【００４３】
なお、本発明におけるランジスタは、どのような材料、手段、製造方法によりできたト
ランジスタでもよいし、どのようなタイプのトランジスタでもよい。例えば、薄膜トラン
ジスタ（ＴＦＴ）でもよい。ＴＦＴのなかでも、半導体層が非晶質（アモルファス）のも
のでもよいし、多結晶（ポリクリスタル）でも、単結晶のものでもよい。その他のトラン
ジスタとして、単結晶基板において作られたトランジスタでもよいし、ＳＯＩ基板におい
て作られたトランジスタでもよいし、プラスチック基板の上に形成されたトランジスタで
もよいし、ガラス基板上に形成されたトランジスタでもよい。その他にも、有機物やカー
ボンナノチューブで形成されたトランジスタでもよい。また、ＭＯＳ型トランジスタでも
よいし、バイポーラ型トランジスタでもよい。
【００４４】
なお、本発明において、接続されているとは、電気的に接続されていることと同義であ
る。したがって、間に、別の素子や回路などが配置されていてもよい。
【発明の効果】
【００４５】
本発明は上記構成によって、ブートストラップ回路を構成する容量素子の一方の端子を
フローティング状態になりやすくすることが出来る。その結果、出力信号の振幅が小さく
なってしまうことを防ぐことが出来る。また、入力信号の振幅が小さくても、ブートスト
ラップ回路を構成する容量素子の一方の端子をフローティング状態にすることが出来る。
そのため、出力信号の振幅が小さくなってしまうことを防ぐことが出来る。また、極性が
１つのみのトランジスタを用いて回路を構成することが出来る。そのため、製造コストを
抑えることが出来る。
【図面の簡単な説明】
【００４６】
【図１】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図２】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図３】本発明を適用したインバータ回路を表す図記号を示す図。
【図４】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図５】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図６】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図７】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図８】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図９】従来のインバータ回路の構成と動作を示す図。
【図１０】本発明をクロックドインバータ回路に適用した場合の回路構成を示す図。
【図１１】本発明を適用したクロックドインバータ回路を表す図記号を示す図。
【図１２】本発明をＮＡＮＤ回路に適用した場合の回路構成を示す図。
【図１３】本発明を適用したＮＡＮＤ回路を表す図記号を示す図。
【図１４】本発明をＮＯＲ回路に適用した場合の回路構成を示す図。
【図１５】本発明をトランスファーゲート回路に適用した場合の回路構成を示す図。
【図１６】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図１７】本発明をクロックドインバータ回路に適用した場合の回路構成を示す図。
【図１８】本発明をＮＡＮＤ回路に適用した場合の回路構成を示す図。
【図１９】本発明をＮＯＲ回路に適用した場合の回路構成を示す図。
【図２０】本発明をトランスファーゲート回路に適用した場合の回路構成を示す図。
【図２１】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図２２】本発明を適用したインバータ回路を表す図記号を示す図。
【図２３】本発明をクロックドインバータ回路に適用した場合の回路構成を示す図。
【図２４】本発明を適用したクロックドインバータ回路を表す図記号を示す図。
【図２５】本発明をＮＡＮＤ回路に適用した場合の回路構成を示す図。
【図２６】本発明を適用したＮＡＮＤ回路を表す図記号を示す図。
【図２７】本発明をインバータ回路に適用した場合の回路構成を示す図。
【図２８】本発明の表示装置の構成を示す図。
【図２９】本発明をＤＦＦ回路に適用した場合の回路構成を示す図。
【図３０】本発明をＤＦＦ回路に適用した場合の回路構成を示す図。
【図３１】本発明をシフトレジスタに適用した場合の回路構成を示す図。
【図３２】本発明が適用される電子機器の図。
【図３３】従来のインバータ回路の構成を示す図。
【図３４】従来のインバータ回路の構成を示す図。
【発明を実施するための形態】
【００４７】
本発明の半導体装置が有する回路構成について、以下に説明する。
【００４８】
（実施の形態１）
本実施の形態では、まず、発明が解決しようとする課題において説明した、２つ目の問
題に対処したインバータ回路について説明する。つまり、入力端子に入力されるＨ信号の
電位が、高電位側電源ＶＤＤよりも低い場合、ある端子の電位が、十分に上昇しない、と
いう問題に対処したインバータ回路について、説明する。
【００４９】
図2に、入力端子105に入力されるＨ信号の電位が、高電位側電源ＶＤＤよりも低くても
、端子107や端子108の電位が、十分に上昇できるようにしたインバータ回路を示す。入力
端子105は、ダイオード接続されたトランジスタ101を介して、トランジスタ102のゲート
端子と接続されている。トランジスタ101は、ダイオード接続されているため、そのゲー
ト端子は、入力端子105に接続されている。よって、端子105から端子107の方へは、電流
を流すことができ、端子107から端子105の方へは、電流を流すことが出来ない。また、ト
ランジスタ102のゲート端子とソース端子の間には、容量素子104が接続されている。トラ
ンジスタ103のドレイン端子は、トランジスタ102のソース端子と接続されており、トラン
ジスタ103のゲート端子は、入力端子106と接続されている。そして、トランジスタ109の
ゲート端子は、入力端子106と接続され、ドレイン端子は、トランジスタ102のゲート端子
と接続されている。
【００５０】
なお、トランジスタ109のソース端子と、トランジスタ103のソース端子は、低電位側電源
ＧＮＤに接続されているが、これに限定されない。各々のソース端子は、異なる電位の配
線に接続されていてもよいし、パルス信号が入力されてもよい。
【００５１】
また、入力端子106は、トランジスタ109のゲート端子とトランジスタ103のゲート端子と
に接続されているが、これに限定されない。各々のゲート端子は、別々の入力端子に接続
されていてもよい。
【００５２】
また、トランジスタ１０２のドレイン端子は、高電位側電源VDDと接続されているが、
これに限定されない。異なる電位の配線に接続されていてもよいし、パルス信号が入力さ
れてもよい。
【００５３】
次に、図2の動作について説明する。入力端子105と入力端子106には、通常は互いに反
転した信号が入力される。ただし、常に反転した信号を入力しなくても動作させることは
可能である。まず、入力端子106にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端子1
05にＬ信号（低電位側電源ＧＮＤ）が入力されるとする。すると、トランジスタ109とト
ランジスタ103はオンする。その結果、端子108の電位は、ＧＮＤとなる。そして、端子10
7の電位は、ＧＮＤとなるので、トランジスタ102はオフする。また、端子105と端子107は
、同電位なので、トランジスタ101は、オフする。また、容量素子104の両端の電圧（両端
の電位差）は、０Ｖとなる。
【００５４】
次に、入力端子105にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端子106にＬ信号
（低電位側電源ＧＮＤ）が入力されるとする。すると、トランジスタ109とトランジスタ1
03はオフする。入力端子105の電位は、Ｈ信号（高電位側電源ＶＤＤ）の電位であるため
、トランジスタ101はオンし、端子107の電位が上昇する。そして、トランジスタ102のゲ
ート・ソース間電圧がしきい値電圧よりも大きくなると、トランジスタ102がオンし、端
子108の電位が上昇し始める。そのような時に、端子107の電位が上昇していくと、ついに
は、トランジスタ101がオフする。なぜなら、端子107は、トランジスタ101のソース端子
となっているため、端子107の電位が上昇することにより、トランジスタ101のゲート・ソ
ース間電圧（ドレイン・ソース間電圧）が小さくなり、ついには、しきい値電圧に等しく
なるからである。トランジスタ101のゲート・ソース間電圧が、しきい値電圧に等しくな
ると、トランジスタ101はオフ状態となる。よって、端子105から端子107への電流の流れ
は、とまる。つまり、端子107は、フローティング状態となる。その結果、容量素子104の
両端の電圧（両端の電位差）は、変化しなくなる。
【００５５】
トランジスタ101がオフになった時点において、端子108の電位は、まだ、上昇を続けて
いたとする。その場合、トランジスタ102は、オン状態にある。つまり、トランジスタ102
のゲート・ソース間電圧、つまり、容量素子104の両端の電圧（両端の電位差）は、トラ
ンジスタ102のしきい値電圧よりも大きい。よって、さらに、端子108の電位が上昇する。
このとき、同時に、端子107の電位も上昇する。なぜなら、容量素子104の両端の電圧（両
端の電位差）は、変化しなくなっているため、容量素子104の一方の端子（端子108）が上
昇すると、他方の端子（端子107）も上昇するからである。そして、そのまま、端子108の
電位は、上昇を続け、ついには、高電位側電源ＶＤＤに達する。端子108の電位が高電位
側電源ＶＤＤに達するまでの間、ずっと、トランジスタ102は、オン状態にある。容量素
子104には、トランジスタ101がオフになった時点での電圧が、そのまま保持されている。
よって、端子107の電位は、高電位側電源ＶＤＤよりも、容量素子3304に保存されている
電圧分だけ、高くなっている。
【００５６】
つまり、端子107や端子108の電位は、高電位側電源ＶＤＤと等しいか、それ以上の電位
となる。したがって、入力信号の振幅よりも、出力信号の振幅の方が小さくなってしまう
、ということを防ぐことが出来る。
【００５７】
このように、端子106に入力した信号が、端子107、108では、反転した信号になってい
る。したがって、図2に示すインバータ回路においては、入力端子が端子106であり、出力
端子が端子107または108である、ということができる。そして、端子105には、端子106と
は反転した信号を入力すればよい。したがって端子１０５も入力端子の１つと考えてもよ
い。
【００５８】
また、出力端子を端子107にするか、端子108にするかは、その先に接続する回路の入力
インピーダンスの大きさによって決めることが出来る。つまり、端子107は、動作状態に
よっては、フローティング状態にする必要がある。したがって、端子107は、入力インピ
ーダンスが低い回路と接続することができない。ただし、端子107において、Ｈ信号の時
の電位は、ＶＤＤよりも高くすることが出来る。一方、端子108の場合は、フローティン
グ状態にする必要がないため、入力インピーダンスが低くないような回路に接続しても問
題ない。ただし、Ｈ信号の時の電位は、ＶＤＤよりも高くはならない。このように、各々
の相違点があるため、出力端子を端子107または端子108のどちらにするかは、適宜判断す
ればよい。
【００５９】
ここで、図2で示したインバータ回路を表す図記号301を、図3に示す。入力端子303は端
子106に相当し、入力端子304は端子105に相当する。出力端子302は端子108または端子107
に相当する。端子303と端子304には、互いに反転した信号が入力される。インバータ回路
としての動作を考えると、端子303に入力した信号が、反転して、出力端子302に出力され
る。したがって、端子303がインバータ回路としての入力端子であるといえる。
【００６０】
次に、入力端子105に入力されるＨ信号の電位が、高電位側電源ＶＤＤよりも低い場合に
ついて考える。仮に、入力端子105に入力されるＨ信号の電位と、高電位側電源ＶＤＤと
の差が、トランジスタ101のしきい値電圧よりも大きい場合について考える。そのような
場合であっても、入力端子105にＨ信号が入力され、入力端子106にＬ信号（低電位側電源
ＧＮＤ）が入力された時、端子107の電位が上昇し、トランジスタ101のゲート・ソース間
電圧がしきい値電圧に等しくなると、トランジスタ101はオフし、端子107はフローティン
グ状態になる。したがって、トランジスタ101がオフした段階で、トランジスタ102がオン
していれば、そのときのトランジスタ102のゲート・ソース間電圧は、容量素子104に保持
される。よって、端子108や端子107の電位は、十分上昇する。
【００６１】
このように、通常のＣＭＯＳ回路においても、Ｐチャネル型トランジスタを用いるトラン
ジスタに関し、その極性を逆にしても、トランジスタ101、109、容量素子104などを用い
ることにより、正常に動作させることが可能となる。これは、インバータ回路だけでなく
、あらゆる回路にも、適用できる。
【００６２】
なお、図2において、トランジスタ102のドレイン端子は、電位ＶＤＤの配線に接続され
ているが、これに限定されない。トランジスタ102のドレイン端子の電位は、状況によっ
て変化してもよい。例えば、パルス信号を入力してもよい。同様に、トランジスタ103や
トランジスタ109のソース端子は、電位ＧＮＤの配線に接続されているが、これに限定さ
れない。トランジスタ103やトランジスタ109のソース端子の電位は、状況によって変化し
てもよいし、各々で異なる電位や信号が入力されていてもよい。
【００６３】
例えば、図4に示すように、トランジスタ102のドレイン端子は、入力端子105に接続さ
れていてもよい。この場合においても、入力端子106にＨ信号（高電位側電源ＶＤＤ）が
入力され、入力端子105にＬ信号（低電位側電源ＧＮＤ）が入力されるときには、出力端
子108の電位はＧＮＤとなり、入力端子106にＬ信号（低電位側電源ＧＮＤ）が入力され、
入力端子105にＨ信号（高電位側電源ＶＤＤ）が入力されるときには、出力端子108の電位
はＶＤＤとなる。したがって、問題なく動作する。
【００６４】
あるいは、トランジスタ102のドレイン端子にパルス信号を入力することにより、シフ
トレジスタやラッチ回路など、もしくはその一部を構成することもできる。
【００６５】
なお、図2において、トランジスタは、Ｎチャネル型を用いていたが、これに限定され
ない。Ｐチャネル型トランジスタも用いて回路を構成してもよいし、ＣＭＯＳ型にして、
回路を構成してもよい。図2の回路におけるトランジスタを全てＰチャネル型にする場合
は、ＶＤＤとＧＮＤの電位を入れ替えればよい。
【００６６】
なお、図2におけるトランジスタ101は、トランジスタ102などと同じ極性のトランジス
タであるが、これに限定されない。整流性のある素子であれば、何でもよい。例えば、ト
ランジスタ101の代わりに、ＰＮ接合やＰＩＮ接合のダイオードやショットキー型のダイ
オードなどを用いてもよい。また、図5に示すように、トランジスタ102などと反対の極性
のトランジスタ101Pをダイオード接続したもの、などを用いてもよい。
【００６７】
なお、容量素子１０４は、省略することも可能である。つまり、トランジスタ１０２のゲ
ート容量で代用することが可能である。トランジスタ１０２のゲート容量については、ソ
ース領域やドレイン領域やLDD領域などとゲート電極とが重なってオーバーラップしてい
るような領域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量
が形成されていてもよい。
【００６８】
（実施の形態２）
実施の形態１では、発明が解決しようとする課題において説明した、２つ目の問題に対
処したインバータ回路について説明した。本実施の形態では、発明が解決しようとする課
題において説明した、１つ目の問題に対処したインバータ回路について説明する。
【００６９】
ここで、図33の回路にもどり、１つ目の問題が生じてしまう要因を分析する。まず、入
力端子3306にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端子3305にＬ信号（低電位
側電源ＧＮＤ）が入力されるときには、端子3307は、Ｌ信号（低電位側電源ＧＮＤ）の電
位となる。つまり、容量素子3304の両端の電圧（両端の電位差）は、０Ｖとなる。
【００７０】
次に、入力端子3305にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端子3306にＬ信
号（低電位側電源ＧＮＤ）が入力されるときには、端子3307の電位は、ＧＮＤ（０Ｖ）か
ら上昇し始める。そして、ＶＤＤよりもしきい値電圧だけ低い電位（ＶＤＤ−ＶｔｈＮ）
になったあと、フローティング状態となる。つまり、それだけの電位差を上昇させる必要
がある。そのため、それだけの充電時間が必要となってしまう。したがって、端子3307が
フローティング状態になるのが、それだけ遅くなってしまう。
【００７１】
そこで、本発明では、端子3307（またはそれに相当する端子）の電位を、ＧＮＤ（０Ｖ
）まで下げずに動作させることにした。ただし、トランジスタがオフすべきときには、オ
フさせる必要があるため、端子の電位を、概ねしきい値電圧付近の電位まで下げることと
した。その結果、容量素子には、０Ｖではなく、しきい値電圧が保存される。このように
、最初から電荷が保持されているので、電位の上昇分が少なくてすむ。よって、充電時間
が少なくなり、端子がフローティングになるまでの時間も少なくなる。
【００７２】
以上のような原理に基づき、回路を構成し、１つ目の問題に対処する。
【００７３】
なお、本実施の形態では、実施の形態１で説明した回路を改良することにより、１つ目
の問題に対処する。よって、１つ目の問題と２つ目の問題を両方同時に解決できることに
なる。したがって、基本的な構成や動作は、実施の形態１の場合と同様であるため、詳し
い説明は省略する。
【００７４】
図1に、図2を改良し、１つ目の問題と２つ目の問題を両方解決した回路図を示す。図1
では、発明が解決しようとする課題において説明した、２つ目の問題を解決するために、
ダイオード接続（ゲート端子とドレイン端子が接続）されたトランジスタ110を、トラン
ジスタ109と直列に配置する。なお、図1では、トランジスタ109のドレイン端子側に、ト
ランジスタ110が接続されているが、これに限定されない。例えば、図6に示すようにトラ
ンジスタ109のソース端子側に接続してもよい。
【００７５】
図1のように、ダイオード接続されたトランジスタ110を配置することにより、端子107
の電位が、しきい値電圧よりも低くならないようにすることが出来る。つまり、容量素子
104の両端の電圧（両端の電位差）が、０Ｖにならず、しきい値電圧以上の電圧になるこ
とが出来る。
【００７６】
そこで、簡単に動作を説明する。まず、入力端子106にＨ信号（高電位側電源ＶＤＤ）
が入力され、入力端子105にＬ信号（低電位側電源ＧＮＤ）が入力されるとする。すると
、トランジスタ109とトランジスタ103はオンする。その結果、端子108の電位は、ＧＮＤ
となる。しかし、端子107の電位は、トランジスタ110のしきい値電圧となる。なぜなら、
トランジスタ101はオフしている。そして、トランジスタ110のゲート端子は、ドレイン端
子と接続されているため、トランジスタ110のソース・ドレイン間電圧がしきい値電圧に
等しくなると、トランジスタ110がオフするからである。端子107の電位がしきい値電圧に
なるため、容量素子104の両端の電圧（両端の電位差）も、しきい値電圧となる。したが
って、トランジスタ110のしきい値電圧とトランジスタ102のしきい値電圧が等しいとする
と、トランジスタ102はオフすることになる。
【００７７】
次に、入力端子105にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端子106にＬ信号
（低電位側電源ＧＮＤ）が入力されるとする。すると、トランジスタ109とトランジスタ1
03はオフする。入力端子105の電位は、Ｈ信号（高電位側電源ＶＤＤ）の電位であるため
、トランジスタ101はオンし、端子107の電位が上昇する。ただし、図2の場合は、電位は
ＧＮＤ（０Ｖ）から上昇し始めるが、図1の場合は、端子107は、しきい値電圧から上昇し
始める。そのため、端子107の電位はすばやく上昇する。その結果、トランジスタ101は、
すばやくオフ状態となり、端子107もフローティング状態となる。その時点では、端子108
の電位は、まだ上昇中であるため、トランジスタ102もオン状態となっている。よって、
端子108や107の電位が十分に上昇しない、という問題に対処することが出来る。
【００７８】
なお、トランジスタ110により、端子107の電位の変化量が少なくてすみ、電位の変化が
すばやくなる。その結果、回路の動作も早くなる。
【００７９】
このような構成を用いることにより、発明が解決しようとする課題において説明した、
１つ目の問題と２つ目の問題を、同時に両方解決することが出来る。
【００８０】
なお、図1、図6において、トランジスタは、Ｎチャネル型を用いていたが、これに限定
されない。図1や図6の回路におけるトランジスタを全てＰチャネル型にする場合は、ＶＤ
ＤとＧＮＤの電位を入れ替えればよい。図1の回路におけるトランジスタを全てＰチャネ
ル型にした場合の回路図を、図7に示す。
【００８１】
なお、図1、図6におけるトランジスタ110は、トランジスタ102などと同じ極性のトラン
ジスタであるが、これに限定されない。整流性のある素子であれば、何でもよい。例えば
、トランジスタ110の代わりに、ＰＮ接合やＰＩＮ接合のダイオード、ショットキー型ダ
イオード、トランジスタ102などと反対の極性のトランジスタをダイオード接続したもの
、などを用いてもよい。つまり、端子107の電位が、下がり過ぎないようになっていれば
よい。
【００８２】
ただし、トランジスタ110とトランジスタ102とは、同じ極性のトランジスタで、しきい値
電圧も概ね等しいことが望ましい。なぜなら、トランジスタ110とトランジスタ102のしき
い値電圧が異なれば、入力端子105にＨ信号（高電位側電源ＶＤＤ）が入力され、入力端
子106にＬ信号（低電位側電源ＧＮＤ）が入力されるとき、トランジスタ102がオンしてし
まう可能性があるからである。したがって、トランジスタ110と102とは、近接して配置し
たりすることで、特性をそろえやすくすることが望ましい。例えば、半導体層をレーザー
を用いて結晶化させる場合、同じショットがトランジスタ110と102に当たるようにするこ
とが望ましい。ただし、動作に支障をきたさない程度であれば、トランジスタ110とトラ
ンジスタ102のしきい値電圧が多少異なっていても問題ない。
【００８３】
なお、本実施の形態では、実施の形態１で説明した回路を改良したものについて述べて
いる。したがって、実施の形態１で説明した内容は、本実施の形態においても適用するこ
とが可能である。
【００８４】
（実施の形態３）
本実施の形態では、実施の形態１で説明した回路を改良することにより、発明が解決しよ
うとする課題において説明した１つ目の問題と２つ目の問題に対処したインバータ回路に
ついて説明した。本実施の形態では、図34の回路を改良することにより、１つ目の問題に
対処したインバータ回路について説明する。
【００８５】
図8に、図34の回路を改良したインバータ回路を示す。トランジスタ3409と直列に、ダ
イオード接続したトランジスタ801が配置される。なお、図8では、トランジスタ3409のド
レイン端子と端子3407の間に、トランジスタ801が配置されているが、これに限定されな
い。例えば、トランジスタ3409のソース端子側に接続されていてもよい。
【００８６】
このように、トランジスタ801を配置することにより、端子3407の電位が下がりすぎる
ことがない。そのため、端子3407の電位はすばやく上昇する。その結果、トランジスタ34
01は、すばやくオフ状態となり、端子3407もフローティング状態となる。その時点では、
端子3408の電位は、まだ上昇中であるため、トランジスタ3402もオン状態となっている。
よって、端子3408や3407の電位が十分に上昇しない、という問題に対処することが出来る
。
【００８７】
なお、トランジスタ801により、端子3407の電位の変化量が少なくてすみ、電位の変化
がすばやくなる。その結果、回路の動作も早くなる。
【００８８】
このような構成を用いることにより、発明が解決しようとする課題において説明した、
１つ目の問題と２つ目の問題を、同時に両方解決することが出来る。
【００８９】
なお、図8において、トランジスタは、Ｎチャネル型を用いていたが、これに限定され
ない。Ｐチャネル型トランジスタも用いて回路を構成してもよいし、ＣＭＯＳ型にして、
回路を構成してもよい。図8の回路におけるトランジスタを全てＰチャネル型にする場合
は、ＶＤＤとＧＮＤの電位を入れ替えればよい。
【００９０】
なお、図8におけるトランジスタ801は、トランジスタ3402などと同じ極性のトランジス
タであるが、これに限定されない。整流性のある素子であれば、何でもよい。例えば、ト
ランジスタ801の代わりに、ＰＮ接合やＰＩＮ接合のダイオード、ショットキー型ダイオ
ード、トランジスタ3402などと反対の極性のトランジスタをダイオード接続したもの、な
どを用いてもよい。つまり、端子3407の電位が、下がり過ぎないようになっていればよい
。
【００９１】
ただし、トランジスタ801とトランジスタ3402とは、同じ極性のトランジスタで、しきい
値電圧も概ね等しいことが望ましい。なぜなら、トランジスタ801とトランジスタ3402の
しきい値電圧が異なれば、入力端子3405にＨ信号（高電位側電源ＶＤＤ）が入力され、入
力端子3406にＬ信号（低電位側電源ＧＮＤ）が入力されるとき、トランジスタ3402がオン
してしまう可能性があるからである。したがって、トランジスタ801とトランジスタ3402
とは、近接して配置したりすることで、特性をそろえやすくすることが望ましい。例えば
、半導体層をレーザーを用いて結晶化させる場合、同じショットがトランジスタ801と340
2に当たるようにすることが望ましい。  ただし、動作に支障をきたさない程度であれば
、トランジスタ801とトランジスタ3402のしきい値電圧が多少異なっていても問題ない。
【００９２】
（実施の形態４）
実施の形態１〜３においては、インバータ回路に適用した場合について述べてきた。次
に、本実施の形態では、それ以外の回路に適用した場合の例を示す。
【００９３】
まず、図10に、クロックドインバータ回路に適用した場合の構成を示す。図10の回路は
、図2に示したインバータ回路を拡張することにより、構成している。しかし、実施の形
態１〜３において示した別の回路を拡張することによりクロックドインバータ回路を構成
することも可能である。
【００９４】
図10において、トランジスタ1002B、1003Bは、クロックドインバータ回路の出力端子に
、信号が出力されるか、されないかを制御している。通常は、クロック信号やサンプリン
グパルス信号などに同期して、オンオフが制御される。したがって、トランジスタ1002B
、1003Bは、入力端子1005Bに入力される信号に同期して、同時にオンオフする。一方、ト
ランジスタ1002、1003は、入力端子1005に入力される入力信号を反転させて、出力端子10
10に出力するように動作する部分である。
【００９５】
図10に示すように、クロックドインバータをＣＭＯＳ型で構成する場合に、Ｐチャネル
型トランジスタを用いる部分において、トランジスタ1001、1009、1001B、1009B、容量素
子1004、1004Bなどを用いて、出力信号の振幅が小さくなってしまうことを防いでいる。
なお、図10では、トランジスタ1003Bのゲート端子は、入力端子1005Bに接続されているが
、これに限定されない。トランジスタ1003Bのゲート端子が、端子1007Bに接続されていて
もよい。
【００９６】
なお、図1のように、トランジスタ1009、1009Bなどと直列に、ダイオード接続されたトラ
ンジスタを配置してもよい。また、トランジスタ1001、1001Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、クロックド
インバータを構成してもよい。
【００９７】
なお、図10の回路の動作については、実施の形態１〜３で説明したものと同様であるた
め、省略する。
【００９８】
ここで、本実施の形態で示したクロックドインバータを表す図記号1101を、図11に示す
。端子1105は端子1005Bに相当し、端子1106は端子1006Bに相当する。端子1105と端子1106
には、互いに反転した信号が入力される。端子1105にＨ信号が入力されたとき、出力端子
1102に信号が出力されるものとする。そして、入力端子1103は端子1006に相当し、入力端
子1104は端子1005に相当する。クロックドインバータ回路として考えた場合、入力端子11
03に入力した信号が、反転して、出力端子1102に出力される。したがって、端子1103がク
ロックドインバータ回路としての入力端子であるといえる。なお、端子1103と端子1104に
は、互いに反転した信号が入力される。
【００９９】
次に、図12に、ＮＡＮＤ回路に適用した場合の構成を示す。図12の回路は、図2に示し
たインバータ回路を拡張することにより、構成している。しかし、実施の形態１〜３にお
いて示した別の回路を拡張することによりＮＡＮＤ回路を構成することも可能である。
【０１００】
図12では、ＮＡＮＤ回路をＣＭＯＳ型で構成する場合に、Ｐチャネル型トランジスタを
用いる部分、つまり、トランジスタ1202、1202Bにおいて、トランジスタ1201、1209、120
1B、1209B、容量素子1204、1204Bなどを用いて、出力信号の振幅が小さくなってしまうこ
とを防いでいる。そして、ＣＭＯＳ型で構成する場合に、Ｎチャネル型トランジスタを用
いる部分、つまり、トランジスタ1203、1203Bは、ＣＭＯＳ型で構成する場合と同様にす
る。
【０１０１】
なお、図1のように、トランジスタ1209、1209Bなどと直列に、ダイオード接続されたトラ
ンジスタを配置してもよい。また、トランジスタ1201、1201Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、ＮＡＮＤ回
路を構成してもよい。
【０１０２】
なお、図12の回路の動作については、実施の形態１〜３で説明したものと同様であるた
め、省略する。
【０１０３】
ここで、本実施の形態で示したＮＡＮＤ回路を表す図記号1301を、図13に示す。入力端
子1303は端子1206に相当し、入力端子1305は端子1206Bに相当する。また、入力端子1304
は端子1205に相当し、入力端子1306は端子1205Bに相当する。端子1303と端子1304には、
互いに反転した信号が入力され、端子1305と端子1306には、互いに反転した信号が入力さ
れる。出力端子1302は、端子1201に相当する。ＮＡＮＤ回路として論理動作を考えた場合
、端子1303と端子1305がＮＡＮＤ回路としての入力端子であるといえる。
【０１０４】
次に、図14に、ＮＯＲ回路に適用した場合の構成を示す。図14の回路は、図2に示した
インバータ回路を拡張することにより、構成している。しかし、実施の形態１〜３におい
て示した別の回路を拡張することによりＮＯＲ回路を構成することも可能である。
【０１０５】
図14でも同様に、ＮＯＲ回路をＣＭＯＳ型で構成する場合に、Ｐチャネル型トランジス
タを用いる部分、つまり、トランジスタ1402、1402Bにおいて、トランジスタ1401、1409
、1401B、1409B、容量素子1404、1404Bなどを用いて、出力信号の振幅が小さくなってし
まうことを防いでいる。そして、ＣＭＯＳ型で構成する場合に、Ｎチャネル型トランジス
タを用いる部分、つまり、トランジスタ1403、1403Bは、ＣＭＯＳ型で構成する場合と同
様にする。
【０１０６】
なお、図1のように、トランジスタ1409、1409Bなどと直列に、ダイオード接続されたトラ
ンジスタを配置してもよい。また、トランジスタ1401、1401Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、ＮＯＲ回路
を構成してもよい。
【０１０７】
なお、図14の回路の動作については、実施の形態１〜３で説明したものと同様であるた
め、省略する。
【０１０８】
次に、図15に、トランスファーゲート回路（アナログスイッチ回路）に適用した場合の
構成を示す。図15の回路は、図2に示したインバータ回路を拡張することにより、構成し
ている。しかし、実施の形態１〜３において示した別の回路を拡張することによりトラン
スファーゲート回路を構成することも可能である。
【０１０９】
図15の場合、入出力端子である端子1510、1511の電位は、どちらの方が高くなるかは、
状況によって変わる。したがって、どちら側の端子がソース端子になるかは、不明である
。そこで、図15では、トランジスタ1502とトランジスタ1502Bを並列に配置し、容量素子1
504と1504Bの接続をかえて配置した。これにより、端子1510、1511のどちらの電位が低く
ても、トランジスタ1502とトランジスタ1502Bのゲート端子の電位は、十分に上昇させる
ことが出来る。
【０１１０】
したがって、トランスファーゲート回路の場合は、ＣＭＯＳ型で構成する場合に、Ｐチャ
ネル型トランジスタを用いる部分のみを対象とするのではなく、両方のトランジスタに対
して、トランジスタ1501、1509、1501B、1509B、容量素子1504、1504Bなどを用いて、出
力信号の振幅が小さくなってしまうことを防いでいる。このように、出力信号の振幅が小
さくなってしまう部分のトランジスタに対して、ダイオード接続されたトランジスタや容
量素子などを配置することにより、正常に動作させることが可能となる。
【０１１１】
なお、図1のように、トランジスタ1509、1509Bなどと直列に、ダイオード接続されたトラ
ンジスタを配置してもよい。また、トランジスタ1501、1501Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、トランスフ
ァーゲート回路を構成してもよい。
【０１１２】
なお、図15の回路の動作については、実施の形態１〜３で説明したものと同様であるた
め、省略する。
【０１１３】
なお、図10、12、14、15において、トランジスタは、Ｎチャネル型を用いていたが、こ
れに限定されない。図10、12、14、15の回路におけるトランジスタを全てＰチャネル型に
する場合は、ＶＤＤとＧＮＤの電位を入れ替えればよい。
【０１１４】
なお、本実施の形態では、ＮＡＮＤ回路など、さまざまな回路に適用した場合について
説明したが、適用できる回路は、本実施の形態で記載した回路に限定されない。さまざま
な回路に適用することができる。
【０１１５】
なお、本実施の形態では、実施の形態１〜３で説明した回路を拡張したものについて述
べている。したがって、実施の形態１〜３で説明した内容は、本実施の形態においても適
用することが可能である。
【０１１６】
（実施の形態５）
実施の形態１において、図2のインバータ回路では、出力端子は、端子108だけでなく、
端子107を用いてもよいことは、説明した。そこで、本実施の形態では、出力端子107の出
力を利用して、さまざまな回路を構成する例について説明する。つまり、端子108から信
号を出力するインバータ回路を、レベル補正回路として動作させ、さまざまな回路を動作
させる場合の例を示す。
【０１１７】
まず、インバータ回路に適用した場合について、図16に構成を示す。図16では、図1の
インバータ回路をレベル補正回路として用いており、端子107を出力端子として、別の回
路（ここではインバータ回路）の入力端子と接続している。そして、レベル補正回路1601
から出力される信号を用いて、回路（ここではインバータ回路）を正常に動作させる。
【０１１８】
レベル補正回路1601の入力端子1603と入力端子1604は、各々、端子105と端子1206とに接
続されている。レベル補正回路1601の出力端子1605は、端子107と接続され、出力端子160
6は、端子106と接続されている。
【０１１９】
入力端子1603と入力端子1604とには、互いに反転した信号が入力される。すると、出力端
子1606には、入力端子1604の信号がそのまま出力され、一方、出力端子1605には、入力端
子1603の信号の電位が調節されて、出力される。具体的には、Ｈ信号の場合は、より高く
なった電位が出力される。
【０１２０】
したがって、出力端子1605には、ＣＭＯＳ型で構成する場合に、Ｐチャネル型トランジス
タを用いる部分のトランジスタを接続すればよい。すると、出力信号の振幅が小さくなっ
てしまうことを防ぐことが出来る。
【０１２１】
図16では、レベル補正回路1601の出力端子1605は、トランジスタ1608のゲート端子に接続
されており、出力端子1606は、トランジスタ1609のゲート端子に接続されている。その結
果、出力端子1607には、振幅値が小さくならずに、信号が出力される。
【０１２２】
このように、ＣＭＯＳ型で構成する場合に、Ｐチャネル型トランジスタを用いる部分のト
ランジスタのゲート端子には、出力端子1605から信号を入力する。その結果、回路は、正
常に動作するようになる。
【０１２３】
なお、レベル補正回路は、図16の構成の構成に限定されない。実施の形態１〜３におい
て説明した回路を、任意に用いることが出来る。
【０１２４】
ここで、図16の回路を図3で示したインバータ回路を表す図記号301で表すとすると、端子
1604は端子303に相当し、端子1603は端子304に相当し、端子1607は端子302に相当するこ
とになる。
【０１２５】
同様に、クロックドインバータ回路に適用した場合について、図17に構成を示す。レベル
補正回路1601Cを用いて、トランジスタ1702、1705を同時にオンオフさせ、レベル補正回
路1601Aを用いて、トランジスタ1703、1704を制御する。
【０１２６】
トランジスタ1702、1703のゲート端子には、高い電位を与えることが出来るため、出力信
号の振幅が小さくなることを防ぐことが出来る。
【０１２７】
ここで、図17の回路を図11で示したクロックドインバータ回路を表す図記号1101で表すと
すると、端子1604Aは端子1103に相当し、端子1603Aは端子1104に相当し、端子1604Cは端
子1106に相当し、端子1603Cは端子1105に相当し、端子1706は端子1102に相当することに
なる。
【０１２８】
同様に、ＮＡＮＤ回路に適用した場合について、図18に構成を示す。レベル補正回路1601
Bを用いて、トランジスタ1802、1805をを制御し、レベル補正回路1601Aを用いて、トラン
ジスタ1803、1804を制御する。
【０１２９】
トランジスタ1802、1803のゲート端子には、高い電位を与えることが出来るため、出力信
号の振幅が小さくなることを防ぐことが出来る。
【０１３０】
ここで、図18の回路を図13で示したＮＡＮＤ回路を表す図記号1301で表すとすると、端子
1604Aは端子1303に相当し、端子1603Aは端子1304に相当し、端子1604Bは端子1105に相当
し、端子1603Bは端子1306に相当し、端子1806は端子1302に相当することになる。
【０１３１】
同様に、ＮＯＲ回路に適用した場合について、図19に構成を示す。レベル補正回路1601B
を用いて、トランジスタ1902、1905を制御し、レベル補正回路1601Aを用いて、トランジ
スタ1903、1904を制御する。
【０１３２】
トランジスタ1902、1903のゲート端子には、高い電位を与えることが出来るため、出力端
子1906の出力信号の振幅が小さくなることを防ぐことが出来る。
【０１３３】
同様に、トランスファーゲート回路に適用した場合について、図20に構成を示す。レベル
補正回路1601Aを用いて、トランジスタ2003を制御する。
【０１３４】
トランジスタ2002のゲート端子には、高い電位を与えることが出来るため、入出力端子20
03、2004の信号の振幅が小さくなることを防ぐことが出来る。
【０１３５】
これまでは、図16〜20のように、出力端子が１つの場合について述べてきた。しかし、そ
の回路の先に、さらに別の回路を接続する場合、反転信号が必要になる場合が多い。そこ
で次に、出力端子が２つ有り、反転信号も出力する場合について述べる。
【０１３６】
図21に、インバータに適用した場合の構成を示す。トランジスタ2103、2104で１つのイン
バータ回路を構成し、トランジスタ2103B、2104Bで１つのインバータ回路を構成している
。各々のインバータ回路に、反転した信号を入力すれば、互いに反転した２つの信号を出
力することが出来る。
【０１３７】
ただし、トランジスタ2103とトランジスタ2103Bのゲート端子には、ＶＤＤよりも高い電
位を入力できるようにしなければならない。かつ、トランジスタ2103とトランジスタ2103
Bのゲート端子には、互いに反転した信号を入力しなければならない。したがって、２つ
のレベル補正回路1601A、1601Bが必要となる。
【０１３８】
ここで、図21の回路を図記号2201で表した場合を図22に示す。入力端子2203の信号が、反
転して、出力端子2202に出力される。入力端子2204には、入力端子2203とは反転した信号
が入力され、出力端子2207には、出力端子2202とは反転した信号が出力される。すると、
端子1604Aは端子2203に相当し、端子1603Aは端子2204に相当し、端子2106は端子2202に相
当し、端子2106Bは端子2207に相当することになる。
【０１３９】
同様に、図23に、クロックドインバータに適用した場合の構成を示す。トランジスタ2302
、2303、2304、2305で１つのクロックドインバータ回路を構成し、トランジスタ2302B、2
303B、2304B、2305Bで１つのクロックドインバータ回路を構成している。各々のクロック
ドインバータ回路に、反転した信号を入力すれば、互いに反転した２つの信号を出力する
ことが出来る。
【０１４０】
ただし、トランジスタ2303とトランジスタ2303Bのゲート端子には、ＶＤＤよりも高い電
位を入力できるようにしなければならない。かつ、トランジスタ2303とトランジスタ2303
Bのゲート端子には、互いに反転した信号を入力しなければならない。したがって、２つ
のレベル補正回路1601A、1601Bが必要となる。
【０１４１】
また、トランジスタ2302とトランジスタ2302Bのゲート端子には、ＶＤＤよりも高い電位
を入力できるようにしなければならない。ただし、トランジスタ2302とトランジスタ2302
Bのゲート端子には、同じ信号を入力すればよい。したがって、１つのレベル補正回路160
1Cが必要となる。
【０１４２】
ここで、図23の回路を図記号2401で表した場合を図24に示す。端子2405にＨ信号が入力さ
れたときに、入力端子2403の信号が、反転して、出力端子2402に出力される。入力端子24
04には、入力端子2403とは反転した信号が入力され、入力端子2406には、入力端子2405と
は反転した信号が入力され、出力端子2407には、出力端子2402とは反転した信号が出力さ
れる。すると、端子1603Cは端子2405に相当し、端子1604Cは端子2406に相当し、端子1604
Aは端子2403に相当し、端子1603Aは端子2404に相当し、端子2306は端子2402に相当し、端
子2306Bは端子2407に相当することになる。
【０１４３】
同様に、図25に、ＮＡＮＤ回路に適用した場合の構成を示す。トランジスタ2502、2503、
2504、2505で１つのＮＡＮＤ回路を構成し、トランジスタ2502B、2503B、2504B、2505Bで
１つのＮＡＮＤ回路を構成している。各々のＮＡＮＤ回路に、反転した信号を入力すれば
、互いに反転した２つの信号を出力することが出来る。
【０１４４】
ただし、トランジスタ2502、2503、2502B、2503Bのゲート端子には、ＶＤＤよりも高い電
位を入力できるようにしなければならない。かつ、トランジスタ2502とトランジスタ2502
Bのゲート端子、または、トランジスタ2503とトランジスタ2503Bのゲート端子には、互い
に反転した信号を入力しなければならない。したがって、４つのレベル補正回路1601A、1
601B、1601D、1601Eが必要となる。
【０１４５】
ここで、図25の回路を図記号2601で表した場合を図26に示す。入力端子2603、2605の信号
が、出力端子2602に出力される。入力端子2604には、入力端子2603とは反転した信号が入
力され、入力端子2606には、入力端子2605とは反転した信号が入力され、出力端子2607に
は、出力端子2602とは反転した信号が出力される。すると、端子1604Bは端子2603に相当
し、端子1604Aは端子2605に相当し、端子1603Bは端子2604に相当し、端子1603Aは端子260
6に相当し、端子2506は端子2602に相当し、端子2506Bは端子2607に相当することになる。
【０１４６】
同様に、ＮＯＲ回路についても、適用することが出来る。
【０１４７】
なお、本実施の形態では、レベル補正回路を用いて、電位レベルを調節しているが、これ
に限定されない。例えば、直接、振幅の大きな信号を入力して、動作させるようにしても
よい。例えば、図17や図23における端子1605Cの信号は、レベル補正回路1601Cを用いずに
、直接、振幅の大きな信号、具体的には、Ｈ信号の電位がＶＤＤよりも大きな信号を入力
してもよい。同様に、図17や図23における端子1605A、1606A、1605B、1606B、の信号は、
レベル補正回路1601A、1601Bを用いずに、直接、振幅の大きな信号を入力してもよい。
【０１４８】
なお、本実施の形態では、まず、レベル補正回路を用いて、電位レベルを調節してから、
動作させたい回路に信号を入力していたが、これに限定されない。反対に、まず、動作さ
せたい回路において動作をさせて、その後、その電位のレベルを調節するようにしてもよ
い。図27には、インバータ回路に対して適用した場合の構成を示す。トランジスタ2708、
2709、2710、2711を用いて、２組のインバータ回路を構成する。２組設けるのは、後段で
のレベル補正回路2701において、反転信号も必要とするからである。そして、入力端子27
03とその反転信号が入る入力端子2704から、信号を入力し、レベル補正回路2701でレベル
を調節し、出力端子2707から、信号を出力する。なお、インバータだけでなく、他の回路
においても、適用することが出来る。
【０１４９】
このように、本実施の形態では、クロックドインバータ回路、ＮＡＮＤ回路など、さま
ざまな回路に適用した場合について説明したが、適用できる回路は、本実施の形態で記載
した回路に限定されない。さまざまな回路に適用することができる。
【０１５０】
なお、本実施の形態では、実施の形態１〜４で説明した回路を利用したものについて述
べている。したがって、実施の形態１〜４で説明した内容は、本実施の形態においても適
用することが可能であり、これらの回路構成を有する半導体装置とすることにより、正確
な動作を行う半導体装置を低コストで製造することができる。
【実施例１】
【０１５１】
本実施例では、表示装置、および、信号線駆動回路などの構成とその動作について、説
明する。信号線駆動回路の一部や、ゲート線駆動回路の一部に、実施の形態１〜５で示し
た回路構成を適用することができる。
【０１５２】
表示装置は、図28に示すように、画素2801、ゲート線駆動回路2802、信号線駆動回路28
10を有している。ゲート線駆動回路2802は、画素2801に選択信号を順次出力する。信号線
駆動回路2810は、画素2801にビデオ信号を順次出力する。画素2801では、ビデオ信号に従
って、光の状態を制御することにより、画像を表示する。信号線駆動回路2810から画素28
01へ入力するビデオ信号は、電圧であることが多い。つまり、画素に配置された表示素子
や表示素子を制御する素子は、信号線駆動回路2810から入力されるビデオ信号（電圧）に
よって、状態を変化させるものであることが多い。まれに、画素2801へ入力するビデオ信
号が、電流である場合もある。画素に配置する表示素子の例としては、液晶（ＬＣＤ）や
有機ＥＬやＦＥＤ（フィールドエミッションディスプレイ）での素子、ＤＭＤ（デジタル
・ミラー・デバイス）などがあげられる。
【０１５３】
なお、ゲート線駆動回路2802や信号線駆動回路2810は、複数配置されていてもよい。
【０１５４】
信号線駆動回路2810は、構成を複数の部分に分けられる。大まかには、一例として、シ
フトレジスタ2803、第１ラッチ回路（LAT1）2804、第２ラッチ回路（LAT2）2805、デジタ
ル・アナログ変換回路2806などに分けられる。
【０１５５】
そこで、信号線駆動回路2810の動作を簡単に説明する。シフトレジスタ2803は、フリッ
プフロップ回路（FF）やラッチ回路等を複数列用いて構成され、クロック信号（S-CLK）2
812、スタートパルス(SP) 2813、クロック反転信号(S-CLKb) 2811が入力される、これら
の信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１５６】
シフトレジスタ2803より出力されたサンプリングパルスは、第１ラッチ回路2804に入力
される。第１ラッチ回路2804には、ビデオ信号線2808より、ビデオ信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持してい
く。なお、デジタル・アナログ変換回路2806を配置している場合は、ビデオ信号はデジタ
ル値である。
【０１５７】
第１ラッチ回路2804において、最終列までビデオ信号の保持が完了すると、水平帰線期
間中に、ラッチ制御線2809よりラッチパルス（Latch Pulse）が入力され、第１ラッチ回
路2804に保持されていたビデオ信号は、一斉に第２ラッチ回路2805に転送される。その後
、第２ラッチ回路2805に保持されたビデオ信号は、１行分が同時に、デジタル・アナログ
変換回路2806へと入力される。そして、デジタル・アナログ変換回路2806から出力される
信号は、画素2801へ信号が入力される。
【０１５８】
第２ラッチ回路2805に保持されたビデオ信号が、さまざまな回路を経由して、画素2801
に入力されている間、シフトレジスタ2803においては再びサンプリングパルスが出力され
る。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後
、この動作を繰り返す。
【０１５９】
なお、第１ラッチ回路2804や第２ラッチ回路2805が、アナログ値を保存できる回路であ
る場合は、デジタル・アナログ変換回路2806は省略できる場合が多い。また、画素2801に
出力するデータが２値、つまり、デジタル値である場合は、デジタル・アナログ変換回路
2806は省略できる場合が多い。また、信号線駆動回路2810には、レベルシフト回路やガン
マ補正回路や電圧電流変換回路、増幅回路などが内蔵されている場合もある。
【０１６０】
また、第１ラッチ回路2804や第２ラッチ回路2805などが無く、ビデオ信号線2808と画素
2801とが、トランスファーゲート回路（アナログスイッチ回路）を介して、接続されてい
る場合もある。その場合は、シフトレジスタ2803より出力されたサンプリングパルスが、
トランスファーゲート回路を制御する。
【０１６１】
このように、信号線駆動回路2810の構成は、図28に限定されず、様々なものがある。
【０１６２】
一方、ゲート線駆動回路2802は、画素2801に選択信号を順次出力するだけである場合が
多いので、信号線駆動回路2810のシフトレジスタ2803と同様な構成をもつシフトレジスタ
やレベルシフト回路、増幅回路などにより、構成されることが多い．ただし、ゲート線駆
動回路2802の構成は、これに限定されず、様々なものがある。
【０１６３】
実施の形態１〜５の回路構成は、信号線駆動回路2810やゲート線駆動回路2802などにお
けるシフトレジスタや、信号線駆動回路2810の第１ラッチ回路（LAT1）2804や第２ラッチ
回路2805など、回路を構成する様々な部分に適用できる。
【０１６４】
そこで、シフトレジスタや第１ラッチ回路（LAT1）2804や第２ラッチ回路2805などで用
いられるＤＦＦ回路（ディレイ・フリップ・フロップ回路）について、図29、30に示す。
【０１６５】
図29のＤＦＦ回路2901では、入力端子2904に信号が入力され、端子2906、2907に入力され
る同期信号によって、動作が制御される。そして、出力端子2902に信号が出力される。端
子2904と端子2905には、互いに反転した信号が入力され、端子2906と端子2907にも、互い
に反転した信号が入力される。そして、出力として、端子2902と端子2903には、互いに反
転した信号が出力される。図30のＤＦＦ回路3001でも同様に、端子300〜3007において、
信号のやり取りが行われる。
【０１６６】
図29においては、反転した信号も出力する回路を用いている。一方、図30においては、
反転した信号を出力しない回路を用いている。そのため、反転した信号を作りだすため、
各部分の回路を並列に配置している。
【０１６７】
次に、ＤＦＦ回路などを用いて構成したシフトレジスタの一部を図31に示す。ＤＦＦ回
路2901A〜2901Dにより、構成されている。ＤＦＦ回路としては、図29に示した回路でも、
図30に示した回路でもよい。クロック信号（S-CLK）2812、クロック反転信号(S-CLKb)が
、端子2906、2907（または端子3006、3007）に相当する部分に入力され、その信号に同期
して、シフトレジスタが動作する。
【０１６８】
ＤＦＦ回路などを用いて第１ラッチ回路（LAT1）2804を構成する場合は、端子2906、2907
（または端子3006、3007）に相当する部分に、シフトレジスタから
出力されるサンプリングパルスが入力される。また、ＤＦＦ回路などを用いて第２ラッチ
回路（LAT2）2805を構成する場合は、端子2906、2907（または端子3006、3007）に相当す
る部分には、ラッチ制御線2809よりラッチパルス（Latch Pulse）が入力される。
【０１６９】
なお、シフトレジスタにおけるＤＦＦ回路において、クロックドインバータ回路として
、図17や図23などの回路を用いる場合、クロック信号（S-CLK）2812やクロック反転信号(
S-CLKb)の信号振幅を電源電圧の振幅よりも大きくする場合、図17や図23などの回路にお
けるレベル補正回路1601Cを省略することが可能となる。同様に、第１ラッチ回路（LAT1
）2804や第２ラッチ回路（LAT2）2805におけるＤＦＦ回路において、クロックドインバー
タ回路として、図17や図23などの回路を用いる場合、ビデオ信号線2808より入力されるビ
デオ信号や、ラッチ制御線2809より入力されるラッチパルス（Latch Pulse）の信号振幅
を電源電圧の振幅よりも大きくする場合、図17や図23などの回路におけるレベル補正回路
のいくつかを省略することが可能となる。
【０１７０】
なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトラン
ジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図２８で示
したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形
成されていてもよいし、単結晶基板に形成されていてもよいし、SOI基板上に形成されて
いてもよいし、どのような基板上に形成されていてもよい。あるいは、図２８における回
路の一部が、ある基板に形成されており、図２８における回路の別の一部が、別の基板に
形成されていてもよい。つまり、図２８における回路の全てが同じ基板上に形成されてい
なくてもよい。例えば、図２８において、画素２８０１とゲート線駆動回路２８０２とは
、ガラス基板上にTFTを用いて形成し、信号線駆動回路２８１０（もしくはその一部）は
、単結晶基板上に形成し、そのICチップをCOG(Chip On Glass)で接続してガラス基板上に
配置してもよい。あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用
いてガラス基板と接続してもよい。
【０１７１】
このように、表示装置に実施の形態１〜５において説明した回路構成を有する半導体装
置を用いることが可能となる。
【実施例２】
【０１７２】
表示部に本発明の半導体装置を用いた表示装置を備える電子機器として、ビデオカメラ
、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パー
ソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携
帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital 
Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを
備えた装置）などが挙げられる。それらの電子機器の具体例を図32に示す。
【０１７３】
図32（Ａ）は発光装置であり、筐体１３００１、支持台１３００２、表示部１３００３
、スピーカー部１３００４、ビデオ入力端子１３００５等を含む。ここで、本発明の半導
体装置を用いた表示装置は、表示部１３００３に用いることができる。また本発明により
、図32（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライト
が必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は
、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる
。
【０１７４】
図32（Ｂ）はデジタルスチルカメラであり、本体１３１０１、表示部１３１０２、受像
部１３１０３、操作キー１３１０４、外部接続ポート１３１０５、シャッター１３１０６
等を含む。ここで、本発明の半導体装置を用いた表示装置は、表示部１３１０２に用いる
ことができる。また本発明により、図32（Ｂ）に示すデジタルスチルカメラが完成される
。
【０１７５】
図32（Ｃ）はノート型パーソナルコンピュータであり、本体１３２０１、筐体１３２０
２、表示部１３２０３、キーボード１３２０４、外部接続ポート１３２０５、ポインティ
ングマウス１３２０６等を含む。ここで、本発明の半導体装置を用いた表示装置は、表示
部１３２０３に用いることができる。また本発明により、図32（Ｃ）に示す発光装置が完
成される。
【０１７６】
図32（Ｄ）はモバイルコンピュータであり、本体１３３０１、表示部１３３０２、スイ
ッチ１３３０３、操作キー１３３０４、赤外線ポート１３３０５等を含む。ここで、本発
明の半導体装置を用いた表示装置は、表示部１３３０２に用いることができる。また本発
明により、図32（Ｄ）に示すモバイルコンピュータが完成される。
【０１７７】
図32（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）で
あり、本体１３４０１、筐体１３４０２、表示部Ａ１３４０３、表示部Ｂ１３４０４、記
録媒体（ＤＶＤ等）読み込み部１３４０５、操作キー１３４０６、スピーカー部１３４０
７等を含む。表示部Ａ１３４０３は主として画像情報を表示し、表示部Ｂ１３４０４は主
として文字情報を表示するが、本発明の半導体装置を用いた表示装置は、表示部Ａ、Ｂ１
３４０３、１３４０４に用いることができる。なお、記録媒体を備えた画像再生装置には
家庭用ゲーム機器なども含まれる。また本発明により、図32（Ｅ）に示すＤＶＤ再生装置
が完成される。
【０１７８】
図32（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１
３５０１、表示部１３５０２、アーム部１３５０３を含む。ここで、本発明の半導体装置
を用いた表示装置は、表示部１３５０２に用いることができる。また本発明により、図32
（Ｆ）に示すゴーグル型ディスプレイが完成される。
【０１７９】
図32（Ｇ）はビデオカメラであり、本体１３６０１、表示部１３６０２、筐体１３６０
３、外部接続ポート１３６０４、リモコン受信部１３６０５、受像部１３６０６、バッテ
リー１３６０７、音声入力部１３６０８、操作キー１３６０９等を含む。ここで、本発明
の半導体装置を用いた表示装置は、表示部１３６０２に用いることができる。また本発明
により、図32（Ｇ）に示すビデオカメラが完成される。
【０１８０】
図32（Ｈ）は携帯電話であり、本体１３７０１、筐体１３７０２、表示部１３７０３、
音声入力部１３７０４、音声出力部１３７０５、操作キー１３７０６、外部接続ポート１
３７０７、アンテナ１３７０８等を含む。ここで、本発明の半導体装置を用いた表示装置
は、表示部１３７０３に用いることができる。なお、表示部１３７０３は黒色の背景に白
色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により
、図32（Ｈ）に示す携帯電話が完成される。
【０１８１】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ
等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる
。
【０１８２】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０１８３】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
【０１８４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の表示部に用い
ることが可能である。また本実施例の電子機器は、実施の形態１〜５、に示したいずれの
回路構成を有する半導体装置を用いた表示装置を備えていてもよい。
【図１】
2010233245.tif 000003
【図２】
2010233245.tif 000004
【図３】
2010233245.tif 000005
【図４】
2010233245.tif 000006
【図５】
2010233245.tif 000007
【図６】
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【図７】
2010233245.tif 000009
【図８】
2010233245.tif 000010
【図９】
2010233245.tif 000011
【図１０】
2010233245.tif 000012
【図１１】
2010233245.tif 000013
【図１２】
2010233245.tif 000014
【図１３】
2010233245.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【手続補正書】
【提出日】平成22年6月25日(2010.6.25)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１乃至第７のトランジスタを有し、
前記第１乃至第７のトランジスタは、Ｎチャネル型であり、
前記第１乃至第７のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項３】
第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の端子と電気的に接続されることを特徴とする半導体装置。
【請求項４】
第１乃至第９のトランジスタを有し、
前記第１乃至第９のトランジスタは、Ｎチャネル型であり、
前記第１乃至第９のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
第５の端子は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第９のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
容量素子を有し、
前記容量素子の一方の端子は、前記第３のトランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は前記第３のトランジスタのソース又はドレインの他方と電気的に接続されることを特徴とする半導体装置。
【請求項６】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第７のトランジスタを有し、
前記第１乃至第７のトランジスタは、Ｎチャネル型であり、
前記第１乃至第７のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられていることを特徴とする表示装置。
【請求項７】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられていることを特徴とする表示装置。
【請求項８】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の端子と電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられていることを特徴とする表示装置。
【請求項９】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第９のトランジスタを有し、
前記第１乃至第９のトランジスタは、Ｎチャネル型であり、
前記第１乃至第９のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
第５の端子は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第９のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられていることを特徴とする表示装置。
【請求項１０】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第７のトランジスタを有し、
前記第１乃至第７のトランジスタは、Ｎチャネル型であり、
前記第１乃至第７のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＣＯＧにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１１】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＣＯＧにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１２】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の端子と電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＣＯＧにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１３】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第９のトランジスタを有し、
前記第１乃至第９のトランジスタは、Ｎチャネル型であり、
前記第１乃至第９のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
第５の端子は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第９のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＣＯＧにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１４】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第７のトランジスタを有し、
前記第１乃至第７のトランジスタは、Ｎチャネル型であり、
前記第１乃至第７のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＴＡＢにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１５】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＴＡＢにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１６】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、Ｎチャネル型であり、
前記第１乃至第８のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の端子と電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＴＡＢにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１７】
絶縁基板上に設けられた画素部と、
前記絶縁基板上に設けられたゲート線駆動回路と、
信号線駆動回路とを有し、
前記画素部と前記ゲート線駆動回路は電気的に接続され、
前記画素部と前記信号線駆動回路は電気的に接続され、
前記ゲート線駆動回路は、第１乃至第９のトランジスタを有し、
前記第１乃至第９のトランジスタは、Ｎチャネル型であり、
前記第１乃至第９のトランジスタは、非晶質半導体を有し、
第１の端子は、前記第１のトランジスタを介して前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
第２の端子は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
第３の端子は、前記第６のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
第４の端子は、前記第７のトランジスタを介して前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
第５の端子は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第９のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記信号線駆動回路の少なくとも一部は、単結晶基板又はＳＯＩ基板を有するＩＣチップに設けられ、
前記ＩＣチップは、ＴＡＢにより前記絶縁基板に実装されていることを特徴とする表示装置。
【請求項１８】
請求項６乃至請求項１７のいずれか一において、
前記ゲート線駆動回路は容量素子を有し、
前記容量素子の一方の端子は、前記第３のトランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は前記第３のトランジスタのソース又はドレインの他方と電気的に接続されていることを特徴とする表示装置。