(57)【要約】【課題】半導体アイランドとソース・ドレイン電極を１回の露光工程で形成し、かつ画質の劣化につながる光リーク電流を抑制する。【解決手段】半導体アイランドＩＬは、ゲート線ＧＬ上方の領域からはみ出さないように形成される。半導体アイランドＩＬとソース電極ＳＥ及びドレイン電極ＤＥは１回の露光工程で形成されたものである。ドレイン線ＤＬはドレイン接続線ＤＪを介してゲート線ＧＬ上方の領域に形成されたコンタクトホールＤＣを通してドレイン電極ＤＥと電気的に接続しており、画素電極ＰＥは画素電極接続線ＰＪを介してゲート線ＧＬ上方の領域に形成されたコンタクトホールＳＣを通してソース電極ＳＥに電気的に接続している。ドレイン線ＤＬ及びドレイン接続線ＤＪは透明導電膜９と低抵抗導電膜１０の積層構造からなり、画素電極接続線ＰＪは透明導電膜９からなる。【選択図】図１
2010272568.tif 000002
【特許請求の範囲】
【請求項１】
ゲート線、絶縁膜、半導体膜、オーミック接続膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものであり、
前記保護膜上に形成された前記ドレイン線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記ドレイン線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする表示装置。
【請求項２】
前記ドレイン線は、前記絶縁膜上に形成されたドレイン接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記ドレイン線及び前記ドレイン接続線と、前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線及び前記ドレイン接続線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする請求項１に記載の表示装置。
【請求項３】
ゲート線、絶縁膜、半導体膜、オーミック接合膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものであり、
前記ドレイン線は、前記保護膜の下の前記ゲート線と重ならない部分に形成されており、
前記保護膜の下に形成された前記ドレイン線が前記ゲート線を乗り越えるためのドレインジャンパー線は、前記保護膜上に形成されており、
前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記保護膜の下に形成された前記ドレイン線と前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線に重ならない領域に形成された前記保護膜の第３及び第４のコンタクトホールを通して電気的に接続されおり、
前記ドレインジャンパー線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする表示装置。
【請求項４】
前記保護膜上に形成された前記ドレインジャンパー線は、前記保護膜上に形成されたドレイン接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記ドレインジャンパー線及び前記ドレイン接続線と、前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線及び前記ドレイン接続線と前記画素電極接続線は第２の１回の露光工程で形成されたものであることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記ドレイン線は、前記ゲート線と重ならない部分に積層された半導体膜、オーミック接合膜、導電膜からなる積層体から、前記薄膜トランジスタを形成する工程と同一工程で形成されたものであることを特徴とする請求項３または４に記載の表示装置。
【請求項６】
前記第１の１回の露光工程はハーフトーンマスク又はリフロープロセスを用いる工程であり、前記第２の１回の露光工程はハーフトーンマスクを用いる工程であることを特徴とする請求項１ないし５のうちいずれか１項に記載の表示装置。
【請求項７】
前記ソース電極は、前記ソース電極と同一工程で前記半導体アイランド上に形成された接続線又は端子部を有し、
前記画素電極接続線は、前記保護膜の前記第２のコンタクトホールを通して前記接続線又は端子部を介して前記ソース電極に電気的に接続することを特徴とする請求項１ないし６のうちいずれか１項に記載の表示装置。
【請求項８】
前記ドレイン電極は、前記ドレイン電極と同一工程で前記半導体アイランド上に形成された接続線又は端子部を有し、
前記ドレイン線は、前記保護膜の前記第１のコンタクトホールを通して前記接続線又は端子部を介して前記ドレイン電極に電気的に接続することを特徴とする請求項１ないし７のうちいずれか１項に記載の表示装置。
【請求項９】
ゲート線、絶縁膜、半導体膜、オーミック接続膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置の製造方法であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極を第１の１回の露光工程で形成し、
前記保護膜上に形成された前記ドレイン線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記ドレイン線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線と前記画素電極接続線を第２の１回の露光工程で形成することを特徴とする表示装置の製造方法。
【請求項１０】
ゲート線、絶縁膜、半導体膜、オーミック接合膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置の製造方法であって、
前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極を第１の１回の露光工程で形成し、
前記ドレイン線は、前記保護膜の下の前記ゲート線と重ならない部分に形成されており、
前記保護膜の下に形成された前記ドレイン線が前記ゲート線を乗り越えるためのドレインジャンパー線は、前記保護膜上に形成されており、
前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、
前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続しており、
前記保護膜の下に形成された前記ドレイン線と前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線に重ならない領域に形成された前記保護膜の第３及び第４のコンタクトホールを通して電気的に接続されおり、
前記ドレインジャンパー線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線と前記画素電極接続線を第２の１回の露光工程で形成することを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備えた表示装置及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ；ＬＣＤ）等のアクティブマトリックス型表示装置を駆動するための薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は、ガラス基板上に種々の導電膜や絶縁膜、半導体膜を形成する成膜工程、これらの膜を所望の形状に加工するためのレジストパターンを形成する露光工程、形成されたレジストパターンに基づいて不要な膜を除去するエッチング工程、エッチング後に残ったレジストを除去する剥離工程の一連工程の繰り返しにより作製される。それぞれの工程では材料費や設備のランニングコストが必要であることから、上記一連の工程の繰り返し回数は液晶表示装置の価格に影響を与える。
【０００３】
一方、近年のＰＣモニタやテレビ等、ディスプレイの市場価格低下に伴い、表示装置（以下、単にパネルと呼ぶ）の製造原価低減が求められている。
【０００４】
そこで、特許文献１や特許文献２に示されるような露光工程削減手法が開示されている。これらの方法を用いることにより、従来は２回の露光工程が必要であったものを１回の露光工程で形成することができる。この工程短縮により、同じ製造ラインで生産できるパネル枚数を増やすことができるため、パネル価格を低減することができる。
【０００５】
また、液晶テレビ等に用いられるパネルの非晶質Ｓｉ（ａ−Ｓｉ）ＴＦＴではボトムゲート型が用いられている。ボトムゲート型ＴＦＴはゲート電極の上層にゲート絶縁膜、ａ−Ｓｉアイランドがあり、さらにａ−Ｓｉアイランド上にソース・ドレイン電極が形成されている。このとき、ゲート電極よりもａ−Ｓｉアイランドが大きく形成されていると、基板の裏面からバックライトが照射されたときに、ａ−Ｓｉアイランド内のゲート電極端部直上にあたる部分で光リーク電流が発生することが非特許文献１に開示されている。光リーク電流は、フリッカや残像を発生させ、画質低下の原因である。
【０００６】
また、特許文献３には、第１の導電膜、走査信号線、第１の絶縁層、第１の半導体膜（走査信号線上方の領域からはみ出さないように形成された半導体アイランド）、第２の半導体層、ソース電極及びドレイン電極からなる積層構造を持つ薄膜トランジスタと、薄膜トランジスタを有する基板を覆う保護膜と、走査信号線上方の領域に形成された保護膜のコンタクトホールを通してドレイン電極と電気的に接続する保護膜上に形成された接続配線（例えば画素電極と同じ材料のＩＴＯ膜）と、走査信号線上方の領域に形成された保護膜のコンタクトホールを通してソース電極に電気的に接続する保護膜上に形成された画素電極（例えばＩＴＯ膜）を有する表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２９２３３１号公報
【特許文献２】特開２００７−２５６６６６号公報
【特許文献３】特開２００８−１７５９３０号公報
【非特許文献】
【０００８】
【非特許文献１】若木政利、他、「ＴＦＴの光リーク電流分布のａ−Ｓｉ特性依存性」、ディスプレイ  アンド  イメージング、１９９８、Ｖｏｌ．７、ｐｐ．１２９−１３５
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１や特許文献２に開示されているボトムゲート型ＴＦＴの半導体層とソース・ドレイン電極層を１回の露光工程で形成する方法は以下の通りである。
【００１０】
最初の成膜−露光−エッチング−剥離の工程を経てゲート電極を形成する（第１工程）。つぎにゲート絶縁膜、半導体膜、オーミックコンタクト層、導電膜を形成した後、特許文献１または特許文献２に記載のある方法によって半導体アイランドパターンと導電体パターンの加工を行う（第２工程）。
【００１１】
特許文献１ではハーフトーンマスクを用いて、１回の露光工程で薄膜部と厚膜部の２種類の膜厚差をもつレジストパターンを形成する。このとき、厚膜部はＴＦＴのソース・ドレイン電極やそれらにつながる配線、周辺回路、その他素子の端子等の導電体パターン部分であり、薄膜部はＴＦＴのチャネルや静電気保護素子（ＴＦＴ、ダイオード、高抵抗素子）のチャネルとなる部分である。得られたレジストパターンを用いて導電膜と半導体膜をエッチングすることにより、導電膜とオーミックコンタクト層、半導体膜の積層構造パターンを形成する。さらにレジストパターンの薄膜部に相当する膜厚分だけレジストアッシングし、厚膜部だけのレジストパターンを残す。このレジストパターンを用いて導電膜とオーミックコンタクト層をエッチングすることによりＴＦＴのチャネルを形成する。最後に剥離工程で、残ったレジストを除去する。
【００１２】
一方、特許文献２に開示のある方法では、露光工程でＴＦＴのソース・ドレイン電極やそれらにつながる配線、その他の素子の導電体で構成される部分に相当する形状のレジストパターンを形成する。このレジストパターンを用いて導電膜とオーミックコンタクト層をエッチングする。次に有機溶媒雰囲気に曝すなどによりレジストパターンに流動性を持たせ（リフロープロセス）、ソース・ドレイン電極間のチャネル領域に相当する部分をレジストで覆う。このリフロープロセスで得たレジストパターン及びレジストに覆われていない導電膜をマスクとして半導体膜をエッチングする。
【００１３】
上記特許文献１又は特許文献２に記載の加工終了後、保護膜を形成する。続いて保護膜上に形成する画素電極とソース線との間の電気的接続を取るために、露光、エッチング、レジスト剥離を行うことでコンタクトホールを形成する（第３工程）。さらに透明導電膜を成膜し、露光、エッチング、レジスト剥離を行って画素電極を形成する（第４工程）。
【００１４】
第２工程では上記のいずれの方法を用いても、１回の露光工程で半導体パターンと導電体パターンを形成するため、導電膜の下層にある半導体層のみをエッチングすることはできない。また、たとえ導電体パターン下の半導体層だけをエッチングすることができたとしても、導電体パターンは土台を失ってしまうため、断線を起こし、配線の体をなさなくなる。したがって、ソース・ドレイン電極と同一の露光工程で形成する場合の特徴として、導電体パターン下には半導体層が存在する。
【００１５】
導電体パターンはソース・ドレイン電極以外にもソース・ドレイン線として用いられている。ソース・ドレイン線は構造上、ゲート線を乗越える部分を有する。非特許文献１に開示された研究結果により、ソース・ドレイン線下に半導体層があると、バックライトが照射された状態ではゲート線乗越え部で光リーク電流が生じることが明らかである。前述のようにソース・ドレイン線下の半導体層を取り除くことはできないため、この光リーク電流は特許文献１、特許文献２に開示された工程削減方法を採用する上での、本質的な課題である。
【００１６】
一方、ハーフトーンマスクやリフロープロセスを用いずに通常のバイナリマスクを使用した場合は、半導体アイランドパターンを形成する工程と、ソース・ドレイン電極、及びそれらに接続された配線、周辺回路、その他素子の導電体部分を形成する工程で各１回、合計２回の露光工程を経て作製されていた。導電膜のパターン形成に先立って半導体膜のパターン形成を行うため、半導体アイランド以外の導電体パターンの下には半導体層は存在しない。
【００１７】
また、第４工程で用いる透明導電膜は一般に２桁程度抵抗が高く、長い配線を形成するには不向きである。
【００１８】
本発明の目的は、半導体アイランドとソース・ドレイン電極を１回の露光工程で形成することができ、かつ画質の劣化につながる光リーク電流を抑制し、フリッカや残像を防止又は軽減する技術を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明は、ゲート線、絶縁膜、半導体膜、オーミック接続膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものである。そして、前記保護膜上に形成された前記ドレイン線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続している。前記ドレイン線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレイン線と前記画素電極接続線は第２の１回の露光工程で形成されたものである。
【００２０】
さらにまた、本発明は、ゲート線、絶縁膜、半導体膜、オーミック接合膜、導電膜からなる積層構造を持つ薄膜トランジスタと、前記薄膜トランジスタを有する基板を覆う保護膜と、ドレイン線と、透明導電膜からなる画素電極を備えた表示装置であって、前記薄膜トランジスタは、前記ゲート線と、前記ゲート線を覆いゲート絶縁膜として機能する前記絶縁膜と、前記絶縁膜上に前記ゲート線上方の領域からはみ出さないように形成された前記半導体膜からなる半導体アイランドと、前記半導体アイランド上に前記オーミック接続膜を介して形成された前記導電膜からなるソース電極及びドレイン電極と、を有し、前記半導体アイランドと前記ソース電極及び前記ドレイン電極は第１の１回の露光工程で形成されたものである。そして、前記ドレイン線は、前記保護膜の下の前記ゲート線と重ならない部分に形成されており、前記保護膜の下に形成された前記ドレイン線が前記ゲート線を乗り越えるためのドレインジャンパー線は、前記保護膜上に形成されている。前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線上方の領域に形成された前記保護膜の第１のコンタクトホールを通して前記ドレイン電極と電気的に接続しており、前記保護膜上に形成された前記画素電極は、前記保護膜上に形成された画素電極接続線を介して前記ゲート線上方の領域に形成された前記保護膜の第２のコンタクトホールを通して前記ソース電極に電気的に接続している。前記保護膜の下に形成された前記ドレイン線と前記保護膜上に形成された前記ドレインジャンパー線は、前記ゲート線に重ならない領域に形成された前記保護膜の第３及び第４のコンタクトホールを通して電気的に接続されている。前記ドレインジャンパー線と前記画素電極接続線のうちのどちらか一方が前記透明導電膜と前記透明導電膜よりも低抵抗の導電膜の積層構造からなり、他方が前記透明導電膜からなり、前記ドレインジャンパー線と前記画素電極接続線は第２の１回の露光工程で形成されたものである。
【発明の効果】
【００２１】
本発明により、半導体アイランドとソース・ドレイン電極を１回の露光工程で形成することができ、さらに画質の劣化につながる光リーク電流を抑制することができるため、フリッカや残像を防止又は軽減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施例を説明する図である。
【図２】本発明の第１の実施例を、ハーフトーンマスクを用いた方法でＡ−Ａ’断面が順次形成されていく様子を説明する図である。
【図３】本発明の第１の実施例を、ハーフトーンマスクを用いた方法でＢ−Ｂ’断面が順次形成されていく様子を説明する図である。
【図４】本発明の第１の実施例を、リフロープロセスを用いた方法でＡ−Ａ’断面が順次形成されていく様子を説明する図である。
【図５】従来方法で作製した薄膜トランジスタの説明図である。
【図６】本発明により光リーク電流が低減できることを示す実験結果である。
【図７】本発明の第２の実施例を説明する図である。
【図８】本発明の第２の実施例を、ハーフトーンマスクを用いた方法でＢ−Ｂ’断面が順次形成されていく様子を説明する図である。
【図９】本発明の第２の実施例を、ハーフトーンマスクを用いた方法でＣ−Ｃ’断面が順次形成されていく様子を説明する図である。
【図１０】本発明の第２の実施例を、リフロープロセスを用いた方法でＢ−Ｂ’断面が順次形成されていく様子を説明する図である。
【図１１】本発明の第２の実施例を、リフロープロセスを用いた方法でＣ−Ｃ’断面が順次形成されていく様子を説明する図である。
【発明を実施するための形態】
【００２３】
以下に、図面を用いて本発明の実施例を説明する。
【実施例１】
【００２４】
図１（ａ）は、本発明の第１の実施例であるＴＦＴの平面図である。（ｂ）、（ｃ）はそれぞれ線分Ａ−Ａ’、及びＢ−Ｂ’における断面図である。
【００２５】
図１において、ＧＬはゲート線、３はゲート絶縁膜、ＩＬは半導体アイランド、ＳＥはソース電極、ＤＥはドレイン電極、８は保護膜、ＤＬはドレイン線、ＤＪはドレイン接続線、ＤＣはドレイン接続線−ドレイン電極コンタクトホール、ＰＥは画素電極、ＰＪは画素電極接続線、ＳＣはソース電極−画素電極コンタクトホールである。
【００２６】
ドレイン線ＤＬ及びドレイン接続線ＤＪは、保護膜８上に画素電極ＰＥと同じ透明導電膜９と低抵抗導電膜１０の積層構造で形成されている。ここでドレイン接続線ＤＪは、コンタクトホールＤＣを介してドレイン線ＤＬとＴＦＴのドレイン電極ＤＥを電気的に接続している。
【００２７】
画素電極接続線ＰＪは、コンタクトホールＳＣを介してＴＦＴのソース電極ＳＥと画素電極ＰＥを電気的に接続している。画素電極接続線ＰＪは画素電極ＰＥと同じ透明導電膜９で形成されている。
【００２８】
さらに、コンタクトホールＤＣ及びＳＣは、ゲート線ＧＬ上方に位置するように形成される。また、半導体アイランドＩＬの一部がゲート線ＧＬの上方からはみ出さないように形成される。
【００２９】
図２、図３はハーフトーンマスクを用いて半導体アイランドＩＬと、ソース・ドレイン電極ＤＥ、ＳＥを１回の露光工程で形成する場合の、Ａ−Ａ’及びＢ−Ｂ’断面の形状の変化を示す。
【００３０】
まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図２（ａ）、図３（ａ））。
【００３１】
次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図２（ｂ）、図３（ｂ））。その後、ハーフトーンマスクを用いた第２露光工程により、半導体アイランドＩＬとソース・ドレイン電極ＤＥ、ＳＥに相当するレジストパターン７を形成する。この際、ＴＦＴのチャネルＣＨに相当するソース電極ＳＥとドレイン電極ＤＥに挟まれた部分は、ソース電極ＳＥとドレイン電極ＤＥに相当する部分よりもレジスト膜厚を小さくする（図２（ｃ）、図３（ｃ））。以後、チャネルＣＨに相当する部分のように小さい膜厚をハーフ膜厚、ソース電極ＳＥ、ドレイン電極ＤＥに相当する部分のように大きい膜厚をフル膜厚と称する。レジストパターン７を用いて、ソース・ドレイン導電体膜６とオーミック接続膜５、半導体膜４をエッチングする（図２（ｄ）、図３（ｄ））。次にＯ２プラズマなどによりレジストパターン７の膜厚をハーフ膜厚に相当する分だけ減らし、ソース電極ＳＥとドレイン電極ＤＥに相当するレジストパターン７’を得る（図２（ｅ）、図３（ｅ））。レジストパターン７’を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングし、その後、残ったレジスト膜を剥離する（図２（ｆ）、図３（ｆ））。これによりＴＦＴのソース電極ＳＥ、ドレイン電極ＤＥ、チャネルＣＨを形成する。
【００３２】
次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣや、ソース電極−画素電極コンタクトホールＳＣと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ等の必要なコンタクトホールを形成する。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように形成する（図２（ｇ）、図３（ｇ））。
【００３３】
次に、透明導電膜９及び低抵抗導電膜１０を順次成膜する（図２（ｈ）、図３（ｈ））。第４の露光工程により、ドレイン線ＤＬ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪに相当するレジストパターンを形成する。その際、ドレイン線ＤＬ、ドレイン接続線ＤＪはフル膜厚のレジストパターン１１、画素電極ＰＥ、画素電極接続線ＰＪはハーフ膜厚のレジストパターン１２となるように形成する（図２（ｉ）、図３（ｉ））。次にレジストパターン１１、１２を用いて低抵抗導電膜１０及び透明導電膜９をエッチングする（図２（ｊ）、図３（ｊ））。次にＯ２プラズマなどによりレジストパターン１１の膜厚をハーフ膜厚に相当する分だけ減らし、ドレイン線ＤＬ及びドレイン接続線ＤＪに相当するレジストパターン１１’を得る（図２（ｋ））。この操作により、画素電極ＰＥ及び画素電極接続線ＰＪに相当する部分のレジストは消失する（図３（ｋ））。さらにレジストパターン１１’を用いて低抵抗導電膜のエッチングを行い、レジスト剥離によりドレイン線ＤＬ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪ等を形成する（図２（ｌ）、図３（ｌ））。
【００３４】
また、半導体アイランドＩＬと、ソース・ドレイン電極ＤＥ、ＳＥを１回の露光工程で形成することはリフロープロセスを用いても製作可能である。図４にリフロープロセスを用いて１回の露光工程で形成する場合の、Ａ−Ａ’断面の形状の変化を示す。
【００３５】
まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図４（ａ））。
【００３６】
次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図４（ｂ））。その後、通常のバイナリマスクを用いた第２露光工程により、ソース・ドレイン電極ＤＥ、ＳＥに相当するレジストパターン１３を形成する（図４（ｃ））。次にレジストパターン１３を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングする（図４（ｄ））。ここでレジストパターン１３に流動性を持たせ、チャネルＣＨに相当する部分にレジストを流し込み、新たなレジストパターン１３’を形成する（図４（ｅ））。次に得られたレジストパターン１３’を用いて半導体膜４をエッチングし（図４（ｆ））、残ったレジストを剥離することで半導体アイランドＩＬを形成する（図４（ｇ））。
【００３７】
次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣや、ソース電極ＳＣと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ等の必要なコンタクトホールを形成する。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように形成する（図４（ｈ））。
【００３８】
最後に透明導電膜９と低抵抗導電膜１０を成膜した後、露光工程、エッチング、レジスト剥離によりドレイン線ＤＬ、ドレイン接続線ＤＪの他、図４では図示していない画素電極ＰＥ、画素電極接続線ＰＪ等を形成する（図４（ｉ））。図４（ｈ）と（ｉ）の間の詳細は図２（ｇ）から（ｌ）に示したので、ここでは省略する。
【００３９】
これに対し、半導体アイランドＩＬの一部がゲート線ＧＬの上方からはみ出して形成された従来法を用いて第２工程でソース電極ＳＥ、ドレイン電極ＤＥ、ドレイン線ＤＬ等を１回の露光工程により形成した場合は、図５に示すようにドレイン接続線ＤＪ、ソース接続線ＳＪの下に半導体膜があり、バックライトを照射すると光リーク電流を生じる（楕円で囲んだ部分）。一方、本実施例の方式で製造したＴＦＴでは、ゲート導電体膜２により遮光されるため、光リーク電流を防止することができる。
【００４０】
図６は、ゲート線ＧＬの端部において、半導体層であるａ−Ｓｉに覆われている部分の長さ（図５（ａ）の平面図の楕円で囲んだ部分の長さ）に対して、光リーク電流の大きさをプロットしたものである。ここでは、バックライト照射下で、ゲート線ＧＬに−２０Ｖ、ドレイン電極ＤＥとソース電極ＳＥ間に１０Ｖを印加したときにドレイン電極ＤＥとソース電極ＳＥ間に流れる電流値とバックライトを照射せずにゲート線ＧＬに−２０Ｖ、ドレイン電極ＤＥとソース電極ＳＥ間に１０Ｖを印加したときにドレイン電極ＤＥとソース電極ＳＥ間に流れる電流値の差を、光起電力に起因する光リーク電流として定義した。図６に示すように、ゲート線ＧＬの端部でａ−Ｓｉに覆われている部分の長さに対して光リーク電流は線形に増加する。一方で、本実施例で作製したＴＦＴでは光リーク電流はほとんど発生しない（図６の「本発明」参照）。
【００４１】
したがって、本実施例によれば、半導体アイランドと少なくともソース・ドレイン電極を１回の露光工程で形成することができ、さらに画質の劣化につながる光リーク電流を抑制することができる。また、配線抵抗増加の影響を最小限に抑制することができる。
【００４２】
ガラス基板上に生じた静電気から回路を保護するための保護回路素子は、上で述べたＴＦＴと類似した構造を持つため、これらの素子も同様の方法で作成することができる。
【００４３】
上記説明で使用した図面では、ドレイン電極ＤＥに直接コンタクトホールＤＣを設けるようにしたが、ドレイン電極近傍にコンタクトホールＤＣと電気的に接続を取るための端子部を設けてもかまわない。あるいは、コンタクトホールＤＣと電気的に接続を取るための接続線をドレイン電極に設けてもかまわない。その際、前記端子部又は接続線はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。
【００４４】
また、上記説明で使用した図面では、ソース接続線ＳＪにコンタクトホールＳＣを設けるようにしたが、ソース電極ＳＥに直接コンタクトホールＳＣを設けるようにしてもかまわない。あるいは、ソース電極近傍にコンタクトホールＳＣと電気的に接続を取るための端子部を設けてもかまわない。その際、前記端子部はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。
【００４５】
また、本実施例では、ドレイン線ＤＬ、ドレイン接続線ＤＪはフル膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されるのであれば、画素電極と同一材料である透明導電膜９のみで形成されていてもかまわない。この場合、ドレイン線ＤＬ、ドレイン接続線ＤＪの部分のレジストはハーフ膜厚となる。一方、画素電極接続線ＰＪはハーフ膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されないのであれば、ゲート線ＧＬの上方に位置する部分（あるいは画素電極として使用しない部分）に関しては透明導電膜９に低抵抗導電膜１０を積層した構造とする。この場合、透明導電膜９に低抵抗導電膜１０を積層した構造になる部分についてはフル膜厚レジストを用いる。
【実施例２】
【００４６】
図７（ａ）は、本発明の第２の実施例であるＴＦＴの平面図である。（ｂ）、（ｃ）、（ｄ）はそれぞれ線分Ａ−Ａ’、Ｂ−Ｂ’及びＣ−Ｃ’における断面図である。
【００４７】
図７において、ＪＭはドレインジャンパー線、ＤＬはドレイン線、ＪＣ１、ＪＣ２はドレインジャンパー線−ドレイン線コンタクトホールである。これ以外の点は第１の実施例と同様である。
【００４８】
本実施例のドレイン線ＤＬは、第１の実施例とは異なり、保護膜８の下に形成されている。本実施例のドレイン線ＤＬは、ゲート線ＧＬと重ならない部分に積層された半導体膜、オーミック接続膜、導電膜からなる積層体から、薄膜トランジスタを形成する工程と同一工程で形成されたものである。
【００４９】
ドレイン接続線ＤＪ及びドレインジャンパー線ＪＭは、保護膜８上に画素電極ＰＥと同じ透明導電膜９と低抵抗導電膜１０の積層構造で形成されている。ここでドレイン接続線ＤＪの一端は、コンタクトホールＤＣを介してＴＦＴのドレイン電極ＤＥと電気的に接続されており、もう一端はドレインジャンパー線ＪＭに接続されている。ドレインジャンパー線ＪＭはコンタクトホールＪＣ１、ＪＣ２を介してドレイン線ＤＬと電気的に接続されている。コンタクトホールＪＣ１及びＪＣ２が設けられている端子部はゲート線ＧＬ近傍でゲート線ＧＬに重ならない領域に設置し、前記端子部や前記コンタクトホール部分の下に存在する半導体層がゲート線ＧＬの上方にかかることがないように配置されている。
【００５０】
画素電極接続線ＰＪは、コンタクトホールＳＣを介してＴＦＴのソース電極ＳＥと画素電極ＰＥを電気的に接続している。画素電極接続線ＰＪは画素電極ＰＥと同じ透明導電膜９で形成されている。
【００５１】
また、コンタクトホールＤＣ及び、ＳＣはゲート線ＧＬ上方に位置するように形成される。
【００５２】
図８及び９はハーフトーンマスクを用いて半導体アイランドＩＬと、ソース・ドレイン電極ＤＥ、ＳＥを１回の露光工程で形成する場合の、Ｂ−Ｂ’及びＣ−Ｃ’断面の形状の変化を示す。なお、図８は第１の実施例の図３と同じである。
【００５３】
まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図８（ａ）、図９（ａ））。
【００５４】
次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図８（ｂ）、図９（ｂ））。その後、ハーフトーンマスクを用いた第２露光工程により、半導体アイランドＩＬとソース電極ＳＥ、ドレイン電極ＤＥに相当するレジストパターン７を形成する。この際、ＴＦＴのチャネルＣＨに相当するソース電極ＳＥとドレイン電極ＤＥに挟まれた部分は、露光不十分な状態とすることにより、ソース電極ＳＥとドレイン電極ＤＥに相当する部分よりもレジスト膜厚を小さくする（図８（ｃ））。また、ドレイン線ＤＬに相当する部分にはフル膜厚レジストパターン１５を形成する（図９（ｃ））。レジストパターン７及び１５を用いて、ソース・ドレイン導電体膜６とオーミック接続膜５、半導体膜４をエッチングする（図８（ｄ）、図９（ｄ））。次にＯ２プラズマなどによりレジストパターン７及びフル膜厚レジストパターン１５の膜厚をハーフ膜厚に相当する分だけ減らし、ソース電極ＳＥとドレイン電極ＤＥに相当するレジストパターン７’及びドレイン線ＤＬに相当するレジストパターン１５’を得る（図８（ｅ）、図９（ｅ））。レジストパターン７’及び１５’を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングし、その後、残ったレジスト膜を剥離する（図８（ｆ）、図９（ｆ））。これによりドレイン線ＤＬとＴＦＴのソース・ドレイン電極ＳＥ、ＤＥ、チャネルＣＨを形成する。
【００５５】
次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣや、ソース電極ＳＣと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ、ドレインジャンパー線ＪＭとドレイン線ＤＬを電気的に接続するためのコンタクトホールＪＣ１、ＪＣ２等の必要なコンタクトホールを形成する。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように形成する（図８（ｇ））。一方、ドレインジャンパー線ＪＭとドレイン線ＤＬを電気的に接続するためのコンタクトホールＪＣ１、ＪＣ２及びこれらの下に存在する半導体層がゲート線ＧＬにかからないように形成する（図９（ｇ））。
【００５６】
次に、透明導電膜９及び低抵抗導電膜１０を順次成膜する（図８（ｈ）、図９（ｈ））。第４露光工程により、ドレインジャンパー線ＪＭ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪに相当するレジストパターンを形成する。その際、ドレインジャンパー線ＪＭ、ドレイン接続線ＤＪはフル膜厚のレジストパターン１６、画素電極ＰＥ、画素電極接続線ＰＪはハーフ膜厚のレジストパターン１２となるように形成する（図８（ｉ）、図９（ｉ））。次にレジストパターン１６、１２を用いて低抵抗導電膜１０及び透明導電膜９をエッチングする（図８（ｊ）、図９（ｊ））。次にＯ２プラズマなどによりレジストパターン１６、１２の膜厚をハーフ膜厚に相当する分だけ減らし、ドレインジャンパー線ＪＭ及びドレイン接続線ＤＪに相当するレジストパターン１６’を得る（図９（ｋ））。この操作により、画素電極ＰＥ及び画素電極接続線ＰＪに相当する部分のレジスト１２は消失する（図８（ｋ））。さらにレジストパターン１６’を用いてエッチングを行い、レジスト剥離によりドレインジャンパー線ＪＭ、ドレイン接続線ＤＪ、画素電極ＰＥ、画素電極接続線ＰＪ等を形成する（図８（ｌ）、図９（ｌ））。
【００５７】
また、図７に示した形状はリフロープロセスを用いても製作可能である。図１０及び１１にリフロープロセスを用いて１回の露光工程で形成する場合の、Ｂ−Ｂ’及びＣ−Ｃ’断面の形状の変化を示す。
【００５８】
まず基板１上にゲート導電体膜２を成膜した後、第１露光工程でゲート線パターンに相当するレジストパターンを形成し（図示せず）、次にエッチングを行って余分なゲート導電体膜を除去し、その後、残ったレジストを剥離する。これにより、ゲート線ＧＬを形成する（図１０（ａ）、図１１（ａ））。
【００５９】
次に、ゲート絶縁膜３、半導体膜４、オーミック接続膜５、ソース・ドレイン導電体膜６を順次成膜する（図１０（ｂ）、図１１（ｂ））。その後、通常のバイナリマスクを用いた第２露光工程により、ソース電極ＳＥ、ドレイン電極ＤＥ、ドレイン線ＤＬに相当するレジストパターン１３を形成する（図１０（ｃ）、図１１（ｃ））。次にレジストパターン１３を用いてソース・ドレイン導電体膜６とオーミック接続膜５をエッチングする（図１０（ｄ）、図１１（ｄ））。ここでレジストパターン１３に流動性を持たせ、チャネルＣＨに相当する部分にレジストを流し込み、新たなレジストパターン１３’を形成する（図１０（ｅ））。また、ドレイン線ＤＬのレジストパターンも同様に流動してレジストパターン１３”を形成する（図１１（ｅ））。このときレジストパターン１３”がゲート線ＧＬの上方にかからないように、レジストの流動量、またはドレイン線ＤＬとゲート線ＧＬの水平方向の距離を設計する。次に得られたレジストパターン１３’及び１３”を用いて半導体膜４をエッチングし（図１０（ｆ）、図１１（ｆ））、残ったレジストを剥離することで半導体アイランドＩＬ及びドレイン線ＤＬを形成する（図１０（ｇ）、図１１（ｇ））。
【００６０】
次に保護膜８を成膜した後、第３露光工程、エッチング、レジスト剥離によりドレイン電極ＤＥとドレイン接続線ＤＪ間を電気的に接続するためのコンタクトホールＤＣ（図示せず）や、ソース電極ＳＥと画素電極接続線ＰＪ間を電極的に接続するためのコンタクトホールＳＣ、ドレイン線ＤＬとドレインジャンパー線ＪＭ間を電気的に接続するコンタクトホールＪＣ１及びＪＣ２等の必要なコンタクトホールを形成する（図１０（ｈ）、図１１（ｈ））。この際、コンタクトホールＤＣ、及びＳＣはゲート線上方に位置するように設計されている。一方、コンタクトホールＪＣ１及びＪＣ２が形成されるドレイン線ＤＬの端子部及びその下に存在する半導体層がゲート線ＧＬの上方にかからないように設計されている。
【００６１】
最後に透明導電膜９と低抵抗導電膜１０を成膜した後、露光工程、エッチング、レジスト剥離により画素電極ＰＥ、画素電極接続線ＰＪ、ドレインジャンパー線ＪＭ、ドレイン接続線ＤＪ等を形成する（図１０（ｉ）、図１１（ｉ））。図１０（ｈ）と（ｉ）の間、図１１（ｈ）と（ｉ）の間の詳細は図８（ｇ）から（ｌ）及び図９（ｇ）から（ｌ）に示したので、ここでは省略する。
【００６２】
したがって、本実施例によれば、半導体アイランドと少なくともソース・ドレイン電極を１回の露光工程で形成することができ、さらに画質の劣化につながる光リーク電流を抑制することができる。また、配線抵抗増加の影響を最小限に抑制することができる。
【００６３】
ガラス基板上に生じた静電気から回路を保護するための保護回路素子は、上で述べたＴＦＴと類似した構造を持つため、これらの素子も同様の方法で作成することができる。
【００６４】
上記説明で使用した図面では、ドレイン電極に直接コンタクトホールＤＣを設けるようにしたが、ドレイン電極近傍にコンタクトホールＤＣと電気的に接続を取るための端子部を設けてもかまわない。あるいは、コンタクトホールＤＣと電気的に接続を取るための接続線をドレイン電極に設けてもかまわない。その際、前記端子部又は接続線はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。
【００６５】
また、上記説明で使用した図面では、ソース接続線ＳＪにコンタクトホールＳＣを設けるようにしたが、ソース電極ＳＥに直接コンタクトホールＳＣを設けるようにしてもかまわない。あるいは、ソース電極近傍にコンタクトホールＳＣと電気的に接続を取るための端子部を設けてもかまわない。その際、前記端子部はゲート線ＧＬ上方の半導体アイランドＩＬ上に、ソース・ドレイン電極と同じ露光工程で形成される。
【００６６】
また、本実施例では、ドレイン接続線ＤＪはフル膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されるのであれば、画素電極と同一材料である透明導電膜９のみで形成されていてもかまわない。この場合、ドレイン接続線ＤＪの部分のレジストはハーフ膜厚となる。一方、画素電極接続線ＰＪはハーフ膜厚レジストとしたが、この部分の抵抗増加の影響が回路上許容されないのであれば、ゲート線ＧＬの上方に位置する部分（あるいは画素電極として使用しない部分）に関しては透明導電膜９に低抵抗導電膜１０を積層した構造とする。この場合、透明導電膜９に低抵抗導電膜１０を積層した構造になる部分についてはフル膜厚レジストを用いる。
【符号の説明】
【００６７】
ＧＬ…ゲート線、ＩＬ…半導体アイランド、ＤＥ…ドレイン電極、ＳＥ…ソース電極、ＤＬ…ドレイン線、ＤＪ…ドレイン接続線、ＤＣ…ドレイン接続線−ドレイン電極コンタクトホール、ＳＣ…ソース電極−画素電極コンタクトホール、ＳＪ…ソース接続線、ＰＥ…画素電極、ＰＪ…画素電極接続線、ＣＨ…チャネル、ＪＭ…ドレインジャンパー線、ＪＣ１、ＪＣ２…ドレインジャンパー線−ドレイン線コンタクトホール、１…基板、２…ゲート導電体膜、３…ゲート絶縁膜、４…半導体膜、５…オーミック接続膜、６…ソース・ドレイン導電体膜、７…ハーフトーンレジスト膜、８…保護膜、９…透明導電膜、１０…低抵抗導電膜、１１、１５、１６…フル膜厚レジストパターン、１２…ハーフ膜厚レジストパターン、１３…リフロープロセス用レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010272568.tif 000010
【図９】
2010272568.tif 000011
【図１０】
2010272568.tif 000012
【図１１】
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