(57)【要約】【課題】固定パターンノイズを低減しつつ装置規模の大型化を抑制する。【解決手段】センシング装置１０は、パネルＡと制御基板Ｂを備える。パネルＡには複数の検出回路Ｐが形成されている。検出回路Ｐは受光素子を備え、入射光量に応じた検出信号を出力する。パネルＡの第１ＣＤＳ回路５０は検出回路Ｐのばらつきに伴う固定パターンノイズを除去した読出信号ＲＥＡＤを生成する。制御基板Ｂの第２ＣＳＤ回路２００は、第１ＣＳＤ回路５０で発生する固定パターンノイズを除去して出力信号を生成する。【選択図】      図１
2010268111.tif 000002
【特許請求の範囲】
【請求項１】
複数の制御線と、複数の検出線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子を有する複数の検出回路と、第１処理回路と、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第２処理回路を有する制御基板とを備えたセンシング装置であって、
前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、センシング状態と、初期化状態とに設定可能であり、前記センシング状態において前記検出素子が検出した検出信号を前記検出回路において保持し、前記初期化状態では当該検出回路の特性に応じた基準信号を保持し、
前記第１処理回路は、
前記複数の検出線のうち少なくとも１つの検出線に対応して設けられるとともに、当該検出線を介して供給される前記検出信号と前記基準信号との差分を算出する複数の差分回路と、
前記複数の差分回路のうち少なくとも１つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路とを備え、
前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第１信号を出力する第１状態と、当該増幅回路の特性に応じた第２信号を出力する第２状態とのいずれか一方に制御可能であり、
前記第２処理回路は、前記複数の増幅回路の各々について、前記第１信号と前記第２信号との差分を演算して、出力信号を生成する、
ことを特徴とするセンシング装置。
【請求項２】
前記複数の検出回路は、前記制御線に沿った行方向と前記検出線に沿った列方向に配列され、
前記第２処理回路は、
前記複数の増幅回路と１対１に対応して設けられた複数の単位回路を備え、
前記複数の単位回路の各々は、
対応する増幅回路の前記第１信号を保持する第１保持部と、
対応する増幅回路の前記第２信号を保持する第２保持部と、
前記第１保持部に保持された前記第１信号と前記第２保持部に保持された前記第２信号との差分を演算する演算部とを備え、
前記制御回路は、
１行分の前記第１信号を出力するように前記第１処理回路を制御すると共に、前記１行分の前記第１信号を前記第１保持部に保持するように前記第２処理回路を制御し、
１行分の前記第２信号を出力するように前記第１処理回路を制御すると共に、前記１行分の前記第２信号を前記第２保持部に保持するように前記第２処理回路を制御し、
前記第１信号と前記第２信号との差分を演算して、出力信号を生成するように前記第２処理回路とを制御する、
ことを特徴とする請求項１に記載のセンシング装置。
【請求項３】
前記第２処理回路は、
１フレーム分の前記第２信号を記憶する記憶手段と、
前記第１信号と前記記憶手段から読み出した前記第２信号との差分を演算して出力信号を生成する差分回路とを備え、
前記制御回路は、動作が開始した最初のフレームで前記第２信号を前記記憶手段に記憶させ、次のフレーム以降は前記差分回路で差分を演算するように、前記第２処理回路を制御する、
ことを特徴とする請求項２に記載のセンシング装置。
【請求項４】
前記第２処理回路は、
１行分の前記第２信号を記憶する記憶手段と、
前記第１信号と前記記憶手段から読み出した前記第２信号との差分を演算して出力信号を生成する差分回路とを備え、
前記制御回路は、動作の開始時に１行分の前記第２信号を前記記憶手段に記憶させ、その後は前記差分回路で差分を演算するように、前記第２処理回路を制御する、
ことを特徴とする請求項２に記載のセンシング装置。
【請求項５】
前記第１処理回路は、
開始パルスをクロック信号に従って転送して転送パルスを生成するシフトレジスタと、
前記複数の増幅回路と１対１に対応して設けられ、各々が、設定信号が有効になると対応する増幅回路を前記第２状態に設定する複数の設定回路と、
前記複数の設定回路と１対１に対応して設けられ、各々が、前記転送パルスと、前記転送パルスが有効となる期間の一部で有効になる制御信号とに基づいて、前記転送パルスと前記制御信号とが重複する期間で有効となるように前記設定信号を生成する複数の論理回路とを備える
ことを特徴とする請求項１に記載のセンシング装置。
【請求項６】
前記第１処理回路は、前記転送パルスの各々が有効となる期間において、前記第１信号と前記第２信号とが配置された信号を前記第２処理回路へ供給し、
前記第２処理回路は、前記転送パルスの各々が有効となる期間ごとに、前記第１信号と前記第２信号との差分を演算して、出力信号を生成する、
ことを特徴とする請求項５に記載のセンシング装置。
【請求項７】
複数の制御線と、複数の検出線と、所定電位が供給された電源線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子と前記検出素子にゲートが接続されたトランジスタを有する複数の検出回路と、第１処理回路と、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第２処理回路を有する制御基板とを備え、前記検出回路は、前記トランジスタのゲート電位に応じた信号を対応する検出線に出力するセンシング装置であって、
前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、初期化状態と、センシング状態と、に設定可能であり、前記初期化状態では、前記トランジスタのゲートが前記電源線と電気的に接続されており、前記センシング状態では、前記トランジスタのゲートを前記電源線と電気的に切り離し、
前記第１処理回路は、
前記複数の検出線のうち少なくとも１つの検出線に対応して設けられるとともに、前記初期化状態における信号と前記センシング状態における信号との差分を算出する複数の差分回路と、
前記複数の差分回路のうち少なくとも１つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路とを備え、
前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第１信号を出力する第１状態と、当該増幅回路の特性に応じた第２信号を出力する第２状態とのいずれか一方に制御可能であり、
前記第２処理回路は、前記複数の増幅回路の各々について、前記第１信号と前記第２信号との差分を演算して、出力信号を生成する、
ことを特徴とするセンシング装置。
【請求項８】
請求項１乃至７のうちいずれか１項に記載のセンシング装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出素子の状態に応じた信号を出力するセンシング装置および電子機器に関する。
【背景技術】
【０００２】
従来、指やペンなどの物体が画面に接近したことを検出する機能を有するセンシング装置が知られている。例えば、特許文献１に開示されたセンシング装置では、複数の画素が行方向と列方向に配列されている。各画素で入射光量に応じた信号を増幅して検出信号を生成し、検出線を介して列ごとに設けたＡＤコンバータに供給している。
また、特許文献２には、特許文献１と同様に、複数の画素が行方向と列方向に配列されており、各画素で入射光量に応じた信号を増幅して検出信号を生成している。そして、列ごとに設けられたアンプで検出信号を増幅している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７２９２号公報
【特許文献２】特開平９−８２９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１又は２の従来技術では、ＴＦＴ（Thin Film Transistor）を用いて光センサの制御を行っている。ＴＦＴはＣＭＯＳに比べて特性のばらつきが大きいため、ＴＦＴを利用した光センサにおいては、ＴＦＴの特性のばらつきに起因した固定パターンノイズを低減することが望まれる。
しかしながら、特許文献１及び２の従来技術では、画素に含まれる増幅回路の特性を補正していないので、固定パターンノイズが発生するといった問題があった。さらに、特許文献２の従来技術では、列ごとに設けられたアンプの特性ばらつきによって、列単位の固定パターンノイズが発生するといった問題があった。
以上の事情に鑑みて、本発明は、固定パターンノイズを低減しつつ装置規模の大型化を抑制するという課題の解決を目的としている。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係るセンシング装置は、複数の制御線と、複数の検出線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子を有する複数の検出回路と、第１処理回路と（例えば、図１の５０Ａ）、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第２処理回路（例えば、図１の２００Ａ）を有する制御基板とを備えたセンシング装置であって、前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、センシング状態と、初期化状態とに設定可能であり、前記センシング状態において前記検出素子が検出した検出信号を前記検出回路において保持し、前記初期化状態では当該検出回路の特性に応じた基準信号を保持し、前記第１処理回路は、前記複数の検出線のうち少なくとも１つの検出線に対応して設けられるとともに、当該検出線を介して供給される前記検出信号と前記基準信号との差分を算出する複数の差分回路（例えば、図８に示すＳＷ１、Ｃ、ＳＷ２）と、前記複数の差分回路のうち少なくとも１つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路（例えば、図８に示す５１）とを備え、前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第１信号を出力する第１状態と、当該増幅回路の特性に応じた第２信号を出力する第２状態とのいずれか一方に制御可能であり、前記第２処理回路は、前記複数の増幅回路の各々について、前記第１信号と前記第２信号との差分を演算して、出力信号を生成することを特徴とする。
【０００６】
この発明によれば、パネルにおいて複数の検出回路のばらつきを補正することできる。これによって、検出回路単位の固定パターンノイズをキャンセルできる。また、一般に検出回路から出力される検出信号やリセット信号の信号レベルは小さいので、パネルで検出信号のばらつきを補正することによって、ノイズの影響を受けにくくでき、ＳＮ比を向上させることができる。さらに、検出回路単位の固定パターンノイズのキャンセルには、複数の増幅回路を用いるので、増幅回路間の特定のばらつきによって列方向の固定パターンノイズが発生するが、この発明によれば、第２処理回路でこれをキャンセルするので、センシングの品質が向上する。
特に、パネルの検出回路や第１処理回路の構成要素にＴＦＴを用いる場合、ＴＦＴの特性は大きくばらつくため、仮に、第２処理回路をパネル上に形成すると、さらに第２処理回路の特性のばらつきを補正する必要が生じる場合があり得る。これに対して本発明では、第２処理回路をパネルとは分離された制御基板に配置したので、例えば、第２処理回路をシリコン基板上に形成したトランジスタを用いた集積回路で構成することにより、補正の繰り返しを回避することが可能となる。
【０００７】
上述したセンシング装置において、前記複数の検出回路は、前記制御線に沿った行方向と前記検出線に沿った列方向に配列され、前記第２処理回路は、前記複数の増幅回路と１対１に対応して設けられた複数の単位回路を備え、前記複数の単位回路の各々は、対応する増幅回路の前記第１信号を保持する第１保持部（例えば、図１５のＳＨ１とＳＨ２）と、対応する増幅回路の前記第２信号を保持する第２保持部（例えば、図１５のＳＨ３）と、前記第１保持部に保持された前記第１信号と前記第２保持部に保持された前記第２信号との差分を演算する演算部（例えば、図１５の２３０）とを備え、前記制御回路は、１行分の前記第１信号を出力するように前記第１処理回路を制御すると共に、前記１行分の前記第１信号を前記第１保持部に保持するように前記第２処理回路を制御し、１行分の前記第２信号を出力するように前記第１処理回路を制御すると共に、前記１行分の前記第２信号を前記第２保持部に保持するように前記第２処理回路を制御し、前記第１信号と前記第２信号との差分を演算して、出力信号を生成するように前記第２処理回路を制御することが好ましい。
この発明によれば、１行分の第１信号と１行分の第２信号の差分を演算する。換言すれば、差分演算の周期が１行の走査期間となる。したがって、第１信号の生成タイミングと第２信号の生成タイミングとの時間差を短くできる。このため、比較的長い周期のノイズを除去することができる。
【０００８】
また、上述したセンシング装置において、前記第２処理回路は、１フレーム分の前記第２信号を記憶する記憶手段と、前記第１信号と前記記憶手段から読み出した前記第２信号との差分を演算して出力信号を生成する差分回路（例えば、図１９に示す２５０）とを備え、前記制御回路は、動作が開始した最初のフレームで前記第２信号を前記記憶手段に記憶させ、次のフレーム以降は前記差分回路で差分を演算するように、前記第２処理回路を制御することが好ましい。
この発明によれば、１水平走査周期に第１信号と第２信号の両方を読み出す必要がなく、第２信号は最初のフレームで読み出せばよいから、第１信号の読み出しに長い時間をかけることができ、第１信号の伝送レートを１／２にすることができる。この結果、第２処理回路の駆動周波数を下げて消費電力を削減することが可能となる。
【０００９】
また、上述したセンシング装置において、前記第２処理回路は、１行分の前記第２信号を記憶する記憶手段と、前記第１信号と前記記憶手段から読み出した前記第２信号との差分を演算して出力信号を生成する差分回路とを備え、前記制御回路は、動作の開始時に１行分の前記第２信号を前記記憶手段に記憶させ、その後は前記差分回路で差分を演算するように、前記第２処理回路を制御することが好ましい。この発明によれば、記憶手段の記憶容量を大幅に削減することができる。
【００１０】
次に、上述したセンシング装置において、前記第１処理回路は、開始パルスをクロック信号に従って転送して転送パルスを生成するシフトレジスタと、前記複数の増幅回路と１対１に対応して設けられ、各々が、設定信号が有効になると対応する増幅回路を前記第２状態に設定する複数の設定回路と、前記複数の設定回路と１対１に対応して設けられ、各々が、前記転送パルスと、前記転送パルスが有効となる期間の一部で有効になる制御信号（例えば、図２２に示すＲＥＳＥＴＧ）とに基づいて、前記転送パルスと前記制御信号とが重複する期間で有効となるように前記設定信号を生成する複数の論理回路とを備えることが好ましい。
この発明によれば、１つの検出回路からの読み出しごとに、第１信号と第２信号の読み出しが可能となる。
【００１１】
さらに、前記第１処理回路は、前記転送パルスの各々が有効となる期間において、前記第１信号と前記第２信号とが配置された信号を前記第２処理回路へ供給し、前記第２処理回路は、前記転送パルスの各々が有効となる期間ごとに、前記第１信号と前記第２信号との差分を演算して、出力信号を生成する、ことが好ましい。この場合には、第１信号と第２信号との間の時間が短いので、短い周期のノイズも除去することができる。また、第２処理回路の構成を大幅に簡素化することができる。
【００１２】
また、本発明に係る他のセンシング装置は、複数の制御線と、複数の検出線と、所定電位が供給された電源線と、前記複数の制御線と前記複数の検出線との交差に対応して配置されるとともに、各々が、検出素子と前記検出素子にゲートが接続されたトランジスタを有する複数の検出回路と、第１処理回路と、前記複数の制御線を駆動する駆動回路とを備えたパネルと、制御回路及び第２処理回路を有する制御基板とを備え、前記検出回路は、前記トランジスタのゲート電位に応じた信号を対応する検出線に出力するセンシング装置であって、前記複数の検出回路の各々は、前記駆動回路から前記制御線を介して供給される制御信号によって、初期化状態と、センシング状態と、に設定可能であり、前記初期化状態では、前記トランジスタのゲートが前記電源線と電気的に接続されており、前記センシング状態では、前記トランジスタのゲートを前記電源線と電気的に切り離し、前記第１処理回路は、前記複数の検出線のうち少なくとも１つの検出線に対応して設けられるとともに、前記初期化状態における信号と前記センシング状態における信号との差分を算出する複数の差分回路と、前記複数の差分回路のうち少なくとも１つの差分回路に対応して設けられ、各々が、当該差分回路の出力信号を増幅して出力する複数の増幅回路とを備え、  前記制御回路は、前記複数の増幅回路の各々について、前記差分回路の出力信号を増幅して第１信号を出力する第１状態と、当該増幅回路の特性に応じた第２信号を出力する第２状態とのいずれか一方に制御可能であり、前記第２処理回路は、前記複数の増幅回路の各々について、前記第１信号と前記第２信号との差分を演算して、出力信号を生成する、ことを特徴とする。
この発明によれば、パネルにおいて複数の検出回路のばらつきを補正することできる。これによって、検出回路単位の固定パターンノイズをキャンセルできる。また、一般に検出回路から出力される検出信号やリセット信号の信号レベルは小さいので、パネルで検出信号のばらつきを補正することによって、ノイズの影響を受けにくくでき、ＳＮ比を向上させることができる。さらに、検出回路単位の固定パターンノイズのキャンセルには、複数の増幅回路を用いるので、増幅回路間の特定のばらつきによって列方向の固定パターンノイズが発生するが、この発明によれば、第２処理回路でこれをキャンセルするので、センシングの品質が向上する。
【００１３】
本発明に係るセンシング装置は、各種の電子機器に利用することができる。この種の機器としては、指紋センサ、静脈センサ、タッチパネル、コンタクトイメージセンサなどがある。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係るセンシング装置の構成を示すブロック図である。
【図２】同実施形態に係る検出回路の構成を示す図である。
【図３】リセット期間における検出回路の動作を示す図である。
【図４】露光期間における検出回路の動作を示す図である。
【図５】データ読出期間における検出回路の動作を示す図である。
【図６】リセット読出期間における検出回路の動作を示す図である。
【図７】オフ期間における検出回路の動作を示す図である。
【図８】第１ＣＤＳ回路の構成を示すブロック図である。
【図９】アンプの構成を示す回路図である。
【図１０】第３スイッチＳＷ３及び第４スイッチＳＷ４をオン状態としときの処理ユニットＵａ１の等価回路を示す図である。
【図１１】初期化期間の等価回路を示す回路図である。
【図１２】第１電圧入力期間の等価回路を示す回路図である。
【図１３】第２電圧入力期間の等価回路を示す回路図である。
【図１４】第２ＣＤＳ回路２００Ａの構成を示すブロック図である。
【図１５】単位回路の構成を示すブロック図である。
【図１６】第１乃至第３サンプルホールド回路の構成を示す回路図である。
【図１７】単位回路Ｕｂｉの動作例のタイミングチャートである。
【図１８】センシング装置１０の全体動作について説明するタイミングチャート。
【図１９】第２実施形態に係る第２ＣＤＳ回路の回路図である。
【図２０】第２ＣＤＳ回路のタイミングチャートである。
【図２１】第３実施形態に係る第１ＣＤＳ回路のブロック図である。
【図２２】センシング装置１０全体の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係るセンシング装置１０の構成を示すブロック図である。図１に示すように、センシング装置１０は、パネルＡと制御基板Ｂとを備える。パネルＡには、検出領域１００と、駆動回路２０と、第１ＣＤＳ回路５０Ａとが形成されている。
検出領域１００には、Ｘ方向に延在するｍ本の制御線７０と、Ｘ方向に直交するＹ方向に延在するｎ本の検出線８０とが設けられる（ｍおよびｎは２以上の自然数）。各検出回路Ｐは、制御線７０と検出線８０との交差に対応する位置に配置される。したがって、これらの検出回路Ｐは縦ｍ行×横ｎ列のマトリクス状に配列する。
【００１６】
図１に示す駆動回路２０は、制御回路４００から供給される１フレーム周期の信号に基づいて、各検出回路Ｐを駆動するためのリセット信号ＲＥＳおよび選択信号ＳＥＬを各制御線７０に順次出力する。図２に示すように、制御線７０は、各々がＸ方向に延在するリセット線７２と選択線７４とからなる。第ｉ行（１≦ｉ≦ｍ）の制御線７０のリセット線７２にはリセット信号ＲＥＳ[ｉ]が供給され、第ｉ行の制御線７０の選択線７４には選択信号ＳＥＬ[ｉ]が供給されるという具合である。
【００１７】
図２は、検出回路Ｐの詳細な構成を示す回路図である。図２においては、第ｉ行に属するひとつの検出回路Ｐが示されている。検出回路Ｐは、Ｎチャネル型のリセットトランジスタ６１と、Ｎチャネル型の増幅トランジスタ６２と、Ｎチャネル型の選択トランジスタ６３と、受光量に応じた大きさの受光信号を出力する受光素子（例えばフォトダイオード）Ｑとを備える。受光素子Ｑの陽極は固定電位に接続されている。なお、この例では、センシングの対象が光であるため、受光素子Ｑを用いるが、センシングの対象に応じた検出素子を用いてもよいことは勿論である。
【００１８】
図２に示すように、リセットトランジスタ６１は、電源電位ＶＥＬが供給される電源線９０と増幅トランジスタ６２のゲートとの間に介在する。リセットトランジスタ６１のゲートはリセット線７２に接続される。増幅トランジスタ６２は、電源線９０と選択トランジスタ６３との間に介在する。増幅トランジスタ６２のゲートには受光素子Ｑの陰極が接続される。図２に示すように、選択トランジスタ６３は、増幅トランジスタ６２と検出線８０との間に介在する。選択トランジスタ６３のゲートは選択線７４に接続される。
【００１９】
次に、検出回路Ｐの動作について説明する。ここでは、図３〜図７を参照しながら、第ｉ行目の検出回路Ｐにおいて繰り返し実行される一連の動作を、リセット期間Ｔ１、露光期間Ｔ２、データ読出期間Ｔ３、リセット読出期間Ｔ４、及びオフ期間Ｔ５に分けて説明する。
まず、図３に示すように、リセット期間Ｔ１において、リセット信号ＲＥＳ[ｉ]はハイレベルに設定され、リセットトランジスタ６１はオン状態になる。これにより、図３に示すように、増幅トランジスタ６２のゲートの電位ＶＡは電源電位ＶＥＬに設定（リセット）される。
【００２０】
次に、図４に示すように、露光期間Ｔ２においては、リセット信号ＲＥＳ[i]および選択信号ＳＥＬ[ｉ]はローレベルに遷移するから、リセットトランジスタ６１および選択トランジスタ６３はオフ状態に遷移する。このとき、増幅トランジスタ６２のゲートの電位ＶＡは、受光素子Ｑの光導電電流Iｐに応じた値に設定される。受光素子Ｑの光導電電流Iｐは、受光素子Ｑに対して入射される光量に応じて決まる。
【００２１】
次に、図５に示すように、データ読出期間Ｔ３においては、選択信号ＳＥＬ[ｉ]がハイレベルに遷移する一方、リセット信号ＲＥＳ[i]はローレベルを維持する。この場合、選択トランジスタ６３がオン状態になる。このとき、増幅トランジスタ６２のゲートの電位ＶＡに応じた大きさの検出電流Ｉtが検出線８０を流れる。
露光期間Ｔ２において指などの物体が検出領域１００に影を落としながら接近または接触すると、影になった領域に対応して設けられた受光素子Ｑの受光量が変化して受光素子Ｑの光導電電流Iｐが変化する。これに応じて増幅トランジスタ６２のゲートの電位ＶＡも変化する。そして、データ読出期間Ｔ３において、受光量に応じた検出電流Ｉｔが検出線８０に出力される。
すなわち、データ読出期間Ｔ３においては、受光素子Ｑを動作させるセンシング状態における受光素子Ｑの状態（すなわち、光導電電流Iｐの大きさ）に応じた検出信号を検出線８０に出力している。
【００２２】
次に、図６に示すように、リセット読出期間Ｔ４においては、選択信号ＳＥＬ[ｉ]がローレベルに遷移すると共に、リセット信号ＲＥＳ[i]がハイレベルに遷移する。この場合、リセットトランジスタ６１及び選択トランジスタ６３がオン状態になる。このとき、増幅トランジスタ６２のゲートの電位ＶＡに応じた大きさの検出電流Ｉtが検出線８０を流れる。リセット読出期間Ｔ４においては、増幅トランジスタ６２のゲート電位が電源電位ＶＥＬとなるので、増幅トランジスタ６２はダイオード接続される。このとき、受光素子Ｑによって増幅トランジスタ６２のゲート電位を変化させる動作は行われない。したがって、リセット読出期間Ｔ４は、受光素子Ｑを動作させないリセット状態において、検出回路Ｐ（特に増幅トランジスタ６２）の電気的特性に応じたリセット信号Ｖｒを検出線８０に出力する。
【００２３】
次に、図７に示すように、オフ期間Ｔ５においては、露光期間Ｔ２と同様にリセット信号ＲＥＳ[i]および選択信号ＳＥＬ[ｉ]がローレベルとなり、検出線８０には検出電流Ｉtが流れない。
次に、第１ＣＤＳ回路５０Ａの詳細な構成を図８に示す。第１ＣＤＳ回路５０Ａは、ｎ本の検出線８０[１]、８０[２]、…８０[ｎ]と１対１に設けられたｎ個の処理ユニットＵａ１、Ｕａ２、…Ｕａｎと、シフトレジスタ５５とを備える。
ｎ個の処理ユニットＵａ１、Ｕａ２、…Ｕａｎは同一の構成である。ここでは、検出線８０[１]と接続される処理ユニットＵａ１について説明する。
処理ユニットＵａ１は、信号ＮＲＧによってオン・オフが制御され、オン状態のとき検出線８０[１]に電位Ｖａを供給する第１スイッチＳＷ１と、容量素子Ｃ及びＣａと、信号ＳＨＧによってオン・オフが制御され、オン状態のとき検出線８０[１]と容量素子Ｃの一方の端子とを電気的に接続する第３スイッチＳＷ３とを備える。
さらに処理ユニットＵａ１は、入力が容量素子Ｃの他方の端子と接続されたアンプ５１と、アンプ５１の入力と接続される第２スイッチＳＷ２と、アンプ５１の出力と読出線Ｌｒとの間に設けられた第４スイッチＳＷ４とを備える。容量素子Ｃａを備えるので第３スイッチＳＷ３が開放されても容量素子Ｃの一方の端子がフローティング状態にならない。
【００２４】
第２スイッチＳＷ２は、信号ＡＭＰＧによってオン・オフが制御される。第２スイッチＳＷ２がオン状態のとき、アンプ５１の入力は接地電位ＧＮＤに短絡される。また、第４スイッチＳＷ４はシフトレジスタ５５の転送パルスＳ１によってオン・オフが制御される。シフトレジスタ５５は制御回路４００から供給される開始パルスＸＳＰをＸクロック信号ＸＣＫに従って順次シフトすることによって、排他的に順次有効となる転送パルスＳ１、Ｓ２、…Ｓｎを生成する。
【００２５】
ここで、アンプ５１は例えば、図９（Ａ）に示すように構成されている。この例のアンプ５１では、トランジスタＴｒ１及びトランジスタＴｒ２で構成される。トランジスタＴｒ２のゲートには基準電位Ｖｒｅｆが供給される。トランジスタＴｒ２は定電流源として機能する。このアンプ５１はソースフォロアアンプであって、電流を増幅する。ここでアンプ５１の出力はトランジスタＴｒ１のソースから取り出される。ここで、トランジスタＴｒ１の閾値電圧Ｖｔｈがばらつくと、アンプ５１の出力信号の直流電位がばらつくことになる。
【００２６】
本実施形態において、信号ＡＭＰＧがローレベルであって第２スイッチＳＷ２がオフとなる状態を第１状態といい、逆に、信号ＡＭＰＧがハイレベルであって第２スイッチＳＷ２がオンとなる状態を第２状態という。第１状態では、後述するように第１スイッチＳＷ１、第２スイッチＳＷ２、及び容量素子Ｃによって構成される差分回路の出力信号を、アンプ５１で増幅して第１信号Ｖ１として出力する。一方、第２状態では、トランジスタＴｒ１のゲートとドレインとが短絡してダイオード接続となる。このため、アンプ５１の出力信号はトランジスタＴｒ１の閾値電圧Ｖｔｈとなる。トランジスタＴｒ１の閾値電圧Ｖｔｈはばらつくので、第２状態ではアンプ５１の電気的特性に応じた第２信号Ｖ２を出力する。したがって、第１信号Ｖ１と第２信号Ｖ２の差分を演算することによって、アンプ５１のばらつきをキャンセルすることができる。
【００２７】
なお、図９（Ｂ）に示すようにアンプ５１をインバータで構成し、その入力と出力との間に第２スイッチを設けてもよい。この場合、第２スイッチＳＷ２をオン状態にすると、アンプ５１の出力は、第２スイッチＳＷ２がオフ状態としたときの動作点の電位となる。したがって、第２スイッチＳＷ２をオン状態にするとアンプ５１の動作点の電位を出力することができる。この動作点の電位は、処理ユニットごとにばらつく。
【００２８】
ところで、パネルＡに形成される複数の検出回路Ｐや第１ＣＤＳ回路５０ＡはＴＦＴを用いて構成される。ガラス基板上に形成されるＴＦＴは、シリコン基板上に形成されるＣＭＯＳトランジスタと比較して電気的特性が大きくばらつく。例えば、その閾値電圧や移動度などである。このため、検出回路Ｐの増幅トランジスタ６２の閾値電圧や移動度のばらつきに起因して検出回路Ｐごと、すなわち画素ごとに固定パターンノイズが発生する。また、アンプ５１（特に、電流増幅トランジスタＴｒ１）のばらつきに起因して列ごとに固定パターンノイズが発生する。
本実施形態では、検出回路Ｐごとの固定パターンノイズをパネルＡに設けた第１ＣＤＳ回路５０Ａでキャンセルする一方、列ごとの固定パターンノイズを制御基板Ｂに設けた第２ＣＤＳ回路２００Ａでキャンセルする。
【００２９】
まず、検出回路Ｐごとの固定パターンノイズのキャンセル（以下、第１キャンセル処理と称する）について説明する。図１０は第３スイッチＳＷ３及び第４スイッチＳＷ４をオン状態としときの処理ユニットＵａ１の等価回路である。
第１キャンセル処理は、初期化期間、第１電圧入力期間、及び第２電圧入力期間に分けて考えることができる。図１１に初期化期間の等価回路を示す。初期化期間においては、第１スイッチＳＷ１及び第２スイッチＳＷ２がオン状態となる。このため、容量素子Ｃの電極ａは電位Ｖａとなり、電極ｂは接地電位ＧＮＤとなる。
【００３０】
次に、図１２に第１電圧入力期間の等価回路を示す。第１電圧入力期間では第１スイッチＳＷ１がオフ状態になる一方、第２スイッチＳＷ２がオン状態を維持する。この結果、電極ａの電位は、第１入力電圧Ｖｘとなる。
次に、図１３に第２電圧入力期間の等価回路を示す。第２電圧入力期間では第１スイッチＳＷ１及び第２スイッチＳＷ２がオフ状態になる。この結果、電極ｂの電位は、α（Ｖｙ−Ｖｘ）となり、アンプ５１の出力はβ×α×（Ｖｙ−Ｖｘ）となる。但し、αは容量素子Ｃの容量値とアンプ５１に入力容量の値とで定まる定数であり、βはアンプ５１のゲインである。
【００３１】
ここで、第１電圧Ｖｘとして、上述したリセット読出期間Ｔ４（図６参照）で検出回路Ｐが検出線８０に出力するリセット信号Ｖｒが供給され、第２電圧Ｖｙとして、データ読出期間Ｔ３で検出回路Ｐが検出線８０に出力する検出信号Ｖｄが供給されるものとする。
リセット信号Ｖｒと検出信号Ｖｄには、増幅トランジスタ６２の閾値電圧Ｖｔｈが含まれるが、両者の差分を演算することによって、増幅トランジスタ６２の閾値電圧Ｖｔｈがキャンセルされることになる。これにより、検出回路Ｐごとの固定パターンノイズをパネルＡでキャンセルすることができる。
【００３２】
次に、制御基板Ｂの詳細な構成について説明する。図１４に第２ＣＤＳ回路２００Ａのブロック図を示す。この図に示すように、第２ＣＤＳ回路２００Ａは、上述したｎ個のアンプ５１と１対１に対応して設けられたｎ個の単位回路Ｕｂ１、Ｕｂ２、…Ｕｂｎと、パラレル形式の信号をシリアル形式の信号に変換して出力信号Ｖｏｕｔを生成するパラシリ変換回路２１０とを備える。
ｎ個の単位回路Ｕｂ１、Ｕｂ２、…Ｕｂｎの各々には、信号ＳＨＰ[１]、ＳＨＰ[２]、…ＳＨＰ[ｎ]及び信号ＳＨＤ[１]、ＳＨＤ[２]、…ＳＨＤ[ｎ]が制御回路４００から供給される。
【００３３】
図１５に単位回路Ｕｂｊの詳細な構成を示す。但し、ｊは１≦ｊ≦ｎを満たす自然数である。単位回路Ｕｂｊは、サンプリング信号として信号ＳＨＰ[ｊ]が供給され、信号Ｓａを出力する第１サンプルホールド回路ＳＨ１、サンプリング信号として信号ＳＨＤ[ｊ]が供給され、信号Ｓｂを出力する第２サンプルホールド回路ＳＨ２、サンプリング信号として信号ＳＨＤ[ｊ]が供給され、信号Ｓｃを出力する第３サンプルホールド回路ＳＨ３、及び、信号Ｓｂと信号Ｓｃの差分を演算して出力信号Ｓｏｕｔを生成する差分回路２３０を備える。
ここで、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２、及び第３サンプルホールド回路ＳＨ３は、例えば、図１６に示すように構成してもよい。この場合、サンプリングトランジスタＴｒがオン状態になると保持容量Ｃｈに入力信号が書き込まれる。バッファＢＵＦの入力インピーダンスは極めて高い。このため、保持容量Ｃｈに書き込まれた電位が保持されることになる。
【００３４】
図１７に単位回路Ｕｂｉの動作例のタイミングチャートを示す。この例では、期間Ｔ１１及び期間Ｔ１３において、第１ＣＤＳ回路５０Ａから読出信号ＲＥＡＤとして、第１信号Ｖ１[１]及びＶ１[２]が出力され、信号ＡＭＰＧがハイレベルとなる期間Ｔ１２において、第１ＣＤＳ回路５０Ａから読出信号ＲＥＡＤとして、第２信号Ｖ２[１]が供給されるものとする。
【００３５】
まず、時刻ｔ１において信号ＳＨＰ[ｊ]がハイレベルになると、第１サンプルホールド回路ＳＨ１において、読出信号ＲＥＡＤの第１信号Ｖ１[１]がサンプルホールドされる。この状態は、時刻ｔ３において信号ＳＨＰ[ｊ]が再びハイレベルになるまで継続する。よって、第１サンプルホールド回路ＳＨ１の出力信号Ｓａは、時刻ｔ１から時刻ｔ３までの期間、第１信号Ｖ１[１]となり、時刻ｔ３から第１信号Ｖ１[２]となる。
【００３６】
次に、時刻ｔ２において信号ＳＨＤ[ｊ]がハイレベルになると、第２サンプルホールド回路ＳＨ２において、信号Ｓａがサンプルホールドされる。したがって、第２サンプルホールド回路ＳＨ２の出力信号Ｓｂは時刻ｔ２から第１信号Ｖ１[１]となる。
一方、信号ＳＨＤ[ｊ]は第３サンプルホールド回路ＳＨ３にも供給されるから、時刻ｔ２において読出信号ＲＥＡＤの第２信号Ｖ２[１]がサンプリングされ、出力信号Ｓｃとして出力される。
差分回路２３０は、出力信号Ｓｂから出力信号Ｓｃを減算して出力信号Ｓｏｕｔを生成するので、出力信号Ｓｏｕｔは時刻ｔ２からＯＵＴ[１]＝Ｖ１[１]−Ｖ２[１]となる。
【００３７】
このように図１４に示すｎ個の単位回路Ｕｂ１、Ｕｂ２、…Ｕｂｎで差分の演算を実行し、パラシリ変換回路２１０では、その結果をパラレル形式からシリアル形式に変換するので、パネルＡに形成されたｎ個のアンプ５１のばらつきをキャンセルすることができる。
【００３８】
次に、図１８を参照して、センシング装置１０の全体動作について説明する。まず、パネルＡの駆動回路２０には制御回路４００からＹクロック信号ＹＣＫが供給される。駆動回路２０は、Ｙクロック信号ＹＣＫを用いてリセット信号ＲＥＳを生成する。図１８に示すリセット信号ＲＥＳ[ｉ]はｉ行目の制御線７２に供給される。
【００３９】
リセット信号ＲＥＳ[ｉ]は、第１行から第ｍ行を走査するのに要する期間を１フレーム期間１Ｆとしたとき、１フレーム期間で２回、アクティブとなる。最初にアクティブになる期間が、上述したリセット期間Ｔ１であり、２回目にアクティブとなる期間がリセット読出期間Ｔ４となる。また、リセット読出期間Ｔ４の終了から、次のリセット期間Ｔ１の開始までの期間がオフ期間Ｔ５となり、リセット期間Ｔ１の終了からリセット読出期間Ｔ４の開始までの期間が、上述した露光期間Ｔ２とデータ読出期間Ｔ３とになる。
【００４０】
この例では、１フレーム期間１Ｆの所定の水平走査期間１Ｈにおいて、第１ＣＤＳ回路２００から、図示する読出信号ＲＥＡＤが第２ＣＤＳ回路２００Ａに供給される。期間Ｔａでは、ｎ個の第１信号Ｖ１[１]、Ｖ１[２]、…Ｖ１[ｎ]が読出信号ＲＥＡＤとして供給され、期間Ｔｂでは、ｎ個の第２信号Ｖ２[１]、Ｖ２[２]、…Ｖ２[ｎ]が読出信号ＲＥＡＤとして供給される。
【００４１】
また。期間Ｔａでは、順次排他的にアクティブとなる信号ＳＨＰ[１]、ＳＨＰ[２]、…ＳＨＰ[ｎ]が制御回路４００から供給される。これによって、単位回路Ｕｂ１、Ｕｂ２、…Ｕｂｎの第１サンプルホールド回路ＳＨ１は、第１信号Ｖ１[１]、Ｖ１[２]、…Ｖ１[ｎ]を各々サンプリングして保持する。
【００４２】
そして、期間Ｔｂでは、順次排他的にアクティブとなる信号ＳＨＤ[１]、ＳＨＤ[２]、…ＳＨＤ[ｎ]が制御回路４００から供給される。これによって、単位回路Ｕｂ１、Ｕｂ２、…Ｕｂｎの第３サンプルホールド回路ＳＨ３は、第２信号Ｖ２[１]、Ｖ２[２]、…Ｖ２[ｎ]を各々サンプリングして保持する。また、第２サンプルホールド回路ＳＨ２は、第２信号Ｖ２のサンプリングと同じタイミングで第１信号Ｖ１を再度、サンプルホールドする。
よって、単位回路Ｕｂ１、Ｕｂ２、…Ｕｂｎからは、アンプ５１のばらつきをキャンセルした出力信号Ｓout[１]、Ｓout[１]、…Ｓout[ｎ]が得られ、これをパラレルシリアル変換することによって出力信号Ｖｏｕｔが得られる。
【００４３】
このように本実施形態においては、パネルＡにおいて検出回路Ｐのばらつきをキャンセルする（補正する）と共に、パネルＡとは別の制御基板Ｂにおいて検出回路Ｐのキャンセルに用いた回路のばらつきをさらにキャンセルした（補正した）。まず、検出回路Ｐの補正は、検出回路Ｐか出力される検出信号Ｖｄとリセット信号Ｖｒの信号レベルが小さいためパネルＡで実行する必要がある。また、この補正に用いる第１ＣＤＳ回路５０ＡはパネルＡに形成されることになるが、パネルＡには、ばらつきの大きなＴＦＴしか形成できないので、第１ＣＤＳ回路５０Ａの特性を補正する第２ＣＤＳ回路２００ＡをパネルＡに形成するとさらに、第２ＣＤＳ回路２００Ａの特性を補正する回路が必要となる。そこで、第１ＣＤＳ回路５０Ａの特性を補正する第２ＣＤＳ回路２００Ａを制御基板Ｂに形成さしたのである。
これによって、補正の繰り返しを回避し、簡易な構成で固定ノイズパターンが除去された出力信号Ｖｏｕｔを得ることができる。
【００４４】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。上述した第１実施形態においては、第１ＣＤＳ回路５０Ａのアンプ５１のばらつきを補正するため、１水平走査期間１Ｈにおいて、ｎ個の第１信号Ｖ１[１]、Ｖ１[２]、…Ｖ１[ｎ]と、ｎ個の第２信号Ｖ２[１]、Ｖ２[２]、…Ｖ２[ｎ]とを読出信号ＲＥＡＤとして第１ＣＤＳ回路５０Ａから出力した。
【００４５】
これに対して第２実施形態のセンシング装置１０では、スキャン開始の１フレーム目において、ｍ×ｎ個の第２信号Ｖ２[１１]、Ｖ２[１２]、…Ｖ２[１ｎ]、Ｖ２[２１]、Ｖ２[２２]、…Ｖ２[２ｎ]、…Ｖ２[ｍ１]、Ｖ２[ｍ２]、…Ｖ２[ｍｎ]を第１ＣＤＳ回路５０Ａから出力し、これを記憶する。また、スキャン開始の２フレーム目以降にあっては、ｍ×ｎ個の第１信号Ｖ１[１１]、Ｖ１[１２]、…Ｖ１[１ｎ]、Ｖ１[２１]、Ｖ１[２２]、…Ｖ１[２ｎ]、…Ｖ１[ｍ１]、Ｖ１[ｍ２]、…Ｖ１[ｍｎ]を第１ＣＤＳ回路５０Ａから出力する。
そして、第１信号Ｖ１と第２信号Ｖ２の差分を演算することによって、出力信号Ｖｏｕｔを生成する。
【００４６】
図１９に第２実施形態に係る第２ＣＤＳ回路２００Ｂのブロック図を示し、図２０にタイミングチャートを示す。図１９に示すように第２ＣＤＳ回路２００Ｂは選択回路２３５と、フレームメモリ２４０と、減算回路２５０を備える。なお、読出信号ＲＥＡＤは、図示せぬＡＤ変換回路を介して選択回路２３５に供給されるものとする。選択回路２３５はコントロール信号ＣＴＬがハイレベルのとき読出信号ＲＥＡＤを減算回路２５０に供給する一方、コントロール信号ＣＴＬがローレベルのとき読出信号ＲＥＡＤをフレームメモリ２４０に供給する。フレームメモリ２４０はコントロール信号ＣＴＬがハイレベルのときデータを読み出し、コントロール信号ＣＴＬがローレベルのときデータを書き込む。この例では、コントロール信号ＣＴＬは図２０に示すように第1フレームでローレベルとなる一方、第２フレーム以降はハイレベルになる。したがって、フレームメモリ２４０には、第１フレームにおいて、読出信号ＲＥＡＤが書き込まれる。
ここで、第１フレームの読出信号ＲＥＡＤは、ｍ×ｎ個の第２信号Ｖ２で構成される。これがフレームメモリ２４０に記憶されるので、第２フレーム以降は減算回路２５０において第１信号Ｖ１から第２信号Ｖ２を減算して出力信号Ｖｏｕｔを生成する。
【００４７】
第２実施形態よれば、１水平走査期間１Ｈ内で１行分の第１信号Ｖ１と第２信号Ｖ２とを第１ＣＤＳ回路５０Ａから第２ＣＤＳ回路２００Ｂに伝送しなくてよいので、伝送レートを１／２に低減できる。これによって、駆動周波数を下げることができ、不要輻射ノイズを低減すると共に消費電力を削減することができる。
【００４８】
なお、上述した実施形態では、１フレーム分の第２信号Ｖ２を記憶したが、フレームメモリ２４０に替えてラインメモリを採用してもよい。この場合、制御回路４００は、動作の開始時に１行分の第２信号Ｖ２をラインメモリに記憶させ、その後は減算回路２５０で差分を演算するように第２ＣＤＳ回路２００Ｂを制御すればよい。
【００４９】
＜Ｃ：第３実施形態＞
上述した第１実施形態及び第２実施形態では、１行単位あるいは１画面単位で第１信号Ｖ１と第２信号Ｖ２の第１ＣＤＳ回路５０Ａからの読み出しを制御したが、第３実施形態では１ドット単位で第１信号Ｖ１と第２信号Ｖ２との読み出しを制御する。
第３実施形態に係るセンシング装置は、第１ＣＤＳ回路５０Ａの替わりに第１ＣＤＳ回路５０Ｂを用いる点を除いて、第１実施形態のセンシング装置と同様に構成される。
【００５０】
図２１に第１ＣＤＳ回路５０Ｂのブロック図を示す。この図に示すように第１ＣＤＳ回路５０Ｂは処理ユニットＵａ１、Ｕａ２、…Ｕａｎの替わりにＵｃ１、Ｕｃ２、…Ｕｃｎを用いる点を除いて図８に示す第１ＣＤＳ回路５０Ａと同様に構成されている。
処理ユニットＵｃ１において、第２スイッチＳＷ２は、アンプ５１を第２状態に設定する設定回路として機能する。そして、第２スイッチＳＷ２のオン・オフを制御する信号（設定信号）は、ナンド回路２６０及びナンド回路２７０（論理回路）によって生成される。
【００５１】
図２２に第１ＣＤＳ回路５０Ｂのタイミングチャートを示す。ナンド回路２７０の一方の入力には転送パルスＳ１が供給される、その他方の入力には信号ＲＥＳＥＴＧが供給される。信号ＲＥＳＥＴＧは、転送パルスＳ１、Ｓ２、…Ｓｎの一部の期間で有効（ハイレベル）となる信号であり、Ｘクロック信号ＸＣＫの周期の信号である。
ナンド回路２７０の出力信号は、転送パルスＳ１によって信号ＲＥＳＥＴＧをゲートしたものとなる。そして、信号／ＡＭＰＧ又はナンド回路２７０の出力信号の一方がローレベルの場合、ナンド回路２６０の出力信号がハイレベルとなる。これにより、読出信号ＲＥＡＤは、転送パルスＳ１、Ｓ２、…Ｓｎが各々アクティブとなる期間において第１信号Ｖ１と第２信号Ｖ２とを繰り返したものとなる。
ここで、第３実施形態の第２ＣＤＳ回路２００Ａは、図１５に示す１個の単位回路Ｕｂを採用する。この場合、信号ＳＨＰと信号ＳＨＤは、図２２に示すように期間Ｔｗにおいて排他的な関係となっている。
【００５２】
本実施形態によれば、第１信号Ｖ１と第２信号Ｖ２とをＸクロック信号ＸＣＫの周期で切り替えるので、極めて短い周期の固定パターンノイズまで除去することができる。また、第２ＣＤＳ回路２００Ａの構成を大幅に簡素化できるといった利点もある。
【００５３】
＜Ｄ：電子機器＞
本発明に係るセンシング装置は、各種の電子機器に利用することができる。この種の電子機器としては、指紋センサ、静脈センサ、タッチパネル、コンタクトイメージセンサなどが挙げられる。
【００５４】
＜Ｅ：変形例＞
本発明は上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
（１）上述した各実施形態では、ｎ本の検出線８０[１]、８０[２]、…８０[ｎ]と１対１に対応するようにｎ個の処理ユニットＵａ１、Ｕａ２、…Ｕａｎを設けた。ここで、処理ユニットＵａ１〜Ｕａｎの各々は、第１スイッチＳＷ１、容量素子Ｃ及びＣａ、第２スイッチＳＷ２で構成される差分回路を備える。すなわち、第１ＣＤＳ回路５０Ａは、複数の検出線８０[１]、８０[２]、…８０[ｎ]と１対１に対応して設けられるとともに、検出線８０を介して供給される検出信号と基準信号との差分を算出する複数の差分回路を備える。しかしながら、本発明はこれに限定されるものではなく、一つの差分回路が複数の検出線に対応して設けられ、時分割で差分を求めるようにしても良い。この場合には、一つの差分回路と複数の検出線との間に切替回路を設けて接続を切り替えることにより、時分割で動作させればよい。より具体的には、ｋ本の検出線８０に１個割合で処理ユニットＵａを設け、デマルチプレクサを用いて検出線８０の接続を切り替えればよい。
【００５５】
（２）図１において、信号は、第１ＣＤＳ回路５０Ａ→第２ＣＤＳ回路２００Ａ→ＡＤＣ３００の順に伝送されるが、第１ＣＤＳ回路５０Ａ→ＡＤＣ３００→第２ＣＤＳ回路２００Ａの順に伝送してもよい。すなわち、アナログ信号で差分を取ってもよいし、あるいは、デジタル信号で差分を取ってもよい。
【符号の説明】
【００５６】
１０……センシング装置、２０……駆動回路、５０Ａ,５０Ｂ……第１ＣＤＳ回路（第１処理回路）、５１……アンプ、５５……シフトレジスタ、２００Ａ,２００Ｂ……第２ＣＤＳ回路（第２処理回路）、４００……制御回路、Ｐ……検出回路、Ｕａ１〜Ｕａｎ……処理ユニット、ＳＷ２……第２スイッチ（設定回路）、Ｕｂ１〜Ｕｂｎ……単位回路、Ｖ１……第１信号、Ｖ２……第２信号。
【図１】
2010268111.tif 000003
【図２】
2010268111.tif 000004
【図３】
2010268111.tif 000005
【図４】
2010268111.tif 000006
【図５】
2010268111.tif 000007
【図６】
2010268111.tif 000008
【図７】
2010268111.tif 000009
【図８】
2010268111.tif 000010
【図９】
2010268111.tif 000011
【図１０】
2010268111.tif 000012
【図１１】
2010268111.tif 000013
【図１２】
2010268111.tif 000014
【図１３】
2010268111.tif 000015
【図１４】
2010268111.tif 000016
【図１５】
2010268111.tif 000017
【図１６】
2010268111.tif 000018
【図１７】
2010268111.tif 000019
【図１８】
2010268111.tif 000020
【図１９】
2010268111.tif 000021
【図２０】
2010268111.tif 000022
【図２１】
2010268111.tif 000023
【図２２】
2010268111.tif 000024