(57)【要約】【課題】  ダイナミックレンジ能力が強化された画素センサ・セルを提供すること。【解決手段】  列（カラム）回路を含む画素センサ・セル、列回路を含む画素センサ・セルを製造するための設計構造体、及び列回路を含む画素センサ・セルを動作させるための方法は、可変キャパシタンスでの浮遊拡散部からの複数の参照データ・ポイントと信号データ・ポイントとのペアの測定に基づく。可変キャパシタンスは、浮遊拡散部キャパシタンスに加えてトランスファゲート・トランジスタのキャパシタンスを排除すること又は含めることによって提供される。このような可変キャパシタンスは、列回路を含む画素センサ・セルに可変のダイナミックレンジを提供する。【選択図】      図３
2010233216.tif 000002
【特許請求の範囲】
【請求項１】
トランスファゲート・トランジスタの第１のソース／ドレイン領域に直列に結合したフォトダイオードと、
前記トランスファゲート・トランジスタの第２のソース／ドレイン領域に直列に結合した浮遊拡散部と、
前記浮遊拡散部に接続したソースフォロア・トランジスタのゲートを通じて前記浮遊拡散部に結合した列回路出力であって、前記ソースフォロア・トランジスタは、そのソース／ドレイン領域が前記列回路出力を提供する行選択トランジスタに直列に結合する、列回路出力と、
前記列回路出力に接続した列回路であって、前記列回路は、前記列回路出力に並列に接続した第１のソース／ドレイン領域を有する少なくとも２つのパスゲート・トランジスタを含み、前記パスゲート・トランジスタの各々は、分離したデータストレージ・キャパシタに直列に接続する第２のソース／ドレイン領域をさらに含む、列回路と
を含む、画素センサ・セル回路。
【請求項２】
前記列回路は、２つの分離したデータストレージ・キャパシタを含む、請求項１に記載の画素センサ・セル回路。
【請求項３】
前記列回路は、少なくとも３つの分離したデータストレージ・キャパシタを含む、請求項１に記載の画素センサ・セル回路。
【請求項４】
前記画素センサ・セル回路は、前記列回路内に含まれない少なくとも４つのトランジスタを含む、請求項１に記載の画素センサ・セル回路。
【請求項５】
前記画素センサ・セル回路は、前記列回路内に含まれない少なくとも６つのトランジスタを含む、請求項１に記載の画素センサ・セル回路。
【請求項６】
前記画素センサ・セル回路は、共有画素構成を含む、請求項１に記載の画素センサ・セル回路。
【請求項７】
前記画素センサ・セル回路は、スイッチ・レール構成を含む、請求項１に記載の画素センサ・セル回路。
【請求項８】
機械可読媒体内に記録された設計構造体であって、前記設計構造体は、
トランスファゲート・トランジスタの第１のソース／ドレイン領域に直列に結合したフォトダイオードと、
前記トランスファゲート・トランジスタの第２のソース／ドレイン領域に直列に結合した浮遊拡散部と、
前記浮遊拡散部に接続したソースフォロア・トランジスタのゲートを通じて前記浮遊拡散部に結合した列回路出力であって、前記ソースフォロア・トランジスタは、そのソース／ドレイン領域が前記列回路出力を提供する行選択トランジスタに直列に結合する、列回路出力と、
前記列回路出力に接続した列回路であって、前記列回路は、前記列回路出力に並列に接続した第１のソース／ドレイン領域を有する少なくとも２つのパスゲート・トランジスタを含み、前記パスゲート・トランジスタの各々は、分離したデータストレージ・キャパシタに直列に接続する第２のソース／ドレイン領域をさらに含む、列回路と
を含む画素センサ・セル回路を含む、設計構造体。
【請求項９】
前記設計構造体はネットリストを含む、請求項８に記載の設計構造体。
【請求項１０】
前記設計構造体は、集積回路のレイアウト・データの交換のために用いられるデータ形式としてストレージ媒体上に存在する、請求項８に記載の設計構造体。
【請求項１１】
前記列回路は、２つの分離したデータストレージ・キャパシタ、または、少なくとも３つの分離したデータストレージ・キャパシタを含む、請求項８に記載の設計構造体。
【請求項１２】
前記画素センサ・セル回路は、前記列回路内に含まれない少なくとも４つのトランジスタ、または、前記列回路内に含まれない少なくとも６つのトランジスタを含む、請求項８に記載の設計構造体。
【請求項１３】
前記画素センサ・セル回路は、共有画素構成、または、スイッチ・レール構成を含む、請求項８に記載の設計構造体。
【請求項１４】
画素センサ・セル回路を動作させる方法であって、
トランスファゲート・トランジスタの第１のソース／ドレイン領域に直列に結合したフォトダイオードと、
前記トランスファゲート・トランジスタの第２のソース／ドレイン領域に直列に結合した浮遊拡散部と、
前記浮遊拡散部に接続したソースフォロア・トランジスタのゲートを通じて前記浮遊拡散部に結合した列回路出力であって、前記ソースフォロア・トランジスタは、そのソース／ドレイン領域が前記列回路出力を提供する行選択トランジスタに直列に結合する、列回路出力と、
前記列回路出力に接続した列回路であって、前記列回路は、前記列回路出力に並列に接続した第１のソース／ドレイン領域を有する少なくとも２つのパスゲート・トランジスタを含み、前記パスゲート・トランジスタの各々は、分離したデータストレージ・キャパシタに直列に接続する第２のソース／ドレイン領域をさらに含む、列回路と
を含む画素センサ・セルを準備するステップと、
前記分離したデータストレージ・キャパシタに、少なくとも、
前記トランスファゲート・トランジスタをオフにして、前記浮遊拡散部から第１の参照電荷及び第１の信号電荷と、
前記トランスファゲート・トランジスタをオンにして、前記浮遊拡散部から第２の参照電荷及び前記第１の信号電荷とは異なる第２の信号電荷と
を読み出すステップと
を含む、方法。
【請求項１５】
前記画素センサ・セルの第１のダイナミックレンジに関連付けられる第１の差動電圧を提供するために、前記第１の参照電荷及び前記第１の信号電荷を差動的に読み出すステップと、
前記画素センサ・セルの第１のダイナミックレンジとは異なる前記画素センサ・セルの第２のダイナミックレンジに関連付けられる第２の差動電圧を提供するために、前記第２の参照電荷及び前記第２の信号電荷を差動的に読み出すステップと
をさらに含む、請求項１４に記載の方法。
【請求項１６】
前記列回路は、２つの分離したデータストレージ・キャパシタ、または、少なくとも３つの分離したデータストレージ・キャパシタを含む、請求項１４に記載の方法。
【請求項１７】
前記画素センサ・セル回路は、前記列回路内に含まれない少なくとも４つのトランジスタ、または、
前記列回路内に含まれない少なくとも６つのトランジスタを含む、請求項１４に記載の方法。
【請求項１８】
前記画素センサ・セル回路は、共有画素構成、または、スイッチ・レール構成を含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に画素センサ・セル、その製造のための設計構造体及びその動作方法に関する。より詳細には、本発明は、ダイナミックレンジ能力が強化された画素センサ・セルに関する。
【背景技術】
【０００２】
固体センサは、特に撮像技術用途を含む種々の技術用途において使途が見出されている普及した光電子コンポーネントである。特に一般的なのは、デジタルカメラ内の能動的光捕獲及び撮像素子として用いられる固体センサである。
【０００３】
固体画像センサは、能動的光捕獲及び撮像素子のための幾つかの半導体技術のうちのいずれかを用いて製造することができる。電荷結合素子（ＣＣＤ）は、より従来的な固体画像センサの光捕獲素子及び撮像素子として知られている。相補型金属酸化膜半導体（ＣＭＯＳ）素子は、固体画像センサ内で使用するためのさらに別の半導体ベースの能動的光捕獲及び撮像素子を提供する。ＣＭＯＳ半導体素子に基づく固体画像センサは、このようなＣＭＯＳベースの固体画像センサが他のタイプの固体画像センサと比較して消費する電力が少ないものであり得るという限りにおいて、一般に望ましい。その上、ＣＭＯＳベースの固体画像センサは、ＣＭＯＳベースの電気的サポート回路コンポーネントをＣＭＯＳベースの固体画像センサ・コンポーネントと同時に製造することを可能にする。
【０００４】
一般に固体画像センサ、特にＣＭＯＳ画像センサは、光電子コンポーネントの製造技術において望ましいが、一般に固体画像センサ、特にＣＭＯＳ画像センサには全く問題がないわけではない。特に、正確で高いコントラストの画像を提供するために、一般に固体センサ、特に固体画像センサにおいて、ダイナミックレンジ性能の強化といった性能の強化が望ましいことが多い。
【０００５】
種々の固体センサ構造体及び設計、並びにその製造方法が光電子分野において公知である。
【０００６】
例えば、Ｂｏｃｋは、特許文献１において、他の特徴のなかでもとりわけ、広いダイナミックレンジを含むＣＭＯＳ画素センサ・セルを教示する。この特定のＣＭＯＳ画素センサ・セルは、三相動作方法の使用によって広いダイナミックレンジを与える。
【０００７】
さらに、Ｂｏｅｍｌｅｒは、特許文献２、特許文献３及び特許文献４において、広いダイナミックレンジを有する別のＣＭＯＳ画素センサ・セルを教示する。この特定のＣＭＯＳ画素センサ・セルは、可変キャパシタンスを有する浮遊拡散部の使用によって広いダイナミックレンジを与える。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００４／０４３６７８４号明細書
【特許文献２】米国特許出願公開第２００５／０２２４８４３号明細書、
【特許文献３】米国特許第７，０９１，５３１号明細書
【特許文献４】米国特許出願公開第２００６／０２４３８８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電荷結合素子（ＣＣＤ）画像センサ、さらには特に相補型金属酸化膜半導体（ＣＭＯＳ）画像センサを含めた固体センサは、おそらく、固体センサ技術の進歩に伴って、興味の対象であり続け、重要であり続ける。従って、強化されたダイナミックレンジ能力を含む改良された性能を提供する固体センサ、それを製造するための設計構造体及びその動作方法、並びに関連するコンポーネントのサブ構造体を提供することが望ましい。
【課題を解決するための手段】
【００１０】
本発明は、列回路を含む画素センサ・セル、列回路を含む画素センサ・セルを製造するための設計構造体、及び列回路を含む画素センサ・セルを動作させる方法を含む。上記の画素センサ・セル、設計構造体及び方法の各々は、画素センサ・セルの動作における様々なキャパシタンス・ローデング（装荷）の段階での、画素センサ・セル内の浮遊拡散部上に蓄積された電荷についての複数のデータ・ポイントのセット（すなわち、参照データ・ポイント及び信号データ・ポイントのペア）の使用に基づくものであり、それにより、複数のデータ・ポイントのセットが浮遊拡散部から列回路に読み出されたときに、可変で広い画素センサ・セルのダイナミックレンジを提供することが可能になる。
【００１１】
本発明による列（カラム）回路を含む特定の画素センサ・セルは、トランスファゲート・トランジスタの第１のソース／ドレイン領域に直列に結合したフォトダイオードを含む。画素センサ・セルはさらに、トランスファゲート・トランジスタの第２のソース／ドレイン領域に直列に結合した浮遊拡散部も含む。画素センサ・セルはさらに、浮遊拡散部に接続したソースフォロア・トランジスタのゲートを通じて浮遊拡散部に結合した列回路出力も含み、ソースフォロア・トランジスタは、そのソース／ドレイン領域が列回路出力を提供する行（ロウ）選択トランジスタに直列に結合している。画素センサ・セルはさらに、列回路出力に接続した列回路も含む。列回路は、列回路出力に並列に接続した第１のソース／ドレイン領域を有する少なくとも２つのパスゲート・トランジスタを含み、パスゲート・トランジスタの各々は、分離したデータストレージ・キャパシタに直列に接続する第２のソース／ドレイン領域をさらに含む。
【００１２】
列回路を含む画素センサ・セルを製造するための特定の設計構造体は、機械可読媒体内に記録され、トランスファゲート・トランジスタの第１のソース／ドレイン領域に直列に結合したフォトダイオードを含む。設計構造体はさらに、トランスファゲート・トランジスタの第２のソース／ドレイン領域に直列に結合した浮遊拡散部も含む。設計構造体はさらに、浮遊拡散部に接続したソースフォロア・トランジスタのゲートを通じて浮遊拡散部に結合した列回路出力を含み、ソースフォロア・トランジスタは、そのソース／ドレイン領域が列回路出力を提供する行選択トランジスタに直列に結合している。設計構造体はさらに、列回路出力に接続した列回路も含む。列回路は、列回路出力に並列に接続した第１のソース／ドレイン領域を有する少なくとも２つのパスゲート・トランジスタを含み、パスゲート・トランジスタの各々は、分離したデータストレージ・キャパシタに直列に接続する第２のソース／ドレイン領域をさらに含む。
【００１３】
列回路を含む画素センサ・セルを動作させるための特定の方法は、（１）トランスファゲート・トランジスタの第１のソース／ドレイン領域に直列に結合したフォトダイオードと、（２）トランスファゲート・トランジスタの第２のソース／ドレイン領域に直列に結合した浮遊拡散部と、（３）浮遊拡散部に接続したソースフォロア・トランジスタのゲートを通じて浮遊拡散部に結合した列回路出力であって、ソースフォロア・トランジスタは、そのソース／ドレイン領域が列回路出力を提供する行選択トランジスタに直列に結合する、列回路出力と、（４）列回路出力に接続した列回路であって、列回路は、列回路出力に並列に接続した第１のソース／ドレイン領域を有する少なくとも２つのパスゲート・トランジスタを含み、パスゲート・トランジスタの各々は、分離したデータストレージ・キャパシタに直列に接続する第２のソース／ドレイン領域をさらに含む、列回路と、を含む画素センサ・セルを準備するステップを含む。この特定の方法はさらに、分離したデータストレージ・キャパシタに、少なくとも、（１）トランスファゲート・トランジスタをオフにして、浮遊拡散部から第１の参照電荷及び第１の信号電荷を読み出し、（２）トランスファゲート・トランジスタをオンにして、浮遊拡散部から第２の参照電荷及び第１の信号電荷とは異なる第２の信号電荷を読み出すステップも含む。
【００１４】
本発明の目的、特徴及び利点は、以下に述べる「発明を実施するための形態」の文脈の中で理解される。「発明を実施するための形態」は、添付の図面を背景として理解され、これらの図面は、本開示の本質的な部分を形成する。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態による画素センサ・セルの概略的な回路レイアウト図を示し、図１に示される特定の画素センサ・セルは一般に当該分野において従来のものである。
【図２】図１に概略的な回路レイアウト図が示される画素センサ・セルと組み合わせて用いられる、本発明の実施形態による列回路の概略的な回路レイアウト図を示す。
【図３】本発明の実施形態による列回路を含む画素センサ・セルを動作させるための特定の方法に従うプロセス・ステップを説明する、プロセス・フロー図を示す。
【図４】本発明の実施形態による列回路を含む画素センサ・セルについての、高利得で狭いダイナミックレンジの条件及び低利得で広いダイナミックレンジの条件を例証する、雑音対信号のグラフを示す。
【図５】本発明によらない列回路を含む画素センサ・セルについてのダイナミックレンジ条件を例証する、平均測定信号対ＬＥＤ駆動電圧のグラフを示す。
【図６】本発明による列回路を含む画素センサ・セルについての強化されたダイナミックレンジ条件を例証する、平均測定信号対ＬＥＤ駆動電圧のグラフを示す。
【図７】半導体設計、製造、及び／又は検査で用いられる設計プロセスのフロー図を示す。
【発明を実施するための形態】
【００１６】
本発明は、列回路を含む画素センサ・セル、列回路を含む画素センサ・セルを製造するための設計構造体、及び列回路を含む画素センサ・セルを動作させる方法を含み、以下で述べる説明の文脈内で理解される。以下で述べる説明は上記の図面を背景として理解される。
【００１７】
図１は、本発明による画素センサ・セルの回路レイアウトの概略図を示し、図１に示された特定の画素センサは一般に従来技術である。
【００１８】
図１は、フォトダイオードＰＤを示し、その上に示されているのは、フォトダイオードＰＤ内で電荷を生成させる入射光ＩＲである。フォトダイオードＰＤの電気出力は、トランスファゲートＴＧトランジスタＴ１の第１のソース／ドレイン領域に接続される。トランスファゲートＴＧトランジスタＴ１のもう一方のソース／ドレイン領域は浮遊拡散部ＦＤに接続される。浮遊拡散部ＦＤには、リセットゲートＲＧトランジスタＴ２のソース／ドレイン領域及びソースフォロアＳＦトランジスタＴ３のゲートもまた接続される。リセットゲートＲＧトランジスタＴ２のもう一方のソース／ドレイン領域及びソースフォロアＳＦトランジスタＴ３の第１のソース／ドレイン領域は、供給電圧Ｖｄｄに接続される。ソースフォロアＳＦトランジスタＴ３の第２のソース／ドレイン領域は、行選択ＲＳトランジスタＴ４の第１のソース／ドレイン領域に接続される。行選択ＲＳトランジスタＴ４の残りのソース／ドレイン領域は、図１に回路レイアウトの概略図が示されている画素センサ・セルの出力信号をもたらす。
【００１９】
図２は、図１に回路レイアウトの概略図が示された画素センサ・セルに接続される、本発明の特定の実施形態による列回路を示す。図１及び図２に示されるように、図１の画素センサ・セルと図２の列回路とは、ノードＣＣ−ＯＵＴを介して接続される（すなわち、図２のＣＣ−ＯＵＴノードが図１の画素センサに接続される）。
【００２０】
図２において、列回路出力ＣＣ−ＯＵＴは、電流ミラーＣＭトランジスタＴ５の第１のソース／ドレイン領域に直列に接続した列イネーブルＣＥトランジスタＴ６のソース／ドレイン領域に接続される。電流ミラーＣＭトランジスタＴ５の第２のソース／ドレイン領域は、接地される。列回路出力ＣＣ−ＯＵＴにはバスも接続され、このバスには、相補的パスゲートとして意図される相補的なトランジスタが並列に結合されたペアであるｒｅｆ／ｒｅｆｂａｒ、ｓｉｇ／ｓｉｇｂａｒ、ｒｅｆ２／ｒｅｆ２ｂａｒ及びｓｉｇ２／ｓｉｇ２ｂａｒが接続される。上記の相補的トランジスタが並列に結合されたペアの各々の遠位端には、個別に指定されたキャパシタＣｒｅｆ、Ｃｓｉｇ、Ｃｒｅｆ２又はＣｓｉｇ２が接続される。
【００２１】
図１及び図２の概略的な回路レイアウト図に示された特定のフォトダイオードＰＤ、トランジスタＴ１−Ｔ６、並列に結合された相補的トランジスタのペアであるｒｅｆ／ｒｅｆｂａｒ、ｓｉｇ／ｓｉｇｂａｒ、ｒｅｆ２／ｒｅｆ２ｂａｒ及びｓｉｇ２／ｓｉｇ２ｂａｒ、並びにキャパシタＣｒｅｆ、Ｃｓｉｇ、Ｃｒｅｆ２及びＣｓｉｇ２は、その他の点では半導体製造技術において一般に普通のものである。典型的には、フォトダイオードＰＤは、１立方センチメートル当たり１×１０１３から１×１０１７のｐドーパント原子を含むｐドーパント濃度を有するｐ型半導体基板内の、１立方センチメートル当たり５×１０１５から５×１０１７のｎドーパント原子を含むドーパント濃度を有するｎ型フォトダイオードで構成される。代替的なドーパント極性及び濃度もまた、本発明の実施形態の文脈で用いることができる。
【００２２】
当業者には理解されるように、図１の回路レイアウト図を有する画素センサ・セル、及び図２に回路レイアウト図が示されている列回路で構成され、かつ、それらを含む複合電気回路は、図３の概略的なプロセス・フロー図を背景として理解される。
【００２３】
図３の概略的なプロセス・フロー図（すなわち、これは、図１及び図２にその概略的な回路レイアウト図が示されている複合電気回路において、可変の、強化されたダイナミックレンジ能力を提供する）の中の第１のプロセス・ステップ１０で、フォトダイオードＰＤ及び浮遊拡散部ＦＤの両方がリセットされる。そのようなフォトダイオードＰＤ及び浮遊拡散部ＦＤのリセットは、リセットゲートＲＧトランジスタＴ２及びトランスファゲートＴＧトランジスタＴ１を作動させることによって、フォトダイオードＰＤ上に蓄積された電荷を排除し、浮遊拡散部ＦＤを既知の電位にして、フォトダイオードＰＤを完全に空の状態にすることを意図する。フォトダイオードＰＤ及び浮遊拡散部ＦＤのリセットが完了した時点で、トランスファゲートＴＧトランジスタＴ１及びリセットゲートＲＧトランジスタＴ２の両方をオフにする。
【００２４】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ２０で、フォトダイオードＰＤが光で照射され、それにより、フォトダイオードＰＤ上で電荷が発生し、蓄積される。図１の概略的な回路レイアウト図で示される技術に一般に従う画素センサ・セルの場合、フォトダイオードＰＤの照射に付随してフォトダイオードＰＤ上で発生し蓄積される電荷の量は、典型的には約５電子から約３００００電子までの範囲となる。
【００２５】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ３０で、フォトダイオードＰＤはリセットせずに、浮遊拡散部ＦＤのみをリセットする。このような、フォトダイオードＰＤはリセットせずに浮遊拡散部ＦＤのみをリセットすることは、フォトダイオードＰＤ及び浮遊拡散部ＦＤのリセットについてプロセス・ステップ１０を背景として上で概略を述べたような方法で達成されるが、リセットゲートＲＧトランジスタＴ２のみを作動させ使用し、トランスファゲートＴＧトランジスタＴ１は作動も使用もしない。
【００２６】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ４０で、浮遊拡散部ＦＤ上の電位値を、リセットの後、トランスファゲートＴＧトランジスタＴ１がオフの状態で、キャパシタＣｒｅｆ上に第１の参照電圧として読み出す。
【００２７】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ５０で、フォトダイオードＰＤからの電荷が浮遊拡散部ＦＤに一部転送される。このようなフォトダイオードＰＤから浮遊拡散部ＦＤへの電荷の部分的な転送は、トランスファゲートＴＧトランジスタＴ１に対して異なる動作電圧（すなわちＴＧＨｉ）を使用することで達成することができる。このような異なる動作電圧は、この特定の実施形態の文脈において、図１の画素センサ・セルの異なるダイナミックレンジの選択肢を指定するために用いることができる。
【００２８】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ６０で、フォトダイオードＰＤから浮遊拡散部ＦＤに新たに転送された電荷は、浮遊拡散部の電圧の変化をもたらす。この浮遊拡散部電圧を、トランスファゲートＴＧトランジスタＴ１をオンにしている間に、キャパシタＣｓｉｇ２上に第２の信号として読み出す。
【００２９】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ７０で、トランスファゲートＴＧトランジスタＴ１をオフにする。
【００３０】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ８０で、浮遊拡散部ＦＤの電圧値を、トランスファゲートＴＧトランジスタＴ１がオフの状態で、キャパシタＣｓｉｇ上に第１の信号として読み出す。
【００３１】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ９０で、トランスファゲートＴＧトランジスタＴ１及びリセットゲートＲＧトランジスタＴ２をオンにして、フォトダイオードＰＤ及び浮遊拡散部ＦＤを再びリセットする。
【００３２】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ１００で、リセットゲートＲＧトランジスタＴ２をオフにする。
【００３３】
図３の概略的なプロセス・フロー図の中の次のプロセス・ステップ１１０で、浮遊拡散部ＦＤ上の電圧値を、トランスファゲートＴＧトランジスタＴ１がオンの状態で、キャパシタＣｒｅｆ２上に第２の参照キャパシタンスとして読み出す。
【００３４】
図３の概略的なプロセス・フロー図の中の上記のプロセス・ステップの結果として、キャパシタＣｒｅｆ上では第１の参照電圧、キャパシタＣｓｉｇ上では第１の信号電圧が得られ、これらは両方ともトランスファゲートＴＧトランジスタＴ１がオフの状態で、浮遊拡散部ＦＤから特定のキャパシタＣｒｅｆ又はＣｓｉｇ上に読み出されたものである。キャパシタＣｒｅｆ２上の第２の参照電圧及びキャパシタＣｓｉｇ２上の第２の信号電圧も図３の概略的なプロセス・フロー図の中の上記のプロセス・ステップの結果であり、これらは、トランスファゲートＴＧトランジスタＴ１がオンの状態で、浮遊拡散部ＦＤから特定のキャパシタＣｒｅｆ２又はＣｓｉｇ２上に読み出されたものである。
【００３５】
当業者には理解されるように、図３のプロセス・フロー図を背景として浮遊拡散部ＦＤから特定のキャパシタＣｒｅｆ、Ｃｓｉｇ、Ｃｒｅｆ２又はＣｓｉｇ２に電圧を「読み出す（reading）」ことは、行選択ＲＳトランジスタＴ４（図１中）をオンにし、ＣＥ列イネーブル・トランジスタＴ６（図２中）をオンにし、適切な相補的パスゲート・トランジスタ（Ｃｒｅｆ上に電位を読み出すためにはＲＥＦ及びＲＥＦＢＡＲ、Ｃｓｉｇ上に電位を読み出すためにはＳＩＧ及びＳＩＧＢＡＲ、等）をオンにすることによって、行われる。トランジスタＴ５には、当業者に通常知られているように、ノードＣＭに結合された電流ミラー回路から適宜バイアスがかけられる（典型的には、約１μｕＡから約１００μＡまでの電流がＴ５を通ることができるように、バイアスがかけられる）。
【００３６】
図３の概略的なプロセス・フロー図の中の上記のプロセス・ステップから、Ｖ（Ｃｓｉｇ）−Ｖ（Ｃｒｅｆ）及びＶ（Ｃｓｉｇ２）−Ｖ（Ｃｒｅｆ２）についての差動電圧を容易に測定し、決定することができる。従って、Ｖ（Ｃｓｉｇ）−Ｖ（Ｃｒｅｆ）差動電圧は、高利得、低雑音、及び狭いダイナミックレンジを与える、通常の低雑音相関二重サンプリング法の結果である。この特定のデータセットは、フォトダイオード上の低レベルの電荷に対して最適な高利得を得るために、低キャパシタンスの浮遊拡散部ＦＤを必要とする。Ｖ（Ｃｓｉｇ２）−Ｖ（Ｃｒｅｆ２）のデータセットは、無相関二重サンプリングモードに対応し、これは、浮遊拡散部ＦＤのキャパシタンスをトランスファゲートＴＧトランジスタＴ１のキャパシタンスの値の分だけ有効に増大させて、比較的低利得の、広いダイナミックレンジを与える。この特定の第２のデータセットはまた、トランスファゲートＴＧトランジスタＴ１の可能な特定のバイアス（すなわちＴＧＨｉ）によって、浮遊拡散部電圧のレベルシフトを与えることもできる。
【００３７】
上記の実施形態及び本発明について大局的に捉えるには、実際的な例が役立つ。そのような実際的な例として、フォトダイオードＰＤ上に２０電子の信号があることを想定することができる。さらに、浮遊拡散部ＦＤキャパシタンスを１フェムトファラドと想定することができる。フォトダイオードＰＤの電荷である２０電子が浮遊拡散部上に転送されると、浮遊拡散部ＦＤ上の電圧の変化は、２０電子×１．６×１０−１９クーロン毎電子／１×１０−１５ファラド＝３ｍＶとなることが観測され、これは、従来のソースフォロア回路で分解可能（resolvable）であり、キャパシタＣｓｉｇ及びＣｒｅｆ上の電位間の差として測定することができる。さらに、標準的な増幅回路は約１ボルトのダイナミックレンジを有することができるものと想定することができ、これは１フェムトファラドの浮遊拡散部ＦＤキャパシタンスを含む上記の数学的解析の文脈において、Ｃｓｉｇ及びＣｒｅｆを用いて約６２５０電子を分解する（resolve）能力を提供する。
【００３８】
さらなる例として、電荷が２０，０００電子のフォトダイオードを想定すると、さらに、１フェムトファラドの浮遊拡散部ＦＤキャパシタンス及び２．５フェムトファラドのトランスファゲートＴＧトランジスタＴ１キャパシタンス（トランスファゲートＴＧトランジスタＴ１がオンの場合）を想定することができる。１フェムトファラドの浮遊拡散部ＦＤのみを考慮すると、２００００電子の電荷は、浮遊拡散部上で２００００×１．６×１０−１９クーロン毎電子／１×１０−１５ファラド＝３．２Ｖの電圧の変化をもたらすことになる。これは、標準的な３．３ボルト技術の増幅器が動作できる範囲を超えている。しかしながら、浮遊拡散部ＦＤの電荷をキャパシタンスＣｓｉｇ２上に読み出すときに２．５フェムトファラドのトランスファゲートＴＧトランジスタＴ１キャパシタンスを１フェムトファラドの浮遊拡散部ＦＤキャパシタンスに含めた場合、正確に測定できる電子電荷の数の３．５倍の増大を実現することができる。従って、この例では、Ｃｓｉｇ２及びＣｒｅｆ２上で測定される電圧差は、２０００×１．６×１０−１９クーロン毎電子／３．５×１０−１５ファラド＝０．９１Ｖとなる。
【００３９】
図４は、上記の例による列回路を含む画素センサ・セルについての雑音特性（すなわち雑音対信号）のプロットを示す。図４は、低利得雑音ＬＧＮ及び高利得雑音ＨＧＮを示し、これらはいずれも読み出しチェーンの雑音と組み合わされた電子の数の平方根として求められる。図４はまた、低利得リセット雑音ＬＧＲＮ（ボルツマン定数と、温度と、浮遊拡散部ＦＤ及びトランスファゲートＴＧトランジスタの総計のキャパシタンスとの積の平方根（すなわち、ｓｑｒｔ（ｋＴ（Ｃｆｄ＋Ｃｔｇ））として求められる）と、トランスファゲートＴＧトランジスタ・キャパシタンスが存在しない、対応する高利得リセット雑音ＨＧＲＮ（ｓｑｒｔ（ｋＴＣｆｄ））とを示す。
【００４０】
図５は、本発明の方法に従って動作する列回路を含まない、従来（すなわち高利得）モードで動作するＣＭＯＳ画像センサについての、発光ダイオード（ＬＥＤ）駆動電圧に対する平均応答のグラフを示す。図５のグラフに示されるように、ＬＥＤ電圧約１．８Ｖまでは信号は光応答の正確な尺度となり、その電圧を超えると応答は非線形になる。
【００４１】
図６は、本発明の方法に従ってその低利得モードで動作する列回路を含むＣＭＯＳ画像センサについての、ＬＥＤ駆動電圧に対する平均測定応答のグラフを示す。図６に示されるように、信号の識別は１．５Ｖと３．８Ｖとの間で許容可能であり、これを高利得モードと組み合わせた場合、０Ｖから３．８Ｖまでの測定が可能となる。
【００４２】
より詳細には上記の実施形態は、より一般的には本発明は、実施形態及び本発明に対する幾つかの拡張及び強化が存在し得ることを企図する。特に、浮遊拡散部ＦＤキャパシタンスは例示した１フェムトファラド未満までもっと低くすることができるので、従って、狭いダイナミックレンジ領域におけるＣＭＯＳ画像センサの感度を高めることができる。
【００４３】
その上、トランスファゲートＴＧトランジスタＴ１キャパシタンスを増大させることもできるので、そのため、総計の浮遊拡散部ＦＤ及びトランスファゲートＴＧトランジスタＴ１キャパシタンス比がより高くなり、ＣＭＯＳ画像センサについて、広いダイナミックレンジにおける感度がより低くなることになる。
【００４４】
さらに、上で示唆したように、トランスファゲートＴＧトランジスタ作動電圧に対して特定の中間的な値（すなわちＴＧＨｉ）を使用することは、後段の増幅器において浮遊拡散部の電荷又は電位が存在することになる差を提供することになる、レベルシフタとしての使用が企図されるものであり得る。
【００４５】
回路レイアウト図及び回路の動作の観点から、実施形態及び本発明は、増幅器に対する参照信号の初期読み出しを提供することによって、４つのキャパシタＣｒｅｆ、Ｃｓｉｇ、Ｃｒｅｆ２及びＣｓｉｇ２よりも少ないが少なくとも２つのキャパシタ、或いは、少なくとも３つのキャパシタを使用することも企図する。
【００４６】
これもまた回路レイアウト図及び回路の動作の観点から、実施形態及び本発明は、図１に示された概略的な回路レイアウト図の画素センサ・セル以外の画素センサ・セル（すなわち、図２に示される概略的な回路レイアウト図の列回路内に含まれるトランジスタとして含まれることが意図されない、４つのトランジスタを有する）の使用を企図する。従って、実施形態及び本発明は、画素センサ・セル内にトランスファゲートＴＧトランジスタＴ１及び浮遊拡散部ＦＤが適切に含まれるという条件で、４つより多く、かつ少なくとも７つまでのトランジスタを有する画素センサ・セルに対して応用できることも企図する。
【００４７】
回路設計の観点から、本発明は、共有画素構成（すなわち、２つの画素が、例えば、１つのリセットゲートＲＧトランジスタ、１つのソースフォロアＳＦトランジスタ、及び１つの行選択ＲＳトランジスタを備えて使用するが、２つ又は４つのトランスファゲートＴＧトランジスタを備えて使用する、同じ浮遊拡散部を共有するが、）の使用も企図する。本発明は、行選択トランジスタが排除されたスイッチ・レール構成も企図する（すなわち、非共有型は３つのトランジスタを含み、２共有型は２つのトランスファゲート・トランジスタを含めて４つのトランジスタを含み、４共有型は４つのトランスファゲート・トランジスタを含めて６つのトランジスタを含む）。
【００４８】
さらに、本発明による列回路構成は、他の多くの普通のＣＭＯＳ画素センサ構成に適用することができる。本発明による列回路は、非共有の４Ｔ画素センサ・セルのみならず、共有画素センサ・セル構成（２共有トランジスタ、４共有トランジスタ）にも用いることができる。本発明による列回路は、行選択トランジスタと共に用いることもでき、又はスイッチ・レール構成と共に用いることもできる（両方とも共有及び非共有である）。本発明による列回路は、一般に、フォトダイオード／フォトゲート内の電荷が電荷を電圧に変換するために浮遊拡散部に転送されることに依拠する画素センサ・セル構成と共に用いることができる。
【００４９】
図７は、例えば、半導体の設計、製造及び／又は検査に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、設計されるＩＣの種類に応じて変更することができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００と異なっていてもよい。設計構造体９２０は、好ましくは、設計プロセス９１０への入力であり、ＩＰプロバイダ、コア・デベロッパ又は他の設計会社からのものでもよく、又は設計フローのオペレータによって生成されてもよく、又は他のソースからのものでもよい。設計構造体９２０は、図１及び図２に示されるような本発明の実施形態を結線図又はＨＤＬすなわちハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃ、等）の形態で含む。
【００５０】
設計構造体９２０は、１つ又は複数の機械可読媒体上に収容することができる。例えば、設計構造体９２０は、図１及び図２に示されるような本発明の実施形態のテキスト・ファイル又は図形表示とすることができる。設計プロセス９１０は、好ましくは、図１及び図２に示されるような本発明の実施形態をネットリスト９８０に合成（又は変換）し、ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する、ワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、機械可読媒体の少なくとも１つに記録される。これは、回路についての設計仕様及びパラメータに応じてネットリスト９８０が１回又は複数回、再合成される、反復プロセスとすることができる。
【００５１】
設計プロセス９１０は、様々な入力、例えば、所与の製造技術（例えば、異なる技術ノードである３２ｎｍ、４５ｎｍ、９０ｎｍ等）についてのモデル、レイアウト及び記号表示を含めた、共通して用いられる素子、回路及びデバイスのセットを収容することができるライブラリ要素９３０、設計仕様９４０、特性データ９５０、検証データ９６０、設計規則９７０、及びテストデータ・ファイル９８５（これはテストパターン及びその他の検査情報を含むことができる）からの入力を使用することを含むことができる。設計プロセス９１０はさらに、例えば、タイミング分析、検証、設計規則チェック、場所及びルートの操作等のような標準的な回路設計プロセスを含むことができる。集積回路設計の当業者であれば、本発明の範囲及び精神から逸脱することなく設計プロセス９１０で用いられる、可能な電子設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体は、いずれかの特定の設計フローに限定されるものではない。
【００５２】
設計プロセス９１０は、好ましくは、図１及び図２に示されるような本発明の実施形態を、何らかの付加的な集積回路設計又はデータと共に（該当する場合）、第２の設計構造体９９０に変換する。設計構造体９９０は、集積回路のレイアウト・データの交換のために用いられるデータ形式及び／又は記号データ形式で（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、又はこのような設計構造体を格納するためのいずれかの他の適切な形式で格納された情報）ストレージ媒体上に存在する。設計構造体９９０は、例えば、記号データ、マップ・ファイル、テストデータ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通じてのルーティング・データ、並びに図１及び図２に示されるような本発明の実施形態を生成するために半導体製造業者によって必要とされるその他のあらゆるデータのような情報を含むことができる。設計構造体９９０は、次に段階９９５に進むことができ、そこで、設計構造体９９０は、例えば、テープアウトに進み、製造のためにリリースされ、マスク会社にリリースされ、別の設計会社に送られ、顧客に返送される。
【００５３】
好ましい実施形態は、本発明を限定するものではなく、本発明を例証するものである。好ましい実施形態による列回路を含む画素センサ・セルの方法、材料、構造又は寸法に変更又は修正を加えることができ、それでもなお、本発明に従い、さらには添付の特許請求の範囲に従う、列回路を含む画素センサ・セル、それを製造するための設計構造体又はそれを動作させるための方法を提供することができる。
【符号の説明】
【００５４】
ＰＤ：フォトダイオード
ＦＤ：浮遊拡散部
Ｔ１〜Ｔ６：トランジスタ
ＴＧ：トランスファゲート
ＲＧ：リセットゲート
ＳＦ：ソースフォロワ
ＲＳ：行選択
ＣＥ：列イネーブル
ＣＭ：電流ミラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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