(57)【要約】      （修正有）【課題】高精度、低コストかつ低損失なデジタル制御ＩＣ及びそのデジタル制御ＩＣを利用したデジタル制御電源装置を提供する。【解決手段】電源主回路３に対して帰還制御を掛ける為のＡＤＣ４、比較器５、演算部７、ＤＰＷＭ８を制御回路２上に設ける。比較器５はＡＤＣ４がアナログ・デジタル変換したデジタル出力電圧情報と目標電圧情報とを対比し、その差分を誤差修正部１０に出力する。誤差修正部１０はその差分（エラー値情報）を参考に、電源主回路３の出力電圧Ｖｏｕｔが電源制御信号の分解能境界近傍の所定の範囲にこないように調整を行うことで誤差の蓄積が原因で起きる出力電圧Ｖｏｕｔの歪み（リミットサイクル振動）の発生を防止する。【選択図】図１
2010279134.tif 000002
【特許請求の範囲】
【請求項１】
電源主回路と、基準動作クロックによって動作する制御回路を有する電源装置であって、
前記制御回路は前記基準動作クロックに基づき前記電源主回路の出力するアナログ出力電圧情報をデジタル出力電圧情報として量子化し、前記デジタル出力電圧情報を用いて前記電源主回路に対して前記基準動作クロックの整数倍のパルス幅をもつカウンタ情報に基づき生成された電源制御信号によるパルス幅変調で前記電源主回路の出力電圧を制御する帰還回路を構成し、
前記制御回路は前記電源制御信号の分解能境界近傍の所定の範囲に前記デジタル出力電圧情報が含まれないように制御することを特徴とする電源装置。
【請求項２】
基準動作クロックによって動作し、アナログ出力電圧情報を入力信号とし、電源制御信号を出力信号とする電源装置の制御回路であって、
該制御回路は、前記電源制御信号の分解能境界近傍の所定の範囲にデジタル出力電圧情報が含まれないように制御し、
該制御回路はＡＤＣと、比較器と、演算部と、ＤＰＷＭを含む帰還回路を構成し、
前記基準動作クロックに基づき前記ＡＤＣは前記アナログ出力電圧情報を前記デジタル出力電圧情報に量子化し、
前記比較器は目標電圧情報と前記デジタル出力電圧情報との差分をエラー値情報として出力し、
前記演算部は前記エラー値情報に基づき制御量情報を前記ＤＰＷＭに出力し、
前記ＤＰＷＭは前記基準動作クロックの整数倍のパルス幅をもつカウンタ情報を基準として、前記制御量情報に従い前記電源制御信号を生成し出力することを特徴とする電源装置の制御回路。
【請求項３】
請求項２記載の電源装置の制御回路において、
更に前記エラー値情報に基づき前記目標電圧情報を補正する誤差修正部を有することを特徴とする電源装置の制御回路。
【請求項４】
請求項２記載の電源装置の制御回路において、
更に前記エラー値情報に基づき前記デジタル出力電圧情報を補正する誤差修正部を有することを特徴とする電源装置の制御回路。
【請求項５】
請求項２記載の電源装置の制御回路において、
更に前記エラー値情報に基づき前記演算部に入力される前記エラー値情報を補正する誤差修正部を有することを特徴とする電源装置の制御回路。
【請求項６】
請求項２記載の電源装置の制御回路において、
更に前記エラー値情報に基づき前記演算部の出力する前記制御量情報を補正する誤差修正部を有することを特徴とする電源装置の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置のデジタル制御方法、特に直流入力電圧を直流出力電圧に変換するＤＣＤＣコンバータ等の制御方法並びにそれを実行するデジタルＩＣに関する。
【背景技術】
【０００２】
電源装置とは、入力電力から所望の出力電圧を得るための電気回路を有する装置である。電源装置においても、デジタル制御が一般的になっているが、この電源装置のデジタル制御にあっては、最低でも２箇所で情報量の切捨てが発生する。一つは、アナログの出力電圧情報をデジタル信号に変換するアナログ・デジタル・変換（Ａｎａｌｏｇ  ｔｏ  Ｄｅｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）である。もう一つは、デジタルパルス幅変調（Ｄｉｇｉｔａｌ  ａｄｊｕｓｔｅｄ  Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ  Ｇｅｎｅｒａｔｏｒ：ＤＰＷＭ）である。
【０００３】
この２箇所での情報量切捨てが原因で、デジタル制御電源装置はリミットサイクルが形成され、出力電圧振動（リミットサイクル振動）が発生する。このリミットサイクルの形成を阻止するために以下の方策を採ることができる。ＡＤＣにより量子化された電圧幅をΔＶａｄｃ、ＤＰＷＭにより量子化された電圧幅をΔＶｐｗｍとした場合、
ΔＶａｄｃ≧ΔＶｐｗｍ  …  （式１）
とすると、リミットサイクル振動は発生しない。
【０００４】
しかし、ΔＶｐｗｍを小さくするためには、追加回路が必要となる。追加回路の付加により損失が大きくなる、コストが高くなる、と言ったデメリットが発生する。
【０００５】
特開平１０−１０９６５６号公報（特許文献１）ではリミットサイクル振動の抑圧手段が開示されている。この公報では、量子化誤差低減回路を用い、切り捨てる下位ビットの値を帰還させて、入力信号に加算することで切り捨てられる値の低減を図ることが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１０９６５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記特許文献１の方法では、式１の関係及び目標電圧によってはリミットサイクル振動が残る。
【０００８】
本発明の目的は、高精度、低コストかつ低損失なデジタル制御ＩＣ及びそのデジタル制御ＩＣを利用したデジタル制御電源装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１１】
本発明の代表的な実施の形態に関わる電源装置は、電源主回路と、基準動作クロックによって動作する制御回路を有し、この制御回路は基準動作クロックに基づき電源主回路の出力するアナログ出力電圧情報をデジタル出力電圧情報として量子化し、このデジタル出力電圧情報を用いて前記電源主回路に対して基準動作クロックの整数倍のパルス幅をもつカウンタ情報に基づき生成された電源制御信号によるパルス幅変調で電源主回路の出力電圧を制御する帰還回路を構成し、制御回路は電源制御信号の分解能境界近傍の所定の範囲にデジタル出力電圧情報が含まれないよう制御することを特徴とする。
【００１２】
本発明の代表的な実施の形態に関わる電源装置の制御回路は、基準動作クロックによって動作し、アナログ出力電圧情報を入力信号とし、電源制御信号を出力信号とし、この制御回路は、前記電源制御信号の分解能境界近傍の所定の範囲に前記デジタル出力電圧情報が含まれないように制御し、この制御回路はＡＤＣと、比較器と、演算部と、ＤＰＷＭを含む帰還回路を構成し、基準動作クロックに基づきＡＤＣはアナログ出力電圧情報をデジタル出力電圧情報に量子化し、比較器は目標電圧情報とデジタル出力電圧情報との差分をエラー値情報として出力し、演算部はエラー値情報に基づき制御量情報をＤＰＷＭに出力し、ＤＰＷＭは基準動作クロックの整数倍のパルス幅をもつカウンタ情報に基づき電源制御信号を生成し出力することを特徴とする。
【００１３】
この電源装置の制御回路は、更にエラー値情報に基づき目標電圧情報を補正する誤差修正部を有することを特徴としても良い。
【００１４】
この電源装置の制御回路は、更にエラー値情報に基づきデジタル出力電圧情報を補正する誤差修正部を有することを特徴としても良い。
【００１５】
この電源装置の制御回路は、更にエラー値情報に基づき演算部に入力されるエラー値情報を補正する誤差修正部を有することを特徴としても良い。
【００１６】
この電源装置の制御回路は、更にエラー値情報に基づき制御量情報を補正する誤差修正部を有することを特徴としても良い。
【００１７】
この電源装置の制御回路は、更にエラー値情報に基づき演算部の出力する制御量情報を補正する誤差修正部を有することを特徴としても良い。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１９】
本発明の代表的な実施の形態に関わる電源装置のデジタル制御ＩＣを用いることで、
ΔＶｐｗｍ＞ΔＶａｄｃであっても、ＤＰＷＭにより量子化されたレベルの上下の、ＡＤＣにより量子化されたレベルに目標電圧が設定されたとき、目標電圧情報がＡＤＣにより量子化されたレベルを回避するようになっている。これによりエラー値情報の潜伏状態を回避でき、エラー値情報に起因する大きなリミットサイクル振動は発生しない。以上の効果により、出力電圧の制御精度が上がり、さらにΔＶｐｗｍを小さくするための、追加回路が不要となるため損失は小さくなり、コストも抑えられる。
【００２０】
これにより、高精度、低コストかつ低損失なデジタル制御ＩＣ及びそのデジタル制御ＩＣを利用したデジタル制御電源装置を実現することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明に関わるデジタル制御ＩＣ、及びそれを適用した電源装置の構成を表すブロック図である。
【図２】本発明に関わる出力電圧に換算したＡＤＣの分解能とＤＰＷＭの分解能と目標電圧情報の不感帯の一例を示す概念図である。
【図３】本発明に関わる不感帯に目標電圧情報が存在した場合の波形図である。
【図４】本発明に関わる不感帯から目標電圧情報を回避した場合の波形図である。
【図５】本発明の第１の実施の形態に関わる誤差修正部及び加算器の動作を中心とする電源装置のタイミングチャートである。
【図６】本発明の第１の実施の形態の変形例の構成を表すブロック図である。
【図７】本発明の第１の実施の形態の更に別の変形例の構成を表すブロック図である。
【図８】本発明の第１の実施の形態の更に別の変形例の構成を表すブロック図である。
【図９】本発明の第１の実施の形態の更に別の変形例の構成を表すブロック図である。
【図１０】本発明の第１の実施の形態の更に別の変形例の構成を表すブロック図である。
【図１１】本発明の第２の実施の形態に関わる誤差修正部及び加算器の動作を中心とする電源装置のタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下図を用いて本発明の実施の形態について説明する。
【００２３】
（第１の実施の形態）
図１は本発明に関わるデジタル制御ＩＣ２、及びそれを適用した電源装置１の構成を表すブロック図である。
【００２４】
この電源装置１はデジタル制御ＩＣ２及び電源主回路３より構成される。
【００２５】
電源主回路３は入力電圧Ｖｉｎを受け、適宜処理を加えた後で所望の出力電圧Ｖｏｕｔを出力する電源回路である。スイッチング電源等各種種類があるが、本発明においては制御対象として存在し、電源主回路３の方式は問わない。ただし、デジタル制御ＩＣ２に対して、アナログ出力電圧情報Ｖｏｕｔ＿Ａを出力できること、及びデジタル制御ＩＣ２からの電源制御信号Ｖｐｗｍを受け、適宜調整できることが必要である。
【００２６】
また、図の符号ではアナログ出力電圧情報Ｖｏｕｔ＿Ａと出力電圧Ｖｏｕｔは別の信号として取り扱っているが、同じものを双方に出力してもよい。この２つの関係をどうするかは設計事項である。
【００２７】
デジタル制御ＩＣ２は電源主回路３を制御するための電源制御回路を含むデジタル制御ＩＣである。デジタル制御ＩＣ２はＡＤＣ４、比較器５、目標電圧生成部６、演算部７、デジタルパルス幅変調器（以下ＤＰＷＭ）８、カウンタ９、誤差修正部１０、加算器１１を含んで構成される。これらの構成部材は、図示しない基準動作クロックを基準に動作する。
【００２８】
ＡＤＣ４は、電源主回路３から出力されるアナログ出力電圧情報Ｖｏｕｔ＿Ａをデジタル形式に変換するアナログ・デジタル変換器（ＡＤＣ）である。この変換に際して、誤差の「丸め」が行われるが、これが「情報量の切捨て」に当たる。このデジタルデータに変換後の値、デジタル出力電圧情報Ｖｏｕｔ＿Ｄを比較器５に出力する。
【００２９】
比較器５はＡＤＣ４の出力（デジタル出力電圧情報Ｖｏｕｔ＿Ｄ）と加算器１１の出力を対比する比較器である。この二つの入力の誤差がエラー値情報ｅｒｒ＿Ｄとして出力される。出力先は演算部７と誤差修正部１０である。
【００３０】
目標電圧生成部６は電源主回路３が出力する電圧値を定義する回路である。目標電圧生成部６の出力は加算器１１を経由して比較器５に入力されるためデジタル値である。この目標電圧生成部６の出力が目標電圧情報Ｖｒｅｆである。
【００３１】
演算部７は比較器５より受け取ったエラー値情報ｅｒｒ＿Ｄを元に、ＤＰＷＭ８を制御するための制御量情報Ｄｕｔｙを出力する演算回路である。
【００３２】
ＤＰＷＭ８はカウンタ９の出力を基準として、電源主回路３に対して出力の制御を行う電源制御信号Ｖｐｗｍを出力するデジタル制御回路である。
【００３３】
カウンタ９はＤＰＷＭ８の出力（電源制御信号Ｖｐｗｍ）の基準と成るカウンタ情報ＣＮＴを出力するカウンタ回路である。このカウンタ９は図示しない基準動作クロックのｎカウント目（ｎ：１以上の整数値）にカウンタ情報ＣＮＴを出力する。
【００３４】
誤差修正部１０は本発明の要部をなす回路である。比較器５より出力されるエラー値情報ｅｒｒ＿Ｄを受け取った後、誤差修正情報Ａｄｊを加算器１１に出力する、この誤差修正情報Ａｄｊの出力動作については後述する。
【００３５】
加算器１１は目標電圧生成部６の出力する目標電圧情報Ｖｒｅｆに対して誤差修正部１０が出力する誤差修正情報Ａｄｊを加算することで、比較器５での比較対象自体を補正する加算回路である。
【００３６】
上記のうち、ＡＤＣ４、比較器５、目標電圧生成部６、演算部７、ＤＰＷＭ８、カウンタ９は従来から存在する帰還回路であり、一方、誤差修正部１０及び加算器１１が本発明固有の事項である。
【００３７】
次に、この誤差修正部１０がどのように動作するか、図２ないし図４を用いて説明する。
【００３８】
図２は本発明に関わる出力電圧に換算したＡＤＣ４の分解能とＤＰＷＭ８の分解能と目標電圧情報Ｖｒｅｆの不感帯の一例を示す概念図である。また図３は、本発明に関わる不感帯に目標電圧情報Ｖｒｅｆが存在した場合の波形図であり、図４は本発明に関わる不感帯から目標電圧情報Ｖｒｅｆを回避した場合の波形図である。
【００３９】
電源主回路３をコントロールするＤＰＷＭ８の制御信号である制御量情報Ｄｕｔｙの分解能は１８ｍＶである。これは電源制御信号Ｖｐｗｍがクロックの整数倍のパルス幅を持つカウンタ情報に基づき生成されるためである。
【００４０】
一方、電源主回路３からの入力であるアナログ出力電圧情報Ｖｏｕｔ＿Ａを量子化したデジタル出力電圧情報Ｖｏｕｔ＿Ｄの分解能は０．３６ｍＶと小さい。これは、以降の処理をデジタルで行うため、高分解能であることがより好ましいためである。
【００４１】
既述の通り、ＤＰＷＭ８はカウンタ情報ＣＮＴに基づき、電源制御信号Ｖｐｗｍを生成・出力する。そしてカウンタ情報ＣＮＴは基準動作クロックの整数倍である。すなわち、基準動作クロックで量子化を行うＡＤＣ４の分解能は０．３６ｍＶであり、一方カウンタ情報ＣＮＴで電源制御信号Ｖｐｗｍを生成するＤＰＷＭ８の分解能は１８ｍＶ（＝０．３６ｍＶの５０倍）である。この分解能のギャップによって問題が生じる。なお制御量情報Ｄｕｔｙの分解能、デジタル出力電圧情報Ｖｏｕｔ＿Ｄの分解能はそれぞれ設計事項であり、実際の製品によって分解能は相違する。
【００４２】
まず以下でも頻出する「不感帯」について定義する。「不感帯」とはカウンタ情報ＣＮＴに基づいて動作するＤＰＷＭ８の分解能での次クロック「境界」近傍である。すなわちこの「境界」を越えるまではＤＰＷＭ８の出力はカウンタ情報ＣＮＴ×ｎ分のパルス幅を持っているのに対し、この「境界」を越えるとカウンタ情報ＣＮＴ×（ｎ＋１）分のパルス幅を持つこととなる。この「境界」の前後の所定の範囲を「不感帯」と定義する。図２はこの不感帯を視覚的に表している。なお、この不感帯は制御対象の電源主回路３や、電源主回路３の出力するＶｏｕｔの電圧によっても変化する設計事項である。
【００４３】
目標電圧情報Ｖｒｅｆが不感帯に存在した場合、一定の回数、電源制御信号Ｖｐｗｍが入力されるまでは電源主回路３の出力電圧Ｖｏｕｔは一定を保つ。しかし、この間、エラー値情報ｅｒｒ＿Ｄの蓄積が発生する。一定量以上エラー値情報ｅｒｒ＿Ｄの誤差の蓄積（図３最下段のΣｅｒｒ）が大きくなると、ＤＰＷＭ８の出力がカウンタ情報ＣＮＴ×ｎ分のパルス幅からカウンタ情報ＣＮＴ×（ｎ＋１）分のパルス幅に変化する。デジタル制御を行っている関係上、カウンタ情報ＣＮＴ×ｎ分のパルス幅とカウンタ情報ＣＮＴ×（ｎ＋１）分のパルス幅の中間のパルス幅を取ることはできない。
【００４４】
このため、電源制御信号Ｖｐｗｍのパルス幅が変化する点で、図３のように電源主回路３の出力電圧Ｖｏｕｔも大きくひずむ。図３では電源制御信号Ｖｐｗｍの３パルス目でパルス幅が大きく変化し、電源主回路３の出力電圧Ｖｏｕｔの出力変動が、エラー値情報ｅｒｒ＿Ｄの誤差が収束する電源制御信号Ｖｐｗｍの６−７パルス目まで続くことになる。しかしこのような電源主回路３の出力電圧Ｖｏｕｔの出力変動は「入力電力から所望の出力電圧を得る」という電源回路の動作としては不適切なものといわざるを得ない。
【００４５】
図３のような大きな歪みは、カウンタ情報ＣＮＴを基準に量子化されるＤＰＷＭ８の出力レベル近傍上下に近いほど断続的に発生する。従って、この大きな歪みが発生しない範囲で不感帯を設定するのが、不感帯を設ける理由である。そして、本発明の実施の形態では、不感帯の範囲に、目標電圧情報Ｖｒｅｆが位置しないように制御する。
【００４６】
すなわち、図４で表すとおり、本発明ではエラー値情報ｅｒｒ＿Ｄが不感帯に位置しないようにエラー値情報ｅｒｒ＿Ｄを大きくする。目標電圧情報Ｖｒｅｆが不感帯に存在するか否かは、エラー値情報ｅｒｒ＿Ｄを取得することで確認できる。すなわち、図２でも分かるとおりエラー値情報ｅｒｒ＿Ｄの分解能は０．３６ｍＶであり、ＤＰＷＭ８の分解能（１８ｍＶ）と比較すると小さい。従って、エラー値情報ｅｒｒ＿Ｄの表現は「現在の電圧レベルから、○○○分解能分上げる（下げる）」という表現にするのがよく、これが流用できるためである。
【００４７】
エラー値情報ｅｒｒ＿Ｄが不感帯に位置すると、誤差修正部１０は不感帯から外れるように誤差修正量情報Ａｄｊを出力し、加算器１１が目標電圧情報Ｖｒｅｆの出力と誤差修正量情報Ａｄｊを演算する。
【００４８】
エラー値情報ｅｒｒ＿Ｄが大きく動く以上、エラー値情報ｅｒｒ＿Ｄの誤差の蓄積であるΣｅｒｒも常時大きく動くこととなる。しかし、電源制御信号Ｖｐｗｍのパルス毎にエラー値情報ｅｒｒ＿Ｄは正から負またはその逆に振れ続けることとなるため、結果Σｅｒｒは常時変化し続ける。これにより電源主回路３の出力電圧Ｖｏｕｔも図４に示すとおり、常時変化することとなるが、これにより、Σｅｒｒに情報が蓄積することは無い。結果、その変化量は図３に比して小さくなる。これにより、電源回路としての実用に耐えることが可能となる。
【００４９】
なお、誤差修正を行う必要が無い場合（エラー値情報ｅｒｒ＿Ｄ＝０の場合）を不感帯とするか否かは設計事項である。
【００５０】
また、次の図５もそうであるが、所定の回数に達しない間は、不感帯にエラー値情報ｅｒｒ＿Ｄが存在していたとしても、修正を行うことなくそのまま処理するようにする変形例も考えられるだろう。
【００５１】
具体的に誤差修正部１０及び加算器１１がどのように動くかについて図５を用いて説明する。図５は本発明に関わる誤差修正部１０及び加算器１１の動作を中心とする電源装置１のタイミングチャートである。なお、本図においては目標電圧生成部６の出力は９９９固定である。
【００５２】
図中のタイミング（ａ）（ｂ）では、特に誤差修正部１０は動作しておらず誤差修正量情報Ａｄｊは０である。また、開始時点ではＡＤＣ４の出力する出力電圧情報Ｖｏｕｔ＿Ｄは１０００であり、エラー値情報ｅｒｒ＿Ｄは１となる。すなわち、上述で説明したΣｅｒｒが蓄積される状況にあるといえる。
【００５３】
しかし、所定のトリガーによりタイミング（ｂ）と（ｃ）の間で、不感帯から目標電圧情報Ｖｒｅｆを避ける要請が発生すると誤差修正部１０は誤差修正量情報Ａｄｊとして−１０を出力する。これに伴い加算器１１は目標電圧情報の値９９９に誤差修正量情報Ａｄｊの値−１０を加算し９８９を比較器５に対し出力するようになる。（タイミング（ｃ））。
【００５４】
これにより、比較器５の対比対象は加算器１１の出力９８９と出力電圧情報Ｖｏｕｔ＿Ｄの１０００となる。従って、比較器５はエラー値情報ｅｒｒ＿Ｄとして、１１を出力するようになる。
【００５５】
これを受けて、演算部７を経由後、ＤＰＷＭ８は電源制御信号Ｖｐｗｍを出力する（タイミング（ｄ））。しかし、電源制御信号Ｖｐｗｍは分解能が低く、パルス幅の調整を１８ｍＶ単位でしか行えない（図２参照）。従って、電源主回路３は短いパルス幅の電源制御信号Ｖｐｗｍを受けて、電圧を落とすこととなる。この結果、ＡＤＣ４の変換後の値、すなわち出力電圧情報Ｖｏｕｔ＿Ｄも大きく変化し、９５０の値をとることとなる。
【００５６】
この結果、比較器５の対比対象は加算器１１の出力９８９と出力電圧情報Ｖｏｕｔ＿Ｄの９５０となる。従って比較器５の出力するエラー値情報ｅｒｒ＿Ｄは−３９を出力する（タイミング（ｄ）と（ｅ）の間）。これにより、出力電圧を向上させるために、電源制御信号Ｖｐｗｍのパルス幅は大きくなり、出力電圧情報Ｖｏｕｔ＿Ｄは１０００に戻る（タイミング（ｅ））。
【００５７】
次のタイミング（ｆ）では、図面上では出力電圧情報Ｖｏｕｔ＿Ｄは１０００のままである。これは明細書添付の図の表現上の限界によるものであり、実際にはこのタイミング（ｆ）は複数回続くことになる。この理由は以下のためである。
【００５８】
すなわち本実施の形態では、目標電圧生成部６の出力は９９９である。これを出力するためには出力電圧情報Ｖｏｕｔ＿Ｄが９５０を１回、１０００を４９回出す必要がある。これは以下の式によって理解できると思う。
【００５９】
（１０００×Ａ＋９５０×Ｂ）／５０  ＝  ９９９  ・・・  （式２）
この式２の変数Ａを４９、変数Ｂを１とすると右辺の９９９を満たすことが可能となる。この変数の値の確定は誤差修正部１０によって求められる。
【００６０】
図面上ではタイミング（ｄ）から（ｇ）までの期間（＝電源制御信号Ｖｐｗｍが３回出力される期間）を１セットとして、タイミング（ｇ）から（ｊ）までの期間それぞれで、出力電圧情報Ｖｏｕｔ＿Ｄの出力１０００と９５０の回数比率が２：１に成っている。しかし、実際には電源制御信号Ｖｐｗｍが５０回出力される間に、出力電圧情報Ｖｏｕｔ＿Ｄの出力１０００と９５０の回数比率が４９：１とならなければ目標電圧生成部６の出力である「９９９」は達成できないので、この点には留意されたい。
【００６１】
この出力電圧情報Ｖｏｕｔ＿Ｄの構成比率を参考に動的に誤差修正量Ａｄｊを定めることも誤差修正部１０には求められる。図上ではタイミング（ｃ）直前で、誤差修正量情報Ａｄｊが０からー１０に変更されているがこれはその一環である。
【００６２】
以上のような構成を取り不感帯を設け、これを回避するように電源主回路３の出力電圧Ｖｏｕｔを制御することで、出力電圧Ｖｏｕｔに大きな歪みが乗ることを回避することが可能となる。
【００６３】
なお本実施の形態を適宜変更したものも、本発明の所定に含まれる。例えば以下のようなものである。
【００６４】
図６は本発明の第１の実施の形態の変形例の構成を表す図である。この形態では、加算器１１の代わりに加算器１２が含まれる。また、それに伴い誤差修正部１０が誤差修正部１０−２に置き換わる。
【００６５】
この加算器１２はＡＤＣ４と比較器５の間に挿入される。この加算器１２はＡＤＣ４の出力Ｖｏｕｔ＿Ｄと誤差修正部１０−２の出力である誤差修正量情報Ａｄｊ２を加算する。本形態では、この加算器１２の出力と目標電圧生成部６の出力である目標電圧情報Ｖｒｅｆを比較器５で対比する。
【００６６】
すなわち誤差修正の対象が、目標電圧情報Ｖｒｅｆからデジタル出力電圧情報Ｖｏｕｔ＿Ｄに置き換わっても同様の処理が行えることを表す。
【００６７】
図７は本発明の第１の実施の形態の更に別の変形例の構成を表す図である。この形態では、加算器１１の代わりに加算器１３が含まれる。また、それに伴い誤差修正部１０が誤差修正部１０−３に置き換わる。
【００６８】
この加算器１３は比較器５と演算部７の間に挿入される。この加算器１３は比較器５の出力するエラー値情報ｅｒｒ＿Ｄと誤差修正部１０−３の出力である誤差修正量情報Ａｄｊ３を加算する。この加算器１３の出力を演算部７に入力することによっても、電源制御信号Ｖｐｗｍの制御を図１同様に行うことが可能となる。
【００６９】
図８は本発明の第１の実施の形態の更に別の変形例の構成を表す図である。この形態では、加算器１１の代わりに加算器１４が含まれる。また、それに伴い誤差修正部１０が誤差修正部１０−４に置き換わる。
【００７０】
加算器１４は演算部７とＤＰＷＭ８の間に挿入される。この加算器１４は演算部７の出力である制御量情報Ｄｕｔｙと誤差修正部１０−４の出力である誤差修正量情報Ａｄｊ４を加算する。この加算器１４の出力をＤＰＷＭ８に入力することで電源制御信号Ｖｐｗｍの制御を図１同様に行うことが可能となる。
【００７１】
また、ここまでは特定のモジュールの出力を誤差修正部の出力と加算することで電源制御信号Ｖｐｗｍの制御を行っていた。しかし、誤差修正部の出力を特定のモジュールに入力し、該モジュールの出力自体を修正することも考えられる。図９は本発明の第１の実施の形態の更に別の変形例の構成を表す図である。この形態では、加算器を用いない。また誤差修正部１０は誤差修正部１０−５に、演算部７は演算部７−５に置き換えられている。
【００７２】
演算部７−５は、誤差修正部１０−５から出力される誤差修正量情報Ａｄｊ５を制御量情報Ｄｕｔｙ２のパラメータとする点で図１と相違する。
【００７３】
すなわち比較器５からの出力であるエラー値情報ｅｒｒ＿Ｄが誤差修正部１０−５に入力される。このエラー値情報ｅｒｒ＿Ｄを用いて誤差修正部１０−５は誤差修正量情報Ａｄｊ５を演算部７−５に対して出力する。
【００７４】
図１０は本発明の第１の実施の形態の更に別の変形例の構成を表す図である。この形態も、加算器を用いない。誤差修正部１０は誤差修正部１０−６に、目標電圧生成部６は目標電圧生成部６−６に置き換えられている。
【００７５】
目標電圧生成部６と異なり、この目標電圧生成部６−６は、誤差修正部１０−６の出力である誤差修正量情報Ａｄｊ６によって出力電圧が変化する構成を取る。この出力電圧が目標電圧情報Ｖｒｅｆ６である。
【００７６】
図１では加算器１１に出力する値を変化することで比較器５の比較対象を変えていたが、本図では、目標電圧生成部６−６の出力自体を変えることで、同様の効果を得ることができる。
【００７７】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００７８】
電源装置は所望の出力電圧を負荷回路に対して出力する。この電源装置に接続された負荷回路上の負荷は、一定の場合もあれば、状況によって変化する場合もある。
【００７９】
本実施の形態ではこの負荷回路の変動にどのように応じるかを考慮する。なお、回路構成は図１と同じなので、ここでは回路上の挙動のみ説明を行う。
【００８０】
図１１は本発明の第２の実施の形態に関わる誤差修正部１０及び加算器１１の動作を中心とする電源装置のタイミングチャートである。
【００８１】
この図で、タイミング（ａ）から負荷変動の生した直後のタイミング（ｄ）までは第１の実施の形態のタイミング（ｄ）から（ｇ）と同様である。従って、図面上は１セットに３つの電源制御信号Ｖｐｗｍが含まれるが、第１の実施の形態同様、もっと多くの電源制御信号Ｖｐｗｍが含まれる可能性もある。
【００８２】
負荷変動が生じると（タイミング（ｄ）直前）、電源装置の出力に対応するデジタル出力電圧情報Ｖｏｕｔ＿Ｄも変化する。タイミング（ｄ）でデジタル出力電圧情報Ｖｏｕｔ＿Ｄの値が本来自発的に（＝分解能的に）取りえない９９０を取っているのはこのためである。
【００８３】
このように外部負荷（ここでは電源装置外の負荷）の変動によりデジタル出力電圧情報Ｖｏｕｔ＿Ｄの値が変動することで、当初想定していた不感帯自体が動く。すなわち、比較器５から出力されるエラー値情報ｅｒｒ＿Ｄが想定していない値をとり、Σｅｒｒに情報が蓄積する可能性が出てくるのである。本図においてはタイミング（ｄ）での負荷変動によりエラー値情報ｅｒｒ＿Ｄが１になるのがそれである。
【００８４】
この間、図３に示した大きなリミットサイクル振動が発生する可能性がある。図３のタイミング（ｄ）以降エラー値情報ｅｒｒ＿Ｄが１になってからの「大きなリミットサイクル振動が発生する可能性がある期間」はこれである。
【００８５】
このあと、誤差修正部１０で誤差修正量の導出を行う。その結果を誤差修正量情報として加算器１１に出力する。図上ではタイミング（ｈ）直前に、誤差修正量情報Ａｄｊが−１０から０に変化することで表されている。
【００８６】
これに伴い、比較器５に入力される目標電圧情報Ｖｒｅｆと誤差修正量情報Ａｄｊの加算値も変化する。タイミング（ｈ）直後に「誤差修正量情報反映後の比較器への入力信号」が９８９から９９９に変化するのがそれである。
【００８７】
これによりエラー値情報ｅｒｒ＿Ｄが９になる。これにより、ＤＰＷＭ８の制御対象（＝電源出力Ｖｏｕｔ）が不感帯からはずれることになる。
【００８８】
以降は、第１の実施の形態同様、デジタル出力電圧情報Ｖｏｕｔ＿Ｄが９９０と９４０を取る回数を導出し、それに従って第１の実施の形態同様に処理を行う。
【００８９】
このように、外部負荷の変動の発生等で電源装置の電源出力Ｖｏｕｔが変化した場合でも、本実施の形態の適用により、大きなリミットサイクル振動が発生することを防止することが可能となる。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【００９１】
本発明は、ＤＣＤＣコンバータをデジタル制御する場合に有効な方法及びその方法を実行するデジタル制御ＩＣに関して説明した。しかし、これだけにはとどまらず、デジタル制御を行うＡＣＤＣコンバータ、ＤＣＡＣコンバータなどにも適用可能である。
【符号の説明】
【００９２】
１…電源装置、２…デジタル制御ＩＣ、３…電源主回路、４…ＡＤＣ、
５…比較器、６、６−６…目標電圧生成部、７、７−５…演算部、８…ＤＰＷＭ、
９…カウンタ、
１０、１０−２、１０−３、１０−４、１０−５、１０−６…誤差修正部、
１１、１２、１３、１４…加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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