(57)【要約】【課題】  簡単な構成で、多彩な撮像シーケンスを実行可能なＣＭＯＳ固体撮像装置を提供する。【解決手段】  画素行列部１０Ａの各画素１０は、ＰＤと、ＦＤと、転送パルスＴＸｉに応じてＰＤの蓄積電荷をＦＤに転送する転送トランジスタと、リセットパルスＲＴｉに応じてＦＤをリセットするリセットトランジスタと、行選択パルスＳＬｉに応じて列信号線１１にＦＤの電圧を読み出す読出回路を含む。タイミングジェネレータ５０は、サブフレームの計時を繰り返し、指定された個数のサブフレームからなるフレームの切り換えを行う。垂直走査回路６０は、サブフレーム毎に、画素行列部１０Ａの各行へリセットパルスＲＴｉ、転送パルスＴＸｉおよび行選択パルスＳＬｉを供給するか否かを制御し、各サブフレームにおけるリセットパルスＲＴｉ、転送パルスＴＸｉのタイミングを制御する。【選択図】図１
2010004240.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を行列状に配列してなり、各画素が、受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、転送パルスが与えられることにより前記光電変換素子に蓄積された電荷を前記電荷蓄積部に転送する転送トランジスタと、リセットパルスが与えられることにより前記電荷蓄積部の電位をリセットするリセットトランジスタと、行選択パルスが与えられることにより画素列毎に設けられた列信号線に前記電荷蓄積部の電圧を読み出す読出回路とを各々含む画素行列部と、
一定時間長のサブフレームの計時を繰り返し、指定された個数のサブフレームからなるフレームの切り換えを行い、フレームを構成するサブフレーム毎に、前記画素行列部における各行の画素へリセットパルス、転送パルスおよび行選択パルスの各々を供給するか否かの制御を行うとともに、各サブフレームにおいて前記画素行列部の各行の画素へ供給するリセットパルス、転送パルスのタイミングを制御する駆動制御手段と
を具備することを特徴とするＣＭＯＳ固体撮像装置。
【請求項２】
前記駆動制御手段は、１フレーム内の指定されたサブフレームにおいて前記画素行列部の各画素から前記光電変換素子の受光量を示す画素信号の読み出しを行う場合に、そのサブフレームにおいて前記画素行列部の各行の画素にリセットパルス、転送パルスおよび行選択パルスを発生することを指示する第１のイネーブルパルスを発生するとともに、１フレーム内の指定されたサブフレームにおいて光電変換素子の蓄積電荷の消去を行う場合に、そのサブフレームにおいて前記画素行列部の各行の画素にリセットパルスおよび転送パルスを発生することを指示する第２のイネーブルパルスを発生するイネーブルパルス発生器と、
第１および第２のリセットパルスと第１および第２の転送パルスを発生するパルス発生器と、
前記第１のイネーブルパルスが与えられるのに応じて、前記画素行列部の各行の画素に対し、行選択パルスを与えるとともに、前記パルス発生器が発生する第１のリセットパルスおよび第１の転送パルスを与え、前記第２のイネーブルパルスが与えられるのに応じて、前記画素行列部の各行の画素に対し、前記パルス発生器が発生する第２のリセットパルスおよび第２の転送パルスを与える垂直走査回路とを具備することを特徴とする請求項１に記載のＣＭＯＳ固体撮像装置。
【請求項３】
前記サブフレームは、複数の水平走査期間に区切られており、
前記イネーブルパルス発生器は、指定されたサブフレームの指定された水平走査期間において前記第１のイネーブルパルスおよび第２のイネーブルパルスを各々発生することを特徴とする請求項２に記載のＣＭＯＳ固体撮像装置。
【請求項４】
前記パルス発生器は、各水平走査期間内の各々指定されたタイミングにおいて前記第１および第２のリセットパルスと前記第１および第２の転送パルスを各々発生することを特徴とする請求項３に記載のＣＭＯＳ固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、行列状に配列された複数の画素の各々において光電変換素子により得られた信号電荷を増幅して電気信号として出力するＣＭＯＳ固体撮像装置に関する。
【背景技術】
【０００２】
図１０は一般的なＣＭＯＳ固体撮像装置の構成例を示すものである。このＣＭＯＳ固体撮像装置は、複数の画素１０を行列状に配列してなるものであるが、図１０では図面が煩雑になるのを防止するため、１個の画素１０のみを図示している。１個の画素１０は、図示のように、ＰＤ（Photo Diode；フォトダイオード）１０１と、各々ＭＯＳ型トランジスタである転送トランジスタ１０２と、リセットトランジスタ１０３と、増幅トランジスタ１０４と、行選択トランジスタ１０５とにより構成されている。これらの各素子は、ｐ型半導体基板に形成されている。そして、図１０では、ＰＤ１０１、転送トランジスタ１０２およびリセットトランジスタ１０３についてはそれらの断面構造が図示され、増幅トランジスタ１０４および行選択トランジスタ１０５については回路シンボルを用いた図示がなされている。
【０００３】
図１０において、ＰＤ１０１は、ｐ型半導体基板に低濃度のｎ型不純物の埋め込み層を形成してなるものであり、受光量に応じた信号電荷を発生する光電変換素子である。転送トランジスタ１０２は、ソースがＰＤ１０１に接続され、ドレインがＦＤ（Floating Diffusion；浮遊拡散層）１０２ｄとなっている。この転送トランジスタ１０２は、ゲートに転送パルスＴＸが与えられることにより、ＰＤ１０１に蓄積された信号電荷をＦＤ１０２ｄに転送する。リセットトランジスタ１０３は、ソースが電源ＶＤＤに接続されており、ドレインがＦＤ１０２ｄとなっている。このリセットトランジスタ１０３は、ゲートにリセットパルスＲＴが与えられることにより、ＦＤ１０２ｄを電源ＶＤＤの電位にリセットする。増幅トランジスタ１０４は、ドレインが電源ＶＤＤに接続され、ゲートがＦＤ１０２ｄに接続されている。また、行選択トランジスタ１０５は、増幅トランジスタ１０４のソースと列信号線１１との間に介挿されており、ゲートに行選択パルスＳＬが与えられる。これらの増幅トランジスタ１０４および行選択トランジスタ１０５は、行選択パルスＳＬが与えられることにより、ＦＤ１０２ｄに蓄積された電荷に応じた電圧を列信号線１１に読み出す読出回路としての役割を果たす。列信号線１１には、同様な構成の画素１０が複数接続されるとともに、各画素１０の増幅トランジスタ１０４の負荷となる定電流源とＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路が接続されている（いずれも図示略）。
【０００４】
ＣＭＯＳ固体撮像装置では、行列をなす各画素が順次駆動され、各画素から画素信号の読み出しが行われる。最も基本的な構成では、１画面分の撮像期間であるフレーム（垂直走査期間）が画素１０の行数と同じ数の水平走査期間に分割され、これらの各水平走査期間において画素１０の各行が順次駆動され、各行の画素信号の読み出しが行われる。なお、以下では便宜上、このような一画面分の画素信号を得るために行われる一連の動作を撮像シーケンスと呼ぶ。図１１（ａ）は、この場合の撮像シーケンスを例示するタイムチャートである。また、図１１（ｂ）は、同撮像シーケンスにおいて一水平走査期間内に一行分の画素信号の読み出しのために発生される行選択パルスＳＬ、リセットパルスＲＴおよび転送パルスＴＸの波形を示す波形図である。
【０００５】
図１１（ａ）および（ｂ）に示すように、ＣＭＯＳ固体撮像装置では、各水平走査期間において１行の画素１０が選択され、選択された行の画素１０に行選択パルスＳＬが与えられる。行選択パルスＳＬが与えられた行の画素１０では、行選択トランジスタ１０５がＯＮ状態となり、この行選択トランジスタ１０５が増幅トランジスタ１０４のソースを列信号線１１に接続する。そして、同画素１０では、リセットパルスＲＴが与えられることにより、リセットトランジスタ１０３がＯＮ状態となり、ＦＤ１０２ｄが電源ＶＤＤの電位にリセットされる。次に同画素１０では、転送パルスＴＸが与えられることにより、転送トランジスタ１０２がＯＮ状態となり、ＰＤ１０１に蓄積した信号電荷がＦＤ１０２ｄに転送される。
【０００６】
このような動作が行われる間、ＦＤ１０２ｄの電圧は、増幅トランジスタ１０４および行選択トランジスタ１０５を介して列信号線１１に読み出される。各列信号線１１に接続された各ＣＤＳ回路は、リセットトランジスタ１０３によるリセット後の時点において画素１０から列信号線１１に読み出された電圧をサンプリングするとともに（図１１（ｂ）におけるＳ／Ｈ（１））、転送トランジスタ１０２による転送後の時点において画素１０から列信号線１１に読み出された電圧をサンプリングし（図１１（ｂ）におけるＳ／Ｈ（２））、両電圧の差分を画素信号として出力する。
【０００７】
以上の動作が全行について実行され、撮像結果である一画面分の画素信号が得られる。そして、ビデオ撮影においては、このような一画面分の画素信号を得るための動作が垂直走査期間毎に繰り返される。
【０００８】
図１１（ａ）および（ｂ）に示す撮像シーケンスにおいて、各画素１０では、転送パルスＴＸが与えられる都度、ＰＤ１０１からＦＤ１０２ｄへの信号電荷の転送が行われる。この１画素当たりの転送パルスＴＸの発生周期が露光時間となる。そして、転送パルスＴＸの発生によりＰＤ１０１からＦＤ１０２ｄへ転送される信号電荷の量は、転送パルスＴＸが前回発生してから今回発生するまでの間（すなわち、露光期間）のＰＤ１０１の受光量を反映したものとなる。図１１（ａ）および（ｂ）の例では、１つの画素１０に着目すると、１フレーム当たり１回ずつ転送パルスＴＸが与えられる。従って、１フレームが画素１０の露光時間となる。
【０００９】
ところで、高品質な撮像を行うためには、撮像対象である被写体やその背景の明るさに合わせて露光時間を調節する機能が必要になる。図１１（ａ）および（ｂ）に示すような撮像シーケンスに従って撮像を行う場合、１フレームの長さを変えれば、露光時間を変えることができる。しかし、フレームレートが固定されたＣＭＯＳ固体撮像装置では、この方法を採用することができないので、露光時間の調節を行うためには、別の撮像シーケンスが必要になる。
【００１０】
フレームの時間長を固定したまま１フレーム以外の露光時間を実現することを可能にする技術として電子シャッタがある。この電子シャッタには各種の方式のものがあるが、例えば、良く知られた電子シャッタとして、各行の画素１０に画素信号の読み出しのためにリセットパルスＲＴおよび転送パルスＴＸを送るのに先行し、その露光時間だけ前のタイミングにおいてリセットパルスＲＴおよび転送パルスＴＸを送り、その行の画素１０のＰＤ１０１の蓄積電荷を消去するものがある。図１２（ａ）および（ｂ）は、この種の電子シャッタとしての機能を実現する撮像シーケンスの例を示すものである。この例では、各水平走査期間において、１つの行の画素１０に行選択パルスＳＬ、リセットパルスＲＴおよび転送パルスＴＸを与えて画素信号の読み出しを行う場合に、その水平走査期間よりもｋ個（ｋは整数）だけ前の水平走査期間において同じ行の画素１０にリセットパルスＲＴおよび転送パルスＴＸを与え、その画素１０のＰＤ１０１の蓄積電荷を消去している。この例によれば、水平走査期間の整数倍の精度で露光時間の調整が可能である。
【００１１】
露光時間を一水平走査期間よりも短い時間長にするためには、ＰＤ１０１の蓄積電荷の消去のためにリセットパルスＲＴおよび転送パルスＴＸを発生する際に、水平走査期間内におけるそれらのパルスの発生位置を調整することとなる。
なお、以上述べた電子シャッタに関する技術は、例えば特許文献１および２に開示されている。
【００１２】
以上述べたＣＭＯＳ固体撮像装置は、１回の露光により１画面分の画像データを得るものである。しかし、ＣＭＯＳ固体撮像装置の中には、露光時間を変えて、複数回露光を行い、これらの露光により得られた各画素信号を合成して、広いダイナミックレンジを持った画像データを生成するものもある。この種のＣＭＯＳ固体撮像装置では、上記のような１回の露光で一画面分の画像データを得るものとは異なる撮像シーケンスで撮像を行うこととなる。
【特許文献１】特開２００１−１１１９００号公報
【特許文献２】特開２００２−２３２７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上のように、ＣＭＯＳ固体撮像装置の用途により、適切な撮像シーケンスは異なったものとなる。従って、幅広い用途に使えるＣＭＯＳ固体撮像装置を実現するためには、想定される全ての撮像シーケンスを実行可能な制御回路を設ける必要がある。しかし、想定される撮像シーケンスの種類が多い場合には、それらの撮像シーケンスを実行するための制御回路が複雑化するという問題があった。
【００１４】
この発明は、以上説明した事情に鑑みてなされたものであり、簡単な構成により、多彩な撮像シーケンスでの撮像を行うことができるＣＭＯＳ固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この発明は、複数の画素を行列状に配列してなり、各画素が、受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、転送パルスが与えられることにより前記光電変換素子に蓄積された電荷を前記電荷蓄積部に転送する転送トランジスタと、リセットパルスが与えられることにより前記電荷蓄積部の電位をリセットするリセットトランジスタと、行選択パルスが与えられることにより画素列毎に設けられた列信号線に前記電荷蓄積部の電圧を読み出す読出回路とを各々含む画素行列部と、一定時間長のサブフレームの計時を繰り返し、指定された個数のサブフレームからなるフレームの切り換えを行い、フレームを構成するサブフレーム毎に、前記画素行列部における各行の画素へリセットパルス、転送パルスおよび行選択パルスの各々を供給するか否かの制御を行うとともに、各サブフレームにおいて前記画素行列部の各行の画素へ供給するリセットパルス、転送パルスのタイミングを制御する駆動制御手段とを具備することを特徴とするＣＭＯＳ固体撮像装置を提供する。
【００１６】
かかる発明によれば、１または複数のサブフレームにより１フレームを構成し、各サブフレームにおいて画素行列部における各行の画素へリセットパルス、転送パルスおよび行選択パルスの各々を供給するか否かの制御を行うとともに、各サブフレームにおいて画素行列部の各行の画素へ供給するリセットパルス、転送パルスのタイミングを制御することができる。従って、簡単な構成により、多彩な撮像シーケンスを実行することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照し、この発明の一実施形態について説明する。
図１は、この発明の一実施形態によるＣＭＯＳ固体撮像装置の構成を示すブロック図である。この図において、画素行列部１０Ａは、前掲図１０に例示したような画素１０を行列状に配列してなるものである。カラムＣＤＳ部２０は、画素行列部１０Ａにおける画素１０の列毎に設けられたＣＤＳ回路の集合体である。各ＣＤＳ回路は、タイミングジェネレータ５０による制御の下、画素行列部１０Ａの各列信号線１１に読み出される電圧を２回ずつサンプリングし（前掲図１１(ｂ)のＳ／Ｈ（１）およびＳ／Ｈ（２）参照）、アナログ画素信号を各々出力する。カラムＡＤＣ部３０は、画素行列部１０Ａにおける画素１０の列毎に設けられたＡＤＣ（Analog to Digital Converter）の集合体である。各ＡＤＣは、タイミングジェネレータ５０による制御の下、各ＣＤＳ回路から出力されるアナログ画素信号をデジタル画素信号に変換する。水平走査回路４０は、画素行列部１０Ａの列数と同じステージ数のシフトレジスタである。この水平走査回路４０は、タイミングジェネレータ５０による制御の下、水平走査期間毎にカラムＡＤＣ部３０から出力される一行分のデジタル画素信号を取り込み、画像処理部７０にシリアル転送する動作を繰り返す。
【００１８】
垂直走査回路６０は、タイミングジェネレータ５０による制御の下、画素行列部１０Ａの各行ｉに対する行選択パルスＳＬｉ、リセットパルスＲＴｉおよび転送パルスＴＸｉを発生する回路である（ただし、ｉは、画素行列部１０Ａの画素の行の行番号である。）。タイミングジェネレータ５０は、垂直走査回路６０、カラムＣＤＳ部２０、カラムＡＤＣ部３０、水平走査回路４０等、ＣＭＯＳ固体撮像装置の各部のタイミング制御のための信号を発生する回路である。本実施形態において、タイミングジェネレータ５０および垂直走査回路６０は、一定時間長のサブフレームの計時を繰り返し、指定された個数のサブフレームからなるフレームの切り換えを行い、フレームを構成するサブフレーム毎に、画素行列部１０Ａにおける各行の画素へリセットパルスＲＴｉ、転送パルスＴＸｉおよび行選択パルスＳＬｉの各々を供給するか否かの制御を行うとともに、各サブフレームにおいて画素行列部１０Ａの各行の画素１０へ供給するリセットパルスＲＴｉ、転送パルスＴＸｉのタイミングを制御する駆動制御手段としての役割を果たす。なお、その具体的構成については後述する。
【００１９】
画像処理部７０は、水平走査回路４０を介して供給されるデジタル画素信号を処理して、フレーム毎に一画面分の画像データを合成する装置である。この画像処理部７０により合成された画像データは、図示しないモニタに表示され、あるいは図示しないＨＤ（ハードディスク）等の記録媒体に記録される。本実施形態では、１フレームの間に異なる露光条件で複数回の露光が行われ、各露光条件でのデジタル画素信号が水平走査回路４０を介して画像処理部７０に供給される場合がある。この場合に画像処理部７０は、異なる露光条件により得られた各デジタル画素信号を合成し、広いダイナミックレンジを持った画像データを出力する処理を行う。
【００２０】
Ｕ／Ｉ（ユーザインタフェース）部８０は、液晶表示パネル等の表示装置と押しボタン等の各種の操作子により構成されている。Ｕ／Ｉ部８０は、ＣＭＯＳ固体撮像装置の操作に関する各種の案内情報を表示し、操作子を介して撮像条件等に関する各種の情報をユーザから取得する役割を果たす。制御部９０は、Ｕ／Ｉ部８０を介して取得されるユーザからの指示に従い、ＣＭＯＳ固体撮像装置の各部の制御を行う装置である。
【００２１】
図２はタイミングジェネレータ５０および垂直走査回路６０の具体的な構成を示すブロック図である。図２に示すように、タイミングジェネレータ５０は、レジスタ５１と、クロックカウンタ５２と、ラインカウンタ５３と、サブフレームカウンタ５４と、パルス発生器５５と、イネーブルパルス発生器５６とを有する。
【００２２】
レジスタ５１は、制御部９０から与えられるフレーム構成情報を記憶するレジスタである。本実施形態では、１フレーム毎に１画面分の画像データを撮像結果として生成する。本実施形態では、１個のサブフレームにより、または図３（ａ）に示すように複数のサブフレームを繋ぐことにより１個のフレームを構成することができる。何個のサブフレームによりフレームを構成するかは任意である。フレーム構成情報は、フレームを構成するサブフレームの個数を指定する情報を含む。
【００２３】
図３（ｂ）に示すように、１個のサブフレームは、画素行列部１０Ａの行数ｎと同数の水平走査期間に区切られている。サブフレームを構成する各水平走査期間は、１番からｎ番までのライン番号により特定される。各水平走査期間は、画素行列部１０Ａから一行分のアナログ画素信号を読み出してデジタル化し、画像処理部７０にシリアル転送することが可能な時間長を有する。従って、１個のサブフレームでは、画素行列部１０Ａの全画素から画素信号を読み出して画像処理部７０にシリアル転送することが可能である。本実施形態において、各サブフレームでは、画素信号の読み出しを行うことが可能であり、画素１０のＰＤ１０１の蓄積電荷の消去を行うことも可能であり、何も行わなくてもよい。フレーム構成情報は、各サブフレームにおいて、画素行列部１０Ａに対して如何なる処理を行うかを指定する情報を含む。また、本実施形態では、あるサブフレームにおいて画素信号の読み出しやＰＤ１０１の蓄積電荷の消去の動作を行わせるとした場合に、その動作をサブフレーム内の何番目の水平走査周期において開始させるかを選択することが可能である。図３（ｂ）に示す例では、ライン番号が「３」の水平走査期間において画素信号の読み出しが開始されている。フレーム構成情報は、このような画素信号の読み出しやＰＤ１０１の蓄積電荷の消去の動作を開始する水平走査期間のライン番号を指定する情報を含む。
【００２４】
図３（ｃ）に示すように、本実施形態では、一定周波数のクロックをカウントすることにより、一水平走査期間の計時を行う。このクロックのカウントを行うのが図２におけるクロックカウンタ５２である。このクロックカウンタ５２のカウント値は、水平走査期間内における相対時刻を示す情報として利用される。フレーム構成情報は、リセットパルスＲＴｉや転送パルスＴＸｉの立ち上がりエッジや立ち下がりエッジのタイミング、カラムＣＤＳ部２０に供給するサンプリングパルスφｒ、φｓの発生タイミング等、各種のタイミング信号の発生時刻をクロックカウンタ５２のカウント値により表した情報を含む。
【００２５】
図２において、クロックカウンタ５２は、一水平走査期間分のクロックのカウントを終える度にラインクロックφＨを出力する。ラインカウンタ５３は、このラインクロックφＨのカウントを行う。画素行列部１０Ａの行数がｎである場合、ラインカウンタ５３は、ラインクロックφＨをｎ個カウントする毎にサブフレームクロックφＳＦを出力し、カウント値を初期化する。従って、ラインカウンタ５２のカウント値は、常に現在の水平走査期間のライン番号を示すものとなる。サブフレームカウンタ５４は、サブフレームクロックφＳＦのカウントを行い、フレーム構成情報が示すサブフレーム数に相当する個数のサブフレームクロックφＳＦをカウントする度にカウント値を初期化する動作を繰り返す。このサブフレームカウンタ５４のカウント値は、現在のサブフレームの番号を示すものとなる。
【００２６】
パルス発生器５５は、２種類のリセットパルスＲＴａおよびＲＴｂと、２種類の転送パルスＴＸａおよびＴＸｂを発生する。ここで、リセットパルスＲＴａおよび転送パルスＴＸａは、画素信号の読み出しを行うのに利用されるパルスであり、リセットパルスＲＴｂおよび転送パルスＴＸｂは、電子シャッタとしての動作、すなわち、画素１０のＰＤ１０１の蓄積電荷の消去を行うのに利用されるパルスである。これらの各パルスのエッジのタイミングは、上述したようにフレーム構成情報により指定される。
【００２７】
以上のリセットパルスや転送パルスの他、パルス発生器５５は、フレーム構成情報が示すタイミングにおいてカラムＣＤＳ部２０に相関２重サンプリングを行わせるためのサンプリングパルスφｒおよびφｓや、この相関２重サンプリングに続いてカラムＡＤＣ部３０にＡ／Ｄ変換を行わせるためのサンプリングパルスや、さらにそれに続いて水平走査回路４０にシリアル転送を行わせるためのシフトクロックを発生する。
【００２８】
イネーブルパルス発生器５６は、一水平走査期間分のパルス幅を持った２種類のイネーブルパルスＥＮａおよびＥＮｂを発生する。イネーブルパルスＥＮａは、画素信号の読み出し開始を指令するパルスであり、イネーブルパルスＥＮｂは、画素１０のＰＤ１０１の蓄積電荷の消去の開始を指令するパルスである。フレーム構成情報が、あるサブフレームのあるライン番号の水平走査期間において画素信号の読み出しを行うべき旨を指定している場合、イネーブルパルス発生器５６は、その指定された水平走査期間の１つ前の水平走査期間においてイネーブルパルスＥＮａを出力する。また、フレーム構成情報が、あるサブフレームのあるライン番号の水平走査期間において画素１０のＰＤ１０１の蓄積電荷の消去を行うべき旨を指定している場合、イネーブルパルス発生器５６は、その指定された水平走査期間の１つ前の水平走査期間においてイネーブルパルスＥＮｂを出力する。
【００２９】
垂直走査回路６０は、いずれも画素行列部１０Ａの行数ｎと同じステージ数を有するシフトレジスタ６１および６２と、画素行列部１０Ａの行毎に設けられたＡＮＤ−ＯＲゲート６３および６４とを有する。シフトレジスタ６１および６２の各ステージをなす各フリップフロップのクロック端子には、タイミングジェネレータ５０のクロックカウンタ５２が出力するラインクロックφＨが与えられる。また、シフトレジスタ６１の初段のデータ入力端子にはイネーブルパルス発生器５６が出力するイネーブルパルスＥＮａが、シフトレジスタ６２の初段のデータ入力端子にはイネーブルパルス発生器５６が出力するイネーブルパルスＥＮｂが各々与えられる。シフトレジスタ６１は、イネーブルパルスＥＮａをラインクロックφＨにより順次後段にシフトし、シフトレジスタ６２は、イネーブルパルスＥＮｂをラインクロックφＨにより順次後段にシフトする。
【００３０】
シフトレジスタ６１の各ステージｉは、前段から到来するイネーブルパルスＥＮａを画素行列部１０Ａの第ｉ行に対応したＡＮＤ−ＯＲゲート６３および６４へイネーブルパルスＥＮａｉとして供給する。このイネーブルパルスＥＮａｉは、ＡＮＤ−ＯＲゲート６３および６４へ供給される他、行選択パルスＳＬｉとして、画素行列部１０Ａの第ｉ行の各画素１０に供給される。また、シフトレジスタ６２の各ステージｉは、前段から到来するイネーブルパルスＥＮｂを画素行列部１０Ａの第ｉ行に対応したＡＮＤ−ＯＲゲート６３および６４へイネーブルパルスＥＮｂｉとして供給する。
【００３１】
画素行列部１０Ａの第ｉ行に対応したＡＮＤ−ＯＲゲート６３は、イネーブルパルスＥＮａｉとリセットパルスＲＴａとの論理積およびイネーブルパルスＥＮｂｉとリセットパルスＲＴｂとの論理積を求め、両論理積の論理和をリセットパルスＲＴｉとして出力する。画素行列部１０Ａの第ｉ行に対応したＡＮＤ−ＯＲゲート６４は、イネーブルパルスＥＮａｉと転送パルスＴＸａとの論理積およびイネーブルパルスＥＮｂｉと転送パルスＴＸｂとの論理積を求め、両論理積の論理和を転送パルスＴＸｉとして出力する。
【００３２】
イネーブルパルスＥＮａｉが発生する間、画素行列部１０Ａの第ｉ行に対応したＡＮＤ−ＯＲゲート６３は、パルス発生器５５が出力するリセットパルスＲＴａを選択し、ＡＮＤ−ＯＲゲート６４は、転送パルスＴＸａを選択し、リセットパルスＲＴｉおよび転送パルスＴＸｉとして、画素行列部１０Ａの第ｉ行の各画素１０に各々供給する。そして、イネーブルパルスＥＮａｉは、行選択パルスＳＬｉとして、画素行列部１０Ａの第ｉ行の各画素１０に供給される。従って、画素行列部１０Ａの第ｉ行の各画素１０では、ＦＤ１０２ｄの電圧が列信号線１１に読み出され、画素信号の読み出しが行われる。
【００３３】
一方、イネーブルパルスＥＮｂｉが発生する間、画素行列部１０Ａの第ｉ行に対応したＡＮＤ−ＯＲゲート６３は、パルス発生器５５が出力するリセットパルスＲＴｂを選択し、ＡＮＤ−ＯＲゲート６４は、転送パルスＴＸｂを選択し、リセットパルスＲＴｉおよび転送パルスＴＸｉとして、画素行列部１０Ａの第ｉ行の各画素１０に各々供給する。この場合、画素行列部１０Ａの第ｉ行の各画素１０に対し、行選択パルスＳＬｉは供給されない。従って、画素行列部１０Ａの第ｉ行の各画素１０では、ＰＤ１０１の蓄積電荷の消去が行われる。
【００３４】
図１における制御部９０は、ユーザが希望する撮像条件に従って、適切なフレーム構成情報をレジスタ５１へ書き込むことにより、タイミングジェネレータ５０、垂直走査回路６０、カラムＣＤＳ部２０、カラムＡＤＣ部３０および水平走査回路４０にその撮像条件に対応した動作を行わせる。また、制御部９０は、ユーザが希望する撮像条件に従って、水平走査回路４０を介して取得されるデジタル画素信号の処理を画像処理部７０に行わせる。好ましい態様において、制御部９０は、各種の撮像条件に対応付けて、フレーム構成情報と画像処理部７０が実行すべき画像処理プログラムを記憶している。制御部９０は、所望の撮像条件を指示させるＧＵＩをＵ／Ｉ部８０によりユーザに提供し、ユーザが指示した撮像条件に対応したフレーム構成情報およぶ画像処理プログラムをタイミングジェネレータ５０および画像処理部７０に各々与える。
以上が本実施形態によるＣＭＯＳ固体撮像装置の構成の詳細である。
【００３５】
図４〜図９は、本実施形態によるＣＭＯＳ固体撮像装置において実行される撮像シーケンスの例を各々示すものである。図４に示す例では、６個のサブフレームにより１フレームを構成している。各サブフレームでは、最後の水平走査期間において画素行列部１０Ａからの画素信号の読み出しを行わせている。この例では、各画素１０に着目すると、サブフレーム毎に画素信号の読み出しが行われるので、１サブフレームが露光時間となる。
【００３６】
図５に示す例では、図４と同様、６個のサブフレームにより１フレームを構成しており、各サブフレームの最後の水平走査期間において画素行列部１０Ａからの画素信号の読み出しを行わせている。ただし、この例では、各サブフレームの中央付近の水平走査期間において画素１０のＰＤ１０１の蓄積電荷の消去を行わせている。従って、この例では、この蓄積電荷の消去が行われる水平走査期間からその後の画素信号の読み出しが行われる水平走査期間までが露光時間となる。
【００３７】
図６に示す例では、６個のサブフレームにより１フレームを構成しているが、最後のサブフレームの最後の水平走査期間のみにおいて画素行列部１０Ａからの画素信号の読み出しを行わせている。従って、この例では、１フレーム＝６サブフレームが露光時間となる。
【００３８】
図７に示す例では、６個のサブフレームにより１フレームを構成している。そして、６個のサブフレームのうちの最後のサブフレームの最後の水平走査期間において画素行列部１０Ａからの画素信号の読み出しを行わせている。また、６個のサブフレームのうちの４番目のサブフレームの中央付近の水平走査期間において画素１０のＰＤ１０１の蓄積電荷の消去を行わせている。従って、この例では、約２．５サブフレームが露光時間となる。
【００３９】
図８に示す例では、６個のサブフレームにより１フレームを構成しており、この１フレームにおいて３回の露光を行わせている。まず、最初のサブフレームの最初の水平走査期間において画素信号の読み出しを行われ、４番目のサブフレームの最初の水平走査期間において画素信号の読み出しを行わせている。この２回に亙る画素信号の読み出しのインターバルが第１回の露光であり、露光時間は３サブフレームである。次に、４番目のサブフレームの中央付近の水平走査期間においてＰＤ１０１の蓄積電荷の消去が行われ、５番目のサブフレームの最初の水平走査期間において画素信号の読み出しが行われている。この蓄積電荷の消去から画素信号の読み出しまでの間が第２回の露光であり、露光時間は約半サブフレームである。次に、５番目のサブフレームの中央よりも後の水平走査期間においてＰＤ１０１の蓄積電荷の消去が行われ、６番目のサブフレームの最初の水平走査期間において画素信号の読み出しが行われている。この蓄積電荷の消去から画素信号の読み出しまでの間が第３回の露光であり、露光時間は第２回の露光時間よりも短い。次に、６番目のサブフレームの最後の水平走査期間においてＰＤ１０１の蓄積電荷の消去が行われ、次のフレームの最初のサブフレームの最初の水平走査期間において画素信号の読み出しが行われている。この蓄積電荷の消去から画素信号の読み出しまでの間が第４回の露光である。この第４回の露光時間は、第１回〜第４回の各露光時間のうち最短となる。
【００４０】
図９に示す例では、１個のサブフレームにより１個のフレームを構成し、最大のフレームレートでの撮像を行わせている。また、この例では、１サブフレーム（１フレーム）当たり１回ずつ画素信号の読み出しを行わせており、露光時間は１サブフレームである。
【００４１】
以上のような各撮像シーケンスに従って撮像を行わせるためには、所望の撮像シーケンスにおける１フレーム当たりのサブフレーム数、各サブフレームにおいて画素信号の読み出しを行うか否かを指定する情報、各サブフレームにおいてＰＤ１０１の蓄積電荷の消去を行うか否かを指定する情報、各サブフレームにおいて画素信号の読み出しを行うとした場合にそれを行う水平走査期間のライン番号、各サブフレームにおいて蓄積電荷の消去を行うとした場合にそれを行う水平走査期間のライン番号等を指定するフレーム構成情報をタイミングジェネレータ５０のレジスタ５１に書き込むとともに、その所望の撮像シーケンスに対応した画像処理プログラムを画像処理部７０に与えればよい。以上、幾つかの撮像シーケンスの例を示したが、これらはあくまでも一例である。本実施形態では、適切なフレーム構成情報を用意することにより、任意のタイミングで蓄積電荷の消去や画素信号の読み出しを行わせ、任意の回数だけ露光を行わせることができる。このように本実施形態によれば、簡単な回路構成により、多彩な撮像シーケンスを実行することができる。
【００４２】
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【００４３】
（１）上記実施形態では、ユーザが指示した撮像条件に対応したフレーム構成情報をレジスタ５１に格納し、このフレーム構成情報に従って、撮像シーケンスを実行させた。しかし、このように撮像中にフレーム構成情報を固定するのではなく、制御部９０が画像処理部７０から得られる画像データを評価し、画像の品質が向上するように、撮像中にフレーム構成情報や画像処理プログラムを動的に切り換えるように構成してもよい。
【００４４】
（２）上記実施形態では、イネーブルパルスＥＮａおよびＥＮｂの発生タイミングを１水平走査期間の精度で制御するようにしたが、各サブフレームの固定されたタイミングにおいてイネーブルパルスＥＮａおよびＥＮｂの発生するようにイネーブルパルス発生器５６を構成してもよい。
【００４５】
（３）上記実施形態では、パルス発生器５５を各水平走査期間内におけるリセットパルスＲＴａおよびＲＴｂの発生タイミング、転送パルスＴＸａおよびＴＸｂの発生タイミングの制御が可能な構成としたが、一部のパルス、例えばリセットパルスＲＴｂおよび転送パルスＴＸｂの発生タイミングのみ制御が可能な構成としてもよい。
【００４６】
（４）上記実施形態では、１サブフレームを画素行列部１０Ａの行数と同数の水平走査期間に区分したが、画素行列部１０Ａの行数よりも多い数の水平走査期間に区分してもよい。
【図面の簡単な説明】
【００４７】
【図１】この発明の一実施形態であるＣＭＯＳ固体撮像装置の構成を示すブロック図である。
【図２】同実施形態におけるタイミングジェネレータ５０および垂直走査回路６０の構成を示すブロック図である。
【図３】同実施形態におけるフレーム、サブフレーム、水平走査期間、計時用のクロックの関係を示す図である。
【図４】同実施形態において実行される撮像シーケンスの例を示す図である。
【図５】同実施形態において実行される撮像シーケンスの他の例を示す図である。
【図６】同実施形態において実行される撮像シーケンスの他の例を示す図である。
【図７】同実施形態において実行される撮像シーケンスの他の例を示す図である。
【図８】同実施形態において実行される撮像シーケンスの他の例を示す図である。
【図９】同実施形態において実行される撮像シーケンスの他の例を示す図である。
【図１０】一般的なＣＭＯＳ固体撮像装置の画素の構成を示す図である。
【図１１】ＣＭＯＳ固体撮像装置の撮像シーケンスの例を示す図である。
【図１２】ＣＭＯＳ固体撮像装置の撮像シーケンスの他の例を示す図である。
【符号の説明】
【００４８】
１０……画素、１１……列信号線、１０Ａ……画素行列部、２０……カラムＣＤＳ部、３０……カラムＡＤＣ部、４０……水平走査回路、５０……タイミングジェネレータ、６０……垂直走査回路、７０……画像処理部、８０……Ｕ／Ｉ部、９０……制御部、５１……レジスタ、５２……クロックカウンタ、５３……ラインカウンタ、５４……サブフレームカウンタ、５５……パルス発生器、５６……イネーブルパルス発生器、６１，６２……シフトレジスタ、６３，６４……ＡＮＤ−ＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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