(57)【要約】【課題】  保護素子に過電流が流れることを防止するとともに、ラッチアップを防止する。【解決手段】  半導体集積回路へ印加されるサージを検知するサージ検知回路１４と、サージを吸収する保護素子１５と、を有し、保護素子は、半導体集積回路へ信号を入力する信号端子と電源電圧を印加する電源端子との間に配置され、電源電圧が半導体集積回路が正常動作する電圧未満であるときに、サージ検知回路は、サージを検知しない場合に保護素子を電流制限状態とし、電源電圧が半導体集積回路が正常動作する電圧未満であるときに、サージ検知回路は、サージを検知した場合に保護素子を電流非制限状態とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路をサージから保護する保護回路において、
前記保護回路は、前記半導体集積回路へ印加されるサージを検知するサージ検知回路と、前記サージを吸収する保護素子と、を有し、
前記保護素子は、前記半導体集積回路へ信号を入力する信号端子と電源電圧を印加する電源端子との間に配置され、
前記電源電圧が非印加であるときに、前記サージ検知回路がサージを検知しない場合に前記保護素子を電流制限状態とし、
前記電源電圧が非印加であるときに、前記サージ検知回路がサージを検知した場合に前記保護素子を電流非制限状態とすることを特徴とする半導体集積回路の保護回路。
【請求項２】
請求項１に記載の半導体集積回路の保護回路において、
前記半導体集積回路へ印加する前記電源電圧を検知する電源電圧検知回路を有し、
前記電源電圧検知回路が、前記電源電圧が前記半導体集積回路が正常動作する電圧以上であることを検知した場合に、前記電源電圧検知回路は、前記サージ検知回路に電源電圧検知信号を出力し、前記サージ検知回路を非検知状態とするとともに、前記サージ検知回路は前記保護素子を電流制限状態とすることを特徴とする半導体集積回路の保護回路。
【請求項３】
請求項１又は２に記載の半導体集積回路の保護回路において、
前記保護素子は、前記信号端子にドレインが接続され、前記電源端子にソースが接続されたＰＭＯＳトランジスタを備え、
前記ＰＭＯＳトランジスタは、ゲートと、バックゲートとが共通接続され、前記ゲートと、前記サージ検知回路の出力と、一端を前記電源端子に接続した抵抗の他端とが接続されたことを特徴とする半導体集積回路の保護回路。
【請求項４】
第１の半導体集積回路と、
前記第１の半導体集積回路からの信号を受ける第２の半導体集積回路と、を有し、
前記第２の半導体集積回路は、請求項１ないし３のいずれかに記載の半導体集積回路の保護回路を含むことを特徴とするシステム。
【請求項５】
半導体集積回路へ信号を入力する信号端子と電源電圧を印加する電源端子との間に配置される、前記半導体集積回路へ印加されるサージを吸収する保護素子を有する保護回路の駆動方法において、
前記電源電圧が非印加であるときに、前記サージを検知しない場合に前記保護素子を電流制限状態とし、前記サージを検知した場合に前記保護素子を電流非制限状態とすることを特徴とする保護回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の保護回路及びその駆動方法に係わり、特に半導体集積回路または複数の半導体集積回路からなるシステムをサージから保護する保護回路及びその駆動方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の保護回路として、例えば、特許文献１に示されるＰＮ接合ダイオードを利用したもの、及び特許文献２に示されるＭＯＳＦＥＴのスナップバック特性を利用したものが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０５−０２１７１４号公報
【特許文献２】特開２０００−０５８６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
現在、さまざまな分野において環境保護の問題があり、ＣＯ２削減が必要となっている。このため、電気、電子機器においてはできるだけ消費電力を抑えるための技術が要求されている。現在の電気、電子機器は複数の半導体集積回路（以下ＩＣとする）を搭載しており、上記観点から使用しないＩＣの電源は印加せずにシステムの消費電力を抑えるという手法がとられる場合がある。
【０００５】
多くの場合は、システムを管理する制御系ＩＣは動作しており、必要に応じて他のＩＣに電源を供給する。この制御系ＩＣをＩＣ２とし、他のＩＣをＩＣ１とする。
【０００６】
図７に２つのＩＣである、ＩＣ１、ＩＣ２に異なる電源電圧を印加する場合の従来のシステム接続を示す。図７ではＩＣ１の保護回路として、ＰＮ接合ダイオードを用いた例を示している。
【０００７】
ＩＣ１とＩＣ２の電源が別々のシステムで制御されている場合に、各々のシステムの電源電圧の立ち上がりタイミングが一致せず、どちらか一方が先に立ち上がった状態になる場合がある。例えば、ＩＣ１の電源電圧Ｖｃｃ１が印加されず接地電位（ＧＮＤ）であり、ＩＣ２の電源電圧Ｖｃｃ２が既に印加されておりＩＣ２のバッファー出力がハイレベル、即ち電源電圧Ｖｃｃ２を出力する場合である。この時、ＩＣ１の保護ダイオードＤ１に電源電圧Ｖｃｃ２が印加される。即ち数Ｖ以上の電圧が保護ダイオードＤ１の順方向に印加され、数アンペアの電流が保護ダイオードＤ１に流れ、保護ダイオードＤ１が熱的に破壊する可能性がある。保護ダイオードＤ１が破壊すると、システムそのものが動作しなくなる。
【０００８】
図８にＩＣ１の保護回路にＭＯＳＦＥＴを用いたシステム接続例を示す。この場合も、保護ＰＭＯＳＦＥＴのバックゲートとドレインとの間には寄生のＰＮダイオードＤ１が存在するため、同様の現象がおこる。更には、大電流が流れることにより、ＣＭＯＳプロセスに存在するＰＮＰＮ構造がラッチアップを引き起こすことも考えられる。
【０００９】
これら保護素子に過電流が流れることを防止することと、ラッチアップ防止のために、従来は以下のような対策を施していた。
（１）．各ＩＣへ印加する電源シーケンス制御を行う
（２）．電源電圧以上の電圧が印加されうる端子に、直列抵抗を挿入する
しかしながら、（１）の対策ではシステムコスト増の要因となり、（２）の対策では高速のインターフェースに用いることが出来ないという課題がある。
【００１０】
本発明は上記課題を解消するとともに、電源シーケンスに影響されない静電気保護能力を有する保護回路を提供するとともに、システムの低消費電力化を可能にすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路の保護回路は、半導体集積回路をサージから保護する保護回路において、
前記保護回路は、前記半導体集積回路へ印加されるサージを検知するサージ検知回路と、前記サージを吸収する保護素子と、を有し、
前記保護素子は、前記半導体集積回路へ信号を入力する信号端子と電源電圧を印加する電源端子との間に配置され、
前記電源電圧が非印加であるときに、前記サージ検知回路がサージを検知しない場合に前記保護素子を電流制限状態とし、
前記電源電圧が非印加であるときに、前記サージ検知回路がサージを検知した場合に前記保護素子を電流非制限状態とすることを特徴とする。
【００１２】
本発明の保護回路の駆動方法は、半導体集積回路へ信号を入力する信号端子と電源電圧を印加する電源端子との間に配置される、前記半導体集積回路へ印加されるサージを吸収する保護素子を有する保護回路の駆動方法において、
前記電源電圧が非印加であるときに、前記サージを検知しない場合に前記保護素子を電流制限状態とし、前記サージを検知した場合に前記保護素子を電流非制限状態とすることを特徴とする。
【００１３】
本願において、「サージ」とは、静電気による過渡的な過電圧や過電流を意味し、ＤＣ的な過電圧、過電流は含まない。サージには、例えば、静電気試験における、人体からの静電気放電を想定したヒューマンボディーモデル、機器からの放電を想定したマシンモデルなどがある。
【発明の効果】
【００１４】
本発明を複数のＩＣ且つ複数の電源の用いられるシステムに適用した場合には、複雑な電源のシーケンス制御を行うことなく、また、電流制限のための抵抗を挿入する必要も無いため高速動作を阻害することも無く、サージに対する保護能力を保つことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係わる半導体集積回路の保護回路の一実施形態のブロック構成図である。
【図２】本発明に係わる第１の実施例の半導体集積回路の保護回路の回路構成図である。
【図３】上記実施例における半導体集積回路の保護回路の電流経路を示す回路構成図である。
【図４】上記実施例における半導体集積回路の保護回路の電流経路を示す回路構成図である。
【図５】上記実施例における半導体集積回路の保護回路の電流経路を示す回路構成図である。
【図６】本発明に係わる半導体集積回路の保護回路の第２の実施例のブロック構成図である。
【図７】従来の半導体集積回路の保護回路の一例を示すシステム接続図である。
【図８】従来例の半導体集積回路の保護回路の他の例を示すシステム接続図である。
【図９】本発明の半導体集積回路の保護回路を用いたシステム概略図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１７】
図１に本発明に係わる半導体集積回路の保護回路の一実施形態のブロック構成図を示す。
【００１８】
図１において、１０は電源（電源電圧Ｖｃｃ）に接続される電源パッド（電源端子となる）、１２はシステムの最低基準電圧（ここではＧＮＤ）に設定されるＧＮＤパッド、１１はサージ検知回路１４に接続されるパッド（信号端子となる）である。
【００１９】
電源電圧検知回路１３は電源パッド１０とＧＮＤパッド１２との間に繋がるとともに、内部回路（半導体集積回路となる）に静電気が印加された時等に発生するサージを検知するサージ検知回路１４に電源電圧検知信号を出力する。
【００２０】
サージ検知回路１４は信号端子であるパッド（ＰＡＤ）１１に繋がるとともに、電源側保護素子１５にサージ検知信号を出力する。電源側保護素子１５は電源パッド１０とパッド１１との間に配置され、接地側保護素子１６はパット１０とＧＮＤパッドとの間に配置される。電源側保護素子１５と接地側保護素子１６は内部回路（半導体集積回路となる）に印加されるサージを吸収して内部回路を保護する。
【実施例１】
【００２１】
図２に本発明に係わる第１の実施例の半導体集積回路の保護回路の回路構成図を示す。図２において、１０は電源（電源電圧Ｖｃｃ）に接続される電源パッド、１２はシステムの最低基準電圧（ここではＧＮＤ）に設定されるＧＮＤパッド、１１はサージ検知回路１４に接続されるパッドである。また、Ｒ１，Ｒ２，Ｒ３，Ｒ４は抵抗、Ｃ１は容量、Ｍ１，Ｍ２，Ｍ４はＮＭＯＳトランジスタ、Ｍ３はＰＭＯＳトランジスタである。
【００２２】
電源電圧検知回路１３は抵抗Ｒ１、抵抗Ｒ２、ＮＭＯＳトランジスタＭ１で構成され、サージを検知するサージ検知回路は容量Ｃ１、抵抗Ｒ３、ＮＭＯＳトランジスタＭ２で構成される。ＰＭＯＳトランジスタＭ３と抵抗Ｒ４は電源側保護素子となる。また、ＮＭＯＳトランジスタＭ４と抵抗Ｒ５は接地電位のＧＮＤ側保護素子となる。
【００２３】
電源電圧検知回路１３を構成する抵抗Ｒ１の一端は電源パッド１０に接続され、他端は、一端がＧＮＤパッド１２へ接続された抵抗Ｒ２の他端と、ＮＭＯＳトランジスタＭ１のゲート電極とに接続される。ＮＭＯＳトランジスタＭ１のソース電極とバックゲート電極はＧＮＤへ接続される。後述するように、電源パッド１０の電圧（電源電圧）は抵抗Ｒ１、Ｒ２で抵抗分割され、抵抗分割された電圧がＮＭＯＳトランジスタのゲートに印加される。抵抗Ｒ１、Ｒ２の抵抗比と、ＮＭＯＳトランジスタＭ１の閾値電圧とで、ＮＭＯＳトランジスタＭ１のオンする電圧が規定される。そして、ＮＭＯＳトランジスタＭ１がオンすることで半導体集積回路が正常動作する電圧以上であることが検知される。
【００２４】
サージ検知回路１４を構成する容量Ｃ１の一端は、パッド１１と、ＰＭＯＳトランジスタＭ３のドレイン電極、及びＮＭＯＳトランジスタＭ４のドレイン電極に接続される。ＰＭＯＳトランジスタＭ３のソース電極は電源パッド１０に接続され、ＮＭＯＳトランジスタＭ４のソース電極はＧＮＤパッド１２に接続される。容量Ｃ１の他端は、一端が電源パッド１０に接続された抵抗Ｒ３の他端、ＮＭＯＳトランジスタＭ２のゲート電極、及び電源電圧検知回路１３の出力であるＮＭＯＳトランジスタＭ１のドレイン電極に接続される。
【００２５】
ＮＭＯＳトランジスタＭ２のドレイン電極は電源パッド１０に接続され、ＮＭＯＳトランジスタＭ２のバックゲート電極はＧＮＤパッド１２に接続される。また、ＮＭＯＳトランジスタＭ２のソース電極は、一端が電源パッド１０に接続された抵抗Ｒ４の他端、ＰＭＯＳトランジスタＭ３のゲート電極、及びＰＭＯＳトランジスタＭ３のバックゲート電極に接続される。
【００２６】
上記の接続関係において、想定されるパッド１０、１１への電圧入力状態を以下の４つの場合について説明する。
【００２７】
（１）基板実装時における電源非印加時状態
図２において、ＧＮＤパッド１２はシステムの接地電位とされ、電源パッド１０は電源へ接続される。電源パッド１０へは、内部回路と保護回路を有するＩＣを駆動する電源から電源電圧が供給される。パッド（ＰＡＤ）１１は図７と同様に、別電源で駆動される他のＩＣと接続される。
【００２８】
電源電圧が非印加の時、電源パッド１０はＧＮＤレベルにある。この時、パッド１１に他のＩＣからＤＣ電圧が印加されると、図３に示すようにＰＭＯＳトランジスタＭ３のドレインーバックゲート間に構成される寄生ダイオードＤ１に電流が流れる。この電流は抵抗Ｒ４を経て流れるため、電流値は抵抗Ｒ４により制限され素子を損傷しない。このとき、ＰＭＯＳトランジスタＭ３以外のＭＯＳトランジスタは電流を流さない状態にあり、ＰＭＯＳトランジスタＭ３のソース、ドレイン間にも殆ど電流が流れない。即ち、抵抗Ｒ４とＰＭＯＳトランジスタＭ３からなる保護素子は電流制限状態となる。
【００２９】
（２）基板実装時における電源印加時状態
電源パッド１０への電源電圧（Ｖｃｃ）印加時は、ＮＭＯＳトランジスタＭ１のゲート電位Ｖｇｍ１は、
Ｖｇｍ１＝Ｖｃｃ×Ｒ２／（Ｒ１＋Ｒ２）
となる。ゲート電位Ｖｇｍ１をＮＭＯＳトランジスタＭ１の閾値電圧以上に設定することで、ＮＭＯＳトランジスタＭ１はＯＮし、ＮＭＯＳトランジスタＭ２のゲート電位はＧＮＤレベルとなる。このため、ＮＭＯＳトランジスタＭ２はＯＦＦし、ＰＭＯＳトランジスタＭ３は、ゲート電極が抵抗Ｒ４を介して電源パッド１０（電源電圧Ｖｃｃ）に接続される。電源パッド１０が電源電圧（Ｖｃｃ）に設定されているので、パッド１１に他のＩＣの電源電圧が印加されても、ＰＭＯＳトランジスタＭ３の寄生ダイオード、抵抗Ｒ４を介した電流はほとんど流れない。また、ＰＭＯＳトランジスタＭ３のデート電極は電源電位（Ｖｃｃ）、ＮＭＯＳトランジスタＭ４のゲート電極はＧＮＤ電位に設定されるので、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４には電流が流れない。即ち、抵抗Ｒ４とＰＭＯＳトランジスタＭ３からなる保護素子は電流制限状態にある。
【００３０】
（３）静電気試験時における対Ｖｃｃ正サージ印加時の状態
静電気試験は、２端子試験であり、対Ｖｃｃ（対電源パッド）で行なう場合、電源パッド１０はＧＮＤ電位（０Ｖ）に設定され、ＧＮＤパッド１２はオープンである。電源パッド１０の電位に対して正のサージがパッド１１に印加されると、容量Ｃ１を通してＮＭＯＳトランジスタＭ２のゲート電極に電源パッド１０に対して正のサージが加わる。そして、ゲート電極に正のサージが加わることで、ＮＭＯＳトランジスタＭ２が動作し、ＰＭＯＳトランジスタＭ３のゲート電位をＧＮＤに引き下げ、ＰＭＯＳトランジスタＭ３を導通状態にする。
【００３１】
サージ電流は、図４に示すように、２つの経路に分流する。１つの経路はＰＭＯＳ  トランジスタ  Ｍ３を通して電源パッド１０（電位は０Ｖ）へ至る経路である。他の経路はＰＭＯＳトランジスタ  Ｍ３の寄生ダイオードＤ１からＮＭＯＳトランジスタＭ２または抵抗Ｒ４を通して電源パッド１０（電位は０Ｖ）へ至る経路である。即ち、抵抗Ｒ４とＰＭＯＳトランジスタＭ３からなる保護素子は電流非制限状態となり、静電気等により発生する電流を上記経路で流す。
【００３２】
（４）静電気試験時における対Ｖｃｃ負サージ印加時の状態
電源パッド１０（電位は０Ｖ）に対して負のサージがパッド１１に印加されると、ＮＭＯＳトランジスタＭ２は非動作状態となり、ＰＭＯＳトランジスタＭ３のドレイン電位に負のサージが印加される。そして、ドレイン電極に負のサージが加わることで、ＰＭＯＳトランジスタＭ３のドレインーバックゲート間でブレークダウンすることになる。このブレークダウンにより、ＰＭＯＳトランジスタＭ３はスナップバック特性を示し、ソース、バックゲート、ドレインからなる寄生ＰＮＰトランジスタが動作する。そして、図５に示すように、電流は電源パッド１０からパッド１１へ流れる。即ち、抵抗Ｒ４とＰＭＯＳトランジスタＭ３からなる保護素子は電流非制限状態となり、静電気等により発生する電流を上記経路で流す。
【００３３】
図９は、異なる電源をもつＩＣにより構成されるシステムに、実施例１を適用した場合の概略図である。
【００３４】
既に実装状態にある場合、ＥＳＤサージはＩＣ１の入力に印加されることは無く、ＩＣ２の電源が先に立ち上がった時の直流的な電流経路を制限することが必要である。この場合の動作は、ＩＣ２の電源Ｖｃｃ２が先に立上りＩＣ１の電源Ｖｃｃ１がＧＮＤ電位にあるときに、ＩＣ２の出力電圧がＨレベルにあるときに問題となる。動作は上述の「（１）  基板実装時における電源非印加時状態」と同じであり、このときの本発明の動作説明図は図３となる。
【００３５】
本発明によれば、電源電圧が前記半導体集積回路が正常動作する電圧未満であるときにサージが検出されない場合には電流制限状態として電流経路を高インピーダンス状態とする。電源電圧が前記半導体集積回路が正常動作する電圧未満であるときに、サージが検出された場合は電流非制限状態として低インピーダンス状態とする。こうすることで、保護素子に流れる電流を制御することができる。
【実施例２】
【００３６】
図６に本発明に係わる半導体集積回路の保護回路の第２の実施例のブロック構成図を示す。
【００３７】
図６において、電源電圧検知回路１３は抵抗Ｒ６、抵抗Ｒ７、ＰＭＯＳトランジスタＭ５で構成される。ＰＭＯＳトランジスタＭ５のバックゲートは電源パッド１０に接続される。本実施例の電源電圧検知回路１３と第１の実施例との違いは、電源電圧検知回路１３を構成するＭＯＳトランジスタがＰＭＯＳトランジスタとなっていることである。
【００３８】
サージ検知回路１４は容量Ｃ２、抵抗Ｒ９、ＮＭＯＳトランジスタＭ６で構成される。本実施例では、サージ検知回路がパッド１１とＧＮＤパッド１２の間に設けられている。ＰＭＯＳトランジスタＭ７と抵抗Ｒ１０は電源側保護素子となる、ＮＭＯＳトランジスタＭ８と抵抗Ｒ１１はＧＮＤ側保護素子となる。ＰＭＯＳトランジスタＭ７のバックゲートは、ゲートには接続されず抵抗Ｒ１０を介して電源パッド１０へ接続されているが、実施例１と同様に、ＰＭＯＳトランジスタＭ７のゲート電極へ接続することも可能である。
【００３９】
本実施例の保護回路の動作は、実施例１と同様であり、以下のようになる。
【００４０】
（１）基板実装時における電源無印加時の状態
図２を用いて説明したと実施例１と同様に、ＰＭＯＳトランジスタＭ７の寄生ダイオードにより、保護素子は電流制限状態となる。
【００４１】
（２）基板実装時における電源印加時の状態
電源パッド１０への電源電圧（Ｖｃｃ）印加時は、ＰＭＯＳトランジスタＭ５のゲート電位Ｖｇｍ５は、
Ｖｇｍ５＝Ｖｃｃ×Ｒ７／（Ｒ６＋Ｒ７）
となる。ゲート電位Ｖｇｍ５をＰＭＯＳトランジスタＭ５の閾値電圧以上に設定することで、ＮＭＯＳトランジスタＭ５はＯＮし、ＮＭＯＳトランジスタＭ６のゲート電位はＧＮＤレベルとなる。このため、ＮＭＯＳトランジスタＭ６はＯＦＦする。したがって、第１の実施例と同様に、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８には電流が流れない。また、ＰＭＯＳトランジスタＭ７の寄生ダイオード、抵抗Ｒ１０を介した電流はほとんど流れない。即ち、抵抗Ｒ１０とＰＭＯＳトランジスタＭ７からなる保護素子は電流制限状態となる。
【００４２】
（３）静電気試験時における対Ｖｃｃ正サージ印加時の状態
静電気試験は、２端子試験であり、対Ｖｃｃ（対電源パッド）で行なう場合、電源パッド１０はＧＮＤ電位に設定され、ＧＮＤパッド１２はオープンである。
【００４３】
電源パッド１０の電位に対して正のサージがパッド１１に印加されると、容量Ｃ２を通してＮＭＯＳトランジスタＭ６のゲートに電源パッド１０に対して正のサージが加わる。そして、ゲートに正のサージが加わることで、ＮＭＯＳトランジスタＭ６が動作し、ＰＭＯＳトランジスタＭ７のゲート電位をＧＮＤに引き下げ、ＰＭＯＳトランジスタＭ７を動作状態にする。
【００４４】
サージ電流は、実施例１と同様に、２つの経路に分流する。１つの経路はＰＭＯＳトランジスタ  Ｍ７を通して電源パッド１０（電位は０Ｖ）へ至る経路である。他の経路はＰＭＯＳトランジスタ  Ｍ７の寄生ダイオードから抵抗Ｒ１０を通して電源パッド１０（電位は０Ｖ）へ至る経路である。即ち、抵抗Ｒ１０とＰＭＯＳトランジスタＭ７からなる保護素子は電流非制限状態となる。
【００４５】
（４）静電気試験時における対Ｖｃｃ負サージ印加時の状態
電源パッド１０（電位は０Ｖ）に対して負のサージがパッド１１に印加されると、ＰＭＯＳトランジスタＭ７のドレイン電位に負のサージが印加される。そして、ドレイン電極に負のサージが加わることで、ＰＭＯＳトランジスタＭ７のドレインーバックゲート間でブレークダウンすることになる。このブレークダウンにより、ＰＭＯＳトランジスタＭ７はスナップバック特性を示し、ソース、バックゲート、ドレインからなる寄生ＰＮＰトランジスタが動作する。そして、電流は電源パッド１０からパッド１１へ流れることになる。即ち、抵抗Ｒ１０とＰＭＯＳトランジスタＭ７からなる保護素子は電流非制限状態となる。
【産業上の利用可能性】
【００４６】
本発明の保護回路は、パーソナルコンピュータに接続されるプリンター等の、他の情報機器や電子機器に接続される電子機器の半導体集積回路の保護回路に用いることができる。
【符号の説明】
【００４７】
Ｍ１，Ｍ２，Ｍ４，Ｍ８  ＮＭＯＳトランジスタ
Ｍ３，Ｍ５，Ｍ６，Ｍ７  ＰＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１  抵抗
Ｃ１，Ｃ２  容量
Ｖｃｃ  電源
ＧＮＤ  接地電位
【図１】
2010004021.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010004021.tif 000008
【図７】
2010004021.tif 000009
【図８】
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【図９】
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