(57)【要約】【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークを防止する。【解決手段】半導体基板１１に素子形成領域１２を挟み、半導体基板１１に埋め込まれるように素子分離領域１３を形成する工程と、素子形成領域１２上にそれを横切るようにダミーゲート５２を形成する工程と、ダミーゲート５２の両側の素子形成領域１２にソース・ドレイン領域の接合位置が素子分離領域１３の表面より深い位置にしてソース・ドレイン領域２７、２８を形成する工程と、半導体基板１１上にダミーゲート５２の表面を露出させて第１層間絶縁膜４２を形成する工程と、ダミーゲート５２を除去して溝２９を形成する工程と、溝２９内の素子分離領域１３の上部を除去する工程と、溝２９内の半導体基板１１上にゲート絶縁膜２１を介してゲート電極２２を形成する工程とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に素子形成領域を挟むようにかつ該半導体基板に埋め込まれるように素子分離領域を形成する工程と、
前記素子形成領域上に前記素子形成領域を横切るようにダミーゲートを形成する工程と、
前記ダミーゲートの両側の前記素子形成領域にソース・ドレイン領域の接合位置が前記素子分離領域の表面より深い位置になるように該ソース・ドレイン領域を形成する工程と、
前記半導体基板上に前記ダミーゲートの表面を露出させた状態に第１絶縁膜を形成する工程と、
前記ダミーゲートを除去して溝を形成する工程と、
前記溝内の前記素子分離領域の上部を除去する工程と、
前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と
を備えた半導体装置の製造方法。
【請求項２】
前記ソース・ドレイン領域は前記チャネル領域に応力を印加する応力印加層で形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極を形成した後、
前記第１絶縁膜を除去する工程と、
前記半導体基板上に前記ゲート電極上を被覆して前記チャネル領域に応力を印加する応力印加絶縁膜を形成する工程と
を備えた請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域に応力が印加される半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、スケーリング則によらず駆動能力を向上させる技術が多く報告されている。チャネル領域が形成されるシリコン領域（例えばシリコン基板）に応力を与え、電子や正孔の移動度を上げることにより駆動能力を上げる技術で知られている。これらの技術としては、ソース・ドレイン部をシリコンエッチングにより掘り下げて、シリコン（Ｓｉ）と格子定数の異なるシリコン化合物をエピタキシャル成長法により成長させることで、チャネルに応力を加える方法が実用化されている（例えば、特許文献１参照。）。
【０００３】
また、トランジスタ形成後にストレスをもつ窒化シリコン膜を被覆形成することによりチャネルを歪ませるという、ストレスライナー技術や、ＳＴＩ（Shallow Trench Isolation）の埋め込み材料の一部にストレスを持つ膜を使ってチャネルを歪ませる技術などさまざまな試みがなされている。
【０００４】
そのメカニズムを、模式的に示した図で説明する。まず、図２３は、（１）に示したｐＭＯＳＦＥＴ、（２）に示したｎＭＯＳＦＥＴそれぞれのトランジスタに対して応力を加えてチャネルを歪ませる際に、もっとも有効なそれぞれの３次元方向の応力の向きを示している。ＮＭＯＳ／ＰＭＯＳで共通に有効なストレスの方向としては、ｘ方向でアクティブ領域を引っ張る方向に応力を加えることである。
【０００５】
従来の２次元型（プレーナー）のＭＯＳトランジスタのゲート幅方向（ソース・ドレイン領域間方向とは直交する方向）の断面を図２４の概略構成断面図によって説明する。図２４に示すように、半導体基板１１１に形成したトレンチ１１５に絶縁膜(高密度プラズマ（ＨＤＰ）など）を埋め込んでＳＴＩ構造の素子分離領域１１３を形成する際の上記絶縁膜は、圧縮応力を持つことが知られており、トランジスタのチャネル領域１１４に与える応力の方向としては、移動度を劣化させる方向（矢印方向）に働く。
【０００６】
一方、トランジスタの世代が進む中で、これまでの２次元型（プレーナー）のトランジスタに変わって、３次元の構造をもつトランジスタが多く研究されるようになってきた。代表的なものはフィンゲート（Fin Gate）トランジスタと呼ばれ、シリコン基板上にフィン形状に突出させて形成されたフィン部のチャネル領域部を被覆したゲート誘電体を介してゲート電極が配置されたトランジスタである（例えば、特許文献２参照。）。さらに、トレンチを形成した半導体基板の上側表面だけではなく、トレンチの上側の側壁部分もチャネルとして用いるトリゲート（Tri Gate）トランジスタなども報告されている（例えば、特許文献３参照。）。
【０００７】
一般的なＭＯＳトランジスタの３次元模式図を図２５に示す。また図２５のＡ−Ａ’線を含む縦断面図を図２６に示す。図２５および図２６に示すように、チャネル領域１１４やソース・ドレイン領域１２７、１２８がシリコン基板１１１表面より突出した構造のトランジスタ１０１において、ソース・ドレイン領域１２７、１２８表面に、低抵抗化のためのシリサイド層１３１、１３２を形成した場合、そのシリサイド層１３１、１３２と、イオンインプラによって形成されたシリコン基板１１１表面より突出した構造のソース・ドレイン領域１２７、１２８のＰＮ接合が近づく、または接触することにより、リークが発生するという問題である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００-３１５７８９号公報
【特許文献２】特開２００６-１２９２４号公報
【特許文献３】特開２００２-１９８５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、素子分離領域にＳＴＩ構造を用いた場合、トランジスタのチャネル領域のゲート幅方向（以下、ゲート幅方向とはソース・ドレイン領域間方向に直交する方向をいう）に与える応力の方向が移動度を劣化させる方向に働く点であり、また、ソース・ドレイン領域がシリコン基板よりも突出させた状態に形成した場合で、ソース・ドレイン領域の低抵抗化のためにシリサイド層を形成した場合、リークが発生するという点である。
【００１０】
本発明は、チャネル領域および素子分離領域の構造を改良して、チャネル領域のゲート幅方向に与える応力の方向を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面に低抵抗化のためのシリサイド層を形成した際のリークの発生を防止することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、半導体基板に素子形成領域を挟むようにかつ該半導体基板に埋め込まれるように素子分離領域を形成する工程と、前記素子形成領域上に前記素子形成領域を横切るようにダミーゲートを形成する工程と、前記ダミーゲートの両側の前記素子形成領域にソース・ドレイン領域の接合位置が前記素子分離領域の表面より深い位置になるように該ソース・ドレイン領域を形成する工程と、前記半導体基板上に前記ダミーゲートの表面を露出させた状態に第１絶縁膜を形成する工程と、前記ダミーゲートを除去して溝を形成する工程と、前記溝内の前記素子分離領域の上部を除去する工程と、前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程とを備えたことを特徴とする。
【００１２】
本発明の半導体装置の製造方法では、ゲート電極下における素子形成領域からなるチャネル領域が素子分離領域より突出するように形成されることから、ゲート電極直下のチャネル領域は、チャネル領域下部のゲート幅方向の素子分離領域から受ける応力によって生じる圧縮応力がチャネル領域で解放されるので、チャネル領域のゲート幅方向に強い引張応力が働くようになる。また、ソース・ドレイン領域の接合位置を素子分離領域の表面より深い位置に形成することから、ソース・ドレイン領域表面に低抵抗化のためのシリサイド層を形成しても、そのシリサイド層がソース・ドレイン領域下部の半導体基板と接近もしくは接触することがなくなるので、リークの発生が防止される。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、ゲート電極直下のチャネル領域にトランジスタ特性（キャリア移動度）有利なゲート幅方向に応力を発生させることができるため、トランジスタのオン電流Ｉｏｎを向上させることができるので、トランジスタ性能の向上が図れるという利点がある。また、ソース・ドレイン領域の接合位置が素子分離領域の表面より深い位置にあることから、ソース・ドレイン領域表面に低抵抗化のためのシリサイドを形成したとしても、シリサイド層と半導体基板との間で電流リークが発生することがない。これによって、トランジスタの信頼性の向上が図れる。さらに、上記効果は、ゲート幅の小さいトランジスタほど大きな効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】本発明の製造方法で製造される半導体装置の第１例を模式的に示した概略斜視図である。
【図２】図１のＡ−Ａ’線を含む縦断面図である。
【図３】図１のＢ−Ｂ’線を含む縦断面図である。
【図４】図１のＣ−Ｃ’線を含む縦断面図である。
【図５】図１のＤ−Ｄ’線を含む縦断面図である。
【図６】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図１５】本発明の製造方法で製造される半導体装置の第２例を示した概略構成断面図である。
【図１６】本発明の製造方法で製造される半導体装置の第３例を示した概略構成断面図である。
【図１７】本発明の半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図１９】本発明の半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図２０】本発明の半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図２１】本発明の半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図２２】本発明の半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図２３】トランジスタのアクティブ領域にかかる応力を説明する模式的な平面レイアウト図である。
【図２４】従来の２次元型（プレーナー）のＭＯＳトランジスタのゲート幅方向の断面を示した概略構成断面図である。
【図２５】一般的なＭＯＳトランジスタの３次元構造を模式的に示した概略斜視図である。
【図２６】図２５のＡ−Ａ’線を含む縦断面図である。
【発明を実施するための形態】
【００１５】
本発明の製造方法で製造される半導体装置の第１例を、図１の概略斜視図、図２のＡ−Ａ’線を含む縦断面図、図３のＢ−Ｂ’線を含む縦断面図、図４のＣ−Ｃ’線を含む縦断面図および図５のＤ−Ｄ’線を含む縦断面図によって説明する。なお、図１は概略構成を示す図であり、構成部品の一部の図示は省略されている。また図３、図５では層間絶縁膜の図示を省略している。
【００１６】
以下、主に図１および図２を参照して、半導体装置１の構成を説明する。
【００１７】
半導体基板１１にトランジスタが形成される素子形成領域１２を電気的に分離する素子分離領域１３が形成されている。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１３は、通常のＳＴＩ（Shallow Trench Isolation）構造のものが形成されている。したがって、上記素子分離領域１３に挟まれた半導体基板１１部分が素子形成領域１２となっている。
【００１８】
上記素子形成領域１２に形成されるチャネル領域１４の両側に形成された上記素子分離領域１３の上部は、その素子分離領域１３表面よりチャネル領域１４が突き出るように、素子分離領域１３に窪み１５が形成されている（図３のＢ−Ｂ’線を含む縦断面図および図５のＣ−Ｃ’線を含む縦断面図も参照）。したがって、チャネル領域１４の両側の素子分離領域１３に対してチャネル領域１４のみが素子分離領域１３より突き出るように形成されている。ここで、窪み１５の底面における素子分離領域１３表面からのチャネル領域１４の突き出し量は、例えば３ｎｍ以上３０ｎｍ以下とする。（またチャネル幅を０．５μｍ以下とする。）こうすることにより、チャネル領域１４のゲート幅方向（Ｘ方向）に有効な応力が印加される。なお、突き出し量が３ｎｍよりも少ないと、素子分離領域１３の応力の影響を受けて、窪み１５を形成することでチャネル領域１４を突き出すように形成した効果が得られない。また３０ｎｍよりも高く突き出させると、チャネル領域１４の下部に働く素子分離領域１３の応力の開放が飽和し、それ以上、チャネル領域１４に応力が発生しなくなる。
【００１９】
図３のＢ−Ｂ’線を含む縦断面図に示すように、チャネル領域１４では、素子分離領域１３からの直接の応力の影響が抑制される。すなわち、チャネル領域１４では、素子分離領域１３からの応力の影響を直接受けるチャネル領域１４下部の半導体基板１１部分の応力（矢印Ａで示す）が解放される方向に応力（矢印Ｂで示す）が発生する。また窪み１５の深さを制御することで、チャネル領域１４の突き出し量を調整することができる。なお、上記チャネル領域１４を含めてソース・ドレイン領域２７、２８の表面は、例えば、他の領域の半導体基板１１表面とほぼ同じ高さに形成されている。
【００２０】
一般に、ＳＴＩ構造の素子分離領域１３を形成するために埋め込む絶縁膜(例えば高密度プラズマ（ＨＤＰ）酸化シリコン膜など）は、圧縮応力を持つことが知られており、チャネル領域１４のゲート幅方向に与える応力の方向としては、移動度を劣化させる方向に働く。上記説明した本発明の構成では、チャネル領域１４は、素子分離領域１３からの直接の圧縮応力の影響が抑制され、素子分離領域１３からの圧縮応力の影響を直接受けるチャネル領域１４下部の半導体基板１１部分の圧縮応力が解放される方向、すなわち引張応力が発生する。これによって、チャネル領域１４のゲート幅方向には、トランジスタの移動度を向上させる方向の引張応力が働くことになる。
【００２１】
上記半導体基板１１上には、ゲート絶縁膜２１を介してゲート電極２２が形成されている。このゲート電極２２は、上記チャネル領域１４上を通り、例えば上記窪み１５上に至るように形成されている。上記ゲート絶縁膜２１には、例えば、高誘電率（Ｈｉｇｈ−ｋ）膜を用いることができる。高誘電率膜には、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜、窒化もしくは酸化もしくは窒酸化ハフニウム膜、窒化もしくは酸化もしくは窒酸化アルミニウム膜等を上げることができる。なお、上記ゲート絶縁膜２１には、通常の酸化シリコン膜を用いることもできる。上記ゲート電極２２には、例えば、金属ゲート用の金属もしくは金属化合物の単層構造もしくは積層構造のものを用いることができる。なお、上記ゲート電極２２にはポリシリコンを用いることもできる。上記ハードマスク２３には、例えば窒化シリコン膜を用いる。
【００２２】
上記ゲート電極２２（上記ゲート絶縁膜２１も含む）の側壁にはオフセットスペーサ２３が形成されている。このオフセットスペーサ２３は、例えば１ｎｍ〜１０ｎｍ程度の絶縁薄膜で形成されている。この絶縁薄膜は、例えば、上記素子分離領域１３に対してエッチング選択性を有する絶縁膜が用いられ、例えば窒化シリコン（ＳｉＮ）で形成する。
【００２３】
上記ゲート電極２２の両側において、上記オフセットスペーサ２３を介した半導体基板１１には、エクステンション領域２４、２５が形成されている。このエクステンション領域２４、２５は、例えばＮＭＯＳトランジスタを形成する場合にはヒ素（Ａｓ+）、リン（Ｐ+）等のｎ型の不純物が用いられ、ＰＭＯＳトランジスタを形成する場合にはホウ素（Ｂ+）、インジウム（Ｉｎ+）等のｐ型の不純物が用いられて、浅い接合で形成されている。
【００２４】
さらに、上記ゲート電極２２の両側には、上記オフセットスペーサ２３を介してサイドウォールスペーサ２６が形成されている。上記ゲート電極２２の両側における半導体基板１１には、上記エクステンション領域２４、２５をそれぞれに介して、ソース・ドレイン領域２７、２８が形成されている。上記ソース・ドレイン領域２７、２８上には、低抵抗化層３１、３２が形成されている。この低抵抗化層３１、３２は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。このソース・ドレイン領域２７、２８は、図４のＤ−Ｄ’線を含む縦断面図にも示すように、その両側（ゲート幅方向）に形成されている素子分離領域１３部分の表面よりも、深い位置まで形成されている。したがって、ソース・ドレイン領域２７、２８（２７、２８：図４には図示せず）表面に例えばサリサイドプロセスによって低抵抗化層３１、３２（３１、３２：図４には図示せず）を形成しても、低抵抗化層３１、３２が半導体基板１１に接近するもしくは接続されることはない。これによって、低抵抗化層３１、３２から半導体基板１１への電流リークが発生することはない。
【００２５】
さらに、上記半導体基板１１に形成された上記構成の半導体装置１を被覆するように、上記半導体基板１１上には層間絶縁膜４１が形成されている。なお、図示はしていないが、上記層間絶縁膜４１には、上記ゲート電極２２、ソース・ドレイン領域２７、２８に接着されるコンタクト部、各コンタクト部に接続される配線等が形成される。
【００２６】
上記構成の半導体装置１によれば、ゲート電極２２直下のチャネル領域１４にトランジスタ特性（キャリア移動度）有利なゲート幅方向に応力を発生させることができるため、トランジスタのオン電流Ｉｏｎを向上させることができるので、トランジスタ性能の向上が図れるという利点がある。また、ソース・ドレイン領域２７、２８の接合位置が素子分離領域の表面より深い位置にあることから、ソース・ドレイン領域２７、２８表面に低抵抗化のためのシリサイド層からなる低抵抗化層３１、３２を形成したとしても、低抵抗化層３１、３２と半導体基板１１との間で電流リークが発生することがない。これによって、半導体装置（トランジスタ）１の信頼性の向上が図れる。さらに、上記効果は、ゲート幅の小さい半導体装置（トランジスタ）１ほど大きな効果が得られる。
【００２７】
さらに、前記図２３（１）、（２）に示したように、このオン電流Ｉｏｎ改善の効果は、チャネル領域にもともとかかっているｙ方向の応力が大きいほど大きく、ｐＭＯＳＦＥＴに対しては、ソース・ドレイン領域をシリコンゲルマニウムエピタキシャル層で形成したり、コンプレッシブストレスライナーを被覆することでｙ方向への応力を加えておくこと、またｎＭＯＳＦＥＴに対しては、ソース・ドレイン領域を炭化シリコンエピタキシャル層で形成したり、テンサイルストレスライナーを被覆することでｙ方向への応力を加えておくことが、より大きな効果を得ることができる。これらについては、後に本発明の半導体装置の第２実施例、第３実施例として説明する。
【００２８】
次に、本発明の半導体装置の製造方法の一実施の形態（第１実施例）を、図６〜図１４の製造工程断面図によって説明する。この製造方法では、前記半導体装置１の構成を製造する一例を説明する。なお、図６、図１０、図１１、図１４等はいわゆるゲート幅方向の断面（前記図１中のＢ−Ｂ’線を含む縦断面に相当する位置の断面）であり、図７〜図９、図１２〜図１３はいわゆるゲート長方向の断面（前記図１中のＡ−Ａ’線を含む縦断面に相当する位置の断面）である。
【００２９】
図６に示すように、半導体基板１１にトランジスタが形成される素子形成領域１２を電気的に分離する素子分離領域１３を形成する。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１３は、通常のＳＴＩ（Shallow Trench Isolation）構造のものを形成する。
【００３０】
次に、図７（１）に示すように、上記半導体基板１１上に、この半導体基板１１中に不純物を導入するイオンインプランテーション（Ion Implantation）を行う際のチャネリング防止用の保護膜（図示せず）を形成する。この保護膜は、例えば酸化シリコン（ＳｉＯ2）膜で形成する。その形成方法は、一例として、半導体基板１１表面を酸化することによる。
【００３１】
次に、トランジスタの素子分離およびしきい値調整を行うための不純物注入をイオンインプランテーションにより行う。イオンインプランテーション後、先ほどのイオンインプランテーション保護膜の酸化シリコン（ＳｉＯ2）膜を除去し、半導体基板１１表面を露出させる。
【００３２】
次に、上記半導体基板１１上に、ダミーゲート絶縁膜５１、ダミーゲート５２、ハードマスク５３を順に形成する。
【００３３】
まず、半導体基板１１上に、ダミーゲート絶縁膜５１を、例えば酸化膜を約１ｎｍ〜３ｎｍの厚さに形成する。次いで、上記ダミーゲート絶縁膜５１上にダミーゲート形成膜を形成する。このダミーゲート形成膜は、例えば多結晶シリコン（ポリシリコン）を１００ｎｍ〜２００ｎｍ程度の厚さに堆積して形成される。その成膜方法は、例えば化学気相成長（ＣＶＤ）法を用いる。さらに、ダミーゲート形成膜上にハードマスク層を、例えば窒化シリコン膜で形成する。この窒化シリコン膜は、例えば３０ｎｍ〜１００ｎｍの厚さに、例えば化学気相成長（ＣＶＤ）法を用いて形成される。
【００３４】
次いで、上記ハードマスク層上にリソグラフィー用のレジスト膜（図示せず）を形成する。このレジスト膜は、露光源に合わせたものを用いる。そして、上記レジスト膜を露光して、ダミーゲートパターン（図示せず）を形成した後、そのダミーゲートパターンをエッチングマスクに用いて、上記ハードマスク層をエッチング加工してハードマスク５３を形成する。上記リソグラフィーにおける露光では、例えばＫｒＦ、ＡｒＦ、Ｆ2等を光源とした光リソグラフィーもしくは電子線リソグラフィーを用いる。また上記ハードマスク層のエッチングでは、ハードマスク層はレジストのパターンよりも細い線幅に加工（例えば、スリミング（Sliming）／トリミング（Trimming））して、ゲート長を細くすることが可能である。次にレジスト膜からなるダミーゲートパターンを除去し、エッチング加工して形成されたハードマスク５３をエッチングマスクにして、ダミーゲート形成膜をドライエッチングにより加工し、ダミーゲート５２を形成する。この時のダミーゲート５２の線幅を数ｎｍ〜十数ｎｍとする。このエッチングでは、ダミーゲート絶縁膜５１もエッチング加工される。
【００３５】
次に、図７（２）に示すように、ダミーゲート３２（以下、ダミーゲート絶縁膜５１およびハードマスク５３も含めてダミーゲートという。）の側壁にオフセットスペーサ２３を形成する。このオフセットスペーサ２３は、例えば１ｎｍ〜１０ｎｍ程度の絶縁薄膜を、ダミーゲート５２を被覆するように形成した後、エッチバックを行い、ダミーゲート５２の側壁のみに絶縁薄膜を残すようにしてオフセットスペーサ２３を形成する。上記オフセットスペーサ２３を形成する絶縁薄膜は、例えば、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）などで形成する。上記エッチバックにより、上記半導体基板１１上の絶縁薄膜は除去される。
【００３６】
次に、上記ダミーゲート５２の両側において、上記オフセットスペーサ２３を介した半導体基板１１に、エクステンション領域２４、２５を形成する。このエクステンション領域２４、２５は、例えばイオンインプランテーションにより形成する。ＮＭＯＳトランジスタを形成する場合にはヒ素（Ａｓ+）、リン（Ｐ+）等のｎ型の不純物を用い、ＰＭＯＳトランジスタを形成する場合にはホウ素（Ｂ+）、インジウム（Ｉｎ+）等のｐ型の不純物を用い、例えば、低加速エネルギー(１００ｅＶ〜３００ｅＶ)で５×１０14（／ｃｍ2）〜２×１０15（／ｃｍ2）のドーズ量で注入して浅い接合で形成する。
【００３７】
次に、図７（３）に示すように、ダミーゲート５２の両側に上記オフセットスペーサ２３を介してサイドウォールスペーサ２６を形成する、このサイドウォールスペーサ２６を形成するエッチバック時には、上記ハードマスク５３を残すようにエッチングを行う。
【００３８】
次に、図８（４）に示すように、上記ダミーゲート５２の両側半導体基板１１に上記エクステンション領域２４、２５をそれぞれに介して、ソース・ドレイン領域２７、２８を形成する。その後、活性化処理を、例えば１０００℃前後の急速加熱アニーリング（ＲＴＡ）で行う。
【００３９】
なお、半導体基板１１にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを形成する場合には、上記トランジスタのしきい値調整を行うための不純物注入、エクステンション領域２４、２５を形成するイオンインプランテーション、ソース・ドレイン領域２７、２８を形成するイオンインプランテーションは、それぞれについて、ＮＭＯＳ領域およびＰＭＯＳ領域に分けて行う。例えば、ＮＭＯＳ領域の第１マスクを形成してＰＭＯＳ領域にイオンインプランテーション行った後、上記第１マスクを除去する。次いで、ＰＭＯＳ領域の第２マスクを形成してＮＭＯＳ領域にイオンインプランテーション行えばよい。その後、第２マスクを除去する。
【００４０】
次に、図８（５）に示すように、上記ソース・ドレイン領域２７、２８上に低抵抗化層３１、３２を形成する。この低抵抗化層３１、３２は、サリサイドプロセスによって、上記ソース・ドレイン領域２７、２８表面に選択的に形成される。この低抵抗化層３１，３２は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
【００４１】
次に、図９（６）に示すように、ダミーゲート５２等を被覆する第１層間絶縁膜４２を形成する。
【００４２】
次に、図９（７）に示すように、上記第１層間絶縁膜４２の上部を除去して、上記ハードマスク５３表面を露出させる。上記第１層間絶縁膜４２の除去には、例えば化学的機械研磨（ＣＭＰ）法を用いる。なお、別の研磨方法を用いてもよく、またエッチバックにより行うこともできる。なお、化学的機械研磨法では、研磨表面の平坦化が可能になる。
【００４３】
次に、ハードマスク５３およびダミーゲート５２を除去する。この除去加工には、例えばドライエッチングを用いる。蒸気ドライエッチングにおいて、ダミーゲート絶縁膜５１を残しておくことで、半導体基板１１へのドライエッチングダメージを抑える。さらにダミーゲート絶縁膜５１を除去する。この除去加工には、例えばウエットエッチングを用いる。この除去加工をウエットエッチングにより行うことで、半導体基板１１へのエッチングダメージを抑制する。この結果、図９（８）に示すように、オフセットスペーサ２３に囲まれた溝２９が形成される。ここで、図１０のゲート幅方向の断面図に示すように、ダミーゲート５２が形成されていた領域直下の半導体基板１１に形成されるチャネル領域１４は、素子分離領域１３表面とほぼ同じ高さになっている。そして、素子分離領域１１の応力がチャネル領域１４にかかっている。そのため、チャネル領域１４では、素子分離領域１１の応力の影響を直接受けることになる。
【００４４】
そして、図１１のゲート幅方向の断面図に示すように、上記ウエットエッチングでは、ダミーゲート５２が形成されていた領域下の素子分離領域１３表面をエッチングにより窪み１５を形成して低くすることができる。これによって、ダミーゲート５２が形成されていた領域下の素子分離領域１３の高さを半導体基板１１（チャネル領域１４）表面よりも低くすることができる。またウエットエッチング量でこの高さを制御することができ、素子分離領域１３表面からのチャネル領域１４の突き出し量は、例えば３ｎｍ以上３０ｎｍ以下の高さに形成する。また上記ウエットエッチングによって、ソース・ドレイン領域２７、２８両側（ゲート幅方向）の素子分離領域１３の高さは低くなることはない。また、上記チャネル領域１４を含めてソース・ドレイン領域２７、２８は、他の領域の半導体基板１１とほぼ同じ高さに維持することができる。
【００４５】
次に、図９（９）に示すように、上記溝２９内の上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、実際には、溝２９の内面および第１層間絶縁膜４２表面にも形成される。上記ゲート絶縁膜２１は、例えば、高誘電率（Ｈｉｇｈ−ｋ）膜、酸化シリコン膜などの絶縁膜で形成することができる。ここでは、一例として、高誘電率膜で形成した。この場合、上記ゲート絶縁膜２１の改質のための熱処理（アニール処理）を行う。
【００４６】
次に、図１２（１０）に示すように、上記溝２９の内部を埋め込むように、上記ゲート絶縁膜２１上にゲート電極形成膜６１を形成する。このゲート電極形成膜６１は、例えば、金属ゲート用の金属もしくは金属化合物を積層したものもしくは単層構造のもので形成される。
【００４７】
次に、図１２（１１）に示すように、上記ゲート電極形成膜６１の余剰な部分を除去し、上記溝２９内の半導体基板１１上にゲート絶縁膜２１を介してゲート電極２２を上記ゲート電極形成膜６１で形成する。この除去加工は、例えば化学的機械研磨（ＣＭＰ）法により形成する。
【００４８】
次に、図１３（１２）に示すように、上記ゲート電極２２被覆するように上記第１層間絶縁膜４２上に第２層間絶縁膜４３を形成して、第１層間絶縁膜４２と第２層間絶縁膜４３とで層間絶縁膜４１を構成する。そして、図１４のこの時点でのゲート幅方向の断面図に示すように、この時点でのチャネル領域１４の応力は、前記図１１によって説明したダミーゲート５２が形成されていた領域下の素子分離領域１３の上部を除去した際に生じた応力状態が維持されている。
【００４９】
図示はしないが、その後、上記層間絶縁膜４１に、各ソース・ドレイン領域２７、２８に電気的に接続されるコンタクト部、このコンタクト部に配線される金属配線等の形成を行って、半導体装置が完成される。
【００５０】
上記第１実施例の半導体装置の製造方法によれば、ゲート電極２２直下のチャネル領域１４にトランジスタ特性（キャリア移動度）有利なゲート幅方向に応力を発生させることができるため、トランジスタのオン電流Ｉｏｎを向上させることができるので、トランジスタ性能の向上が図れるという利点がある。また、ソース・ドレイン領域２７、２８の接合位置が素子分離領域１３の表面より深い位置にあることから、ソース・ドレイン領域２７、２８表面に低抵抗化のためのシリサイド層からなる低抵抗化層３１、３２を形成したとしても、低抵抗化層３１、３２と半導体基板１１との間で電流リークが発生することがない。これによって、半導体装置（トランジスタ）１の信頼性の向上が図れる。さらに、上記効果は、ゲート幅の小さい半導体装置（トランジスタ）１ほど大きな効果が得られる。
【００５１】
次に、本発明の製造方法で製造される半導体装置の第２例を、図１５の概略構成断面図によって説明する。図１５では、（１）にゲート長方向断面を示し、（２）ゲート幅方向断面を示す。図１５に示す半導体装置２は、前記第１実施例の半導体装置１において、ソース・ドレイン領域２７、２８にチャネル領域１４に応力を印加する応力印加層を用いたものである。
【００５２】
すなわち、図１５に示すように、半導体基板１１にトランジスタが形成される素子形成領域１２を電気的に分離する素子分離領域１３が形成されている。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１３は、通常のＳＴＩ（Shallow Trench Isolation）構造のものが形成されている。したがって、上記素子分離領域（図示せず）に挟まれた半導体基板１１部分が素子形成領域１２となっている。
【００５３】
上記素子形成領域１２に形成されるチャネル領域１４の両側に形成された上記素子分離領域１３の上部は、その素子分離領域１３表面よりチャネル領域１４が突き出るように、素子分離領域１３に窪み１５が形成されている。したがって、チャネル領域１４の両側の素子分離領域１３に対してチャネル領域１４のみが素子分離領域１３より突き出るように形成されている。ここで、窪み１５の底面における素子分離領域１３表面からのチャネル領域１４の突き出し量は、前記第１実施例と同様に、例えば３ｎｍ以上３０ｎｍ以下とする。これによって、チャネル領域１４では、素子分離領域１３からの直接の応力の影響が抑制される。すなわち、チャネル領域１４では、素子分離領域１３からの応力の影響を直接受けるチャネル領域１４下部の半導体基板１１部分の応力（矢印Ａで示す）が解放される方向に応力（矢印Ｂで示す）が発生する。また窪み１５の深さを制御することで、チャネル領域１４の突き出し量を調整することができる。
【００５４】
上記半導体基板１１上には、ゲート絶縁膜２１を介してゲート電極２２が形成されている。このゲート電極２２は、上記チャネル領域１４上を通り、例えば上記窪み１５上に至るように形成されている。上記ゲート絶縁膜２１には、例えば、高誘電率（Ｈｉｇｈ−ｋ）膜を用いることができ、もしくは通常の酸化シリコン膜を用いることもできる。上記ゲート電極２２には、例えば、金属ゲート用の金属もしくは金属化合物の単層構造もしくは積層構造のものを用いることができる。なお、上記ゲート電極２２にはポリシリコンを用いることもできる。上記ハードマスク２３には、例えば窒化シリコン膜を用いる。
【００５５】
上記ゲート電極２２（上記ゲート絶縁膜２１も含む）の側壁にはオフセットスペーサ２３が形成されている。このオフセットスペーサ２３は、例えば１ｎｍ〜１０ｎｍ程度の絶縁薄膜で形成されている。この絶縁薄膜は、例えば、上記素子分離領域１３に対してエッチング選択性を有する絶縁膜が用いられ、例えば窒化シリコン（ＳｉＮ）で形成する。
【００５６】
上記ゲート電極２２の両側において、上記オフセットスペーサ２３を介した半導体基板１１には、エクステンション領域２４、２５が形成されている。このエクステンション領域２４、２５は、例えばＮＭＯＳトランジスタを形成する場合にはヒ素（Ａｓ+）、リン（Ｐ+）等のｎ型の不純物が用いられ、ＰＭＯＳトランジスタを形成する場合にはホウ素（Ｂ+）、インジウム（Ｉｎ+）等のｐ型の不純物が用いられて、浅い接合で形成されている。
【００５７】
さらに、上記ゲート電極２２の両側には、上記オフセットスペーサ２３を介してサイドウォールスペーサ２６が形成されている。上記ゲート電極２２の両側における半導体基板１１には、上記エクステンション領域２４、２５をそれぞれに介して、ソース・ドレイン領域２７、２８が形成されている。このソース・ドレイン領域２７、２８はソース・ドレイン領域２７、２８間のチャネル領域１４に応力を印加する応力印加層で形成されている。例えば、半導体装置２が、ｐ型のＦＥＴ（電界効果トランジスタ）の場合、そのソース・ドレイン領域２７、２８は、エピタキシャル成長により成長させたシリコンゲルマニウム層で形成され、チャネル領域１４に圧縮応力を与える。また、ｎ型のＦＥＴ（電界効果トランジスタ）の場合、そのソース・ドレイン領域２７、２８は、エピタキシャル成長により成長させた炭化シリコン層で形成され、チャネル領域１４に引張応力を与える。いずれも、半導体基板１１表面より盛り上げたエンベデッドソース・ドレイン構造とすることが有効である。上記ソース・ドレイン領域２７、２８上には、低抵抗化層３１、３２が形成されている。この低抵抗化層３１、３２は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
【００５８】
このソース・ドレイン領域２７、２８は、その両側（ゲート幅方向）に形成されている素子分離領域１３部分の表面よりも、深い位置まで形成されている。したがって、ソース・ドレイン領域２７、２８表面に例えばサリサイドプロセスによって低抵抗化層３１、３２を形成しても、低抵抗化層３１、３２が半導体基板１１に接近するもしくは接続されることはない。これによって、低抵抗化層３１、３２から半導体基板１１への電流リークが発生することはない。
【００５９】
さらに、上記半導体基板１１に形成された上記構成の半導体装置２を被覆するように、上記半導体基板１１上には層間絶縁膜４１が形成されている。なお、図示はしていないが、上記層間絶縁膜４１には、上記ゲート電極２２、ソース・ドレイン領域２７、２８に接着されるコンタクト部、各コンタクト部に接続される配線等が形成される。
【００６０】
上記半導体装置２では、前記半導体装置１と同様な作用効果が得られるとともに、ソース・ドレイン領域２７、２８からも移動度を向上させるために有効な応力がチャネル領域１４に印加されることから、半導体装置１よりもさらに移動度の向上がなされる。
【００６１】
次に、本発明の製造方法で製造される半導体装置の第３例を、図１６の概略構成断面図によって説明する。図１６では、（１）にゲート長方向断面を示し、（２）ゲート幅方向断面を示す。図１６に示す半導体装置３は、前記第１実施例の半導体装置１において、チャネル領域１４に応力を印加するストレスライナー膜を形成したものである。
【００６２】
すなわち、図１６に示すように、半導体基板１１にトランジスタが形成される素子形成領域１２を電気的に分離する素子分離領域１３が形成されている。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１３は、通常のＳＴＩ（Shallow Trench Isolation）構造のものが形成されている。したがって、上記素子分離領域（図示せず）に挟まれた半導体基板１１部分が素子形成領域１２となっている。
【００６３】
上記素子形成領域１２に形成されるチャネル領域１４の両側に形成された上記素子分離領域１３の上部は、その素子分離領域１３表面よりチャネル領域１４が突き出るように、素子分離領域１３に窪み１５が形成されている。したがって、チャネル領域１４の両側の素子分離領域１３に対してチャネル領域１４のみが素子分離領域１３より突き出るように形成されている。ここで、窪み１５の底面における素子分離領域１３表面からのチャネル領域１４の突き出し量は、前記第１実施例と同様に、例えば３ｎｍ以上３０ｎｍ以下とする。これによって、チャネル領域１４では、素子分離領域１３からの直接の応力の影響が抑制される。すなわち、チャネル領域１４では、素子分離領域１３からの応力の影響を直接受けるチャネル領域１４下部の半導体基板１１部分の応力（矢印Ａで示す）が解放される方向に応力（矢印Ｂで示す）が発生する。また窪み１５の深さを制御することで、チャネル領域１４の突き出し量を調整することができる。
【００６４】
上記半導体基板１１上には、ゲート絶縁膜２１を介してゲート電極２２が形成されている。このゲート電極２２は、上記チャネル領域１４上を通り、例えば上記窪み１５上に至るように形成されている。上記ゲート絶縁膜２１には、例えば、高誘電率（Ｈｉｇｈ−ｋ）膜を用いることができ、もしくは通常の酸化シリコン膜を用いることもできる。上記ゲート電極２２には、例えば、金属ゲート用の金属もしくは金属化合物の単層構造もしくは積層構造のものを用いることができる。なお、上記ゲート電極２２にはポリシリコンを用いることもできる。上記ハードマスク２３には、例えば窒化シリコン膜を用いる。
【００６５】
上記ゲート電極２２（上記ゲート絶縁膜２１も含む）の側壁にはオフセットスペーサ２３が形成されている。このオフセットスペーサ２３は、例えば１ｎｍ〜１０ｎｍ程度の絶縁薄膜で形成されている。この絶縁薄膜は、例えば、上記素子分離領域１３に対してエッチング選択性を有する絶縁膜が用いられ、例えば窒化シリコン（ＳｉＮ）で形成する。
【００６６】
上記ゲート電極２２の両側において、上記オフセットスペーサ２３を介した半導体基板１１には、エクステンション領域２４、２５が形成されている。このエクステンション領域２４、２５は、例えばＮＭＯＳトランジスタを形成する場合にはヒ素（Ａｓ+）、リン（Ｐ+）等のｎ型の不純物が用いられ、ＰＭＯＳトランジスタを形成する場合にはホウ素（Ｂ+）、インジウム（Ｉｎ+）等のｐ型の不純物が用いられて、浅い接合で形成されている。
【００６７】
さらに、上記ゲート電極２２の両側には、上記オフセットスペーサ２３を介してサイドウォールスペーサ２６が形成されている。上記ゲート電極２２の両側における半導体基板１１には、上記エクステンション領域２４、２５をそれぞれに介して、ソース・ドレイン領域２７、２８が形成されている。上記ソース・ドレイン領域２７、２８上には、低抵抗化層３１、３２が形成されている。この低抵抗化層３１、３２は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
【００６８】
このソース・ドレイン領域２７、２８は、その両側（ゲート幅方向）に形成されている素子分離領域１３部分の表面よりも、深い位置まで形成されている。したがって、ソース・ドレイン領域２７、２８表面に例えばサリサイドプロセスによって低抵抗化層３１、３２を形成しても、低抵抗化層３１、３２が半導体基板１１に接近するもしくは接続されることはない。これによって、低抵抗化層３１、３２から半導体基板１１への電流リークが発生することはない。
【００６９】
さらに、上記半導体基板１１に形成された上記構成の半導体装置３を被覆するように、
チャネル領域１４に応力を印加するためのストレスライナー膜７１が形成されている。このストレスライナー膜７１は、例えば窒化シリコン膜で形成され、例えばプラズマＣＶＤ法によって成膜される。この成膜条件を変更することによって、引張応力を有する窒化シリコン膜を形成することも、圧縮応力を有する窒化シリコン膜を形成することもできる。例えば、半導体装置３が、ｐ型のＦＥＴ（電界効果トランジスタ）の場合、ストレスライナー膜７１にはコンプレッシブストレスライナー膜を用い、チャネル領域１４に圧縮応力を与える。また、ｎ型のＦＥＴ（電界効果トランジスタ）の場合、ストレスライナー膜７１には、テンサイルストレスライナー膜を用い、チャネル領域１４に引張応力を与える。
【００７０】
さらに、層間絶縁膜４１が形成されている。なお、図示はしていないが、上記層間絶縁膜４１には、上記ゲート電極２２、ソース・ドレイン領域２７、２８に接着されるコンタクト部、各コンタクト部に接続される配線等が形成される。
【００７１】
上記半導体装置３を形成するには、前記第１実施例の製造方法において、溝２９内にゲート絶縁膜２１を介してゲート電極２２を形成した後、上記第１層間絶縁膜４２を除去する。次に、ゲート電極２２、サイドウォールスペーサ２６を被覆するように、ストレスライナー膜７１形成する。次に、再度、第１層間絶縁膜４１を形成し、さらに第２層間絶縁膜４３を形成すればよい。再度形成した第１層間絶縁膜４１は、表面を平坦化しておくことが好ましい。
【００７２】
上記半導体装置３では、前記半導体装置１と同様な作用効果が得られるとともに、ストレスライナー膜７１からも移動度を向上させるために有効な応力がチャネル領域１４に印加されることから、半導体装置１よりもさらに移動度の向上がなされる。
【００７３】
また、上記第２実施例の半導体装置２に、上記第３実施例の半導体装置３で用いたのと同様なストレスライナー膜７１を形成することもできる。言い換えれば、上記第３実施例の半導体装置３に、上記第２実施例の半導体装置２で用いたのと同様な応力印加層で形成したソース・ドレイン領域２７、２８を形成することもできる。
【００７４】
次に、本発明の半導体装置の製造方法の一実施の形態（第２実施例）を、図１７〜図２２の製造工程断面図によって説明する。この製造方法では、前記半導体装置２の構成を製造する方法を説明する。
【００７５】
前記図６によって説明したのと同様に、半導体基板１１にトランジスタが形成される素子形成領域１２を電気的に分離する素子分離領域（図示せず）を形成する。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１３は、通常のＳＴＩ（Shallow Trench Isolation）構造のものを形成する。
【００７６】
次に、図１７（１）に示すように、上記半導体基板１１上に、この半導体基板１１中に不純物を導入するイオンインプランテーション（Ion Implantation）を行う際のチャネリング防止用の保護膜（図示せず）を形成する。この保護膜は、例えば酸化シリコン（ＳｉＯ2）膜で形成する。その形成方法は、一例として、半導体基板１１表面を酸化することによる。
【００７７】
次に、トランジスタの素子分離およびしきい値調整を行うための不純物注入をイオンインプランテーションにより行う。イオンインプランテーション後、先ほどのイオンインプランテーション保護膜の酸化シリコン（ＳｉＯ2）膜を除去し、半導体基板１１表面を露出させる。
【００７８】
次に、上記半導体基板１１上に、ダミーゲート絶縁膜５１、ダミーゲート５２、ハードマスク５３を順に形成する。
【００７９】
まず、半導体基板１１上に、ダミーゲート絶縁膜５１を、例えば酸化膜を約１ｎｍ〜３ｎｍの厚さに形成する。次いで、上記ダミーゲート絶縁膜５１上にダミーゲート形成膜を形成する。このダミーゲート形成膜は、例えば多結晶シリコン（ポリシリコン）を１００ｎｍ〜２００ｎｍ程度の厚さに堆積して形成される。その成膜方法は、例えば化学気相成長（ＣＶＤ）法を用いる。さらに、ダミーゲート形成膜上にハードマスク層を、例えば窒化シリコン膜で形成する。この窒化シリコン膜は、例えば３０ｎｍ〜１００ｎｍの厚さに、例えば化学気相成長（ＣＶＤ）法を用いて形成される。
【００８０】
次いで、上記ハードマスク層上にリソグラフィー用のレジスト膜（図示せず）を形成する。このレジスト膜は、露光源に合わせたものを用いる。そして、上記レジスト膜を露光して、ダミーゲートパターン（図示せず）を形成した後、そのダミーゲートパターンをエッチングマスクに用いて、上記ハードマスク層をエッチング加工してハードマスク５３を形成する。上記リソグラフィーにおける露光では、例えばＫｒＦ、ＡｒＦ、Ｆ2等を光源とした光リソグラフィーもしくは電子線リソグラフィーを用いる。また上記ハードマスク層のエッチングでは、ハードマスク層はレジストのパターンよりも細い線幅に加工（例えば、スリミング（Sliming）／トリミング（Trimming））して、ゲート長を細くすることが可能である。次にレジスト膜からなるダミーゲートパターンを除去し、エッチング加工して形成されたハードマスク５３をエッチングマスクにして、ダミーゲート形成膜をドライエッチングにより加工し、ダミーゲート５２を形成する。この時のダミーゲート５２の線幅を数ｎｍ〜十数ｎｍとする。このエッチングでは、ダミーゲート絶縁膜５１もエッチング加工される。
【００８１】
次に、図１７（２）に示すように、ダミーゲート３２（以下、ダミーゲート絶縁膜５１およびハードマスク５３も含めてダミーゲートという。）の側壁にオフセットスペーサ２３を形成する。このオフセットスペーサ２３は、例えば１ｎｍ〜１０ｎｍ程度の絶縁薄膜を、ダミーゲート５２を被覆するように形成した後、エッチバックを行い、ダミーゲート５２の側壁のみに絶縁薄膜を残すようにしてオフセットスペーサ２３を形成する。上記オフセットスペーサ２３を形成する絶縁薄膜は、例えば、酸化シリコン（ＳｉＯ2）もしくは窒化シリコン（ＳｉＮ）などで形成する。上記エッチバックにより、上記半導体基板１１上の絶縁薄膜は除去される。
【００８２】
次に、図１７（３）に示すように、ダミーゲート５２の両側に上記オフセットスペーサ２３を介してダミーサイドウォール５５を形成する、このダミーサイドウォール５５を形成するエッチバック時には、上記ハードマスク５３を残すようにエッチングを行う。
【００８３】
次に、図１８（４）に示すように、上記ダミーゲート５２の両側半導体基板１１に上記エクステンション領域２４、２５をそれぞれに介して、ソース・ドレイン領域を形成する領域に溝３３、３４を形成する。その後、活性化処理を、例えば１０００℃前後の急速加熱アニーリング（ＲＴＡ）で行う。
【００８４】
次に、図１８（５）に示すように、エピタキシャル成長法によって、上記溝３３、３４に応力印加層を成長させて、ソース・ドレイン領域２７、２８を形成する。例えば、半導体装置２が、ｐ型のＦＥＴ（電界効果トランジスタ）の場合、そのソース・ドレイン領域２７、２８は、エピタキシャル成長により成長させたシリコンゲルマニウム層で形成し、チャネル領域１４に圧縮応力を与えるようにする。この成膜条件は、一例として、処理温度（基板温度）を６５０℃〜７５０℃、成長雰囲気の圧力を６．７ｋＰａ〜１３．３ｋＰａに設定する。また、シリコン原料ガスに例えばジクロロシラン（ＳｉＣｌ2Ｈ2：ＤＣＳ）を用い、ゲルマニウム原料ガスにゲルマン（ＧｅＨ4）を用いる。また、ｎ型のＦＥＴ（電界効果トランジスタ）の場合、そのソース・ドレイン領域２７、２８は、エピタキシャル成長により成長させた炭化シリコン層で形成し、チャネル領域１４に引張応力を与えるようにする。いずれも、半導体基板１１表面より盛り上げたエンベデッドソース・ドレイン構造とすることが有効である。
【００８５】
次に、上記ダミーサイドウォール５５を除去して、図１８（６）に示すように、ダミーゲート５２とソース・ドレイン領域２７、２８との間の半導体基板１１を露出させる。
【００８６】
次に、図１９（７）に示すように、上記ダミーゲート５２の両側において、上記オフセットスペーサ２３を介した半導体基板１１に、エクステンション領域２４、２５を形成する。このエクステンション領域２４、２５は、例えばイオンインプランテーションにより形成する。ＮＭＯＳトランジスタを形成する場合にはヒ素（Ａｓ+）、リン（Ｐ+）等のｎ型の不純物を用い、ＰＭＯＳトランジスタを形成する場合にはホウ素（Ｂ+）、インジウム（Ｉｎ+）等のｐ型の不純物を用い、例えば、低加速エネルギー(１００ｅＶ〜３００ｅＶ)で５×１０14（／ｃｍ2）〜２×１０15（／ｃｍ2）のドーズ量で注入して浅い接合で形成する。したがって、ダミーゲート５２の両側の半導体基板１１に、エクステンション領域２４、２５を介してソース・ドレイン領域２７、２８が形成されることになる。
【００８７】
次に、図１９（８）に示すように、ダミーゲート５２の両側に上記オフセットスペーサ２３を介してサイドウォールスペーサ２６を形成する。このとき、サイドウォールスペーサ２６によって、エクステンション領域２４、２５表面が被覆されるようにする。このサイドウォールスペーサ２６を形成するエッチバック時には、上記ハードマスク５３を残すようにエッチングを行う。
【００８８】
次に、上記ソース・ドレイン領域２７、２８上に低抵抗化層３１、３２を形成する。この低抵抗化層３１、３２は、サリサイドプロセスによって、上記ソース・ドレイン領域２７、２８表面に選択的に形成される。この低抵抗化層３１，３２は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
【００８９】
次に、図１９（９）に示すように、ダミーゲート５２、サイドウォールスペーサ２６、低抵抗化層３１、３２等を被覆する第１層間絶縁膜４２を形成する。
【００９０】
次に、図２０（１０）に示すように、上記第１層間絶縁膜４２の上部を除去して、上記ハードマスク５３表面を露出させる。上記第１層間絶縁膜４２の除去には、例えば化学的機械研磨（ＣＭＰ）法を用いる。なお、別の研磨方法を用いてもよく、またエッチバックにより行うこともできる。なお、化学的機械研磨法では、研磨表面の平坦化が可能になる。
【００９１】
次に、ハードマスク５３およびダミーゲート５２を除去する。この除去加工には、例えばドライエッチングを用いる。上記ドライエッチングにおいて、ダミーゲート絶縁膜５１を残しておくことで、半導体基板１１へのドライエッチングダメージを抑える。さらにダミーゲート絶縁膜５１を除去する。この除去加工には、例えばウエットエッチングを用いる。この除去加工をウエットエッチングにより行うことで、半導体基板１１へのエッチングダメージを抑制する。この結果、図２０（１１）に示すように、オフセットスペーサ２３に囲まれた溝２９が形成される。ここで、前記図１０のゲート幅方向の断面図に示すように、ダミーゲート５２が形成されていた領域直下の半導体基板１１に形成されるチャネル領域１４は、素子分離領域１３表面とほぼ同じ高さになっている。そして、素子分離領域１１の応力がチャネル領域１４にかかっている。そのため、チャネル領域１４では、素子分離領域１１の応力の影響を直接受けることになる。
【００９２】
そして、前記図１１のゲート幅方向の断面図に示すように、上記ウエットエッチングでは、ダミーゲート５２が形成されていた領域下の素子分離領域１３表面をエッチングにより窪み１５を形成して低くすることができる。これによって、ダミーゲート５２が形成されていた領域下の素子分離領域１３の高さを半導体基板１１（チャネル領域１４）表面よりも低くすることができる。またウエットエッチング量でこの高さを制御することができ、素子分離領域１３表面からのチャネル領域１４の突き出し量は、例えば３ｎｍ以上３０ｎｍ以下の高さに形成する。また上記ウエットエッチングによって、ソース・ドレイン領域２７、２８両側（ゲート幅方向）の素子分離領域１３の高さは低くなることはない。また、上記チャネル領域１４を含めてソース・ドレイン領域２７、２８は、他の領域の半導体基板１１とほぼ同じ高さに維持することができる。
【００９３】
次に、図２０（１２）に示すように、上記溝２９内の上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、実際には、溝２９の内面および第１層間絶縁膜４２表面にも形成される。上記ゲート絶縁膜２１は、例えば、高誘電率（Ｈｉｇｈ−ｋ）膜、酸化シリコン膜などの絶縁膜で形成することができる。ここでは、一例として、高誘電率膜で形成した。この場合、上記ゲート絶縁膜２１の改質のための熱処理（アニール処理）を行う。
【００９４】
次に、図２１（１３）に示すように、上記溝２９の内部を埋め込むように、上記ゲート絶縁膜２１上にゲート電極形成膜６１を形成する。このゲート電極形成膜６１は、例えば、金属ゲート用の金属もしくは金属化合物を積層したものもしくは単層構造のもので形成される。
【００９５】
次に、図２１（１４）に示すように、上記ゲート電極形成膜６１の余剰な部分を除去し、上記溝２９内の半導体基板１１上にゲート絶縁膜２１を介してゲート電極２２を上記ゲート電極形成膜６１で形成する。この除去加工は、例えば化学的機械研磨（ＣＭＰ）法により形成する。
【００９６】
次に、図２２（１５）に示すように、上記ゲート電極２２被覆するように上記第１層間絶縁膜４２上に第２層間絶縁膜４３を形成して、第１層間絶縁膜４２と第２層間絶縁膜４３とで層間絶縁膜４１を構成する。そして、この時点でのチャネル領域１４の応力は、ダミーゲート５２（前記図２０（１０）参照）が形成されていた領域下の素子分離領域１３の上部を除去した際に生じた応力状態が維持されている。
【００９７】
図示はしないが、その後、上記層間絶縁膜４１に、各ソース・ドレイン領域２７、２８に電気的に接続されるコンタクト部、このコンタクト部に配線される金属配線等の形成を行って、半導体装置が完成される。
【００９８】
上記半導体装置の製造方法では、前記半導体装置の製造方法のｌ第１実施例と同様な作用効果が得られるとともに、ソース・ドレイン領域２７、２８からも移動度を向上させるために有効な応力がチャネル領域１４に印加されることから、第１実施例の半導体装置の製造方法により形成される半導体装置よりもさらに移動度の向上がなされる。
【００９９】
また、上記各実施例において、ゲート電極２２に応力を有する膜を用いることもできる。例えば、ゲート電極２２に適用する場合、ｎ型ＭＯＳＦＥＴ（電界効果トランジスタ）の場合、チャネル領域１４のゲート長方向に引張応力を与えるようにするハフニウム、ハフニウムシリサイド、タンタル、タンタルシリサイドなどを用い、ｐ型ＭＯＳＦＥＴ（電界効果トランジスタ）の場合、チャネル領域１４に圧縮応力を与えるようにするチタン、チタン窒化物、ルテニウム、タングステンなどを用いてもよい。このような膜を用いることで、さらに移動度の向上が図れる。
【符号の説明】
【０１００】
１…半導体基板、１２…素子形成領域、１３…素子分離領域、１４…チャネル領域、２１…ゲート絶縁膜、２２…ゲート電極、２７，２８…ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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