(57)【要約】【課題】厚さが薄く、低い順方向の抵抗と高い逆方向の耐圧とを両立させた縦型ダイオード、及びその製造方法、並びにこの縦型ダイオードを用いた半導体記憶装置を提供する。【解決手段】縦型ダイオード１において、下部電極膜１０上にＮ＋型層１１、Ｎ−型層１２及びＰ＋型層１３をこの順に積層させ、その上に上部電極膜２０を設ける。Ｎ−型層１２の実効的な不純物濃度は、Ｎ＋型層１１及びＰ＋型層１３の実効的な不純物濃度よりも低くする。そして、Ｎ＋型層１１、Ｎ−型層１２及びＰ＋型層１３の各層を、各結晶粒が各層を層厚方向に貫通していない小粒径多結晶シリコンにより形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第２半導体層と、
前記第２半導体層上に設けられた第２導電型の第３半導体層と、
を備え、
前記第２半導体層の実効的な不純物濃度は、前記第１半導体層及び前記第３半導体層の実効的な不純物濃度よりも低く、
前記第１半導体層、前記第２半導体層及び前記第３半導体層のうち少なくとも１層は、結晶粒が層厚方向に貫通していない多結晶の半導体からなることを特徴とする縦型ダイオード。
【請求項２】
電極膜上に、第１導電型不純物が導入された第１半導体層、第２半導体層、及び、第２導電型不純物が導入された第３半導体層がこの順に積層され、前記第２半導体層の実効的な不純物濃度が前記第１半導体層及び前記第３半導体層の実効的な不純物濃度よりも低く、前記第１半導体層、前記第２半導体層及び前記第３半導体層のうち少なくとも１層が、結晶粒が層厚方向に貫通していない多結晶の半導体からなる積層体を形成する工程と、
前記積層体にフラッシュランプ又はレーザによる熱処理を施す工程と、
を備えたことを特徴とする縦型ダイオードの製造方法。
【請求項３】
前記積層体を形成する工程は、
結晶粒が層厚方向に貫通した柱状多結晶の半導体からなる柱状多結晶層を形成する工程と、
前記柱状多結晶層に第１導電型不純物を導入する工程と、
前記柱状多結晶層上に、結晶粒が層厚方向に貫通していない多結晶の半導体からなる小粒径多結晶層を形成する工程と、
前記小粒径多結晶層の下層部分に第１導電型不純物を導入する工程と、
前記小粒径多結晶層の上層部分に第２導電型不純物を導入する工程と、
を有することを特徴とする請求項２記載の縦型ダイオードの製造方法。
【請求項４】
前記積層体を形成する工程は、
結晶粒が層厚方向に貫通していない多結晶の半導体からなる小粒径多結晶層を形成する工程と、
前記小粒径多結晶層に第１導電型不純物を導入する工程と、
前記小粒径多結晶層上に結晶粒が層厚方向に貫通した柱状多結晶の半導体からなる柱状多結晶層を形成する工程と、
前記柱状多結晶層に上方から不純物を注入して前記柱状多結晶層の上部を非晶質化する工程と、
前記柱状多結晶層の下層部分に第１導電型不純物を導入する工程と、
前記柱状多結晶層の上層部分に第２導電型不純物を導入する工程と、
を有することを特徴とする請求項２記載の縦型ダイオードの製造方法。
【請求項５】
ワード配線と、
ビット配線と、
前記ワード配線と前記ビット配線との間に接続された抵抗変化膜と、
前記ワード線と前記抵抗変化膜との間、又は前記ビット線と前記抵抗変化膜との間に接続された縦型ダイオードと、
を備え、
前記縦型ダイオードは、
第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第２半導体層と、
前記第２半導体層上に設けられた第２導電型の第３半導体層と、
を有し、
前記第２半導体層の実効的な不純物濃度は、前記第１半導体層及び前記第３半導体層の実効的な不純物濃度よりも低く、
前記第１半導体層、前記第２半導体層及び前記第３半導体層のうち少なくとも１層は、結晶粒が層厚方向に貫通していない多結晶の半導体からなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ダイオード及びその製造方法並びに半導体記憶装置に関し、特に、Ｎ型層及びＰ型層が積層された縦型ダイオード及びその製造方法並びにこの縦型ダイオードを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、半導体基板上にメモリセルを集積させた半導体記憶装置が開発されている。例えば、特許文献１においては、このような半導体記憶装置として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ）が開示されている。特許文献１に記載の記憶装置においては、第１の方向に延びる複数本のワード線と、第２の方向に延びる複数本のビット線とが設けられており、各ワード線と各ビット線との間には抵抗変化素子が接続されており、この抵抗変化素子の抵抗値によって情報を記憶する。また、この記憶装置においては、非選択のワード線及びビット線に電流が流れないようにするために、ワード線と抵抗変化素子との間、又はビット線と抵抗変化素子との間に薄膜ダイオードが接続されている。
【０００３】
一方、半導体記憶装置においては、大容量化及び低コスト化を図るために、メモリセルの微細化が推進されている。しかし、リソグラフィー技術の限界から、現在以上の微細化はむしろコストの増加につながるおそれがある。このため、近年、メモリセルの積層化による高集積化が検討され始めている。
【０００４】
上述のＲｅＲＡＭの場合、メモリセルを積層化するためには、加工上の問題等により、薄膜ダイオードを薄く形成する必要がある。しかしながら、薄い薄膜ダイオードにおいて、低い順方向の抵抗と高い逆方向の耐圧とを両立させることは極めて困難である。
【０００５】
【特許文献１】特開２００８−８５０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、厚さが薄く、低い順方向の抵抗と高い逆方向の耐圧とを両立させた縦型ダイオード、及びその製造方法、並びにこの縦型ダイオードを用いた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２半導体層と、前記第２半導体層上に設けられた第２導電型の第３半導体層と、を備え、前記第２半導体層の実効的な不純物濃度は、前記第１半導体層及び前記第３半導体層の実効的な不純物濃度よりも低く、前記第１半導体層、前記第２半導体層及び前記第３半導体層のうち少なくとも１層は、結晶粒が層厚方向に貫通していない多結晶の半導体からなることを特徴とする縦型ダイオードが提供される。
【０００８】
本発明の他の一態様によれば、電極膜上に、第１導電型不純物が導入された第１半導体層、第２半導体層、及び、第２導電型不純物が導入された第３半導体層がこの順に積層され、前記第２半導体層の実効的な不純物濃度が前記第１半導体層及び前記第３半導体層の実効的な不純物濃度よりも低く、前記第１半導体層、前記第２半導体層及び前記第３半導体層のうち少なくとも１層が、結晶粒が層厚方向に貫通していない多結晶の半導体からなる積層体を形成する工程と、前記積層体にフラッシュランプ又はレーザによる熱処理を施す工程と、を備えたことを特徴とする縦型ダイオードの製造方法が提供される。
【０００９】
本発明の更に他の一態様によれば、ワード配線と、ビット配線と、前記ワード配線と前記ビット配線との間に接続された抵抗変化膜と、前記ワード線と前記抵抗変化膜との間、又は前記ビット線と前記抵抗変化膜との間に接続された縦型ダイオードと、を備え、前記縦型ダイオードは、第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２半導体層と、前記第２半導体層上に設けられた第２導電型の第３半導体層と、を有し、前記第２半導体層の実効的な不純物濃度は、前記第１半導体層及び前記第３半導体層の実効的な不純物濃度よりも低く、前記第１半導体層、前記第２半導体層及び前記第３半導体層のうち少なくとも１層は、結晶粒が層厚方向に貫通していない多結晶の半導体からなることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、厚さが薄く、低い順方向の抵抗と高い逆方向の耐圧とを両立させた縦型ダイオード、及びその製造方法、並びにこの縦型ダイオードを用いた半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る縦型ダイオードを例示する断面図であり、
図２は、横軸に厚さ方向の位置をとり、縦軸に不純物濃度をとって、本実施形態に係る縦型ダイオードの不純物濃度分布を例示するグラフ図である。
なお、図１においては、各層の結晶構造が模式的に描かれている。後述する他の断面図においても同様である。
【００１２】
図１に示すように、本実施形態に係る縦型ダイオード１においては、金属からなる下部電極膜１０が設けられており、下部電極膜１０上には、下側から順に、Ｎ＋型層１１、Ｎ−型層１２及びＰ＋型層１３が積層されている。Ｐ＋型層１３上には、金属からなる上部電極膜２０が設けられている。
【００１３】
Ｎ＋型層１１の厚さは例えば１０乃至７０ｎｍ（ナノメートル）であり、例えば、２０乃至５０ｎｍであり、例えば２５ｎｍである。Ｎ＋型層１１は多結晶シリコンからなり、Ｎ＋型層１１を構成する各結晶粒はＮ＋型層１１を層厚方向に貫通していない。以下、各結晶粒がその層を層厚方向に貫通していないような多結晶組織を持つシリコンを、「小粒径多結晶シリコン」という。Ｎ＋型層１１の平均結晶粒径は例えば２０ｎｍであり、結晶配向はランダム配向である。また、Ｎ＋型層１１にはドナー（Ｎ型不純物）としてヒ素（Ａｓ）が導入されており、導電型はＮ＋型となっている。
【００１４】
なお、結晶配向のランダム性は、例えば、ＸＲＤ（X-ray Diffraction：Ｘ線回折）によって検出されるピークの強度比によって評価できる。例えば、ＸＲＤによって主に検出される（１１１）、（２２０）、（３１１）配向に注目すると、多結晶シリコンの配向が揃ってくると、（２２０）配向率が増加し、逆に、配向がランダムになってくると、（２２０）配向率は支配的ではなくなり、上述の３つの配向が同等の存在比率となる。本実施形態においては、（２２０）配向率が３３％以下となるような配向状態を、「ランダム配向」と定義する。
【００１５】
Ｎ−型層１２の厚さは例えば１０乃至７０ｎｍであり、例えば、２０乃至７０ｎｍである。Ｎ−型層１２は、各結晶粒がＮ−型層１２を層厚方向に貫通していない小粒径多結晶シリコンからなり、その結晶粒径は例えば２０ｎｍであり、配向はランダム配向である。また、Ｎ−型層１２にはドナー（Ｎ型不純物）としてヒ素（Ａｓ）が導入されているが、その濃度はＮ＋型層１１のドナー濃度よりも低く、Ｎ−型層１２の導電型はＮー型となっている。
【００１６】
Ｐ＋型層１３の厚さは例えば１０乃至７０ｎｍ（ナノメートル）であり、例えば、２０乃至５０ｎｍである。例えば、Ｎ−型層１２及びＰ＋型層１３の合計の厚さは７５ｎｍである。Ｐ＋型層１３は、各結晶粒がＰ＋型層１３を層厚方向に貫通していない小粒径多結晶シリコンからなり、その結晶粒径は例えば２０ｎｍであり、配向はランダム配向である。また、Ｐ＋型層１３にはアクセプタ（Ｐ型不純物）としてホウ素（Ｂ）が導入されており、導電型はＰ＋型となっている。
【００１７】
図２に示すように、Ｎ−型層１２の実効的な不純物濃度は、Ｎ＋型層１１の実効的な不純物濃度及びＰ＋型層１３の実効的な不純物濃度よりも低い。そして、Ｎ＋型層１１、Ｎ−型層１２及びＰ＋型層１３の各層における不純物の濃度分布は急峻であり、Ｎ−型層１２とＰ＋型層１３との間でＰＮ接合面が構成されている。
【００１８】
次に、上述の如く構成された本実施形態に係る縦型ダイオードの製造方法について説明する。
図３（ａ）乃至（ｃ）、図４（ａ）及び（ｂ）、図５は、本実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【００１９】
先ず、図３（ａ）に示すように、基板及び絶縁膜等からなる下部構造体（図示せず）上に金属材料を堆積させて、下部電極膜１０を形成する。次に、下部電極膜１０上に、各結晶粒が層厚方向に貫通していない小粒径多結晶シリコンからなる小粒径多結晶層１５を、例えば１０乃至７０ｎｍ、例えば２５ｎｍの厚さに堆積させる。小粒径多結晶層１５は、後の工程においてＮ型不純物が導入され活性化されることでＮ＋型層１１（図１参照）となる層である。
【００２０】
小粒径多結晶構造を持つシリコン層は、例えば、比較的低温高圧条件のＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって形成することができる。例えば、温度を６１０℃とし、圧力を０．８ＴｏｒｒとしたＣＶＤ法により形成可能である。このとき、シリコンの結晶は基板上で固相成長するだけでなく、気相中でも気相成長し、ある程度結晶化した状態で下部電極膜１０上に堆積する。これに対して、通常の柱状結晶構造を持つシリコン層は、小粒径多結晶シリコン層を形成する場合よりも高温低圧条件のＣＶＤ法により形成することができる。例えば、温度を６２０℃とし、圧力を０．２ＴｏｒｒとしたＣＶＤ法により形成可能である。この場合は、ほぼ固相成長のみによってシリコン結晶が成長する。逆に、ＣＶＤ条件を小粒径多結晶シリコン層の形成条件よりも低温高圧の条件とすれば、アモルファス構造のシリコン層を形成することができる。
【００２１】
次に、図３（ｂ）に示すように、小粒径多結晶層１５に対してＮ型不純物であるヒ素（Ａｓ）をイオン注入する。この注入の条件は、例えば、加速電圧を２０ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２とする。
【００２２】
次に、図３（ｃ）に示すように、小粒径多結晶層１５上に、各結晶粒が層厚方向に貫通していない小粒径多結晶シリコンからなる小粒径多結晶層１６を、例えば７５ｎｍの厚さに堆積させる。小粒径多結晶層１６は、後の工程においてＮ型不純物及びＰ型不純物が導入され活性化されることで、Ｎ−型層１２及びＰ＋型層１３（図１参照）となる層である。
【００２３】
次に、図４（ａ）に示すように、小粒径多結晶層１６に対して、Ｎ型不純物であるヒ素（Ａｓ）をイオン注入する。この注入の条件は、ヒ素が小粒径多結晶層１６の下層部分に導入され、その濃度が小粒径多結晶層１５におけるヒ素の濃度よりも低くなるようにする。例えば、加速電圧を７０ｋｅＶとし、ドーズ量を１×１０１３ｃｍ−２とする。
【００２４】
次に、図４（ｂ）に示すように、小粒径多結晶層１６に対して、Ｐ型不純物であるホウ素（Ｂ）を注入する。この注入の条件は、ホウ素が小粒径多結晶層１６の上層部分に導入され、その濃度が小粒径多結晶層１６の下層部分におけるヒ素の濃度よりも高くなるようにする。例えば、加速電圧を１ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２とする。この結果、小粒径多結晶層１６は、下層部分にヒ素が導入され、上層部分にホウ素が導入された２層構造となる。
【００２５】
このようにして、下部電極膜１０上に、Ｎ型不純物が導入された小粒径多結晶層１５、Ｎ型不純物が小粒径多結晶層１５よりも低い濃度で導入された小粒径多結晶層１６の下層部分、及び、Ｐ型不純物であるホウ素（Ｂ）が導入された小粒径多結晶層１６の上層部分がこの順に積層された積層体が形成される。これらの層は、いずれも、各結晶粒が各層を層厚方向に貫通していない小粒径多結晶シリコンからなる。
【００２６】
次に、図５に示すように、この小粒径多結晶層１５及び小粒径多結晶層１６からなる積層体に対して、ミリセカンドアニールを施す。本明細書において、ミリセカンドアニールとは、フラッシュランプ又はレーザを用いた熱処理を指し、その加熱時間は例えば１秒以下であり、例えば、０．１乃至１０ｍｓｅｃ（ミリ秒）である。本実施形態においては、例えばフラッシュランプ１００により可視光を０．５乃至１０ｍｓｅｃ間照射することにより、ミリセカンドアニールを実施する。
【００２７】
この結果、上述の積層体の温度は推定で１０００乃至１３００℃程度まで上昇し、小粒径多結晶層１５及び１６内に導入された不純物が活性化する。但し、加熱される時間は０．５乃至１０ｍｓｅｃと短いため、結晶粒が成長することはほとんどなく、各層の結晶構造は小粒径多結晶のままである。このようにして不純物が活性化され、小粒径多結晶層１５はＮ＋型層１１となる。また、小粒径多結晶層１６の下層部分はＮ−型層１２となり、上層部分はＰ＋型層１３となる。その後、Ｐ＋型層１３上に上部電極膜２０を形成する。これにより、図１及び図２に示す縦型ダイオード１が製造される。
【００２８】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図３（ｂ）に示す工程において、小粒径多結晶層１５に対してヒ素を注入している。このとき、小粒径多結晶層１５は小粒径多結晶シリコンからなり、結晶配向はランダム配向であるため、チャンリングが抑制される。これにより、小粒径多結晶層１５内におけるヒ素の濃度分布を急峻にすることができる。
【００２９】
同様に、図４（ａ）に示す小粒径多結晶層１６に対してヒ素を注入する工程、及び図４（ｂ）に示す小粒径多結晶層１６に対してホウ素を注入する工程においても、小粒径多結晶層１６の結晶構造が小粒径多結晶でありランダム配向であるため、チャネリングを防止することができ、不純物濃度の分布を急峻にすることができる。
【００３０】
また、小粒径多結晶層に対して不純物を注入することにより、非晶質層に対して不純物を注入した場合と比較して、注入した不純物を少ない熱量で活性化させることができる。このため、加熱時間が短いミリセカンドアニールによっても、不純物を十分に活性化させることができる。そして、小粒径多結晶層１５及び１６には、各層を貫通するような結晶粒は存在しないため、注入された不純物の粒界拡散が抑制される。これにより、熱処理に伴う長距離の拡散を防止し、加熱後においても、急峻な不純物濃度分布を維持することができる。
【００３１】
このように、本実施形態によれば、導入した不純物を十分に活性化させつつ、加熱後も加熱前の急峻な不純物分布を維持することができ、不純物の高い活性化率と急峻な濃度分布を両立させた縦型ダイオードを実現することができる。これにより、縦型ダイオードにおいて、低い順方向の抵抗と高い逆方向の耐圧とを両立させることができる。
【００３２】
次に、本実施形態の比較例について説明する。
図６は、横軸に厚さ方向の位置をとり、縦軸に不純物濃度をとって、比較例に係る縦型ダイオードの不純物濃度分布を例示するグラフ図である。
本比較例においては、前述の第１の実施形態と比較して、小粒径多結晶の小粒径多結晶層１５及び１６の代わりに非晶質層を形成し、これに不純物を注入する。また、ミリセカンドアニールの代わりに、例えばハロゲンランプにより、温度が８００乃至９００℃、時間が５乃至１０秒間のＲＴＡ（Rapid Thermal Anneal：瞬間熱アニール）を行う。
【００３３】
本比較例においては、図６に示すように、非晶質層に対して不純物を注入することによりチャネリングが防止され、ＲＴＡ前においては急峻な不純物濃度分布を実現できる。しかしながら、非晶質層に注入した不純物を活性化させるためには大きな熱量が必要であるため、活性加熱処理として加熱時間がミリセカンドアニールよりも長いＲＴＡを行う必要がある。これにより、ＲＴＡによって不純物が大きく拡散してしまい、分布がブロードになってしまう。この結果、縦型ダイオードの逆方向耐圧が低いものとなる。
【００３４】
また、本比較例において、活性加熱処理としてミリセカンドアニールを行うと、不純物の活性化が不十分となるため、実効的な不純物濃度が低くなり、順方向の抵抗が高くなる。一方、柱状多結晶層を形成してこれに不純物を注入することも考えられるが、注入時のチャネリング及びアニール時の粒界拡散により不純物の分布がブロードになってしまい、逆方向の耐圧が低下する。
【００３５】
これに対して、前述の第１の実施形態によれば、小粒径多結晶層に対する不純物の注入とミリセカンドアニールとを組み合わせることにより、注入直後の不純物濃度分布を急峻にし、且つ、活性化熱処理後も急峻な不純物濃度分布を維持することができる。
【００３６】
次に、本発明の第２の実施形態について説明する。
図７は、本実施形態に係る縦型ダイオードを例示する断面図である。
図７に示すように、本実施形態に係る縦型ダイオード２においては、前述の第１の実施形態に係る縦型ダイオード１（図１参照）と比較して、Ｎ＋型層の結晶構造が異なっている。すなわち、縦型ダイオード２のＮ＋型層であるＮ＋型層２１においては、各結晶粒がＮ＋型層２１を層厚方向に貫通する柱状結晶となっている。以下、このような柱状結晶からなるシリコンを「柱状多結晶シリコン」という。層厚方向から見て、Ｎ＋型層２１の平均結晶粒径はＮ＋型層１１（図１参照）の平均結晶粒径よりも大きく、例えば３５ｎｍである。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００３７】
次に、本実施形態に係る縦型ダイオードの製造方法について説明する。
図８（ａ）乃至（ｃ）、図９（ａ）及び（ｂ）、図１０は、本実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【００３８】
先ず、図８（ａ）に示すように、下部電極膜１０を形成し、その上に、各結晶粒が層厚方向に貫通した柱状多結晶シリコンからなる柱状多結晶層２５を堆積させる。柱状多結晶層２５は、後の工程においてＮ型不純物が導入され活性化されることでＮ＋型層２１（図７参照）となる層である。柱状多結晶層２５の厚さは例えば１０乃至７０ｎｍ、例えば２５ｎｍとする。前述の第１の実施形態において説明したように、柱状多結晶シリコン層は、小粒径多結晶シリコン層よりも高温低圧条件のＣＶＤ法によって形成することができる。例えば、温度を６２０℃とし、圧力を０．２ＴｏｒｒとしたＣＶＤ法により形成可能である。この場合は、ほぼ固相成長のみによってシリコン結晶が成長する。
【００３９】
次に、図８（ｂ）に示すように、柱状多結晶層２５に対してＮ型不純物であるヒ素（Ａｓ）を注入する。この注入の条件は、例えば、加速電圧を２０ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２とする。
【００４０】
次に、図８（ｃ）に示すように、柱状多結晶層２５上に、各結晶粒が層厚方向に貫通していない小粒径多結晶シリコンからなる小粒径多結晶層１６を、例えば７５ｎｍの厚さに堆積させる。
【００４１】
以後の製造方法は、前述の第１の実施形態と同様である。すなわち、図９（ａ）に示すように、小粒径多結晶層１６の下層部分に対して、例えば加速電圧を７０ｋｅＶとし、ドーズ量を１×１０１３ｃｍ−２として、ヒ素（Ａｓ）を注入する。次に、図９（ｂ）に示すように、小粒径多結晶層１６の上層部分に対して、例えば加速電圧を１ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２として、ホウ素（Ｂ）を注入する。これにより、柱状多結晶層２５上に、小粒径多結晶シリコンからなりＮ型不純物が柱状多結晶層２５よりも低い濃度で導入された小粒径多結晶層１６の下層部分、及び、小粒径多結晶シリコンからなりＰ型不純物が小粒径多結晶層１６の下層部分のＮ型不純物よりも高い濃度で導入された小粒径多結晶層１６の上層部分が形成される。
【００４２】
次に、図１０に示すように、例えばフラッシュランプ１００により、柱状多結晶層２５及び小粒径多結晶層１６（図９参照）からなる積層体に対して、ミリセカンドアニールを施す。これにより、柱状多結晶層２５及び小粒径多結晶層１６に注入された不純物が活性化し、柱状多結晶層２５がＮ＋型層２１となり、小粒径多結晶層１６の下層部分がＮ−型層１２となり、上層部分がＰ＋型層１３となる。その後、上部電極膜２０を形成する。これにより、図７に示す縦型ダイオード２が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００４３】
次に、本実施形態の作用効果について説明する。
本実施形態によれば、柱状多結晶層２５を柱状多結晶シリコンで形成することにより、ミリセカンドアニールを行ったときに、柱状多結晶層２５の柱状結晶粒を核にしてＮ−型層１２及びＰ＋型層１３のグレイン成長が進みやすくなる。この結果、Ｎ＋型層２１、Ｎ−型層１２及びＰ＋型層１３の各層において不純物がより一層活性化し、縦型ダイオード２の順方向の抵抗をより一層低減することができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００４４】
なお、本実施形態においては、柱状多結晶層２５が柱状多結晶シリコンからなるため、柱状多結晶層２５に対してヒ素を注入したときにチャネリングが起こりうるが、下地が金属製の下部電極膜１０であるため、これに不純物が注入されてもそれほど問題はない。また、各層は不純物の注入時にランダム配向であればチャネリングを抑制することができるため、アニール後にＮ−型層１２及びＰ＋型層１３のグレイン成長が進み、結晶構造がランダム配向でなくなっても、問題はない。
【００４５】
次に、本発明の第３の実施形態について説明する。
図１１は、本実施形態に係る縦型ダイオードを例示する断面図である。
図１１に示すように、本実施形態に係る縦型ダイオード３においては、前述の第１の実施形態に係る縦型ダイオード１（図１参照）と比較して、Ｎ−型層及びＰ＋型層の結晶構造が異なっている。縦型ダイオード３においては、小粒径多結晶シリコンからなるＮ−型層１２及びＰ＋型層１３（図１参照）の代わりに、柱状多結晶シリコンからなるＮ−型層３２及びＰ＋型層３３が設けられている。すなわち、Ｎ−型層３２及びＰ＋型層３３を構成する各結晶粒は、Ｎ−型層３２及びＰ＋型層３３を層厚方向に貫通する柱状結晶となっている。層厚方向から見て、Ｎ−型層３２及びＰ＋型層３３の結晶粒径はＮ−型層１２及びＰ＋型層１３（図１参照）の結晶粒径よりも大きく、例えば３５ｎｍである。また、Ｐ＋型層３３の最表層はゲルマニウム（Ｇｅ）を含有しており、Ｓｉ−Ｇｅ化合物層３４となっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４６】
次に、本実施形態に係る縦型ダイオードの製造方法について説明する。
図１２（ａ）乃至（ｃ）、図１３（ａ）乃至（ｃ）、図１４は、本実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【００４７】
先ず、図１２（ａ）に示すように、下部電極膜１０を形成し、その上に、各結晶粒が層厚方向に貫通していない小粒径多結晶シリコンからなる小粒径多結晶層１５を、例えば１０乃至７０ｎｍ、例えば２５ｎｍの厚さに堆積させる。
【００４８】
次に、図１２（ｂ）に示すように、小粒径多結晶層１５に対してヒ素（Ａｓ）を注入する。この注入の条件は、例えば、前述の第１の実施形態と同様に、加速電圧を２０ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２とする。
【００４９】
次に、図１２（ｃ）に示すように、小粒径多結晶層１５上に、各結晶粒が層厚方向に貫通した柱状多結晶シリコンからなる柱状多結晶層３６を、例えば７５ｎｍの厚さに堆積させる。柱状多結晶層３６は、後の工程においてＮ型不純物及びＰ型不純物が導入され活性化されることで、Ｎ−型層１２及びＰ＋型層１３となる層である。
【００５０】
次に、図１３（ａ）に示すように、上方から柱状多結晶層３６の最表層に対して、ゲルマニウム（Ｇｅ）を注入する。これにより、柱状多結晶層３６の最表層を非晶質化して、非晶質層３６ａを形成する。
【００５１】
次に、図１３（ｂ）に示すように、柱状多結晶層３６の下層部分に対して、例えば加速電圧を７０ｋｅＶとし、ドーズ量を１×１０１３ｃｍ−２として、ヒ素（Ａｓ）を注入する。次に、図１３（ｃ）に示すように、柱状多結晶層３６の上層部分に対して、例えば加速電圧を１ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２として、ホウ素（Ｂ）を注入する。このとき、ホウ素は、非晶質層３６ａとそれより下方に導入される。
【００５２】
次に、図１４に示すように、例えばフラッシュランプ１００により、小粒径多結晶層１５及び柱状多結晶層３６（図１３参照）からなる積層体に対して、ミリセカンドアニールを施す。これにより、非晶質層３６ａが結晶化し、シリサイド化されてＳｉ−Ｇｅ化合物層３４が形成されると共に、小粒径多結晶層１５及び柱状多結晶層３６に注入された不純物が活性化する。この結果、小粒径多結晶層１５がＮ＋型層２１となり、柱状多結晶層３６の下層部分がＮ−型層３２となり、上層部分がＰ＋型層３３となる。その後、上部電極膜２０を形成する。これにより、図１１に示す縦型ダイオード３が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００５３】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図１２（ｃ）に示す工程において柱状多結晶シリコンからなる柱状多結晶層３６を形成し、図１３（ａ）に示す工程において柱状多結晶層３６の最表層にゲルマニウム（Ｇｅ）を注入して非晶質層３６ａを形成している。非晶質層３６ａを設けることにより、図１３（ｂ）及び（ｃ）に示す工程においてそれぞれヒ素（Ａｓ）及びホウ素（Ｂ）を注入したときに、チャネリングを抑え、また、図１４に示す工程においてミリセカンドアニールを行ったときに、不純物の粒界拡散を抑えることができ、急峻な不純物濃度分布を得ることができる。また、柱状多結晶層３６の下層部分、すなわち、非晶質層３６ａ以外の部分には、柱状多結晶シリコンが残存しているため、これを核にして非晶質層３６ａ及び小粒径多結晶層１５の結晶化が進み、不純物を十分に活性化することができる。
【００５４】
また、本実施形態においては、Ｐ＋型層３３の最表層にＳｉ−Ｇｅ化合物層３４が形成されているため、抵抗が低い。特に、Ｐ＋型層３３と上部電極膜２０との間のコンタクト抵抗が低い。このため、縦型ダイオード３に流すことができる順方向の電流量が大きい。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００５５】
次に、本発明の第４の実施形態について説明する。
図１５は、本実施形態に係る半導体記憶装置を例示する回路図であり、
図１６は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図１７は、本実施形態に係る半導体記憶装置を例示する断面図である。
なお、図１６においては、図を見易くするために、半導体基板及び絶縁膜は図示が省略されている。
本実施形態に係る半導体記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ）である。
【００５６】
図１５乃至図１７に示すように、本実施形態に係るＲｅＲＡＭ５０においては、半導体基板５１が設けられており、半導体基板５１上には絶縁膜５２が形成されており、絶縁膜５２上には複数本の配線層５３が設けられている。複数本の配線層５３は相互に離隔し、半導体基板５１の上面に平行な一方向に延びている。配線層５３は、ＲｅＲＡＭ５０のワード線ＷＬとして機能する。なお、例えば、半導体基板５１はシリコンチップであり、絶縁膜５２はシリコン酸化膜であり、配線層５３は金属配線である。
【００５７】
絶縁膜５２上には、配線層５３を埋め込むように、層間絶縁膜５４が形成されている。そして、層間絶縁膜５４上には複数本の配線層５５が設けられている。複数本の配線層５５は相互に離隔し、半導体基板５１の上面に平行な方向であって、配線層５３が延びる方向に対して直交する方向に延びている。配線層５５は、ＲｅＲＡＭ５０のビット線ＢＬとして機能する。配線層５５は配線層５３には接触しておらず、両配線層はねじれの位置関係にある。
【００５８】
そして、層間絶縁膜５４の内部における各配線層５３と各配線層５５との最近接部分のそれぞれには、縦型ダイオード１及び抵抗変化膜５７が設けられている。縦型ダイオード１の構成は、前述の第１の実施形態に係る縦型ダイオード１と同じである。すなわち、配線層５３の直上域であって配線層５５の直下域には、下側から順に下部電極膜１０、Ｎ＋型層１１、Ｎ−型層１２、Ｐ＋型層１３及び上部電極膜２０が設けられている。下部電極膜１０の下面は配線層５３の上面に接触しており、従って、下部電極膜１０は配線層５３に接続されている。
【００５９】
また、上部電極膜２０上には抵抗変化膜５７が設けられており、上部電極膜２０に接している。抵抗変化膜５７は、印加される電圧によって電気抵抗値が可逆的に変化する膜であり、例えば、電圧が印加されることによって微細構造が結晶状態と非晶質状態との間で相変化するカルコゲナイド系化合物、すなわち、Ｓｅ、Ｔｅ等のＶＩＢ族元素を含む化合物により形成された相変化膜である。又は、抵抗変化膜５７は、ＴｉドープＮｉＯｘ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ若しくはＺｎＦｅｘＯｙにより形成されていてもよい。
【００６０】
抵抗変化膜５７上には電極膜５８が設けられている。電極膜５８の下面は抵抗変化膜５７の上面に接しており、上面は配線層５５の下面に接している。これにより、配線層５３と配線層５５との間には、配線層５３から配線層５５に向かって、下部電極膜１０、Ｎ＋型層１１、Ｎ−型層１２、Ｐ＋型層１３、上部電極膜２０、抵抗変化膜５７及び電極膜５８がこの順に積層されている。この結果、抵抗変化膜５７はワード線である配線層５３とビット線である配線層５５との間に接続されており、縦型ダイオード１はワード線である配線層５３と抵抗変化膜５７との間に接続されている。そして、相互に接続された１枚の抵抗変化膜５７及び１つの縦型ダイオード１により、１つのメモリセルが構成されている。
【００６１】
また、ＲｅＲＡＭ５０においては、上述の複数本の配線層５３、複数本の配線層５５、複数個の縦型ダイオード１及び複数枚の抵抗変化膜５７からなる基本構造が、半導体基板１の上面に対して垂直な方向に沿って複数段設けられており、積層構造が構築されている。これにより、複数個のメモリセルが、３次元マトリクス状に配列されている。
【００６２】
本実施形態においては、ＲｅＲＡＭ５０に前述の第１の実施形態に係る縦型ダイオード１を用いることにより、低い順方向抵抗及び高い逆方向耐圧を両立させつつ縦型ダイオード１の厚さを薄くすることができる。これにより、ＲｅＲＡＭ５０を製造する際の加工性が良好になり、ＲｅＲＡＭ５０の積層数を増加させ、メモリセルの集積度を向上させることができる。
【００６３】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第４の実施形態において、メモリセルを構成する縦型ダイオードとして、第２の実施形態に係る縦型ダイオード２（図７参照）又は第３の実施形態に係る縦型ダイオード３（図１１参照）を用いてもよい。
【００６４】
また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、Ｎ＋型層とＰ＋型層との間にＮ−型層を設ける例を示したが、本発明はこれに限定されず、Ｎ＋型層とＰ＋型層との間に設ける層は実効的な不純物濃度が両側のＮ＋型層及びＰ＋型層の実効的な不純物濃度よりも低い層であればよく、Ｐ−型層又はＩ型層であってもよい。
【００６５】
更に、前述の各実施形態においては、Ｎ＋型層となるシリコン層を成膜した後、Ｎ型不純物（ドナー）を注入し、その後、Ｎ−型層及びＰ＋型層となるシリコン層を一時に成膜し、Ｎ型不純物（ドナー）及びＰ型不純物（アクセプタ）を注入する例を示したが、本発明はこれに限定されない。例えば、シリコン層を成膜した後不純物を注入する単位プロセスを３回繰り返してもよく、初めにＮ＋型層及びＮ−型層となるシリコン層を一時に成膜した後、Ｎ型不純物の注入を２回行い、その後、Ｐ＋型層となるシリコン層を成膜し、Ｐ型不純物を注入してもよく、３層分の厚いシリコン層を成膜した後、Ｎ型不純物を２回注入し、Ｐ型不純物を１回注入してもよい。
【００６６】
更にまた、前述の第１の実施形態においては、Ｎ＋型層１１、Ｎ−型層１２及びＰ＋型層１３の全てが小粒径多結晶シリコンからなる例を示し、前述の第２の実施形態においては、Ｎ＋型層２１が柱状多結晶シリコンからなり、Ｎ−型層１２及びＰ＋型層１３が小粒径多結晶シリコンからなる例を示し、前述の第３の実施形態においては、Ｎ＋型層１１が小粒径多結晶シリコンからなり、Ｎ−型層３２及びＰ＋型層３３が柱状多結晶シリコンからなる例を示したが、本発明はこれに限定されず、Ｎ＋型層、Ｎ−型層及びＰ＋型層のうち、少なくとも１層が小粒径多結晶半導体により形成されていればよい。
【００６７】
更にまた、前述の各実施形態においては、ミリセカンドアニールとしてフラッシュランプアニールを行う例を示したが、本発明はこれに限定されず、例えば、照射時間が０．１ｍｓｅｃ程度のレーザアニールを行ってもよい。
【００６８】
更にまた、前述の第４の実施形態においては、各メモリセルにおいてワード線側に縦型ダイオードを配置し、ビット線側に抵抗変化膜を配置する例を示したが、この配列は逆でもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係る縦型ダイオードを例示する断面図である。
【図２】横軸に厚さ方向の位置をとり、縦軸に不純物濃度をとって、第１の実施形態に係る縦型ダイオードの不純物濃度分布を例示するグラフ図である。
【図３】（ａ）乃至（ｃ）は、第１の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図５】第１の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図６】横軸に厚さ方向の位置をとり、縦軸に不純物濃度をとって、比較例に係る縦型ダイオードの不純物濃度分布を例示するグラフ図である。
【図７】本発明の第２の実施形態に係る縦型ダイオードを例示する断面図である。
【図８】（ａ）乃至（ｃ）は、第２の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、第２の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図１０】第２の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図１１】本発明の第３の実施形態に係る縦型ダイオードを例示する断面図である。
【図１２】（ａ）乃至（ｃ）は、第３の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図１３】（ａ）乃至（ｃ）は、第３の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図１４】第３の実施形態に係る縦型ダイオードの製造方法を模式的に例示する工程断面図である。
【図１５】本発明の第４の実施形態に係る半導体記憶装置を例示する回路図である。
【図１６】第４の実施形態に係る半導体記憶装置を例示する斜視図である。
【図１７】第４の実施形態に係る半導体記憶装置を例示する断面図である。
【符号の説明】
【００７０】
１、２、３  縦型ダイオード、１０  下部電極膜、１１  Ｎ＋型層、１２  Ｎ−型層、１３  Ｐ＋型層、１５、１６  小粒径多結晶層、２０  上部電極膜、２１  Ｎ＋型層、２５  柱状多結晶層、３２  Ｎ−型層、３３  Ｐ＋型層、３４  Ｓｉ−Ｇｅ化合物層、３６  柱状多結晶層、３６ａ  非晶質層、５０  ＲｅＲＡＭ、５１  半導体基板、５２  絶縁膜、５３  配線層、５４  層間絶縁膜、５５  配線層、５７  抵抗変化膜、５８  電極膜、１００  フラッシュランプ、ＢＬ  ビット線、ＷＬ  ワード線
【図１】
2010157583.tif 000003
【図２】
2010157583.tif 000004
【図３】
2010157583.tif 000005
【図４】
2010157583.tif 000006
【図５】
2010157583.tif 000007
【図６】
2010157583.tif 000008
【図７】
2010157583.tif 000009
【図８】
2010157583.tif 000010
【図９】
2010157583.tif 000011
【図１０】
2010157583.tif 000012
【図１１】
2010157583.tif 000013
【図１２】
2010157583.tif 000014
【図１３】
2010157583.tif 000015
【図１４】
2010157583.tif 000016
【図１５】
2010157583.tif 000017
【図１６】
2010157583.tif 000018
【図１７】
2010157583.tif 000019