(57)【要約】【課題】半導体装置において、内部電源電圧を安定供給する。【解決手段】本発明は、基準電圧のレベルに対応するクロック情報を有する第１クロック信号と内部電源電圧のレベルに対応するクロック情報を有する第２クロック信号とを比較するためのクロック比較手段２１０と、該クロック比較手段２１０の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段２３０と、前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段２５０を備える内部電源電圧生成回路を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基準電圧のレベルに対応するクロック情報を有する第１クロック信号と内部電源電圧のレベルに対応するクロック情報を有する第２クロック信号とを比較するためのクロック比較手段と、
該クロック比較手段の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段と、
前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段と、
を備えることを特徴とする内部電源電圧生成回路。
【請求項２】
前記基準電圧のレベルおよび前記内部電源電圧のレベルに各々対応するクロック情報は、前記第１および第２クロック信号のパルス幅または遅延の程度を含むことを特徴とする請求項1に記載の内部電源電圧生成回路。
【請求項３】
前記クロック比較手段の出力信号は、前記基準電圧のレベルと前記内部電源電圧のレベルとの差異に対する情報を有することを特徴とする請求項１に記載の内部電源電圧生成回路。
【請求項４】
前記制御信号生成手段は、前記クロック比較手段の出力信号に応答してチャージポンプ動作によって前記駆動制御電圧を生成することを特徴とする請求項１に記載の内部電源電圧生成回路。
【請求項５】
前記制御信号生成手段は、
前記クロック比較手段の出力信号に対応する多数のコード信号を生成するためのコード化部と、
前記多数のコード信号に応答してデジタル・アナログ変換動作によって前記駆動制御電圧を生成するためのデジタル・アナログ変換部と、
を備えることを特徴とする請求項１に記載の内部電源電圧生成回路。
【請求項６】
前記コード化部は、前記クロック比較手段の出力信号に応答してシフト動作またはカウント動作によって前記多数のコード信号を生成することを特徴とする請求項５に記載の内部電源電圧生成回路。
【請求項７】
前記コード化部は、前記クロック比較手段の出力信号をタイム・デジタル変換し、前記多数のコード信号を生成することを特徴とする請求項５に記載の内部電源電圧生成回路。
【請求項８】
前記コード化部は、
クロック信号を順次に遅延させるためのクロック遅延部と、
前記クロック比較手段の出力信号を前記クロック遅延部の出力信号に同期化させ、前記多数のコード信号を出力するための多数の同期化部と、
を備えることを特徴とする請求項５に記載の内部電源電圧生成回路。
【請求項９】
前記駆動手段は、前記駆動制御電圧に応答して制御される電流源を備えることを特徴とする請求項１に記載の内部電源電圧生成回路。
【請求項１０】
内部電源電圧のレベルに対応する時間の分だけソースクロック信号を遅延させ、第１遅延クロック信号を生成するための第１電圧制御遅延ラインと、
基準電圧のレベルに対応する時間の分だけ前記ソースクロック信号を遅延させ、第２遅延クロック信号を生成するための第２電圧制御遅延ラインと、
前記第１遅延クロック信号と前記第２遅延クロック信号との位相を比較するための位相比較手段と、
前記位相比較手段の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段と、
前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段と、
を備えることを特徴とする内部電源電圧生成回路。
【請求項１１】
前記第１および第２電圧制御遅延ラインは、各々印加される電圧に応じて遅延量が制御される少なくとも１つの遅延セルを備えることを特徴とする請求項１０に記載の内部電源電圧生成回路。
【請求項１２】
前記位相比較手段の出力信号は、前記第１遅延クロック信号と前記第２遅延クロック信号との位相の差異に対応するパルス幅を有することを特徴とする請求項１０に記載の内部電源電圧生成回路。
【請求項１３】
前記制御信号生成手段は、前記位相比較手段の出力信号に応答してチャージポンプ動作によって前記駆動制御電圧を生成することを特徴とする請求項１０に記載の内部電源電圧生成回路。
【請求項１４】
前記制御信号生成手段は、
前記位相比較手段の出力信号に対応する多数のコード信号を生成するためのコード化部と、
前記多数のコード信号に応答してデジタル・アナログ変換動作によって前記駆動制御電圧を生成するためのデジタル・アナログ変換部と、
を備えることを特徴とする請求項１０に記載の内部電源電圧生成回路。
【請求項１５】
前記コード化部は、前記位相比較手段の出力信号に応答してシフト動作またはカウント動作によって前記多数のコード信号を生成することを特徴とする請求項１４に記載の内部電源電圧生成回路。
【請求項１６】
前記コード化部は、前記位相比較手段の出力信号をタイム・デジタル変換して前記多数のコード信号を生成することを特徴とする請求項１４に記載の内部電源電圧生成回路。
【請求項１７】
前記コード化部は、
クロック信号を順次に遅延させるためのクロック遅延部と、
前記位相比較手段の出力信号を前記クロック遅延部の出力信号に同期化させ、前記多数のコード信号を出力するための多数の同期化部と、
を備えることを特徴とする請求項１４に記載の内部電源電圧生成回路。
【請求項１８】
前記駆動手段は、前記駆動制御電圧に応答して制御される電流源を備えることを特徴とする請求項１０に記載の内部電源電圧生成回路。
【請求項１９】
内部電源電圧のレベルに対応する周波数の第１発振信号を生成するための第１電圧制御発振手段と、
基準電圧のレベルに対応する周波数の第２発振信号を生成するための第２電圧制御発振手段と、
前記第１発振信号および前記第２発振信号の位相・周波数を検出するための位相・周波数検出手段と、
該位相・周波数検出手段の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段と、
前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段と、
を備えることを特徴とする内部電源電圧生成回路。
【請求項２０】
前記第１および第２電圧制御発振手段は、各々印加される電圧に応じて遅延量が制御される少なくとも１つの遅延セルを備えることを特徴とする請求項１９に記載の内部電源電圧生成回路。
【請求項２１】
前記位相・周波数検出手段の出力信号は、前記第１発振信号と第２発振信号との周波数の差異に対応するパルス幅を有することを特徴とする請求項１９に記載の内部電源電圧生成回路。
【請求項２２】
前記制御信号生成手段は、前記位相・周波数検出手段の出力信号に応答してチャージポンプ動作によって前記駆動制御電圧を生成することを特徴とする請求項１９に記載の内部電源電圧生成回路。
【請求項２３】
前記制御信号生成手段は、
前記位相・周波数検出手段の出力信号に対応する多数のコード信号を生成するためのコード化部と、
前記多数のコード信号に応答してデジタル・アナログ変換動作によって前記駆動制御電圧を生成するためのデジタル・アナログ変換部と、
を備えることを特徴とする請求項１９に記載の内部電源電圧生成回路。
【請求項２４】
前記コード化部は、前記位相・周波数検出手段の出力信号に応答してシフト動作またはカウント動作によって前記多数のコード信号を生成することを特徴とする請求項２３に記載の内部電源電圧生成回路。
【請求項２５】
前記コード化部は、前記位相・周波数検出手段の出力信号をタイム・デジタル変換し、前記多数のコード信号を生成することを特徴とする請求項２３に記載の内部電源電圧生成回路。
【請求項２６】
前記コード化部は、
クロック信号を順次に遅延させるためのクロック遅延部と、
前記位相・周波数検出手段の出力信号を前記クロック遅延部の出力信号に同期化させ、前記多数のコード信号を出力するための多数の同期化部と、
を備えることを特徴とする請求項２３に記載の内部電源電圧生成回路。
【請求項２７】
前記駆動手段は、前記駆動制御電圧に応答して制御される電流源を備えることを特徴とする請求項１９に記載の内部電源電圧生成回路。
【請求項２８】
内部電源電圧のレベルおよび基準電圧のレベルを位相情報に変換する位相情報変換ステップと、
前記内部電源電圧に対応する第１位相情報と前記基準電圧に対応する第２位相情報とを比較し、検出信号として検出する比較検出ステップと、
該検出信号に対応する電圧レベルを有する駆動制御電圧を生成する駆動制御電圧生成ステップと、
前記駆動制御電圧に応答して前記内部電源電圧を生成する内部電源電圧生成ステップと、
を含むことを特徴とする内部電源電圧生成方法。
【請求項２９】
前記位相情報変換ステップは、
ソースクロック信号を前記内部電源電圧のレベルに対応する時間の分だけ遅延させ、第１遅延クロック信号を生成する第１遅延クロック信号生成ステップと、
前記ソースクロック信号を前記基準電圧のレベルに対応する時間の分だけ遅延させ、第２遅延クロック信号を生成する第２遅延クロック信号生成ステップと、
を含むことを特徴とする請求項２８に記載の内部電源電圧生成方法。
【請求項３０】
前記検出信号は、前記第１遅延クロック信号と前記第２遅延クロック信号との位相の差異に対応するパルス幅を有することを特徴とする請求項２９に記載の内部電源電圧生成方法。
【請求項３１】
前記駆動制御電圧生成ステップは、前記検出信号に応答してチャージポンプ動作を行うことを特徴とする請求項２８に記載の内部電源電圧生成方法。
【請求項３２】
前記駆動制御電圧生成ステップは、
前記検出信号に対応して多数のコード信号を生成するコード信号生成ステップと、
該多数のコード信号に応答してデジタル・アナログ変換動作によって前記駆動制御電圧を生成するデジタル・アナログ変換ステップと、
を含む請求項２８に記載の内部電源電圧生成方法。
【請求項３３】
前記コード信号生成ステップは、前記検出信号に応答してシフト動作またはカウント動作によって前記多数のコード信号を生成することを特徴とする請求項３２に記載の内部電源電圧生成方法。
【請求項３４】
前記コード信号生成ステップは、前記検出信号に応答してタイム・デジタル変換ステップによって、前記多数のコード信号を生成することを特徴とする請求項３２に記載の内部電源電圧生成方法。
【請求項３５】
前記タイム・デジタル変換ステップは、前記検出信号を順次に遅延されたクロック信号に同期化させ、前記多数のコード信号を出力することを特徴とする請求項３４に記載の内部電源電圧生成方法。
【請求項３６】
内部電源電圧のレベルおよび基準電圧のレベルを周波数情報に変換する周波数情報変換ステップと、
前記内部電源電圧に対応する第１周波数情報と前記基準電圧に対応する第２周波数情報とを比較して検出信号として検出する比較検出ステップと、
該検出信号に対応する電圧レベルを有する駆動制御電圧を生成する駆動制御電圧生成ステップと、
前記駆動制御電圧に応答して前記内部電源電圧を生成する内部電源電圧生成ステップと、
を含むことを特徴とする内部電源電圧生成方法。
【請求項３７】
前記周波数情報変換ステップは、
前記内部電源電圧のレベルに対応する周波数の第１発振信号を生成する第１発振信号生成ステップと、
前記基準電圧のレベルに対応する周波数の第２発振信号を生成する第２発振信号生成ステップと、
を含むことを特徴とする請求項３６に記載の内部電源電圧生成方法。
【請求項３８】
前記検出信号は、前記第１発振信号と第２発振信号との周波数の差異に対応するパルス幅を有することを特徴とする請求項３７に記載の内部電源電圧生成方法。
【請求項３９】
前記駆動制御電圧生成ステップは、前記検出信号に応答してチャージポンプ動作を行うことを特徴とする請求項３６に記載の内部電源電圧生成方法。
【請求項４０】
前記駆動制御電圧生成ステップは、
前記検出信号に対応して多数のコード信号を生成するコード信号生成ステップと、
前記多数のコード信号に応答してデジタル・アナログ変換動作によって前記駆動制御電圧を生成するデジタル・アナログ変換ステップと、
を含む請求項３６に記載の内部電源電圧生成方法。
【請求項４１】
前記コード信号生成ステップは、前記検出信号に応答してシフト動作またはカウント動作によって前記多数のコード信号を生成することを特徴とする請求項４０に記載の内部電源電圧生成方法。
【請求項４２】
前記コード信号生成ステップは、前記検出信号に応答してタイム・デジタル変換ステップによって前記多数のコード信号を生成することを特徴とする請求項４０に記載の内部電源電圧生成方法。
【請求項４３】
前記タイム・デジタル変換ステップは、前記検出信号を順次に遅延されたクロック信号に同期化させ、前記多数のコード信号を出力することを特徴とする請求項４２に記載の内部電源電圧生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関するもので、特に外部電源電圧を利用して内部電源電圧を生成する内部電源電圧生成回路と内部電源電圧生成方法に関するものである。
【背景技術】
【０００２】
一般的に、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）をはじめとする半導体装置内には内部電源電圧生成回路が搭載されており、半導体装置はここで生成される多様なレベルの内部電源電圧を利用して、より効率的な電力消費およびより安定した回路動作を保障する。このような内部電源電圧には外部電源電圧をダウンコンバート（ｄｏｗｎ  ｃｏｎｖｅｒｔｉｎｇ）して生成するコア電圧（ｃｏｒｅ  ｖｏｌｔａｇｅ）と周辺電圧（ｐｅｒｉ  ｖｏｌｔａｇｅ）等があり、外部電源電圧および接地電源電圧をポンピング（ｐｕｍｐｉｎｇ）して生成するポンプ電圧（ｐｕｍｐｉｎｇ  ｖｏｌｔａｇｅ）および基板バイアス電圧（ｓｕｂｓｔｒａｔｅ  ｂｉａｓ  ｖｏｌｔａｇｅ）等がある。
【０００３】
一方、半導体装置が徐々に高集積化されるにともない、内部回路の設計においてサブ−ミクロン（ｓｕｂ−ｍｉｃｒｏｎ）級以下のデザインルール（ｄｅｓｉｇｎ−ｒｕｌｅ）が適用されており、これとともに半導体装置の動作周波数はどんどん上昇し、外部電源電圧のレベルはますます低下している。そして、近頃はこのように低下する外部電源電圧を利用して安定した内部電源電圧を生成するための努力が進められている。
【０００４】
図１は、既存の内部電源電圧生成回路を説明するための図である。
【０００５】
同図を参照すれば、内部電源電圧生成回路は、電圧比較部１１０と、駆動部１３０とを備える。
【０００６】
電圧比較部１１０は、基準電圧Ｖ＿ＲＥＦのレベルと内部電源電圧Ｖ＿ＩＮＴのレベルとを比較する。一般的に電圧比較部１１０は、差動増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ  ａｍｐｌｉｆｉｅｒ）を使用して第１入力端に基準電圧Ｖ＿ＲＥＦが入力され、第２入力端に内部電源電圧Ｖ＿ＩＮＴが入力される。
【０００７】
駆動部１３０は、電圧比較部１１０の出力信号に応答して内部電源電圧Ｖ＿ＩＮＴ端を駆動するためのもので、ＰＭＯＳトランジスタＰＭと、抵抗Ｒ、およびキャパシタＣを備える。ここでＰＭＯＳトランジスタＰＭは、外部電源電圧ＶＤＤ端と内部電源電圧Ｖ＿ＩＮＴ端との間にソース−ドレイン経路が形成され電圧比較部１１０の出力信号がゲートによって入力される。そして抵抗ＲおよびキャパシタＣは、内部電源電圧Ｖ＿ＩＮＴ端と接地電源電圧ＶＳＳ端との間に並列接続する。
【０００８】
以下、既存の内部電源電圧生成回路の簡単な回路動作を説明する。
【０００９】
まず、半導体装置の最初の動作時には、内部電源電圧Ｖ＿ＩＮＴのレベルが基準電圧Ｖ＿ＲＥＦのレベルより低いため、電圧比較部１１０は、接地電源電圧ＶＳＳに対応する出力信号を生成する。駆動部１３０のＰＭＯＳトランジスタＰＭは、これに応答してターンオン（ｔｕｒｎ  ｏｎ）され内部電源電圧Ｖ＿ＩＮＴ端には外部電源電圧ＶＤＤに対応するレベルでプルアップ（ｐｕｌｌ  ｕｐ）動作が行われる。このような、プルアップ動作によって内部電源電圧Ｖ＿ＩＮＴのレベルはだんだん上昇することになる。このように上昇した内部電源電圧Ｖ＿ＩＮＴは、電圧比較部１１０にフィードバック（ｆｅｅｄｂａｃｋ）され基準電圧Ｖ＿ＲＥＦと再び比較される。この時、内部電源電圧Ｖ＿ＩＮＴのレベルが基準電圧Ｖ＿ＲＥＦのレベル以上になると電圧比較部１１０の出力信号は、ＰＭＯＳトランジスタＰＭをターンオフ（ｔｕｒｎ  ｏｆｆ）するための電圧レベルとなり、これによって外部電源電圧ＶＤＤは、これ以上内部電源電圧Ｖ＿ＩＮＴ端に供給されない。すなわち、内部電源電圧Ｖ＿ＩＮＴ端に対するプルアップ動作が停止する。
【００１０】
一方、内部電源電圧Ｖ＿ＩＮＴは、半導体装置の動作にともなう電力消費によってそのレベルが変わる。すなわち、ある動作区間では、内部電源電圧Ｖ＿ＩＮＴが基準電圧Ｖ＿ＲＥＦに対応するレベルを維持しても、他の動作区間では、内部電源電圧Ｖ＿ＩＮＴの消費によってそのレベルが低下し得る。この時、内部電源電圧Ｖ＿ＩＮＴは、前記のような動作によって基準電圧Ｖ＿ＲＥＦに対応するレベルが再び維持される。このように、内部電源電圧Ｖ＿ＩＮＴのレベルが基準電圧Ｖ＿ＲＥＦに対応するレベルより低下し、再び基準電圧Ｖ＿ＲＥＦに回復するのに消費する時間を以下、「応答時間（ｒｅｓｐｏｎｓｅ  ｔｉｍｅ）」と称する。
【００１１】
ここで応答時間は、内部電源電圧生成回路を構成する各回路の応答速度に対応する。すなわち、各回路の応答速度が速いということは、それだけ応答時間が速いということを意味する。比較的低い動作周波数を有する半導体装置の場合、応答時間が論点とはならなかった。しかし、最近のように高い動作周波数を有する半導体装置では、このような応答時間が大きな論点となっている。もし、応答時間が半導体装置の動作周波数についていけなければ、基準電圧Ｖ＿ＲＥＦに対応する内部電源電圧Ｖ＿ＩＮＴを所望の時間に生成できず、動作周波数に応じて動作する内部回路は、所望の時間に安定した内部電源電圧Ｖ＿ＩＮＴの印加を受けることができなくなる。
【００１２】
一方、既存の内部電源電圧生成回路の場合、下記のような理由で応答時間が遅い。
【００１３】
まず、駆動部１３０のＰＭＯＳトランジスタＰＭは、内部電源電圧Ｖ＿ＩＮＴ端の駆動に使用される。内部電源電圧Ｖ＿ＩＮＴは、他の回路に電源を供給するためのものであるため、ＰＭＯＳトランジスタＰＭは、比較的大きいサイズで設計される。これは、電圧比較部１１０を基準としてＰＭＯＳトランジスタＰＭのキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）値が大きくなるということを意味する。次に、電圧比較部１１０の利得を大きくするためには抵抗値の大きい抵抗Ｒが必ず必要となる。結局、キャパシタンス値の増大および抵抗値の増大は電圧比較部１１０の応答速度を遅くする要因として作用する。このように遅くなった応答速度は、ひいては内部電源電圧Ｖ＿ＩＮＴの応答時間を遅くするという問題を引き起こす。
【００１４】
このような、既存の内部電源電圧生成回路の問題は、結局不安定な内部電源電圧Ｖ＿ＩＮＴを生成し、これを半導体装置の内部回路に供給する。すなわち、半導体装置は、これによる誤動作を引き起こす。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、前記のような問題を解決するために提案されたもので、その目的は、差動増幅器の代わりに基準電圧のレベルに対応するクロック情報と、内部電源電圧のレベルに対応するクロック情報とを利用して、内部電源電圧を生成することができる内部電源電圧生成回路を提供することにある。
【００１６】
また本発明は、基準電圧のレベルおよび内部電源電圧のレベルを位相情報または周波数情報に変え、これを利用して内部電源電圧を生成することができる方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するための本発明の一側面による内部電源電圧生成回路は、基準電圧のレベルに対応するクロック情報を有する第１クロック信号と内部電源電圧のレベルに対応するクロック情報を有する第２クロック信号とを比較するためのクロック比較手段と、該クロック比較手段の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段と、前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段を備える。
【００１８】
前記目的を達成するための本発明の他の一側面による内部電源電圧生成回路は、内部電源電圧のレベルに対応する時間の分だけソースクロック信号を遅延させ第１遅延クロック信号を生成するための第１電圧制御遅延ラインと、基準電圧のレベルに対応する時間の分だけ前記ソースクロック信号を遅延させ、第２遅延クロック信号を生成するための第２電圧制御遅延ラインと、前記第１遅延クロック信号と前記第２遅延クロック信号との位相を比較するための位相比較手段と、前記位相比較手段の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段と、前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段を備える。
【００１９】
前記目的を達成するための本発明の他の一側面による内部電源電圧生成回路は、内部電源電圧のレベルに対応する周波数の第１発振信号を生成するための第１電圧制御発振手段と、基準電圧のレベルに対応する周波数の第２発振信号を生成するための第２電圧制御発振手段と、前記第１発振信号および前記第２発振信号の位相・周波数を検出するための位相・周波数検出手段と、前記位相・周波数検出手段の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段と、前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段を備える。
【００２０】
前記目的を達成するための本発明の他の一側面による内部電源電圧生成方法は、内部電源電圧のレベルおよび基準電圧のレベルを位相情報に変換するステップと、前記内部電源電圧に対応する第１位相情報と前記基準電圧に対応する第２位相情報とを比較して検出信号として検出するステップと、該検出信号に対応する電圧レベルを有する駆動制御電圧を生成するステップと、前記駆動制御電圧に応答して前記内部電源電圧を生成するステップを含む。
【００２１】
前記目的を達成するための本発明の他の一側面による内部電源電圧生成方法は、内部電源電圧のレベルおよび基準電圧のレベルを周波数情報に変換するステップと、前記内部電源電圧に対応する第１周波数情報と前記基準電圧に対応する第２周波数情報とを比較して検出信号として検出するステップと、該検出信号に対応する電圧レベルを有する駆動制御電圧を生成するステップと、該駆動制御電圧に応答して前記内部電源電圧を生成するステップを含む。
【００２２】
本発明では従前に使用されていた応答速度が遅い差動増幅器の代わりに基準電圧のレベルに対応するクロック情報と、内部電源電圧のレベルに対応するクロック情報とを利用することによって、回路の応答速度を改善することができる。ひいては、回路の応答速度の改善によって、内部電源電圧が基準電圧に対応するレベルを回復するのに消費する応答時間を減らすことが可能である。
【発明の効果】
【００２３】
本発明は、内部電源電圧生成回路の応答時間を最小化できることによって、動作周波数の高い環境の半導体装置でも円滑な動作を行うことができる効果を得ることができる。
【００２４】
また、本発明は、内部電源電圧を生成するにあたって応答時間を早くすることによって、この内部電源電圧を使用する他の回路のより安定した動作を保障することができる効果を得ることができる。
【図面の簡単な説明】
【００２５】
【図１】既存の内部電源電圧生成回路を説明するための図である。
【図２】本発明による内部電源電圧生成回路を説明するためのブロック図である。
【図３】図２のクロック比較部２１０の第１実施例を説明するための図である。
【図４】図２のクロック比較部２１０の第２実施例を説明するための図である。
【図５】図２の制御信号生成部２３０の第１実施例と、駆動部２５０を説明するための図である。
【図６】図２の制御信号生成部２３０の第２実施例を説明するための図である。
【図７】図６のコード化部６３２を説明するための図である。
【図８】図７のコード化部６３２の動作タイミングを説明するためのタイミング図である。
【発明を実施するための形態】
【００２６】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施例を添付図面を参照して説明する。
【００２７】
図２は、本発明による内部電源電圧生成回路を説明するためのブロック図である。
【００２８】
同図を参照すれば、内部電源電圧生成回路はクロック比較部２１０、制御信号生成部２３０、および駆動部２５０を備えることができる。
【００２９】
クロック比較部２１０は、基準電圧Ｖ＿ＲＥＦのレベルに対応するクロック情報と、内部電源電圧Ｖ＿ＩＮＴのレベルに対応するクロック情報とを比較して、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを生成することができる。後述するが、クロック比較部２１０内部的には基準電圧Ｖ＿ＲＥＦのレベルに対応するクロック情報を有する第１クロック信号、および内部電源電圧Ｖ＿ＩＮＴのレベルに対応するクロック情報を有する第２クロック信号を利用することができる。ここで、基準電圧Ｖ＿ＲＥＦのレベルおよび内部電源電圧Ｖ＿ＩＮＴのレベルに各々対応するクロック情報は、第１および第２クロック信号のパルス幅または遅延の程度を意味することができる。これについてのより詳しい説明は下記の図３と図４によって行う。
【００３０】
制御信号生成部２３０は、クロック比較部２１０のアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮに対応する電圧レベルを有する駆動制御電圧Ｖ＿ＣＴＲを生成することができる。
【００３１】
クロック比較部２１０で生成されるアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮは、第１クロック信号および第２クロック信号に対応するパルス幅を有し、制御信号生成部２３０は、このようなアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを電圧レベルに変換して駆動制御電圧Ｖ＿ＣＴＲとして出力することができる。これについて詳しくは図５と図６によって説明する。
【００３２】
駆動部２５０は、駆動制御電圧Ｖ＿ＣＴＲに応答して内部電源電圧Ｖ＿ＩＮＴ端を駆動することができる。ここで、内部電源電圧Ｖ＿ＩＮＴは駆動制御電圧Ｖ＿ＣＴＲのレベルにともなうプルアップ動作によって生成され得る。これについて詳しくは制御信号生成部２３０のように図５と図６によって説明する。
【００３３】
図３は、図２のクロック比較部２１０の第１実施例を説明するための図である。
【００３４】
同図を参照すれば、クロック比較部２１０は、第１電圧制御遅延ライン３１０、第２電圧制御遅延ライン３３０、および位相比較部３５０を備えることができる。
【００３５】
第１電圧制御遅延ライン３１０は、内部電源電圧Ｖ＿ＩＮＴのレベルに対応する時間の分だけソースクロック信号ＣＬＫ＿ＳＲＣを遅延させ、第１遅延クロック信号ＣＬＫ＿Ｄ１を生成するためのもので、多数の遅延セル（ｄｅｌａｙ  ｃｅｌｌ）を備えることができる。ここで、多数の遅延セルの各々は、入力される信号に対して単位遅延時間を反映することができ、それぞれの単位遅延時間は、内部電源電圧Ｖ＿ＩＮＴのレベルに応じて異なるように設定され得る。
【００３６】
第２電圧制御遅延ライン３３０は、基準電圧Ｖ＿ＲＥＦのレベルに対応する時間の分だけソースクロック信号ＣＬＫ＿ＳＲＣを遅延させ、第２遅延クロック信号ＣＬＫ＿Ｄ２を生成することができる。ここで、第２電圧制御遅延ライン３３０は、基準電圧Ｖ＿ＲＥＦのレベルに応じて単位遅延時間が制御される多数の遅延セルを備えることができ、その遅延セルの個数は第１電圧制御遅延ライン３１０に備えられる遅延セルの個数と同一に設計するのが好ましい。
【００３７】
位相比較部３５０は、第１遅延クロック信号ＣＬＫ＿Ｄ１と第２遅延クロック信号ＣＬＫ＿Ｄ２の位相とを比較して、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを出力することができる。ここで、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮは、第１遅延クロック信号ＣＬＫ＿Ｄ１と第２遅延クロック信号ＣＬＫ＿Ｄ２との位相の差異に対応するパルス幅（ｐｕｌｓｅ  ｗｉｄｔｈ）を有することができる。
【００３８】
以下、本発明による図３の第１実施例の簡単な回路動作説明を説明する。説明に先立ち、内部電源電圧Ｖ＿ＩＮＴは、半導体装置の動作に応じてレベルが変化することができ、基準電圧Ｖ＿ＲＥＦは、半導体装置の動作に関係なく常に一定のレベルを維持していることを改めて想起する。
【００３９】
半導体装置の動作に応じて内部電源電圧Ｖ＿ＩＮＴを消費するようになると内部電源電圧Ｖ＿ＩＮＴのレベルは、低くなる。内部電源電圧Ｖ＿ＩＮＴのレベルが低くなるということは内部電源電圧Ｖ＿ＩＮＴの制御を受ける第１電圧制御遅延ライン３１０で反映される遅延時間が長くなることを意味する。すなわち、ソースクロック信号ＣＬＫ＿ＳＲＣが第２電圧制御遅延ライン３３０で遅延する程度より、第１電圧制御遅延ライン３１０で遅延する程度が大きくなる。結局、第１遅延クロック信号ＣＬＫ＿Ｄ１の位相が第２遅延クロック信号ＣＬＫ＿Ｄ２の位相より遅れることになる。続いて、位相比較部３５０は、第１遅延クロック信号ＣＬＫ＿Ｄ１と第２遅延クロック信号ＣＬＫ＿Ｄ２との位相を比較して、位相の差異に対応するパルス幅を有するアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを生成することができる。
【００４０】
本発明によるクロック比較部２１０の第１実施例では、内部電源電圧Ｖ＿ＩＮＴのレベルと基準電圧Ｖ＿ＲＥＦのレベルとを位相情報の第１および第２遅延クロック信号ＣＬＫ＿Ｄ１、ＣＬＫ＿Ｄ２に変換することができ、以後、第１遅延クロック信号ＣＬＫ＿Ｄ１と第２遅延クロック信号ＣＬＫ＿Ｄ２との位相を比較して、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを生成することができる。結局、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮは、内部電源電圧Ｖ＿ＩＮＴのレベルと基準電圧Ｖ＿ＲＥＦのレベルとの差異に対する情報を有することになる。
【００４１】
図４は、図２のクロック比較部２１０の第２実施例を説明するための図である。
【００４２】
同図を参照すれば、クロック比較部２１０は、第１電圧制御発振部４１０、第２電圧制御発振部４３０、および位相・周波数検出部４５０を備えることができる。
【００４３】
第１電圧制御発振部４１０は、内部電源電圧Ｖ＿ＩＮＴのレベルに対応する周波数をもつ第１発振信号ＯＳＣ１を生成するためのもので、内部電源電圧Ｖ＿ＩＮＴによって遅延時間が制御される多数の遅延セルを備えることができる。例えば、第１電圧制御発振部４１０は、最後の遅延セルから出力される第１発振信号ＯＳＣ１が最初の遅延セルにフィードバックされて印加されるオシレータで構成され得る。
【００４４】
第２電圧制御発振部４３０は、基準電圧Ｖ＿ＲＥＦのレベルに対応する周波数をもつ第２発振信号ＯＳＣ２を生成するためのもので、基準電圧Ｖ＿ＲＥＦに対応し、遅延時間が制御される多数の遅延セルを備えることができる。第２電圧制御発振部４３０に備えられる遅延セルの個数は第１電圧制御発振部４１０に備えられる遅延セルと同じ個数で設計するのが好ましい。
【００４５】
位相・周波数検出部４５０は、第１発振信号ＯＳＣ１および第２発振信号ＯＳＣ２の位相・周波数を検出してアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを出力することができる。ここで、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮは、第１発振信号ＯＳＣ１と第２発振信号ＯＳＣ２との周波数の差異に対応するパルス幅を有することができる。
【００４６】
以下、本発明による図４の第２実施例の簡単な回路動作を説明する。
【００４７】
半導体装置の動作に応じて内部電源電圧Ｖ＿ＩＮＴを消費するようになると内部電源電圧Ｖ＿ＩＮＴのレベルを低くすることになる。内部電源電圧Ｖ＿ＩＮＴのレベルが低くなるということは、内部電源電圧Ｖ＿ＩＮＴの制御を受ける第１発振信号ＯＳＣ１の周波数が小さくなることを意味する。すなわち、基準電圧Ｖ＿ＲＥＦの制御を受ける第２発振信号ＯＳＣ２の周波数より第１発振信号ＯＳＣ１の周波数が小さくなることになり、位相・周波数検出部４５０は、第１発振信号ＯＳＣ１の周波数および第２発振信号ＯＳＣ２の周波数にともなうパルス幅を有するアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを生成することができる。
【００４８】
本発明によるクロック比較部２１０の第２実施例では、内部電源電圧Ｖ＿ＩＮＴのレベルおよび基準電圧Ｖ＿ＲＥＦのレベルを周波数情報である第１発振信号ＯＳＣ１および第２発振信号ＯＳＣ２に変換することができ、以後、第１発振信号ＯＳＣ１の周波数と第２発振信号ＯＳＣ２の周波数とを比較してアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを生成することができる。結局、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮは、第１実施例と同様に、内部電源電圧Ｖ＿ＩＮＴのレベルと基準電圧Ｖ＿ＲＥＦのレベルとの差異に対する情報を有するようになる。
【００４９】
図５は、図２の制御信号生成部２３０の第１実施例および駆動部２５０を説明するための図である。説明の便宜のため、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮは、図３のクロック比較部２１０で生成される例をあげた。そして、説明に先立ち制御信号生成部２３０の第１実施例は、チャージポンプ回路（ｃｈａｒｇｅ  ｐｕｍｐｉｎｇ  ｃｉｒｃｕｉｔ）で構成することができ、以下、制御信号生成部２３０を「チャージポンプ部」に対応して説明する。また、クロック比較部２１０と、チャージポンプ部と、駆動部２５０の各々に、新しい図面符号５１０、５３０、５５０を付与することにする。
【００５０】
図５を参照すれば、内部電源電圧生成回路は、クロック比較部５１０、チャージポンプ部５３０、および駆動部５５０を備えることができる。クロック比較部５１０は、前記ですでに説明したような動作によってアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを生成することが可能である。
【００５１】
チャージポンプ部５３０は、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮに応答し、チャージポンプ動作によって駆動制御電圧Ｖ＿ＣＴＲを生成することができる。すなわち、クロック比較部５１０で内部電源電圧Ｖ＿ＩＮＴのレベルおよび基準電圧Ｖ＿ＲＥＦのレベルに対応して、位相の差異が反映されたアップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮを生成することができ、チャージポンプ部５３０は例えば、アップ検出信号ＤＥＴ＿ＵＰに応答して駆動制御電圧Ｖ＿ＣＴＲのレベルを低くくし、ダウン検出信号ＤＥＴ＿ＤＮに応答して駆動制御電圧Ｖ＿ＣＴＲのレベルを高めることができる。
【００５２】
駆動部５５０は、駆動制御電圧Ｖ＿ＣＴＲに応答して内部電源電圧Ｖ＿ＩＮＴ端を駆動するためのもので、ＰＭＯＳトランジスタＰＭとキャパシタＣとを備えることができる。ここで、ＰＭＯＳトランジスタＰＭは、外部電源電圧ＶＤＤ端と内部電源電圧Ｖ＿ＩＮＴ端との間にソース−ドレイン経路が形成され、駆動制御電圧Ｖ＿ＣＴＲがゲートによって入力される。そして、キャパシタＣは、内部電源電圧Ｖ＿ＩＮＴ端と接地電源電圧ＶＳＳ端との間に接続されることができる。
【００５３】
以下、チャージポンプ部５３０および駆動部５５０の簡単な動作を説明する。
【００５４】
例えば、チャージポンプ部５３０が、アップ検出信号ＤＥＴ＿ＵＰに応答して駆動制御電圧Ｖ＿ＣＴＲのレベルを低くする、駆動部５５０のＰＭＯＳトランジスタＰＭは、駆動制御電圧Ｖ＿ＣＴＲのレベルに対応する分だけターンオンされ、内部電源電圧Ｖ＿ＩＮＴのレベルを高めることになる。以後、レベルが高まった内部電源電圧Ｖ＿ＩＮＴによってダウン検出信号ＤＥＴ＿ＤＮが活性化すると、チャージポンプ部５３０は、ダウン検出信号ＤＥＴ＿ＤＮに応答して駆動制御電圧Ｖ＿ＣＴＲのレベルを高め、これにともない駆動部５５０は、内部電源電圧Ｖ＿ＩＮＴのレベルを低くする。
【００５５】
一方、本発明による駆動部５５０には既存の差動増幅器タイプの電圧比較部１１０（図１参照）を構成しないため、抵抗成分をなくすことが可能である。また、ＰＭＯＳトランジスタＰＭは、駆動制御電圧Ｖ＿ＣＴＲによって制御される電流源として使用されるため、外部電源電圧ＶＤＤのノイズが内部電源電圧Ｖ＿ＩＮＴに与える影響を非常に小さくすることができる特性を有することができる。また、キャパシタＣは、内部電源電圧Ｖ＿ＩＮＴ端の急なレベルの変化を鈍化させることができる。
【００５６】
一方、図５では、クロック比較部５１０を図３の第１実施例として適用し説明したが、本発明では、図３の第１実施例の代わりに図４の第２実施例を適用することも可能である。続いて、以後で説明する図６でもこのような設計が適用され得る。
【００５７】
図６は、図２の制御信号生成部２３０の第２実施例を説明するための図である。説明の便宜上、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮは図４のクロック比較部２１０で生成される例をあげた。そして、説明の便宜上、クロック比較部２１０と、制御信号生成部２３０、および駆動部２５０の各々に新しい図面符号６１０、６３０、６５０を付与することにする。
【００５８】
図６を参照すれば、内部電源電圧生成回路はクロック比較部６１０、制御信号生成部６３０、および駆動部６５０を備えることができる。クロック比較部６１０および駆動部６５０は、前記ですでに説明したような動作を行うことができる。
【００５９】
制御信号生成部６３０は、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮに対応する電圧レベルを有する駆動制御電圧Ｖ＿ＣＴＲを生成するためのもので、コード化部６３２と、デジタル・アナログ変換部６３４を備えることができる。
【００６０】
コード化部６３２は、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮに対応するコードを生成することができる。言い換えれば、コード化部６３２は、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮに対応する多数のコード信号（Ｓ＜０：Ｎ＞、ここでＮは自然数）を生成することができる。ここで、コード化部６３２は、多様な設計が可能であり、これに伴い多数のコード信号Ｓ＜０：Ｎ＞の個数もまた変化し得る。例えば、コード化部６３２は、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮに応じてシフト動作またはカウント動作によって多数のコード信号Ｓ＜０：Ｎ＞を生成する方法があり得、図７のように、タイム・デジタル変換（ｔｉｍｅ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｉｎｇ）動作によって生成する方法があり得る。
【００６１】
図７は、図６のコード化部６３２を説明するための図である。説明の便宜上、アップおよびダウン検出信号ＤＥＴ＿ＵＰ、ＤＥＴ＿ＤＮのうち、アップ検出信号ＤＥＴ＿ＵＰを一例として説明する。
【００６２】
図７を参照すれば、コード化部６３２は、アップ検出信号ＤＥＴ＿ＵＰの入力を受けタイム・デジタル変換動作を行うためのもので、クロック遅延部７１０と、多数の同期化部７３０とを備えることができる。
【００６３】
クロック遅延部７１０は、クロック信号ＣＬＫを順次に遅延させるためのもので、第１ないし第Ｎ遅延部７１２、７１４、７１６、７１８を備えることができる。ここで、第１ないし第Ｎ遅延部７１２、７１４、７１６、７１８は、バッファで設計された例をあげ、抵抗およびキャパシタで設計されることも可能である。
【００６４】
多数の同期化部７３０は、クロック信号ＣＬＫを順次に遅延した出力信号にアップ検出信号ＤＥＴ＿ＵＰを同期化させて出力するためのもので、第１ないし第Ｎ同期化部７３２、７３４、７３６、７３８を備えることができる。ここで、第１同期化部７３２は、アップ検出信号ＤＥＴ＿ＵＰをクロック信号ＣＬＫに同期化させて第０コード信号Ｓ＜０＞を出力し、第２同期化部７３４は、アップ検出信号ＤＥＴ＿ＵＰを第１遅延部７１２の出力信号に同期化させ第１コード信号Ｓ＜１＞を出力し、第３同期化部７３６は、アップ検出信号ＤＥＴ＿ＵＰを第２遅延部７１４の出力信号に同期化させ第２コード信号Ｓ＜２＞を出力することができる。
【００６５】
図８は、図７のコード化部６３２の動作タイミングを説明するためのタイミング図である。説明の便宜上、図３に図示された第１遅延クロック信号ＣＬＫ＿Ｄ１および第２遅延クロック信号ＣＬＫ＿Ｄ２を参照することにし、図７と同様にアップ検出信号ＤＥＴ＿ＵＰを一例とした。
【００６６】
図７と図８を参照すれば、内部電源電圧Ｖ＿ＩＮＴのレベルが低くなっている状態で第１遅延クロック信号ＣＬＫ＿Ｄ１は、第２遅延クロック信号ＣＬＫ＿Ｄ２より位相が遅れをとることになる。そのため、アップ検出信号ＤＥＴ＿ＵＰは、第２遅延クロック信号ＣＬＫ＿Ｄ２の立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）と第１遅延クロック信号ＣＬＫ＿Ｄ１の立ち上がりエッジとに対応するパルス幅を有するようになる。
【００６７】
一方、コード化部６３２の遅延部７１０は、クロック信号ＣＬＫを順次に遅延させて出力し、多数の同期化部７３０は、これに応答して入力されるアップ検出信号ＤＥＴ＿ＵＰを同期化させ、多数のコード信号Ｓ＜０：Ｎ＞を出力する。すなわち、多数の同期化部７３０は、アップ検出信号ＤＥＴ＿ＵＰが論理「ハイ」の期間で順次に活性化するクロック信号ＣＬＫに応じて該当するコード信号を論理「ハイ」で出力し、アップ検出信号ＤＥＴ＿ＵＰが論理「ロー」の期間で順次に活性化するクロック信号ＣＬＫに応じて該当するコード信号を論理「ロー」で出力する。すなわち、アップ検出信号ＤＥＴ＿ＵＰのパルス幅を時間的に感知して多数のコード信号Ｓ＜０：２＞を出力することによって、デジタル・アナログ変換部６３４をしてアップ検出信号ＤＥＴ＿ＵＰのパルス幅に応じて加重値が反映されるようにすることが可能である。このような、タイム・デジタル変換方法は、シフト動作またはカウント動作によって多数のコード信号Ｓ＜０：２＞を生成する方法より駆動制御電圧Ｖ＿ＣＴＲをより早く制御することが可能である。
【００６８】
改めて図６を参照すれば、デジタル・アナログ変換部６３４は、多数のコード信号Ｓ＜０：Ｎ＞に応答してデジタル・アナログ変換（ｄｉｇｉｔａｌ  ｔｏ  ａｎａｌｏｇ  ｃｏｎｖｅｒｔｉｎｇ）動作によって駆動制御電圧Ｖ＿ＣＴＲを生成することができる。この時生成される駆動制御電圧Ｖ＿ＣＴＲは、基準電圧Ｖ＿ＲＥＦと内部電源電圧Ｖ＿ＩＮＴとのレベルの差異に対応する電圧レベルを有することができる。以後、駆動部６５０は、駆動制御電圧Ｖ＿ＣＴＲに応答して内部電源電圧Ｖ＿ＩＮＴ端を駆動することができる。
【００６９】
前述したように、本発明による内部電源電圧生成回路は、既存に使用された差動増幅器の代わりに、基準電圧Ｖ＿ＲＥＦのレベルに対応するクロック情報および内部電源電圧Ｖ＿ＩＮＴのレベルに対応するクロック情報を生成し、このクロック情報を比較して駆動制御電圧Ｖ＿ＣＴＲを生成することによって、内部電源電圧Ｖ＿ＩＮＴ端を駆動することが可能である。そのため、本発明による内部電源電圧生成回路は、既存のものより応答速度を改善することができ、これによって内部電源電圧Ｖ＿ＩＮＴは、基準電圧Ｖ＿ＲＥＦに対応するレベルに早く回復することができる。これは半導体装置の内部回路に、より安定した電圧を提供できることを意味し、ひいては半導体装置の安定した回路動作を保障することが可能である。
【００７０】
本発明の技術思想は、前記好ましい実施形態によって具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で色々な置換、変形および変更で多様な実施形態が可能であることを理解できるであろう。
【００７１】
それだけでなく、前述した実施例で例示した論理ゲートおよびトランジスタは入力される信号の極性に応じてその位置および種類が異なるように具現されるべきものである。
【符号の説明】
【００７２】
２１０    クロック比較部
２３０    制御信号生成部
２５０    駆動部
３１０    第１電圧制御遅延ライン
３３０    第２電圧制御遅延ライン
３５０    位相比較部
４１０    第１電圧制御発振部
４３０    第２電圧制御発振部
４５０    位相・周波数検出部
６１０    クロック比較部
６３０    制御信号生成部
６３２    コード化部
６３４    デジタル・アナログ変換部
６５０    駆動部
【図１】
2010157304.tif 000003
【図２】
2010157304.tif 000004
【図３】
2010157304.tif 000005
【図４】
2010157304.tif 000006
【図５】
2010157304.tif 000007
【図６】
2010157304.tif 000008
【図７】
2010157304.tif 000009
【図８】
2010157304.tif 000010