(57)【要約】【課題】ノイズマージンが小さく市場で誤動作をする可能性が高い物や、読み出しビット線対の片側の接続不良を有効に検出するための構成を有するＳＲＡＭ装置とそのテスト方法を提供する。【解決手段】読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルと、センスアンプと、書き込み回路と、読み出しビット線スイッチとを有する。読み出しビット線スイッチは、入力される制御信号に基づいて、読み出しビット線対を構成する読み出しビット線と読み出しビット補線を、センスアンプの入力に対して入れ替える。【選択図】図６
2010244646.tif 000002
【特許請求の範囲】
【請求項１】
読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルと、
前記読み出しビット線対に接続され、当該読み出しビット線対の電位差を増幅するセンスアンプと、
前記書き込みビット線に接続される書き込み回路と、
入力される制御信号に基づいて、前記読み出しビット線対を構成する読み出しビット線と読み出しビット補線を、前記センスアンプの入力に対して入れ替える読み出しビット線スイッチと、
を有するＳＲＡＭ装置。
【請求項２】
前記読み出しビット線スイッチが前記読み出しビット線と前記読み出しビット補線の、前記センスアンプの入力に対する接続を前記制御信号に基づいて切り替えたときに、当該制御信号に基づいて前記センスアンプからの出力信号を反転する出力反転回路を、
さらに有する請求項１に記載のＳＲＡＭ装置。
【請求項３】
前記読み出しビット線スイッチは、
前記読み出しビット線と前記センスアンプの第１入力との間に接続され第１の転送ゲートスイッチと、
前記読み出しビット補線と前記第１入力との間に接続される第２の転送ゲートスイッチと、
前記読み出しビット補線と前記センスアンプの第２入力との間に接続される第３の転送ゲートスイッチと、
前記読み出しビット補線と前記第１入力との間に接続される第４の転送ゲートスイッチと、
を有し、
前記第１、第２、第３および第４の転送ゲートスイッチが、前記制御信号と、当該制御信号の反転信号により制御される
請求項１に記載のＳＲＡＭ装置。
【請求項４】
読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルに対し、記憶データをセンスアンプで読み出す第１の測定ステップと、
前記読み出しビット線対の２つの線に対する２つのセンス入力の接続関係を前記第１の測定ステップのときと反対にしたセンスアンプで、前記記憶データの読み出しを再度行う第２の測定ステップと、
前記第１の測定ステップで得られた結果と、前記第２の測定ステップで得られた結果から正常、異常の判定を行う判定ステップと、
を含むＳＲＡＭ装置のテスト方法。
【請求項５】
前記判定ステップは、第２の測定ステップの結果を示す測定信号が示す全ビットを反転した後、前記第１の測定ステップの結果を示す測定信号と比較するステップを含む
請求項４に記載のＳＲＡＭ装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出しビット線と読み出しビット補線がそれぞれＳＲＡＭセルに接続され、当該ＳＲＡＭセルがもつ２つのストレージノードの電位差をセンスアンプにより増幅して読み出すＳＲＡＭ装置に関する。
本発明は、センスアンプの動作テストが可能なＳＲＡＭ装置のテスト方法に関する。
【背景技術】
【０００２】
読み出しポートと書き込みポートを備えたメモリセルを備えたＳＲＡＭ装置（以下、単にＳＲＡＭという）が知られている。
ＳＲＡＭは、書き込みポート（Ｗ）の数と、読み出しポート（Ｒ）の数に応じて種々の構成が提案されている。通常のＳＲＡＭにおいては、書き込みと読み出しの２つのポートが共有化されている“１ＷＲタイプ”のメモリセル（ＳＲＡＭセル）が主流である。これに対し、上記２つのポート数がそれぞれ“１”である“１Ｗ１Ｒタイプ”のメモリセル（ＳＲＡＭセル）も使用されている。
【０００３】
ＳＲＡＭセルは単一または複数の読み出しビット線に、セル内のアクセストランジスタを介して接続される。読み出しビット線電位を読み出すセンスアンプは、シングルエンド型とクロスカップリング型に分けられる。クロスカップリング型のセンスアンプは、読み出しビット線対（読み出しビット線と読み出しビット補線）の電位差を増幅するタイプと、基準電位に対してビット線電位の電位差を検出して増幅するタイプがある。センスアンプは、ＳＲＡＭセルのカラムごと、あるいは、複数のカラムごとに配置される。
【０００４】
ここで読み出しビット補線は、読み出しビット線がアクセストランジスタを介して接続されるＳＲＡＭセル内のストレージノードとは論理的に反転したデータを記憶する反転ストレージノードに対し、アクセストランジスタを介して接続される。
【０００５】
センスアンプは、読み出し動作において、アクセストランジスタをオンさせたときに、ＳＲＡＭセル内の２つのストレージノードの電位差に応じて変化する読み出しビット線電圧、または、読み出しビット線の差電圧を検出する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、読み出しビット線対に接続されたＳＲＡＭセルが極めて多く、また電源電圧が低電圧化している。そのため、センスアンプの入力における読み出しビット線電圧、あるいは、読み出しビット線対の差電圧の大きさがノイズに対して低下傾向にある。この場合、センスアンプ入力信号のＳ／Ｎ比が低くなり、ノイズマージンが十分にとれない。
【０００７】
特にＳＲＡＭセルが正常に動作するかを検証するテストにおいて、例えば、製造上の理由でストレージノードからセンスアンプ入力までの途中で断線や異常に抵抗値が大きい箇所がある場合に、Ｓ／Ｎ比の低下によって異常なＳＲＡＭセルが検出できないことがある。
【０００８】
本発明は、Ｓ／Ｎ比が小さい場合でもＳＲＡＭセルのストレージノードからセンスアンプまでの抵抗異常を検出可能な構成のＳＲＡＭセルを提供する。
また、本発明は、ＳＲＡＭセルのストレージノードからセンスアンプまでの抵抗異常やノイズマージンが小さい不良品を有効に検出可能なＳＲＡＭ装置のテスト方法を提供する。
【課題を解決するための手段】
【０００９】
本発明に関わるＳＲＡＭ装置は、読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルと、センスアンプと、書き込み回路と、読み出しビット線スイッチとを有する。
前記センスアンプは、前記読み出しビット線対に接続され、当該読み出しビット線対の電位差を増幅する。
前記書き込み回路は、前記書き込みビット線に接続される。
前記ビット線スイッチは、入力される制御信号に基づいて、前記読み出しビット線対を構成する読み出しビット線と読み出しビット補線を、前記センスアンプの入力に対して入れ替える。
【００１０】
本発明に関わるＳＲＡＭ装置のテスト方法は、以下に示す３つのステップを含む。
第１の測定ステップ：読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルに対し、記憶データをセンスアンプで読み出す。
第２の測定ステップ：前記読み出しビット線対の２つの線に対する２つのセンス入力の接続関係を前記第１の測定ステップのときと反対にしたセンスアンプで、前記記憶データの読み出しを再度行う。
判定ステップ：前記第１の測定ステップで得られた結果と、前記第２の測定ステップで得られた結果から正常、異常の判定を行う。
【００１１】
通常、センスアンプの読み出しビット線対に接続される２つの入力ノード電位のうち、一方の電位を基準に他方の電位を検出するときと、他方の電位を基準に一方の電位を検出するときとで、センスアンプのオフセット値に差がある。
そのような場合、前述した構成のＳＲＡＭ装置を用い、あるいは、上記テスト方法を採用すれば、ビット線スイッチにより、読み出しビット線対に対する２つの入力ノードの接続関係が相互に切り替えることができる。この切り替え前と後のセンス結果（データ読み出し結果）を参照すれば、データ読み出し時のビット線対の電位差やオフセットに対してノイズレベルが相対的に大きい場合でも正しいデータの判定ができ、また、断線や配線の抵抗値異常を検出することができる。
【００１２】
なお、上記テスト方法を実施するときに前述した本発明のＳＲＡＭ装置を用いることは必須ではない。例えば、２つのセンス入力に対するビット線対の接続関係が反対な２種類のセンスアンプを用意し、その何れか一方を選択的に活性化する構成でも、上記テスト方法は実施できる。ただし、読み出しビット線対の２つのセンス入力に対する接続を切り替え可能な上記ＳＲＡＭ装置のような構成にすると、読み出しビット線スイッチを付加するだけで、２種類のセンスアンプを用意する必要がないことから回路規模の増大を抑制できる等の利点もあり、望ましい。
【発明の効果】
【００１３】
本発明によれば、ＳＲＡＭセルのストレージノードからセンスアンプまでの抵抗異常やノイズマージンが小さい不良品を有効に検出することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に関わるＳＲＡＭ装置のブロック図
【図２】本発明の実施形態に関わるＳＲＡＭセルの第１回路例を示す図
【図３】本発明の実施形態に関わるＳＲＡＭセルの第２回路例を示す図
【図４】本発明の実施形態に関わるセンスアンプの第１回路例を示す図
【図５】本発明の実施形態に関わるセンスアンプの第１回路例を示す図
【図６】本発明の実施形態に関わるメモリカラム構成の要部を示す回路図
【図７】本発明が非適用の比較例のメモリカラム構成を示すブロック図
【図８】本発明の実施形態に関わるＳＲＡＭ装置において、データ書き込み時の波形図とセル回路図を示す図
【図９】本発明の実施形態に関わるＳＲＡＭ装置において、データ読み出し時のセル回路図
【図１０】データ読み出し時の電位変化とパルス波形を示す図
【図１１】ＲＢＬ電位差とセンスアンプオフセットとの値と判定領域との関係を示す説明図
【図１２】比較例における断線箇所と、そのときのＲＢＬ対の電位変化を示す図
【図１３】本発明の実施形態に関わるＳＲＡＭ装置のメモリカラム構成において、断線箇所の例を示す図
【図１４】本発明の実施形態に関わるＳＲＡＭ装置のテストのステップを示すフロー図
【発明を実施するための形態】
【００１５】
本発明の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．実施の形態
［ＳＲＡＭ装置のブロック構成］
［ＳＲＡＭセルの回路構成（２例）］
［書き込み及び読み出し時の動作概略］
［センスアンプの回路構成（２例）］
［読み出しの基本動作］
［読み出しビット線の切り替え構成］
［本発明を適用しない場合（比較例）］
［本発明を適用した場合と非適用（比較例）の場合の動作の詳細］
２．変形例
【００１６】
＜１．実施の形態＞
［ＳＲＡＭ装置のブロック構成］
図１に、ＳＲＡＭ装置のブロック図を示す。
図１に示すＳＲＡＭ装置において、そのＳＲＡＭセルアレイ１は、ＳＲＡＭセル（以下、メモリセルＭＣという）を行方向にｍ個、列方向にｎ個配列して構成されている。各メモリセルＭＣは、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬ、ならびに、書き込みビット線対（ＷＢＬ,ＷＢＬＸ）及び読み出しビット線対（ＲＢＬ,ＲＢＬＸ）により互いに接続されている。
【００１７】
ＳＲＡＭ装置は、ＳＲＡＭセルアレイ１を駆動する回路として、ロウデコーダ（Ｒ.ＤＥＣ）４とカラム系回路６とを有する。また、ＳＲＡＭ装置は、カラム系回路６を制御する信号を発生するカラムデコーダ（Ｃ.ＤＥＣ）３と、コントロール回路１１とを有する。コントロール回路１１は、ロウデコーダ４、カラムデコーダ３（およびカラム系回路６）、さらには、特に図示しない電源回路やクロック制御のための回路を制御する。
【００１８】
ロウデコーダ４は、入力するＸアドレス信号（X-Address）をデコードし、その結果に基づいてＳＲＡＭセルアレイ１に出力する書き込みワード線ＷＷＬおよび読み出しワード線ＲＷＬを駆動する。そのため、ロウデコーダ４は、ワード線駆動回路の機能をもつ。
カラムデコーダ３は、入力するＹアドレス信号（Y-Address）をデコードし、その結果に基づいてカラム系回路６に送る制御信号を発生する。
【００１９】
カラム系回路６は、カラム（Ｙと表記）選択回路ＹＳ、書き込みバッファ（ＷＢ）、センスアンプ（ＳＡ）を含む。これらのカラム系回路６内の各回路は、ＳＲＡＭセルアレイ１の外に配置してもよいし、適宜、ＳＲＡＭセルアレイ１内に実装してもよい。ＳＲＡＭセルアレイ１内に実装される回路としては、上記の回路のほかに、プリチャージ回路もカラム系回路６に含まれる。
カラム系回路６内の各回路は、カラムデコーダ３からの信号により制御される。
【００２０】
コントロール回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、出力（読み出し）イネーブル信号ＯＥを入力し、これらの３つのイネーブル信号に基づいて動作する。コントロール回路１１は、読み出し時にロウデコーダ４およびカラム系回路６を制御する機能と、書き込み時にカラムデコーダ３を制御する機能とを主な機能とする。コントロール回路１１は、カラム系回路６内の、例えばセンスアンプＳＡや書き込みバッファＷＢを直接制御してもよいし、カラムデコーダ３がこれらを制御してもよい。
【００２１】
本実施の形態に関わるＳＲＡＭ装置においては、外部からのテスト用の制御信号（ＲＢＬ切替信号Ｓｘ）がカラム系回路６に入力される構成となっている。
このＲＢＬ切替信号Ｓｘは、読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸの役目を、通常時とは入れ替えるための信号である。この読み出しビット線対を切り替える構成は後述する。
【００２２】
なお、ＲＢＬ切替信号Ｓｘはカラム系回路６に外部端子から直接入力してもよいし、コントール回路１１およびカラムデコーダ３を介して入力されてもよい。
例えば、メモリセルの全カラムに対して一括して読み出しビット線対を切り替える場合はカラム系回路６への直接入力の構成が採用できる。
一方、所望のメモリセルのカラムに対してのみ読み出しビット線対を切り替える場合はＹアドレスデコード結果に応じて、切り替え対象の読み出しビット線対を選択する必要があるため、少なくともカラムデコーダ３を介してＲＢＬ切替信号Ｓｘが入力される。
【００２３】
［ＳＲＡＭセルの回路構成］
図２に、ＳＲＡＭセル（メモリセルＭＣ）の第１回路例を示す。図２に示すメモリセルＭＣは、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）を負荷とする８トランジスタ構成のＳＲＡＭセルである。
【００２４】
メモリセルＭＣは、ＰＭＯＳからなる２つの負荷トランジスタＰ１,Ｐ２と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）からなる２つのドライバトランジスタＮ１,Ｎ２を有する。メモリセルＭＣは、ＮＭＯＳからなる４つのアクセストランジスタＳＴ１１,ＳＴ１２,ＳＴ２１,ＳＴ２２を有する。
電源電圧Ｖｄｄの供給線と基準電圧Ｖｓｓ（例えば接地電圧）の供給線との間に、負荷トランジスタＰ１とドライバトランジスタＮ１とが縦続接続され、負荷トランジスタＰ２とドライバトランジスタＮ２とが縦続接続されている。
【００２５】
負荷トランジスタＰ２とドライバトランジスタＮ２はゲート同士が共に、負荷トランジスタＰ１とドライバトランジスタＮ１との接続点に接続され、これにより第１ストレージノードＳＮ１を形成している。同様に、負荷トランジスタＰ１とドライバトランジスタＮ１はゲート同士が共に、負荷トランジスタＰ２とドライバトランジスタＮ２との接続点に接続され、これにより第２ストレージノードＳＮ２を形成している。
【００２６】
アクセストランジスタＳＴ１１のソースとドレインの一方が、上記第１ストレージノードＳＮ１に接続され、他方が書き込みビット線ＷＢＬに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。アクセストランジスタＳＴ２１のソースとドレインの一方が、上記第１ストレージノードＳＮ１に接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アクセストランジスタＳＴ２１のソースとドレインの他方は、読み出しビット線ＲＢＬに接続されている。
ビット補線対と第２ストレージノードＳＮ２との接続も同様である。つまり、アクセストランジスタＳＴ１２のソースとドレインの一方が、上記第２ストレージノードＳＮ２に接続され、他方が書き込みビット補線ＷＢＬＸに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。アクセストランジスタＳＴ２２のソースとドレインの一方が、上記第２ストレージノードＳＮ１に接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アクセストランジスタＳＴ２２のソースとドレインの他方は、読み出しビット補線ＲＢＬＸに接続されている。
【００２７】
図３に、ＳＲＡＭセル(メモリセルＭＣ)の他の構成例を示す。
図３に示すセル回路は、図２に示すセル回路と、以下の点で異なる。
このセル回路は、図３に示すように、２つのトランジスタ（以下、アンプトランジスタＡＴ１,ＡＴ２）が、図２に示すセル回路に追加されている。
アンプトランジスタＡＴ１は、アクセストランジスタＳＴ２１と基準電圧Ｖｓｓ（例えば接地電圧ＧＮＤ）の供給線との間に接続されている。アンプトランジスタＡＴ２は、アクセストランジスタＳＴ２２と基準電圧Ｖｓｓの供給線との間に接続されている。アンプトランジスタＡＴ１のゲートが第１ストレージノードＮＤ１に接続され、アクセストランジスタＡＴ２のゲートが第２ストレージノードＮＤ２に接続されている。
【００２８】
図３に示すＳＲＡＭセルは、読み出しビット線ＲＢＬ,ＲＢＬＸにプリチャージされた電荷を、より電位が低い基準電圧Ｖｓｓに逃がすことによりビット線へのデータ排出を行う。
【００２９】
［センスアンプの回路構成］
図４と図５に、センスアンプの回路例を示す。本発明が適用可能なセンスアンプ構成はいわゆる“クロスカップリング型”と呼ばれる。
図４と図５のいずれの構成でも、２つのインバータの出力と入力を互いにクロス接続されたラッチ回路を有する。ラッチ回路は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とからなるインバータＩＮＶと、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とを含む。
【００３０】
図４に示すセンスアンプ構成は、ボルテージラッチ型と呼ばれる。
ボルテージラッチ型のセンスアンプＳＡは、２つのインバータの他に、１つのＮＭＯＳトランジスタＮ５と、出力ラッチ部としての２つのナンド回路ＮＡＮＤ１,ＮＡＮＤ２とを有する。
ＮＭＯＳトランジスタＮ５がＮＭＯＳトランジスタＮ３,Ｎ４の共通ソースと基準電圧Ｖｓｓの供給線との間に接続されている。ＮＭＯＳトランジスタＮ５のゲートには、図１に示すカラムデコーダ３からのＳＡイネーブル信号ＳＡＥが与えられる。
【００３１】
インバータＩＮＶ１の出力がセンス線ＳＡＰに接続され、インバータＩＮＶ２の出力がセンス補線ＳＡＰＸに接続されている。
センス線ＳＡＰは、図１のカラム系回路６内のカラム選択回路ＹＳによって、読み出しビット線ＲＢＬとの接続が制御される配線である。また、センス補線ＳＡＰＸは、上記カラム選択回路ＹＳによって、読み出しビット補線ＲＢＬＸとの接続が制御される配線である。
カラム選択回路ＹＳは、図１のカラムデコーダ３によるＹアドレス信号のデコード結果に応じて与えられるカラム選択信号ＹＳＳによって制御される。
【００３２】
ナンド回路ＮＡＮＤ１の一方入力にはセンス線ＳＡＰが接続され、他方入力が、ナンド回路ＮＡＮＤ２の出力に接続されている。同様に、ナンド回路ＮＡＮＤ２の一方入力にはセンス補線ＳＡＰＸが接続され、他方入力が、ナンド回路ＮＡＮＤ１の出力に接続されている。
ナンド回路ＮＡＮＤ１の出力（ＯＵＴ）から出力されるデータが、図１のようにカラム系回路６から出力データＤ(out)として外部のバスに排出される。
【００３３】
図５に示すセンスアンプ構成はカレントラッチ型と呼ばれる。
カレントラッチ型のセンスアンプＳＡが、図４の構成と異なる点の第１は、さらに、２つのＰＭＯＳトランジスタＰ５,Ｐ６と、２つのＮＭＯＳトランジスタＮ６,Ｎ７を有することである。
ＮＭＯＳトランジスタＮ６は、ＮＭＯＳトランジスタＮ３のソースとＮＭＯＳトランジスタＮ５のドレインとの間に接続されている。同様に、ＮＭＯＳトランジスタＮ７は、ＮＭＯＳトランジスタＮ４のソースとＮＭＯＳトランジスタＮ５のドレインとの間に接続されている。
【００３４】
図４と図５が構成上異なる点の第２は、センス線ＳＡＰとセンス補線ＳＡＰＸの接続態様である。
つまり、図５の構成では、センス線ＳＡＰがＮＭＯＳトランジスタＮ６のゲートに接続されている。また、センス補線ＳＡＰＸがＮＭＯＳトランジスタＮ７のゲートに接続されている。
この構成では、ラッチ回路においてインバータを流れる電流が、センス線ＳＡＰまたはセンス補線ＳＡＰＸの電位により制御される。
【００３５】
一方、ＰＭＯＳトランジスタＰ５は、ＰＭＯＳトランジスタＰ３と並列に接続され、ＳＡイネーブル信号ＳＡＥにより制御される。ＰＭＯＳトランジスタＰ６は、ＰＭＯＳトランジスタＰ４と並列に接続され、ＳＡイネーブル信号ＳＡＥにより制御される。
その他の構成は、図４と図５で共通する。
【００３６】
［書き込み及び読み出し時の動作概略］
このような構成のＳＲＡＭ装置の動作を、以下に簡単に説明する。
いま、図１に示すコントール回路１１にチップイネーブル信号ＣＥが入力され、さらに、書き込みイネーブル信号ＷＥまたは出力（読み出し）イネーブル信号ＯＥが入力されたとする。また、ロウデコーダ４に、Ｘアドレス信号が入力され、カラムデコーダ３にＹアドレス信号が入力されたとする。
コントール回路１１は、アドレスデコーダ８およびカラムデコーダ３を起動し、これによりＸアドレス信号とＹアドレス信号がデコードされる。その結果、ロウデコーダ４の出力側に接続された書き込みワード線ＷＷＬ１〜ＷＷＬｎの何れか、又は、読み出しワード線ＲＷＬ１〜ＲＷＬｎの何れかが活性化される。また、カラムデコーダ３の出力側に接続されたカラム系回路６に、書き込みまたは読み出しに必要な制御信号が送られる。
【００３７】
カラム系回路６は、受けた制御信号に応じてビット線電位等を制御する。
データ書き込みの場合は書き込みビット線対（ＷＢＬ,ＷＢＬＸ）に、外部からの入力データＤ(in)に応じた書き込み電圧が印加される。この書き込み電圧の駆動はカラム系回路６内の書き込みバッファＷＢを介して行われる。
メモリセルＭＣに“１”データを書き込むには、書き込みビット線ＷＢＬを“Ｈ”レベル（電源電圧Ｖｄｄレベル）、書き込みビット補線ＷＢＬＸを“Ｌ”レベル（例えば、接地電圧ＧＮＤレベル）に設定する。この状態で、書き込みワード線ＷＷＬの電位を立ち上げて、図２,図３に示すアクセストランジスタＳＴ１１,ＳＴ１２をオンする。
“０”データ書き込みでは、書き込みビット線対の電位関係を上記と逆にして、アクセストランジスタＳＴ１１,ＳＴ１２をオンさせる。これにより書き込みビット線対に応じた電位が、第１および第２ストレージノードＳＮ１,ＳＮ２に書き込まれる。
【００３８】
データ読み出しの場合は、カラム系回路６内のセンスアンプＳＡが起動され、センスアンプを起動した後、対応するメモリセルのカラム内で読み出しワード線ＲＷＬが選択された特定のメモリセルＭＣ内の記憶データが読み出される。
なお、データの書き込み動作及び読み出し動作の詳細は後述する。
【００３９】
［読み出しビット線の切り替え構成］
図６に、本発明の実施形態に関わるメモリカラム構成の要部構成を示す。
本実施の形態では、図１のカラム系回路６内に、“読み出しビット線スイッチ”が設けられていることが大きな特徴の一つである。また、より望ましい構成として、カラム系回路６内に、読み出しビット線スイッチにより読み出しビット線対の切り替えに応答して、センスアンプ出力を反転する“出力反転回路”を有する。
【００４０】
読み出しビット線スイッチ２０は、図６に示すように、４つのトランスファゲート回路ＴＧ１〜ＴＧ４を含む。
トランスファゲート回路ＴＧ１の入力ノードは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの共通ドレインであり、この入力ノード側に読み出しビット線ＲＢＬが接続される。トランスファゲート回路ＴＧ１の出力ノードはセンス線ＳＡＰを介してセンスアンプＳＡと接続されている。
同様な構成のトランスファゲート回路ＴＧ２は、その入力ノードが読み出しビット補線ＲＢＬＸの側に接続されている。トランスファゲート回路ＴＧ２の出力ノードはセンス線ＳＡＰを介してセンスアンプＳＡと接続されている。
【００４１】
トランスファゲート回路ＴＧ３の入力ノードは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの共通ドレインであり、この入力ノード側に読み出しビット補線ＲＢＬＸが接続される。トランスファゲート回路ＴＧ３の出力ノードはセンス補線ＳＡＰＸを介してセンスアンプＳＡと接続されている。
同様な構成のトランスファゲート回路ＴＧ４は、その入力ノードが読み出しビット線ＲＢＬの側に接続されている。トランスファゲート回路ＴＧ４の出力ノードはセンス補線ＳＡＰＸを介してセンスアンプＳＡと接続されている。
【００４２】
出力反転回路３０は、ビット反転部と、ＲＢＬ切替信号Ｓｘの入力部（以下、制御信号入力部という）とから構成される。ビット反転部は、インバータＩＮＶ３と、ＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ９と、トランスファゲート回路ＴＧ５から構成されている。
【００４３】
ビット反転部において、電源電位Ｖｄｄの供給線と基準電圧Ｖｓｓの供給線との間に、ＮＭＯＳトランジスタＮ９、インバータＩＮＶ３、ＰＭＯＳトランジスタＰ８が縦続接続されている。インバータＩＮＶ３は、ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ８からなり、その共通入力がセンスアンプＳＡの出力ＯＵＴに接続されている。
このセンスアンプＳＡの出力ＯＵＴには、トランスファゲート回路ＴＧ５の入力ノードも接続されている。トランスファゲート回路ＴＧ５の出力ノード、又は、インバータＩＮＶ３の出力から、出力データＤ(out)が出力される。
【００４４】
制御信号入力部において、外部テスタから入力されるＲＢＬ切替信号ＳｘがＰＭＯＳトランジスタＰ８のゲートと、トランスファゲート回路ＴＧ５のＮＭＯＳゲートに与えられる。ＲＢＬ切替信号Ｓｘは、制御信号入力部内のインバータＩＮＶ４によって反転された後、トランスファゲート回路ＴＧ５のＰＭＯＳゲートと、ＮＭＯＳトランジスタＮ９のゲートに与えられるようになっている。
【００４５】
これにより、ＲＢＬ切替信号Ｓｘの通常時（非テスト時）の論理が“１（ハイレベル）”のときにトランスファゲート回路ＴＧ５がオンし、インバータＩＮＶ３の電源供給路がＰＭＯＳトランジスタＰ８によって閉じられる。一方、ＲＢＬ切替信号Ｓｘのテスト時の論理が“０（ローレベル）”のときにトランスファゲート回路ＴＧ５がオフし、代わって、インバータＩＮＶ３の電源供給がなされる。このときインバータＩＮＶ３は、センスアンプＳＡの出力ビットを反転して出力データＤ(out)として、これを外部へ出力する。
【００４６】
以下、以上の構成に基づく作用効果を、詳細な動作説明によって説明するが、その前提として、本発明が非適用な比較例の動作を説明する。
【００４７】
［本発明を適用しない場合（比較例）］
図７は比較例のカラム構成の要部をブロック構成で示す図である。
図７ではメモリセルＭＣを３つのみ示すが、実際のメモリセルアレイのカラム構成は多数のメモリセルＭＣの列方向配列を有する。また、カラム選択回路ＹＳは図示を省略している（図１のカラム系回路６参照）。つまり、読み出しビット線ＲＢＬとセンス線ＳＡＰとの間、読み出しビット補線ＲＢＬＸとセンス補線ＳＡＰＸとの間に、カラム選択スイッチが配置される。
一方、書き込みビット線ＷＢＬは、不図示のカラム選択回路ＹＳを介して、書き込みバッファＷＢの第１バッファ出力ＷＢＰに接続される。同様に、書き込みビット補線ＷＢＬＸは、不図示のカラム選択回路ＹＳを介して、書き込みバッファＷＢの第２バッファ出力ＷＢＰＸに接続される。なお、書き込みバッファＷＢは図１のカラム系回路６内に設けられ、外部バスからの入力データＤ(in)が入力されるようになっている。
【００４８】
なお、図６に示す本実施の形態で好ましいメモリカラム構成においても、図７と同様な接続の書き込みバッファＷＢが設けられている。
図６と図７の相違は、図６の構成が読み出しビット線対のセンスアンプＳＡの入力に対する接続関係が制御信号（ＲＢＬ切替信号Ｓｘ）に基づいて入れ替え可能であるのに対し、図７では、この入れ替えができないことである。
【００４９】
以下、図６の構成の動作の詳細を、図７の場合と比較しつつ説明する。
【００５０】
［本発明を適用した場合と非適用（比較例）の場合の動作の詳細］
図８（Ｂ）に、書き込み動作時の印加パルス波形と、ストレージノード電位の変化を示す。また、一例として図２と同様なメモリセルＭＣの回路図を、図８（Ａ）に添えて示す。
データ書き込み動作は、書き込みバッファＷＢが書き込みビット線対（ＷＢＬ,ＷＢＬＸ）のどちらかを一方の電位下げ、メモリセルの書き込みポートを開くことによって行われる。
【００５１】
例えば図８（Ａ）（図２と等価）の回路において、書き込みワード線ＷＷＬの書き込みパルス電位（図８（Ｂ）中の太い実線）が書き込み動作可能なハイレベルの電位に変化し、これとほぼ同時に書き込みビット補線ＷＢＬＸの（書き込みデータパルス）電位（図８（Ｂ）中の太い破線）が下げられる。すると、アクセストランジスタＳＴ１２のソース・ドレイン間電圧が大きくなるためアクセストランジスタＳＴ１２がオンし、書き込みポートが開かれる。したがって、この場合には第２ストレージノードＮＤ２の電位が“Ｌ”レベルに遷移し、逆に、第１ストレージノードＮＤ１の電位が“Ｈ”レベルとなるため、当該メモリセルＭＣにデータ“１”が書き込まれる。
【００５２】
これとは逆に、書き込みビット線ＷＢＬの電位が下げられる（図８（Ｂ）で言えば、図示とは逆に書き込みビット補線ＷＢＬＸの電位が上げられる）と、アクセストランジスタＳＴ１１がオンして、メモリセルの第１ストレージノードＮＤ１の電位が強制的に下げられるため、“Ｌ”レベルのデータ“０”が当該メモリセルＭＣに書き込まれる。
【００５３】
データ読み込みは、読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸをプリチャージした状態で、読み出しポートを開くことによって行われる。
例えば、図９に示すメモリセルＭＣ（図２と等価）において、第１ストレージノードＮＤ１の電位が“Ｈ”、第２ストレージノードＮＤ２の電位が“Ｌ”の“１”データの読み出しを考える。
【００５４】
読み出し期間中は書き込みワード線ＷＷＬが“Ｌ”状態を維持する。一方、読み出しワード線ＲＷＬには読み出しパルスが印加され、その電位が図９に示すように“Ｌ”から“Ｈ”に遷移する（後述の図１０（Ｂ）参照）。
すると、アクセストランジスタＳＴ２２のソースとドレイン間の電位が開くためアクセストランジスタＳＴ２２がオンする。そのため、読み出しビット補線ＲＢＬＸのプリチャージ電荷が、アクセストランジスタＳＴ２２とドライバトランジスタＮ２を介して引き抜かれ、第２ストレージノードＮＤ２の電位が“Ｈ（Ｖｄｄ）”レベルに向かって上昇する。
その結果、ドライバトランジスタＮ１がドライブされて第１ストレージノードＮＤ１が“Ｈ”から“Ｌ”に遷移しようとする。
【００５５】
一方、アクセストランジスタＳＴ２２は、書き込みビット線ＷＢＬの電位が“Ｈ”であるため、最初はオンし得ない。第２トレージノードＮＤ２の電位が“Ｌ”レベルから上昇し、これによりＮＭＯＳトランジスタＮ１がオンする向きに、ＰＭＯＳトランジスタＰ１がオフする向きにドライブされる。そのためＮＭＯＳトランジスタＮ１を介して、図９に破線の矢印で示す電流が若干流れ、その分、第１ストレージノードＮＤ１の電位が低下する。しかし、その程度の電位低下では、アクセストランジスタＳＴ２１のソースとドレイン間の電位差が十分開かないことから、アクセストランジスタＳＴ２１はオフ状態を維持する。よって、読み出しビット線ＲＢＬのプリチャージ電圧はハイレベルのまま維持され、第１ストレージノードＳＮ１の記憶データも“１”のままを維持する。
【００５６】
図９とは反対に、第１ストレージノードＮＤ１の電位が“Ｌ”、第２ストレージノードＮＤ２の電位が“Ｈ”の“０”データの読み出しを行うとする。
この読み出しでは、読み出しビット線対（ＲＢＬ,ＲＢＬＸ）において、電位がＶｄｄレベルから低下する側と、プリチャージ電圧レベル（例えば、Ｖｄｄレベル）を維持する側が逆となる。
【００５７】
図１０（Ａ）に、“１”データの読み出しにおける読み出しビット線対（ＲＢＬ,ＲＢＬＸ）の電位変化を模式的に示す。上述した“１”データ読み出し時のセル動作によって、図１０（Ａ）のように、読み出しビット線対（ＲＢＬ,ＲＢＬＸ）のうち、読み出しビット補線ＲＢＬＸの電位のみが低下することがわかる。
【００５８】
図１０（Ｂ）に読み出しワード線ＲＷＬに印加される読み出しワードパルスの波形図を示す。また、図１０（Ｃ）にＳＡイネーブル信号ＳＡＥの印加タイミングを示す。
上述した“１”データ読み出しにおいて、読み出しビット補線ＲＢＬＸの電位が低下する過程で、読み出しビット線対（ＲＢＬ,ＲＢＬＸ）の電位差が十分な値になるまでＳＡイネーブル信号ＳＡＥの活性化はされない。
【００５９】
上記読み出しビット線対の電位差が十分になるタイミング（時間Ｔ）でＳＡイネーブル信号ＳＡＥが与えられる。これにより図４や図５のクロスカップルラッチ回路の電流経路が確保され、センスアンプＳＡが活性化される。このとき既に読み出しワード線ＲＷＬの電位は“Ｈ”である。
読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸに十分電位差があるときに、センスアンプＳＡが活性化されると、センスアンプＳＡが、その電位差を電源電圧Ｖｄｄの振幅を持つ信号に増幅することができる。
【００６０】
しかしながら、図１０に模式的に示したように、電源電圧振幅に比べると、読み出しビット線対の電位差が十分でない場合がある。
この読み出しビット線対の電位差は、電源電圧の低下やメモリの集積度の向上にともなって、ノイズレベルに対して相対的に小さくなる傾向にある。したがって、読み出しビット線対の電位差のノイズレベルに対する相対的な低下が誤動作防止のマージン（ノイズマージン）確保を困難なものにするようになってきている。
【００６１】
図１１に、ノイズマージンとデータ判定領域との関係を示す。図１１のＸ軸は、読み出しビット線対（ＲＢＬ,ＲＢＬＸ）の差電圧を示す。また、図１１の縦軸はセンスアンプＳＡのオフセット電圧の大きさを表す。
センスアンプＳＡは理想的にはオフセットがゼロであるが、集積回路上に形成され、メモリ読み出し用のセンスアンプＳＡは、回路規模の制約や製造バラツキによりオフセットが発生する。
【００６２】
図１１において点Ａ１と点Ａ２は、読み出しビット線対（ＲＢＬ,ＲＢＬＸ）の差電圧（以下、ＲＢＬ電位差という）が十分大きな場合に対応する。また、点Ｂ１と点Ｂ２は、ＲＢＬ電位差が十分とれない場合に対応する。
ここで点Ａ１と点Ａ２、点Ｂ１と点Ｂ２の違いは、センスアンプＳＡのオフセットによる相違を表す。また、各点のＸ方向の双頭矢印は、ノイズなどによってＲＢＬ電位差がばらつく範囲を表している。
【００６３】
例えば電源電圧が高い場合に十分な読み出し時間がとれる場合は、点Ａ１と点Ａ２のように、製造時のバラツキ等に起因したオフセットの差がウェハ面内で発生していても“１”データが“１判定領域”内に位置し、しかも、“０判定領域”までの十分なノイズマージンが確保できる。
【００６４】
これに対し、上述した様々な理由で、現状のＳＲＡＭメモリの読み出しでは、ノイズマージンがとれない状況になってきている。低電圧電源で高速読み出しが要求されるような場合、実際の動作点は点Ｂ１と点Ｂ２のようになる場合も、今後想定される。そのような場合、センスアンプＳＡのオフセット値の相違で、点Ｂ１と点Ｂ２のように“１判定領域”と“０判定領域”間で異なる判定が下されることがある。また、オフセット値は一定でも、点Ｃのようにさらにノイズが大きくなると、異なる判定が下される可能性がある。
【００６５】
このようにセンスアンプＳＡのオフセットの違いによる誤判定によって、以下のように配線の断線や局部的な高抵抗箇所の検出に支障をきたす。
【００６６】
図１２（Ａ）は、読み出しビット補線ＲＢＬＸの断線箇所の一例を示す。図１２（Ｂ）は、読み出しビット線対（ＲＢＬ,ＲＢＬＸ）の電位変化を、ＳＡイネーブル信号ＳＡＥの活性化タイミングとの関係において示す。
【００６７】
最初に、図７に示す読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸの入力関係が、センスアンプＳＡの入力に対し固定される場合を想定する。
この場合、正常なＳＲＡＭ装置に対して、図１１に示す点Ｂ２と点Ｂ３のように記憶データに応じて“０”判定と“１”判定が正しくされるべきである。
しかし、ＳＡオフセット値が異なると、本来なら点Ｂ２の位置にあって“０”判定になるべきＳＲＡＭ装置のビット（メモリセルＭＣ）が、点Ｂ１のように“１判定領域”になる場合がある。
【００６８】
このことは特に、読み出しビット線対にのるノイズの大きさにより、“０”と“１”の判定が異なる可能性が高いことを意味する。
より具体的には、出荷前に検査を行う場合に、メモリセルＭＣの読み出しポートに対して、読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸの一方が接続されていない場合でもオフセット方向（極性）とノイズの大きさによって、検査をパスする可能性がある。その場合、出荷後にノイズののり方によっては、市場で誤動作する可能性が高い。
例えば、図１１の点Ｂ１の場合、試験中では、ノイズがあまりのらず“１”判定でパスしていたものが、出荷後にノイズが大きくのり、点Ｃまで電位差が広がった場合、“０”判定となり動作不良する可能性がある。
【００６９】
その一方、読み出しビット線ＲＢＬが図１２（Ａ）のように断線している場合、ＳＡオフセットの有無に関係なく、全ての点でＲＢＬ電位差がゼロとなるはずである。
しかし、記憶データ論理に応じて読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸの一方が電位低下するため、他方の電位変化がない方の配線に不良があっても、これを検出できない。
その結果、逆に断線等による異常品が正常と誤判定される可能性がある。
【００７０】
図１３には、図６と同様な構成において読み出しビット補線ＲＢＬＸの断線箇所の例を示す。
本実施の形態では、図６、図１３に示すように、読み出しビット線スイッチ２０を設け、読み出しビット線対（ＲＢＬ,ＲＢＬＸ）を、センスアンプＳＡの入力に対して入れ替えることができる。そのため、記憶データの論理に応じて、読み出しビット線ＲＢＬが電位低下する場合と、読み出しビット補線ＲＢＬＸが電位低下する場合の双方の場合で、オフセットの極性を代えてテストを行うことができる。
【００７１】
図１４に、テスト方法のシーケンス例を示す。
このテストは、個々の測定項目ごとに読み出しビット線対の入れ変えを行うか、全項目を通常の読み出しビット線対の接続状態で行ってから、読み出しビット線対を入れ替えて再度同じ測定を行うかは任意である。また、クリティカルな項目のみ、この読み出しビット線入れ替えを伴うテストを導入してもよい。
【００７２】
ステップＳＴ１で測定１を実行し、ステップＳＴ２で読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸを、読み出しビット線スイッチ２０（図６）によって切り替え、その後、ステップＳＴ３にて再度同じ測定２を行う。ステップＳＴ４では、２度の測定結果に照らして、正常、異常の最終判定を行う。
ステップ４の判定では、その前に、測定２の結果を論理反転（ビット反転）して、測定１の結果と比較することで容易に正常、異常の判定が可能である。
【００７３】
これにより、図１３に示すように読み出しビット補線ＲＢＬＸ（または読み出しビット線ＲＢＬ）が、製造上の欠陥で接続されていない、あるいは、抵抗値が異常な場合でも正確な判定が可能である。
より詳細には、図１１の点Ｂ１で示すようにＲＢＬ電位差がオフセット値よりも高いため“１”データの読み出しが可能なビット（メモリセル）において、読み出しビット線対（ＲＢＬ対）をセンスアンプ入力に対し入れ換えると“１”データの読み出しができない場合（“０”データ判定となる場合）は、断線等の異常がないと判定できる。
一方、断線がある場合、ＲＢＬ対を入れ替えてもどちらも“１”データ読み出しができない場合であり、この断線等による異常品を出荷品から除くことができる。
【００７４】
また、幾つかの厳しい項目（あるいは厳しい条件）では読み出しができないが、通常の条件では読み出しができる場合、市場でノイズにより誤動作する可能性が高いと判定できる。
なお、読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸとを入れ替えることにより、オフセットの極性を反転することができる本実施の形態では、オフセットレベルに起因した誤差値の測定も可能である。
【００７５】
＜２．変形例＞
本発明の“読み出しビット線スイッチ”は、図６の構成に限定されない。図６に示す読み出しビット線スイッチ２０は、Ｙアドレス信号に応じて読み出しビット線ＲＢＬと読み出しビット補線ＲＢＬＸとの接続と非接続が可能な、カラム選択回路兼用型に変更も可能である。また、読み出しビット線スイッチ２０の単位スイッチ自体は、トランスファゲート回路ＴＧに限定されず、１つ又は３つ以上のトランジスタ構成でもよい。
【００７６】
図６に示す出力反転回路３０は、そのビット反転部分が任意の構成であり、省略も可能である。つまり、テスト時に外部テスタは、自身でＲＢＬ切替信号Ｓｘを発生したのであるから、ＳＲＡＭ装置から出力される出力データＤ(out)の全ビットが記憶データの反転信号であることを認識している。そのため、外部テスタは、その認識に基づいて誤動作しているメモリセルの有無を判定できる。したがって、出力反転回路３０のビット反転部分、つまりインバータＩＮＶ３と、ＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ９、ならびに、トランスファゲート回路ＴＧ５から構成される回路部分をＳＲＡＭ装置に持たせる必要性に乏しい。その場合、出力反転回路３０の主要部分がないだけ、ＳＲＡＭ装置のチップサイズを小さくできる利点がある。
【００７７】
なお、読み出しポートが複数でもよい。つまり、読み出しポートごとに異なるセンスアンプＳＡが接続されている場合、そのうち１つを活性化して１つのポートごとにテストを行えば、同様な効果が得られる。
また、書き込みポートは１つでも複数でもよい。
【００７８】
以上のように、本発明の適用は、読み出しと書き込みのためのポートのうち、反転したデータが出力される読み出しビット線対をもつ読み出しポートが少なくとも１つあれば、あらゆるＳＲＡＭ装置に適用できる。
その結果、出荷前の検査抜けや異常品の混入の可能性が低くなり、市場での誤動作や市場不良の確率が低くなる。
【符号の説明】
【００７９】
１…ＳＲＡＭセルアレイ、６…カラム系回路、２０…読み出しビット線スイッチ、３０…出力反転回路、ＭＣ…メモリセル、ＷＢ…書き込みバッファ、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＷＢＬ…書き込みビット線、ＷＢＬＸ…書き込みビット補線、ＲＢＬ…読み出しビット線、ＲＢＬＸ…読み出しビット補線、Ｓｘ…ＲＢＬ切替信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010244646.tif 000014
【図１３】
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【図１４】
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