(57)【要約】      （修正有）【課題】高耐圧で、基板への電流の漏れが抑制され、かつ、端子に負入力があった場合でも基板から端子への電流の抜けが抑制されたダイオードを基板上に有する半導体装置およびその製造方法を提供すること。【解決手段】Ｐ型基板１と、Ｐ型基板１上に順次形成されたＮ型埋め込み層２、Ｐ型埋め込み層３、およびＮ型エピタキシャル層４と、Ｐ型埋め込み層３上に形成されＮ型エピタキシャル層４を囲むＰ型拡散層６と、ゲート領域を構成するＰ型拡散層８およびＰ型拡散層１１と、ソース領域を構成するＮ型拡散層９、Ｐ型拡散層１２およびＮ型拡散層１３と、Ｎ型エピタキシャル層４の上方に形成されＰ型拡散層１２およびＮ型拡散層１３と短絡したゲート電極と、を備え、Ｎ型埋め込み層２はフローティング状態にある。【選択図】図１
2010157636.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型の基板と、
この基板上に形成されたＮ型の第１の埋め込み層と、
この第１の埋め込み層上に形成されたＰ型の第２の埋め込み層と、
この第２の埋め込み層上に形成されたＮ型のエピタキシャル層と、
前記第２の埋め込み層上に形成され前記エピタキシャル層を囲むＰ型の第１の拡散領域と、
少なくともその一部が前記第１の拡散領域上に形成されたＰ型の第２の拡散領域と、
この第２の拡散領域上に形成されたＰ型の第３の拡散領域と、
この第３の拡散領域上に形成された第１の電極と、
少なくともその一部が前記エピタキシャル層内に形成されたＮ型の第４の拡散領域と、
この第４の拡散領域上に形成されたＰ型の第５の拡散領域およびＮ型の第６の拡散領域と、
前記第５の拡散領域および第６の拡散領域上に形成された第２の電極と、
前記エピタキシャル層の上方に形成され前記第２の電極を介して前記第５の拡散領域および第６の拡散領域と短絡した第３の電極と、
を備え、
前記第１の埋め込み層はフローティング状態であることを特徴とする半導体装置。
【請求項２】
前記第２の埋め込み層上で形成された前記エピタキシャル層に囲まれるように形成されたＮ型の第７の拡散領域と、
この第７の拡散領域上に形成されたＰ型の第８の拡散領域と、
をさらに備え、
前記第８の拡散領域上には前記第２の電極が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｐ型の基板と、
この基板上に形成されたＮ型の第１の埋め込み層と、
この第１の埋め込み層上に形成されたＰ型の第２の埋め込み層と、
この第２の埋め込み層上に形成されたＮ型のエピタキシャル層と、
前記第２の埋め込み層上に形成され前記エピタキシャル層を囲むＰ型の第１の拡散領域と、
少なくともその一部が前記第１の拡散領域上に形成されたＰ型の第２の拡散領域と、
この第２の拡散領域上に形成されたＰ型の第３の拡散領域と、
この第３の拡散領域上に形成された第１の電極と、
少なくともその一部が前記エピタキシャル層内に形成されたＮ型の第４の拡散領域と、
この第４の拡散領域上に形成されたＰ型の第５の拡散領域およびＮ型の第６の拡散領域と、
前記第５の拡散領域および第６の拡散領域上に形成された第２の電極と、
前記エピタキシャル層の上方に形成され前記第２の電極を介して前記第５の拡散領域および第６の拡散領域と短絡した第３の電極と、
前記第１の拡散領域を囲むように形成され、前記第１の埋め込み層上から素子形成領域の表面に至るまで形成されたＮ型の半導体領域と、
を備え、
前記Ｎ型の半導体領域の表面から前記第１の埋め込み層に電圧を印加し、その電位を前記基板および前記第２の埋め込み層の電位よりも高電位としたことを特徴とする半導体装置。
【請求項４】
前記半導体装置は、ＤＭＯＳ，Ｂｉ−ＤＭＯＳ、またはＢｉ−ＣＤＭＯＳとともに同一の前記基板上に混載されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
Ｐ型の基板上に、Ｎ型の第１の埋め込み層と、Ｐ型の第２の埋め込み層と、Ｎ型のエピタキシャル層を順次積層する工程と、
前記第２の埋め込み層上の前記エピタキシャル層の中央部にＮ型の第７の拡散領域を形成し、前記エピタキシャル層を囲むように前記第２の埋め込み層上にＰ型の第１の拡散領域を形成する工程と、
少なくともその一部が前記第１の拡散領域上に配置されるようにＰ型の第２の拡散領域を形成する工程と、
前記第２の拡散領域上にＰ型の第３の拡散領域を形成する工程と、
前記エピタキシャル層および前記第７の拡散領域内にて双方に跨るようにＮ型の第４の拡散領域を形成する工程と、
前記第２の拡散領域上にＰ型の第３の拡散領域を形成し、前記第４の拡散領域上にＰ型の第５の拡散領域およびＮ型の第６の拡散領域を形成する工程と、
前記第３の拡散領域上に第１の電極を形成し、前記第５の拡散領域および第６の拡散領域上に第２の電極を形成する工程と、
前記エピタキシャル層の上方に第３の電極を形成し、この第３の電極と前記第５の拡散領域および第６の拡散領域とを前記第２の電極を介して短絡させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＭＯＳ（Double Diffused Metal Oxide Silicon）構造を利用して形成されたダイオードを基板上に有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ダイオードは電流の逆流防止を目的として様々な回路で使用されている。ダイオードの使用の一例として、例えば、ＤＭＯＳ（Double Diffused Metal Oxide Silicon）等を含む集積回路を使用したシステムにおいて、ＤＭＯＳとその端子との間にダイオードを介在させて使用する場合がある。
【０００３】
ところで、上記ダイオードとして単体のダイオードを使用し、これをＤＭＯＳの端子に接続する態様も考えられる。しかしながら、この態様では、ダイオードをＤＭＯＳ等が形成されたチップ外に設けることになり、ダイオード用に別の基板が必要となって設置面積が増大し、さらにコストも増大するという問題点がある。そのため、単一のチップ上または同一の基板上にダイオードも形成されるダイオードオンチップを用いることが望ましい。
【０００４】
一方、従来から、単一のチップ上に複数のトランジスタ等を素子分離して混載した混載デバイスが知られている。このような混載デバイスとしては、例えばＢｉ−ＣＤＭＯＳがある。Ｂｉ−ＣＤＭＯＳは、バイポーラトランジスタ、ＣＭＯＳ、およびＤＭＯＳの全てを単一の集積化されたチップ上に実現するものである。なお、高耐圧用デバイスとしてのＤＭＯＳの例としては、例えば特許文献１に記載されたＤＭＯＳがある。
【０００５】
そこで、上記ダイオードとして、例えばＢｉ−ＣＤＭＯＳが形成された基板と同一の基板上にダイオードを形成することが考えられるが、基板上にダイオードを形成する従来技術には以下に述べるような問題点が存在する。
【０００６】
基板上にダイオードを形成する第１の従来技術として、Ｐ型基板上にＮ型半導体層を形成し、このＮ型半導体層にＰ型領域を形成するものがある。この第１の従来技術では、Ｐ型領域とＮ型半導体層とによりＰＮダイオードが形成されるが、それと同時に、このＰＮダイオードとＰ型基板とにより寄生ＰＮＰ構造が形成されてしまう。そのため、ＰＮダイオードを流れる電流は寄生ＰＮＰ構造によりＰ型基板へ漏れ出てしまうという問題があった。従って、例えばダイオードがＤＭＯＳに接続されている場合、ＤＭＯＳから引き出した電流がＰ型基板へ漏れ出してしまい、電流能力が低下してしまう。また、ダイオードのアノード端子に負入力があった場合、ＰＮＰ構造では、Ｐ型基板の電位がＮ型半導体層の電位よりも相対的に高くなり、数ボルトで基板から端子へ電流が抜けてしまうという問題があった。
【０００７】
次に、基板上にダイオードを形成する第２の従来技術として、ＳＯＩ（Silicon On Insulator）基板を使用するものがある。すなわち、シリコン基板上にシリコン酸化膜が形成されたＳＯＩ基板を使用し、このＳＯＩ基板上にＮ型半導体層とＰ型領域とを形成することでＰＮダイオードを形成する。この場合、下層のシリコン基板と上層のＮ型半導体層とがシリコン酸化膜で完全に分けられていることからシリコン基板へ電流が漏れ出すことはなく、第１の従来技術で問題となった寄生ＰＮＰ構造による電流の漏れを防止することができる。特に、高温下でダイオードを使用する場合は基板へ電流が漏れ出しやすく、従って電流能力を必要とする場合にはＳＯＩ基板の使用は有効である。しかしながら、ＳＯＩ基板は通常のシリコン基板に比べて非常に高価であるという問題がある。
【０００８】
基板上にダイオードを形成する第３の従来技術として、例えばＰ型基板上にＮ型埋め込み層を介してＰＮＰ型のバイポーラトランジスタを形成し、このＰＮＰ型のバイポーラトランジスタ構造を利用するものがある。すなわち、Ｐ型基板上にＮ型埋め込み層を形成し、このＮ型埋め込み層を含むＮ型領域でＰ型基板から分離するようにして当該Ｎ型埋め込み層上にＰＮＰ型のバイポーラトランジスタを形成する。そして、このＰＮＰ型のバイポーラトランジスタのコレクタとベースをショートさせたものをダイオードとして使用する。この従来技術では、Ｐ型基板とダイオード部とがＮ型埋め込み層を含むＮ型領域で分離している。そして、このＮ型埋め込み層に高電位を印加することで、Ｐ基板より相対的に高電位となり、ダイオードからＰ型基板への電流の漏れ出しを抑制することができる。
【０００９】
しかしながら、第３の従来技術では、ダイオード部とＰ型基板との間に複数の層が積層する構成となる。一般にこのタイプのトランジスタでは、耐圧は拡散層の縦方向のサイズで決まってしまうため、この従来技術で高耐圧を実現するためには、拡散層を厚くし従って装置を厚くする必要があるという問題があった。装置を厚くすることで耐圧をコントロールする場合、特に高耐圧を保障する深い拡散を作成するためには、超高加速電圧でシリコンにイオンを注入する装置が必要となるが、耐圧の大きさによっては技術的に困難である。
【００１０】
【特許文献１】特開２００８−１４０８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、高耐圧で、基板への電流の漏れが抑制され、かつ、端子に負入力があった場合でも基板から端子への電流の抜けが抑制されたダイオードを基板上に有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、Ｐ型の基板と、この基板上に形成されたＮ型の第１の埋め込み層と、この第１の埋め込み層上に形成されたＰ型の第２の埋め込み層と、この第２の埋め込み層上に形成されたＮ型のエピタキシャル層と、前記第２の埋め込み層上に形成され前記エピタキシャル層を囲むＰ型の第１の拡散領域と、少なくともその一部が前記第１の拡散領域上に形成されたＰ型の第２の拡散領域と、この第２の拡散領域上に形成されたＰ型の第３の拡散領域と、この第３の拡散領域上に形成された第１の電極と、少なくともその一部が前記エピタキシャル層内に形成されたＮ型の第４の拡散領域と、この第４の拡散領域上に形成されたＰ型の第５の拡散領域およびＮ型の第６の拡散領域と、前記第５の拡散領域および第６の拡散領域上に形成された第２の電極と、前記エピタキシャル層の上方に形成され前記第２の電極を介して前記第５の拡散領域および第６の拡散領域と短絡した第３の電極と、を備え、前記第１の埋め込み層はフローティング状態であることを特徴とする半導体装置、が提供される。
【００１３】
本発明の別の一態様によれば、Ｐ型の基板と、この基板上に形成されたＮ型の第１の埋め込み層と、この第１の埋め込み層上に形成されたＰ型の第２の埋め込み層と、この第２の埋め込み層上に形成されたＮ型のエピタキシャル層と、前記第２の埋め込み層上に形成され前記エピタキシャル層を囲むＰ型の第１の拡散領域と、少なくともその一部が前記第１の拡散領域上に形成されたＰ型の第２の拡散領域と、この第２の拡散領域上に形成されたＰ型の第３の拡散領域と、この第３の拡散領域上に形成された第１の電極と、少なくともその一部が前記エピタキシャル層内に形成されたＮ型の第４の拡散領域と、この第４の拡散領域上に形成されたＰ型の第５の拡散領域およびＮ型の第６の拡散領域と、前記第５の拡散領域および第６の拡散領域上に形成された第２の電極と、前記エピタキシャル層の上方に形成され前記第２の電極を介して前記第５の拡散領域および第６の拡散領域と短絡した第３の電極と、前記第１の拡散領域を囲むように形成され、前記第１の埋め込み層上から素子形成領域の表面に至るまで形成されたＮ型の半導体領域と、を備え、前記Ｎ型の半導体領域の表面から前記第１の埋め込み層に電圧を印加し、その電位を前記基板および前記第２の埋め込み層の電位よりも高電位としたことを特徴とする半導体装置、が提供される。
【００１４】
本発明のさらに別の一態様によれば、Ｐ型の基板上に、Ｎ型の第１の埋め込み層と、Ｐ型の第２の埋め込み層と、Ｎ型のエピタキシャル層を順次積層する工程と、前記第２の埋め込み層上の前記エピタキシャル層の中央部にＮ型の第７の拡散領域を形成し、前記エピタキシャル層を囲むように前記第２の埋め込み層上にＰ型の第１の拡散領域を形成する工程と、少なくともその一部が前記第１の拡散領域上に配置されるようにＰ型の第２の拡散領域を形成する工程と、前記第２の拡散領域上にＰ型の第３の拡散領域を形成する工程と、前記エピタキシャル層および前記第７の拡散領域内にて双方に跨るようにＮ型の第４の拡散領域を形成する工程と、前記第２の拡散領域上にＰ型の第３の拡散領域を形成し、前記第４の拡散領域上にＰ型の第５の拡散領域およびＮ型の第６の拡散領域を形成する工程と、前記第３の拡散領域上に第１の電極を形成し、前記第５の拡散領域および第６の拡散領域上に第２の電極を形成する工程と、前記エピタキシャル層の上方に第３の電極を形成し、この第３の電極と前記第５の拡散領域および第６の拡散領域とを前記第２の電極を介して短絡させる工程と、を含むことを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【００１５】
本発明によれば、高耐圧で、基板への電流の漏れが抑制され、かつ、端子に負入力があった場合でも基板から端子への電流の抜けが抑制されたダイオードを基板上に有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に添付図面を参照して、本発明にかかる半導体装置およびその製造方法の実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１７】
（第１の実施の形態）
図１は、本実施の形態にかかる半導体装置の構成を示す断面図であり、Ｐ型チャネルＤＭＯＳ構造を利用して基板上に形成したダイオードの構成を示す図である。なお、図１では、後述する図４、図５におけるＤＴＩ（Deep Trench Isolation）で囲まれ他と分離された素子形成領域に形成された半導体装置を示している。図１に示すように、Ｐ型のシリコン基板であるＰ型基板１上に、第１の埋め込み層としてのＮ型埋め込み層２と、第２の埋め込み層としてのＰ型埋め込み層３とが、この順で形成されている。ここで、Ｎ型埋め込み層２はフローティング状態である。すなわち、Ｎ型埋め込み層２は直接電圧が印加されることなく、また接地されることもなく、Ｎ型埋め込み層２に仮に端子が設けられているとしても、その端子が開放された状態にあり、他に接続されていない状態である。
【００１８】
Ｐ型埋め込み層３上には、Ｎ型エピタキシャル層４と、このＮ型エピタキシャル層４に囲まれた第７の拡散領域としてのＮ型拡散領域５と、Ｎ型エピタキシャル層４およびＮ型拡散層５からなるＮ型領域の周囲を囲むように形成された。第１の拡散領域としてのＰ型拡散層６と、が形成されている。Ｎ型拡散層５とＰ型拡散層６は深い拡散を要し、分離領域を形成する。Ｎ型拡散層５は電界集中とサージ対策を主目的として設けられている。すなわち、Ｎ型拡散層５を設けることで、拡散領域が表面から下方に向けて形成され、これにより、電界の集中が下層に向けるようにでき、サージをＰ型基板１に向けて抜けやすくする効果がある。Ｎ型拡散層５はソース部に、Ｐ型拡散層６はドレイン部に形成される。Ｎ型エピタキシャル層４の上方には素子形成領域の表面から形成されたＳＴＩ（Shallow Trench Isolation）７が形成されている。ＳＴＩ７は、Ｐ型基板１に垂直な方向から平面視したときに、Ｐ型拡散層６に隣接して形成され、浅い溝による分離領域を形成している。
【００１９】
第２の拡散領域としてのＰ型拡散層８は、Ｐ型拡散層６上からＮ型エピタキシャル層４内に渡って形成され、素子形成領域の表面に配置されている。さらに、Ｐ型拡散層８上には、第３の拡散領域としてのＰ型拡散層１１が形成されている。この構造により、ドレイン領域は Double Diffused Drain 構造となる。Ｐ型拡散層１１上には図示しない第１の電極としてのドレイン電極が形成される。Ｐ型拡散層１１は、Ｐ型拡散層８と比べて高不純物濃度領域である。
【００２０】
このように、Ｐ型拡散層１１，８，６は、素子形成領域の表面からＰ型埋め込み層３の表面まで積層して形成されており、Ｐ型埋め込み層３とともに、Ｎ型領域（Ｎ型エピタキシャル層４、Ｎ型拡散層５）を囲むように形成されている。また、ＳＴＩ７は、Ｐ型拡散層８およびＰ型拡散層１１で形成される領域内に形成されている。
【００２１】
Ｎ型エピタキシャル４およびＮ型拡散層５内には、双方を跨るように第４の拡散領域としてのＮ型拡散層９が形成されている。そして、Ｎ型拡散層９上には、第５の拡散領域としてのＰ型拡散層１２と第６の拡散領域としてのＮ型拡散層１３とが隣接して形成されている。Ｐ型拡散層１２はＮ型エピタキシャル層４側に形成され、Ｎ型拡散層１３はＮ型拡散層５側に形成されている。また、Ｐ型拡散層１２およびＮ型拡散層１３はそれぞれ、Ｎ型拡散層９と比べて高不純物濃度領域である。
【００２２】
第８の拡散領域としてのＰ型拡散層１４はＮ型拡散層１４上に形成され、かつ、Ｎ型拡散層１３に隣接しその間に挟まれた領域に形成されている。Ｐ型拡散層１４は、Ｐ型拡散層１２、Ｎ型拡散層１３と同様に、浅く、濃い拡散層を形成している。Ｐ型拡散層１２、Ｎ型拡散層１３、およびＮ型拡散層１４上には図示しない第２の電極としてのソース電極が形成されている。
【００２３】
Ｐ型拡散層１１、Ｐ型拡散層１２、Ｎ型拡散層１３、Ｐ型拡散層１４の不純物濃度は、それぞれドーズ量が例えば１Ｅ１５〜１Ｅ１６[１／ｃｍ]である。Ｎ型拡散層５、Ｐ型拡散層６、Ｐ型拡散層８、Ｎ型拡散層９の不純物濃度は、それぞれドーズ量が例えば１Ｅ１２〜１Ｅ１４[１／ｃｍ]である。Ｎ型埋め込み層２、Ｐ型埋め込み層３の不純物濃度は、それぞれドーズ量が例えば１Ｅ１４〜１Ｅ１６[１／ｃｍ]である。Ｎ型エピタキシャル層４、Ｐ型基板１の不純物濃度は、これらの領域の不純物濃度に比べてドーズ量で数桁薄くなっている。
【００２４】
第３の電極としてのゲート電極１０は、図示しないゲート絶縁膜を介して、ソース部とドレイン部との間でかつＮ型エピタキシャル層４の上方に形成されている。図１では、素子形成領域の中央に配置されたＮ型拡散層５に対し、１対のトランジスタ構造が左右対称に形成されている。
【００２５】
ＤＭＯＳトランジスタ構造は、主に、Ｐ型基板１と、Ｎ型埋め込み層２と、Ｎ型エピタキシャル層４と、Ｐ型拡散層８，１１と、Ｎ型拡散層９，１３およびＮ型拡散層１３と、ゲート電極１０と、から構成される。このＤＭＯＳトランジスタ構造は、Ｐ型チャネルＤＭＯＳ構造である。また、このＰ型チャネルＤＭＯＳトランジスタは、高耐圧用のデバイスであり、横幅を広げることで高耐圧を実現することができる。
【００２６】
本実施の形態では、このようなＤＭＯＳトランジスタ構造に加えて、Ｎ型埋め込み層２上にＰ型埋め込み層３を積層して設け、さらに、このＰ型埋め込み層３とＰ型拡散層８とを上下方向に拡散したＰ型拡散層６で接続し、これらのＰ型領域でＮ型領域（Ｎ型エピタキシャル層４、Ｎ型拡散層５）を囲むようにしている。
【００２７】
図１では、このＰ型チャネルＤＭＯＳ構造のドレインをアノードとし、ソースとゲート電極１０とをショートさせてカソードとしたものをダイオードとして使用する。図１に示すように、Ｐ型拡散層１１から図示しないドレイン電極を介してアノード側の接続線が引き出されている。また、ゲート電極１０、Ｐ型拡散層１２、Ｎ型拡散層１３、およびＰ型拡散層１４は図示しないソース電極を介して相互に接続され、これらからカソード側の接続線が引き出される。
【００２８】
アノード側の接続線、カソード側の接続線にはそれぞれ図示しない端子が設けられており、アノード側の端子に正の電圧を印加し、カソード側の端子に負の電圧を印加することで、アノードからカソードへ順方向の電流が流れる。
【００２９】
次に、本実施の形態に係る半導体装置の製造方法について説明する。図２および図３はは、本実施の形態に係る半導体装置の製造方法を説明する断面図であり、図２（ａ）、図２（ｂ）、図３（ｃ）、図３（ｄ）の順に製造工程を示している。
【００３０】
まず、図２（ａ）に示すように、Ｐ型基板１上に、Ｎ型のイオンとＰ型のイオンを重ねて打ち込み、Ｎ型埋め込み層２とＰ型埋め込み層３を順に形成し、さらにＰ型埋め込み層３上にＮ型エピタキシャル層４を形成する。
【００３１】
次に、図２（ｂ）では、Ｐ型埋め込み層３上に、ともに深い拡散を要するＮ型拡散層（ＮＩＳＯ）５とＰ型拡散層（ＰＩＳＯ）６をそれぞれ形成し、さらにＮ型エピタキシャル層４には浅い溝によるＳＴＩ７を形成する。Ｎ型拡散層（ＮＩＳＯ）５はソース部に、Ｐ型拡散層（ＰＩＳＯ）６はドレイン部にそれぞれ形成され、Ｐ型拡散層（ＰＩＳＯ）６とＰ型埋め込み層３とでソース部のＮ型領域を囲むように形成する。
【００３２】
続いて、図３（ｃ）に示すように、Ｎ型拡散層（Nwell）９をソース部に、Ｐ型拡散層（Pwell）８をドレイン部にそれぞれ形成し、さらに図示しないゲート絶縁膜を介してゲート電極１０を形成する。Ｐ型拡散層（Pwell）８は、素子形成領域の表面からＰ型拡散層（ＰＩＳＯ）６上およびＮ型エピタキシャル層４内に渡って形成し、また、Ｐ型拡散層（Pwell）８内にＳＴＩ７が配置されるようにする。Ｎ型拡散層（Nwell）９は、Ｎ型エピタキシャル４およびＮ型拡散層（ＮＩＳＯ）５内に形成し、かつ、双方に跨るように形成する。
【００３３】
次に、図３（ｄ）に示すように、Ｎ型とＰ型の浅く濃い拡散層、すなわち、Ｐ型拡散層１１，１２，１４、Ｎ型拡散層１３を形成する。Ｐ型拡散層１１はＰ型拡散層（Pwell）８上に、Ｐ型拡散層１２およびＮ型拡散層１３はともにＮ型拡散層（Nwell）９上に、Ｐ型拡散層１４はＮ型拡散層（ＮＩＳＯ）５上に、それぞれ形成する。また、Ｐ型拡散層１２、Ｎ型拡散層１３、Ｐ型拡散層１４上に図示しないソース電極を形成し、Ｐ型拡散層１１上に図示しないドレイン電極を形成する。さらに、Ｎ型エピタキシャル層４の上方にゲート電極１０を形成する。
【００３４】
最後に、図１に示すように、このＰ型チャネルＤＭＯＳ構造のドレイン部をアノードとし、ソース部とゲート電極１０とをショートさせてカソードとして、ダイオードを形成する。以上の工程により、Ｐ型基板１上にダイオードを構成することができる。
【００３５】
本実施の形態によれば、横方向（基板の幅方向）のパラメータで耐圧が決まるＤＭＯＳを利用してダイオードを形成したので、この横方向のパラメータ調節で高耐圧を保証するダイオードを提供することができる。従って、従来のように、基板上に形成されたダイオードの耐圧が縦方向（基板に厚さ方向）のパラメータ、特に拡散層の厚さによって決まることがないので、高耐圧を確保するために装置の厚さを厚くしなくてはならないという問題が回避される。
【００３６】
また、本実施の形態では、Ｐ型基板１上にＮ型埋め込み層２とＰ型埋め込み層３を積層し、このＮ型埋め込み層２をフローティング状態とすることで、アノードのＰ型領域とカソードのＮ型領域をＰ型基板１から分離するようにしている。そのため、Ｐ型基板１への寄生電流を抑制することができ、Ｐ型基板１への電流の漏れの抑制されたダイオードを提供することができる。また、Ｎ型埋め込み層２をフローティング状態とすることで、Ｎ型埋め込み層２から配線を引き出す必要がないので、配線引出し部が削減される分、素子形成領域の面積を縮小することができ、さらに容量も抑えることができる（後述の図７と比較参照。）。
【００３７】
また、本実施の形態によれば、アノードの端子に負入力があった場合でも、Ｐ型基板１とダイオードとの間にフローティングのＮ型埋め込み層２が存在するので、Ｐ型基板１から端子へ電流が抜けることが抑制される。
【００３８】
また、Ｐ型埋め込み層３上にＮ型拡散層５を設けることで、拡散領域が表面から下方に向けて形成され、これにより、電界の集中が下層に向けるようにでき、サージをＰ型基板１に向けて抜けやすくできる。
【００３９】
ところで、図８は、基板上に形成された従来のダイオードの構成の一例を示す図であり、特に、ＳＯＩ（Solid On Insulator）基板を使用したダイオードの構成を示す図である。また、図９は、基板上に形成された従来のダイオードの構成の別の一例を示す図である。また、図１０は、図８の構成により形成されるダイオード構造を説明するための図である。
【００４０】
まず、図９に示す例では、Ｐ型基板１００上にＮ型の半導体層１０２が形成され、このＮ型の半導体層１０２にはＰ型の半導体領域１０３が形成されている。この場合、Ｐ型の半導体領域１０３とＮ型の半導体層１０２とによりＰＮダイオード構造が形成されるが、これと同時に、Ｐ型の半導体領域１０３とＮ型の半導体層１０２とＰ型基板１００とにより寄生ＰＮＰ構造も形成される。なお、図９では、ＰＮダイオードの回路図と、ＰＮＰ型トランジスタ構造である寄生ＰＮＰ構造の回路とを半導体層構造に重ねて表示している（図１０、図１１も同様。）。従って、図９に示す構成によれば、ＰＮダイオードを流れる電流はこの寄生ＰＮＰ構造を介してＰ型基板１００へ漏れ出してしまうことになる。これに対して、本実施の形態では、Ｐ型埋め込み層３とＰ型基板１との間にフローティングのＮ型埋め込み層２を埋め込むことで、Ｐ型基板１への寄生電流を抑制することができ、Ｐ型基板１への電流の漏れの抑制されたダイオードを提供することができる。
【００４１】
また、図９では、ダイオードのアノード端子（すなわち、Ｐ型の半導体領域１０３）に負入力があった場合、Ｐ型基板１００の電位がＮ型半導体層１０２の電位よりも相対的に高くなり、数ボルト程度の印加電圧でもＰＮ接合の特性によりＰ型基板１００から端子へ電流が抜けてしまうという問題があった。これに対して、本実施の形態では、上述のようにＰ型基板１とダイオードとの間にフローティングのＮ型埋め込み層２が存在するので、Ｐ型基板１から端子へ電流が抜けることが抑制される。
【００４２】
次に、図８および図１０では、ＳＯＩ基板を使用して基板上にダイオードを形成する従来例を示している。すなわち、Ｐ型基板１００上にシリコン酸化膜（ＳｉＯ２）１０１が形成され、このシリコン酸化膜１０１上にはＮ型の半導体層１０２が形成され、さらに、このＮ型の半導体層１０２には、Ｐ型の半導体領域１０３が形成されている。この構成により、Ｐ型の半導体領域１０３とＮ型の半導体層１０２とによりＰＮダイオード構造が形成される。この場合、下層のＰ型基板１００と上層のＮ型の半導体層１０２とがシリコン酸化膜１０１で完全に分けられていることから、寄生ＰＮＰ構造が形成されることはなく、ＰＮダイオードに電流を流したときに、この電流がＰ型基板１００へ漏れ出すことはない。しかしながら、ＳＯＩ基板は通常のシリコン基板に比べて非常に高価であり、ＳＯＩ基板を使用してダイオードを形成するとコストがかかるという問題がある。これに対して、本実施の形態では、ＳＯＩ基板を使用していないのでこのようなコストの問題はない。
【００４３】
図１１は、基板上に形成された従来のダイオードの構成のさらに別の一例を示す図である。図１１（ａ）は断面図、図１１（ｂ）はこれと等価な回路図を表す。
【００４４】
図１１（ａ）に示すように、Ｐ型基板１００上にはＮ型埋め込み層１１０が形成されている。Ｎ型埋め込み層１１０上には、Ｐ型埋め込み層１１１、Ｎ型拡散層１１２、Ｐ型拡散層１１３、Ｎ型拡散層１１４、およびＰ型拡散層１１５が形成され、Ｐ型拡散層１１５とＮ型拡散層１１４とＰ型埋め込み層１１１およびＰ型拡散層１１３とによりＰＮＰ型のバイポーラトランジスタが形成されている。また、このＰＮＰ型のバイポーラトランジスタは、Ｎ型埋め込み層１１０およびＮ型拡散層１１２からなるＮ型領域により、Ｐ型基板１００から分離されている。このとき、ＰＮＰ型のバイポーラトランジスタのコレクタとベースをショートさせたものをダイオードとして使用することができる。具体的には、図１１（ａ）、（ｂ）に示すように、Ｐ型拡散層１１５から引き出された接続線１２０はアノード、Ｎ型拡散層１１４とＰ型拡散層１１３とを短絡する接続線から引き出された接続線１２１はカソードとなる。この構成のもとでさらに、Ｎ型拡散層１１２に接続された接続線１２２を介して電圧を印加し、Ｎ型埋め込み層１１０をＰ型基板１００に対して高電位状態に保つ。これにより、Ｐ型埋め込み層１１１からＮ型埋め込み層１１０を経由してＰ型基板１００へ電流が流れることはなく、寄生ＰＮＰ構造によるＰ型基板１００への電流の漏れ出しを防止することができる。
【００４５】
しかしながら、図１１に示す従来例では、ダイオード部とＰ型基板１００との間に双方を分離する複数の層が積層する構成となる。このタイプのトランジスタでは、一般に耐圧は拡散層の縦方向のサイズで決まってしまう。そのため、この従来技術で高耐圧を実現するためには、拡散層を厚くすること、すなわち装置を厚くすることが必要となる。しかしながら、拡散層を厚くして耐圧をコントロールする方法では、耐圧の大きさによっては、それに相当する深い拡散を形成すること自体に技術的困難を伴うことがある。これに対して、本実施の形態では、図１に示すようにＰ型チャネルＤＭＯＳ構造を利用してダイオードを形成しているため、ダイオードの耐圧特性はＤＭＯＳトランジスタの耐圧特性と同様である。従って、装置の厚さを増大することなく、横方向のパラメータの調節で高耐圧を実現することができる。
【００４６】
（第２の実施の形態）
図４は、本実施の形態にかかる半導体装置の断面構成の一例を示す図である。図４では、第１の実施の形態のダイオードとＰ型チャネルＤＭＯＳダイオードとが同一の基板上に混載されている。図５は、本実施の形態にかかる半導体装置の断面構成の別の一例を示す図である。図５では、第１の実施の形態のダイオードとＮ型チャネルＤＭＯＳダイオードとが同一の基板上に混載されている。図４の半導体装置１９においてはダイオードのカソードの端子に機器が接続され、図５の半導体装置４０においてはダイオードのアノードの端子に機器が接続される。図６は、図４および図５を組み合わせてなる構成の回路図である。
【００４７】
図４に示すように、Ｐ型基板１上には、ＤＴＩ（Deep Trench Isolation）１８により相互に素子分離された領域が形成され、一方の領域には実施の形態１のダイオード２０が搭載され、他方の領域にはＰ型チャネルＤＭＯＳトランジスタ２１が搭載されている。ダイオード２０については、図１を参照して既に説明したので、同一の構成要素には同一の符号を付して説明を省略する。なお、Ｐ型拡散層１１上にはドレイン電極７０が、Ｐ型拡散層１２上にはソース電極７１が、Ｎ型拡散層１３上にはソース電極７２が、Ｐ型拡散層１４上にはソース電極７３が、それぞれ形成されている。なお、ダイオード２０とＰ型チャネルＤＭＯＳトランジスタ２１を比較することで、ダイオード２０がＰ型チャネルＤＭＯＳ構造を利用したダイオードであることがわかる。
【００４８】
Ｐ型チャネルＤＭＯＳトランジスタ２１について説明すると、Ｐ型基板１上にはＮ型埋め込み層２とＮ型エピタキシャル層２５が積層されている。Ｎ型エピタキシャル層２５内には互いに離隔してＮ型拡散層２６とＰ型拡散層２９が形成されている。Ｎ型拡散層２６上には、Ｎ型拡散層２７とＰ型拡散層２８とが隣接して形成されている。Ｐ型拡散層２９上には、Ｐ型拡散層３１が形成されている。Ｎ型拡散層２６、Ｎ型拡散層２７、Ｐ型拡散層２８はソース領域に形成され、Ｐ型拡散層２９、Ｐ型拡散層３１はドレイン領域に形成される。Ｎ型拡散層２７、Ｐ型拡散層２８、Ｐ型拡散層３１は、浅く濃い拡散層を形成している。また、Ｐ型拡散層３１に隣接してＳＴＩ３０が形成されている。ゲート電極３２は、図示しないゲート絶縁膜を介して、ソース部とドレイン部との間でかつＮ型エピタキシャル層２５の上方に形成され、他回路と接続されている。
【００４９】
半導体装置１９において、Ｐ型チャネルＤＭＯＳトランジスタ２１のソースにあるＮ型拡散層２７およびＰ型拡散層２８はそれぞれソース電極７８，７７を介して接続線３５により電源電圧ＶＣＣが供給される。また、Ｐ型チャネルＤＭＯＳトランジスタ２１のドレインにあるＰ型拡散層３１とダイオード２０のアノード（ドレイン）にあるＰ型拡散層１１とがドレイン電極７６，７０および接続線３６を介して接続されている。さらに、ダイオード２０のカソード（ソース・ゲート）は接続線３７を介して端子であるパッド３８に接続されている。
【００５０】
次に、図５に示すように、Ｐ型基板１上には、ＤＴＩ（Deep Trench Isolation）１８により相互に素子分離された領域が形成され、一方の領域には実施の形態１のダイオード４２が搭載され、他方の領域にはＮ型チャネルＤＭＯＳトランジスタ４１が搭載されている。ダイオード４２については、図１を参照して既に説明したので、同一の構成要素には同一の符号を付して説明を省略する。
【００５１】
Ｎ型チャネルＤＭＯＳトランジスタ４１について説明すると、Ｐ型基板１上にはＮ型埋め込み層２とＮ型エピタキシャル層２５が積層されている。Ｎ型エピタキシャル層２５内には互いに離隔してＮ型拡散層４３とＰ型拡散層４６が形成されている。Ｐ型拡散層４６はソース部に相当し、Ｎ型拡散層４３はドレイン部に相当する。Ｐ型拡散層４６上には、Ｎ型拡散層４７とＰ型拡散層４８とが隣接して形成されている。Ｎ型拡散層４３上には、Ｎ型拡散層４４が形成されている。Ｐ型拡散層４６、Ｎ型拡散層４７、Ｐ型拡散層４８はソース領域に形成され、Ｎ型拡散層４３、Ｎ型拡散層４４はドレイン領域に形成される。Ｎ型拡散層４７、Ｐ型拡散層４８、Ｎ型拡散層４４は、浅く濃い拡散層を形成している。また、Ｎ型拡散層４４に隣接してＳＴＩ４５が形成されている。ゲート電極４９は、図示しないゲート絶縁膜を介して、ソース部とドレイン部との間でかつＮ型エピタキシャル層２５の上方に形成され、他回路と接続されている。
【００５２】
半導体装置４０において、Ｎ型チャネルＤＭＯＳトランジスタ４１のソースにあるＮ型拡散層４７およびＰ型拡散層４８はそれぞれソース電極８１，８２を介して接続線５０により接地（ＧＮＤ）されている。また、Ｎ型チャネルＤＭＯＳトランジスタ４１のドレインにあるＮ型拡散層４４とダイオード４２のカソード（ソース・ゲート）とがドレイン電極８０および接続線５１を介して接続されている。さらに、ダイオード４２のアノード（ドレイン）にあるＰ型拡散層１１はドレイン電極７０および接続線５２を介して端子であるパッド５３に接続されている。
【００５３】
図４と図５の構成は併せて使用することができ、図６はこれらを併せて使用する場合の回路図を表している。図６では、パッド３８はダイオード２０のアノードに接続されるプラスの端子であり、パッド５３はダイオード４２のカソードに接続されるマイナスの端子である。図６では、サージ対策を主目的として、Ｐ型チャネル（Ｐｃｈ）ＤＭＯＳトランジスタ２１とパッド３８との間にダイオード２０を介在させ、Ｎ型チャネル（Ｎｃｈ）ＤＭＯＳトランジスタ４１とパッド５３との間にダイオード４２を介在させている。第１の実施の形態で説明したように、ダイオード２０，４２は、高耐圧であること、Ｐ型基板１への寄生電流が抑制されることなどの性質を有する。
【００５４】
なお、第１の実施の形態のダイオード２０、４２を用いることで、カソード側のパッド３８に機器を接続する場合と、アノード側のパッド５３に機器を接続する場合とに対し、各々の寄生容量の偏差が小さくなるという効果がある。これに対して、従来はカソード側の面積とアノード側の面積を変えるなどして寄生容量を揃える必要があった。
【００５５】
なお、図４〜図６では、第１の実施の形態のダイオードとＤＭＯＳとが同一の基板上に混載されている例を示したが、この他にも、このダイオードがバイポーラトランジスタ、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタなどとともに混載された半導体装置を構成することができる。例えば、このダイオードが、Ｂｉ−ＤＭＯＳ、Ｂｉ−ＣＤＭＯＳ等ととともに同一の前記基板上に混載された半導体装置を構成することができる。
【００５６】
（第３の実施の形態）
図７は、本実施の形態にかかる半導体装置の構成を示す断面図であり、Ｐ型チャネルＤＭＯＳ構造を利用して基板上に形成されたダイオードの構成を示す図である。
【００５７】
図７に示すように、本実施の形態では、Ｐ型基板１、Ｐ型基板１上に形成されたＮ型埋め込み層２、Ｐ型埋め込み層３上に形成され第１の実施の形態で説明したＰ型チャネルＤＭＯＳ構造は図１と同様である。そのため、図７では、図１と同一の構成要素には同一の符号を付してその詳細な説明を省略する。
【００５８】
図７では、図１に示したドレイン部（アノード）を囲むように、このドレイン部（アノード）のさらに外側にＮ型の半導体層６０を形成している。すなわち、Ｎ型埋め込み層２上には、Ｐ型埋め込み層２、Ｐ型拡散層（ＰＩＳＯ）６、Ｐ型拡散層（Pwell）８、およびＰ型拡散層１１からなるＰ型の領域の周囲を囲むように、Ｎ型の半導体層６０が形成されている。このＮ型の半導体層６０は、具体的にはＮ型エピタキシャル層またはＮ型拡散層（ＮＩＳＯ）である。Ｎ型の半導体層６０にはＳＴＩ６１と浅くて濃い不純物濃度のＮ型拡散層６２が形成されている。Ｎ型拡散層６２からは接続線が引き出されている。Ｎ型の半導体層６０およびＮ型の拡散層６２は、Ｎ型埋め込み層２上から素子形成領域の表面に至るまで形成されたＮ型の半導体領域である。
【００５９】
Ｎ型拡散層６２、Ｎ型の半導体層６０は、Ｎ型埋め込み層２とともに、Ｎ型領域の島（Ｎ島）を構成する。そして、Ｎ型拡散層６２に図示しない電極を介して接続された接続線を介してＮ型の拡散層６２およびＮ型の半導体層６０からＮ型埋め込み層２に高電位を印加し、Ｎ型埋め込み層２の電位をＰ型埋め込み層３およびＰ型基板１の電位よりも高くなるようにする。これにより、ＰＮ接続の特性から、Ｐ型埋め込み層３からＮ型埋め込み層２を経由してＰ型基板１へ電流が抜け出ることが抑制される。
【００６０】
本実施の形態によれば、横方向（基板の幅方向）のパラメータで耐圧が決まるＤＭＯＳを利用してダイオードを形成したので、この横方向のパラメータ調節で高耐圧を保証するダイオードを提供することができる。従って、従来のように、基板上に形成されたダイオードの耐圧が縦方向（基板に厚さ方向）のパラメータ、特に拡散層の厚さによって決まることがないので、高耐圧を確保するために装置の厚さを厚くしなくてはならないという問題が回避される。
【００６１】
また、本実施の形態では、Ｐ型基板１上にＮ型埋め込み層２とＰ型埋め込み層３を積層し、このＮ型埋め込み層２に高電位を印加し、アノードのＰ型領域とカソードのＮ型領域をＰ型基板１から分離するようにしている。そのため、Ｐ型基板１への寄生電流を抑制することができ、Ｐ型基板１への電流の漏れの抑制されたダイオードを提供することができる。
【００６２】
また、本実施の形態によれば、アノードの端子に負入力があった場合でも、Ｐ型基板１とダイオードとの間に高電位に保たれたＮ型埋め込み層２が存在するので、Ｐ型基板１から端子へ電流が抜けることが抑制される。
【００６３】
本実施の形態のその他の構成、動作、効果は、第１の実施の形態と同様である。また、本実施の形態のダイオードを第２の実施の形態のようにＤＭＯＳ等とともに混載デバイスとして形成することもできる。
【図面の簡単な説明】
【００６４】
【図１】第１の実施の形態にかかる半導体装置の構成を示す断面図であり、Ｐ型チャネルＤＭＯＳ構造を利用して基板上に形成されたダイオードの構成を示す図である。
【図２】第１の実施の形態に係る半導体装置の製造方法を説明する断面図である。
【図３】図２に続く半導体装置の製造方法を説明する断面図である。
【図４】第２の実施の形態にかかる半導体装置の断面構成の一例を示す図である。
【図５】第２の実施の形態にかかる半導体装置の断面構成の別の一例を示す図である。
【図６】図４および図５を組み合わせてなる構成の回路図である。
【図７】第３の実施の形態にかかる半導体装置の構成を示す断面図であり、Ｐ型チャネルＤＭＯＳ構造を利用して基板上に形成されたダイオードの構成を示す図である。
【図８】基板上に形成された従来のダイオードの構成の一例を示す図である。
【図９】基板上に形成された従来のダイオードの構成の別の一例を示す図である。
【図１０】図８の構成により形成されるダイオード構造を説明するための図である。
【図１１】基板上に形成された従来のダイオードの構成の一例を示すさらに別の図である。
【符号の説明】
【００６５】
１…Ｐ型基板、２…Ｎ型埋め込み層  ３…Ｐ型埋め込み層  ４…Ｎ型エピタキシャル層  ５…Ｎ型拡散層  ６…Ｐ型拡散層  ７…ＳＴＩ  ８…Ｐ型拡散層  ９…Ｎ型拡散層
１０…ゲート電極  １１…Ｐ型拡散層  １２…Ｐ型拡散層  １３…Ｎ型拡散層
１４…Ｐ型拡散層  １８…ＤＴＩ  １９…集積回路  ２０…ダイオード
２１…Ｐ型チャネルＤＭＯＳトランジスタ  ２５…Ｎ型エピタキシャル層
２６…Ｎ型拡散層  
２７…Ｎ型拡散層  ２８…Ｐ型拡散層  ２９…Ｐ型拡散層  ３０…ＳＴＩ
３１…Ｐ型拡散層  ３２…ゲート電極  ３５，３６，３７…接続線  ３８…パッド
４０…集積回路  ４１…Ｎ型チャネルＤＭＯＳトランジスタ  ４２…ダイオード
４３…Ｎ型拡散層  ４４…Ｎ型拡散層  ４５…ＳＴＩ
４６…Ｐ型拡散層  ４７…Ｎ型拡散層  ４８…Ｐ型拡散層  ４９…ゲート電極
５０，５１，５２…接続線  ５３…パッド
６０…Ｎ型の半導体層  ６１…ＳＴＩ
【図１】
2010157636.tif 000003
【図２】
2010157636.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010157636.tif 000009
【図８】
2010157636.tif 000010
【図９】
2010157636.tif 000011
【図１０】
2010157636.tif 000012
【図１１】
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