(57)【要約】【課題】ライトストラテジ技術を採用する場合に、信号の伝送本数や伝送帯域低下の問題点を解決する。【解決手段】レーザ駆動信号の切替りおよびサンプリングパルスの各タイミングをエッジで表わすエッジ信号ESをレーザ駆動回路２００に供給する。発光レベルパターン記憶部２３０Ａはレジスタセット２３１の各レジスタ２３２に発光レベルパターンやサンプリングパルスの設定情報を記憶する。パルス再生部２０２Ａは、リセット信号RSからリセットパルスRPを生成し、エッジ信号ESからエッジパルスEPを生成する。レジスタ２３２_1に記憶されているクール情報をリセットパルスRPで読み出し、エッジパルスEPで残りのレジスタ２３２_2〜から設定情報を読み出す。サンプリングパルス生成部４００Ａは、レジスタ２３２_3，_7から読み出されたサンプリングパルスの設定情報によりサンプリングパルスSPを取得する。【選択図】図７Ｂ
2010244650.tif 000002
【特許請求の範囲】
【請求項１】
レーザ素子から発せられたレーザ光に基づく電気信号をサンプリングしてホールドするサンプルホールド部と、
スペースおよびマークの繰返しの切替りタイミングまたは前記スペースと前記マークの切替りタイミングを示す基準パルスの取得タイミングを規定する情報をエッジで示す第１の伝送信号の前記エッジを検出することで前記基準パルスを生成する第１パルス生成部と、
前記スペースおよび前記マークの各発光波形の分割されたパワーレベルの切替りタイミングおよび前記電気信号をサンプリングしてホールドするためのサンプリングパルスのタイミングを示す切替えパルスの取得タイミングを規定する情報をエッジで示す第２の伝送信号の前記エッジを検出することで前記切替えパルスを生成する第２パルス生成部と、
前記発光波形の各パワーレベル情報の内、前記基準パルスの位置のレベル情報である基準レベル情報を前記基準パルスごとに出力し前記基準レベル情報に続く他のレベル情報を前記切替えパルスごとに順に出力する発光波形生成部と、
前記スペースおよび前記マークの各発光波形のパワーレベルで前記レーザ素子を駆動するための前記発光波形のパワーレベル情報を示す記録波形制御信号パターンおよび前記サンプリングパルスのパルスパターンを規定する設定情報を記憶する記憶部と、
前記記憶部に記憶されている前記パルスパターンの設定情報に基づいて前記サンプリングパルスを生成し前記サンプルホールド部に供給するサンプリングパルス生成部と、
を備え、
前記記憶部から、前記スペースおよび前記マークの各発光波形のパワーレベル情報の内の前記基準パルスの位置のレベル情報である基準レベル情報を前記基準パルスごとに読み出し、その後、前記基準レベル情報に続く他の情報を前記切替えパルスごとに順に読み出す
レーザ駆動装置。
【請求項２】
前記記憶部は、前記サンプリングパルスの開始タイミングを規定する設定情報を前記発光波形の何れかのパワーレベル情報と纏めて記憶する
請求項１に記載のレーザ駆動装置。
【請求項３】
前記サンプリングパルスの終了タイミングを、前記サンプリングパルスの開始タイミングに続く前記基準レベル情報を除くパワーレベル情報を読み出すタイミングで規定する
請求項２に記載のレーザ駆動装置。
【請求項４】
前記サンプリングパルスの終了タイミングの設定情報を記憶するサンプリングパルスパターン記憶部を備える
請求項２に記載のレーザ駆動装置。
【請求項５】
前記記憶部は、前記サンプリングパルスの開始タイミングを規定する設定情報および終了タイミングを規定する設定情報を前記発光波形の前記基準レベル情報を除く何れかのパワーレベル情報と纏めて記憶する
請求項１に記載のレーザ駆動装置。
【請求項６】
前記記憶部に記憶されている前記パルスパターンの設定情報に基づいて生成された前記サンプリングパルスに対する遅延時間の設定情報を記憶するサンプリングパルスパターン記憶部と、
前記記憶部に記憶されている前記パルスパターンの設定情報に基づいて生成された前記サンプリングパルスを、前記サンプリングパルスパターン記憶部に記憶されている前記遅延時間の設定情報に基づいて遅延させるパルス遅延部と、
を備えた請求項１〜５の内の何れか一項に記載のレーザ駆動装置。
【請求項７】
前記サンプリングパルス生成部は、前記マークおよび前記スペースの別に、前記マークおよび／または前記スペースの長さに応じて、前記サンプルホールド部に前記サンプリングパルスを供給するか停止するかを制御するパルス供給制御部を有する
請求項１〜６の内の何れか一項に記載のレーザ駆動装置。
【請求項８】
前記パルス供給制御部は、前記マークおよび前記スペースの別に、前記マークおよび／または前記スペースの長さに応じて、前記サンプルホールド部に前記サンプリングパルスを供給するか停止するかを制御する
請求項７に記載のレーザ駆動装置。
【請求項９】
スペースおよびマークの各発光波形のパワーレベルでレーザ素子を駆動するための発光波形のパワーレベル情報を示す記録波形制御信号パターンと前記レーザ素子から発せられたレーザ光に基づく電気信号をサンプリングしてホールドするためのサンプリングパルスのパルスパターンを規定する設定情報を発光レベルパターン記憶部に記憶しておき、
前記スペースおよび前記マークの繰返しの切替りタイミングまたは前記スペースと前記マークの切替りタイミングを示す基準パルスの取得タイミングを規定する情報をエッジで示す第１の伝送信号の前記エッジを検出することで前記基準パルスを生成し、
前記スペースおよび前記マークの各発光波形の分割されたパワーレベルの切替りタイミングおよび前記サンプリングパルスのタイミングを示す切替えパルスの取得タイミングを規定する情報をエッジで示す第２の伝送信号の前記エッジを検出することで前記切替えパルスを生成し、
前記発光レベルパターン記憶部に記憶されている前記スペースおよび前記マークの各発光波形のパワーレベル情報と前記サンプリングパルスの設定情報の内、前記基準パルスの位置のレベル情報である基準レベル情報を前記基準パルスごとに読み出し、前記基準レベル情報に続く他の情報を前記切替えパルスごとに順に読み出すことで、前記発光波形のパワーレベルを設定するとともに前記サンプリングパルスを取得する
レーザ駆動方法。
【請求項１０】
レーザ素子と、
前記レーザ素子を駆動する駆動部と、
前記レーザ素子から発せられたレーザ光に基づく電気信号をサンプリングしてホールドするサンプルホールド部と、
前記レーザ素子から発せられたレーザ光を導光する光学部材と、
記録クロックおよび記録データに基づいて、スペースおよびマークに対してレベルの異なる駆動信号の組合せでなる発光波形を規定する複数のパルス信号を生成する発光波形パルス生成部と、
前記発光波形パルス生成部で生成された複数のパルス信号に基づいて、前記スペースおよび前記マークの繰返しの切替りタイミングまたは前記スペースと前記マークの切替りタイミングを示す基準パルスの取得タイミングを規定する情報をエッジで示す第１の伝送信号と、前記発光波形の切替りタイミングおよび前記レーザ素子から発せられたレーザ光に基づく電気信号をサンプリングしてホールドするためのサンプリングパルスのタイミングを示す切替えパルスの取得タイミングを規定する情報をエッジで示す第２の伝送信号を生成する伝送信号生成部と、
前記第１の伝送信号のエッジに基づいて前記基準パルスを生成する第１パルス生成部および前記第２の伝送信号のエッジに基づいて前記切替えパルスを生成する第２パルス生成部を具備するパルス生成部と、
前記発光波形についてのレベル情報を示す記録波形制御信号パターンおよび前記サンプリングパルスの設定情報を記憶する記憶部と、
前記記憶部から、前記スペースおよび前記マークの各発光波形のパワーレベル情報の内の前記基準パルスの位置のレベル情報である基準レベル情報を前記基準パルスごとに読み出し、その後、前記基準レベル情報に続く他の情報を前記切替えパルスごとに順に出力する発光波形生成部と、
前記記憶部に記憶されている前記パルスパターンの設定情報に基づいて前記サンプリングパルスを生成し前記サンプルホールド部に供給するサンプリングパルス生成部と、
前記レーザ素子、前記駆動部、前記サンプルホールド部、前記光学部材、前記パルス生成部、前記発光波形生成部、前記記憶部を搭載した第１の搭載部と、前記発光波形パルス生成部および前記伝送信号生成部を搭載した第２の搭載部と、の間に介在して信号を伝送する伝送部材と、
を備えた光装置。
【請求項１１】
レーザ素子と、
前記レーザ素子を駆動する駆動部と、
前記レーザ素子から発せられたレーザ光に基づく電気信号をサンプリングしてホールドするサンプルホールド部と、
前記レーザ素子から発せられたレーザ光を導光する光学部材と、
スペースおよびマークの繰返しの切替りタイミングまたは前記スペースと前記マークの切替りタイミングを示す基準パルスの取得タイミングを規定する情報をエッジで示す第１の伝送信号に基づいて前記基準パルスを生成する第１パルス生成部と前記発光波形の切替りタイミングおよび前記レーザ素子から発せられたレーザ光に基づく電気信号をサンプリングしてホールドするためのサンプリングパルスのタイミングを示す切替えパルスの取得タイミングを規定する情報をエッジで示す第２の伝送信号に基づいて前記切替えパルスを生成する第２パルス生成部を具備するパルス生成部と、
前記発光波形についてのレベル情報を示す記録波形制御信号パターンおよび前記サンプリングパルスの設定情報を記憶する記憶部と、
前記記憶部から、前記スペースおよび前記マークの各発光波形のパワーレベル情報の内の前記基準パルスの位置のレベル情報である基準レベル情報を前記基準パルスごとに読み出し、その後、前記基準レベル情報に続く他の情報を前記切替えパルスごとに順に出力する発光波形生成部と、
前記記憶部に記憶されている前記パルスパターンの設定情報に基づいて前記サンプリングパルスを生成し前記サンプルホールド部に供給するサンプリングパルス生成部と、
を備えた光学ユニット。
【請求項１２】
前記パルス生成部と前記サンプリングパルス生成部は同一の半導体集積回路に形成されている
請求項１１に記載の光学ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザ駆動装置（レーザ駆動回路）、レーザ駆動方法、光学ユニット、光装置に関する。
【背景技術】
【０００２】
レーザを光源に用いた記録再生装置が、種々の分野で利用されている。たとえば、レーザ駆動装置や光学ユニットを利用し、光ディスクを記録や再生の媒体として用いる光ディスク記録再生装置（以下、単に光ディスク装置ともいう）が注目されている。
【０００３】
光源として用いるレーザとしては、半導体材料を利用した半導体レーザが、極めて小型で駆動電流に高速に応答するため、近年各種装置に広く使用されるようになっている。
【０００４】
また、記録や再生の媒体として用いる書込可能な光ディスクとしては、相変化光ディスクや光磁気ディスクなどが広く知られている。これらの光ディスクでは、照射されるレーザビームの強度を変えることで、記録、再生、消去を行なう。通常光ディスクに情報を記録する際は、レーザビームの強弱変化によって記録媒体にマーク・スペースを形成するいわゆる光強度変調方式が用いられる。このとき、光ディスクには、たとえばピーク３０ｍＷ以上といった高い強度のレーザビームが照射される。再生時は記録マークを破壊することなく情報の読み出しを行なうことができるように、記録時よりも弱い強度（たとえば１ｍＷ）のレーザビームを光ディスクに照射するようにしている。
【０００５】
近年の書込可能な光ディスクでは、その高密度化における優位性より記録マークの両端の位置に情報を持たせるマークエッジ記録が主流となっている。マークエッジ記録では、マークの形状歪によりデータ誤りが発生する。そこで、エラーの少ない記録を行なうために、記録パワーをパルス分割し、多値レベル化し制御するライトストラテジ技術が知られている（たとえば特許文献１、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１４１４０６号公報
【非特許文献】
【０００７】
【非特許文献１】“業界最高水準の低ノイズと高速応答  Blu-ray 8 倍速記録再生の技術の壁を越えて”、CX-PAL74号、［online］、ソニー（株）、［平成２０年８月１８日検索］、インターネット＜ＵＲＬ：http://www.sony.co.jp/Products/SC-HP/cx_pal/vol74/pdf/featuring2_bd.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
光ディスク装置においては、可動部分であるピックアップと固定部分である信号制御系で構成される。一般的に、レーザ駆動部はピックアップ上に搭載された半導体レーザの近傍に配置され、信号制御系統からレーザ駆動系統までは可撓性のプリント基板（フレキシブル基板）により接続される。通常、ライトストラテジ回路は、固定部分であるドライブ基板側の信号制御系に搭載され、各パワーレベルの発光タイミング信号は、フレキシブル基板を通じてピックアップに伝送される。
【０００９】
この構成では、記録速度の向上に従い、フレキシブル基板を通じて伝送される発光タイミング信号の周波数が高くなる。このとき、フレキシブル基板により伝送帯域が制限されてしまい、発光タイミング信号の間隔が正確に伝送できなくなり、記録速度向上の障害になる。また、高密度・高倍速記録の実現に向けてライトストラテジは複雑化する傾向にある。転送レートの増加だけでなく、パルス分割幅の細分化、またはパワーレベル数の増大が求められる。
【００１０】
従来の構成では、パワーレベル数が増加するほど、レーザ駆動制御用のライン数が増加し、フレキシブル基板（の幅）も大きくなり、配置スペースの確保や引回しのため長さに起因する伝送帯域低下の問題が発生する。レーザの発光パワー制御を行なう場合、発光パワー制御用の帰還信号やサンプリングパルスの伝送を如何様に行なうかの問題も生じる。
【００１１】
本発明は、上記事情に鑑みてなされたもので、ライトストラテジ技術を採用する場合に、信号の伝送本数や伝送帯域低下の問題点を解決するとともに、ことのできる仕組みを提供することを目的とする。加えて、発光パワー制御用の信号（帰還信号やサンプルパルス）の生成・伝送手法の新たな仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る仕組みにおいては、先ず、レーザ素子の発光波形についてのレベル情報を示す記録波形制御信号パターンおよびサンプリングパルスのタイミング情報を発光レベルパターン記憶部に記憶しておく。ここで、記録波形制御信号パターンは、スペースおよびマークに対して複数に分割された駆動信号に基づきレーザ素子を駆動するために分割された駆動信号のそれぞれについてのレベル情報を示すものである。換言すると、発光波形のパターンは、少なくとも情報記録領域では、スペースおよびマークの何れも複数に分割された駆動信号の組合せのものとする。つまり、記録パワーをパルス分割し、多値レベル化し制御する仕組みを採る。
【００１３】
パルス生成部では、スペースおよびマークの繰返しの切替りタイミングまたはスペースとマークの切替りタイミングを示す基準パルスの取得タイミングを規定する情報をエッジで示す第１の伝送信号と、駆動信号の切替りタイミングおよびサンプリングパルスのタイミングを示す切替えパルスの取得タイミングを規定する情報を含んだ第２の伝送信号に基づいて、各伝送信号のエッジを検出することで基準パルスと切替えパルスを生成する。
【００１４】
発光レベルパターン記憶部に記憶されている発光波形の各パワーレベル情報およびサンプリングパルスのタイミング情報の内、基準パルス位置のレベル情報である基準レベル情報を基準パルスごとに読み出す。その後、基準レベル情報に続く他の情報（他のパワーレル情報やサンプリングパルスのタイミング情報）を切替えパルスごとに順に読み出す。
【００１５】
ライトストラテジ技術を適用する際の記録波形制御信号パターンを予め発光レベルパターン記憶部に記憶しておき、２種の伝送信号を使って基準パルスと切替えパルスを生成し、基準パルスのタイミングで基準レベル情報を読み出し、切替えパルスごとに残りのレベル情報を順に読み出す方式である。そして、この方式において、また、サンプリングパルスのタイミング情報を第２の伝送信号に重畳するように変形する。つまり、ライトストラテジ技術用の発光波形パルスパターンのタイミング情報を伝送するに当たり、第２の伝送信号にサンプリングパルスのタイミング情報も重畳するものである。
【００１６】
２種の伝送信号と、発光レベルパターン記憶部内の記録波形制御信号パターンに順番に記憶したパワーレベル情報およびサンプリングパルスのタイミング情報からなるシンプルな方式になる。基準パルスごとに基準レベル情報が読み出され、その後に再度、基準パルスが取得されるまで、切替えパルスごとに他のレベル情報やサンプリングパルスのタイミング情報が読み出される。
【発明の効果】
【００１７】
本発明の一態様によれば、伝送する信号の種類が少ないので、伝送本数や伝送帯域低下の問題点が解決される。信号線の配置スペースの確保や引回しのための長さに起因する障害が緩和されるからである。
加えて、第２の伝送信号にサンプリングパルスのタイミング情報を重畳するので、サンプリングパルス専用の伝送線をフレキシブル基板に設けなくても済む。また、第２の伝送信号に重畳したサンプリングパルスのタイミング情報については、その分の設定情報を持つ記憶部がピックアップ側には不要になる。
【図面の簡単な説明】
【００１８】
【図１】光装置の一例である記録再生装置の一構成例を示す図である。
【図１Ａ】光ピックアップの構成例を説明する図である。
【図２】ライトストラテジを説明する図である。
【図３】本実施形態のシステム構成を示す図である。
【図３Ａ】ライトストラテジを適用した本実施形態の基本原理を説明する図である。
【図４】サンプリングパルスの第１の設定例を説明する図である。
【図４Ａ】サンプリングパルスの第２の設定例を説明する図である。
【図５】基本構成の伝送信号生成部を示す図である。
【図５Ａ】基本構成の伝送信号生成部の動作を説明する図である。
【図６】基本構成のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図６Ａ】基本構成のレーザ駆動回路に使用されるメモリ回路の記憶情報と電流スイッチとの関係を説明する図である。
【図６Ｂ】基本構成のレーザ駆動回路の動作を説明する図（第１例）である。
【図６Ｃ】基本構成のレーザ駆動回路の動作を説明する図（第２例）である。
【図６Ｄ】基本構成のパワーレベルのレジスタ設定情報を説明する図である。
【図７】第１実施形態の伝送信号生成部の構成例を説明する図である。
【図７Ａ】第１実施形態の伝送信号生成部の動作を説明する図である。
【図７Ｂ】第１実施形態のレーザ駆動回路を示す図である。
【図７Ｃ】第１実施形態のレーザ駆動回路の動作を説明する図である。
【図７Ｄ】サンプリングパルスのレジスタ設定情報を説明する図である。
【図８】第１実施形態（変形例）の伝送信号生成部の構成例を説明する図である。
【図８Ａ】第１実施形態（変形例）のサンプリングパルスパターン記憶部のレジスタ設定情報を説明する図である。
【図９】第２実施形態のレーザ駆動回路を示す図である。
【図９Ａ】第２実施形態のサンプリングパルス生成部の構成例を説明する図である。
【図９Ｂ】第２実施形態のサンプリングパルス生成部の動作を説明する図である。
【図１０】信号インタフェース手法の第１比較例を説明する図である。
【図１０Ａ】信号インタフェース手法の第２比較例を説明する図である。
【図１０Ｂ】信号インタフェース手法の第３比較例を説明する図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。なお、説明は以下の順序で行なう。
【００２０】
１．記録再生装置の構成概要
２．信号インタフェースの問題点と対策手法の原理
３．信号インタフェースのシステム構成
４．サンプリングパルスの設定情報
５．シーケンシャル方式の基本
６．第１実施形態：シーケンシャル方式＋サンプリングパルスタイミング重畳
７．第１実施形態の変形例：開始タイミングのみ重畳
８．第２実施形態：第１実施形態＋サンプリングパルスの供給停止対応
９．比較例との対比
【００２１】
＜記録再生装置の構成概要＞
図１は、光装置の一例である記録再生装置（光ディスク装置）の一構成例を示す図である。図１Ａは、光ピックアップの構成例を説明する図である。
【００２２】
光ディスクOD（Optical Disk）としては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、たとえば波長４０５ｎｍ程度の青色レーザを利用する次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。ＤＶＤ系統には、ＤＶＤ−ＲＡＭ／−Ｒ／＋Ｒ／−ＲＷ／＋ＲＷなどもある。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲまたはＣＤ−ＲＷであってもよい。
【００２３】
本実施形態の記録再生装置１は、光ピックアップ１４とピックアップ制御部３２を備える。光ピックアップ１４は、光ディスクODへの情報の記録または情報の再生を行なう。光ピックアップ１４は、ピックアップ制御部３２によって制御され、光ピックアップ１４から出射されるレーザビームの光ディスクODに対する半径方向位置（トラッキングサーボ）および焦点方向位置（フォーカスサーボ）を制御する。
【００２４】
記録再生装置１は、回転制御部（回転サーボ系）として、スピンドルモータ１０と、モータドライバ１２と、スピンドルモータ制御部３０を備える。スピンドルモータ１０は、光ディスクODを回転させる。回転数はスピンドルモータ制御部３０によって制御される。
【００２５】
記録再生装置１は、記録・再生系として、光ピックアップ１４を介して情報を記録する情報記録部および光ディスクODに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部５０を備える。記録・再生信号処理部５０と光ピックアップ１４の間は、信号を伝送する伝送部材の一例としてのフレキシブル基板５１にパターン形成された信号配線を介して接続される。フレキシブル基板５１の全長は記録・再生信号処理部５０と光ピックアップ１４の配置によって異なるが、たとえば１００ｍｍ程度になる。
【００２６】
記録再生装置１は、コントローラ系として、コントローラ６２や図示を割愛したインタフェース機能をなすインタフェース部などを備える。コントローラ６２は、マイクロプロセッサ（ＭＰＵ：Micro Processing Unit ）で構成されており、スピンドルモータ制御部３０およびピックアップ制御部３２を有するサーボ系や記録・再生信号処理部５０の動作を制御する。インタフェース部は、当該記録再生装置１を利用した各種の情報処理を行なう情報処理装置（ホスト装置）の一例であるパーソナルコンピュータ（以下パソコンと称する）との間のインタフェース（接続）機能をなす。インタフェース部には、ホストＩＦコントローラが設けられる。記録再生装置１とパソコンにより情報記録再生システム（光ディスクシステム）が構成される。
【００２７】
［光ピックアップ］
図１Ａに示すように、光ピックアップ１４は、半導体レーザ４１、ビームスプリッタ４２、レンズ４３、ミラー４４、光検出部４５、およびレーザ駆動装置の一例である駆動電流制御部４７を備える。駆動電流制御部４７は一例としてレーザ駆動ＩＣ（LDD ）で構成される。駆動電流制御部４７には、記録・再生信号処理部５０のデジタル信号処理部５７からライトストラテジに応じた記録パルスが、またＡＰＣ制御部５８からレーザパワー指示電圧PWが、フレキシブル基板５１を介して伝送される。駆動電流制御部４７は、ライトストラテジに応じた記録パルスとＡＰＣ制御用のレーザパワー指示電圧PWを合成して記録波形を生成し、記録波形を増幅して、半導体レーザ４１を駆動する。
【００２８】
半導体レーザ４１は、光ディスクODに付加情報を記録するまたは光ディスクODに記録されている情報を読み取るためのレーザ光を発する。ビームスプリッタ４２は、半導体レーザ４１からのレーザ光や光ディスクODからの反射光を通過または反射させる。ミラー４４は、レーザ光や反射光を略９０度の方向へ反射させる。
【００２９】
光検出部４５は第１光検出部４５ａと第２光検出部４５ｂを有する。第１光検出部４５ａは、一例としてフォトディテクタＩＣ（PDIC）で構成され、第２光検出部４５ｂは一例としてフロントモニタフォトディテクタＩＣ（FMPDIC）で構成される。第１光検出部４５ａは再生信号処理（サーボ処理を含む）用のＲＦ信号を取得し、第２光検出部４５ｂはＡＰＣ制御用のパワーモニタ信号PMを取得する。各光検出部４５ａ，４５ｂは、図示しないが何れも、受光素子と、電流電圧変換部と、増幅部を有する。詳細は後述するが、本実施形態の第２光検出部４５ｂは、増幅部から出力されるパワーモニタ信号PMをサンプルホールドしパワーモニタ電圧PDを取得するサンプルホールド回路を有する。
【００３０】
たとえば、半導体レーザ４１から発せられたレーザ光はレンズ４３ａおよびビームスプリッタ４２を通過し、ミラー４４ａで光ディスクOD側に反射され、レンズ４３ｂにより集光されて光ディスクODを照射する。光ディスクODで反射された反射光（レーザ光）は、レンズ４３ｂを通過し、ミラー４４ａでビームスプリッタ４２側に反射され、ビームスプリッタ４２によりミラー４４ｂ側に反射され、さらにミラー４４ｂにより反射されて第１光検出部４５ａに入射する。第１光検出部４５ａは、この入射光を電気信号に変換し、増幅して、ＲＦ信号を取得する。ＲＦ信号はフレキシブル基板５１を介して記録・再生信号処理部５０に伝送される。
【００３１】
半導体レーザ４１から発せられたレーザ光の一部はビームスプリッタ４２で第２光検出部４５ｂ側に反射されて第２光検出部４５ｂに入射する。第２光検出部４５ｂは、この入射光を電気信号に変換・増幅して、パワーモニタ信号PMを取得し、さらにパワーモニタ信号PMをサンプルホールドしてパワーモニタ電圧PDを取得する。パワーモニタ電圧PDはフレキシブル基板５１を介して記録・再生信号処理部５０のＡＰＣ制御部５８に伝送される。
【００３２】
［記録・信号処理部］
記録・再生信号処理部５０は、ＲＦ増幅部５２と、波形整形部５３（波形等化器；Equalizer ）と、ＡＤ変換部５４（ＡＤＣ；Analog to Digital Converter ）を備える。また、記録・再生信号処理部５０は、クロック再生部５５と、書込みクロック生成部５６と、ＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部５７と、ＡＰＣ制御部５８（Automatic Power Control）を備える。
【００３３】
ＲＦ増幅部５２は、光ピックアップ１４により読み取られた微小なＲＦ（高周波）信号（再生ＲＦ信号）を予め定められたレベルに増幅する。波形整形部５３は、ＲＦ増幅部５２から出力された再生ＲＦ信号を整形する。ＡＤ変換部５４は、波形整形部５３から出力されたアナログの再生ＲＦ信号をデジタルの再生ＲＦデータDinに変換する。
【００３４】
クロック再生部５５は、ＡＤ変換部５４から出力された再生ＲＦデータＤinに同期したクロック信号を生成するデータリカバリ型の位相同期回路（ＰＬＬ回路）を有する。また、クロック再生部５５は、再生したクロック信号をＡＤ変換部５４へＡＤクロックCKad（サンプリングクロック）として供給するほか、その他の機能部に供給したりする。
【００３５】
デジタル信号処理部５７は、たとえば、再生用の機能部として、データ検出部と復調処理部を有する。データ検出部は、ＰＲＭＬ（Partial Response Maximum Likelihood ）などの処理を行ない、再生ＲＦデータＤinからデジタルデータを検出する。
【００３６】
復調処理部は、デジタルデータ列を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をする。たとえば、復調処理部は、復調部、誤り訂正符号（ＥＣＣ）訂正部、アドレスデコード部などを有し、復調・ＥＣＣ訂正、アドレスデコードを行なう。復調後のデータは、インタフェース部を介してホスト装置へ転送される。
【００３７】
書込みクロック生成部５６は、クリスタル発振器などから供給される基準クロックに基づき光ディスクODへの記録の際にデータを変調するための書込みクロックを生成する。デジタル信号処理部５７は、記録用の機能部として、ＥＣＣエンコード部や変調処理部を有する。このデジタル信号処理部５７は、記録データを生成し、また、ライトストラテジに応じた各パワーレベルの発光タイミング信号を生成する。
【００３８】
本実施形態の記録再生装置１は、半導体レーザ４１から照射されるレーザ光により光ディスクODに情報源より出力されるデジタルデータを記録しまた光ディスクODの記録情報を再生する。駆動電流制御部４７は、ライトストラテジに応じた駆動電流を半導体レーザ４１に供給する。ＡＰＣ制御部５８は、パワーモニタ電圧PDに基づいて半導体レーザ４１の発光パワーを一定に制御する機能を持ち、レーザパワー指示電圧PWを光ピックアップ１４の駆動電流制御部４７に供給する。
【００３９】
＜信号インタフェースの問題点と対策手法の原理＞
図２は、信号インタフェースの問題点とその対策手法の基本原理を説明するためのもので、詳しくは、ライトストラテジ技術を適用したレーザ駆動方式の一例を説明する図である。
【００４０】
光ディスクの記録方式としては、光ディスク媒体に情報を記録する際、光パワーの強弱変化によって記録媒体にマーク・スペースを形成するいわゆる光強度変調方式によって記録を行なう。エラーの少ない記録を行なうためには、光パワーの強弱変化は、記録データそのものではなく、たとえば、図２に示したような波形を用いる。
【００４１】
マルチパルス方式は、記録クロックを分割してパルス発光させるものである。この例では、クール（Cool）、イレーズ（Erase ）、ピーク（Peak）の３つのパワーレベルを持つ。キャッスル方式は、主に高倍速記録で用いられており、記録クロック単位のパルス発光はさせないものの、マークの先頭と最後でレーザパワーを上げる。この例ではパワーレベルが、クール、イレーズ、ピーク，オーバードライブ（Over Drive）の４つであり、マルチパルス方式に比べて増えている。また、各エッジのタイミングはチャネルクロック間隔（Ｔｗ）よりも小さい単位で調整する。たとえば、Ｔｗ／４０、Ｔｗ／３２、Ｔｗ／１６などの単位で調整する。この発光パターンの工夫を記録補償（ライトストラテジ技術）と称し、記録データに応じた各エッジのタイミングを生成するのが記録補償回路（ライトストラテジ回路）である。
【００４２】
以下の各実施形態では、特に断りのない限り、レーザ発光波形として、キャッスル方式を適用する場合で説明する。これは、高倍速の記録では、キャッスル方式が一般的であるためである。ただし、後述する各実施形態の仕組みは、マルチパルス方式にも適用可能である。キャッスル方式とマルチパルス方式は、各パルスタイミングでのパワーレベルの設定値が異なるに過ぎず、「記録パワーをパルス分割し、多値レベル化し制御する」と言う点において共通するからである。
【００４３】
一方、光ディスク装置のレーザ駆動系３としては、たとえば、半導体レーザ４１や光学部品を搭載した光ピックアップ１４（光ヘッド）と、制御回路を搭載したドライブ基板に分かれている（図１Ａを参照）。光ピックアップ１４は光ディスクODの半径に応じて可動するため、両者はフレキシブル基板５１で接続される。
【００４４】
ここで、本実施形態では、先ず、ライトストラテジ技術の適用における信号線の伝送本数や伝送帯域の問題点に関して、レーザ駆動回路の回路規模を増大させることなく、解決することのできる仕組みにする。その手法の基本的な考え方は、先ず、ライトストラテジ技術を適用する場合の各タイミングでのレーザ発光のパワーレベル情報（記録波形制御信号パターン）を光ピックアップ１４（たとえばレーザ駆動回路２００）側で記憶しておく。また、スペースとマークの繰返しの切替りタイミングを示す基準パルスの取得タイミングを規定する情報を含んだ第１の伝送信号と、レーザ発光レベルの切替りタイミングを示す切替えパルスの取得タイミングを規定する情報を含んだ第２の伝送信号を使用する。第１の伝送信号と第２の伝送信号を、図１および図１Ａのライトストラテジ信号として扱う。なお、基準パルスもレーザ発光レベルの切替りタイミングを示すものと考えることができ、切替えパルスの一態様として扱う手法を採ることも考えられる。
【００４５】
記録系統に関し、２種のパルス信号から基準パルスと切替えパルスを生成し、基準パルスで記録波形制御信号パターンの初期レベルにし、以後、切替えパルスごとに記録波形制御信号パターンに従いライトストラテジ技術を適用する発光パワーレベルに切り替える。そして、基準パルスが生成される都度、再度、前記と同様の処理を行なう。このような方式を、本明細書では、シーケンシャル（sequential）方式と称する。
【００４６】
シーケンシャル方式は、ライトストラテジ回路２９０をドライブ基板側に搭載するという点では従前の仕組み（通常方式と称する）と共通するが、フレキシブル基板５１を介する信号伝送線の種類が少なくて済むと言う特徴がある。
【００４７】
また、本実施形態では、ＡＰＣ制御用の帰還信号やサンプリングパルスSPの生成・伝送手法において、高周波数での信号伝送や信号線の本数の問題を解決することのできる仕組みにする。その手法の基本的な考え方は、ライトストラテジ用の２種のパルス信号に加えて、サンプリングパルスSPのタイミング信号もシーケンシャル方式で伝送する点に特徴がある。ライトストラテジ用のシーケンシャル方式に、サンプリングパルスも重畳する仕組みである。光ピックアップ１４側は、ライトストラテジ用の２種のパルス信号を生成（再生）して発光パワーレベルを設定し、サンプリングパルスのタイミング信号を生成（再生）し、実態に合わせて必要な分だけ遅延させることでサンプリングパルスを取得する。
【００４８】
＜信号インタフェースのシステム構成＞
図３〜図３Ａは、本実施形態の信号インタフェース方式を説明する図である。ここで図３は、本実施形態の信号インタフェース方式を実現するシステム構成を示す図である。図３Ａはライトストラテジ技術を適用した、本実施形態のレーザ駆動方式の基本原理を説明する図である。
【００４９】
本実施形態の構成は、ライトストラテジ回路２９０をドライブ基板側に配置し、その後段に伝送信号生成部５００を配置している点に特徴がある。伝送信号生成部５００は、ライトストラテジ回路２９０からの記録波形制御信号パターン信号を受けてライトストラテジ用の２種のパルス信号（シーケンシャル方式の伝送信号）に変換してフレキシブル基板５１を介して光ピックアップ１４側に信号を伝送する。この際、詳細は後述するが、ＡＰＣ制御用のサンプリングパルスのタイミング信号もシーケンシャル方式の伝送信号に重畳することでサンプリングパルスSP専用の伝送線を別途設けなくても済むようにしている。
【００５０】
また、本実施形態の構成は、ＡＰＣ制御系に着目すると、サンプルホールド部３３０をドライブ基板（記録・再生信号処理部５０）側ではなく、光ピックアップ１４側のパワーモニタ回路３００に収容している点に特徴がある。パワーモニタ回路３００は、受光素子３１０と、電流電圧変換部３１３（Ｉ−Ｖ）と、可変ゲイン型の増幅部３１５（ＧＣＡ）と、サンプルホールド部３３０と、出力バッファ３４０を有する。受光素子３１０と電流電圧変換部３１３で光電変換部が構成される。
【００５１】
電流電圧変換部３１３は、差動入力−差動出力型であり、受光素子３１０で光電変換された電流信号を電圧信号に変換して差動のパワーモニタ信号PM_P，PM_Nを生成し、増幅部３１５に供給する。増幅部３１５は、差動入力−差動出力型であり、パワーモニタ信号PM_P，PM_Nを増幅してサンプルホールド部３３０に供給する。
【００５２】
サンプルホールド回路３３２は、非反転のパワーモニタ信号PM_Pをサンプルホールドするサンプルホールド回路３３２_Pと反転のパワーモニタ信号PM_Nをサンプルホールドするサンプルホールド回路３３２_Nを有する。サンプルホールド回路３３４は、非反転のパワーモニタ信号PM_Pをサンプルホールドするサンプルホールド回路３３４_Pと反転のパワーモニタ信号PM_Nをサンプルホールドするサンプルホールド回路３３４_Nを有する。
【００５３】
出力バッファ３４０は、パワーモニタ電圧PD_1用の出力バッファ３４２と、パワーモニタ電圧PD_2用の出力バッファ３４４を有する。出力バッファ３４２，３４４は、差動入力−シングルエンド出力型である。出力バッファ３４２は、サンプルホールド回路３３２_Pからのパワーモニタ電圧PD_P1 とサンプルホールド回路３３２_Nからのパワーモニタ電圧PD_N1 に基づきパワーモニタ電圧PD_1を生成してＡＰＣ制御部５８Ｂに供給する。出力バッファ３４４は、サンプルホールド回路３３４_Pからのパワーモニタ電圧PD_P2 とサンプルホールド回路３３４_Nからのパワーモニタ電圧PD_N2 に基づきパワーモニタ電圧PD_2を生成してＡＰＣ制御部５８Ｂに供給する。ＡＰＣ用の帰還信号として、パワーモニタ電圧PD_1，PD_2を、フレキシブル基板５１を介してＡＰＣ制御部５８に送る構成である。
【００５４】
サンプリングパルス生成部４００は、記録・再生信号処理部５０からフレキシブル基板５１を介して伝送されるＬＶＤＳ対応のシーケンシャル方式のライトストラテジ信号（２〜３ｃｈ）に基づき、サンプリングパルスSP_1，SP_2を生成する。ここで、サンプリングパルスSP_1はマーク用のもので、サンプリングパルスSP_2はスペース用のものである。
【００５５】
サンプリングパルス生成部４００は、レーザ駆動回路２００内とパワーモニタ回路３００内の何れに配置してもよいし、レーザ駆動回路２００やパワーモニタ回路３００とは別に配置してもよい。
【００５６】
サンプリングパルス生成部４００は、サンプリングパルスSPを再生する際の設定情報（パルスパターン）を記憶するサンプリングパルスパターン記憶部４３０Ｖを有する。本実施形態においては、設定情報（パルスパターンを規定する情報）としては、少なくとも遅延時間が必要となる。好ましい態様としては、シーケンシャル方式のレーザ駆動タイミング信号に基づいて取得したサンプリングパルスSP用のタイミング信号を、マークとスペースの別にオン／オフするための設定情報も含むようにする。換言すると、少なくとも、サンプリングパルスSPの開始点や終了点またはパルス幅を規定する設定情報はサンプリングパルスパターン記憶部４３０Ｖに記憶する必要がないと言うことになる。
【００５７】
図３Ａ（２）に示すように、シーケンシャル方式では、第１の伝送信号としてのリセット信号RSと第２の伝送信号としてのエッジ信号ESの２種類の入力信号を使用して、基準パルスとしてのリセットパルスRPと切替えパルスとしてのエッジパルスEPを生成する。
【００５８】
第１の伝送信号（リセット信号RS）は、ライトストラテジ回路内蔵の構成の第２比較例のレーザ駆動回路２００Ｙにおける記録波形制御信号パターンの開始エッジ（図３Ａ（１）のエッジパルスEP１）と同じエッジを示す信号である。第２の伝送信号（エッジ信号ES）は、それ以外のエッジタイミング（図３Ａ（１）のエッジパルスEP２，EP３，EP４，EP５）を合成したものと同じエッジを示す信号である。
【００５９】
図３Ａ（３）に示すように、メモリ回路の各レジスタに、記録波形制御信号パターンを示す各発光パワーレベルの情報を順に記憶しておく。リセットパルスRPに基づき基準パワーレベルの情報を読み出す。基準パワーレベルの情報に続く各タイミングでの発光パワーレベルの情報は、エッジパルスEPに基づき順に読み出す。
【００６０】
つまり、レーザ駆動回路２００内に、高速に動作するリセット機能付のシーケンシャルアクセスメモリを備え、読み出す順番に各パワーレベル情報を保持しておく。そして、切替えパルス（エッジパルスEP）が生成される都度、基準パワーレベルの情報の次から順番に、発光パワーレベルの情報を選択して読み出す。また、どの発光パワーレベルが選択されていても、基準パルス（リセットパルスRP）のリセット機能により、基準パルスが生成されるタイミングで、先頭エリアの情報（基準パワーレベルの情報）を読み出す。
【００６１】
図３Ａで示したように、ライトストラテジ回路２９０で生成される記録波形制御信号パターンを規定する各エッジパルスEP１〜EP５の内、エッジパルスEP１がリセットパルスRPに対応する。そこで、伝送信号生成部５００は、エッジパルスEP１に基づき、リセット信号RSを生成する。また、エッジパルスEP２〜EP５がエッジパルスEPに対応するので、伝送信号生成部５００は、エッジパルスEP２〜EP５に基づきエッジ信号ESを生成する。
【００６２】
このとき、リセット信号RSの片エッジでリセットパルスRPを規定する考え方と両エッジでリセットパルスRPを規定する考え方の何れをも採り得る。同様に、エッジ信号ESの片エッジでエッジパルスEPを規定する考え方と両エッジでエッジパルスEPを規定する考え方の何れをも採り得る。リセットパルスRPに比べるとエッジパルスEPの出力頻度は多くなる。そこで、本実施形態では、少なくともエッジパルスEPに関してはエッジ信号ESの両エッジで規定する構成を採用することにする。
【００６３】
以下、本実施形態の仕組みの理解の容易化のため、最初に、サンプリングパルスSPの設定情報の意味とシーケンシャル方式の基本的な仕組みについて説明し、その後で、本実施形態の具体的な仕組みについて説明する。
【００６４】
＜サンプリングパルスの設定情報＞
図４〜図４Ａは、サンプリングパルスSPのの設定情報を説明する図である。
【００６５】
［サンプリングパルス設定：第１例］
図４に示す第１の設定例は、マーク用のサンプリングパルスSP_1（＝マークゲートMG）を設定するものである。レーザ発光波形は、クール、イレーズ、ピーク、オーバードライブの４つのパワーレベルをもつ。この内、マークを形成するパワーレベルはピークとオーバードライブ、スペースを形成するパワーレベルはクールとイレーズと考えられる。
【００６６】
サンプルホールド回路３３２に供給するマーク用のサンプリングパルスSP_1に関しては、マークを形成するためのあるエッジを起点とし、そこからの遅延時間、パルス幅、サンプルホールド回路３３２までの遅延補償のための全体遅延時間が設定情報となる。
【００６７】
ここでは、サンプリングパルスSP_1は、マークを形成するピークとオーバードライブのうち比較的幅が広いピークレベルをサンプルホールドする場合について説明する。サンプリングパルスSP_1は、パワーモニタ信号PMのピークレベルをサンプルホールドするためのものであるから、パワーモニタ信号PMがオーバードライブレベルからピークレベルに静定した後にサンプルできるようにタイミングを設定する。したがって、ピークレベルの開始位置を基準に生成するのが、スペース幅の影響を受けないので好ましいことになる。ピークレベルをサンプルするタイミングの設定に当たっては、パルス生成部２０２からサンプルホールド回路３３２に至る信号経路の信号帯域および遅延に対する補償を考慮する。
【００６８】
たとえば、キャッスル方式を適用する場合、図４のように、ピークレベルの開始タイミングＴ12を、ピークレベルをサンプルするための起点のエッジ（基準エッジ）に設定するのがよい。基準エッジＴ12を起点として、サンプリングパルスSP_1の立上りタイミングＴ13を規定する立上り遅延時間TD１_1（Ｔ12〜Ｔ13）が設定情報となる。立上り遅延時間TD１_1は、サンプルホールド回路３３２に入力されるパワーモニタ信号PMが、オーバードライブレベルからピークレベルへ静定する時間を考慮して設定するのがよい。また、立上りタイミングＴ13を起点に、サンプリングパルスSP_1のアクティブＨの期間を規定するパルス幅PW１（Ｔ13〜Ｔ15）と、実際にアクティブＨとなるまでのパルス遅延時間TD１_2（Ｔ13〜Ｔ16）が他の設定情報となる。パルス遅延時間TD１_2は、パルス生成部２０２からサンプルホールド回路３３２への信号経路におけるサンプリングパルスの遅延時間とパワーモニタ信号PMの遅延時間の差を補償することを考慮して設定するのがよい。
【００６９】
サンプリングパルスの遅延時間とは、パルス生成部２０２からサンプリングパルス生成部４００を経てサンプルホールド回路３３２に入力されるまでに要する時間である。パワーモニタ信号PMの遅延時間とは、パルス生成部２０２から発光波形生成部２０３を経て半導体レーザ４１が発光し、その光が受光素子３１０に入射して電流電圧変換部３１３と可変ゲイン型増幅器３１５を経てサンプルホールド回路３３２に入力されるまでに要する時間である。全体としては、サンプリングパルスSP_1は、タイミングＴ12から「TD１_1＋TD１_2」経過後に立上り、パルス幅PW１経過後に立ち下がるようなパルス信号である。
【００７０】
なお、マーク長が短い短マークの場合には、マーク用のサンプリングパルスSP_1がサンプルホールド回路３３２に供給されないようにするための設定情報も持つのがよい。たとえば、基準エッジＴ12からピークレベルの最後となるオーバードライブの開始タイミングＴ14までを、サンプリングパルス出力判定設定期間DET1に設定する。そして、このサンプリングパルス出力判定設定期間DET1が、予め定められている値に達しない場合、サンプリングパルスSP_1を出力しないようにする。
【００７１】
たとえば、パワーモニタ信号PMにおける、オーバードライブレベルからピークレベルへの静定に１０ｎｓを要する波形においては、立上り遅延時間TD１_1を１０ｎｓ以上に設定することで、正しいピークレベルをサンプルホールドすることができる。このとき、サンプリングパルス出力判定設定期間DET1を１０ｎｓと設定することで、ピークレベルの幅が１０ｎｓ以下のパルスにおいては、サンプリングパルスSP_1がサンプルホールド回路３３２に供給されないようにする。
【００７２】
［サンプリングパルス設定：第２例］
図４Ａに示す第２の設定例は、スペース用のサンプリングパルスSP_2（＝スペースゲートSG）を設定するものである。レーザ発光波形は、図４と同じパワーレベルをもつ。
【００７３】
スペース用のサンプリングパルスSP_2の生成も、以下の通り、マーク用の場合と同様である。スペース用のサンプリングパルスSP_2に関しては、スペースを形成するためのあるエッジを起点として、そこからの遅延時間、パルス幅、サンプルホールド回路３３４までの遅延補償のための全体遅延時間が設定情報となる。
【００７４】
ここでは、サンプリングパルスSP_2は、スペースを形成するクールとイレーズのうち比較的幅が広いイレーズレベルをサンプルホールドする場合について説明する。サンプリングパルスSP_2は、パワーモニタ信号PMのイレーズレベルをサンプルホールドするためのものであるから、パワーモニタ信号PMがクールレベルからイレーズレベルに静定した後にサンプルできるようにタイミングを設定する。したがって、イレーズレベルの開始位置を基準に生成するのが、マーク幅の影響を受けないので好ましいことになる。イレーズレベルをサンプルするタイミングの設定に当たっては、パルス生成部２０２からサンプルホールド回路３３４に至る信号経路の信号帯域および遅延に対する補償を考慮する。
【００７５】
たとえば、キャッスル方式を適用する場合、図４Ａのように、イレーズレベルの開始タイミングＴ32を、イレーズレベルをサンプルするための起点のエッジ（基準エッジ）に設定する。基準エッジＴ32を起点として、サンプリングパルスSP_2の立上りタイミングＴ33を規定する立上り遅延時間TD３_1（Ｔ32〜Ｔ33）が設定情報となる。立上り遅延時間TD３_1は、サンプルホールド回路３３４に入力されるパワーモニタ信号PMが、クールレベルからイレーズレベルへ静定する時間を考慮して設定するのがよい。また、立上りタイミングＴ33を起点に、サンプリングパルスSP_2のアクティブＨの期間を規定するパルス幅PW３（Ｔ33〜Ｔ34）と、実際にアクティブＨとなるまでのパルス遅延時間TD３_2（Ｔ33〜Ｔ37）が他の設定情報となる。パルス遅延時間TD３_2は、パルス生成部２０２からサンプルホールド回路３３４への信号経路におけるサンプリングパルスの遅延時間とパワーモニタ信号PMの遅延時間の差を補償することを考慮して設定するのがよい。こうすることで、サンプリングパルスSP_2は、タイミングＴ32から「TD３_1＋TD３_2」経過後に立上り、パルス幅PW３経過後に立ち下がる。
【００７６】
なお、スペース長が短い短スペースの場合には、スペース用のサンプリングパルスSP_2がサンプルホールド回路３３２に供給されないようにするための設定情報も持つのがよい。たとえば、基準エッジＴ32からイレーズレベルの最後となるオーバードライブの開始タイミングＴ35までを、サンプリングパルス出力判定設定期間DET3に設定する。そして、このサンプリングパルス出力判定設定期間DET3が、予め定められている値に達しない場合、サンプリングパルスSP_2を出力しないようにする。
【００７７】
たとえば、パワーモニタ信号PMにおける、クールレベルからイレーズレベルへの静定に１０ｎｓを要する波形においては、立上り遅延時間TD3_1を１０ｎｓ以上に設定することで、正しいイレーズレベルをサンプルホールドすることができる。このとき、サンプリングパルス出力判定設定期間DET3を１０ｎｓと設定することで、イレーズレベルの幅が１０ｎｓ以下のパルスにおいては、サンプリングパルスSP_2がサンプルホールド回路３３２に供給されないようにする。
【００７８】
＜シーケンシャル方式の基本＞
図５〜図６Ｄは、シーケンシャル方式を採用したレーザ駆動方式の基本的な仕組みを説明する図である。図５は、シーケンシャル方式を実現するドライブ基板側のデジタル信号処理部５７に備えられる伝送信号生成部５００Ｖの基本構成例を説明する図である。図５Ａは、基本構成の伝送信号生成部５００Ｖの動作を説明する図である。図６は、レーザ駆動回路２００Ｖ（特に、図１Ａの駆動電流制御部４７に対応）の基本構成例を説明する図である。図６Ａは、基本構成のレーザ駆動回路に使用されるメモリ回路（発光レベルパターン記憶部）の記憶情報と電流スイッチとの関係を説明する図である。図６Ｂおよび図６Ｃは、基本構成のレーザ駆動回路２００Ｖの動作を説明する図である。図６Ｄは、図６Ｂおよび図６Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を説明する図である。
【００７９】
基本構成は、記録モード時に、１つの第１の伝送信号および１つの第２の伝送信号をレーザ駆動回路２００Ｖに供給して、ライトストラテジ技術で半導体レーザ４１を駆動するものである。第１の伝送信号としては、スペースとマークの繰返しの切替りタイミングを示す基準パルスの取得タイミングがエッジで示されているリセット信号RSを使用する。第２の伝送信号としては、レーザ発光レベルの切替りタイミングを示す切替えパルスの取得タイミングがエッジで示されているエッジ信号ESを使用する。
【００８０】
［回路構成：伝送信号生成部］
図５に示すように、ドライブ基板側の伝送信号生成部５００Ｖは、リセット信号RSを生成するために、ＲＳ型フリップフロップ５１０とＤ型フリップフロップ５１２を有する。ＲＳ型フリップフロップ５１０のＲ入力端にはノンリターンゼロデータNRZIDATAを入力し、Ｓ入力端にはエッジパルスEP１を入力する。ＲＳ型フリップフロップ５１０の非反転出力端 Qは、Ｄ型フリップフロップ５１２のクロック入力端CKと接続されている。Ｄ型フリップフロップ５１２の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。この伝送信号生成部５００の動作例が図５Ａに示されている。
【００８１】
ＲＳ型フリップフロップ５１０の非反転出力端 Qは、エッジパルスEP１の立上りエッジに同期してアクティブＨとなりノンリターンゼロデータNRZIDATAの立上りエッジに同期してインアクティブＬとなる。ＲＳ型フリップフロップ５１０の非反転出力端 Qの出力パルスは、Ｄ型フリップフロップ５１２のクロック入力端CKに供給され１／２に分周される。
【００８２】
ＲＳ型フリップフロップ５１０の非反転出力端 Qの出力パルスをリセット信号RSとすれば、その立上りエッジでリセットパルスRPを規定することになる。ＲＳ型フリップフロップ５１０の反転出力端xQの出力パルスをリセット信号RSとすれば、その立下りエッジでリセットパルスRPを規定することになる。Ｄ型フリップフロップ５１２の非反転出力端 Qや反転出力端xQの出力パルスをリセット信号RSとすれば、その両エッジでリセットパルスRPを規定することになる。よって、リセット信号RSの片エッジでリセットパルスRPを規定するシステム構成にする場合にはＤ型フリップフロップ５１２は不要である。
【００８３】
また、伝送信号生成部５００Ｖは、エッジ信号ESを生成するために、４入力型のＯＲゲート５２０とＤ型フリップフロップ５２２を有する。ＯＲゲート５２０の各入力端には、エッジパルスEP２〜EP５が供給される。ＯＲゲート５２０の出力端は、Ｄ型フリップフロップ５２２のクロック入力端CKと接続されている。Ｄ型フリップフロップ５２２の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。
【００８４】
こうすることで、エッジパルスEP２〜EP５の何れかの立上りエッジに同期して、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。
【００８５】
よって、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQの出力パルスをエッジ信号ESとすれば、その両エッジでエッジパルスEPを規定することになる。
【００８６】
［回路構成：レーザ駆動回路］
図６のように、基本構成のレーザ駆動回路２００Ｖは、リセットパルス生成部２１０Ｖとエッジパルス生成部２２０Ｖを有するパルス生成部２０２Ｖ、発光レベルパターン記憶部２３０Ｖ、電流源部２４０、電流スイッチ部２５０、レーザ駆動部２７０を備える。リセットパルス生成部２１０Ｖは第１パルス生成部の一例で、エッジパルス生成部２２０Ｖは第２パルス生成部の一例である。
【００８７】
レーザ駆動回路２００Ｖの内、パルス生成部２０２Ｖとレーザ駆動部２７０を除く部分が記録波形生成部に対応する。レーザ駆動回路２００Ｖには、ドライブ基板側のデジタル信号処理部５７に備えられる伝送信号生成部５００から、第１の伝送信号としてのリセット信号RSと第２の伝送信号としてのエッジ信号ESが供給される。
【００８８】
パルス生成部２０２Ｖは、リセット信号RSとエッジ信号ESを使用して、リセットパルスRPとエッジパルスEPを生成する。たとえば、リセットパルス生成部２１０Ｖは、リセット信号RSに基づきリセットパルスRPを生成する。エッジパルス生成部２２０Ｖは、エッジ信号ESに基づきにエッジパルスEPを生成する。つまり、リセットパルスRPの生成タイミングはリセット信号RSのエッジに同期し、エッジパルスEPの生成タイミングはエッジ信号ESのエッジに同期させるものである。ここでは、リセットパルスRPおよびエッジパルスEPは何れもアクティブＨのパルス信号であるものとする。
【００８９】
リセットパルス生成部２１０Ｖは第１エッジ検出部の一例であるエッジ検出回路２１２を有している。エッジパルス生成部２２０Ｖは第２エッジ検出部の一例であるエッジ検出回路２２２を有している。エッジ検出回路２１２，２２２としては、たとえば、ＮＡＮＤ（またはＡＮＤ）ゲートやＮＯＲ（またはＯＲ）ゲートやインバータやＥＸ−ＯＲゲートなどのゲート回路を利用するなど公知のものを適用すればよい。非反転型の論理ゲートを遅延素子として使用し、入力パルス信号と遅延素子の出力をＥＸ−ＯＲゲートに入力すると両エッジをアクティブＨで検出できる。反転型の論理ゲートを遅延素子として使用し、入力パルス信号と遅延素子の出力を、ＡＮＤゲートに入力すると立上りエッジをアクティブＨで検出でき、ＮＯＲゲートに入力すると立下りエッジをアクティブＨで検出できる。
【００９０】
リセットパルス生成部２１０Ｖは、入力されるリセット信号RSの立上りおよび立下りの何れか一方のエッジ（ここでは立上りエッジ）をエッジ検出回路２１２により検出してリセットパルスRPを生成し、発光レベルパターン記憶部２３０Ｖに供給する（図６Ｂ参照）。変形例としては、リセット信号の立上りおよび立下りの双方のエッジを検出してリセットパルスRPを生成してもよい（図６Ｃ参照）。
【００９１】
エッジパルス生成部２２０Ｖは、入力されるエッジ信号ESの立上りおよび立下りの双方のエッジをエッジ検出回路２２２により検出してエッジパルスEPを生成し、発光レベルパターン記憶部２３０Ｖに供給する。スペースとマークの繰返しの１サイクル当たりに、リセットパルスRPは１つ生成すればよいが、エッジパルスEPは複数生成する必要があるので、エッジ信号ESの両エッジからエッジパルスEPを生成することでエッジ信号ESの周波数を低く抑えるようにしている。
【００９２】
発光レベルパターン記憶部２３０Ｖは、ライトストラテジ技術を適用する場合の各タイミングにおけるレーザ発光のパワーレベル情報（記録波形制御信号パターン）を記憶する。たとえば発光レベルパターン記憶部２３０Ｖは、複数のレジスタ２３２_1〜２３２_k（纏めてレジスタセット２３１と称する）と各レジスタ２３２_1〜２３２_kの出力に設けられた読出しスイッチ２３４_1〜２３４_kを備える。
【００９３】
レジスタセット２３１は、主記憶部として機能する。各レジスタ２３２_1〜２３２_kの出力線や対応する読出しスイッチ２３４_1〜２３４_kは、ライトストラテジ技術を適用する際のレーザパワーの多値レベルを設定可能な複数である。多値レベルの数とレジスタ２３２_1〜２３２_kの出力線や読出しスイッチ２３４_1〜２３４_kの数は同一であってもよいし、デコーダを使用することで異なるようにしてもよい。基本構成では、多値レベルの数とレジスタ２３２_1〜２３２_kの出力線および読出しスイッチ２３４_1〜２３４_kの数は同一であるものとする。
【００９４】
発光レベルパターン記憶部２３０Ｖは、記録波形制御信号パターンに従って、記録波形制御信号パターンの初期レベルを先頭に各発光パワーレベルの情報やそれに対応する電流スイッチ部２５０の切替え態様を規定する情報が順にレジスタ２３２_1〜２３２_kに記憶される。記録波形制御信号パターン例については後で説明する。初期レベルの情報を保持する１段目のレジスタ２３２_1に接続される１段目の読出しスイッチ２３４_1の制御入力端には、リセットパルス生成部２１０ＶからリセットパルスRPが供給される。２段目以降のレジスタ２３２_2，…，２３２_kに接続される読出しスイッチ２３４_2，…，２３４_kの制御入力端には、エッジパルス生成部２２０ＶからエッジパルスEPが共通に供給される。読出しスイッチ２３４_2，…，２３４_kは、レジスタ２３２_2，…，２３２_kの出力をエッジパルスEPごとに順番に選択するシーケンシャルスイッチである。
【００９５】
発光レベルパターン記憶部２３０Ｖは、記録モード時に、リセットパルスRP、エッジパルスEP、およびレジスタ２３２に保存しておいたパワーレベル情報に基づき、電流スイッチ部２５０の各電流スイッチをオン／オフする複数の電流切替パルスSWを出力する。具体的には、発光レベルパターン記憶部２３０Ｖは、レジスタ２３２_2，…，２３２_kに保存してあるパワーレベル情報（本例では電流スイッチ部２５０を制御する電流切替パルスSW）をエッジパルスEPのタイミングで順番に読み出して行く。そしてリセットパルスRPのタイミングで初期レベル（基準レベル）情報を記憶するレジスタ２３２_1の読出しに戻す。
【００９６】
電流源部２４０は、基準電流生成部２４２と電流出力型のＤＡ変換部２４４（ＩＤＡＣ）を備えている。基準電流生成部２４２は、半導体レーザ４１の発光パルス波形における記録モード時の多値並びに再生（読取り）モード時のリード（Read）の各パワーレベルに対応するデジタルの各基準電流値を発光レベルパターン記憶部２３０Ｖの情報に基づき生成する。たとえば、発光レベルパターン記憶部２３０Ｖに、各発光パワーレベルに対応する電流情報を多ビットデジタルデータで設定しておき、各発光パワーレベルに対応する各基準電流生成部２４２はその電流情報を取り込む。
【００９７】
ＤＡ変換部２４４は、基準電流生成部２４２で生成された電流情報（デジタルデータ）をアナログに変換して出力する。各ＤＡ変換部２４４には、ＡＰＣ制御部５８からフレキシブル基板５１を介してレーザパワー指示電圧PWが供給されている。各ＤＡ変換部２４４は、レーザパワー指示電圧PWに基づきＤＡ変換のゲインを調整する。半導体レーザ４１の発光パワーは、レーザパワー指示電圧PWに応じた一定値にフィードバック制御される。
【００９８】
電流スイッチ部２５０は、記録モード時に、ＤＡ変換部２４４にてアナログ信号に変換された各パワー基準電流の何れか１つもしくは任意の組合せ（重畳）にするべく、電流スイッチ２５２（Current SW）を備えている。電流スイッチ部２５０は、発光レベルパターン記憶部２３０Ｖから読み出された複数のレベル情報（具体的には電流切替パルスSW）に基づき電流スイッチ２５２をオン／オフすることで発光パワーを制御する。
【００９９】
記録モード時の多値レベルとしては、本例では、クール（Cool）、イレーズ（Erase ）、ピーク（Peak）、オーバードライブ（Over Drive）の４値を採用している（図６Ａ、図６Ｂを参照）。これに対応して、基準電流生成部２４２は、４つのレベルの基準電流を生成する各別の基準電流生成部２４２Ｃ，２４２Ｅ，２４２Ｐ，２４２OD、並びにリード用の基準電流生成部２４２Ｒを備えている。ＤＡ変換部２４４としては、基準電流生成部２４２にて生成された各基準電流をアナログ信号に変換するべく、それぞれＤＡ変換部２４４Ｃ，２４４Ｅ，２４４Ｐ，２４４OD，２４４Ｒを備えている。電流スイッチ２５２も、各別に２５２Ｃ，２５２Ｅ，２５２Ｐ，２５２OD，２５２Ｒを備える。
【０１００】
基準電流生成部２４２が生成する各基準電流としては、たとえば図６Ａに示すように、クール、イレーズ、ピーク、オーバードライブの４値のそれぞれに対応する各別のＩｃ，Ｉｅ，Ｉｐ，Ｉodにする。この採用構成に応じて、電流スイッチ２５２を制御する電流切替パルスSWの出力パターン情報も発光レベルパターン記憶部２３０Ｖに記憶される。記録モード時には、４値レベルを制御するために、発光レベルパターン記憶部２３０Ｖの各レジスタ２３２からは４種の電流切替パルスSW_1〜SW_4が出力される。この例では、クール、イレーズ、ピーク、オーバードライブの別に基準電流Ｉｃ，Ｉｅ，Ｉｐ，Ｉodが対応する電流スイッチ２５２Ｃ，２５２Ｅ，２５２Ｐ，２５２ODに供給される。したがって、４種の電流切替パルスSW_1〜SW_4の何れか１つをアクティブにすることで１つの電流スイッチ２５２をオンすればよい。
【０１０１】
レーザ駆動部２７０は、レーザ切替回路２７２とドライバ回路２７４を有する。レーザ切替回路２７２としては、一例として、ＣＤ系統用の第１半導体レーザ４１_1、ＤＶＤ系統用の第２半導体レーザ４１_2、次世代ＤＶＤ系統用の第３半導体レーザ４１_3の３系統を切り替える３入力−１出力型のスイッチを有している。ドライバ回路２７４は、第１半導体レーザ４１_1を駆動する第１ドライバ回路２７４_1、第２半導体レーザ４１_2を駆動する第２ドライバ回路２７４_2、第３半導体レーザ４１_3を駆動する第３ドライバ回路２７４_3を有する。レーザ駆動部２７０は、ＣＤ，ＤＶＤ，次世代ＤＶＤの３種類の記録媒体用の半導体レーザ４１_1，４１_2，４１_3に対応しており、記録媒体によって半導体レーザ４１を切り替える。
【０１０２】
このような構成により、レーザ駆動回路２００Ｖは、半導体レーザ４１の閾値電流を供給するバイアス電流と複数の電流パルスの組合せによりライトストラテジ技術が適用される多値パワーの発光波形を生成するようにしている。図示しないレーザパワー制御系（ＡＰＣ制御系）では、半導体レーザ４１のレーザパワーが、この多値パワーの発光波形となるように、多値パワーを制御する。
【０１０３】
［動作：基本構成］
図６Ｂおよび図６Ｃに示すように、書込み用のデータ入力はノンリターンゼロデータNRZIDATAであるものとする。スペース長は２Ｔで、マーク長は２Ｔ以上（図では２Ｔ，３Ｔ，４Ｔ，５Ｔを例示）であるとする。最高速信号は２Ｔ繰返しとなる。
【０１０４】
ライトストラテジ技術を適用するとき、この例では、各スペース長２Ｔにおいて、前半の１Ｔ時にはクールレベル（Cool）、後半の１Ｔ時にはイレーズレベル（Erase ）にする。マーク長２Ｔ時において、前半の１Ｔ時にはイレーズレベル、後半の１Ｔ時にはオーバードライブレベルにする。マーク長３Ｔ時において、１番目の１Ｔ時にはイレーズレベル、２番目の１Ｔ時にはオーバードライブレベル（O.D.）、３番目の１Ｔ時にはピークレベル（Peak）にする。
【０１０５】
マーク長４Ｔ時において、１番目の１Ｔ時にはイレーズレベル、２番目の１Ｔ時にはオーバードライブレベル、３番目の１Ｔ時にはピークレベル、４番目の１Ｔ時にはオーバードライブレベルにする。マーク長５Ｔ時において、１番目の１Ｔ時にはイレーズレベル、２番目の１Ｔ時にはオーバードライブレベル、３番目の１Ｔ時にはピークレベル、４番目の１Ｔ時にはピークレベル、５番目の１Ｔ時にはオーバードライブレベルにする。つまり、マーク長５Ｔ時には、３〜４番目の２Ｔ時にはピークレベルを維持し、その後の５番目の１Ｔ時にオーバードライブレベルに遷移する。
【０１０６】
また、マーク長に関わらず、スペースの後半からマークの１番目にかけての２Ｔ時にはイレーズレベルを維持し、その後の１Ｔ時にオーバードライブレベルに遷移する。各発光パワーレベルには、O.D.＞Peak＞Erase ＞Coolの関係がある。
【０１０７】
このような記録波形制御信号パターンに対応して、図６Ｄに示すように、１段目のレジスタ２３２_1には初期レベルとしてクールレベルの情報を記憶する。２段目のレジスタ２３２_2にはイレーズレベル、３段目のレジスタ２３２_2にはオーバードライブレベル、４段目のレジスタ２３２_2にはピークレベル、５段目のレジスタ２３２_5にはオーバードライブ、の各情報を記憶する。
【０１０８】
１つのリセット信号RSと１つのエッジ信号ESを入力パルス信号として使用する。１つのリセット信号RSの立上りエッジまたは立上りエッジおよび立下りエッジに基づきリセットパルスRPを生成する。１つのエッジ信号ESの両エッジに基づきエッジパルスEPを生成する。そして、発光レベルパターン記憶部２３０Ｖの各レジスタ２３２_1〜２３２_5に記憶した各パワーレベル情報を先頭エリア（本例ではクール）から順番に読み出していく。たとえば、リセットパルスRPがアクティブＨのときに読出しスイッチ２３４_1をオンさせて１段目のレジスタ２３２_1のパワーレベル情報を読み出す。この後、エッジパルスEPがアクティブＨとなる都度、シーケンシャルスイッチ構成の読出しスイッチ２３４_2〜２３４_5を順番にオンさせてレジスタ２３２_2〜２３２_5のパワーレベル情報を順番に読み出す。
【０１０９】
たとえば、マーク長４Ｔやマーク長５Ｔの記録時には、順番に全てのパワーレベル情報を読み出すと、クール→イレーズ→オーバードライブ→ピーク→オーバードライブの順でレーザ発光パワーが切り替わる。
【０１１０】
ノンリターンゼロデータNRZIDATAのマーク長によっては全てのレベルを出力することはなく、たとえば、マーク長２Ｔの記録時には、オーバードライブからクールにパワーを遷移させる必要が生じる。その場合、クールにしたいオーバードライブ直後のタイミングでリセットパルスRPがアクティブＨとなるようにリセット信号RSを供給することで、オーバードライブの次にクールの情報が読み出される。同様に、マーク長３Ｔの記録時には、ピークからクールにパワーが遷移するように、クールにしたいピーク直後のタイミングでリセットパルスRPがアクティブＨとなるようにリセット信号RSを供給すればよい。
【０１１１】
＜レーザ駆動方式：第１実施形態＞
図７〜図７Ｄは、第１実施形態のレーザ駆動方式を説明する図である。図７は、第１実施形態の伝送信号生成部５００Ａの構成例を説明する図である。図７Ａは、第１実施形態の伝送信号生成部５００Ａの動作を説明する図である。図７Ｂは、第１実施形態のレーザ駆動回路２００Ａを示す図である。図７Ｃは、第１実施形態のレーザ駆動回路２００Ａの動作を説明する図である。図７Ｄは、第１実施形態のサンプリングパルスパターン記憶部４３０Ａのレジスタ設定情報を説明する図である。
【０１１２】
第１実施形態は、シーケンシャル方式の基本構成に対して、入力されるエッジ信号ESのエッジタイミングにマークサンプリングとスペースサンプリングのタイミング情報を持たせるように変形したものである。特に、マークサンプリングとスペースサンプリングの開始および終了の各タイミング情報をエッジ信号ESに持たせる点に特徴がある。以下、基本構成との相違点を中心に説明する。
【０１１３】
［伝送信号生成部：第１実施形態］
図７に示すように、ドライブ基板側の伝送信号生成部５００Ａは、リセット信号RSを生成する構成は基本構成と同様であるが、エッジ信号ESを生成する構成が異なる。伝送信号生成部５００Ａは、基本構成の伝送信号生成部５００Ｖに対し、エッジ信号ESを生成する際に、エッジタイミングにマークサンプリングとスペースサンプリングの開始および終了の各タイミング情報を重畳するように変形する。
【０１１４】
具体的には、４入力型のＯＲゲート５２０を８入力型のＯＲゲート５２０に変更している。ＯＲゲート５２０は、第５の入力端にＭＧ開始エッジパルスMGSPを入力し、第６の入力端にＭＧ終了エッジパルスMGEPを入力し、第７の入力端にＳＧ開始エッジパルスSGSPを入力し、第８の入力端にＳＧ終了エッジパルスSGEPを入力する。その他は変更がない。
【０１１５】
本実施形態では、１つリセットパルスRPに対してスペースとマークの対でパワーレベルパターンを設定する構成を採っているので、少なくとも、スペースゲートSGのタイミング情報を重畳しないようにする構成を採ることはできない。したがって、スペース長に関わらずスペースゲートSGのタイミング情報は必ず重畳するがピーク後のオーバードライブが不要なほどに短マーク（たとえばマーク長が３Ｔ以下）のときにはマークゲートMGのタイミング情報は重畳しないようにする構成を採ってもよい。
【０１１６】
これに対して、短スペース（たとえばスペース長が３Ｔ以下）でかつ短マーク（たとえばマーク長が３Ｔ以下）のときにスペースゲートSGとマークゲートMGの両タイミング情報を重畳しないことはできない。マーク長に関わらずマークゲートMGのタイミング情報は必ず重畳するが短スペース（たとえばスペース長が３Ｔ以下）のときにスペースゲートSGのタイミング情報は重畳しないこともできない。
【０１１７】
ＭＧ開始エッジパルスMGSPとＭＧ終了エッジパルスMGEPを纏めて、ＭＧ開始・終了エッジパルスMGSP，MGEPと記す。ＳＧ開始エッジパルスSGSPとＳＧ終了エッジパルスSGEPを纏めてＳＧ開始・終了エッジパルスSGSP，SGEPと記す。
【０１１８】
図７Ａに示すように、基本構成をベースにＭＧ開始・終了エッジパルスMGSP，MGEPやＳＧ開始・終了エッジパルスSGSP，SGEPのタイミングでもＤ型フリップフロップ５２２の論理が反転するので、その影響がエッジ信号ESの論理にも現われる。本例の場合、エッジ信号ESはＭＧ開始エッジパルスMGSP、ＭＧ終了エッジパルスMGEP、ＳＧ開始エッジパルスSGSP、およびＳＧ終了エッジパルスSGEPのタイミングでも論理反転する。エッジ信号ESが、そのエッジに、マークサンプリングとスペースサンプリングのタイミング情報を持つと言うことになる。その他は、基本構成と同様である。
【０１１９】
第１実施形態では、マークゲートMGやスペースゲートの終了タイミングの情報もエッジ信号ESのエッジに持たせる。そのため、図７Ａに示すように、マークゲートMGの終了タイミングはエッジパルスEP５（２回目のオーバードライブ）のタイミングとは別に設定でき、スペースゲートSGの終了タイミングはエッジパルスEP３（１回目のオーバードライブ）のタイミングとは別に設定できる。
【０１２０】
［レーザ駆動回路：第１実施形態］
図７Ｂに示すように、第１実施形態のレーザ駆動回路２００Ａは、パルス再生部２０２Ｖをパルス再生部２０２Ａに、サンプリングパルス生成部４００Ｖをサンプリングパルス生成部４００Ａに変更しているが、構成自体は、基本構成と同様である。
【０１２１】
基本構成との相違点として、サンプリングパルス生成部４００に対するスペースゲートSGやマークゲートMGの開始および終了の各タイミングの設定のために、２種の電流切替パルスが追加される。そのため、電流スイッチ部２５０は４種の電流切替パルスSW_1〜SW_4に対応する構成でよいが、レジスタセット２３１のレジスタ２３２は、６種の電流切替パルスSW_1〜SW_6に対応する構成にする。
【０１２２】
［メモリ回路：第１実施形態］
図７Ｄに示すように、第１実施形態の発光レベルパターン記憶部２３０Ａは、基本構成の場合に対して、パワーレベルパターンの切替えだけでなくサンプリングパルスSPの設定情報の切替えにも対応する情報を記憶するように変更する。すなわち、レジスタセット２３１には、発光レベルパターン情報に加え、サンプリングパルス情報（「MarkGate」や「SpaceGate 」）を記憶しておく。発光レベルパターン記憶部２３０Ａを、発光レベルパターン記憶部２３０Ｖとサンプリングパルスパターン記憶部４３０Ｖの一部と兼用されるものとして扱い、副記憶部のレジスタ２３２の一部に、パワーレベルパターン情報とサンプリングパルスSPの設定情報を纏めて記憶すると言うことである。
【０１２３】
前述のように、シーケンシャル方式では、発光レベルパターン記憶部２３０Ａ（レベル情報記憶部）からの出力情報はそれぞれに対応するスイッチをオン／オフするタイミングパルスとなる。たとえば、図７Ｄに示したレジスタセット２３１内の各レジスタ２３２に示すＣｏｏｌ，Ｅｒａｓｅなどは、それぞれに対応するタイミングパルスを生成し、それ以外のビットはＬレベルになることを意味する。
【０１２４】
第１実施形態は、マークゲートMGやスペースゲートSGの終了タイミングをオーバードライブのタイミングとは独立に設定する仕組みを採る。たとえば、「Erase 」をセットするレジスタ２３２_2の後のレジスタ２３２_3にイレーズレベルを規定する情報（Erase ）の他にスペース用のサンプリングパルスSP_2（スペースゲートSG対応）を生成するための「SpaceGate 」を記憶する。この状態を「Erase+SpaceGate 」と記載する。また、「Erase+SpaceGate 」をセットするレジスタ２３２_3の後に「Erase 」をセットするレジスタ２３２_4を追加して、それ以降のレジスタ２３２_5などにセットする情報を順にシフトする。
【０１２５】
また、「Peak」をセットするレジスタ２３２_6の後のレジスタ２３２_7に、ピークレベルを規定する情報（Peak）の他にマーク用のサンプリングパルスSP_1（マークゲートMG対応）を生成するための「MarkGate」を記憶する。この状態を「Peak+MarkGate 」と記載する。また、「Peak+MarkGate 」をセットするレジスタ２３２_7の後に「Peak」をセットするレジスタ２３２_8を追加して、それ以降のレジスタ２３２_9などにセットする情報を順にシフトする。
【０１２６】
たとえば、レジスタセット２３１に「Erase+SpaceGate 」が記憶されている場合、「Erase+SpaceGate 」がセットされるレジスタ２３２_3にアクセスしている期間はイレーズ（Erase ）とスペースゲートSGのタイミングのみＨレベルになる（図７Ｃ参照）。また、レジスタセット２３１ に「Peak+MarkGate 」が記憶されている場合、「Peak+MarkGate 」がセットされるレジスタ２３２_7にアクセスしている期間はピーク（Peak）とマークゲートMGのタイミングのみＨレベルになる（図７Ｃ参照）。
【０１２７】
サンプリングパルス生成部４００Ａは、サンプリングパルスSPの設定情報としてマークサンプリングパルスSP_1の遅延時間TD１_2とスペースサンプリングパルスSP_2の遅延時間TD３_2のみをサンプリングパルスパターン記憶部４３０Ａに保持することが必要である。
【０１２８】
サンプリングパルス生成部４００Ａは、サンプリングパルスSP_1，SP_2の生成に関しては、マークゲートMGやスペースゲートSGの出力波形を位相関係を保ったまま、入力のエッジタイミングで生成する。このため、サンプリングパルス生成部４００Ａは、生成したマークゲートMG，スペースゲートSGを遅延時間TD１_2，TD３_2で遅延させることでサンプリングパルスSP_1，SP_2を取得するパルス遅延部４５０を備える。
【０１２９】
パルス遅延部４５０としては、たとえば遅延素子として論理ゲート（たとえばＢＵＦ(バッファ) 、ＩＮＶ（インバータ）、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲートなど）を使用する位相シフト構成を採ることが考えられる。遅延素子として論理ゲート（以下遅延ゲートとも称する）を多数段縦続接続し、各接続点からタップ（出力端）を出して、遅延時間TD１_2，TD３_2に合致するタップから最終的なサンプリングパルスSP_1，SP2を取得する構成である。
【０１３０】
たとえば、遅延ゲート１つ当たりの遅延時間Tdlyとし、遅延時間TD１_2＝N１×Tdlyとすると、再生したマークゲートMGを初段に入力し、遅延素子をN１個通した接続点からサンプリングパルスSP_1を取得すればよい。同様に、遅延ゲート１つ当たりの遅延時間Tdlyとし、遅延時間TD３_2＝N3×Tdlyとすると、再生したスペースゲートSGを初段に入力し、遅延素子をN3個通した接続点からサンプリングパルスSP_2を取得すればよい。たとえば、遅延時間Tdly＝１５psec（０．０１５nsec）とし、遅延時間TD１_2，TD３_2の調整範囲を３nsecとすると、２００段の遅延素子とタップ切替えを設けた構成にしておけばよい。
【０１３１】
［動作：第１実施形態］
第１実施形態では、エッジ信号ESのエッジタイミングにマークゲートMGとスペースゲートSGの開始タイミングだけでなく終了タイミングの情報も持たせ、開始および終了の各タイミング情報に従ってサンプリングパルスSPを生成する。
【０１３２】
全体的な動作としては、リセットパルスRPが生成されるタイミングは基本構成と相違ない。しかし、レーザ駆動回路２００Ａに入力されるエッジ信号ESのエッジタイミングには、マークサンプリングとスペースサンプリングのタイミング情報が含まれているので、エッジパルスEPがＨレベルになるタイミングが基本構成とは異なる。具体的には、エッジパルスEPには、レジスタセット２３１の３番目のレジスタ２３２_3に記憶した「Erase+SpaceGate 」と４番目のレジスタ２３２_4に記憶した「Erase」と７番目のレジスタ２３２_7に記憶した「Peak+MarkGate 」と８番目のレジスタ２３２_8に記憶した「Peak」のパルス情報を読み出すタイミングが追加され、そのタイミングでもＨレベルになる。
【０１３３】
また、基本構成と同様に、論理ゲート２１４から出力されるリセットパルスRPを発光レベルパターン記憶部２３０Ａの読出しスイッチ２３４_1に供給する。以下、基本構成と同様である。リセットパルスRPでレジスタ２３２_1にセットされている「Cool」に戻され、その後エッジパルスEPでレジスタ２３２_2以降の各情報が順に読み出される。
【０１３４】
発光レベルパターン記憶部２３０Ａは、「Erase+SpaceGate 」，「Peak+MarkGate 」の内の「SpaceGate 」，「MarkGate」のパルス情報をサンプリングパルス生成部４００Ａに通知する。サンプリングパルス生成部４００Ａは、通知された「SpaceGate 」，「MarkGate」のパルス情報に従ってサンプリングパルスSP_1（マークゲートMG対応），SP_2（スペースゲートSG）を生成する。
【０１３５】
たとえば、「Erase+SpaceGate 」がセットされるレジスタ２３２_3にアクセスしたとき、Ｈレベルが発光レベルパターン記憶部２３０Ａからサンプリングパルス生成部４００Ａに通知される。そのアクセスを開始するタイミングはスペースゲートSGの開始タイミングになっており、アクセス終了タイミングは次のレベルであるイレーズに移るタイミングである。サンプリングパルス生成部４００Ａは、発光レベルパターン記憶部２３０Ａから通知されたＨレベルをそのまま使用することで、ライトストラテジ回路２９０側でエッジ信号ESに重畳して送ろうとしたスペースゲートSGを再生できる。サンプリングパルス生成部４００Ａは、再生したスペースゲートSGの波形の位相関係（立上りエッジと立下りエッジの各位置）を保ったまま、遅延時間TD３_2の分だけ遅らせることでスペース用のサンプリングパルスSP_2を生成する。
【０１３６】
また、「Peak+MarkGate 」がセットされるレジスタ２３２_7にアクセスしたとき、Ｈレベルが発光レベルパターン記憶部２３０Ａからサンプリングパルス生成部４００Ａに通知される。そのアクセスを開始するタイミングはマークゲートMGの開始タイミングになっており、アクセス終了タイミングは次のレベルであるピークに移るタイミングである。サンプリングパルス生成部４００Ａは、発光レベルパターン記憶部２３０Ａから通知されたＨレベルをそのまま使用することで、ライトストラテジ回路２９０側でエッジ信号ESに重畳して送ろうとしたマークゲートMGを再生できる。サンプリングパルス生成部４００Ａは、再生したマークゲートMGの波形の位相関係（立上りエッジと立下りエッジの各位置）を保ったまま、遅延時間TD１_2の分だけ遅らせることで、マーク用のサンプリングパルスSP_1を生成する。
【０１３７】
第１実施形態では、エッジ信号ESにサンプリングパルスSPの生成（特に開始および終了の）タイミングを規定する情報を追加しているので、開始および終了の各タイミングを管理した状態でサンプリングパルスSP_1，SP_2を生成できる。再生されたスペースゲートSGおよびマークゲートMGの位置は、生成側で重畳する際の発光レベルパターンに対する位置と変わりがない。このため、サンプリングパルス生成部４００Ａ側で（そのＩＣ内部で）、サンプリングパルス幅や波形モニタ信号からの遅延などのタイミングを生成する必要がなく、バラツキが少なく、高精度なサンプリングパルスを生成できる。開始および終了の何れのタイミングも、他のレベルに移るタイミングとは独立に設定されるため、サンプリングパルス幅の設定の自由度がある。
【０１３８】
＜第１実施形態の変形例＞
図８〜図８Ａは、第１実施形態に対する変形例のレーザ駆動方式を説明する図である。図８は、第１実施形態（変形例）の伝送信号生成部５００Ｂの構成例を説明する図である。図８Ａは、第１実施形態（変形例）のサンプリングパルスパターン記憶部４３０Ｂのレジスタ設定情報を説明する図である。それぞれの動作を説明する図は割愛する。この変形例との対比で、前述のものを第１実施形態（基本例）と記す。
【０１３９】
第１実施形態（基本例）では、マークサンプリングとスペースサンプリングの開始および終了の各タイミング情報をエッジ信号ESに持たせていたが、この変形例は、開始のタイミング情報のみをエッジ信号ESに持たせるように変形したものである。
【０１４０】
その対処のため、図８に示すように、伝送信号生成部５００Ｂは、ＯＲゲート５２０を６入力型に変更している。第１実施形態（基本例）の伝送信号生成部５００ＡにおけるＭＧ終了エッジパルスMGEPとＳＧ終了エッジパルスSGEPの入力が不要になるからである。
【０１４１】
この場合、原理原則に従えば、サンプリングパルスSPの設定情報（図４〜図４Ａ）で説明したように、サンプリングパルス生成部４００では「サンプリングパルス幅」を設定する情報を持つことが必要になる。しかしながら、この「サンプリングパルス幅」を設定する情報も削減するべく、マークゲートMGとスペースゲートSGの終了タイミングは、次のパワーレベルの開始と同じタイミングにする。たとえば、マークゲートMGの終了はエッジパルスEP５と、スペースゲートSGの終了はエッジパルスEP３と、それぞれ同じタイミングにするのがよい。
【０１４２】
図８Ａに示すように、レーザ駆動回路２００については、発光レベルパターン記憶部２３０のレジスタセット２３１に記憶する設定情報が異なる。端的には、「Erase+SpaceGate 」をセットするレジスタ２３２_3の後には、「Erase 」をセットするレジスタを割愛してオーバードライブをセットするレジスタ２３２_4を配置して、それ以降のレジスタ２３２_5などにセットする情報を順にシフトする。また、「Peak+MarkGate 」をセットするレジスタ２３２_6の後には、「Peak」をセットするレジスタを割愛してオーバードライブをセットするレジスタ２３２_7を配置して、それ以降のレジスタ２３２_8などにセットする情報を順にシフトする。
【０１４３】
＜レーザ駆動方式：第２実施形態＞
図９〜図９Ｂは、第２実施形態のレーザ駆動方式を説明する図である。図９は、第２実施形態のレーザ駆動回路２００Ｃを示す図である。図９Ａは、第２実施形態のサンプリングパルス生成部４００Ｃの構成例を説明する図である。図９Ｂは、第２実施形態のサンプリングパルス生成部４００Ｃの動作を説明する図である。図示しないが、第２実施形態の伝送信号生成部５００Ｃは、第１実施形態の伝送信号生成部５００Ａと同様である。
【０１４４】
［サンプリングパルスの切替え］
高倍速化によって、短いマークや短いスペースでは、ＡＰＣのためのサンプリングが困難になってくる。一方、前述のサンプリングパルス設定例は、規定長以下の短マークや短スペースでは、サンプリングパルスを生成しない設定が可能であり、この仕組みにより、規定長を超える長マークや長スペースに対してのみ選択的なサンプリングが可能である。
【０１４５】
サンプリングパルス設定情報の第１例や第２例では、サンプリングパルス出力判定設定期間DET1，DET3の値によりサンプリングパルスSP_1，SP_2を生成するかしないかが特定される。したがって、基本的には、２つの設定情報を用意する必然性は基本的にはない。しかしながら、サンプリングパルスの設定を切り替える意義として、たとえば、以下の２点が考えられる。
【０１４６】
１）入力信号にサンプリングパルスSPを出す出さないの信号を乗せられれば、サンプリングパルス生成部４００で、出力を判断するサンプリングパルス出力判定設定期間DET1，DET3を計測する必要がなくなり、サンプリングパルス生成部４００が簡略化する。
【０１４７】
２）エッジ連続で短マークのレベルパターンを切替えた場合、オーバードライブOD１→ピークPeak、オーバードライブOD２→ピークPeak（Peakは同パワー）へのパワーの変化量が変わり静定時間も異なってくる。そこで、サンプリングパルスSPの立上り位置（立上り遅延時間TD１_1）や立下り位置（パルス遅延時間TD１_2）を可変する必要がでてくる。
【０１４８】
ここで、１）はサンプリングパルス設定のみの切替えとなり、２）はパワーレベルパターン切替えとサンプリングパルス設定切替えの併用が前提となる。
【０１４９】
サンプリングパルスSPの設定情報を切り替えるために、専用端子を用いる方法も考えられるが、パッケージ面積の増加や切替タイミングの精度の問題がある。
【０１５０】
この対処のため、パワーレベルの切替えと同様にしてサンプリングパルスSPの設定情報の切替えを行なうことが考えられる。このとき、基本構成のようにマーク長とスペース長の対でリセットパルスRPを発生させ、リセットパルスRPでのみマークサンプリングとスペースサンプリングの設定情報を切り替えると、それぞれの設定情報を独立して切り替えることはできない。特に、スペースレベルの途中でリセットを行なうと、スペースの基準レベルに戻るため、スペースに続くマークレベルが出力されなくなる。つまり、スペースの終了レベルを任意に選択することができない。
【０１５１】
このことは、サンプリングパルスSPのタイミング情報をシーケンシャル方式のエッジ信号ESに重畳している第１実施形態の仕組みでも同様である。すなわち、発光レベルパターン記憶部２３０のレジスタセット２３１の設定情報を図７Ｄのようにする場合は、短マーク時や短スペース時にスペースゲートSGやマークゲートMGを独立に停止するということができない。マーク長やスペース長に関わらず、エッジ信号ESにはスペースゲートSGやマークゲートMGの開始や終了の各タイミング情報を重畳するというのが基本となる。
【０１５２】
なお、実体的には、短マーク時にはスペースゲートSGは出すがマークゲートMGを出さないということは可能である。スペース長に関わらず、スペースゲートSGをエッジ信号ESに重畳させておくことが最低限必要となる。
【０１５３】
［レーザ駆動回路：第２実施形態］
図９に示すように、第２実施形態のレーザ駆動回路２００Ｃは、パルス再生部２０２Ａをパルス再生部２０２Ｃに、サンプリングパルス生成部４００Ａをサンプリングパルス生成部４００Ｃに変更しているが、構成自体は、第１実施形態と同様である。
【０１５４】
第２実施形態は、短マーク時や短スペース時に、マーク・スペース独立に、サンプリングパルスSP_1,SP_2を停止する対処のため、再生されたマークゲートMGとスペースゲートSGに対して、サンプリングパルスSPを生成するか否かを制御するパルス供給制御部４４０を設ける。パルス供給制御部４４０を何処の段階に設けるかは様々であるが、遅延量の設定の影響を受けないようにするため、パルス遅延部４５０の前段に設けるのが好ましい。
【０１５５】
サンプリングパルスSPの設定情報で説明したサンプリングパルス出力判定設定期間DET1，DET3に対応するゲートパルスGP_1，GP_2をパルス供給制御部４４０で生成し、生成したゲートパルスGP_1，GP_2でマークゲートMGやスペースゲートSGをオフさせる。たとえば、サンプリングパルス出力判定設定期間DET1，DET3を１０ｎｓとする場合、それぞれの基準位置から１０ｎｓ幅のゲートパルスGP_1，GP_2を生成し、このゲートパルスGP_1，GP_2の範囲内のマークゲートMGやスペースゲートSGをオフする。ピークレベルやスペースレベルの幅が１０ｎｓ以下においては、サンプリングパルスSP_1，SP_2がサンプルホールド回路３３２に供給されないようにすることができる。
【０１５６】
たとえば、発光レベルパターン記憶部２３０Ｃは、「SpaceGate 」，「MarkGate」のパルス情報の他に、「Erase 」，「Peak」のパルス情報もサンプリングパルス生成部４００Ｃに通知する。サンプリングパルス生成部４００Ｃは、通知された「SpaceGate 」，「MarkGate」，「Erase 」，「Peak」のパルス情報に従ってサンプリングパルスSP_1（マークゲートMG対応），SP_2（スペースゲートSG）を生成する。
【０１５７】
［サンプリングパルス生成部の構成］
図９Ａには、第２実施形態のサンプリングパルス生成部４００Ｃの構成例が示されている。パルス供給制御部４４０は、ＳＧ設定判別部４４４ＳとＭＧ設定判別部４４４ＭとＡＮＤゲート４４５Ｓ，４４５Ｍを有する。その後段にサンプリングパルスSP_1用のパルス遅延部４５０ＭとサンプリングパルスSP_2用のパルス遅延部４５０Ｓが配置されている。
【０１５８】
第１実施形態で説明したように、パルス遅延部４５０Ｓ，４５０Ｍはそれぞれ、多数の遅延ゲート（ここではバッファ４５５）が縦続接続され、各接続点（段間の接続ノード）と出力端との間にタップ選択用のスイッチ４５６が設けられている。何れのスイッチ４５６をオンさせるかが、サンプリングパルスパターン記憶部４３０Ｃに記憶されているパルス遅延時間TD１_2，TD３_2によって設定される。
【０１５９】
ＳＧ設定判別部４４４Ｓは、入力端に発光レベルパターン記憶部２３０Ｃからの「Erase 」のタイミングパルスが入力され、出力端は、ＡＮＤゲート４４５Ｓの一方の入力端と接続されている。ＡＮＤゲート４４５Ｓの他方の入力端には、発光レベルパターン記憶部２３０Ｃからの「SpaceGate 」のタイミングパルスが入力される。ＡＮＤゲート４４５Ｓの出力端は、パルス遅延部４５０Ｓの入力端と接続されている。
【０１６０】
ＭＧ設定判別部４４４Ｍは、入力端に発光レベルパターン記憶部２３０Ｃからの「Peak」のタイミングパルスが入力され、出力端は、ＡＮＤゲート４４５Ｍの一方の入力端と接続されている。ＡＮＤゲート４４５Ｍの他方の入力端には、発光レベルパターン記憶部２３０Ｃからの「MarkGate」のタイミングパルスが入力される。ＡＮＤゲート４４５Ｍの出力端は、パルス遅延部４５０Ｍの入力端と接続されている。
【０１６１】
ＳＧ設定判別部４４４Ｓ、ＭＧ設定判別部４４４Ｍは何れも、たとえばマルチバイブレータ構成のものにすればよい。ＳＧ設定判別部４４４Ｓは、スペースゲートSGに対する窓用のゲートパルスGP_2を生成するためのもので、反転出力ｘＱを、「Erase 」のタイミングパルスのアクティブエッジを受け付けるとＬレベルとしサンプリングパルス出力判定設定期間DET3が経過後にＨレベルとする。どの程度の期間Ｌレベルとするかが、サンプリングパルスパターン記憶部４３０Ｃに記憶されているサンプリングパルス出力判定設定期間DET3によって設定される。
【０１６２】
ＭＧ設定判別部４４４Ｍは、マークゲートMGに対する窓用のゲートパルスGP_1を生成するためのもので、反転出力ｘＱを、「Peak」のタイミングパルスのアクティブエッジを受け付けるとＬレベルとしサンプリングパルス出力判定設定期間DET1が経過後にＨレベルとする。ここでは、何れも、アクティブエッジは立上りエッジであるとする。どの程度の期間Ｌレベルとするかが、サンプリングパルスパターン記憶部４３０Ｃに記憶されているサンプリングパルス出力判定設定期間DET1によって設定される。
【０１６３】
［パルス供給制御部の動作］
図９Ｂには、第２実施形態のサンプリングパルス生成部４００Ｃ（特にパルス供給制御部４４０）の動作が示されている。ここでは、スペース長が３Ｔ以下のときにはサンプリングパルスSP_2を出さず、また、マーク長が４Ｔ以下のときにはサンプリングパルスSP_1を出さない例で説明する。
【０１６４】
前述のように、本実施形態では、１つリセットパルスRPに対してスペースとマークの対でパワーレベルパターンを設定する構成を採っているので、スペースゲートSGのタイミング情報はスペース長に関わらず必ずエッジ信号ESに重畳することが必要となる。このため、短スペース時にはサンプリングパルス生成部４００にてサンプリングパルスSP_2を生成しないためのダミーのスペースゲートSGを重畳する。図９Ｂにおいて、格子ハッチングで示しているのが短スペース時にサンプリングパルスSP_2を生成しないためのダミーのスペースゲートSGである。
【０１６５】
一方、スペース長に関わらずスペースゲートSGのタイミング情報は必ず重畳するがピーク後のオーバードライブが不要なほどに短マーク（たとえばマーク長が３Ｔ以下）のときにはマークゲートMGのタイミング情報は重畳しないようにする構成を採ってもよい。また、ピーク後のオーバードライブが必要なときには、ピーク期間に関わらずマークゲートMGの重畳が必要になる。このことは、ピーク期間が短い場合（たとえばピーク長が１Ｔで全マーク長が４Ｔ）でもその後のオーバードライブレベルの設定のためにマークゲートMGの重畳が必要になる。このため、短マーク時（ピーク長が短い場合も含む）にマークゲートMGを重畳するときにはサンプリングパルス生成部４００にてサンプリングパルスSP_1を生成しないためのダミーのマークゲートMGを重畳する。図９Ｂにおいて、２Ｔマークのときには重畳せず、砂地ハッチングで示しているのが短マーク（３Ｔ〜４Ｔマーク）時にサンプリングパルスSP_1を生成しないためのダミーのマークゲートMGである。
【０１６６】
格子ハッチングで示している短スペース時のスペースゲートSGはゲートパルスGP_2のＬレベル期間に存在し、長スペース（４Ｔ以上）時のスペースゲートSGは、ゲートパルスGP_2のＨレベル期間に存在している。したがって、ＡＮＤゲート４４５Ｓの出力としては、格子ハッチングで示している短スペース時のスペースゲートSGが除去される。これにより、スペース長が短い短スペースの場合には、スペース用のサンプリングパルスSP_2がサンプルホールド回路３３２に供給されないようにすることができる。
【０１６７】
砂地ハッチングで示している短マーク時のマークゲートMGはゲートパルスGP_1のＬレベル期間に存在し、長マーク（５Ｔ以上）時のマークゲートMGは、ゲートパルスGP_1のＨレベル期間に存在している。したがって、ＡＮＤゲート４４５Ｍの出力としては、砂地ハッチングで示している短マーク時のマークゲートMGが除去される。これにより、マーク長が短い短マークの場合には、マーク用のサンプリングパルスSP_1がサンプルホールド回路３３２に供給されないようにすることができる。
【０１６８】
マーク用のサンプリングパルスSP_1は供給するがスペース用のサンプリングパルスSP_2は供給しないと言った制御ができる。逆に、マーク用のサンプリングパルスSP_1は供給しないがスペース用のサンプリングパルスSP_2は供給すると言った制御もできる。
【０１６９】
もちろん、サンプリングパルスSP_1，SP_2のサンプルホールド部３３０への供給をマークとスペースで独立にオン（供給する）／オフ（停止する）を制御することに限らず、両方を対にしてオン／オフ制御することもできる。
【０１７０】
＜比較例との対比＞
図１０〜図１０Ｂは、ライトストラテジ技術を適用して半導体レーザ４１を駆動する際の信号インタフェース手法の第１比較例〜第３比較例を説明する図である。これら比較例との対比で、本実施形態の仕組みの利点について説明する。
【０１７１】
図１０に示す第１比較例では、ドライブ基板にライトストラテジ回路２９０Ｘ（発光波形パルス生成部）を搭載している。この場合、ドライブ基板から光ピックアップ１４に搭載したレーザ駆動回路２００Ｘに、各パワーレベルに対応した発光タイミングを指示するライトストラテジ信号（記録パルス信号、記録パルス信号やレーザ駆動タイミング信号とも称する）とレーザパワー指示電圧PWが送られる。レーザ駆動回路２００Ｘは、ライトストラテジ信号とレーザパワー指示電圧PWを合成して発光波形を生成する発光波形生成部２０３を有する。発光波形生成部２０３は、レーザパワー指示電圧PWに応じたパワーの増減を行ない駆動電流を生成することにより半導体レーザ４１を発光させる。
【０１７２】
このような構成では、ライトストラテジ回路２９０Ｘから送られるライトストラテジ信号は、チャネルクロックよりも細かいタイミング情報を持つものであるが、近年の記録速度向上に伴う次のような課題が問題となる。第１には、パワーレベルの増加により、記録系統の信号線の伝送本数が増える点である。たとえば、ＬＶＤＳ （Low Voltage Differential Signal）対応の４〜５ｃｈが必要になる。第２には、フレキシブル基板５１に起因する周波数特性低下（伝送帯域低下）のため、ライトストラテジ信号を正確に伝送することが困難になる点である。ライトストラテジ信号の間隔が正確に伝送できなくなり、記録速度向上の障害になるのである。また、最短パルス（たとえば１Ｔ程度）において、符号間干渉によるエッジずれが発生する。
【０１７３】
また、このような構成においてＡＰＣ制御系に着目すると、光ピックアップ１４側で生成するパワーモニタ信号PMは、ライトストラテジ回路２９０Ｘから送られるライトストラテジ信号に応じたレーザ光を検出したものとなる。よって、パワーモニタ信号PMも、ライトストラテジ信号と同様に、フレキシブル基板５１に起因する問題が起こる。フレキシブル基板５１の周波数特性のため、パワーモニタ信号PMが劣化し、正確に伝送することが困難になるからである。また、遅延バラツキが発生するし、高倍速化による短パルス化のためサンプリング・ゲートが開けられないと言った問題も生じる。
【０１７４】
図１０Ａに示す第２比較例では、ライトストラテジ回路２００Ｙをドライブ基板ではなく、光ピックアップ１４側に搭載している。この場合、ライトストラテジ回路２００Ｙでは、記録クロックと記録データから、光パワーを制御するタイミング信号を生成する。タイミング信号はチャネルクロック間隔（Ｔｗ）よりも小さい単位となり、パワーレベルごとに生成され、パワーレベルとタイミングは一対一で対応させる。
【０１７５】
これを実現するためのライトストラテジ回路２００Ｙは、たとえば位相同期回路、メモリ、アドレスエンコーダ、タイミング生成回路を含む構成を採る。位相同期回路は、チャネルクロック間隔（Ｔｗ）よりも小さい単位を生成するための多相クロックを生成する。メモリは、レベル情報を格納する。アドレスエンコーダは、記録データ長を判別しメモリアドレスを生成する。タイミング生成回路は、記録データ長に応じてメモリから読み出されたタイミング情報をタイミング信号に変換する。この場合、ＡＰＣ制御系に着目すると、パワーモニタ信号PMをサンプリングして低周波状態になったパワーモニタ電圧PDとしてからフレキシブル基板５１を介してドライブ基板側に伝送すればよい。
【０１７６】
このような構成では、フレキシブル基板５１で伝送される記録系の信号は記録クロックと記録データとなり、高周波数のライトストラテジ信号を伝送する問題点が解消される。たとえば、ライトストラテジ伝送用のＬＶＤＳのチャンネル数は削減されるし、記録クロックと記録データは何れも、チャネルクロック単位の信号であることから、フレキシブル基板５１での伝送特性の影響を受け難くい。
【０１７７】
また、ＡＰＣ制御系では、サンプルホールド部３３０を光ピックアップ１４側のパワーモニタ回路３００Ｂに搭載することでパワーモニタ電圧PDでの伝送が可能となる。このため、高周波数のパワーモニタ信号PMをフレキシブル基板５１で伝送することによる課題は解消される。
【０１７８】
しかしながら、光ピックアップ１４側に搭載するライトストラテジ回路２９０Ｙには、位相同期回路、メモリ、アドレスエンコーダ、タイミング生成回路を含む。このため、レーザ駆動回路２００Ｙが大規模で（チップ面積、パッケージ面積が大）、消費電力が増え発熱の問題が発生する難点がある。
【０１７９】
また、前記の２例を組み合わせた構成例として、図１０Ｂに示す第３比較例のように、ライトストラテジ回路２９０Ｘをドライブ基板側（記録・再生信号処理部５０）に配置し、サンプルホールド部３３０を光ピックアップ１４側に配置することが考えられる。しかしながらこの場合、単純には、サンプルホールド部３３０用のサンプリングパルスSPはライトストラテジ回路２９０Ｘに付随のサンプリングパルス生成部４００Ｘで生成し、そのサンプリングパルスSPをフレキシブル基板５１を介してサンプルホールド部３３０に伝送することになる。そのため、フレキ配線数の増加、フレキ伝送によるサンプリングパルスSPの信号劣化が新たな問題となる。また、サンプリングパルスSPの高速伝送のために、ＬＶＤＳ対応にすることを考慮すると、サンプルホールド部３３０は、サンプリングパルスSPの入力回路をＬＶＤＳ対応とする必要があり、端子数が増加する難点がある。
【０１８０】
このように、前記で述べた各比較例では、記録系の信号伝送とＡＰＣ制御系の信号伝送において、信号の伝送本数や伝送帯域低下、または、ライトストラテジ回路２９０をレーザ駆動回路２００に配置する場合の回路規模の点で、難点がある。
【０１８１】
一方、本実施形態の仕組みでは、ライトストラテジ技術用の発光波形パルスパターンのタイミング情報を、エッジにタイミング情報を持つ２種の伝送信号を使ってシーケンシャル方式で伝送することで、発光波形パルスパターンの伝送信号線数を削減している。さらに、２種の伝送信号の一方（前記実施形態ではエッジ信号ES）にＡＰＣ制御用のサンプリングパルスの設定情報（タイミング情報）も重畳している。したがって、サンプリングパルス専用の伝送配線が不要になるし、サンプリングパルスのタイミング情報の分の設定情報をピックアップ側に記憶しておくことも不要になる。
【０１８２】
発光波形パルスパターン用およびサンプリングパルス用の全体として、伝送信号線数を大幅に削減でき、伝送本数や伝送帯域低下の問題点が解決されるし、信号線の配置スペースの確保や引回しのための長さに起因する障害から解放される。
【符号の説明】
【０１８３】
１…記録再生装置、３…レーザ駆動系、１４…光ピックアップ、４１…半導体レーザ、４７…駆動電流制御部、４８…記録波形生成部、４９…レーザ駆動部、５０…記録・再生信号処理部、５８…ＡＰＣ制御部、２００…レーザ駆動回路、２０２…パルス生成部、２０３…発光波形生成部、２１０…リセットパルス生成部（第１パルス生成部）、２２０…エッジパルス生成部（第２パルス生成部）、２３０…発光レベルパターン記憶部、２９０…ライトストラテジ回路、３００…パワーモニタ回路、４００…サンプリングパルス生成部、４３０…サンプリングパルスパターン記憶部、４４０…パルス供給制御部、４５０…パルス遅延部、５００…伝送信号生成部
【図１】
2010244650.tif 000003
【図１Ａ】
2010244650.tif 000004
【図２】
2010244650.tif 000005
【図３】
2010244650.tif 000006
【図３Ａ】
2010244650.tif 000007
【図４】
2010244650.tif 000008
【図４Ａ】
2010244650.tif 000009
【図５】
2010244650.tif 000010
【図５Ａ】
2010244650.tif 000011
【図６】
2010244650.tif 000012
【図６Ａ】
2010244650.tif 000013
【図６Ｂ】
2010244650.tif 000014
【図６Ｃ】
2010244650.tif 000015
【図６Ｄ】
2010244650.tif 000016
【図７】
2010244650.tif 000017
【図７Ａ】
2010244650.tif 000018
【図７Ｂ】
2010244650.tif 000019
【図７Ｃ】
2010244650.tif 000020
【図７Ｄ】
2010244650.tif 000021
【図８】
2010244650.tif 000022
【図８Ａ】
2010244650.tif 000023
【図９】
2010244650.tif 000024
【図９Ａ】
2010244650.tif 000025
【図９Ｂ】
2010244650.tif 000026
【図１０】
2010244650.tif 000027
【図１０Ａ】
2010244650.tif 000028
【図１０Ｂ】
2010244650.tif 000029