(57)【要約】【課題】強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制する半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、スイッチングトランジスタ上に形成された層間絶縁膜と、層間絶縁膜中に形成されたコンタクトプラグと、コンタクトプラグおよび層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、半導体基板に形成され、コンタクトプラグとスイッチングトランジスタとの間を電気的に接続する拡散層と、強誘電体キャパシタの側面に形成された水素バリア膜と、上部電極の上面全体を被覆しかつ該上部電極の上面に接触するＴｉＮ膜またはＴｉＡｌＮ膜を含む配線とを備えている。【選択図】図２
2010157560.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたスイッチングトランジスタと、
前記スイッチングトランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成されたコンタクトプラグと、
前記コンタクトプラグおよび前記層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、
前記強誘電体キャパシタの側面に形成された水素バリア膜と、
前記上部電極の上面全体を被覆しかつ該上部電極の上面に接触するＴｉＮ膜またはＴｉＡｌＮ膜を含む配線とを備えた半導体記憶装置。
【請求項２】
半導体基板上に設けられたスイッチングトランジスタと、
前記スイッチングトランジスタ上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜中に形成されたコンタクトプラグと、
前記コンタクトプラグおよび前記第１の層間絶縁膜上に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、
前記強誘電体キャパシタの側面に形成された第１の水素バリア膜と、
前記上部電極の上面に形成され、前記第１の水素バリア膜とは別個の第２の水素バリア膜と、
前記第２の水素バリア膜を貫通して前記上部電極に接触する金属プラグと、
前記金属プラグ上に形成された配線とを備えた半導体記憶装置。
【請求項３】
半導体基板上にトランジスタを形成し、
前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、
下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、
前記強誘電体キャパシタの側面に水素バリア膜を形成し、
前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、
前記上部電極の上面上にローカル配線を形成することを具備した半導体記憶装置の製造方法。
【請求項４】
前記強誘電体キャパシタを前記コンタクトプラグの上方に形成するときに、
前記上部電極の材料上に第１のハードマスクを形成し、
前記第１のハードマスクをマスクとして用いて、前記上部電極および前記強誘電体膜の上部をエッチングし、
前記上部電極の側面および前記強誘電体膜の側面に第２のハードマスクを形成し、
少なくとも前記第２のハードマスクをマスクとして用いて、前記強誘電体膜の下部および前記下部電極をエッチングすることを含むことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
半導体基板上にトランジスタを形成し、
前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、
下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、
前記強誘電体キャパシタの側面に第１の水素バリア膜を形成し、
前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、
前記上部電極の上面上に第２の水素バリア膜を形成し、
前記第２の水素バリア膜上に層間絶縁膜を形成し、
前記層間絶縁膜および前記第２の水素バリア膜を貫通し、前記上部電極に接触する金属プラグを形成し、
前記金属尾プラグ上にローカル配線を形成することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許は半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体メモリの大容量化および微細化が進んでいる。強誘電体キャパシタをより微細化するためには、強誘電体キャパシタの側面のテーパー角度を基板表面に対してできるだけ垂直に近づけることが必要である。また、強誘電体キャパシタの特性を改善するためには、高密度な強誘電体膜が必要となる。
【０００３】
強誘電体キャパシタの側面のテーパー角度が基板表面に対して７５度を超えると、上部電極の側面に側壁残渣（いわゆる、フェンス）が形成されやすくなる。このようなフェンスは、強誘電体キャパシタにおけるリークを誘発し、歩留まりの低下を招致する。また、このようなフェンスは、水素バリア膜のカバレッジを悪化させ、強誘電体キャパシタの特性を劣化させる。
【０００４】
フェンスを抑制する方法として、特許文献１のように、ハードマスクを薄く形成し、上部電極の上部エッジをエッチングにより後退させる方策がある。しかし、この方策では、メモリを微細化すると、強誘電体キャパシタのセルサイズがばらつく。強誘電体キャパシタのサイズがばらつくと、“０”と“１”との信号差（電位差）が小さくなる。その結果、歩留まりが低下する。
【０００５】
高密度な強誘電体膜を形成するためには、ＣＶＤ（Chemical Vapor Deposition）法を用いて強誘電体材料を堆積することが好ましい。しかし、通常、ＣＶＤにより形成された強誘電体膜は、その表面に凹凸が生じやすい。この凹凸は、上部電極の表面にも現れ、上部電極を被覆する水素バリア膜のカバレッジを悪化させる。水素バリア膜のカバレッジが悪いと、タングステンプラグの形成時に生じる水素が強誘電体キャパシタに拡散し、強誘電体キャパシタを劣化させる。また、上部電極の表面の凹凸は、フェンスの発生の原因ともなる。
【特許文献１】特開２００３−３１８３７１号公報（米国特許第７，０２９，９２５号明細書）
【特許文献２】特開２０００−１３３６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制する半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、前記スイッチングトランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜中に形成されたコンタクトプラグと、前記コンタクトプラグおよび前記層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、前記強誘電体キャパシタの側面に形成された水素バリア膜と、前記上部電極の上面全体を被覆しかつ該上部電極の上面に接触するＴｉＮ膜またはＴｉＡｌＮ膜を含む配線とを備えている。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、前記スイッチングトランジスタ上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に形成されたコンタクトプラグと、前記コンタクトプラグおよび前記第１の層間絶縁膜上に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、前記強誘電体キャパシタの側面に形成された第１の水素バリア膜と、前記上部電極の上面に形成され、前記第１の水素バリア膜とは別個の第２の水素バリア膜と、前記第２の水素バリア膜を貫通して前記上部電極に接触する金属プラグと、前記金属プラグ上に形成された配線とを備えている。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成し、前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、前記強誘電体キャパシタの側面に水素バリア膜を形成し、前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、前記上部電極の上面上にローカル配線を形成することを具備する。
【００１０】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成し、前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、前記強誘電体キャパシタの側面に第１の水素バリア膜を形成し、前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、前記上部電極の上面上に第２の水素バリア膜を形成し、前記第２の水素バリア膜上に層間絶縁膜を形成し、前記層間絶縁膜および前記第２の水素バリア膜を貫通し、前記上部電極に接触する金属プラグを形成し、前記金属尾プラグ上にローカル配線を形成することを具備する。
【発明の効果】
【００１１】
本発明による半導体記憶装置は、強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す概略的な断面図である。図２（Ａ）は、図１に示す強誘電体メモリのメモリ領域の構成をより詳細に示す断面図である。図２（Ｂ）は、周辺回路領域の一部を示す断面図である。
【００１４】
本実施形態による強誘電体メモリは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、チェーン型のＦｅＲＡＭ）」でもよい。チェーン型のＦｅＲＡＭは、図１に示すように、スイッチングトランジスタＳＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセルＵＣとし、このユニットセルＵＣを複数直列に接続した強誘電体メモリである。
【００１５】
また、本実施形態による強誘電体メモリは、ＣＯＰ（Capacitor On Plug ）構造を有する。ＣＯＰ構造は、スイッチングトランジスタＳＴの拡散層２０に接続されたコンタクトプラグ４０の直上に強誘電体キャパシタＦＣを設けた構造である。ＣＯＰ構造は、メモリの微細化に適している。
【００１６】
勿論、本発明は、チェーン型のＦｅＲＡＭに限定されず、それ以外の強誘電体メモリに適用可能である。
【００１７】
図２（Ａ）に示すように、本実施形態による強誘電体メモリは、シリコン基板１０と、シリコン基板１０上に設けられたスイッチングトランジスタＳＴとを備えている。スイッチングトランジスタＳＴは、ソースとドレインとの間のチャネル領域上に設けられたゲート絶縁膜ＧＤと、ゲート絶縁膜ＧＤ上に設けられたゲート電極３０とを含む。層間絶縁膜ＩＬＤ１がスイッチングトランジスタＳＴ上を被覆している。コンタクトプラグとしてのタングステンプラグ４０が層間絶縁膜ＩＬＤ１を貫通してスイッチングトランジスタＳＴのソースまたはドレイン（拡散層２０）に接続されている。
【００１８】
水素バリア膜５０が、タングステンプラグ４０および層間絶縁膜ＩＬＤ１上に設けられている。水素バリア膜５０は、例えば、ＴｉＡｌＮから成る。強誘電体キャパシタＦＣが、水素バリア膜５０上に設けられている。強誘電体キャパシタＦＣは、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥを含む。強誘電体膜ＦＥは、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒｘＢｉｙＴａｚＯａ）、ＢＬＴ（ＢｉｘＬａｙＯｚ）等からなる。ここで、ｘ、ｙ、ｚ、ａは正数である。上部電極ＵＥは、例えば、酸化イリジウムから成る。下部電極ＬＥは、例えば、イリジウムから成る。強誘電体キャパシタＦＣおよび水素バリア膜６０は、さらに、層間絶縁膜ＩＬＤ２によって被覆されている。
【００１９】
図２（Ａ）に示すように、強誘電体膜ＦＥは、その表面に突部８０を有する。ＰＺＴ等の強誘電体膜をＣＶＤ法にて堆積した場合、強誘電体膜の膜質は良好であるものの、その強誘電体膜の上面は、このように凹凸状になる。突部８０の高さは、２０ｎｍ以上である。一方、上部電極ＵＥの上面は、強誘電体膜ＦＥの上面よりも平坦である。即ち、上部電極ＵＥの上面に突部があるとしても、その突部の高さは、２０ｎｍ未満である。上部電極ＵＥの上面の突部が２０ｎｍ以上あると、その側面に側壁残渣（いわゆる、フェンス）が形成されることが分かっている。よって、上部電極ＵＥの上面を平坦にすることにより、上部電極ＵＥの側面にフェンスが形成されることを抑制することができる。
【００２０】
また、強誘電体キャパシタＦＣの側面のテーパー角度（シリコン基板１０の表面に対する強誘電体キャパシタＦＣの側面のなす角度）は、７５度以上である。図７に示すように、強誘電体キャパシタＦＣの側面のテーパー角度が７５度以上になると、上部電極ＵＥの側面にフェンスが形成されやすくなる。一方、強誘電体キャパシタＦＣの側面のテーパー角度を垂直に近づけることは、強誘電体メモリの微細化に資する。本実施形態では、強誘電体キャパシタＦＣの側面のテーパー角度を７５度以上にしつつ、ＣＭＰにてフェンスを除去している。従って、本実施形態は、強誘電体キャパシタの特性を維持しつつ、強誘電体メモリを微細化することができる。
【００２１】
水素バリア膜６０が強誘電体キャパシタＦＣの側面を被覆している。水素バリア膜６０は、強誘電体キャパシタＦＣの上部電極ＵＥの上面には設けられていない。ローカル配線ＬＩＣが上部電極ＵＥの上面全体を被覆するように設けられ、上部電極ＵＥの上面に接触している。ローカル配線ＬＩＣは、例えば、ＴｉＮ膜、ＡＬＣｕ膜およびＴｉＮ膜の三層膜で構成されている。ローカル配線ＬＩＣ上には、層間絶縁膜ＩＬＤ３が設けられている。
【００２２】
側壁残渣（フェンス）９０が上部電極ＵＥの側面に残存している。つまり、フェンス９０は、上部電極ＵＥの側面と水素バリア膜６０との間に存在している。しかし、フェンス９０は、上部電極ＵＥの上面よりも突出していない。また、水素バリア膜６０がフェンス９０の外側を被覆しているので、水素が強誘電体キャパシタＦＣへ侵入しない。よって、本実施形態では、フェンス９０が存在しても、強誘電体キャパシタＦＣの特性に悪影響をもたらさない。フェンス９０は、強誘電体キャパシタＦＣの形成時に発生するエッチング残渣である。エッチング残渣としては、例えば、上部電極極ＵＥの材料として用いられるイリジウム等、あるいは、下部電極ＬＥの材料として用いられるイリジウムである。尚、勿論、フェンス９０は、実際には、形成されていなくてもよい。従って、図面では、フェンス９０を破線で示している。
【００２３】
図２（Ｂ）に示すように、周辺回路領域には、拡散層２０、ゲート電極３０、ゲート絶縁膜ＧＤを含むトランジスタＴｒがシリコン基板１０上に形成されている。プラグ４０は、トランジスタＴｒのソースまたはドレインに接続されている。さらに、コンタクトＣＮＴがプラグ４０上に設けられている。配線ＩＣが、コンタクトＣＮＴおよび層間絶縁膜ＩＬＤ３上に設けられている。
【００２４】
トランジスタＴｒは、メモリ領域のスイッチングトランジスタＳＴと同じ構成でよい。配線ＩＣは、メモリ領域のローカル配線ＬＩＣと同じ構成でよい。これにより、本実施形態による強誘電体メモリの製造方法が簡単になる。尚、図２（Ｂ）には単純な素子構成のみ示しているが、実際の周辺回路では、トランジスタＴｒ、コンタクトＣＮＴ（プラグ４０）および配線ＩＣが多数設けられ、より複雑な構成を有する。
【００２５】
図３から図６は、第１の実施形態による強誘電体メモリの製造方法を示す断面図である。図３から図６では、メモリ領域のみを示しており、周辺回路領域については図示を省略している。
【００２６】
まず、従来のプロセスを用いて、スイッチングトランジスタＳＴをシリコン基板１０上に形成する。スイッチングトランジスタＳＴは、従来のものと同様で良いので、その詳細は省略されている。スイッチングトランジスタＳＴの形成工程において、スイッチングトランジスタＳＴのソース層またはドレイン層として拡散層２０を形成する。次に、層間絶縁膜ＩＬＤ１をスイッチングトランジスタＳＴ上に堆積する。層間絶縁膜ＩＬＤ１は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の低いｌｏｗ−ｋ膜である。次に、拡散層２０に達するコンタクトホールを形成し、コンタクトホール内に金属を充填する。その後、表面を平坦化するために、ＣＭＰ（Chemical Mechanical Polishing）を用いて、その金属を層間絶縁膜ＩＬＤ１の上面まで研磨する。これにより、コンタクトプラグとしてのプラグ４０が形成される。プラグ４０は、例えば、タングステンからなる。
【００２７】
次に、プラグ４０を含む層間絶縁膜ＩＬＤ１上に水素バリア膜５０、下部電極ＬＥの材料、強誘電体膜ＦＥの材料および上部電極ＵＥの材料を順に堆積する。水素バリア膜５０は、例えば、チタンナイトライド（Ｔ３Ｎ４等）、チタンアルミニウムナイトライド（ＴｉＡｌＮ等）、タングステンナイトライド（ＷＮ等）、チタニウム（Ｔｉ）の単層膜、あるいは、これらの積層膜からなる。本実施形態では、水素バリア膜５０は、ＴｉＡｌＮの単層膜からなる。水素バリア膜５０の膜厚は、例えば、３０ｎｍである。
【００２８】
下部電極ＬＥの材料は、例えば、Ｉｒ、酸化イリジウム（ＩｒＯ２、ＩｒＯｘ）、Ｐｔ、ＳｒＲｕＯ３、ＬａＳｒＯ３およびＳｒＲｕＯ３（以下、ＳＲＯともいう）の単層膜、あるいは、これらの積層膜からなる。本実施形態では、下部電極ＬＥの材料は、イリジウムの単層膜からなる。下部電極ＬＥの材料の膜厚は、例えば、１２０ｎｍである。
【００２９】
強誘電体膜ＦＥの材料は、ＣＶＤ法を用いて堆積され、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒｘＢｉｙＴａｚＯａ）、ＢＬＴ（ＢｉｘＬａｙＯｚ）等からなる。本実施形態では、強誘電体膜ＦＥの材料はＰＺＴからなる。強誘電体ＦＥの材料の膜厚は、例えば、１００ｎｍである。通常の条件においては、ＣＶＤ法で形成されたＰＺＴ膜の表面には、２０ｎｍ以上の凹凸が形成される。
【００３０】
上部電極ＵＥの材料は、例えば、Ｉｒ、酸化イリジウム（ＩｒＯ２、ＩｒＯｘ）、Ｐｔ、ＳｒＲｕＯ３、ＬａＳｒＯ３およびＳｒＲｕＯ３（以下、ＳＲＯともいう）の単層膜、あるいは、これらの積層膜からなる。本実施形態では、上部電極ＵＥの材料は、ＳＲＯおよびＩｒＯ２の積層膜からなる。尚、図面では、上部電極ＵＥの材料は省略して単層のように示されている。ＳＲＯ層の膜厚は、例えば、１０ｎｍである。ＩｒＯ２層の膜厚は、例えば、９０ｎｍである。
【００３１】
この段階では、強誘電体膜ＦＥの突部８０が上部電極ＵＥの材料にも転写されている。従って、図３では、上部電極ＵＥの材料の表面の平坦性は、強誘電体膜ＦＥの表面の平坦性と同程度である。
【００３２】
尚、周辺回路領域では、トランジスタＴｒ等の素子がシリコン基板１０上に形成された後、上部電極ＵＥの材料の形成工程までメモリ領域と同様の工程を経る。
【００３３】
次に、図３に示すように、上部電極ＵＥの材料上にハードマスク７０を形成する。ハードドマスク７０は、上部電極ＵＥのパターンに加工される。ハードマスク７０は、膜厚５５０ｎｍのＳｉＯ２および膜厚１３０ｎｍのＡｌ２Ｏ３からなる積層膜である。ここで、Ａｌ２Ｏ３膜は、例えば、プラズマＴＥＯＳ(Tetraethoxysilane)法によってＳｉＯ２を形成する時に発生する水素から強誘電体キャパシタＦＣを保護するために設けられている。ハードマスク７０は、ＳｉＯｘ（例えばＳｉＯ２）、ＡｌｘＯｙ（例えばＡｌ２Ｏ３）、ＳｉＡｌｘＯｙ（例えば、ＳｉＡｌＯ）、（ＺｒＯｘ（例えばＺｒＯ２）、ＳｉｘＮｙ（例えばＳｉ３Ｎ４）、ＴｉＡｌｘＮｙ（ 例えば、ＴｉＡｌ０．５Ｎ０．５) の単層膜、あるいは、これらを組み合わせた積層膜からなる。
【００３４】
尚、周辺回路領域では、ハードマスク７０は総て除去される。これにより、次の、強誘電体キャパシタＦＣの加工工程において、周辺回路領域における上部電極ＵＥ、強誘電体膜ＦＥ、下部電極ＬＥおよび水素バリア膜５０は総て除去される。
【００３５】
次に、ハードマスク７０をマスクとして用いて、高温ＲＩＥ（Reactive Ion Etching）法で、上部電極ＵＥの材料、強誘電体膜ＦＥおよび下部電極ＬＥの材料をエッチングする。ＲＩＥの温度は、例えば、約３５０度である。これにより、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥは、強誘電体キャパシタＦＣのパターンに加工される。下部電極ＬＥの材料をエッチングするときに、その材料であるＩｒがハードマスク７０の側面および上部電極ＵＥの側面に付着する。主としてＩｒからなる側壁残渣がフェンス９０として上部電極ＵＥの側面に残る。
【００３６】
図７は、強誘電体キャパシタの側面のテーパー角度θとフェンスの高さｈとの関係を示すグラフである。図７を参照して、強誘電体キャパシタの側面のテーパー角度θとフェンスの高さｈとの関係を説明する。フェンスの高さｈは、上部電極ＵＥの上面（突部８０の底面）からの高さを示す。ここで、ハードマスク７０は、膜厚５５０ｎｍのＳｉＯ２および膜厚１３０ｎｍのＡｌ２Ｏ３からなる積層膜であった。上部電極ＵＥは、膜厚９０ｎｍのＩｒＯ２膜であった。強誘電体膜ＦＥは、膜厚１００ｎｍのＰＺＴ膜であった。下部電極ＬＥは、膜厚１２０ｎｍのＩｒ膜であった。さらに、バリア膜５０は、膜厚３０ｎｍのＴｉＡｌＮ膜であった。ＲＩＥは、３５０度以上の温度の雰囲気中で処理された。ＲＩＥの温度を変更することによって、テーパー角度θを調節することができる。ＲＩＥの温度が３５０度のときにデーパー角度θは、約７５度以上になる。このグラフから分かるように、テーパー角度θが約７５度を超えると、フェンス９０の高さｈが顕著に大きくなる。即ち、従来の技術では、強誘電体キャパシタＦＣの側面のテーパー角度θが約７５度を超えると、強誘電体キャパシタにおけるリーク電流が大きくなる可能性が高い。
【００３７】
図５を参照して、本実施形態による強誘電体メモリの製造方法の説明に戻る。
【００３８】
強誘電体キャパシタＦＣの形成後、水素バリア膜６０を堆積する。水素バリア膜６０は、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌｘＯｙ（例えば、Ａｌ２Ｏ３）、ＳｉＡｌｘＯｙ（例えば、ＳｉＡｌＯ）、ＺｒＯｘ（例えば、ＺｒＯ２）、ＳｉｘＮｙ（例えば、Ｓｉ３Ｎ４）の単層膜、あるいは、これらを組み合わせた積層膜からなる。
【００３９】
さらに、水素バリア膜６０上に層間絶縁膜ＩＬＤ２を堆積する。
【００４０】
次に、図６に示すように、ＣＭＰ法を用いて、層間絶縁膜ＩＬＤ２、上部電極ＵＥ、水素バリア膜６０およびフェンス９０を研磨する。このとき、上部電極ＵＥの上面にある突部８１が無くなり、上部電極ＵＥが平坦になるまで研磨する。これと同時に、水素バリア膜６０およびフェンス９０も、ＣＭＰにより、平坦化された上部電極ＵＥの上面と同じ高さレベルまで研磨される。このように、フェンス９０は上部電極ＵＥの突部８１とともに研磨されるので、図４に示す段階でフェンス９０は高く形成されても差し支えない。即ち、本実施形態による強誘電体メモリでは、強誘電体キャパシタＦＣの側面のテーパー角度θを７５度〜９０度にすることができる。これにより、強誘電体メモリをさらに微細化することができる。
【００４１】
また、上部電極ＵＥの上面をＣＭＰで平坦化するため、上部電極ＵＥの上部のエッジが丸まらず、角張った状態を維持することができる。これにより、強誘電体キャパシタＦＣのサイズを均一にすることができる。強誘電体キャパシタＦＣのサイズを均一化すると、“１”と”０“との信号量のばらつきが小さくなる。
【００４２】
尚、周辺回路領域では、層間絶縁膜ＩＬＤ２の研磨後、図２に示すコンタクトＣＮＴが形成される。
【００４３】
次に、図２に示すように、ローカル配線ＬＩＣの材料を上部電極ＵＥ上に直接堆積する。ローカル配線ＬＩＣの材料は、例えば、ＴｉＮ膜、ＡｌＣｕ膜およびＴｉＮ膜の３層膜、あるいは、ＴｉＡｌＮ膜、ＡｌＣｕ膜およびＴｉＡｌＮ膜の３層膜であってもよい。ローカル配線ＬＩＣの材料をＲＩＥで加工することによって、ローカル配線ＬＩＣを形成する。尚、ローカル配線ＬＩＣは、加工後、上部電極ＵＥの上面全体を被覆する。
【００４４】
上部電極ＵＥの上面上には水素バリア膜６０が設けられていないが、ローカル配線ＬＩＣ内のＴｉＮ膜またはＴｉＡｌＮ膜が水素をブロックする。よって、ローカル配線ＬＩＣが上部電極ＵＥの上面全体を被覆することによって、強誘電体キャパシタＦＣの特性は良好に維持される。
【００４５】
尚、周辺回路領域では、配線ＩＣは、ローカル配線ＬＩＣと同時に層間絶縁膜ＩＬＤ２上に形成される。
【００４６】
その後、図１に示す層間絶縁膜ＩＬＤ３がローカル配線ＬＩＣおよび層間絶縁膜ＩＬＤ２上に形成され、第２層目のメタル配線Ｍ２が層間絶縁膜ＩＬＤ３上に形成される。これにより、本実施形態による強誘電体メモリが完成する。
【００４７】
本実施形態によれば、上部電極ＵＥ上の突部８１およびフェンス９０が、ＣＭＰ法によって、上部電極ＵＥ等とともに研磨される。これにより、上部電極ＵＥの上面が平坦化されるとともに、フェンス９０が上部電極ＵＥの上面と同じ高さレベルまで削られる。よって、強誘電体キャパシタＦＣの側面のテーパー角度θを７５度以上に急峻にし、強誘電体キャパシタＦＣのサイズを微細化することができる。
【００４８】
また、強誘電体膜ＦＥは、ＣＶＤ法によって形成されているため良質ではあるが、その上面に突部８０を有する。しかし、上部電極ＵＥの上面が平坦化されているので、強誘電体膜厚ＦＥ自体の上面の凹凸は問題とならない。
【００４９】
一方、上部電極ＵＥの上面がＣＭＰで研磨されるため、水素バリア膜６０を上部電極ＵＥ上に残すことはできない。しかし、水素をブロックするＴｉＮ膜またはＴｉＡｌＮ膜を含むローカル配線ＬＩＣが上部電極ＵＥの上面全面を被覆するため、強誘電体キャパシタＦＣを水素から保護することができる。
【００５０】
（第２の実施形態）
図８は、本発明に係る実施形態に従った強誘電体メモリの構成を示す断面図である。第２の実施形態では、上部電極ＵＥの側面および強誘電体膜ＦＥの側面の一部に、フェンス９０および水素バリア膜６０だけでなく、ハードマスク９５が残存している。ハードマスク９５は、フェンス９０と水素バリア膜６０との間に形成されている。即ち、ハードマスク９５は、上部電極ＵＥの側面にフェンスを介して形成されており、水素バリア膜６０は、上部電極ＵＥの側面にフェンス９０およびハードマスク９５を介して形成されている。また、ハードマスク９５が残存している部分には、段差が強誘電体膜ＦＥの側面に形成されている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５１】
尚、第２の実施形態の周辺回路領域は、第１の実施形態のそれと同様であるので、その図示を省略する。
【００５２】
図９〜図１２は、第２の実施形態による強誘電体メモリの製造方法を示す断面図である。第２の実施形態の製造方法は、図３のハードマスク７０の形成までは、第１の実施形態の製造方法と同様でよい。第２の実施形態では、便宜的に、７０を第１のハードマスクと呼ぶ。第１のハードマスク７０の材料およびサイズは、第１の実施形態におけるハードマスク７０のそれらと同様でよい。
【００５３】
次に、図９に示すように、第１のハードマスク７０をマスクとして用いて、高温ＲＩＥ法で、上部電極ＵＥの材料および強誘電体膜ＦＥの上部をエッチングする。ＲＩＥの温度は、例えば、約３５０度である。また、上部電極ＵＥおよび強誘電体膜ＦＥの側面のテーパー角度は、７５度以上に急峻に形成される。ＲＩＥは、強誘電体膜ＦＥの途中で停止させる。
【００５４】
このとき、下部電極ＬＥの材料は、まだエッチングされていない。しかし、テーパー角度が急峻であるため、上部電極ＵＥおよび強誘電体膜ＦＥのエッチング残渣がフェンス９０として上部電極ＵＥの側面および第１のハードマスク７０の側面に形成される。
【００５５】
次に、図１０に示すように、第２のハードマスク７２の材料をフェンス９０、強誘電体膜ＦＥおよび第１のハードマスク７０上に堆積する。第２のハードマスク７２の材料は、第１のハードマスク７０と同様に、ＳｉＯｘ（例えばＳｉＯ２）、ＡｌｘＯｙ（例えばＡｌ２Ｏ３）、ＳｉＡｌｘＯｙ（例えば、ＳｉＡｌＯ）、（ＺｒＯｘ（例えばＺｒＯ２）、ＳｉｘＮｙ（例えばＳｉ３Ｎ４）、ＴｉＡｌｘＮｙ（ 例えば、ＴｉＡｌ０．５Ｎ０．５) の単層膜、あるいは、これらを組み合わせた積層膜からなる。
【００５６】
次に、図１１に示すように、第２のハードマスク７２をＲＩＥでエッチングバックする。これにより、フェンス９０（上部電極ＵＥの側面および第１のハードマスク７０の側面）上に第２のハードマスク７２を残置させる。第２のハードマスク７２は、第１のハードマスク７０の上面上にも残存してよい。
【００５７】
次に、図１２に示すように、第２のハードマスク７２（および第１のハードマスク７０）をマスクとして用いて、高温ＲＩＥ法で、強誘電体膜ＦＥの下部および下部電極ＬＥをエッチングする。ＲＩＥの温度は、例えば、約３５０度である。これにより、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥは、強誘電体キャパシタＦＣのパターンに加工される。下部電極ＬＥの材料をエッチングするときに、その材料であるイリジウムが第２のハードマスク７２の側面に付着する。第２のハードマスク７２およびフェンス９０があるため、下部電極ＬＥからのイリジウムは、上部電極ＵＥの側面に直に付着することはない。従って、第３の実施形態は、強誘電体キャパシタＦＣのリーク電流が流れる危険性をさらに抑制することができる。強誘電体キャパシタＦＣの側面のテーパー角度は、７５度以上に急峻に形成される。これにより、第１の実施形態と同様の効果を得ることができる。
【００５８】
その後、第２の実施形態による製造方法は、水素バリア膜６０の形成以降の工程は、第１の実施形態の図５、図６、図１および図２を参照して説明した工程と同様である。これにより、第２の実施形態による強誘電体メモリが完成する。
【００５９】
第３の実施形態は、上記効果の他に、第１の実施形態と同様の効果を得ることができる。
【００６０】
（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図である。第３の実施形態は、第１の水素バリア膜６０とは別個の第２の水素バリア膜６２と、上部電極ＵＥとローカル配線ＬＩＣとの間を接続するコンタクトプラグ４５とを備えている。第３の実施形態のその他の構成は、第１の実施形態と同様でよい。尚、第１の水素バリア膜６０は、第１の実施形態における水素バリア膜６０と同じ構成でよい。
【００６１】
第３の実施形態の製造方法を説明する。図３〜図６を参照して説明した工程を経る。図１３に示すように、平坦化された層間絶縁膜ＩＬＤ２および上部電極ＵＥ上に第２の水素バリア膜６２を形成する。第２の水素バリア膜６２の材料は、例えば、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌｘＯｙ（例えば、Ａｌ２Ｏ３）、ＳｉＡｌｘＯｙ（例えば、ＳｉＡｌＯ）、ＺｒＯｘ（例えば、ＺｒＯ２）、ＳｉｘＮｙ（例えば、Ｓｉ３Ｎ４）の単層膜、あるいは、これらを組み合わせた積層膜からなる。
【００６２】
次に、第２の水素バリア膜６２上に層間絶縁膜ＩＬＤ３を堆積する。層間絶縁膜ＩＬＤ３は、例えば、膜厚２００ｎｍのプラズマＴＥＯＳである。次に、層間絶縁膜ＩＬＤ３および第２の水素バリア膜６２を貫通して、上部電極ＵＥに接触するようにコンタクトホールを形成する。このコンタクトホールにタングステンまたはアルミニウムを充填することによって、第２の水素バリア膜６２を貫通して上部電極ＵＥに接触するコンタクトプラグ４５が形成される。ＭＯ−ＣＶＤによりタングステンを充填する場合、水素が発生する。したがって、タングステンを充填する場合には、ＭＯ−ＣＶＤの前に、コンタクトホール内に水素バリア膜として薄いＮｂＮ膜またはＴｉＮ膜を形成する。
【００６３】
その後、第１の実施形態と同様にローカル配線ＬＩＣ等を形成することによって、第３の実施形態による強誘電体メモリが完成する。
【００６４】
第３の実施形態では、上部電極ＵＥの上面および層間絶縁膜ＩＬＤ２の上面が第２の水素バリア膜６２で被覆されている。これにより、上部電極ＵＥの上面からの水素の侵入をブロックすることができる。第３の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００６５】
第３の実施形態の第２の水素バリア膜６２およびコンタクトプラグ４５を第２の実施形態に追加することは可能である。第２の実施形態と第３の実施形態とを組み合わせることによって、両者の効果を共に得ることができる。
【００６６】
第１から第３の実施形態は、それぞれ上述のＴＣ並列ユニット直列接続型強誘電体メモリに適用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す概略的な断面図。
【図２】図１に示す強誘電体メモリのメモリ領域の構成をより詳細に示す断面図および周辺回路領域の一部を示す断面図。
【図３】第１の実施形態による強誘電体メモリの製造方法を示す断面図。
【図４】図３に続く、強誘電体メモリの製造方法を示す断面図。
【図５】図４に続く、強誘電体メモリの製造方法を示す断面図。
【図６】図５に続く、強誘電体メモリの製造方法を示す断面図。
【図７】強誘電体キャパシタの側面のテーパー角度θとフェンスの高さｈとの関係を示すグラフ。
【図８】本発明に係る実施形態に従った強誘電体メモリの構成を示す断面図。
【図９】第２の実施形態による強誘電体メモリの製造方法を示す断面図。
【図１０】図９に続く、強誘電体メモリの製造方法を示す断面図。
【図１１】図１０に続く、強誘電体メモリの製造方法を示す断面図。
【図１２】図１１に続く、強誘電体メモリの製造方法を示す断面図。
【図１３】本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図。
【符号の説明】
【００６８】
１０…シリコン基板、ＳＴ…スイッチングトランジスタ、４０…タングステンプラグ、５０…ＴｉＡｌＮ膜、６０…水素バリア膜、ＦＣ…強誘電体キャパシタ、ＬＥ…下部電極、ＦＥ…強誘電体膜、ＵＥ…上部電極、８０…突部、９０…フェンス、ＬＩＣ…ローカル配線、ＩＬＤ１〜ＩＬＤ３…層間絶縁膜
【図１】
2010157560.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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