(57)【要約】      （修正有）【課題】タングステン等のＣＭＰ（化学機械研磨）後、エロージョン量をモニタリングできるパターンを提示する。【解決手段】ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時に発生するエロージョンレベルを評価する。前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加するため、エロージョン量は特定のサイズにおいて飽和になるのかをモニタリングする。また前記配列の間で影響を受けるスペースの長さをモニタリングする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時発生するエロージョンレベルを評価することを特徴とする半導体素子の製造方法。
【請求項２】
前記ホールアレイサイズによる影響は、ホールアレイサイズに応じて増加することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加し、エロージョン量は特定のサイズにおいて飽和になるのかをモニタリングすることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記配列間スペースと反比例してエロージョンが発生することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記配列の間で影響を受けるスペースの長さをモニタリングすることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記ホールアレイサイズによる影響は、ホールアレイサイズに応じて増加することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加し、エロージョン量は特定のサイズにおいて飽和になるのかをモニタリングすることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記配列間スペースと反比例してエロージョンが発生することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項９】
前記配列の間で影響を受けるスペースの長さをモニタリングすることを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子には、トランジスタの駆動のために、電子を伝達できるメタル配線とプラグが必要である。この中、プラグは、タングステン（Ｗ）を充填した後Ｗ ＣＭＰ、またはデュアルダマシン法を利用して形成する。
【０００３】
一方、タングステンを充填した後ＣＭＰによりプラグを形成する場合、ＣＭＰによってディッシング・エロージョン（Dishing・Erosion）が発生する。ディッシングはプラグと配線間のノンコンタクトのことを指し、エロージョンはプラグノンオープン（plug not-open）の不良のことを指す。ディッシングは、２段階のＷ ＣＭＰ、または選択比が低いスラリーを利用して減少させることができるが、エロージョンの場合はそのレベルを評価するのが難しい。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、タングステン等のＣＭＰ後、エロージョンをモニタリングできるパターンを提示して、タングステン等のＣＭＰ時に発生するエロージョン量を把握し、後工程の安全性を高めることができる半導体素子の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明による半導体素子の製造方法は、ホールアレイサイズスプリット（Split）ａと配列間スペースの長さスプリット（Split）ｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時に発生するエロージョンレベルを評価することを特徴とする。
【発明の効果】
【０００６】
本発明による半導体素子の製造方法によれば、プラグアレイのサイズと配列間スペースの長さに応じたエロージョンを評価することで、タングステン等のＣＭＰ後、エロージョンをモニタリングできるパターンを提示して、タングステン等のＣＭＰ時に発生するエロージョン量を把握し、後工程の安全性を高めることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明による半導体素子の製造方法を例示する図面である。
【図２】本発明による半導体素子の製造方法を例示する図面である。
【図３】本発明による半導体素子の製造方法を例示する図面である。
【図４】本発明による半導体素子の製造方法を例示する図面である。
【発明を実施するための形態】
【０００８】
以下、本発明による半導体素子の製造方法を図面を参照しながら詳しく説明する。
【０００９】
実施例の説明において、各層の「上及び下」に形成されると記載される場合、上及び下は直接、または他の層を介在して形成されるものを皆含む。
【００１０】
（実施例）
本実施例による半導体素子の製造方法は、ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時に発生するエロージョンレベル（Erosion level）を評価することを特徴とする。
【００１１】
また、本実施例では、前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加することを特徴とする。
【００１２】
また、本実施例では、前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加し、エロージョン量（Erosion amount）は特定のサイズにおいて飽和（saturation）になるのかをモニタリングすることを特徴とする。
【００１３】
また、本実施例は、前記配列間スペースと反比例してエロージョンが発生することを特徴とする。
【００１４】
また、本実施例は、前記配列の間で影響を受けるスペースの長さをモニタリングすることを特徴とする。
【００１５】
本実施例では、プラグの材料としてタングステンを挙げているが、これに限定されるものではない。また、本発明では、プラグ形成のための平坦化方法としてＣＭＰを挙げているが、これに限定されるものではない。
【００１６】
本実施例で、プラグを形成するためには、ホールパターンを形成した後、バリア金属層を蒸着し、タングステン（Ｗ）等をＣＶＤ等の方法でホール（hole）内に充填する。
【００１７】
その後、残りのバルクタングステン等を除去するために、ＣＭＰを行う。Ｗ ＣＭＰ時に伴う副作用としては、ディッシングとエロージョンがある。
【００１８】
本実施例は、エロージョンモニタリング用パターンを提示することを目的とする。エロージョンはプラグがある酸化膜において発生するが、発生に影響を与えるレベルは次のとおりである。
【００１９】
最も多く影響を与える因子はプラグを形成するホールの局所密度（local density）であり、二番目はプラグ領域の広さであり、三番目はプラグ領域間のスペースである。
【００２０】
このような三つの因子を考慮してモニタリングパターンを提案する。
【００２１】
一番目の因子はデザインルールによって調節が難しい因子である。一般的に１３０ｎｍ（技術）では、ホールサイズは０.１６μｍ、ホール間距離は０.２μｍと規定している。
【００２２】
図１のように、ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定して、図２のように、モニタリングパターンを形成する。
【００２３】
ホールアレイサイズによる影響は、図３のように、ホールアレイサイズに応じて増加することが分かる。図３に現れているように、エロージョン量はどの特定のサイズにおいて飽和になるのかをモニタリングすることができる。
【００２４】
配列間スペースの長さは図４で確認できる。図４のように、配列間スペースと反比例してエロージョンが発生する。本実施例は、配列間スペースの長さに応じたエロージョンをモニタリングする。
【００２５】
上記のようなモニタリングパターンを利用して、Ｗ ＣＭＰ時に発生するエロージョンレベルを評価することができ、後工程の不良を予防することができる。
【００２６】
本実施例による半導体素子の製造方法によれば、プラグアレイのサイズと配列間スペースの長さに応じたエロージョンを評価することで、タングステン等のＣＭＰ後、エロージョンをモニタリングできるパターンを提示して、タングステン等のＣＭＰ時に発生するエロージョン量を把握し、後工程の安全性を高めることができる。
【００２７】
本発明は、記載の実施例及び図面によって限定されるものではなく、添付の特許請求の範囲内で様々な他の実施例が可能である。
【符号の説明】
【００２８】
ａ，ｂ  スプリット。
【図１】
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【図２】
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【図３】
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【図４】
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