(57)【要約】【課題】動作中に動作モードの設定の変更が可能であり、モード設定のための専用の端子を必要としない半導体集積デバイスを提供する。【解決手段】動作タイミングを制御するためのクロック信号を入出力するワードクロック線１０１ａ、ビットクロック線１０１ｂと、クロック信号に基づいて動作することによって処理する原因を示すデータ、またはクロック信号に基づいて動作することによって処理された結果を示すデータを間欠的に入出力するデータ線１０１ｃと、データ線１０１ｃからデータが出力されない期間、データ線１０１ｃから信号を取得するフリップフロップ回路１０２と、フリップフロップ回路１０２によってサンプリングされた信号によって自デバイスの動作モードを設定するモード設定回路１０３によって半導体集積デバイスを構成する。【選択図】  図１
2010233100.tif 000002
【特許請求の範囲】
【請求項１】
動作タイミングを制御するためのクロック信号を入出力するクロック信号線と、
前記クロック信号に基づいて動作することによって処理する原因を示す原因データを間欠的に入力する、または、前記クロック信号に基づいて動作することによって処理された結果を示す結果データを間欠的に出力するデータ線と、
前記データ線から結果データが入出力されない期間、前記データ線から信号を取得するサンプリング回路と、
前記サンプリング回路によってサンプリングされた信号によって自デバイスの動作モードを設定する動作モード設定手段と、
を備えることを特徴とする半導体集積デバイス。
【請求項２】
前記データ線にかかる電位を少なくとも２通りの値のいずれかに選択的に固定する電位固定回路を備え、
前記サンプリング回路は、
前記電位固定回路によって固定された電位を前記データ線からサンプリングすることを特徴とする請求項１に記載の半導体集積デバイス。
【請求項３】
前記クロック信号がワードクロックを含み、
前記サンプリング回路は、前記ワードクロックの立ち上がり、または立ち下がりに基づくタイミングで前記データ線から信号を取得することを特徴とする請求項１に記載の半導体集積デバイス。
【請求項４】
前記クロック信号がビットクロックを含み、
前記サンプリング回路は、前記ビットクロックの立ち上がり、または立ち下がりに基づくタイミングで前記データ線から信号を取得することを特徴とする請求項１に記載の半導体集積デバイス。
【請求項５】
前記電位固定回路は、
前記データ線をプルアップまたはプルダウンするための抵抗素子を含むことを特徴とする請求項１から３のいずれか１項に記載の半導体集積デバイス。
【請求項６】
前記動作モード設定手段は、
既に設定されている動作モードを解除するリセットモードを含む動作モードを設定することを特徴とする請求項１から４のいずれか１項に記載の半導体集積デバイス。
【請求項７】
前記データ線によって入出力されるデータが、オーディオ機器との間で入出力されるオーディオデータであることを特徴とする請求項１から６のいずれか１項に記載の半導体集積デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積デバイスに関する。
【背景技術】
【０００２】
半導体集積デバイスには、様々な機能や動作モードを付加することも要求されている。しかし、半導体集積デバイスは、通常プラスチックやセラミックのパッケージにモールドされ、外部から電力の供給を受け、また信号を出力する端子を有している。デバイスは、このような端子の数が多いほど実装面積が大きくなる。
また、パッケージも大型化し、パッケージにかかるコストも高まることになる。このため、半導体集積デバイスにあっては、端子の数をより少なくすることが望ましいとされている。このため、半導体集積デバイスには、機能の多様化と端子数の低減という、互いに相反する要求がなされている。
【０００３】
以下、半導体集積デバイスに必要とされる端子の数を、具体的な例を挙げて説明する。例えば、デジタルオーディオ用のＡ／Ｄコンバータでは、デルタシグマ型Ａ／Ｄコンバータと呼ばれるデバイスが最も一般的に使用されている。デルタシグマ型Ａ／Ｄコンバータは、入力されたアナログ信号をデルタシグマモジュレータと呼ばれる変調器で高速に少ビットのデジタル信号に変換し、後続するデジタルフィルタでワードレートの多い多ビットデジタルオーディオデータを作り、出力する。出力される信号は、１６ビットや２４ビットの４４．１ＫＨｚ、あるいは４８ＫＨｚの信号である。
【０００４】
多くの半導体集積デバイスにおいて、シリアルでデータ線を介してデータが出力される。出力されるデータは、ワード単位がどの部分であるかを指示するためのワードクロック信号と、ビット単位がどの部分であるかを指示するためのビットクロック信号に同期して出力がなされる。したがって、このような半導体集積デバイスでは、データを伝送するデータ線と、ワードクロック信号を伝送するワードクロック線と、ビットクロック信号を伝送するビットクロック線と、を含むデジタルオーディオインターフェースが必要になる。
【０００５】
一方、オーディオ用ＡＤコンバータの端子数の少ない製品の公知例としては、米国シーラスロジック社のＣＳ５５３０（製品名）という半導体集積デバイスがある。この半導体集積デバイスは、端子として正電源ピン（ＶＤ＋）、グランドピン（ＡＧＮＤ）、アナログ入力ピンが２ピン（ＡＩＮＬ、ＡＩＮＲ）、マスタークロックピン（ＭＣＬＫ）、ビットクロックピン（ＳＣＬＫ）、ワードクロックピン（ＬＲＣＫ）、データ出力ピン（ＳＤＡＴＡ）の合計８端子を有している。
【０００６】
ＣＳ５５３０では、複数の動作モードを設定するための端子がないため、次のようにして複数の動作モードを設定することを可能にしている。
すなわち、ＣＳ５５３０は、ＳＤＡＴＡと呼ばれるデータ線に接続する端子を有している。そして、このデータ線が抵抗素子によりプルダウンされているか否かを最初のパワーアップ時に検出する。データ線がプルダウンされているか否かにより、半導体集積デバイスの動作モードが、マスタモード、スレーブモードのいずれかに設定される。このような設定については、非特許文献１に記載されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】シーラスロジック社  ＣＳ５３３０Ａ／３１Ａ  データシートＤＳ１３８Ｆ５  Ａｐｒｉｌ‘０６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のシーラス社デバイスではパワーアップ時にモード設定が決定されるために、動作中に異なる動作モードに変更できない。本発明は、このような点に鑑みてなされたものであって、動作中に動作モードの設定の変更が可能であり、モード設定のための専用の端子を必要としない半導体集積デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の請求項１記載の半導体集積デバイスは、動作タイミングを制御するためのクロック信号を入出力するクロック信号線（例えば図１に示したワードクロック線１０１ａ、ビットクロック線１０１ｂ）と、前記クロック信号に基づいて動作することによって処理する原因を示す原因データを間欠的に入力する、または前記クロック信号に基づいて動作することによって処理された結果を示すデータを間欠的に出力するデータ線（例えば図１に示したデータ線１０１ｃ）と、前記データ線からデータが入出力されない期間、前記データ線から信号を取得するサンプリング回路（例えば図１に示したフリップフロップ回路１０２）と、前記サンプリング回路によってサンプリングされた信号によって自デバイスの動作モードを設定する動作モード設定手段（例えば図１に示したモード設定回路）と、を備えることを特徴とする。
【００１０】
本発明の請求項２に記載の半導体集積デバイスは、請求項１において、前記データ線にかかる電位を少なくとも２通りの値のいずれかに選択的に固定する電位固定回路を備え、前記サンプリング回路は、前記電位固定回路によって固定された電位を前記データ線からサンプリングすることを特徴とする。
本発明の請求項３に記載の半導体集積デバイスは、請求項１または２において、前記クロック信号がワードクロックを含み、前記サンプリング回路は、前記ワードクロックの立ち上がり、または立ち下がりのタイミングに基づいて前記データ線から信号を取得することを特徴とする。
【００１１】
本発明の請求項４に記載の半導体集積デバイスは、請求項１または２において、前記クロック信号がビットクロックを含み、前記サンプリング回路は、前記ビットクロックの立ち上がり、または立ち下がりのタイミングに基づいて前記データ線から信号を取得することを特徴とする。
本発明の請求項５に記載の半導体集積デバイスは、請求項１から５のいずれか１項において、前記電位固定回路が、前記データ線をプルアップまたはプルダウンするための抵抗素子（例えば図１に示した抵抗素子１０４）を含むことを特徴とする。
【００１２】
請求項６に記載の半導体集積デバイスは、請求項１から４のいずれか１項において、前記動作モード設定手段が、既に設定されている動作モードを解除するリセットモードを含む動作モードを設定することを特徴とする。
請求項７に記載の半導体集積デバイスは、請求項１から６のいずれか１項において、前記データ線によって入出力されるデータが、オーディオ機器との間で入出力されるオーディオデータであることを特徴とする。
【発明の効果】
【００１３】
本発明の請求項１記載の半導体集積デバイスは、データ線におけるデータが入出力されない期間を使って動作モード用の信号を生成、取得することができる。このため、動作モード設定用の専用の端子を設ける必要がなく、また、半導体集積デバイスの動作の途中でモードを設定することができる。
本発明の請求項２に記載の半導体集積デバイスは、データ線にかかる電位を少なくとも２通りの値に選択的に固定できるので、この電位を使って動作モードを適正に区別することができる。
【００１４】
本発明の請求項３に記載の半導体集積デバイスは、ワードクロックの立ち上がり、または立ち下がりのタイミングに基づいてデータ線から信号を取得することができる。このため、ワードクロックの立ち上がりまたは立ち下がりに応じたデータの入出力タイミングを確実に外して信号を取得することができる。
本発明の請求項４に記載の半導体集積デバイスは、ビットクロックの立ち上がり、または立ち下がりのタイミングに基づいてデータ線から信号を取得することができる。このため、ワード線の立ち上がり、立ち下がりよりも細かにデータ線から信号を取得するタイミングを設定することができる。
【００１５】
本発明の請求項５に記載の半導体集積デバイスは、電位固定回路を比較的簡易に構成することができる。
本発明の請求項６に記載の半導体集積デバイスは、データ線を使って動作モードのセット及びそのリセットをすることができる。このため、設定した動作モードをリセットするための端子を専用に設ける必要をなくし、半導体集積デバイスの端子数を低減することができる。
本発明の請求項７に記載の半導体集積デバイスは、オーディオ機器に適用することができる。このため、音楽や音声の録音中または再生中であっても動作モードの設定を変更することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態１の半導体集積デバイスを説明するための回路図である。
【図２】図１に示したサンプリングのタイミングを説明するための図である。
【図３】実施形態２の半導体集積デバイスを説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、図を参照して本発明に係る半導体集積デバイスの実施形態１、実施形態２について説明する。
（実施形態１）
図１は、本発明の実施形態１の半導体集積デバイスを説明するための回路図である。実施形態１の半導体集積デバイス１は、ワードクロック線１０１ａ、ビットクロック線１０１ｂ、データ線１０１ｃを含むデジタルオーディオインターフェース１０１と、フリップフロップ回路１０２と、モード設定回路１０３を備えている。
【００１８】
ワードクロック線１０１ａ、ビットクロック線１０１ｂは、半導体集積デバイス１の外部から、それぞれワードクロック、ビットクロックを入力する。半導体集積デバイス１は、ワードクロック、ビットクロックにしたがって動作し、所定の処理を実行する。処理の結果得られた情報を示すデータは、データ線１０１ｃから半導体集積デバイス１の外部に出力される。ワードクロック線１０１ａ、ビットクロック線１０１ｂ、データ線１０１ｃには各々バッファ１０５が備えられている。
【００１９】
なお、実施形態１では、半導体集積デバイス１がデジタルオーディオに関する処理を実行する。そして、このような処理によって得られた出力データをオーディオデータと記す。また、データ線１０１ｃから得られる信号のうち、オーディオデータを除くものを出力データと記すものとする。
データ線１０１ｃは、半導体集積デバイス１の外部において抵抗素子１０４と接続されていて、抵抗素子１０４を通して確実に信号のｈｉｇｈレベルに接続（プルアップ）、またはＬｏｗレベルに接続される（プルダウン）。このような抵抗素子１０４は、プルアップ抵抗及びプルダウン抵抗として機能する。
【００２０】
また、実施形態１では、データ線１０１ｃの出力データをサンプリングし、データ線１０１ｃからサンプリング信号を得るフリップフロップ回路１０２を備えている。フリップフロップ回路１０２は、サンプリング信号をモード設定回路１０３に出力する。モード設定回路１０３は、入力されたサンプリング信号に応じてモード設定信号を出力する。半導体集積デバイスは、モード設定信号に応じたモードにより動作する。
【００２１】
実施形態１では、フリップフロップ回路１０２が、ワードクロック線１０１ａによって入力されるワードクロックの立下りのタイミングで出力データをサンプリングするものとする。このようすることにより、実施形態１は、オーディオデータがデータ線１０１ｃから出力されないタイミング、つまり半導体集積デバイスが非駆動状態となる期間に出力データをサンプリングすることになる。
【００２２】
図２は、上記したサンプリングのタイミングを説明するための図であって、ワードクロック信号、ビットクロック信号、出力データと、モードの設定タイミングを示している。図示した例では、データ線１０１ｃから、ＬチャンネルとＲチャンネルのステレオ形式でオーディオデータが出力されている。このオーディオデータは、いずれも１６ビットである。
【００２３】
ワードクロック信号には、Ｈ区間、Ｌ区間が存在する。Ｈ区間を図２中に「Ｈ」、Ｌ区間を図中に「Ｌ」と記す。ビットクロックは、ワードクロックよりも高周波数の信号であって、一般的にはワードクロックの６４倍の周波数を持っている。オーディオデータは、ワードクロックのＨ区間、Ｌ区間の各々に、ビットクロックの立下りに基づくタイミングで１ビットずつ出力される。このため、それぞれＨ区間、Ｌ区間には、３２周期のビットクロック信号が出力される。
【００２４】
図示するように、実施形態１では、ワードクロックのＨ区間において、Ｌチャンネルから１６個のビットクロックに合わせてオーディオデータが出力される。オーディオデータのうち、Ｈ区間の開始直後に出力されるビットクロック（先頭のビットクロック）に合わせて出力されるオーディオデータＬ15をＭＳＢビット、最後に出力されるオーディオデータＬ0をＬＳＢビットと記す。ＬＳＢビットのオーディオデータＬ0の出力後、次の１６ビットのビットクロックが出力される間、半導体集積デバイスは駆動しない。実施形態１では、駆動しない期間を非駆動区間といい、この状態を非駆動状態と記す。
【００２５】
同様に、ワードクロックのＬ区間において、Ｒチャンネルから１６個のビットクロックに合わせてオーディオデータが出力される。オーディオデータのうち、Ｌ区間の開始直後に出力されるビットクロック（先頭のビットクロック）に合わせて出力されるオーディオデータＲ15をＭＳＢビット、最後に出力されるオーディオデータＲ0をＬＳＢビットと記す。ＬＳＢビットのオーディオデータＲ0の出力後、次の１６ビットのビットクロックが出力される間、半導体集積デバイスは非駆動状態となる。
【００２６】
半導体集積デバイスの非駆動期間、抵抗素子によってデータ線１０１ｃはｈｉｇｈレベルまたはＬｏｗレベルに接続される。フリップフロップ回路１０２は、このときのデータ線１０１ｃ上の信号をサンプリングし、モード設定回路１０３に出力する。モード設定回路１０３は、サンプリングされた信号のｈｉｇｈ、またはＬｏｗのレベルに応じて半導体集積デバイスの動作モードを決定する。
【００２７】
なお、実施形態１では、フリップフロップ回路１０２によるサンプリングタイミングを、ワードクロック信号の立下りに基づいて決定する。この結果、実施形態１では、図中に示した「モード設定時刻」に半導体集積デバイスのモード設定がされる。このようにすれば、図示したように、実施形態１は、確実に非稼働期間にサンプリングを行い、正しくモード判定をすることができる。
このような実施形態１によれば、抵抗素子１０４によって与えられる抵抗値をｈｉｇｈ、Ｌｏｗの２通りのレベルに固定することにより、半導体集積デバイスは２種類の動作モードを設定することが可能となる。
【００２８】
（実施形態２）
次に、本発明の実施形態２について説明する。なお、実施形態２の回路構成は、実施形態１において説明した図１の構成と同様であるから、図示及び説明を省くものとする。
図３は、実施形態２の半導体集積デバイスを説明するためのタイミングチャートである。実施形態２は、図１に示した抵抗素子１０４の接続先（終端先）をワードクロックの区間によらずダイナミックに変化させている。また、実施形態２では、ワードクロック信号の立下りの直前に出力されたビットクロック信号の立ち上がりに基づいてモード設定がなされている。
【００２９】
なお、実施形態２は、実施形態１と同様に、ＬチャンネルとＲチャンネルからそれぞれ１６ビットのワードクロック信号をステレオ形式で出力している。Ｌチャンネルから出力されるオーディオデータをＬデータ、Ｒチャンネルから出力されるオーディオデータをＲデータと記す。ビットクロック信号は、ワードクロック信号の６４倍の周波数を持っている。
なお、実施形態２の半導体集積デバイスは、サンプリング時に抵抗素子がプルダウン状態であれば「モード１」、サンプリング時に抵抗素子がプルアップ状態であれば「モード２」に設定されるものとする。
【００３０】
図３に示した例では、抵抗素子１０４が当初プルダウン状態になっているため、半導体集積デバイスは「モード１」に設定されている。抵抗素子は、図示したタイミングｔ1において、プルアップ状態に設定される。フリップフロップ回路は、ワードクロック信号が立ち下がる直前のビットクロック信号の立ち上がりに基づいてデータ線上の信号をサンプリングする。
【００３１】
サンプリングされた信号は、モード設定回路に送られる。モード設定回路は、送られてきたサンプリング信号に基づいて半導体集積デバイスの動作モードを「モード２」に設定する。モード設定のタイミングを、「モード設定時刻（１）」と図中に記す。
次に、抵抗素子がタイミングｔ２において再びプルダウン状態に設定されたとする。フリップフロップ回路は、次のサンプリング時にサンプリングされたデータ線上の信号をモード設定回路に出力する。モード設定回路は、送られてきたサンプリング信号に基づいて半導体集積デバイスの動作モードを再び「モード１」に設定する。モード設定のタイミングを、「モード設定時刻（２）」と図中に記す。
【００３２】
なお、実施形態２では、このような「モード２」を動作モードのリセットに使用することが可能である。このようにすれば、専用のリセットピンを用意しなくてもリセット機能を有することができるようになる。
リセット機能でとりうるモードとしては、半導体集積デバイスが、初期化される状態のモード、パワーダウンされている状態のモード、特定信号パターンを出力している状態のモード、内部回路が特定の動作あるいは停止動作となっている状態のモード、などがありうる。
【００３３】
また、設定可能なモードの種類の例として、入出力データフォアマット（ワードクロック信号に対して前詰め、あるいは後ろ詰め、Ｉ２Ｓフォアマット、ビット長など）、ＡＤコンバータＤＡコンバータなどの場合のフルスケール電圧や基本クロックに対する動作周波数あるいは入出力データレートの比、入出力データの極性、入出力チャネルの選択、デバイス内部の信号パスの選択等があり得る。
【産業上の利用可能性】
【００３４】
本発明は、動作モードの設定に使用される端子数が少なく、動作モード中に動作モードの変更が望ましい半導体集積デバイスであれば、どのような半導体集積デバイスにも適用することができる。特に、オーディオ機器においてオーディオデータを入出力する半導体集積デバイスに適用すれば、オーディオ機器の動作中に動作モードの設定変更をすることができるようになる。
【符号の説明】
【００３５】
１０１  デジタルオーディオインターフェース
１０１ａ  ワードクロック線
１０１ｂ  ビットクロック線
１０１ｃ  データ線
１０２  フリップフロップ回路
１０３  モード設定回路
１０４  抵抗素子
１０５バッファ
【図１】
2010233100.tif 000003
【図２】
2010233100.tif 000004
【図３】
2010233100.tif 000005