(57)【要約】【課題】ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。【解決手段】ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、基板にゲート金属層薄膜を堆積し、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ１と、前記ステップ１を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、ＴＦＴチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ２と、前記ステップ２を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ３と、を備える。【選択図】図６
2010157740.tif 000002
【特許請求の範囲】
【請求項１】
ゲート・ラインとデータ・ラインを備え、前記ゲート・ラインと前記データ・ラインにより画成された画素領域内に画素電極と薄膜トランジスタが形成されたＴＦＴ−ＬＣＤアレイ基板であって、
前記薄膜トランジスタにおける半導体層とオーミック接触層との間に、前記半導体層がエッチングされることを防止する阻止層が設けられ、前記オーミック接触層と前記半導体層を接触させるように阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
【請求項２】
前記半導体層はゲート絶縁層に形成され、前記オーミック接触層は前記ゲート絶縁層と、半導体層と、阻止層とに形成され、前記オーミック接触層に画素電極が設けられ、前記画素電極にドレイン電極が設けられ、ソース電極とドレイン電極との間に、ＴＦＴチャネルが形成され、前記ソース電極とデータ・ラインとは接続することを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項３】
前記ゲート絶縁層と、半導体層と、阻止層とは１回のパターニング工程で形成され、
前記オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、ＴＦＴチャネルと、データ・ラインとのパターンは、もう１回のパターニング工程で形成され、
前記画素電極と、ソース電極と、ドレイン電極と、ＴＦＴチャネルと、データ・ラインと、ゲート絶縁層とに、パッシベーション層が設けられることを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項４】
前記ゲート絶縁層と、半導体層と、阻止層とは１回のパターニング工程で形成され、
前記オーミック接触層と、画素電極と、データ・ラインとのパターンは、もう１回のパターニング工程で形成され、
前記ソース電極と、ドレイン電極と、ＴＦＴチャネルと、パッシベーション層とのパターンは、更にもう１回のパターニング工程で形成され、
前記画素電極と、ソース電極と、ドレイン電極と、データ・ラインと、ゲート絶縁層とに、パッシベーション層が設けられることを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項５】
阻止層の厚さは１００〜３００ｎｍであることを特徴とする請求項１〜４のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項６】
前記半導体層の厚さは４０〜１００ｎｍであることを特徴とする請求項５に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項７】
ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ１と、
前記ステップ１を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、ＴＦＴチャネル部分の半導体層がエッチングされることを防止するための阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ２と、
前記ステップ２を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ３と、
を備えることを特徴とするＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項８】
前記ステップ２は、
前記ステップ１を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、阻止層薄膜とを連続に堆積するステップ１２１と、
前記ステップ１２１を完成した基板にホトレジストを塗布するステップ１２２と、
ハーフトーンマスク或いはグレートーンマスクにより、阻止層のパターンが形成される領域に対応するホトレジスト完全保留領域と、前記半導体層のパターンが形成される領域以外の基板上の領域に対応するホトレジスト完全除去領域と、前記ホトレジスト完全保留領域とホトレジスト完全除去領域以外の基板上の領域に対応するホトレジスト部分的保留領域とを形成するステップ１２３と、
露出した阻止層薄膜と、半導体層薄膜とをエッチングし、半導体層のパターンを形成するステップ１２４と、
ステップ１２４を経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ１２５と、
露出した阻止層薄膜をエッチングし、半導体層薄膜を露出し、阻止層のパターンを形成するステップ１２６と、
残りのホトレジストを剥離するステップ１２７と、
を備えることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項９】
前記ステップ３は、
ステップ１２７を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、パターニング工程により、オーミック接触層と、データ・ラインと、画素電極と、ソース・ドレイン金属層とのパターンが含まれたパターンを形成するステップ１３１と、
ステップ１３１を完成した基板に、パッシベーション層薄膜を堆積し、パターニング工程により、ソース電極と、ドレイン電極と、ＴＦＴチャネルとのパターンが含まれたパターンを形成するステップ１３２と、
を備えることを特徴とする請求項８に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１０】
前記ステップ１３１は、
ステップ１２７を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積するステップ１３１ａと、
前記ステップ１３１ａを完成した基板に、ホトレジストを塗布するステップ１３１ｂと、
ハーフトーンマスク或いはグレートーンマスクにより、ソース・ドレイン金属層のパターンとデータ・ラインのパターンとが形成される領域に対応するホトレジスト完全保留領域と、画素電極のパターンが形成される領域に対応するホトレジスト部分的保留領域と、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応するホトレジスト完全除去領域とを形成するステップ１３１ｃと、
露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、データ・ラインとオーミック接触層とのパターンを形成するステップ１３１ｄと、
ステップ１３１ｄを経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ１３１ｅと、
露出したソース・ドレイン金属層薄膜をエッチングし、透明導電層薄膜を露出し、画素電極のパターンを形成するステップ１３１ｆと、
残りのホトレジストを剥離するステップ１３１ｇと、
を備えることを特徴とする請求項９に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１１】
前記ステップ１３２は、
ステップ１３１ｇを完成した基板に、パッシベーション層薄膜を堆積するステップ１３２ａと、
ステップ１３２ａを完成した基板に、ホトレジストを堆積するステップ１３２ｂと、
一般的なマスクでＴＦＴチャネルのパターンの所在領域にあるホトレジストを完全に露光するステップ１３２ｃと、
複数回のエッチングにより、露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをそれぞれエッチングし、阻止層薄膜を露出することにより、ソース電極と、ドレイン電極と、ＴＦＴチャネルとのパターンを形成するステップ１３２ｄと、
を備えることを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１２】
前記ステップ３は、
ステップ１２７を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、パターニング工程により、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、ＴＦＴチャネルと、データ・ラインとのパターンを形成するステップ２３１と、
ステップ２３１を完成した基板に、パッシベーション層薄膜を堆積するステップ２３２と、
を備えることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１３】
前記ステップ２３１は、
ステップ２２７を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積するステップ２３１ａと、
前記ステップ２３１ａを完成した基板に、ホトレジストを塗布するステップ２３１ｂと、
ハーフトーンマスク或いはグレートーンマスクにより、ソース電極と、ドレイン電極と、データ・ラインとのパターンが形成される領域に対応するホトレジスト完全保留領域と、画素電極のパターンが形成される領域に対応するホトレジスト部分的保留領域と、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応するホトレジスト完全除去領域とを形成するステップ２３１ｃと、
露出したソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、オーミック接触層と、データ・ラインと、ＴＦＴチャネルとのパターンを形成するステップ２３１ｄと、
ステップ２３１ｄを経た後の残りのホトレジストに対してアッシング処理を行い、前記ホトレジスト部分的保留領域のホトレジストを除去するステップ２３１ｅと、
露出したソース・ドレイン金属層薄膜をエッチングし、透明導電層薄膜を露出し、ソース電極と、ドレイン電極と、画素電極とのパターンを形成するステップ２３１ｆと、
残りのホトレジストを剥離するステップ２３１ｇと、
を備えることを特徴とする請求項１２に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１４】
前記オーミック接触層と半導体層を接触させるように、阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とする請求項７〜１３のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１５】
前記阻止層の厚さは１００〜３００ｎｍであることを特徴とする請求項１４に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１６】
前記半導体層の厚さは４０〜１００ｎｍであることを特徴とする請求項１５に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ液晶ディスプレイの製造方法、特に薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤと略称）のアレイ基板、及びその製造方法に関する。
【背景技術】
【０００２】
ＴＦＴ−ＬＣＤは、体積が小さく、エネルギーの消耗が少なく、輻射がないなどの特徴を有し、従来の平板ディスプレイ市場で主導的な地位を占めている。ＴＦＴ−ＬＣＤにとって、その性能、歩留まり、価格はアレイ基板の構造及びその製造工程次第である。
【０００３】
ＴＦＴ−ＬＣＤの価格を効果的に低減し、歩留まりを向上させるために、ＴＦＴ−ＬＣＤアレイ基板構造（能動駆動ＴＦＴアレイ）の製造工程は次第に簡略化され、最初の７回のパターニング（７  ｍａｓｋ）工程から現在のスリット・ホトリソグラフィー技術による４回のパターニング（４  ｍａｓｋ）工程に発展してきた。
【０００４】
従来技術の４回のパターニング工程は、グレートーンマスク或いはハーフトーンマスクを利用し、１回のパターニング工程により活性層と、データ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域とのパターンの製作を完成する。その工程の具体的な過程は以下の通りである。まず、第１回目パターニング工程によりゲート・ラインと、ゲート電極とを形成する。次に、ゲート・ラインとゲート電極が形成された基板に、ゲート絶縁層は薄膜と、半導体層薄膜と、ドープされた半導体層薄膜（オーミック接触層）と、ソース・ドレイン金属層薄膜とを連続に堆積する。その後、スリット・ホトリソグラフィー技術で第２回目パターニング工程を行い、ハーフトーンマスク或いはグレートーンマスクを利用し、ウェットエッチング、複数ステップのエッチング（半導体層のエッチング→アッシング→ドライエッチング→ドープされた半導体層のエッチング）により、データ・ラインと、活性層と、ソース・ドレイン電極と、ＴＦＴチャネルとのパターンを形成する。そして、パッシベーション層薄膜を堆積し、第３回目パターニング工程によりパッシベーション層にビアーホールを形成する。最後に、透明導電層薄膜を堆積し、第４回目パターニング工程により画素電極を形成する。
【０００５】
従来の４回のパターニング工程には下記の問題点が存在している。即ち、ドライエッチングでオーミック接触層をエッチングする時、ＴＦＴチャネル領域のオーミック接触層が完全にエッチングされることを確保するため、また、堆積された薄膜の均一性とエッチングの均一性に対する要求を考慮し、通常、オーバー・エッチングが必要となり、即ち、一部の半導体層をエッチングしなければならない。そのため、半導体層を厚くしなければならず、その厚さは通常１００〜３００ｎｍである。ＴＦＴのオフ状態の電流は
【０００６】
【数１】
2010157740.tif 000003
【０００７】
である。ただし、ｑは電子の電荷量、ｎは電子密度、ｐは正孔密度、μｅは電子遷移率、
2010157740.tif 000004
は正孔遷移率、ＷはＴＦＴチャネルの幅、ＬはＴＦＴチャネルの長さ、ｄｓはＴＦＴチャネルにある活性層の厚さ、Ｖｄｓはソース電極とドレイン電極との間の電位、をそれぞれ示す。上記式から分かるように、活性層の厚さの増加に従って、ＴＦＴのオフ状態の電流は増大し、ＴＦＴ画素電極電荷の保持時間が短縮され、ＴＦＴの性能が直接に影響された。更に、活性半導体層の厚さの増加により、オーミック接触層とＴＦＴチャネルとの間の接触抵抗も増大するため、遷移率が下がる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、半導体層が厚いため、ＴＦＴのオフ状態の電流が大きすぎで、画素電極電荷の保持時間が短くなり、ＴＦＴの性能に影響するという従来の４回パターニング工程における問題点を解決できるＴＦＴ−ＬＣＤアレイ基板及びその製造方法を提供することにある。
【０００９】
上記目的を実現するために、本発明はＴＦＴ−ＬＣＤアレイ基板を提供する。当該ＴＦＴ−ＬＣＤアレイ基板は、ゲート・ラインとデータ・ラインを備え、前記ゲート・ラインとデータ・ラインにより画成された画素領域内に画素電極と薄膜トランジスタが形成され、前記薄膜トランジスタにおける半導体層とオーミック接触層との間に、前記半導体層がエッチングされることを防止する阻止層が設けられ、前記オーミック接触層と半導体層を接触させるように、阻止層パターンの面積を半導体層パターンの面積よりも小さくすることを特徴とする。
【００１０】
上記目的を実現するために、本発明はＴＦＴ−ＬＣＤアレイ基板の製造方法を更に提供する。当該ＴＦＴ−ＬＣＤアレイ基板の製造方法は、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ１と、
前記ステップ１を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、ＴＦＴチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ２と、
前記ステップ２を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層のパターンが含まれたパターンを形成するステップ３と、を備える。
【００１１】
本発明に提供されるＴＦＴ−ＬＣＤアレイ基板及びその製造方法によれば、４回のパターニング過程において、半導体層とオーミック接触層との間に挟まれるように阻止層を設け、阻止層パターンの面積は半導体層パターンの面積よりも小さいため、阻止層の設置によりオーミック接触層と半導体層との接触に影響することはない。当該阻止層は、ＴＦＴチャネル部分の半導体層がエッチング工程でエッチングされることを防止できるため、半導体層の厚さを減少することが可能となり、ＴＦＴのオフ状態の電流を減少し、画素電極電荷の保持時間を延長し、ＴＦＴの性能を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャート図である。
【図２】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャート図である。
【図３ａ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第１回目パターニング工程後の平面図である。
【図３ｂ】図３ａのＡ−Ａの断面図である。
【図４ａ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のＴＦＴの断面図である。
【図４ｂ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回目パターニング工程において、第１回目エッチングを行った後の断面図である。
【図４ｃ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図４ｄ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回目パターニング工程後の平面図である。
【図４ｅ】図４ｄのＢ−Ｂの断面図である。
【図５ａ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のＴＦＴの断面図である。
【図５ｂ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程において、第１回目エッチングを行った後の断面図である。
【図５ｃ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図５ｄ】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程後の平面図である。
【図５ｅ】図５ｄのＣ−Ｃの断面図である。
【図６】本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第４回目パターニング工程後の断面図である。
【図７】本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャート図である。
【図８ａ】本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のＴＦＴの断面図である。
【図８ｂ】本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程において、第１回目エッチングを行った後の断面図である。
【図８ｃ】本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。
【図８ｄ】本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回目パターニング工程後の平面図である。
【図８ｅ】図８ｄのＤ−Ｄの断面図である。
【図９ａ】本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第４回目パターニング工程において、一般的なマスクにより露光・現像した後のＴＦＴの断面図である。
【図９ｂ】本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法の第４回目パターニング工程後の断面図である。
【発明を実施するための形態】
【００１３】
図面を参照しながら本発明の例示的な実施例を説明する。
【００１４】
図１は本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャート図である。図１に示すように、本発明の製造方法は、
基板にゲート金属層薄膜を堆積し、パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ１と、
前記ステップ１を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、ＴＦＴチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを堆積し、パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ２と、
前記ステップ２を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜と、パッシベーション層薄膜とを堆積し、パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース電極と、ドレイン電極と、パッシベーション層とのパターンが含まれたパターンを形成するステップ３と、を備える。
【００１５】
図２は本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第１実施例のフローチャート図である。図２に示すように、第１実施例の製造方法は、
基板にゲート金属層薄膜を堆積し、第１回目パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ１０１と、
前記ステップ１０１を完成した基板に、ゲート絶縁層薄膜と、半導体層薄膜と、ＴＦＴチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを連続に堆積し、第２回目のパターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ１０２と、
前記ステップ１０２を完成した基板に、オーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、第３回目パターニング工程により、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、ＴＦＴチャネルと、データ・ラインとのパターンが含まれたパターンを形成するステップ１０３と、
前記ステップ１０３を完成した基板に、パッシベーション層薄膜を堆積し、第４回目パターニング工程を完成するステップ１０４と、を備える。
【００１６】
前記ステップ１０１において、まず、スパッタリング、或いは蒸着法で透明基板１にゲート金属層薄膜を堆積する。透明基板１は、ガラス、或いは石英である。ゲート金属層薄膜の材料は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属、又は合金であってよく、多層金属であってもよい。図３ａは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法により第１回目パターニング工程後の平面図であり、図３ｂは図３ａのＡ−Ａの断面図である。当該図面に示すように、第１回目パターニング工程により、ゲート金属層薄膜に対してエッチングを行い、基板１の表示領域にゲート電極２ａとゲート・ライン２ｂのパターンを形成する。
【００１７】
ステップ１０２において、ステップ１０１を完成した基板に、プラズマ化学強化気相蒸着法（ＰＥＣＶＤ）でゲート絶縁層薄膜３と、厚さが４０〜１００ｎｍである半導体層薄膜４と、厚さが１００〜３００ｎｍである阻止層薄膜５とを連続に堆積する。ゲート絶縁層薄膜３と阻止層薄膜５の材料について、窒化物ＳｉＮｘ、或いは窒酸化物ＳｉＯｘＮｘ、或いは窒化物ＳｉＮｘと窒酸化物ＳｉＯｘＮｘとの複合物を採用してよい。それに対応して反応ガスはＳｉＨ４、ＮＨ３、Ｎ２の混合ガス、或いはＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２の混合ガスであってよい。半導体層薄膜４の堆積に対応する反応ガスは、ＳｉＨ４、Ｈ２の混合ガス、或いはＳｉＨ２Ｃｌ２、Ｈ２の混合ガスであってよい。更に説明したいのは、阻止層薄膜とゲート絶縁層薄膜の材料が同じである場合、阻止層の上方のホトレジストをアッシングした後、阻止層薄膜をエッチングするとともに、ゲート絶縁層薄膜もエッチングされるため、本発明の各実施例で提出した方法において、同一のＴＦＴ−ＬＣＤアレイ基板において、阻止層薄膜とゲート絶縁層薄膜の材料は異なっている。
【００１８】
図４ａは本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第２回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のＴＦＴの断面図である。図４ａに示すように、ホトレジスト１０を塗布し、ハーフトーンマスク或いはグレートーンマスクにより、ホトレジスト１０に対して露光・現像を行う。図４ａにおいて、領域ＷＰはホトレジスト完全除去領域であり、領域ＨＰはホトレジスト部分的保留領域であり、領域ＮＰはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、阻止層のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、半導体層のパターンが形成される領域以外の基板上の領域に対応し、ホトレジスト部分的保留領域は、前記ホトレジスト完全保留領域とホトレジスト完全除去領域以外の基板上の領域に対応する。
【００１９】
図４ｂは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第２回目パターニング工程において、第１回目エッチングを行った後の断面図である。図４ｂに示すように、図４ａに示されたアレイ基板に対して、第１回目エッチングを行い、ホトレジスト完全除去領域の阻止層薄膜と半導体層薄膜とをエッチングし、半導体層のパターン４ａを形成する。
【００２０】
図４ｃは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第２回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図４ｃに示すように、図４ｂに示されたアレイ基板におけるホトレジストに対してアッシングを行い、ホトレジスト部分的保留領域のホトレジストをエッチングする。
【００２１】
図４ｄは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第２回目パターニング工程後の平面図であり、図４ｅは図４ｄのＢ−Ｂの断面図である。図４ｄに示すように、半導体層と阻止層の選択比を利用し、図４ｃに示されたアレイ基板に対して、第２回目エッチングを行い、ホトレジスト部分的保留領域の阻止層薄膜をエッチングすることにより、半導体層薄膜を露出し、残りのホトレジストを剥離することにより、第２回目パターニング工程により阻止層のパターン５ａを得た。
【００２２】
ステップ１０３において、ステップ１０２を完成した基板に、ＰＥＣＶＤ法によりオーミック接触層薄膜６を堆積する。反応ガスは、ＳｉＨ４、ＰＨ３、Ｈ２の混合ガス、或いはＳｉＨ２Ｃｌ２、ＰＨ３、Ｈ２の混合ガスであってよい。その後、スパッタリング、或いは蒸着法で透明導電層薄膜７とソース・ドレイン金属層薄膜８を堆積する。透明導電層薄膜７の材料は、通常ＩＴＯであり、そのほかの金属及び金属酸化物であってもよい。ソース・ドレイン金属層薄膜の材料について、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属、或いは合金を採用してよい。単層であってよく、多層であってもよい。
【００２３】
図５ａは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のＴＦＴの断面図である。図５ａに示すように、ホトレジスト１０を塗布し、ハーフトーンマスクにより、ホトレジスト１０に対して露光・現像を行った。図５ａにおいて、領域ＷＰはホトレジスト完全除去領域であり、領域ＨＰはホトレジスト部分的保留領域であり、領域ＮＰはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、ソース電極と、ドレイン電極と、データ・ラインとのパターンが形成される領域に対応し、ホトレジスト部分的保留領域は、画素電極のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応する。
【００２４】
図５ｂは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程において、第１回目エッチングを行った後の断面図である。図５ｂに示すように、図５ａに示されたアレイ基板に対して、第１回目エッチングを行い、ホトレジスト完全除去領域のソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、オーミック接触層のパターン６ａと、データ・ラインのパターンと、ＴＦＴチャネルのパターンとを得る。
【００２５】
図５ｃは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図５ｃに示すように、図５ｂに示されたアレイ基板におけるホトレジストに対して、アッシングを行い、ホトレジスト部分的保留領域のホトレジストを除去する。
【００２６】
図５ｄは、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程後の平面図であり（図５ｄには、ゲート・ラインＰＡＤ領域とデータ・ラインＰＡＤ領域のパターンが示されていない）、図５ｅは図５ｄのＣ−Ｃの断面図である。図５ｄに示すように、図５ｃに示されたアレイ基板に対して、第２回目のエッチングを行い、ホトレジスト部分的保留領域のソース・ドレイン金属層薄膜をエッチングし、ホトレジストを剥離し、それで第３回目のパターニング工程により透明画素電極７ａと、ソース電極８ａと、ドレイン電極８ｂと、データ・ライン８ｃを得た。
【００２７】
図６は、本発明の第１実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第４回目パターニング工程後の断面図である。図６に示すように、ステップ１０４において、ステップ１０３を完成した基板に、パッシベーション層薄膜を堆積する。ステップ１０４を経た後の平面図と図５ｄとは同じである。また、ステップ１０４において、パッシベーション層を堆積した後、データ・ラインＰＡＤ領域とゲート・ラインＰＡＤ領域のパッシベーション層を完全に除去し、データ・ラインＰＡＤ領域とゲート・ラインＰＡＤ領域の金属層を露出し、パッシベーション層のパターン９ａを形成するように、第４回目のパターニングが必要となる。データ・ラインＰＡＤ領域とゲート・ラインＰＡＤ領域のパターンを形成するステップは、この分野で公知のものであるため、その説明を省略する。
【００２８】
図７は、本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャート図である。
【００２９】
当該方法は、
基板にゲート金属層薄膜を堆積し、第１回目パターニング工程により、ゲート電極とゲート・ラインとのパターンが含まれたパターンを形成するステップ２０１と、
前記ステップ２０１を完成した基板にゲート絶縁層薄膜と、半導体層薄膜と、ＴＦＴチャネル部分の半導体層がエッチングされることを防止する阻止層薄膜とを連続に堆積し、第２回目パターニング工程により、ゲート絶縁層と、半導体層と、阻止層とのパターンが含まれたパターンを形成するステップ２０２と、
前記ステップ２０２を完成した基板にオーミック接触層薄膜と、透明導電層薄膜と、ソース・ドレイン金属層薄膜とを連続に堆積し、第３回目パターニング工程により、オーミック接触層と、画素電極と、データ・ラインと、ソース・ドレイン金属層とのパターンが含まれたパターンを形成するステップ２０３と、
前記ステップ２０３を完成した基板にパッシベーション層薄膜を堆積し、第４回目パターニング工程により、ソース電極と、ドレイン電極と、ＴＦＴチャネルとのパターンが含まれたパターンを形成するステップ２０４と、を備える。
【００３０】
第２実施例において、第１回目パターニング工程によりゲート電極とゲート・ラインを形成するステップ、及び第２回目パターニング工程により半導体層と阻止層のパターンを形成するステップは、第１実施例と同じであり、第３回目パターニング工程と第４回目パターニング工程の過程は第１実施例と異なっている。
【００３１】
ステップ２０３において、ステップ２０２を完成した基板に、ＰＥＣＶＤ方法によりオーミック接触層薄膜６を堆積する。反応ガスはＳｉＨ４、ＰＨ３、Ｈ２の混合ガス、或いはＳｉＨ２Ｃｌ２、ＰＨ３、Ｈ２の混合ガスであってよい。その後、スパッタリング、或いは蒸着法で透明導電層薄膜７とソース・ドレイン金属層薄膜８を堆積する。透明導電層薄膜７の材料は通常ＩＴＯであり、そのほかの金属及び金属酸化物であってもよい。ソース・ドレイン金属層薄膜の材料について、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属、或いは合金を採用してよい。単層であってよく、多層であってもよい。
【００３２】
図８ａは、本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程において、ハーフトーンマスク或いはグレートーンマスクにより露光・現像した後のＴＦＴの断面図である。図８ａに示すように、ホトレジスト１０を塗布し、ハーフトーンマスクにより、ホトレジスト１０に対して露光・現像を行う。図８ａにおいて、領域ＷＰはホトレジスト完全除去領域であり、領域ＨＰはホトレジスト部分的保留領域であり、領域ＮＰはホトレジスト完全保留領域である。ホトレジスト完全保留領域は、ソース・ドレイン金属層のパターンと、データ・ラインのパターンとが形成される領域に対応し、ホトレジスト部分的保留領域は、画素電極のパターンが形成される領域に対応し、ホトレジスト完全除去領域は、ホトレジスト完全保留領域とホトレジスト部分的保留領域以外の領域に対応する。
【００３３】
図８ｂは、本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程において、第１回目エッチングを行った後の断面図である。図８ｂに示すように、図８ａに示されたアレイ基板に対して、第１回目エッチングを行い、ホトレジスト完全除去領域のソース・ドレイン金属層薄膜と、透明導電層薄膜と、オーミック接触層薄膜とをエッチングし、データ・ラインのパターンとオーミック接触層のパターン６ａを形成する。
【００３４】
図８ｃは、本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程において、ホトレジストに対してアッシングを行った後の断面図である。図８ｃに示すように、図８ｂに示されたアレイ基板におけるホトレジストに対して、アッシングを行い、ホトレジスト部分的保留領域のホトレジストを除去する。
【００３５】
図８ｄは、本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第３回目パターニング工程後の平面図であり、図８ｅは図８ｄのＤ−Ｄの断面図である。図８ｄに示すように、図８ｃに示されたアレイ基板に対して、第２回目のエッチングを行い、ホトレジスト部分的保留領域のソース・ドレイン金属層薄膜８をエッチングし、それで第３回目のパターニング工程により透明画素電極７ａと、ソース・ドレイン金属層薄膜８とのパターンを得た。
【００３６】
図９ａは、本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第４回目パターニング工程において、一般的なマスクにより露光・現像した後のＴＦＴの断面図である。図９ａに示すように、ステップ２０４において、ステップ２０３を完成した基板に、ＰＥＣＶＤ方法によりパッシベーション層薄膜を堆積する。パッシベーション層薄膜の材料について、酸化物、窒化物、或いは窒酸化物を採用できる。それに対応する反応ガスはＳｉＨ４、ＰＨ３、Ｈ２の混合ガス、或いはＳｉＨ２Ｃｌ２、ＰＨ３、Ｈ２の混合ガスであってよい。その後、一般的なマスクで露光・現像する。露光、現像、エッチングなどの工程により、パッシベーション層のパターン９ａを形成した。
【００３７】
図９ｂは、本発明の第２実施例にかかるＴＦＴ−ＬＣＤアレイ基板の製造方法による第４回目パターニング工程後の断面図である。図９ｂに示すように、更にエッチング工程でＴＦＴチャネル領域のソース・ドレイン金属層と、透明導電層と、オーミック接触層とをエッチングし、ソース電極８ａと、ドレイン電極８ｂと、ＴＦＴチャネルとを形成し、ゲート・ラインＰＡＤ領域とデータ・ラインＰＡＤ領域のパターンも形成した。ステップ２０４において、同時にパターニング工程により、データ・ラインＰＡＤ領域とゲート・ラインＰＡＤ領域のパッシベーション層薄膜を除去し、データ・ラインＰＡＤ領域とゲート・ラインＰＡＤ領域の金属層を露出する。
【００３８】
本発明に提供されるＴＦＴ−ＬＣＤアレイ基板は、その平面図が図５ｄに示され、断面図が図９ｂ、或いは図６に示される。本発明に提供されるＴＦＴ−ＬＣＤアレイ基板は、基板と、ゲート・ラインと、ゲート電極と、ゲート絶縁層と、半導体層と、オーミック接触層と、画素電極と、ソース電極と、ドレイン電極と、データ・ラインとを備える。従来技術におけるＴＦＴ−ＬＣＤアレイ基板の構造との相違点は以下の通りである。即ち、本発明において、半導体層とオーミック接触層のとの間に挟まれるように阻止層が設けられる。この阻止層は、ＴＦＴチャネル部分の半導体層がエッチングされることを防止するために用いられる。当該阻止層は半導体層の上、オーミック接触層の下に位置し、エッチングによりＴＦＴチャネルを形成する時、エッチングされないように半導体層を保護できる。これで、半導体層を薄くすることができる。従来技術の４回パターニング工程において、ＴＦＴチャネルを形成する時に、半導体層に対してオーバー・エッチングを行う必要があるため、半導体層の一般的な厚さは１００〜３００ｎｍである。それに対して、本発明において、阻止層を設けることにより、半導体層の厚さを４０〜１００ｎｍにすることができる。これで、ＴＦＴのオフ状態の電流を減少し、画素電極電荷の保持時間を延長し、ＴＦＴの性能を向上することができる。更に、阻止層は半導体層とオーミック接触層との間に挟まれるように設けられ、阻止層の面積は半導体層の面積よりも小さいため、阻止層によりオーミック接触層と半導体層との接触に影響することはない。
【００３９】
上記実施例は本発明の技術内容を説明するものであり、限定するものではない。上記実施例を参照して本発明を詳細に説明したが、当業者は以下のように理解すべきである。即ち、上記各実施例に記載の技術内容を修正し、或いはその一部の技術的特徴を置き換えることができる。これらの修正と置き換えは、本発明の趣旨を逸脱しない範囲内において種種の形態で実施しえるものである。
【図１】
2010157740.tif 000005
【図２】
2010157740.tif 000006
【図３ａ】
2010157740.tif 000007
【図３ｂ】
2010157740.tif 000008
【図４ａ】
2010157740.tif 000009
【図４ｂ】
2010157740.tif 000010
【図４ｃ】
2010157740.tif 000011
【図４ｄ】
2010157740.tif 000012
【図４ｅ】
2010157740.tif 000013
【図５ａ】
2010157740.tif 000014
【図５ｂ】
2010157740.tif 000015
【図５ｃ】
2010157740.tif 000016
【図５ｄ】
2010157740.tif 000017
【図５ｅ】
2010157740.tif 000018
【図６】
2010157740.tif 000019
【図７】
2010157740.tif 000020
【図８ａ】
2010157740.tif 000021
【図８ｂ】
2010157740.tif 000022
【図８ｃ】
2010157740.tif 000023
【図８ｄ】
2010157740.tif 000024
【図８ｅ】
2010157740.tif 000025
【図９ａ】
2010157740.tif 000026
【図９ｂ】
2010157740.tif 000027