(57)【要約】【課題】デジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制できる半導体集積回路装置を提供することを目的とする。【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の抵抗又はコンデンサを形成する抵抗容量素子領域１２ｂ，１２ｃとに分離し、抵抗容量素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置する。【選択図】    図１
2010123736.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体基板にデジタル回路とアナログ回路が形成された半導体集積回路装置であって、
前記デジタル回路を形成するデジタル回路領域と、アナログ回路を形成するアナログ回路領域とに分離し、
前記アナログ回路領域を、前記アナログ回路の能動素子を形成する能動素子領域と、前記アナログ回路の抵抗又はコンデンサを形成する抵抗容量素子領域とに分離し、
前記抵抗容量素子領域を前記デジタル回路領域と隣り合う領域に配置し、前記能動素子領域を前記デジタル回路領域から離れた領域に配置した
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記抵抗容量素子領域を、前記アナログ回路の抵抗を形成する抵抗素子領域と前記アナログ回路のコンデンサを形成する容量素子領域に分離した
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２記載の半導体集積回路装置において、
前記アナログ回路のコンデンサは、前記抵抗容量素子領域の素子分離膜上で絶縁層を介在させて離間対向する２つの金属配線層にて形成する
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれか１項記載の半導体集積回路装置において、
前記アナログ回路の抵抗は、前記抵抗容量素子領域の素子分離膜上に設けたポリシリコン配線層にて形成する
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至４のいずれか１項記載の半導体集積回路装置において、
前記アナログ回路領域と前記デジタル回路領域との境界にガードバンドを設けた
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記能動素子領域と前記抵抗容量素子領域との境界にガードバンドを設けた
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、デジタル回路とアナログ回路とが内蔵された半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、リチウムイオン電池を用いたバッテリパックがデジタルカメラなどの携帯機器に搭載されている。リチウムイオン電池は、一般に、その電圧により電池残量を検出することが難しいとされている。このため、マイコンなどにより電池の充放電電流を検出し、検出した充放電電流を積算することにより、電池残量を測定する方法がとられている。
【０００３】
このようにして電池残量を測定するためのフューエルゲージＩＣには、高精度Ａ／Ｄ変換器などのアナログ回路及び計測した電流値を積算するＣＰＵやタイマなどのデジタル回路が１チップの半導体集積回路装置に搭載されている。
【０００４】
このうち、デジタル回路は、充放電、貫通電流、高調波などのノイズがクロックに同期して発生する。デジタル回路で発生したノイズは、チップ内部の半導体基板を伝播して、高精度Ａ／Ｄ変換器などから構成されるアナログ回路に侵入し、Ａ／Ｄ変換精度を悪化させる。
【０００５】
一方、近年、バッテリパックの小型化に伴って、フューエルゲージＩＣのチップサイズの小型化が求められている。フューエルゲージＩＣのチップサイズの小型化に伴って、ノイズの影響が更に大きくなると共に、ノイズ対策用の回路、電子部品の搭載も困難になっている。この傾向は、フューエルゲージＩＣのみならず、アナログ回路とデジタル回路とを混在する半導体デバイスの共通の課題となっている。
【０００６】
図９は、従来の半導体集積回路装置の一例の平面構成図を示す。同図中、半導体集積回路装置１には、アナログ回路領域２と、デジタル回路領域３とが分離されて形成されている。アナログ回路領域２とデジタル回路領域３との間は、距離Ｄ１だけ離間されて形成されている。
【０００７】
アナログ回路領域２内には、デルタ・シグマ変調器が形成された領域２ａ、ＰＬＬ（Ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ）を含む発振回路が形成される領域２ｂ、センサが形成される領域２ｃ等、機能毎に領域が分けられている。
【０００８】
なお、デジタル回路からアナログ回路へのノイズの進入を抑制するために、半導体基板の表面に第１ウェルと第２ウェルを独立して形成し、第１ウェル内にデジタル回路を形成し、第２ウェル内にアナログ回路を形成し、半導体基板として第１ウェルの１０００倍以上の抵抗率を持たせることが提案されている（特許文献１参照）。また、シリコン基板上にデジタル回路領域とアナログ回路領域を設け、デジタル回路領域の外周部を枠状に囲むようにガードリング領域を設けることが提案されている（特許文献２参照）。
【特許文献１】特開２００１−３４５４２８号公報
【特許文献２】特開２００７−９６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の半導体集積回路装置では、デジタル回路領域３からアナログ回路領域２へ半導体基板を通してノイズが進入を抑制するために、距離Ｄ１を大きく取る必要があり、半導体集積回路装置のチップ面積が増大するという問題があった。
【００１０】
特許文献１に記載の技術は、高抵抗シリコン基板及び低抵抗ウェルを形成し抵抗率が１０００倍以上となる特殊なプロセスを用いなければならず、一般的なプロセスではデジタル回路からアナログ回路へのノイズの進入を有効に抑制できない。また、特許文献２に記載の技術は、ガードリングを配置するエリアに能動素子・抵抗・容量などを配置することができず、ガードリング分だけチップサイズが増大してしまうという問題があった。
【００１１】
本発明は上記の点に鑑みてなされたもので、デジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制できる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施態様による半導体集積回路装置は、１つの半導体基板にデジタル回路とアナログ回路が形成された半導体集積回路装置であって、
前記デジタル回路を形成するデジタル回路領域（１３）と、アナログ回路を形成するアナログ回路領域（１２）とに分離し、
前記アナログ回路領域を、前記アナログ回路の能動素子を形成する能動素子領域（１２ａ）と、前記アナログ回路の抵抗又はコンデンサを形成する抵抗容量素子領域（１２ｂ，１２ｃ）とに分離し、
前記抵抗容量素子領域（１２ｂ，１２ｃ）を前記デジタル回路領域（１３）と隣り合う領域に配置し、前記能動素子領域（１２ａ）を前記デジタル回路領域（１３）から離れた領域に配置する。
【００１３】
好ましくは、前記抵抗容量素子領域（１２ｂ，１２ｃ）を、前記アナログ回路の抵抗を形成する抵抗素子領域（１２ｃ）と前記アナログ回路のコンデンサを形成する容量素子領域（１２ｂ）に分離する。
【００１４】
好ましくは、前記アナログ回路のコンデンサは、前記抵抗容量素子領域（１２ｂ，１２ｃ）の素子分離膜（２１）上で絶縁層（２４）を介在させて離間対向する２つの金属配線層（２２，２３）にて形成する。
【００１５】
好ましくは、前記アナログ回路の抵抗は、前記抵抗容量素子領域の素子分離膜（２１）上に設けたポリシリコン配線層（２５）にて形成する。
【００１６】
好ましくは、前記アナログ回路領域（１２）と前記デジタル回路領域（１３）との境界にガードバンド（５２）を設ける。
【００１７】
好ましくは、前記能動素子領域（１２ａ）と前記抵抗容量素子領域（１２ｂ，１２ｃ）との境界にガードバンド（５１）を設ける。
【００１８】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１９】
本発明によれば、半導体集積回路装置内部でデジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面に基づいて本発明の実施形態について説明する。
【００２１】
＜半導体集積回路装置の一実施形態＞
図１は、本発明の半導体集積回路装置の一実施形態の平面構成図を示す。同図中、半導体集積回路装置１０には、アナログ回路領域１２と、デジタル回路領域１３とが分離されて形成されている。アナログ回路領域１２とデジタル回路領域１３との間は、距離Ｄ２（Ｄ２＜Ｄ１）だけ離間されて形成されている。
【００２２】
半導体集積回路装置１０がフューエルゲージＩＣの場合、アナログ回路領域１２にはデルタ・シグマ変調器、ＰＬＬを含む発振回路、各種センサ等が形成される。また、デジタル回路領域１３にはＣＰＵ、ＲＡＭやＲＯＭ等のメモリ、レジスタ、通信回路等が形成される。
【００２３】
アナログ回路領域１２は、ＭＯＳトランジスタ等の能動素子が形成される能動素子領域１２ａと、コンデンサが形成される容量素子領域１２ｂと、抵抗が形成される抵抗素子領域１２ｃとに分離されている。なお、容量素子と抵抗素子を混在させて容量抵抗素子領域としていても良い。
【００２４】
能動素子領域１２ａには、アナログ回路のデルタ・シグマ変調器、ＰＬＬ、各種センサそれぞれを構成するＭＯＳトランジスタが形成される。容量素子領域１２ｂには、特にデルタ・シグマ変調器、ＰＬＬを構成する大容量のコンデンサが形成される。抵抗素子領域１２ｃには、特にデルタ・シグマ変調器、ＰＬＬを構成する抵抗値が大きい抵抗が形成される。
【００２５】
容量素子領域１２ｂと抵抗素子領域１２ｃはアナログ回路領域１２においてデジタル回路領域１３に隣り合う領域に集中して形成されている。また、能動素子領域１２ａはアナログ回路領域１２においてデジタル回路領域１３から離れた領域に集中して形成されている。
【００２６】
図２は、容量素子領域１２ｂの一実施形態の断面構成図を示す。同図中、半導体基板２０の表面にＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｌｉｃｏｎ）と呼ばれる素子分離膜２１が形成され、素子分離膜２１上には第１層金属配線層２２と第２層金属配線層２３が酸化膜等の絶縁層２４を介在させて離間対向して設けられている。この第１層金属配線層２２と第２層金属配線層２３によりコンデンサが形成される。なお、金属配線層２２，２３の代りにポリシリコン配線層等を用いても良い。
【００２７】
図３は、抵抗素子領域１２ｃの一実施形態の断面構成図を示す。同図中、半導体基板２０の表面にＬＯＣＯＳと呼ばれる素子分離膜２１が形成され、素子分離膜２１上にはポリシリコン配線層２５が酸化膜等の絶縁層２４を介在させて設けられている。このポリシリコン配線層２５の配線抵抗を抵抗素子として用いる。
【００２８】
図４は、ＰＬＬの一実施形態のブロック図を示す。同図中、端子３０には発振器で発生した基準クロックが供給され位相比較器３１に供給される。位相比較器３１は、この基準クロックと分周器３５から供給される分周クロックとの位相比較を行い、位相誤差信号を出力する。
【００２９】
位相誤差信号はローパスフィルタ（ＬＰＦ）３２に供給されて不要周波数成分を除去されて電圧制御発振器（ＶＣＯ）３３に供給される。ローパスフィルタ３２のカットオフ周波数は低いため、ローパスフィルタ３２を構成する抵抗３２ａは大抵抗であり、コンデンサ３２ｂは大容量である。
【００３０】
電圧制御発振器３３は位相誤差信号に応じて発振周波数を可変する。電圧制御発振器３３の出力する発振周波信号は逓倍クロックとして端子３４から出力されると共に、分周器３５に供給される。分周器３５は逓倍クロックを分周して位相比較器３１に供給する。
【００３１】
ここで、位相比較器３１，電圧制御発振器３３，分周器３５それぞれはアナログ回路領域１２の能動素子領域１２ａに形成され、ローパスフィルタ３２の抵抗３２ａ，コンデンサ３２ｂそれぞれは抵抗素子領域１２ｃ，容量素子領域１２ｂに形成される。
【００３２】
図５は、デルタ・シグマ変調器の一実施形態のブロック図を示す。同図中、端子４０にアナログ電圧Ｖｉｎが供給され、積分回路４１に供給される。積分回路４１は入力抵抗４２，帰還抵抗４３，積分容量４４，演算増幅器４５，４６から構成され、抵抗４２，４３は大抵抗であり、積分容量４４は大容量である。
【００３３】
積分回路４１の出力信号はＤ型フリップフロップ４７において量子化され、端子４８から出力される。また、端子４８の出力は１ビットのＤＡコンバータ４９を介して積分回路４１に帰還される。
【００３４】
ここで、演算増幅器４５，４６，フリップフロップ４７，ＤＡコンバータ４９それぞれはアナログ回路領域１２の能動素子領域１２ａに形成され、入力抵抗４２，帰還抵抗４３は抵抗素子領域１２ｃに形成され、積分容量４４は容量素子領域１２ｂに形成される。
【００３５】
この実施形態では、デジタル回路領域１３で発生したノイズが距離Ｄ２の容量素子領域１２ｂ又は抵抗素子領域１２ｃの半導体基板２０に侵入しても、このノイズは素子分離膜２１の厚さが例えば数１００ｎｍと厚いため、このノイズが素子分離膜２１上の第１層金属配線層２２やポリシリコン配線層２５に混入することを抑制できる。
【００３６】
また、能動素子領域１２ａとデジタル回路領域１３との間の容量素子領域１２ｂ，抵抗素子領域１２ｃそれぞれの幅Ｗ１は５０μｍ以上とされている。このため、デジタル回路領域１３で発生し、容量素子領域１２ｂ又は抵抗素子領域１２ｃの半導体基板２０に侵入したノイズは、幅Ｗ１の容量素子領域１２ｂ又は抵抗素子領域１２ｃの半導体基板２０で減衰され、能動素子領域１２ａの半導体基板に混入することを抑制できる。
【００３７】
ところで、アナログ回路領域１２内の能動素子領域１２ａと容量素子領域１２ｂ又は抵抗素子領域１２ｃとの境界部分、アナログ回路領域１２とデジタル回路領域１３との境界部分それぞれにガードバンドを設けても良い。
【００３８】
図６はガードバンドを説明するための平面構成図を示す。同図中、ガードバンドはアナログ回路側ガードバンド５１とデジタル回路側ガードバンド５２を有する。
【００３９】
アナログ回路側ガードバンド５１は、アナログ回路領域１２内の能動素子領域１２ａと容量素子領域１２ｂ又は抵抗素子領域１２ｃとの境界部分に設けられており、基板コンタクト５１ａ，５１ｂを有している。デジタル回路側ガードバンド５２はアナログ回路領域１２とデジタル回路領域１３との境界部分に設けられており、半導体基板に設けられた基板コンタクト５２ａ，５２ｂを有している。
【００４０】
基板コンタクト５１ａは高濃度不純物拡散領域ｐ＋から構成されており、アナログ回路領域１２の電源電圧ＶＤＤの端子に接続されている。基板コンタクト５１ｂは、高濃度不純物拡散領域ｎ＋から構成されており、アナログ回路領域１２の接地電圧ＧＮＤの端子に接続されている。
基板コンタクト５２ａは高濃度不純物拡散領域ｐ＋から構成されており、デジタル回路領域１３の電源電圧ＶＤＤの端子に接続されている。基板コンタクト５２ｂは、高濃度不純物拡散領域ｎ＋から構成されており、デジタル回路領域１３の接地電圧ＧＮＤの端子に接続されている。
デジタル回路領域１３で発生したノイズは、アナログ回路側ガードバンド５１の基板コンタクト５１ａ，５１ｂ、又は、デジタル回路側ガードバンド５２の基板コンタクト５２ａ，５２ｂに取り込まれるため、ノイズがアナログ回路領域１２に伝播するのを防止できる。これにより、デジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制できる。
【００４１】
なお、基板コンタクト５１ａ，５１ｂのうちいずれか一方のみを設ける構成としても良く、同様に、基板コンタクト５２ａ，５２ｂのうちいずれか一方のみを設ける構成としても良い。
【００４２】
＜半導体集積回路装置の変形例＞
図７は、本発明の半導体集積回路装置の一実施形態の変形例の平面構成図を示す。同図中、半導体集積回路装置１０には、アナログ回路領域１４と、デジタル回路領域１５とが分離されて形成されている。ここでは、アナログ回路領域１４は矩形状であり、デジタル回路領域１５は逆Ｌ字状でアナログ回路領域１４を一部囲むように配置されている。アナログ回路領域１４とデジタル回路領域１５との間は、距離Ｄ２（Ｄ２＜Ｄ１）だけ離間されて形成されている。
【００４３】
半導体集積回路装置１０がフューエルゲージＩＣの場合、アナログ回路領域１４にはデルタ・シグマ変調器、ＰＬＬを含む発振回路、各種センサ等が形成される。また、デジタル回路領域１５にはＣＰＵ、ＲＡＭやＲＯＭ等のメモリ、レジスタ、通信回路等が形成される。
【００４４】
アナログ回路領域１４は、ＭＯＳトランジスタが形成される能動素子領域１４ａと、コンデンサが形成される容量素子領域１４ｂと、抵抗が形成される抵抗素子領域１４ｃとに分離されている。なお、容量素子と抵抗素子を混在させて容量及び抵抗素子領域としていても良い。
【００４５】
能動素子領域１４ａには、デルタ・シグマ変調器、ＰＬＬ、各種センサそれぞれを構成するＭＯＳトランジスタが形成される。容量素子領域１４ｂには、特にデルタ・シグマ変調器、ＰＬＬを構成する大容量のコンデンサが形成される。抵抗素子領域１４ｃには、特にデルタ・シグマ変調器、ＰＬＬを構成する抵抗値が大きい抵抗が形成される。
【００４６】
容量素子領域１４ｂと抵抗素子領域１４ｃはアナログ回路領域１４においてデジタル回路領域１５に隣り合う領域に集中して形成されている。また、能動素子領域１４ａはアナログ回路領域１４においてデジタル回路領域１５から離れた領域に集中して形成されている。
【００４７】
この変形例でも、デジタル回路領域１５で発生したノイズが距離Ｄ２の容量素子領域１４ｂ又は抵抗素子領域１４ｃの半導体基板２０に侵入しても、このノイズは素子分離膜２１の厚さが例えば数１００ｎｍと厚いため、このノイズが素子分離膜２１上の第１層金属配線層２２やポリシリコン配線層２５に混入することを抑制できる。また、能動素子領域１４ａとデジタル回路領域１５との間の容量素子領域１４ｂ，抵抗素子領域１４ｃそれぞれの幅Ｗ２，Ｗ３は５０μｍ以上とされている。このため、デジタル回路領域１５で発生し、容量素子領域１４ｂ又は抵抗素子領域１４ｃの半導体基板２０に侵入したノイズは、幅Ｗ２，Ｗ３の容量素子領域１４ｂ又は抵抗素子領域１４ｃの半導体基板２０で減衰され、能動素子領域１４ａの半導体基板に混入することを抑制できる。
【００４８】
＜バッテリパック＞
図８は、フューエルゲージＩＣを適用したバッテリパックの一実施形態のブロック図を示す。同図中、半導体集積回路装置１０に相当するフューエルゲージＩＣ２００は、デジタル部２１０とアナログ部２５０とから大略構成されている。
【００４９】
なお、デジタル部２１０は図１のデジタル回路領域１３に相当し、アナログ部２５０は図１のアナログ回路領域１２に相当する。
【００５０】
デジタル部２１０内には、ＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、パワーオンリセット部２２０、レジスタ２２１、テスト端子状態設定回路２２２、テスト制御回路２２３、フィルタ回路２９０が設けられている。上記のＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、レジスタ２２１は内部バスにて相互に接続されている。
【００５１】
ＣＰＵ２１１は、ＲＯＭ２１２に記憶されているプログラムを実行してフューエルゲージＩＣ２００全体を制御し、バッテリの充放電電流を積算してバッテリ残量を算出する処理等を実行する。この際にＲＡＭ２１３が作業領域として使用される。ＥＥＰＲＯＭ２１４にはトリミング情報等が記憶される。
【００５２】
割込み制御部２１５は、フューエルゲージＩＣ２００の各部から割込み要求を供給され、各割込み要求の優先度に応じて割込みを発生しＣＰＵ２１１に通知する。バス制御部２１６は、どの回路部が内部バスを使用するかの制御を行う。
【００５３】
Ｉ２Ｃ部２１７はポート２３１，２３２を介して通信ラインに接続されて２線式のシリアル通信を行う。シリアル通信部２１８はポート２３３を介して図示しない通信ラインに接続されて１線式のシリアル通信を行う。
【００５４】
タイマ部２１９はシステムクロックをカウントし、そのカウント値はＣＰＵ２１１に参照される。パワーオンリセット部２２０はフィルタ回路２９０を介して接続されているポート２３５に供給される電源Ｖｄｄが立ち上がったことを検出してリセット信号を発生しフューエルゲージＩＣ２００の各部に供給する。
【００５５】
レジスタ２２１にはＥＥＰＲＯＭ２１４からの情報が転送される。テスト端子状態設定回路２２２はレジスタ２２１に保持された情報に応じてテスト端子２３７，２３８とテスト制御回路２２３との間を接続し、また、テストポート２３７，２３８に対応するテスト制御回路２２３の入力を所定のレベルに設定する。
【００５６】
テスト制御回路２２３は、テストポート２３７，２３８の入力を供給されると、その入力に応じて内部回路の状態を変化させて、フューエルゲージＩＣ２００の内部回路のテストが可能となる。
【００５７】
アナログ部２５０内には、発振回路２５１、水晶発振回路２５２、選択制御回路２５３、分周器２５４、電圧センサ２５５、温度センサ２５６、電流センサ２５７、マルチプレクサ２５８、デルタ・シグマ変調器２５９が設けられている。
【００５８】
発振回路２５１はＰＬＬを持つ発振器であり数ＭＨｚの発振信号を出力する。水晶発振回路２５２はポート２７１，２７２に水晶振動子を外付けされて発振を行い、数ＭＨｚの発振信号を出力する。水晶発振回路２５２の発振周波数は発振回路２５１に対し高精度である。
【００５９】
選択制御回路２５３はポート２７３から供給される選択信号に基づいて発振回路２５１と水晶発振回路２５２のいずれか一方の出力する発振周波信号を選択しシステムクロックとしてフューエルゲージＩＣ２００の各部に供給すると共に分周器２５４に供給する。また、選択制御回路２５３はリセット信号ＲＳＴと制御信号ＣＮＴを生成している。ところで、選択制御回路２５３はポート２７３から選択信号が供給されない場合には例えば発振回路２５１の出力する発振周波信号を選択する。分周器２５４はシステムクロックを分周して各種クロックを生成しフューエルゲージＩＣ２００の各部に供給する。
【００６０】
電圧センサ２５５はポート２７４，２７５それぞれに外付けされるバッテリ３０１，３０２の電圧を検出し、アナログの検出電圧をマルチプレクサ２５８に供給する。温度センサ２５６はフューエルゲージＩＣ２００の環境温度を検出しアナログの検出温度をマルチプレクサ２５８に供給する。
【００６１】
ポート２７６，２７７には電流検出用の抵抗３０３の両端が接続されており、電流センサ２５７はポート２７６，２７７それぞれの電位差から抵抗３０３を流れる電流を検出しアナログの検出電流をマルチプレクサ２５８に供給する。
【００６２】
マルチプレクサ２５８は、アナログの検出電圧、アナログの検出温度、アナログの検出温度を順次選択してデルタ・シグマ変調器２５９に供給する。デルタ・シグマ変調器２５９は各検出値をデルタ・シグマ変換することでパルス密度変調信号を内部バスを通してＣＰＵ２１１に供給し、ＣＰＵ２１１にてデジタルフィルタ処理を行って検出電圧、検出温度、検出電流それぞれのデジタル化を行う。また、ＣＰＵ２１１は、バッテリの充放電電流を積算することによりバッテリ残量を算出する。この際検出温度は温度補正のために使用される。
【００６３】
上記のフューエルゲージＩＣ２００は、バッテリ３０１，３０２、電流検出用の抵抗３０３、レギュレータ・保護回路３０４、抵抗３０５及びスイッチ３０６と共に筐体３１０に収納されてバッテリパック３００が構成されている。バッテリパック３００の端子３１１にバッテリ３０１の正電極及びレギュレータ・保護回路３０４の電源入力端子が接続され、レギュレータ・保護回路３０４の電源出力端子がフューエルゲージＩＣ２００の電源Ｖｄｄのポート２３５が接続されている。端子３１２は抵抗３０５を介してレギュレータ・保護回路３０４の接地端子に接続されると共に、スイッチ３０６を介して電流検出用の抵抗３０３のポート２７７との接続点に接続されている。レギュレータ・保護回路３０４は、端子３１１，３１２間の電圧を安定化すると共に、この電圧が所定範囲外となった場合にスイッチ３０６を遮断して保護を行う。
【００６４】
また、電流検出用の抵抗３０３のポート２７６との接続点はフューエルゲージＩＣ２００の電源Ｖｓｓのポート２３６が接続される。バッテリパック３００の端子３１３，３１４にはフューエルゲージＩＣ２００のポート２３１，２３２が接続されている。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体集積回路装置の一実施形態の平面構成図である。
【図２】容量素子領域の一実施形態の断面構成図である。
【図３】抵抗素子領域の一実施形態の断面構成図である。
【図４】ＰＬＬの一実施形態のブロック図である。
【図５】デルタ・シグマ変調器の一実施形態のブロック図である。
【図６】ガードバンドを説明するための平面構成図である。
【図７】本発明の半導体集積回路装置の一実施形態の変形例の平面構成図である。
【図８】バッテリパックの一実施形態のブロック図である。
【図９】従来の半導体集積回路装置の一例の平面構成図である。
【符号の説明】
【００６６】
１０  半導体集積回路装置
１２，１４  アナログ回路領域
１２ａ，１４ａ  能動素子領域
１２ｂ，１４ｂ  容量素子領域
１２ｃ，１４ｃ  抵抗素子領域
１３，１５  デジタル回路領域
２０  半導体基板
２１  素子分離膜
２２  第１層金属配線層
２３  第２層金属配線層
２４  絶縁層
２５  ポリシリコン配線層
５１，５２  ガードバンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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