(57)【要約】      （修正有）【課題】ボディ領域の下方に配されるゲートパターンを具備する半導体素子及び半導体基板を提供する。【解決手段】半導体素子３００は、半導体基板３１０と、半導体基板３１０上に位置するゲートパターン３３０と、ゲートパターン３３０上に位置するゲート絶縁領域３６０上に配されたボディ領域３７０と、ボディ領域３７０の上側に位置する第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０とを具備し、第１不純物ドーピング領域３４０と第２不純物ドーピング領域３５０との間には、遮断絶縁領域３８０が配される半導体素子３００である。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に位置するゲートパターンと、
前記ゲートパターン上に位置するボディ領域と、
前記ボディ領域の上側に位置する第１不純物ドーピング領域及び第２不純物ドーピング領域とを具備することを特徴とする半導体素子。
【請求項２】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域は、
前記ボディ領域の上側に突出して所定の間隔ほど離れて配され、
前記半導体素子は、
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との間に位置する遮断絶縁領域をさらに具備することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記半導体素子は、
前記半導体基板と前記ゲートパターンとの間に配されるＢＯＸ（ｂｕｒｉｅｄ  ｏｘｉｄｅ）絶縁領域をさらに具備することを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記半導体素子は、
前記ゲートパターンと前記ボディ領域との間に配されるゲート絶縁領域をさらに具備することを特徴とする請求項１ないし３のいずれか一項に記載の半導体素子。
【請求項５】
前記半導体素子は、
前記ゲートパターンと前記ボディ領域との両脇に配され、前記ゲートパターンと前記ボディ領域とを周囲から絶縁させる第１絶縁領域をさらに具備することを特徴とする請求項１ないし４のいずれか一項に記載の半導体素子。
【請求項６】
前記第１不純物ドーピング領域は、ソースラインまたはビットラインに連結され、
前記第２不純物ドーピング領域は、ビットラインまたはソースラインに連結されることを特徴とする請求項１ないし５のいずれか一項に記載の半導体素子。
【請求項７】
前記半導体素子はＢＪＴトランジスタであり、
前記ゲートパターンは、前記ＢＪＴトランジスタのベース領域とカップリングされており、
前記第１不純物ドーピング領域及び第２不純物ドーピング領域は、それぞれエミッタ領域及びコレクタ領域であるか、またはそれぞれコレクタ領域及びエミッタ領域であることを特徴とする請求項１ないし６のいずれか一項に記載の半導体素子。
【請求項８】
前記半導体素子はＢＪＴトランジスタであり、
前記ＢＪＴトランジスタのベース領域は、フローティングされていることを特徴とする請求項１ないし７のいずれか一項に記載の半導体素子。
【請求項９】
前記ボディ領域は、
前記半導体基板から分離されるフローティング・ボディ領域であり、
前記ボディ領域と前記半導体基板は、同じ特性を有する材質からなることを特徴とする請求項１ないし８のいずれか一項に記載の半導体素子。
【請求項１０】
基板領域と、
前記基板領域上に位置するＢＯＸ絶縁領域と、
第１絶縁領域によって前記基板領域から分離され、前記ＢＯＸ絶縁領域上に位置するゲートパターンと、
前記ゲートパターン上に位置するゲート絶縁領域と、
前記ゲート絶縁領域によって前記ゲートパターンから分離され、前記ゲート絶縁領域上に位置するフローティング・ボディ領域とを具備し、
前記基板領域とフローティング・ボディ領域は、同じ特性を有する材質からなることを特徴とする半導体基板。
【請求項１１】
前記基板領域は、
バルク半導体基板から形成されることを特徴とする請求項１０に記載の半導体基板。
【請求項１２】
前記ＢＯＸ絶縁領域または前記ゲート絶縁領域は、
シリコンオキサイドからなることを特徴とする請求項１０または１１に記載の半導体基板。
【請求項１３】
前記フローティング・ボディ領域の厚さは、
可変的であることを特徴とする請求項１０ないし１２のいずれか一項に記載の半導体基板。
【請求項１４】
半導体基板と、
前記半導体基板上に位置する一つ以上のゲートパターンと、
前記一つ以上のゲートパターン上にそれぞれ位置する一つ以上のボディ領域と、
前記一つ以上のボディ領域それぞれの上側に位置する第１不純物ドーピング領域及び第２不純物ドーピング領域とを具備することを特徴とする半導体素子。
【請求項１５】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域は、
前記ボディ領域の上側に突出して所定の間隔ほど離れて配され、
前記半導体素子は、
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との間に位置する遮断絶縁領域をさらに具備することを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記半導体素子は、
前記半導体基板と前記一つ以上のゲートパターンとの間に配されるＢＯＸ絶縁領域をさらに具備することを特徴とする請求項１４または１５に記載の半導体素子。
【請求項１７】
前記半導体素子は、
前記一つ以上のゲートパターンと前記一つ以上のボディ領域との間に配されるゲート絶縁領域をさらに具備することを特徴とする請求項１４ないし１６のいずれか一項に記載の半導体素子。
【請求項１８】
前記半導体素子は、
前記それぞれのゲートパターンと、それに対応するボディ領域との両脇に配され、前記それぞれのゲートパターンと前記ボディ領域とを、他のゲートパターン及び他のボディ領域と絶縁させる第１絶縁領域をさらに具備することを特徴とする請求項１４ないし１７のいずれか一項に記載の半導体素子。
【請求項１９】
前記第１不純物ドーピング領域は、ソースラインまたはビットラインに連結され、
前記第２不純物ドーピング領域は、ビットラインまたはソースラインに連結されることを特徴とする請求項１４ないし１８のいずれか一項に記載の半導体素子。
【請求項２０】
バルク基板をエッチングし、少なくとも１つのフローティング・ボディパターンを形成する第１段階と、
前記フローティング・ボディパターン下部のバルク領域をエッチングし、前記バルク基板を基板領域とフローティング・ボディ領域とに分離する第２段階と、
前記フローティング・ボディ領域と前記基板領域との間にゲートパターンを形成させる第３段階とを含むことを特徴とする半導体基板の製造方法。
【請求項２１】
前記第３段階前に、前記基板領域上にＢＯＸ絶縁領域を形成させる段階と、
前記第３段階後に、前記ゲートパターン上にゲート絶縁領域を形成させる段階とをさらに含むことを特徴とする請求項２０に記載の半導体基板の製造方法。
【請求項２２】
前記第１段階は、
前記バルク基板を長軸方向である第１方向にエッチングし、前記第１方向に伸張するフローティング・ボディラインパターンを形成する段階と、
前記フローティング・ボディラインパターンの両側を絶縁膜で充填する段階と、
前記フローティング・ボディラインパターンと前記絶縁膜とを、前記フローティング・ボディラインパターンが伸張する第１方向と垂直である第２方向にエッチングし、前記第２方向に伸張する一つ以上のフローティング・ボディパターンを形成する段階とを含むことを特徴とする請求項２０または２１に記載の半導体基板の製造方法。
【請求項２３】
前記第２段階は、
前記フローティング・ボディパターンの側壁に保護膜を形成する段階と、
前記保護膜が形成されていない前記フローティング・ボディパターンの両側に位置する底面を介して、前記フローティング・ボディパターン下部のバルク領域をエッチングする段階とを含むことを特徴とする請求項２１に記載の半導体基板の製造方法。
【請求項２４】
前記第３段階は、
前記フローティング・ボディパターンの上部及び側壁の保護膜を除去する段階と、
前記フローティング・ボディパターンの下部に位置するエッチングされた領域と前記フローティング・ボディパターンとの両側空間を絶縁物質で充填する段階とを含むことを特徴とする請求項２３に記載の半導体基板の製造方法。
【請求項２５】
前記第１段階は、
前記バルク基板を長軸方向である第１方向にエッチングし、前記第１方向に伸張するフローティング・ボディラインパターンを形成する段階と、
前記フローティング・ボディラインパターンの両側を絶縁膜で充填する段階と、
前記絶縁膜を除いて前記バルク基板を、前記フローティング・ボディラインパターンが伸張する第１方向と垂直である第２方向にエッチングし、前記第２方向に伸張する少なくとも１つのフローティング・ボディパターンを形成する段階とを含むことを特徴とする請求項２０または２１に記載の半導体基板の製造方法。
【請求項２６】
前記第２段階は、
前記フローティング・ボディパターンの側壁に保護膜を形成する段階と、
前記保護膜が形成されていない前記フローティング・ボディパターンの両側に位置する底面を介して、前記フローティング・ボディパターン下部のバルク領域をエッチングする段階とを含むことを特徴とする請求項２５に記載の半導体基板の製造方法。
【請求項２７】
前記第１段階は、
前記バルク基板を長軸方向である第１方向にエッチングし、前記第１方向に伸張する複数個のフローティング・ボディラインパターンを形成する段階と、
前記フローティング・ボディラインパターン間を絶縁膜で充填する段階と、
前記フローティング・ボディラインパターンが伸張する第１方向と垂直である第２方向にエッチングし、前記第２方向に伸張する複数個のフローティング・ボディパターンを形成する段階とを含むことを特徴とする請求項２０または２１に記載の半導体基板の製造方法。
【請求項２８】
前記第２段階は、
前記フローティング・ボディパターンの側壁に保護膜を形成する段階と、
前記フローティング・ボディパターンの両側に位置して保護膜が形成されていない前記基板領域の上面を介して、前記フローティング・ボディパターン下部のバルク領域をエッチングする段階とを含むことを特徴とする請求項２７に記載の半導体基板の製造方法。
【請求項２９】
前記第３段階は、
前記フローティング・ボディパターンの上部及び側壁の保護膜を除去する段階と、
前記フローティング・ボディパターンの下部に位置するエッチングされた領域と前記フローティング・ボディパターンとの両側空間を絶縁物質で充填する段階とを含むことを特徴とする請求項２８に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及び半導体装置に係り、特に、ボディ領域の下方に配されるゲートパターンを具備する半導体素子及び半導体基板に関する。
【背景技術】
【０００２】
最近、キャパシタを含まずに、１つのトランジスタだけで具現される１−Ｔ  ＤＲＡＭ（１−ｔｒａｎｓｉｓｔｏｒ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）が利用されている。１−Ｔ  ＤＲＡＭは、単純な製造工程によって製作されるだけではなく、向上されたセンシング・マージンを有している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明がなそうとする技術的課題は、ボディ領域の下方に配されるゲートパターンを具備する半導体素子及び半導体基板を提供するところにある。
【課題を解決するための手段】
【０００４】
前記技術的課題を達成するための本発明の実施形態による半導体素子は、半導体基板と、前記半導体基板上に位置するゲートパターンと、前記ゲートパターン上に位置するボディ領域と、前記ボディ領域の上側に位置する第１不純物ドーピング領域及び第２不純物ドーピング領域とを具備する。
【０００５】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域は、前記ボディ領域の上側に突出して所定の間隔ほど離れて配されうる。前記半導体素子は、前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との間に位置する遮断絶縁領域をさらに具備できる。
【０００６】
前記半導体素子は、前記半導体基板と前記ゲートパターンとの間に配されるＢＯＸ（ｂｕｒｉｅｄ  ｏｘｉｄｅ）絶縁領域をさらに具備できる。
【０００７】
前記半導体素子は、前記ゲートパターンと前記ボディ領域との間に配されるゲート絶縁領域をさらに具備できる。
【０００８】
前記半導体素子は、前記ゲートパターンと前記ボディ領域との両脇に配され、前記ゲートパターンと前記ボディ領域とを周囲から絶縁させる第１絶縁領域をさらに具備できる。
【０００９】
前記第１不純物ドーピング領域は、ソースラインまたはビットラインに連結され、前記第２不純物ドーピング領域は、ビットラインまたはソースラインに連結されうる。前記半導体素子はＢＪＴ（ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）トランジスタであり、前記ワードラインパターンは、前記ＢＪＴトランジスタのベース領域であり、前記第１不純物ドーピング領域及び第２不純物ドーピング領域は、それぞれエミッタ領域及びコレクタ領域であるか、またはそれぞれコレクタ領域及びエミッタ領域でありうる。
【００１０】
前記ボディ領域は、前記半導体基板から分離されるフローティング・ボディ領域であり、前記ボディ領域と前記半導体基板は、同じ特性を有する材質からなりうる。
【００１１】
本発明の実施形態による半導体基板は、基板領域と、前記基板領域上に位置するＢＯＸ絶縁領域と、前記第１絶縁領域によって前記基板領域から分離され、前記ＢＯＸ絶縁領域上に位置するゲートパターンと、前記ゲートパターン上に位置するゲート絶縁領域と、前記ゲート絶縁領域によって前記ゲートパターンから分離され、前記ゲート絶縁領域上に位置するフローティング・ボディ領域とを具備し、前記基板領域とフローティング・ボディ領域は、同じ特性を有する材質からなる。
【００１２】
本発明の実施形態による半導体基板の製造方法は、バルク基板をエッチングし、少なくとも１つのフローティング・ボディパターンを形成する第１段階と、前記フローティング・ボディパターン下部のバルク領域をエッチングし、前記バルク基板を基板領域とフローティング・ボディ領域とに分離する第２段階と、前記フローティング・ボディ領域と前記基板領域との間にゲートパターンを形成させる第３段階とを含む。
【００１３】
本発明の実施形態による半導体基板の製造方法は、前記第３段階前に前記基板領域上にＢＯＸ絶縁領域を形成させる段階をさらに具備でき、前記第３段階後に前記ゲートパターン上にゲート絶縁領域を形成させる段階をさらに具備できる。
【発明の効果】
【００１４】
本発明によれば、ボディ領域の下方に配されるゲートパターンを具備する半導体素子及び半導体基板を提供することが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明と比較する目的で提供される比較例による１−Ｔ  ＤＲＡＭを示す図面である。
【図２】図１の１−Ｔ  ＤＲＡＭをモデリングした回路図である。
【図３】本発明による半導体素子を示す図面である。
【図４】図３の半導体素子をモデリングした回路図である。
【図５】図１と図３との構造で、読み取り回数によるビットライン電流を示すグラフである。
【図６】図１と図３との構造で、維持時間によるビットライン電流を示すグラフである。
【図７】図３の半導体素子がアレイ状に配列された様子を正面から見た図面である。
【図８Ａ】図７の半導体素子をモデリングした回路図である。
【図８Ｂ】図７の半導体素子をモデリングした回路図である。
【図９Ａ】図７の半導体素子をモデリングした他の回路図である。
【図９Ｂ】図７の半導体素子をモデリングした他の回路図である。
【図１０】本発明による半導体素子の書き込み動作と読み取り動作について説明するための図面である。
【図１１】本発明による半導体素子の書き込み動作と読み取り動作とについて説明するための図面である。
【図１２】本発明による半導体素子の書き込み動作と読み取り動作とについて説明するための図面である。
【図１３】本発明による半導体素子の書き込み動作と読み取り動作とについて説明するための図面である。
【図１４】本発明の実施形態による半導体基板の斜視図である。
【図１５】図１４の半導体基板で、基板領域とボディ領域とを示す図面である。
【図１６】図１４で、基板領域とボディ領域との間に、ＢＯＸ領域、ゲートパターン、及びゲート絶縁領域が形成された様子を示している図面である。
【図１７Ａ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１７Ｂ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１７Ｃ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１７Ｄ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１７Ｅ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１７Ｆ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１７Ｇ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１７Ｈ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１８Ａ】本発明の他の実施形態によるによる半導体素子の製造方法を示す図面である。
【図１８Ｂ】本発明の他の実施形態によるによる半導体素子の製造方法を示す図面である。
【図１８Ｃ】本発明の他の実施形態によるによる半導体素子の製造方法を示す図面である。
【図１８Ｄ】本発明の他の実施形態によるによる半導体素子の製造方法を示す図面である。
【図１８Ｅ】本発明の他の実施形態によるによる半導体素子の製造方法を示す図面である。
【図１８Ｆ】本発明の他の実施形態によるによる半導体素子の製造方法を示す図面である。
【図１８Ｇ】本発明の他の実施形態によるによる半導体素子の製造方法を示す図面である。
【発明を実施するための形態】
【００１６】
本発明、本発明の動作上のメリット及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１７】
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００１８】
図１は、本発明と比較する目的で提供される比較例による１−Ｔ  ＤＲＡＭ（１−ｔｒａｎｓｉｓｔｏｒ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を示す図面である。
【００１９】
図２は、図１の１−Ｔ  ＤＲＡＭをモデリングした回路図である。
【００２０】
図１と図２とを参照すれば、比較例による１−Ｔ  ＤＲＡＭは、ＢＪＴ（ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）形態にモデリングできるが、実質的には、ＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構造を有する。従って、比較例による１−Ｔ  ＤＲＡＭでは、ゲートパターン１３０（ＷＬ）が不純物ドーピング領域１４０，１５０を含むボディ領域の上側に配される。それによって、ゲートパターン（ＷＬ）と不純物ドーピング領域１４０，１５０の距離が近づいて、ＢＴＢＴ（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）現象が発生しうる。また、比較例による１−Ｔ  ＤＲＡＭでは、反復的な読み取りによるデータ破壊現象及び維持時間（ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）が長くなることによるデータ破壊現象が起きることがある。
【００２１】
図３は、本発明の実施形態による半導体素子を示す図面である。
【００２２】
図３を参照すれば、本発明の実施形態による半導体素子３００は、半導体基板３１０、ゲートパターン３３０、ボディ領域３７０、第１不純物ドーピング領域３４０、及び第２不純物ドーピング領域３５０を具備する。
【００２３】
ゲートパターン３３０は、半導体基板３１０上に位置する。ボディ領域３７０は、ゲートパターン３３０上に位置する。第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０は、ボディ領域３７０の上側に位置する。すなわち、ゲートパターン３３０は、ボディ領域３７０と、第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０との下方に配される。
【００２４】
本発明の実施形態による半導体素子３００では、ゲートパターン３３０が第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０の下方に配されるために、ゲートパターン３３０と第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０間との間の距離が遠い。それにより、本発明の実施形態による半導体素子は、ＢＴＢＴ現象を減らすことができる。例えば、図１に図示された比較例と比較すれば、ゲートパターン３３０と第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０との間の距離がさらに遠い。
【００２５】
第１不純物ドーピング領域３４０と第２不純物ドーピング領域３５０は、ボディ領域３７０の上側に突出し、所定の間隔ほど離れて配されうる。第１不純物ドーピング領域３４０と第２不純物ドーピング領域３５０との間には、遮断絶縁領域３８０が配されうる。
【００２６】
遮断絶縁領域３８０は、オキサイドを含む物質からなる領域でありうる。しかし、遮断絶縁領域３８０は、他の絶縁物質からなる絶縁領域に代替されうる。また、本明細書で言及されるオキサイド領域は、オキサイド以外の絶縁物質からなる絶縁領域に代替されうる。
【００２７】
本発明の実施形態による半導体素子は、基板領域３１０上に形成されるＢＯＸ（ｂｕｒｉｅｄ  ｏｘｉｄｅ）領域３１５をさらに具備できる。バルク基板から形成される基板領域３１０上に、オキサイド領域を形成させることによって、ＢＯＸ領域を形成させることもでき、または、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の絶縁領域をＢＯＸ領域として利用することもできる。
【００２８】
本発明の実施形態による半導体素子は、第１絶縁領域３２０ａ，３２０ｂをさらに具備できる。それぞれの第１絶縁領域３２０ａ，３２０ｂは、ゲートパターン３３０とボディ領域３７０との両脇に配される。それぞれの第１絶縁領域３２０ａ，３２０ｂは、ゲートパターン３３０とボディ領域３７０とを周囲から絶縁させる。
【００２９】
本発明の実施形態による半導体素子は、ゲート絶縁領域３６０、すなわち第２絶縁領域をさらに具備できる。ゲート絶縁領域３６０は、ゲートパターン３３０上に配される。ゲート絶縁領域３６０は、ゲートパターン３３０とボディ領域３７０との間に配されうる。
【００３０】
ボディ領域３７０は、基板領域３１０から分離されるフローティング・ボディ領域でありうる。ボディ領域３７０と基板領域３１０は、同じ特性を有する材質からなりうる。これについては後述する。
【００３１】
図４は、図３の半導体素子をモデリングした回路図である。
【００３２】
図４を参照すれば、図３の半導体素子の第１不純物ドーピング領域３４０は、ソースラインＳＬに連結され、第２不純物ドーピング領域３５０は、ビットラインＢＬに連結されうる。反対に、第１不純物ドーピング領域３４０がビットラインＢＬに連結され、第２不純物ドーピング領域３５０がソースラインＳＬに連結されることも可能である。
【００３３】
図３の半導体素子は、ＢＪＴトランジスタの役割を行える。ゲートパターン３３０は、ＢＪＴトランジスタのベース領域でありうる。第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０は、ＢＪＴトランジスタのエミッタ領域またはコレクタ領域でありうる。または、第１不純物ドーピング領域３４０及び第２不純物ドーピング領域３５０は、ＢＪＴトランジスタのコレクタ領域またはエミッタ領域でありうる。
【００３４】
または、ＢＪＴトランジスタのベース領域、はフローティングされていることも可能である。
【００３５】
図５は、図１と図３との構造で、読み取り回数によるビットライン電流を示すグラフである。
【００３６】
図５を参照すれば、図１の比較例による１−Ｔ  ＤＲＡＭでは、読み取り動作を１０回以上反復する場合、「０」データ状態が「１」データ状態と区分されない様子が図示されている。一方、図３に図示された本発明の実施形態による半導体素子では、読み取り動作を１００回まで反復しても、「０」データ状態と「１」データ状態とが明確に区分されうる。
【００３７】
図６は、図１と図３との構造で、維持時間（ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）によるビットライン電流を示すグラフである。
【００３８】
図６を参照すれば、図１の比較例による１−Ｔ  ＤＲＡＭでは、維持時間が１０ｍｓを超える場合、「０」データ状態が「１」データ状態と区分されない様子が図示されている。一方、図３に図示された本発明の実施形態による半導体素子では、維持時間が１ｓである場合にも、「０」データ状態と「１」データ状態とが明確に区分されうる。
【００３９】
本発明の実施形態による半導体素子は、アレイ状に配列されうる。
【００４０】
図７は、図３の半導体素子がアレイ状に配列された様子を正面から見た図面（正面図）である。
【００４１】
図７を参照すれば、複数個のボディ領域７７１〜７７７と複数個のゲートパターン７３１〜７３７とが、半導体基板７１０上にアレイ状に配されうる。複数個のゲートパターン７３１〜７３７は、半導体基板７１０と複数個のボディ領域７７１〜７７７との間に配されうる。
【００４２】
第１不純物ドーピング領域７４１〜７４７と第２不純物ドーピング領域７５１〜７５７は、ボディ領域７７１〜７７７の上側に位置しうる。第１不純物ドーピング領域７４１〜７４７と第２不純物ドーピング領域７５１〜７５７との間には、遮断絶縁領域７８１〜７８７が配されうる。半導体基板７１０上には、ＢＯＸ領域７１５がさらに形成され、ゲートパターン７３１〜７３７とボディ領域７７１〜７７７との間には、ゲート絶縁領域７６１〜７６７、すなわち第２絶縁領域がさらに形成されうる。
【００４３】
第１不純物ドーピング領域７４１〜７４７は、ビットラインＢＬに連結され、第２不純物ドーピング領域７５１〜７５７は、ソースラインＳＬ１〜ＳＬ７に連結されうる。一方、第１不純物ドーピング領域７４１〜７４７がソースラインＳＬ１〜ＳＬ７に連結され、第２不純物ドーピング領域７５１〜７５７がビットラインＢＬに連結されることも可能である。
【００４４】
図７はアレイ形態を正面から見た図面であるので、一番前に配された半導体素子だけ図示されているが、図７の半導体素子７００の後側に、他の半導体素子が配されうる。
【００４５】
図８Ａは、図７の半導体素子をモデリングした回路図である。
【００４６】
図８Ａを参照すれば、複数個の半導体素子は、互いに異なるゲートパターン７３１〜７３５にそれぞれ連結される。ゲートパターン７３１〜７３５は、ワードラインの役割を行える。複数個の半導体素子の第１不純物ドーピング領域７４１〜７４５は、１本のビットラインＢＬに連結され、複数個の半導体素子の第２不純物ドーピング領域７５１〜７５５は、互いに異なるソースラインＳＬ１〜ＳＬ５にそれぞれ連結されることが可能である。
【００４７】
図８Ｂは、図７の半導体素子をモデリングした他の回路図である。
【００４８】
図８Ｂに図示された複数個の半導体素子では、第１不純物ドーピング領域７４１〜７４５が互いに異なるソースラインＳＬ１〜ＳＬ５にそれぞれ連結され、第２不純物ドーピング領域７５１〜７５５が１本のビットラインＢＬに連結される。かような点を除けば、図８Ｂに図示された複数個の半導体素子は、図８Ａに図示された複数個の半導体素子と同一である。
【００４９】
図９Ａと図９Ｂは、図７の半導体素子をモデリングした他の回路図である。
【００５０】
図９Ａ、図９Ｂには、複数本のビットラインＢＬ１〜ＢＬ４、複数本のソースラインＳＬ１〜ＳＬ３及び複数本のワードラインＷＬ１〜ＷＬ４に連結される複数個の半導体素子が図示されている。
【００５１】
図９Ａと図９Ｂとの回路図は、図８Ａと図８Ｂとに図示された回路と同じ回路が複数個配される図面であるために、それに係る詳細な説明は省略する。
【００５２】
図１０と図１１は、本発明の実施形態による半導体素子に、データ「１」を書き込んで検証する過程について説明するための図面である。
【００５３】
図１０を参照すれば、ｃａｓｅ１と表示された半導体素子が書き込み対象半導体素子である。書き込み対象半導体素子に連結されるワードラインＷＬ２には１Ｖが印加され、他のワードラインＷＬ１，ＷＬ３には−２Ｖが印加される。また、書き込み対象半導体素子に連結されるソースラインＳＬ２には＋２．５Ｖが印加され、他のソースラインＳＬ１，ＳＬ３には０Ｖが印加される。また、ビットラインＢＬ１〜ＢＬ３には０Ｖが印加される。
【００５４】
Ｃａｓｅ２と表示された半導体素子は、書き込み対象半導体素子と同じソースラインＳＬ２に連結される半導体素子であり、ｃａｓｅ３と表示された半導体素子は、書き込み対象半導体素子と同じビットラインＢＬ２に連結される半導体素子である。
【００５５】
図１１の最初のグラフには、書き込み対象半導体素子にデータ「１」が書き込まれ（ＰＧＭ）、データ「１」が読み取り（ＲＥＡＤ）される様子が図示されている。図１１の２番目のグラフには、同じソースラインＳＬ２に連結される半導体素子にデータ「１」が書き込まれない様子が図示されている。図１１の３番目のグラフには、同じビットラインＢＬ２に連結される半導体素子にデータ「１」が書き込まれない様子が図示されている。
【００５６】
図１２と図１３は、本発明の実施形態による半導体素子に、データ「０」を書き込んで検証する過程について説明するための図面である。
【００５７】
図１２を参照すれば、ｃａｓｅ１と表示された半導体素子が書き込み対象半導体素子である。書き込み対象半導体素子に連結されるワードラインＷＬ２には０Ｖが印加され、他のワードラインＷＬ１，ＷＬ３には−２Ｖが印加される。また、書き込み対象半導体素子に連結されるソースラインＳＬ２には−１Ｖが印加され、他のソースラインＳＬ１，ＳＬ３には０Ｖが印加される。また、ビットラインＢＬ１〜ＢＬ３には、０Ｖが印加される。
【００５８】
Ｃａｓｅ２と表示された半導体素子は、書き込み対象半導体素子と同じソースラインＳＬ２に連結される半導体素子であり、ｃａｓｅ３と表示された半導体素子は、書き込み対象半導体素子と同じビットラインＢＬ２に連結される半導体素子である。
【００５９】
図１３の最初のグラフには、書き込み対象半導体素子にデータ「０」が書き込まれ（ＰＧＭ）、データ「０」が読み取り（ＲＥＡＤ）される様子が図示されている。図１３の２番目のグラフには、同じソースラインＳＬ２に連結される半導体素子にデータ「０」が書き込まれない様子が図示されている。図１３の３番目のグラフには、同じビットラインＢＬ２に連結される半導体素子にデータ「０」が書き込まれない様子が図示されている。
【００６０】
図１４は、本発明の実施形態による半導体基板の斜視図である。
【００６１】
図１４を参照すれば、本発明の実施形態による半導体基板は、基板領域１４１０、ゲートパターン１４３０、及びボディ領域１４７０を具備する。
【００６２】
ボディ領域１４７０は、基板領域１４１０から分離された状態で配される。すなわち、ボディ領域１４７０は、フローティング・ボディ領域である。基板領域１４１０とボディ領域１４７０は、同じ特性を有する材質からなる。
【００６３】
ゲートパターン１４３０は、基板領域１４１０とボディ領域１４７０との間に配され、基板領域１４１０とボディ領域１４７０とから分離される。このために、基板領域１４１０とゲートパターン１４３０との間には、ＢＯＸ領域１４１５が配され、ゲートパターン１４３０とボディ領域１４７０との間には、ゲート絶縁領域１４６０が配されうる。ＢＯＸ領域１４１５は、基板領域１４１０とゲートパターン１４３０とを絶縁させ、ゲート絶縁領域１４６０は、ゲートパターン１４３０とボディ領域１４７０とを絶縁させる。
【００６４】
第１絶縁領域１４９０は、ゲートパターン１４３０とボディ領域１４７０との両脇に配される。第１絶縁領域１４９０は、ゲートパターン１４３０とボディ領域１４７０とを周囲から絶縁させる。
【００６５】
ＢＯＸ領域１４１５、ゲート絶縁領域１４６０、または第１絶縁領域１４９０は、シリコンオキサイドからなり、または他の絶縁物質からなることも可能である。また、２種類以上の絶縁物質を含むこともできる。
【００６６】
本発明の実施形態による半導体基板を製造するために、バルク基板の中間部分を選択的にエッチングすることによって、バルク基板を上段と下段とに分離できる。互いに分離された上段と下段は、それぞれボディ領域１４７０と基板領域１４１０とでありうる。また、バルク基板上に、所定の方向に伸張する一つ以上のボディパターンを形成させ、ボディパターンの下部のバルク領域をエッチングすることによって、一つ以上のボディ領域１４７０を形成させることができる。
【００６７】
互いに分離された基板領域１４１０とボディ領域１４７０とを形成させた後に、基板領域１４１０とボディ領域１４７０との間に、ゲートパターン１４３０を形成させる。もしＢＯＸ領域１４１５とゲート絶縁領域１４６０とが形成される場合には、基板領域１４１０とボディ領域１４７０との間にＢＯＸ領域１４１５を形成させ、ＢＯＸ領域１４１５上に、ゲートパターン１４３０を形成させることができる。その後、ゲートパターン１４３０上に、ゲート絶縁領域１４６０を形成させることができる。
【００６８】
本発明の実施形態による半導体基板には、第１不純物ドーピング領域（図示せず）と第２不純物ドーピング領域（図示せず）とがさらに形成されうる。図３と同様に、第１不純物ドーピング領域（図示せず）及び第２不純物ドーピング領域（図示せず）をボディ領域１４７０の上側に形成させることができる。それにより、ゲートパターン１４３０は、ボディ領域１４７０と第１不純物ドーピング領域（図示せず）及び第２不純物ドーピング領域（図示せず）との下方に配される。
【００６９】
図１５は、図１４の半導体基板で、基板領域１４１０とボディ領域１４７０とを示す図面である。図１５を参照すれば、基板領域１４１０とボディ領域１４７０は、互いに分離されている。
【００７０】
図１６は、図１４で、基板領域１４１０とボディ領域１４７０との間に、ＢＯＸ領域１４１５、ゲートパターン１４３０、及びゲート絶縁領域１４６０が形成された様子を示している。
【００７１】
図１５と図１６とには、ボディ領域１４７０と基板領域１４１０とが互いに分離されている様子が図示されている。この場合、基板領域１４１０とボディ領域１４７０は、同じ基板から形成されているために、基板領域１４１０とボディ領域１４７０は、同じ物質を含む。基板の真ん中部分を選択的にエッチングする過程は、論文Ｓ−ＲＣＡＴ（ｓｐｈｅｒｅ−ｓｈａｐｅｄ−ｒｅｃｅｓｓ−ｃｈａｎｎｅｌ−ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ７０ｎｍ  ＤＲＡＭ  ｆｅａｔｕｒｅ  ｓｉｚｅ  ａｎｄ  ｂｅｙｏｎｄ，２００５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓをさらに参照でき、その内容は、本出願に含まれうる。
【００７２】
もしボディ領域１４７０が、基板領域１４１０でエピタキシャル成長（ｅｐｉｔａｘｉａｌ  ｇｒｏｗｉｎｇ）過程を経て形成されると仮定するならば、ボディ領域１４７０に含まれる物質は、基板領域１４１０に含まれる物質と同じ特性を有することはできず、互いに異なる特性を有する。
【００７３】
本発明の実施形態による半導体基板は、バルク半導体基板（ｂｕｌｋ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ）から形成されうる。すなわち、バルク半導体基板の真ん中領域を選択的にエッチングすることによって、バルク半導体基板からボディ領域１４７０を形成させることができる。
【００７４】
図１７Ａないし図１７Ｈは、本発明の実施形態による半導体素子の製造方法を示す図面である。
【００７５】
図１７Ａを参照すれば、バルク基板を長軸方向である第１方向（Ｙ方向）（図１５）にエッチングし、第１方向（Ｙ方向）に伸張するボディラインパターン１７７０を形成する。すなわち、半導体基板の両脇の上端から所定の幅及び所定の長さほどパターニング（ｐａｔｔｅｒｎｉｎｇ）する。ここで、半導体基板は、バルクウェーハから生成されるバルク半導体基板でありうる。パターニングの結果、パターニングされた部分の間にあるボディラインパターン１７７０と、ボディラインパターン１７７０の下にある基板領域１７１０とが形成される。ボディラインパターン１７７０の一部は、その後ボディ領域１７７０（１７Ｈ）になる。ボディ領域１７７０（図１７Ｈ）の幅がどれほど要求されるかによって、パターニングされる幅を変化させることができ、ボディ領域１７７０（図１７Ｈ）の厚さがどれほど要求されるかによって、パターニングされる長さを変化させることができる。
【００７６】
図１７Ｂを参照すれば、ボディラインパターン１７７０の両側を絶縁物質で充填し、第１絶縁領域１７９０を形成する。その結果、ボディラインパターン１７７０の両側側面に、第１絶縁領域１７９０が位置する。第１絶縁領域１７９０は、選択的エッチング技術によって、ボディラインパターン１７７０が基板領域１７１０から分離されてボディ領域１７７０ａが形成される場合に、ボディ領域１７７０ａを支持（ｓｕｐｐｏｒｔ）する役割を行える。
【００７７】
次に、図１７Ｃを参照すれば、第２方向（Ｚ方向）（図１５）にボディラインパターン１７７０をパターニングする。第１絶縁領域１７９０を除いてボディラインパターン１７７０が伸張する第１方向（Ｙ方向）と垂直である第２方向（Ｚ方向）に沿って、ボディラインパターン１７７０をエッチングする。それにより、第１方向に伸張する少なくとも１つのボディパターン１７７０ａ，１７７０ｂ，１７７０ｃを形成する。図１７Ｃでは、第１絶縁領域１７９０はパターニングされていない。図１７Ｃに図示されたパターニングは、ボディラインパターン１７７０の上端から所定の長さほど行われる。
【００７８】
ボディラインパターン１７７０の部分のうち、パターニング対象ではない部分と第１絶縁領域１７９０とにマスク１７８０を覆った後、マスク１７８０に覆われていない部分にだけパターニング過程を進めることができる。
【００７９】
図１７Ｄを参照すれば、パターニングされた内側面１７８２，１７８４と底面（図示せず）とをマスキングした後、底面（図示せず）のマスキングを除去する。次に、マスキングの除去された底面を介してボディパターン１７７０ａ，１７７０ｂ，１７７０ｃの下端を選択的にエッチングする。図１７Ｅには、ボディパターン１７７０ａ，１７７０ｂ，１７７０ｃの下端が選択的にエッチングされ、ボディパターン１７７０ａ，１７７０ｂ，１７７０ｃの底面１７８８が露出される様子が図示されている。その結果、基板領域１７１０と分離されたボディ領域１７７０ａ，１７７０ｂ，１７７０ｃが形成される。
【００８０】
本明細書では、１７７０ａ、１７７０ｂ、１７７０ｃの領域が基板領域１７１０から分離される前には、１７７０ａ、１７７０ｂ、１７７０ｃの領域をボディパターン１７７０ａ，１７７０ｂ，１７７０ｃと呼び、１７７０ａ、１７７０ｂ、１７７０ｃの領域が基板領域１７１０から分離された後には、１７７０ａ、１７７０ｂ、１７７０ｃの領域をボディ領域１７７０ａ，１７７０ｂ，１７７０ｃと呼ぶ。
【００８１】
図１７Ｆを参照すれば、図１７Ｅに図示された選択的エッチング領域に絶縁物質を載せ、ＢＯＸ領域１７１５を形成させることができる。次に、図１７Ｇを参照すれば、ＢＯＸ領域１７１５上に、ゲートパターン１７３０を形成させることができる。次に、図１７Ｈを参照すれば、ゲートパターン１７３０上に絶縁物質を載せ、ゲート絶縁領域１７６０を形成させることができる。
【００８２】
図１８Ａないし図１８Ｇは、本発明の他の実施形態による半導体基板の製造方法を示す斜視図である。
【００８３】
図１８Ａを参照すれば、バルク基板を長軸方向である第１方向（Ｙ方向）にエッチングし、第１方向（Ｙ方向）に伸張するボディラインパターン１８７０を形成する。図１８Ｂを参照すれば、ボディラインパターン１８７０の両側を絶縁物質で充填し、第１絶縁領域１８９０を形成する。図１８Ａと図１８Ｂとの過程は、図１７Ａと図１７Ｂとの過程と同一なので、それに係る説明は省略する。
【００８４】
次に、図１８Ｃを参照すれば、第２方向（Ｚ方向）に沿って、ボディラインパターン１８７０と第１絶縁領域１８９０とをパターニングする。ボディラインパターン１８７０が伸張する第１方向（Ｙ方向）と垂直である第２方向（Ｚ方向）に沿って、ボディラインパターン１８７０をエッチングする。それにより、第２方向（Ｚ方向）に伸張する少なくとも１つのボディパターン１８７０ａ，１８７０ｂ，１８７０ｃを形成する。図１７Ｃで、第１絶縁領域１７９０はパターニングされない一方、図１８Ｃでは、第１絶縁領域１８９０までパターニングされる。図１８Ｃに図示されたパターニングは、ボディラインパターン１８７０の上端から所定の長さほど行われる。
【００８５】
ボディラインパターン１８７０の部分のうち、パターニング対象ではない部分と第１絶縁領域１８９０とにマスク１８８０を覆った後、マスク１８８０が覆われていない部分にだけパターニング過程を進めることができる。
【００８６】
図１８Ｄと図１８Ｅとを参照すれば、パターニングされた内側面１８８４と底面１８８６とをマスキングした後、底面１８８６のマスキングを除去する。次に、マスキングの除去された底面１８８６を介して、ボディパターン１８７０ａ，１８７０ｂ，１８７０ｃの下端を選択的にエッチングする。図１８Ｆには、ボディパターン１８７０ａ，１８７０ｂ，１８７０ｃの下端が選択的にエッチングされ、ボディパターン１８７０ａ，１８７０ｂ，１８７０ｃの底面１８８８が露出される様子が図示されている。その結果、基板領域１８１０と分離されたボディ領域１８７０ａ，１８７０ｂ，１８７０ｃが形成される。
【００８７】
図１８Ｇを参照すれば、図１８Ｆに図示された選択的エッチング領域に絶縁物質を載せ、ＢＯＸ領域１８１５を形成させることができる。次に、ＢＯＸ領域１８１５上に、ゲートパターン１８３０を形成させることができる。次に、ゲートパターン１８３０上に、絶縁物質を載せ、ゲート絶縁領域１８６０を形成させることができる。
【００８８】
以上のように、図面と明細書とで最適の実施形態が開示された。ここで、特定の用語が使われたが、それらは単に本発明について説明するための目的で使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によってのみ決まるものである。
【産業上の利用可能性】
【００８９】
本発明の半導体素子及び半導体基板は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【符号の説明】
【００９０】
１３０，３３０，７３１〜７３７，１４３０，１８３０  ゲートパターン
１４０，１５０  不純物ドーピング領域
３００，７００  半導体素子
３１０，７１０  半導体基板
３１５，１４１５，１７１５，１８１５  ＢＯＸ領域
３２０ａ，３２０ｂ，１４９０，１７９０，１８９０  第１絶縁領域
３４０，７４１〜７４７  第１不純物ドーピング領域
３５０，７５１〜７５７  第２不純物ドーピング領域
３６０，７６１〜７６７，１４６０，１８６０  ゲート絶縁領域（第２絶縁領域）
３７０，７７１〜７７７，１４７０  ボディ領域
３８０，７８１〜７８７  遮断絶縁領域
１４１０，１７１０，１８１０  基板領域
１７７０，１８７０  ボディラインパターン（ボディ領域）
１７７０ａ，１７７０ｂ，１７７０ｃ，１８７０ａ，１８７０ｂ，１８７０ｃ  ボディパターン
１７８０，１８８０  マスク
１７８２，１７８４，１８８４，１８８６  パターニングされた内側
１７８８，１８８８  底面
ＢＬ  ビットライン
ＳＬ  ソースライン
ＷＬ  ワードライン
【図１】
2010004046.tif 000003
【図２】
2010004046.tif 000004
【図３】
2010004046.tif 000005
【図４】
2010004046.tif 000006
【図５】
2010004046.tif 000007
【図６】
2010004046.tif 000008
【図７】
2010004046.tif 000009
【図８Ａ】
2010004046.tif 000010
【図８Ｂ】
2010004046.tif 000011
【図９Ａ】
2010004046.tif 000012
【図９Ｂ】
2010004046.tif 000013
【図１０】
2010004046.tif 000014
【図１１】
2010004046.tif 000015
【図１２】
2010004046.tif 000016
【図１３】
2010004046.tif 000017
【図１４】
2010004046.tif 000018
【図１５】
2010004046.tif 000019
【図１６】
2010004046.tif 000020
【図１７Ａ】
2010004046.tif 000021
【図１７Ｂ】
2010004046.tif 000022
【図１７Ｃ】
2010004046.tif 000023
【図１７Ｄ】
2010004046.tif 000024
【図１７Ｅ】
2010004046.tif 000025
【図１７Ｆ】
2010004046.tif 000026
【図１７Ｇ】
2010004046.tif 000027
【図１７Ｈ】
2010004046.tif 000028
【図１８Ａ】
2010004046.tif 000029
【図１８Ｂ】
2010004046.tif 000030
【図１８Ｃ】
2010004046.tif 000031
【図１８Ｄ】
2010004046.tif 000032
【図１８Ｅ】
2010004046.tif 000033
【図１８Ｆ】
2010004046.tif 000034
【図１８Ｇ】
2010004046.tif 000035