(57)【要約】【課題】ＩＳＳＧ酸化法によるメモリ特性の劣化が生じにくい不揮発性半導体記憶装置を実現できるようにする。【解決手段】不揮発性半導体記憶装置の製造方法は、以下の工程を備えている。メモリ領域１０１及び周辺トランジスタ領域１０２の上に、第１のゲート絶縁膜１０６及び第１の導電膜１０７を順次形成する工程（ａ）。第１の導電膜１０７及び第１のゲート絶縁膜１０６における周辺トランジスタ領域１０２の上に形成された部分を除去する工程（ｂ）。メモリ領域１０１の上に第１の導電膜１０７が残存した状態においてＩＳＳＧ（in-situ steam generation）酸化を行い、周辺トランジスタ領域１０２の上に第２のゲート絶縁膜１０９を形成する共にメモリ領域１０１の上に残存する第１の導電膜１０７の上部に導電膜上酸化膜１１０を形成する工程（ｃ）。【選択図】図３
2010157557.tif 000002
【特許請求の範囲】
【請求項１】
メモリ領域及び周辺トランジスタ領域を有する半導体基板の上に、電荷保持機能を有する絶縁膜を含む第１のゲート絶縁膜及び第１の導電膜を順次形成する工程（ａ）と、
前記第１の導電膜及び第１のゲート絶縁膜における前記周辺トランジスタ領域の上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記メモリ領域の上に前記第１の導電膜が残存した状態においてＩＳＳＧ酸化を行うことにより、前記周辺トランジスタ領域の上に第２のゲート絶縁膜を形成すると共に前記メモリ領域の上に残存する前記第１の導電膜の上部に導電膜上酸化膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上に第２の導電膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記メモリ領域において、前記第２の導電膜、第１の導電膜及び第１の絶縁膜を選択的に除去してメモリトランジスタを形成するとともに、前記周辺トランジスタ領域において、前記第２の導電膜及び第２のゲート絶縁膜を選択的に除去して周辺トランジスタを形成する工程（ｅ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記工程（ｅ）は、
前記第２の導電膜、導電膜上酸化膜、第１の導電膜及び第１のゲート絶縁膜における前記メモリ領域のビット線形成領域の上に形成された部分を除去することにより前記半導体基板を露出する開口部を形成する工程（ｅ１）と、
前記半導体基板の前記開口部から露出した部分に不純物を導入してビット線を形成する工程（ｅ２）と、
前記開口部を埋めるようにビット線上絶縁膜を形成した後、前記第２の導電膜における前記メモリ領域の上に形成された部分を除去する工程（ｅ３）と、
前記工程（ｅ３）よりも後に、前記導電膜上酸化膜における前記メモリ領域の上に形成された部分及び前記ビット線上絶縁膜における前記周辺トランジスタ領域上に残存する部分を除去する工程（ｅ４）と、
前記工程（ｅ４）よりも後に、前記メモリ領域及び周辺トランジスタ領域の上に第３の導電膜を形成する工程（ｅ５）とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記工程（ｅ）は、
前記第２の導電膜における前記メモリ領域の上に形成された部分を除去する工程（ｅ１）と、
前記工程（ｅ１）よりも後に、前記半導体基板の上に第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｅ２）と、
前記工程（ｅ２）よりも後に、前記第２の絶縁膜、第１の絶縁膜、導電膜上酸化膜、第１の導電膜及び第１のゲート絶縁膜における前記メモリ領域のビット線形成領域の上に形成された部分を除去することにより前記半導体基板を露出する開口部を形成する工程（ｅ３）と、
前記半導体基板の前記開口部から露出した部分に不純物を導入してビット線を形成する工程（ｅ４）と、
前記開口部を埋めるようにビット線上絶縁膜を形成した後、前記第２の絶縁膜、第１の絶縁膜及び導電膜上酸化膜における前記メモリ領域及び周辺トランジスタ領域の上に形成された部分を除去する工程（ｅ５）と、
前記工程（ｅ５）よりも後に、前記メモリ領域及び周辺トランジスタ領域の上に第３の導電膜を形成する工程（ｅ６）とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記メモリ領域には金属／酸化膜／窒化膜／酸化膜／シリコン（ＭＯＮＯＳ）型メモリ回路を構成するメモリトランジスタを形成し、前記周辺トランジスタ領域にはロジック回路を構成するトランジスタを形成することを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１のゲート絶縁膜は、下側から順次積層されたシリコン酸化膜、電荷保持機能を有するシリコン窒化膜及びシリコン酸化膜からなることを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製法方法、特に、ＭＯＮＯＳ型メモリと周辺回路とが共存する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体基板の表層に形成された不純物拡散層をビット線（埋め込みビット線）とし、ビット線と直交するワード線が、電荷をトラップしてデータを記憶するゲート絶縁膜を介して半導体基板上に形成された不揮発性半導体記憶装置（ＭＯＮＯＳ型メモリ）が知られている。
【０００３】
不揮発性半導体記憶装置は、ドライブ回路及びロジック回路等のＭＯＳトランジスタを、メモリ領域の周辺部に搭載することが一般的に行われている。このため、メモリ領域と周辺部のトランジスタ領域とにゲート絶縁膜を形成する必要がある。メモリ領域のＭＯＳトランジスタは信頼性を確保するためゲート絶縁膜を比較的厚くすることが好ましい。一方、周辺部のＭＯＳトランジスタは高速動作を可能にするためゲート絶縁膜を比較的薄くすることが好ましい。異なる膜厚のゲート絶縁膜を同一基板上に形成する方法として、化学気相堆積法（ＣＶＤ法）により積層ゲート絶縁膜を形成する方法や、フォトレジストマスクとウェットエッチとにより所望の膜厚を有するゲート絶縁膜を形成する方法が知られている。
【０００４】
しかし、各種膜厚のゲート絶縁膜を形成するために、フォトレジストマスクとウェットエッチを繰り返すと、有機汚染及び洗浄ダメージによりゲート絶縁膜の信頼性が低下する。また、素子分離領域の膜減りによる実効ゲート幅の増加が発生したり、リーク特性への影響が発生したりする。このため、例えば窒化膜上とシリコン基板上とにおける酸化レートの差を利用して、異なる膜厚を有する酸化膜を同時に形成する方法等が検討されている（例えば、特許文献１を参照。）。
【特許文献１】特開２００５−００５５１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の膜厚が異なるゲート絶縁膜の成膜方法においては、ＩＳＳＧ（in-situ steam generation）酸化を用いている。ＩＳＳＧ酸化においては、成膜の際に未反応の水素ガスがチャンバ内に存在する。このため、成膜時に未反応の水素ガスがメモリ領域において基板とゲート絶縁膜との界面に侵入し、基板とゲート絶縁膜との界面準位を増加させ、書き換え特性の劣化を招くおそれがある。この現象は、微細化に伴って特に顕著になり、大きな問題となることを本願発明者は見出した。
【０００６】
一方、未反応の水素ガスの影響を回避するために、外部燃焼型のパイロジェニック酸化法を用いて成膜を行うと、サーマルバジェットが大きくなり、プロファイル制御が困難になる。
【０００７】
本発明は、前記の問題を解決し、ＩＳＳＧ酸化法によるメモリ特性の劣化が生じにくい不揮発性半導体記憶装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は不揮発性半導体記憶装置の製造方法を、メモリ領域のゲート絶縁膜が導電膜に覆われた状態において、周辺トランジスタのゲート絶縁膜を形成する構成とする。
【０００９】
具体的に、本発明に係る不揮発性半導体記憶装置の製造方法は、メモリ領域及び周辺トランジスタ領域を有する半導体基板の上に、電荷保持機能を有する絶縁膜を含む第１のゲート絶縁膜及び第１の導電膜を順次形成する工程（ａ）と、第１の導電膜及び第１のゲート絶縁膜における周辺トランジスタ領域の上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、メモリ領域の上に第１の導電膜が残存した状態においてＩＳＳＧ酸化を行うことにより、周辺トランジスタ領域の上に第２のゲート絶縁膜を形成すると共にメモリ領域の上に残存する第１の導電膜の上部に導電膜上酸化膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上に第２の導電膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、メモリ領域において、第２の導電膜、第１の導電膜及び第１のゲート絶縁膜を選択的に除去してメモリトランジスタを形成する共に、周辺トランジスタ領域において、第２の導電膜及び第２のゲート絶縁膜を選択的に除去して周辺トランジスタを形成する工程（ｅ）とを備えていることを特徴とする。
【００１０】
本発明の不揮発性半導体記憶装置の製造方法は、メモリ領域の上に第１の導電膜が残存した状態においてＩＳＳＧ酸化を行い、周辺トランジスタ領域の上に第２のゲート絶縁膜を形成するとともにメモリ領域の上に残存する第１の導電膜の上部に導電膜上酸化膜を形成する。このため、ＩＳＳＧ酸化の際に未反応の水素ガスがメモリ領域の、第１のゲート絶縁膜と半導体基板との界面に侵入しにくい。従って、水素ガスによる第１のゲート絶縁膜の界面準位の増加が生じにくく、書き換え特性等の劣化が生じにくい不揮発性半導体記憶装置の製造方法を実現できる。
【００１１】
本発明の不揮発性半導体記憶装置の製造方法において、工程（ｅ）は、第２の導電膜、導電膜上酸化膜、第１の導電膜及び第１のゲート絶縁膜におけるメモリ領域のビット線形成領域の上に形成された部分を除去することにより半導体基板を露出する開口部を形成する工程（ｅ１）と、半導体基板の開口部から露出した部分に不純物を導入してビット線を形成する工程（ｅ２）と、開口部を埋めるようにビット線上絶縁膜を形成した後、第２の導電膜におけるメモリ領域の上に形成された部分を除去する工程（ｅ３）と、工程（ｅ３）よりも後に、導電膜上酸化膜におけるメモリ領域の上に形成された部分及びビット線上絶縁膜における周辺トランジスタ領域上に残存する部分を除去する工程（ｅ４）と、工程（ｅ４）よりも後に、メモリ領域及び周辺トランジスタ領域の上に第３の導電膜を形成する工程（ｅ５）とを含む構成としてもよい。
【００１２】
また、工程（ｅ）は、第２の導電膜におけるメモリ領域の上に形成された部分を除去する工程（ｅ１）と、工程（ｅ１）よりも後に、半導体基板の上に第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｅ２）と、工程（ｅ２）よりも後に、第２の絶縁膜、第１の絶縁膜、導電膜上酸化膜、第１の導電膜及び第１のゲート絶縁膜におけるメモリ領域のビット線形成領域の上に形成された部分を除去することにより半導体基板を露出する開口部を形成する工程（ｅ３）と、半導体基板の開口部から露出した部分に不純物を導入してビット線を形成する工程（ｅ４）と、開口部を埋めるようにビット線上絶縁膜を形成した後、第２の絶縁膜、第１の絶縁膜及び導電膜上酸化膜におけるメモリ領域及び周辺トランジスタ領域の上に形成された部分を除去する工程（ｅ５）と、工程（ｅ５）よりも後に、メモリ領域及び周辺トランジスタ領域の上に第３の導電膜を形成する工程（ｅ６）とを含む構成としてもよい。
【００１３】
本発明の不揮発性半導体記憶装置の製造方法において、メモリ領域には金属／酸化膜／窒化膜／酸化膜／シリコン（ＭＯＮＯＳ）型メモリ回路を構成するメモリトランジスタを形成し、周辺トランジスタ領域にはロジック回路を構成するトランジスタを形成すればよい。
【００１４】
本発明の不揮発性半導体記憶装置の製造方法において、第１のゲート絶縁膜は、下側から順次積層されたシリコン酸化膜、電荷保持機能を有するシリコン窒化膜及びシリコン酸化膜からなる構成とすればよい。
【発明の効果】
【００１５】
本発明に係る不揮発性半導体記憶装置の製造方法によれば、ＩＳＳＧ酸化法によるメモリ特性の劣化が生じにくい不揮発性半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法について、図１〜図１０を参照して説明する。
【００１７】
まず、図１に示すように、シリコン基板等の半導体基板１００に、メモリ領域１０１及び周辺トランジスタ領域１０２を規定する。メモリ領域１０１と周辺トランジスタ領域１０２との境界が半導体基板１００上にある例を示しているが、境界は素子分離膜（図示せず）上にあってもよい。次に、半導体基板１００の上に第１のゲート絶縁膜１０６を形成する。第１のゲート絶縁膜１０６は、膜厚が４．０ｎｍの下部酸化膜（ＳｉＯ2膜）１０３と、膜厚が１５ｎｍの電荷保持機能を有する窒化膜（ＳｉＮ膜）１０４と、膜厚が約１２ｎｍの上部酸化膜１０５とが順次積層されたＯＮＯ膜とすればよい。下部酸化膜１０３は、例えば温度が８５０℃で水素濃度が５％の条件においてＩＳＳＧ酸化法を用いて形成すればよい。上部酸化膜１０５は、例えば、温度が１０５０℃の条件で外部燃焼型のパイロジェニック酸化法を用いて形成すればよい。窒化膜１０４は、例えば化学気相堆積（ＣＶＤ）法により形成すればよい。続いて、膜厚が約５０ｎｍの導電膜である第１のゲート電極形成膜１０７を形成した後、公知のフォトリソグラフィ技術を用いて周辺トランジスタ領域１０２が開口した第１のレジストマスク１０８を形成する。
【００１８】
次に、図２に示すように、第１のレジストマスク１０８をマスクとして、第１のゲート電極形成膜１０７と第１のゲート絶縁膜１０６とを選択的にエッチングすることにより除去する。第１のレジストマスク１０８は、公知の灰化処理等により除去すればよい。
【００１９】
次に、図３に示すように、半導体基板１００の露出部分に膜厚が３．２ｎｍの周辺ＭＯＳトランジスタのゲート絶縁膜となる第２のゲート絶縁膜１０９を形成する。第２のゲート絶縁膜１０９はＩＳＳＧ酸化法により形成すればよい。第２のゲート絶縁膜１０９を形成する際に、第１のゲート電極形成膜１０７の表面も酸化され、導電膜上酸化膜１１０が形成される。第２のゲート絶縁膜１０９を形成する際に発生する未反応水素ガスは第１のゲート電極形成膜１０７により遮断されるため、第１のゲート絶縁膜１０６及び第１のゲート絶縁膜１０６と半導体基板１００との界面は保護される。その結果、界面準位の発生に伴うＯＮＯ膜の書き換え特性の劣化を回避することができる。また、周辺トランジスタ領域１０２に形成する第２のゲート絶縁膜１０９の膜厚を調整することも可能である。例えばＨＴＯ（High Temperature Oxide）膜と組み合わせた積層膜とすれば所望の膜厚を実現できる。
【００２０】
次に、図４に示すように、周辺トランジスタ領域１０２の第２のゲート絶縁膜１０９上に膜厚が約５０ｎｍの導電膜である第２のゲート電極形成膜１１１を形成する。この後、メモリ領域１０１のビット線拡散層を開口する第２のレジストマスク１１２を形成する。
【００２１】
次に、図５に示すように、メモリ領域１０１において、第２のレジストマスク１１２をマスクとして第２のゲート電極形成膜１１１、導電膜上酸化膜１１０、第１のゲート電極形成膜１０７及び第１のゲート絶縁膜１０６を選択的にエッチング除去して、半導体基板１００を露出する。第２のレジストマスク１１２を灰化処理等を用いて除去した後、半導体基板１００の露出部分に公知のイオン注入法によりイオン注入を行い、拡散層からなるビット線１１３を形成する。
【００２２】
次に、図６に示すように、例えば公知の技術を用いて半導体基板１００上の全面に、ビット線上の開口部を埋めるビット線上絶縁膜となるＨＤＰ（High Density Plasma）酸化膜１１４を形成する。
【００２３】
次に、図７に示すように、例えば公知のＣＭＰ（Chemical Mechanical Polishing）法により、メモリ領域１０１に形成された第２のゲート電極形成膜１１１が露出するまでＨＤＰ絶縁膜１１４を研磨除去する。続いて、公知のウェットエッチ技術により、ビット線１１３上のＨＤＰ酸化膜１１４の上面から導電膜上酸化膜１１０が露出しない程度にＨＤＰ酸化膜１１４の上部を除去して高さを調整する。
【００２４】
次に、図８に示すように、公知のウェットエッチ技術により、メモリ領域１０１に形成された第２のゲート電極形成膜１１１を導電膜上酸化膜１１０が露出するまで除去する。周辺トランジスタ領域１０２の第２のゲート電極形成膜１１１は残存するＨＤＰ酸化膜１１４により保護されている。このため、ＨＤＰ酸化膜１１４をマスクとし、ドライエッチ技術を用いてメモリ領域１０１の第２のゲート電極形成膜１１１を除去してもよい。
【００２５】
次に、図９に示すように、ウェットエッチ技術を用いて、メモリ領域１０１においては第１のゲート電極形成膜１０７が露出するまで導電膜上酸化膜１１０を除去する。周辺トランジスタ領域１０２においては第２のゲート電極形成膜１１１が露出するまでＨＤＰ酸化膜１１４を除去する。
【００２６】
次に、図１０に示すように、導電膜である第３のゲート電極形成膜１１５をメモリ領域１０１において第１のゲート電極形成膜１０７の上を覆い、周辺トランジスタ領域１０２において第２のゲート電極形成膜１１１を覆うように形成する。その後、公知の技術を用いて、ゲート形成工程、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程が行う。これらの工程の詳細は省略する。
【００２７】
本実施形態によれば、周辺トランジスタ領域のゲート絶縁膜となる第２のゲート絶縁膜１０９を形成する際にメモリ領域１０１に形成されたＯＮＯ膜である第１のゲート絶縁膜１０６は第１のゲート電極形成膜１０７により保護されている。このため、第２のゲート絶縁膜１０９を形成する際にＩＳＳＧ酸化法を適用しても、ＩＳＳＧ酸化における未反応の水素ガスがＯＮＯ膜にほとんど影響を与えることがない。従って、ＩＳＳＧ酸化における水素の影響を回避することができ、メモリ特性、特に書き換え特性の安定性を向上することが可能となる。その結果、ゲート絶縁膜の信頼性が優れた不揮発性半導体記憶装置を実現することができる。
【００２８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法について、図１１〜図２１を参照して説明する。
【００２９】
まず、図１１に示すように、シリコン基板等の半導体基板２００に、メモリ領域２０１及び周辺トランジスタ領域２０２を規定する。メモリ領域２０１と周辺トランジスタ領域２０２との境界が半導体基板２００上にある例を示しているが、境界は素子分離膜（図示せず）上にあってもよい。次に、半導体基板２００の上に第１のゲート絶縁膜２０６を形成する。第１のゲート絶縁膜２０６は、膜厚が４．０ｎｍの下部酸化膜２０３と、膜厚が１５ｎｍの電荷保持機能を有する窒化膜２０４と、膜厚が約１２ｎｍの上部酸化膜２０５とが順次積層されたＯＮＯ膜とすればよい。下部酸化膜２０３は、例えば温度が８５０℃で水素濃度が５％の条件においてＩＳＳＧ酸化法を用いて形成すればよい。上部酸化膜２０５は、例えば、温度が１０５０℃の条件で外部燃焼型のパイロジェニック酸化法を用いて形成すればよい。窒化膜２０４は、例えば化学気相堆積（ＣＶＤ）法により形成すればよい。続いて、膜厚が約５０ｎｍの導電膜である第１のゲート電極形成膜２０７を形成した後、公知のフォトリソグラフィ技術を用いて周辺トランジスタ領域２０２が開口した第１のレジストマスク２０８を形成する。
【００３０】
次に、図１２に示すように、第１のレジストマスク２０８をマスクにして、第１のゲート電極形成膜２０７と第１のゲート絶縁膜２０６とを選択的にエッチングして除去する。第１のレジストマスク２０８は、公知の灰化処理等により除去すればよい。
【００３１】
次に、図１３に示すように、半導体基板２００の露出部分に膜厚が３．２ｎｍの周辺ＭＯＳトランジスタのゲート絶縁膜となる第２のゲート絶縁膜２０９を形成する。第２のゲート絶縁膜２０９はＩＳＳＧ酸化法により形成すればよい。第２のゲート絶縁膜２０９を形成する際に、第１のゲート電極形成膜２０７の表面も酸化され、導電膜上酸化膜２１０が形成される。第２のゲート絶縁膜２０９を形成する際に発生する未反応水素ガスは第１のゲート電極形成膜２０７により遮断されるため、第１のゲート絶縁膜２０６及び第１のゲート絶縁膜２０６と半導体基板２００との界面は保護される。その結果、界面準位の発生に伴うＯＮＯ膜の書き換え特性の劣化を回避することができる。また、周辺トランジスタ領域２０２に形成する第２のゲート絶縁膜２０９の膜厚を調整することも可能である。例えばＨＴＯ（High Temperature Oxide）膜と組み合わせた積層膜とすれば所望の膜厚を実現できる。
【００３２】
次に、図１４に示すように、周辺トランジスタ領域２０２の第２のゲート絶縁膜２０９上に膜厚が約５０ｎｍの導電膜である第２のゲート電極形成膜２１１を形成する。この後、メモリ領域２０１全体が開口する第２のレジストマスク２１２を形成する。
【００３３】
次に、図１５に示すように、第２のレジストマスク２１２をマスクとして、メモリ領域２０１の導電膜上酸化膜２１０が露出するまで第２のゲート電極形成膜２１１を選択的にエッチング除去した後、第２のレジストマスク２１２を灰化処理等により除去する。メモリ領域２０１の第２のゲート電極形成膜２１１を選択的に除去することにより、メモリ領域２０１と周辺トランジスタ領域２０２との段差が緩和され、後工程のＣＭＰで発生するディッシングの抑制やレジストマスクのフォーカス制御など、プロセスマージンに優れた不揮発性半導体記憶装置を製造することができる。
【００３４】
次に、図１６に示すように、メモリ領域２０１において露出した導電膜上酸化膜２１０と周辺トランジスタ領域２０２の第２のゲート電極形成膜２１１との上に、例えば膜厚１０ｎｍのＨＴＯ膜２１３と、後工程のＣＭＰでの研磨停止層となる例えば膜厚２０ｎｍの窒化膜２１４と、メモリ領域２０１のビット線拡散層を開口する第２のレジストマスク２１５を形成する。
【００３５】
次に、図１７に示すように、メモリ領域２０１において、第２のレジストマスク２１５をマスクとして窒化膜２１４、ＨＴＯ膜２１３、導電膜上酸化膜２１０、第１のゲート電極形成膜２０７及び第１のゲート絶縁膜２０６を選択的にエッチング除去する。続いて、第２のレジストマスク２１５を灰化処理等を用いて除去し、露出した半導体基板２００の表面領域に、公知のイオン注入法を用いて拡散層からなるビット線２１６を形成する。
【００３６】
次に、図１８に示すように、半導体基板２００上の全面に、例えば公知の技術を用いてＨＤＰ酸化膜２１７を形成する。これにより、ビット線２１６上の開口部が埋め込まれる。
【００３７】
次に、図１９に示すように、例えば公知のＣＭＰ法により、メモリ領域２０１及び周辺トランジスタ領域２０２上に形成された窒化膜２１４が露出するまでＨＤＰ酸化膜２１７を研磨除去した後、公知のウェットエッチ技術により、残存する窒化膜２１４を除去する。
【００３８】
次に、図２０に示すように、ウェットエッチ技術により、メモリ領域２０１において第１のゲート電極形成膜２０７が露出するまでＨＴＯ膜２１３及び導電膜上酸化膜２１０を除去する。周辺トランジスタ領域２０２において第２のゲート電極形成膜２１１が露出するまでＨＴＯ膜２１３を除去する。
【００３９】
次に、図２１に示すように、導電膜である第３のゲート電極形成膜２１８をメモリ領域２０１において第１のゲート電極形成膜２０７の上を覆い、周辺トランジスタ領域２０２において第２のゲート電極形成膜２１１を覆うように形成する。その後、公知の技術を用いて、ゲート形成工程、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程が行う。これらの工程の詳細は省略する。
【００４０】
本実施形態によれば、周辺トランジスタ領域に第２のゲート絶縁膜２０９を形成する際に、メモリ領域２０１の第１のゲート絶縁膜２０６は第１のゲート電極形成膜２０７により保護されている。このため、第２のゲート絶縁膜２０９を形成する際にＩＳＳＧ酸化法を適用しても、ＩＳＳＧ酸化における未反応の水素ガスがＯＮＯ膜にほとんど影響を与えることがない。従って、ＩＳＳＧ酸化における水素の影響を回避することができ、メモリ特性、特に書き換え特性の安定性を向上することが可能となる。その結果、ゲート絶縁膜の信頼性が優れた不揮発性半導体記憶装置を実現することができる。
【００４１】
さらに、本実施形態によれば、製造工程中において、メモリ領域２０１と周辺トランジスタ領域２０２との段差が緩和されるため、後工程のＣＭＰで発生するディッシングの抑制やレジストマスクのフォーカス制御など、プロセスマージンに優れた不揮発性半導体記憶装置を製造することができる。
【産業上の利用可能性】
【００４２】
本発明に係る不揮発性半導体記憶装置の製法方法は、ＩＳＳＧ酸化法によるメモリ特性の劣化が生じにくい不揮発性半導体記憶装置を実現でき、メモリ特性、特に書き換え特性の安定性を向上することができ、特に、ＭＯＮＯＳ型メモリと周辺回路とが共存する不揮発性半導体記憶装置の製造方法等として有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図８】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図９】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１０】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１５】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１６】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１７】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図２０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図２１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【符号の説明】
【００４４】
１００      半導体基板
１０１      メモリ領域
１０２      周辺トランジスタ領域
１０３      下部酸化膜
１０４      窒化膜
１０５      上部酸化膜
１０６      第１のゲート絶縁膜
１０７      第１のゲート電極形成膜
１０８      第１のレジストマスク
１０９      第２のゲート絶縁膜
１１０      導電膜上酸化膜
１１１      第２のゲート電極形成膜
１１２      第２のレジストマスク
１１３      ビット線
１１４      ＨＤＰ酸化膜
１１５      第３のゲート電極形成膜
２００      半導体基板
２０１      メモリ領域
２０２      周辺トランジスタ領域
２０３      下部酸化膜
２０４      窒化膜
２０５      上部酸化膜
２０６      第１のゲート絶縁膜
２０７      第１のゲート電極形成膜
２０８      第１のレジストマスク
２０９      第２のゲート絶縁膜
２１０      導電膜上酸化膜
２１１      第２のゲート電極形成膜
２１２      第２のレジストマスク
２１３      ＨＴＯ膜
２１４      窒化膜
２１５      第２のレジストマスク
２１６      ビット線
２１７      ＨＤＰ酸化膜
２１８      第３のゲート電極形成膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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