(57)【要約】【課題】移動体通信の高速アップリンクパケットアクセス（ＨＳＵＰＡ）の送信データを生成する送信データ生成装置に関し、トランスポートブロックのデータを格納する各処理段階毎の記憶部を削減し、また、該送信データの生成時間を短縮する。【解決手段】レペティションの処理を行う場合、レートマッチング部１−４によりＣＲＣ演算器１−２及び符号器１−３に与えるイネーブル信号をローレベルにしてそれらの動作を停止させ、直前のデータを繰り返し出力させる。また、インタリーブ後の最終的な送信順に送信データを並べて記憶部に格納するよう、記憶部１−６の書き込みアドレスを生成するインタリーバ１−５に対して、該アドレスの生成の動作を活性化させ、該アドレスに送信データを格納する。パンクチャの処理を行う場合、インタリーバ１−５に対して、アドレスの生成の動作を停止させ、送信データの記憶部１−６への格納を停止する。【選択図】図１
2010004100.tif 000002
【特許請求の範囲】
【請求項１】
移動体通信の高速アップリンクパケットアクセス送信データに対して、冗長検査符号を付与し、符号化し、レートマッチングを行い、インタリーブを行う送信データ生成装置において、
前記インタリーブの処理単位である１つのトランスポートブロックのデータビットに対して、前記冗長検査符号の付与、前記符号化、前記レートマッチング及び前記インタリーブの処理を並行して実行することを特徴とする送信データ生成装置。
【請求項２】
前記レートマッチングを行う際にレペティションの処理を行う場合、前記冗長検査符号の付与及び符号化を行う動作を停止させ、直前のデータを繰り返し出力させ、
前記レートマッチングを行う際にパンクチャの処理を行う場合、前記冗長検査符号の付与及び符号化を行う動作を活性化させることを特徴とする請求項１に記載の送信データ生成装置。
【請求項３】
インタリーブ後の最終的な送信順に送信データを並べて記憶部に格納するよう、該記憶部の書き込みアドレスを生成する前記インタリーブの処理部に対して、
前記レートマッチングを行う際にレペティションの処理を行う場合、前記インタリーブの処理部の前記アドレスの生成の動作を活性化させ、該生成されたアドレスに前記送信データを格納し、
前記レートマッチングを行う際にパンクチャの処理を行う場合、前記インタリーブの処理部の前記アドレスの生成の動作を停止させ、前記送信データの前記記憶部への格納を停止することを特徴とする請求項１又は２に記載の送信データ生成装置。
【請求項４】
前記レートマッチングを行う際にレペティションの処理を行う場合、前記冗長検査符号の付与及び符号化を行う動作を停止させ、直前のデータを繰り返し出力させると共に、
インタリーブ後の最終的な送信順に送信データを並べて記憶部に格納するよう、該記憶部の書き込みアドレスを生成する前記インタリーブの処理部に対して、該アドレスの生成の動作を活性化させ、該生成されたアドレスに前記送信データを格納し、
前記レートマッチングを行う際にパンクチャの処理を行う場合、前記インタリーブの処理部に対して、前記アドレスの生成の動作を停止させ、前記送信データの前記記憶部への格納を停止することを特徴とする請求項１に記載の送信データ生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は送信データ生成装置に関し、特に、移動体通信の高速アップリンクパケットアクセス（ＨＳＵＰＡ：High Speed Uplink Packet Access）の送信データの生成に適用される。高速アップリンクパケットアクセス（ＨＳＵＰＡ）は、Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式の移動体通信において、携帯端末から基地局へのアップリンクのデータ通信速度を高速化に行う技術である。
【０００２】
この送信データ生成装置は、携帯端末等に実装され、ＨＳＵＰＡチャネル（Ｅ−ＤＰＤＣＨ: Enhanced Dedicated Physical Data Channel）等の送信データに対して、ＣＲＣ演算等の冗長検査符号の付与、ターボ符号化等の符号化、レートマッチング（ビットコレクション）及びインタリーブの処理を行い、最終的な送信データを生成するものである。
【背景技術】
【０００３】
図７に従来のＨＳＵＰＡ送信データ生成装置の構成を示す。従来のＨＳＵＰＡ送信データ生成装置は、トランスポートブロックのデータを格納するバッファ７−１と、該データに冗長検査符号のＣＲＣ（Cyclic Redundancy Check）符号を付与するＣＲＣ演算器７−２と、ＣＲＣ符号を付与したデータを保持する第１の記憶部（ＲＡＭ）７−３と、ＣＲＣ符号付与後のデータに対してターボ符号化する符号器７−４と、該ターボ符号化したデータを保持する第２の記憶部（ＲＡＭ）７−５と、レートマッチング（ビットコレクション）部７−６と、レートマッチング後のデータを保持する第３の記憶部（ＲＡＭ）７−７と、インタリーブの処理を行うインタリーバ７−８を備える。
【０００４】
図８に従来の送信データ生成のタイミングチャートを示す。同図の（a）はＣＲＣ演算器７−２によるＣＲＣ符号付与の処理時間を示し、該処理時間は、トランスポートブロックのデータサイズＴｒＢｋにＣＲＣ符号２４ビットを付与する時間となる。
【０００５】
同図（ｂ）は符号器７−４によるターボ符号化の処理時間を示し、該処理時間は、ＣＲＣ符号付与後のデータ（ＴｒＢｋ＋２４）に、それぞれシステマチックビット、パリティ１ビット及びパリティ２ビットのターボ符号を生成し、１２ビットのテールビットを付与する時間となる。
【０００６】
同図（ｃ）は、レートマッチング（ビットコレクション）部７−６によるレートマッチング（ビットコレクション）の処理時間を示す。レートマッチング（ビットコレクション）は、トランスポートブロックデータのビットレートを物理チャネルのビットレートに整合させる処理で、該処理の時間は、最終的な送信データのデータサイズＮｄａｔａに対する処理時間となる。
【０００７】
同図（ｄ）は、インタリーバ７−８によるインタリーブの処理時間を示す。インタリーブは、トランスポートブロック単位で送信データの順序を並べ替える処理で、該処理の時間は、最終的な送信データのデータサイズＮｄａｔａに対する処理時間となる。
【０００８】
従来の送信データ生成は、トランスポートブロックの全てのデータに対してＣＲＣ符号の付与を完了した後、該ＣＲＣ符号を付与したトランスポートブロックの全てのデータに対してターボ符号化を行い、該ターボ符号化の処理が完了した後、トランスポートブロックの全てのデータに対してレートマッチング（ビットコレクション）を行い、該レートマッチング（ビットコレクション）の処理が完了した後、トランスポートブロックの全てのデータに対してインタリーブの処理をシリアルに行う。
【０００９】
このため、各段階で各処理を行ったトランスポートブロックの全てのデータを一時的に格納する記憶部（ＲＡＭ）７−３，７−５，７−７を備える必要があり、また、各段階で各処理に要するそれぞれの処理時間を加算した分の処理時間を要していた。即ち、（ＴｒＢｋ＋２４）×４＋１２＋Ｎｄａｔａ×２＋α（処理遅延時間）、の処理時間を要していた。
【００１０】
送信データの生成において、算術符号の符号化処理には多くの処理を要し、高速処理が求められる。オージェンドレジスタ、符号コードレジスタ（ＨＳＵＰＡチャネル）に関する並行処理を行うことで、算術符号の符号化に要する処理時間を短縮することは、下記の特許文献１にも記載されているように大きな課題となっている。
【特許文献１】特開平０８−４６５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、送信データに対して順次、冗長検査符号を付与し、符号化し、レートマッチングを行い、インタリーブを行う送信データ生成において、インタリーブの処理単位であるトランスポートブロックのデータを格納する各処理段階毎の記憶部を削減し、また、該送信データの生成時間を短縮することを目的とする。
【課題を解決するための手段】
【００１２】
この開示の送信データ生成装置は、移動体通信の高速アップリンクパケットアクセス（ＨＳＵＰＡ）送信データに対して、順次、冗長検査符号を付与し、符号化し、レートマッチングを行い、インタリーブを行う送信データ生成装置であって、前記インタリーブの処理単位である１つのトランスポートブロックのデータビットに対して、前記冗長検査符号の付与、前記符号化、前記レートマッチング及び前記インタリーブの処理を同時に並行して実行するものである。
【発明の効果】
【００１３】
この送信データ生成装置によれば、ＣＲＣ演算を経て符号器から出力されるデータを格納する記憶部とインタリーブ用の記憶部を兼用することができ、従来のものに比べて各段階の処理結果を記憶する記憶部を削減することができ、装置を小型化、低コスト化することができる。また、ＣＲＣ演算からインタリーブまでの処理時間を大幅に短縮することができ、消費電力を低減化することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１は開示の送信データ生成装置の構成例を示す。同図において、１−１はトランスポートブロックのデータを格納するバッファ、１−２はトランスポートブロックのデータに冗長検査符号であるＣＲＣ符号を付与するＣＲＣ演算器、１−３はＣＲＣ符号付与後のデータに対してターボ符号化等の符号化を行う符号器、１−４はトランスポートブロックのデータのビットレートを物理チャネルのビットレートに整合させるために、レペティション又はパンクチャの処理を行うレートマッチング（ビットコレクション）部である。
【００１５】
１−５は送信データの順序を並べ替えるインタリーバであり、インタリーブを施した後の送信データが記憶部（ＲＡＭ）１−６に送信順に格納されるよう、符号器１−３から出力されるデータを記憶部（ＲＡＭ）１−６に書き込む際の書き込みアドレスを生成する。１−６は最終的な送信データを格納する記憶部（ＲＡＭ）である。
【００１６】
この送信データ生成装置は、レートマッチング（ビットコレクション）部１−４により、トランスポートブロックのデータビット毎に、ＣＲＣ演算器１−２及び符号器１−３の動作を活性化／停止するイネーブル信号を送出してそれらの動作／停止を制御し、それによって、ＣＲＣ演算と符号化とレートマッチング（ビットコレクション）の処理を同時に並行して行うものである。
【００１７】
また、レートマッチング（ビットコレクション）部１−４により、トランスポートブロックのデータビット毎に、インタリーバ１−５の動作を活性化／停止するイネーブル信号を送出してそれらの動作／停止を制御し、それによって、レートマッチング（ビットコレクション）の処理とインタリーブの処理を同時に並行して行うものである。
【００１８】
レートマッチングとしてレペティションの処理を実施する場合、レートマッチング（ビットコレクション）部１−４は、ＣＲＣ演算器１−２及び符号器１−３に対して、レペティションの実施タイミングでイネーブル信号の送出を停止してそれらの動作を停止させる。そのとき、インタリーバ１−５に対してはイネーブル信号を与え、インタリーバ１−５の動作は活性化した状態とする。
【００１９】
こうすることにより、ＣＲＣ演算器１−２及び符号器１−３からは、前回の出力データが繰り返し出力され、符号器１−３から出力される繰り返し出力データが、インタリーバ１−５で生成されるアドレスに従って記憶部（ＲＡＭ）１−６に格納される。インタリーバ１−５は、このとき、インタリーブを施した並び順となるアドレスを生成し、該アドレスを記憶部（ＲＡＭ）１−６に対して書き込みアドレスとして与える。
【００２０】
レートマッチングとしてパンクチャの処理を実施する場合は、レートマッチング（ビットコレクション）部１−４は、ＣＲＣ演算器１−２及び符号器１−３に対して、パンクチャの実施タイミングでは、通常通りイネーブル信号を与えてそれらの動作を活性化の状態とする。そのとき、インタリーバ１−５に対しては、イネーブル信号の送出を停止し、インタリーバ１−５の動作を停止させ、記憶部（ＲＡＭ）１−６の書き込みアドレスの生成を停止させ、記憶部（ＲＡＭ）１−６への書き込みを停止する。
【００２１】
こうすることにより、パンクチャの実施時に符号器１−３から出力される送信データは、インタリーバ１−５の動作停止により書き込みアドレスが生成されず、記憶部（ＲＡＭ）１−６に格納されない。即ち、それらの送信データは間引き（パンクチャ）されることとなる。このような制御を行うことにより、ＣＲＣ符号の付与からインタリーブまでの処理を並行して行うことが可能となる。
【００２２】
図２及び図３にこの送信データ生成装置による送信データ生成のタイミングチャートを示す。図２はレペティションの処理を実施する場合のタイミングチャートである。同図の（ａ）はＣＲＣ符号付与の処理タイミングを示し、（ｂ）は符号化の処理タイミングを示し、（ｃ）はレートマッチング（ビットコレクション）の処理タイミングを示し、（ｄ）はインタリーブの処理タイミングを示している。
【００２３】
図２の（ｂ）の符号化の処理タイミングにおいて、空隙の部分は、符号化の動作が停止され、レペティションの処理が実施されていることを示す。なお、この符号化の動作が停止するタイミングでは、同図（ａ）のＣＲＣ符号付与の処理も動作が停止している。
【００２４】
また、レートマッチング（ビットコレクション）の処理は、同図（ｃ）に示すように連続して行われ、インタリーブの処理は、同図（ｄ）に示すようにレートマッチング（ビットコレクション）の処理より若干遅れて連続して行われる。レペティションの処理を実施した場合の送信データ生成の処理時間は、最終的な送信データのデータサイズビット数（Ｎｄａｔａ）分の処理時間に処理遅延時間αを加えた時間となる。
【００２５】
図３はパンクチャの処理を実施する場合のタイミングチャートである。同図の（ａ）はＣＲＣ符号付与の処理タイミングを示し、（ｂ）は符号化の処理タイミングを示し、（ｃ）はレートマッチング（ビットコレクション）の処理タイミングを示し、（ｄ）はインタリーブの処理タイミングを示している。
【００２６】
パンクチャの処理の実施時は、符号化の処理は図３（ｂ）に示すように連続した動作となる。また、レートマッチング（ビットコレクション）の処理は、同図（ｃ）に示すように連続して行われる。しかし、インタリーブの処理は、同図（ｄ）に空隙で示すように、パンクチャ対象のビットが出現したタイミングで停止する。
【００２７】
パンクチャの処理を実施した場合の送信データ生成の処理時間は、ＣＲＣ符号付与後のデータ（ＴｒＢｋ＋２４）に、それぞれシステマチックビット、パリティ１ビット及びパリティ２ビットのターボ符号を生成し、１２ビットのテールビットを付与したデータサイズ（ＴｒＢｋ＋２４）×３＋１２の処理時間に、処理遅延αを加えた時間となる。
【００２８】
このように、この送信データ生成装置による送信データ生成の処理時間は、レートマッチングの処理内容（レペティションかパンクチャか）によって変化する。しかし、何れの場合でも、図８に示した従来の送信データ生成に比べて大幅に処理時間が短縮される。
【実施例】
【００２９】
図４及び図５にそれぞれレペティション及びパンクチャの処理を行う場合の動作例のタイミングチャートを示す。ここで、符号化後のデータビット数が２４ビットであるものと仮定している。同図の（ａ）は、レートマッチングの実施タイミングを表し、図４の例ではハイレベル時にレペティションの処理を実行することを示し、図５の例ではハイレベル時にパンクチャの処理を実行することを示している。
【００３０】
図４及び図５の（ｂ）、（ｃ）及び（ｄ）は、それぞれ符号器のシステマチックビット、パリティ１ビット及びパリティ２ビットの符号化をイネーブル化するイネーブル信号を表し、それぞれ、ハイレベル時にイネーブル化することを示している。以下のイネーブル信号も同様にハイレベル時にイネーブル化するものとする。
【００３１】
同図の（ｅ）、（ｆ）、（ｇ）及び（ｈ）は、それぞれシステマチックビット用の、ＣＲＣ演算器イネーブル信号、ＣＲＣ演算器出力データ、符号器イネーブル信号及び符号器出力データを表している。
【００３２】
同図の（ｉ）、（ｊ）、（ｋ）及び（ｌ）は、それぞれパリティ１ビット用の、ＣＲＣ演算器イネーブル信号、ＣＲＣ演算器出力データ、符号器イネーブル信号及び符号器出力データを表している。
【００３３】
同図の（ｍ）、（ｎ）、（ｏ）及び（ｐ）は、それぞれパリティ２ビット用の、ＣＲＣ演算器イネーブル信号、ＣＲＣ演算器出力データ、符号器イネーブル信号及び符号器出力データを表している。
【００３４】
同図の（ｑ）は、符号器からの１送信データ毎のシステマチックビット、パリティ１ビット及びパリティ２ビットの出力データビットを、この順番でセレクトして取り出したデータ系列を示している。なお、‘Ｓ’はシステマチックビット、‘Ｐ１’はパリティ１ビット、‘Ｐ２’はパリティ２ビットを示している。
【００３５】
同図の（ｒ）は、インタリーブイネーブル信号を示し、（ｓ）はインタリーバによって生成されるアドレス出力を示している。（ｔ）は記憶部の格納イネーブル信号を示し、該格納イネーブル信号は、インタリーバのアドレス出力のタイミングに合わせてインタリーブイネーブル信号を遅延させた信号で、該格納イネーブル信号が‘１’（ハイレベル）のとき、インタリーバで生成されたアドレスに符号器の出力データが格納される。
【００３６】
なお、符号器は、１つの入力データに対して３つのデータ（システマチックビット、パリティ１ビット、パリティ２ビット）を出力するので、ＣＲＣ演算器及び符号器を並行して動作させるためには、ＣＲＣ演算を３クロックに１回実施させればよい。従って、レペティションの処理を実施しない場合は、３クロック毎に１回、ＣＲＣ演算器及びに符号器にそれぞれイネーブル信号‘１’（ハイレベル）を与える。
【００３７】
レペティションを実施する場合は、ＣＲＣ演算器と符号器の動作を停止させ、レペティションを行うデータビット数分、前データビットを繰り返して出力させることで、レペティション処理を実現する。そのために、レペティションの処理を行うデータビット数分、ＣＲＣ演算器のイネーブル信号を‘１’にするタイミングを遅らせ、符号化器イネーブル信号を‘０’（ローレベル）とする。符号器出力データは、全て有効（前データが符号器から出力される）であるため、常時、インタリーバのイネーブル信号を‘１’としてアドレス生成を行わせ、生成されたアドレスに符号器の出力データを格納する。
【００３８】
図４の動作例では、レペティションイネーブル信号ａ１により、システマチックビット用のＣＲＣ演算器イネーブル信号ｅ１を‘０’とし、ＣＲＣ演算器出力データを停止させ、符号器イネーブル信号ｇ１を‘０’とし、符号器出力データとして前データＳを出力させる。
【００３９】
従って、レペティションイネーブル信号ａ１により、（ｑ）の符号器出力のデータ系列において、９番目のシステマチックビットＳは、６番目のシステマチックビットＳの繰り返し出力データとなる。
【００４０】
また、図４の動作例では、レペティションイネーブル信号ａ２により、パリティ２ビット用のＣＲＣ演算器イネーブル信号ｍ２を‘０’とし、ＣＲＣ演算器出力データを停止させ、符号器イネーブル信号ｏ２を‘０’とし、符号器出力データとして前データＰ２を出力させる。
【００４１】
従って、レペティションイネーブル信号ａ２により、（ｑ）の符号器出力のデータ系列において、１７番目のパリティ２ビットＰ２は、１４番目のパリティ２ビットＰ２の繰り返し出力データとなる。
【００４２】
同様に、レペティションイネーブル信号ａ３により、システマチックビット用のＣＲＣ演算器イネーブル信号ｅ３を‘０’とし、ＣＲＣ演算器出力データを停止させ、符号器イネーブル信号ｇ３を‘０’とし、符号器出力データとして前データＳを出力させる。
【００４３】
従って、レペティションイネーブル信号ａ３により、（ｑ）の符号器出力のデータ系列において、２１番目のシステマチックビットＳは、１８番目のシステマチックビットＳの繰り返し出力データとなる。
【００４４】
図５はパンクチャの処理の動作例である。パンクチャの処理を実施する場合は、符号器出力データから不要なデータビット（パンクチャ対象データビット）を削除する処理を行えばよいので、ＣＲＣ演算器及び符号器は所定のタイミングで通常時と同様に動作させ、３クロック毎にＣＲＣ演算器及び符号器にイネーブル信号‘１’を与える。
【００４５】
但し、パンクチャ対象のデータビットが符号器から出力され、記憶部に格納されるタイミングに合わせて、インタリーバのイネーブル信号を‘０’として格納アドレスの生成を停止させ、記憶部への格納イネーブル信号を‘０’として符号器出力データの記憶部への書き込みを停止する。これにより記憶部（ＲＡＭ）に送信データを格納しないことになり、パンクチャ処理が実現される。
【００４６】
図５の動作例では、パンクチャイネーブル信号ａ１により、（ｑ）に示す５番目のパリティ２ビットＰ２（パンクチャ対象ビット）が出力されるタイミングに合わせて、インタリーブイネーブル信号ｒ１を‘０’として格納アドレスの生成を停止させ、記憶部への格納イネーブル信号ｔ１を‘０’として符号器出力データ（５番目のＰ２）の記憶部への書き込みを停止する。これにより符号器出力データ（５番目のＰ２）の送信が間引かれる。
【００４７】
同様に、パンクチャイネーブル信号ａ２により、（ｑ）に示す１３番目のパリティ１ビットＰ１（パンクチャ対象ビット）が出力されるタイミングに合わせて、インタリーブイネーブル信号ｒ２を‘０’として格納アドレスの生成を停止させ、記憶部への格納イネーブル信号ｔ２を‘０’として符号器出力データ（１３番目のＰ１）の記憶部への書き込みを停止する。これにより符号器出力データ（１３番目のＰ１）の送信が間引かれる。
【００４８】
同様に、パンクチャイネーブル信号ａ３により、（ｑ）に示す２０番目のパリティ２ビットＰ２（パンクチャ対象ビット）が出力されるタイミングに合わせて、インタリーブイネーブル信号ｒ３を‘０’として格納アドレスの生成を停止させ、記憶部への格納イネーブル信号ｔ３を‘０’として符号器出力データ（２０番目のＰ２）の記憶部への書き込みを停止する。これにより符号器出力データ（２０番目のＰ２）の送信が間引かれる。
【００４９】
図６にインタリーバによるアドレス生成の一例を示す。ＣＲＣ演算からインタリーブまでの処理を並行して行うためには、各処理を行いながら、符号器の出力データを記憶部（ＲＡＭ）に格納する際のアドレスを生成しなければならない。
【００５０】
図６に示す例において、同図（ａ）に示すように符号器から順にシステマチックビット、パリティ１ビット及びパリティ２ビットのデータ（０，１，２，３，３’，４，４’，５，６，７，８，・・・）が出力されるものとする。ここで、「３’」「４’」等、アポストロフィを付したデータは、レペティションにより出力された前データと同一データであることを表している。また、システマチックビット、パリティ１ビット及びパリティ２ビットのデータは、囲み枠内に異なるパターン模様を施して区別している。
【００５１】
図６（ａ）に示す順序で出力されるデータに対して、インタリーブを行うために、同図（ｂ）に示すように、例えば４列×９行の２次元配列に左から右へ第１行目から第９行目まで順に並べるものとする。なお、行数９はデータサイズを列数４で割った値となる。
【００５２】
図６（ｂ）に示す配列のデータに対してインタリーブを行うために、例えば、２列目と３列目とでデータの入れ替えを行い、同図（ｃ）に示す配列に並べ替える。そして、同図（ｃ）に示す配列のデータを、上から下へ第１列目から第４列目まで順に読み出すことにより、同図（ｄ）に示す順番に並べ替えたデータが得られる。
【００５３】
上記のインタリーブを行うために、図６（ａ）に示す順序で出力されるデータを記憶部（ＲＡＭ）に格納する際のアドレスを、以下のようにして生成する。まず、符号器のデータ出力に同期してカウントアップするカウンタ（ｃｎｔ）と、該カウンタ（ｃｎｔ）のカウント値を列数４で割った余りを出力する列カウンタ（ｃｎｔ％４）と、カウンタ（ｃｎｔ）のカウント値を列数４で割った商を出力する行カウンタ（ｃｎｔ／４）とを用意する。
【００５４】
なお、列カウンタ（ｃｎｔ％４）は、符号器のデータ出力に同期したクロックの入力毎にカウントアップする列数（この場合４）進カウンタとすることができる。また、行カウンタ（ｃｎｔ／４）は、符号器のデータ出力に同期したクロックが列数（この場合４）分、入力される毎にカウントアップするカウンタとすることができる。
【００５５】
インタリーバは、上記列カウンタ（ｃｎｔ％４）及び行カウンタ（ｃｎｔ／４）のカウント値を用い、列カウンタ（ｃｎｔ％４）のカウント値が０のときは、行カウンタ（ｃｎｔ／４）のカウント値に、行数９と０との積の値（この場合９×０＝０）を加算した値をアドレス値として出力する。
【００５６】
また、列カウンタ（ｃｎｔ％４）のカウント値が１のときは、行カウンタ（ｃｎｔ／４）のカウント値に、行数９と２との積の値（この場合９×２＝１８）を加算した値をアドレス値として出力する。また、列カウンタ（ｃｎｔ％４）のカウント値が２のときは、行カウンタ（ｃｎｔ／４）のカウント値に、行数９と１との積の値（この場合９×１＝９）を加算した値をアドレス値として出力する。
【００５７】
また、列カウンタ（ｃｎｔ％４）のカウント値が３のときは、行カウンタ（ｃｎｔ／４）のカウント値に、行数９と３との積の値（この場合９×３＝２７）を加算した値をアドレス値として出力する。このようなアドレス生成を行うことにより、同図（ｅ）に示す記憶部（ＲＡＭ）格納アドレス（０，１８，９，２７，１，１９，１０，２８，・・・）が順に生成される。
【００５８】
そして、図６の（ａ）に示す順に出力されるデータを、記憶部（ＲＡＭ）に、上述の方法によって生成されるアドレスを書き込みアドレスとして格納する。例えば、データ３’はアドレス１に、データ４はアドレス１９に、データ４’はアドレス１０に、データ５はアドレス２８に格納する。送信時は、記憶部（ＲＡＭ）１−６のアドレス０から順番にデータを読み出すことにより、インタリーブを施したデータを送信することが可能となる。
【００５９】
ここで、レートマッチング処理について詳述する。レートマッチングは、トランスポートブロックのデータサイズと物理チャネルビット数に基づいて、レートマッチングパラメータｅini，ｅplus，及びｅminusを求め、
・物理チャネルビット数≦トランスポートブロックのデータサイズ
の場合は、送信データビットを抜き取り、送信データビットを減少させるパンクチャを行い、
・物理チャネルビット数＞トランスポートブロックのデータサイズ
の場合は、
同一の送信データビットを繰り返し送信し、送信データビットを増加させるレペティションを行う（ＴＳ２５．２１２  Ｖ６．１０．０４．８．４，４．２．７．５参照）。
【００６０】
例えば、ターボ符号器からの出力データビットが、
X1,Z1,Z'1,X2,Z2,Z'2,X3,Z3,Z'3,X4,Z4,Z'4,X5,Z5,Z'5
であるとすると、
レペティションの場合、Z1,Z'2,Z3,X4,X5がレペティション対象ビットであると仮定すると、レートマッチング処理後の出力データは、
X1,Z1,Z'1,X2,Z1,Z'2,X3,Z2,Z'2,X4,Z3,Z'3,X4,Z3,Z'4,X5,Z4,Z'5,X5,Z5
となる。
【００６１】
パンクチャの場合、Z'1,Z3,X5がパンクチャ対象ビットであると仮定すると、レートマッチング処理後の出力データは、
X1,Z1, X2,Z2,Z'2,X3, Z'3,X4,Z4,Z'4, ,Z5,Z'5
となる。なお、ターボ符号器の構成例を図９に示す。
【００６２】
従来のレートマッチング処理では、ＣＲＣ演算器及び符号器から出力されるデータを、一旦、記憶部（ＲＡＭ）に格納し、記憶部（ＲＡＭ）から符号器出力データを読み出す際にレートマッチング処理を行い、レペティションの場合は、同一アドレスのデータをレペティション実施回数分読み出し、パンクチャの場合は、記憶部（ＲＡＭ）からのデータ読み出しをスキップさせる。
【００６３】
それに対してこの開示のレートマッチング処理は、レートマッチングの処理内容（レペティションかパンクチャか）に応じて、符号器又はインタリーバに対してイネーブル制御を行い、符号器又はインタリーバの動作／停止を制御してレートマッチング処理を行うものである。
【００６４】
レペティションの場合、符号器の動作を停止させ、符号器からの前回の出力データを保持したまま、繰り返してインタリーブ用の記憶部（ＲＡＭ）に格納する。パンクチャの場合、符号器から出力されるパンクチャ対象のデータビットを、インタリーブ用の記憶部（ＲＡＭ）に格納することなく、無効化して以降の処理対象から外すことでレートマッチング処理を実現する。
【００６５】
こうすることにより、ＣＲＣ演算を経て符号器から出力されるデータを格納する記憶部（ＲＡＭ）とインタリーブ用の記憶部（ＲＡＭ）とを同一の記憶部（ＲＡＭ）で兼用することができ、従来のものに比べて記憶部（ＲＡＭ）を削減し、装置を小型化することができる。また、ＣＲＣ演算と符号化とインタリーブの処理とを並行して行うことにより、ＣＲＣ演算からインタリーブまでの処理時間を従来のものより大幅に短縮することが可能となる。
【図面の簡単な説明】
【００６６】
【図１】開示の送信データ生成装置の構成例を示す図である。
【図２】レペティションの処理を実施する場合のタイミングチャートである。
【図３】パンクチャの処理を実施する場合のタイミングチャートである。
【図４】レペティションの処理を行う場合の動作例のタイミングチャートである。
【図５】パンクチャの処理を行う場合の動作例のタイミングチャートである。
【図６】インタリーバによるアドレス生成の一例を示す図である。
【図７】従来のＨＳＵＰＡ送信データ生成装置の構成を示す図である。
【図８】従来の送信データ生成のタイミングチャートを示す図である。
【図９】ターボ符号器の構成例を示す図である。
【符号の説明】
【００６７】
１−１  トランスポートブロックのデータ格納バッファ
１−２  ＣＲＣ演算器
１−３  符号器
１−４  レートマッチング（ビットコレクション）部
１−５  インタリーバ
１−６  記憶部（ＲＡＭ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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