(57)【要約】      （修正有）【課題】ラッチ回路のレイアウトサイズを小さくし、カラムＡＤＣ回路のレイアウトサイズを小さくする。【解決手段】カラムＡＤＣ回路は、画素アレイの各列に対応して設けられ、垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を上位ブロック及び下位ブロックの２つのブロックに分けて順次にＡＤ変換する。そして、カラムＡＤＣ回路のラッチ回路４０を、上位ブロックと下位ブロックとのうちビット数が大きい方のブロックのデジタルデータが格納可能な記憶容量のラッチ回路で構成する。【選択図】図２
2010004439.tif 000002
【特許請求の範囲】
【請求項１】
列並列型ＡＤ変換方式の固体撮像装置であって、
所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、
前記画素アレイの各行をサイクリックに選択する垂直走査回路と、
前記画素アレイの各列に対応して設けられ、前記垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を複数のブロックに分けて順次にＡＤ変換するカラムＡＤＣ回路とを備え、
前記カラムＡＤＣ回路は、ＡＤ変換したデジタルデータを格納するラッチ回路を備え、
前記ラッチ回路は、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有することを特徴とする固体撮像装置。
【請求項２】
前記画素信号を最上位ビットから最下位ビットに向けて上位ブロックと下位ブロックとの２つのブロックに分けて順次にＡＤ変換する２回積分型のＡＤ変換回路により構成されていることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記カラムＡＤＣ回路は、
前記上位ブロックをＡＤ変換するための上位ランプ信号と前記下位ブロックをＡＤ変換するための下位ランプ信号とが入力され、前記上位ランプ信号及び前記下位ランプ信号と前記画素信号とを順次に比較するコンパレータ部と、
前記コンパレータ部が前記上位ランプ信号と前記画素信号とを比較する上位ＡＤ変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する上位ロジック回路と、
前記コンパレータ部が前記下位ランプ信号と前記画素信号とを比較する下位ＡＤ変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する下位ロジック回路と、
前記上位ＡＤ変換期間において、前記上位ロジック回路と前記ラッチ回路とを接続し、前記下位ＡＤ変換期間において、前記下位ロジック回路と前記ラッチ回路とを接続する第１のスイッチ部とを備えることを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記上位ブロックをＡＤ変換するために前記ラッチ回路にカウント値を出力する上位カウンタと、
前記下位ブロックをＡＤ変換するために前記ラッチ回路にカウント値を出力する下位カウンタとを備え、
前記カラムＡＤＣ回路は、前記上位ＡＤ変換期間において、前記上位カウンタと前記ラッチ回路とを接続し、前記下位ＡＤ変換期間において、前記下位カウンタと前記ラッチ回路とを接続する第２のスイッチ部とを備えることを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記ラッチ回路は、第１及び第２のラッチ要素を備え、
前記第１のラッチ要素は、前記上位及び下位ＡＤ変換期間が終了する毎に、ラッチしたデジタルデータを前記第２のラッチ要素に転送し、
前記第２のラッチ要素は、前記下位ＡＤ変換期間において、前記上位ブロックのデジタルデータを出力し、前記下位ＡＤ変換期間の終了後、前記下位ブロックのデジタルデータを出力することを特徴とする請求項３又は４記載の固体撮像装置。
【請求項６】
前記カラムＡＤＣ回路は、画素信号をビット数が同一の複数のブロックに分けてＡＤ変換することを特徴とする請求項１〜５のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列並列型ＡＤ変換方式の固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、列並列型ＡＤ変換方式のＣＭＯＳイメージセンサによる固体撮像装置が広く普及している。この固体撮像装置は、例えば、所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、画素アレイの各列に対応して設けられ、画素アレイから画素信号を読み出してＡＤ変換するカラムＡＤＣ回路とを備えている。そして、カラムＡＤＣ回路として、画素信号を２つのブロックに分けてＡＤ変換する２回積分型のＡＤＣ回路を採用する固体撮像装置が知られている（特許文献１）。
【０００３】
図８は、従来の固体撮像装置に採用されるカラムＡＤＣ回路の１列分の回路図を示している。図８に示すカラムＡＤＣ回路は、シングルスロープ積分型のカラムＡＤＣ回路であり、画素アレイからの画素信号が入力される上段から順に、ＧＣＡ（Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ａｍｐ）部１００、コンパレータ部２００、ロジック回路３００、ラッチ回路４００、及びスイッチ５００を備えている。
【０００４】
ＧＣＡ部１００は、画素アレイから出力された画素信号に対して、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を行いながら増幅し、画像信号からノイズ信号を除去する。
【０００５】
コンパレータ部２００は、２段のコンパレータを備え、ＧＣＡ部１００から出力された画素信号をランプ信号（以下、Ｒａｍｐと称する。）と比較する。ここで、Ｒａｍｐは、時間が経過するにつれて１６段階で段階的に減少する。
【０００６】
そして、コンパレータ部２００は、ＧＣＡ部１００から出力された画素信号とＲａｍｐとを比較し、Ｒａｍｐのレベルが画素信号のレベルを下回ったとき、出力信号を反転させる。
【０００７】
ロジック回路３００は、画素信号とＲａｍｐとの比較によりコンパレータ部２００の出力信号が反転されたとき、ＣＯＭＰＯＵＴ＝Ｌ（ローレベル）にしてラッチ回路４００に出力する。
【０００８】
カウンタ７００は、カラムＡＤＣ回路の外に設けられた４ビットのカウンタから構成され、Ｒａｍｐがコンパレータ部２００に入力されたとき、カウント動作を開始する。また、ラッチ回路４００は、ＣＯＭＰＯＵＴ＝Ｌとなったとき、カウンタ７００の現在のカウント値をラッチする４ビットのラッチ回路である。これにより、ラッチ回路４００は、ＡＤ変換された画素信号のデジタルデータをラッチする。
【０００９】
水平走査回路６００は、画素信号のＡＤ変換が終了すると、各列を順次選択するための列選択信号をスイッチ５００に出力して、スイッチ５００をオンさせて、ラッチ回路４００にラッチされたデジタルデータを水平信号線に出力させる。
【００１０】
図９は、図８に示すカラムＡＤＣ回路のタイミングチャートを示している。このタイミングチャートは、ある１水平走査期間（１Ｈ  Ｐｅｒｉｏｄ）において、画素アレイの第ｉ行目の画素信号に対する処理が示されている。
【００１１】
また、図９に示すｖｐｉｘｅｌはＧＣＡ部１００に入力される画素信号を示し、φＰＲＳＴはＧＣＡ部１００のスイッチをオン／オフする信号を示し、φＳ１はコンパレータ部２００の前段のコンパレータのスイッチをオン／オフする信号を示し、φＳ２はコンパレータ部２００の後段のコンパレータのスイッチをオン／オフする信号を示し、φＳＨはＧＣＡ部１００とコンパレータ部２００との間に接続されたスイッチをオン／オフする信号を示し、φＣＫはロジック回路３００の１段目のＮＡＮＤゲートに入力される信号を示し、Ｃｏｕｎｔｅｒはカウンタ７００のカウント値を示し、Ｈｏｒｉｚｏｎｔａｌ  Ｓｈｉｆｔ  Ｒｅｓｉｓｔｅｒ  Ｓｔａｒｔ  Ｐｕｌｓｅは１水平走査期間の開始を示す水平同期信号を示し、ＤＡＴＡＯＵＴはラッチ回路４００から出力されるデジタルデータを示している。
【００１２】
図９に示すように、１水平走査期間において、以下の処理（１），（２）の２つの処理が実行され、また、処理（１），（２）と並行して以下の処理（３）が実行される。
処理（１）：Ｐｉｘｅｌ  ｒｅａｄｏｕｔ（ｉ行目）：第ｉ行目の画素信号を読み出し、ＣＤＳ処理を行い、画素信号からノイズ信号を除去する。
処理（２）：Ａ／Ｄ  ｃｏｎｖｅｒｓｉｏｎ（ｉ行目）：第ｉ行目の画素信号のＡＤ変換を行う。
処理（３）：Ｃｏｌｕｍｎ  ｒｅａｄｏｕｔ（ｉ−１行目）：ＡＤ変換された第ｉ−１行目の画素信号を出力する。
【００１３】
図８に示すラッチ回路４００は２段構成となっているため、上記処理（１）、（２）と、処理（３）とを並行して行うことができる。すなわち第ｉ行目の画像信号をＡＤ変換しながら、第ｉ−１行目の画素信号のデジタルデータを読み出すことができる。
【００１４】
処理（２）の期間のタイミングＴＭ１において、Ｒａｍｐのレベルが画素信号のレベルを下回ったとき、ＣＯＭＰＯＵＴ＝Ｌとなる。そして、ＣＯＭＰＯＵＴ＝ＬとなったときのＣｏｕｎｔｅｒのカウント値が「００１１」であるため、ラッチ回路４００は「００１１」をラッチする。
【００１５】
そして、次の１水平走査期間において、ラッチ回路４００にラッチされた「００１１」が、水平信号線に出力される。
【００１６】
図１０は、図８に示す３列分のカラムＡＤＣ回路のレイアウトサイズを示した模式図である。なお、図１０において、ラッチ回路４００のビット数は１０ビットであるとする。また、領域Ｒ１〜Ｒ３は、それぞれ、ＧＣＡ部１００、コンパレータ部２００／ロジック回路３００、及びラッチ回路４００のレイアウトサイズを示し、長辺が垂直方向のレイアウトサイズを示し、短辺が水平方向のレイアウトサイズを示している。図１０に示すように、ラッチ回路４００は、垂直方向のレイアウトサイズが５００μｍと最も大きくなっている。カラムＡＤＣ回路のレイアウトサイズはレイアウトピッチや回路構成にも依存するが、ラッチ回路４００がカラムＡＤＣ回路の大部分を占めていることが分かる。
【特許文献１】特開２００２−２３２２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、カラムＡＤＣ回路を搭載したＣＭＯＳイメージセンサは、アナログ読み出しのイメージセンサに比べて垂直方向のレイアウトサイズが大きいため、垂直方向のレイアウトサイズを小さくすることが課題となっている。特に、カラムＡＤＣ回路は、図１０に示すように、ラッチ回路４００が大部分を占めているため、ラッチ回路４００のレイアウトサイズを小さくすれば、効果的にカラムＡＤＣ回路のレイアウトサイズを小さくすることができる。
【００１８】
本発明の目的は、ラッチ回路のレイアウトサイズを小さくし、カラムＡＤＣ回路のレイアウトサイズを小さくすることができる固体撮像装置を提供することである。
【課題を解決するための手段】
【００１９】
（１）本発明の固体撮像装置は、列並列型ＡＤ変換方式の固体撮像装置であって、所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、前記画素アレイの各行をサイクリックに選択する垂直走査回路と、前記画素アレイの各列に対応して設けられ、前記垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を複数のブロックに分けて順次にＡＤ変換するカラムＡＤＣ回路とを備え、前記カラムＡＤＣ回路は、ＡＤ変換したデジタルデータを格納するラッチ回路を備え、前記ラッチ回路は、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有することを特徴とする。
【００２０】
この構成によれば、カラムＡＤＣ回路により読み出された画素信号は、複数のブロックに分けられて、順次にＡＤ変換されている。そのため、ラッチ回路は、複数のブロックのうちビット数が最大のブロックのデジタルデータが格納可能なビット数のラッチ回路で構成することが可能となる。よって、画素信号を複数のブロックに分けずにＡＤ変換する従来のカラムＡＤＣ回路に場合に比べて、ラッチ回路のレイアウトサイズを小さくすることが可能となり、カラムＡＤＣ回路のレイアウトサイズを小さくすることができる。
【００２１】
（２）前記画素信号を最上位ビットから最下位ビットに向けて上位ブロックと下位ブロックとの２つのブロックに分けて順次にＡＤ変換する２回積分型のＡＤ変換回路により構成されていることが好ましい。
【００２２】
この構成によれば、カラムＡＤＣ回路は、２回積分型のＡＤ変換回路により構成されているため、画素信号が上位及び下位ブロックの２つのブロックに分けてＡＤ変換される。よって、ラッチ回路のレイアウトサイズを小さくすることができる。
【００２３】
（３）前記カラムＡＤＣ回路は、前記上位ブロックをＡＤ変換するための上位ランプ信号と前記下位ブロックをＡＤ変換するための下位ランプ信号とが入力され、前記上位ランプ信号及び前記下位ランプ信号と前記画素信号とを順次に比較するコンパレータ部と、前記コンパレータ部が前記上位ランプ信号と前記画素信号とを比較する上位ＡＤ変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する上位ロジック回路と、前記コンパレータ部が前記下位ランプ信号と前記画素信号とを比較する下位ＡＤ変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する下位ロジック回路と、前記上位ＡＤ変換期間において、前記上位ロジック回路と前記ラッチ回路とを接続し、前記下位ＡＤ変換期間において、前記下位ロジック回路と前記ラッチ回路とを接続する第１のスイッチ部とを備えることが好ましい。
【００２４】
この構成によれば、第１のスイッチ部が設けられているため、上位ＡＤ変換期間においては上位ロジック回路とラッチ回路とを接続し、下位ＡＤ変換期間においては下位ロジック回路とラッチ回路とを接続することが可能となり、上位ブロックのＡＤ変換と下位ブロックのＡＤ変換とを精度良く行うことができる。
【００２５】
（４）前記上位ブロックをＡＤ変換するために前記ラッチ回路にカウント値を出力する上位カウンタと、前記下位ブロックをＡＤ変換するために前記ラッチ回路にカウント値を出力する下位カウンタとを備え、前記カラムＡＤＣ回路は、前記上位ＡＤ変換期間において、前記上位カウンタと前記ラッチ回路とを接続し、前記下位ＡＤ変換期間において、前記下位カウンタと前記ラッチ回路とを接続する第２のスイッチ部とを備えることが好ましい。
【００２６】
この構成によれば、第２のスイッチ部が設けられているため、上位ＡＤ変換期間において、上位カウンタとラッチ回路とを接続し、下位ＡＤ変換期間において、下位カウンタとラッチ回路とを接続することが可能となり、上位ブロックのＡＤ変換と下位ブロックのＡＤ変換とを精度良く行うことができる。
【００２７】
（５）前記ラッチ回路は、第１及び第２のラッチ要素を備え、前記第１のラッチ要素は、前記上位及び下位ＡＤ変換期間が終了する毎に、ラッチしたデジタルデータを前記第２のラッチ要素に転送し、前記第２のラッチ要素は、前記下位ＡＤ変換期間において、前記上位ブロックのデジタルデータを出力し、前記下位ＡＤ変換期間の終了後、前記下位ブロックのデジタルデータを出力することが好ましい。
【００２８】
この構成によれば、ラッチ回路は第１のラッチ要素と第２のラッチ要素とを備えているため、下位ＡＤ変換期間において、下位ブロックのＡＤ変換と、上位ブロックのデジタルデータの出力とをオーバーラップして実行することが可能となり、１水平走査期間を短くすることがでる。
【００２９】
（６）前記カラムＡＤＣ回路は、画素信号をビット数が同一の複数のブロックに分けてＡＤ変換することが好ましい。
【００３０】
この構成によれば、上位ブロックと下位ブロックとのビット数を同一にしたため、空き容量が生じないようにラッチ回路を使用することが可能となり、ラッチ回路を効率良く使用することができる。
【発明の効果】
【００３１】
本発明によれば、ラッチ回路のレイアウトサイズを小さくすることが可能となり、カラムＡＤＣ回路のレイアウトサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１による固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式のＣＭＯＳイメージセンサによる固体撮像装置であって、画素アレイ１、垂直走査回路２、カラムＡＤＣ回路（ＡＤＣ）３、水平走査回路４、制御部５、画像処理部６、及び画像メモリ７を備えている。
【００３３】
画素アレイ１は、複数の画素が８行×８列でマトリックス状に配列されている。なお、８行×８列は一例であり、Ｍ（Ｍは２以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列に配列してもよい。
【００３４】
垂直走査回路２は、例えば、シフトレジスタを含み、画素アレイ１の第１行目〜第８行目の各行に対応する８本の画素制御線ＨＬ１を介して画素アレイ１と接続されている。そして、垂直走査回路２は、垂直同期信号ＶＤに同期して、第１行目〜第８行目の画素制御線ＨＬ１をサイクリックに選択することで、画素アレイ１を垂直走査する。
【００３５】
カラムＡＤＣ回路３は、画素アレイ１の各列に対応して８個設けられている。各カラムＡＤＣ回路３は、画素アレイ１の第１列目〜第８列目の各列に対応する８本の垂直信号線ＶＬ１を介して画素アレイ１と接続され、垂直走査回路２の垂直走査により選択された行において、対応する列の画素から画素信号を読み出し、ＣＤＳ処理及びＡＤ変換を施す。
【００３６】
本実施の形態では、カラムＡＤＣ回路３は、読み出した画素信号を上位ブロックと下位ブロックとの２つのブロックに分け、１水平走査期間内において、２つのブロックを順次にＡＤ変換する２回積分型のＡＤ変換回路により構成されている。
【００３７】
水平走査回路４は、シフトレジスタを備え、水平同期信号ＨＤに同期して列選択信号を出力することで、１水平走査期間において、第１列目〜第８列目のカラムＡＤＣ回路３をサイクリックに選択してカラムＡＤＣ回路３を水平走査し、カラムＡＤＣ回路３が保持する第１列目〜第８列目のデジタルデータを順次に出力させる。
【００３８】
制御部５は、ＣＰＵ（中央演算処理装置）、ＲＯＭ（リードオンリーメモリ）、及びＲＡＭ（ランダムアクセスメモリ）等かなるマイコンから構成され、固体撮像装置全体制御を司る。
【００３９】
画像処理部６は、各カラムＡＤＣ回路３から出力されたデジタルデータからなる画像データに種々の画像処理を施す。画像メモリ７は、ハードディスク等の記憶装置から構成され、画像処理部６により所定の画像処理が行われた画像データを記憶する。
【００４０】
図２は、カラムＡＤＣ回路３の回路図を示している。図２において、カラムＡＤＣ回路３に示されるφＰＲＳＴ，φＳＨ，φＳ１，φＳ２，φＣＫ１，φＣＫ２，ＸφＰＲＳＴ，φＥＮ１，φＥＮ２は制御信号を示し、それぞれ、制御部５から出力される。また、Ｒａｍｐ１及びＲａｍｐ２は、上位ランプ信号、及び下位ランプ信号を示し、それぞれ制御部５から出力される。
【００４１】
カラムＡＤＣ回路３は、ＧＣＡ（Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ａｍｐ）部１０、コンパレータ部２０、ロジック回路３０、ラッチ回路４０、及びスイッチＳＷ８１，スイッチＳＷ８２（第１のスイッチ部の一例）を備えている。
【００４２】
ＧＣＡ部１０は、画素アレイ１から出力された画素信号に対して、ＣＤＳ処理を行いながら増幅処理を行い、画素信号からノイズ信号を除去する。
【００４３】
具体的にはＧＣＡ部１０は、ＧＣＡアンプ１１と、ＧＣＡアンプ１１の−端子に接続されたコンデンサＣ１と、ＧＣＡアンプ１１の出力端子と−端子との間に接続されたコンデンサＣ２と、コンデンサＣ２に並列接続されたスイッチＳＷ１１とを備えている。
【００４４】
ここで、コンデンサＣ１，Ｃ２の容量比で定められるゲインにより画素信号は増幅される。また、コンデンサＣ２は、スイッチＳＷ１１のオン／オフによりリセットされる。スイッチＳＷ１１はφＰＲＳＴによって、オン／オフされる。
【００４５】
コンパレータ部２０は、２段のコンパレータ２１及び２２を備え、ＧＣＡ部１０から出力された画素信号をＲａｍｐ１，Ｒａｍｐ２と順次に比較する。本実施の形態では、画素信号は、上位２ビットの上位ブロックと下位２ビットの下位ブロックとの２つのブロックに分けてＡＤ変換される。そのため、Ｒａｍｐ１は上位ブロックをＡＤ変換するために、４（＝２２）段階で段階的に減少するランプ信号が採用され、Ｒａｍｐ２は下位ブロックをＡＤ変換するために、４（＝２２）段階で段階的に増大するランプ信号が採用される。
【００４６】
そして、コンパレータ部２０は、ＧＣＡ部１０から出力された画素信号の上位ブロックをＡＤ変換するために、当該画素信号とＲａｍｐ１とを比較し、Ｒａｍｐ１のレベルが画素信号のレベルを下回ったとき、出力信号を反転させる。
【００４７】
また、コンパレータ部２０は、Ｒａｍｐ１と画素信号との比較が終了すると、ＧＣＡ部１０から出力された画素信号の下位ブロックをＡＤ変換するために、当該画素信号とＲａｍｐ２とを比較し、Ｒａｍｐ２のレベルが当該画素信号のレベルを上回ったとき、出力信号を反転させる。
【００４８】
具体的には、コンパレータ部２０は、コンパレータ２１の−端子に接続されたコンデンサＣ３と、コンデンサＣ３とＧＣＡアンプ１１との間に接続されたスイッチＳＷ２１と、コンパレータ２１の＋端子に接続されたスイッチＳＷ２２と、コンパレータ２１の＋端子に接続され、Ｒａｍｐ２が入力されるコンデンサＣ４と、一端がコンパレータ２１の＋端子に接続され、他端が接地されたたコンデンサＣ５と、コンパレータ２１の−端子と出力端子との間に接続されたスイッチＳＷ２３と、コンパレータ２１とコンパレータ２２との間に接続されたコンデンサＣ６と、コンパレータ２２の入力端子と出力端子との間に接続されたスイッチＳＷ２４とを備えている。
【００４９】
コンパレータ２１は、差動コンパレータにより構成され、＋端子に入力されるＲａｍｐ１又はＲａｍｐ２と画素信号とを比較する。コンパレータ２２は、シングルエンドコンパレータにより構成され、コンパレータ２１からの出力信号を所定の値と比較する。
【００５０】
スイッチＳＷ２１，ＳＷ２３，ＳＷ２４は、φＳＨ，φＳ１，φＳ２に従って、オン／オフする。また、スイッチＳＷ２２は、ロジック回路３０から出力されるＣＯＭＰＯＵＴ１に従って、オン／オフする。
【００５１】
ロジック回路３０は、上位ロジック回路３１と下位ロジック回路３２とを備える。上位ロジック回路３１は、コンパレータ部２０が上位ランプ信号と画素信号とを比較する上位ＡＤ変換期間において、コンパレータ部２０の出力信号をラッチ回路４０に出力する。すなわち、上位ロジック回路３１は、画素信号とＲａｍｐ１との比較によりコンパレータ２２からの出力信号が反転されたとき、ＣＯＭＰＯＵＴ１＝Ｌとし、ラッチ回路４０に上位カウンタ６１の現在のカウント値をラッチさせる。これにより、上位ブロックのデジタルデータが得られる。
【００５２】
下位ロジック回路３２は、コンパレータ部２０が下位ランプ信号と画素信号とを比較する下位ＡＤ変換期間において、コンパレータ部２０の出力信号をラッチ回路４０に出力する。すなわち、下位ロジック回路３２は、下位ＡＤ変換期間において、画素信号とＲａｍｐ２との比較によりコンパレータ２２からの出力信号が反転されたとき、ＣＯＭＰＯＵＴ２＝Ｌとし、ラッチ回路４０に出力し、ラッチ回路４０に下位カウンタ６２の現在のカウント値をラッチさせる。これにより下位ブロックのデジタルデータが得られる。
【００５３】
具体的には、上位ロジック回路３１は、一方の入力端子がコンパレータ２２に接続され、他方の入力端子にφＣＫ１が入力されるＮＡＮＤゲート３１１と、ＮＡＮＤゲート３１１とラッチ回路４０との間に接続されたＲ−Ｓフリップフロップ３１２とを備える。
【００５４】
また、下位ロジック回路３２は、一方の入力端子がＮＯＴゲート３２３を介してコンパレータ２２に接続され、他方の入力端子にφＣＫ２が入力されるＮＡＮＤゲート３２１と、ＮＡＮＤゲート３２１とラッチ回路４０との間に接続されたＲ−Ｓフリップフロップ３２２とを備えている。
【００５５】
スイッチＳＷ８１は、φＥＮ１に従ってオン／オフし、上位ＡＤ変換期間において、上位ロジック回路３１とラッチ回路４０とを接続する。スイッチＳＷ８２は、φＥＮ２に従ってオン／オフし、下位ＡＤ変換期間において、下位ロジック回路３２とラッチ回路４０とを接続する。
【００５６】
ラッチ回路４０は、ＡＤ変換された画素信号の上位ブロックのデジタルデータと下位ブロックのデジタルデータとを順次にラッチする。ここで、ラッチ回路４０は、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有している。
【００５７】
本実施の形態では、上位ブロック及び下位ブロックは共に２ビットであるため、ラッチ回路４０は２ビットの記憶容量を有している。すなわち、本実施の形態では、カラムＡＤＣ回路３は、画素信号を上位ブロックと下位ブロックとに分けて順次にＡＤ変換しているため、ラッチ回路４０は、１度に４ビットのデジタルデータを格納する必要がなくなり、ラッチ回路４０を２ビットのラッチ回路により構成することができる。
【００５８】
スイッチＳＷ９１は、φＥＮ１に従ってオン／オフし、上位ＡＤ変換期間において、上位カウンタ６１とラッチ回路４０とを接続する。ここで、スイッチＳＷ９１は、上位カウンタ６１の第１番目のビットをカウントする回路とラッチ回路４０の第１番目のビットを格納する回路とを接続するためのスイッチと、上位カウンタ６１の第２番目のビットをカウントする回路とラッチ回路４０の第２番目のビットを格納する回路とを接続するためのスイッチとを備えている。
【００５９】
スイッチＳＷ９２は、φＥＮ２に従ってオン／オフし、下位ＡＤ変換期間において、下位カウンタ６２とラッチ回路４０とを接続する。ここで、スイッチＳＷ９２は、下位カウンタ６２の第１番目のビットをカウントする回路とラッチ回路４０の第１番目のビットを格納する回路とを接続するためのスイッチと、下位カウンタ６２の第２番目のビットをカウントする回路とラッチ回路４０の第２番目のビットを格納する回路とを接続するためのスイッチとを備えている。
【００６０】
スイッチ７０は、水平信号線Ｌ１とラッチ回路４０との間に接続され、水平走査回路４から出力される列選択信号に従ってオン／オフする。
【００６１】
上位カウンタ６１は、カラムＡＤＣ回路３の外に設けられた２ビットのカウンタから構成され、画素信号の上位ブロックをＡＤ変換するためにカウント動作を行い、カウント値を、スイッチＳＷ９１を介してラッチ回路４０に出力する。下位カウンタ６２は、カラムＡＤＣ回路３の外に設けられた２ビットのカウンタから構成され、画素信号の下位ブロックをＡＤ変換するためにカウンタ動作を行い、カウント値を、スイッチＳＷ９２を介してラッチ回路４０に出力する。
【００６２】
図３は、図２に示すカラムＡＤＣ回路３のタイミングチャートを示している。図３に示すタイミングチャートにおいては、画素アレイ１の第ｉ（ｉ＝１〜８）行目の画素信号を読み出す１水平走査期間の動作が示されている。なお、ｉ＝８の場合、第ｉ＋１行目は第１行目を示す。また、ｉ＝１の場合、第ｉ−１行目は第８行目を示す。
【００６３】
１水平走査期間は、期間Ｔ１〜Ｔ５の５つの期間に分けられる。期間Ｔ１においては、第ｉ行目の画素信号を画素アレイ１から読み出す処理（１）が実行される。
【００６４】
具体的には、画素アレイ１からノイズ信号、画素信号が順次読み出され、ＧＣＡ部１０によりＣＤＳ処理が行われ、画素信号からノイズ信号が除去される。
【００６５】
また、φＰＲＳＴ＝Ｈ／Ｌにより、スイッチＳＷ１１がオン／オフされ、コンデンサＣ２がリセットされる。また、φＳ１＝Ｈ／Ｌ，φＳ２＝Ｈ／Ｌにより、スイッチＳＷ２３，ＳＷ２４がオン／オフされ、コンパレータ部２０がリセットされる。
【００６６】
期間Ｔ２においては、第ｉ行目の画素信号の上位ブロックをＡＤ変換する処理（２）が実行される。すなわち、期間Ｔ２は、上位ＡＤ変換期間である。
【００６７】
具体的には、まず、φＳＨ＝Ｌ（ローレベル）により、スイッチＳＷ２１がオフされ、コンデンサＣ３によりノイズ信号の除去された画素信号がサンプルホールドされる。このとき、制御部５は、Ｒａｍｐ１の出力を開始する。また、このとき、ＣＯＭＰＯＵＴ１＝Ｈであるため、スイッチＳＷ２２がオンされており、Ｒａｍｐ１は、スイッチＳＷ２２を介してコンパレータ２１に入力される。また、このとき、上位カウンタ６１はカウント動作を開始する。
【００６８】
そして、コンパレータ２１により画素信号とＲａｍｐ１とのレベルが比較され、Ｒａｍｐ１のレベルが画素信号のレベルを下回ると（タイミングＴＭ１）、コンパレータ２１は出力信号を反転させる。コンパレータ２１により反転された出力信号は、コンデンサＣ６、コンパレータ２２を介してロジック回路３０に入力される。このとき、φＥＮ１＝Ｈ、φＥＮ２＝Ｌであり、スイッチＳＷ８１がオンされ、スイッチＳＷ８２がオフされているため、上位ロジック回路３１よりＣＯＭＰＯＵＴ１＝Ｌが出力され、ラッチ回路４０により上位カウンタ６１の現在のカウント値「０１」がラッチされ、かつ、スイッチＳＷ２２がオフされる。
【００６９】
期間Ｔ３においては、第ｉ行目の上位ブロックのデジタルデータを水平信号線Ｌ１に出力する処理（４）が実行される。この場合、制御部５は、期間Ｔ２が終了すると、ＨＳＲ＝Ｈにする。これにより、水平走査回路４は、列選択信号を出力してスイッチ７０をオンする。そして、ラッチ回路４０は、第ｉ行目の上位ブロックのデジタルデータを水平信号線Ｌ１に出力する。
【００７０】
期間Ｔ４においては、第ｉ行目の画素信号の下位ブロックをＡＤ変換する処理（３）が実行される。すなわち、期間Ｔ４は、下位ＡＤ変換期間である。
【００７１】
具体的には、期間Ｔ３が終了すると、制御部５は、Ｒａｍｐ２の出力を開始する。そして、コンパレータ２１によりＲａｍｐ２とコンデンサＣ３により保持された画素信号とが比較され、Ｒａｍｐ２のレベルが画素信号のレベルを上回ると（タイミングＴＭ２）、コンパレータ２１は、出力信号を反転させる。このとき、φＥＮ１＝Ｌ、φＥＮ２＝Ｈであり、スイッチＳＷ８２がオンされ、スイッチＳＷ８１がオフされているため、下位ロジック回路３２よりＣＯＭＰＯＵＴ２＝Ｌが出力される。これにより、ラッチ回路４０により、下位カウンタ６２の現在のカウント値「１０」がラッチされる。なお、下位カウンタ６２が「００」ではなく「１１」からカウント動作を開始しているのは、Ｒａｍｐ２のレベルが経時的に増大するからである。
【００７２】
期間Ｔ５においては、下位ブロックのデジタルデータを水平信号線Ｌ１に出力する処理（４）が実行される。この場合、制御部５は、期間Ｔ４が終了すると、ＨＳＲ＝Ｈにする。これにより、水平走査回路４は、列選択信号を出力してスイッチ７０をオンする。そして、ラッチ回路４０は、第ｉ行目の下位ブロックのデジタルデータを水平信号線Ｌ１に出力する。
【００７３】
図４は、コンパレータ部２０の処理を説明するグラフである。図４において、縦軸は電圧を示し、横軸は時間を示している。
【００７４】
期間Ｔ２において、φＳＨ＝Ｌとなると、コンパレータ２１は、Ｒａｍｐ１が入力される。そして、Ｒａｍｐ１のレベルが、コンデンサＣ３により保持された画素信号のレベルを下回ると、コンパレータ２１は出力信号を反転させる。これにより、ＣＯＭＰＯＵＴ１＝Ｌとなり、ラッチ回路４０に上位カウンタ６１によるカウント値がラッチされる。このとき、コンパレータ２１の出力信号が反転したときのＲａｍｐ１の電圧Ｖ１がコンデンサＣ５に保持される。以上により第ｉ行目の画素信号の上位ブロックのＡＤ変換が終了する。
【００７５】
期間Ｔ４が開始されると、コンパレータ２１は、Ｒａｍｐ２が入力される。そして、Ｒａｍｐ２のレベルがコンデンサＣ３に保持された画素信号のレベルを上回ると、コンパレータ２１は出力信号を反転させる。この場合、コンデンサＣ５に電圧Ｖ１が保持されているため、Ｒａｍｐ２の初期の電圧はＶ１となる。また、コンデンサＣ４，Ｃ５の容量比によって、Ｒａｍｐ２の１段の電圧値がＲａｍｐ１の１段の電圧値の１／４とされる。そのため、Ｒａｍｐ２を用いることで、少ないクロック数でありながら、画素信号を高い分解能によりＡＤ変換することができる。
【００７６】
図５は、図２に示すカラムＡＤＣ回路の３列分のレイアウトサイズを示した模式図である。なお、図５において、カラムＡＤＣ回路は、画素信号を５ビットの上位ブロックと５ビットの下位ブロックとに分けて、上位ブロックと下位ブロックとを順次にＡＤ変換するものとする。したがって、ラッチ回路４００は５ビットの記憶容量で足りる。また、領域Ｒ１〜Ｒ３は、それぞれ、ＧＣＡ部１０、コンパレータ部２０／ロジック回路３０、及びラッチ回路４０のレイアウトサイズを示し、長辺が垂直方向のレイアウトサイズを示し、短辺が水平方向のレイアウトサイズを示している。図５に示すように、ラッチ回路４０の垂直方向のレイアウトサイズは、２５０μｍとなっており、図１０に示す従来のカラムＡＤＣ回路に比べて、同じ１０ビットの分解能を有していながら、ラッチ回路４０の垂直方向のレイアウトサイズが２５０μｍも小さくなっていることが分かる。
【００７７】
このように、本実施の形態による固体撮像装置によれば、カラムＡＤＣ回路３により読み出された画素信号は、上位ブロックと下位ブロックとの２つのブロックに分けられて、順次にＡＤ変換されている。そのため、ラッチ回路４０は、２ビットのラッチ回路で構成することが可能となる。よって、画素信号を複数のブロックに分けずにＡＤ変換する従来のカラムＡＤＣ回路に場合に比べて、ラッチ回路４０のレイアウトサイズを小さくすることが可能となり、カラムＡＤＣ回路３のレイアウトサイズを小さくすることができる。
【００７８】
（実施の形態２）
次に、本発明の実施の形態２による固体撮像装置について説明する。実施の形態２による固体撮像装置は、第ｉ行目の下位ブロックのＡＤ変換と、第ｉ行目の上位ブロックのデジタルデータの出力とをオーバーラップして実行することを特徴とする。
【００７９】
なお、本実施の形態において、実施の形態１と同一のものは同一の符号を用いて説明を省略する。
【００８０】
図６は、実施の形態２によるラッチ回路の回路図を示している。図６（ａ）は、一般的なラッチ回路を示し、図６（ｂ）は本実施の形態によるラッチ回路を示している。なお、図６（ａ）、（ｂ）に示すラッチ回路の記憶容量は、説明の便宜上、１ビットとする。
【００８１】
図６（ａ）に示すラッチ回路は、Ｃｏｍｐａｒａｔｏｒ出力と、Ｃｏｕｎｔｅｒ出力と、論理が反転されたＣｏｍｐａｒａｔｏｒ出力とが入力される。ここで、コンパレータ出力は、図３に示すＣＯＭＰＯＵＴ１又はＣＯＭＰＯＵＴ２に対応し、Ｃｏｕｎｔｅｒ出力は、上位カウンタ６１のカウント値又は下位カウンタ６２のカウント値に対応している。
【００８２】
Ｃｏｍｐａｒａｔｏｒ出力は初期状態においてＨ（ハイレベル）で、画素信号とランプ信号との比較によって、ある時刻からＬ（ローレベル）になる信号である。Ｃｏｕｎｔｅｒ出力はランプ信号の開始と同時にカウント動作が開始されるカウンタ信号である。
【００８３】
Ｃｏｍｐａｒａｔｏｒ出力がＨからＬになると、Ｃｏｕｎｔｅｒ出力がラッチ回路内の２つのインバータにラッチされる。全列のＡＤ変換が終了すると、水平走査回路４から列選択信号が出力され、ラッチされているデジタルデータが読み出される。水平走査回路４から列選択信号が出力され、出力側のトランジスタが選択されると、ラッチされているデジタルデータが水平信号線Ｌ１に出力される。
【００８４】
図７（ｂ）に示すラッチ回路は、１段目のラッチ要素４１と２段目のラッチ要素４２との２段構成のラッチ回路になっている。ラッチ要素４１とラッチ要素４２とは、トランジスタＴｒ１を介して接続されている。ラッチ要素４１は、上位及び下位ＡＤ変換期間が終了する毎に、φＰＴ＝Ｈにして、トランジスタＴｒ１をオンにして、ラッチしたデジタルデータをラッチ要素４２に転送する。
【００８５】
ラッチ要素４２は下位ＡＤ変換期間において、ラッチ要素４１から転送された上位ブロックのデジタルデータを水平信号線Ｌ１に出力する。そして、ラッチ要素４１は、下位ＡＤ変換期間の終了後、下位ブロックのデジタルデータを水平信号線Ｌ１に出力する。
【００８６】
このように、２段構成のラッチ回路を用いると、デジタルデータをラッチ要素４２に転送した後は、ラッチ要素４１が空く。そのため、第ｉ行目の上位ブロックのデジタルデータを出力する処理と、第ｉ行目の画素信号の下位ブロックをＡＤ変換する処理とをオーバーラップして実行することができる。
【００８７】
図７は、図６（ｂ）に示す２段構成のラッチ回路をラッチ回路４０に適用したときのカラムＡＤＣ回路３のタイミングチャートを示している。
【００８８】
動作は図３とほぼ同一であるが、期間Ｔ３において、第ｉ行目の画素信号の下位ブロックをＡＤ変換する処理（３）と、第ｉ行目の画素信号の上位ブロックのデジタルデータを出力する処理（４）とがオーバーラップして実行されている点が相違する。
【００８９】
具体的には、上位ブロックをＡＤ変換する期間Ｔ２が終了し、期間Ｔ３が開始されると、ラッチ要素４１は、φＰＴ＝Ｈとされ、トランジスタＴｒ１がオンされ、ラッチした上位ブロックのデジタルデータをラッチ要素４２に転送する。
【００９０】
一方、ラッチ要素４２は、期間Ｔ３において、ラッチ要素４１から転送された上位ブロックのデジタルデータを水平信号線Ｌ１に出力する処理（４）を実行する。
【００９１】
期間Ｔ３が終了し、期間Ｔ４が開始されると、φＰＴ＝Ｈとされ、トランジスタＴｒ１がオンされ、第ｉ行目の下位ブロックのデジタルデータがラッチ要素４１からラッチ要素４２に転送される。そして、ラッチ要素４２は、期間Ｔ４において、第ｉ行目の下位ブロックのデジタルデータを水平信号線Ｌ１に出力する。
【００９２】
このように、本実施の形態による固体撮像装置によれば、第ｉ行目の下位ブロックのＡＤ変換と、第ｉ行目の上位ブロックのデジタルデータの出力とがオーバーラップして実行されるため、１水平走査期間を短くすることができ、フレームレートを上げることができる。
【００９３】
なお、実施の形態１，２では、カラムＡＤＣ回路３を２回積分型のＡＤ変換回路により構成したが、本発明はこれに限定されず、他のＡＤ変換回路を採用してもよい。この場合、上位ブロックを逐次比較型のＡＤ変換回路を採用し、下位ブロックを積分型のＡＤ変換回路を採用することが好ましい。
【００９４】
また、実施の形態１，２では、上位ブロックと下位ブロックとの２つのブロックに分けてＡＤ変換を行ったが、これに限定されず、３個以上のブロックに分けてＡＤ変換を行ってもよい。
【００９５】
この場合、１水平走査期間において、各ブロックのＡＤ変換を順次に実行すればよい。また、この場合、３個以上のブロックのうち、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有するラッチ回路４０を採用すればよい。
【００９６】
また、実施の形態１，２において、上位ブロックを２ビット、下位ブロックを２ビットとしたが、これに限定されず、上位ブロックを４ビット、下位ブロックを１０ビットというように、上位ブロックと下位ブロックとのビット数を２ビット以外としてもよい。この場合、上位ブロックと下位ブロックとのうち、ビット数が大きい方のブロックのデジタルデータが格納可能な記憶容量を有するラッチ回路４０を採用すればよい。また、上位ブロックと下位ブロックとのビット数を同一とすれば、ラッチ回路４０に空き容量が生じず、ラッチ回路４０を効率良く使用することができる。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１による固体撮像装置の全体構成図である。
【図２】カラムＡＤＣ回路の回路図を示している。
【図３】図２に示すカラムＡＤＣ回路のタイミングチャートを示している。
【図４】コンパレータ部の処理を説明するグラフである。
【図５】図２に示すカラムＡＤＣ回路の３列分のレイアウトサイズを示す模式図である。
【図６】実施の形態２によるラッチ回路の回路図を示している。
【図７】実施の形態２によるカラムＡＤＣ回路のタイミングチャートを示している。
【図８】従来の固体撮像装置に採用されるカラムＡＤＣ回路の１列分の回路図を示している。
【図９】図８に示すカラムＡＤＣ回路のタイミングチャートを示している。
【図１０】図８に示す３列分のカラムＡＤＣ回路のレイアウトサイズを示す模式図である。
【符号の説明】
【００９８】
１  画素アレイ
２  垂直走査回路
３  カラムＡＤＣ回路
４  水平走査回路
５  制御部
６  画像処理部
７  画像メモリ
１０  ＧＣＡ部
２０  コンパレータ部
３０  ロジック回路
３１  上位ロジック回路
３２  下位ロジック回路
４０  ラッチ回路
６１  上位カウンタ
６２  下位カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010004439.tif 000009
【図８】
2010004439.tif 000010
【図９】
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【図１０】
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