(57)【要約】【課題】保持特性に優れた不揮発性半導体メモリ装置の消去方法を提供することである。【解決手段】ソース・ドレイン領域２、３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層７と、第1の絶縁層７上の第１の領域１０に形成された第１のゲート電極５と、第１の絶縁層７上の第２の領域１１、１２に形成された電荷蓄積層８と、電荷蓄積層８上に形成された第２の絶縁層９と、第２の絶縁層９上に形成された第２のゲート電極４、６と、を有する不揮発性半導体メモリ装置の消去方法は次のステップを有する。ソース・ドレイン領域から電荷蓄積層にホットホールを注入するステップ。電荷蓄積層の第１のゲート電極側の領域にチャネルホットエレクトロンを注入するステップ。【選択図】図１
2010244641.tif 000002
【特許請求の範囲】
【請求項１】
ソース・ドレイン領域が離間して形成された半導体基板と、当該半導体基板上に形成された第１の絶縁層と、当該第1の絶縁層上の第１の領域に形成された第１のゲート電極と、前記第１の絶縁層上の第２の領域に形成された電荷蓄積層と、当該電荷蓄積層上に形成された第２の絶縁層と、当該第２の絶縁層上に形成された第２のゲート電極と、を有する不揮発性半導体メモリ装置の消去方法であって、
前記ソース・ドレイン領域から前記電荷蓄積層にホットホールを注入し、
前記電荷蓄積層の前記第１のゲート電極側の領域にチャネルホットエレクトロンを注入する、
不揮発性半導体メモリ装置の消去方法。
【請求項２】
更に前記電荷蓄積層の前記ドレイン領域側の領域にチャネルホットエレクトロンを注入する、請求項１に記載の不揮発性半導体メモリ装置の消去方法。
【請求項３】
前記電荷蓄積層へのホットホールの注入及びチャネルホットエレクトロンの注入の後に、前記電荷蓄積層における電荷を判定する、請求項１または２に記載の不揮発性半導体メモリ装置の消去方法。
【請求項４】
前記ソース・ドレイン領域から前記電荷蓄積層にホットホールを注入する際は、前記ソース・ドレイン領域に印加される電圧を前記第２のゲート電極に印加される電圧よりも高くする、請求項１乃至３のいずれか一項に記載の不揮発性半導体メモリ装置の消去方法。
【請求項５】
前記電荷蓄積層の前記第１のゲート電極側の領域にチャネルホットエレクトロンを注入する際は、前記ドレイン領域に印加される電圧を前記第２のゲート電極に印加される電圧よりも低くする、請求項１乃至４のいずれか一項に記載の不揮発性半導体メモリ装置の消去方法。
【請求項６】
前記電荷蓄積層の前記ドレイン領域側の領域にチャネルホットエレクトロンを注入する際は、前記ドレイン領域に印加される電圧を前記第２のゲート電極に印加される電圧よりも低くする、請求項２乃至５のいずれか一項に記載の不揮発性半導体メモリ装置の消去方法。
【請求項７】
前記電荷蓄積層の前記第１のゲート電極側の領域にチャネルホットエレクトロンを注入する際の前記ドレイン領域に印加される電圧と前記第２のゲート電極に印加される電圧との差は、前記電荷蓄積層の前記ドレイン領域側の領域にチャネルホットエレクトロンを注入する際の前記ドレイン領域に印加される電圧と前記第２のゲート電極に印加される電圧との差よりも大きい、請求項６に記載の不揮発性半導体メモリ装置の消去方法。
【請求項８】
前記電荷蓄積層へのチャネルホットエレクトロンの注入は、通常の書込み動作におけるチャネルホットエレクトロンの注入よりも弱い電圧で注入する、請求項１乃至７のいずれか一項に記載の不揮発性半導体メモリ装置の消去方法。
【請求項９】
前記電荷蓄積層へのチャネルホットエレクトロンの注入は、通常の書込み動作におけるチャネルホットエレクトロンの注入の時間よりも短い時間で注入する、請求項１乃至７のいずれか一項に記載の不揮発性半導体メモリ装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置の消去方法に関し、特に電荷トラップ型の不揮発性半導体メモリ装置の消去方法に関する。
【背景技術】
【０００２】
電荷トラップ型の不揮発性半導体メモリ装置であるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリ素子は、半導体基板上にボトム酸化膜といわれる第１の電位障壁絶縁膜の酸化膜と、電荷蓄積膜としての窒化膜と、トップ酸化膜といわれる第２の電位障壁絶縁膜の酸化膜とが順に形成された構成である。そして、その上に更にゲート電極が積層されている。半導体基板の表面には、基板とは逆導電型のソース・ドレイン不純物拡散領域が形成されている。そして、ＭＯＮＯＳ型メモリセルに書込みをする場合、半導体基板側から電荷保持能力を有する窒化膜へ負の電荷(電子)を注入する。また、消去する場合は、電荷蓄積層としての窒化膜に蓄積された負の電荷を中和し、そして、その窒化膜に正の電荷(ホール)を注入する。特許文献１には、このようなＭＯＮＯＳ型メモリ素子に関する技術が開示されている。
【０００３】
図１１（ａ）は、ＭＯＮＯＳ型メモリ素子の一つである、ツインＭＯＮＯＳセルを示す図である。図１１（ａ）において、半導体基板１０１の表面領域には、離間して不純物拡散領域１０２、１０３が形成されており、これらはソース・ドレイン領域となる。図１１（ｂ）は、第１のコントロールゲート電極１０４の周辺を拡大した図である。図１１（ｂ）において、半導体基板１０１上には電位障壁としてのボトム側の第１の酸化膜（ＳｉＯ２）１０７、窒化膜（ＳｉＮ）１０８、電位障壁としてのトップ側の第２の酸化膜（ＳｉＯ２）１０９が順に積層されている。ここで、窒化膜は電荷蓄積層として機能する。第２の酸化膜１０９の上には、第１のコントロールゲート電極１０４が形成されている。この第２の酸化膜とコントロールゲート電極は、半導体基板１０１のそれぞれの不純物拡散領域（ソース側・ドレイン側）１０２、１０３側に形成されている。また、第１のコントロールゲート電極１０４と第２のコントロールゲート電極１０６の間には、チャネル中央部に半導体基板１０１上に形成されたシリコン酸化膜を介させた状態のワードゲート電極１０５を設けている。
【０００４】
ワードゲート電極１０５は、ワード線（図示しない）に接続されている。コントロールゲート電極１０４、１０６は、ワード線と平行する方向に配線されて、ワードゲート電極１０５とは独立に制御される。このようなツインＭＯＮＯＳセルは、特許文献２に開示されている。
【０００５】
このようなツインＭＯＮＯＳセルにおいて、消去動作の場合は、各電極の電圧である、ＷＧ、ＣＧ１、ＣＧ２、ＢＬ１、ＢＬ２を図１１（ａ）に示すように設定することで、不純物拡散領域１０２、１０３から第１のコントロールゲート電極１０４及び第２のコントロールゲート電極１０６の下にある各窒化膜に対してホットホール(正の電荷)が注入される。このとき、図１１（ｂ）に示すようにホールはボトム側の電位障壁である第１の酸化膜１０７を越えて窒化膜１０８にトラップされる。このホットホールの注入はメモリセルを消去するために行われる。そして、このホールが窒化膜１０８にトラップされることで、コントロールゲートにおける正の電荷が高くなり、コントロールゲート下での電圧閾値が低くなる。メモリセルの消去動作（ホットホールの注入）は、この読出し電圧閾値が十分に低くなるまで繰り返し行われる。
【０００６】
このような繰り返し消去後の、窒化膜１０８におけるキャリア密度分布（ホールの分布１２０）を図１１（ｃ）に示す。図１１（ｃ）のＷＧとＢＬの位置関係は、図１１（ｂ）のＷＧとＢＬの位置関係に対応している（以下に示す図でも同様である）。
【０００７】
次に、ツインＭＯＮＯＳセルの書込み動作について図１２を用いて説明する。書込み動作の場合は、各電極の電圧であるＷＧ、ＣＧ１、ＣＧ２、ＢＬ１、ＢＬ２を図１２（ａ）に示すように設定することで、不純物拡散領域１０３から第１のコントロールゲート電極１０４の下にある窒化膜１０８に対してチャネルホットエレクトロン（電子）が注入される。この時も、図１２（ｂ）に示すように電子は第１の酸化膜１０７を越えて窒化膜１０８にトラップされる。書込み前のメモリセルの状態が消去状態であるならば、窒化膜１０８にはホールが既に多数存在しているので、ホールと電子が再結合して打ち消し中和される。そして、更に窒化膜１０８に電子を注入することでコントロールゲート１０４下の窒化膜１０８における電荷が負になり、コントロールゲート下の電圧閾値が高くなる。メモリセルの書込み動作は、この読出し電圧閾値が十分に高くなるまで繰り返し行われる。
【０００８】
このような繰り返し書込み後の、窒化膜１０８におけるキャリア密度分布（電子の分布１２１）を図１２（ｃ）に示す。図１２（ｃ）のＷＧとＢＬの位置関係は、図１２（ｂ）のＷＧとＢＬの位置関係に対応している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２７７０３２号公報
【特許文献２】特開２００２−２８９７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１３は、図１１（ｃ）に示した繰り返し消去後の窒化膜１０８におけるホールの分布１２０と、図１２（ｃ）に示した繰り返し書込み後の窒化膜１０８における電子の分布１２１とを整合した場合を説明するための図である。図１３に示すように、消去時のホール分布１２０と書込み時の電子分布１２１では、ホールや電子の注入位置やその分布幅などが異なる。このように、ホールと電子の分布が異なると、図１３に示すようにホールと電子の整合後の電子分布の両端、つまりワードゲート側の位置やビット線側の位置などにホールの余剰分布１３０、１３１が発生する。このホールの余剰分布１３０、１３１は、メモリセルの書込み動作・消去動作の繰り返しによりそのキャリア密度が大きくなる。
【００１１】
この位置でのホールの分布がメモリセルの閾値電圧へ与える影響は比較的少ないが、例えば高温条件下でメモリセルを保存すると、余剰ホールが書込みセルの電子分布側に移動し、電子と再結合して書込みセル自身の電子を減少させる。この現象により、メモリセルへの読み出し時におけるコントロールゲートの閾値電圧が低下し、メモリセルの保持特性が劣化する。
【課題を解決するための手段】
【００１２】
本発明にかかる、ソース・ドレイン領域が離間して形成された半導体基板と、当該半導体基板上に形成された第１の絶縁層と、当該第1の絶縁層上の第１の領域に形成された第１のゲート電極と、前記第１の絶縁層上の第２の領域に形成された電荷蓄積層と、当該電荷蓄積層上に形成された第２の絶縁層と、当該第２の絶縁層上に形成された第２のゲート電極と、を有する不揮発性半導体メモリ装置の消去方法は、前記ソース・ドレイン領域から前記電荷蓄積層にホットホールを注入し、前記電荷蓄積層の前記第１のゲート電極側の領域にチャネルホットエレクトロンを注入する、不揮発性半導体メモリ装置の消去方法である。
【００１３】
本発明では、不揮発性半導体メモリ装置の消去動作の際に、電荷蓄積層へホットホールを注入すると共に、余剰ホールが形成される位置に電子を注入することで、電荷蓄積層への余剰ホールの形成を低減することができる。これにより、不揮発性半導体メモリ装置の保持特性を向上することができる。
【発明の効果】
【００１４】
本発明にかかる不揮発性半導体メモリ装置の消去方法を用いることで、不揮発性半導体メモリ装置の保持特性を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる不揮発性半導体メモリ装置の消去方法の工程を説明するための図である。
【図２】実施の形態１にかかる不揮発性半導体メモリ装置の消去方法を実施する不揮発性半導体メモリ装置を示す図である。
【図３】実施の形態１にかかる不揮発性半導体メモリ装置の消去方法の第１の工程を説明するための図である。（ａ）は、不揮発性半導体メモリ装置の図である。（ｂ）は、不揮発性半導体メモリ装置の電荷蓄積層付近の拡大図である。（ｃ）は、不揮発性半導体メモリ装置の電荷蓄積層に蓄積されるホールの分布図である。（ｄ）は、ホールに働く力を示す図である。
【図４】実施の形態１にかかる不揮発性半導体メモリ装置の消去方法の第２の工程を説明するための図である。（ａ）は、不揮発性半導体メモリ装置の図である。（ｂ）は、不揮発性半導体メモリ装置の電荷蓄積層付近の拡大図である。（ｃ）は、不揮発性半導体メモリ装置の電荷蓄積層に蓄積される電子の分布図である。（ｄ）は、電子に働く力を示す図である。
【図５】実施の形態１にかかる不揮発性半導体メモリ装置の消去方法の第３の工程を説明するための図である。（ａ）は、不揮発性半導体メモリ装置の図である。（ｂ）は、不揮発性半導体メモリ装置の電荷蓄積層付近の拡大図である。（ｃ）は、不揮発性半導体メモリ装置の電荷蓄積層に蓄積される電子の分布図である。（ｄ）は、電子に働く力を示す図である。
【図６】実施の形態１にかかる不揮発性半導体メモリ装置の消去方法を用いた場合の電荷蓄積層におけるホールの分布を説明するための図である。
【図７】実施の形態１にかかる不揮発性半導体メモリ装置の書込み動作を説明するための図である。（ａ）は、不揮発性半導体メモリ装置の図である。（ｂ）は、不揮発性半導体メモリ装置の電荷蓄積層付近の拡大図である。（ｃ）は、不揮発性半導体メモリ装置の電荷蓄積層に蓄積される電子の分布図である。（ｄ）は、電子に働く力を示す図である。
【図８】実施の形態１にかかる不揮発性半導体メモリ装置の読出し動作を説明するための図である。（ａ）は、ＣＧ１側のセルの読出し時の電圧の一例を示す図である。（ｂ）は、ＣＧ２側のセルの読出し時の電圧の一例を示す図である。
【図９】実施の形態２にかかる不揮発性半導体メモリ装置の消去方法の工程を説明するための図である。
【図１０】実施の形態２にかかる不揮発性半導体メモリ装置の消去方法を説明するための図である。（ａ）は、不揮発性半導体メモリ装置の電荷蓄積層付近の拡大図である。（ｂ）は、不揮発性半導体メモリ装置の電荷蓄積層に蓄積されるホールと電子の分布図である。
【図１１】背景技術にかかる不揮発性半導体メモリ装置の消去動作を説明するための図である。（ａ）は、不揮発性半導体メモリ装置の図である。（ｂ）は、不揮発性半導体メモリ装置の電荷蓄積層（窒化膜１０８）付近の拡大図である。（ｃ）は、不揮発性半導体メモリ装置の電荷蓄積層（窒化膜１０８）に蓄積されるホールの分布図である。
【図１２】背景技術にかかる不揮発性半導体メモリ装置の書込み動作を説明するための図である。（ａ）は、不揮発性半導体メモリ装置の図である。（ｂ）は、不揮発性半導体メモリ装置の電荷蓄積層（窒化膜１０８）付近の拡大図である。（ｃ）は、不揮発性半導体メモリ装置の電荷蓄積層（窒化膜１０８）に蓄積される電子の分布図である。
【図１３】繰り返し消去後の電荷蓄積層（窒化膜１０８）におけるホールの分布と、繰り返し書込み後の電荷蓄積層（窒化膜１０８）における電子の分布とを整合した場合を説明するための図である。
【発明を実施するための形態】
【００１６】
発明の実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。まず、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法が実施される不揮発性半導体メモリ装置について図２を用いて説明する。
【００１７】
図２において、半導体基板１の表面領域には、離間して不純物拡散領域２、３が形成されており、これらはソース・ドレイン領域となる。半導体基板１上には第１の酸化膜７が半導体基板１のチャネル領域を覆うように形成されている。第１の酸化膜７としては、例えばＳｉＯ２が用いられる。第1の絶縁層７上の第１の領域１０には第１のゲート電極５が形成される。また、第１の絶縁層７上の第２の領域１１、１２のそれぞれには電荷蓄積層８が形成される。電荷蓄積層８には窒化膜が用いられ、例えばＳｉＮが用いられる。電荷蓄積層８上には第２の絶縁層９が形成される。第２の絶縁層９としては、例えばＳｉＯ２が用いられる。第２の絶縁層９上には、第２のゲート電極４、６が形成される。
【００１８】
また、第１のゲート電極５と第２のゲート電極４、６との間には、これらの電極を電気的に絶縁するための絶縁層がそれぞれ設けられている。ここで、第１のゲート電極５はワードゲート電極（ＷＧ）であり、第２のゲート電極４、６は、第１のコントロールゲート電極（ＣＧ１）４と第２のコントロールゲート電極（ＣＧ２）６である。図２に示す不揮発性半導体メモリ装置は、いわゆるツインＭＯＮＯＳセルである。
【００１９】
次に、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法について説明する。
図１は本実施の形態にかかる不揮発性半導体メモリ装置の消去方法の工程を説明するための図である。本実施の形態にかかる消去方法では、まずソース・ドレイン領域から電荷蓄積層にホットホールを注入する（Ｓ１：ステップ１）。ソース・ドレイン領域から電荷蓄積層にホットホールを注入する際は、ソース・ドレイン領域に印加される電圧を第２のゲート電極に印加される電圧よりも高くする。
【００２０】
図３を用いてステップ１について説明する。図３（ａ）は、不揮発性半導体メモリ装置の図である。ワードゲート電極５に印加される電圧（ＷＧ）、第１のコントロールゲート電極４に印加される電圧（ＣＧ１）、第２のコントロールゲート電極６に印加される電圧（ＣＧ２）、ソース・ドレイン領域２に印加される電圧（ＢＬ１）、ソース・ドレイン領域３に印加される電圧（ＢＬ２）は、例えば図３（ａ）に示すように設定する。このとき、ＣＧ１＝−３Ｖ、ＢＬ１＝４．５Ｖとすることで、ホールには図３（ｄ）に示すような電界が作用し、ホールには上向きの力が働く。ホールにこのような力が働くことで、図３（ｂ）に示すようにソース・ドレイン領域２から電荷蓄積層８に対してホットホールが注入される。このとき、ホールは第１の絶縁層７を越えて電荷蓄積層８にトラップされる。
【００２１】
ステップ１のホットホール注入により電荷蓄積層８に蓄積されたホールの分布図を図３（ｃ）に示す（２０はホールの分布）。尚、図３（ｃ）のＷＧとＢＬの位置関係は、図３（ｂ）のＷＧとＢＬの位置関係に対応している。この場合、ホールの分布の中心がＷＧとＢＬの中央付近となるように、ＷＧ、ＣＧ１、ＢＬ１の電圧を設定する。また、ステップ１でホットホールを注入する際のパルス幅（電圧を印加する時間）は、通常の消去と同程度のパルス幅（例えば１０ｍｓ程度）に設定する。
【００２２】
次に、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法のステップ２について図４を用いて説明する。ステップ２では電荷蓄積層８のうちワードゲート電極（第１のゲート電極）側の領域に対して弱い書込み、つまり電子の注入を行う（図１のＳ２）。図４（ａ）は、不揮発性半導体メモリ装置の図である。ワードゲート電極５に印加される電圧（ＷＧ）、第１のコントロールゲート電極４に印加される電圧（ＣＧ１）、第２のコントロールゲート電極６に印加される電圧（ＣＧ２）、ソース・ドレイン領域２に印加される電圧（ＢＬ１）、ソース・ドレイン領域３に印加される電圧（ＢＬ２）は、例えば図４（ａ）に示すように設定する。このとき、ＷＧ＝１Ｖ、ＣＧ１＞５．５Ｖ、ＢＬ１＜４．５Ｖとすることで、電子には図４（ｄ）に示すような電界が作用し、電子には上向きの力が働く。電子にこのような力が働くことで、図４（ｂ）に示すようにソース領域３（この場合は、電子を放出するのでソース領域となる）から電荷蓄積層８に対してチャネルホットエレクトロンが注入される。このとき、電子は第１の絶縁層７を越えて電荷蓄積層８にトラップされる。
【００２３】
ステップ２の電子注入により電荷蓄積層８に蓄積された電子の分布図を図４（ｃ）に示す（２１は電子の分布）。この場合、ＣＧ１とＢＬ１の電圧関係を上記のようにすることで、電子の注入位置を中央からワードゲート電極（ＷＧ）に近い側にすることができる。つまり、ＣＧ１とＢＬ１の電位差が大きくなる程、電子には上向きの力が働くため、ソース３から放出された電子はよりＷＧに近い側で電子蓄積層８に蓄積される。原理的には、上向きの力を強くして横方向（右方向）の力を弱くすることで、よりＷＧ側に電子を注入することができる。
このように、ＷＧ、ＣＧ１、ＢＬ１の設定電圧を変えることで、電荷蓄積層８に注入される電子の分布状態を変えることができる。
また、ステップ２で電子を注入する際のパルス幅は、ステップ１で形成されたホール分布が大きく変動しないように、通常の書込み時間よりも短くなるように設定する（例えば、２０μｓ以下とする）。
【００２４】
次に、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法のステップ３について図５を用いて説明する。ステップ３では電荷蓄積層８のうちドレイン領域側の領域（ＢＬ側の領域）に対して弱い書込み、つまり電子の注入を行う（図１のＳ３）。図５（ａ）は、不揮発性半導体メモリ装置の図である。ワードゲート電極５に印加される電圧（ＷＧ）、第１のコントロールゲート電極４に印加される電圧（ＣＧ１）、第２のコントロールゲート電極６に印加される電圧（ＣＧ２）、ソース・ドレイン領域２に印加される電圧（ＢＬ１）、ソース・ドレイン領域３に印加される電圧（ＢＬ２）は、例えば図５（ａ）に示すように設定する。このとき、ＷＧ＝１Ｖ、ＣＧ１＜５．５Ｖ、ＢＬ１＞４．５Ｖとすることで、電子には図５（ｄ）に示すような電界が作用し、ＢＬ１の位置的影響により電子には横向きの力が働く。尚、このときのＣＧ１とＢＬ１の電圧関係は、電荷蓄積層８に電子を注入するため、ＣＧ１＞ＢＬ１となっている。電子にこのような力が働くことで、図５（ｂ）に示すようにソース領域３（この場合は、電子を放出するのでソース領域となる）から電荷蓄積層８に対してチャネルホットエレクトロンが注入される。このとき、電子は第１の絶縁層７を越えて電荷蓄積層８にトラップされる。
【００２５】
ステップ３の電子注入により電荷蓄積層８に蓄積された電子の分布図を図５（ｃ）に示す（２２は電子の分布）。この場合、ＣＧ１とＢＬ１の電圧関係を上記のようにすることで、電子の注入位置を中央からＢＬに近い側（つまり、ドレイン領域２に近い側）にすることができる。つまり、ＣＧ１とＢＬ１の電位差が小さくなる程、電子に働く上向きの力が弱くなるため、ソース３から放出された電子はよりＢＬに近い側で電子蓄積層８に蓄積される。原理的には、上向きの力を弱くして横方向（右方向）の力を強くすることで、よりＢＬ側に電子を注入することができる。
【００２６】
このように、ＷＧ、ＣＧ１、ＢＬ１の設定電圧を変えることで、電荷蓄積層８に注入される電子の分布状態を変えることができる。つまり、ステップ２でドレイン領域に印加される電圧（ＢＬ１）と第２のゲート電極に印加される電圧（ＣＧ１）との差を、ステップ３でドレイン領域に印加される電圧（ＢＬ１）と第２のゲート電極に印加される電圧（ＣＧ１）との差よりも大きくすることで、電子の注入位置をステップ２とステップ３で説明したようにコントロールすることができる。
【００２７】
また、ステップ３で電子を注入する際のパルス幅は、ステップ１で形成されたホール分布が大きく変動しないように、通常の書込み時間よりも短くなるように設定する（例えば、２０μｓ以下とする）。
【００２８】
図６は、ステップ１のホットホールの注入とステップ２及びステップ３の電子の注入によるホールと電子の分布状態を説明するための図である。
図６の（ａ）は、ステップ１で電荷蓄積層８に注入されたホットホールの分布状態２０を示している。図６の（ｂ）は、ステップ２で電荷蓄積層８に注入された電子の分布状態２１を示している。図６の（ｃ）は、ステップ３で電荷蓄積層８に注入された電子の分布状態２２を示している。図６の（ｄ）は、これらのホールと電子を整合した後のホールの分布状態２３を示した図である。また、繰り返し消去後の分布２４は、上記ステップ１のホットホールの注入と、ステップ２及びステップ３の電子注入を繰り返し行った場合のホールの分布状態を示している。
【００２９】
本実施の形態にかかる発明のように、不揮発性半導体メモリ装置を消去する際に、電荷蓄積層８にホットホールを注入し（ステップ１）、電荷蓄積層８のうちワードゲート（ＷＧ）側に近い領域に電子を注入し（ステップ２）、電荷蓄積層８のうちドレイン領域側（ＢＬ側）に近い領域に電子を注入する（ステップ３）ことで、消去後のホールの分布２３においてＷＧ側及びＢＬ側に生成される余剰ホールを削減することができる。これにより、不揮発性半導体メモリ装置の保持特性を向上することができる。
【００３０】
すなわち、背景技術の不揮発性半導体メモリ装置の消去方法では、図１３の（ｃ）に示すように、電子分布１２１の両側、つまりＷＧ側の位置やＢＬ側の位置などにホールの余剰分布１３０、１３１が発生していた。このホールの余剰分布１３０、１３１は、不揮発性半導体メモリ装置の保持特性の劣化の一因となっていた。
しかし、上記ステップ１からステップ３を有する本実施の形態にかかる不揮発性半導体メモリ装置の消去方法を用いることで、図６の（ｄ）に示すように、ホールをＷＧとＢＬの中央で密度が高くなるように分布させることができ、ＷＧ側の位置やＢＬ側の余剰ホールを低減することができる。
【００３１】
更に、上記ステップ１のホットホールの注入と、ステップ２及びステップ３の電子注入を繰り返し行うことで、図６の（ｃ）の繰り返し消去後のホールの分布２４に示すようにホールの密度を増加させることができると共に、余剰ホールを更に削減することができる。
【００３２】
また、図６の（ｃ）に示すように、ホールの分布がＷＧとＢＬとの中央に狭く分布することにより、書込み時の電子の分布との整合性が向上し、書込み効率が高くなり、書込み時間を短縮することが可能になる。以下で書込み時間が短縮される理由について詳細に説明する。
【００３３】
図７は本実施の形態にかかる不揮発性半導体メモリ装置の通常書込み動作（メモリへの書込み動作）を説明するための図である。図７（ａ）は、不揮発性半導体メモリ装置の図である。通常書込み時におけるワードゲート電極５に印加される電圧（ＷＧ）、第１のコントロールゲート電極４に印加される電圧（ＣＧ１）、第２のコントロールゲート電極６に印加される電圧（ＣＧ２）、ソース・ドレイン領域２に印加される電圧（ＢＬ１）、ソース・ドレイン領域３に印加される電圧（ＢＬ２）は、例えば図７（ａ）に示すように設定する。このとき、ＣＧ１＝５．５Ｖ、ＢＬ１＝４．５Ｖ、ＷＧ＝１Ｖとすることで、電子には図７（ｄ）に示すような電界が作用し、電子には上向きの力が働きく。電子にこのような力が働くことで、図３（ｂ）に示すようにソース領域３から電荷蓄積層８に対してチャネルホットエレクトロンが注入される。このとき、電子は第１の絶縁層７を越えて電荷蓄積層８にトラップされる。
【００３４】
本実施の形態にかかる不揮発性半導体メモリ装置の消去方法を用いて消去した後のホールの分布２４と、図７（ａ）に示す電圧設定により書込みをしたときの電子の分布２５を図７（ｃ）に示す。図７（ｃ）より、消去後のホールの分布２４と書込み時の電子の分布２５とが一致するように書込み時の電子の注入位置を設定することで、書込み効率を向上することができる。つまり、本実施の形態にかかる消去方法により、ホールをＷＧとＢＬの中央に狭く分布させ、ホールの分布位置と書込み時の電子の分布位置とを一致させることで、書込み時の電子の分布との整合性が向上し、書込み効率が高くなり、書込み時間を短縮することが可能になる。
【００３５】
次に、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法のステップ４（図１のＳ４）について説明する。尚、当該ステップ４については、省略することもできる。
ステップ４は、ステップ１からステップ３の消去動作により目標の消去レベルに達したかを確認するステップであり、電荷蓄積層８における電荷を判定するステップである。電荷の判定は、メモリセルでの読出しを行いその電圧閾値で判定することができる。
【００３６】
図８を用いてメモリセルでの読出し動作について説明する。図８（ａ）は、ＣＧ１側の電荷蓄積層に蓄積されたホール・電子を読み出す際の設定電圧の一例を示す図である。また、図８（ｂ）は、ＣＧ２側の電荷蓄積層に蓄積されたホール・電子を読み出す際の設定電圧の一例を示す図である。
【００３７】
まず、図８（ａ）について説明する。ＣＧ１側の電荷蓄積層に蓄積されたホール・電子を読み出す際は、例えば図８（ａ）に示すようにＷＧ＝１．８Ｖ、ＣＧ１＝１．８Ｖ、ＣＧ２＝１．８Ｖ、ＢＬ１＝０Ｖ、ＢＬ２＝１．５Ｖとする。このように電圧を設定することで、ソース領域３からドレイン領域２へ電子が移動する。ステップ４では、このときの読出し電流（Ｉｏｎ電流）に基づいて電荷蓄積層における電荷を判定する。
【００３８】
すなわち、ＣＧ１側の電荷蓄積層が消去レベルに達していた場合、つまり電荷蓄積層に十分な数のホールが蓄積されている場合は、電荷蓄積層の電位が高くなる。この時、電荷蓄積層の下を通る電子も多くなり、メモリセルでの読出し電流も増加することから、電圧閾値が低下する。
逆に、ＣＧ１側の電荷蓄積層が消去レベルに達していない場合、つまり電荷蓄積層に十分な数のホールが蓄積されていない場合は、電荷蓄積層の電位が低くなる。この時、電荷蓄積層の下を通る電子も少なくなり、メモリセルでの読出し電流も低下することから、電圧閾値が高くなる。図８（ｂ）の場合も図８（ａ）の場合と同様に読出し電流を求めることができる。
【００３９】
すなわち、ステップ４ではステップ１からステップ３の消去工程の実施後における消去レベル、つまり電荷蓄積層へのホールの蓄積量を、メモリセルでの読出し電流を測定することで判定している。そして、消去レベルが不十分であるときはステップ１に戻り再び消去ステップを開始する。また、消去レベルが十分であると判断した場合は、消去作業を終了する。
尚、本実施の形態にかかる発明においてステップ４は必須のステップではない。すなわち、例えば、十分な消去レベルに達するようなステップ１からステップ３の繰り返し回数を予め設定する等の方法を用いることで、ステップ４を省略することができる。
【００４０】
以上で説明した本実施の形態にかかる発明では、不揮発性半導体メモリ装置の消去動作の際に、電荷蓄積層へホットホールを注入すると共に、余剰ホールが形成される位置に電子を注入することで、電荷蓄積層への余剰ホールの形成を低減することができる。これにより、不揮発性半導体メモリ装置の保持特性を向上することができる。
【００４１】
以上、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法について、図１のステップ１からステップ４について説明した。しかし、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法では、少なくともステップ１とステップ２を有することで、不揮発性半導体メモリ装置の保持特性を向上するという本発明の効果を得ることができる。
【００４２】
つまり、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法では、ソース・ドレイン領域から電荷蓄積層にホットホールを注入し（ステップ１）、電荷蓄積層の第１のゲート電極（ＷＧ）側の領域にチャネルホットエレクトロンを注入する（ステップ２）ことで、電荷蓄積層への余剰ホール（この場合は、ＷＧ側の余剰ホール１３０）の形成を低減することができるため、背景技術にかかる不揮発性半導体メモリ装置よりも保持特性を向上することができる。
特に、余剰ホールが第２のゲート電極４、６の下にある電荷蓄積層の第１のゲート電極５側の領域にも形成された場合、ステップ２を用いることで当該電荷蓄積層の領域に形成された余剰ホールを削減することができ、保持特性を向上することができる。
【００４３】
尚、ステップ１とステップ２を用いて不揮発性半導体メモリを消去する場合は、ステップ１とステップ２の後にステップ４（消去レベルの判定）を実施してもよいし、ステップ４を省略してもよい。
【００４４】
発明の実施の形態２．
以下、図面を参照して本発明の実施の形態について説明する。まず、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法が実施される不揮発性半導体メモリ装置について図１０（ａ）を用いて説明する。図１０（ａ）に示す不揮発性半導体メモリ装置は、図２に示す実施の形態１にかかる不揮発性半導体メモリ装置と比べて、コントロールゲートＣＧ１、電荷蓄積層８の幅が狭くなっている。つまり、本実施の形態にかかる不揮発性半導体メモリ装置では、半導体プロセスの微細化技術の向上によりメモリセルが微細化し、これに伴いＣＧ１や電荷蓄積層８の幅も狭くなっている。これ以外の部分ついては実施の形態１にかかる不揮発性半導体メモリ装置と同様であるので説明を省略する。
【００４５】
次に、本実施の形態にかかる不揮発性半導体メモリ装置にホールや電子を注入した場合について説明する。図１０（ｂ）は、図１０（ａ）の構造を有する本実施の形態にかかる不揮発性半導体メモリ装置にホールと電子を注入した場合のホールと電子の分布図である。図１０（ｂ）において、１２３はホールの分布であり、１２４は電子の分布である。図１０（ｂ）のホール分布１２３と背景技術で説明した図１１（ｃ）のホール分布１２０を比べると、本実施の形態ではメモリセルサイズの縮小化により電荷蓄積層８の長さが短くなったため、ＢＬ側に電荷蓄積層８が存在しないことから、ＢＬ側１２５においてホールが蓄積されない。
【００４６】
一方、図１０（ｂ）において電子分布１２４は、背景技術で説明した図１２（ｃ）の電子分布１２１と同様に分布している。図１０（ｂ）に示すホールと電子の分布の場合、通常の書込み時の電子の分布１２４の位置とホールの分布１２３のうちＢＬ側の分布位置とがほぼ重なる。この場合、背景技術で説明した図１３に示すＢＬ側の余剰分布１３１の影響を考慮しなくてもよいと考えられる。
【００４７】
従って、図１０（ａ）に示すような構造を有する本実施の形態にかかる不揮発性半導体メモリ装置の消去方法では、実施の形態１で説明したＢＬに近い領域への電子の注入（実施の形態１のステップ３）を省略することができる。本実施の形態にかかる不揮発性半導体メモリ装置の消去方法を図９に示す。
【００４８】
本実施の形態にかかる消去方法では、まずソース・ドレイン領域から電荷蓄積層にホットホールを注入する（Ｓ１：ステップ１）。ステップ１については、実施の形態１で説明した内容と同様であるので説明を省略する。
【００４９】
次に、電荷蓄積層８のうちＷＧ側に近い領域に対して弱い書込み、つまり電子の注入を行う（Ｓ２：ステップ２）。ステップ２についても、実施の形態１で説明した内容と同様であるので説明を省略する。
【００５０】
次に、本実施の形態にかかるステップ３ではステップ１からステップ２の消去工程の実施後における消去レベル、つまり電荷蓄積層へのホールの蓄積量を、メモリセルでの読出し電流を測定することで判定する。そして、消去レベルが不十分であるときはステップ１に戻り再び消去ステップを開始する。また、消去レベルが十分であると判断した場合は、消去作業を終了する。
尚、本実施の形態にかかる発明においても消去レベルの判定（ステップ３）は必須のステップではない。すなわち、例えば、十分な消去レベルに達するようなステップ１からステップ２の繰り返し回数を予め設定する等の手法を用いることで、ステップ３を省略することができる。
【００５１】
本実施の形態にかかる不揮発性半導体メモリ装置の消去方法により、電荷蓄積層への余剰ホールの形成を低減することができ、保持特性のよい不揮発性半導体メモリ装置を提供することができる。特に、本実施の形態にかかる不揮発性半導体メモリ装置の消去方法では、ＢＬに近い領域への電子の注入を省略できるので、より短時間に不揮発性半導体メモリ装置を消去することができる。
【００５２】
以上、本発明を上記実施の形態に即して説明したが、上記実施の形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【産業上の利用可能性】
【００５３】
本発明は不揮発性半導体メモリ装置を用いる電子機器などの技術分野において広く適用することができる。
【符号の説明】
【００５４】
１  半導体基板
２、３  不純物拡散領域
４  第２のゲート電極（ＣＧ１）
５  第１のゲート電極（ＷＧ）
６  第２のゲート電極（ＣＧ２）
７  第１の絶縁層
８  電荷蓄積層
９  第２の絶縁層
１０  第１の領域
１１、１２  第２の領域
２０、２３、２４  ホールの分布
２１、２２、２５  電子の分布
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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