(57)【要約】【課題】ワイヤーハーネスの共通化を図りながらも、ワイヤーハーネスを軽量化して、さらにはノイズの影響を受け難いシミュレーション装置を提供する。【解決手段】制御対象を模擬するモデル演算部２と制御装置７との間に配置される信号中継部４を、モデル演算部２と接続される第一信号中継部４ａと、制御装置７と汎用入出力信号線で接続される第二信号中継部４ｂに分離構成し、第一信号中継部と第二信号中継部とを送信速度が異なる複数系統のシリアル通信部で接続し、各信号中継部に、送信速度に応じてシリアル通信部から信号値が送信されるように信号入力ポートからシリアル通信部への信号経路を切り替える入力経路切替部４１と、シリアル通信部を介して受信した信号値が対応する信号出力ポートから出力されるようにシリアル通信部から信号出力ポートへの信号経路を切り替える出力経路切替部４２を備えている。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の入出力信号線を介して制御装置を含む外部装置と接続され、制御装置によって制御される制御対象を模擬するシミュレーション装置であって、
制御対象を模擬して制御対象の状態を示す信号値を算出するモデル演算部と、
モデル演算部と外部装置との間に配置され、モデル演算部から入力された複数の信号値をそれぞれ外部装置に出力するとともに、外部装置から入力された複数の信号値をそれぞれモデル演算部に出力する信号中継部を備え、
信号中継部を、モデル演算部と接続される第一信号中継部と、外部装置と汎用入出力信号線で接続される第二信号中継部に分離して構成するとともに、第一信号中継部と第二信号中継部とを信号種類に対応した複数系統のシリアル通信部で接続し、
第一信号中継部と第二信号中継部のそれぞれに、信号種類に応じて対応するシリアル通信部から信号値が送信されるように信号入力ポートからシリアル通信部への信号経路を切り替える入力経路切替部と、シリアル通信部を介して受信した信号値が信号種類に応じて対応する信号出力ポートから出力されるようにシリアル通信部から信号出力ポートへの信号経路を切り替える出力経路切替部を備えているシミュレーション装置。
【請求項２】
信号種類が通信速度で区分され、各信号中継部に通信速度に応じた複数のシリアル通信部が設けられている請求項１記載のシミュレーション装置。
【請求項３】
入力経路切替部と低速用のシリアル通信部の間に、入力経路切替部から入力された信号値を時系列に切り替えてシリアル通信部に出力する送信スイッチ部を備え、低速用のシリアル通信部と出力経路切替部との間に、シリアル通信部で受信された信号値を時系列に切り替えて出力経路切替部に出力する受信スイッチ部を備えている請求項２記載のシミュレーション装置。
【請求項４】
第一信号中継部に、モデル演算部で生成された信号値及び当該信号値の識別データを蓄積するＦＩＦＯメモリを備え、ＦＩＦＯメモリに蓄積された信号値及び当該信号値の識別データを、シリアル通信部が第二信号中継部に送信するように構成され、第二信号中継部に、信号値をデジタルアナログ変換して外部装置に出力する複数のＤＡ変換器と、シリアル通信部を介して受信した信号値を当該信号値の識別データに基づいて対応するＡＤ変換器に時系列に切り替えて出力する受信スイッチ部を備えている請求項１から３の何れかに記載のシミュレーション装置。
【請求項５】
第二信号中継部に、外部装置から入力された信号値をアナログデジタル変換するＡＤ変換器と、ＡＤ変換器で変換された信号値を時系列に切り替えてシリアル通信部に出力する送信スイッチ部を備え、シリアル通信部が信号値及び当該信号値の識別データを第一信号中継部に送信するように構成され、第一信号中継部に、シリアル通信部を介して受信した信号値及び当該信号値の識別データを蓄積してモデル演算部に出力するＦＩＦＯメモリを備えている請求項１から４の何れかに記載のシミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入出力信号線を介して制御装置と接続され、制御装置によって制御される制御対象を模擬するシミュレーション装置に関する。
【背景技術】
【０００２】
車両や航空機さらには様々な化学プラント等を制御するために、マイクロコンピュータを組み込んだ様々な制御装置が用いられている。そのようなマイクロコンピュータで実行されるプログラムを効率的に開発し、開発されたプログラムを効率的に検証するために、制御対象を模擬するシミュレーション装置が用いられている。
【０００３】
特許文献１には、エンジン等の制御装置を実車両に装着した仮想環境を作り出し、エンジン制御装置の動作確認及び性能評価を行うためのシミュレーション装置が提案されている。
【０００４】
図１に示すように、このようなシミュレーション装置５は、エンジン等の制御対象を模擬して制御対象の信号値を算出するモデル演算を所定のモデル演算周期で繰返すモデル演算部２と、モデル演算部２で算出された信号値を制御装置７に出力する信号出力部として機能する信号中継部４を備えている。
【０００５】
シミュレーション装置５は、ＬＡＮケーブル９ａを介してホストコンピュータ６と接続されている。モデル演算部３は、制御装置７から制御信号の信号値を入力する入力処理と、入力された信号値に基づいて所定のモデル演算を実行するモデル演算処理と、モデル演算処理で算出された制御対象の信号値を出力する出力処理と、入力された制御信号の信号値やモデル演算処理で算出された制御対象の信号値を計測データとして取り込むデータサンプリング処理を、所定の演算周期で繰り返すように構成されている。
【０００６】
信号中継部４は、モデル演算部２で算出された信号値つまり論理値を、制御装置７に合わせた信号値つまり電気信号レベル等の物理値に変換して制御装置７に出力するとともに、制御装置７から入力された電気信号レベル等の物理値を論理値に変換してモデル演算部２に出力する入出力変換ボード５ｂと、入出力変換ボード５ｂと制御装置７間の電気信号の整合を取るインタフェースボード５ｃを備え、インタフェースボードボード５ｃと制御装置７がワイヤーハーネス９ｂで接続されている。
【０００７】
例えば、モデル演算部２で算出された状態値がクロック信号の周期であれば、当該周期に対応したクロック信号を生成して制御装置７に出力し、モデル演算部２で算出された状態値が温度であれば、当該温度をアナログ信号に変換して制御装置７に出力する。
【０００８】
制御装置７には、信号出力部から出力された信号値を取り込む信号入力タスクや、当該信号値に対して制御演算を実行する信号処理タスクや、信号処理タスクで生成された制御信号をシミュレーション装置に出力する信号出力タスクの集合体である制御プログラムが移植され、当該制御プログラムを実行するマイクロコンピュータが組み込まれている。
【０００９】
データサンプリング処理で取り込まれた計測データは、シミュレーション装置５に接続されたホストコンピュータ６に送信され、ホストコンピュータ６の表示部に波形データやタイミングチャートとして表示される。
【００１０】
ホストコンピュータ６には、モデルプログラムを作製するＭＡＴＬＡＢ等のモデル生成プログラムがインストールされ、複数のモデルプログラムがハードディスク等の記憶装置に格納されている。
【００１１】
一般に、この種のシミュレーション装置５は、シミュレーション対象である制御装置に応じてその都度構築され、モデル演算部で実行されるモデルプログラムがホストコンピュータ６から移植され、予め準備されている複数の信号中継部４から各モデルプログラムに対応した信号中継部４が選択されてラックに組み込まれ、信号中継部４と制御装置７とを接続するワイヤーハーネス９ｂで相互に接続される。
【００１２】
しかし、ワイヤーハーネス９ｂは、その都度時間を掛けて製作されていたため、実際にシミュレーションを行なうまでの準備期間が長くなるという問題があった。
【００１３】
尚、ワイヤーハーネス９ａに、シミュレーション装置５と制御装置７の間に、シミュレーション装置に組み込むことが困難な実負荷や擬似負荷を接続するための信号線も組み込まれる場合には、更に長い準備期間を要していた。
【００１４】
特許文献２には、シミュレーション装置と制御装置との間で遣り取りされる入出力信号線の数が増加しても、信号中継部に対する制御信号線の増加を来たすことなく、各入出力信号の信号経路や電圧レベル等の切替を個別に行なうことのできる汎用化された信号中継部を備えたシミュレーション装置が提案されている。
【００１５】
詳述すると、モデル演算部と信号中継部が複数の通信ラインで接続され、信号中継部に、少なくとも一本の通信ラインを介してシリアル通信で送られてくる中継設定データに基づいて、他の通信ラインを介して送られるデータを中継する際の設定を変更する設定変更制御手段を備えるものである。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−２７２２５号公報
【特許文献２】特開２００８−１６５５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、特許文献２に記載されたシミュレーション装置は、ワイヤーハーネスの共通化、信号中継部の汎用化を図るものであるが、信号線の数の増加に対応して長いワイヤーハーネスを準備する必要があり、実装上のスペースが要求されるとともに、ワイヤーハーネスが非常に嵩張るという問題、長いワイヤーハーネスを介してアナログ信号やデジタル信号等の種々の信号を入出力するためにノイズの影響を受け易い等の問題があった。
【００１８】
本発明の目的は、上述した従来の問題点に鑑み、ワイヤーハーネスの共通化を図りながらも、ワイヤーハーネスを軽量化して、さらにはノイズの影響を受け難いシミュレーション装置を提供する点にある。
【課題を解決するための手段】
【００１９】
上述の目的を達成するため、本発明によるシミュレーション装置の特徴構成は、複数の入出力信号線を介して制御装置を含む外部装置と接続され、制御装置によって制御される制御対象を模擬するシミュレーション装置であって、制御対象を模擬して制御対象の状態を示す信号値を算出するモデル演算部と、モデル演算部と外部装置との間に配置され、モデル演算部から入力された複数の信号値をそれぞれ外部装置に出力するとともに、外部装置から入力された複数の信号値をそれぞれモデル演算部に出力する信号中継部を備え、信号中継部を、モデル演算部と接続される第一信号中継部と、外部装置と汎用入出力信号線で接続される第二信号中継部に分離して構成するとともに、第一信号中継部と第二信号中継部とを信号種類に対応した複数系統のシリアル通信部で接続し、第一信号中継部と第二信号中継部のそれぞれに、信号種類に応じて対応するシリアル通信部から信号値が送信されるように信号入力ポートからシリアル通信部への信号経路を切り替える入力経路切替部と、シリアル通信部を介して受信した信号値が信号種類に応じて対応する信号出力ポートから出力されるようにシリアル通信部から信号出力ポートへの信号経路を切り替える出力経路切替部を備えている点にある。
【００２０】
上述の構成によれば、信号中継部が、モデル演算部と接続される第一信号中継部と、外部装置と汎用入出力信号線で接続される第二信号中継部に分離され、それら間が複数系統のシリアル通信部で接続されるため、第二信号中継部を外部装置の近傍に配置することにより、ワイヤーハーネスを短く、しかも軽量化することができ、そのような短いワイヤーハーネスによれば、ノイズの影響を受け難くなる。
【００２１】
また、第一信号中継部と第二信号中継部が、信号種類に対応した複数系統のシリアル通信部で接続されるので、個別の信号線で接続する場合に比べて大幅に信号線数を少なくでき、第一信号中継部と第二信号中継部が離隔配置される場合であっても、それら間のワイヤーハーネスの軽量化、耐ノイズ性能を向上させることができる。
【００２２】
さらに、シリアル通信部を挟んで、入力経路切替部及び出力経路切替部を備えているため、信号種類に対応してシリアル通信部を介して送信する信号を自由に切り替えるように信号経路を切り替えることができるので、シミュレーション対象に応じて柔軟に信号経路を構築でき、汎用性を高めたシミュレーション装置を提供することができる。
【発明の効果】
【００２３】
以上説明した通り、本発明によれば、ワイヤーハーネスの共通化を図りながらも、ワイヤーハーネスを軽量化して、さらにはノイズの影響を受け難いシミュレーション装置を提供することができるようになった。
【図面の簡単な説明】
【００２４】
【図１】従来のシミュレーション装置の説明図
【図２】本発明によるシミュレーション装置の説明図
【図３】本発明によるシミュレーション装置のブロック構成図
【図４】信号中継部の回路ブロック説明図
【図５】シミュレーション装置の動作を示すフローチャート
【発明を実施するための形態】
【００２５】
以下に、本発明によるシミュレーション装置について説明する。
【００２６】
図２及び図３に示すように、車両に搭載される制御装置７を評価するためのシミュレーションシステム１は、モデル演算部２と信号中継部４（４ａ，４ｂ）を備えたシミュレーション装置５と、シミュレーション装置５を管理するホストコンピュータ６を備えている。
【００２７】
ホストコンピュータ６とシミュレーション装置５とがＬＡＮケーブル９ａで接続され、制御装置７等でなる外部装置とシミュレーション装置５とが第一ワイヤーハーネス９ｂを介して接続されている。
【００２８】
また、第一ワイヤーハーネス９ｂには、シミュレーション装置５で実行されるモデルプログラムに組み込むことが困難な擬似負荷や実負荷等の補助装置が外部装置として、さらに接続される場合もある。
【００２９】
ホストコンピュータ６は、ＣＰＵやメモリを備えたＣＰＵボードと、モニタやキーボード及びマウス等のオペレータの操作及び表示用の入出力機器と、ハードディスク等の記憶媒体を備えたパーソナルコンピュータ等の汎用コンピュータで構成され、記憶媒体には所定のＯＳがインストールされている。
【００３０】
ホストコンピュータ６は、オペレータの操作に基づいてモデル演算部２及び信号中継部４の動作を制御するとともに、モデル演算部２で収集された計測データを受信し、当該計測データをモニタ表示する。
【００３１】
制御装置７は、車両に搭載され、エンジンや変速装置やブレーキ等の車両の何れかの機能ブロックを制御する電子制御装置で、制御基板上に、ＣＰＵと、ＣＰＵにより実行される制御用プログラムが格納されたＲＯＭや、ワーキング領域として利用されるＲＡＭ等のメモリが組み込まれたマイクロコンピュータと、マイクロコンピュータと機能ブロックとの間で遣り取りされる各種の制御信号の入出力回路等がマウントされている。
【００３２】
モデル演算部２は、制御対象を模擬して制御対象の状態を示す信号値を算出するモデル演算処理、モデル演算処理で算出された信号値や制御装置７から入力された信号値を計測データとして収集するデータ計測処理等の処理を所定のモデル演算周期で繰返すブロックである。
【００３３】
信号中継部４は、モデル演算部２で算出された信号値を受け取り、当該信号値つまり論理値を、制御装置７に合わせた信号値つまり電気信号レベル等の物理値に変換して制御装置７に出力するとともに、制御装置７から入力された信号値つまり電気信号レベル等の物理値を論理値に変換してモデル演算部２に出力する信号中継用のブロックで、第一信号中継部４ａと第二信号中継部４ｂで構成されている。
【００３４】
つまり、信号中継部４は、モデル演算部２と制御装置７を含む外部装置との間に配置され、モデル演算部２から入力された複数の信号値をそれぞれ外部装置に出力するとともに、外部装置から入力された複数の信号値をそれぞれモデル演算部２に出力する。
【００３５】
シミュレーション装置５は、ＣＰＵボード５ａと、複数のＰＣＩボード５ｂと、単一または複数の第一変換ボード５ｃが収容されたラックと、ラックの外部に設置される第二変換ボード５ｄを備えている。ＰＣＩボード５ｂは、主にデジタル信号やパルス信号を処理するＰＣＩボード（Ｄｉ／Ｄｏ）と、主にアナログ信号を処理するＰＣＩボード（Ａｏ，Ａｉ）を備えている。
【００３６】
ＣＰＵボード５ａには、汎用のパーソナルコンピュータに用いられるような高速且つ高機能なＣＰＵと、ＲＯＭ，ＲＡＭ等のメモリと、ＰＣＩバスインタフェース等が搭載され、ＲＯＭには所定のＯＳがインストールされている。ＲＡＭにはモデルプログラムが記憶され、当該モデルプログラムがＣＰＵによって実行されることによりモデル演算部２が実現される。
【００３７】
ＰＣＩボード５ｂと第一変換ボード５ｃにより第一信号中継部４ａが構成され、第二変換ボード５ｄにより第二信号中継部４ｂが構成される。
【００３８】
第一信号中継部４ａは、ＰＣＩボード５ｂを介してＣＰＵボード５ａとＰＣＩバスで接続され、第二ワイヤーハーネス９ｃを構成する複数本のシリアル通信線を介して第二信号中継部４ｂと接続されている。
【００３９】
図４に示すように、第一信号中継部４ａと第二信号中継部４ｂのそれぞれに、信号種類に対応して通信速度が異なる複数系統のシリアル通信部４０（４０ａ，４０ｂ）を備えている。シリアル通信部４０は、差動通信方式を採用する非同期式のシリアル通信回路を備え、送信側にパラレル／シリアル変換回路、受信側にシリアル／パラレル変換回路を備えている。本実施形態では小振幅差動信号方式(ＬＶＤＳ:Low-Voltage Differential Signaling)の通信回路で構成されている。
【００４０】
高速のシリアル通信部４０ａ及び低速のシリアル通信部４０ｂは、１フレーム当り１８チャンネルのデータを約１００ｎｓｅｃ．で送信するように伝送速度が設定されている。尚、１フレーム当りのチャンネル数、データの伝送速度は上述した数値に限るものではなく、システムに応じて適宜設定される。低速のシリアル通信部４０ｂの伝送速度を高速のシリアル通信部４０ａの伝送速度より低く設定するものであってもよい。
【００４１】
各信号中継部４ａ，４ｂに、信号種類に応じて対応するシリアル通信部４０から信号値が送信されるように各変換ボード５ｃ，５ｄの信号入力ポートからシリアル通信部４０への信号経路を切り替える入力経路切替部４１と、シリアル通信部４０を介して受信した信号値が信号種類に応じて対応する信号出力ポートから出力されるようにシリアル通信部４０から信号出力ポートへの信号経路を切り替える出力経路切替部４２を備えている。
【００４２】
つまり、信号種類が通信速度で区分され、各信号中継部４ａ，４ｂに通信速度に応じた複数のシリアル通信部４０（４０ａ，４０ｂ）が設けられている。
【００４３】
入力経路切替部４１と低速用のシリアル通信部４０ｂの間に、入力経路切替部４１から入力された信号値を時系列に切り替えてシリアル通信部４０ｂに出力する送信スイッチ部４３を備え、低速用のシリアル通信部４０ｂと出力経路切替部４２との間に、シリアル通信部４０ｂで受信された信号値を時系列に切り替えて出力経路切替部４２に出力する受信スイッチ部４４を備えている。
【００４４】
ＣＰＵボード５ａ（モデル演算部２）からＰＣＩバスを介して出力された複数の信号値が、第一信号中継部４ａに設けた複数のＰＣＩボード５ｂにより受信される。デジタル信号に対応する信号値であれば、ＰＣＩボード５ｂに備えた信号変換回路により０−５Ｖレベルのデジタル信号に変換された信号が入力経路切替部４１の信号入力ポートに入力され、パルス信号に対応する信号値（周期）であれば、ＰＣＩボード５ｂに備えた信号変換回路により、当該周期の０−５Ｖレベルのパルス信号に変換された信号が入力経路切替部４１の信号入力ポートに入力される。
【００４５】
第一信号中継部４ａ側の入力経路切替部４１は、信号入力ポートに入力された信号のうち、高速で送信する必要がある信号を高速のシリアル通信部４０ａに出力するように経路を切り替え、低速で送信してもよい信号を低速のシリアル通信部４０ｂに出力するように経路を切り替える。
【００４６】
高速のシリアル通信部４０ａには、最大１８チャンネルの信号が入力され、１８チャンネルのパラレル信号がシリアル信号に変換されて、受信側の高速のシリアル通信部４０ａに送信される。
【００４７】
パラレル／シリアル変換回路、シリアル／パラレル変換回路は、ともにダブルバッファを備え、少なくとも送受信されるパルス信号の最小周期よりも短い周期で信号を取り込んでシリアル通信部４０を介して送受信できるように構成されている。
【００４８】
入力経路切替部４１から低速用のシリアル通信部４０ｂに出力される信号のチャンネル数は１８チャンネルより多く、一度に全チャンネルの信号を送信できないため、送信スイッチ部４３により入力経路切替部４１から入力された信号値を時系列に切り替えてシリアル通信部４０ｂに出力する。
【００４９】
例えば、送信スイッチ部４３に５４チャンネルの信号値が入力される場合、１８チャンネルずつ三回に分けて信号値をシリアル通信部４０ｂに出力するように切り替える。従って、各信号値は、約１００×３ｎｓｅｃ．インタバルで送信される。
【００５０】
第二信号中継部４ｂには、制御装置７等の外部装置との間で信号線を接続する入出力回路を備えたインタフェース部４５を備えている。インタフェース部４５の入出力回路は、外部装置との間で信号レベルやインピーダンスの整合を取るための回路で、シミュレーションの用途に応じて想定される全ての外部装置と接続可能なように、デジタル信号、パルス信号、アナログ信号等の信号種類に応じてそれぞれ複数設けた共通インタフェース回路となる。
【００５１】
第二信号中継部４ｂでは、高速のシリアル通信部４０ａで受信され、シリアル信号からパラレル信号に変換された最大１８チャンネルの信号が、出力経路切替部４２を介して各信号の出力先である信号出力ポート、つまり外部装置のピン配置に対応したインタフェース部４５の入出力回路に出力される。
【００５２】
また、低速のシリアル通信部４０ｂで受信され、シリアル信号からパラレル信号に変換された信号は、受信スイッチ部４４で最大１８チャンネル毎に時系列に切り替えられて出力経路切替部４２に出力され、出力経路切替部４２を介して各信号の出力先である信号出力ポート、つまり外部装置のピン配置に対応したインタフェース部４５の入出力回路に出力される。
【００５３】
例えば、シリアル通信部４０ｂで５４チャンネルの信号値が１８チャンネルずつ三回に分けて受信されると、受信スイッチ部４４を介して信号値が１８チャンネル単位で出力経路切替部４２に振り分けて出力される。
【００５４】
第二信号中継部４ｂの入力経路切替部４１は、外部装置から信号入力ポートであるインタフェース部４５に入力された信号のうち高速で送信する必要がある信号を高速のシリアル通信部４０ａに出力するように経路を切り替え、低速で送信してもよい信号を低速のシリアル通信部４０ｂに出力するように経路を切り替える。
【００５５】
第二信号中継部４ｂの入力経路切替部４１から低速用のシリアル通信部４０ｂに出力される信号のチャンネル数は１８チャンネルより多く、一度に全チャンネルの信号を送信できないため、送信スイッチ部４３により入力経路切替部４１から入力された信号値を時系列に切り替えてシリアル通信部４０ｂに出力する。
【００５６】
第一信号中継部４ａのシリアル通信部４０ａで受信された信号は、出力経路切替部４２を介して対応するＰＣＩボード５ｂに入力され、第一信号中継部４ａのシリアル通信部４０ｂで受信された信号は受信スイッチ部４４を介して時系列的に振り分けて出力経路切替部４２に入力され、出力経路切替部４２を介して対応するＰＣＩボード５ｂに入力される。
【００５７】
ＰＣＩボード５ｂ（Ｄｉ／Ｄｏ）には、デジタル信号やパルス信号を、物理値と論理値の間で変換する変換回路を備えている。例えば、パルス信号であれば、周期やデューティ比を示す論理値に基づいて、０−５Ｖのパルス信号を生成するパルスジェネレータや、０−５Ｖのパルス信号を周期やデューティ比を示す論理値に変換するエンコーダ等の回路を備えている。
【００５８】
ＰＣＩボード５ｂ（Ｄｉ／Ｄｏ）は、入力された信号値がデジタル信号であれば、ハイまたはローの二値の論理値に変換し、入力された信号値がパルス信号であれば、周期やデューティ比の論理信号に変換して内部のメモリに格納し、ＣＰＵボード５ａからの要求に基づいてＰＣＩバスを介してＣＰＵボード５ａに送信する。
【００５９】
上述した経路切替部４１，４２及びスイッチ部４３，４４は動的に経路切替可能なゲート（スイッチ回路）を備えたＦＰＧＡで構成されている。ＦＰＧＡには、所定周波数の基準クロックを生成するクロック回路、各ＰＣＩボード５ｂから送信される制御信号を受信する通信インタフェース、通信インタフェースを介して受信された制御信号に基づいて設定される制御用のレジスタ等が設けられ、クロック回路から出力される基準クロックに基づいて各部が所定タイミングで作動し、レジスタに設定された値に基づいて経路切替部４１，４２の経路が可変に設定され、スイッチ部４３，４４の切替タイミングが設定される。
【００６０】
このようなレジスタの設定値は、ホストコンピュータ６からＣＰＵボード５ａに送信される環境設定情報として定義され、ＣＰＵボード５ａからＰＣＩバスを介して各ＰＣＩボード５ｂに送信された環境設定情報が、各ＰＣＩボード５ｂからＦＰＧＡの通信インタフェースに送信される。
【００６１】
環境設定情報には、チャンネルのＩＤ、信号属性（高速／低速信号、デジタル信号／パルス信号／アナログ信号）、ＰＣＩバス上のデータアドレス、第一信号中継部４ａの信号入力ポートから第二信号中継部４ｂの信号出力ポート迄の経路情報、第二信号中継部４ｂの信号入力ポートから第一信号中継部４ａの信号出力ポート迄の経路情報等が含まれ、これらの情報の何れかに基づいて、制御用のレジスタが設定される。
【００６２】
従って、ホストコンピュータ６からＣＰＵボード５ａに、外部装置のピン配列に対応した経路情報が送信されることにより、共通の第一ワイヤーハーネス９ｂを使用しながら異なる外部装置との間で適切に入出力信号を遣り取りできる。
【００６３】
さらに、第一信号中継部４ａに、モデル演算部２で生成された信号値及び当該信号値の識別データを受信するＵＡＲＴ受信部４８と、受信された信号値及び識別データを蓄積する送信用のＦＩＦＯメモリ４７を備え、ＦＩＦＯメモリ４７に蓄積された信号値及び当該信号値の識別データを、シリアル通信部４０ｂが第二信号中継部４ｂに送信するように構成されている。
【００６４】
これに対応して、第二信号中継部４ｂに、信号値をデジタルアナログ変換して外部装置に出力する複数のＤＡ変換器４９と、シリアル通信部４０ｂを介して受信した信号値を当該信号値の識別データに基づいて対応するＡＤ変換器４９に時系列に切り替えて出力する受信スイッチ部５０を備えている。
【００６５】
ＣＰＵボード５ａからＰＣＩバスを介して主にアナログ信号を外部装置に出力処理するＰＣＩボード５ｂ（Ａｏ）に信号値が送信されると、ＰＣＩボード５ｂ（Ａｏ）は当該信号値に識別データを付加して、ＵＡＲＴ受信部４８に送信する。
【００６６】
ＵＡＲＴ受信部４８で受信された信号値と識別データはＦＩＦＯメモリ４７に書き込まれ、ＦＩＦＯメモリ４７から読み出された信号値と識別データが低速のシリアル通信部４０ｂを介して第二信号中継部４ｂのシリアル通信部４０ｂに送信される。
【００６７】
例えば、ＦＩＦＯメモリ４７に蓄積される信号値が振幅値を示す１０ビットデータで構成され、識別データが８ビットデータで構成され、１８ビットのデータがパラレル／シリアル変換されてシリアル通信部４０ｂから送信される。
【００６８】
識別データには、第二信号中継部４ｂの信号出力ポートを特定する経路情報が含まれている。
【００６９】
第二信号中継部４ｂのシリアル通信部４０ｂで受信され、シリアル／パラレル変換された信号値と識別データが受信スイッチ部５０に入力されると、受信スイッチ部５０は識別データで示される経路に対応するＤＡ変換器４９に出力するように、受信された信号値毎に時系列に切り替えて出力する。
【００７０】
例えば、１０ビットの信号値がＤＡ変換器４９で０−５Ｖ間のアナログ信号に変換され、当該アナログ信号に対応するインタフェース部４５のアナログ信号用の出力回路を介して外部装置に出力される。
【００７１】
つまり、受信スイッチ部５０を介して各信号の出力先である信号出力ポート、つまり外部装置のピン配置に対応したインタフェース部４５のアナログ信号用の出力回路に出力される。
【００７２】
さらにまた、第二信号中継部４ｂに、外部装置から入力された信号値をアナログデジタル変換するＡＤ変換器５１と、ＡＤ変換器５１で変換された信号値を時系列に切り替えてシリアル通信部４０ｂに出力する送信スイッチ部５２を備え、シリアル通信部４０ｂが信号値及び当該信号値の識別データを第一信号中継部４ａに送信するように構成されている。
【００７３】
送信スイッチ部５２では、各ＡＤ変換器５１で変換された信号値に固有の識別データが付加される。例えば、ＡＤ変換器５１で変換された１０ビットの信号値に８ビットの識別データを付加してシリアル通信部４０ｂに出力する。識別データは、各ＡＤ変換器５１に対応する経路情報、つまり、第二信号中継部４ｂの信号入力ポートを特定する経路情報が含まれる。
【００７４】
これに対応して、第一信号中継部４ａに、シリアル通信部４０ｂを介して受信した信号値及び当該信号値の識別データを蓄積してモデル演算部２に出力する受信のＦＩＦＯメモリ５３を備えている。
【００７５】
ＦＩＦＯメモリ５３から読み出された信号値及び識別データは、ＵＡＲＴ送信部５４から主に外部装置からアナログ信号を入力処理するＰＣＩボード５ｂ（Ａｉ）に送信され、ＰＣＩボード５ｂの内蔵メモリに格納される。
【００７６】
ＰＣＩボード５ｂは、ＣＰＵボード５ａからの要求に応じて、メモリから読み出した信号値を、識別データに対応したＰＣＩバス上の所定のデータアドレスにセットしてＣＰＵボード５ａに出力する。つまり、第二信号中継部４ｂの信号入力ポートに対応する信号値を格納するＰＣＩバス上のデータアドレスを経路情報に基づいて特定するのである。
【００７７】
上述したスイッチ部５０，５２は、ＦＰＧＡに備えている制御レジスタの値に基づいて経路を切り替える制御回路、或いは、識別データを付加する制御回路が設けられている。
【００７８】
図４には、一つのＰＣＩボード５ｂから出力される複数のアナログ信号の信号値を、一系統のＵＡＲＴ受信部とＦＩＦＯメモリとスイッチ部を介して外部装置に出力する回路構成が示され、外部装置から入力される複数のアナログ信号の信号値を、一系統のスイッチ部とＦＩＦＯメモリとＵＡＲＴ送信部を介して一つのＰＣＩボード５ｂに入力する回路構成が示されているが、一つのＰＣＩボード５ｂから出力される複数のアナログ信号の信号値を、複数系統のＵＡＲＴ受信部とＦＩＦＯメモリとスイッチ部を介して外部装置に出力するように回路を構成してもよいし、外部装置から入力される複数のアナログ信号の信号値を、複数系統のスイッチ部とＦＩＦＯメモリとＵＡＲＴ送信部を介して一つのＰＣＩボード５ｂに入力するように回路を構成してもよい。
【００７９】
また、ＰＣＩボード５ｂが、デジタル信号またはパルス信号に加えてアナログ信号をも処理するＰＣＩボード５ｂを備えるものであってもよい。
【００８０】
また、ＰＣＩボード５ｂと第一変換ボード５ｃ間の通信が汎用非同期送受信回路（ＵＡＲＴ：Universal Asynchronous Receiver-Transmitter）で構成される場合を説明したが、その他のシリアル通信回路、或いはパラレル通信回路で構成されるものであってもよい。
【００８１】
上述の構成によれば、第一ワイヤーハーネス９ｂを汎用化でき、しかも、長さを短くできるので耐ノイズ性能を大幅に向上でき、ＣＰＵボード５ａを備えるシミュレーション本体と第二信号中継部４ｂを離隔配置しても、それら間を耐ノイズ性能の低下を招くことが無い差動信号方式によるシリアル通信線で接続することにより、第二ワイヤーハーネス９ｃも大幅に軽量化できるようになる。
【００８２】
また、信号コネクタのピン配置が多少異なる同機能の外部装置を接続する場合や、外部装置と接続する信号数が増加する場合であっても、第一信号中継部４ａ及び第二信号中継部４ｂの双方に備えた経路切替部４１，４２により柔軟に対応することができるようになる。
【００８３】
ホストコンピュータ６には、ＯＳの下で動作する環境設定プログラムと計測信号表示プログラムと実行管理プログラムがインストールされ、さらに、制御対象を模擬して制御対象の状態を示す信号値（以下、「状態値」とも記す。）を算出するモデル演算を実行する複数のモデルプログラムがハードディスク等の記憶媒体に格納されている。
【００８４】
ホストコンピュータ６は、環境設定プログラムに基づいて、オペレータにより、目的に合ったモデルプログラムがキーボード及びマウスを介して選択されると、当該モデルプログラムをシミュレーション装置５のＣＰＵボード５ａに転送し、ＣＰＵボード５ａのＲＡＭに移植する。
【００８５】
ＣＰＵボード５ａに移植されるモデルプログラムは、上述したように、制御対象を模擬して制御対象の状態を示す信号値を算出するモデルプログラムである。
【００８６】
例えば、エンジンを模擬するモデルプログラムが実行されると、モデル演算部２からクランクパルス信号、スロットルバルブ開度信号、Ａ／Ｆセンサ信号、筒内圧力信号（以下、「ＣＰＳ（Cylinder Pressure Sensor）信号」と記す。）等、エンジンの駆動状態を模擬する各種の信号に対応した状態値が生成され、このような模擬信号が制御装置７に入力されると、制御装置７からスロットルバルブ制御信号、燃料噴射パルス信号、点火信号等のエンジンを適正に制御するための制御信号が出力される。
【００８７】
このようなエンジンモデルプログラムは、例えば、所定形状のシリンダに吸気される燃料ガスの流れやシリンダから排気される燃焼ガスの流れを流体力学に基づいて模擬する流体計算プログラムや、エンジンの圧縮行程や膨張行程における燃焼室の容積変化を模擬する容積計算プログラムや、燃焼室におけるガス成分の燃焼反応を模擬する燃焼計算プログラム等を組み合わせることにより実現される。
【００８８】
エンジンモデルプログラムを実行することにより、例えば、ピストンからクランクシャフトへ伝達されるトルクが算出され、当該トルクに基づいてクランクシャフトの回転数が算出され、クランクパルス信号の状態値であるパルス周波数が算出される。
【００８９】
また、燃焼室の容積変化と燃焼反応等に基づく熱力学演算により気筒内の圧力変動が算出され、当該圧力変動に基づいて筒内圧力の信号値が算出される。
【００９０】
尚、このようなエンジンモデルプログラムは、高精度の数値計算プログラムによって構成される場合のみならず、ＣＰＵボード５ａの演算速度を考慮して、それぞれを簡略化した数値計算プログラムによって構成される場合もあり、本発明では特に限定されるものではない。
【００９１】
さらに、エンジンモデルプログラムは、数値計算プログラムを用いることなく、制御装置７から出力されるスロットルバルブ制御信号、燃料噴射パルス信号、点火信号等の制御信号に対応して、エンジンから出力されるクランクパルス信号、スロットルバルブ開度信号、Ａ／Ｆセンサ信号、ＣＰＳ信号等のデータを、予め実車で計測した実車の制御データでなる信号データベースを作成し、当該信号データベースと、制御装置７から入力される制御信号に対応してエンジンから出力される信号を信号データベースから検索した値を信号値として出力する模擬信号生成プログラムで構成することも可能である。
【００９２】
ホストコンピュータ６は、さらに環境設定プログラムに基づいて、ＣＰＵボード５ａに移植されたモデルプログラムに対応して、ホストコンピュータ６とシミュレーション装置５と、制御装置７の間で必要な環境設定情報を出力する。
【００９３】
環境設定情報には、上述した信号経路情報や、ＣＰＵボード５ａ上のＲＡＭに格納される信号値のアドレス情報、計測データとして収集すべき信号特定情報、計測期間、計測タイミング等の計測条件等が含まれ、シミュレーション開始前にオペレータの操作に基づいて、ホストコンピュータ６からＣＰＵボード５ａに出力される。
【００９４】
ホストコンピュータ６は、実行管理プログラムに基づいて、シミュレーション装置５で実行されるモデルプログラムの起動、停止、演算条件の変更設定のための信号をシミュレーション装置５に送信する。
【００９５】
詳述すると、実行管理プログラムが起動されると、ＯＳのＧＵＩプログラムを介してホストコンピュータ６のモニタ画面に、シミュレーションの操作画面が表示される。例えば、操作画面には、シミュレーションの起動スイッチや停止スイッチ、モデルプログラムがエンジンモデルプログラムであれば、イグニッションスイッチ、アクセルペダル等の操作スイッチや、エンジン回転数計や速度計等の計測表示器がグラフィック表示される。
【００９６】
オペレータにより操作画面が操作されると、対応する信号がシミュレーション装置５に送信される。
【００９７】
モデル演算部２は、制御装置７から出力された制御信号の信号値、及び、必要に応じてホストコンピュータ６から送信されたアクセルペダル等の操作情報等の演算条件を入力する信号入力処理と、信号入力処理で入力された制御信号や操作信号に基づいて上述のモデルプログラムを実行するモデル演算処理と、モデル演算処理で生成された信号値を信号中継部５に出力する信号出力処理と、環境設定で設定された計測データをサンプリングするデータ計測処理の各処理を所定のモデル演算周期で繰返し実行する。
【００９８】
信号入力処理とは、主に信号中継部４からＰＣＩバスを介して制御装置７から出力された信号値を取り込む処理である。信号出力処理とは、ＲＡＭに格納した信号値を信号中継部４に送信するため、ＰＣＩバスによる送信を起動する処理である。データ計測処理でサンプリングされた計測データはＲＡＭに格納され、モデル演算周期とは非同期の所定の時期、例えば、シミュレーションのアイドル時間にＬＡＮを介してホストコンピュータ６に送信される。
【００９９】
ホストコンピュータ６は、計測信号表示プログラムに基づいて、シミュレーション装置５から送信される計測データに基づいて、エンジン回転数計や速度計等の計測表示器にその時点の回転数や速度を反映して表示する。
【０１００】
さらに、ホストコンピュータ６は、計測信号表示プログラムに基づいて、シミュレーション装置５から入力され、メモリに格納された計測データに基づいてモニタ画面に計測データの時系列的な変動グラフ等を表示する。
【０１０１】
以上の構成により、例えば、オペレータが、モニタに表示された変動グラフ等に基づいて制御装置７が適正に動作しているか否か等の評価を行なうことができるようにシミュレーションシステム１が構成されている。
【０１０２】
以下、シミュレーションシステム１の動作を説明する。
図５に示すように、シミュレーションシステム１に電源が投入されると、ＯＳが起動して初期設定が行なわれ、環境設定プログラムが起動される（ＳＡ１，ＳＢ１，ＳＣ１）。続いて、環境設定プログラムにより、ホストコンピュータ６のモニタに環境設定用の操作画面が表示され（ＳＡ２）、オペレータによりシミュレーションの環境条件が設定操作される。
【０１０３】
設定操作が完了すると（ＳＡ３）、モデルプログラムに対応する環境条件がＬＡＮ９ｂを介してシミュレーション装置５のＣＰＵボード５ａに送信される（ＳＡ４）。ＣＰＵボード５ａではモデルプログラムの演算条件、例えば、シミュレーションの初期値、ＲＡＭに格納される信号値のアドレス情報、計測データとして収集すべき信号特定情報、計測期間、計測タイミング等の計測条件が設定される（ＳＢ２）。
【０１０４】
ＣＰＵボード５ａからＰＣＩバスを介して信号経路情報が第一信号中継部４ａのＰＣＩボード５ｂに送信され、ＰＣＩボード５ｂから第一変換ボード５ｃを構成するＦＰＧＡに備えた各種のレジスタが設定され、第二信号中継部４ｂの第二変換ボード５ｄを構成するＦＰＧＡに備えた各種のレジスタが設定される（ＳＣ２）。
【０１０５】
本実施形態では、各ＰＣＩボード５ｂまたは一つのＰＣＩボード５ｂからＦＰＧＡの通信インタフェースを介して信号経路情報がシリアル送信されるため、第二ワイヤーハーネス９ｃには、そのための通信線が含まれている。
【０１０６】
尚、ＰＣＩボード５ｂから第二信号中継部４ｂのレジスタを設定するために、第一変換ボード５ｃの入力経路切替部４１及び高速用のシリアル通信部４０ａを介して第二変換ボード５ｄに信号経路情報を送信するように構成してもよい。
【０１０７】
例えば、第一変換ボード５ｃのＦＰＧＡがリセットされた初期状態で、入力経路切替部４１を制御するレジスタの値が初期値にセットされ、ＰＣＩボード５ｂの信号値入出力ポートＤｉ／Ｄｏから出力される信号経路情報がシリアル通信部４０ａに出力されるように構成すれば、第二信号中継部４ｂに信号経路情報を受信するための通信インタフェースを備える必要がなくなる。
【０１０８】
そして、第二変換ボード５ｄのＦＰＧＡがリセットされた初期状態で、出力経路切替部４２を制御するレジスタの値が初期値にセットされ、第二信号中継部４ｂの出力経路切替部４２に入力された信号経路情報がレジスタに書き込まれるような制御回路を備えることにより実現できる。
【０１０９】
同様に、ＰＣＩボード５ｂの信号値入出力ポートＤｉ／Ｄｏから出力される信号経路情報により、第一変換ボード５ｃのＦＰＧＡに備えたレジスタの値を書き込む制御回路を備えることにより、第一信号中継部４ａに信号経路情報を受信するための通信インタフェースを備える必要がなくなる。
【０１１０】
初期の環境設定が終了し、オペレータによりシミュレーションの開始操作がなされると（ＳＡ５）、実行管理プログラムによりホストコンピュータ６からＣＰＵボード５ａ（モデル演算部２）にシミュレーションの開始指令が送信される（ＳＡ６）。
【０１１１】
モデル演算部２では、制御装置７から出力された制御信号、及び、必要に応じてホストコンピュータ６から送信された演算条件を入力する信号入力処理と（ＳＢ３）、信号入力処理で入力された制御信号や操作信号に基づいてモデルプログラムを実行するモデル演算処理と（ＳＢ４）、モデル演算処理で生成された状態値を出力する信号出力処理と（ＳＢ５）、環境設定で設定された計測データをサンプリングするデータ計測処理（ＳＢ６）の各処理が所定のモデル演算周期で繰返し実行される（ＳＢ７）。
【０１１２】
モデル演算部２から出力された信号値が、信号中継部４で物理値に変換され、経路情報に基づいて制御装置７に出力され、制御装置７から出力された信号値が、信号中継部４で論理値に変換され、経路情報に基づいてモデル演算部２に出力される（ＳＣ３）。
【０１１３】
モデル演算部２では、計測条件に基づいて、各種の信号値が計測データとして収集され、ホストコンピュータ６に出力される（ＳＢ８）。
【０１１４】
ホストコンピュータ６では、オペレータによりシミュレーションの終了操作がされるまで（ＳＡ９）、実行管理プログラムにより、計測データがメモリに格納され（ＳＡ７）、計測信号表示プログラムにより、過去の計測データとともにトレンドグラフとしてモニタに表示される（ＳＡ８）。
【０１１５】
オペレータにより終了操作がなされると、実行管理プログラムによりモデル演算部２と信号計測部３と信号出力部４に終了指令が送信され（ＳＡ１０）、当該終了指令を受信したモデル演算部２と信号計測部３と信号出力部４は処理を終了する（ＳＢ９、ＳＣ４）。
【０１１６】
尚、上述の実施形態では、信号種類は、通信速度で区分され、通信速度に応じたシリアル通信４０（４０ａ，４０ｂ）を行う形態について説明したが、これに限らず、例えば、信号種類を信号の形態で区分して、デジタル信号用のシリアル通信部とアナログ信号用のシリアル通信部にシリアル通信部を備えてもよいし、信号種類を信号の周期性で区分して、周期的に信号レベルが変化するデジタル信号用のシリアル通信部と、信号値の変化のタイミングを示すべく当該変化のタイミングのみで所定の信号レベルとなるパルス信号用のシリアル通信部を備えてもよい。
【０１１７】
即ち、シミュレーションの用途に応じて適切に信号種類を区分し、各信号種類に対応するシリアル通信部を柔軟に構成することができる。
【０１１８】
尚、第一信号中継部４ａに、モデル演算部２で生成された信号値及び出力先の信号出力ポートを識別するデータを付加した識別データを、信号値毎に時系列に切り替えて出力するＰＣＩボードを備えてもよい。これに対応して、当該ＰＣＩボードから受信したデータを時系列に切り替えて、識別データに基づいて信号毎に対応する送信用のＦＩＦＯメモリ４７に格納するように構成された入力経路切替部４１を備えてもよい。
【０１１９】
これとは反対に、送信スイッチ部５２は、信号値及び出力先のＰＣＩボード５ｂを識別するデータを付加した識別データを、信号値毎に時系列に切り替えてシリアル通信部４０ｂに出力するように構成してもよい。これに対応して、受信用のＦＩＦＯメモリ５３から、信号毎に時系列に切り替えられた信号値及び出力先のＰＣＩボード５ｂを識別するデータが付加された識別データを読み出し、識別データに基づいて、読み出したデータを時系列に切り替えて、信号毎に対応するＰＣＩボード５ｂに切り替えて出力する出力経路切替部４２を備えてもよい。
【０１２０】
また、第二信号中継部４ｂに、外部装置からアナログ信号入力ポートであるインタフェース部４５に入力された信号を、制御用のレジスタに設定された経路情報に基づいて所定のＡＤ変換器５１に出力する入力経路切替部４１を備えてもよい。これとは反対に、ＤＡ変換器４９から出力されるアナログ信号を制御用のレジスタに設定された経路情報に基づいて所定のアナログ出力ポートであるインタフェース部４５に出力する出力経路切替部４２を備えてもよい。
【０１２１】
尚、当該入力経路切替部４１及び出力経路切替部４２には、それぞれ、信号経路を設定する制御用のレジスタが設けられ、当該経路情報に基づいて経路を切り替える制御回路、或いは、識別データを付加する制御回路が設けられている。
【０１２２】
即ち、第一信号中継部４ａ及び第二信号中継部４ｂの少なくとも一方に、経路切替部４１，４２を備えることができる。
【０１２３】
尚、上述した第一信号中継部４ａを構成する複数のＰＣＩボード５ｂと第一変換ボード５ｃとが、一枚のボードで構成されていてもよい。
【０１２４】
本発明によるシミュレーションシステム１は、車両システムを構成する任意の制御装置に適用でき、さらには、航空機、空調システム、又は化学プラント等の様々な制御装置にも適用することができる。
【０１２５】
上述した実施形態は、本発明を実現する一実施例を説明するものであり、各部の具体的な構成は、本発明の作用効果を奏する限りにおいて、適宜変更設計することが可能である。
【符号の説明】
【０１２６】
１：シミュレーションシステム
２：モデル演算部
４：信号中継部
４ａ：第一信号中継部
４ｂ：第二信号中継部
５：シミュレーション装置
６：ホストコンピュータ
７：制御装置
４０：シリアル通信部
４０ａ：高速用のシリアル通信部
４０ｂ：低速用のシリアル通信部
４１：入力経路切替部
４２：出力経路切替部
４３：送信スイッチ部
４４：受信スイッチ部
４７，５３：ＦＩＦＯメモリ
５０：受信スイッチ部
５２：送信スイッチ部
【図４】
2010237987.tif 000003
【図５】
2010237987.tif 000004
【図１】
2010237987.tif 000005
【図２】
2010237987.tif 000006
【図３】
2010237987.tif 000007