(57)【要約】【課題】貫通電流を抑えつつ大振幅のレベル変換を実現可能なインバータ型のレベルシフト回路を提供する。【解決手段】インバータ型のレベルシフト回路１０において、初段のＣＭＯＳインバータ回路１１のｎチャネルトランジスタ１１２のサイズを、ｐチャネルトランジスタ１１１のサイズのａ倍（例えば、１００倍）以上の極端なサイズ差に設定する。このサイズ比により、貫通電流を抑えつつ、例えば０−３Ｖ振幅から０−１２Ｖ振幅にレベル変換する場合のような大振幅のレベル変換を実現する。【選択図】図１
2010268170.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ回路を用いて構成され、
前記ＣＭＯＳインバータ回路のｎチャネルトランジスタのサイズは、ｐチャネルトランジスタのサイズのａ倍以上に設定され、
当該倍率ａは、レベルシフト前の信号の振幅Ｖｈ、レベルシフト後の信号の振幅Ｖｄｓおよび前記ｎチャネルトランジスタ、ｐチャネルトランジスタの各トランジスタ特性によって決定される
レベルシフト回路。
【請求項２】
前記倍率aは、電源電圧をＶｄｄ、前記ｎチャネルトランジスタの閾値電圧をＶｔｈｎ、移動度をμｎ、前記ｐチャネルトランジスタの閾値電圧をＶｔｈｐ、移動度をμｐとするとき、次式で与えられる
【数１】
2010268170.tif 000009
請求項1記載のレベルシフト回路。
【請求項３】
前記ｎチャネルトランジスタは、チャネル領域を２つのゲート電極で挟んだサンドイッチゲート構造を有する
請求項1記載のレベルシフト回路。
【請求項４】
前記サンドイッチゲート構造の基板側と反対側のゲートに印加するゲート電圧の制御によってレベルシフト後の信号のトランジェントの制御が可能である
請求項３記載のレベルシフト回路。
【請求項５】
スタンバイ信号によって設定されるスタンバイモードを有し、
前記スタンバイ信号に応答して前記ＣＭＯＳインバータ回路の貫通パスを遮断する遮断回路を有する
請求項1記載のレベルシフト回路。
【請求項６】
前記スタンバイモード時に前記ＣＭＯＳインバータ回路の出力ノードの電位を確定する手段を有する
請求項５記載のレベルシフト回路。
【請求項７】
ＣＭＯＳインバータ回路を用いて構成され、
前記ＣＭＯＳインバータ回路のｎチャネルトランジスタのサイズは、ｐチャネルトランジスタのサイズのａ倍以上に設定され、
当該倍率ａは、レベルシフト前の信号の振幅Ｖｈ、レベルシフト後の信号の振幅Ｖｄｓおよび前記ｎチャネルトランジスタ、ｐチャネルトランジスタの各トランジスタ特性によって決定される
レベルシフト回路を用いた表示装置。
【請求項８】
前記表示装置は、
電気光学素子と、走査線にゲート電極が接続され、映像信号が供給される信号線に一方の電極が接続された書込みトランジスタと、前記書込みトランジスタの他方の電極にゲート電極が接続され、電源供給線に一方の電極が接続され、前記電気光学素子のアノード電極に他方の電極が接続された駆動トランジスタと、前記駆動トランジスタのゲート電極に一方の電極が接続され、前記駆動トランジスタの他方の電極に他方の電極が接続された保持容量とを有する画素が行列状に配置された画素アレイ部と、
前記電源供給線に第１電源電位と当該第１電源電位よりも低い第２電源電位とを選択的に供給する電源供給走査回路と、
前記書込みトランジスタに書込みパルスを与えることによって当該書込みトランジスタによる前記映像信号の書込みを行う書込み走査回路とを備え、
前記駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート入力側に負帰還をかける移動度補正の処理機能を有し、
前記書込み走査回路は、第１振幅のパルス信号を当該第１振幅よりも大きい第２振幅のパルス信号にレベルシフトして前記書込みパルスとするレベルシフト回路として、前記レベルシフト回路を用いた
請求項７記載の表示装置。
【請求項９】
ＣＭＯＳインバータ回路を用いて構成され、
前記ＣＭＯＳインバータ回路のｎチャネルトランジスタのサイズは、ｐチャネルトランジスタのサイズのａ倍以上に設定され、
当該倍率ａは、レベルシフト前の信号の振幅Ｖｈ、レベルシフト後の信号の振幅Ｖｄｓおよび前記ｎチャネルトランジスタ、ｐチャネルトランジスタの各トランジスタ特性によって決定される
レベルシフト回路を用いた表示装置を有する電子機器。
【請求項１０】
前記表示装置は、
電気光学素子と、走査線にゲート電極が接続され、映像信号が供給される信号線に一方の電極が接続された書込みトランジスタと、前記書込みトランジスタの他方の電極にゲート電極が接続され、電源供給線に一方の電極が接続され、前記電気光学素子のアノード電極に他方の電極が接続された駆動トランジスタと、前記駆動トランジスタのゲート電極に一方の電極が接続され、前記駆動トランジスタの他方の電極に他方の電極が接続された保持容量とを有する画素が行列状に配置された画素アレイ部と、
前記電源供給線に第１電源電位と当該第１電源電位よりも低い第２電源電位とを選択的に供給する電源供給走査回路と、
前記書込みトランジスタに書込みパルスを与えることによって当該書込みトランジスタによる前記映像信号の書込みを行う書込み走査回路とを備え、
前記駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート入力側に負帰還をかける移動度補正の処理機能を有し、
前記書込み走査回路は、第１振幅のパルス信号を当該第１振幅よりも大きい第２振幅のパルス信号にレベルシフトして前記書込みパルスとするレベルシフト回路として、前記レベルシフト回路を用いた
請求項９記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路、表示装置および電子機器に関する。
【背景技術】
【０００２】
レベルシフト回路は、レベルシフタまたはレベル変換回路とも呼ばれる。このレベルシフト回路としては、カレントミラー型レベルシフト回路が広く知られている（例えば、特許文献１参照）。
【０００３】
図２６に、従来例に係るカレントミラー型レベルシフト回路の構成の一例を示す。本例に係るカレントミラー型レベルシフト回路は、バイアスシフト部２０１，２０２およびレベル変換部２０３を有し、レベル変換部５３がトランジスタＴｒ１，Ｔｒ２，Ｔｒ３を含むカレントミラー回路構成となっている。
【０００４】
このカレントミラー型レベルシフト回路において、入力電圧ｉｎによってノードＡの電位を制御することにより、トランジスタＴｒ１，Ｔｒ２のゲート−ソース間電圧Ｖｇｓを制御できるため、トランジスタＴｒ１，Ｔｒ２に流れる電流Ｉ１，Ｉ２を制御できる。ここで、トランジスタＴｒ１，Ｔｒ２は同サイズでトランジスタ特性に差が無いものとすると、Ｉ２＝Ｉ１となり、電流Ｉ２の値によって出力電圧ｏｕｔの値が決定される。
【０００５】
また、入力電圧ｉｎに応じたノードＡの電位によってトランジスタＴｒ３の抵抗Ｒｔｒ３も変化するために、単純なカレントミラー型レベルシフト回路に比べてゲインを大きくすることができる。図２７に、図２６における各部の波形を示す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３４７９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記従来例に係るカレントミラー型レベルシフト回路は、高レベルの出力時、低レベルの出力時共に、正側電源Ｖｄｄから負側電源Ｖｓｓへの貫通パスが存在し、定常的に貫通電流が流れるために、消費電力増加の一因となる。また、トランジスタの素子数が多いために、レイアウト面積が大きい、トランジスタ特性のばらつきによって出力の応答ばらつきが大きい等の問題点がある。
【０００８】
また、レベルシフト回路として、ＣＭＯＳインバータ回路を用いたインバータ型レベルシフト回路もある。このインバータ型レベルシフト回路は、カレントミラー型レベルシフト回路に比べてトランジスタの素子数が少なくて済むために、レイアウト面積や出力の応答ばらつきなどのカレントミラー型の問題を解決できる。
【０００９】
インバータ型レベルシフト回路は、入力振幅と出力振幅の差がトランジスタの閾値電圧Ｖｔｈを越えない場合はレベル変換可能である。しかし、例えば０−３Ｖ振幅から０−１２Ｖ振幅へのレベル変換のように、振幅差が閾値電圧Ｖｔｈを越える場合は、ｐチャネルトランジスタとｎチャネルトランジスタのサイズがほぼ同じだと、レベル変換を行うことができない。
【００１０】
そこで、本発明は、貫通電流を抑えつつ大振幅のレベル変換を実現可能なインバータ型のレベルシフト回路、当該レベルシフト回路を用いた表示装置および当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明によるレベルシフト回路は、
ＣＭＯＳインバータ回路を用いて構成されたインバータ型レベルシフト回路であり、
前記ＣＭＯＳインバータ回路のｎチャネルトランジスタのサイズは、ｐチャネルトランジスタのサイズのａ倍以上に設定され、
当該倍率ａは、レベルシフト前の信号の振幅Ｖｈ、レベルシフト後の信号の振幅Ｖｄｓおよび前記ｎチャネルトランジスタ、ｐチャネルトランジスタの各トランジスタ特性によって決定される
構成となっている。
【００１２】
ｎチャネルトランジスタのサイズが、ｐチャネルトランジスタのサイズに対して、レベルシフト前の信号の振幅Ｖｈ、レベルシフト後の信号の振幅Ｖｄｓおよび各トランジスタ特性によって決定される倍率ａ以上であることで大振幅のレベル変換が可能になる。ここで、大振幅のレベル変換とは、入力振幅と出力振幅との差が閾値電圧Ｖｔｈを超えるような場合、例えば０−３Ｖ振幅から０−１２Ｖ振幅への変換のような場合のレベル変換を言う。
【発明の効果】
【００１３】
本発明によれば、インバータ型であることによって貫通電流を抑えることができ、しかもｎチャネルトランジスタのサイズがｐチャネルトランジスタのサイズのａ倍であることによって大振幅のレベル変換を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係るインバータ型レベルシフト回路の構成例を示す回路図である。
【図２】レベルシフト対象の信号ｉｎ、１段目のＣＭＯＳインバータ回路の出力信号Ａおよびレベルシフト後の信号ｏｕｔの波形を示す波形図である。
【図３】本実施形態に係るレベルシフト回路の初段のＣＭＯＳインバータ回路の回路図である。
【図４】レベルシフト対象の信号ｉｎと１段目のＣＭＯＳインバータ回路の出力信号Ａの各波形を示す波形図である。
【図５】ｐチャネルトランジスタのβと貫通電流Ｉとの関係を示す特性図である。
【図６】ｐチャネルトランジスタのβを変えたときの信号ｏｕｔのトランジェントの変化を示す波形図である。
【図７】ｎチャネルトランジスタの断面構造図であり、（Ａ）ボトムゲート構造を、（Ｂ）はサンドイッチゲート構造をそれぞれ示している。
【図８】ｎチャネルトランジスタのゲート電圧Ｖｇとドレイン-ソース間電流Ｉｄｓとの関係を示す特性図である。
【図９】本実施形態の変形例に係るインバータ型レベルシフト回路の構成例を示す回路図である。
【図１０】本変形例に係るインバータ型レベルシフト回路におけるレベル変換前の信号ｉｎ、スタンバイモード信号ｓｔｂｙおよびレベル変換後の信号ｏｕｔの各波形を示す波形図である。
【図１１】本発明によるレベルシフト回路を用いる有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図１２】有機ＥＬ表示装置の画素の回路構成を示す回路図である。
【図１３】有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図である。
【図１４】有機ＥＬ表示装置の回路動作の説明図（その１）である。
【図１５】有機ＥＬ表示装置の回路動作の説明図（その２）である。
【図１６】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図１７】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図１８】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。
【図１９】書込みパルスＷＳの立ち下がり波形と移動度補正の最適な補正時間ｔとの関係を示す波形図である。
【図２０】書込み走査回路の構成の一例を示すブロック図である。
【図２１】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図２２】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２３】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２４】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図２５】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図２６】従来例に係るカレントミラー型レベルシフト回路の構成の一例を示す回路図である。
【図２７】カレントミラー型レベルシフト回路の各部の波形図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．レベルシフト回路
２．変形例
３．表示装置（有機ＥＬ表示装置の例）
３−１．システム構成
３−２．回路動作
４．適用例（電子機器）
【００１６】
＜１．レベルシフト回路＞
図１は、本発明の一実施形態に係るレベルシフト回路の構成例を示す回路図である。本実施形態に係るレベルシフト回路１０は、インバータ型のレベルシフト回路であり、例えば２つのＣＭＯＳインバータ回路１１，１２による２段構成となっている。ただし、本発明は２段構成への適用に限られるものではなく、３段以上の構成にも適用可能である。
【００１７】
ＣＭＯＳインバータ回路１１は、ｐチャネルトランジスタ１１１およびｎチャネルトランジスタ１１２によって構成されている。ｐチャネルトランジスタ１１１およびｎチャネルトランジスタ１１２は、ゲート電極同士およびドレイン電極同士がそれぞれ共通に接続されている。ｐチャネルトランジスタ１１１のソース電極は、第１電源（例えば、正側電源Ｖｄｄ）に接続されている。ｎチャネルトランジスタ１１２のソース電極は、第２電源（例えば、負側電源Ｖｓｓ）に接続されている。
【００１８】
ｐチャネルトランジスタ１１１およびｎチャネルトランジスタ１１２のゲート共通接続ノードＮ１１は、ＣＭＯＳインバータ回路１１の入力ノード（入力端）となる。この入力ノードＮ１１には、レベルシフト対象の信号ｉｎが入力される。ｐチャネルトランジスタ１１１およびｎチャネルトランジスタ１１２のドレイン共通接続ノードＮ１２は、ＣＭＯＳインバータ回路１１の出力ノード（出力端）となる。
【００１９】
ＣＭＯＳインバータ回路１２は、ｐチャネルトランジスタ１２１およびｎチャネルトランジスタ１２２によって構成されている。ｐチャネルトランジスタ１２１およびｎチャネルトランジスタ１２２は、ゲート電極同士およびドレイン電極同士がそれぞれ共通に接続されている。ｐチャネルトランジスタ１２１のソース電極は、正側電源Ｖｄｄに接続されている。ｎチャネルトランジスタ１２２のソース電極は、負側電源Ｖｓｓに接続されている。
【００２０】
ｐチャネルトランジスタ１２１およびｎチャネルトランジスタ１２２のゲート共通接続ノードＮ１３は、ＣＭＯＳインバータ回路１２の入力ノードとなり、ＣＭＯＳインバータ回路１１の出力ノードＮ１２に接続されている。ｐチャネルトランジスタ１２１およびｎチャネルトランジスタ１２２のドレイン共通接続ノードＮ１４は、ＣＭＯＳインバータ回路１２の出力ノードとなる。この出力ノードＮ１４からは、レベルシフト後の信号ｏｕｔが出力される。
【００２１】
図２に、レベルシフト対象の信号（電圧）ｉｎ、１段目のＣＭＯＳインバータ回路１１の出力信号Ａおよびレベルシフト後の信号（電圧）ｏｕｔの波形を示す。
【００２２】
図２の波形図から明らかなように、Ｖｄｄ−Ｖｓｓよりも小さい振幅の正論理の信号ｉｎは、ＣＭＯＳインバータ回路１１を経ることによってほぼＶｄｄ−Ｖｓｓの振幅の負論理の信号Ａにレベルシフト（レベル変換）される。この信号Ａは、ＣＭＯＳインバータ回路１２を経ることによってＶｄｄ−Ｖｓｓの振幅の正論理の信号ｏｕｔに極性反転されて出力される。
【００２３】
上記構成のインバータ型のレベルシフト回路１０において、本実施形態では、初段のＣＭＯＳインバータ回路１１のトランジスタ１１２のサイズを、トランジスタ１１１のサイズのａ倍（例えば、１００倍）以上の極端なサイズ差に設定することを特徴としている。２段目のＣＭＯＳインバータ回路１２については、通常のサイズ比、即ちトランジスタ１２１，１２２のサイズをほぼ同サイズとしている。
【００２４】
ここで、倍率ａの設定について、図３および図４を用いて説明する。図３は、レベルシフト回路１０の初段のＣＭＯＳインバータ回路１１の回路図である。また、図４は、レベルシフト対象の信号ｉｎと１段目のＣＭＯＳインバータ回路１１の出力信号Ａの各波形を示す波形図である。図３および図４において、図１および図２と同等部分（対応部分）には同一符号を付して示し、重複説明は省略する。
【００２５】
ここでは、Ｖｓｓ＝０Ｖとし、振幅Ｖｈの信号ｉｎを、初段のＣＭＯＳインバータ回路１１で振幅Ｖｄｓ（Ｖｈ＜Ｖｄｓ）にレベルシフト（レベル変換）する場合を考える。ｐチャネルトランジスタ１１１のトランジスタ特性の一つである移動度をμｐ、閾値電圧をＶｔｈｐ、ゲート−ソース間電圧をＶｇｓｐとすると、ｐチャネルトランジスタ１１１のオン電流Ｉ１は、次式（１）で表わされる。
【００２６】
【数１】
2010268170.tif 000003
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００２７】
また、ｎチャネルトランジスタ１１２の移動度をμｎ、閾値電圧をＶｔｈｎ、ゲート−ソース間電圧をＶｇｓｎとすると、ｎチャネルトランジスタ１１２のオン電流Ｉ２は、次式（２）で表わされる。
【００２８】
【数２】
2010268170.tif 000004
【００２９】
ここで、Ｉ１＝Ｉ２であるために、
【数３】
2010268170.tif 000005
となる。
【００３０】
式（３）において、Ｖｇｓｐ＝Ｖｄｄ−Ｖｈ、Ｖｇｓｎ＝Ｖｈであるために、式（３）は次式（４）に置き換えられる。
【数４】
2010268170.tif 000006
【００３１】
そして、初段のＣＭＯＳインバータ回路１１でのレベルシフト後の信号Ａの振幅Ｖｄｓは、次式（５）で与えられる。
【数５】
2010268170.tif 000007
【００３２】
また、式（５）で与えられる振幅Ｖｄｓの値から倍率ａを求めることができる。その倍率ａは、次式（６）で表わされる。
【数６】
2010268170.tif 000008
【００３３】
上述したように、初段のＣＭＯＳインバータ回路１１のｎチャネルトランジスタ１１２のサイズを、ｐチャネルトランジスタ１１１のサイズのａ倍（例えば、１００倍）以上に設定することで、大振幅のレベル変換が可能になる。しかも、インバータ型のレベルシフト回路であるために貫通電流を抑えることができる（その詳細については後述する）。
【００３４】
ここで、図３に示す１段目のＣＭＯＳインバータ回路１１において、大振幅のレベル変換として、例えば０−３Ｖ振幅の信号ｉｎを０−１２Ｖ振幅の信号ｏｕｔにレベル変換する際の倍率ａを例えば１００倍（ａ＝１００）に設定することの意義について説明する。
【００３５】
ここでは、一例として、ｐチャネルトランジスタ１１１の閾値電圧Ｖｔｈｐが−２Ｖ、ゲート−ソース間電圧Ｖｇｓｐが−９Ｖ、ｎチャネルトランジスタ１１２の閾値電圧Ｖｔｈｎが２Ｖ、ゲート−ソース間電圧Ｖｇｓｎが３Ｖとして説明する。
【００３６】
信号ｉｎが０Ｖのときは、ＣＭＯＳインバータ回路１１が通常のインバータ回路として動作するために信号Ａは１２Ｖになる。次に、信号ｉｎが３Ｖのときは、ｐチャネルトランジスタ１１１およびｎチャネルトランジスタ１１２が共にオン状態になる。
【００３７】
このとき、ｐチャネルトランジスタ１１１のオン電流Ｉ１は、当該トランジスタ１１１が飽和領域で動作しているとすると、式（１）からＩ１＝（４９β１）／２となる。ここで、β１＝（Ｗμp Ｃｏｘ／Ｌ）である。また、ｎチャネルトランジスタ１１２のオン電流Ｉ２は、当該トランジスタ１１２が飽和領域で動作しているとすると、式（２）からＩ２＝５０β１（２Ｖｄｓ−Ｖｄｓ）2となる。
【００３８】
ここで、β２＝（Ｗμn Ｃｏｘ／Ｌ）とすると、Ｉ１＝Ｉ２、β２＝１００β１により、ｎチャネルトランジスタ１１２のドレイン電位、即ち出力ノードＮ１２の電位ＶｄｓはＶｄｓ＝０．２９Ｖとなる。したがって、１段目のＣＭＯＳインバータ回路１１から出力される信号Ａの振幅は０．２９Ｖとなる。すなわち、ＣＭＯＳインバータ回路１１において、振幅０−３Ｖの信号ｉｎが振幅０．２９−１２Ｖの信号Ａにレベル変換される。
【００３９】
以上の説明から明らかなように、本明細書では、トランジスタのチャネル幅Ｗ／チャネル長Ｌで決まる係数β（β１，β２）でトランジスタ１１１，１１２のサイズを表わしている。すなわち、トランジスタのサイズが大きいということは、係数βが大きいこと、即ちチャネル長Ｌが短い／チャネル幅Ｗが広いことを意味している。
【００４０】
図１において、ＣＭＯＳインバータ回路１１の次段のＣＭＯＳインバータ回路１２は通常サイズのインバータ回路である。すなわち、Ｐチャネルトランジスタ１２１のサイズとｎチャネルトランジスタ１２２のサイズはほぼ同じである。この２段目のＣＭＯＳインバータ回路１２においては、信号Ａが０．２９−１２Ｖの振幅の場合、問題なく振幅０−１２Ｖの信号ｏｕｔを出力可能である。これにより、インバータ型のレベルシフト回路１０において、振幅０−３Ｖの信号ｉｎを振幅０−１２Ｖの信号ｏｕｔにレベルシフトすることができる。
【００４１】
ここで、貫通電流について考える。前にも述べたように、図２６に示す従来例に係るカレントミラー型レベルシフト回路では、高レベルの出力時、低レベルの出力時共に、正側電源Ｖｄｄから負側電源Ｖｓｓへの貫通パスが存在するため定常的に貫通電流が流れる。これに対して、インバータ型レベルシフト回路の場合、低レベルの出力時には原理的に貫通電流が流れない。
【００４２】
ただし、インバータ型レベルシフト回路の場合、高レベル出力時に若干貫通電流が流れる。一方、カレントミラー型レベルシフト回路の場合、低レベル出力時に流れる貫通電流が最小となる。ここで、インバータ型レベルシフト回路の高レベル出力時、カレントミラー型レベルシフト回路の低レベル出力時の貫通電流を比較する。
【００４３】
図２６に示すカレントミラー型レベルシフト回路では、バイアスシフト部２０１，２０２にそれぞれ１つ、レベルシフト部２０３に２つの計４つの貫通パスが存在する。この４つの貫通パスのうちの１つ、例えばバイアスシフト部２０１の貫通パスを通して流れる貫通電流をＩ０とすると、先述した式（２）から、貫通電流Ｉ０はＩ０≧４２β１となる。ここでは、式（２）において、Ｖｔｈ＝−２Ｖ、Ｖｇｓ＝−１２Ｖ、Ｖｄｓ＝６Ｖとしている。
【００４４】
一方、インバータ型レベルシフト回路の高レベル出力時にｐチャネルトランジスタ１１１に流れる貫通電流をＩとすると、先述した式（１）から、貫通電流ＩはＩ＝４９β１／２となる。ここでは、式（１）において、Ｖｔｈ＝−２Ｖ、Ｖｇｓ＝−９Ｖとしている。このことから、インバータ型レベルシフト回路の高レベル出力時の貫通電流Ｉは、カレントミラー型レベルシフト回路の低レベル出力時の１つの貫通電流Ｉ０よりも少ないことがわかる。
【００４５】
従来例に係るカレントミラー型レベルシフト回路では、高レベル出力時の貫通電流の総和は、低レベル出力時の貫通電流の総和よりも大きくなる。以上から、本実施形態に係るインバータ型レベルシフト回路１０によれば、従来例に係るカレントミラー型レベルシフト回路に比べて貫通電流を大幅に低減できることがわかる。加えて、例えば０−３Ｖ振幅の信号ｉｎから０−１２Ｖ振幅の信号ｏｕｔへのレベル変換のような大振幅のレベル変換が可能になる。
【００４６】
また、ｐチャネルトランジスタ１１１のサイズによって貫通電流Ｉを制御することもできる。先述したように、ｐチャネルトランジスタ１１１のサイズは、トランジスタのチャネル幅Ｗ／チャネル長Ｌで決まる係数βで表わされる。図５に、ｐチャネルトランジスタ１１１のβと貫通電流Ｉとの関係を示す。
【００４７】
具体的には、ｐチャネルトランジスタ１１１のサイズをさらに小さく（即ち、チャネル長Ｌを長く／チャネル幅Ｗを狭く）することで、貫通電流をさらに少なく抑えることができる。また、ｐチャネルトランジスタ１１１のサイズ（β）によって貫通電流を制御することで、レベル変換後の信号ｏｕｔのトランジェントを任意に設定できる。図６に、ｐチャネルトランジスタ１１１の係数βを変えたときの信号ｏｕｔのトランジェントの変化の様子を示す。
【００４８】
ところで、ＣＭＯＳインバータを構成するｎチャネルトランジスタとしては、例えば図７（Ａ）に示すボトムゲート構造のトランジスタが一般的に用いられる。ボトムゲート構造は、基板２０上にゲート電極２１が形成され、当該ゲート電極２１上にゲート絶縁膜２２を介してチャネル領域２３が形成され、当該チャネル領域２３を含む半導体層の両側にソース／ドレイン領域２４，２５が形成された構造となっている。ここでは、チャンネル領域２３とソース／ドレイン領域２４，２５との間に、低濃度の不純物領域、即ちＬＤＤ(Lightly Doped Drain)領域２６，２７を設けて、ここに高電界が集中しないようにしたＬＤＤ構造を採っている。
【００４９】
これに対して、本実施形態に係るインバータ型レベルシフト回路１０では、ｎチャネルトランジスタ１１２として、好ましくは、図７（Ｂ）に示すサンドイッチゲート構造のトランジスタを用いることとする。サンドイッチゲート構造は、チャネル領域２３上に層間絶縁膜２８を介して第２のゲート電極２９をバックゲート電極として設け、２つのゲート電極２１，２９によってチャネル領域２３を挟んだ構造となっている。
【００５０】
図８に、ｎチャネルトランジスタのゲート電圧Ｖｇとドレイン-ソース間電流Ｉｄｓとの関係を示す。図８において、実線がサンドイッチゲート構造の場合の特性を、破線がボトムゲート構造の場合の特性をそれぞれ示している。図８から明らかなように、サンドイッチゲート構造の方がボトムゲート構造よりも特性が優れていることがわかる。
【００５１】
ｎチャネルトランジスタ１１２として、サンドイッチゲート構造のトランジスタを用いることで、当該トランジスタ１１２の特性を向上させ、また、閾値電圧Ｖｔｈをデプレッション側にシフトさせることができる。そして、特性を２倍に向上させ、閾値電圧Ｖｔｈを０．５Ｖシフトさせることができるものとすると、トランジスタ１１１，１１２のサイズ比を先述した１００倍に設定した場合と同程度の特性を得るためには、当該サイズ比は４０倍程度で良いことになる。
【００５２】
サイズ比が４０倍程度で良いということは、サイズ比を１００倍程度に設定する場合よりもｎチャネルトランジスタ１１２のサイズを小さく設定できることを意味する。これにより、ｎチャネルトランジスタ１１２のレイアウト面積、ひいては本レベルシフト回路１０のレイアウト面積を、ボトムゲート構造のトランジスタを用いる場合よりも小さくできる。さらに、閾値電圧Ｖｔｈがデプレッション側にシフトすることで、ｎチャネルトランジスタ１１２の動作マージンが広くなる。
【００５３】
また、ｎチャネルトランジスタ１１２として、サンドイッチゲート構造のトランジスタを用い、第２のゲート電極２９に印加するバックゲート電圧を制御することで、レベルシフト後の信号ｏｕｔの特に立ち上がりトランジェントを制御できる。これにより、バックゲート電圧の電圧値の設定によってレベルシフト後の信号ｏｕｔのトランジェントの制御の自由度を高めることができる。
【００５４】
以上説明したように、本実施形態に係るレベルシフト回路１０によれば、インバータ型であることによって貫通電流を抑えることができるために、低消費電力化を図ることができる。しかも、従来例に係るカレントミラー型レベルシフト回路に比べて、トランジスタの素子数が少なくて済むために、レイアウト面積を小さくできるとともに、トランジスタ特性のばらつきに起因する出力の応答ばらつきを小さく抑えることができる。
【００５５】
また、初段のＣＭＯＳインバータ回路１１のｎチャネルトランジスタ１１２とｐチャネルトランジスタ１１１とのサイズ比によって大振幅のレベルシフト（レベル変換）を実現できる。すなわち、入力振幅と出力振幅との差が閾値電圧Ｖｔｈを超えるような場合、例えば０−３Ｖ振幅から０−１２Ｖ振幅にレベル変換する場合のような大振幅のレベル変換が可能になる。
【００５６】
因みに、入力振幅と出力振幅との差が閾値電圧Ｖｔｈを超えない場合は、トランジスタ１１１，１１２のサイズ比（ｎ／ｐ）を大きくしなくてもレベル変換が可能である。すなわち、例えば０−８Ｖ振幅から０−１２Ｖ振幅にレベル変換する場合は、トランジスタ１１１，１１２のゲート−ソース間電圧Ｖｇｓの差が０−３Ｖ振幅から０−１２Ｖ振幅にレベル変換する場合よりも小さくなる。したがって、トランジスタ１１１，１１２のサイズがほぼ同じレベルシフト回路でも、貫通電流を抑えつつレベル変換を行うことができる。
【００５７】
さらに、ｎチャネルトランジスタ１１２としてサンドイッチゲート構造のトランジスタを用いる場合には、バックゲート電圧の制御によってレベルシフト後の信号ｏｕｔの特に立ち上がりトランジェントを制御できる。したがって、バックゲート電圧の電圧値の設定によってレベルシフト後の信号ｏｕｔのトランジェントの制御の自由度を高めることができる利点もある。
【００５８】
なお、本実施形態では、例えば０−３Ｖの振幅から０−１２Ｖの振幅へのレベル変換する場合を例に挙げて説明したが、これは一例に過ぎず、例えば０−３Ｖの振幅から−９Ｖ−３Ｖの振幅へのレベル変換することも可能である。この場合は、第１電源を負側電源Ｖｓｓ、第２電源を正側電源Ｖｄｄとし、ｎチャネル／ｐチャネルのトランジスタのサイズ比を入れ替えて考えればよい。
【００５９】
＜２．変形例＞
図９は、本実施形態の変形例に係るインバータ型レベルシフト回路の構成例を示す回路図である。図９において、図１と同等部分には同一符号を付して示し、重複説明は省略する。
【００６０】
本変形例に係るインバータ型レベルシフト回路１０Ａは、スタンバイモード時における貫通電流を完全に抑えるべく為されたレベルシフト回路である。具体的には、本変形例に係るインバータ型レベルシフト回路１０Ａは、ＣＭＯＳインバータ１１，１２に加えて、これらＣＭＯＳインバータ１１，１２の貫通パスを選択的に遮断するパス遮断回路１３を有する。
【００６１】
パス遮断回路１３は、例えば電源Ｖｄｄとｐチャネルトランジスタ１１１，１２１との間に接続されている。具体的には、パス遮断回路１３は、電源Ｖｄｄとｐチャネルトランジスタ１１１，１２１との間に接続されたｐチャネルトランジスタ１３１，１３２によって構成されている。
【００６２】
このパス遮断回路１３において、ｐチャネルトランジスタ１３１，１３２は、スタンバイモード信号ｓｔｂｙが非アクティブ（低レベル）のときにオン状態となることで、電源ＶｄｄとＣＭＯＳインバータ１１，１２との間を電気的に接続する。これにより、非スタンバイモードでは、先述した実施形態に係るレベルシフト回路１０と同様の動作が可能になる。
【００６３】
スタンバイモード信号ｓｔｂｙがアクティブ（高レベル）のとき、即ちスタンバイモードのときに、ｐチャネルトランジスタ１３１，１３２はオフ状態になって電源ＶｄｄとＣＭＯＳインバータ１１，１２との間の電気的接続を遮断する、即ちＣＭＯＳインバータ１１，１２の貫通パスを遮断する。これにより、タンバイモード時における貫通電流を完全に抑えることができる。
【００６４】
また、例えばｎチャネルトランジスタ１２２に対して並列にｎチャネルトランジスタ１３３が接続されている。このｎチャネルトランジスタ１３３は、スタンバイモード信号ｓｔｂｙがアクティブのとき、即ちスタンバイモードときにオン状態になることで、タンバイモード時のＣＭＯＳインバータ回路１２の出力ノードＮ１４の電位、即ち信号ｏｕｔのレベルを低レベルに確定する。
【００６５】
図１０に、本変形例に係るインバータ型レベルシフト回路１０Ａにおけるレベル変換前の信号ｉｎ、スタンバイモード信号ｓｔｂｙおよびレベル変換後の信号ｏｕｔの各波形を示す。
【００６６】
なお、本変形例では、電源Ｖｄｄとｐチャネルトランジスタ１１１，１２１との間にパス遮断回路１３を設けるとしたが、電源Ｖｓｓとｎチャネルトランジスタ１１２，１２２との間に設けても、ＣＭＯＳインバータ１１，１２の貫通パスを遮断することができる。
【００６７】
上記実施形態またはその変形例に係るレベルシフト回路は、各種の電子機器、例えば平面型（フラットパネル型）表示装置を用いた電子機器において、当該表示装置に搭載されるレベルシフト回路として用いて好適なものである。表示装置では、例えば、表示パネル外から入力される第１振幅のパルス信号を表示部の駆動に必要な第２振幅のパルス信号にレベルシフトしたり、表示パネル上において第１振幅のパルス信号を第２振幅のパルス信号にレベルシフトしたりする等の用途に用いられる。
【００６８】
＜３．表示装置＞
続いて、上記実施形態またはその変形例に係るレベルシフト回路を用いる電子機器、例えばアクティブマトリクス型表示装置について説明する。ここでは、一例として、実施例１乃至４に係るレベルシフト回路を用いる表示装置として有機ＥＬ（electro luminescence）表示装置を例に挙げて説明するものとする。有機ＥＬ表示装置は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子を画素（画素回路）の発光素子として用いる。
【００６９】
［３−１．システム構成］
図１１は、上記実施形態またはその変形例に係るレベルシフト回路を用いるアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【００７０】
図１１に示すように、有機ＥＬ表示装置３０は、有機ＥＬ素子を含む複数の画素４０と、当該画素４０が行列状に２次元配置された画素アレイ部５０と、当該画素アレイ部５０の周辺に配置された駆動部とを有する構成となっている。駆動部は、例えば、書込み走査回路６０、電源供給走査回路７０および信号出力回路８０からなり、画素アレイ部５０の各画素４０を駆動する。
【００７１】
ここで、有機ＥＬ表示装置３０がカラー表示対応の場合は、１つの画素は複数の副画素（サブピクセル）から構成され、この副画素が画素４０に相当することになる。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。
【００７２】
ただし、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素にさらに１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００７３】
画素アレイ部５０には、ｍ行ｎ列の画素４０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線５１−１〜５１−ｍと電源供給線５２−１〜５２−ｍとが画素行ごとに配線されている。さらに、列方向（画素列の画素の配列方向）に沿って信号線５３−１〜５３−ｎが画素列ごとに配線されている。
【００７４】
走査線５１−１〜５１−ｍは、書込み走査回路６０の対応する行の出力端にそれぞれ接続されている。電源供給線５２−１〜５２−ｍは、電源供給走査回路７０の対応する行の出力端にそれぞれ接続されている。信号線５３−１〜５３−ｎは、信号出力回路８０の対応する列の出力端にそれぞれ接続されている。
【００７５】
画素アレイ部５０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置３０は、平面型（フラット型）のパネル構造となっている。画素アレイ部５０の各画素４０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、書込み走査回路６０、電源供給走査回路７０および信号出力回路８０についても、画素アレイ部５０を形成する表示パネル（基板）９０上に実装することができる。
【００７６】
書込み走査回路６０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路６０は、画素アレイ部５０の各画素４０への映像信号の書込みに際して、走査線５１−１〜５１−ｍに順次書込み走査信号ＷＳ（ＷＳ１〜ＷＳｍ）を供給することによって画素アレイ部５０の各画素４０を行単位で順番に走査（線順次走査）する。
【００７７】
電源供給走査回路７０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路７０は、書込み走査回路６０による線順次走査に同期して、第１電源電位Ｖｃｃｐと当該第１電源電位Ｖｃｃｐよりも低い第２電源電位Ｖｉｎｉで切り替わる電源電位ＤＳ（ＤＳ１〜ＤＳｍ）を電源供給線５２−１〜５２−ｍに供給する。電源電位ＤＳのＶｃｃｐ／Ｖｉｎｉは、その電位の切替えによって画素４０の発光／非発光の制御を行なう。
【００７８】
信号出力回路８０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇを選択的に出力する。信号出力回路８０から出力される信号電圧Ｖｓｉｇ／基準電圧Ｖｏｆｓは、信号線５３−１〜５３−ｎを介して画素アレイ部５０の各画素４０に対して行単位で書き込まれる。すなわち、信号出力回路８０は、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００７９】
（画素回路）
図１２は、画素（画素回路）４０の具体的な回路構成を示す回路図である。
【００８０】
図１２に示すように、画素４０は、有機ＥＬ素子４１と、当該有機ＥＬ素子４１を駆動する駆動回路とによって構成されている。有機ＥＬ素子４１は、全ての画素４０に対して共通に配線（いわゆる、ベタ配線）された共通電源供給線５４にカソード電極が接続されている。
【００８１】
有機ＥＬ素子４１を駆動する駆動回路は、駆動トランジスタ４２、書込みトランジスタ４３および保持容量４４を有する構成となっている。ここでは、駆動トランジスタ４２および書込みトランジスタ４３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ４２および書込みトランジスタ４３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００８２】
なお、駆動トランジスタ４２および書込みトランジスタ４３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置３０の低コスト化を図ることが可能になる。
【００８３】
駆動トランジスタ４２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子４１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線５２（５２−１〜５２−ｍ）に接続されている。
【００８４】
書込みトランジスタ４３は、一方の電極（ソース／ドレイン電極）が信号線５３（５３−１〜５３−ｎ）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ４２のゲート電極に接続されている。また、書込みトランジスタ４３のゲート電極は、走査線５１（５１−１〜５１−ｍ）に接続されている。
【００８５】
駆動トランジスタ４２および書込みトランジスタ４３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００８６】
保持容量４４は、一方の電極が駆動トランジスタ４２のゲート電極に接続され、他方の電極が駆動トランジスタ４２の他方の電極および有機ＥＬ素子４１のアノード電極に接続されている。
【００８７】
なお、有機ＥＬ素子４１の駆動回路としては、駆動トランジスタ４２および書込みトランジスタ４３の２つのトランジスタと保持容量４４の１つの容量素子とからなる回路構成のものに限られるものではない。例えば、一方の電極が有機ＥＬ素子４１のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機ＥＬ素子４１の容量不足分を補う補助容量を必要に応じて設けた回路構成を採ることも可能である。
【００８８】
上記構成の画素４０において、書込みトランジスタ４３は、書込み走査回路６０から走査線５１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ４３は、信号線５３を通して信号出力回路８０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓをサンプリングして画素４０内に書き込む。この書き込まれた信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓは、駆動トランジスタ４２のゲート電極に印加されるとともに保持容量４４に保持される。
【００８９】
駆動トランジスタ４２は、電源供給線５２（５２−１〜５２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ４２は、電源供給線５２から電流の供給を受けて有機ＥＬ素子４１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ４２は、飽和領域で動作することにより、保持容量４４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子４１に供給し、当該有機ＥＬ素子４１を電流駆動することによって発光させる。
【００９０】
駆動トランジスタ４２はさらに、電源電位ＤＳが第１電源電位Ｖｃｃｐから第２電源電位Ｖｉｎｉに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ４２は、有機ＥＬ素子４１への駆動電流の供給を停止し、有機ＥＬ素子４１を非発光状態にする。すなわち、駆動トランジスタ４２は、有機ＥＬ素子４１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００９１】
この駆動トランジスタ４２のスイッチング動作により、有機ＥＬ素子４１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子４１の発光期間と非発光期間の割合（デューティ）を制御する。このデューティ制御により、１フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００９２】
ここで、信号出力回路８０から信号線５３を通して選択的に供給される基準電圧Ｖｏｆｓは、輝度情報に応じた映像信号の信号電圧Ｖｓｉｇの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【００９３】
電源供給走査回路７０から電源供給線５２を通して選択的に供給される第１，第２電源電位Ｖｃｃｐ，Ｖｉｎｉのうち、第１電源電位Ｖｃｃｐは有機ＥＬ素子４１を発光駆動する駆動電流を駆動トランジスタ４２に供給するための電源電位である。また、第２電源電位Ｖｉｎｉは、有機ＥＬ素子４１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖｉｎｉは、基準電圧Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ４２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。
【００９４】
［３−２．回路動作］
次に、上記構成の画素４０が行列状に２次元配置されてなる有機ＥＬ表示装置３０の回路動作について、図１３のタイミング波形図を基に図１４および図１５の動作説明図を用いて説明する。
【００９５】
なお、図１４および図１５の動作説明図では、図面の簡略化のために、書込みトランジスタ４３をスイッチのシンボルで図示している。また、有機ＥＬ素子４１の等価容量２５についても図示している。
【００９６】
図１３のタイミング波形図には、走査線５１（５１−１〜５１−ｍ）の電位（書込み走査信号）ＷＳの変化、電源供給線５２（５２−１〜５２−ｍ）の電位ＤＳの変化、信号線５３（５３−１〜５３−ｎ）の電位の変化（Ｖｏｆｓ／Ｖｓｉｇ）の変化を示している。図１３のタイミング波形図にはさらに、駆動トランジスタ４２のゲート電位Ｖｇおよびソース電位Ｖｓの変化も示している。
【００９７】
〔前フレームの発光期間〕
図１３のタイミング波形図において、時刻ｔ１１以前は、前のフレーム（フィールド）における有機ＥＬ素子４１の発光期間となる。この前フレームの発光期間では、電源供給線５２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖｃｃｐにあり、また、書込みトランジスタ４３が非導通状態にある。
【００９８】
このとき、駆動トランジスタ４２は飽和領域で動作するように設計されている。これにより、図１４（Ａ）に示すように、駆動トランジスタ４２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが、電源供給線５２から駆動トランジスタ４２を通して有機ＥＬ素子４１に供給される。よって、有機ＥＬ素子４１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００９９】
〔閾値補正準備期間〕
時刻ｔ１１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、図１４（Ｂ）に示すように、電源供給線５２の電位ＤＳが高電位Ｖｃｃｐから、信号線５３の基準電圧Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。
【０１００】
ここで、有機ＥＬ素子４１の閾値電圧をＶｔｈｅｌ、共通電源供給線５４の電位（カソード電位）をＶｃａｔｈとする。このとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ４２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子４１は逆バイアス状態となって消光する。
【０１０１】
次に、時刻ｔ１２で走査線５１の電位ＷＳが低電位側から高電位側に遷移することで、図１４（Ｃ）に示すように、書込みトランジスタ４３が導通状態となる。このとき、信号出力回路８０から信号線５３に対して基準電圧Ｖｏｆｓが供給されているために、駆動トランジスタ４２のゲート電位Ｖｇが基準電圧Ｖｏｆｓになる。また、駆動トランジスタ４２のソース電位Ｖｓは、基準電圧Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。
【０１０２】
このとき、駆動トランジスタ４２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ４２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。
【０１０３】
このように、駆動トランジスタ４２のゲート電位Ｖｇを基準電圧Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。したがって、基準電圧Ｖｏｆｓおよび低電位Ｖｉｎｉが、駆動トランジスタ４２のゲート電位Ｖｇおよびソース電位Ｖｓの各初期化電位となる。
【０１０４】
〔閾値補正期間〕
次に、時刻ｔ１３で、図１４（Ｄ）に示すように、電源供給線５２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ４２のゲート電位Ｖｇが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタ４２の閾値電圧Ｖｔｈを減じた電位に向けて駆動トランジスタ４２のソース電位Ｖｓが上昇を開始する。
【０１０５】
ここでは、便宜上、駆動トランジスタ４２のゲート電極の初期化電位Ｖｏｆｓを基準として、当該初期化電位Ｖｏｆｓから駆動トランジスタ４２の閾値電圧Ｖｔｈを減じた電位に向けてソース電位Ｖｓを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ４２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ４２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は保持容量４４に保持される。
【０１０６】
なお、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量４４側に流れ、有機ＥＬ素子４１側には流れないようにするためには、有機ＥＬ素子４１をカットオフ状態とする必要がある。そのために、共通電源供給線５４の電位（カソード電位）Ｖｃａｔｈを、有機ＥＬ素子４１をカットオフ状態となるような電位に設定しておくこととする。
【０１０７】
次に、時刻ｔ１４で走査線５１の電位ＷＳが低電位側に遷移することで、図１５（Ａ）に示すように、書込みトランジスタ４３が非導通状態となる。このとき、駆動トランジスタ４２のゲート電極が信号線５３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ４２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ４２はカットオフ状態にある。したがって、駆動トランジスタ４２にドレイン−ソース間電流Ｉｄｓは流れない。
【０１０８】
〔信号書込み＆移動度補正期間〕
次に、時刻ｔ１５で、図１５（Ｂ）に示すように、信号線５３の電位が基準電圧Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ１６で、走査線５１の電位ＷＳが高電位側に遷移することで、図１５（Ｃ）に示すように、書込みトランジスタ４３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素４０内に書き込む。
【０１０９】
この書込みトランジスタ４３による信号電圧Ｖｓｉｇの書込みにより、駆動トランジスタ４２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ４２の駆動の際に、当該駆動トランジスタ４２の閾値電圧Ｖｔｈが保持容量４４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【０１１０】
このとき、有機ＥＬ素子４１はカットオフ状態（ハイインピーダンス状態）にある。したがって、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線５２から駆動トランジスタ４２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は有機ＥＬ素子４１の等価容量２５に流れ込み、当該等価容量２５の充電が開始される。
【０１１１】
有機ＥＬ素子４１の等価容量２５の充電により、駆動トランジスタ４２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ４２の閾値電圧Ｖｔｈの画素ごとのばらつきがキャンセルされており、駆動トランジスタ４２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ４２の移動度μに依存したものとなる。
【０１１２】
ここで、映像信号の信号電圧Ｖｓｉｇに対する保持容量４４の保持電圧Ｖｇｓの比率、即ち書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ４２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇することで、駆動トランジスタ４２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。
【０１１３】
すなわち、駆動トランジスタ４２のソース電位Ｖｓの上昇分ΔＶは、保持容量４４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量４４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【０１１４】
このように、駆動トランジスタ４２に流れるドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖｇｓに負帰還をかけることで、駆動トランジスタ４２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ４２の移動度μの画素ごとのばらつきを補正する移動度補正処理である。
【０１１５】
より具体的には、駆動トランジスタ４２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）が高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正処理が行われる。
【０１１６】
また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ４２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。したがって、負帰還の帰還量ΔＶは移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
【０１１７】
〔発光期間〕
次に、時刻ｔ１７で走査線５１の電位ＷＳが低電位側に遷移することで、図１５（Ｄ）に示すように、書込みトランジスタ４３が非導通状態となる。これにより、駆動トランジスタ４２のゲート電極は、信号線５３から電気的に切り離されるためにフローティング状態になる。
【０１１８】
ここで、駆動トランジスタ４２のゲート電極がフローティング状態にあるときは、駆動トランジスタ４２のゲート−ソース間に保持容量４４が接続されていることにより、駆動トランジスタ４２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動トランジスタ４２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作が、保持容量４４によるブートストラップ動作である。
【０１１９】
駆動トランジスタ４２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ４２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子４１に流れ始めることにより、当該電流Ｉｄｓに応じて有機ＥＬ素子４１のアノード電位が上昇する。
【０１２０】
そして、有機ＥＬ素子４１のアノード電位がＶｔｈｅｌ＋Ｖｃａｔｈを越えると、有機ＥＬ素子４１に駆動電流が流れ始めるため有機ＥＬ素子４１が発光を開始する。また、有機ＥＬ素子４１のアノード電位の上昇は、即ち駆動トランジスタ４２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ４２のソース電位Ｖｓが上昇すると、保持容量４４のブートストラップ動作により、駆動トランジスタ４２のゲート電位Ｖｇも連動して上昇する。
【０１２１】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ４２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ１８で信号線５３の電位が映像信号の信号電圧Ｖｓｉｇから基準電圧Ｖｏｆｓに切り替わる。
【０１２２】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻ｔ１６−ｔ１７の期間において並行して実行される。
【０１２３】
（閾値キャンセルの原理）
ここで、駆動トランジスタ４２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ４２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子４１には駆動トランジスタ４２から、次式（７）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2     ……（７）
ここで、Ｗは駆動トランジスタ４２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【０１２４】
図１６に、駆動トランジスタ４２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。
【０１２５】
この特性図に示すように、駆動トランジスタ４２の閾値電圧Ｖｔｈの画素ごとのばらつきに対するキャンセル処理を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。
【０１２６】
これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ４２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【０１２７】
一方、上記構成の画素（画素回路）４０では、先述したように、発光時の駆動トランジスタ４２のゲート−ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶである。したがって、これを式（７）に代入すると、ドレイン−ソース間電流Ｉｄｓは、次式（８）で表される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）2 
……（８）
【０１２８】
すなわち、駆動トランジスタ４２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ４２から有機ＥＬ素子４１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ４２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ４２の製造プロセスのばらつきや経時変化により、駆動トランジスタ４２の閾値電圧Ｖｔｈが画素ごとに変動したとしても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子４１の発光輝度を一定に保つことができる。
【０１２９】
（移動度補正の原理）
次に、駆動トランジスタ４２の移動度補正の原理について説明する。図１７に、駆動トランジスタ４２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ４２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ４２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【０１３０】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ４２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれる。
【０１３１】
ここで、先述した式（７）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図１７に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｂの帰還量ΔＶ２に比べて大きい。
【０１３２】
そこで、移動度補正処理によって駆動トランジスタ４２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素ごとのばらつきを抑制することができる。
【０１３３】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。
【０１３４】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。
【０１３５】
したがって、駆動トランジスタ４２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖｇｓに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。すなわち、駆動トランジスタ４２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）に応じた帰還量ΔＶで、駆動トランジスタ４２のゲート−ソース間電圧Ｖｇｓに負帰還をかける処理が移動度補正処理となる。
【０１３６】
ここで、図１２に示した画素（画素回路）４０において、閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタ４２のドレイン・ソース間電流Ｉｄｓとの関係について図１８を用いて説明する。
【０１３７】
図１８において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図１８（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。
【０１３８】
これに対し、閾値補正のみを行った場合は、図１８（Ｂ）に示すように、ドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。そして、閾値補正および移動度補正を共に行うことで、図１８（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができる。したがって、どの階調においても有機ＥＬ素子４１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【０１３９】
また、図１２に示した画素４０は、閾値補正および移動度補正の各補正機能に加えて、先述した保持容量４４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
【０１４０】
すなわち、有機ＥＬ素子４１のＩ−Ｖ特性の経時変化に伴って駆動トランジスタ４２のソース電位Ｖｓが変化したとしても、保持容量４４によるブートストラップ動作により、駆動トランジスタ４２のゲート−ソース間電位Ｖｇｓを一定に維持することができる。したがって、有機ＥＬ素子４１に流れる電流は変化せず一定となる。その結果、有機ＥＬ素子４１の発光輝度も一定に保たれるために、有機ＥＬ素子４１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
【０１４１】
（移動度補正の最適補正時間について）
先述した動作説明から明らかなように、移動度が高い駆動トランジスタと移動度が低い駆動トランジスタとを考えた場合、移動度補正期間において、移動度が高い駆動トランジスタは移動度が低い駆動トランジスタに対してソース電位Ｖｓが大きく上昇する。また、ソース電位Ｖｓが大きく上昇するほど駆動トランジスタのゲート−ソース間の電位差Ｖｇｓが小さくなるために、駆動トランジスタに電流が流れにくくなる。
【０１４２】
したがって、移動度補正の補正時間を調整し、駆動トランジスタ４２のゲート入力、即ち映像信号の信号電圧Ｖｓｉｇに対する補正量（負帰還における帰還量ΔＶ）を変えることにより、移動度μの違う駆動トランジスタに対して同じ電流を流すことができる。このことから、移動度補正の補正時間を映像信号の信号電圧Ｖｓｉｇにおいて最適化する、即ち移動度補正の補正時間を映像信号の信号電圧Ｖｓｉｇに応じた最適な補正時間に設定する必要がある。
【０１４３】
移動度補正の最適補正時間ｔ（以下、単に「補正時間ｔ」と記述する場合もある）は、
ｔ＝Ｃ／（ｋμＶｓｉｇ）                                      ……（９）
なる式で与えられる。ここで、定数ｋはｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。また、Ｃは移動度補正を行うときに放電されるノードの容量であり、図１２の回路例では有機ＥＬ素子４１の等価容量（容量成分Ｃｅｌ）および保持容量４４の合成容量となる。
【０１４４】
また、移動度補正の補正時間ｔは、書込みトランジスタ４３が導通状態から非導通状態に移行するタイミングで決まる。そして、書込みトランジスタ４３は、ゲート電位と信号線５３の電位との間の電位差、即ちゲート・ソース間電圧が閾値電圧Ｖｔｈになったところでカットオフする、即ち導通状態から非導通状態に移行する。
【０１４５】
ここで、移動度補正の補正時間ｔを映像信号の信号電圧Ｖｓｉｇに反比例するように設定することで、移動度μの画素ごとのばらつきをより確実に補正できることが知られている。そのため、書込みトランジスタ４３のゲート電極に印加する書込みパルスＷＳを、例えば低レベルから高レベルに遷移するときの立ち上がり波形が、図１９に示すように、映像信号の信号電圧Ｖｓｉｇに対して比例する波形になるように設定している。なお、書込みトランジスタ４３がＰチャネルのときは立ち下がり波形となる。
【０１４６】
書込みパルスＷＳの立ち上がり波形を、映像信号の信号電圧Ｖｓｉｇに対して比例するような波形に設定することにより、書込みトランジスタ４３のゲート−ソース間電圧が閾値電圧Ｖｔｈになったところで当該書込みトランジスタ４３がオン／オフ動作を行う。そのため、移動度補正の補正時間ｔを映像信号の信号電圧Ｖｓｉｇに反比例するように設定することができる。
【０１４７】
このことについて図１９の波形図を用いてより具体的に説明する。書込みトランジスタ４３は、白レベルに対応した信号電圧Ｖｓｉｇ（白）のときは、ゲート−ソース間電圧がＶｓｉｇ（白）＋Ｖｔｈになったところでオン／オフ動作を行うために移動度補正の補正時間ｔ（白）が一番短く設定される。また、書込みトランジスタ４３は、グレーレベルに対応した信号電圧Ｖｓｉｇ（グレー）のときは、ゲート−ソース間電圧がＶｓｉｇ（グレー）＋Ｖｔｈになったところでオン／オフ動作を行うために補正時間ｔ（グレー）が補正時間ｔ（白）よりも長く設定される。
【０１４８】
なお、書込みパルスＷＳの立ち上がり波形に限らず、書込みパルスＷＳの立ち下がり波形を信号電圧Ｖｓｉｇに対して反比例するような波形にすることによっても、移動度補正の補正時間ｔを映像信号の信号電圧Ｖｓｉｇに反比例するように設定することができる。
【０１４９】
このように、移動度補正の補正時間ｔを映像信号の信号電圧Ｖｓｉｇに反比例するように設定することで、補正時間ｔを映像信号の信号電圧Ｖｓｉｇに対応して設定できる。その結果、黒レベルから白レベルまで信号電圧Ｖｓｉｇの全レベル範囲（全階調）に亘って駆動トランジスタ４２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性、即ち移動度μの画素ごとのばらつきをより確実に打ち消す（補正する）ことができる。
【０１５０】
（書込み走査回路）
次に、映像信号の信号電圧Ｖｓｉｇに対して反比例するような立ち上がり波形を持つ書込みパルスＷＳを発生する書込み走査回路６０の具体的な構成について説明する。
【０１５１】
先述したように、書込みトランジスタ４３のゲート電極に印加される書込みパルスＷＳ（ＷＳ１〜ＷＳｍ）は書込み走査回路６０から出力される。この書込み走査回路６０は、例えば図２０に示すにように、シフトレジスタ６１、論理回路６２、レベルシフト回路６３および出力回路６４によって構成されている。
【０１５２】
上記構成の書込み走査回路６０において、レベルシフト回路６３は、論理回路６２から出力される論理レベル（第１振幅）のパルス信号を、書込みトランジスタ４３の駆動に必要な、論理レベルよりも大きなレベル（第２振幅）のパルス信号にレベルシフトする。そして、レベルシフト回路６３でレベルシフトされたパルス信号は、複数段のバッファからなる出力回路６４を経て書込みパルスＷＳ（ＷＳ１〜ＷＳｍ）として画素アレイ部５０に供給される。
【０１５３】
このレベルシフト回路６３として、先述した実施形態（または、その変形例）に係るインバータ型レベルシフト回路を用いることができる。具体的には、先述した実施形態に係るレベルシフト回路１０において、ｎチャネルトランジスタ１１２としてサンドイッチゲート構造のトランジスタを用いることで、そのバックゲート電圧の電圧値によって出力パルス信号ｏｕｔの立ち上がりトランジェントを制御する。
【０１５４】
これにより、信号電圧Ｖｓｉｇに対して反比例するような立ち上がり波形の書込みパルスＷＳを生成することができる。そして、バックゲート電圧の電圧値を最適値に設定することにより、移動度補正の補正時間ｔとして最適値を設定可能な立ち上がり波形の書込みパルスＷＳを得ることができる。
【０１５５】
上述したように、レベルシフト回路６３を有する有機ＥＬ表示装置において、当該レベルシフト回路６３として、先述した実施形態に係るインバータ型レベルシフト回路を用いることで、次のような作用効果を得ることができる。すなわち、インバータ型のレベルシフト回路であることで、貫通電流を抑えることができるために、表示装置の低消費電力化を図ることができる。しかも、有機ＥＬ素子２１の駆動に例えば０−１２Ｖ程度の大振幅のパルス信号を必要とする表示装置であっても、外部から与えられる論理レベルの振幅のパルス信号を、表示素子の駆動に必要な大振幅のパルス信号に低消費電力にて確実にレベル変換できる。
【０１５６】
また、先述した実施形態に係るインバータ型レベルシフト回路は、従来例に係るカレントミラー型レベルシフト回路に比べて、トランジスタの素子数が少なくて済む。したがって、表示装置の周辺駆動部のレイアウト面積を小さくできるとともに、トランジスタ特性のばらつきに起因する出力の応答ばらつきを小さく抑えることができる。
【０１５７】
さらに、ｎチャネルトランジスタ１１２としてサンドイッチゲート構造のトランジスタを用いる場合には、バックゲート電圧の制御によってレベルシフト後の信号ｏｕｔの特に立ち上がりトランジェントを制御できる。したがって、移動度補正の補正時間ｔとして最適値を設定可能な立ち上がり波形（または、立ち下がり波形）持つ書込みパルスＷＳを生成できるために、移動度μの画素ごとのばらつきをより確実に補正することができる。
【０１５８】
なお、ここでは、本発明によるレベルシフト回路を、有機ＥＬ表示装置の書込み走査回路内のレベルシフト回路として用いる場合を例に挙げて説明したが、この例に限られるものではない。すなわち、レベルシフトしたパルス信号のトランジェントの制御を必要とするレベルシフト回路を有する表示装置全般において、当該レベルシフト回路として本発明によるレベルシフト回路を用いることができる。
【０１５９】
＜４．適用例＞
以上説明した本発明によるレベルシフト回路を用いた表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０１６０】
本発明によるレベルシフト回路を用いた表示装置によれば、低消費電力化を図りつつ移動度μの画素ごとのばらつきをより確実に補正することができる。したがって、あらゆる分野の電子機器の表示装置として、本発明によるレベルシフト回路を用いた表示装置を搭載することで、当該電子機器の消費電力の低減および表示装置の表示品質の向上を図ることができる。
【０１６１】
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。このモジュール形状のものとしては、例えば、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、さらには、上記した遮光膜が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１６２】
以下に、本発明が適用される電子機器の具体例について説明する。一例として、図２１〜図２５に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話機等の携帯端末装置、ビデオカメラなどの表示装置に本発明を適用することが可能である。
【０１６３】
図２１は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含んでいる。そして、映像表示画面部１０１として本発明による表示装置を用いることにより、本適用例に係るテレビジョンセットが作製される。
【０１６４】
図２２は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含んでいる。そして、表示部１１２として本発明による表示装置を用いることにより、本適用例に係るデジタルカメラが作製される。
【０１６５】
図２３は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するときに操作されるキーボード１２２、画像を表示する表示部１２３等を含んでいる。そして、表示部１２３として本発明による表示装置を用いることにより、本適用例に係るノート型パーソナルコンピュータが作製される。
【０１６６】
図２４は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含んでいる。そして、表示部１３４として本発明による表示装置を用いることにより、本適用例に係るビデオカメラが作製される。
【０１６７】
図２５は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【０１６８】
本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【符号の説明】
【０１６９】
１０，１０Ａ…インバータ型レベルシフト回路、１１，１２…ＣＭＯＳインバータ回路、１３…パス遮断回路、３０…有機ＥＬ表示装置、４０…画素、４１…有機ＥＬ素子、４２…駆動トランジスタ、４３…書込みトランジスタ、４４…保持容量、５０…画素アレイ部、５１（５１−１〜５１−ｍ）…走査線、５２（５２−１〜５２−ｍ）…電源供給線、５３（５３−１〜５３−ｎ）…信号線、５４…共通電源供給線、６０…書込み走査回路、６１…シフトレジスタ、６２…論理回路、６３…レベルシフト回路、６４…出力回路、７０…電源供給走査回路、８０…信号出力回路、９０…表示パネル
【図１】
2010268170.tif 000010
【図２】
2010268170.tif 000011
【図３】
2010268170.tif 000012
【図４】
2010268170.tif 000013
【図５】
2010268170.tif 000014
【図６】
2010268170.tif 000015
【図７】
2010268170.tif 000016
【図８】
2010268170.tif 000017
【図９】
2010268170.tif 000018
【図１０】
2010268170.tif 000019
【図１１】
2010268170.tif 000020
【図１２】
2010268170.tif 000021
【図１３】
2010268170.tif 000022
【図１４】
2010268170.tif 000023
【図１５】
2010268170.tif 000024
【図１６】
2010268170.tif 000025
【図１７】
2010268170.tif 000026
【図１８】
2010268170.tif 000027
【図１９】
2010268170.tif 000028
【図２０】
2010268170.tif 000029
【図２１】
2010268170.tif 000030
【図２２】
2010268170.tif 000031
【図２３】
2010268170.tif 000032
【図２４】
2010268170.tif 000033
【図２５】
2010268170.tif 000034
【図２６】
2010268170.tif 000035
【図２７】
2010268170.tif 000036