(57)【要約】【課題】所定の拡散符号で直接スペクトラム拡散変調された受信拡散信号を同期捕捉する同期捕捉回路における同期捕捉の高速化。【解決手段】ある符号周期（周期２）において受信ＰＮ信号と基準ＰＮ符号系列との同期ずれが検出されると、その次の符号周期（周期３）において、前符号周期（周期２）で発生した同期ずれのチップ数が検出される。次いで、その次の符号周期（周期４）において、前符号周期（周期３）において検出されたチップ数だけ、基準ＰＮ符号系列の位相がシフトされる。これにより、その次の周期（周期５）においては同期捕捉がなされた状態となる。【選択図】図４
2010272945.tif 000002
【特許請求の範囲】
【請求項１】
所定の拡散符号で直接スペクトラム拡散変調された受信拡散信号を同期捕捉する同期捕捉回路であって、
前記拡散符号と同じ符号による基準拡散符号系列を生成する基準拡散符号系列生成手段と、
前記受信拡散信号と前記基準拡散符号系列との相関演算を行って、前記基準拡散符号系列により前記受信拡散信号を同期捕捉しているか否かを判定する同期捕捉判定手段と、
前記同期捕捉判定手段により「非同期」と判定されたときに、前記受信拡散信号と前記基準拡散符号系列との符号配列のずれチップ数をオフセットチップ数として検出する検出手段と、
前記検出手段により検出されたオフセットチップ数だけ、前記基準拡散符号系列生成手段による前記基準拡散符号系列の生成位相をシフトさせるシフト手段と、
を備える同期捕捉回路。
【請求項２】
前記同期捕捉判定手段は、前記受信拡散信号と前記基準拡散符号系列とを、１チップごとに順次相関演算して前記拡散符号の符号周期単位で当該符号周期における同期捕捉の是非を判定し、
前記検出手段は、前記同期捕捉判定手段により「非同期」と判定された符号周期の次の符号周期において前記オフセットチップ数を検出する、
請求項１に記載の同期捕捉回路。
【請求項３】
前記検出手段は、
１符号周期分の前記基準拡散符号系列を保持するための基準用シフトレジスタと、
１符号周期分の前記受信拡散信号を保持するための受信用シフトレジスタと、
前記基準用シフトレジスタと前記受信用シフトレジスタとの各ビット値の一致／不一致を判定する一致判定手段と、
前記同期判定手段により「同期」と判定されているときには、前記基準用レジスタに前記基準拡散符号系列の取り込みを行わせるとともに、前記受信用レジスタに前記受信拡散信号の取り込みを行わせ、前記同期判定手段により「非同期」と判定されているときには、前記基準用レジスタ及び前記受信用レジスタそれぞれに取り込みを停止させ、前記一致判定手段による判定結果が「全ビット一致或いは不一致」となるまで、前記基準用シフトレジスタを１ビットずつ巡回シフトさせるレジスタ制御手段と、
前記基準用シフトレジスタが前記巡回シフトしたビット数を計数する計数手段と、
を有し、
前記一致判定手段により「全ビット一致或いは不一致」となったときの前記計数手段の計数値を前記オフセットチップ数として検出する、
請求項１又は２に記載の同期捕捉回路。
【請求項４】
前記シフト手段は、前記基準拡散符号系列生成手段による前記基準拡散符号系列の生成を前記オフセットチップ数分一時停止させることで生成位相をシフトさせる、
請求項１〜３の何れか一項に記載の同期捕捉回路。
【請求項５】
前記拡散符号より高周波数の内部クロックをカウンタで計数して前記拡散符号のチップレートに合った動作基準クロックを生成するクロック生成手段と、
前記受信拡散信号の立ち下がり又は立ち上がりを検出する検出手段と、
前記検出手段による検出がなされたときに前記カウンタをリセットすることで、前記動作基準クロックを前記受信拡散信号のチップクロックに同期させるクロック同期制御手段と、
を更に備え、
前記基準拡散符号系列生成手段は、前記動作基準クロックに同期して前記基準拡散符号系列を生成する、
請求項１〜４の何れか一項に記載の同期捕捉回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の拡散符号で直接スペクトラム拡散変調された受信拡散信号を同期捕捉する同期捕捉回路に関する。
【背景技術】
【０００２】
スペクトラム拡散通信方式は、送信したいデータを所定の拡散符号を用いて本来の帯域幅より広い帯域幅に拡散させて伝送する方式であり、拡散符号としては、位相差ゼロのときに自己相関が大きく且つ位相差ゼロ以外では相関値が充分小さい符号系列、例えばＰＮ符号系列やゴールド符号系列などが用いられる。受信側では、受信信号を、送信側でのスペクトラム拡散に用いた拡散符号と同じ符号（基準拡散符号）で逆拡散して送信データを復調するが、このとき、受信信号の拡散符号と基準拡散符号との位相を一致させるとともに、符号配列の開始位置を一致させる同期捕捉を行う必要がある。
【０００３】
従来の符号同期捕捉としては、例えば特許文献１に開示されているように、受信信号と基準拡散信号とを乗算して算出した相関値を拡散符号系列の１周期に亘って積算し、積算値を所定の閾値と比較することで同期・非同期を判定する。そして、非同期であれば、基準拡散信号をシフトして、再度、相関演算及び同期判定を行う。この動作を、同期と判定されるまで繰り返す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２８１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の符号同期捕捉では、同期捕捉完了までに要する時間が長くなるという問題がある。すなわち、受信側では、基準拡散符号を少しずつシフトしながら、受信信号との相関演算及び同期判定を繰り返す。また、基準拡散符号のシフト量は１チップよりも小さく定められる。この結果、拡散符号の符号長が長いほど、同期捕捉完了までに要する時間が長くなる。一方、スペクトラム拡散通信方式では、拡散符号の符号長が長いほど外部雑音に強くなるため、ある程度の符号長を確保する必要がある。本発明は、上記事情に鑑みてなされたものであり、同期捕捉の高速化を図ることを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するための第１の形態は、
所定の拡散符号で直接スペクトラム拡散変調された受信拡散信号を同期捕捉する同期捕捉回路（例えば、図１，図２の逆拡散部２０）であって、
前記拡散符号と同じ符号による基準拡散符号系列を生成する基準拡散符号系列生成手段（例えば、図２の基準ＰＮ符号系列発生部２０２）と、
前記受信拡散信号と前記基準拡散符号系列との相関演算を行って、前記基準拡散符号系列により前記受信拡散信号を同期捕捉しているか否かを判定する同期捕捉判定手段（例えば、図２の同期判定部２０５）と、
前記同期捕捉判定手段により「非同期」と判定されたときに、前記受信拡散信号と前記基準拡散符号系列との符号配列のずれチップ数をオフセットチップ数として検出する検出手段（例えば、図２のシフト数カウンタ２１４）と、
前記検出手段により検出されたオフセットチップ数だけ、前記基準拡散符号系列生成手段による前記基準拡散符号系列の生成位相をシフトさせるシフト手段（例えば、図２のマスク制御部２０１）と、
を備える同期捕捉回路である。
【０００７】
この第１の形態によれば、基準拡散符号系列により受信拡散信号を同期捕捉していない「非同期」と判定されたときに、受信拡散信号と基準拡散信号との符号配列のずれチップ数がオフセットチップ数として検出され、検出されたオフセットチップ数だけ基準拡散符号系列の生成位相がシフトされる。つまり、従来のように、基準拡散符号系列の位相を少しずつシフトしながら、相関演算を行って同期捕捉されているかの判断を繰り返す必要がない。このため、速やかな同期捕捉が実現される。
【０００８】
第２の形態として、第１の形態の同期捕捉回路であって、
前記同期捕捉判定手段は、前記受信拡散信号と前記基準拡散符号系列とを、１チップごとに順次相関演算して前記拡散符号の符号周期単位で当該符号周期における同期捕捉の是非を判定し、
前記検出手段は、前記同期捕捉判定手段により「非同期」と判定された符号周期の次の符号周期において前記オフセットチップ数を検出する、
同期捕捉回路を構成しても良い。
【０００９】
この第２の形態によれば、拡散符号の符号周期単位で当該符号周期における同期捕捉の是非が判定され、「非同期」と判定された符号周期の次の符号周期においてオフセットチップ数が検出される。これにより、オフセットチップ数が検出された符号周期の次の符号周期において、この検出されたオフセットチップ数だけ基準拡散符号系列の生成位相のシフトを行うことができる。その結果、「非同期」と判定されてから３符号周期目において、同期捕捉がなされた状態となり得る。
【００１０】
第３の形態として、第１又は第２の形態の同期捕捉回路であって、
前記検出手段は、
１符号周期分の前記基準拡散符号系列を保持するための基準用シフトレジスタ（例えば、図２の基準用シフトレジスタ２１１）と、
１符号周期分の前記受信拡散信号を保持するための受信用シフトレジスタ（例えば、図２の受信用シフトレジスタ２１２）と、
前記基準用シフトレジスタと前記受信用シフトレジスタとの各ビット値の一致／不一致を判定する一致判定手段（例えば、図２の一致判定部２１３）と、
前記同期判定手段により「同期」と判定されているときには、前記基準用レジスタに前記基準拡散符号系列の取り込みを行わせるとともに、前記受信用レジスタに前記受信拡散信号の取り込みを行わせ、前記同期判定手段により「非同期」と判定されているときには、前記基準用レジスタ及び前記受信用レジスタそれぞれに取り込みを停止させ、前記一致判定手段による判定結果が「全ビット一致或いは不一致」となるまで、前記基準用シフトレジスタを１ビットずつ巡回シフトさせるレジスタ制御手段（例えば、図２のＡＮＤゲート２２１，２２２，２２４，２２５、ＯＲゲート２２３，２２６）と、
前記基準用シフトレジスタが前記巡回シフトしたビット数を計数する計数手段（例えば、図２のシフト数カウンタ２１４）と、
を有し、
前記一致判定手段により「全ビット一致或いは不一致」となったときの前記計数手段の計数値を前記オフセットチップ数として検出する、
同期捕捉回路を構成しても良い。
【００１１】
この第３の形態によれば、オフセットチップ数の検出が、具体的には次のように行われる。すなわち、同期捕捉の判定結果が「同期」と判定されているときには、基準用レジスタに基準拡散符号系列が取り込まれるとともに、受信用レジスタに受信拡散信号が取り込まれる。そして、同期捕捉の判定結果が「非同期」と判定されているときには、基準用レジスタ及び受信用レジスタそれぞれの取り込みが停止され、各レジスタの各ビット値の一致／不一致の判定結果が「全ビット一致或いは不一致」となるまで、基準用レジスタが１ビットずつ巡回シフトされる。このとき、基準用シフトレジスタが巡回シフトしたビット数が計数されており、「全ビット一致或いは不一致」となったときの計数値がオフセットチップ数として検出される。
【００１２】
第４の形態として、第１〜第３の何れかの形態の同期捕捉回路であって、
前記シフト手段は、前記基準拡散符号系列生成手段による前記基準拡散符号系列の生成を前記オフセットチップ数分一時停止させることで生成位相をシフトさせる、
同期捕捉回路を構成しても良い。
【００１３】
この第４の形態によれば、基準拡散符号系列の生成をオフセットチップ数分一時停止させることで、基準拡散符号系列の生成位相がシフトされる。
【００１４】
第５の形態として、第１〜第４の何れかの形態の同期捕捉回路であって、
前記拡散符号より高周波数の内部クロックをカウンタで計数して前記拡散符号のチップレートに合った動作基準クロックを生成するクロック生成手段（例えば、図１，図３のＰＮクロックジェネレータ１００）と、
前記受信拡散信号の立ち下がり又は立ち上がりを検出する検出手段（例えば、図３の同期微分回路１１０）と、
前記検出手段による検出がなされたときに前記カウンタをリセットすることで、前記動作基準クロックを前記受信拡散信号のチップクロックに同期させるクロック同期制御手段（例えば、図３のＤ−ＦＦ１２４）と、
を更に備え、
前記基準拡散符号系列生成手段は、前記動作基準クロックに同期して前記基準拡散符号系列を生成する、
同期捕捉回路を構成しても良い。
【００１５】
この第５の形態によれば、拡散符号より高周波の内部クロックをカウンタで計数して拡散符号のチップレートに合った動作基準クロックが生成されるが、受信拡散信号の立ち上がり又は立ち下がりが検出されたときにこのカウンタをリセットすることで、受信拡散信号のチップクロックに同期した動作基準クロックが生成される。そして、この動作基準クロックに同期した基準拡散符号系列が生成される。
【図面の簡単な説明】
【００１６】
【図１】受信機の構成図。
【図２】逆拡散部の内部構成図。
【図３】ＰＮクロックジェネレータの内部構成図。
【図４】逆拡散部の動作を説明するタイムチャート。
【図５】ＰＮクロックジェネレータの動作を説明するタイムチャート。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態を説明する。
【００１８】
［構成］
図１は、本実施形態における受信機１の内部構成を示すブロック図である。この受信機１は、直接スペクトラム拡散方式による無線通信で用いられる受信機であり、受信される信号は、所定の送信データ（ベースバンド信号）を拡散符号の一種であるＰＮ（Pseudorandom Noise）符号系列で直接スペクトラム拡散変調し、更にＢＰＳＫ（Binary Phase Shift Keying）変調して所定の搬送波に重畳させた信号（ＲＦ（Radio Frequency）信号）である。
【００１９】
図１に示すように、受信機１は、受信アンテナ１１と、ＲＦ−ＢＰＦ（Band Pass Filter）１２と、ＲＦ復調部１３と、ＩＦ−ＢＰＦ１４と、ＩＦ復調部１５と、ＢＰＦ１６と、逆拡散部（拡散符号同期捕捉回路）２０とを備えて構成される。
【００２０】
受信アンテナ１１は、送信機から送出されたＲＦ信号を受信する。ＲＦ−ＢＰＦ１２は、受信アンテナ１１で受信されたＲＦ信号に対して所定の周波数帯域成分を通過させ、帯域外の周波数成分を遮断する。ＲＦ復調部１３は、乗算器（ミキサ）からなり、ＲＦ−ＢＰＦ１２から出力されたＲＦ信号と所定の搬送波信号とを乗算（合成）して、該ＲＦ信号を中間周波数の信号（ＩＦ（Intermediate Frequency）信号）にダウンコンバートする。
【００２１】
ＩＦ−ＢＰＦ１４は、ＲＦ復調部１３によりＲＦ復調された信号に対して所定の周波数帯域成分を通過させ、帯域外の周波数成分を遮断する。ＩＦ復調部１５は、乗算器（ミキサ）からなり、ＩＦ−ＢＰＦ１４から出力されたＩＦ信号に、所定の搬送波信号を乗算（合成）して、該ＩＦ信号をＢＰＳＫ復調する。ＢＰＦ１６は、ＩＦ復調部１５からの信号、ＩＦ復調された信号に対して所定の周波数成分を通過させ、帯域外の周波数成分を遮断する。
【００２２】
逆拡散部２０は、ＢＰＦ１６から出力された信号（受信ＰＮ信号）に対して基準ＰＮ符号系列を用いた逆拡散を行って、送信データであるベースバンド信号を復調する。また、逆拡散部２０は、基準ＰＮ符号系列の位相及び符号配列を、受信信号のＰＮ符号と同期させる「同期捕捉」を行う。
【００２３】
図２は、逆拡散部２０の内部構成図である。図２に示すように、逆拡散部２０は、ＰＮクロックジェネレータ１００と、マスク制御部２０１と、基準ＰＮ符号系列発生部２０２と、乗算器２０３と、積分器２０４と、同期判定部２０５と、基準用シフトレジスタ２１１と、受信用シフトレジスタ２１２と、一致判定部２１３と、シフト数カウンタ２１４とを有する。
【００２４】
ＰＮクロックジェネレータ１００は、内部基準クロックをもとに、受信ＰＮ信号に同期させたＰＮ符号クロック（動作基準クロック）を生成する。また、受信ＰＮ信号をＰＮ符号クロック信号に同期させた同期受信ＰＮ信号を生成する。内部基準クロックは、該受信機１内部で生成されたクロックであり、受信ＰＮ信号の１０倍以上の周波数を持つ。
【００２５】
マスク制御部２０１は、ＰＮクロックジェネレータ１００により生成されたＰＮ符号クロックに対して、シフト数カウンタ２１４によるカウンタ値の数（信号不図示）だけパルスをマスクする（出力させない）マスク制御を行う。詳細には、基準ＰＮ符号系列発生部２０２により生成される基準ＰＮ符号系列を監視し（信号不図示）、所定の開始符号（後述の図４では「７」）が発生すると、シフト数カウンタ２１４のカウンタ値の数だけ、ＰＮ符号クロックのパルスをマスクする。
【００２６】
基準ＰＮ符号系列発生部２０２は、マスク制御部２０１を介して入力されるＰＮ符号クロックに同期した、同期捕捉用の基準ＰＮ符号系列を生成する。ここで生成される基準ＰＮ符号系列は、受信信号を拡散変調したときに用いたＰＮ符号系列と同じものである。
【００２７】
乗算器２０３は、ＰＮクロックジェネレータ１００からの同期受信ＰＮ信号と、基準ＰＮ符号系列発生部２０２によって発生された基準ＰＮ符号系列とを乗算（合成）して相関値を算出する。この同期受信ＰＮ信号と基準ＰＮ符号系列との乗算は、ＰＮ符号クロックのパルスの立ち下がりタイミングで行う。積分器２０４は、乗算器２０３によって算出された相関値を、基準ＰＮ符号系列の１符号周期に亘って積算する。
【００２８】
同期判定部２０５は、積分器２０４によって算出された積算値と所定の相関閾値Ｓとを比較して、受信ＰＮ信号と基準ＰＮ符号系列とが同期しているか否かを判定する。そして、同期判定結果として、同期しているならば「１（同期）」を出力し、同期していないならば「０（非同期）」を出力する。また、同期判定部２０５は、受信ＰＮ信号と基準ＰＮ符号系列とが同期しているならば、積分器２０４による積算値の正負に基づき、受信ＰＮ信号に含まれる送信データを復調する。
【００２９】
基準用シフトレジスタ２１１は、拡散符号のデータ長Ｎに等しいＮビットシフトレジスタ（Ｑ１〜Ｑｎ）である。基準用シフトレジスタ２１１のデータ端子Ｄには、ＯＲゲート２２６の出力信号が入力される。このＯＲゲート２２６には、ＡＮＤゲート２２４，２２５それぞれの出力信号が入力される。ＡＮＤゲート２２４には、基準ＰＮ符号系列発生部２０２からのＰＮ符号クロックと、一致判定部２１３からの「一致判定結果（１／０）」とが入力される。また、ＡＮＤゲート２２５には、該基準用シフトレジスタ２１１の最下位ビットＱｎの値と、一致判定部２１３による「一致判定結果（１／０）」の反転信号とが入力される。すなわち、データ端子Ｄには、一致判定部２１３による「一致判定結果」が「１（一致）」のときには、ＡＮＤゲート２２４及びＯＲゲート２２６を介してＰＮ符号系列が入力され、「０（不一致）」のときには、ＡＮＤゲート２２５及びＯＲゲート２２６を介して該基準用シフトレジスタ２１１の最下位ビットＱｎの値が入力される。
【００３０】
また、クロック端子ＣＬには、ＯＲゲート２２３の出力信号が入力される。このＯＲゲート２２３には、ＡＮＤゲート２２１，２２２それぞれの出力信号が入力される。ＡＮＤゲート２２１には、同期判定部２０５による「同期判定結果」と、ＰＮクロックジェネレータ１００からのＰＮ符号クロックとが入力される。また、ＡＮＤゲート２２２には、同期判定部２０５による「同期判定結果」の反転信号と、一致判定部２１３による「一致判定結果」の反転信号と、ＰＮクロックジェネレータ１００からのＰＮ符号クロックとが入力される。すなわち、クロック端子ＣＬには、同期判定部２０５による同期判定結果が「１（同期）」のときには、ＡＮＤゲート２２１及びＯＲゲート２２３を介して、ＰＮ符号クロックが入力され、同期判定結果が「０（非同期）」、且つ、一致判定部２１３による一致判定結果が「０（不一致）」のときには、ＡＮＤゲート２２２及びＯＲゲート２２３を介してＰＮ符号クロックが入力され、同期判定結果が「０（非同期）」且つ一致判定結果が「１（一致）」のときには入力されない。
【００３１】
従って、基準用シフトレジスタ２１１は、同期判定部２０５による同期判定結果が「１（同期）」のときには、ＰＮ符号クロックに同期した基準ＰＮ符号系列の取り込みを行う。また、同期判定結果が「０（非同期）」、且つ、一致判定結果が「０（不一致）」のときには、ＰＮ符号クロックに同期した該基準用シフトレジスタ２１１の最下位ビットＱｎの値の取り込み、すなわち巡回シフトを行う。また、同期判定結果が「０（非同期）」且つ一致判定結果が「１（一致）」のときには、ＰＮ符号クロックが入力されないので、基準ＰＮ符号系列の取り込みも巡回シフトも行わず、直前の値を保持し続ける。
【００３２】
受信用シフトレジスタ２１２は、ＰＮ符号系列のデータ長Ｎに等しいＮビットシフトレジスタ（Ｑ１〜Ｑｎ）である。受信用シフトレジスタ２１２のデータ端子Ｄには、ＰＮクロックジェネレータ１００からの同期受信ＰＮ信号が入力される。
【００３３】
また、クロック端子ＣＬには、ＡＮＤゲート２２１の出力信号が入力される。このＡＮＤゲート２２１には、同期判定部２０５による「同期判定結果」と、ＰＮクロックジェネレータ１００からのＰＮ符号クロックとが入力される。すなわち、クロック端子ＣＬには、同期判定部２０５による同期判定結果が「１（同期）」のときにＰＮ符号クロックが入力され、「０（非同期）」のときは入力されない。
【００３４】
つまり、受信用シフトレジスタ２１２は、同期判定部２０５による同期判定結果が「１（同期）」のときには、ＰＮ符号クロックに同期して同期受信ＰＮ信号を順次取り込み、同期判定結果が「０（非同期）」となると、同期受信ＰＮ信号の取り込みを中断し、そのときの値を保持する。
【００３５】
一致判定部２１３は、基準用シフトレジスタ２１１と受信用シフトレジスタ２１２との各出力ビットＱ１〜Ｑｎの一致を判定する。そして、一致判定結果として、（１）全ての出力ビットＱが一致する、或いは、（２）全ての出力ビットＱが一致しない場合には「１（一致）」を出力し、それ以外の場合には「０（不一致）」を出力する。
【００３６】
シフト数カウンタ２１４は、基準用シフトレジスタ２１１における巡回ビット数（巡回シフト数）をカウントする。シフト数カウンタ２１４のクロック端子ＣＬには、ＡＮＤゲート２２２の出力信号が入力される。このＡＮＤゲート２２２には、ＰＮクロックジェネレータ１００により生成されてマスク制御部２０１を介在させたＰＮ符号クロックと、同期判定部２０５による「同期判定結果（１／０）」の反転信号と、一致判定部２１３による「一致判定結果（１／０）」の反転信号とが入力される。すなわち、クロック端子ＣＬには、同期判定結果が「０（非同期）」且つ一致判定結果が「０（不一致）」ときにＰＮ符号クロックが入力される。また、リセット端子Ｒには、同期判定部２０５による「同期判定結果」が入力される。
【００３７】
つまり、シフト数カウンタ２１４は、同期判定結果が「０（非同期）」且つ一致判定結果が「０（不一致）」のときに、入力されるＰＮ符号クロックのパルスをカウントし、それ以外のときにはカウント動作を行わない。そして、このカウント値は、同期判定部２０５の同期判定結果によってリセットされる。
【００３８】
図３は、ＰＮクロックジェネレータ１００の内部構成図である。図３によれば、ＰＮクロックジェネレータ１００は、同期微分回路１１０と、Ｎ進カウンタ１２１と、Ｎ進デコーダ１２２と、Ｄ−ＦＦ（Delay Flip-Flop）１２３，１２４と、ＡＮＤゲート１３１，１３２，１３３と、ＯＲゲート１３４とを有して構成される。
【００３９】
同期微分回路１１０は、Ｄ−ＦＦ１１１，１１２と、ＥＸ−ＯＲ（Exclusive-OR）ゲート１１３とを有し、受信ＰＮ信号の変化（立ち上がり／立ち下がり）を検出する。
【００４０】
すなわち、Ｄ−ＦＦ１１１のデータ端子Ｄには受信ＰＮ信号が入力され、クロック端子ＣＬには内部基準クロックが入力される。そして、Ｄ−ＦＦ１１１からの出力信号Ｑが、受信ＰＮ信号を内部基準クロックに同期した同期受信ＰＮ信号となる。
【００４１】
Ｄ−ＦＦ１１２のデータ端子Ｄには前段のＤ−ＦＦ１１１の出力信号（同期受信ＰＮ信号）が入力され、クロック端子ＣＬには内部基準クロックが入力される。そして、Ｄ−ＦＦ１１２の出力端子Ｑからは、同期受信ＰＮ信号を内部基準クロックの１パルス分だけ遅らせた信号が出力される。
【００４２】
ＥＸ−ＯＲゲート１１３には、Ｄ−ＦＦ１１１，１１２それぞれの出力信号が入力される。このＥＸ−ＯＲゲート１１３の出力信号が、受信ＰＮ信号の同期微分信号となる。
【００４３】
Ｎ進カウンタ１２１は、内部基準クロックのパルスを計数するものであり、クロック端子ＣＬには、ＡＮＤゲート１３２の出力信号の反転信号が入力される。このＡＮＤゲート１３２には、内部基準クロックと、Ｎ進デコーダ１２２の出力信号の反転信号とが入力される。つまり、Ｎ進カウンタ１２１は、ＡＮＤゲート１３２を介して入力される内部基準クロックの立ち下がりに同期してカウントアップする。
【００４４】
また、Ｎ進カウンタ１２１のリセット端子Ｒには、ＯＲゲート１３４の出力信号が入力される。このＯＲゲート１３４には、ＡＮＤゲート１３１の出力信号と、ＡＮＤゲート１３３の出力信号とが入力される。ＡＮＤゲート１３１には、同期微分回路１１０の出力信号（ＥＸ−ＯＲゲート１１３の出力信号）と、内部基準クロックの反転信号とが入力される。つまり、ＡＮＤゲート１３１からの出力信号は、受信ＰＮ信号の同期微分信号を内部基準クロックに同期させた信号となる。また、ＡＮＤゲート１３３には、内部基準クロックの反転信号と、Ｄ−ＦＦ１２３の出力信号Ｑとが入力される。
【００４５】
Ｎ進デコーダ１２２は、受信ＰＮ信号の１／２の周期に設定され、Ｎ進カウンタ１２１のカウント値がこの設定値に達したことを検出する。
【００４６】
Ｄ−ＦＦ１２３は、データ端子ＤにはＮ進デコーダ１２２の出力信号が入力され、クロック端子ＣＬには内部基準クロックが入力される。そして、出力信号Ｑとして、Ｎ進デコーダ１２２の出力信号を内部基準クロックの立ち上がりに同期させた信号を出力する。
【００４７】
Ｄ−ＦＦ１２４は、データ端子Ｄに該Ｄ−ＦＦ１２４の反転出力信号Ｑが入力され、クロック端子ＣＬにＡＮＤゲート１３３の出力信号が入力される。このＡＮＤゲート１３３には、内部基準クロックの反転信号と、Ｄ−ＦＦ１２３の出力信号とが入力される。つまり、クロック端子ＣＬには、Ｄ−ＦＦ１２３及びＡＮＤゲート１３３を介してＮ進デコーダ１２２の出力信号が入力されており、従って、Ｎ進カウンタ１２１のカウンタ値が設定値に達したことが検出されると、出力信号Ｑが反転される。
【００４８】
また、Ｄ−ＦＦ１２４のリセット端子Ｒには、ＡＮＤゲート１３１の出力信号が入力される。つまり、Ｄ−ＦＦ１２４のリセット端子Ｒには、ＡＮＤゲート１３１を介して受信ＰＮ信号の同期微分信号が入力されており、従って、受信ＰＮ信号の変化が検出されると、出力信号Ｑがリセットされる。このＤ−ＦＦ１２４の出力信号Ｑが、受信ＰＮ信号に同期したＰＮ符号クロックとなる。
【００４９】
［タイムチャート］
（Ａ）逆拡散部２０
図４は、逆拡散部２０の動作を説明するタイムチャートである。図４では、ＰＮ符号系列の符号長を「７」とし、符号「７」を符号周期の開始符号とした場合を示している。また、横方向を時刻とし、上から順に、受信された変調信号、ＰＮクロックジェネレータ１００による同期受信ＰＮ信号、基準ＰＮ符号系列発生部２０２により生成された基準ＰＮ符号系列、ＰＮクロックジェネレータ１００により生成されてマスク制御部２０１を介在させたＰＮ符号クロック、乗算器２０３による相関値、積分器２０４による積算値、同期判定部２０５による復調信号及び同期判定結果、シフト数カウンタ２１４のカウント値、受信用シフトレジスタ２１２のレジスタ値及び入力クロックＣＬ、基準用シフトレジスタ２１１のレジスタ値及び入力クロックＣＬ、一致判定部２１３による一致判定結果を示している。但し、受信ＰＮ信号と基準ＰＮ符号系列との同期が取れており、当初の同期判定結果は「１（同期）」、一致判定結果は「１（一致）」であるとする。
【００５０】
図４に示すように、先ず、一周期目では、受信ＰＮ信号と基準ＰＮ符号系列との同期がとれている。このとき、受信用シフトレジスタ２１２のクロック端子ＣＬには、ＡＮＤゲート２２１を介してＰＮ符号クロックが入力されている。つまり、受信用シフトレジスタ２１２には、ＰＮ符号クロックに同期して受信ＰＮ信号が１ビットずつ取り込まれる。
【００５１】
また、基準用シフトレジスタ２１１のデータ端子Ｄには、ＡＮＤゲート２２４及びＯＲゲート２２６を介して基準ＰＮ符号系列が入力されており、クロック端子ＣＬには、ＡＮＤゲート２２１及びＯＲゲート２２３を介してＰＮ符号クロックが入力されている。つまり、基準用シフトレジスタ２１１には、ＰＮ符号クロックに同期して基準ＰＮ符号系列が１ビットずつ取り込まれる。
【００５２】
そして、同期判定部２０５による同期判定結果は「１（同期）」であり、一致判定部２１３による一致判定信号は「１（一致）」となっている。また、同期判定結果が「１」であることから、シフト数カウンタ２１４はリセットされてそのカウント値は「０」となっている。
【００５３】
その次の周期（二周期目）においては、受信ＰＮ信号と基準ＰＮ符号系列との同期が取れていない。図４では、受信ＰＮ信号と基準ＰＮ符号系列とに「５」チップのずれが生じている。このとき、１周期目と同様に、ＰＮ符号クロックに同期して、受信用シフトレジスタ２１２には受信ＰＮ信号が１ビットずつ取り込まれるとともに、基準用シフトレジスタ２１１には基準符号系列が１ビットずつ取り込まれる。そして、この二周期目の終了時点で、同期判定部２０５による同期判定結果が「１（同期）」から「０（非同期）」に変化するとともに、一致判定部２１３による一致判定結果が「１（一致）」から「０（不一致）」に変化する。
【００５４】
続く三周期目において、生じた同期ずれのチップ数（オフセットチップ数）が検出される。すなわち、同期判定部２０５による同期判定結果が「１（同期）」から「０（非同期）」に変化したことから、ＡＮＤゲート２２１がＯＦＦとなり、受信用シフトレジスタ２１２へのＰＮ符号クロックの入力が停止され、受信用シフトレジスタ２１２における受信ＰＮ信号の取り込みが中断（停止）される。つまり、受信用シフトレジスタ２１２には、二周期目において取り込んだ受信ＰＮ信号が保持される。
【００５５】
また、一致判定部２１３による一致判定結果が「１（一致）」から「０（不一致）」に変化したことから、ＡＮＤゲート２２２がＯＮとなり、基準用シフトレジスタ２１１のクロック端子ＣＬには、ＡＮＤゲート２２２及びＯＲゲート２２３を介して、ＰＮ符号クロックが入力される。
【００５６】
また、一致判定結果が「１」から「０」に変化したことから、ＡＮＤゲート２２４がＯＦＦとなり、基準用シフトレジスタ２１１のデータ端子Ｄには、ＡＮＤゲート２２５及びＯＲゲート２２６を介して、該基準用レジスタの最下位ビットＱ７の値が入力されるようになる。つまり、基準用シフトレジスタ２１１が、ＰＮ符号クロックに同期した１ビットずつの巡回シフトを開始する。
【００５７】
また、ＡＮＤゲート２２２がＯＮとなったことから、シフト数カウンタ２１４のクロック端子ＣＬには、ＡＮＤゲート２２２を介してＰＮ符号クロックが入力されるようになる。つまり、シフト数カウンタ２１４が、ＰＮ符号クロックに同期したカウントアップを開始する。このカウント値は、基準用シフトレジスタ２１１の巡回シフトビット数に相当する。
【００５８】
そして、基準用シフトレジスタ２１１が「５」ビットだけ巡回シフトした時点で、受信用レジスタと基準用レジスタの全てのビットＱ１〜Ｑ７が一致し、一致判定部２１３による一致判定結果が「０（不一致）」から「１（一致）」に変化する。すると、ＡＮＤゲート２２２がＯＦＦとなり、シフト数カウンタ２１４のカウントアップが停止する。このときのカウント値は「５」であり、検出された同期ずれのチップ数（オフセットチップ数）である。また、ＡＮＤゲート２２２がＯＦＦとなることから、基準用シフトレジスタ２１１のクロック端子ＣＬへのＰＮ符号クロックの入力が停止され、基準用シフトレジスタ２１１の巡回シフトが停止する。
【００５９】
そして、その次の周期（四周期目）において、三周期において検出した同期ずれのチップ数（オフセットチップ数）だけ、基準ＰＮ符号系列がシフトされる。すなわち、マスク制御部２０１によって、基準ＰＮ符号系列の開始符号「７」が検出されると、ＰＮ符号クロックに対するマスク制御がなされる。つまり、ＰＮ符号クロックのパルスが、シフト数カウンタ２１４のカウント値「５」だけ、マスクされる。その結果、基準ＰＮ符号系列発生部２０２により生成されるＰＮ符号クロックの位相が、５チップ分遅れることになる。
【００６０】
これにより、その次の周期（五周期目）において、基準ＰＮ符号系列と受信ＰＮ信号との同期がとれた状態となる。すなわち、この周期（五周期目）が終了した時点で、同期判定結果が「０（非同期）」から「１（同期）」に変化する。
【００６１】
そして、その次の周期（六周期目）から、同期判定部２０５によって、送信データが復調される。また、受信用シフトレジスタ２１２及び基準用シフトレジスタ２１１それぞれへのＰＮ符号クロックの入力が再開され、受信用シフトレジスタ２１２への受信ＰＮ信号の取り込みが再開されるとともに、基準用シフトレジスタ２１１への基準ＰＮ符号系列の取り込みが開始される。また、同期判定結果が「１」に変化したことから、シフト数カウンタ２１４がリセットされてそのカウント値が「０」となる。
【００６２】
（Ｂ）ＰＮクロックジェネレータ１００
図５は、ＰＮクロックジェネレータ１００の動作を説明するタイムチャートである。図５では、内部基準クロックの周波数を受信ＰＮ信号の１ビットの周期の２０倍とし、Ｎ進デコーダ１２２の設定値を「９」とした場合を示している。また、横方向を時刻として、上から順に、内部基準クロック、受信ＰＮ信号、Ｄ−ＦＦ１１１の出力信号（すなわち、同期受信ＰＮ信号）、Ｄ−ＦＦ１１２の出力信号、ＥＸ−ＯＲゲート１１３の出力信号（すなわち、受信ＰＮ信号に対する同期微分信号）、ＡＮＤゲート１３１の出力信号、Ｎ進カウンタ１２１のカウンタ値、Ｎ進デコーダの出力信号、Ｄ−ＦＦ１２３の出力信号Ｑ、ＡＮＤゲート１３３の出力信号、Ｄ−ＦＦ１２４の出力信号Ｑ（すなわち、ＰＮ符号クロック）を示している。
【００６３】
図５に示すように、受信ＰＮ信号が立ち上がり変化（「０」から「１」への変化）をすると、その次の内部基準クロックの立ち上がりタイミングｔ１で、同期受信ＰＮ信号が立ち上がり変化をする。次いで、その次の基準クロックの立ち上がりタイミングｔ３で、Ｄ−ＦＦ１１２の出力信号が立ち上がり変化をする。
【００６４】
すると、ＥＸ−ＯＲゲート１１３から、同期微分信号として、同期受信ＰＮ信号の立ち上がりタイミングｔ１からＤ−ＦＦ１１２の出力信号の立ち上がりタイミングｔ３までのパルス（内部基準クロックの１周期分のパルス）が出力される。次いで、この同期微分信号のパルスがＡＮＤゲート１３１に入力されることで、ＡＮＤゲート１３１から、内部基準クロックの立ち下がりタイミングｔ２から立ち上がりタイミングｔ３までのパルス（内部基準クロックの半周期分のパルス）が出力される。
【００６５】
そして、このＡＮＤゲート１３１からの出力パルスが、Ｄ−ＦＦ１２４のリセット端子Ｒに入力され、このＤ−ＦＦ１２４の出力信号Ｑ（すなわち、ＰＮ符号クロック）が反転する。それとともに、このＡＮＤゲート１３１からの出力パルスが、ＯＲゲート１３４を介してＮ進カウンタ１２１のリセット端子Ｒに入力され、Ｎ進カウンタ１２１がリセットされてカウンタ値が「０」となる。
【００６６】
その後、Ｎ進カウンタ１２１は、内部基準クロックの立ち下がりに同期してカウントアップする。そして、Ｎ進カウンタ１２１のカウント値がＮ進デコーダ１２２の設定値「９」となると、Ｎ進デコーダ１２２からの出力信号が立ち上がり変化をする。
【００６７】
すると、その次の内部基準クロックの立ち上がりタイミングｔ４で、Ｄ−ＦＦ１２３の出力信号Ｑが立ち上がり変化をし、続いて、その次の内部基準クロックの立ち下がりタイミングｔ５で、ＡＮＤゲート１３３の出力信号が立ち上がり変化をする。そして、このＡＮＤゲート１３３の出力信号の立ち上がりタイミングｔ５で、Ｄ−ＦＦ１２４の出力信号Ｑ（すなわち、ＰＮ符号クロック）が反転する。また、Ｎ進デコーダ１２２の出力信号が立ち上がり変化をしたことで、Ｎ進カウンタのクロック端子ＣＬへの内部基準クロックの入力が停止され、Ｎ進カウンタ１２１はカウントアップを停止する。
【００６８】
そして、ＡＮＤゲート１３３からの出力信号の立ち上がタイミングｔ５で、Ｎ進カウンタ１２１がリセットされてカウント値が「０」となる。すると、Ｎ進デコーダ１２２の出力信号が立ち下がり変化をすることから、Ｎ進カウンタ１２１のクロック端子ＣＬへの内部基準クロックの入力が入力されるようになってカウントアップが再開される。
【００６９】
その後も、Ｎ進カウンタ１２１は内部基準クロックの立ち下がりに同期してカウントアップし、そのカウンタ値が「９」に達すると、Ｎ進デコーダ１２２による検出信号がＤ−ＦＦ１２３及びＡＮＤゲート１３３を介してＤ−ＦＦ１２４のクロック端子ＣＬに入力されることでＰＮ符号クロックが反転されるとともに、Ｎ進デコーダ１２２による検出信号が、Ｄ−ＦＦ１２３、ＡＮＤゲート１３３及びＯＲゲート１３４を介してＮ進カウンタ１２１のリセット端子Ｒに入力されることで、Ｎ進カウンタ１２１のカウンタ値がリセットされる。
【００７０】
また、受信ＰＮ信号が立ち上がり又は立ち下がり変化をすると、同期微分回路１１０による受信ＰＮ信号の同期微分信号がＡＮＤゲート１３１を介してＤ−ＦＦ１２４のリセット端子Ｒに入力されることでＰＮ符号クロックが反転されるとともに、同期微分信号がＡＮＤゲート１３１及びＯＲゲート１３４を介してＮ進カウンタのリセット端子Ｒに入力されることで、Ｎ進カウンタ１２１のカウンタ値がリセットされる。
【００７１】
このように、ＰＮクロックジェネレータ１００では、Ｎ進カウンタ１２１によって内部基準クロックをカウントし、カウント値が所定値に達するごとにＰＮ符号クロックを反転することで、ＰＮ符号の周期に合ったＰＮ符号クロックを生成しているともに、受信ＰＮ信号の変化によってＮ進カウンタ１２１のカウント値をリセットすることで、受信ＰＮ信号に同期させたＰＮ符号クロックを生成している。
【００７２】
［作用・効果］
このように、本実施形態によれば、ある符号周期（１周期目）において受信ＰＮ信号と基準ＰＮ符号系列との同期ずれが検出されると、その次の符号周期（２周期目）において、前符号周期（１周期目）で発生した同期ずれのチップ数が検出される。次いで、その次の符号周期（３周期目）において、前符号周期（２周期目）において検出されたチップ数だけ、基準ＰＮ符号系列の位相がシフトされる。これにより、その次の周期（４周期目）においては同期捕捉がなされた状態となる。つまり、従来のように、基準ＰＮ符号系列の位相を少しずつシフトしながら、相関演算を行って同期捕捉されているかの判断を繰り返す必要がなく、速やかな同期捕捉が実現される。
【００７３】
なお、本発明の適用可能な実施形態は上述の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。
【符号の説明】
【００７４】
１  受信機
１１  受信アンテナ、１３  ＲＦ復調部、１５  ＩＦ復調部
２０  逆拡散部
１００  ＰＮクロックジェネレータ
１１０  同期微分回路
１１１，１１２  Ｄ−ＦＦ、１１３  ＥＸ−ＯＲゲート
１２１  Ｎ進カウンタ、１２２  Ｎ進デコーダ
１２３，１２４  Ｄ−ＦＦ
１３１，１３２，１３３  ＡＮＤゲート、１３４  ＯＲゲート
２０１  マスク制御部、２０２  基準ＰＮ符号系列発生部
２０３  乗算器、２０４  積分器、２０５  同期判定部
２１１  基準用シフトレジスタ、２１２  受信用シフトレジスタ
２１３  一致判定部、２１４  シフト数カウンタ
２２１，２２２，２２４，２２５  ＡＮＤゲート、２２３，２２６  ＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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