(57)【要約】【課題】  差動増幅器のＤＣオフセット電圧を低減し、且つ出力インピーダンスの低下を抑制する。【解決手段】  差動増幅器５０には、入力電圧Ｖｉｎ＋が入力されるＮｃｈ  ＭＯＳトランジスタＮＭＴ１と、入力電圧Ｖｉｎ−が入力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１と差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ２とを有し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン側から出力電圧Ｖｏｕｔ＋を出力し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン側から出力電圧Ｖｏｕｔ−を出力する差動増幅部２と、出力電圧Ｖｏｕｔ＋及び出力電圧Ｖｏｕｔ−が入力され、電圧・電流変化した帰還電流Ｉｖｉｌ１及びＩｖｉｌ２を生成し、帰還電流Ｉｖｉｌ１をノードＮ２２、帰還電流Ｉｖｉｌ２をノードＮ２１にそれぞれ帰還入力するフィードバック部２とを備える。【選択図】  図１
2010233084.tif 000002
【特許請求の範囲】
【請求項１】
制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、制御電極に入力信号である＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、高電位側電源と前記第１のトランジスタの間に設けられ、縦続接続される第１及び第２の負荷と、前記高電位側電源と前記第２のトランジスタの間に設けられ、縦続接続される第３及び第４の負荷とを有し、前記第４の負荷と前記第２のトランジスタの間から＋側の出力電圧を出力し、前記第２の負荷と前記第１のトランジスタの間から−側の出力電圧を出力する差動増幅部と、
前記＋側及び−側の出力電圧が入力され、前記＋側及び−側の出力電圧を電圧・電流変化した第１及び第２の帰還電流を生成し、前記第１の帰還電流を前記第３の負荷と前記第４の負荷の間に帰還入力し、前記第２の帰還電流を前記第２の負荷と前記第１の負荷の間に帰還入力するフィードバック部と、
を具備することを特徴とする差動増幅器。
【請求項２】
前記負荷は、ゲートに電圧が入力されてオンするトランジスタ、オン状態を維持するトランジスタ、或いは抵抗であることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
ゲートに入力信号である＋側の入力電圧が入力される第１のトランジスタと、ゲートに入力信号である＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、一端が前記第１のトランジスタのドレインに接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が前記第２のトランジスタのドレインに接続される第２の抵抗と、ソースが高電位側電源に接続され、ゲートが前記第１の抵抗の他端に接続される第３のトランジスタと、ソースが前記第３のトランジスタのドレインに接続され、ゲートが前記第１の抵抗の他端に接続され、ドレインが前記第１のトランジスタのドレインに接続される第４のトランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の抵抗の他端に接続される第５のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の抵抗の他端に接続され、ドレインが前記第２のトランジスタのドレインに接続される第６のトランジスタとを有し、前記第２のトランジスタのドレイン側から＋側の出力電圧を出力し、前記第１のトランジスタのドレイン側から−側の出力電圧を出力する差動増幅部と、
前記＋側及び−側の出力電圧が入力され、前記＋側及び−側の出力電圧を電圧・電流変化した第１及び第２の帰還電流を生成し、前記第１の帰還電流を前記第６のトランジスタのドレイン側に帰還入力し、前記第２の帰還電流を前記第４のトランジスタのドレイン側に帰還入力するフィードバック部と、
を具備することを特徴とする差動増幅器。
【請求項４】
前記差動増幅部は、ゲートに前記＋側の入力電圧が入力され、ドレインが前記第２のトランジスタのドレインが接続される第７のトランジスタと、ゲートに前記−側の入力電圧が入力され、ドレインが前記第１のトランジスタのドレインが接続され、ソースが前記第７のトランジスタのソースに接続される第８のトランジスタと、ゲートに第１のバイアス電圧が入力され、ドレインが前記第１及び第２のトランジスタのソースに接続される第９のトランジスタと、ゲートに第２のバイアス電圧が入力され、ドレインが前記第７及び第８のトランジスタのソースに接続され、ソースが前記第９のトランジスタのソースに接続される第１０のトランジスタが具備され、前記第１及び第２のバイアス電圧を可変して利得を可変することを特徴とする請求項２又は３に記載の差動増幅器。
【請求項５】
前記差動増幅部は、一端が前記第１のトランジスタのソースに接続され、他端が前記第２のトランジスタのソースに接続される第３の抵抗を具備することを特徴とする請求項２又は３に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関する。
【背景技術】
【０００２】
民生用や通信用などの電子機器の入出力部には、入力信号を入力し、その信号を増幅して出力信号を出力するアンプやコンパレータなどの差動増幅器が多用される（例えば、特許文献１参照。）。近年、半導体素子の微細化の進展により、半導体集積回路の高速化が進行し、これに伴って差動増幅回路から構成されるアンプやコンパレータにおいても高速動作が要求されている。
【０００３】
ところが、高速動作を図るために差動増幅回路を構成する半導体素子、例えばＭＯＳトランジスタのゲート長を短くすると、プロセス変動よって発生するゲート長寸法バラツキや閾値電圧のバラツキなどにより、ＤＣオフセット電圧が増大するという問題点がある。また、ＤＣオフセット電圧を低減するために帰還電圧を差動増幅回路に入力させると入出力インピーダンスを増大させることができないという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２７８０５３号公報（頁９、図１０）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＤＣオフセット電圧を低減でき、且つ出力インピーダンスの低下を抑制することができる差動増幅器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の差動増幅器は、制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、制御電極に入力信号である＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、高電位側電源と前記第１のトランジスタの間に設けられ、縦続接続される第１及び第２の負荷と、前記高電位側電源と前記第２のトランジスタの間に設けられ、縦続接続される第３及び第４の負荷とを有し、前記第４の負荷と前記第２のトランジスタの間から＋側の出力電圧を出力し、前記第２の負荷と前記第１のトランジスタの間から−側の出力電圧を出力する差動増幅部と、前記＋側及び−側の出力電圧が入力され、前記＋側及び−側の出力電圧を電圧・電流変化した第１及び第２の帰還電流を生成し、前記第１の帰還電流を前記第３の負荷と前記第４の負荷の間に帰還入力し、前記第２の帰還電流を前記第２の負荷と前記第１の負荷の間に帰還入力するフィードバック部とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の差動増幅器は、ゲートに入力信号である＋側の入力電圧が入力される第１のトランジスタと、ゲートに入力信号である＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、一端が前記第１のトランジスタのドレインに接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が前記第２のトランジスタのドレインに接続される第２の抵抗と、ソースが高電位側電源に接続され、ゲートが前記第１の抵抗の他端に接続される第３のトランジスタと、ソースが前記第３のトランジスタのドレインに接続され、ゲートが前記第１の抵抗の他端に接続され、ドレインが前記第１のトランジスタのドレインに接続される第４のトランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の抵抗の他端に接続される第５のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の抵抗の他端に接続され、ドレインが前記第２のトランジスタのドレインに接続される第６のトランジスタとを有し、前記第２のトランジスタのドレイン側から＋側の出力電圧を出力し、前記第１のトランジスタのドレイン側から−側の出力電圧を出力する差動増幅部と、前記＋側及び−側の出力電圧が入力され、前記＋側及び−側の出力電圧を電圧・電流変化した第１及び第２の帰還電流を生成し、前記第１の帰還電流を前記第６のトランジスタのドレイン側に帰還入力し、前記第２の帰還電流を前記第４のトランジスタのドレイン側に帰還入力するフィードバック部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＤＣオフセット電圧を低減でき、且つ出力インピーダンスの低下を抑制することができる差動増幅器を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る差動増幅器の構成を示す回路図。
【図２】本発明の実施例１に係る電圧・電流変換回路の構成を示す回路図。
【図３】本発明の実施例１に係る差動増幅部の出力インピーダンスと電圧・電流変換回路の出力インピーダンスの関係を説明する図。
【図４】本発明の実施例１に係る差動増幅部の周波数と利得の関係を示す特性図。
【図５】本発明の実施例２に係る差動増幅器の構成を示す回路図。
【図６】本発明の実施例３に係る差動増幅器の構成を示す回路図。
【図７】本発明の実施例４に係る差動増幅器の構成を示す回路図。
【図８】本発明の実施例５に係る差動増幅器の構成を示す回路図。
【図９】本発明の実施例６に係る差動増幅器の構成を示す回路図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る差動増幅器について、図面を参照して説明する。図１は差動増幅器の構成を示す回路図、図２は電圧・電流変換回路の構成を示す回路図である。本実施例では、出力電圧を電圧・電流変換した帰還電流を差動増幅器の出力側に帰還入力している。
【００１２】
図１に示すように、差動増幅器５０には、差動増幅部１とフィードバック部２が設けられる。差動増幅器５０は、差動増幅部１で発生するＤＣオフセットを低減できる構造となっている。差動増幅器５０は、電流帰還型増幅器であり、Ａ／Ｄ変換器やＩＦ帯増幅器などに適用される。
【００１３】
差動増幅部１には、電流源１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１４】
差動増幅部１は、＋側の入力電圧Ｖｉｎ＋と、入力電圧Ｖｉｎ＋とは逆位相の−側の入力電圧Ｖｉｎ−とが入力され、差動増幅された＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−をフィードバック部２及び外部に出力し、フィードバック部２で電圧・電流変換された帰還電流Ｉｖｉ１及びＩｖｉ２を帰還入力する。
【００１５】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースが高電位側電源ＶＣＣに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ２１に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースがＰｃｈ  ＭＯＳトランジスタＰＭＴ１のドレイン（ノードＮ２１）に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲート及びノードＮ２に接続され、ドレインがノードＮ１に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２は、カスコード接続されるトランジスタである。
【００１６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、ソースが高電位側電源ＶＣＣに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ２２に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、ソースがＰｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン（ノードＮ２２）に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ３のゲート及びノードＮ２に接続され、ドレインがノードＮ３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３及びＰＭＴ４は、カスコード接続されるトランジスタである。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至４は負荷として機能する。カスコード接続されるＰｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２と、カスコード接続されるＰｃｈ  ＭＯＳトランジスタＰＭＴ３及びＰＭＴ４とは、カレントミラー回路や抵抗負荷と比較して電流マッチングが優れるという利点を有する。
【００１８】
抵抗Ｒ１は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。抵抗Ｒ２は、一端がノードＮ２に接続され、他端がノードＮ３に接続される。抵抗Ｒ１及びＲ２は、ノードＮ１とノードＮ３との間の差動的な変化に対してノードＮ２を仮想的に接地し、ＣＦＭＢ（Common  Mode  Feedback）手段として機能する。抵抗Ｒ１及びＲ２は、低利得アプリケーションに好適である。
【００１９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードＮ４に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ３に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋とは逆位相の−側の入力電圧Ｖｉｎ−が入力され、ソース（第２の電極）がノードＮ４に接続される。
【００２０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は、差動対を構成する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン側（ノードＮ１側）から差動増幅された−側の出力電圧Ｖｏｕｔ−が出力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン側（ノードＮ３側）から差動増幅された＋側の出力電圧Ｖｏｕｔ＋が出力される。
【００２１】
電流源１１は、一端がノードＮ４に接続され、他端が低電位側電源ＶＳＳに接続され、ノードＮ４から低電位側電源ＶＳＳ側にバイアス電流を流す。このバイアス電流により差動増幅部１は動作する。
【００２２】
フィードバック部２には、フィルタ１２と電圧・電流変換回路１３が設けられる。フィルタ１２は、差動増幅部１と電圧・電流変換回路１３の間に設けられ、差動増幅部１から出力される＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−が入力され、カットオフ周波数よりも高い領域の信号をカットしたフィルタ出力電圧Ｖｌｐｆ１及びＶｌｐｆ２を出力するＬＰＦ（Low  Pass  Filter）である。フィルタ１２には、ｇｍ−CフィルタやアクティブＲＦフィルタなどが用いられる。
【００２３】
電圧・電流変換回路１３は、フィルタ１２から出力されるフィルタ出力電圧Ｖｌｐｆ１及びＶｌｐｆ２が入力され、電圧・電流変換された帰還電流Ｉｖｉ１及びＩｖｉ２を生成する。帰還電流Ｉｖｉ１は差動増幅部１のノードＮ２２に帰還入力され、帰還電流Ｉｖｉ２は差動増幅部１のノードＮ２１に帰還入力される。
【００２４】
図２に示すように、電圧・電流変換回路１３には、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１乃至１４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２、及び抵抗Ｒ１１が設けられる。
【００２５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、ドレインが差動増幅部１のノードＮ２１に接続され、ゲートにフィルタ１２から出力されるフィルタ出力電圧Ｖｌｐｆ２が入力され、ソースがノードＮ１１に接続され、ドレイン側から帰還電流Ｉｖｉ２をノードＮ２１に出力する。
【００２６】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２は、ドレインが差動増幅部１のノードＮ２２に接続され、ゲートにフィルタ１２から出力されるフィルタ出力電圧Ｖｌｐｆ１が入力され、ソースがノードＮ１２に接続され、ドレイン側から帰還電流Ｉｖｉ１をノードＮ２２に出力する。
【００２７】
抵抗Ｒ１１は、一端がノードＮ１１に接続され、他端がノードＮ１２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインがノードＮ１１に接続され、ゲートにバイアス電圧Ｖｂｉａｓ電圧が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ１１のソースに接続され、ゲートにバイアス電圧Ｖｂｉａｓ電圧が入力され、ソースが低電位側電源ＶＳＳに接続される。
【００２８】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、ドレインがノードＮ１２に接続され、ゲートにバイアス電圧Ｖｂｉａｓ電圧が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ１３のソースに接続され、ゲートにバイアス電圧Ｖｂｉａｓ電圧が入力され、ソースが低電位側電源ＶＳＳに接続される。
【００２９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は、カスコード接続されるトランジスタであり、電流源として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３及びＮＭＴ１４は、カスコード接続されるトランジスタであり、電流源として機能する。なお、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２及びＮＭＴ１４のかわりに抵抗を用いてもよいし、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２及びＮＭＴ１４を使用しなくてもよい。
【００３０】
電流帰還型増幅器である差動増幅器５０は、電圧帰還型増幅器と比較し、入出力インピーダンスを増大させることができる。また、トランスインピダンスを（１＋ループ利得）分だけ低減することができる。なお、ループ利得とは、フィードバック部２でのトランスコンダクタンスｇｍとインピーダンスＲＦの積である。
【００３１】
次に、差動増幅器の特性について図３及び図４を参照して説明する。図３は差動増幅部の出力インピーダンスと電圧・電流変換回路の出力インピーダンスの関係を示す図、図３（ａ）は本実施例の図、図３（ｂ）は比較例の図、図４は差動増幅器の周波数と利得の関係を示す特性図、図中実線（ａ）は本実施例の特性図、図中破線（ｂ）及び（ｃ）は比較例の特性図である。ここで、負荷容量とは、フィルタ出力電圧Ｖｌｐｆ１を伝送する配線とフィルタ出力電圧Ｖｌｐｆ２を伝送する配線との間の配線間容量をいう。なお、比較例の差動増幅器では、図示していないが差動増幅部１の出力ポートとフィードバック部２の出力ポートが同一のノードを除き、本実施例の差動増幅器５０と同一構成である。
【００３２】
図３（ｂ）に示すように、比較例の差動増幅器では差動増幅部１の出力ポートとフィードバック部２の出力ポートが同一のノードである。具体的には、差動増幅部１の＋側の出力電圧Ｖｏｕｔ＋がノードＮ３から出力され、電圧・電流変換回路１３のＮｃｈ  ＭＯＳトランジスタＮＭＴ２２のドレインから出力される帰還電流Ｉｖｉ１がノードＮ３に帰還入力される。差動増幅部１の−側の出力電圧Ｖｏｕｔ−がノードＮ１から出力され、電圧・電流変換回路１３のＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のドレインから出力される帰還電流Ｉｖｉ２がノードＮ１に帰還入力される。
【００３３】
比較例の差動増幅器の出力インピーダンスは、差動増幅部１の出力インピーダンスと電圧・電流変換回路１３の出力インピーダンスの並列接続として表されるので、差動増幅部１の出力インピーダンスよりも小さくなる。また、比較例の差動増幅器の出力ノードは、電圧・電流変換回路１３の出力トランジスタ（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２）のゲート−ドレイン間容量Ｃｇｄを介して、フィルタ出力電圧Ｖｌｐｆ１を伝送する配線とフィルタ出力電圧Ｖｌｐｆ２を伝送する配線との間の配線間容量である寄生容量ＫＣ１に接続されることとなる。
【００３４】
この結果、電圧・電流変換回路１３の出力インピーダンスにより、比較例の差動増幅器の出力インピーダンスが低下し、比較例の差動増幅器の利得が低下し、比較例の周波数帯域が狭くなる。また、寄生容量ＫＣ１が大きくなると比較例の差動増幅器の利得が低下し、周波数帯域が狭くなる。
【００３５】
一方、図３（ａ）に示すように、本実施例の差動増幅器５０では差動増幅部１の出力ポートとフィードバック部２の出力ポートが同一のノードではなく、離間される。具体的には、差動増幅部１の＋側の出力電圧Ｖｏｕｔ＋がノードＮ３（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４のドレイン側）から出力され、電圧・電流変換回路１３のＮｃｈ  ＭＯＳトランジスタＮＭＴ２２のドレインから出力される帰還電流Ｉｖｉ１がノードＮ２２（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４のソース側）に帰還入力される。差動増幅部１の−側の出力電圧Ｖｏｕｔ−がノードＮ１（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン側）から出力され、電圧・電流変換回路１３のＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のドレインから出力される帰還電流Ｉｖｉ２がノードＮ２１（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のソース側）に帰還入力される。
【００３６】
本実施例の差動増幅器５０では、差動増幅部１の出力ポートとフィードバック部２の出力ポートが離間されているので、差動増幅器５０の出力インピーダンスは、電圧・電流変換回路１３の出力インピーダンスの影響を大幅に低減でき、差動増幅部１の出力インピーダンスとして表される。また、差動増幅器５０の出力ノードは、寄生容量ＫＣ１とは離間されることとなり、寄生容量ＫＣ１の影響を大幅に低減することができる。
【００３７】
この結果、本実施例の差動増幅器５０では、利得及び周波数帯域の低下が抑制され、電流を増加させることなく利得及び周波数帯域を確保することができる。また、レイアウト設計起因の寄生容量ＫＣ１が大きくなって利得及び周波数帯域を確保することができる（電流を増加させる必要がない）。
【００３８】
図４に示すように、本実施例の差動増幅器５０では、寄生容量ＫＣ１が０（ゼロ）の場合、利得が３ｄＢ低下した時の周波数Ｆ１が８６ＭＨｚである。寄生容量ＫＣ１が例えば１０ｆＦの場合、利得が３ｄＢ低下した時の周波数Ｆ２が８４ＭＨｚであり、寄生容量ＫＣ１が０（ゼロ）の場合と比較して帯域幅の低下が少なく、且つ利得の低下も少ない。
【００３９】
一方、比較例の差動増幅器では、寄生容量ＫＣ１が０（ゼロ）の場合、利得が３ｄＢ低下した時の周波数Ｆ３が７２ＭＨｚであり、本実施例の差動増幅器５０と比較して帯域幅及び利得が低下している。寄生容量ＫＣ１が例えば１０ｆＦの場合、利得が３ｄＢ低下した時の周波数Ｆ４が６３ＭＨｚであり、寄生容量ＫＣ１が０（ゼロ）の場合比較して帯域幅が低下し、且つ利得が低下する。しかも本実施例の差動増幅器５０と比較して帯域幅の低下が大きく、且つ利得の低下も大きい。
【００４０】
上述したように、本実施例の差動増幅器では、差動増幅部１とフィードバック部２が設けられる。差動増幅部１には、電流源１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。フィードバック部２には、フィルタ１２と電圧・電流変換回路１３が設けられる。＋側の入力電圧Ｖｉｎ＋が入力されるＮｃｈ  ＭＯＳトランジスタＮＭＴ１と−側の入力電圧が入力されるＮｃｈ  ＭＯＳトランジスタＮＭＴ２は差動対をなす。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン側（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４のドレイン側）から＋側の出力電圧Ｖｏｕｔ＋が出力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン側（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン側）から−側の出力電圧Ｖｏｕｔ−が出力される。抵抗Ｒ１及びＲ２は、ノードＮ１とノードＮ３の間に縦続接続される。カスコード接続されるＰｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２のゲートとカスコード接続されるＰｃｈ  ＭＯＳトランジスタＰＭＴ３及びＰＭＴ４のゲートは、抵抗Ｒ１と抵抗Ｒ２の間のノードＮ２に接続される。フィードバック部２は、差動増幅部１から出力される＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−がフィードバック部２に入力され、＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−を電圧・電流変化した帰還電流Ｉｖｉｌ１及びＩｖｉｌ２を生成し、帰還電流Ｉｖｉｌ１をＰｃｈ  ＭＯＳトランジスタＰＭＴ４のソース側に帰還入力し、帰還電流Ｉｖｉｌ２をＰｃｈ  ＭＯＳトランジスタＰＭＴ２のソース側に帰還入力する。差動増幅部１の出力ポートとフィードバック部２の出力ポートが離間されている。
【００４１】
このため、ＤＣオフセット電圧が低減でき、電圧・電流変換回路１３の出力インピーダンスの影響を大幅に低減でき、寄生容量ＫＣ１の影響を大幅に低減することができる。したがって、ＤＣオフセット電圧が低減し、且つ入出力インピーダンスが大きく、利得及び周波数帯域の優れた差動増幅器５０を提供することができる。
【００４２】
なお、本実施例では、ゲート絶縁膜がシリコン酸化膜からなるＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳ（Metal  Insulator  Semiconductor）トランジスタを用いてもよい。また、ＣＦＭＢ（Common  Mode  Feedback）手段として機能する抵抗Ｒ１及びＲ２を設けているが、抵抗Ｒ１及びＲ２を省略し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ３とＰｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ４にそれぞれ電圧を供給してもよい。
【実施例２】
【００４３】
次に、本発明の実施例２に係る差動増幅器について、図面を参照して説明する。図５は差動増幅器の構成を示す回路図である。本実施例では、差動増幅部の構成を変更している。
【００４４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４５】
図５に示すように、差動増幅器５１には、差動増幅部１ａとフィードバック部２が設けられる。差動増幅器５１は、差動増幅部１ａで発生するＤＣオフセットを低減できる。差動増幅器５１は、電流帰還型増幅器であり、Ａ／Ｄ変換器やＩＦ帯増幅器などに適用される。
【００４６】
差動増幅部１ａには、電流源１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ２１、及び抵抗Ｒ２２が設けられる。
【００４７】
差動増幅部１ａは、＋側の入力電圧Ｖｉｎ＋と、入力電圧Ｖｉｎ＋とは逆位相の−側の入力電圧Ｖｉｎ−とが入力され、差動増幅された＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−をフィードバック部２及び外部に出力し、フィードバック部２で電圧・電流変換された帰還電流Ｉｖｉ１及びＩｖｉ２を帰還入力する。
【００４８】
抵抗Ｒ２１は、一端が高電位側電源ＶＣＣに接続され、他端がノードＮ２１に接続される。抵抗Ｒ２２は、一端が高電位側電源ＶＣＣに接続され、他端がノードＮ２２に接続される。抵抗Ｒ２１及びＲ２２は、負荷として機能する。
【００４９】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースがノードＮ２１に接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、ソースがノードＮ２２に接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ３に接続される。
【００５０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１の代わりに抵抗Ｒ２１を設け、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３の代わりに抵抗Ｒ２２を設けた場合、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ４の出力インピーダンスを大きくすることができる。
【００５１】
差動増幅器５１は、実施例１の差動増幅器５０と同様な動作をする。ここでは、差動増幅器５１の動作及び特性については説明を省略する。
【００５２】
上述したように、本実施例の差動増幅器では、差動増幅部１ａとフィードバック部２が設けられる。差動増幅部１ａには、電流源１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ２１、及び抵抗Ｒ２２が設けられる。フィードバック部２には、フィルタ１２と電圧・電流変換回路１３が設けられる。＋側の入力電圧Ｖｉｎ＋が入力されるＮｃｈ  ＭＯＳトランジスタＮＭＴ１と−側の入力電圧が入力されるＮｃｈ  ＭＯＳトランジスタＮＭＴ２は差動対をなす。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン側（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４のドレイン側）から＋側の出力電圧Ｖｏｕｔ＋が出力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン側（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン側）から−側の出力電圧Ｖｏｕｔ−が出力される。抵抗Ｒ１及びＲ２は、ノードＮ１とノードＮ３の間に縦続接続される。抵抗Ｒ２１は高電位側電源ＶＣＣとＰｃｈ  ＭＯＳトランジスタＰＭＴ２の間に設けられ、抵抗Ｒ２２は高電位側電源ＶＣＣとＰｃｈ  ＭＯＳトランジスタＰＭＴ４の間に設けられる。フィードバック部２は、差動増幅部１ａから出力される＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−がフィードバック部２に入力され、＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−を電圧・電流変化した帰還電流Ｉｖｉｌ１及びＩｖｉｌ２を生成し、帰還電流Ｉｖｉｌ１をＰｃｈ  ＭＯＳトランジスタＰＭＴ４のソース側に帰還入力し、帰還電流Ｉｖｉｌ２をＰｃｈ  ＭＯＳトランジスタＰＭＴ２のソース側に帰還入力する。差動増幅部１ａの出力ポートとフィードバック部２の出力ポートが離間されている。
【００５３】
このため、ＤＣオフセット電圧が低減でき、電圧・電流変換回路１３の出力インピーダンスの影響を大幅に低減でき、寄生容量ＫＣ１の影響を大幅に低減することができる。また、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ４の出力インピーダンスを実施例１よりも大きくすることができる。したがって、ＤＣオフセット電圧が低減され、且つ入出力インピーダンスが大きく、利得及び周波数帯域の優れた差動増幅器５１を提供することができる。
【実施例３】
【００５４】
次に、本発明の実施例３に係る差動増幅器について、図面を参照して説明する。図６は差動増幅器の構成を示す回路図である。本実施例では、差動増幅部の構成を変更している。
【００５５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５６】
図６に示すように、差動増幅器５２には、差動増幅部１ｂとフィードバック部２が設けられる。差動増幅器５２は、差動増幅部１ｂで発生するＤＣオフセットを低減できる。差動増幅器５２は、電流帰還型増幅器であり、可変利得機能を有し、Ａ／Ｄ変換器やＩＦ帯増幅器などに適用される。
【００５７】
差動増幅部１ｂには、電流源１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３４、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。
【００５８】
差動増幅部１ｂは、＋側の入力電圧Ｖｉｎ＋と、入力電圧Ｖｉｎ＋とは逆位相の−側の入力電圧Ｖｉｎ−とが入力され、差動増幅された＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−をフィードバック部２及び外部に出力し、フィードバック部２で電圧・電流変換された帰還電流Ｉｖｉ１及びＩｖｉ２を帰還入力する。
【００５９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードＮ３２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ソースがノードＮ３２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３１は、ドレインがノードＮ３に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードＮ３１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３２は、ドレインがノードＮ１に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ソースがノードＮ３１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３１及びＮＭＴ３２は、それぞれ差動対を構成する。
【００６０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３３は、ドレインがノードＮ３２に接続され、ゲートにバイアス電圧Ｖｃが入力され、ソースがノードＮ３３に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３４は、ドレインがノードＮ３１に接続され、ゲートにバイアス電圧Ｖｒが入力され、ソースがノードＮ３３に接続される。
【００６１】
電流源１１は、一端がノードＮ３３に接続され、他端が低電位側電源ＶＳＳに接続され、ノードＮ３３から低電位側電源ＶＳＳ側にバイアス電流を流す。このバイアス電流により差動増幅部１ｂは動作する。
【００６２】
差動増幅部１ｂは、バイアス電圧Ｖｃとバイアス電圧Ｖｒをそれぞれ可変することにより、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２と、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ３１及びＮＭＴ３２とに流れる電流を可変することができる。つまり、差動増幅器５２は可変利得機能を有する。
【００６３】
上述したように、本実施例の差動増幅器では、差動増幅部１ｂとフィードバック部２が設けられる。フィードバック部２には、フィルタ１２と電圧・電流変換回路１３が設けられる。バイアス電圧Ｖｃとバイアス電圧Ｖｒをそれぞれ可変することにより、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２と、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ３１及びＮＭＴ３２とに流れる電流が可変される。
【００６４】
このため、ＤＣオフセット電圧が低減され、且つ入出力インピーダンスが大きな、利得可変できる差動増幅器５２を提供することができる。
【実施例４】
【００６５】
次に、本発明の実施例４に係る差動増幅器について、図面を参照して説明する。図７は差動増幅器の構成を示す回路図である。本実施例では、差動増幅部の構成を変更している。
【００６６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６７】
図７に示すように、差動増幅器５３には、差動増幅部１ｃとフィードバック部２が設けられる。差動増幅器５３は、差動増幅部１ｃで発生するＤＣオフセットを低減できる。差動増幅器５３は、電流帰還型増幅器であり、Ａ／Ｄ変換器やＩＦ帯増幅器などに適用される。
【００６８】
差動増幅部１ｃには、電流源１１ａ、電流源１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ４１が設けられる。
【００６９】
差動増幅部１ｃは、＋側の入力電圧Ｖｉｎ＋と、入力電圧Ｖｉｎ＋とは逆位相の−側の入力電圧Ｖｉｎ−とが入力され、差動増幅された＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−をフィードバック部２及び外部に出力し、フィードバック部２で電圧・電流変換された帰還電流Ｉｖｉ１及びＩｖｉ２を帰還入力する。
【００７０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードＮ４１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ソースがノードＮ４２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は差動対を構成する。
【００７１】
抵抗Ｒ４１は、一端がノードＮ４１に接続され、他端がノードＮ４２に接続される。抵抗Ｒ４１は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２に入力される入力信号に対するトランスコンダクタンス（ｇｍ）を最適化にするように抵抗値が設定される。
【００７２】
電流源１１ａは、一端がノードＮ４１に接続され、他端が低電位側電源ＶＳＳに接続される。電流源１１ｂは、一端がノードＮ４２に接続され、他端が低電位側電源ＶＳＳに接続される。電流源１１ａ及び１１ｂは、低電位側電源ＶＳＳ側にバイアス電流を流す。このバイアス電流により差動増幅部１ｃは動作する。
【００７３】
上述したように、本実施例の差動増幅器では、差動増幅部１ｃとフィードバック部２が設けられる。差動増幅部１ｃには、電流源１１ａ、電流源１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ４１が設けられる。フィードバック部２には、フィルタ１２と電圧・電流変換回路１３が設けられる。
【００７４】
このため、ＤＣオフセット電圧が低減され、且つ入出力インピーダンスが大きな差動増幅器５３を提供することができる。
【実施例５】
【００７５】
次に、本発明の実施例５に係る差動増幅器について、図面を参照して説明する。図８は差動増幅器の構成を示す回路図である。本実施例では、差動増幅部の構成を変更している。
【００７６】
以下、実施例４と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７７】
図８に示すように、差動増幅器５４には、差動増幅部１ｄとフィードバック部２ａが設けられる。差動増幅器５４は、差動増幅部１ｄのＤＣオフセットを低減できる。差動増幅器５４は、電流帰還型増幅器であり、可変利得機能を有し、Ａ／Ｄ変換器やＩＦ帯増幅器などに適用される。
【００７８】
差動増幅部１ｄには、電流源１１ａ、電流源１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、抵抗Ｒ２、及び可変抵抗ＫＲ１が設けられる。
【００７９】
差動増幅部１ｄは、＋側の入力電圧Ｖｉｎ＋と、入力電圧Ｖｉｎ＋とは逆位相の−側の入力電圧Ｖｉｎ−とが入力され、差動増幅された＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−をフィードバック部２ａ及び外部に出力し、フィードバック部２ａで電圧・電流変換された帰還電流Ｉｖｉ１及びＩｖｉ２を帰還入力する。
【００８０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力され、ソースがノードＮ５１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力され、ソースがノードＮ５２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は差動対を構成する。
【００８１】
可変抵抗ＫＲ１は、一端がノードＮ５１に接続され、他端がノードＮ５２に接続される。可変抵抗ＫＲ１は、例えば複数の抵抗と複数のスイッチから構成され、スイッチをオン・オフ動作させることにより抵抗が選択され、抵抗値が可変される。可変抵抗ＫＲ１は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２に入力される入力信号に対するトランスコンダクタンス（ｇｍ）を可変する。
【００８２】
電流源１１ａは、一端がノードＮ５１に接続され、他端が低電位側電源ＶＳＳに接続される。電流源１１ｂは、一端がノードＮ５２に接続され、他端が低電位側電源ＶＳＳに接続される。電流源１１ａ及び１１ｂは、低電位側電源ＶＳＳ側にバイアス電流を流す。このバイアス電流により差動増幅部１ｄは動作する。
【００８３】
フィードバック部２ａには、フィルタ１２ａと電圧・電流変換回路１３が設けられる。フィルタ１２ａは、差動増幅部１と電圧・電流変換回路１３の間に設けられ、差動増幅部１ｄから出力される＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−が入力され、カットオフ周波数を可変し、カットオフ周波数よりも高い領域の信号をカットしたフィルタ出力電圧Ｖｌｐｆ１及びＶｌｐｆ２を出力するＬＰＦ（Low  Pass  Filter）である。フィルタ１２ａのカットオフ周波数は、例えば可変容量ダイオード或いは可変インダクタなどを用いることにより可変制御される。
【００８４】
上述したように、本実施例の差動増幅器では、差動増幅部１ｄとフィードバック部２ａが設けられる。差動増幅部１ｄには、電流源１１ａ、電流源１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、抵抗Ｒ１、抵抗Ｒ２、及び可変抵抗ＫＲ１が設けられる。フィードバック部２ａには、カットオフ周波数を可変するフィルタ１２ａと電圧・電流変換回路１３が設けられる。
【００８５】
このため、ＤＣオフセット電圧が低減され、且つ入出力インピーダンスが大きく、利得可変できる差動増幅器５４を提供することができる。
【実施例６】
【００８６】
次に、本発明の実施例６に係る差動増幅器について、図面を参照して説明する。図９は差動増幅器の構成を示す回路図である。本実施例では、差動増幅部の構成を変更している。
【００８７】
以下、実施例４と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８８】
図９に示すように、差動増幅器５５には、差動増幅部１ｅとフィードバック部２ａが設けられる。差動増幅器５５は、差動増幅部１ｅで発生するＤＣオフセットを低減できる。差動増幅器５５は、電流帰還型増幅器であり、可変利得機能を有し、Ａ／Ｄ変換器やＩＦ帯増幅器などに適用される。
【００８９】
差動増幅部１ｅには、電流源１１ａ、電流源１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、可変抵抗ＫＲ１１、可変抵抗ＫＲ１２、及び抗Ｒ４１が設けられる。
【００９０】
差動増幅部１ｅは、＋側の入力電圧Ｖｉｎ＋と、入力電圧Ｖｉｎ＋とは逆位相の−側の入力電圧Ｖｉｎ−とが入力され、差動増幅された＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−をフィードバック部２ａ及び外部に出力し、フィードバック部２ａで電圧・電流変換された帰還電流Ｉｖｉ１及びＩｖｉ２を帰還入力する。
【００９１】
可変抵抗ＫＲ１１は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。可変抵抗ＫＲ１２は、一端がノードＮ２に接続され、他端がノードＮ３に接続される。
【００９２】
フィードバック部２ａには、フィルタ１２ａと電圧・電流変換回路１３が設けられる。フィルタ１２ａは、差動増幅部１ｅと電圧・電流変換回路１３の間に設けられ、差動増幅部１ｅから出力される＋側の出力電圧Ｖｏｕｔ＋及び−側の出力電圧Ｖｏｕｔ−が入力され、カットオフ周波数を可変し、カットオフ周波数よりも高い領域の信号をカットしたフィルタ出力電圧Ｖｌｐｆ１及びＶｌｐｆ２を出力する。
【００９３】
上述したように、本実施例の差動増幅器では、差動増幅部１ｅとフィードバック部２ａが設けられる。差動増幅部１ｅには、電流源１１ａ、電流源１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、可変抵抗ＫＲ１１、可変抵抗ＫＲ１２、及び抗Ｒ４１が設けられる。フィードバック部２ａには、カットオフ周波数を可変するフィルタ１２ａと電圧・電流変換回路１３が設けられる。
【００９４】
このため、ＤＣオフセット電圧が低減され、且つ入出力インピーダンスが大きく、利得可変できる差動増幅器５５を提供することができる。
【００９５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９６】
実施例では、差動増幅器をＣＭＯＳで構成しているが、バイポーラトランジスタやＢｉＣＭＯＳで回路構成してもよい。
【００９７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ゲートに入力信号である＋側の入力電圧が入力される第１のトランジスタと、ゲートに入力信号である＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、一端が前記第１のトランジスタのドレインに接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が前記第２のトランジスタのドレインに接続される第２の抵抗と、一端が高電位側電源に接続される第３の抵抗と、一端が高電位側電源に接続される第４の抵抗と、ソースが前記第３の抵抗に接続され、ゲートが前記第１の抵抗の他端に接続され、ドレインが前記第１のトランジスタのドレインに接続される第３のトランジスタと、ソースが前記第４の抵抗に接続され、ゲートが前記第１の抵抗の他端に接続され、ドレインが前記第２のトランジスタのドレインに接続される第４のトランジスタとを有し、前記第２のトランジスタのドレイン側から＋側の出力電圧を出力し、前記第１のトランジスタのドレイン側から−側の出力電圧を出力する差動増幅部と、前記＋側及び−側の出力電圧が入力され、前記＋側及び−側の出力電圧を電圧・電流変化した第１及び第２の帰還電流を生成し、前記第１の帰還電流を前記第４のトランジスタのソース側に帰還入力し、前記第２の帰還電流を前記第２のトランジスタのソース側に帰還入力するフィードバック部とを具備する差動増幅器。
【００９８】
（付記２）  ゲートに入力信号である＋側の入力電圧が入力される第１のトランジスタと、ゲートに入力信号である＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、一端が前記第１のトランジスタのドレインに接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が前記第２のトランジスタのドレインに接続される第２の抵抗と、ソースが高電位側電源に接続され、ゲートが前記第１の抵抗の他端に接続される第３のトランジスタと、ソースが前記第３のトランジスタのドレインに接続され、ゲートが前記第１の抵抗の他端に接続され、ドレインが前記第１のトランジスタのドレインに接続される第４のトランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の抵抗の他端に接続される第５のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の抵抗の他端に接続され、ドレインが前記第２のトランジスタのドレインに接続される第６のトランジスタと、一端が前記第１のトランジスタのソースに接続され、他端が前記第２のトランジスタのソースに接続される可変抵抗とを有し、前記第２のトランジスタのドレイン側から＋側の出力電圧を出力し、前記第１のトランジスタのドレイン側から−側の出力電圧を出力する差動増幅部と、前記＋側及び−側の出力電圧が入力され、カットオフ周波数を可変し、第１及び第２のフィルタ出力電圧を生成する可変フィルタと、前記第１及び第２のフィルタ出力電圧が入力され、前記第１及び第２のフィルタ出力電圧を電圧・電流変化した第１及び第２の帰還電流を生成し、前記第１の帰還電流を前記第６のトランジスタのドレイン側に帰還入力し、前記第２の帰還電流を前記第４のトランジスタのドレイン側に帰還入力するフィードバック部とを具備し、前記可変抵抗の抵抗値及び前記カットオフ周波数を可変して利得を可変する差動増幅器。
【００９９】
（付記３）  ゲートに入力信号である＋側の入力電圧が入力される第１のトランジスタと、ゲートに入力信号である＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、一端が前記第１のトランジスタのドレインに接続される第１の可変抵抗と、一端が前記第１の可変抵抗の他端に接続され、他端が前記第２のトランジスタのドレインに接続される第２の可変抵抗と、ソースが高電位側電源に接続され、ゲートが前記第１の可変抵抗の他端に接続される第３のトランジスタと、ソースが前記第３のトランジスタのドレインに接続され、ゲートが前記第１の可変抵抗の他端に接続され、ドレインが前記第１のトランジスタのドレインに接続される第４のトランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の可変抵抗の他端に接続される第５のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、ゲートが前記第３のトランジスタのゲート及び前記第１の可変抵抗の他端に接続され、ドレインが前記第２のトランジスタのドレインに接続される第６のトランジスタと、一端が前記第１のトランジスタのソースに接続され、他端が前記第２のトランジスタのソースに接続される抵抗とを有し、前記第２のトランジスタのドレイン側から＋側の出力電圧を出力し、前記第１のトランジスタのドレイン側から−側の出力電圧を出力する差動増幅部と、前記＋側及び−側の出力電圧が入力され、カットオフ周波数を可変し、第１及び第２のフィルタ出力電圧を生成する可変フィルタと、前記第１及び第２のフィルタ出力電圧が入力され、前記第１及び第２のフィルタ出力電圧を電圧・電流変化した第１及び第２の帰還電流を生成し、前記第１の帰還電流を前記第６のトランジスタのドレイン側に帰還入力し、前記第２の帰還電流を前記第４のトランジスタのドレイン側に帰還入力するフィードバック部とを具備し、前記第１及び第２の可変抵抗の抵抗値と前記カットオフ周波数とを可変して利得を可変する差動増幅器。
【０１００】
（付記４）  前記トランジスタは、ＭＯＳトランジスタ或いはＭＩＳトランジスタである付記１乃至３のいずれかに記載の差動増幅器。
【符号の説明】
【０１０１】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ  差動増幅部
２、２ａ  フィードバック部
１１、１１ａ、１１ｂ  電流源
１２  フィルタ
１２ａ  可変フィルタ
１３  電圧・電流変換回路
５０〜５５  差動増幅器
Ｉｖｉ１、Ｉｖｉ２  帰還電流
ＫＣ１  寄生容量
ＫＲ１、ＫＲ１１、ＫＲ１２  可変抵抗
Ｎ１〜Ｎ４、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１〜Ｎ３３、Ｎ４１、Ｎ４２、Ｎ５１、Ｎ５２  ノード
ＮＭＴ１、ＮＭＴ２、ＮＭＴ１１〜ＮＭＴ１４、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１〜ＮＭＴ３４  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ２  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ１１、Ｒ２１、Ｒ２２、Ｒ４１  抵抗
Ｖｂｉａｓ、Ｖｃ、Ｖｒ  バイアス電圧
ＶＣＣ  高電位側電源
Ｖｉｎ＋  ＋側の入力電圧
Ｖｉｎ−  −側の入力電圧
Ｖｌｐｆ１、Ｖｌｐｆ２  フィルタ出力電圧
Ｖｏｕｔ＋  ＋側の出力電圧
Ｖｏｕｔ−  −側の出力電圧
ＶＳＳ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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