(57)【要約】【課題】消費電力を低減する。【解決手段】クロック信号をデジタル回路に分配する方法、装置は、クロック信号を生成するステップと、制御信号に応じて、クロック信号の位相を遅延され、進められ、あるいはそのままとして、出力クロック信号を生成するステップと、を備える。クロック信号と出力クロック信号の間の遅延量あるいは進み量である位相差を、デジタル回路の電源電圧の大きさの時間的変動に応じて変化させる。【選択図】図１
2010244504.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック源と、
前記クロック信号を受け、制御信号に応じて、その位相が遅延され、進められ、あるいはそのままの出力クロック信号を生成する位相調節回路と、
デジタル回路の複数のエリアに遅延されたクロック信号を分配するクロック分配ツリーと、
を備え、前記位相調節回路は、前記クロック信号と前記出力クロック信号の間の遅延量あるいは進み量である位相差を、前記デジタル回路の電源電圧の大きさの時間的変動に応じて変化させることを特徴とするクロック分配回路。
【請求項２】
Ｔ０をクロック信号のサイクル時間、βを制約された定数とするとき、前記位相調節回路は、前記クロック信号と前記出力クロック信号の位相差φ（ｔ）（単位ラジアン）を、電源電圧ｖ（ｔ）の大きさの時間的変動に応じて、式（１）に従って変化させることを特徴とする請求項１に記載のクロック分配回路。
【数１】
2010244504.tif 000021
【請求項３】
ｄｍａｘがクロック信号に足し合わされ、あるいは差し引かれることが許される時間の最大値であるとき、
定数βを式（２）にしたがって制限することにより、許容される位相差が制限されることを特徴とする請求項２に記載のクロック分配回路。
【数２】
2010244504.tif 000022
【請求項４】
前記位相調節回路は、
前記電源電圧の大きさの時間的変動を示すノイズ信号を生成する検出回路と、
フィルタリングされた前記ノイズ信号を生成する低周波数カットオフ回路と、
フィルタリングされた前記ノイズ信号を時間的に積分する積分回路と、
前記フィルタリングされたノイズ信号の積分値から、前記制御信号を生成するゲイン回路と、
を含むことを特徴とする請求項３に記載のクロック分配回路。
【請求項５】
前記電源回路は、その内部に、浮遊インダクタンスならびに浮遊容量の関数であり、チップ、パッケージ、および／または基板の寄生ＬＣＲの共振周波数を有する回路として構成され、
前記低周波数カットオフ回路のカットオフ周波数は、それが前記ＬＣＲ共振周波数より高く設定された場合に比べて、βが大きくなるように、前記ＬＣＲ共振周波数より低く設定されることを特徴とする請求項４に記載のクロック分配回路。
【請求項６】
デジタル回路に分配すべきクロック信号を受け、制御信号に応じて、その位相が遅延され、進められ、あるいはそのままの出力クロック信号を生成する位相調節回路であって、
前記クロック信号と前記出力クロック信号の間の遅延量あるいは進み量である位相差を、前記デジタル回路の電源電圧の大きさの時間的変動に応じて変化させることを特徴とする位相調節回路。
【請求項７】
Ｔ０をクロック信号のサイクル時間、βを制約された定数とするとき、前記位相調節回路は、前記クロック信号と前記出力クロック信号の位相差φ（ｔ）（単位ラジアン）を、電源電圧ｖ（ｔ）の大きさの時間的変動に応じて、式（３）に従って変化させることを特徴とする請求項６に記載の位相調節回路。
【数３】
2010244504.tif 000023
【請求項８】
ｄｍａｘがクロック信号に加算され、あるいは減算されることが許される時間の最大値であるとき、
定数βを式（４）にしたがって制限することにより許容される位相差が制限されることを特徴とする請求項７に記載の位相調節回路。
【数４】
2010244504.tif 000024
【請求項９】
クロック信号をデジタル回路に分配する方法であって、
クロック信号を生成するステップと、
制御信号に応じて、前記クロック信号の位相を遅延され、進められ、あるいはそのままとして、出力クロック信号を生成するステップと、
を備え、
前記クロック信号と前記出力クロック信号の間の遅延量あるいは進み量である位相差を、前記デジタル回路の電源電圧の大きさの時間的変動に応じて変化させることを特徴とする方法。
【請求項１０】
クロック分配ツリーを用いて、デジタル回路の複数のエリアに前記出力クロック信号を分配するステップをさらに備えることを特徴とする請求項９に記載の方法。
【請求項１１】
T0をクロック信号のサイクル時間、βを制限された定数とするとき、前記位相調節回路は、前記クロック信号と前記出力クロック信号の位相差φ（ｔ）（単位ラジアン）を、電源電圧ｖ（ｔ）の大きさの時間的変動に応じて、式（５）に従って変化させることを特徴とする請求項９に記載の方法。
【数５】
2010244504.tif 000025
【請求項１２】
ｄｍａｘがクロック信号に足し合わされ、あるいは差し引かれることが許される時間の最大値であるとき、
定数βを式（６）にしたがって制限することにより、許容される位相差が制限されることを特徴とする請求項１１に記載の方法。
【数６】
2010244504.tif 000026
【請求項１３】
前記電源電圧の大きさの時間的変動を示すノイズ信号を生成するステップと、
フィルタリングされた前記ノイズ信号を生成するステップと、
フィルタリングされた前記ノイズ信号を時間的に積分し、前記制御信号を示す信号を生成するステップと、
をさらに備えることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記電源回路は、その内部に、浮遊インダクタンスならびに浮遊容量の関数であり、チップ、パッケージ、および／または基板の寄生ＬＣＲの共振周波数を有する回路として構成され、
本方法はさらに、
前記ノイズ信号を前記ＬＣＲ共振周波数より高い周波数でフィルタリングした場合に比べて、βが大きくなるように、前記ノイズ信号のＬＣＲの共振周波数以下でフィルタリングするステップをさらに備えることを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ回路を通過する際の、許容される公称の信号遅延量を改善する技術に関する。
【背景技術】
【０００２】
従来のシステムにおいて、ＬＳＩとして構成されるデジタル回路が、ある論理機能を同期して実行するために、システムクロック信号が使用される。たとえばウルトラディープサブミクロン（ＵＤＳＭ）マイクロプロセッサは、論理機能の同期実行のために、システムクロック信号を用いたデジタル回路を採用する。これらのマイクロプロセッサは、１−１０ＧＨｚ、あるいはそれ以上のシステムクロック周波数で動作する。あるＬＳＩ回路のシステムクロック信号は、複数のパスに分岐され、デジタル回路の異なる箇所に提供される。
【０００３】
複雑なＬＳＩは、複数の区別される回路エリアを含む。各回路エリアは独自の入出力パスを有し、またデジタル回路を通過した信号をクロックする（同期させる）ためにシステムクロック信号を要する。ＬＳＩの機能に依存して、いくつかの回路エリアは直列にカスケード接続されており、いくつかの回路エリアは並列に接続されている。一般的には、回路エリアを適切に動作させるために、ＬＳＩの同期設計はクロックサイクル時間（Ｔ）と、回路遅延時間（Ｄ）は以下の条件を満たす必要がある。
Ｔ≧Ｄ
実際には、システムクロックのクロックサイクル時間は、ＬＳＩのある回路エリアの伝搬遅延よりもかなり大きくしなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＬＳＩ回路の問題は、ＬＳＩの電源電圧の変化が、ＬＳＩ回路を通過する信号に許容される公称の信号遅延量に負の影響を与えることである。これはＬＳＩの消費電力を増大させ、ＬＳＩ回路の設計者に対して、公称信号を可能な限り小さくするするという負担を課すことになり、コスト増の要因となる。
【課題を解決するための手段】
【０００５】
電源ノイズが存在する状況では、ＬＳＩ回路の公称信号遅延は、ノイズが存在しない状況よりも小さくしなければならない。電源電圧が一定の場合、回路遅延時間は一定と考えられる。しかしながら現実のシステムでは、内部あるいは外部の干渉が、電源ノイズを引き起こす。したがって回路遅延時間Ｄは、電源電圧（ｖ）の関数と把握され、以下の関係式が導かれる。
【数１】
2010244504.tif 000003
ここでＤ０は公称回路遅延時間、ｖ０は公称電源電圧を示す。式（１）から、クロックサイクル時間は電源ノイズに起因して大きくなることがわかる。言い換えれば、電源ノイズが存在する状態において同じクロックサイクル時間を得るためには、公称遅延時間Ｄ０はより小さくなければならない。結果としてＬＳＩ回路には、公称回路遅延時間を小さくするために、高い公称電源電圧が必要となり、これが消費電力を増大させる要因となる。
【０００６】
本発明のある態様において、ＬＳＩ回路は、ＬＳＩを介して分配されるクロック信号の位相を時間に応じて変化させることにより、より大きな公称信号遅延にて設計される（これはより簡単、低コスト、低消費電力な設計である）。クロック信号の位相は電源電圧の時間的変動に応じて制御される。電源電圧の時間的変動に応じたクロック信号の位相（ラジアン）の時間制御の関係は、以下の式を満たす。
【数２】
2010244504.tif 000004
【０００７】
ここで変数Ｔ０はクロック信号のサイクル時間であり、βは制約された定数である。トランジスタ数の制限、電力の制限をはじめとするＬＳＩエリアの制約を考慮し、位相の増加量あるいは減少量（システムクロックに足し合わされ、あるいは差し引かれる遅延時間）を制限してもよい。したがって、位相変化を制限するために、以下の関係式を満たす制限された定数βが用いられる。
【数３】
2010244504.tif 000005
ここで、ｄｍａｘはクロック信号に足し合わされ、、あるいは差し引かれることが許される最大遅延時間である。
【０００８】
本発明のある態様において、クロック分配回路は、クロック信号を生成するクロック源と、クロック信号を受け、制御信号に応じて、その位相が遅延され、進められ、あるいはそのままの出力クロック信号を生成する位相調節回路と、デジタル回路の複数のエリアに遅延されたクロック信号を分配するクロック分配ツリーと、を備える。位相調節回路は、クロック信号と出力クロック信号の間の遅延量あるいは進み量（位相差）を、デジタル回路の電源電圧の大きさの時間的変動に応じて変化させる。
【０００９】
位相調整回路は、クロック信号と出力クロック信号の位相差を、式（４）に従って変化させてもよい。
【数４】
2010244504.tif 000006
ここでφ（ｔ）（単位ラジアン）は、電源電圧ｖ（ｔ）の大きさの時間的変動に応じた位相差であり、Ｔ０はクロック信号のサイクル時間、βは制約された定数である。
【００１０】
定数βを式（５）にしたがって制限することにより、許容される位相差を制限してもよい。
【数５】
2010244504.tif 000007
ここでｄｍａｘは、クロック信号に足し合わされ、あるいは差し引かれることが許される時間の最大値である。
【００１１】
位相調整回路は、電源電圧の大きさの時間的変動を示すノイズ信号を生成する検出回路と、フィルタリングされたノイズ信号を生成する低周波数カットオフ（もしくはバンドパス）回路と、フィルタリングされたノイズ信号を時間的に積分する積分回路と、フィルタリングされたノイズ信号の積分値から、制御信号を生成するゲイン回路と、を含んでもよい。
【００１２】
電源回路は、その内部のチップ、パッケージ、および／または基板の寄生ＬＣＲが形成する共振周波数（浮遊インダクタンスならびに浮遊容量の関数である）を有してもよい。低周波数カットオフ回路のカットオフ周波数は、それがＬＣＲ共振周波数より高く設定された場合に比べて、βが大きくなるように、ＬＣＲ共振周波数より低く設定されてもよい。
【００１３】
本発明のある態様は、クロック信号をデジタル回路に分配する方法に関する。この方法は、クロック信号を生成するステップと、制御信号に応じて、クロック信号の位相を遅延し、進め、あるいはそのままとして、出力クロック信号を生成するステップと、を備える。クロック信号と出力クロック信号の間の遅延量あるいは進み量（位相差）は、デジタル回路の電源電圧の大きさの時間的変動の関数である。
【００１４】
ある態様の方法は、クロック分配ツリーを用いて、デジタル回路の複数のエリアに出力クロック信号を分配するステップをさらに備えてもよい。
【００１５】
クロック信号と出力クロック信号の位相差は、式（６）により表されてもよい。
【数６】
2010244504.tif 000008
ここでφ（ｔ）（単位ラジアン）は、電源電圧ｖ（ｔ）の大きさの時間的変動に応じた位相差であり、Ｔ０はクロック信号のサイクル時間、βは制約された定数である。
【００１６】
ある態様の方法は、電源電圧の大きさの時間的変動を示すノイズ信号を生成するステップと、フィルタリングされたノイズ信号を生成するステップと、フィルタリングされたノイズ信号を時間的に積分し、制御信号を示す信号を生成するステップと、をさらに備えてもよい。
【００１７】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、低消費電力が実現できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る、デジタル回路のためのクロック分配回路のブロック図である。
【図２】図１のクロック分配回路により生成されるクロック信号の関係を示すタイムチャートである。
【図３】クロック信号を受け、制御信号に応じてその位相が遅延され、進められ、あるいはそのままの出力クロック信号を生成する位相調節回路を示すブロック図である。
【図４】図３の位相調節回路の電圧制御遅延回路の詳細な構成例を示す回路図である。
【図５】デジタル回路におけるインピーダンスと周波数の関係ならびに共振条件を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
図１には、デジタル回路（Large Scale Integrated回路：ＬＳＩ）にクロック信号を分配する本発明の実施の形態に係るシステム１００が示される。システム１００は、クロック源１０２、位相調節回路１０６、クロック分配ツリー１１２を備える。クロック源１０２は、デジタル回路による利用に適した周波数のクロック信号１０４を生成する。位相調節回路１０６は、クロック信号１０４を受け、制御信号１１０に応じて、その位相が遅延され、進められ、あるいはそのままの出力クロック信号１０８を生成する。クロック分配ツリー１１２は、出力クロック信号１０８をデジタル回路のさまざまな箇所に展開し、各領域にローカルクロック信号１１４を提供する。
【００２２】
クロック信号１０４に対する出力クロック信号１０８の位相は、デジタル回路の電源電圧の変動に応じて制御される。電源電圧の変動に応じた出力クロック信号１０８の位相（ラジアン）に関する時間的制御は、以下の式で表される。
【数７】
2010244504.tif 000009
ここでＴ０はクロック信号のサイクル時間、βは制約された定数である。
【００２３】
上述したように、電源ノイズが存在する状況では、デジタル回路の公称信号遅延は、電源ノイズが存在しない場合よりも小さくなければならない。電源ノイズによってクロックサイクル時間が短くなるため、同じクロックサイクル時間を得るためには、公称遅延時間D0はさらに小さくなければならない。位相調節回路１０６がデジタル回路を介して分配される出力クロック信号１０８の位相を制御することにより、より大きな公称信号遅延（これは、設計容易性、低コスト、低消費電力を意味する）にてデジタル回路を設計することが許容される。
【００２４】
電源電圧の変動に応じた出力クロック信号１０８の位相（ラジアン）の時間的に変化する制御関係は、以下のように得ることができる。時刻ｔにおける出力クロック信号１０８の位相は、（ωｔ−φ）あるいは（２πｆｔ−φ）と表される。クロックサイクル時間Ｔは、以下の式を用いて表される。
｛ω（ｔ＋Ｔ）−φ｝−｛ωｔ−φ｝＝２π
従来のクロック発生方法は、安定したクロックサイクル時間を得るために、φを一定とすることに配慮が向けられていた。これに対して本発明の実施の形態では、φの意図的な制御、変化、適用によって、ある公称クロックサイクル時間Ｔ０に対してより低い公称消費電力を実現するものである。
【００２５】
位相シフトの項φは、意図的な制御によって時間ｔの関数として変化する量である。したがってクロックサイクル時間Ｔは以下のように表される。
｛ω（ｔ＋Ｔ）−φ（ｔ＋Ｔ）｝−｛ωｔ−φ（ｔ）｝＝２π
【数８】
2010244504.tif 000010
【数９】
2010244504.tif 000011
【００２６】
ＬＳＩ回路のようなデジタル回路を正常に動作させるためには、以下の関係式が成り立たなければならない。
【数１０】
2010244504.tif 000012
この式から、
【数１１】
2010244504.tif 000013
なる項が、
【数１２】
2010244504.tif 000014
なる項よりも小さいとき、公称回路遅延時間Ｄ０が大きくなることがわかる。実施の形態に係る方法は、Δφ（ｔ）をｖ（ｔ）−ｖ０の比例関数として制御することにより、式（１１）の項を最小化する。ここで、条件式
Δφ（ｔ）≡−β・（ｖ（ｔ）−ｖ０）    （β＞０）
を考慮する。これらから、以下の等式が得られる。
【数１３】
2010244504.tif 000015
ｄＤ／ｄｖは負の値であり、β／ωは正の値であるから、式（１１）の項は、式（１２）の項よりも小さくなる。
【００２７】
上述のことから、ｖ（ｔ）−ｖ０の比例関数である制御量Δφ（ｔ）は、公称回路遅延時間Ｄ０を他の場合よりも長くできることがわかる。言い換えれば、あるクロック周波数において、より低いデジタル回路に対する公称電源電圧が実現できる。
【００２８】
したがって、ｖ（ｔ）の関数として制御φ（ｔ）は、以下のようになる。
【数１４】
2010244504.tif 000016
したがってφ（ｔ）とｖ（ｔ）の関係として以下を得る。
【数１５】
2010244504.tif 000017
【００２９】
図２は、制御信号１１０に応じて位相調節回路１０６が生成するダイナミックに変化する出力クロック信号１０８を示すタイミングチャートである。公称クロック信号１０８Ｃ（位相シフト量ゼロにて定義される）と、公称クロック信号１０８Ｃに対して理論的に最も位相が進められたクロック信号１０８Ａ（遅延ｄ＜０）と、公称クロック信号１０８Ｃに対して理論的に最も位相が遅延されたクロック信号１０８Ｂ（遅延ｄ＞０）が示される。信号１０８Ｃを中心とする信号１０８Ａと１０８Ｂの間の位相進みおよび／または位相遅れの範囲は、制御信号１１０に応じて位相調節回路１０６によって生成される。
【００３０】
トランジスタ数の制限、電力の制限、ＬＳＩエリアの制限などを考慮し、位相進みあるいは位相遅れ（システムクロックに対して足し合わされ、あるいは差し引かれる遅延時間）を制限してもよい。位相調節回路１０６によって生成される遅延時間（ｄ）（位相進みのとき負、位相遅れのとき正）は、以下の関係式を満たす。
【数１６】
2010244504.tif 000018
【００３１】
位相変化を制限するために、以下の式で表される制限定数βが導入される。
【数１７】
2010244504.tif 000019
ここで、ｄｍａｘはクロック信号に足し合わされ、、あるいは差し引かれることが許される最大遅延時間である。
【００３２】
図３を参照し、位相調節回路１０６を制御するのに適したシステムについて説明する。この回路は、検出回路１２０、低周波数カットオフ（フィルタ）回路１２４、積分回路１２８を備え、状況に応じてゲイン回路１３２を備える。
検出回路１２０は、電源電圧の大きさの時間的変動を示すノイズ信号１２２を生成する。たとえば検出回路１２０は、電源電圧ライン（ｖｄｄｄ）の信号と接地（ｇｎｄ）の差を生成する差動増幅器を用いて構成される。低周波数カットオフ回路１２４は、カットオフ周波数より低い成分を除去し、あるいは十分に減衰させることにより、フィルタリングされたノイズ信号１２６を生成する。ある実施の形態において、低周波数カットオフ回路１２４はハイパスフィルタあるいはバンドパスフィルタであってもよい。積分回路１２８は、フィルタリングされたノイズ信号１２６を時間的に積分し、積分値１３０を生成する。ゲイン回路１３２は、フィルタリングされたノイズ信号１２６の積分値１３０から、制御信号１１０を生成する。
【００３３】
図４は、図３の位相調節回路１０６を電圧制御遅延回路により構成するための回路図である。
【００３４】
図５は、電源回路におけるインピーダンスと周波数の関係を示す。電源回路は、その内部に、浮遊インダクタンスならびに浮遊容量の関数である、チップ、パッケージ、および／または、基板の寄生ＬＣＲの共振周波数を有する。上述のように位相シフトの上限βは、以下のように制限される。
【数１８】
2010244504.tif 000020
【００３５】
この式からｖ（ｔ）の低周波数成分は積分値１３０の大きな変化となって現れることがわかる。高性能マイクロプロセッサＬＳＩにおいて、電源電圧ノイズはチップ、パッケージおよび／または基板の寄生ＬＣＲ共振により引き起こされる。一般的には、ＬＳＩの動作中における負荷に応じた電源電流の変動周波数が、チップ、パッケージ、基板の寄生ＬＣＲの共振周波数と一致するときに、電源電圧には顕著な（あるいは最大の）ノイズが重畳される。図５は、典型的な電源インピーダンスと周波数の関係を示しており、チップ、パッケージおよび／または基板の寄生ＬＣＲの共振周波数においてピークが現れる。
【００３６】
低周波数カットオフ回路１２４のカットオフ周波数を、ＬＣＲ共振周波数より低く設定することにより、式（１８）の分母は小さくなる。これにより定数βが大きくなり、許容されるクロック位相シフト量が大きくなる。したがって、カットオフ周波数をＬＣＲ共振周波数より高く設定した場合に比べて、βが大きくなる。
【００３７】
本明細書において説明した方法あるいは装置はたとえば、現在において利用可能であり、あるいは将来において開発される標準的なデジタル回路、アナログ回路、マイクロプロセッサ、デジタル信号処理回路、ソフトウェアやファームウェアを実行可能なプロセッサ、プログラム可能なデジタル機器やシステム、プログラム可能なアレイ論理デバイス、あるいはこれらの組み合わせなどの公知の技術を利用することにより実現される。本発明のある実施の形態はＬＳＩ回路内のデジタル回路として具現化されてもよい。
【００３８】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００３９】
１００…システム、１０２…クロック源、１０６…位相調節回路、１１２…クロック分配ツリー、１０４…クロック信号、１１０…制御信号、１０８…出力クロック信号、１１４…ローカルクロック信号、１２０…検出回路、１２２…ノイズ信号、１２４…低周波数カットオフ回路、１２８…積分回路、１３２…ゲイン回路。
【図１】
2010244504.tif 000027
【図２】
2010244504.tif 000028
【図３】
2010244504.tif 000029
【図４】
2010244504.tif 000030
【図５】
2010244504.tif 000031