(57)【要約】【課題】高速動作を安定してできるとともにメモリセルの詳細不良解析が可能である半導体記憶装置を提供する。【解決手段】ワード線とビット線対との交点に設けられた複数のメモリセルと、ビット線対ごとに設けられており各ビット線対をプリチャージするプリチャージ回路と、ビット線対ごとに設けられており各ビット線対を選択するYスイッチ回路と、を備える。さらに、外部から供給されるモード選択信号に応じて通常モードとテストモードとを切り替えるモード切替部と、通常モードにおいて個々のYスイッチ回路の動作に応じて個々のプリチャージ回路の動作制御をする複数の個別制御部と、テストモードにおいてすべてのプリチャージ回路を一括してオフにするブロック制御部と、を備える。【選択図】図1
2010102801.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線対との交点に設けられた複数のメモリセルと、
前記ビット線対ごとに設けられており各ビット線対をプリチャージするプリチャージ回路と、
前記ビット線対ごとに設けられており各ビット線対を選択するYスイッチ回路と、を備え、
通常のメモリデータの読み出しまたは書込みを実行する通常モードと、
テスト対象となるメモリセルに対してロングライトを実行することのできるテストモードとの二つのモードを切り替えて実行する半導体記憶装置であって、
外部から供給されるモード選択信号に応じて通常モードとテストモードとを切り替えるモード切替部と、
通常モードにおいて個々の前記Yスイッチ回路の動作に応じて個々の前記プリチャージ回路の動作制御をする複数の個別制御部と、
テストモードにおいてブロック選択信号による指令によってすべての前記プリチャージ回路をオフにするブロック制御部と、を備える
ことを特徴とする半導体記憶装置。
【請求項２】
請求項1に記載の半導体記憶装置において、
通常モードにおいては、
個々の前記Yスイッチ回路がメモリデータの読出しまたは書込み対象となるメモリセルに繋がったビット線対を選択すると、
個々の前記個別制御部はこれら選択動作を行ったYスイッチ回路の動作に応じてこれらYスイッチ回路で選択されたビット線対につながるプリチャージ回路をOFFにし、かつ、Yスイッチ回路で選択されないビット線対につながるプリチャージ回路はON状態を継続させる
ことを特徴とする半導体記憶装置。
【請求項３】
請求項1または請求項2に記載の半導体記憶装置において、
前記モード選択信号と前記ブロック選択信号とを二入力とするとともに、総てのプリチャージ回路とYスイッチ回路との間に横断的に配線されているブロック制御線に前記二入力の反転論理積を出力する統括NAND回路と、
一方の入力を前記統括NAND回路の出力とするとともに他方の入力を個々のYスイッチ回路の動作信号とし、出力を各プリチャージ回路の制御信号とする複数の個別NAND回路と、を備え、
前記モード切替部と前記ブロック制御部とは前記統括NAND回路によって構成され、
前記個別制御部は前記個別NAND回路によって構成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項3に記載の半導体記憶装置において、
前記個別NAND回路の他方の入力となる前記Yスイッチ回路の動作信号とは、前記Yスイッチ回路を動作させる選択信号を反転させた信号である
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１から請求項4のいずれかに記載の半導体記憶装置において、
前記メモリセルは、スタティック型メモリセルである
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、高速動作に適するとともに詳細不良解析が可能な半導体記憶装置に関する。
【背景技術】
【０００２】
SRAMセルを有する半導体記憶装置が知られ、例えば、図7は、Low power SRAMで用いられるプリチャージ方式を搭載した半導体記憶装置の回路例である。
このような低電力系（Low Power系）SRAMは、例えば特許文献1の図1にも開示されている。
図7において、低電力系SRAM 10は、ビット線対(BP00,BP01)とワード線WORDとの交差部に配置されたメモリセルC00、C01からなるメモリアレイ部11と、各ビット線対BP00、BP01をプリチャージする複数のプリチャージ回路PC00、PC01からなるプリチャージ部12と、各ビット線対BP00、BP01を選択する複数のYスイッチ回路YS00、YS01からなるYスイッチ部13と、を備える。
【０００３】
各メモリセルC00、C01は、ビット線対BP00、BP01とワード線WORDとの交差部に配置され、全体としてマトリックス状に配置されている。
なお、図7中では、代表的に二つのメモリセルを示す。
メモリセルC00、C01は、よく知られたスタティック型メモリセル（SRAM）である。プリチャージ回路PC00、PC01は、ビット線対BP00、BP01ごとに配設されている。そして、すべてのプリチャージ回路PC00、PC01は横断的に配線されたプリチャージ制御線LPCに接続されており、プリチャージ制御線LPCに与えられるブロック選択信号BLKselによって一括制御される。
【０００４】
また、図8は、この低電力系SRAMの動作を説明するタイミングチャートである。
この低電力系SRAMにおいて、ブロック選択信号BLKseがLレベルからHレベルになることにより、プリチャージ回路PC00、PC01のプリチャージがOFFになる。さらに、ワード線WORDがHレベルとなるとともに、読出し対象のメモリセルC00が繋がっているビット線対BP00を選択するYスイッチ回路YS00をONにするようにYスイッチ選択信号Ysel00がHレベルになると、メモリセルC00に対してデータの読み出し／書き込みが可能になる。
【０００５】
ここで、近年の半導体記憶装置では小型化を実現するために配線が微細化されてきており、製造工程において配線がショートするなどの欠陥が生じる可能性を否定できない。
図9は、スタティック型メモリセル（SRAM）の一つを拡大して示すものである。
たとえば図9に破線で示すように、SRAMのノード系がGNDとショートする欠陥が生じる場合がある。したがって、製品量産前までにこのような欠陥について各メモリセルの不良解析を詳細に行い、製品歩留まりを向上させる必要がある。
【０００６】
メモリセルの不良解析として、一つ一つのメモリセルC00、C01に通常の書き込みよりも長いロングライト（Long Write）を行う方法が知られている。
このような不良解析にあっては、テスト対象とするメモリセルC00に対し、ワード線WORDをHレベルにし、Yスイッチ回路YS00をON（YselをHレベル）にし、書込みデータに対応する電位差をビット線対BP00に与えてロングライト（Long Write）する。
このとき、メモリセルC00に電流が流れる状態であれば、HighをWriteした側のメモリセル部ノードにGND側へ繋がる何らかの欠陥が存在しているか、もしくは、LowをWriteした側のメモリセル部ノードにVDD側へ繋がる何らかの欠陥が存在している可能性が高い。
したがって、ロングライトを実行中にメモリセルに流れる電流を検出することにより、メモリセルを詳細に解析することができる。
従来、図7のようなSRAMメモリの回路においては上述の様な詳細検査を実施して製品歩留まりを向上させていた。
なお、ロングライトによるメモリの不良検査は例えば特許文献2にも上記とは異なる目的であるが利用されている。
【０００７】
ところで、近年では、半導体記憶装置の微細化とともに動作の高速化も強く望まれている。
しかしながら、図7に示したような低電力系SRAMでは高速化に対応できないという問題がある。
図7の低電力系SRAMでは、メモリセルにデータの読み出し／書込みを行うにあたって、プリチャージ制御線LPCに与えられるブロック選択信号BLKselによってプリチャージ回路PC00、PC01を一括してOFFにする。
共通ビット線対LION/LIONを介して読出し／書込みされるのは選択されたYスイッチ回路YS00に繋がるメモリセルC00だけであるが、図8に示すように、非選択のビット線対BP01であってもフル振幅の電位がビット線BT01、BN01にかかる。
したがって、次にプリチャージを行う場合には、すべてのビット線対BP00、BP01をフルにチャージする必要があるため、非常に大きな消費電流ピークがあらわれてしまう。
このように大きな消費電流ピークがあると、それにともなって電源ドロップが生じやすくなり、その後の高速動作や安定動作が保証できなくなる。
そのため、図7のような低電力系SRAMでは高速動作に不適であるという問題がある。
【０００８】
ここで、例えば図10に示すような高速動作系SRAMが知られている。
図10は、通常の高速系SRAMなどで用いられるプリチャージ方式を搭載した回路例である。
このような高速系SRAMは、例えば特許文献3の図2にも開示されている。
この高速系SRAMでは、プリチャージ回路PC00、PC01のゲートが個々のYスイッチ回路YS00、YS01に連動して制御される構造を持っている。
図11は、この高速系SRAMの動作を説明するタイミングチャートである。
この高速系SRAMにおいては、読出し／書込みの対象となるメモリセルを選択するYスイッチ回路YS00の選択信号Ysel00とワード線WORDとはほぼ同じ制御となる。
読出し／書込みの対象となるメモリセルC00を選択するYスイッチ回路YS00の選択信号YSW00がLレベルからHレベルになると、このYスイッチ回路YS00に連動するプリチャージ回路PC00がOFFになる。
この状態でメモリセルC00にデータの読み出し／書込みが可能になる。
【０００９】
ここで、書込み／読み出し対象のメモリセルC00につながるビット線対BP00は、プリチャージがOFFになって、たとえばメモリセルC00からデータの読み出しが実行される場合にはビット線対BP00(BT/BN00)にそれぞれVDD、GNDの電位が現れる。
その一方、読出し／書込みの対象とならないメモリセルC01のビット線対BP01ではプリチャージ回路PC01がONのままであるため、電位はほぼ変化せず、VDDのままであり、仮に変動があった場合でも微小（α）変動の範囲でVDD−α程度を維持する。
したがって、読出し／書込み動作の後にプリチャージを行うにあたっては、OFFにした分だけを再びチャージすればよいのでプリチャージによるピーク電流が小さくてすむ。
図7の低電力系SRAMが読出し／書込み動作後のプリチャージにあたって総てのプリチャージ回路(PC00,PC01)に一斉に電荷を供給していたのに比べて、図10の高速系SRAMではプリチャージに要する電流が少なくまた急激な消費電流ピークもないため、高速動作を安定してできるという利点がある。
【００１０】
【特許文献１】特開2002-184198号公報
【特許文献２】特開2000-067598号公報
【特許文献３】特開2002-313083号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図10の高速系SRAMにおいては、メモリセルの詳細不良解析ができないという問題がある。
メモリセルの不良解析にあたっては、一つ一つのメモリセルに通常の書き込みよりも長いロングライト（Long Write）を行い、ロングライトの実行中にメモリセルに流れる電流が有るか無いかを検出することによってメモリセルの欠陥の有無を判断する。
ここで、欠陥メモリセルからリークする電流があったとしても、この時に流れる電流値は非常に微量である。
したがって、メモリセルの詳細不良解析を行うためには、ロングライト（Long Write）の実行中には他に余計な電流が流れていないことが前提となる。
この点、図7の低電力系SRAMでは、総てのプリチャージ回路が一斉にOFFになるので、検査対象となるメモリセル以外の回路動作電流の影響は排除して、目的のメモリセル部の不良電流のみを測定することができる。
しかし、図10の高速系SRAMでは、上述の様に、非選択のYスイッチ回路に連動するプリチャージ回路は常にON状態となっており、ワード線によって一括選択されているSRAMメモリセル部に貫通電流が流れてしまう。
非選択のメモリセルの数は非常に多く、貫通電流も非常に大きな値となってしまうので、図7の低電力系SRAMに適用できた詳細不良解析を実施するのは困難である。
【００１２】
このような事情から、半導体記憶装置の詳細不良解析と高速動作とは両立しない問題となっている。
【課題を解決するための手段】
【００１３】
本発明の半導体記憶装置は、
ワード線とビット線対との交点に設けられた複数のメモリセルと、前記ビット線対ごとに設けられており各ビット線対をプリチャージするプリチャージ回路と、前記ビット線対ごとに設けられており各ビット線対を選択するYスイッチ回路と、を備え、通常のメモリデータの読み出しまたは書込みを実行する通常モードと、テスト対象となるメモリセルに対してロングライトを実行することのできるテストモードとの二つのモードを切り替えて実行する半導体記憶装置であって、外部から供給されるモード選択信号に応じて通常モードとテストモードとを切り替えるモード切替部と、通常モードにおいて個々の前記Yスイッチ回路の動作に応じて個々の前記プリチャージ回路の動作制御をする複数の個別制御部と、テストモードにおいてブロック選択信号による指令によってすべての前記プリチャージ回路をオフにするブロック制御部と、を備えることを特徴とする半導体記憶装置。
【発明の効果】
【００１４】
このような構成において、通常モードにおいては、プリチャージ回路のプリチャージ動作は個別制御部によって個々のYスイッチ回路の動作に応じ個別に制御される。
たとえば、通常動作時は消費電流ピークによって電源ドロップが起きないように各ビット線対のプリチャージタイミングを個別に制御する。これによって高速であっても安定動作を保障する半導体記憶装置とすることができる。
その一方、テストモードにおいては、ブロック制御部によってプリチャージ回路のすべてを一括でOFFにする。
テストモードにおいて、テスト対象のメモリセルに印加するロングライトの電流以外に電流が流れていては正確な不良解析ができないところ、テストモードを選択したうえでブロック制御部によってプリチャージを一括してOFFにするので、各メモリセルについてリーク電流の有無等を詳細に解析することができる。
このように通常モードとテストモードと選択可能に分けたうえで、テストモードと通常モードとでプリチャージ回路の制御を行う機能部を個別制御部とブロック制御部とに分けたことによって、通常モードでは安定した高速動作をするとともにテストモードではメモリセルごとに不良解析を実行することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
本発明の半導体記憶装置に係る第1実施形態について説明する。
図1は、第1実施形態の全体構成を示す図である。
半導体記憶装置100は、メモリアレイ部110と、プリチャージ回路群120と、Yスイッチ回路群130と、センスアンプ140と、書込み部150と、プリチャージ回路制御部200と、を備えている。
【００１６】
メモリアレイ部110は、ビット線対BP00,BP01とワード線WORDとの交差部に配置された複数のメモリセルC00,C01からなる。
各メモリセルC00,C01は、ビット線対BP00,BP01とワード線WORDとの交差部に配置され、全体としてマトリックス状に配置されている。
なお、図1中では、代表的に二つのメモリセルC00、C01を示す。そして、メモリセルC00が設けられているビット線対BP00のビット線をBT00とBN00とする。メモリセルC01が設けられているビット線対BP01のビット線をBT01とBN01とする。メモリセルC00、C01は、よく知られたスタティック型メモリセルである。
【００１７】
プリチャージ回路群120は、各ビット線対BP00,BP01をプリチャージする複数のプリチャージ回路（PC00、PC01）からなる。プリチャージ回路（PC00、PC01）は、ビット線対BP00,BP01ごとに設けられている。なお、図1中では、代表的に二つのプリチャージ回路（PC00、PC01）を示す。
ビット線対BP00に設けられているプリチャージ回路をプリチャージ回路PC00とし、ビット線対BP01に設けられているプリチャージ回路をプリチャージ回路PC01とする。
【００１８】
Yスイッチ回路群130は、ビット線対BP00,BP01ごとに設けられた複数のYスイッチ回路（YS00、YS01）からなる。
なお、図1中では、代表的に二つのYスイッチ回路YS00、YS01を示す。
Yスイッチ回路（YS00、YS01）は、個別に入力されるY選択信号Ysel00,Ysel01によってオン／オフ制御される。Yスイッチ回路（YS00、YS01）は、Y選択信号Ysel00,Ysel01によってオンになった場合には、ビット線対BP00,BP01を開放し、メモリセルC00,C01のデータ読み出し、データ書き込みを可能にする。
逆に、Yスイッチ回路（YS00、YS01）がY選択信号Ysel00,Ysel01によってオフになった場合には、ビット線対BP00,BP01を遮断し、メモリセルC00,C01のデータ読み出し、データ書き込みを不可にする。
【００１９】
Yスイッチ回路YS00,YS01の制御信号であるY選択信号Ysel00,Ysel01は、プリチャージ回路制御部200を介してプリチャージ回路PC00,PC01にも与えられるが、この点は後述する。
【００２０】
ビット線対BP00、BP01は、Yスイッチ回路YS00,YS01を通過したあと、対応するビット線同士が接続されて、共通ビット線対LPに集約されている。すなわち、BT00とBT01とが接続されて共通ビット線LIOTに繋がり、BN00とBN01とが接続されて共通ビット線LIONに繋がっている。
【００２１】
センスアンプ140は、共通ビット線対LPに設けられ、データ読出し時にビット線間の電位差を検出するとともに増幅して読出しデータとして出力する。
書込み手段150は、共通ビット線対LPに設けられ、外部から与えられた書込みデータをビット線間に所定電圧差で与える。
【００２２】
プリチャージ回路制御部200は、通常モードとテストモードとを切り替えるモード切替部210と、通常モードにおいて個々のYスイッチ回路YS00,YS01の動作に応じて個々のプリチャージ回路PC00,PC01の動作を制御する個別制御部2200,2201からなる個別制御部群220と、テストモードにおいてすべてのプリチャージ回路PC00,PC01をオフにするブロック制御部230と、を備える。
【００２３】
モード切替部210には、通常モードとテストモードとを切り替え選択するモード選択信号MODEselが入力される。
モード切替部210は、モード選択信号MODEselがLレベルのときは通常モードを選択する。
通常モードを選択した場合、ブロック制御部230の動作は停止させる。
また、モード切替部210は、モード選択信号MODEselがHレベルのときはテストモードを選択する。
テストモードを選択した場合、ブロック制御部230の動作をONにする。
なお、個別制御部群220およびブロック制御部230の動作の詳細は後述する。
【００２４】
個別制御部群220は、ビット線対BP00,BP01ごとに設けられた複数の個別制御部（YS00、YS01）からなる。
各個別制御部YS00、YS01には、同じビット線対に設けられたYスイッチ回路YS00,YS01のY動作信号YSW00,YSW01がそれぞれ入力されている。そして、各個別制御部2200,2201は、Y動作信号YSW00,YSW01に応じたプリチャージ制御信号PCsg00,PCsg01を各プリチャージ回路PC00,PC01に与える。
具体的には、各個別制御部2200,2201は、Yスイッチ回路YS00,YS01がOFFのときは（ビット線対が選択されていないときは）、対応するプリチャージ回路PC00,PC01をONにするプリチャージ制御信号PCsg00,PCsg01を出力する。
逆に、各個別制御部2200,2201は、Yスイッチ回路YS00,YS01がONのときは（ビット線対が選択されたときは）、対応するプリチャージ回路PC00,PC01をOFFにするプリチャージ制御信号PCsg00,PCsg01を出力する。
ただし、モード切替部210においてテストモードが選択され、かつ、ブロック制御部230からプリチャージ回路PC00,PC01のOFF指令が出された場合には、個別制御部2200,2201はYスイッチ回路YS00,YS01のY動作信号YSW00,YSW01に関わらず、プリチャージ回路PC00,PC01をOFFにするプリチャージ制御信号PCsg00,PCsg01を出力する。
【００２５】
ブロック制御部230は、モード切替部210においてテストモードが選択された場合に動作状態となる。
ブロック制御部230には、ブロック選択信号BLKselが入力される。そして、テストモード時においてブロック選択信号BLKselがHレベルになった場合、ブロック制御部230は個別制御部群220に対してプリチャージ回路PC00,PC01をすべてOFFにする指令を与える。
【００２６】
このような構成を備える第1実施形態の動作を説明する。
まず、通常モードの動作について説明する。
図2は、通常モードにおけるタイミングチャートである。
図2では、通常モードにおいて、メモリセルへのデータ書込みまたはメモリセルからのデータ読出しを行う場合のYスイッチ回路、プリチャージ回路の動作、ビット線対に流れる電流、および、プリチャージ回路電源の消費について説明する。
【００２７】
通常モードの場合、モード選択信号MODEselはLレベルで固定される。そして、時刻T0からT1においては、データの書き込み読み出しを行わない待機状態であり、ワード線WORD、Y選択信号Ysel00、Ysel01はともにLレベルである。
このとき、Yスイッチ回路YS00はOFFであることから、Yスイッチ回路YS00からのY動作信号YSW00に応じて、個別制御部2200はプリチャージ回路PC00をONにするプリチャージ制御信号PCsg00を出力する。
したがって、プリチャージ回路PC00はON状態となり、ビット線対BP00(BT/BN00)がプリチャージされる。
同様に、Yスイッチ回路YS01はOFFであることから、Yスイッチ回路YS01からのY動作信号YSW01に応じて、個別制御部2201はプリチャージ回路PC01をONにするプリチャージ制御信号PCsg01を出力する。
したがって、プリチャージ回路PC01はON状態となり、ビット線対BP01(BT/BN01)がプリチャージされる。
【００２８】
時刻T1において、メモリセルC00のデータを読み出す動作を開始する。
この場合、読み出すメモリセルC00に対応するYスイッチ回路YS00およびワード線WORDを選択してONにする。すなわち、ワード線WORDが時刻T1でHレベルになり、Yスイッチ回路YS00を選択するY選択信号Ysel00がHレベルになる。
なお、選択されないメモリセル（C01）に対応するYスイッチ回路YS01はOFFのままであり、Ysel01はLレベルを維持する。
Yスイッチ回路YS00がONであるから、Yスイッチ回路YS00からのY動作信号YSW00に応じて、個別制御部2200はプリチャージ回路PC00をOFFにするプリチャージ制御信号PCsg00を出力し、プリチャージ回路PC00がOFFになる。
また、Yスイッチ回路YS01はOFF状態を維持しているので、プリチャージ回路PC01はON状態を維持する。
【００２９】
すると、ビット線対BP00(BT/BN00)においては、メモリセルC00の各記憶ノードの電位に応じてビット線BT00、BN00がそれぞれVDD、GNDへ徐々に変位する。
このビット線BT00、BN00の電位はそのまま共通ビット線LIOT、LIONに伝えられ、センスアンプ140を介して読み出される。
【００３０】
なお、メモリセルC00にデータを書き込む場合には、書込み部150から共通ビット線LIOT/LIONを介してビット線対BP00（BT00/BN00）に書込みデータを印加し、メモリセルC00にデータを書き込む。
【００３１】
その一方、選択されなかったビット線対BP01(BT/BN01)では、Yスイッチ回路YS01がONにならず、プリチャージ回路PC01はON状態を維持する。
したがって、ビット線対BP01(BT01/BN01)は電位をVDDで維持し、仮に、変動があった場合でも微小（α）変動の範囲でVDD−α程度を維持する。
【００３２】
データの読み出しまたは書込み終了後、時刻T2において、再びデータの書き込み／読み出しを行わない待機状態に戻るにあたり、ワード線WORDおよびYスイッチ回路YS00の選択信号Ysel00をLレベルに戻す。Yスイッチ回路YS00の選択信号Ysel00をLレベルに戻すと、Yスイッチ回路YS00がOFFになる。Yスイッチ回路YS00がOFFであるから、Yスイッチ回路YS00からのY動作信号YSW00に応じて、個別制御部2200はプリチャージ回路PC00をONにするプリチャージ制御信号PCcg00を出力し、プリチャージ回路PC00がONになる。
なお、Y選択信号Ysel01はLレベルを維持するので、Yスイッチ回路YS01はOFFのままであり、プリチャージ回路PC01はONのままである。
このとき、プリチャージ回路PC00の電源VCCにかかる負荷は、一つのプリチャージ回路PC00によってビット線対BP00(BT/BN00)をチャージする分の電流だけであり、極めて小さい。
したがって、プリチャージ動作を行う場合でも電源ドロップが生じることはなく、迅速なプリチャージによって安定した高速動作を可能とする。
【００３３】
このように、通常モードにおいては、プリチャージ回路制御部200は、各個別制御部2200,
2201が個々のYスイッチ回路YS00,YS01の動作に応じて個々のプリチャージ回路PC00,PC01を制御し、選択されたビット線対のプリチャージ回路PC00,PC01だけをOFFにする。
このように選択されたビット線対のプリチャージ回路PC00,PC01だけがOFFになるので、次のプリチャージタイミングでも電流消費は極めて少なくなり、高速動作が可能となる。
【００３４】
次に、テストモードにおける動作について説明する。
図3は、テストモードにおけるタイミングチャートである。
テストモードにモードを切り替えるため、時刻T3においてMODE選択信号MODEselがHレベルになる。すると、テストモードに切り替わり、ブロック制御部230がONになる。そして、時刻T4からテスト書込みを行うため、時刻T4において、ブロック選択信号BLKselがHレベルに変化する。
テストモードでブロック制御部230がONになっている状態でブロック選択信号BLKselがHレベルになると、個別制御部群220は、Yスイッチ回路YS00,YS01の動作に関係なくすべてのプリチャージ回路PC00,PC01に対してプリチャージをOFFにするプリチャージ制御信号PCsg00、PCsg01を出力する。
これにより、すべてのプリチャージ回路PC00,PC01のプリチャージがOFFになる。
また、T4でブロック選択信号BLKselがHレベルになったことを受けて、テスト対象のメモリセルC00に繋がるワード線WORDがHレベルに変化するとともに、テスト対象となるメモリセルC00に繋がるビット線対を選択するY選択信号Ysel00がHレベルになる。
【００３５】
一方、テスト対象ではないメモリセルC01に繋がるビット線対を選択するY選択信号Ysel01はLレベルを維持する。
このようにY選択信号Ysel00がHになることによってYスイッチ回路YS00がONになり、ビット線対BP00（BT/BN00）が共通ビット線LPに繋がった状態になる。
この状態で書込み部150によって書込みデータを共通ビット線対LPからヒット線対BP00に長期間印加し、テスト対象であるメモリセルC00に漏れ電流がないか否かを測定する。
【００３６】
ここで、テスト対象ではないメモリセルC01に繋がるビット線対BP01（BT／BN01）のプリチャージ回路もOFFになっているため、プリチャージ回路からメモリアレイ110に流れ込む電流はない。
したがって、テスト対象のメモリセルC01において仮に微小な漏れ電流が生じていた場合でもノイズに邪魔されることなく高精度かつ高分解能に検出することができ、メモリアレイ110の詳細なテストが可能となる。
【００３７】
一つのメモリセルC00のテストが終了したところ（時刻T5）で、次のメモリセルのテストに移行する。
すなわち、ブロック選択信号BLKselをLレベルにし、ワード線およびY選択信号Ysel00をLレベルに戻す。すると、個別制御部群220からプリチャージ回路PC00,PC01をONにする指令が出力される。すべてのプリチャージ回路PC00,PC01がONになり、総てのビット線対がプリチャージ状態となる。
【００３８】
このとき、テスト時にすべてのプリチャージがOFFになってすべてのビット線対の電位が開放されていたため、再度プリチャージするためには一時的に大きな消費電流が発生する。このような大きな消費電流は電源ドロップを引き起こす可能性があるが、テストモードでは高速の動作を要求するものではないため特段の問題は生じない。
【００３９】
このような第1実施形態によれば、次の効果を奏することができる。
高速で動作可能な通常モードと、メモリセル一つ一つを詳細に解析できるテストモードとを分ける。通常モードでは、読出し／書込み対象となるメモリセルが繋がるビット線対のプリチャージのみをON／OFFし、読出し／書込みの対象ではないビット線対のプリチャージは常時ONとする。そのため、プリチャージに大きな消費電流ピークが現れることがなく、電源ドロップもないため、高速動作に適する。
その一方、ロングライトによる書込みテストでメモリセルの一つ一つを詳細に調べるにあたって、テストモードではプリチャージ回路PC00,PC01を総てOFFにするブロック制御部230を有する。
このようにテスト時にはプリチャージ回路PC00,PC01をすべてOFFにするため、他のノイズ電流に邪魔されることなく各メモリセルからの漏れ電流を正確に検出することができ、メモリアレイを詳細解析することができる。
【００４０】
（第2実施形態）
次に、本発明の第2実施形態を説明する。
第2実施形態の基本的構成は第1実施形態に同様であるが、第2実施形態では、プリチャージ回路制御部を論理回路によって具体的に構成した点に特徴を有する。
図4は、第2実施形体の構成を示す図である。
なお、第1実施形態（図1）と対応する要素には同一の符号を付す。
【００４１】
まず図4において、メモリセルC00の構成を説明する。
メモリセルC00は、nMOSトランジスタNM10とpMOSトランジスタPM10とからなるインバータ回路INV10と、nMOSトランジスタNM20とpMOSトランジスタPM20とからなるインバータ回路INV20と、を備える。
インバータINV10とインバータINV20とは、互いの入力と出力とが交差接続されたフリップフロップになっている。このフリップフロップの一方の記憶ノードNR00はnMOSトランジスタNM30によってビット線BT00に接続されている。フリップフロップの他方の記憶ノードNL00は、nMOSトランジスタNM40によってビット線BN00に接続されている。nMOSトランジスタNM30およびnMOSトランジスタNM40のゲートはワード線Wに接続されている。
【００４２】
メモリセルC01は、メモリセルC00と同様の構成である。すなわち、ｎMOSトランジスタNM11とpMOSトランジスタPM11とからなるインバータINV11と、nMOSトランジスタNM21とpMOSトランジスタPM21とからなるインバータINV21と、を備える。記憶ノードNR01がnMOSトランジスタNM31を介してビット線BT01に接続され、記憶ノードNL01がnMOSトランジスタNM41を介してビット線BN01に接続されている。
nMOSトランジスタNM31およびnMOSトランジスタNM41のゲートは、ワード線Wに接続されている。
【００４３】
プリチャージ回路PC00は、電源電圧VCCとビット線対BP00（BT00、BN00）との間に設けられたpMOSトランジスタPM30、PM40と、ビット線対BP00の間に設けられたpMOSトランジスタPM50と、を備える。
これら三つのpMOSトランジスタPM30、PM40、PM50のゲートは共通した一つのノード（プリチャージ制御ノード）PN00で接続されている。
【００４４】
プリチャージ回路PC01は、プリチャージ回路PC00と同様の構成であり、電源電圧VCCとビット線対BP01（BT01、BN01）との間に設けられたpMOSトランジスタPM31、PM41と、ビット線対BP01の間に設けられたpMOSトランジスタPM51と、を備える。
そして、これら三つのpMOSトランジスタPM31、PM41、PM51のゲートは共通した一つのノード（プリチャージ制御ノード）PN01で接続されている。
【００４５】
次に、Yスイッチ回路YS00の構成を説明する。
Yスイッチ回路YS00は、一方のビット線BT00に設けられたnMOSトランジスタNM50およびpMOSトランジスタPM60と、他方のビット線BN00に設けられたnMOSトランジスタNM60およびpMOSトランジスタPM70と、Y選択信号Ysel00を反転してpMOSトランジスタPM60、PM70のゲートに与えるインバータINV30と、を備える。
pMOSトランジスタPM60とpMOSトランジスタPM70とはゲートが共通のノードPN10で接続されており、インバータINV30によって反転されたY選択信号がこのノードPN10に入力される。
また、nMOSトランジスタNM50およびnMOSトランジスタNM60のゲートには、Y選択信号Ysel00が入力される。
【００４６】
Yスイッチ回路YS01は、Yスイッチ回路YS00と同様の構成であり、一方のビット線BT00に設けられたnMOSトランジスタNM50およびpMOSトランジスタPM60と、他方のビット線BN00に設けられたnMOSトランジスタNM60およびpMOSトランジスタPM70と、Y選択信号を反転してpMOSトランジスタPM60、PM70のゲートに与えるインバータINV30と、を備える。
【００４７】
図4において、プリチャージ回路制御部200は、MODE選択信号MODEselとブロック選択信号BLKselとを二入力とし、モードの切り替え制御とともにテストモードにおいて総てのプリチャージ回路を統括的に制御する統括NAND回路240と、
Yスイッチ回路YS00,YS01とプリチャージ回路PC00,PC01との間にそれぞれ配設された複数の個別NAND回路2200,2201と、を備える。
【００４８】
統括NAND回路240は、MODE選択信号MODEselとブロック選択信号BLKselとを二入力とし、その出力はブロック制御線LBLKに出力される。
ブロック制御線LBLKは、総てのプリチャージ回路PC00,PC01とYスイッチ回路YS00,YS01との間を横断的に配線されており、個別NAND回路2200、2201の一方の入力はブロック制御線LBLKに繋がっている。
【００４９】
個別NAND回路2200、2201は、一方の入力を統括NAND回路240の出力とし、他方の入力を反転したY選択信号とする。
反転したY選択信号とは、Yスイッチ回路YS00、YS01内のインバータINV30、31を介したY選択信号であり、pMOSトランジスタ（PM60、PM70、PM61、PM71）のゲート同士の接続ノードPN10、PN11に与えられる信号と同じである。
すなわち、反転したY選択信号が第1実施形態におけるY動作信号YSW00、YSW01に対応する。
個別NAND回路2200,2201の出力は、プリチャージ回路PC00、PC01のpMOSトランジスタのゲートが接続されたノードに供給されており、第1実施形態におけるプリチャージ制御信号PCsg00,PCsg01に対応する。
この個別NAND回路2200、2201は近距離でプリチャージ回路PC00、PC01に接続されるだけなので、面積を考慮した最小サイズの構成とする。
【００５０】
このような構成において、統括NAND回路240によってモード切替部とブロック制御部とが構成され、個別NAND回路によって個別制御部が構成されている。
【００５１】
なお、モード選択信号MODEselの入力端子は、外付けされるテストパッドに接続可能となっている。ユーザーがこの半導体記憶装置を使用する時は、テストＰＡＤには何も接続されておらず、電位をＧＮＤに固定するために高抵抗を介してGNDに接地されている。
【００５２】
このような構成を備える第2実施形態の動作を説明する。
図5は、通常モードにおける第2実施形態の動作を説明するタイミングチャートである。
図5は、第1実施形態で説明した図2に対応する。
図5において、MODE選択信号がLレベルの場合、ブロック選択信号BLKselに関わりなく、統括NAND回路240の出力はHレベルとなる。
そして、時刻T0からT1において読出し／書込みをしない待機状態である場合、Yスイッチ回路YS00、YS01を選択するY選択信号Ysel00、Ysel01はいずれもLレベルである。
このとき、個別NAND回路2200、2201の入力は、一方が統括NAND回路240からのHレベルであり、他方はYスイッチ回路YS00,YS01からのY動作信号YSW00、YSW01である。
Y選択信号Ysel00、Ysel01がLレベルのとき、これを反転したY動作信号YSW00、YSW01はHレベルである。
したがって、個別NAND回路2200,2201の出力であるプリチャージ制御信号PCsg00,PCsg01はLレベルであり、プリチャージ回路PC00,PC01のノードPN00,PN01にLレベルが印加されると、プリチャージ回路PC00,PC01はONになる。
【００５３】
時刻T1において、メモリセルC00にデータの読出し/書込みを行うにあたり、メモリセルC00が繋がっているワード線WORDをHレベルにし、同時にビット線対BP00を選択するYスイッチ回路YS00のY選択信号Ysel00をHレベルにする。
すると、個別NAND回路2200において、ブロック制御線LBLKから来る一方の入力がHレベルであって、Yスイッチ回路YS00から来る他方の入力であるY動作信号YSW00がLレベルとなる。
したがって、個別NAND回路2200の出力であるプリチャージ制御信号PCsg00はHレベルとなり、プリチャージ回路PC00はOFFになる。
また、Yスイッチ回路YS00がONになることにより、ビット線対BP00（BT00／BN00）が共通ビット線対LIOT／LIONに繋がる。
すると、ビット線対BP00(BT/BN00)においては、メモリセルC00の各記憶ノードNR00、NL00の電位に応じてビット線BT00、BN00がそれぞれVDD、GNDへ徐々に変位するので、このビット線BT00、BN00の電位はそのまま共通ビット線LIOT、LIONに伝えられ、センスアンプ140を介して読み出される。
【００５４】
なお、読出し／書込みの対象ではない他のメモリセルC01を選択するYスイッチ回路YS01はOFFのままであり、他のYスイッチ回路YS01を選択するYsel01がLレベルを維持する。
すると、他の個別NAND回路2201からの出力であるプリチャージ制御回路PCsg01はLレベルを維持し、プリチャージ回路PC01はON状態を維持する。
したがって、ビット線対BP01(BT01/BN01)は電位をVDDで維持し、仮に、変動があった場合でも微小（α）変動の範囲でVDD−α程度を維持する。
【００５５】
このような読出し／書込み動作のあと、時刻T2において、再びデータの書き込み／読み出しを行わない待機状態に戻るにあたり、ワード線WORDおよびYスイッチ回路YS00の選択信号Ysel00をLレベルに戻す。
すると、Yスイッチ回路YS00からのY動作信号YSW00がHレベルになるため、個別NAND回路2200の出力であるプリチャージ制御信号PCsg00はLレベルになり、プリチャージ回路がONになる。
なお、Y選択信号Ysel01はLレベルを維持するので、Yスイッチ回路YS01はOFFのままであり、プリチャージ回路PC01はONのままである。
【００５６】
このとき、プリチャージ回路PC00,PC01の電源VCCにかかる負荷は、一つのプリチャージ回路PC00によってビット線対BP00(BT/BN00)をチャージする分の電流だけであり、極めて小さい。
したがって、プリチャージ動作を行う場合でも電源ドロップが生じることはなく、迅速なプリチャージによって安定した高速動作を可能とする。
そして、この第2実施形態の構成によって、通常モードにおいて安定した高速動作ができる半導体記憶装置を実現できる。
【００５７】
次に、テストモードにおける動作について説明する。
図6は、テストモードにおけるタイミングチャートである。
図6は、第1実施形態で説明した図3に対応する。
図6において、テストモードにモードを切り替えるため、時刻T3においてMODE選択信号がHレベルになる。
この状態でテストモードに切り替わってはいるが、ブロック選択信号BLKselがHレベルに変化しない限りは、統括NAND回路240の出力であるブロック制御線はLレベルを保つ。
時刻T4からテスト書込みを行うため、ブロック選択信号BLKselがHレベルに変化する。
このようにモード選択信号MODEselとブロック選択信号BLKselとが両方ともHレベルになると、統括NAND回路240の出力であるブロック制御線LBKLはLレベルになる。
【００５８】
ブロック制御線LBKLの信号がLレベルになった場合、個別NAND回路2200,2201の一方の入力がLレベルになる。すると、個別NAND回路2200,2201の出力であるプリチャージ制御信号PCsg00,PCsg01は、Yスイッチ回路YS00,YS01からのY動作信号YSW00,YSW01に関わりなくHレベルとなり、すべてのプリチャージ回路PC00,PC01がOFFになる。
そして、ブロック選択信号BLKselがHレベルに変化したことを受けて、時刻T4においてテスト対象のメモリセルC00に繋がるワード線WORDがHレベルに変化するとともに、テスト対象となるメモリセルC00に繋がるビット線対BP00を選択するY選択信号Ysel00が時刻T4においてHレベルになる。
一方、テスト対象ではないメモリセルC01に繋がるビット線対BP01を選択するY選択信号Ysel01はLレベルを維持する。
このようにY選択信号Ysel00がHになることによってYスイッチ回路YS00がONになり、ビット線対BP00（BT/BN00）が共通ビット線LPに繋がった状態になる。
この状態で書込み部150によって書込みデータを共通ビット線対LPからビット線対BP00に長期間印加したのち、テスト対象であるメモリセルC00に漏れ電流がないか否かを測定する。
【００５９】
一つのメモリセルC00のテストが終了したところ（時刻T5）で、次のメモリセルのテストに移行する。
このとき、ブロック選択信号BLKselをLレベルにし、ワード線およびY選択信号Ysel00をLレベルに戻す。すると、統括NAND回路240の入力はモード選択信号MODEselのHレベルとブロック選択信号BLKselのLレベルであるので、統括NAND回路240の出力であるブロック制御線LBLKはHレベルとなる。そして、個別NAND回路2200、2201の一方の入力であるブロック制御線LBLKがHレベルとなる。
また、Y選択信号Ysel00がLレベルとなった場合、Yスイッチ回路YS00がOFFになるとともに、反転されたY選択信号であるY動作信号YSW00はHレベルとなる。
したがって、個別NAND回路2200、2201の出力であるプリチャージ制御信号PCsg00、PCsg01がLレベルとなり、プリチャージ回路PC00、PC01がONになる。
これにより、すべてのプリチャージ回路PC00、PC01がONになり、総てのビット線対がプリチャージ状態となる。
【００６０】
このとき、テスト時にすべてのプリチャージがOFFになってすべてのビット線対の電位が開放されていたため、再度プリチャージするためには一時的に大きな消費電流が発生する。
このような大きな消費電流は電源ドロップを引き起こす可能性があるが、テストモードでは高速の動作を要求するものではないため特段の問題は生じない。
【００６１】
このように、第2実施形態の構成によって、テストモードにおいて総てのプリチャージ回路をOFFにし、メモリセルごとの詳細な解析が実現できる。
【００６２】
このような第2実施形態によれば、第１実施形態と同様の効果を奏することができる。
さらに、通常モードとテストモードとでプリチャージ回路の制御を異なるものとする複雑な制御を行うにあたり、一つの統括NAND回路240と、プリチャージ回路と同じ数の個別NAND回路2200、2201と、を配置するだけの簡便な構成によって実現できる。すなわち、簡易な構成でありながらも高速動作と詳細解析とを同時に実現できるという画期的な効果を奏するものである。
また、個別NAND回路2200,2201は、近距離でプリチャージ回路PC00,PC01に接続されるだけなので最小サイズでよく、全体のサイズも十分に小型化に資するという効果も奏する。
【００６３】
本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
第2実施形態として、本発明を具体化するのに好適な回路構成を示したが、本発明の実現にあたってモード切替部、ブロック制御部、個別制御部等の機能を実現する構成であれば第2実施形態の回路構成に限定されない。
【図面の簡単な説明】
【００６４】
【図１】第1実施形態の全体構成を示す図である。
【図２】第1実施形態において、通常モードにおけるタイミングチャート。
【図３】第1実施形態において、テストモードにおけるタイミングチャート。
【図４】第2実施形体の構成を示す図。
【図５】通常モードにおける第2実施形態の動作を説明するタイミングチャート。
【図６】第2実施形態において、テストモードにおけるタイミングチャート。
【図７】Low power SRAMで用いられるプリチャージ方式を搭載した半導体記憶装置の回路例を示す図。
【図８】低電力系SRAMの動作を説明するタイミングチャート。
【図９】スタティック型メモリセル（SRAM）の一つを拡大して示す図。
【図１０】通常の高速系SRAMなどで用いられるプリチャージ方式を搭載した回路例を示す図。
【図１１】は、この高速系SRAMの動作を説明するタイミングチャートである。
【符号の説明】
【００６５】
11…メモリアレイ部、12…プリチャージ部、13…スイッチ部、100…半導体記憶装置、110…メモリアレイ部、110…メモリアレイ、120…プリチャージ回路群、130…スイッチ回路群、140…センスアンプ、150…書込み部、200…プリチャージ回路制御部、210…モード切替部、220…個別制御部群、230…ブロック制御部、240…統括NAND回路、2200…個別制御部、2201…個別制御部、LBKL…ブロック制御線。
【図１】
2010102801.tif 000003
【図２】
2010102801.tif 000004
【図３】
2010102801.tif 000005
【図４】
2010102801.tif 000006
【図５】
2010102801.tif 000007
【図６】
2010102801.tif 000008
【図７】
2010102801.tif 000009
【図８】
2010102801.tif 000010
【図９】
2010102801.tif 000011
【図１０】
2010102801.tif 000012
【図１１】
2010102801.tif 000013