(57)【要約】      （修正有）【課題】よりアスペクト比の大きい３次元構造型キャパシタを有する半導体装置及びその製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板２１上に絶縁膜３４を形成する工程と、形成した絶縁膜３４上に、第１の方向に延在し、帯状のパターンを有する第１マスクを形成する工程と、第１マスクをマスクに絶縁膜３４をエッチングして、絶縁膜３４を帯状体に加工する帯状体形成工程と、帯状体の上に、第１の方向と異なる第２の方向に延在し、帯状のパターンを有する第２マスクを形成する工程と、第２マスクをマスクにして、帯状体をエッチングして、帯状体を柱状体３４に加工する柱状体形成工程と、柱状体３４の表面を被覆するように第１導電膜を形成する工程と、第１導電膜をエッチングして、第１導電膜から成る電極３５を柱状体３４の側面に形成する電極形成工程と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、第１方向に延在し、帯状のパターンを有する第１マスクを形成する工程と、
前記第１マスクをマスクに前記絶縁膜をエッチングして、前記絶縁膜を帯状体に加工する帯状体形成工程と、
前記帯状体の上に、前記第１方向と異なる第２方向に延在し、帯状のパターンを有する第２マスクを形成する工程と、
前記第２マスクをマスクにして、前記帯状体をエッチングして、前記帯状体を柱状体に加工する柱状体形成工程と、
前記柱状体の表面を被覆するように第１導電膜を形成する工程と
前記第１導電膜をエッチングして、前記第１導電膜から成る電極を前記柱状体の側面に形成する電極形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、さらに
前記半導体基板上に層間膜を形成する工程と、
前記層間膜にコンタクトホールを形成する工程と
前記コンタクトホール内から前記層間膜上にかけて第２導電膜を形成する工程を有し、
前記帯状体形成工程では、前記絶縁膜をエッチングすると共に前記第２導電膜をエッチングする第１の第２導電膜エッチング工程を含み、
前記柱状体形成工程では、前記絶縁膜をエッチングすると共に前記第２導電膜をエッチングする第２の第２導電膜エッチング工程を含む、
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において
前記第１の第２導電膜エッチング工程では、前記第２導電膜をエッチングすると共に、前記層間膜をエッチングする工程を含み、
前記第２の前記第２の第２導電膜エッチング工程では、前記第２導電膜をエッチングすると共に、前記層間膜をエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１マスクは、前記第１方向と直交する方向に第１ピッチで繰り返して複数配置され、
前記第２マスクは、前記第２方向と直交する方向に第２ピッチで繰り返して複数配置され、
前記第１マスクと前記第２マスクが交わるそれぞれの領域に、前記柱状体がそれぞれ形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１方向と前記第２方向は直交していることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１のマスク形成工程と第２のマスク形成工程とは、前記第１ピッチと第２ピッチとが等しくなるように行われることを特徴とする半導体装置の製造方法。
【請求項７】
請求項２記載の半導体装置の製造方法において、
前記層間膜を形成する工程の前に、さらに
前記半導体基板上に、一方が前記第２導電膜と電気的に接続されるソース・ドレイン領域を備えるトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記トランジスタを形成する工程では、
前記半導体基板に、柱状部を形成する工程と、
前記柱状部の底部に第１ソース・ドレイン領域を形成する工程と、
前記柱状部の上部に前記第１導電膜と電気的に接続される第２ソース・ドレイン領域を形成する工程と、
前記複数の柱状部のそれぞれの側面にゲート絶縁膜を介して複数のゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、さらに
前記半導体基板に、前記第１方向あるいは前記第２方向に延在し、前記第１ソース・ドレイン領域と接続されるビット線を形成する工程と、
前記複数のゲート電極に接続し、前記ビット線が延在する方向に対して直交する方向に延在するワード線を形成する工程を、さらに有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法において、
前記電極形成工程の後に、さらに
前記電極を覆って第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に第３導電膜から成る第２電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に形成され、その平面形状は第１方向に平行な２つの辺及び第１方向と異なる第２方向に平行な２つの辺から成る四辺を有し、絶縁膜から成る柱状体と、
前記柱状体の側面に形成された第１導電膜から成る電極を有する半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体装置は、さらに
半導体基板上に形成された層間膜と、
前記層間膜に形成されたコンタクトホール内から前記層間膜上にかけて形成された第２導電膜を備え、
前記柱状体は、前記絶縁膜の下に位置する前記第２導電膜を含むことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において
前記柱状体は、前記第１方向と前記第２方向のそれぞれに沿って並進対称に繰り返して複数個配置されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において
前記第１方向と前記第２方向は直交していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記半導体装置は、
ゲート電極、及び第１ソース・ドレイン領域、及び前記第１導電膜に接続される第２ソース・ドレイン領域を備えるトランジスタと、
前記ゲート電極に接続され前記第１方向に延在するワード線と、
前記第１ソース・ドレイン領域に接続され前記第２方向に延在するビット線を有する
ことを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
加工寸法をＦとして、前記ワード線は前記第２方向に２Ｆピッチで複数個配列され、前記ビット線は前記第１方向に２Ｆピッチで複数個配列され、
前記積層体は、前記ワード線と前記ビット線の複数の交点に、それぞれ配置されている
ことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において
前記トランジスタは、
半導体材料から成る半導体柱状部を有し、
前記半導体柱状部の側面に、ゲート絶縁膜を介して前記ゲート電極が形成され、
前記半導体柱状部の下部に前記第１ソース・ドレイン領域が形成され、
前記半導体柱状部の上部に前記第２ソース・ドレイン領域が形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、３次元構造型キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化を進めるためには、そこに含まれる電気・電子素子のより一層の小型化が求められる。しかしながら、半導体装置の一つであるＤＲＡＭでは、メモリセルサイズを縮小するためにキャパシタを小型化しようとすると、その容量値が減少して動作が不安定になるという問題を引き起こす。そこで、メモリセルの占有面積（メモリセル面積）を縮小しつつ、キャパシタに必要な容量を確保する方法として３次元構造型キャパシタが開発されている（例えば、特許文献１参照）。
【０００３】
関連する３次元構造型キャパシタは、厚い膜の成膜が比較的な容易なシリコン酸化膜を形成し、そのシリコン酸化膜に孔部を形成し、その孔部の内壁に蓄積電極を形成して構成される。このキャパシタ構造は、コンケーブ型キャパシタ構造とも呼ばれる。
【０００４】
コンケーブ型キャパシタを形成するための孔部の形成は、例えば、フォトリソグラフィー技術を用いてフォトレジストにホールパターンを形成し、このホールパターンが形成されたフォトレジストをマスクとしてシリコン酸化膜をドライエッチングすることにより行われる（例えば、特許文献２又は３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−２５１７１号公報
【特許文献２】特開２０００−１５０８２６号公報（特に段落００２６及び図７）
【特許文献３】特開２００１−１８９４３４号公報（特に段落００８２及び図１６）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図２２は、関連するＤＲＡＭの製造工程におけるキャパシタ用孔部形成後の状態を示す断面図である。
【０００７】
図２２において、半導体基板１０１上には、Ｐウェル１０２、半導体ピラー１０３、第１ソース・ドレイン領域１０４、ビット線１０５、ゲート絶縁膜１０６、ゲート電極１０７、第２ソース・ドレイン領域１０８、第１層間膜１０９、第２層間膜１１０、キャパシタコンタクトプラグ（キャパシタコンタクトパッド）１１１、及びキャパシタ層間膜１１２が形成されている。キャパシタ層間膜１１２の上には、マスク材１１３として反射防止膜１１４及びレジスト膜１１５形成されている。マスク材１１３には、キャパシタ用孔部形成用のパターンが形成されている。マスク材１１３をマスクとしてドライエッチングを行うことによって、キャパシタ層間膜１１２にはキャパシタ用孔部１１６が形成されている。キャパシタ用孔部１１６の底部には、キャパシタコンタクトプラグ１１１の上面が一部露出している。
【０００８】
ＤＲＡＭの微細化が進むに従い、メモリセル面積は縮小され、キャパシタのトップのサイズ、即ちキャパシタ用孔部１１６の径、も縮小される。キャパシタのトップのサイズを縮小しても、キャパシタの電荷蓄積容量を一定値以上に維持するためには、キャパシタの高さ、即ちキャパシタ用孔部１１６の深さ、を増大させる必要がある。
【０００９】
しかしながら、本願発明者は、深いキャパシタ用孔部１１６を精度よく形成することは困難であることを見出した。例えば、キャパシタ用孔部１１６をドライエッチングにより形成する場合、ドライエッチング中に生成される反応生成物が形成された孔内に堆積する結果、エッチングがストップし、抜け不良を引き起こす場合がある。また、たとえキャパシタコンタクトプラグ１１１に達するキャパシタ用孔部１１６を形成することができたとしても、底部付近では孔径が縮小し、形成されたキャパシタとキャパシタコンタクトプラグ１１１との間のコンタクト抵抗が増大する可能性がある。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、第１方向に延在し、帯状のパターンを有する第１マスクを形成する工程と、前記第１マスクをマスクに前記絶縁膜をエッチングして、前記絶縁膜を帯状体に加工する帯状体形成工程と、前記帯状体の上に、前記第１方向と異なる第２の方向に延在し、帯状のパターンを有する第２マスクを形成する工程と、前記第２マスクをマスクにして、前記帯状体をエッチングして、前記帯状体を柱状体に加工する柱状体形成工程と、前記柱状体の表面を被覆するように第１導電膜を形成する工程と、前記第１導電膜をエッチングして、前記第１導電膜から成る電極を前記柱状体の側面に形成する電極形成工程と、を有することを特徴とする。
【００１１】
また、本発明の他の形態に係る半導体装置は、半導体基板上に形成され、その平面形状は第１方向に平行な２つの辺及び第１方向と異なる第２方向に平行な２つの辺から成る四辺を有し、絶縁膜から成る柱状体と、前記柱状体側面に形成された第１導電膜から成る電極を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、アスペクト比のより大きい３次元構造型キャパシタを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態に係る半導体装置の製造に用いられる複数のマスクパターンを重ねて示す平面図である。
【図２】本発明の一実施の形態に係る半導体装置の一構成例を示す断面図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図３】図２のＤ１−Ｄ１’線断面図である。
【図４】図２の半導体装置の製造工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図５】図２に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図６】図５に示す工程の後のワード線とビット線とキャパシタコンタクトホールとの位置関係を説明するための平面図である。
【図７】図５に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図８】図７に続く工程を説明するための工程図である。
【図９】図８の状態における平面図である。
【図１０】図８に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図１１】図１０に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図１２】図１１に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図１３】図１２のＤ２−Ｄ２’線に対応する位置における断面図である。
【図１４】図１２に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図、（Ｃ）は図１のＣ−Ｃ’線に対応する位置における断面図である。
【図１５】図１４に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図１６】図１５に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図１７】図１６のＤ３−Ｄ３’線に対応する位置における断面図である。
【図１８】図１６に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図１９】図１８に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図２０】図１９に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図２１】図２０に続く工程を説明するための工程図であって、（Ａ）は図１のＡ−Ａ’線及びａ−ａ’線に対応する位置における断面図、（Ｂ）は図１のＢ−Ｂ’線に対応する位置における断面図である。
【図２２】関連するＤＲＡＭの製造工程におけるキャパシタ用孔部形成後の状態を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について図面を参照して詳細に説明する。
【００１５】
図１は、本発明の第１の実施の形態に係る半導体装置の製造に用いられる複数のマスクパターンを重ねた状態を示す図である。ここで、半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）を想定している。
【００１６】
図１から、半導体装置であるＤＲＡＭのメモリセルアレイの構成を理解することができる。図１の例では、単位メモリセルは、縦横の辺の長さが共に２Ｆであり、そのメモリセル面積は４Ｆ２である。なお、Ｆは、リソグラフィー技術を用いたマスク形成の最小加工寸法を表し、例えば、Ｆ＝５０ｎｍである。
【００１７】
図１に示されるマスクパターンは、具体的には、第１キャパシタパターン１１、第２キャパシタパターン１２、キャパシタコンタクトパターン１３、キャパシタコンタクトパッドパターン１４、ワード線パターン１５及びビット線パターン１６である。
【００１８】
第１キャパシタパターン１１及び第２キャパシタパターン１２は、共に幅Ｆの矩形部分を有しており、これら矩形部分は、それぞれ第１方向であるＸ方向及び第２方向であるＹ方向に２Ｆピッチで配置されている。
【００１９】
第１キャパシタパターン１１の矩形部分と第２キャパシタパターン１２の矩形部分とが交差する四角形の領域に、キャパシタコンタクトパターン１３が配置される。なお、図１では、キャパシタコンタクトパターン１３が円形に描かれているが、矩形であってもよい。
【００２０】
キャパシタコンタクトパッドパターン１４は、メモリセルアレイ領域を覆うように形成される。
【００２１】
次に、図２（Ａ），（Ｂ）及び図３を参照して、本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭ）の構成について説明する。
【００２２】
図２（Ａ）及び（Ｂ）は、本実施の形態に係るＤＲＡＭの縦断面図であって、それぞれ図１におけるＡ−Ａ’線及びＢ−Ｂ’線に対応する位置での断面図である。
【００２３】
図２（Ａ）及び（Ｂ）に示すＤＲＡＭは、半導体基板２１に形成されたＰウェル２２、半導体ピラー２３、第１ソース・ドレイン領域２４、ビット線２５、素子分離領域２６、ゲート絶縁膜２７、ゲート電極２８、第２ソース・ドレイン領域２９、第１層間膜３０、第２層間膜３１、キャパシタコンタクトプラグ３３、キャパシタ層間膜３４、蓄積電極（下部電極）３５、キャパシタ絶縁膜３６、上部電極３７、第３層間膜３８、バリアメタル３９、ＡｌＣｕ配線４０、及び第４層間膜４１を有している。
【００２４】
図３は、図２（Ａ）におけるＤ１−Ｄ１’線断面図である。
【００２５】
図２（Ａ）及び（Ｂ）並びに図３から理解されるように、（第１）絶縁膜であるキャパシタ層間膜３４は、その断面がＸ方向又はＹ方向にそれぞれ平行な２辺を持つ略正方形の柱状体である。Ｘ方向及びＹ方向の何れに関しても、柱状体の幅はＦ、柱状体間の距離（間隔）もＦである。柱状体の断面における角が直角ではなく丸まっているのは、柱状体形成時又はその後のウエット系の洗浄処理等の影響によるものである。
【００２６】
また、図３から理解されるように、キャパシタ層間膜３４の柱状体の周囲を囲む（被覆する）ように第１導電膜からなる蓄積電極（第１電極）３５が形成されている。さらに、蓄積電極３５の周囲には、蓄積電極３５を覆うキャパシタ絶縁膜（第２絶縁膜）３６が形成され、さらにその周りには、第２導電膜からなるキャパシタコンタクトプラグに接触する上部電極（第３導電膜からなる第２電極）３７が形成されている。
【００２７】
以下、図４乃至図２１を参照して、第１の実施の形態に係るＤＲＡＭの製造方法について説明する。なお、図４乃至図２１の各々において（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に対応する位置の断面図である。また、以下の説明において、Ｘ方向及びＹ方向は図１に示すＸ方向及びＹ方向にそれぞれ一致するものとする。
【００２８】
まず、図４（Ａ）及び（Ｂ）に示すように、半導体基板２１に形成されたＰウェル２２上に縦型トランジスタを形成し、第１層間膜３０及び第２層間膜３１を形成する。縦型トランジスタの形成は、以下のように行う。
【００２９】
まず、半導体基板２１上にＰウェル２２を形成する。ここでは、メモリセルのトランジスタとしてＮＭＯＳ（ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ）を用いることを前提としている。半導体基板２１としては、例えばシリコン基板やゲルマニウム基板を用いることができる。
【００３０】
次に、Ｐウェル２２上に柱状部である半導体ピラー２３を形成する。半導体ピラー２３は、Ｘ方向及びＹ方向にそれぞれ２Ｆピッチで配列形成される。半導体ピラー２３の形成位置は、キャパシタコンタクトパターン１３（図１参照）の位置に対応する。
【００３１】
次に、イオン注入や不純物を含む膜からの不純物拡散により、半導体ピラー２３の下部にトランジスタの第１ソース・ドレイン領域２４及びビット線２５を形成する。メモリセルのトランジスタがＮＭＯＳの場合、第１ソース・ドレイン領域２４及びビット線２５は、共にＮ型不純物を含む拡散層として形成される。なお、ビット線２５は、Ｘ方向に延在する。
【００３２】
次に、ビット線２５の領域を分離する素子分離領域２６を形成する。素子分離領域２６は、例えばシリコン酸化膜を用いるＳＴＩ（Shallow Trench Isolation）により形成される。あるいは、Ｐ型の拡散領域を形成することにより素子分離領域２６としてもよい。
【００３３】
次に、半導体ピラー２３の側面に、ゲート絶縁膜２７を形成し、さらにゲート電極２８となるドープトポリシリコン膜を形成する。そして、ドープトポリシリコン膜をエッチングして、半導体ピラー２３の周囲を囲み、かつＹ方向に延在するワード線を形成する。さらに、半導体ピラー２３の上部にイオン注入により第２ソース・ドレイン領域２９を形成する。
【００３４】
以上の工程により、半導体基板２１上に縦型トランジスタが形成される。なお、上記工程と同様の工程が、特許文献１などに開示されている。
【００３５】
この後、ゲート電極２８間を第１層間膜３０で埋め込み、さらに半導体ピラー２３上に第２層間膜３１を形成する。こうして、図４（Ａ）及び（Ｂ）に示す構造物が得られる。
【００３６】
次に、リソグラフィー技術とドライエッチング技術とを用い、図５（Ａ）及び（Ｂ）に示すように、第２層間膜３１にキャパシタコンタクトホール３２を形成する。キャパシタコンタクトホール３２のホール径は、およそＦである。
【００３７】
図６に、上述した工程により形成されたワード線（ゲート電極２８）と、ビット線２５と、キャパシタコンタクトホール３２との位置関係を示す。
【００３８】
次に、図７（Ａ）及び（Ｂ）に示すように、キャパシタコンタクトホール３２内を埋め込み、かつ第２層間膜３１上を覆うキャパシタコンタクト導電膜（第２導電膜）３３ａを形成する。キャパシタコンタクト導電膜３３ａは、キャパシタコンタクトホール３２内においてキャパシタコンタクトプラグ３３として機能する。キャパシタコンタクト導電膜３３ａのキャパシタコンタクトプラグ３３となる部分以外の部分を、ここでは、キャパシタコンタクトパッド３３ｂと呼ぶ。キャパシタコンタクト導電膜３３ａは、例えば、Ｔｉ膜、ＴｉＮ膜及びＷ膜を順次積層した膜であってよい。この場合、Ｔｉ膜、ＴｉＮ膜及びＷ膜の膜厚は、それぞれ、例えば、５ｎｍ、５ｎｍ及び５０ｎｍとすることができる。キャパシタコンタクト導電膜３３ａは、また、不純物ドープトシリコン膜や、ＴｉＮ単層膜などであってもよい。
【００３９】
次に、リソグラフィー技術とドライエッチング技術を用い、図８及び図９に示すように、キャパシタコンタクト導電膜３３ａをキャパシタコンタクトパッドパターン１４（図１参照）のパターンに加工する。これにより、メモリセル領域を覆うキャパシタコンタクトパッド３３ｂが得られる。
【００４０】
次に、図１０（Ａ）及び（Ｂ）に示すように、キャパシタコンタクト導電膜３３ａの上にキャパシタ層間膜３４を形成する。キャパシタ層間膜３４としては、ＣＶＤ法で形成したシリコン酸化膜を用いることができる。あるいは、ＢＰＳＧ膜やＳＯＧ膜など、他の絶縁膜を用いることもできる。キャパシタ層間膜３４の膜厚は、例えば、１μｍである。
【００４１】
次に、図１１（Ａ）及び（Ｂ）に示すように、キャパシタ層間膜３４の上に、フォトリソグラフィーによりパターンを形成するためのマスク材（第１マスク）５１を形成する。
【００４２】
マスク材５１は、例えば、反射防止膜５２とフォトレジスト膜５３の積層膜とすることができる。露光光の下地からの反射が問題にならない場合には、フォトレジスト膜５３単層としてもよい。
【００４３】
反射防止膜５２及びフォトレジスト膜５３を順次形成した後、フォトリソグラフィー技術を用いて、第１キャパシタパターン１１（図１参照）となるようにフォトレジスト膜５３を加工する。パターンの幅及びスペースはそれぞれＦとする。
【００４４】
第１キャパシタパターン１１は、Ｙ方向に延在するラインパターンが同一ピッチでＸ方向に繰り返し配置されたラインアンドスペースパターン（ＬＳパターン）である。このようなＬＳパターンは、ホールパターンなどに比べて、露光解像度において優れる特性を有する。これにより微細なパターンの形成が可能で、より厚いフォトレジスト膜を用いることが可能となる。本発明では、より厚いフォトレジスト膜を用いることができるので、より厚いキャパシタ層間膜３４をドライエッチング加工でき、形成されるキャパシタの容量を増大させることが可能となる。また、厚いフォトレジスト膜を用いることにより、キャパシタ層間膜３４のエッチング（後述する図１２の工程）でのオーバッチング量を増加させてエッチングの抜け性を向上させるなどの効果も得られる。
【００４５】
第１キャパシタパターンを持つように加工されたフォトレジスト膜５３は、Ｙ方向に並ぶキャパシタコンタクトプラグ３３を覆う帯状のラインパターンを複数有し、これら複数のラインパターンが所定の間隔でＸ方向に並べられたものとなる。Ｘ方向に関して、キャパシタコンタクトプラグ３３が形成されていない領域が、エッチングにおける抜きの領域として利用される。
【００４６】
次に、フォトレジスト膜５３をマスクに、ドライエッチング技術を用いて反射防止膜５２をエッチングし第１キャパシタパターンを形成する。こうして、図１１（Ａ）及び（Ｂ）に示すパターン加工されたマスク材５１が形成される。
【００４７】
次に、図１２（Ａ）及び（Ｂ）に示すように、パターン加工されたフォトレジスト膜５３と反射防止膜５２をマスクに、キャパシタ層間膜３４及びキャパシタコンタクト導電膜３３ａをエッチングする。これにより、キャパシタ層間膜３４とキャパシタコンタクト導電膜３３ａとで構成され、Ｙ方向に延在するキャパシタ積層体（帯状体）６１が形成される。このとき、キャパシタコンタクト導電膜３３ａのエッチングは、第２層間膜３１の上面が露出し、その一部がエッチングされるまで行う。これにより、キャパシタコンタクト導電膜３３ａの形状は、キャパシタが形成されるキャパシタ層間膜３４に対して自己整合的に定まる。
【００４８】
図１３は、図１２ＡにおけるＤ２−Ｄ２’線に対応する平面で切ったとき断面図であり、キャパシタコンタクト導電膜３３ａの平面形状を示している。キャパシタコンタクト導電膜３３ａは、Ｙ方向に並ぶキャパシタコンタクトプラグ３３間を接続し、Ｘ方向に並ぶキャパシタコンタクトプラグ３３間を分離するように、加工されている。
【００４９】
第１キャパシタパターン積層体６１を形成するためのドライエッチングは、マスク材５１のパターンがＬＳパターンなので、ホールパターンの場合に比べて、エッチングイオンが被エッチング体に入射しやすく、より高アスペクトのエッチングが可能であり、また、反応生成物の排気性がよく、エッチングストップなどの問題が生じにくい。その結果、より微細なパターン、より深いキャパシタ層間膜のエッチングが可能となる。より深いキャパシタ層間膜をエッチングできるので、より厚いキャパシタ層間膜を用いて、キャパシタの容量を増加させることが可能となる。
【００５０】
この後、フォトレジスト膜５３及び反射防止膜５２を除去する。
【００５１】
次に、図１４（Ａ）及び（Ｂ）に示すように、キャパシタ積層体６１をフォトリソグラフィーによりパターン加工するためのマスク材（第２マスク）７１を形成する。
【００５２】
マスク材７１としては、マスク材５１と同様、反射防止膜７２とフォトレジスト膜７３の積層膜を用いることができる。反射防止膜７２は、キャパシタ積層体６１を埋め込み、かつ上部が平坦となるように形成される。フォトレジスト膜７３は、その上面が平坦化された反射防止膜７２上に形成される。下地からの露光光の反射が問題にならない場合は、フォトレジスト膜７３を単層で用いてもよい。
【００５３】
反射防止膜７２及びフォトレジスト膜７３を順次形成した後、これらの膜が第２キャパシタパターン１２（図１参照）を持つように加工する。
【００５４】
即ち、フォトリソグラフィー技術を用いて、フォトレジスト膜７３が第２キャパシタパターン１２を持つようにパターン加工する。第２キャパシタパターン１２は、幅及びスペースがそれぞれＦであるＬＳパターンである。ＬＳパターンは、上述したように、ホールパターンに比べ、アスペクト比の大きい形状の加工を制度よく行うことを可能にする。
【００５５】
続いて、フォトレジスト膜７３をマスクに、ドライエッチング技術を用いて反射防止膜７２をエッチングする。このエッチングは、キャパシタ積層体６１の上部であるキャパシタ層間膜３４の上部が露出し、かつキャパシタ積層体６１を形成する際に露出した第２層間膜３１の表面が反射防止膜７２で依然覆われて露出していない状態となるように行われる。
【００５６】
以上のようにして、図１４（Ａ）及び（Ｂ）に示すような第２キャパシタパターン１２を持つマスク材７１が形成される。第２キャパシタパターン１２を持つマスク材７１は、Ｘ方向に並ぶキャパシタコンタクトプラグを覆う帯状のラインパターンを複数有し、これら複数のラインパターンが所定の間隔でＹ方向に並べられたものとなる。Ｙ方向に関して、キャパシタコンタクトプラグが形成されていない領域が、エッチングにおける抜きの領域として利用される。
【００５７】
次に、図１５（Ａ）及び（Ｂ）に示すように、反射防止膜７２及びフォトレジスト膜７３をマスクに、キャパシタ層間膜３４及びキャパシタコンタクト導電膜３３ａをドライエッチングする。このとき、このとき、キャパシタコンタクト導電膜３３ａのエッチングは、第２層間膜３１の上部が露出し、その一部がエッチングされるまで行う。これにより、キャパシタコンタクト導電膜３３ａの形状は、キャパシタが形成されるキャパシタ層間膜３４に対して自己整合的に定まる。
【００５８】
以上のようにして、キャパシタ層間膜３４とキャパシタコンタクト導電膜３３で構成されるキャパシタ積層体（柱状体）８１が形成される。キャパシタ積層体８１の形状は、理想的には、平面形状が四角形（一辺の長さがＦの正方形）の柱状（直方体形状）となる。実際には、キャパシタ積層体８１平面形状は、角が丸まった略正方形となる。
【００５９】
また、Ｙ方向に並ぶキャパシタコンタクトプラグ３３を相互接続していたキャパシタコンタクトパッド３３ｂが、Ｙ方向に分離され、個々のキャパシタコンタクトプラグ３３に対応する形状となる。
【００６０】
キャパシタ積層体８１を形成するドライエッチングは、使用するフォトレジスト膜７３のパターンがＬＳパターンであるので、エッチングイオンが被エッチング体に入射しやすくなり、より高アスペクトのエッチングが可能であり、また、反応生成物の排気製がよく、エッチングストップなどの問題が改善される。
【００６１】
反射防止膜７２をエッチングする工程（図１４）において、反射防止膜７２の露出する上面位置をより低い位置とし、キャパシタ積層体６１のＹ方向に沿った側面を多く露出させておくことにより、キャパシタ積層体８１を形成するドライエッチングを容易にすることができる。
【００６２】
次に、図１６（Ａ）及び（Ｂ）に示すように、フォトレジスト膜７３及び反射防止膜７２を除去する。
【００６３】
図１７は、図１６（Ａ）及び（Ｂ）におけるＤ３−Ｄ３’線に対応する面で切ったときのＤＲＡＭの断面（キャパシタコンタクト導電膜３３ａの平面形状）を示す図である。上述したように、キャパシタコンタクトパッド３３ｂが、個々のキャパシタコンタクトプラグ３３に対応するように分離されている。メモリセルアレイ領域の周囲には、キャパシタコンタクト導電膜３３ａのエッチングされなかった部分（３３ｂ）が残存する。この残存部分が、メモリセルアレイの周囲に配置される回路領域に入り込まないように、キャパシタコンタクトパッドパターン１４を設計しておく。
【００６４】
次に、図１８（Ａ）及び（Ｂ）に示すように、積層体８１の表面を覆う蓄積電極導電膜３５ａを形成する。蓄積電極導電膜３５ａとしては、例えば、ＴｉＮ膜を用いることができる。ＴｉＮ膜は、例えば、ＣＶＤ法を用いて形成することができる。また、蓄積電極導電膜３５ａの膜厚は、例えば１０ｎｍである。蓄積電極導電膜３５ａは、Ｔｉ膜とＴｉＮ膜の積層膜、Ｒｕ膜などの高融点金属膜、あるいはドープトシリコン膜などであってもよい。
【００６５】
形成された蓄積電極導電膜３５ａは、キャパシタコンタクト導電膜３３ａの側面部分に接触し、電気的に接続される。
【００６６】
隣接するキャパシタ積層体８１の側面に形成された蓄積電極導電膜３５ａ間の間隔は、キャパシタ絶縁膜３６及び上部電極３７（図２参照）を形成することができる広さとする。ただし、この間隔が小さいほど、キャパシタの占有面積は大きくなる。隣接するキャパシタ積層体８１間の距離がＦ＝５０ｎｍであり、蓄積電極導電膜３５ａの膜厚が１０ｎｍの場合、その間隔は３０ｎｍとなる。
【００６７】
次に、図１９（Ａ）及び（Ｂ）に示すように、キャパシタ積層体８１（キャパシタ層間膜３４）の上面及び第２層間膜３１の上面を覆う蓄積電極導電膜３５ａを、ドライエッチング技術を用いて除去する。このエッチングにより、キャパシタ積層体８１の側面には蓄積電極導電膜３５ａを残し、第２層間膜３１の表面を露出させる。キャパシタ積層体８１の側面に残された蓄積電極導電膜３５ａは、蓄積電極（下部電極）３５を構成する。
【００６８】
本実施の形態では、フォトリソグラフィー技術の最小加工寸法を用いてＸ方向、Ｙ方向にキャパシタ積層体８１の分離を行うので、キャパシタパターンの縮みや、角の丸まりなどがほとんど発生しない。それゆえ、メモリセル平面領域を、メモリセルキャパシタ領域の形成に有効的に利用できる。また、本実施の形態では、フォトリソグラフィー技術の最小加工寸法で形成したキャパシタ積層体８１の側面に蓄積電極３５を形成してキャパシタとして利用する。これは、従来キャパシタの分離に利用されていた無効領域に蓄積電極を形成するのに等しく、メモリセル領域をさらに有効利用することができる。
【００６９】
本実施の形態では、各キャパシタにおける蓄積電極３５の周囲長は、キャパシタ積層体８１の一辺の長さをＦ、高さをｈとし、蓄積電極導電膜３５ａの厚さをｄ、として、おおよそ｛４×（Ｆ＋２×ｄ）＋ｈ｝×２と表される。この周囲長は、Ｆ＝５０ｎｍ、ｄ＝１０ｎｍとした場合、コンケーブ型に比べて約３倍となる。これは、コンケーブ型ではホール内に蓄積電極が形成されること、及び、ホール自体が縮小形成されてしまうことによる。蓄積電極３５の周囲長が３倍の場合、本実施の形態のキャパシタは、同じ高さのコンケーブ型キャパシタに比べて３倍の容量を持つ。
【００７０】
また、平面的に見たキャパシタの幅（ここではＦ）に比べ、キャパシタの高さが同等以上の場合、キャパシタの全表面積に占める側面の面積の割合が大きくなる。したがって、側面の長さ（キャパシタの高さ）を大きくすることが、表面積（蓄積電極の面積）を大きくするのに有効である。上述したように、本実施の形態では、コンケーブ型に比べてフォトリソグラフィー技術、エッチング技術ともに加工が行いやすいので、さらに高いキャパシタを形成することが可能であり、さらに大きな容量を得ることが可能となる。
【００７１】
さらに、本実施の形態では、蓄積電極導電膜３５ａとキャパシタコンタクトプラグ３３との間の電気的接続を、蓄積電極導電膜３５ａとキャパシタコンタクトパッド３３ｂとの間の接触により実現している。従来、コンケーブ型キャパシタではキャパシタ孔部の底部において、蓄積電極をコンタクトプラグの上面に接続していたので、キャパシタの高さが高くなるに従い、底部の開口径が小さくなり、コンタクト抵抗が上昇する問題があった。また、コンタクト抵抗が上昇することにより、データの書き込み読み出し時間が長くかかる問題、書き込み読み出しの信号量が不足するという問題があった。本実施の形態では、コンタクトプラグの上面ではなく、コンタクトパッドの側面において蓄積電極との接続を実現する。コンタクトパッドの側面の面積は、キャパシタコンタクト導電膜３３ａの厚さｔを厚くすることにより、容易に増加させることができる。しかも、コンタクトパッドの側面の面積の増加は、メモリセル面積の増加を必要としない。本実施の形態における蓄積電極導電膜３５ａとキャパシタコンタクトプラグパッド３３ｂとの接触面積は、おおよそ４Ｆ×ｔであり、Ｆ＝５０ｎｍの場合、ｔをおよそ１０ｎｍにすることで、コンケーブ型キャパシタに比べて抵抗を下げることができる。蓄積電極導電膜３５ａとしてｔ＝６０ｎｍとなるＷ／ＴｉＮ／Ｔｉの積層膜を用いた場合、コンケーブ型に比べて５〜１０倍大きな接触面積を実現でき、コンタクト抵抗をおよそ１／１０〜１／５に低減することができる。
【００７２】
次に、図２０（Ａ）及び（Ｂ）に示すように、キャパシタ絶縁膜３６を形成し、さらにその上に上部電極３７となる上部電極導電膜３７ａを形成する。
【００７３】
キャパシタ絶縁膜３６としては、例えば、Ｔａ２Ｏ５を用いることができる。膜厚は、例えば８ｎｍとする。キャパシタ絶縁膜３６としては、他にＺｒＯ２，ＨｆＯ２，ＳＴＯなどの高誘電率膜を用いてもよい。
【００７４】
上部電極導電膜３７ａとしては、例えば、ＴｉＮ膜を用いることができる。膜厚は、例えば、３０ｎｍとする。上部電極導電膜３７ａとしては、他にＲｕ膜などの光融点金属膜や、ドープとシリコン膜を用いることができる。
【００７５】
隣接するキャパシタ積層体８１の側面に形成された蓄積電極導電膜３５ａ間の間隔が３０ｎｍとして、その表面に厚さ８ｎｍのキャパシタ絶縁膜３６が形成された場合、キャパシタ絶縁膜３６間に形成される上部電極導電膜３７ａの厚さは１４ｎｍとなる。
【００７６】
次に、上部電極導電膜３７ａ上に、メモリセルアレイ領域を覆うマスクパターンを有するマスク材を形成する。形成されたマスク材をマスクに、上部電極導電膜３７ａをエッチングして、上部電極３７を形成する。その後、マスク材を除去する。
【００７７】
こうして、蓄積電極３５と、キャパシタ絶縁膜３６と、上部電極３７とからなるキャパシタが完成する。
【００７８】
この後、図２１（Ａ）及び（Ｂ）に示すように、第３層間膜３８、バリアメタル３９、ＡｌＣｕ配線４０及び第４層間膜４１を形成する。
【００７９】
第３層間膜３８は、例えば、上部電極３７上にシリコン酸化膜を形成し、その上面を平坦化することにより形成される。
【００８０】
バリアメタル３９及びＡｌＣｕ配線４０の形成に先立ち、第３層間膜３８の所定位置にコンタクトホールを形成する。それから、コンタクトホールを埋め込無用に導電膜を成長させ、その導電膜の上面をＣＭＰにより研磨して、コンタクトプラグを形成する。この導電膜としては、Ｔｉ，ＴｉＮ及びＷを順次堆積させた積層膜を用いることができる。
【００８１】
この後、配線材料であるバリアメタル層及びＡｌＣｕ層を順次成膜する。バリアメタル層としては、Ｔｉ膜及びＴｉＮ膜の積層膜を使用することができる。フォトリソグラフィー技術とドライエッチング技術を用いて、ＡｌＣｕ層及びバリアメタル層のパターニングを行いＡｌＣｕ配線４０及びバリアメタル３９を形成する。
【００８２】
第４層間膜４１は、ＡｌＣｕ配線４０を覆うパッシベーション膜として機能する。また、第４層間膜４１には、ＡｌＣｕ配線４０の一部、即ちボンディングパッドとして利用される部分を露出させる開口が形成される。
【００８３】
以上の工程により、半導体デバイスが形成される。
【００８４】
なお、図２１（Ａ）における左側の部分は、図１のａ−ａ’線断面を示す図であり、キャパシタコンタクトパッドの端部が示されている。
【００８５】
以上説明したように、本実施の形態では、キャパシタの形成に用いられるマスクパターンを、ラインパターンが同一ピッチで繰り返されるラインアンドスペースパターンとしている。ラインアンドスペースパターンは、フォトリソグラフィー技術により作成する場合に優れた露光解像度特性を示し、より微細なパターンの形成や、より厚いフォトレジスト膜の使用を可能にする。より厚いフォトレジスト膜（マスク）を用いることにより、その後のドライエッチングによって、より深い加工が可能になる。つまり、厚いフォトレジストマスクを用いることにより、より厚いキャパシタ層間膜をドライエッチング加工することが可能になり、キャパシタの容量を増加させることが可能となる。また、キャパシタ層間膜のエッチングを行う際にオーバッチング量を増加させることができ、エッチングの抜け性を向上させることができる。
【００８６】
また、高アスペクト比のキャパシタを形成するためのドライエッチングを、ラインアンドスペースパターンで行うようにしたことで、エッチングイオンが被エッチング体に入射しやすくなり、より微細なパターンの形成や、より深いエッチングが可能になる。また、反応生成物の排気性がよくなるので、エッチングストップなどの問題も解消され、高精度のエッチングが可能となる。その結果、より厚いキャパシタ層間膜を用いて、メモリセル面積を増加させることなく、容量を増加させたキャパシタを形成することが可能になる。
【００８７】
さらに、本実施の形態では、蓄積電極導電膜とキャパシタコンタクトプラグとの間の接触を、キャパシタコンタクトプラグ（又はキャパシタコンタクトパッド）の側面で行うようにしたことで、キャパシタコンタクト導電膜の厚さを厚くすることにより、メモリセル面積を増加させることなく、接触面積を増加させ、コンタクト抵抗を低減することができる。
【００８８】
さらに、本実施の形態では、フォトリソグラフィー技術の最小加工寸法で、各キャパシタをＸ方向及びＹ方向に分離するので、メモリセル領域を、キャパシタの形成に最大限有効に利用することができる。また、フォトリソグラフィー技術の最小加工寸法で形成したキャパシタ積層体の側面にキャパシタを形成するようにしたことで、キャパシタ分離にのみに利用される無効領域を低減又は無くし、さらにメモリセル領域を有効利用することができる。
【００８９】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨から逸脱することなく種々の変形、変更が可能である。
【００９０】
例えば、上記実施の形態では、メモリセルのトランジスタがピラー型半導体ＭＯＳトランジスタの場合について説明したが、この構造に限定されず、プレーナー型トランジスタを用いることもできる。
【００９１】
また、上記実施の形態では、本発明をＤＲＡＭに適用した場合について説明したが、これに限定されず、立体構造形状を有する電極を形成する半導体装置、例えばＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭなどにも適用できる。
【００９２】
また、上記実施の形態では、メモリセルの配列が、縦方向及び横方向ともに２Ｆピッチの場合について説明したが、これに限定されるものではない。但し、本発明は、縦方向、横方向を２Ｆピッチで形成する場合に、大きい効果を示す。
【００９３】
さらに、上記実施の形態では、第１キャパシタパターンと第２キャパシタパターンのラインパターン（第１方向及び第２方向）が互いに直交している場合について説明したが、直交しない場合（９０度以外の角度で交差する場合）にも適用可能である。
【符号の説明】
【００９４】
１１  第１キャパシタパターン
１２  第２キャパシタパターン
１３  キャパシタコンタクトプラグパターン
１４  キャパシタコンタクトパッドパターン
１５  ワード線パターン
１６  ビット線パターン
２１  半導体基板
２２  Ｐウェル
２３  半導体ピラー
２４  第１ソース・ドレイン領域
２５  ビット線
２６  素子分離領域
２７  ゲート絶縁膜
２８  ゲート電極
２９  第２ソース・ドレイン領域
３０  第１層間膜
３１  第２層間膜
３２  キャパシタコンタクトホール
３３  キャパシタコンタクトプラグ
３３ａ  キャパシタコンタクト導電膜
３３ｂ  キャパシタコンタクトパッド
３４  キャパシタ層間膜
３５  蓄積電極
３５ａ  蓄積電極導電膜
３６  キャパシタ絶縁膜
３７  上部電極
３７ａ  上部電極導電膜
３８  第３層間膜
３９  バリアメタル
４０  ＡｌＣｕ配線
４１  第４層間膜
５１  マスク材
５２  反射防止膜
５３  フォトレジスト膜
６１  キャパシタ積層体
７１  マスク材
７２  反射防止膜
７３  フォトレジスト膜
８１  キャパシタ積層体
１０１  半導体基板
１０２  Ｐウェル
１０３  半導体ピラー
１０４  第１ソース・ドレイン領域
１０５  ビット線
１０６  ゲート絶縁膜
１０７  ゲート電極
１０８  第２ソース・ドレイン領域
１０９  第１層間膜
１１０  第２層間膜
１１１  キャパシタコンタクトプラグ
１１２  キャパシタ層間膜
１１３  マスク材
１１４  反射防止膜
１１５  レジスト膜
１１６  キャパシタ用孔部
【図１】
2010272714.tif 000003
【図２】
2010272714.tif 000004
【図３】
2010272714.tif 000005
【図４】
2010272714.tif 000006
【図５】
2010272714.tif 000007
【図６】
2010272714.tif 000008
【図７】
2010272714.tif 000009
【図８】
2010272714.tif 000010
【図９】
2010272714.tif 000011
【図１０】
2010272714.tif 000012
【図１１】
2010272714.tif 000013
【図１２】
2010272714.tif 000014
【図１３】
2010272714.tif 000015
【図１４】
2010272714.tif 000016
【図１５】
2010272714.tif 000017
【図１６】
2010272714.tif 000018
【図１７】
2010272714.tif 000019
【図１８】
2010272714.tif 000020
【図１９】
2010272714.tif 000021
【図２０】
2010272714.tif 000022
【図２１】
2010272714.tif 000023
【図２２】
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