(57)【要約】【課題】ロジック制御を有するブリッジレス能動型力率改善回路を提供する。【解決手段】高周波スイッチコントローラ、ブーストインダクタ、フィルタキャパシタ、二つのブーストトランジスタモジュール、二つのブーストダイオード、二つの線間電圧極性検出器、及び、二つの低周波スイッチドライバ、からなる。二個の線間電圧極性検出器は、結合信号を（光結合信号、電磁結合信号等が含まれるがこれらに限定されない）により、二つの低周波スイッチドライバを制御し、二つの低周波スイッチドライバが高周波スイッチコントローラと共に、制御ロジック（ORロジック、NANDロジック等が含まれるがこれに限定されない）により、二つのブーストトランジスタモジュールを駆動して、ブーストインダクタが、二つのブーストトランジスタモジュールのチャネルを経て、蓄積エネルギーを釈放し、且つ、ボディダイオード導通損失が減少して、効率を向上させる。【選択図】図３
2010268679.tif 000002
【特許請求の範囲】
【請求項１】
ロジック制御を有するブリッジレス能動型力率改善回路であって、
第一連接端と第二連接端と電圧出力端と参考電圧端と
交流入力電圧源と前記第一と前記第二連接端との間に設置されるブーストインダクタと
前記電圧出力端と前記参考電圧端との間に連接されるフィルタキャパシタと
陽極が前記第一連接端に連接され、陰極が前記電圧出力端に連接される第一ブーストダイオードと
陽極が前記第二連接端に連接され、陰極が前記電圧出力端に連接される第二ブーストダイオードと
第一ブーストトランジスタモジュールと第二ブーストトランジスタモジュールと
高周波スイッチコントローラと
第一低周波スイッチドライバと第二低周波スイッチドライバと
第一線間電圧極性検出器と第二線間電圧極性検出器と
からなり、
前記第一と前記第二ブーストトランジスタモジュールは両方とも第一入力端と第二入力端と第一出力端と第二出力端とを有し、前記第一と前記第二ブーストトランジスタモジュールとの前記第一出力端がそれぞれ前記第一と前記第二連接端に連接され、前記第一と前記第二ブーストトランジスタモジュールとの前記第二出力端が両方とも前記参考電圧端に連接され、
前記高周波スイッチコントローラが前記第一と前記第二ブーストトランジスタモジュールとの前記第二入力端に連接され、
前記第一と前記第二低周波スイッチドライバがそれぞれ前記第一と前記第二ブーストトランジスタモジュールとの前記第一出力端に連接され、
前記第一と前記第二線間電圧極性検出器が両方とも前記交流入力電圧源に接続され、前記交流入力電圧の交互周期の正半周期と負半周期であることをそれぞれ検出し、前記第一と前記第二低周波スイッチドライバをそれぞれ制御すると共に、前記第一と前記第二線間電圧極性検出器と前記高周波スイッチコントローラとが結合して、ロジック制御により前記第一と前記第二ブーストトランジスタモジュールとの開閉を制御することを特徴とするロジック制御を有するブリッジレス能動型力率改善回路。
【請求項２】
前記第一又は前記第二ブーストトランジスタモジュールは、OR/NANDロジック方式で制御されることを特徴とする請求項１に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【請求項３】
前記第一又は前記第二ブーストトランジスタモジュールは、
第一NチャネルMOSFETと、
前記第一NチャネルMOSFETと並列される第二NチャネルMOSFETと
を有するデュアルトランジスタスイッチ回路であり、
前記第一と前記第二NチャネルMOSFETは両方ともゲートとドレインとソースとを有し、前記第一と前記第二NチャネルMOSFETとの前記ゲートがそれぞれ前記第一と前記第二入力端とされ、前記第一と前記第二NチャネルMOSFETとの前記ドレインが互いに接続されて前記第一出力端とされ、前記第一と前記第二NチャネルMOSFETとの前記ソースが互いに接続されて前記第二出力端とされることを特徴とする請求項1または2に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【請求項４】
前記第一又は前記第二ブーストトランジスタモジュールは単一トランジスタスイッチ回路であり、
前記単一トランジスタスイッチ回路は
ドレインとソースが、それぞれ、前記単一トランジスタスイッチ回路の前記第一と前記第二出力端とされるNチャネルMOSFETと、
第一入力端と第二入力端が、それぞれ、前記単一トランジスタスイッチ回路の前記第一と前記第二入力端とされ、出力端が前記NチャネルMOSFETのゲートに接続されるORロジックゲートと
を有することを特徴とする請求項1または2に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【請求項５】
前記第一又は前記第二線間電圧極性検出器は、光結合の方式により、前記第一又は前記第二低周波スイッチドライバを制御することを特徴とする請求項1に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【請求項６】
前記第一又は前記第二線間電圧極性検出器は、光結合信号を生成する発光ダイオードを有し、前記第一と前記第二低周波スイッチドライバは前記光結合信号を受信する光結合トランジスタを有することを特徴とする請求項5に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【請求項７】
前記第一と前記第二低周波スイッチドライバは更に、
前記光結合トランジスタのコレクタに接続される直流固定電圧と、
ベースとコレクタとエミッタとを含むPNPバイポーラトランジスタと、
ベースとコレクタとエミッタとを含むNPNバイポーラトランジスタと
を有し、前記光結合トランジスタのエミッタが第一抵抗器により前記参考電圧端に連接され、前記PNPバイポーラトランジスタの前記ベースが第二抵抗器により前記直流固定電圧に連接され、前記PNPバイポーラトランジスタの前記コレクタが第三抵抗器により前記参考電圧端と前記ブーストトランジスタモジュールの前記第一入力端とに連接され、前記PNPバイポーラトランジスタの前記エミッタが前記直流固定電圧を受け、前記NPNバイポーラトランジスタの前記ベースが第四抵抗器により前記光結合トランジスタの前記エミッタに連接され、前記NPNバイポーラトランジスタの前記コレクタが第五抵抗器により前記PNPバイポーラトランジスタの前記ベースに連接され、前記NPNバイポーラトランジスタの前記エミッタが前記参考電圧端に連接されることを特徴とする請求項６に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【請求項８】
前記第一線間電圧極性検出器と前記第一低周波スイッチドライバおよび前記第二線間電圧極性検出器と前記第二低周波スイッチドライバは、個別部品又は集積回路により実現されることを特徴とする請求項１から7の何れか１項に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【請求項９】
前記ブーストインダクタのコイルは、一纏めの方式で、前記交流入力電圧源と前記第一連接端との間、又は、前記第二連接端と前記交流入力電圧源との間に連接されることを特徴とする請求項１から８の何れか１項に記載のロジック制御を有するブリッジレス能動型力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブリッジレス能動型力率改善回路に関するものであって、特に、ロジック制御を有するブリッジレス能動型力率改善回路に関するものである。
【背景技術】
【０００２】
一般に、抵抗器の線電流と線間電圧は同位相（in phase with）なので、抵抗器が有効電力（real power）を消耗する。インダクタやキャパシタの線電流と線間電圧には９０度位相差（in quadrature with）があるので、インダクタやキャパシタが無効電力（imaginary power）を蓄積する。簡単に言えば、抵抗性負荷は有効電力だけ消耗し、非抵抗性負荷は、有効電力を消耗するだけでなく、無効電力を蓄積する。無効電力は、非必須な線電流と線路損失とを増加し、電力会社がその非必須な線電流と線路損失を負担する。よって、電力会社は、大規模な電力設備の力率（Power Factor、PF）を、許容できる値に修正することを要求する。力率を改善する普遍の方法は、交流（AC）線電流と交流線間電圧の同位相を促進することである。配電網から75W以上の電力をくみ出す切り換え式の電源供給器に力率能動型改善回路（Active Power Factor Corrector、APFC）が必要な装置である。力率能動型改善回路は、交流線電流波形を、同時に交流線間電圧波形と同じ位相、及び同じ波形に塑造し、力率を０．９５以上に改善するという厳しい条件を満たすことができる。
【０００３】
図１で示されるように、公知のブリッジ能動型力率改善回路（bridge-based APFC）は、ブリッジ整流器１０と能動型力率改善回路１１とを有する。ブリッジ整流器１０（AC/DC変換回路（AC/DC converter,ADC））は第一電圧入力端Vi1 と第二電圧入力端Vi2を跨ぐ交流正弦波入力電圧を、フィルタキャパシタC11を跨ぐ直流正弦波出力電圧に整流する。公知の能動型力率改善回路11は、交流線電流の波形を交流線間電圧波形と同じ位相、及び同じ波形に塑造すると共に、フィルタキャパシタC11を跨ぐ低い直流正弦波入力電圧を、フィルタキャパシタC12を跨ぐ高い直流定出力電圧に転換する。
【０００４】
ブーストインダクタのエネルギー蓄積と釈放の説明を分かりやすくするため、直交座標系（Cartesian coordinate system, I-V coordinate system）の水平軸をインダクタ電流、垂直軸をインダクタ電圧と仮定する。インダクタ電流が恒常的に正値で、インダクタ電圧が正値でエネルギーを蓄積し、又はインダクタ電圧が負値でエネルギーを釈放するので、ブーストインダクタL11は、永久的に、第一と第四象限で操作する。高周波スイッチコントローラ１２がブーストトランジスタQ11をオンにする時、インダクタ電流が、フィルタキャパシタC11とブーストインダクタL11とブーストトランジスタQ11とを流れることにより、エネルギーをブーストインダクタL11に蓄積し、第一象限で操作される。高周波スイッチコントローラ１２は、ブーストトランジスタQ11をオフにする時、インダクタ電流が、フィルタキャパシタC11とブーストインダクタL11とブーストダイオードD11とフィルタキャパシタC12とを流ることにより、ブーストインダクタL11のエネルギーを釈放し、第四象限で操作される。高周波スイッチコントローラ１２と能動型力率改善回路11が、交流線電流の波形を塑造して力率を改善すると共に、直流出力電圧を調整してDC-DC変換回路に供給し、配電網の中でこの複雑なシステムを単純な抵抗器に相当させることができる。
【０００５】
ブリッジ整流器１０を説明する。極性参照をセットアップし、説明を分かりやすくするため、正/負半周期（positive/ negative half period）に、Vi1の電圧がVi2の電圧より高い/低いと仮定する。正/負半周期に、左上/右上の整流ダイオードと右下/左下の整流ダイオードがオンになる。公知の能動型力率改善回路（APFC）は低中電力範囲に辛うじて許容され、整流ダイオードの導通損失（rectification diode conduction loss）を受けるので、高電力及び高効率の電源の設計をひどく妨げる。電力レベルが成長するのに従って、ブリッジ整流器に対処するのが困難になり始めます。整流ダイオード無しのブリッジレス能動型力率改善回路がADCにするのがこの困難を乗り越えることができる。
【０００６】
公知のブリッジレス能動型力率改善回路（APFC）の回路図が図２で示され、ブーストトランジスタの真性ボディダイオード（ソースからドレインに向かう方向）により、ブリッジ整流器無しのADC及びAPFCが実現される。ブーストインダクタL21のコイルは、Vi1と第一連接端V1との間に、及び/又は、Vi2と第二連接端V2との間に集中（lumped）/分布（distributed）する。フィルタキャパシタC21は電圧入力端Voと參考電圧端Vrefとに連接される。ブーストダイオードD21、D22（シリコンカーバイドショットキーダイオード（Silicon Carbide Schottky Diodes (SCSD)）により実現される）とブーストNチャネルMOSFET（NMOSFET）Q21、Q22は、ブリッジ構成（bridge configuration）に連接され、且つ、ブーストインダクタL21とフィルタキャパシタC21の間に放置される。高周波スイッチコントローラ２２は、ブーストトランジスタQ21とQ22を同時に、オンかオフにする。
【０００７】
正/負半周期に、ブーストインダクタL21は、第一/第三と第四/第二象限で操作され、インダクタ電流が恒常的に正値/負値で、インダクタ電圧が正値/負値でエネルギーを蓄積し、又はインダクタ電圧が負値/正値でエネルギーを釈放する。高周波スイッチコントローラ２２が、ブーストトランジスタQ21とQ22を同時にオンにする時、インダクタ電流がVi1/ Vi2とブーストインダクタL21とブーストトランジスタQ21のチャネルとブーストトランジスタQ22のチャネルとVi2/ Vi１とを流れ、第一/第三象限で操作され、エネルギーを蓄積する。高周波スイッチコントローラ２２が、ブーストトランジスタQ21とQ22を同時にオフにする時、インダクタ電流がVi1/ Vi2と、ブーストインダクタL21とブーストダイオードD21/ D22とフィルタキャパシタC21とブーストトランジスタQ22/ Q21のボディダイオード（body diode）とを流れ、第四/第二象限で操作され、エネルギーを釈放する。
【０００８】
公知のブリッジAPFCの交流線入力電流がブリッジ整流器の二つの整流ダイオードを流れ、エネルギーをブーストインダクタに蓄積する、又はブーストインダクタからエネルギーを釈放する。ブーストインダクタからエネルギーを釈放する時、公知のブリッジレスAPFCの交流線入力電流はブリッジ整流器が不要で、ブーストダイオードとボディダイオードとを流れる。よって、ブリッジ整流器無しの公知のブリッジレスAPFCは、公知のブリッジAPFCより高い効率を有する。しかし、残念なことに、ブーストインダクタは、NMOSFETのボディダイオードにより蓄積エネルギーを釈放し、大きなボディダイオード導通損失（body diode conduction loss）を招く。本発明は、NMOSFETのチャネル（channel）によりブーストインダクタの蓄積エネルギーを釈放して、このボディダイオードの導通損失を減少させるかを開示する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ロジック制御を有するブリッジレス能動型力率改善回路を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【００１０】
本発明によると、ロジック制御を有するブリッジレス能動型力率改善回路は、第一と第二電圧入力端、第一と第二連接端、電圧電圧出力端、参考電圧端、ブーストインダクタ、出力フィルタキャパシタ、第一と第二ブーストダイオード、第一と第二ブーストトランジスタモジュール、高周波スイッチコントローラ、第一と第二低周波スイッチドライバ、及び、第一と第二線間電圧極性検出器、からなる。
【００１１】
ブーストインダクタは、交流入力電圧源と二つの連接端の間に、集中、又は、分布する。フィルタキャパシタは、電圧出力端と参考電圧端との間に設置される。第一、第二ブーストダイオードの陽極は、それぞれ、第一、第二連接端に連接される。第一、第二ブーストダイオードの陰極は、どちらも、電圧出力端に連接される。
【００１２】
第一、第二ブーストトランジスタモジュールは、両方とも第一と第二入力端、第一と第二出力端を有し、第一、第二ブーストトランジスタモジュールの第一入力端は、それぞれ、第一と第二低周波スイッチドライバに連接される。第一と第二ブーストトランジスタモジュールの第二入力端は、高周波スイッチコントローラに連接される。第一、第二ブーストトランジスタモジュールの第一出力端は、それぞれ、第一、第二連接端に連接される。第一、第二ブーストトランジスタモジュールの第二出力端は、参考電圧端に連接される。
【００１３】
第一、第二線間電圧極性検出器は、交流入力電圧源の二つの端子に連接される。第一、第二線間電圧極性検出器はそれぞれ、交流入力電圧源の負と正半周期を交互の周期に検出し、且つ、結合信号（光結合信号、電磁結合信号等が含まれるがこれに限定されない）により、それぞれ、第一、第二低周波スイッチドライバを制御し、第一、第二低周波スイッチドライバがそれぞれ、高周波スイッチコントローラと共に、制御ロジック（ORロジック、NANDロジック等が含まれるがこれに限定されない）により、第一、第二ブーストトランジスタモジュールを駆動する。
【００１４】
第一、第二ブーストトランジスタモジュールのチャネルは、第一、第二出力端の間に位置する。正/負半周期に、第二/第一低周波スイッチドライバは、第二/第一ブーストトランジスタモジュールのチャネルを恒常的に開かせる。高周波スイッチコントローラは、第一/第二ブーストトランジスタモジュールのチャネルを閉めて、ブーストインダクタからエネルギーが釈放されるインダクタ電流が、第二/第一ブーストトランジスタモジュールのチャネルを流れ、ボディダイオード導通損失を減少させる。簡単に言えば、第一、第二ブーストトランジスタモジュールのチャネルは、それぞれ、負と正半周期に、開くように維持される。
【発明の効果】
【００１５】
本発明で開示されるロジック制御を有するブリッジレス能動型力率改善回路は、公知のブリッジ力率改善回路トポロジー構造中のブーストトランジスタのボディダイオード導通損失を減少させて、効率を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】公知のブリッジ能動型力率改善回路の回路図である。
【図２】公知のブリッジレス能動型力率改善回路の回路図である。
【図３】本発明のブリッジレス能動型力率改善回路を示すブロック図である。
【図４ａ】本発明のブリッジレス能動型力率改善回路の実施例の回路図である。
【図４ｂ】本発明のブリッジレス能動型力率改善回路の他の実施例の回路図である。
【発明を実施するための形態】
【００１７】
図３は、本発明のロジック制御を有するブリッジレス能動型力率改善回路を示す図であり、第一電圧入力端Vi1、第二電圧入力端Vi2、第一連接端V1、第二連接端V2、電圧出力端Vo、参考電圧端Vref、ブーストインダクタL21、フィルタキャパシタC21、第一、第二ブーストダイオードD21、D22、第一、第二ブーストトランジスタモジュール３３、３４、高周波スイッチコントローラ２２、第一、第二低周波スイッチドライバ３０３、３０４、及び、第一、第二線間電圧極性検出器３０１、３０２からなる。
【００１８】
L21は、Vi1とV1との間に、及び/又は、Vi2とV2との間に集中/分布する。C21はVoとVrefの間にある。D21とD22の陽極は、それぞれ、V1とV2に連接される。D21とD22の陰極は共同でVoに連接される。
【００１９】
第一と第二ブーストトランジスタモジュール３３と３４は、両方とも第一入力端、第二入力端、第一出力端と第二出力端を有し、第一と第二ブーストトランジスタモジュール３３と３４の第一入力端は、それぞれ、第一と第二低周波スイッチドライバ３０３と３０４に連接される。第一と第二ブーストトランジスタモジュール３３と３４の第二入力端は、共同で高周波スイッチコントローラ２２に連接される。第一と第二ブーストトランジスタモジュール３３と３４の第一出力端は、それぞれ、V1とV2に連接される。第一と第二ブーストトランジスタモジュール３３と３４の第二出力端はVrefに連接される。
【００２０】
第一と第二線間電圧極性検出器３０１と３０２は両方ともVi1とVi2に連接される。第一と第二線間電圧極性検出器３０１と３０２は、それぞれ、交流入力電圧の交互週期の負と正半周期を検出し、且つ、結合信号（光結合信号、電磁結合信号が含まれるがこれに限定されない）により、それぞれ、第一と第二低周波スイッチドライバ３０３と３０４を制御し、第一と第二低周波スイッチドライバ３０３と３０４が、それぞれ、高周波スイッチコントローラ２２と共に、制御ロジック(ORロジック、NANDロジック等が含まれるがこれに限定されない)により、第一と第二ブーストトランジスタモジュール３３と３４を駆動する。
【００２１】
第一、及び、第二ブーストトランジスタモジュール３３と３４のチャネルは、第一と第二出力端の間に位置する。正/負半周期に、第二/第一低周波スイッチドライバ３０４/３０３は、恒常的に、第二/第一ブーストトランジスタモジュール３４/３３のチャネルを開き、高周波スイッチコントローラ２２は、第一/第二ブーストトランジスタモジュール３３/３４のチャネルを開いて、L21からエネルギーが釈放されるインダクタ電流は、第二/第一ブーストトランジスタモジュール３４/３３のチャネルを流れて、蓄積エネルギーを釈放して、ボディダイオード導通損失を減少させる。簡単に言えば、第一と第二ブーストトランジスタモジュール３３/３４のチャネルは、それぞれ、負と正半周に開くように維持される。
【００２２】
続いて、第一/第二低周波スイッチドライバ３０３/３０４と高周波スイッチコントローラ２２が、どのようにして、OR /NANDロジックゲート（OR/NAND logic gate）により、それぞれ、第一/第二ブーストトランジスタモジュール３３/３４を駆動するか説明する。OR /NANDロジックゲートは二つの入力端と一つの出力端とを含む。第一低周波スイッチドライバ３０３と第一ブーストトランジスタモジュール３３とを含む第一組と第に低周波スイッチドライバ３０４と第二ブーストトランジスタモジュール３４とを含む第二組との間に二重性がある。即ち、第一組のOR /NANDロジックゲートを制御する原理の説明に基づき、第二組の制御原理を推論することができる。よって、先に第一組のORロジックゲート（OR logic gate）の制御原理を説明する。Ｘ１は第一低周波スイッチドライバ３０３の出力信号で、第一ブーストトランジスタモジュール３３の第一入力端に入力され、ORロジックゲート（OR logic gate）の第一入力信号にすると仮定する。Ｘ２は高周波スイッチコントローラ２２の出力信号で、第一ブーストトランジスタモジュール３３の第二入力端に入力され、ORロジックゲートの第二入力信号にすると仮定する。ＹはORロジックゲートの出力信号で、第一ブーストトランジスタモジュール３３のゲートに出力されて、第一ブーストトランジスタモジュール３３を駆動するのに用いられる。Ｘ１、Ｘ２とＹの間の論理和（logical disjunction ）は、Ｙ＝Ｘ１＋Ｘ２のように示され、且つ、対応する真理値表（truth table）が表1で示され、Lは低レベルで、Hは高レベルを示す。Ｘ１とＸ２が同時にLである場合に、ＹがLである。Ｘ１又はＸ２がHである場合に、ＹがHである、即ち、ＹはＸ１とＸ２の最大値である。
【００２３】
正半周期に、Ｘ１は低レベルに維持される（Ｘ１＝Ｌ）。ＹのレベルはＸ２のレベルに等しい（Ｙ＝Ｘ１＋Ｘ２＝Ｌ＋Ｘ２＝Ｘ２）。簡単に言えば、第一低周波スイッチドライバ３０３は活躍無しのままである。高周波スイッチコントローラ２２は、第一ブーストトランジスタモジュール３３のチャネルを開閉する。負半周期に、Ｘ１は、高レベルに維持される（Ｘ１＝Ｈ）。Ｙも高レベルに維持され（Ｙ＝Ｘ１＋Ｘ２＝Ｈ＋Ｘ２＝Ｈ）、Ｘ２が無効になる。簡単に言えば、高周波スイッチコントローラ２２の出力信号を問わず、第一低周波スイッチドライバ３０３は、恒常的に、第一ブーストトランジスタモジュール３３のチャネルを開く。
【表１】
2010268679.tif 000003
【００２４】
NANDロジックゲートで、第一組の制御原理を説明する。ド．モルガンの法則（De Morgan's Law）により：
2010268679.tif 000004
である。簡単に言えば、ORロジックゲートはロジック上、二つのNOTロジックゲート（NOT logic gates）とNANDロジックゲート（NAND logic gate）とを縦続接続する（in cascade with）ことと相当する。NOTロジックゲートは入力端と出力端とを有する。そのロジック等値（logic equivalence）が真理値表の表2で示され、Ｘ１とＸ２は、ORロジックゲートの二つの入力信号で、Ｘ１とＸ２がそれぞれ、二つNOTロジックゲートの二つ入力端に入力され、二つのNOTロジックゲートの二つの入力信号とされる。
2010268679.tif 000005
と
2010268679.tif 000006
は、それぞれ、二つのNOTロジックゲートの二つの出力信号で、
2010268679.tif 000007
と
2010268679.tif 000008
が、それぞれ、NANDロジックゲートの二つの入力端に入力され、NANDロジックゲートの二つの入力信号とされる。ＹはNANDロジックゲートの出力信号で、第一ブーストトランジスタモジュール３３のゲートに入力され、第一ブーストトランジスタモジュール３３の駆動信号とされる。注意すべきことは、第一低周波スイッチドライバ３０３に対応する第一線間電圧極性検出器３０１と第二低周波スイッチドライバ３０４に対応する第二線間電圧極性検出器３０２とを交換することにより、
2010268679.tif 000009
に必要なNOTロジックゲートは省略されることができる
2010268679.tif 000010
。
【表２】
2010268679.tif 000011
【００２５】
ロジックは等値であっても、NANDロジックにより実現する実施例は、ORロジックにより実現する実施例よりも、更に複雜で、コストが高い。よって、以下では、ORロジックにより実現する実施例に焦点を当てる。
【００２６】
図４ａと４ｂは、本発明の二つの実施例によるORロジック制御を有するブリッジレス能動型力率改善回路（APFC）の回路図である。一般に、図４ａで示されるように、第一と第二ブーストトランジスタモジュール３３と３４は、デュアルトランジスタスイッチ回路（dual transistor switch circuit）を採用することが可能であり、又は、図４ｂで示されるように、単一トランジスタスイッチ回路（single transistor switch circuit）を採用することも可能である。図４ａ/図４ｂの中の二つのブーストトランジスタモジュール３３と３４はデュアル、又は、単一トランジスタスイッチ回路を採用することによって実行される。他の二つの実施例の中のORロジック制御を用いる第一と第二ブーストトランジスタモジュール３３と３４は本文に示されず、一つのブーストトランジスタモジュールが単一トランジスタスイッチ回路により、もう一つのブーストトランジスタモジュールがデュアルトランジスタスイッチ回路により、実行される。
【００２７】
図４ａは、ブーストトランジスタモジュールがデュアルトランジスタスイッチ回路により実行される実施例である。第一ブーストトランジスタモジュール３３は、第一と第二NチャネルMOSFET  Q41とQ42とを含み、いずれも、ゲートとドレインとソースとを有する。Q41とQ42が並列される。Q41とQ42のゲートは、それぞれ、第一ブーストトランジスタモジュール３３の第一と第二入力端になる。二つのドレインと二つのソースは、それぞれ、第一ブーストトランジスタモジュール３３の第一と第二出力端になる。
【００２８】
図４ａに示される実施例の動作原理は以下のようである。説明を簡潔にするため、表三の左欄に示される長名が右欄の短名に引用される。
【表３】
2010268679.tif 000012
【００２９】
正/負半周期に、トランジスタQ44/Q41はオンの状態に維持され、トランジスタQ41 / Q44はオフの状態に維持される。コントローラ２２が、同時に、Q42とQ43をオンにする時、インダクタ電流がVi1 / Vi2とL21とQ42 /Q43のチャネルとVi2 / Vi1とを流れ、エネルギーを蓄積し、第一/第三象限で操作する；コントローラ２２が、同時に、Q42とQ43をオフにする時、インダクタ電流がVi1 / Vi2とL21とD21 /D22とC21とQ44 /Q41のチャネルとVi2 / Vi1とを流れ、蓄積エネルギーを釈放し、第四/第二象限で操作する。
【００３０】
図４ｂは単一トランジスタスイッチ回路により、ブーストトランジスタモジュールを実現する実施例である。第一ブーストトランジスタモジュール３３は、ORロジックゲートU45とNチャネルMOSFET  Q45とを含み、U45が第一と第二入力端と１つの出力端とを含み、Q45がゲートとドレインとソースとを含む。ORロジックゲートU45の第一と第二入力端とは、それぞれ、第一ブーストトランジスタモジュール３３の第一と第二入力端になる。Q45のドレインとソースとは、それぞれ、第一ブーストトランジスタモジュール３３の第一と第二出力端になる。U45の出力端がQ45のゲートに接続される。
【００３１】
図４ｂに示される実施例の動作原理は以下のようである。説明を簡潔にするため、表四の左欄に示される長名が右欄の短名に引用される。
【表４】
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【００３２】
正/負半周期に、U46/ U45の第一入力信号は恒常的に高レベル(H)であり、U45 /U46の第一入力信号は恒常的に低レベル(L)である。コントローラ２２の出力信号は高レベル(H)の時、U45とU46との出力信号は両方とも高レベル(H)である。Q45とQ46は皆、オンである。インダクタ電流がVi1 / Vi2とL21とQ45 /Q46のチャネルとVi2 / Vi1とを流れ、エネルギーを蓄積し、第一/第三象限で操作する；コントローラ２２の出力信号が低レベル(L)の時、U45/U46の出力信号は低レベル(L)であり、U46/U45の出力信号は高レベル(H)である；Q45 /Q46はオフになり、Q46 /Q45はオンになる；インダクタ電流がVi1 / Vi2とL21とD21 /D22とC21とQ46 /Q45のチャネルとVi2 / Vi1とを流れ、蓄積エネルギーを釈放し、第四/第二象限で操作する。
【００３３】
強調すべきことは、公知のブリッジレス能動型力率改善回路と本発明のブリッジレス能動型力率改善回路との差別が以下のように示される。本発明に掲載されるロジック制御を有するブリッジレス能動型力率改善回路のインダクタ電流が（大きな導通損失を招く）ボディダイオードを流れずに、（小さな導通損失を招く）ブーストトランジスタを流れる。よって、本発明に掲載されるロジック制御を有するブリッジレス能動型力率改善回路が公知のブーストトランジスタのボディダイオードの導通損失を有効的に抑えることができる。
【００３４】
本発明の実施例により、第一と第二線間電圧極性検出器３０１と３０２は、それぞれ、光結合の方式により（これに限定されないが）、第一と第二低周波スイッチドライバ３０３と３０４を制御する。第一と第二発光ダイオード４１ａと４２ａは、それぞれ、負と正半周期に、光結合信号を発射し、第一３０３と第二低周波スイッチドライバ３０４とに対応する第一と第二光結合トランジスタ４１ｂと４２ｂが、光結合信号を受信する。光結合の回路構造は、本案発明人の前発明特許出願番号２００９−２３１００９の発明に応用され、第一と第二線間電圧極性検出器３０１と３０２及び第一と第二低周波スイッチドライバ３０３と３０４との回路構造と動作原理は前発明特許の明細書で詳述され、本発明と合併すべきなので、ここでは省略する。しかし、強調すべきことは、線間電圧極性検出器３０１と３０２、及び、低周波スイッチドライバ３０３と３０４は、個別部品（discrete components）又は集積回路（integrated circuits）により実現される。
【００３５】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３６】
Vi1  第一電圧入力端
Vi2  第二電圧入力端
V1  第一連接端
V2  第二連接端
10  ブリッジ整流器
11  能動型力率改善回路
L11、L21  ブーストインダクタ
D21、D22  ブーストダイオード
C11、C12、C21  フィルタキャパシタ
22  高周波スイッチコントローラ
33、34  ブーストトランジスタモジュール
301、302  線間電圧極性検出器
303、304  低周波スイッチドライバ
Q11、Q21、Q22、Q41、Q42、Q43、Q44、Q45、Q46  Nチャネル金属酸化膜半導体電界効果トランジスタ (NMOSFET)
Vcc  固定電圧源
41a、42a  発光ダイオード
41b、42b  光結合トランジスタ
U45、U46  ORロジックゲート
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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