(57)【要約】【課題】炭化珪素基板上に、高耐圧で低抵抗なＭＯＳ電界効果トランジスタを形成する。【解決手段】第１の導電型を持つ炭化珪素半導体の活性層（１）と、該活性層の表面部分に形成された第２の導電型のソース領域（４）と、該ソース領域から間隔をおくように形成された第２の導電型のドリフト領域（２）と、該ドリフト領域の表面部分に形成された第１の導電型の電界緩和領域（６）と、第２の導電型のドレイン領域（３）と、ソース領域とドリフト領域とで挟まれた領域の上に形成されたゲート絶縁膜（１１）及びゲート電極（１２）と、を具備する。電界緩和領域（６）は、互いの投影方向においてゲート電極（１２）と重なる部分を持ち、ドリフト領域上のゲート電極（１２）の端点の位置（II）から電界緩和領域のドレイン側の端点（IV）までの長さは、電界緩和領域の該端点（IV）からドレイン領域の端点（Ｉ）までの長さよりも短い。【選択図】図７
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【特許請求の範囲】
【請求項１】
炭化珪素半導体基板の表面に第１の導電型を持つ活性層を形成し、該活性層の表面部分に、第２の導電型のソース領域と、該ソース領域から間隔をおくように第２の導電型のドリフト領域と、該ドリフト領域の表面部分に形成した第２の導電型のドレイン領域とを形成し、かつ、前記ソース領域と前記ドリフト領域に挟まれた前記活性層のチャネル領域の上部に、ゲート絶縁膜を介してゲート電極を形成したリサーフ構造を用いた電界効果トランジスタにおいて、
前記ドリフト領域の表面部分に、第１の導電型の電界緩和領域を形成し、
該電界緩和領域は、前記ゲート電極と互いの投影方向において重なる一端部分を有し、かつ、その他端は、前記ドレイン領域端部との間に間隔を空けた、
ことから成る電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、前記ドリフト領域は、第２導電型のキャリア不純物のドープ量の異なる二つ以上のゾーンからなり、各ゾーンのキャリア不純物のドープ量がドレイン電極側からゲート電極側へ段階的に低くなっており、かつ前記電界緩和領域は、キャリア不純物ドープ量の異なるゾーン境界をまたがないように配置し、最も濃度の薄いゾーンにのみ形成した電界効果トランジスタ。
【請求項３】
第１の導電型を持つ炭化珪素半導体の活性層（１）と、該活性層の表面に接する部分に形成された第２の導電型のソース領域（４）と、該ソース領域から間隔をおくように形成された第２の導電型のドリフト領域（２）と、該ドリフト領域の表面に接する部分に形成された第１の導電型の電界緩和領域（６）と、第２の導電型のドレイン領域（３）と、前記ソース領域（４）と前記ドリフト領域（２）とで挟まれた領域の上に形成されたゲート絶縁膜（１１）と、該ゲート絶縁膜の上に形成されたゲート電極（１２）と、前記ソース領域（４）および前記ドレイン領域（３）にそれぞれ電気的に接続されたソース電極（１４）およびドレイン電極（１３）と、を具備し、
前記ドリフト領域（２）が第２導電型のキャリア不純物のドープ量の異なる二つ以上の部分（２−１ないし２−ｎ）からなり、各部分のキャリア不純物のドープ量がドレイン電極側からゲート電極側へ段階的に低くなっており、
前記電界緩和領域（６）とゲート電極が互いの投影方向において重なる部分を持ち、かつ前記ドリフト領域（２）内のキャリア不純物ドープ量が異なる部分の境界（III）から間隔をおくように形成されていることを特徴とする電界効果トランジスタ。
【請求項４】
第１の導電型を持つ炭化珪素半導体の活性層（１）と、該活性層の表面に接する部分に形成された第２の導電型のソース領域（４）と、該ソース領域から間隔をおくように活性層の表面に接する部分に形成された第２の導電型のドリフト領域（２）と、該ドリフト領域の表面に接する部分に形成された第１の導電型の電界緩和領域（６）と、該ドリフト領域の表面に接する部分に形成された第２の導電型のドレイン領域（３）と、前記ソース領域の一部、前記ドリフト領域の一部、および前記ソース領域と前記ドリフト領域とで挟まれた領域の上に形成されたゲート絶縁膜（１１）と、該ゲート絶縁膜の上に形成されたゲート電極（１２）と、前記ソース領域および前記ドレイン領域にそれぞれ電気的に接続されたソース電極（１４）およびドレイン電極（１３）と、を具備し、
前記電界緩和領域（６）がその互いの投影方向においてゲート電極（１２）と重なる部分を持ち、前記ドリフト領域上のゲート電極（１２）の端点の位置（II）から電界緩和領域のドレイン側の端点（IV）までの長さが１μｍよりも長く、ゲート電極（１２）の端点の位置（II）からドレイン領域の端点（Ｉ）までの長さの２／３よりも短いことを特徴とする電界効果トランジスタ。
【請求項５】
請求項３又は４に記載の電界効果トランジスタにおいて、前記電界緩和領域（６）のキャリア不純物のドープ量に表面から底までの深さを乗じて得られる単位面積あたりの電荷量が、該電界緩和領域（６）の下部のドリフト領域のキャリア不純物のドープ量に該電界緩和領域（６）の底から該ドリフト領域の底までの深さを乗じて得られる単位面積あたりの電荷量と比較して大きいことを特徴とする電界効果トランジスタ。
【請求項６】
請求項３に記載の電界効果トランジスタにおいて、前記ドリフト領域（２）のキャリア不純物の濃度が変化する各部分の境界が、前記電界緩和領域（６）の端点（IV）から前記ドレイン領域（３）の端点（Ｉ）までの距離を均等に分割するように設置されていることを特徴とする電界効果トランジスタ。
【請求項７】
請求項４に記載の電界効果トランジスタにおいて、前記ドリフト領域上のゲート電極（１２）の端点の位置（II）から電界緩和領域のドレイン側の端点（IV）までの長さが１μｍよりも長く、ゲート電極（１２）の端点の位置（II）からドレイン領域の端点（Ｉ）までの長さの１／２よりも短いことを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、リサーフ構造を用いた電界効果トランジスタに関し、特に、炭化珪素基板上に作製した、金属―酸化膜―半導体（ＭＯＳ）電界効果トランジスタを用いた横型電力素子である半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）と比較して大きなバンドギャップ、高い破壊電界強度などの電力素子としてすぐれた物性を持ち、Ｓｉでは実現できなかった電力素子を実現できる材料として注目されている。ＳｉＣのすぐれた点として、Ｓｉと同様に熱酸化にて酸化膜（ＳｉＯ２）を形成することができるという点がある。これらの特徴を活かし、ＳｉＣを用いた高耐圧ＭＯＳ電界効果トランジスタが報告されている。
【０００３】
また、ＳｉＣは過渡応答特性が優れていることも知られており、１００ｋＨｚを超える高周波領域での利用も可能となる。Ｓｉでは実現できないような高周波・高パワー密度を持つパワーＩＣの作製が可能となる。ＩＣ化を考慮に入れた場合、横型の電力素子を開発する意義は大きい。
【０００４】
ＭＯＳ電界効果トランジスタを用いた横型電力素子において、Ｐ型領域の表面に厚みの薄いリサーフ層（ＲＥｄｕｃｅｄ  ＳＵＲＦａｃｅ）と呼ばれるＮ型ドリフト領域を設け、逆バイアス時はＰＮ接合からの空乏層の伸びを利用することにより高耐圧化と低抵抗化を狙う構造が知られている。このリサーフ構造を用いた横型ＭＯＳ電界効果トランジスタ（Ｌａｔｅｒａｌ  ＲＥＳＵＲＦ  ＭＯＳＦＥＴ：ＬＲＭＯＳＦＥＴ）セルの基本構造図を図１に示す。ＳｉＣ基板２１の表面に低濃度のＰ型ＳｉＣ活性層１が形成される。活性層が形成される面から反対の面に、基板オーミックコンタクト２２を形成してもよい。Ｐ型ＳｉＣ活性層１の表面に、高濃度のＮ型層からなるソース領域４および、高濃度Ｐ型層からなるボディオーミックコンタクト領域５が形成される。ソース領域４から間隔をおくようにＮ型のリサーフドリフト領域２が選択的に形成される。ドリフト領域２の表面に高濃度Ｎ型層のドレイン領域３が形成される。ソース領域４とドリフト領域２に挟まれた活性層１のチャネル領域７の上部に、ゲート絶縁膜１１を介してゲート電極１２が形成される。ドレイン領域３上にドレイン電極１３が配置され、ソース領域４およびボディコンタクト領域５は電気的に接続され、ソース電極１４が配置される。
【０００５】
高耐圧・低抵抗なＬＲＭＯＳＦＥＴを得るためのキーとなるパラメータは、リサーフ構造を構成するドリフト領域のキャリア不純物濃度と長さにあり、適切なパラメータを選択しなければ十分な効果は得られない。ドリフト領域の濃度が低すぎればドレイン領域３との境界Ｉで、高すぎればゲート端II周辺のドリフト領域や酸化膜に電界が集中する。特に、ＳｉＣの破壊電界強度が高いという特性のため、ゲート酸化膜での破壊が問題となる。この点がＳｉを用いた場合と異なる。横型電力素子のオン時の性能を示す指標の一つに、オン抵抗（Ｒｏｎ）と素子面積（Ａ）を掛けた特性オン抵抗（ＲｏｎＡ）がある。この特性オン抵抗が小さい素子がすぐれた電力素子となる。オン抵抗の低減という観点ではドリフト領域の濃度は高い方が望ましいが、その場合はゲート端周辺部へ電界が集中する。ゲート端への電界集中は酸化膜の非可逆な破壊をもたらし、素子の信頼性の点でも好ましくない。特性オン抵抗を下げるためには、オン抵抗を低減するだけでなく、素子面積を小さくすることも重要な要素である。そのためには、リサーフ構造を構成するドリフト領域をできるだけ短くする必要がある。ＳｉＣは高い破壊電界強度を持つため、Ｓｉと比べてドリフト領域の長さを短くできるが、局所的に発生する電界が高くなるので、この電界を緩和する技術が重要となる。
【０００６】
高耐圧のＬＲＭＯＳＦＥＴを得るための方法として、図２に示すような２ゾーンリサーフＭＯＳＦＥＴが報告されている。図１に示すシングルゾーンリサーフＭＯＳＦＥＴにおけるドリフト領域２を濃度の異なる二つの部分に分け、キャリア不純物のドープ量の比較的低い低濃度リサーフゾーン２ｂをゲートに近い側に、ドープ量の比較的高い高濃度リサーフゾーン２ａをドレインに近い側に配置する構造である。この構造により、ドレイン端Ｉおよびゲート端IIでの電界集中をそれぞれ緩和することができる。ゲート端IIでの電界集中は低濃度リサーフゾーン２ｂの濃度を低くすればするほど緩和され、ドレイン端Ｉの電界集中はリサーフゾーン２ａの濃度を高くすればするほど緩和される。しかしながら、リサーフゾーン２ａと２ｂの濃度差が大きくなりすぎると今度は２つのリサーフゾーンの境界IIIに電界集中が生じる。リサーフゾーンの濃度を低くすることはオン抵抗の増大を招くので、これらのリサーフゾーンの濃度と長さを調節することにより電界集中点Ｉ、IIおよびIIIへの電界を適切に調整し、いずれかの集中点に偏った電界集中を緩和する工夫が行われる。しかしながら、この構造だけではドリフト領域の長さを短くした場合に十分な電界集中緩和が得ることが難しく、特にゲート絶縁膜への電界集中が問題となる。なお、図３に示すように、ゾーンの数をさらに増やし、３つ以上のゾーンからなるマルチゾーン構造も考えられているが、電界集中の緩和のために同様な工夫が必要である。
【０００７】
他方、図４に示すようなダブルリサーフ構造が知られている。この構造は、図１におけるドリフト領域２の表面に、Ｐ型の電界緩和領域６を設けた構造である。Ｎ型のドリフト領域２が、活性層１のＰ型領域と電界緩和層６のＰ型領域ではさみこまれることによりドリフト領域２の空乏化が促される。この効果により、ドリフト領域のキャリア不純物濃度を一層高くしてオン抵抗の低減が期待できる。この場合、電界緩和領域の濃度を高くしてゲート端IIでの電界集中は緩和される傾向にあるが、その分ドレイン端Ｉでの電界集中が増大し、ドレイン周辺での耐圧破壊が発生するというトレードオフが発生する。
【０００８】
上記に示したような、ダブルリサーフ構造にけるゲート端IIでの電界集中とドレイン端Ｉでの電界集中のトレードオフを解決する方法として、図２で示した２ゾーンリサーフ構造と図４で示したダブルリサーフ構造を組み合わせた図５に示す２ゾーンダブルリサーフ構造や、ダブルリサーフ構造における電界緩和領域６を、キャリア不純物のドープ量の異なる二つの部分で構成し、ドレイン側に濃度の低い電界緩和領域６ａを、ゲート側に濃度の高い電界緩和領域６ｂを配置する図６のような構造も提案されている（特許文献１参照）。しかしながら、ＳｉＣの特性限界に至るような素子は得られていないのが現状である。
【０００９】
以上のように、ＬＲＭＯＳＦＥＴの高耐圧化・低オン抵抗化についてはいくつかの報告がある。ＳｉＣは高い絶縁破壊電界を持つため、Ｓｉに比べて高い電界での設計が可能となる。Ｓｉの場合においては、ゲート絶縁膜を構成するＳｉＯ２はＳｉに比べて絶縁破壊電界が大きいため、ＳｉＯ２の絶縁破壊はそれほど大きな問題とはならない。しかしながら、ＳｉＣの場合はゲート付近のＳｉＯ２への電界集中によるＳｉＯ２の破壊が大きな問題となる。したがって、Ｓｉデバイスとは異なったＳｉＣ特有の構造的な工夫が必要と考えられる。
【特許文献１】特開２００１−１５７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ＳｉＣを用いた横型リサーフＭＯＳ電界効果トランジスタにおいて、ゲート酸化膜周辺への電界集中を緩和し、なおかつドレイン周辺への電界の偏りを回避し、高い耐圧と低い特性オン抵抗を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、ＳｉＣを用いた横型リサーフＭＯＳ電界効果トランジスタにおいて、ゲート端周辺の電界集中を緩和するためにドリフト領域表面に設けられた電界緩和領域の長さを適正な値に調整することにより、高い耐圧と低い特性オン抵抗を得ることを特徴とする。
【００１２】
本発明のリサーフ構造を用いた電界効果トランジスタは、炭化珪素半導体基板の表面に第１の導電型を持つ活性層を形成し、該活性層の表面部分に、第２の導電型のソース領域と、該ソース領域から間隔をおくように第２の導電型のドリフト領域と、該ドリフト領域の表面部分に形成した第２の導電型のドレイン領域とを形成し、かつ、前記ソース領域と前記ドリフト領域に挟まれた前記活性層のチャネル領域の上部に、ゲート絶縁膜を介してゲート電極を形成する。前記ドリフト領域の表面部分に、第１の導電型の電界緩和領域を形成し、該電界緩和領域は、前記ゲート電極と互いの投影方向において重なる一端部分を有し、かつ、その他端は、前記ドレイン領域端部との間に間隔を空ける。
【発明の効果】
【００１３】
本発明によれば、横型リサーフＭＯＳ電界効果トランジスタにおいて、そのオン抵抗の低抵抗化と、高耐圧化とを併せて実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下にこの発明の実施の形態を、図を用いて詳細に説明する。図７は本発明の第一の実施の形態に係るＰガードリサーフＭＯＳＦＥＴを示す断面図である。ＳｉＣ基板２１の表面にＰ型にドーピングされた不純物濃度５×１０１５／ｃｍ３のＳｉＣ活性層１を厚さ１０μｍエピタキシャル成長させた。ＳｉＣ基板２１はＮ型、Ｐ型あるいは半絶縁性の電気伝導型であってもよく、結晶面は（０００１）Ｓｉ面、（０００−１）Ｃ面、あるいはその他の面方位であってもよい。活性層が形成される面から反対の面に、基板オーミックコンタクト２２を形成してもよい。前記Ｐ型ＳｉＣ活性層１の表面に、高濃度のＮ型層（１×１０２０／ｃｍ３、０．２５μｍ）からなるソース領域４および高濃度Ｐ型層（不純物濃度１×１０２０／ｃｍ３、深さ０．２５μｍ）からなるボディコンタクト領域５をリンおよびアルミニウムの多段イオン注入による選択的ドーピングにより形成した。ソース領域４から間隔（チャネル領域７）をおくようにＮ型のドリフト領域２（不純物濃度１×１０１７／ｃｍ３〜５×１０１７／ｃｍ３、深さ０．３μｍ）を窒素の多段イオン注入により形成した。ドリフト領域２の深さは０．２μｍ〜１．０μｍの範囲であり、実施例では０．３μｍとした。
【００１５】
ドリフト領域２の表面に高濃度なＮ型層（不純物濃度１×１０２０／ｃｍ３、深さ０．２５μｍ）からなるドレイン領域３をリンのイオン注入によって形成した。ドレイン領域３からチャネル領域７までのドリフト領域２の長さをリサーフ長とする。リサーフ長は耐電圧の大きさに大きく影響を与える。実施例では、６００Ｖ耐圧設計としてリサーフ長６μｍで設計を行った。電界緩和領域６として、ドリフト領域２の表面に幅２μｍのＰ型領域（不純物濃度１．０×１０１８／ｃｍ３、深さ０．１μｍ）をアルミニウムのイオン注入により形成した。電界緩和領域６は、ゲート電極１２と互いの投影方向において重なる一端部分を有し、かつ、その他端は、ドレイン領域３端部との間に間隔を空けて形成した。電界緩和領域６の深さはドリフト領域２の深さよりも浅くなるように設定する必要があり、実施例では深さ０．１μｍとした。また、電流パスを形成するために、電界緩和領域６は活性層１から間隔を置いてドリフト領域２の中に形成し、直接活性層１に接触しないように配置する必要がある。実施例では活性層１から０．５μｍの間隔をおいて電界緩和層６を配置した。
【００１６】
ゲート絶縁膜１１は酸素による熱酸化によって形成した。熱酸化に用いられるガスは水蒸気や窒素酸化物などでもよく、酸化物-半導体界面の特性を向上させるためにアルゴンや水素、窒素酸化物中でのアニールなどを用いてもよい。また、ゲート絶縁膜１１としてＣＶＤなどによる堆積膜を用いてもよく、材料としては酸化膜や窒化膜、Ａｌ２Ｏ３やその積層物などを用いてもよい。該ゲート絶縁膜１１の上に、ソース領域４の一部、ソース領域４とドリフト領域２に挟まれた活性層のチャネル領域７、およびチャネル領域７から間隔をおいてドリフト領域２の内側に形成された電界緩和領域６の一部のそれぞれの表面上部にかかるように、高濃度（１×１０２０／ｃｍ３）のＮ型にドーピングされたポリシリコンからなるゲート電極１２を形成した。実施例では、チャネル領域７の長さ（チャネル長）を２μｍ、ソース領域４とゲート電極１２のオーバーラップを０．５μｍ、チャネル領域７と電界緩和領域６との間隔を０．５μｍ、電界緩和領域６とゲート電極１２とのオーバーラップを０．５μｍとした。ゲート電極材料はＰ型ポリシリコンでもよく、また、アルミニウムやモリブデンなどの金属や金属珪化物でもよい。ドレイン領域３上にドレイン電極１３を、ソース領域４およびボディコンタクト領域５上にソース電極１４をそれぞれ電気的に低抵抗接続した。実施例では電極材料としてアルミニウムとニッケルを蒸着した後に１０００℃程度の高温処理した低抵抗コンタクトを用いた。
【００１７】
以上に示した構造において重要なパラメータは電界緩和領域６の幅をどのように設定するかである。図８は絶縁破壊電圧（Vbd(V)）に対する電界緩和領域６の幅Ｌｐ（図７に示したIIとIVの間の長さ（μｍ））の影響を２Ｄデバイスシミュレーションで計算した結果である。電界緩和領域の濃度Ｎｐを２．０×１０１７／ｃｍ３〜９．０×１０１７／ｃｍ３の範囲で変化させた結果をプロットしている。実施例ではリサーフ長が６μｍ、チャネル領域７と電界緩和領域６との間隔は０．５μｍなので、Ｌｐは最大５．５μｍである。ドリフト領域の濃度は２．０×１０１７／ｃｍ３である。Ｎｐが低い条件ではＬｐが長くなるほど耐圧Ｖｂｄは向上するが、Ｌｐが最大でも耐圧は低い値に留まっている。Ｎｐが高くなるとＶｂｄが高くなり、Ｌｐに対してピークを持つようになる。電界緩和領域の濃度が低い場合は十分な電界緩和効果が得られておらず、ゲート端IIに電界が集中してその場所で破壊が生じる。電界緩和効果を十分得るためにはドレイン領域に対して電界緩和領域が十分に高い濃度を持たなくてはならない。また、電界緩和の効果は電界緩和領域、ドリフト領域の深さにも依存し、電界緩和領域の深さが深くなると強くなり、ドリフト領域の深さが深くなると弱くなる。十分な電界緩和効果を得るためには、電界緩和領域のキャリア不純物の濃度に表面から底までの深さを乗じて得られる電荷量Ｑｐが、その下部に位置するドリフト領域の電荷量Ｑｄに対して大きい必要がある。
【００１８】
他方、図８において、電界緩和領域の濃度が４．０×１０１７／ｃｍ３以上と十分高い場合、電界緩和領域はドレインまで伸びていない方が耐圧は高くなっている。これは電界緩和領域がドレインまで伸びた場合、電界緩和領域とドレインが濃度差の大きいＰＮ接合を形成し、その接合部に電界が集中するためである。耐圧が最大となるＬｐの大きさは電界緩和領域の濃度Ｎｐに依存し、Ｎｐが高くなるに従いＰＮ接合への電界集中が大きくなるため、耐圧最大となるＬｐは短くなる。前述の電界緩和が十分に得られるＱｐ≧Ｑｄの条件において高い耐圧を得るためには、電界緩和領域のゲート端からの長さを、ゲート端IIからドレイン端Ｉまでの距離の少なくとも２／３以下、望ましくは１／２以下の長さにすればよい。そのような条件においては、ゲート端、電界緩和領域の端点、ドレイン端それぞれへの電界集中が分散するため、Ｖｂｄは向上する。さらに図８によると、電界緩和領域のゲート端IIからの長さが１μｍ以下と短すぎる場合は十分にゲート端の絶縁膜への電界集中が緩和できず、絶縁破壊電圧は低くなってしまうことがわかる。
【００１９】
電界緩和領域の長さを短くするということは、オン抵抗の低減にも寄与することができる。電界緩和領域とドリフト領域のＰＮ接合による空乏層が、ドリフト領域のキャリア濃度を減少させてしまう。電界緩和領域が短いことにより、キャリア濃度が減少する領域を短くすることができ、オン抵抗が増大するのを抑えることができる。
【００２０】
図９は本発明の第二の実施の形態に係るＬＲＭＯＳＦＥＴを示す断面図である。前記図７で示したＰガードリサーフＭＯＳＦＥＴに、図２に示した２ゾーンリサーフ構造を導入した構造となる。図７におけるドリフト領域をＮ型キャリア不純物濃度の異なる２つの部分から構成し、ドレインに近い側に高濃度領域２ａ（不純物濃度６．０×１０１７／ｃｍ３、深さ０．３μｍ）、ゲートに近い側に低濃度領域２ｂ（不純物濃度１．４×１０１７／ｃｍ３、深さ０．３μｍ）を設けた。Ｐ型の電界緩和領域６（不純物濃度１．０×１０１８／ｃｍ３、深さ０．１μｍ）は２ａと２ｂのゾーン境界をまたがないように、低濃度領域２ｂ内にのみ形成した。電界緩和領域６は、ゲート電極１２と互いの投影方向において重なる一端部分を有し、かつ、その他端は、ゾーン境界IIIとの間に間隔を空けて形成した。ゲート端の位置IIから電界緩和領域６の端点IV、電界緩和領域６の端点IVからドリフト領域の濃度が変化するゾーン境界III、ゾーン境界IIIからドレイン領域３の端点Ｉの距離が重要となる。本実施例では、II−IV間の距離を１．５μｍ、IV−III間の距離を１．５μｍ、III−Ｉ間の距離を２μｍと設定した。上記の構造において、電界緩和領域６の端点IIの位置を変えた場合に耐圧に与える影響を、２Ｄシミュレーションにより計算した結果を図１０に示す。耐圧（絶縁破壊電圧：Vbd(V)）はII−IV間の距離が１．５μｍの時に最大値を示した。このような構造においては、電界集中はドレイン端Ｉ、ゲート端II、ゾーン境界III、電界緩和領域端IV、のそれぞれに発生する。II−IV間の距離、IV−III間の距離、III−Ｉ間の距離を均等に配分することにより、電界の偏りが解消され素子の高耐圧化が実現できる。
【００２１】
図１１は本発明の第三の実施の形態に係るマルチゾーンＰガードＭＯＳＦＥＴを示す断面時である。前記図９で示した２ゾーンＰガードＭＯＳＦＥＴにおけるドリフト領域の濃度の異なる部分の数を２ゾーンよりも多く設定した構造となる。原理的にはドリフト領域の濃度の異なる部分の数はいくらでもよい。いずれの場合においても、電界緩和領域６がゾーン境界をまたがないように配置し、最も濃度の薄いゾーンにのみ形成することにより高い耐圧を得ることができる。
【図面の簡単な説明】
【００２２】
【図１】従来技術によるシングルゾーンリサーフＭＯＳＦＥＴを示す断面図。
【図２】従来技術による２ゾーンリサーフＭＯＳＦＥＴを示す断面図。
【図３】従来技術によるマルチゾーン  リサーフＭＯＳＦＥＴを示す断面図。
【図４】従来技術によるダブルリサーフＭＯＳＦＥＴを示す断面図。
【図５】従来技術による２ゾーンダブルリサーフＭＯＳＦＥＴを示す断面図。
【図６】従来技術による濃度勾配のついたダブルリサーフＭＯＳＦＥＴを示す断面図。
【図７】本発明の実施の形態に係るＰガードリサーフＭＯＳＦＥＴを示す断面図。
【図８】ＰガードリサーフＭＯＳＦＥＴにおいて、電界緩和領域の長さに対する絶縁破壊電圧の依存性
【図９】本発明の実施の形態に係る２ゾーンＰガードリサーフＭＯＳＦＥＴを示す断面図。
【図１０】２ゾーンＰガードリサーフＭＯＳＦＥＴにおいて、電界緩和領域の長さに対する絶縁破壊電圧の依存性。
【図１１】本発明の実施の形態に係るマルチゾーンＰガードリサーフＭＯＳＦＥＴを示す断面図。
【符号の説明】
【００２３】
１  炭化ケイ素Ｐ型活性層
２  ドリフト領域
２ａ  ドリフト領域の高濃度部分
２ｂ  ドリフト領域の低濃度部分
２−１  ドリフト領域における、ドレイン側から１番目の部分
２−２  ドリフト領域における、ドレイン側から２番目の部分
２−ｎ  ドリフト領域における、ドレイン側からｎ番目の部分
３  ドレイン領域
４  ソース領域
５  ボディコンタクト領域
６  電界緩和領域
７  チャネル領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  ドレイン電極
１４  ソース電極
２１  炭化ケイ素基板
３２  基板コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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