(57)【要約】【課題】発光期間ＰELにおける発光素子Ｅの発光状態を高い精度で制御することにより、表示画像の品質の低下を抑制する。【解決手段】書込期間ＰWRTにおいて、駆動回路３０は、第１スイッチング素子Tr1および第２スイッチング素子Tr2をオフ状態にするとともに、駆動トランジスタTDRのゲートの電位を指定階調に応じた電位に設定する。リセット期間ＰRにおいて、駆動回路３０は、第２スイッチング素子Tr2をオン状態にすることで、駆動トランジスタTDRの発光素子側の電極の電位をリセット電位に設定する。発光期間ＰELにおいて、駆動回路３０は、第１スイッチング素子Tr1をオン状態にすることで、階調値に応じた駆動電流Ｉdsを発光素子Ｅに供給する。【選択図】      図２
2010102068.tif 000002
【特許請求の範囲】
【請求項１】
駆動電流が供給される発光素子と、
ゲートの電位に応じた前記駆動電流が第１電極と前記発光素子側の第２電極との間に流れる駆動トランジスタと、
前記第２電極と前記発光素子との間に介在する第１スイッチング素子と、
前記第２電極の電位をリセットするためのリセット電位が供給されるリセット線と前記第２電極との間に介在する第２スイッチング素子と、
駆動回路と、を具備し、
前記駆動回路は、
書込期間において、前記第１スイッチング素子および前記第２スイッチング素子をオフ状態にするとともに、前記駆動トランジスタのゲートの電位を指定階調に応じた電位に設定し、
前記書込期間の後の発光期間において、前記第１スイッチング素子をオン状態にすることで、前記指定階調に応じた前記駆動電流を前記発光素子に供給し、
前記書込期間の開始後であって、前記発光期間の開始前に、前記第２スイッチング素子をオン状態にすることで、前記第２電極の電位を前記リセット電位に設定する、
発光装置。
【請求項２】
前記駆動トランジスタはＰチャネル型のトランジスタであり、前記第１電極はソース電極、前記第２電極はドレイン電極であって、前記第１電極は電源電位が供給される電源線側に配置され、
前記駆動トランジスタのドレインとゲートとの間に介在する第３スイッチング素子と、
第３電極および第４電極を有し、前記第３電極は前記駆動トランジスタのゲートに接続される容量素子と、
前記第４電極と前記指定階調に対応するデータ電位が供給されるデータ線との間に介在する第４スイッチング素子と、をさらに備え、
前記駆動回路は、
前記書込期間の前の補償期間において、前記第３スイッチング素子をオン状態にすることで、前記駆動トランジスタのゲート・ソース間の電圧を前記駆動トランジスタの閾値電圧に漸近させる補償動作を実行し、
前記書込期間において、前記第３スイッチング素子をオフ状態にする一方、前記第４スイッチング素子をオン状態にすることで、前記駆動トランジスタのゲートの電位を前記データ電位に応じた電位に設定する、
請求項１に記載の発光装置。
【請求項３】
前記駆動回路は、前記補償期間の前の初期化期間において、前記第２スイッチング素子および前記第３スイッチング素子をオン状態にすることで、前記駆動トランジスタのゲートの電位を前記リセット電位に設定する、
請求項２に記載の発光装置。
【請求項４】
前記容量素子の前記第４電極と前記リセット線との間に介在する第５スイッチング素子をさらに備え、
前記駆動回路は、
前記初期化期間および前記補償期間において、前記第５スイッチング素子をオン状態にすることで、前記第４電極の電位を前記リセット電位に設定し、
前記書込期間から前記発光期間にわたって、前記第５スイッチング素子をオフ状態にする、
請求項３に記載の発光装置。
【請求項５】
前記リセット電位は、前記電源電位よりも前記駆動トランジスタの閾値電圧分だけ低い電位よりも低い、
請求項２から請求項４の何れかに記載の発光装置。
【請求項６】
前記駆動回路は、前記初期化期間から前記発光期間の直前まで前記第１スイッチング素子をオフ状態にする、
請求項２から請求項５の何れかに記載の発光装置。
【請求項７】
請求項１から請求項６の何れかに記載の発光装置を具備する電子機器。
【請求項８】
駆動電流が供給される発光素子と、ゲートの電位に応じた前記駆動電流が第１電極と前記発光素子側の第２電極との間に流れる駆動トランジスタと、前記第２電極と前記発光素子との間に介在する第１スイッチング素子と、前記第２電極の電位をリセットするためのリセット電位が供給されるリセット線と前記第２電極との間に介在する第２スイッチング素子と、を具備する発光装置を駆動する方法であって、
書込期間において、前記第１スイッチング素子および前記第２スイッチング素子をオフ状態にするとともに、前記駆動トランジスタのゲートの電位を当該画素回路に指定された階調値に応じた電位に設定し、
前記書込期間の後の発光期間において、前記第１スイッチング素子をオン状態にすることで、前記階調値に応じた前記駆動電流を前記発光素子に供給し、
前記書込期間の開始後であって、前記発光期間の開始前に、第２スイッチング素子をオン状態にすることで、前記第２電極の電位を前記リセット電位に設定する、
発光装置の駆動方法。
【請求項９】
前記駆動トランジスタはＰチャネル型のトランジスタであり、前記第１電極はソース電極、前記第２電極はドレイン電極であって、前記第１電極は電源電位が供給される電源線側に配置され、
前記書込期間の前の補償期間において、前記駆動トランジスタを導通させるとともにダイオード接続することで、前記駆動トランジスタのゲート・ソース間の電圧を前記駆動トランジスタの閾値電圧に漸近させる補償動作を実行し、
前記書込期間において、前記駆動トランジスタのダイオード接続を解除するとともに、前記駆動トランジスタのゲートの電位を前記階調値に応じた電位に設定する、
請求項８に記載の発光装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光装置および電子機器、発光装置の駆動方法に関する。
【背景技術】
【０００２】
近年、有機ＥＬ（ElectroLuminescent）素子や発光ポリマー素子などと呼ばれる有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いた発光装置が各種提案されている。
【０００３】
例えば特許文献１には、図１５に示す画素回路Ｐ０を利用した発光装置が開示されている。図１５に示すように、画素回路Ｐ０は、駆動トランジスタＰ１と、スイッチング素子として機能するトランジスタＰ２、Ｐ３、Ｐ４と、容量素子ＣｏおよびＣｓと、電源電位ＶELが供給される電源線と接地電位ＧＮＤが供給される接地線との間に介挿されるＯＬＥＤ素子と、を有する。
【０００４】
次に、図１５に示す画素回路Ｐ０の動作について説明する。第１期間において、図１５に示す照明ラインおよびオートゼロラインからの信号によってトランジスタＰ２およびトランジスタＰ３がオン状態にされ、駆動トランジスタＰ１はオン状態にされる。第１期間の経過後の第２期間において、トランジスタＰ３がオン状態にされたままトランジスタＰ２がオフ状態にされ、駆動トランジスタＰ１はダイオード接続される。これにより、駆動トランジスタＰ１のゲートの電位は「ＶEL−ＶTH」に収束する（ＶTHは駆動トランジスタＰ１の閾値電圧）。第２期間の経過後の第３期間において、トランジスタＰ３がオフ状態にされるとともに、図１５に示すセレクトラインからの信号によってトランジスタＰ４がオン状態にされる。これによって、容量素子Ｃｏの電極Ｌ１とデータラインとが導通し、駆動トランジスタＰ１のゲートの電位は、データラインに供給されるデータ電位に応じたレベルだけ変化する。第３期間の経過後の第４期間において、トランジスタＰ４がオフ状態にされるとともに、照明ラインからの信号によって再びトランジスタＰ２がオン状態にされ、閾値電圧ＶTHに依存しない駆動電流ＩｅｌがＯＬＥＤ素子に供給される。
【特許文献１】特開２００７−３１６４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の第２期間における補償動作により、駆動トランジスタＰ１のドレインの電位も「ＶEL−ＶTH」に収束する。この「ＶEL−ＶTH」は、第４期間（発光期間）の直前においても、駆動トランジスタＰ１のドレインに残存しており、第４期間が開始されてトランジスタＰ２がオン状態に遷移するとＯＬＥＤ素子に印加される。そうすると、例えば画素回路Ｐ０に最低の階調値（例えば黒）が指定された場合であっても、ＯＬＥＤ素子が発光してしまう。これにより、表示画像のコントラストが低下するという問題があった。
以上においては、ＶTH補償型の画素回路を例示したが、他の構成の画素回路でも、発光期間の開始直後において、駆動トランジスタの発光素子側の電極に残存している電荷（データ電位の書き込み終了時点で残存している電荷）が発光素子に供給されることによって、駆動電流の供給による本来の発光とは異なる発光が瞬間的に起こるという同様の問題が発生し得る。
本発明はこのような事情に鑑みてなされたものであり、書込後に駆動トランジスタの電極に残存した電荷に起因した発光素子の発光を抑制するという課題の解決を目的としている。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明に係る発光装置は、駆動電流が供給される発光素子と、ゲートの電位に応じた駆動電流が第１電極と発光素子側の第２電極との間に流れる駆動トランジスタと、第２電極と発光素子との間に介在する第１スイッチング素子と、第２電極の電位をリセットするためのリセット電位が供給されるリセット線と第２電極との間に介在する第２スイッチング素子と、駆動回路と、を具備し、駆動回路は、書込期間において、第１スイッチング素子および第２スイッチング素子をオフ状態にするとともに、駆動トランジスタのゲートの電位を指定階調に応じた電位に設定し、書込期間の後の発光期間において、第１スイッチング素子をオン状態にすることで、指定階調に応じた駆動電流を発光素子に供給し、書込期間の開始後であって、発光期間の開始前に、第２スイッチング素子をオン状態にすることで、第２電極の電位をリセット電位に設定する。
【０００７】
この態様によれば、発光直前の期間において、駆動トランジスタの第２電極の電位をリセット電位に設定することにより、書込期間の終了時点で当該第２電極に残存していた電荷が放電（リセット）される。したがって、発光期間の開始直後に駆動トランジスタの第２電極から発光素子へ移動する電荷に起因した発光素子の発光を抑制できるという利点がある。
【０００８】
また、この態様によれば、書込期間において第１スイッチング素子および第２スイッチング素子はオフ状態にされるから、駆動トランジスタで生成された電流が発光素子やリセット線へ流れ込むことはない。したがって、書込期間において発光素子が発光することを抑制できるとともにリセット線で無駄な電流損失が発生することを抑制できるという利点がある。
【０００９】
本発明の好適な態様では、駆動トランジスタはＰチャネル型のトランジスタであり、第１電極はソース電極、第２電極はドレイン電極であって、第１電極は電源電位が供給される電源線側に配置され、駆動トランジスタのドレインとゲートとの間に介在する第３スイッチング素子と、第３電極（例えば図２に示す第１電極Ｌa1）および第４電極（例えば図２に示す第２電極Ｌa2）を有し、第３電極は駆動トランジスタのゲートに接続される容量素子（例えば図２に示す容量素子Ｃ0）と、第４電極と階調値に対応するデータ電位が供給されるデータ線との間に介在する第４スイッチング素子と、をさらに備え、駆動回路は、書込期間の前の補償期間において、第３スイッチング素子をオン状態にすることで、駆動トランジスタのゲート・ソース間の電圧を駆動トランジスタの閾値電圧に漸近させる補償動作を実行し、書込期間において、第３スイッチング素子をオフ状態にする一方、第４スイッチング素子をオン状態にすることで、駆動トランジスタのゲートの電位をデータ電位に応じた電位に設定する。また、リセット電位は、電源電位より駆動トランジスタの閾値電圧分だけ低い電位よりも低いレベルであることが好適である。
【００１０】
この態様によれば、書込期間の終了時点で駆動トランジスタのドレインに残存している電荷（電源電位よりも駆動トランジスタの閾値電圧分だけ低い電位に相当）が、発光直前のリセット期間にて放電されるから、当該残存している電荷が発光期間の開始直後に発光素子へ移動することによって発光素子が発光することを抑制できるという利点がある。
【００１１】
本発明の好適な態様では、補償期間の前の初期化期間において、駆動回路は、第２スイッチング素子および第３スイッチング素子をオン状態にすることで、駆動トランジスタのゲートの電位をリセット電位に設定する。この態様によれば、初期化期間において駆動トランジスタのゲートの電位をリセット電位に設定することで、初期化期間の開始時点における駆動トランジスタのゲートの状態（ゲートに残存している電荷）に拘わらず、その後の補償期間や書込期間では駆動トランジスタのゲートの電位を高い精度で所期値に設定することが可能となる。
【００１２】
また、容量素子の第４電極とリセット線との間に介在する第５スイッチング素子をさらに備え、駆動回路は、初期化期間および補償期間において、第５スイッチング素子をオン状態にすることで、第４電極の電位をリセット電位に設定し、書込期間から発光期間にわたって、第５スイッチング素子をオフ状態にすることもできる。この態様によれば、初期化期間において、容量素子の第３電極と第４電極とが導通するから、初期化期間の開始の直前の時点で容量素子に蓄積されていた電荷は完全に除去される。そうすると、初期化期間の開始の時点における容量素子の状態（容量素子に残存している電荷）に拘わらず、その後の補償期間や書込期間では駆動トランジスタのゲートの電位を高い精度で所期値に設定することが可能となるという利点がある。
【００１３】
本発明の好適な態様では、駆動回路は、初期化期間から発光期間の直前まで第１スイッチング素子をオフ状態にする。発光期間の開始前の期間（例えば初期化期間や補償期間などに相当する期間）において発光素子が発光してしまうと、表示画像のコントラストが低下するという問題があるところ、この態様によれば、初期化期間からリセット期間にわたって第１スイッチング素子がオフ状態にされるため、発光期間の開始前の期間にて発光素子が確実にオフ状態（非発光状態）に維持される。したがって、表示画像のコントラストの低下を抑制できるという利点がある。
【００１４】
本発明に係る発光装置は各種の電子機器に利用される。この電子機器の典型例は、発光装置を表示装置として利用した機器である。この種の機器としては、パーソナルコンピュータや携帯電話機などがある。もっとも、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成する構成の画像形成装置（印刷装置）においては、像担持体を露光する手段（いわゆる露光ヘッド）として本発明の電気光学装置を採用することもできる。
【００１５】
本発明は、発光装置を駆動する方法としても特定される。本発明に係る駆動方法は、駆動電流が供給される発光素子と、ゲートの電位に応じた駆動電流が第１電極と発光素子側の第２電極との間に流れる駆動トランジスタと、第２電極と発光素子との間に介在する第１スイッチング素子と、第２電極の電位をリセットするためのリセット電位が供給されるリセット線と第２電極との間に介在する第２スイッチング素子と、を具備する発光装置を駆動する方法であって、書込期間において、第１スイッチング素子および第２スイッチング素子をオフ状態にするとともに、駆動トランジスタのゲートの電位を当該画素回路に指定された階調値に応じた電位に設定し、書込期間の後の発光期間において、第１スイッチング素子をオン状態にすることで、階調値に応じた前記駆動電流を前記発光素子に供給し、書込期間の開始後であって、発光期間の開始前に、第２スイッチング素子をオン状態にすることで、第２電極の電位を前記リセット電位に設定する。
【００１６】
また、本発明に係る駆動方法の好適な態様では、駆動トランジスタはＰチャネル型のトランジスタであり、第１電極はソース電極、第２電極はドレイン電極であって、第１電極は電源電位が供給される電源線側に配置され、書込期間の前の補償期間において、駆動トランジスタを導通させるとともにダイオード接続することで、駆動トランジスタのゲート・ソース間の電圧を駆動トランジスタの閾値電圧に漸近させる補償動作を実行し、書込期間において、駆動トランジスタのダイオード接続を解除するとともに、駆動トランジスタのゲートの電位を階調値に応じた電位に設定する。以上の駆動方法によっても本発明の発光装置と同様の効果が得られる。
【発明を実施するための最良の形態】
【００１７】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る発光装置１００の構成を示すブロック図である。発光装置１００は、画像を表示する表示体として電子機器に搭載される。図１に示すように、発光装置１００は、複数の画素回路Ｕが配列された素子部１０と、各画素回路Ｕを駆動する駆動回路３０と、発光装置１００で利用される各種電位を生成する電位生成回路４０とを具備する。駆動回路３０は、走査線駆動回路３２とデータ線駆動回路３４とを含んで構成される。また、駆動回路３０は、例えば複数の集積回路に分散して実装される。ただし、駆動回路３０の少なくとも一部は、基板上に形成された薄膜トランジスタで構成され得る。
【００１８】
図１に示すように、素子部１０には、Ｘ方向に延在するｍ本の走査線１２と、Ｘ方向に直交するＹ方向に延在するｎ本のデータ線１４とが設けられる（ｍおよびｎは自然数）。各画素回路Ｕは、走査線１２とデータ線１４との交差に対応する位置に配置される。従って、これらの画素回路Ｕは縦ｍ行×横ｎ列のマトリクス状に配列する。
【００１９】
図１に示す走査線駆動回路３２は、複数の画素回路Ｕを水平走査期間ごとに行単位で選択するための回路である。走査線駆動回路３２は、順次アクティブとなる走査信号ＧWRT[１]〜ＧWRT[ｍ]をｍ本の走査線１２の各々に出力する。図２に示すように、走査信号ＧWRT[１]ないしＧWRT[ｍ]は、水平走査期間（１Ｈ）ごとに順番にハイレベルとなる。すなわち、走査信号ＧWRT[i]は、垂直走査期間（１Ｖ）のうち第ｉ番目の水平走査期間においてハイレベルを維持するとともにそれ以外の期間においてローレベルを維持する。走査信号ＧWRT[i]のハイレベルへの移行は第ｉ行の各画素回路Ｕの選択を意味する。以下では走査信号ＧWRT[１]ないしＧWRT[ｍ]の各々がハイレベルとなる期間（すなわち水平走査期間）を「書込期間ＰWRT」と表記する。なお、図２においては走査信号ＧWRT[i]の立ち下がりとその次行の走査信号ＧWRT[ｉ＋１]の立ち上がりとを同時とした場合が例示されているが、走査信号ＧWRT[i]の立ち下がりから所定の時間が経過したタイミングで走査信号ＧWRT[ｉ＋１]が立ち上がる構成（つまり、各行の書込期間ＰWRTに間隔が設けられた構成）としてもよい。
【００２０】
図１に示すデータ線駆動回路３４は、各書込期間ＰWRTで走査線駆動回路３２が選択した１行分（ｎ個）の画素回路Ｐに対応するデータ電位ｄ[１]ないしｄ[ｎ]を生成して各データ線１４に出力する。第ｉ行が選択される書込期間ＰWRTにおいて第ｊ列目（ｊは１≦ｊ≦ｎを満たす整数）のデータ線１４に出力されるデータ電位ｄ[j]は、第ｉ行の第ｊ列目に位置する画素回路Ｕに対して指定された階調に対応する電位となる。
【００２１】
図１に示す電位生成回路４０は、電源の高位側の電位ＶELおよび低位側の電位ＶCTを生成する。電位生成回路４０で生成された高位側電位ＶELおよび低位側電位ＶCTは各画素回路Ｕに共通に供給される。また、電位生成回路４０は、リセット電位ＶSTを生成する。電位生成回路４０で生成されたリセット電位ＶSTは、リセット線１６を介して各画素回路Ｕに共通に供給される。
【００２２】
図３は、画素回路Ｕの回路図である。図３においては、第ｉ行に属する第ｊ列の１個の画素回路Ｕのみが代表的に図示されている。図３に示すように、素子部１０には、Ｘ方向に延在するリセット線１６がｍ本の走査線１２の各々に対応して設けられる。また、図３に示すように、素子部１０には、Ｘ方向に延在する第１制御線５０、第２制御線５２および発光制御線５４がｍ本の走査線１２の各々に対応して設けられる。第１制御線５０、第２制御線５２および発光制御線５４の各々には、駆動回路３０（例えば走査線駆動回路３２）から所定の信号が供給される。より具体的には、第１制御線５０にはリセット信号ＧPRE[i]が供給され、第２制御線５２には制御信号ＧINI[i]が供給され、発光制御線５４には発光制御信号ＧEL[i]が供給される。
【００２３】
図３に示すように、画素回路Ｕは、発光素子Ｅと、駆動トランジスタTDRと、第１スイッチング素子Tr1と、第２スイッチング素子Tr2と、第３スイッチング素子Tr3と、第４スイッチング素子Tr4と、第５スイッチング素子Tr5と、容量素子Ｃ0、Ｃ1、Ｃ2とを含んで構成される。
【００２４】
図３に示すように、発光素子Ｅは、高位側電源電位ＶELと低位側電源電位ＶCTとの間に介在する。発光素子Ｅは、相対向する陽極と陰極との間に有機ＥＬ材料の発光層を介在させた有機ＥＬ素子である。
【００２５】
図３に示すように、高位側電源電位ＶELから発光素子Ｅの陽極に至る電流経路上にはＰチャネル型の駆動トランジスタTDRが設けられる。駆動トランジスタTDRのソースは、高位側電源電位ＶELが供給される電源線（図示省略）に接続される。駆動トランジスタTDRのドレインと発光素子Ｅの陽極との間には、Ｎチャネル型のトランジスタである第１スイッチング素子Tr1が設けられる。第１スイッチング素子Tr1のゲートは発光制御線５４に接続される。発光制御信号ＧEL[i]がハイレベルに遷移すると第１スイッチング素子Tr1がオン状態になって駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが導通する一方、発光制御信号ＧEL[i]がローレベルに遷移すると第１スイッチング素子Tr1がオフ状態になって駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが非導通になる。
【００２６】
図３に示すように、駆動トランジスタTDRのドレインとリセット線１６との間には、Ｎチャネル型のトランジスタである第２スイッチング素子Tr2が設けられる。第２スイッチング素子Tr2のゲートは第１制御線５０に接続される。
【００２７】
図３に示すように、駆動トランジスタTDRのゲートとドレインとの間には、Ｎチャネル型のトランジスタである第３スイッチング素子Tr3が設けられる。第３スイッチング素子Tr3のゲートは第２制御線５２に接続される。
【００２８】
図３に示すように、容量素子Ｃ0は、第１電極Ｌa1および第２電極Ｌa2を有し、第１電極Ｌa1は駆動トランジスタTDRのゲートに接続される。第２電極Ｌa2とデータ線１４との間には、Ｎチャネル型のトランジスタである第４スイッチング素子Tr4が設けられる。第４スイッチング素子Tr4のゲートは走査線１２に接続される。
【００２９】
図３に示すように、容量素子Ｃ0の第２電極Ｌa2とリセット線１６との間にはＮチャネル型のトランジスタである第５スイッチング素子Tr5が設けられる。第５スイッチング素子Tr5のゲートは、第３スイッチング素子Tr3と同様、第２制御線５２に接続される。すなわち、第５スイッチング素子Tr5のオンオフのタイミングは第３スイッチング素子Tr3と同じである。
【００３０】
図３に示すように、容量素子Ｃ1の一方の電極は容量素子Ｃ0における第２電極Ｌa2に接続され、他方の電極は駆動トランジスタTDRのソースに接続される。また、容量素子Ｃ2の一方のは容量素子Ｃ0における第１電極Ｌa1（駆動トランジスタTDRのゲート）に接続され、他方の電極は駆動トランジスタTDRのソースに接続される。なお、本実施形態では、画素回路Ｕ内に容量素子Ｃ1およびＣ2が設けられているが、これらの容量素子Ｃ1およびＣ2が設けられない構成とすることもできる。
【００３１】
次に、図２を参照して、発光装置１００で利用される各信号の具体的な波形を説明する。図２に示すように、制御信号ＧINI[i]は、走査信号ＧWRT[i]がハイレベルに設定される書込期間ＰWRTの直前の期間（以下、「動作期間」という）Ｐaにおいてハイレベルに設定され、その他の期間でローレベルに設定される信号である。図２に示すように、動作期間Ｐaは初期化期間ＰINIとその直後の補償期間ＰCPとに区分される。初期化期間ＰINIは、その開始の時点で容量素子Ｃ0に残存している電荷を放電（初期化）するための期間であり、補償期間ＰCPは、駆動トランジスタTDRのゲートの電位をその閾値電圧ＶTHに応じた電位に設定するための期間である。
【００３２】
図２に示すように、リセット信号ＧPRE[i]は、動作期間Ｐaにおける初期化期間ＰINI、および、書込期間ＰWRTの終点から所定の時間長が経過するまでの期間（以下、「リセット期間」という）ＰRにおいてハイレベルに設定され、その他の期間でローレベルに設定される信号である。リセット期間ＰRは、その開始の時点（書込期間ＰWRTの終点）で駆動トランジスタTDRのドレインに残存している電荷を放電（リセット）するための期間である。
【００３３】
図２に示すように、発光制御信号ＧEL[i]は、リセット期間ＰRの経過後から、制御信号ＧINI[i]がハイレベルになる動作期間Ｐaの開始前までの期間（以下、「発光期間」という）ＰELにてハイレベルに設定され、それ以外の期間（すなわち動作期間Ｐaと書込期間ＰWRTとリセット期間ＰRとを含む期間）にてローレベルに設定される信号である。
【００３４】
次に、画素回路Ｕの具体的な動作について説明する。以下では、第ｉ行に属する第ｊ列目の画素回路Ｕの動作を、初期化期間ＰINIと補償期間ＰCPと書込期間ＰWRTとリセット期間ＰRと発光期間ＰELとに区分して説明する。
【００３５】
（ａ）初期化期間ＰINI（動作期間Ｐa）
図２に示すように、駆動回路３０（例えば走査線駆動回路３２）は、制御信号ＧINI[i]およびリセット信号ＧPRE[i]をハイレベルに設定し、走査信号ＧWRT[i]および発光制御信号ＧEL[i]をローレベルに設定する。したがって、図４に示すように、第２スイッチング素子Tr2、第３スイッチング素子Tr3および第５スイッチング素子Tr5はオン状態になる一方、第１スイッチング素子Tr1および第４スイッチング素子Tr4はオフ状態になる。
【００３６】
このとき、容量素子Ｃ0の第１電極Ｌa1と第２電極Ｌa2とが第３スイッチング素子Tr3と第２スイッチング素子Tr2と第５スイッチング素子Tr5とを介して導通するから、初期化期間ＰINI開始の直前の時点で容量素子Ｃ0に蓄積されていた電荷は完全に除去される。この容量素子Ｃ0の電荷の初期化によって、その後の補償期間ＰCPや書込期間ＰWRTでは駆動トランジスタTDRのゲートの電位を高い精度で初期値に設定することが可能となる。
【００３７】
また、第１電極Ｌa1は第３スイッチング素子Tr3および第２スイッチング素子Tr2を介してリセット線１６に導通するから、第１電極Ｌa1の電位はリセット線１６に供給されるリセット電位ＶSTに略等しくなる。つまり、駆動トランジスタTDRのゲートの電位はリセット電位ＶSTに略等しくなる。本実施形態におけるリセット電位ＶSTの値は、高位側電源電位ＶELよりも駆動トランジスタTDRの閾値電圧ＶTH分だけ低い電位よりも低いレベルに設定される。すなわち、リセット電位ＶSTは、駆動トランジスタTDRのゲートに供給されたときに駆動トランジスタTDRを導通させる電位である。また、第２電極Ｌa2は第５スイッチング素子Tr5を介してリセット線１６に導通するから、第２電極Ｌa2の電位もリセット電位ＶSTに略等しくなる。
【００３８】
（ｂ）補償期間ＰCP（動作期間Ｐa）
図２に示すように、補償期間ＰCPが開始すると、駆動回路３０は、リセット信号ＧPRE[i]をローレベルに設定する一方、他の信号を初期化期間ＰINIと同じレベルに維持する。したがって、図５に示すように、第２スイッチング素子Tr2がオフ状態に遷移する。そうすると、第５スイッチング素子Tr5を介してリセット線１６に接続された第２電極Ｌa2の電位が電位ＶSTに維持される一方、駆動トランジスタTDRがダイオード接続されることで、第１電極Ｌa1の電位（すなわち駆動トランジスタTDRのゲートの電位）が、初期化期間ＰINIで設定されたリセット電位ＶSTから電源電位ＶELよりも閾値電圧ＶTHだけ低い電位まで引き上げられる。すなわち、補償期間ＰCPにおいては、駆動トランジスタTDRのゲート・ソース間の電圧を、駆動トランジスタTDRの閾値電圧ＶTHに漸近させる補償動作が実行される。
【００３９】
また、補償期間ＰCPにおいて、駆動トランジスタTDRのドレインの電位は、補償動作によって電源電位ＶELよりも閾値電圧ＶTHだけ低い電位に設定される。
【００４０】
（ｃ）書込期間ＰWRT
図２に示すように、書込期間ＰWRTが開始すると、駆動回路３０は、走査信号ＧWRT[i]をハイレベルに設定する一方、制御信号ＧINI[i]をローレベルに設定する。他の信号は補償期間ＰCPと同じレベルに維持される。したがって、図６に示すように、第４スイッチング素子Tr4がオン状態に遷移する一方、第３スイッチング素子Tr3および第５スイッチング素子Tr5はオフ状態に遷移する。
【００４１】
書込期間ＰWRTにおいては、第４スイッチング素子Tr4がオン状態に遷移することで、データ線１４と容量素子Ｃ0の第２電極Ｌa2とが導通する。これにより、第２電極Ｌa2の電位は、補償期間ＰCPにおけるリセット電位ＶSTから第ｊ列目のデータ線１４に供給されるデータ電位ｄ[j]に変化する。
【００４２】
また、書込期間ＰWRTにおいては、第３スイッチング素子Tr3はオフ状態に遷移し、駆動トランジスタTDRのダイオード接続は解除される。すなわち、駆動トランジスタTDRのゲートは電気的なフローティング状態となる。したがって、第２電極Ｌa2が補償期間ＰCPにおけるリセット電位ＶSTからデータ電位ｄ[j]まで変化量ΔＶ（＝ＶST−ｄ[j]）だけ変化すると、第１電極Ｌa1の電位（駆動トランジスタTDRのゲートの電位）は容量カップリングによってその直前の電位（ＶEL−ＶTH）から変化する。このときの第１電極Ｌa1の電位の変動量は、容量素子Ｃ0とＣ1とＣ2との容量比に応じて定まる。すなわち、駆動トランジスタTDRのゲートの電位は、データ電位ｄ[j]に応じた電位に設定される。
【００４３】
また、書込期間ＰWRTにおいては、第３スイッチング素子Tr3はオフ状態に遷移し、第１スイッチング素子Tr1および第２スイッチング素子Tr2はオフ状態に維持されるから、駆動トランジスタTDRのドレインは電気的にフローティング状態になり、その電位は補償期間ＰCPにて設定された電位（電源電位ＶELよりも閾値電圧ＶTHだけ低い電位）に維持される。
【００４４】
（ｄ）リセット期間ＰR
図２に示すように、リセット期間ＰRが開始すると、駆動回路３０は、走査信号ＧWRTをローレベルに設定する一方、リセット信号ＧPREをハイレベルに設定する。したがって、図７に示すように、第４スイッチング素子Tr4がオフ状態に遷移する一方、第２スイッチング素子Tr2がオン状態に遷移する。
【００４５】
リセット期間ＰRにおいては、第２スイッチング素子Tr2がオン状態に遷移することで、リセット線１６と駆動トランジスタTDRのドレインとが導通する。ここで、リセット期間ＰRの開始時における駆動トランジスタTDRのドレインの電位は、電源電位ＶELよりも閾値電圧ＶTHだけ低い電位（＞ＶST）である。そうすると、駆動トランジスタTDRのドレインとリセット線１６とが導通することにより、駆動トランジスタTDRのドレインに残存する電荷（電源電位ＶELよりも閾値電圧ＶTHだけ低い電位に相当）は、リセット線１６へ放電（リセット）される。
【００４６】
また、リセット期間ＰRにおいては、第４スイッチング素子Tr4がオフ状態に遷移することで、第２電極Ｌa2に対する電位の供給が停止する。このとき、第２電極Ｌa2および第１電極Ｌa1の各々の電位は、前述の書込期間ＰWRTにて設定された値に維持される。
【００４７】
（e）発光期間ＰEL
図２に示すように、発光期間ＰELが開始すると、駆動回路３０は、リセット信号ＧPRE[i]をローレベルに設定する一方、発光制御信号ＧEL[i]をハイレベルに設定する。他の信号はリセット期間ＰRと同じレベルに維持される。したがって、図８に示すように、第２スイッチング素子Tr2がオフ状態に遷移する一方、第１スイッチング素子Tr1がオン状態に遷移する。発光期間ＰELにおいては、第１スイッチング素子Tr1がオン状態に遷移することで、駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが導通する。これにより、駆動電流Ｉdsの経路が形成される。そして、駆動トランジスタTDRのゲートの電位に応じた駆動電流Ｉdsが、駆動トランジスタTDRおよび第１スイッチング素子Tr1を経由して発光素子Ｅに供給される。これにより、発光素子Ｅはデータ電位ｄ[j]に応じた輝度に発光する。
【００４８】
なお、本実施形態では、発光期間ＰELの開始と同時にリセット信号ＧPRE[i]がローレベル（非アクティブレベル）に遷移する態様が例示されているが、これに限らず、例えば発光期間ＰELの始点から所定の時間長（＜ＰＥLの時間長）が経過するまでリセット信号ＧPRE[i]は引き続きハイレベル（アクティブレベル）に維持され、所定の時間長が経過した後にローレベルに遷移する態様であってもよい。つまり、リセット期間ＰRと発光期間ＰELとは完全に排他的な関係ではなく、第１スイッチング素子Tr1がオン状態になる期間と第２スイッチング素子Tr2がオン状態になる期間とが部分的にオーバーラップする態様であってもよい。
【００４９】
ところで、本実施形態とは異なり、リセット期間ＰRが設けられない構成（例えば図１５に示す構成、以下「対比例」という）では、発光期間ＰELが開始されると、書込期間ＰWRTの終了時点で駆動トランジスタTDRのドレインに残存している電位（＝ＶEL−ＶTH）が発光素子Ｅに供給される。これにより、発光期間ＰELの開始直後において、駆動電流Ｉdsの供給による本来の発光とは異なる発光が瞬間的に起こってしまう。例えば画素回路Ｕに最低の階調値（例えば黒）が指定された場合であっても、発光期間ＰELの開始直後において発光素子Ｅが瞬間的に発光してしまい、表示画像のコントラストが低下するという問題があった。
【００５０】
これに対して、本実施形態では、リセット期間ＰRにおいて、書込期間ＰWRTの終了時点で駆動トランジスタTDRのドレインに残存する電荷（「ＶEL−ＶTH」に相当）をリセット線１６へ放電するから、発光期間ＰELの開始直後において駆動トランジスタTDRのドレインから発光素子Ｅへ移動する電荷の量を対比例に比べて低減できる。したがって、発光期間ＰELにおける発光素子Ｅの発光状態を高い精度で制御できる。例えば画素回路Ｕに指定される階調が最低階調（例えば黒）の場合であっても、本実施形態によれば、発光期間ＰELの開始直後において駆動トランジスタTDRのドレインから発光素子Ｅへ移動する電荷の量を対比例に比べて低減できるから、その電荷の移動によって生じる発光素子Ｅの瞬間的な発光量を対比例に比べて低減できる。したがって、表示画像のコントラストの低下を対比例に比べて抑制できる。
【００５１】
また、リセット電位ＶSTが、電源電位ＶELよりも閾値電圧ＶTHだけ低い電位よりも低いほど、リセット期間ＰRにおいて駆動トランジスタTDRのドレインからリセット線１６へ放電される電荷の量が増大するから、発光期間ＰELの開始直後において駆動トランジスタTDRのドレインから発光素子Ｅへ移動する電荷の量を低減できる。したがって、リセット電位ＶSTの値は、補償期間ＰCPにて駆動トランジスタTDRのゲート・ソース間の電圧を駆動トランジスタTDRの閾値電圧ＶTHに所定の時間内に漸近させることができるという条件の下で、最も低い電位に設定することが好適である。
【００５２】
前述したように、発光期間ＰELの開始直後において、駆動電流Ｉdsの供給による本来の発光とは異なる発光が起こることにより、表示画像のコントラストが低下するという問題が発生するが、発光期間ＰELの開始前の期間（例えば初期化期間ＰINIや補償期間ＰCPなど）において発光素子Ｅが発光してしまっても、同様の問題が発生する。これに対して、本実施形態においては、駆動回路３０は、初期化期間ＰINIからリセット期間ＰRにわたって（発光期間ＰELの直前まで）第１スイッチング素子Tr1をオフ状態に設定しているから、発光期間ＰELの開始前の期間にて発光素子Ｅが確実にオフ状態（非発光状態）に維持される。したがって、表示画像のコントラストの低下を抑制できるという利点がある。
【００５３】
＜Ｂ：第２実施形態＞
図９は、本発明の第２実施形態に係る画素回路Ｕの回路図である。図９においては、第ｉ行に属する第ｊ列の１個の画素回路Ｕのみが代表的に図示されている。本実施形態では、図３に示す第３スイッチング素子Tr3および第５スイッチング素子Tr5が設けられておらず、第２制御線５２も設けられていない。また、本実施形態では、図３に示す容量素子Ｃ0およびＣ1が設けられておらず、駆動トランジスタTDRのゲート・ソース間の電圧を保持するための容量素子Ｃ2のみが設けられている。そして、図９に示すように、第４スイッチング素子Tr4における画素回路Ｕ側の電極と駆動トランジスタTDRのゲートとが直接接続されている。その他の構成は第１実施形態と同じであるから、重複する部分については説明を省略する。
【００５４】
図１０は、本実施形態に係る発光装置１００で利用される各信号の具体的な波形を示す図である。本実施形態では、第１実施形態とは異なり、初期化期間ＰINIと補償期間ＰCPとからなる動作期間Ｐaが設けられていないが、その他は第１実施形態と同じである。以下、第ｉ行に属する第ｊ列目の画素回路Ｕの動作を、書込期間ＰWRTとリセット期間ＰRと発光期間ＰELとに区分して説明する。
【００５５】
（ａ）書込期間ＰWRT
図１０に示すように、駆動回路３０は、リセット信号ＧPRE[i]および発光制御信号ＧEL[i]をローレベルに設定し、走査信号ＧWRT[i]をハイレベルに設定する。したがって、図９に示す第１スイッチング素子Tr1および第２スイッチング素子Tr2はオフ状態になる一方、図９に示す第４スイッチング素子Tr4はオン状態になる。したがって、データ線１４に供給される電位ｄ[j]が容量素子Ｃ2に書き込まれるとともに駆動トランジスタTDRのゲートに供給される。これにより、駆動トランジスタTDRのゲート・ソース間の電圧はＶEL−ｄ[j]に設定されて駆動トランジスタTDRはオン状態に遷移する。
【００５６】
（ｂ）リセット期間ＰR
図１０に示すように、リセット期間ＰRが開始すると、駆動回路３０は、リセット信号ＧPRE[i]をハイレベルに設定する一方、走査信号ＧWRT[i]をローレベルに設定する。また、駆動回路３０は発光制御信号ＧEL[i]をローレベルに維持する。したがって、図９に示す第２スイッチング素子Tr2はオン状態に遷移するから、リセット線１６と駆動トランジスタTDRのドレインとが導通する。本実施形態では、リセット電位ＶSTは、低位側電源電位ＶCTよりも発光素子Ｅの閾値電圧ＶTH_OLED分だけ高い電位（以下「発光電位」という）を下回る電位に設定される。このため、書込期間ＰWRTにおけるデータ電位ｄ[j]の書き込み動作によって、駆動トランジスタTDRのドレインの電位が発光電位を上回る電位まで上昇していた場合であっても、駆動トランジスタTDRのドレインとリセット線１６とが導通することにより、駆動トランジスタTDRのドレインに残存する電荷は、リセット線１６へ放電される。すなわち、駆動トランジスタTDRのドレインとリセット線１６とが導通することにより、駆動トランジスタTDRのドレインの電位は発光電位を下回る電位に設定される。
【００５７】
一方、図９に示す第４スイッチング素子Tr4はオフ状態に遷移するから、データ線１４から駆動トランジスタTDRのゲートへのデータ電位ｄ[j]の供給が停止する。このとき、駆動トランジスタTDRのゲート・ソース間の電圧は、容量素子Ｃ2によって、前述の書込期間ＰWRTにて設定された値（＝ＶEL−ｄ[j]）に維持される。
【００５８】
（ｃ）発光期間ＰEL
図１０に示すように、発光期間ＰELが開始すると、駆動回路３０は、リセット信号ＧPRE[i]をローレベルに設定する一方、発光制御信号ＧEL[i]をハイレベルに設定する。また、走査信号ＧWRT[i]をローレベルに維持する。したがって、図９に示す第２スイッチング素子Tr2はオフ状態に遷移する一方、第１スイッチング素子Tr1はオン状態に遷移する。また、第４スイッチング素子Tr4はオフ状態を維持する。これにより、駆動電流Ｉdsの経路が形成され、駆動トランジスタTDRのゲートの電位に応じた駆動電流Ｉdsが、駆動トランジスタTDRおよび第１スイッチング素子Tr1を経由して発光素子Ｅに供給される。
【００５９】
なお、本実施形態では、書込期間ＰWRTの終了と同時にリセット信号ＧPRE[i]がハイレベル（アクティブレベル）に遷移する態様が例示されているが、これに限らず、例えば書込期間ＰWRTの終点より前にリセット信号ＧPRE[i]がハイレベルに遷移する態様であってもよい。つまり、書込期間ＰWRTとリセット期間ＰRとは完全に排他的な関係ではなく、第２スイッチング素子Tr2がオン状態になる期間と第４スイッチング素子Tr4がオン状態になる期間とが部分的にオーバーラップする態様であってもよい。
【００６０】
ところで、本実施形態とは異なり、リセット期間ＰRが設けられない構成では、発光期間ＰELが開始されると、書込期間ＰWRTの終了時点で駆動トランジスタTDRのドレインに残存している電位が発光素子Ｅに供給される。当該残存している電位が発光電位を上回る場合は、発光期間ＰELの開始直後において、当該残存している電位が発光素子Ｅに供給されることにより、駆動電流Ｉdsの供給による本来の発光とは異なる発光が瞬間的に起こってしまうという第１実施形態と同様の問題があった。
【００６１】
これに対して、本実施形態では、発光直前のリセット期間ＰRにおいて、駆動トランジスタTDRのドレインの電位をリセット電位ＶST（＜発光電位）に設定するから、発光期間ＰELの開始直後において、駆動トランジスタTDRのドレインに残存する電位が発光素子Ｅへ供給されても、発光素子Ｅが瞬間的に発光することを抑制できるという利点がある。
【００６２】
＜Ｃ：変形例＞
本発明は上述した各実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。
（１）変形例１
上述の各実施形態では、各画素回路Ｕ内に第２スイッチング素子Tr2が設けられているが、これに限らず、例えば図１１に示すように、ひとつの行（図１１では例えば第ｉ行）に属するｎ個の画素回路Ｕでひとつの第２スイッチング素子Tr2を共用することもできる。図１２に示す構成によれば、上述の各実施形態に比べて第２スイッチング素子Tr2の数を削減できるから、構成が簡素化されるという利点がある。
【００６３】
（２）変形例２
画素回路Ｕ内に設けられる各スイッチの導電型は任意である。例えば、駆動トランジスタTDRをＮチャネル型のトランジスタで構成することもできる。また、第１スイッチング素子Tr1〜第５スイッチング素子Tr5の全部または一部をＰチャネル型のトランジスタで構成することもできる。
【００６４】
（３）変形例３
以上の各形態のように、複数の画素回路Ｕが行列状に配列された構成のもとで各画素回路Ｕを行単位で時分割に駆動する場合には各画素回路Ｕ内に第４スイッチング素子Tr4が必要である。しかし、例えば複数の画素回路ＵがＸ方向に沿って１行のみに配列された構成においては、時分割での複数行の選択という動作が不要であるから、画素回路Ｕ内の第４スイッチング素子Tr4は不要となる。複数の画素回路Ｕが１行のみに配列された発光装置１００は、例えば、電子写真方式の画像形成装置（印刷装置）において感光体ドラムなどの像担持体を露光する露光装置として好適に採用される。
【００６５】
（４）変形例４
有機ＥＬ素子は発光素子の例示に過ぎない。例えば、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子などの発光素子を配列した発光装置にも以上の各態様と同様に本発明が適用される。本発明における発光素子は、電流の供給で階調（輝度）が変化する要素である。
【００６６】
＜Ｄ：応用例＞
次に、本発明に係る発光装置１００を利用した電子機器について説明する。図１２は、以上に説明した何れかの形態に係る発光装置１００を表示装置として採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての発光装置１００と本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この発光装置１００は発光素子ＥにＯＬＥＤ素子を使用しているので、視野角が広く見易い画面を表示できる。
【００６７】
図１３に、実施形態に係る電気光学装置１０を適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての発光装置１００を備える。スクロールボタン３００２を操作することによって、発光装置１００に表示される画面がスクロールされる。
【００６８】
図１４に、実施形態に係る発光装置１００を適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての発光装置１００を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１０に表示される。
【００６９】
なお、本発明に係る発光装置が適用される電子機器としては、図１２から図１４に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の発光装置は利用される。
【図面の簡単な説明】
【００７０】
【図１】第１実施形態に係る発光装置の構成を示すブロック図である。
【図２】各信号の波形を示すタイミングチャートである。
【図３】第１実施形態に係る画素回路の回路図である。
【図４】初期化期間における画素回路の様子を示す回路図である。
【図５】補償期間における画素回路の様子を示す回路図である。
【図６】書込期間における画素回路の様子を示す回路図である。
【図７】リセット期間における画素回路の様子を示す回路図である。
【図８】発光期間における画素回路の様子を示す回路図である。
【図９】本発明の第２実施形態に係る画素回路の回路図である。
【図１０】各信号の波形を示すタイミングチャートである。
【図１１】本発明の変形例に係る発光装置の概略を示す図である。
【図１２】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１３】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１４】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１５】従来の発光装置における画素回路の回路図である。
【符号の説明】
【００７１】
１０……素子部、１２……走査線、１４……データ線、１６……リセット線、３０……駆動回路、４０……電位生成回路、Ｕ……画素回路、Ｅ……発光素子、Ｃ0，Ｃ1，Ｃ2……容量素子、TDR……駆動トランジスタ、Tr1……第１スイッチング素子、Tr2……第２スイッチング素子、Tr3……第３スイッチング素子、Tr4……第４スイッチング素子、Tr5……第５スイッチング素子、ＶST……リセット電位。
【図１】
2010102068.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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