(57)【要約】【課題】半導体装置の期待値判定テストおよび不良サイクル検出に関し、高速のクロック信号を用いて連続してテストを行うことでテストに係る費用を削減する。【解決手段】テスト対象回路であるＳＲＡＭ１２と、外部からテスタクロック信号Ｔｃｌを入力する入力端子１３と、テスタクロック信号Ｔｃｌのサイクル毎にＳＲＡＭ１２の論理的なテストを行うＢＩＳＴ回路１１と、ＢＩＳＴ回路１１におけるテスト結果を表すテスト結果信号Ｔｓを外部に出力する出力端子１５と、を備える。ＢＩＳＴ回路１１は、テスト結果信号Ｔｓの生成に先立って、テスト結果信号Ｔｓの代わりにテスト結果信号Ｔｓと同一の位相を有する所定のマーカ信号Ｍｓを生成する機能を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
テスト対象回路と、
外部からテスタクロック信号を入力する入力端子と、
前記テスタクロック信号のサイクル毎に前記テスト対象回路の論理的なテストを行う自己テスト回路と、
前記自己テスト回路におけるテスト結果を表すテスト結果信号を外部に出力する出力端子と、
を備える半導体装置であって、
前記自己テスト回路は、前記テスト結果信号の生成に先立って、前記テスト結果信号の代わりに前記テスト結果信号と同一の位相を有する所定のマーカ信号を生成する機能を有することを特徴とする半導体装置。
【請求項２】
前記自己テスト回路は、
前記サイクル毎に前記テスト対象回路から読み出された所定のデータとその期待値との一致／不一致を比較する比較回路を備え、
前記比較回路における不一致を表す前記比較結果信号に対応する信号を前記マーカ信号として生成することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記テスト対象回路は、記憶回路であって、
前記自己テスト回路は、前記比較回路における不一致を表す前記比較結果信号に対応するデータを予め前記記憶回路の所定記憶位置に書き込んでおき、前記テスト結果信号の生成に先立って、前記所定記憶位置のデータを読み出して前記マーカ信号とすることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記テスト対象回路は、記憶回路であって、
前記自己テスト回路は、前記記憶回路の所定記憶位置に対応させて前記マーカ信号を生成するマーカ信号発生回路を備えることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記テスタクロック信号に同期してテスタクロック信号より高速な内部クロック信号を生成するクロック信号発生回路と、
前記テスト結果信号を前記テスタクロック信号の速度に速度変換する速度変換回路と、
を備え、
前記自己テスト回路は、前記内部クロック信号のサイクル毎に前記テスト対象回路のテストを行い、
前記出力端子は、前記速度変換回路によって速度変換されたテスト結果信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項６】
外部から入力されるテスタクロック信号に同期してテスト対象回路のテストを行う自己テスト回路を備え、前記自己テスト回路におけるテスト結果を表すテスト結果信号を外部に出力する半導体装置のテスト方法であって、
前記テスト結果信号の生成に先立って、前記テスト結果信号の代わりに前記テスト結果信号と同一の位相の所定のマーカ信号を前記自己テスト回路において生成することを特徴とする半導体装置のテスト方法。
【請求項７】
テスト対象回路と、
テスタ装置からテスタクロック信号を入力する入力端子と、
前記テスタクロック信号に同期して前記テスト対象回路の論理的なテストを行う自己テスト回路と、
前記自己テスト回路におけるテスト結果を表すテスト結果信号を前記テスタ装置に出力する出力端子と、
を備える半導体装置のテスト方法であって、
前記テスタ装置が前記テスタクロック信号を前記入力端子に供給するステップと、
前記自己テスト回路が、前記テスト結果信号の生成に先立って、前記テスト結果信号の代わりに前記テスト結果信号と同一の位相を有する所定のマーカ信号を生成するステップと、
前記テスタ装置が前記マーカ信号を前記出力端子から受信して前記テスト結果信号の位相を同定するステップと、
を含むことを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそのテスト方法に係り、特に、自己テスト回路を備える半導体装置およびそのテスト方法に係る。
【背景技術】
【０００２】
半導体装置における不良を検出するために自己テスト回路（ＢＩＳＴ回路、Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ  回路）を備え、テストの容易化を図ることが行われている。例えば、特許文献１には、テスト時間及びコストの増加を招くことなく、フェイルしたデータのアドレス及びビットを明らかにすることができ、またアクセス時間等のＡＣ特性のテストを容易に行うことが可能な自己テスト回路を内蔵する半導体装置が開示されている。この自己テスト回路は、記憶装置に書き込んだテストデータと、記憶装置から読み出した実データとを比較し、エラーが発生した時の実データと、実データに対応するアドレス信号を外部に出力するように動作する。
【０００３】
また、特許文献２には、低速なテスタを用いて、あるいは、低速なＢＩＳＴ回路を用いて、高速にＬＳＩ内のＲＡＭの診断を行うことを可能にしたＲＡＭの診断方法及びＬＳＩが記載されている。このＬＳＩは、ＲＡＭのテストのために与えられるＬＳＩの動作クロック周波数の１／ｔの動作速度のｔビットの並列データをＬＳＩの動作クロック周波数のＲＡＭへの書き込みデータに変換するパラレル−シリアル変換回路と、ＬＳＩの動作クロック周波数でＲＡＭから読み出されたｔビットのデータをＬＳＩの動作クロック周波数の１／ｔの動作速度のｔビットの並列データに変換するシリアル−パラレル変換回路とを備えて構成される。
【０００４】
【特許文献１】特開平１１−３９２２６号公報
【特許文献２】特開２００１−１１０２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
近年、ＬＳＩの大規模化と高速化の進展は目覚しい。これに伴い、ＬＳＩのテストに係る費用が増大している。テストに係る費用を削減するための一つの方法は、テスト時間を短くすることである。すなわち、高速のクロック信号を用いて連続してＬＳＩの不良検出を行うことができれば、テスト時間が短くなりテストに係る費用を削減することができる。
【０００７】
しかしながら、特許文献１の半導体装置では、エラーが発生した時の実データと、実データに対応するアドレス信号を外部に出力する場合、エラー検出動作を中断し、スキャン回路から外部に出力する必要がある。したがって、クロック信号のサイクル単位で連続してエラー検出を行うことができず、テスト時間をある程度以上に短くすることはできない。
【０００８】
一方、特許文献２のＬＳＩでは、パラレル−シリアル変換回路およびシリアル−パラレル変換回路を備え、低速で不良検出信号を読み出す。したがって、テスト用のクロック信号を用いて連続して不良検出を行うことができる。しかしながら、クロック信号をより高速化していった場合、パラレル変換回路から読み出す不良検出信号のタイミング位置を同定することが徐々に困難となる。すなわち、外部のテスタからクロックピンを介してＬＳＩ内部にクロック信号を供給し、このクロック信号に同期した形で不良検出信号が読み出し可能となるものの、不良検出信号が読み出されるまでの遅延時間は、ＬＳＩの構造やテスタからＬＳＩまでの配線長に依存し、一定ではない。したがって、クロック信号をより高速化していった場合、不良検出信号のタイミング位置を正確に捉えることが難しくなりテストを行うことが徐々に困難となる。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクト（側面）に係る半導体装置は、テスト対象回路と、外部からテスタクロック信号を入力する入力端子と、テスタクロック信号のサイクル毎にテスト対象回路の論理的なテストを行う自己テスト回路と、自己テスト回路におけるテスト結果を表すテスト結果信号を外部に出力する出力端子と、を備える半導体装置であって、自己テスト回路は、テスト結果信号の生成に先立って、テスト結果信号の代わりにテスト結果信号と同一の位相を有する所定のマーカパルス信号を生成する機能を有する。
【００１０】
本発明の他のアスペクト（側面）に係る半導体装置のテスト方法は、外部から入力されるテスタクロック信号に同期してテスト対象回路のテストを行う自己テスト回路を備え、自己テスト回路におけるテスト結果を表すテスト結果信号を外部に出力する半導体装置のテスト方法であって、テスト結果信号の生成に先立って、テスト結果信号の代わりテスト結果信号と同一の位相の所定のマーカ信号を自己テスト回路において生成する。
【００１１】
本発明のさらに他のアスペクト（側面）に係る半導体装置のテスト方法は、テスト対象回路と、テスタ装置からテスタクロック信号を入力する入力端子と、テスタクロック信号に同期してテスト対象回路の論理的なテストを行う自己テスト回路と、自己テスト回路におけるテスト結果を表すテスト結果信号をテスタ装置に出力する出力端子と、を備える半導体装置のテスト方法であって、テスタ装置がテスタクロック信号を入力端子に供給するステップと、自己テスト回路が、テスト結果信号の生成に先立って、テスト結果信号の代わりにテスト結果信号と同一の位相を有する所定のマーカ信号を生成するステップと、テスタ装置がマーカ信号を出力端子から受信してテスト結果信号の位相を同定するステップと、を含む。
【発明の効果】
【００１２】
本発明によれば、テスト結果信号の生成に先立って、所定のマーカパルス信号を生成するので、テスト結果信号の取り込みタイミングを精度良く同定することができる。したがって、より高速のクロック信号を用いて連続して期待値判定テストと不良サイクル検出を行うことが可能となり、テストに係る費用を削減することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係る半導体装置は、テスト対象回路（例えば図１のＳＲＡＭ１２）と、外部からテスタクロック信号（図１のＴｃｌ）を入力する入力端子（図１の１３）と、テスタクロック信号のサイクル毎にテスト対象回路の論理的なテストを行う自己テスト回路（図１の１１）と、自己テスト回路におけるテスト結果を表すテスト結果信号（図１のＴｓ）を外部に出力する出力端子（図１の１５）と、を備える。自己テスト回路は、テスト結果信号の生成に先立って、テスト結果信号の代わりにテスト結果信号と同一の位相を有する所定のマーカ信号（図１のＭｓ）を生成する機能を有する。
【００１４】
本発明の半導体装置において、自己テスト回路は、サイクル毎にテスト対象回路から読み出された所定のデータとその期待値との一致／不一致を比較する比較回路（図１の比較器２４）を備え、比較回路における不一致を表す比較結果信号に対応する信号をマーカ信号として生成するようにしてもよい。
【００１５】
本発明の半導体装置において、テスト対象回路は、記憶回路であって、自己テスト回路は、比較回路における不一致を表す比較結果信号に対応するデータを予め記憶回路の所定記憶位置に書き込んでおき、テスト結果信号の生成に先立って、所定記憶位置のデータを読み出してマーカ信号とするようにしてもよい。
【００１６】
本発明の半導体装置において、テスト対象回路は、記憶回路であって、自己テスト回路は、記憶回路の所定記憶位置に対応させてマーカ信号を生成するマーカ信号発生回路（図１のチェック信号発生器２２）を備えるようにしてもよい。
【００１７】
本発明の半導体装置において、テスタクロック信号に同期してテスタクロック信号より高速な内部クロック信号を生成するクロック信号発生回路（図５のＰＬＬ１６）と、テスト結果信号をテスタクロック信号の速度に速度変換する速度変換回路（図５のシリアルパラレル変換器１８）と、を備え、自己テスト回路は、内部クロック信号のサイクル毎にテスト対象回路のテストを行い、出力端子（図５の１５ａ、１５ｂ、１５ｃ）は、速度変換回路によって速度変換されたテスト結果信号を出力するようにしてもよい。
【００１８】
以上のような半導体装置によれば、テスト結果信号の生成に先立って、テスト結果信号の代わりにテスト結果信号と同一の位相を有する所定のマーカ信号を生成する。したがって、半導体装置に接続するテスタ装置は、マーカ信号を読み取ることで、テスト結果信号の取り込みタイミングを精度良く同定することができる。このため、より高速のテスト用クロック信号を用いて連続して期待値判定および不良サイクル検出を行うことが可能である。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置１０は、ＢＩＳＴ回路１１、ＳＲＡＭ１２、入力端子１３、１４、出力端子１５を備える。ＢＩＳＴ回路１１は、制御レジスタ２１、チェック信号発生器２２、パターン生成回路２３、比較器２４、セレクタ２５を備える。
【００２１】
半導体装置１０は、外部のテスタ装置５０からテスタクロック信号Ｔｃｌを入力端子１３を介して入力し、ＢＩＳＴクロック信号ＢｃｌとしてＢＩＳＴ回路１１およびＳＲＡＭ１２に供給する。ＢＩＳＴ回路１１は、ＢＩＳＴクロック信号Ｂｃｌに同期してＳＲＡＭ１２のテストを行う。ＳＲＡＭ１２は、ＢＩＳＴクロック信号Ｂｃｌに同期してテストに係るデータのリード・ライト動作を行う。
【００２２】
また、半導体装置１０は、外部のテスタ装置５０からＢＩＳＴ制御信号Ｂｃｔを入力端子１４を介して入力し、制御レジスタ２１に供給する。
【００２３】
制御レジスタ２１は、ＢＩＳＴ制御信号Ｂｃｔの内容にしたがって、テストの実行に先立ち、テスト結果信号Ｔｓの代わりにテスト結果信号Ｔｓと同一の位相を有する所定のマーカ信号Ｍｓを生成するようにチェック信号発生器２２に指示する。また、制御レジスタ２１は、マーカ信号Ｍｓを選択して出力信号Ｏｕｔとして出力端子１５を介して外部のテスタ装置５０に出力するようにセレクタ２５を制御する。テスタ装置５０は、出力信号Ｏｕｔとして出力されるマーカ信号Ｍｓを読み込むことで、テストの実行時におけるテスト結果信号Ｔｓの読み込みタイミングを決定する。
【００２４】
また、制御レジスタ２１は、ＢＩＳＴ制御信号Ｂｃｔの内容にしたがって、テストの実行時においてパターン生成回路２３にスタート信号Ｓｔを供給する。パターン生成回路２３は、一連の書き込み用のアドレス信号Ａｄを生成してＳＲＡＭ１２に与えると共に書き込みデータＤｗをＳＲＡＭ１２に与える。次に、パターン生成回路２３は、一連の読み出し用のアドレス信号Ａｄを生成してＳＲＡＭ１２に与えると共にアドレス信号Ａｄに対応して書き込んだデータＤｗを比較器２４に与える。一方、ＳＲＡＭ１２は、アドレス信号Ａｄに対応して書き込んだデータＤｗを読み出してデータＤｒとして比較器２４に出力する。
【００２５】
比較器２４は、一連のデータＤｗとデータＤｒとを比較し、一致するか否かを表すテスト結果信号Ｔｓをセレクタ２５に出力する。制御レジスタ２１は、テストの実行時において、テスト結果信号Ｔｓを選択して出力信号Ｏｕｔとして出力するようにセレクタ２５を制御する。テスタ装置５０は、出力信号Ｏｕｔとして出力されるテスト結果信号Ｔｓを読み込んでＳＲＡＭ１２中に不良が存在するか否かを判断する。
【００２６】
次に、チェック信号発生器２２の詳細について説明する。図２は、チェック信号発生器２２の構成を示すブロック図である。チェック信号発生器２２は、マーカレジスタ３１、パルス発生器３２、カウンタ３３、ラッチ回路３４、遅延バッファ３５を備える。
【００２７】
マーカレジスタ３１は、テストの実行に先立ち、制御レジスタ２１からマーク位置データＭｉを入力して保持する。マーク位置データＭｉは、マーカ信号Ｍｓにおいてマーカパルスを発生したいカウント値に相当する。カウンタ３３は、スタートしてからＢＩＳＴクロック信号Ｂｃｌのクロック数をカウントする。パルス発生器３２は、制御レジスタ２１の内容とカウンタ３３のカウント値とを比較し、一致する場合にパルスをラッチ回路３４に出力する。ラッチ回路３４は、このパルスをＢＩＳＴクロック信号Ｂｃｌによってラッチし、ラッチ結果を遅延バッファ３５を介してマーカ信号Ｍｓとしてセレクタ２５に出力する。ここで、遅延バッファ３５は、ＳＲＡＭ１２からのデータの読み出しおよび比較器２４における処理遅延に相当する遅延を与えるためのものである。
【００２８】
次に、チェック信号発生器２２がマーカ信号Ｍｓを発生する場合の動作について説明する。図３は、半導体装置１０がマーカ信号Ｍｓを発生する時のタイミングチャートである。図３において、スタート信号（テスタ内）が立ち上がったサイクルからＢＩＳＴが開始される。なお、スタート信号は、ＢＩＳＴ制御信号Ｂｃｔに含まれ、制御レジスタ２１に供給され、さらに、制御レジスタ２１にＢＩＳＴクロック信号を供給することによりＢＩＳＴ回路１１内でタイミング同期が行われる。
【００２９】
テスタクロック信号Ｔｃｌは、ＢＩＳＴクロック信号Ｂｃｌとして遅延ｔ１が加わる。遅延ｔ１は、主としてテスタ装置５０から半導体装置１０への配線遅延に起因して生じる。なお、ＢＩＳＴ回路１１内においてＢＩＳＴクロック信号Ｂｃｌが実質的に供給されるのは、スタート信号が指示された（アクティブとなった）後である。
【００３０】
チェック信号発生器２２は、ＢＩＳＴクロック信号Ｂｃｌが実質的に供給されて、遅延ｔ２の後、マーカ信号Ｍｓにマーカパルスを出力する。ここでは、クロックのフェーズＡに対応させてマーカパルスを生成するものとする。マーカパルスは、テスタ装置５０に出力信号Ｏｕｔとして出力されるまでに遅延ｔ３が付加される。
【００３１】
テスタ装置５０は、マーカパルスがアクティブ（Ｈレベル）になるタイミングをサーチ（ｓ１〜ｓ３）し、マーカパルスを安定的に検出することのできるタイミングｓ３を出力信号Ｏｕｔの取り込みタイミングとして定める。
【００３２】
次に、比較器２４がテスト結果信号Ｔｓを発生する場合の動作について説明する。図４は、半導体装置１０がテスト結果信号Ｔｓを発生する時のタイミングチャートである。テスタクロック信号ＴｃｌがＢＩＳＴクロック信号Ｂｃｌとして遅延ｔ１が加わるところまでは、図３で説明したマーカ信号Ｍｓを発生する時のタイミングチャートと同じである。
【００３３】
比較器２４は、ＢＩＳＴクロック信号Ｂｃｌが実質的に供給されて、遅延ｔ２の後、テスト結果信号Ｔｓを出力する。テスト結果信号Ｔｓは、テスタ装置５０に出力信号Ｏｕｔとして出力されるまでに遅延ｔ３が付加される。
【００３４】
テスタ装置５０は、先にマーカ信号Ｍｓの発生時に定めたタイミングｓ３において出力信号Ｏｕｔを取り込んでＳＲＡＭ１２中に不良が存在するか否かを判断する。
【００３５】
以上のように、ＢＩＳＴ回路１１は、テスト結果信号Ｔｓの生成に先立って、テスト結果信号Ｔｓの代わりにテスト結果信号Ｔｓと同一の位相を有する所定のマーカ信号Ｍｓを生成する。したがって、半導体装置１０を接続したテスタ装置５０は、マーカ信号Ｍｓを読み取ることで、テスト結果信号Ｔｓの取り込みタイミングを精度良く同定することができる。このため、テスタクロック信号Ｔｃｌをより高速化した場合であっても、安定的にＳＲＡＭ１２のチェックを行うことができ、テストに費やす時間をより短縮することが可能である。
【実施例２】
【００３６】
図５は、本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。図５において、図１と同一の符号は同一物を表し、その説明を省略する。半導体装置１０ａは、図１の半導体装置１０に対し、ＰＬＬ１６、カウンタ１７、シリアルパラレル変換器１８をさらに備える。
【００３７】
ＰＬＬ１６は、テスタクロック信号Ｔｃｌを逓倍（ここでは３倍）し、ＢＩＳＴクロック信号ＢｃｌとしてＢＩＳＴ回路１１、ＳＲＡＭ１２、カウンタ１７、シリアルパラレル変換器１８に供給する。
【００３８】
カウンタ１７は、ＢＩＳＴクロック信号Ｂｃｌを分周し（ここでは１／３）、取り出し信号Ｐｃｌとしてシリアルパラレル変換器１８に供給する。
【００３９】
シリアルパラレル変換器１８は、フリップフロップ回路ＦＦ１〜ＦＦ５を備える。フリップフロップ回路ＦＦ１、ＦＦ２は、セレクタ２５が出力するマーカ信号Ｍｓあるいはテスト結果信号ＴｓをＢＩＳＴクロック信号Ｂｃｌによってシフトする。フリップフロップ回路ＦＦ３、ＦＦ４、ＦＦ５は、セレクタ２５、フリップフロップ回路ＦＦ１、ＦＦ２のそれぞれの出力信号を取り出し信号Ｐｃｌによってラッチし、ラッチした信号を出力端子１５ａ、１５ｂ、１５ｃからそれぞれ出力信号Ｏｕｔａ、Ｏｕｔｂ、Ｏｕｔｃとしてテスタ装置５０に出力する。このようなシリアルパラレル変換器１８は、速度変換回路として機能し、マーカ信号Ｍｓあるいはテスト結果信号Ｔｓをパラレル信号としてテスタ装置５０に出力する。
【００４０】
次に、チェック信号発生器２２がマーカ信号Ｍｓを発生する場合の動作について説明する。図６は、半導体装置１０ａがマーカ信号Ｍｓを発生する時のタイミングチャートである。図６において、ＢＩＳＴクロック信号Ｂｃｌに同期してマーカ信号Ｍｓが出力されるまでは、図３と同様である。すなわち、ＢＩＳＴクロック信号ＢｃｌのフェーズＡに対応したマーカパルスが、Ａ１の位置においてマーカ信号Ｍｓとしてセレクタ２５から出力される。また、マーカパルスがＢＩＳＴクロック信号ＢｃｌのフェーズＣに対応しているならば、Ｃ１の位置においてマーカ信号Ｍｓとしてセレクタ２５から出力される。このマーカパルスは、フリップフロップ回路ＦＦ１、ＦＦ２においてそれぞれシフトされる。さらに、セレクタ２５、フリップフロップ回路ＦＦ１、ＦＦ２のそれぞれの出力信号は、フリップフロップ回路ＦＦ３、ＦＦ４、ＦＦ５において取り出し信号Ｐｃｌによってラッチされ、それぞれ出力信号Ｏｕｔａ、Ｏｕｔｂ、Ｏｕｔｃとして出力される。
【００４１】
以上のように、半導体装置１０ａは、シリアルパラレル変換器１８を備えることで、テスト結果を低速でテスタ装置５０に出力することができる。このような場合であっても、半導体装置１０ａを接続したテスタ装置５０は、マーカ信号Ｍｓを出力信号Ｏｕｔａ、Ｏｕｔｂ、Ｏｕｔｃのいずれかとして読み取ることで、テスト結果信号Ｔｓの取り込みタイミングを精度良く同定することができる。
【実施例３】
【００４２】
図７は、本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。図７において、図１と同一の符号は同一物を表し、その説明を省略する。半導体装置１０ｂは、図１の半導体装置１０に対してチェック信号発生器２２、セレクタ２５を省く点が異なる。
【００４３】
パターン生成回路２３ｂは、マーカパルスを発生させたいＳＲＡＭ１２のアドレスに対して、不良を検出するためのデータを書き込む。比較器２４は、この不良となるデータを検出することでマーカパルスをテスト結果信号Ｔｓ中に出力する。すなわち、制御レジスタ２１ｂは、テスト結果信号の生成に先立って、テスト結果信号と同一の位相を有する所定のマーカパルスをパターン生成回路２３ｂに発生させる。テスタ装置５０は、出力信号Ｏｕｔを読み込んで、このマーカパルスの位置を同定することで実施例１と同様にテスト結果信号Ｔｓの取り込みタイミングを精度良く求めることができる。
【００４４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。
【図２】チェック信号発生器の構成を示すブロック図である。
【図３】本発明の第１の実施例に係る半導体装置がマーカ信号を発生する時のタイミングチャートである。
【図４】本発明の第１の実施例に係る半導体装置がテスト結果信号を発生する時のタイミングチャートである。
【図５】本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。
【図６】本発明の第２の実施例に係る半導体装置がマーカ信号を発生する時のタイミングチャートである。
【図７】本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。
【符号の説明】
【００４６】
１０、１０ａ、１０ｂ  半導体装置
１１、１１ｂ  ＢＩＳＴ回路
１２  ＳＲＡＭ
１３、１４  入力端子
１５、１５ａ、１５ｂ、１５ｃ  出力端子
１６  ＰＬＬ
１７  カウンタ
１８  シリアルパラレル変換器
２１、２１ｂ  制御レジスタ
２２  チェック信号発生器
２３、２３ｂ  パターン生成回路
２４  比較器
２５  セレクタ
３１  マーカレジスタ
３２  パルス発生器
３３  カウンタ
３４  ラッチ回路
３５  遅延バッファ
５０  テスタ装置
Ａｄ  アドレス信号
Ｂｃｌ  ＢＩＳＴクロック信号
Ｂｃｔ  ＢＩＳＴ制御信号
Ｄｒ、Ｄｗ  データ
ＦＦ１〜ＦＦ５  フリップフロップ回路
Ｍｉ  マーク位置データ
Ｍｓ  マーカ信号
Ｏｕｔ、Ｏｕｔａ、Ｏｕｔｂ、Ｏｕｔｃ  出力信号
Ｓｔ  スタート信号
Ｔｃｌ  テスタクロック信号
Ｔｓ  テスト結果信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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