(57)【要約】      （修正有）【課題】強誘電体メモリセルのインプリントを軽減する技術を提供する。【解決手段】従来構成の複数のビットラインと他の複数のビットラインとの間に連結された複数の絶縁デバイスを駆動する絶縁デバイスドライバとを備え、複数のビットラインを、複数のセンス増幅器にそれぞれ連結する段階と、一行の強誘電体メモリセルに関して、一のワードラインを起動して、一のプレートラインにパルスを与える段階と、複数のビットラインを複数のセンス増幅器それぞれから切り離す段階と、一のプレートラインをロウに、および複数のビットラインをハイに駆動する段階と、一のプレートラインをハイに、および複数のビットラインをロウに駆動する段階と、一のプレートラインをロウに駆動し、複数のビットラインをフロートさせる段階と、複数のビットラインをセンス増幅器で駆動する段階と、一のワードラインを停止して、複数のビットラインに予め充電する段階とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のワードライン、複数のプレートライン、および複数のビットラインを含む強誘電体メモリセルアレイにおけるインプリントを軽減する方法であって、
前記複数のビットラインを、複数のセンス増幅器にそれぞれ連結する段階と、
一行の強誘電体メモリセルに関して、一のワードラインを起動して、一のプレートラインにパルスを与える段階と、
前記複数のビットラインを前記複数のセンス増幅器それぞれから切り離す段階と、
前記一のプレートラインをロウに、および前記複数のビットラインをハイに駆動する段階と、
前記一のプレートラインをハイに、および前記複数のビットラインをロウに駆動する段階と、
前記一のプレートラインをロウに駆動して、前記複数のビットラインをフロートさせる段階と、
前記ビットラインを前記センス増幅器に接続する段階と、
前記複数のビットラインを前記センス増幅器で駆動する段階と、
各ダイポールが少なくとも一度切り替わるよう、前記一のワードラインを停止して前記複数のビットラインに予め充電する段階とを備える方法。
【請求項２】
絶縁デバイスを用いて前記複数のビットラインを前記複数のセンス増幅器に連結する段階をさらに備える請求項１に記載の方法。
【請求項３】
前記強誘電体メモリアレイの複数の連続する行におけるインプリントを軽減する段階をさらに備える請求項１に記載の方法。
【請求項４】
各メモリアクセス後にインプリントを軽減する段階をさらに備える請求項１に記載の方法。
【請求項５】
再生コマンドまたはピンを利用してインプリント軽減を開始する段階をさらに備える請求項１に記載の方法。
【請求項６】
前記一行における各メモリセルの基準は、切り替わったビットラインの電圧より低く、切り替わらなかったビットラインの電圧より高い電圧に設定される請求項１に記載の方法。
【請求項７】
複数のワードライン、複数のプレートライン、および複数のビットラインを含む強誘電体メモリセルアレイにおけるインプリントを軽減する方法であって、
前記アレイ内の一行のメモリセルのデータ状態を定期的に切り替える段階と、
前記アレイ内の前記一行のメモリセルの元のデータ状態を復元する段階とを備える方法。
【請求項８】
前記強誘電体メモリアレイの複数の連続する行におけるインプリントを軽減する段階をさらに備える請求項７に記載の方法。
【請求項９】
各メモリアクセス後にインプリントを軽減する段階をさらに備える請求項７に記載の方法。
【請求項１０】
再生コマンドまたはピンを利用してインプリント軽減を開始する段階をさらに備える請求項１に記載の方法。
【請求項１１】
前記一行における各メモリセルの基準は、切り替わったビットラインの電圧より低く、切り替わらなかったビットラインの電圧より高い電圧に設定される請求項１に記載の方法。
【請求項１２】
インプリント軽減可能な強誘電体メモリセルアレイであって、
複数のワードライン、複数のプレートライン、および複数のビットラインにそれぞれ連結される複数の強誘電体メモリセルと、
前記複数のワードラインを駆動するワードラインドライバと、
前記複数のプレートラインを駆動するプレートラインドライバと、
前記複数のビットラインを駆動するビットラインドライバと、
複数のビットラインに連結された複数の絶縁デバイスを駆動する絶縁デバイスドライバとを備える強誘電体メモリセルアレイ。
【請求項１３】
前記強誘電体コンデンサは第１の分極状態に遷移する請求項１２に記載の強誘電体メモリセルアレイ。
【請求項１４】
前記強誘電体コンデンサは、前記第１の分極状態とは逆の第２の分極状態に遷移する請求項１３に記載の強誘電体メモリセルアレイ。
【請求項１５】
前記メモリセルは第２のスイッチ状態を含む請求項１４に記載の強誘電体メモリセルアレイ。
【請求項１６】
前記メモリセルは元の復元されたメモリ状態を含む請求項１５に記載の強誘電体メモリセルアレイ。
【請求項１７】
前記ビットラインドライバは、高出力インピーダンスビットラインドライバを有する請求項１３に記載の強誘電体メモリセルアレイ。
【請求項１８】
複数のワードライン、複数のプレートライン、および複数のビットラインを含む強誘電体メモリセルアレイにおけるインプリントを軽減する方法であって、
前記アレイ内の一群のメモリセルを、元のデータ状態から第１の分極状態に切り替える段階と、
前記元の分極状態を複数のセンス増幅器それぞれに保存する段階と、
前記アレイ内の前記一群のメモリセルを、前記第１の分極状態から、前記第１の分極状態とは逆の第２の分極状態に切り替える段階と、
前記アレイ内の前記一群のメモリセルを、第２の分極状態から、復元された元のデータ状態に切り替える段階とを備える方法。
【請求項１９】
前記元のデータ状態および前記復元された元のデータ状態は、同じデータ状態を含む請求項１８に記載の方法。
【請求項２０】
前記第１のデータ状態は、前記第１の分極状態のみを含む請求項１８に記載の方法。
【請求項２１】
前記第２のデータ状態は、前記第２の分極状態のみを含む請求項１８に記載の方法。
【請求項２２】
前記強誘電体メモリセルが前記プロセスにかけられた記録を残すことは、不揮発性カウンタの利用により行われる請求項１８に記載の方法。
【請求項２３】
強誘電体メモリアレイであって、
各々がビットラインノードと、プレートラインノードと、ワードラインノードとを有する複数の１Ｔ／１Ｃ強誘電体メモリセルと、
前記複数のメモリセルの前記ビットラインノードに対して、複数の絶縁デバイスを介して連結された複数のセンス増幅器と、
前記複数のメモリセルの前記ビットラインノード間に連結された複数のビットライン絶縁デバイスとを備える強誘電体メモリアレイ。
【請求項２４】
前記複数のメモリセルの前記プレートラインノードは互いに連結されている請求項２３に記載の強誘電体メモリアレイ。
【請求項２５】
前記複数のメモリセルの前記ワードラインノードは互いに連結されている請求項２３に記載の強誘電体メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに係り、より詳しくは、強誘電体メモリアレイの強誘電体メモリセルコンデンサにおけるスイッチ電荷（switched charge）の再生（rejuvenation）による性能向上に係る。
【背景技術】
【０００２】
強誘電体メモリ等の書き込み可能な不揮発性メモリにおける記憶エラーには二種類ある。一タイプのエラーは、電源を落とした際にメモリに書き込まれたデータが消えてしまうことである（同じ状態）。もう一つのタイプのエラーは、メモリセルが優先配向状態になって、意図したデータの記憶ができないことである。
【０００３】
強誘電体メモリセルは、「インプリント」と通常称される優先配向状態になる場合がある。インプリントの結果、メモリセルの動作電圧におけるスイッチ電荷が低減する。セルに激しいインプリント状態が起きると、十分な電荷が得られず分極を変化させてしまい、これは逆方向状態（opposite state）にデータを書き込もうとしても失敗することを意味する。図１を参照すると、逆方向状態のスイッチ電荷１０２に対する、焼成時間の影響が示されている。該して、逆方向状態のスイッチ電荷１０２は、焼成時間が１０倍増える毎に線形に減少している。図２から、インプリント状態の強誘電体コンデンサの分極を多数回切り替えることで、逆方向状態スイッチ電荷２０２を回復させることができることが分かる。図２は、スイッチ電荷２０２の回復（再生）が、切り替わった分極サイクル数の関数であることを示している。
【０００４】
従って、利用可能なスイッチ電荷の最大化によりインプリントを軽減させるよう性能が向上した強誘電体メモリアーキテクチャおよび関連する動作方法が所望される。
【発明の概要】
【０００５】
本発明の一実施形態によると、インプリント軽減を行う機能を有する強誘電体メモリセルアレイは、複数のワードライン、複数のプレートライン、および複数のビットラインにそれぞれ連結される複数の強誘電体メモリセルと、複数のワードラインを駆動するワードラインドライバと、複数のプレートラインを駆動するプレートラインドライバと、複数のビットラインを駆動するビットラインドライバと、該複数のビットラインと他の複数のビットラインとの間に連結された複数の絶縁デバイスを駆動する絶縁デバイスドライバとを備える。インプリントを軽減する方法は、複数のビットラインを、複数のセンス増幅器にそれぞれ連結する段階と、一のワードラインを起動して、一行の強誘電体メモリセルに関連付けられた一のプレートラインにパルスを与える段階と、絶縁デバイスを停止することで複数のビットラインを複数のセンス増幅器それぞれから切り離す段階と、一のプレートラインをロウに、および複数のビットラインをハイに駆動する段階と、一のプレートラインをハイに、および複数のビットラインをロウに駆動する段階と、一のプレートラインをロウに駆動し、複数のビットラインをフロートさせる段階と、複数のビットラインをセンス増幅器で駆動する段階と、一のワードラインを停止して、複数のビットラインに予め充電する段階とを備える。方法は、各メモリアクセス後に行われても、再生（rejuvenate）コマンドにより随時行われてもよい。不揮発性カウンタを再生コマンドとともに利用することで、再生が必要な次の行を記録しておくことができる。
【図面の簡単な説明】
【０００６】
上述の特徴および他の特徴、並びに本発明の目的およびその達成方法は、添付図面とともに好適な実施形態に関する以下の記載を参照することにより明らかになり、本発明自身もよりよく理解されるであろう。
【図１】先行技術による逆方向状態スイッチ電荷と焼成時間との関係を示したプロットである。
【図２】先行技術による回復した逆方向状態スイッチ電荷と切り替わった分極サイクルとの関係を示したプロットである。
【図３】先行技術による強誘電体メモリの一部の概略図である。
【図４】本発明による強誘電体メモリの一部の概略図である。
【図５】本発明による図４の強誘電体メモリに関するタイミング図である。
【図６】本発明による強誘電体メモリのブロック図および関連するフローチャートである。
【図７】本発明による強誘電体メモリの、より詳細なブロック図である。
【図８】本発明による図７の強誘電体メモリに関するコマンドテーブルである。
【図９】本発明による図７の強誘電体メモリに関するステータスレジスタである。
【図１０】本発明による図７の強誘電体メモリの動作に関するフローチャートである。
【発明を実施するための形態】
【０００７】
図３は典型的な強誘電体メモリアレイ３００の一部を示す。１行の１Ｔ／１Ｃメモリセル内に３ビットしか示されていないが、当業者であれば実際の強誘電体メモリアレイはこれよりずっと大きく、メモリセルの多数の行列を含むことを理解する。メモリアレイ３００は、ビットライン３０２Ａ、３０２Ｂ、および３０２Ｃ、共有プレートライン３０４、および共有ワードライン３０６を含む。センス増幅器３０８Ａ、３０８Ｂ、および３０８Ｃがそれぞれビットライン３０２Ａ、３０２Ｂ、および３０２Ｃに連結されている。先行技術で公知なように、各センス増幅器は基準電圧を受け取る。第１のメモリセルは、ビットライン３０２Ａおよびプレートライン３０４の間に連結された、アクセストランジスタ３１０Ａと強誘電体コンデンサ３１２Ａとを含む。第２のメモリセルは、ビットライン３０２Ｂおよびプレートライン３０４の間に連結された、アクセストランジスタ３１０Ｂと強誘電体コンデンサ３１２Ｂとを含む。第３のメモリセルは、ビットライン３０２Ｃおよびプレートライン３０４の間に連結された、アクセストランジスタ３１０Ｃと強誘電体コンデンサ３１２Ｃとを含む。これらメモリセル内のアクセストランジスタのゲートは、ワードライン３０６に連結されている。図では１Ｔ／１Ｃ強誘電体メモリセルアレイの一部が示されているが、２Ｔ／２Ｃメモリセルアレイを利用することもできる。これは、「Ｂｉｔ」がセンス増幅器の片側にあり、「Ｂｉｔ  Ｎｏｔ」が他方の側にあるからである（１Ｔ／１Ｃセルの「基準」）。Ｂｉｔにおける分極は、Ｂｉｔ  Ｎｏｔとは逆方向であるので、ビットライン両方に同じ方法を適用した場合、同じ効果が生じる。
【０００８】
動作においては、通常の実施同様に、ワードライン３０６を起動させ、プレートライン３０４にパルスを与える。これにより、各強誘電体コンデンサ３１２Ａ、３１２Ｂ、および３１２Ｃに対して電界がかかる。かかった電界とは分極方向が逆のコンデンサは、切り替わり、逆に、かかった電界と分極方向が同じコンデンサは切り替わらない。強誘電体コンデンサの固有の特性として、切り替わったキャパシタンスが切り替わらないキャパシタンスよりもずっと大きい。従って、ビットラインに対する電圧は、分極が変化する際に（切り替わる際）、変化しない場合（切り替わらない際）よりも高くなる。通常設定される基準電圧は、切り替わる際にはビットライン電圧より小さい電圧値であり、切り替わらない際にはビットライン電圧より大きな電圧値である。センス増幅器３０８は、それぞれのビットライン３０２を、それぞれ接地または電力供給レールにまで駆動する。ビットライン電圧が安定すると、データ行全体がセンス増幅器それぞれの出力で利用可能となる。センス増幅器のデータは、メモリセルアレイ内において存在していたそのデータの状態を反映している。強誘電体コンデンサの分極方向は、プレートライン３０４がロウに戻る（ここで、データが復元される）までは一定である。メモリ読み出しサイクルの最終ステップでは、ビットライン３０２をゼロボルトに予め充電しておく。
【０００９】
図４は、既に示した図３のものと略同じメモリアレイ４００の一部を示しているが、絶縁デバイスドライバ４１６およびビットライン４０２の間に連結された絶縁デバイス４１４Ａ、４１４Ｂ、および４１４Ｃが追加されている。さらに、ビットライン絶縁デバイス４２４Ａおよび４２４Ｂも含まれている。絶縁デバイスは、１行のメモリの全てのセルの分極を変更および復元できる。図４のアレイは、前述のデータの書き込みによる分極を示している。図４はさらに、ワードラインドライバ４１８、プレートラインドライバ４２０、およびビットラインドライバ４２２を示している。先行技術で利用されない絶縁デバイスドライバ４１６について特に記載する。図５により、分極の切り替えを行うべくプレートライン電圧と逆方向の電圧をかける必要がある。ここで、既にビットラインをロウに駆動する（予め充電されている）ビットラインドライバが存在する。ビットラインドライバをハイに駆動することができるよう修正する必要がある。ビットライン４０２、プレートライン４０４、およびワードライン４０６は、図３に示すものと略同様である。センス増幅器４０８、アクセストランジスタ４１０、および強誘電体コンデンサ４１２も、図３に示すものと略同様である。
【００１０】
図５は、各ビットの分極を少なくとも１サイクル逆転させて、元の状態に戻すプロセスの相対的なタイミングを示すタイミング図である。図５に示すイベントシーケンスを以下に記す。
１．絶縁デバイスを起動する。これにより、ビットラインがセンス増幅器に接続される。
２．ワードラインを起動して、プレートラインにパルスを与える。これにより、ビット１の強誘電体コンデンサが切り替わる。センス増幅器は、ビットラインそれぞれをレール電圧接地またはＶｄｄに駆動する。ビットラインの電圧は、切り替わったビットについては基準よりも高く、切り替わらなかったビットについては基準より低い。
３．絶縁デバイスを停止して、ビットラインをセンス増幅器から切り離す。（図４が提案するビットラインドライバは、３状態ビットラインドライバであり、ハイ、ロウ、またはＨｉ−Ｚへの駆動が可能である。先行技術のビットラインドライバは、通常、ロウまたはＨｉ−Ｚへの駆動しかできない。）強誘電体メモリセルのデータは、それぞれ対応するセンス増幅器にラッチされる。
４．プレートラインをロウに、ビットラインをハイに駆動する。これにより、全ての強誘電体メモリセルの分極が反転する。ワードラインドライバ、プレートラインドライバ、およびビットラインドライバは、一行のメモリにおいて共通である（通常は６４ビット）。
５．プレートラインをハイに、ビットラインをロウに駆動する。これにより、全ての強誘電体メモリセルの分極が他の方向に反転する。
６．プレートラインをロウに駆動して、ビットラインドライバをフロートさせる。絶縁デバイスの起動時にビットラインドライバはＨｉ−Ｚであり、ビットラインはＶｄｄまたはＧｎｄである（センス増幅器の駆動により）。
７．絶縁デバイスを起動する。センス増幅器は、ビットラインをレールに駆動して、データを復元する。
８．ワードラインを停止して、ビットラインを予め充電する。
【００１１】
本発明の方法は幾らかの方法で実装可能である。最も容易なのは、アクセス後に再生サイクルを実行することである。これにより必然的にサイクル時間が増加するので、性能が影響される。
【００１２】
この代わりに、再生コマンド（直列メモリについて）またはピンコマンド（並列メモリについて）による方法も可能である。この方法を利用すると、ユーザは定期的に信号を生成することができる、または随時生成することができるようになる。メモリの帯域幅ほどには再生レートが頻繁ではないので、全メモリ帯域幅への影響全体は些細なものである。例えば、インプリント軽減には１００Ｋサイクル／年が必要であり、１デバイスが１６Ｋ行を有するとすると、再生期間はおよそ２０ｍｓとなる。メモリのサイクル時間が２００ｎｓである場合には、全帯域幅における損失は、１００Ｋサイクルについて１つ（つまり、０．００１％）である。
【００１３】
上述したように再生スキームを含むデバイスは、次に再生すべき行を決定するのにカウンタを必要とする。好適な実装例は、不揮発性のカウンタである。カウンタの長さはＮビットであり、２＾Ｎが行数に等しい。カウンタについては以下でさらに詳述する。
【００１４】
上述したように、本発明の方法には２つの実装例が考えられる。第１の実装例は、各読み出しアクセスの最後に再生を加えることである。この方法が功を奏するには、ユーザはメモリの各行を定期的に読み出す必要がある。これにより、各読み出しサイクルのサイクル時間が長くなるので、性能は低減する。第２の実装例は、再生済みの行を記録しておき、カスタマが自身の都合に合わせて定期的に、再生サイクルの実行を望む部分について信号を発することができるようにする再生スキームである。
【００１５】
ユーザ制御による再生には、プロセスを開始する方法が必要となる。直列メモリの場合は、Ｉ２Ｃデバイス用に特別のスレーブＩＤを利用して、ＳＰＩデバイス用に特別なコマンドを利用することができる。並列メモリでプロセスを開始させる最も簡単な方法は、ピンを利用することである。プロセスの終了を知らせる信号をユーザに与える方法も好適であろう。これは、Ｉ２Ｃデバイスの再生サイクルが終了する前にアクセスが試みられた場合に、スレーブＩＤの後にNo Acknowledgeを戻すことにより行うことができる。ステータスレジスタの準備済みビットはプロセス開始時にセットされ、ＳＰＩデバイスにおける完了時にクリアされてよい。
【００１６】
図６は、Ｎ行を有するＦＲＡＭ（登録商標）セルアレイ６０６、行復号器６０４、および対応するカウンタ６０２を含む強誘電体メモリ６００を示す。動作メモリ６００のプロセスは、ステップ６０８の再生信号により開始される。再生すべき行がＮビットの不揮発性カウンタ内に存在すると仮定する（Ｎはメモリ内の行数を表す）。ステップ６１０でカウンタ６０２を読み出す。ステップ６１２で、メモリアレイ６０６の現在の行を再生する。プロセスが完了すると、ステップ６１４でカウンタを増分させ、プロセスを繰り返す。カウンタ６０２がメモリの最終行に到達すると、カウンタはゼロに戻り、プロセスを繰り返す。
【００１７】
再生機能を有する１メガビットのＳＰＩ強誘電体メモリを、図７−１０を参照しながら以下に記載する。図７を参照すると、ＳＰＩインタフェース７００を有する１メガビットのＦＲＡＭ（登録商標）は１６，３８４行を有し、アレイ７１０で各行が６４ビットである。本発明の再生技術は、１４ビットのＮＶカウンタ７０８の追加、幾らかのビットラインおよびプレート制御の追加、および、ステータスレジスタにアクセスする幾らかのロジックの追加を行うことで追加することができる。図７に示すブロックは、復号ブロック７０２、命令レジスタ７０４、アドレスレジスタカウンタ７０６、ＮＶカウンタ７０８、ＮＶメモリアレイ７１０、データ入出力レジスタ７１２、ＮＶステータスレジスタ７１４、及び出力バッファ７１６を含む。標準ＳＰＩインタフェースは、最小限、デバイス選択（／Ｓ）、クロック（Ｃ）、データ入力（Ｄ）、およびデータ出力（Ｑ）を有する。データはクロックと同期させて入出力される（clocked in and out）。ユーザは、Ｏｐコードを入力（clock in）することによりこの部分を動作させる（図８参照）。有効なＯｐコード（コマンド）のみが動作を起こすことが出来る。無効なＯｐコードは無視される。
【００１８】
再生プロセスは、特別なコマンドにより開始される。ｏｐ−ｃｏｄｅが固有であることだけが条件となる。コマンドテーブルの一例を図８に示す。再生コマンドは図８では一例として０００１  ０１１１ｂというｏｐ−ｃｏｄｅを有するＲＥＪＵＶコマンドとして示されている。
【００１９】
再生コマンドが発行されるたびに、１つの行がアクセスされて、強誘電体コンデンサを少なくとも一度切り替え、復元する。不揮発性カウンタは行アドレスポインタである。カウンタは、プロセス終了時に増分され、最上位行アドレスの後でロールオーバされる。これにより、ユーザは定期的に自身の都合に合わせてコマンドを発行することができるようになり、メモリにおけるプロセスを良好に継続させることができる。
【００２０】
望ましいフィーチャとしては、ユーザに再生コマンドの終了を知らせる手段が考えられる。このようなフィーチャとして、ビット０から準備完了ビットに変更する機能を持つステータスレジスタを利用することができる。準備完了ビットは読み出し専用である。その後ユーザはステータスレジスタをポーリングして、プロセスが終了したか否かを調べることができる。ステータスレジスタの一例を図９に示す。
【００２１】
図１０のフローチャート１０００は、一例としてＳＰＩプロトコルを有する本発明の内部プロセスを一例として示す。ステップ１００２で、デバイスを選択して、再生コマンドを復号する。ステップ１００４でアイドルプロセスを中断して、ステップ１００６で再生シーケンスを開始する。ステップ１０１６でステータスレジスタの準備完了ビットをセットする。ステップ１００８で不揮発性行アドレスカウンタを読み出す（再生すべき行にポインタ）。ステップ１０１０で、行（本例では６４ビット）を再生プロセスにかける。そしてステップ１０１２でカウンタを増分する（ポインタは再生すべき次の行）。ステップ１０１４で準備完了フラグをクリアする。そしてステップ１００４でデバイスはアイドル状態に戻る。
【００２２】
本発明の原理を、本発明の強誘電体メモリの具体的実装例との関連で記載してきたが、上述の記載は例示を目的としたものであり、本発明の範囲の限定を意図していないことを理解されたい。特に、当業者には上述の開示の教示から他の変形例が明らかである。変形例には、それ自身が公知の他の特徴が含まれてよく、これは、ここに記載してきた特徴の代わりに、またはそれらに加えて利用することが可能である。本願の請求項は特定の特徴の組み合わせとして記載されているが、本開示の範囲は、ここに明示した、または示唆した新規な特徴または特徴の新規な組み合わせ、または当業者には明らかなそれらの一般化または変形例をも含み、このことは、それらが本請求発明と同じものに関しているか如何に関わらず当てはまり、それらが、本発明が解決を意図しているものと同じ技術課題の幾つかまたは全てを軽減しようがしまいが当てはまる。出願人は、本出願または本出願に由来する全ての出願の審査中にこれら特徴および／または特徴の組み合わせに関する新たな請求項を作成する権利を主張する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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