(57)【要約】【課題】電源端子、接地端子、出力端子の３端子の中で、任意の２つの端子の間に逆電圧が印加された場合に、過大電流によるＩＣの破壊を防止する。【解決手段】Ｐチャネル型ＭＯＳトランジスタＱ２とＮチャネル型ＭＯＳトランジスタＱ１とが直列接続されて第１のインバータを形成する。Ｐチャネル型ＭＯＳトランジスタＱ４とＮチャネル型ＭＯＳトランジスタＱ３とが直列接続されて第１のインバータを形成する。そして、Ｐチャネル型ＭＯＳトランジスタＱ２，Ｑ４のバックゲートに接続された逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ６を設ける。また、Ｎチャネル型ＭＯＳトランジスタＱ１，Ｑ３のバックゲートに接続された逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ５を設ける。【選択図】図１
2010123743.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と、
接地端子と、
前記電源端子と前記接地端子との間に直列接続され、インバータを形成する第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトランジスタと、
前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタとの接続ノードに接続された出力端子と、
逆電圧保護用の第２のＰチャネル型ＭＯＳトランジスタと、を備え、
前記第２のＰチャネル型ＭＯＳトランジスタは、そのソースが前記第１のＰチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記電源端子に接続され、そのゲートが前記接地端子に接続されたことを特徴とする半導体集積回路。
【請求項２】
逆電圧保護用の第２のＮチャネル型ＭＯＳトランジスタを備え、
前記第２のＮチャネル型ＭＯＳトランジスタは、そのソースが前記第１のＮチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記接地端子に接続され、そのゲートが前記電源端子に接続されたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
電源端子と、
接地端子と、
直列接続され、インバータを形成する第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトランジスタを備える内部回路と、
前記第１のＰチャネル型ＭＯＳトランジスタのソースと前記電源端子の間に接続され、前記内部回路に電源電位を供給するための第２のＰチャネル型ＭＯＳトランジスタと、
逆電圧保護用の第３のＰチャネル型ＭＯＳトランジスタと、を備え、
前記第３のＰチャネル型ＭＯＳトランジスタは、そのソースが前記第２のＰチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記電源端子に接続され、そのゲートが前記接地端子に接続されたことを特徴とする半導体集積回路。
【請求項４】
前記第１のＮチャネル型ＭＯＳトランジスタのソースと前記接地端子の間に接続され、前記内部回路に接地電位を供給するための第２のＮチャネル型ＭＯＳトランジスタと、
逆電圧保護用の第３のＮチャネル型ＭＯＳトランジスタと、を備え、
前記第３のＮチャネル型ＭＯＳトランジスタは、そのソースが前記第２のＮチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記接地端子に接続され、そのゲートが前記電源端子に接続されたことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第２のＰチャネル型ＭＯＳトランジスタのゲートと前記接地端子の間に接続された抵抗を備え、前記電源端子と前記接地端子の間に過電圧が印加された時に前記抵抗に電流を流すことにより、前記の第２のＰチャネル型ＭＯＳトランジスタのゲート電位を前記接地端子の電位より上昇させる過電圧保護回路を備えることを特徴とする請求項３又は請求項４に記載の半導体集積回路。
【請求項６】
前記過電圧保護回路は、前記第２のＰチャネル型ＭＯＳトランジスタのドレインにカソードが接続されたツェナーダイオードと、前記ツェナーダイオードのアノードと前記接地端子の間に接続された第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタとカレントミラーを形成する第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタと前記電源端子の間に接続された第４のＰチャネル型ＭＯＳトランジスタと、
前記第４のＰチャネル型ＭＯＳトランジスタとカレントミラーを形成し、前記抵抗と接続された第５のＰチャネル型ＭＯＳトランジスタと、を備え、
前記電源端子と前記接地端子の間に過電圧が印加された時に、前記第５のＰチャネル型ＭＯＳトランジスタにより前記抵抗に電流を流すことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
逆電圧保護用の第６のＰチャネル型ＭＯＳトランジスタを備え、
前記第６のＰチャネル型ＭＯＳトランジスタは、そのソースが前記第４のＰチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記電源端子に接続され、そのゲートが前記接地端子に接続されたことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
逆電圧保護用の第７のＰチャネル型ＭＯＳトランジスタを備え、
前記第７のＰチャネル型ＭＯＳトランジスタは、そのソースが前記第５のＰチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記電源端子に接続され、そのゲートが前記接地端子に接続されたことを特徴とする請求項６又は請求項７に記載の半導体集積回路。
【請求項９】
前記内部回路の出力信号が印加された出力回路を備え、
前記出力回路は、前記電源端子と前記接地端子との間に直列接続され、インバータを形成する第８のＰチャネル型ＭＯＳトランジスタ及び第４のＮチャネル型ＭＯＳトランジスタと、
前記第８のＰチャネル型ＭＯＳトランジスタと前記第４のＮチャネル型ＭＯＳトランジスタとの接続ノードに接続された出力端子と、
逆電圧保護用の第９のＰチャネル型ＭＯＳトランジスタと、を備え、
前記第９のＰチャネル型ＭＯＳトランジスタは、そのソースが前記第８のＰチャネル型ＭＯＳトランジスタのＮ型のバックゲートに接続され、そのドレインが前記電源端子に接続され、そのゲートが前記接地端子に接続されたことを特徴とする請求項３乃至８のいずれかに記載の半導体集積回路。
【請求項１０】
逆電圧保護用の第５のＮチャネル型ＭＯＳトランジスタを備え、
前記第５のＮチャネル型ＭＯＳトランジスタは、そのソースが前記第４のＮチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記接地端子に接続され、そのゲートが前記電源端子に接続されたことを特徴とする請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、逆電圧、過電圧に対する保護回路を有した半導体集積回路に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳプロセスを用いて形成された半導体集積回路（以下、ＩＣという）が知られている。そのようなＩＣを簡易化したものを図７に示す。図示のように、ＩＣに電源電位ＶＤＤを供給するための電源端子５０と、接地電位ＶＳＳを供給するための接地端子５１が設けられ、電源端子５０と接地端子５１の間に配線を介して、Ｐチャネル型ＭＯＳトランジスタＱ２とＮチャネル型ＭＯＳトランジスタＱ１とが直列接続されて第１のインバータを形成している。
【０００３】
また、第１のインバータの出力信号が入力端に印加された第２のインバータが形成されている。第２のインバータも同様に、電源端子５０と接地端子５１の間に配線を介して、Ｐチャネル型ＭＯＳトランジスタＱ４とＮチャネル型ＭＯＳトランジスタＱ３とが直列接続されることにより形成されている。
【０００４】
第２のインバータの出力端には配線を介して出力端子５２が接続されている。そして、出力端子５２には、静電破壊保護用のダイオードＤ３，Ｄ４が設けられている。この種のＩＣは周知であるが、例えば、特許文献１に記載されている。
【特許文献１】特開２００７−３２９３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、車載用のセンサＩＣ、例えば、エンジンクランクやカムの位置を検出するための位置検出センサＩＣにおいては、電源端子５０、接地端子５１、出力端子５２の３端子の中で、任意の２つの端子の間に、任意の極性の電圧や、過電圧が印加された場合でも、当該センサＩＣが破壊しないことがユーザーから要求されている。
【０００６】
例えば、図７の回路において、電源端子５０と接地端子５１との間には、通常動作時は電源端子５０に電源電位ＶＤＤ（例えば、＋５Ｖ）が印加され、接地端子５１にはそれより低い電位（例えば、０Ｖ）が印加されるが、電源端子５０と接地端子５１との間に逆電圧が印加される場合がある。
【０００７】
この場合は、電源端子５０に対して接地端子５１に相対的に高い電位が印加される。すると、図７の静電破壊保護用のダイオードＤ３，Ｄ４に過大電流が流れるおそれがあるが、静電破壊保護用のダイオードＤ３，Ｄ４を取り除いたとしても、ＩＣ本体内に過大電流が流れ、ＩＣが破壊するおそれがあった。
【０００８】
図８は、そのような電流の経路を説明するＩＣの断面図である。図中のＱ３、Ｑ４は、図７のトランジスタＱ３、Ｑ４に対応している。図示のように、Ｎ型半導体基板５３の表面にＰウエル５４が形成され、Ｐウエル５４の表面にＱ３が形成され、Ｎ型半導体基板５３の表面にＱ４が形成されている。そして、電源端子５０はＮ＋層を介してＮ型半導体基板５３（Ｑ４のバックゲートＢＧ（ｎ））に接続され、接地端子５１はＰ＋層を介してＰウエル５４（Ｑ３のバックゲートＢＧ（ｐ））に接続されている。
【０００９】
先ず、図８（ａ）に示すように、電源端子５０と接地端子５１の間に逆電圧が印加された場合は、接地端子５１に印加された＋（正）電位が配線を介してＱ３のバックゲートＢＧ（ｐ）に印加され、Ｑ３のドレインＤ（ｎ）→Ｑ４のドレインＤ（ｐ）→Ｑ４のバックゲートＢＧ（ｎ）→−電位が印加された電源端子５０という経路で電流が流れる。この時、Ｑ４のドレインＤ（ｐ）とＮ型半導体基板５３とで形成されるＰＮ接合は順方向バイアスされる。それと並行して接地端子５１→Ｑ３のバックゲートＢＧ（ｐ）→Ｑ４のバックゲートＢＧ(ｎ)→電源端子５０という電流経路も発生する。
トランジスタＱ１，Ｑ２についても同様である。
【００１０】
また、図８（ｂ）に示すように、電源端子５０と出力端子５２の間に逆電圧が印加された場合は、出力端子５２に印加された＋（正）電位は配線を介してＱ４のドレインＤ（ｐ）に印加され、Ｑ４のバックゲートＢＧ（ｎ）→−電位が印加された電源端子５０という経路で電流が流れる。この時、Ｑ４のドレインＤ（ｐ）とＮ型半導体基板５３とで形成されるＰＮ接合は順方向バイアスされる。
【００１１】
また、図８（ｃ）に示すように、接地端子５１と出力端子５２の間に逆電圧が印加された場合は、接地端子５１に印加された＋電位は配線を介してＱ３のバックゲートＢＧ（ｐ）に印加され、Ｑ３のドレインＤ（ｎ）→−電位が印加された出力端子５２という経路で電流が流れる。この時、Ｑ３のドレインＤ（ｎ）とＰウエル５４とで形成されるＰＮ接合は順方向バイアスされる。
【課題を解決するための手段】
【００１２】
本発明の半導体集積回路は、電源端子と、接地端子と、前記電源端子と前記接地端子との間に直列接続され、インバータを形成する第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトランジスタと、前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタとの接続ノードに接続された出力端子と、逆電圧保護用の第２のＰチャネル型ＭＯＳトランジスタと、を備え、前記第２のＰチャネル型ＭＯＳトランジスタは、そのソースが前記第１のＰチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記電源端子に接続され、そのゲートが前記接地端子に接続されたことを特徴とする。
【００１３】
また、本発明の半導体集積回路は、電源端子と、接地端子と、直列接続され、インバータを形成する第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトランジスタを備える内部回路と、前記第１のＰチャネル型ＭＯＳトランジスタのソースと前記電源端子の間に接続され、前記内部回路に電源電位を供給するための第２のＰチャネル型ＭＯＳトランジスタと、逆電圧保護用の第３のＰチャネル型ＭＯＳトランジスタと、を備え、前記第３のＰチャネル型ＭＯＳトランジスタは、そのソースが前記第２のＰチャネル型ＭＯＳトランジスタのバックゲートに接続され、そのドレインが前記電源端子に接続され、そのゲートが前記接地端子に接続されたことを特徴とする。
【００１４】
また、上記構成に加えて、前記第２のＰチャネル型ＭＯＳトランジスタのゲートと前記接地端子の間に接続された抵抗と、前記電源端子と前記接地端子の間に過電圧が印加された時に前記抵抗に電流を流すことにより、前記の第２のＰチャネル型ＭＯＳトランジスタのゲート電圧を前記接地端子の接地電位より上昇させる過電圧保護回路を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体集積回路によれば、電源端子、接地端子、出力端子の３端子の中で、任意の２つの端子の間に逆電圧が印加された場合でも、過大電流による半導体集積回路の破壊を防止することができる。
【００１６】
また、過電圧保護回路を更に設けることで、電源端子と接地端子の間に過電圧が印加された場合でもＩＣの内部回路を保護することができる。また、これにより、半導体集積回路の内部回路については、高耐圧トランジスタを用いずに形成することができるので、半導体集積回路のチップサイズを低減することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態によるＩＣについて図面を参照して説明する。
［第１の実施形態］
本実施形態によるＩＣは、図１〜図５に示すように、Ｐチャネル型ＭＯＳトランジスタＱ２，Ｑ４のバックゲートに接続された逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ６を設け、また、Ｎチャネル型ＭＯＳトランジスタＱ１，Ｑ３のバックゲートに接続された逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ５を設けたものである。
【００１８】
以下、ＩＣの詳細な構成について説明する。図示のように、ＩＣに電源電位ＶＤＤを供給するための電源端子５０と、接地電位ＶＳＳを供給するための接地端子５１が設けられ、電源端子５０と接地端子５１の間に配線を介して、Ｐチャネル型ＭＯＳトランジスタＱ２とＮチャネル型ＭＯＳトランジスタＱ１とが直列接続されて第１のインバータを形成している。
【００１９】
また、第１のインバータの出力信号が入力端に印加された第２のインバータが形成されている。第２のインバータも同様に、電源端子５０と接地端子５１の間に配線を介して、Ｐチャネル型ＭＯＳトランジスタＱ４とＮチャネル型ＭＯＳトランジスタＱ３とが直列接続されることにより形成されている。第２のインバータの出力端には配線を介して出力端子５２が接続されている。
【００２０】
逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ６のソースＳ（ｐ）は、Ｐチャネル型ＭＯＳトランジスタＱ２，Ｑ４のＮ型のバックゲートＢＧ（ｎ）（Ｎ型半導体基板５３）に接続され、そのドレインＤ（ｐ）は電源端子５０に接続され、そのゲートは接地端子５１に接続されている。この場合、Ｑ６のソースＳ（ｐ）はＮ型半導体基板５３の表面のＮ＋層に接続される。
【００２１】
また、逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ５のソースＳ（ｎ）は、Ｎチャネル型ＭＯＳトランジスタＱ１，Ｑ３のＰ型のバックゲートＢＧ（ｐ）（Ｐウエル５４）に接続され、そのドレインＤ（ｎ）は接地端子５１に接続され、そのゲートは電源端子５０に接続されている。この場合、Ｑ５のソースＳ（ｎ）はＰウエル５４の表面のＰ＋層に接続される。
【００２２】
［動作説明］
次に、図１、図２〜図４を参照して、上述のＩＣに逆電圧が印加された場合の動作を説明する。なお、図２〜図４においては、Ｑ１，Ｑ２の図示は省略されているが、それぞれ、Ｑ３、Ｑ４と同じ構成である。
【００２３】
先ず図２に示すように、電源端子５０と接地端子５１の間に逆電圧が印加された場合は、＋電位は、Ｑ１のソースＳ（ｎ）、Ｑ３のソースＳ（ｎ）、Ｑ５のドレインＤ（ｎ）及びＱ６のゲートに印加されるが、それから先の経路内に順方向バイアスされるＰＮ接合は存在しないため電流経路は生じない。また、−電位は、Ｑ２のソースＳ（ｐ）、Ｑ４のソースＳ（ｐ）、Ｑ６のドレインＤ（ｐ）及びＱ５のゲートに印加されるが、それより先の経路内に順方向バイアスされるＰＮ接合は存在しないため電流経路は生じない。これは、Ｑ２、Ｑ４のバックゲートＢＧ（ｎ）はスイッチング素子であるＱ６を通して電源端子５０に接続されているためである。同様に、Ｑ１、Ｑ３のバックゲートＢＧ（ｐ）はスイッチング素子であるＱ５を通して接地端子５１に接続されているためである。これにより、電源端子５０と接地端子５１の間に逆電圧が印加された場合に、ＩＣ内部に過大電流の発生は起こらない。
【００２４】
次に、図３に示すように、電源端子５０と出力端子５２の間に逆電圧が印加された場合は、＋電位は、Ｑ４のドレインＤ（ｐ）に印加され、Ｑ４のドレインＤ（ｐ）とＱ２，Ｑ４，Ｑ６のバックゲートＢＧ（ｎ）とで形成されるＰＮ接合が順方向にバイアスされる。しかし、このＰＮ接合を経てＱ２，Ｑ４，Ｑ６のバックゲートＢＧ（ｎ）より先の経路内には順方向バイアスされたＰＮ接合は存在しないため電流経路は生じない。また、＋電位は、Ｑ３のドレインＤ（ｎ）にも印加されるが、Ｑ３のドレインＤ（ｎ）より先の経路内に順方向バイアスされたＰＮ接合は存在しないため電流経路は生じない。
【００２５】
次に、図４に示すように接地端子５１と出力端子５２の間に逆電圧が印加された場合は、−電位は、Ｑ３のドレインＤ（ｎ）に印加され、Ｑ３のドレインＤ（ｎ）とＱ１，Ｑ３，Ｑ５のバックゲートＢＧ（ｐ）とで形成されるＰＮ接合が順方向にバイアスされる。しかし、このＰＮ接合を経てＱ１，Ｑ３，Ｑ５のバックゲートＢＧ（ｐ）より先の経路内には順方向バイアスされたＰＮ接合は存在しないため電流経路は生じない。また、−電位は、Ｑ４のドレインＤ（ｐ）にも印加されるが、Ｑ４のドレインＤ（ｐ）より先の経路内に順方向バイアスされたＰＮ接合は存在しないため電流経路は生じない。
【００２６】
次に、図５に示すように、電源端子５０と接地端子５１の間に正電圧が印加された場合、つまり電源端子５０の電位が接地端子５１の電位より高い場合について説明する。例えば、電源端子５０の電位が５Ｖ、接地端子５１の電位が０Ｖの場合である。この場合は、Ｑ５がオンして、Ｎチャネル型ＭＯＳトランジスタＱ１，Ｑ３のバックゲートＢＧ（ｎ）を接地電位ＶＳＳに設定し、Ｑ６がオンして、Ｐチャネル型ＭＯＳトランジスタＱ２，Ｑ４のバックゲートＢＧ（ｐ）を電源電位ＶＤＤに設定する。これにより、ＩＣは正常動作を行う。
【００２７】
［第２の実施形態］
次に、本実施形態によるＩＣは、図６に示すように、内部回路１０と、内部回路１０に電源電位ＶＤＤを供給するためのＰチャネル型ＭＯＳトランジスタＱ１８、内部回路１０に接地電位ＶＳＳを供給するためのＮチャネル型ＭＯＳトランジスタＱ１７が設けられている。そして、第１の実施形態と同様に、Ｐチャネル型ＭＯＳトランジスタＱ１８のバックゲートに接続された逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ１１０を設け、また、Ｎチャネル型ＭＯＳトランジスタＱ１７のバックゲートに接続された逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ１９を設けている。
【００２８】
また、電源端子５０と接地端子５１の間に過電圧が印加された場合に、内部回路１０を保護するための過電圧保護回路１１が設けられている。
【００２９】
更に、内部回路１０の出力信号が印加された出力回路１２が設けられている。出力回路１２の構成は、第１の実施形態と同様であり、逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ１１２、逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ１１１が設けられている。
【００３０】
以下、ＩＣの詳細な構成について説明する。
［内部回路］
先ず、内部回路１０は、２つのＣＭＯＳインバータで示されているが、これは便宜上、簡易化して示したものであり、実際には多数のインバータや論理回路、アナログ回路等を含むものである。第１のインバータは、直列接続されたＰチャネル型ＭＯＳトランジスタＱ１２及びＮチャネル型ＭＯＳトランジスタＱ１１で形成されている。次段の第２のインバータには、第１のインバータの出力信号が印加される。第２のインバータは、直列接続されたＰチャネル型ＭＯＳトランジスタＱ１４及びＮチャネル型ＭＯＳトランジスタＱ１３で形成されている。
【００３１】
Ｑ１２とＱ１４の共通接続されたソースと電源端子５０から延びた電源線との間には、電源電位供給用のＰチャネル型ＭＯＳトランジスタＱ１８が接続されている。つまり、Ｑ１８のソースは電源線に接続され、そのドレインはＱ１２とＱ１４の共通接続されたソースに接続される。Ｐチャネル型ＭＯＳトランジスタＱ１８のゲートは抵抗Ｒ２を介して接地端子５１から延びた接地線に接続されている。そして、逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ１１０のソースＳ（ｐ）は、Ｐチャネル型ＭＯＳトランジスタＱ１８のＮ型のバックゲートに接続され、そのドレインＤ（ｐ）は電源線を介して電源端子５０に接続され、そのゲートは接地線を介して接地端子５１に接続されている。
【００３２】
また、Ｑ１１とＱ１３の共通接続されたソースと接地線との間には、接地電位供給用のＮチャネル型ＭＯＳトランジスタＱ１７が接続されている。Ｎチャネル型ＭＯＳトランジスタＱ１７のゲートは電源線に接続されている。そして、逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ１９のソースＳ（ｎ）は、Ｎチャネル型ＭＯＳトランジスタＱ１７のＰ型のバックゲートに接続され、そのドレインＤ（ｎ）は接地線に接続され、そのゲートは電源線に接続されている。
【００３３】
この構成によれば、電源端子５０と接地端子５１の間に逆電圧が印加された場合に、過大電流の発生を防止できる。その理由は第１の実施形態と同様に、電流経路が形成されないからである。
【００３４】
［過電圧保護回路］
次に、過電圧保護回路は、電源電位供給用のＰチャネル型ＭＯＳトランジスタＱ１８のゲートと接地線との間に接続された抵抗Ｒ２を備え、電源端子５０と接地端子５１の間に過電圧が印加された時に、抵抗Ｒ２に電流を流すことにより、第２のＰチャネル型ＭＯＳトランジスタＱ１８のゲート電位を接地端子５１の電位より上昇させるように構成されている。
【００３５】
過電圧保護回路の構成例は、図示のように、Ｐチャネル型ＭＯＳトランジスタＱ１８のドレインにカソードが接続されたツェナーダイオードＤ１と、ツェナーダイオードＤ１のアノードと接地線との間に接続された、ＮＰＮ型のバイポーラトランジスタＱ１１７と、バイポーラトランジスタＱ１１７とカレントミラーを形成するＮＰＮ型のバイポーラトランジスタＱ１１８と、バイポーラトランジスタＱ１１８と電源線との間に接続されたＰチャネル型ＭＯＳトランジスタＱ１１４と、Ｐチャネル型ＭＯＳトランジスタＱ１１４とカレントミラーを形成し、抵抗Ｒ２と接続されたＰチャネル型ＭＯＳトランジスタＱ１１３とを備える。
【００３６】
この場合、ツェナーダイオードＤ１に流れる電流を制限するためにツェナーダイオードＤ１とＱ１８の間に抵抗Ｒ１を接続することが好ましい。また、内部回路１０に印加される電圧をクランプして保護するために、接地端子５１とＱ１８のドレインの間にクランプ用のダイオードＤ２を接続することが好ましい。
【００３７】
この過電圧保護回路によれば、電源端子５０と接地端子５１の間に過電圧が印加された時に、Ｐチャネル型ＭＯＳトランジスタＱ１１３により抵抗Ｒ２に電流が流れる。抵抗Ｒ２に電流が流れると、Ｑ１８のゲート電位が接地電位ＶＳＳから上昇する。すると、Ｑ１８のインピーダンスが高くなり、内部回路１０に供給される電源電位ＶＤＤ’は、電源端子５０に印加される電源電圧ＶＤＤより低くなり、内部回路１０は過電圧から保護される。
【００３８】
［出力回路］
出力回路の構成は、第１の実施形態と同様である。図示のように、Ｐチャネル型ＭＯＳトランジスタＱ１６とＮチャネル型ＭＯＳトランジスタＱ１５とが直列接続されてインバータを形成している。Ｐチャネル型ＭＯＳトランジスタＱ１６とＮチャネル型ＭＯＳトランジスタＱ１５との接続ノードは配線を介して出力端子５２に接続される。
【００３９】
逆電圧保護用のＰチャネル型ＭＯＳトランジスタＱ１１２のソースＳ（ｐ）は、Ｐチャネル型ＭＯＳトランジスタＱ１６のＮ型のバックゲートに接続され、そのドレインＤ（ｐ）は電源線を介して電源端子５０に接続され、そのゲートは接地線を介して接地端子５１に接続されている。
【００４０】
また、逆電圧保護用のＮチャネル型ＭＯＳトランジスタＱ１１１のソースＳ（ｎ）は、Ｎチャネル型ＭＯＳトランジスタＱ１５のＰ型のバックゲートに接続され、そのドレインＤ（ｎ）は接地線を介して接地端子５１に接続され、そのゲートは電源線を介して電源端子５０に接続されている。
【００４１】
［動作説明］
先ず、上述のＩＣに逆電圧が印加された場合の動作を説明する。
（ａ）電源端子５０と接地端子５１の間に逆電圧が印加された場合
＋電位は、Ｑ１７のソースＳ（ｎ）、Ｑ１９のドレインＤ（ｎ）、Ｑ１５のソースＳ（ｎ）、Ｑ１１１のドレインＤ（ｎ）に印加されるが、それより先の経路内に順方向バイアスされたＰＮ接合は存在せず、電流経路は生じない。
【００４２】
また、＋電位は抵抗Ｒ２を経てＱ１１３のドレインＤ（ｐ）→Ｑ１１３のバックゲートＢＧ（ｎ）→Ｑ１１５のソースＳ（ｐ）及びバックゲートＢＧ（ｎ）に印加されるが、以降の経路内に順方向バイアスされたＰＮ接合がなく、寄生電流パスは生じない。更に、＋電位はＱ１１７、Ｑ１１８のエミッタＥ（ｎ）に印加されるが、順方向バイアスされたＰＮ接合は存在せず、電流経路は生じない。
【００４３】
−電位は、Ｑ１１６のドレインＤ（ｐ）、Ｑ１１４のソースＳ（ｐ）、Ｑ１１３のソースＳ（ｐ）、Ｑ１１５のドレインＤ（ｐ）、Ｑ１８のソースＳ（ｐ）、Ｑ１１０のドレインＤ（ｐ）、Ｑ１６のソースＳ（ｐ）、Ｑ１１２のドレインＤ（ｐ）に印加されるが、以降の経路内に順方向バイアスされたＰＮ接合が存在せず、電流経路は生じない。このため、過大電流の発生は起こらない。なお、内部回路１０に印加される電圧は、ダイオードＤ２が順方向バイアスされることにより、低電圧にクランプされる。
【００４４】
（ｂ）電源端子５０と出力端子５２の間に逆電圧が印加された場合
＋電位は、Ｑ１６のドレインＤ（ｐ）に印加され、Ｑ１６のドレインＤ（ｐ）とＱ１６、Ｑ１１２のバックゲートＢＧ（ｎ）とで形成されるＰＮ接合が順方向にバイアスされる。しかし、このＰＮ接合を経てＱ１１２，Ｑ１１６のバックゲートＢＧ（ｐ）より先の経路内には順方向バイアスされたＰＮ接合は存在しないため電流経路は生じない。
【００４５】
更に、＋電位はＱ１５のドレインＤ（ｎ）にも印加されるが、Ｑ１５のドレインＤ（ｎ）より先の経路内に、順方向バイアスされたＰＮ接合が存在しないため、電流経路は発生しない。
【００４６】
（ｃ）出力端子５２と接地端子５１との間に逆電圧が印加された場合
−電位は、Ｑ１５のドレインＤ（ｎ）に印加され、Ｑ１５のドレインＤ（ｎ）とＱ１５、Ｑ１１１のバックゲートＢＧ（ｐ）とで形成されるＰＮ接合が順方向にバイアスされる。しかし、このＰＮ接合を経て、Ｑ１５，Ｑ１１１のバックゲートＢＧ（ｐ）より先の経路内には順方向バイアスされたＰＮ接合が存在しないため、電流経路は発生しない。
【００４７】
更に、−電位はＱ１６のドレインＤ（ｐ）にも印加されるが、Ｑ１６のドレインＤ（ｐ）より先の経路内に、順方向バイアスされたＰＮ接合が存在しないため、電流経路は発生しない。
【００４８】
なお、図７に示したような静電破壊保護用のダイオードＤ３，Ｄ４は形成せず、上記構成とすることで、逆電圧印加に伴う過大電流の発生を防ぐことができ、過大電流によるＩＣの破壊を防止できる。
【００４９】
次に、上述のＩＣに正電圧、過電圧が印加された場合の動作を説明する。
（ｄ）電源端子５０と接地端子５１の間に正電圧が印加された場合
この場合は、通常通り、電源端子５０に正の電源電位ＶＤＤ（例えば、＋５Ｖ）が印加され、接地端子５１に接地電位ＶＳＳ（例えば、０Ｖ）が印加された場合である。
【００５０】
この場合、逆電圧保護用のＱ１９、Ｑ１１１がオンして、Ｑ１７、Ｑ１５のバックゲートＢＧ（ｐ）を接地電位ＶＳＳに設定する。また、逆電圧保護用のＱ１１０，Ｑ１１２，Ｑ１１５，Ｑ１１６がオンして、Ｑ１８，Ｑ１６，Ｑ１１３，Ｑ１１４のバックゲートＢＧ（ｎ）を電源電位ＶＤＤに設定する。これにより、各トランジスタのバックゲート電位を正常なバイアス状態に設定する。これと同時に、接地電位供給用のＱ１７、電源電位供給用のＱ１８がオンすることで、内部回路１０への給電が開始される。
【００５１】
過電圧保護回路１１の動作について説明する。いま、内部回路１０への給電がされている状態にあるとする。内部回路１０の給電電位（ＶＤＤ’とする＝Ｑ１８ドレイン電位）が、保護電位＝（Ｑ１１７のＶｂｅ＋Ｄ１のツェナー電圧）よりも低い場合、Ｑ１１７はオフ状態であり、Ｑ１１８，Ｑ１１４，Ｑ１１３，Ｒ２には電流が流れず、Ｑ１８ゲート電位は０Ｖとなるため、過電圧保護動作は行われない。
【００５２】
電源電位ＶＤＤが上昇し、ＶＤＤ’＞保護電位となると、ツェナーダイオードがオンし、Ｑ１１７，Ｑ１１８，Ｑ１１４，Ｑ１１３，抵抗Ｒ２に電流が流れ、Ｑ１８ゲート電位は接地電位ＶＳＳより上昇し、Ｑ８のドレイン電位、即ちＶＤＤ’を下げる作用をもつ。このため、ＶＤＤ’は、保護電位の近傍へ収束し、内部回路１０へ過電圧が加わらなくなる。
【００５３】
（ｅ）電源端子５０と出力端子５２との間に過電圧が印加された場合
−電位は、Ｑ１５のソースＳ（ｎ）に印加され、Ｑ１５のソースＳ（ｎ）とＱ１５のバックゲートＢＧ（ｐ）とで形成されるＰＮ接合が順方向バイアスされる。これにより、Ｑ１１１のソース電位が−電位近傍になる。Ｑ１１１のゲート電位は＋電位なのでＱ１１１はオンする。ＩＣの接地端子５１は上記ＰＮ接合の立ち上がり電圧とＱ１１１のオン抵抗による電圧を加算した電圧だけ上昇した電位となる。
【００５４】
この結果、電源端子５０と接地端子５１の間には、印加電圧−ＰＮ接合立ち上がり電圧−Ｑ１１１のＶｄｓ（ソースドレイン間電圧）、という電圧が加わることになる。つまり、電源端子５０と接地端子５１の間には、電源端子５０と出力端子５２との間の印加電圧（過電圧）より低い電圧となる。このような出力回路１２の動作と、前述の過電圧保護回路１１の過電圧保護動作との相乗作用により、内部回路１０は過電圧から保護されることになる。
【００５５】
（ｆ）出力端子５２と接地端子５１との間に過電圧が印加された場合
＋電位は、Ｑ１６のソースＳ（ｐ）に印加され、Ｑ１６のソースＳ（ｐ）とＱ１６のバックゲートＢＧ（ｎ）とで形成されるＰＮ接合が順方向バイアスされる。これによりＱ１１２のソース電位がほぼ印加電圧に等しくなる。Ｑ１１２のゲート電位が−電位なのでＱ１１２はオンする。ＩＣの電源端子５０は、印加電圧から上記ＰＮ接合の立上電圧とＱ１１２のオン抵抗による電圧を加算した電圧だけ下降した電位となる。
【００５６】
この結果、ＩＣの電源端子５０と接地端子５１の間には、印加電圧−ＰＮ接合立ち上がり電圧−Ｑ１１２のＶｄｓ（ソースドレイン間電圧）、という電圧が加わることになる。つまり、電源端子５０と接地端子５１の間には、出力端子５２と接地端子５１との間の印加電圧（過電圧）より低い電圧となる。このような出力回路１２の動作と、前述の過電圧保護回路１１の過電圧保護動作との相乗作用により、内部回路１０は過電圧から保護されることになる。
【００５７】
以上のように、内部回路１０は、過電圧印加から保護される。また、上記ＩＣの中で、内部回路１０のトランジスタ以外のトランジスタは過電圧が印加されるため、高耐圧トランジスタで形成する必要があるが、内部回路１０を構成するトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４はパターン面積の比較的小さい低耐圧トランジスタで形成することができる。これにより、ＩＣのチップサイズを縮小できるという効果が得られる。
【００５８】
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、過電圧保護回路１１は、実施形態の回路に限られず、他のタイプの回路を用いても良い。また、ＣＭＯＳデバイス構造としては、実施形態においては、Ｎ型半導体基板５３を用い、その表面にＰウエル５４を形成しているが、逆にＰ型半導体基板を用い、その表面にＮウエルを形成し、Ｐ型半導体基板上にＮチャネル型ＭＯＳトランジスタを形成し、Ｎウエル上にＰチャネル型ＭＯＳトランジスタを形成しても良い。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態による半導体集積回路の回路図である。
【図２】本発明の第１の実施形態による半導体集積回路の断面図である。
【図３】本発明の第１の実施形態による半導体集積回路の断面図である。
【図４】本発明の第１の実施形態による半導体集積回路の断面図である。
【図５】本発明の第１の実施形態による半導体集積回路の断面図である。
【図６】本発明の第２の実施形態による半導体集積回路の断面図である。
【図７】従来例の半導体集積回路の回路図である。
【図８】従来例の半導体集積回路の断面図である。
【符号の説明】
【００６０】
１０  内部回路
１１  過電圧保護回路
１２  出力回路
５０  電源端子
５１  接地端子
５２  出力端子
５３  Ｎ型半導体基板
５４  Ｐウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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