(57)【要約】【課題】簡易な回路構成で信号のパルス幅やデューティ比を一定に保つことができるようにする。【解決手段】エッジ抽出回路１は、入力パルス信号Ｄinの立ち上がりエッジ及び立ち下りエッジを抽出し、抽出した立ち上がりエッジ及び立ち下りエッジを正パルス信号又は負パルス信号のいずれかに統一したパルス信号ｎ２を生成する。これにより、信号伝送回路２における入力パルス信号Ｄinの立ち上がりの遅延と立ち下りの遅延による変動を入力パルス信号Ｄinの立ち上がり又は立ち下りで同じ条件にできる。従って、信号伝送回路２における入力パルス信号Ｄinの立ち上がりと立ち下がりにおける伝播遅延時間差が生じない。信号伝送回路２は、エッジ抽出回路１により生成されたパルス信号ｎ２を伝送する。波形再生回路３は、信号伝送回路２により伝送されたパルス信号ｎ２から波形を再生して出力パルス信号Ｄoutを得る。【選択図】図１
2010272931.tif 000002
【特許請求の範囲】
【請求項１】
入力パルス信号の立ち上がりエッジに対応した第１のパルスと前記入力パルス信号の立
下りエッジに対応した第２のパルスとを生成し、前記第１のパルスと前記第２のパルスと
に対応し正パルス又は負パルスのいずれかに統一されたエッジ信号を生成するエッジ抽出
回路と、
前記エッジ信号を伝送する信号伝送回路と、
前記信号伝送回路からの信号に基づいた立ち上がりと立ち下りとを有する出力パルス信
号を生成する波形再生回路とを備えることを特徴とする信号伝送装置。
【請求項２】
前記エッジ抽出回路は、
前記入力パルス信号に接続されるインバータ回路と、
前記入力パルス信号と前記インバータ回路の出力とに接続され、前記第１のパルスを生
成するＡＮＤ回路と、
前記入力パルス信号と前記インバータ回路の出力とに接続され、前記第２のパルスを生
成するＯＲ回路と、
前記ＡＮＤ回路の出力と前記ＯＲ回路の出力とに接続され、前記第１のパルスと前記第
２のパルスとに対応し正パルス又は負パルスのいずれかに統一されたエッジ信号を生成す
ると共に、前記第１のパルスと前記第２のパルスとを多重化するＥＸ−ＯＲ回路とを備え
、
前記信号伝送回路は、一つの信号伝送回路で形成され、
前記波形再生回路は、
入力が前記信号伝送回路に接続されるスイッチ回路と、
セット入力が前記スイッチ回路の一方の出力に接続され、リセット入力が前記スイッチ
回路の他方の出力に接続されるフリップフロップ回路と、
クロック入力が前記信号伝送回路に接続され、出力が前記スイッチ回路の制御端子に接
続されるＤ−ＦＦ回路とを備えることを特徴とする請求項１に記載の信号伝送装置。
【請求項３】
前記エッジ抽出回路は、
前記入力パルス信号に接続されるインバータ回路と、
前記入力パルス信号と前記インバータ回路の出力とに接続され、前記第１のパルスを生
成するＡＮＤ回路と、
前記入力パルス信号と前記インバータ回路の出力とに接続され、前記第２のパルスを生
成するＯＲ回路と、
前記ＯＲ回路の出力に接続され、前記第１のパルスと前記第２のパルスとに対応し正パ
ルス又は負パルスのいずれかに統一されたエッジ信号を生成するインバータ回路とを備え
、
前記信号伝送回路は、
前記第１のパルスを伝送する第１の信号伝送回路と、
前記インバータ回路の出力を伝送する第２の信号伝送回路とを備え、
前記波形再生回路は、
セット入力が前記第１の信号伝送回路に接続され、リセット入力が前記第２の信号伝送
回路に接続されるフリップフロップ回路を備えることを特徴とする請求項１に記載の信号
伝送装置。
【請求項４】
入力パルス信号の立ち上がりエッジに対応した第１のパルスと前記入力パルス信号の立
下りに対応した第２のパルスとを生成するステップと、
前記第１のパルスと前記第２のパルスとに対応し正パルス又は負パルスのいずれかに統
一されたエッジ信号を生成するステップと、
前記エッジ信号が信号伝送回路を伝送するステップと、
波形再生回路が前記信号伝送回路からの信号に基づいた立ち上がりと立ち下りとを有す
る出力パルス信号を生成するステップとを備えることを特徴とする信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に用いられる信号伝送装置及び信号伝送方法に関し、特に信
号のパルス幅やデューティ比を揃えることに関するものである。
【背景技術】
【０００２】
従来、半導体集積回路において例えば遅延素子を用いた信号伝送回路が存在する。図５
は、従来例に係る信号伝送回路８の構成例を示す図である。図６は、信号伝送回路８の動
作例を示すタイミングチャートである。図５に示す信号伝送回路８は、遅延素子としての
インバータ８０〜８３を備えている。
【０００３】
インバータ８０は、図６に示すタイムスケジュール（ｔｓ）の時刻ｔ１で、入力端子４
Ｂから入力パルス信号Ｄinを入力する。時刻ｔ２で、インバータ８０は、入力パルス信号
Ｄinを反転した反転信号Ｓ８０をインバータ８１に出力する。時刻ｔ３で、インバータ８
１は、反転信号Ｓ８０を反転した信号Ｓ８１をインバータ８２に出力する。時刻ｔ４で、
インバータ８２は、信号Ｓ８１を反転した反転信号Ｓ８２をインバータ８３に出力する。
時刻ｔ５で、インバータ８３は、反転信号Ｓ８２を反転した出力パルス信号Ｄoutを出力
端子５Ｂに出力する。
【０００４】
図６に示すように、入力パルス信号Ｄinの立ち上がりに対して反転信号Ｓ８０の立ち下
がりの遅延時間は、遅延時間tpdf1である。反転信号Ｓ８０の立ち下りに対して信号Ｓ８
１の立ち上がりの遅延時間は、遅延時間tpdr2である。信号Ｓ８１の立ち上がりに対して
反転信号Ｓ８２の立ち下がりの遅延時間は、遅延時間tpdf3である。反転信号Ｓ８２の立
ち下りに対して出力パルス信号Ｄoutの立ち上がりの遅延時間は、遅延時間tpdr4である。
これらの遅延時間の合計は、以下の式（１）で示される。
Tpd1 = tpdf1 + tpdr2 + tpdf3 + tpdr4・・・（１）
【０００５】
また、入力パルス信号Ｄinの立ち下がりに対して反転信号Ｓ８０の立ち上がりの遅延時
間は、遅延時間tpdr1である。反転信号Ｓ８０の立ち上がりに対して信号Ｓ８１の立ち下
がりの遅延時間は、遅延時間tpdf2である。信号Ｓ８１の立ち下がりに対して反転信号Ｓ
８２の立ち上がりの遅延時間は、遅延時間tpdr3である。反転信号Ｓ８２の立ち上がりに
対して出力パルス信号Ｄoutの立ち下がりの遅延時間は、遅延時間tpdf4である。これらの
遅延時間の合計は、以下の式（２）で示される。
Tpd2 = tpdr1 + tpdf2 + tpdr3 + tpdf4・・・（２）
【０００６】
この場合、入力端子４Ｂに入力された入力パルス信号Ｄinの立ち上がりから、出力端子
５Ｂに出力される出力パルス信号Ｄoutの立ち上がりまでの遅延時間（図６に示すTpd1）
と、入力端子４Ｂに入力された入力パルス信号Ｄinの立ち下がりから、出力端子５Ｂに出
力される出力パルス信号Ｄoutの立ち下がりまでの遅延時間（図６に示すTpd2）とは、必
ずしも等しくない（Tpd1≠Tpd2）。これは、インバータ８０〜８３における信号の立ち上
がりの遅延と信号の立ち下りの遅延とには差があるので、インバータ８０〜８３の立ち上
がり／立ち下がりにおける伝播遅延時間差が生じるからである。このため、入力端子４Ｂ
に入力された入力パルス信号Ｄinを出力端子５Ｂまで伝送すると、入力パルス信号Ｄinの
パルス幅やデューティ比が正しく再現されない。
【０００７】
このように、信号伝送経路に多段の論理回路が備えられた半導体集積回路では、それら
の論理回路の遅延等の回路特性に起因して信号のデューティが変化するという問題がある
。
【０００８】
このような従来例の問題に対処した特許文献１には、クロック信号のデューティを維持
するようにした信号伝送回路が開示されている。この信号伝送回路は、本経路からのクロ
ック信号とレプリカ経路からのクロック信号の位相を比較し、比較結果に応じてこれら双
方のクロック信号の位相が揃うようにデューティ調整回路を制御する。
【０００９】
また、特許文献２には、デューティ比の誤差の蓄積を防止するようにした信号伝送シス
テムが開示されている。この信号伝送システムは、ハイレベルの部分の割合が増大した信
号を反転して出力してデューティ比の誤差を相殺することで、複数のデータドライバＩＣ
を経由した場合でもデューティ比の誤差が蓄積されることを防止することを可能にしてい
る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−３３３０７３号公報
【特許文献２】特開２００３−３４５３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来例に係る特許文献１に記載の信号伝送回路によれば、本経路と同一
の特性を有するレプリカ経路やデューティ調整回路を設ける必要があり、回路が複雑にな
る問題がある。特許文献２に記載の信号伝送システムによれば、デューティ比の誤差が蓄
積されることを防止できても、デューティ比の誤差が生じる可能性がある。
【００１２】
そこで、本発明はこのような従来例に係る課題を解決したものであって、簡易な回路構
成で信号のパルス幅やデューティ比を一定に保つことができるようにした信号伝送装置及
び信号伝送方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、本発明に係る信号伝送装置は、入力パルス信号の立ち
上がりエッジに対応した第１のパルスと前記入力パルス信号の立下りエッジに対応した第
２のパルスとを生成し、前記第１のパルスと前記第２のパルスとに対応し正パルス又は負
パルスのいずれかに統一されたエッジ信号を生成するエッジ抽出回路と、前記エッジ信号
を伝送する信号伝送回路と、前記信号伝送回路からの信号に基づいた立ち上がりと立ち下
りとを有する出力パルス信号を生成する波形再生回路とを備えるものである。
【００１４】
また、上述した課題を解決するために、本発明に係る信号伝送方法は、入力パルス信号
の立ち上がりエッジに対応した第１のパルスと前記入力パルス信号の立下りに対応した第
２のパルスとを生成するステップと、前記第１のパルスと前記第２のパルスとに対応し正
パルス又は負パルスのいずれかに統一されたエッジ信号を生成するステップと、前記エッ
ジ信号が信号伝送回路を伝送するステップと、波形再生回路が前記信号伝送回路からの信
号に基づいた立ち上がりと立ち下りとを有する出力パルス信号を生成するステップとを備
えるものである。
【００１５】
本発明によれば、エッジ抽出回路は、入力パルス信号の立ち上がりエッジ及び立ち下り
エッジを抽出する。そして、抽出した立ち上がりエッジ及び立ち下りエッジを正パルス信
号又は負パルス信号のいずれかに統一したエッジ信号を生成する。これにより、信号伝送
回路における入力パルス信号の立ち上がりの遅延と立ち下りの遅延による変動を入力パル
ス信号の立ち上がり又は立ち下りで同じ条件にできる。従って、信号伝送回路における入
力パルス信号の立ち上がりと立ち下がりにおける伝播遅延時間差が生じない。信号伝送回
路は、エッジ抽出回路により生成されたエッジ信号を伝送する。波形再生回路は、信号伝
送回路により伝送されたエッジ信号から波形を再生して出力パルス信号を得る。
【発明の効果】
【００１６】
本発明によれば、入力パルス信号の立ち上がりエッジ及び立ち下りエッジを正パルス信
号又は負パルス信号のいずれかに統一したエッジ信号を信号伝送回路により伝送する。伝
送後、エッジ信号から波形を再生して出力パルス信号を得る。
【００１７】
この構成によって、信号伝送回路における入力パルス信号の立ち上がりの遅延と立ち下
りの遅延による変動を入力パルス信号の立ち上がり又は立ち下りで同じ条件にできる。従
って、信号伝送回路における入力パルス信号の立ち上がりと立ち下がりにおける伝播遅延
時間差が生じない。これにより、入力パルス信号を信号伝送回路により伝送しても、入力
パルス信号のパルス幅やデューティ比が変化しないので、入力パルス信号を正しく再現し
た出力パルス信号を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る第１の実施例としての信号伝送装置１００の構成例を示すブロック図である。
【図２】信号伝送装置１００の動作例を示すタイミングチャートである。
【図３】第２の実施例としての信号伝送装置２００の構成例を示すブロック図である。
【図４】信号伝送装置２００の動作例を示すタイミングチャートである。
【図５】従来例に係る信号伝送回路８の構成例を示す図である。
【図６】従来例に係る信号伝送回路８の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【実施例１】
【００１９】
続いて、図面を参照しながら本発明に係る信号伝送装置及び信号伝送方法について説明
する。図１は、本発明に係る第１の実施例としての信号伝送装置１００の構成例を示すブ
ロック図である。図１に示す信号伝送装置１００は、エッジ抽出回路１、信号伝送回路２
及び波形再生回路３を備えている。
【００２０】
エッジ抽出回路１は、入力パルス信号Ｄinの立ち上がりエッジ及び立ち下りエッジを抽
出し、抽出した立ち上がりエッジ及び立ち下りエッジを正パルス信号又は負パルス信号の
いずれかに統一したエッジ信号を生成する。この例で、エッジ抽出回路１は、入力パルス
信号Ｄinのエッジ信号の一例を示す正パルス信号ｎ２を生成する。エッジ抽出回路１は、
立ち上がりエッジ抽出用のＡＮＤ回路１０、立ち下がりエッジ抽出用のＯＲ回路１１、エ
ッジパルス多重化用のＥＸ−ＯＲ回路１２及びインバータ回路１３，１４を備えている。
【００２１】
ＡＮＤ回路１０は、入力端子４から入力パルス信号Ｄinを入力すると共にインバータ回
路１３から反転信号Ｄxinを入力する。ＡＮＤ回路１０は、入力した入力パルス信号Ｄin
と反転信号Ｄxinの論理積をとって入力パルス信号Ｄinの立ち上がりエッジを抽出して正
パルス信号Ｄredgeを出力する。この正パルス信号Ｄredgeは、第１のパルスの一例である
。
【００２２】
ＯＲ回路１１は、入力端子４から入力パルス信号Ｄinを入力すると共にインバータ回路
１３から反転信号Ｄxinを入力する。ＯＲ回路１１は、入力した入力パルス信号Ｄinと反
転信号Ｄxinの論理和をとって入力パルス信号Ｄinの立ち下がりエッジを抽出して負パル
ス信号Ｄfedgeを出力する。この負パルス信号Ｄfedgeは、第２のパルスの一例である。
【００２３】
ＥＸ−ＯＲ回路１２は、ＡＮＤ回路１０から立ち上がりエッジを示す正パルス信号Ｄre
dgeを入力し、ＯＲ回路１１から立ち下がりエッジを示す負パルス信号Ｄfedgeを入力する
。ＥＸ−ＯＲ回路１２は、入力した正パルス信号Ｄredgeと負パルス信号Ｄfedgeの排他的
論理和をとってエッジパルスを多重化した負パルス信号ｎ１を出力する。インバータ回路
１４は、ＥＸ−ＯＲ回路１２から負パルス信号ｎ１を入力し、この負パルス信号ｎ１を反
転して、エッジパルスを多重化した正パルス信号ｎ２を信号伝送回路２に出力する。
【００２４】
信号伝送回路２は、エッジ抽出回路１により生成されたエッジ信号の一例である正パル
ス信号ｎ２を伝送する。この例で、信号伝送回路２は一つの伝送路から構成されている。
信号伝送回路２は、複数のインバータ回路２０〜Ｎ（Ｎは整数）を直列に接続している。
インバータ回路２０〜Ｎの各々は、エッジパルスを多重化した正パルス信号ｎ２を入力す
る。この正パルス信号ｎ２は、入力パルス信号Ｄinの立ち上がり／立ち下りが正パルスに
変換されている。このように、入力パルス信号Ｄinの立ち上がりのエッジと入力パルス信
号Ｄinの立ち下がりのエッジとが同一極性のパルスに変換されているので、インバータ回
路２０〜Ｎにおいてパルスの立ち上がり／立ち下りで生じる伝播遅延時間差が発生しない
。従って、入力パルス信号Ｄinのパルス幅やデューティ比が変化しない。信号伝送回路２
は、正パルス信号ｎ２を遅延させた正パルス信号ｎ３を波形再生回路３に出力する。
【００２５】
波形再生回路３は、信号伝送回路２により伝送された正パルス信号ｎ２から波形を再生
して出力パルス信号Ｄoutを得る。波形再生回路３は、Ｄ−ＦＦ（Delay Flip Flop）回路
５０、スイッチ回路５１及びＳＲ−ＦＦ（Set-Reset Flip Flop）回路５２を備えている
。Ｄ−ＦＦ回路５０は、クロック入力が信号伝送回路２に接続され、出力がスイッチ回路
５１の制御端子に接続される。Ｄ−ＦＦ回路５０は、正パルス信号ｎ３が入力される度に
スイッチ回路５１のＯＮ／ＯＦＦを切り替えるようにトグルする。例えばＤ−ＦＦ回路５
０は、クロック（ＣＬＯＣＫ）として正パルス信号ｎ３が入力され、クロックのタイミン
グで入力Ｄがハイレベルならば出力Ｑからハイレベルの信号ｎ５をスイッチ回路５１に出
力し、入力Ｄがローレベルならば出力Ｑからローレベルの信号ｎ５をスイッチ回路５１に
出力する。Ｄ−ＦＦ回路５０は、出力Ｑの信号ｎ５を反転させた信号ｎ４を出力ＸＱから
入力Ｄに入力する。なお、Ｄ−ＦＦ回路５０は、外部のリセットスイッチなどが押されて
リセット信号ＲＳＴを入力して出力Ｑをローレベルに設定する。
【００２６】
スイッチ回路５１は、Ｄ−ＦＦ回路５０から信号ｎ５を入力してＳＲ−ＦＦ回路５２の
経路をセット側又はリセット側に切り替える。例えば、スイッチ回路５１は、信号ｎ５が
ローレベルの場合にはセット側に経路を切り替え、信号ｎ５がハイレベルの場合にはリセ
ット側に経路を切り替える。
【００２７】
ＳＲ−ＦＦ回路５２は、セット入力がスイッチ回路５１の一方の出力に接続され、リセ
ット入力がスイッチ回路５１の他方の出力に接続される。ＳＲ−ＦＦ回路５２は、入力パ
ルス信号Ｄinの立ち上がりを抽出した正パルス信号ｎ３によりセットすると共に、入力パ
ルス信号Ｄinの立ち下がりを抽出した正パルス信号ｎ３によりリセットして波形を再生し
た出力パルス信号Ｄoutを生成して出力端子５から出力する。
【００２８】
続いて、信号伝送装置１００の動作例について説明する。図２は、信号伝送装置１００
の動作例を示すタイミングチャートである。図２に示すタイムスケジュール（ｔｓ）の時
刻ｔ１で、外部からリセット信号ＲＳＴをＤ−ＦＦ回路５０に出力してリセットする。
【００２９】
時刻ｔ２で、エッジ抽出回路１は、入力パルス信号Ｄinを入力する。また時刻ｔ２で、
入力パルス信号Ｄinとインバータ回路１３からの反転信号Ｄxinとの論理積をＡＮＤ回路
１０によりとって入力パルス信号Ｄinの立ち上がりエッジを抽出して正パルス信号Ｄredg
eを生成する。
【００３０】
時刻ｔ６で、入力パルス信号Ｄinとインバータ回路１３からの反転信号Ｄxinとの論理
和をＯＲ回路１１によりとって入力パルス信号Ｄinの立ち下がりエッジを抽出して負パル
ス信号Ｄfedgeを生成する。
【００３１】
時刻ｔ２，ｔ６で、正パルス信号Ｄredgeと負パルス信号Ｄfedgeの排他的論理和をＥＸ
−ＯＲ回路１２によりとって、エッジパルスを多重化した負パルス信号ｎ１を生成する。
また時刻ｔ２，ｔ６で、この負パルス信号ｎ１をインバータ回路１４により反転して、エ
ッジパルスを多重化した正パルス信号ｎ２を生成する。この正パルス信号ｎ２により、入
力パルス信号Ｄinのエッジが同一極性のパルスに変換されているので、インバータ回路２
０〜Ｎにおいてパルスの立ち上がり／立ち下りで生じる伝播遅延時間差が発生しない。
【００３２】
時刻ｔ３で、正パルス信号ｎ２が信号伝送回路２を伝送して遅延した正パルス信号ｎ３
を波形再生回路３のＤ−ＦＦ回路５０により入力する。時刻ｔ３に示す正パルス信号ｎ３
のクロックの立ち上がりで、Ｄ−ＦＦ回路５０の出力ＸＱからローレベルの信号ｎ４を入
力Ｄに入力する。この場合、時刻ｔ３から若干遅延した時刻ｔ５で、Ｄ−ＦＦ回路５０の
出力ＸＱからローレベルの信号ｎ４を入力Ｄに入力する。また時刻ｔ５で、Ｄ−ＦＦ回路
５０の出力Ｑからハイレベルの信号ｎ５がスイッチ回路５１に出力される。
【００３３】
時刻ｔ７で、正パルス信号ｎ２が信号伝送回路２を伝送して遅延した２番目の正パルス
信号ｎ３を波形再生回路３のＤ−ＦＦ回路５０により入力する。時刻ｔ７に示す正パルス
信号ｎ３のクロックの立ち上がりで、Ｄ−ＦＦ回路５０の出力ＸＱからハイレベルの信号
ｎ４を入力Ｄに出力する。この場合、時刻ｔ７から若干遅延した時刻ｔ９で、Ｄ−ＦＦ回
路５０の出力ＸＱからハイレベルの信号ｎ４を入力Ｄに出力する。また時刻ｔ９で、Ｄ−
ＦＦ回路５０の出力Ｑからローレベルの信号ｎ５がスイッチ回路５１に出力される。この
ように、Ｄ−ＦＦ回路５０は、正パルス信号ｎ３が入力される度にハイレベルとローレベ
ルの信号ｎ５を交互に出力して、スイッチ回路５１のＯＮ／ＯＦＦを切り替えるようにト
グル動作する。
【００３４】
時刻ｔ３で、Ｄ−ＦＦ回路５０からのローレベルの信号ｎ５によりスイッチ回路５１が
セット側に切り替えられている。このとき、入力パルス信号Ｄinの立ち上がりを抽出した
正パルス信号ｎ３によりＳＲ−ＦＦ回路５２をセットして、時刻ｔ４で出力パルス信号Ｄ
outのパルスを立ち上げる。
【００３５】
時刻ｔ７で、Ｄ−ＦＦ回路５０からのハイレベルの信号ｎ５によりスイッチ回路５１が
リセット側に切り替えられている。このとき、入力パルス信号Ｄinの立ち下がりを抽出し
た２番目の正パルス信号ｎ３によりＳＲ−ＦＦ回路５２をリセットして、時刻ｔ８でパル
スを立ち下げて出力パルス信号Ｄ１outを生成する。以下同様にして出力パルス信号Ｄ２o
utを生成する。
【００３６】
このように本発明に係る第１の実施例としての信号伝送装置１００によれば、入力パル
ス信号Ｄinの立ち上がりエッジ及び立ち下りエッジを正パルス信号又は負パルス信号のい
ずれかに統一したエッジ信号を信号伝送回路２により伝送する。伝送後、エッジ信号から
波形を再生して出力パルス信号Ｄoutを得る。
【００３７】
この構成によって、信号伝送回路２における入力パルス信号Ｄinの立ち上がりの遅延と
立ち下りの遅延による変動を入力パルス信号Ｄinの立ち上がり又は立ち下りで同じ条件に
できる。従って、信号伝送回路２における入力パルス信号Ｄinの立ち上がりと立ち下がり
における伝播遅延時間差が生じない。これにより、入力パルス信号Ｄinを信号伝送回路２
により伝送しても、入力パルス信号Ｄinのパルス幅やデューティ比が変化しないので、入
力パルス信号Ｄinを正しく再現した出力パルス信号Ｄoutを得ることができる。
【実施例２】
【００３８】
続いて、本発明に係る第２の実施例としての信号伝送装置２００について説明する。図
３は、第２の実施例としての信号伝送装置２００の構成例を示すブロック図である。図３
に示す信号伝送装置２００と信号伝送装置１００の主な違いは、エッジ抽出回路１Ａにお
いてエッジパルスの多重化を行わないことである。これに伴い、図１に示した波形再生回
路３のＤ−ＦＦ回路５０及びスイッチ回路５１が不要になり、ＳＲ−ＦＦ回路５２のみで
波形再生回路を構成することができる。
【００３９】
図３に示す信号伝送装置２００は、エッジ抽出回路１Ａ、信号伝送回路２Ａ，２Ｂ及び
ＳＲ−ＦＦ回路５２Ａを備えている。エッジ抽出回路１Ａは、立ち上がりエッジ抽出用の
ＡＮＤ回路１０Ａ、立ち下がりエッジ抽出用のＯＲ回路１１Ａ及びインバータ回路１３Ａ
，１４Ａを備えている。
【００４０】
ＡＮＤ回路１０Ａは、入力端子４Ａから入力パルス信号Ｄinを入力すると共にインバー
タ回路１３Ａから反転信号Ｄxinを入力する。ＡＮＤ回路１０Ａは、入力した入力パルス
信号Ｄinと反転信号Ｄxinの論理積をとって入力パルス信号Ｄinの立ち上がりエッジを抽
出して正パルス信号Ｄredgeを出力する。
【００４１】
ＯＲ回路１１Ａは、入力端子４Ａから入力パルス信号Ｄinを入力すると共にインバータ
回路１３Ａから反転信号Ｄxinを入力する。ＯＲ回路１１Ａは、入力した入力パルス信号
Ｄinと反転信号Ｄxinの論理和をとって入力パルス信号Ｄinの立ち下がりエッジを抽出し
て負パルス信号Ｄfedgeをインバータ回路１４Ａに出力する。
【００４２】
インバータ回路１４ＡはＯＲ回路１１Ａの出力に接続され、正パルス又は負パルスのい
ずれかに統一されたエッジ信号を生成する。この例で、インバータ回路１４Ａは、ＯＲ回
路１１Ａから負パルス信号Ｄfedgeを入力し、この負パルス信号Ｄfedgeを反転して、入力
パルス信号Ｄinの立ち下がりエッジを抽出した正パルス信号Ｄxfedgeを信号伝送回路２Ｂ
に出力する。
【００４３】
信号伝送回路２Ａは第１の信号伝送回路の一例であり、複数のインバータ回路２０Ａ〜
Ｎ（Ｎは整数）を直列に接続している。また信号伝送回路２Ｂは第２の信号伝送回路の一
例であり、複数のインバータ回路２０Ｂ〜Ｎ（Ｎは整数）を直列に接続している。信号伝
送回路２Ａ，２Ｂは、同じ遅延時間を持つように同様の回路と負荷条件で構成されている
。
【００４４】
インバータ回路２０Ａ〜Ｎの各々は、エッジ抽出回路１Ａからの入力パルス信号Ｄinの
立ち上がりエッジを示す正パルス信号Ｄredgeを伝送する。インバータ回路２０Ｂ〜Ｎの
各々は、入力パルス信号Ｄinの立ち下がりエッジを示す正パルス信号Ｄxfedgeを伝送する
。これにより、入力パルス信号Ｄinの立ち上がり／立ち下がりエッジが同一極性の正パル
スに変換されているので、インバータ回路２０Ａ〜Ｎ，２０Ｂ〜Ｎにおいてパルスの立ち
上がり／立ち下りで生じる伝播遅延時間差が発生しない。従って、入力パルス信号Ｄinの
パルス幅やデューティ比が変化しない。信号伝送回路２Ａ，２Ｂはそれぞれ、正パルス信
号Ｄredge、正パルス信号Ｄxfedgeを遅延させてＳＲ−ＦＦ回路５２Ａに出力する。
【００４５】
ＳＲ−ＦＦ回路５２Ａは波形再生回路の一例であり、セット入力が信号伝送回路２Ａに
接続され、リセット入力が信号伝送回路２Ｂに接続される。ＳＲ−ＦＦ回路５２Ａは、入
力パルス信号Ｄinの立ち上がりを抽出した正パルス信号Ｄredgeによりセットすると共に
、入力パルス信号Ｄinの立ち下がりを抽出した正パルス信号Ｄxfedgeによりリセットして
波形を再生した出力パルス信号Ｄoutを生成して出力端子５Ａから出力する。
【００４６】
続いて、信号伝送装置２００の動作例について説明する。図４は、信号伝送装置２００
の動作例を示すタイミングチャートである。図４に示すタイムスケジュール（ｔｓ）の時
刻ｔ１で、エッジ抽出回路１Ａは、入力パルス信号Ｄinを入力する。時刻ｔ１で、入力パ
ルス信号Ｄinとインバータ回路１３Ａからの反転信号Ｄxinとの論理積をＡＮＤ回路１０
Ａによりとって入力パルス信号Ｄinの立ち上がりエッジを抽出して正パルス信号Ｄredge
を生成する。
【００４７】
時刻ｔ４で、入力パルス信号Ｄinとインバータ回路１３Ａからの反転信号Ｄxinとの論
理和をＯＲ回路１１Ａによりとって入力パルス信号Ｄinの立ち下がりエッジを抽出して負
パルス信号Ｄfedgeを生成する。また、時刻ｔ４で、負パルス信号Ｄfedgeをインバータ回
路１４Ａにより反転して、正パルス信号Ｄxfedgeを生成する。これらの正パルス信号Ｄre
dge、正パルス信号Ｄxfedgeにより、入力パルス信号Ｄinのエッジが同一極性のパルスに
変換されているので、インバータ回路２０Ａ〜Ｎ，２０Ｂ〜Ｎにおいてパルスの立ち上が
り／立ち下りで生じる伝播遅延時間差が発生しない。
【００４８】
時刻ｔ２で、正パルス信号Ｄredgeをインバータ回路２０Ａ〜Ｎにより遅延させた正パ
ルス信号ｎＡ３をＳＲ−ＦＦ回路５２によりセットして、時刻ｔ３で出力パルス信号Ｄou
tのパルスを立ち上げる。この正パルス信号ｎＡ３は、入力パルス信号Ｄinの立ち上がり
を抽出した正パルス信号である。
【００４９】
また時刻ｔ５で、正パルス信号Ｄxfedgeをインバータ回路２０Ｂ〜Ｎにより遅延させた
正パルス信号ｎＢ３をＳＲ−ＦＦ回路５２によりリセットして、時刻ｔ６でパルスを立ち
下げる。この正パルス信号ｎＢ３は、入力パルス信号Ｄinの立ち下がりを抽出した正パル
ス信号である。このようにして、出力パルス信号Ｄ３outを生成する。以下同様にして出
力パルス信号Ｄ４outを生成する。
【００５０】
このように本発明に係る第２の実施例としての信号伝送装置２００によれば、ＥＸ−Ｏ
Ｒ回路１２やＤ−ＦＦ回路５０、スイッチ回路５１を不要にできるので、回路構成を簡易
化できる。
【産業上の利用可能性】
【００５１】
本発明は、半導体集積回路に用いられる信号伝送装置に適用して極めて好適である。
【符号の説明】
【００５２】
１，１Ａ・・・エッジ抽出回路、２・・・信号伝送回路、２Ａ，２Ｂ・・・信号伝送回
路（第１及び第２の信号伝送回路）、３・・・波形再生回路、１２・・・ＥＸ−ＯＲ回路
、５２Ａ・・・ＳＲ−ＦＦ回路（波形再生回路）、１００，２００・・・信号伝送装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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