(57)【要約】【課題】互いに異なる仕事関数のゲート電極を有するメモリセルトランジスタ及び選択トランジスタを構成可能なチャージトラップ型の不揮発性半導体記憶装置を提供する。【解決手段】表面に、互いに離間して設けられたソースまたはドレインとなる拡散領域２１を有する半導体基板１０と、拡散領域２１の間の半導体基板１０の表面に、順に、トンネル絶縁膜１３、電荷蓄積絶縁膜１４、及びブロッキング絶縁膜１５を有するゲート絶縁膜１８が配設され、ゲート絶縁膜１８の上に、幅Ｌ１を有するシリサイド膜１７ａが配置されたゲート電極１９を備えたメモリセルトランジスタ５と、拡散領域２１の間の半導体基板１０の表面に、ゲート絶縁膜２８が配設され、ゲート絶縁膜２８の上に、順に、第１の幅より大きい幅Ｌ２を有するポリシリコン膜１６ａ及びシリサイド膜１７ａが配置されたゲート電極２９を備えた選択トランジスタ６とを具備する。【選択図】図１
2010123684.tif 000002
【特許請求の範囲】
【請求項１】
表面に、互いに離間して設けられたソースまたはドレインとなる拡散領域を有する半導体基板と、
前記拡散領域の間の前記半導体基板の表面に、電荷蓄積絶縁膜を有する第１の絶縁膜が配設され、前記第１の絶縁膜の上に接して、第１の幅を有するシリサイドが配置された第１のゲート電極を備えたメモリセルトランジスタと、
前記拡散領域の間の前記半導体基板の表面に、第２の絶縁膜が配設され、前記第２の絶縁膜の上に接して、順に、第１の幅より大きい第２の幅を有する不純物がドープされたシリコン及び前記シリサイドが配置された第２のゲート電極を備えた選択トランジスタと、
を具備していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
表面に、互いに離間して設けられたソースまたはドレインとなる拡散領域を有する半導体基板と、
前記拡散領域の間の前記半導体基板の表面に、電荷蓄積絶縁膜を有する第１の絶縁膜が配設され、前記第１の絶縁膜の上に接して、不純物がドープされたシリコン及び金属系導電性材料から選択される材料が配置された第１のゲート電極を備えたメモリセルトランジスタと、
前記拡散領域の間の前記半導体基板の表面に、第２の絶縁膜が配設され、前記第２の絶縁膜の上に接して、前記第１の絶縁膜に接する前記第１のゲート電極の材料とは異なる材料であって、前記不純物がドープされたシリコン及び前記金属系導電性材料から選択される材料が配置された第２のゲート電極を備えた選択トランジスタと、
を具備していることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１の絶縁膜に接する前記第１のゲート電極は、金属窒化膜であり、前記第２の絶縁膜に接する前記第２のゲート電極は、不純物ドープがドープされたシリコンであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の絶縁膜に接する前記第１のゲート電極は、不純物ドープがドープされたシリコンであり、前記第２の絶縁膜に接する前記第２のゲート電極は、金属窒化膜であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の絶縁膜に接する前記第１のゲート電極は、金属窒化膜であり、前記第２の絶縁膜に接する前記第２のゲート電極は、金属膜であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルは半導体基板上にゲート絶縁膜、制御ゲート電極が積層されたトランジスタ構造をなしている。このメモリセルの書き込み／消去は、制御ゲート電極と基板間に電圧を印加することでトンネル電流を流し、電荷蓄積膜中の電荷の有無で閾値電圧を制御することによって、データを記憶させる。メモリセルの構造には、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造、スタックゲート構造等がある。
【０００３】
ＭＯＮＯＳ構造等は、チャージトラップ型とも呼ばれ、例えば、ゲート絶縁膜として電荷を選択的に通過させるトンネル絶縁膜（シリコン酸化膜）、電荷蓄積絶縁膜（シリコン窒化膜）、及び電荷蓄積絶縁膜と制御ゲート電極間の電流を阻止するブロッキング絶縁膜（シリコン酸化膜）が順次積層されており、シリコン窒化膜中に局在するトラップサイトへの電荷トラップによって閾値を変化させる。
【０００４】
スタックゲート構造は、浮遊ゲート型とも呼ばれ、例えば、トンネル絶縁膜（シリコン酸化膜）、浮遊ゲート電極（ポリシリコン膜）、電極間絶縁膜（ＯＮＯ膜）、制御ゲート電極が順次積層されている。書き込み／消去は、制御ゲート電極と半導体基板間に高電圧を印加することでＦＮ（Fow1er-Nordheim）トンネル電流を流し、トンネル絶縁膜と浮遊ゲート電極間で電荷の出し入れをすることによって行われる。つまり、浮遊ゲート電極内の電荷の有無で閾値電圧を制御することによって、データを記憶させる。
【０００５】
これらのどちらのメモリセルも、メモリセルに隣接する選択トランジスタによって選択される。選択トランジスタは、電荷を蓄積し続ける必要はなく、例えば、ゲート絶縁膜（シリコン酸化膜）とその上に制御ゲート電極（ポリシリコン膜）が順次積層されている。
【０００６】
メモリセルトランジスタ及び選択トランジスタは、それぞれの閾値電圧が許容範囲に収められることは重要である。スタックゲート構造において、例えば、メモリセルは、浮遊ゲート電極と、浮遊ゲート電極上に配置されるゲート間絶縁膜と、ゲート間絶縁膜上に配置される制御ゲート電極とを有し、選択トランジスタは、下側ゲート電極と、下側ゲート電極上に配置され、開口部を有するゲート間絶縁膜と、少なくとも開口部に形成され、金属原子の拡散をブロックする機能を有するブロック膜と、第２ゲート間絶縁膜上に配置され、ブロック膜を介して下側ゲート電極に電気的に接続される上側ゲート電極とを有し、メモリセルの制御ゲート電極及び選択トランジスタの上側ゲート電極がフルシリサイド化される構造が開示されている（例えば、特許文献１参照。）。
【０００７】
開示されたスタックゲート構造は、選択トランジスタの下側ゲート電極が、シリサイド化されないポリシリコンを残し、メモリセルの制御ゲート電極が、フルシリサイドとされる構成とし、両トランジスタの制御ゲート電極が異なる仕事関数を有することが可能である。これらのゲート電極はゲート間絶縁膜を共通に有し、一方の選択トランジスタはゲート間絶縁膜に開口を有する構成であることを利用している。
【０００８】
しかしながら、チャージトラップ型は、ゲート間絶縁膜を配する構造にはなっていないので、開示されたスタックゲート構造の技術をそのまま適用することが難しい。また、開示された技術では、選択トランジスタの下側ゲート電極にポリシリコンを残して、閾値電圧を制御するという選択に限定され、その他の構成を取ることが難しいという問題がある。
【特許文献１】特開２００８−１５９６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、互いに異なる仕事関数のゲート電極を有するメモリセルトランジスタ及び選択トランジスタを構成可能なチャージトラップ型の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の不揮発性半導体記憶装置は、表面に、互いに離間して設けられたソースまたはドレインとなる拡散領域を有する半導体基板と、前記拡散領域の間の前記半導体基板の表面に、電荷蓄積絶縁膜を有する第１の絶縁膜が配設され、前記第１の絶縁膜の上に接して、第１の幅を有するシリサイドが配置された第１のゲート電極を備えたメモリセルトランジスタと、前記拡散領域の間の前記半導体基板の表面に、第２の絶縁膜が配設され、前記第２の絶縁膜の上に接して、順に、第１の幅より大きい第２の幅を有する不純物がドープされたシリコン及び前記シリサイドが配置された第２のゲート電極を備えた選択トランジスタとを具備していることを特徴とする。
【００１１】
また、本発明の別態様の不揮発性半導体記憶装置は、表面に、互いに離間して設けられたソースまたはドレインとなる拡散領域を有する半導体基板と、前記拡散領域の間の前記半導体基板の表面に、電荷蓄積絶縁膜を有する第１の絶縁膜が配設され、前記第１の絶縁膜の上に接して、不純物がドープされたシリコン及び金属系導電性材料から選択される材料が配置された第１のゲート電極を備えたメモリセルトランジスタと、前記拡散領域の間の前記半導体基板の表面に、第２の絶縁膜が配設され、前記第２の絶縁膜の上に接して、前記第１の絶縁膜に接する前記第１のゲート電極の材料とは異なる材料であって、前記不純物がドープされたシリコン及び前記金属系導電性材料から選択される材料が配置された第２のゲート電極を備えた選択トランジスタとを具備していることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、互いに異なる仕事関数のゲート電極を有するメモリセルトランジスタ及び選択トランジスタを構成可能なチャージトラップ型の不揮発性半導体記憶装置を提供する。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１４】
本発明の実施例１に係る不揮発性半導体記憶装置及びその製造方法について、図１乃至図９を参照しながら説明する。図１は不揮発性半導体記憶装置の構造を模式的に示す断面図である。図２乃至図９は、不揮発性半導体記憶装置の製造方法を工程順に模式的に示す構造断面図である。図２乃至図９のそれぞれの（ａ）及び（ｂ）は、図１（ｂ）の２点鎖線で囲んだ領域、及び図１（ｃ）の２点鎖線で囲んだ領域に、それぞれ対応している。なお、半導体基板の表面において、半導体基板から離れる方向を上または上方向として説明する。
【００１５】
図１に示すように、ＮＡＮＤ型の不揮発性半導体記憶装置１は、表面に、互いに離間して設けられたソースまたはドレインとする拡散領域２１を有する半導体基板１０と、拡散領域２１の間の半導体基板１０の表面に、順に、トンネル絶縁膜１３、電荷蓄積絶縁膜１４、及びブロッキング絶縁膜１５を有する第１の絶縁膜であるゲート絶縁膜１８が配設され、ゲート絶縁膜１８の上に接して、第１の幅である幅Ｌ１を有するシリサイド膜１７ａが配置された第１のゲート電極であるゲート電極１９を備えたメモリセル領域７にあるメモリセルトランジスタ５と、拡散領域２１の間の半導体基板１０の表面に、第２の絶縁膜であるゲート絶縁膜２８が配設され、ゲート絶縁膜２８の上に接して、順に、第１の幅より大きい第２の幅である幅Ｌ２を有する不純物ドープのシリコンされたポリシリコン膜１６ａ及びシリサイド膜１７ａが配置された第２のゲート電極であるゲート電極２９を備えた選択ゲート領域８にある選択トランジスタ６とを具備している。
【００１６】
また、図１（ａ）に示すように、不揮発性半導体記憶装置１は、複数の素子領域１１（網掛け表示）がストライプ状に平行に、図面左右に伸長して設けられている。素子領域１１内には、ソースまたはドレインとなる拡散領域２１が互いに離間して設けられている。また、素子領域１１間には、例えば、シリコン酸化膜からなる素子分離領域３１が設けられている。
【００１７】
メモリセルトランジスタ５のゲート電極１９は、素子領域１１に直交するように、ストライプ状に平行に、図面上下に伸長して設けられている。メモリセルは個々にメモリセルトランジスタ５に対応し、メモリセル領域７に格子状に配設されている。
【００１８】
選択トランジスタ６のゲート電極２９は、ゲート電極１９に平行に、メモリセル領域７を挟むように両側に、１対の選択トランジスタ６が配置されている。つまり、各メモリセルトランジスタ５のソースとドレイン、すなわち拡散領域２１は、隣接するものが共通に接続されて、メモリブロックが形成され、メモリブロックの両端に選択トランジスタ６が設けられている。ゲート電極２９は、２本ずつ選択ゲート領域８に配設されている。ここでは２本ずつ図示しているが、選択できればゲート電極２９を有する選択ゲートは1本でもよい。
【００１９】
図１（ｂ）及び（ｃ）に示すように、半導体基板１０は、例えば、ｐ型シリコン基板であり、拡散領域２１は、ｎ型の不純物、例えばＡｓが注入されている。拡散領域２１は、対向する拡散領域２１側に、それぞれ張り出したエクステンション領域が設けられていることが多い。隣接する拡散領域２１間の一部は、チャネル領域（図示略）として機能する。なお、半導体基板１０は、ｐ型ウェルが設けられた基板構造とすること、絶縁層の上にｐ型シリコンを有するＳＯＩ（Silicon on Insulator）基板とすることが可能であり、また、半導体基板１０及び拡散領域２１は、それぞれ逆の導電型で構成することが可能である。
【００２０】
また、ゲート絶縁膜１８、２８及びゲート電極１９、２９は、間を、例えば、シリコン絶縁膜からなる層間絶縁膜３３で埋め込まれている。なお、図示を省略するが、ゲート絶縁膜１８、２８及びゲート電極１９、２９の側壁部及び上部は、シリコン酸化膜またはシリコン窒化膜またはシリコン酸窒化膜の少なくとも一つからなる絶縁膜で被われている。
【００２１】
メモリセル領域７では、隣接する拡散領域２１間のチャネル領域の上部に、トンネル絶縁膜１３、電荷蓄積絶縁膜１４、及びブロッキング絶縁膜１５に、それぞれ、対応するシリコン酸化膜１３ａ、シリコン窒化膜１４ａ、及びシリコン酸化膜１５ａからなるゲート絶縁膜１８が設けられている。なお、トンネル絶縁膜１３は、シリコン酸化膜、シリコン酸窒化膜、並びに、シリコン酸化膜及びシリコン窒化膜を積層した膜のいずれかで構成することが可能である。
【００２２】
メモリセルトランジスタ５のゲート電極１９は、ゲート絶縁膜１８の最上層のブロッキング絶縁膜１５に接して、幅Ｌ１のシリサイド膜１７ａが配設されている。シリサイド膜１７ａは、例えば、Ｎｉを主成分とする。ゲート電極１９の幅Ｌ１が、例えば、製造プロセスの最小寸法で形成される。なお、シリサイド膜１７ａは、その他に、Ｃｏ、Ｐｔ、Ｙｂ、Ｗ等の内の少なくとも１つの元素を主成分とすることが可能である。
【００２３】
一方、選択ゲート領域８では、隣接する拡散領域２１間のチャネル領域の上部に、シリコン酸化膜１３ａ及びシリコン窒化膜１４ａからなるゲート絶縁膜２８が設けられている。
【００２４】
選択トランジスタ６のゲート電極２９は、シリコン窒化膜１４ａに接して、幅Ｌ１のポリシリコン膜１６ａが配置され、ポリシリコン膜１６ａのシリコン窒化膜１４ａとは反対側に接して、幅Ｌ１のシリサイド膜１７ａが配置されている。つまり、ポリシリコン膜１６ａとシリサイド膜１７ａとの境界は、ゲート電極２９の半導体基板１０の表面からの高さ方向の中間にある。ゲート電極２９は、必要とするトランジスタの駆動能力を発揮するために、チャネル長がゲート電極１９より大きく設定され、同時に、幅Ｌ２が幅Ｌ１より大きく、例えば、２倍乃至それ以上大きく形成されている。
【００２５】
ポリシリコン膜１６ａは、不純物、例えばＰが導入されて、抵抗が低く形成されている。なお、ポリシリコン膜１６ａの不純物は他のｎ型またはｐ型の不純物から適宜選択することが可能である。
【００２６】
次に、不揮発性半導体記憶装置１の製造方法について説明する。製造工程の説明において、不揮発性半導体記憶装置１を構成する材料または配置等が補足される。
【００２７】
図２に示すように、半導体基板１０の表面に、シリコン酸化膜１３ａが熱酸化法により形成され、シリコン酸化膜１３ａの上に、シリコン窒化膜１４ａがＣＶＤ（Chemical Vapor Deposition）法により形成される。図示を省略するが、その後、シリコン窒化膜１４ａの上に、例えば、フォトリソグラフィ法によりパターニングしたアモルファスシリコンを形成し、このアモルファスシリコンをマスクとして、ＲＩＥ（Reactive Ion Etching）法によりエッチングを行う。
【００２８】
図３に示すように、メモリセル領域７（図３（ａ）の右側）で、シリコン酸化膜１３ａ及びシリコン窒化膜１４ａが残り、選択ゲート領域８（図３（ａ）の左側）で、シリコン酸化膜１３ａ及びシリコン窒化膜１４ａがエッチングされる。
【００２９】
図４に示すように、半導体基板１０の表面に、シリコン酸化膜１３ｂが熱酸化法により形成される。図示を省略するが、その後、シリコン酸化膜１３ｂ及びシリコン窒化膜１４ａの上に、例えば、フォトリソグラフィ法によりパターニングしたアモルファスシリコンを形成し、このアモルファスシリコンをマスクとして、ＲＩＥ法によりエッチングを行う。素子分離領域３３（図４（ｂ）の左右両端側）となる領域にトレンチ４１を形成し、次に、例えば、このトレンチ４１にＣＶＤ法によりシリコン酸化膜を埋め込み、平坦化またはエッチングを行う。
【００３０】
図５に示すように、トレンチ４１に素子分離領域３１が形成され、表面にシリコン酸化膜１３ｂ、シリコン窒化膜１４ａ、及び素子分離領域３１の上面が露出する。
【００３１】
図６に示すように、シリコン酸化膜１３ｂ、シリコン窒化膜１４ａ、及び素子分離領域３３の表面に、シリコン酸化膜１５ａをＣＶＤ法により形成する。その後、シリコン酸化膜１５ａの表面に、Ｐがドープされたポリシリコン膜１６ａを形成する。図示を省略するが、その後、ポリシリコン膜１６ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００３２】
図７に示すように、ゲート絶縁膜１８及びゲート電極１９となる領域に、ほぼ幅Ｌ１となるシリコン酸化膜１３ａ、シリコン窒化膜１４ａ、シリコン酸化膜１５ａ、及びポリシリコン膜１６ａを形成し、ゲート絶縁膜２８及びゲート電極２９となる領域に、ほぼ幅Ｌ２となるシリコン酸化膜１３ｂ、シリコン酸化膜１５ａ、及びポリシリコン膜１６ａを形成する。図示を省略するが、その後、形成された積層膜の側壁部及び上部に、シリコン酸化膜またはシリコン窒化膜またはシリコン酸窒化膜の少なくとも一方からなる絶縁膜を形成し、半導体基板１０の表面に、イオン注入を行って、拡散領域２１を形成する。なお、側壁の絶縁膜を形成する前に、イオン注入を行って、エクステンション領域を形成することは可能である。
【００３３】
図８に示すように、ゲート絶縁膜１８、２８及びゲート電極１９、２９となる領域の間に、ＴＥＯＳ(Tetraethoxysilane)系のシリコン酸化膜からなる層間絶縁膜３３が埋め込まれ、次に、ポリシリコン膜１６ａの上面が露出するように、ＣＭＰ法により平坦化して、平坦化された層間絶縁膜３３及びポリシリコン膜１６ａの上に、例えばＮｉからなるシリサイド形成用の金属膜３５ａがＣＶＤ法により堆積される。
【００３４】
図９に示すように、加熱処理を行って、ゲート絶縁膜１８の上に、ポリシリコン膜１６ａと金属膜３５ａとが反応して、全てシリサイド化されたシリサイド膜１７ａを形成し、同時に、ゲート絶縁膜２８の上に、ポリシリコン膜１６ａの上部のみがシリサイド化されたシリサイド膜１７ａを形成する。つまり、ゲート絶縁膜１８の上のゲート電極１９は、幅Ｌ１のシリサイド膜１７ａで構成され、ゲート絶縁膜２８の上のゲート電極２９は、幅Ｌ２のポリシリコン膜１６ａ及びシリサイド膜１７ａで構成される。
【００３５】
ポリシリコン膜１６ａと金属膜３５ａとが加熱処理によって反応するシリサイド化は、幅の狭い幅Ｌ１のポリシリコン膜１６ａにおいて、幅の広い幅Ｌ２のポリシリコン膜１６ａより早く進行する、いわゆる細線効果を利用して行われる。幅Ｌ１と幅Ｌ２は、幅Ｌ１のポリシリコン膜１６ａで全てシリサイド化され、一方、幅Ｌ２のポリシリコン膜１６ａで、ゲート絶縁膜２８の上に、ポリシリコン膜１６ａがシリサイド化されずに安定的に残るように決められる。シリサイド化の速度差は、加熱温度、金属膜３５ａの種類や膜厚、ポリシリコン膜１６ａの膜厚、不純物濃度や結晶性等により変化するが、本実施例においては、幅Ｌ２を幅Ｌ１の約３倍とした。なお、金属膜３５ａはＮｉの他、上述の元素とすることが可能である。
【００３６】
上述したように、不揮発性半導体記憶装置１は、メモリセル領域７のメモリセルトランジスタ５のゲート電極１９を幅Ｌ１とし、選択ゲート領域８の選択トランジスタ６のゲート電極２９を幅Ｌ１より大きな幅Ｌ２として、ゲート電極１９がゲート絶縁膜１８に接して全てシリサイド膜１７ａで構成され、ゲート電極２９がゲート絶縁膜２８に接してポリシリコン膜１６ａ及びその上のシリサイド膜１７ａで構成されている。
【００３７】
その結果、チャージトラップ型の不揮発性半導体記憶装置１は、異なる仕事関数のゲート電極１９、２９を有するメモリセルトランジスタ５及び選択トランジスタ６を構成可能である。異なる仕事関数を有するゲート電極１９、２９を得たことにより、不揮発性半導体記憶装置１は、メモリセルトランジスタ５及び選択トランジスタ６の閾値電圧をより適当な値に設定することが可能となる。
【実施例２】
【００３８】
本発明の実施例２に係る不揮発性半導体記憶装置について、図１０乃至図１３を参照しながら説明する。図１０乃至図１３は、半導体装置の製造方法を工程順に模式的に示す構造断面図であり、図１０は、図１１乃至図１３に示す工程を経て得られる構造断面図である。実施例１の不揮発性半導体記憶装置とは、メモリセルトランジスタのゲート電極が、ゲート絶縁膜の上に金属窒化膜を配設した構成であることが異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００３９】
図１０に示すように、本実施例の不揮発性半導体記憶装置は、実施例１の不揮発性半導体記憶装置１に対して、メモリセル領域７のメモリセルトランジスタ７１のゲート電極６１の構成、及び選択ゲート領域８の選択ゲートトランジスタ７２のゲート電極６２の構成が異なる。すなわち、ゲート電極６１は、ゲート絶縁膜１８に接して、例えば、ＴａＮからなる金属窒化膜５１ａが形成され、金属窒化膜５１ａの上にポリシリコン膜５３ａが形成されており、一方、ゲート電極６２は、ゲート絶縁膜２８に接して、ポリシリコン膜５３ａが形成されている。その他の構成は、実施例１の不揮発性半導体記憶装置１と同様であり、ポリシリコン膜５３ａは、実施例１のポリシリコン膜１６ａと同様である。なお、金属窒化膜５１ａは、ＴａＮの他に、ＴｉＮ、ＷＮ、ＴａＳｉＮ等が可能である。
【００４０】
次に、本実施例の不揮発性半導体記憶装置の製造方法について説明する。実施例１の不揮発性半導体記憶装置の製造方法と同様に、図６に示す工程の前まで進めて、次に、図１１に示すように、シリコン酸化膜１３ｂ、シリコン窒化膜１４ａ、及び素子分離領域３３の表面に、シリコン酸化膜１５ａをＣＶＤ法により形成する。その後、シリコン酸化膜１５ａの表面に、ＣＶＤ法で金属窒化膜５１ａを形成する。図示を省略するが、その後、金属窒化膜５１ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００４１】
図１２に示すように、メモリセル領域７（図１２（ａ）の右側）で、金属窒化膜５１ａが残り、選択ゲート領域８（図１２（ａ）の左側）で、金属窒化膜５１ａがエッチングされる。
【００４２】
図１３に示すように、シリコン酸化膜１５ａ及び金属窒化膜５１ａの表面に、Ｐがドープされたポリシリコン膜５３ａを形成する。図示を省略するが、その後、ポリシリコン膜５３ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００４３】
図１０に示すように、実施例１の図７示す工程から、図８に示す工程の一部と同様にして、層間絶縁膜３３を形成し、メモリセル領域７に上述の構成のゲート電極６１、及び選択ゲート領域８に上述の構成のゲート電極６２が得られる。
【００４４】
上述したように、本実施例の不揮発性半導体記憶装置は、メモリセルトランジスタ７１のゲート電極６１がゲート絶縁膜１８に接して金属窒化膜５１ａ及びその上のポリシリコン膜５３ａで構成され、選択トランジスタ７２のゲート電極６２がゲート絶縁膜２８に接してポリシリコン膜５３ａで構成されている。
【００４５】
その結果、本実施例の不揮発性半導体記憶装置は、異なる仕事関数のゲート電極６１、６２を有するメモリセルトランジスタ７１及び選択トランジスタ７２を構成可能であり、実施例１の不揮発性半導体記憶装置１と同様な効果を有している。その他に、本実施例の不揮発性半導体記憶装置のゲート電極の幅は、実施例１の不揮発性半導体記憶装置１のゲート電極の幅より制約が少なくなる。
【実施例３】
【００４６】
本発明の実施例３に係る不揮発性半導体記憶装置について、図１４乃至図１６を参照しながら説明する。図１４乃至図１６は、半導体装置の製造方法を工程順に模式的に示す構造断面図であり、図１４は、図１５及び図１６に示す工程を経て得られる構造断面図である。実施例１の不揮発性半導体記憶装置とは、選択トランジスタのゲート電極が、ゲート絶縁膜の上に金属窒化膜を配設した構成であることが異なる。なお、実施例１及び２と同一構成部分には同一の符号を付して、その説明は省略する。
【００４７】
図１４に示すように、本実施例の不揮発性半導体記憶装置は、実施例１の不揮発性半導体記憶装置１に対して、メモリセル領域７のメモリセルトランジスタ７３のゲート電極６３の構成、及び選択ゲート領域８の選択トランジスタ７４のゲート電極６４の構成が異なる。すなわち、ゲート電極６３は、ゲート絶縁膜１８に接して、ポリシリコン膜５３ａが形成されており、一方、ゲート電極６４は、ゲート絶縁膜２８に接して、例えば、ＴａＮからなる金属窒化膜５１ａが形成され、金属窒化膜５１ａの上にポリシリコン膜５３ａが形成されている。その他の構成は、実施例１の不揮発性半導体記憶装置１と同様である。
【００４８】
次に、本実施例の不揮発性半導体記憶装置の製造方法について説明する。実施例２の不揮発性半導体記憶装置の製造方法と同様に、図１１に示す工程まで進める。図示を省略するが、その後、金属窒化膜５１ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００４９】
図１５に示すように、メモリセル領域７（図１５（ａ）の右側）で、金属窒化膜５１ａがエッチングされ、選択ゲート領域８（図１５（ａ）の左側）で、金属窒化膜５１ａが残される。
【００５０】
図１６に示すように、シリコン酸化膜１５ａ及び金属窒化膜５１ａの表面に、Ｐがドープされたポリシリコン膜５３ａを形成する。図示を省略するが、その後、ポリシリコン膜５３ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００５１】
図１４に示すように、実施例２の図１０示す工程と同様にして、上述のメモリセル領域７に上述の構成のゲート電極６３、及び選択ゲート領域８に上述の構成のゲート電極６４が得られる。
【００５２】
上述したように、本実施例の不揮発性半導体記憶装置は、メモリセルトランジスタ７３のゲート電極６３がゲート絶縁膜１８に接してポリシリコン膜５３ａで構成され、選択トランジスタ７４のゲート電極６４がゲート絶縁膜２８に接して金属窒化膜５１ａ及びその上のポリシリコン膜５３ａで構成されている。
【００５３】
その結果、本実施例の不揮発性半導体記憶装置は、異なる仕事関数のゲート電極６３、６４を有するメモリセルトランジスタ７３及び選択トランジスタ７４を構成可能であり、実施例１の不揮発性半導体記憶装置１と同様な効果を有している。また、本実施例の不揮発性半導体記憶装置のゲート電極６３、６４の仕事関数は、実施例２の不揮発性半導体記憶装置のゲート電極６１、６２の仕事関数と逆の関係にあるが、実施例２の不揮発性半導体記憶装置が有する効果と同様な効果を有している。
【実施例４】
【００５４】
本発明の実施例４に係る不揮発性半導体記憶装置について、図１７乃至図２０を参照しながら説明する。図１７乃至図２０は、半導体装置の製造方法を工程順に模式的に示す構造断面図であり、図１７は、図１８乃至図２０に示す工程を経て得られる構造断面図である。実施例１の不揮発性半導体記憶装置とは、メモリセルトランジスタのゲート電極が、ゲート絶縁膜の上に金属窒化膜を配置し、選択トランジスタのゲート電極が、ゲート絶縁膜の上に金属膜を配設した構成であることが異なる。なお、実施例１乃至３と同一構成部分には同一の符号を付して、その説明は省略する。
【００５５】
図１７に示すように、本実施例の不揮発性半導体記憶装置は、実施例２の不揮発性半導体記憶装置に対して、選択ゲート領域８の選択トランジスタ７５のゲート電極６５の構成が異なる。すなわち、ゲート電極６５は、ゲート絶縁膜２８に接して、例えば、Ｒｕからなる金属膜５２ａが形成され、金属膜５２ａの上にポリシリコン膜５３ａが形成されている。その他の構成は、実施例２の不揮発性半導体記憶装置と同様である。なお、金属膜５２ａは、Ｒｕの他に、Ａｕ、Ｐｔ、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ａｌ、Ｈｆ、Ｔａ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、Ｙ、Ｙｂ等が可能である。
【００５６】
次に、本実施例の不揮発性半導体記憶装置の製造方法について説明する。実施例２の不揮発性半導体記憶装置の製造方法と同様に、図１２に示す工程まで進める。次に、図１８に示すように、シリコン酸化膜１５ａ、及び金属窒化膜５１ａの表面に、金属膜５２ａをＣＶＤ法により形成する。図示を省略するが、その後、金属膜５２ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００５７】
図１９に示すように、メモリセル領域７（図１９（ａ）の右側）で、金属膜５２ａがエッチングされ、選択ゲート領域８（図１９（ａ）の左側）で、金属膜５２ａが残される。
【００５８】
図２０に示すように、金属窒化膜５１ａ及び金属膜５２ａの表面に、Ｐがドープされたポリシリコン膜５３ａを形成する。図示を省略するが、その後、ポリシリコン膜５３ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００５９】
図１７に示すように、実施例２の図１０示す工程と同様にして、メモリセル領域７に上述の構成のゲート電極６１、及び選択ゲート領域８に上述の構成のゲート電極６５が得られる。
【００６０】
上述したように、本実施例の不揮発性半導体記憶装置は、メモリセルトランジスタ７１のゲート電極６１がゲート絶縁膜１８に接して金属窒化膜５１ａ及びその上のポリシリコン膜５３ａで構成され、選択ゲート領域８のゲート電極６５がゲート絶縁膜２８に接して金属膜５２ａ及びその上のポリシリコン膜５３ａで構成されている。
【００６１】
その結果、本実施例の不揮発性半導体記憶装置は、異なる仕事関数のゲート電極６１、６５を有するメモリセルトランジスタ７１及び選択トランジスタ７５を構成可能であり、実施例１乃至３の不揮発性半導体記憶装置と同様な効果を有している。また、本実施例の不揮発性半導体記憶装置のゲート電極６１、６５の仕事関数は、金属窒化膜５１ａ及び金属膜５２ａの中から適宜組み合わせることが可能となり、より適するものを選択することが可能となる。
【実施例５】
【００６２】
本発明の実施例５に係る不揮発性半導体記憶装置について、図２１及び図２２を参照しながら説明する。図２１及び図２２は、半導体装置の製造方法を工程順に模式的に示す構造断面図であり、図２１は、図２２に示す工程を経て得られる構造断面図である。実施例４の不揮発性半導体記憶装置とは、メモリセルトランジスタのゲート電極が、ゲート絶縁膜の上に金属窒化膜及び金属膜を配設した構成であることが異なる。なお、実施例１乃至４と同一構成部分には同一の符号を付して、その説明は省略する。
【００６３】
図２１に示すように、本実施例の不揮発性半導体記憶装置は、実施例４の不揮発性半導体記憶装置に対して、メモリセル領域７のメモリセルトランジスタ７６のゲート電極６６の構成が異なる。すなわち、ゲート電極６６は、ゲート絶縁膜１８に接して、金属窒化膜５１ａが形成され、金属窒化膜５１ａの上に金属膜５２ａが形成され、金属膜５２ａの上にポリシリコン膜５３ａが形成されている。その他の構成は、実施例４の不揮発性半導体記憶装置と同様である。
【００６４】
次に、本実施例の不揮発性半導体記憶装置の製造方法について説明する。実施例４の不揮発性半導体記憶装置の製造方法と同様に、図１８に示す工程まで進める。次に、図２２に示すように、金属膜５２ａの表面に、Ｐがドープされたポリシリコン膜５３ａを形成する。図示を省略するが、その後、ポリシリコン膜５３ａの上に、フォトリソグラフィ法によりパターニングしたシリコン窒化膜を形成し、このシリコン窒化膜をマスクとして、ＲＩＥ法によりエッチングを行う。
【００６５】
図２１に示すように、実施例４の図１７示す工程と同様にして、メモリセル領域７に上述の構成のゲート電極６６、及び選択ゲート領域８に上述の構成のゲート電極６５が得られる。
【００６６】
上述したように、本実施例の不揮発性半導体記憶装置は、メモリセルトランジスタ７６のゲート電極６６がゲート絶縁膜１８に接して、順に、金属窒化膜５１ａ、金属膜５２ａ、及びポリシリコン膜５３ａで構成され、選択ゲートトランジスタ７５のゲート電極６５がゲート絶縁膜２８に接して金属膜５２ａ及びその上のポリシリコン膜５３ａで構成されている。
【００６７】
その結果、本実施例の不揮発性半導体記憶装置は、異なる仕事関数のゲート電極６５、６６を有するメモリセルトランジスタ７６及び選択トランジスタ７５を構成可能であり、実施例４の不揮発性半導体記憶装置と同様な効果を有している。また、本実施例の不揮発性半導体記憶装置は、実施例４の不揮発性半導体記憶装置と比較して、金属膜５２ａをエッチングする工程が不要となるので、製造工程の短縮が可能である。
【００６８】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００６９】
例えば、実施例では、ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜である例を示したが、誘電率のより高い、例えば、Ｈｆ等を含む酸化膜、Ｈｆ等を含むシリコン酸化膜、Ｈｆ等を含む酸窒化膜、及びＨｆ等を含むシリコン酸窒化膜等のいわゆるhigh-k膜とすることは可能である。
【００７０】
また、実施例では、不揮発性半導体記憶装置は、ＮＡＮＤ型である例を示したが、他の論理、例えば、ＡＮＤ型を構成するメモリセルトランジスタ及び選択トランジスタに同様に適用可能である。
【００７１】
また、実施例では、メモリセルトランジスタ及び選択トランジスタのゲート絶縁膜に接するゲート電極の例として、ポリシリコン膜、シリサイド膜、金属窒化膜、及び金属膜の内の２つの組合せの幾つかを示したが、実施例で示した組合せ以外の別の組合せとすることは可能である。
【００７２】
また、実施例では、ゲート電極の材料として、金属単体、シリサイド（珪化物）、窒化物等の金属系導電性材料の例を示したが、その他に、実施例で示した元素を１つ以上含む金属単体もしくは金属化合物、または、これらの珪化物、ホウ化物、窒化物、もしくは炭化物であることは可能である。
【００７３】
その他、以下の付記に記載されるような構成が考えられる。  
（付記１）  表面に、互いに離間して設けられたソースまたはドレインとなる拡散領域を有する半導体基板と、前記拡散領域の間の前記半導体基板の表面に、電荷蓄積絶縁膜を有する第１の絶縁膜が配設され、前記第１の絶縁膜の上に接して、第１の幅を有するシリサイドが配置された第１のゲート電極を備えたメモリセルトランジスタと、前記拡散領域の間の前記半導体基板の表面に、第２の絶縁膜が配設され、前記第２の絶縁膜の上に接して、順に、第１の幅より大きい第２の幅を有する不純物がドープされたシリコン及び前記シリサイドが配置された第２のゲート電極を備えた選択トランジスタとを具備している不揮発性半導体記憶装置。
【００７４】
（付記２）  前記金属系導電性材料は、Ａｕ、Ｐｔ、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ａｌ、Ｈｆ、Ｔａ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｒｕ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、Ｙ、Ｙｂのうちから選ばれる１つ以上の元素を含む金属単体もしくは金属化合物、または、これらの珪化物、ホウ化物、窒化物、もしくは炭化物である付記１に記載の不揮発性半導体記憶装置。
【００７５】
（付記３）  前記第１の絶縁膜は、前記半導体基板の表面側から、順に、トンネル絶縁膜、電荷蓄積絶縁膜、及びブロッキング絶縁膜を有する付記１に記載の不揮発性半導体記憶装置。
【００７６】
（付記４）  前記トンネル絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、並びに、シリコン酸化膜及びシリコン窒化膜を積層した膜のいずれかである付記１に記載の不揮発性半導体記憶装置。
【００７７】
（付記５）  前記半導体基板は、前記拡散領域の表面とは反対側の内部に、絶縁層を有する付記１に記載の不揮発性半導体記憶装置。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置の構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）はＡ−Ａ線に沿った断面図、図１（ｃ）はＢ−Ｂ線に沿った断面図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置の製造方法を模式的に示す構造断面図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置の図２に続く製造方法を模式的に示す構造断面図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の図３に続く製造方法を模式的に示す構造断面図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の図４に続く製造方法を模式的に示す構造断面図。
【図６】本発明の実施例１に係る不揮発性半導体記憶装置の図５に続く製造方法を模式的に示す構造断面図。
【図７】本発明の実施例１に係る不揮発性半導体記憶装置の図６に続く製造方法を模式的に示す構造断面図。
【図８】本発明の実施例１に係る不揮発性半導体記憶装置の図７に続く製造方法を模式的に示す構造断面図。
【図９】本発明の実施例１に係る不揮発性半導体記憶装置の図８に続く製造方法を模式的に示す構造断面図。
【図１０】本発明の実施例２に係る不揮発性半導体記憶装置の構造を模式的に示す構造断面図。
【図１１】本発明の実施例２に係る不揮発性半導体記憶装置の製造方法を模式的に示す構造断面図。
【図１２】本発明の実施例２に係る不揮発性半導体記憶装置の図１１に続く製造方法を模式的に示す構造断面図。
【図１３】本発明の実施例２に係る不揮発性半導体記憶装置の図１２に続く製造方法を模式的に示す構造断面図。
【図１４】本発明の実施例３に係る不揮発性半導体記憶装置の構造を模式的に示す断面図。
【図１５】本発明の実施例３に係る不揮発性半導体記憶装置の製造方法を模式的に示す構造断面図。
【図１６】本発明の実施例３に係る不揮発性半導体記憶装置の図１５に続く製造方法を模式的に示す構造断面図。
【図１７】本発明の実施例４に係る不揮発性半導体記憶装置の構造を模式的に示す断面図。
【図１８】本発明の実施例４に係る不揮発性半導体記憶装置の製造方法を模式的に示す構造断面図。
【図１９】本発明の実施例４に係る不揮発性半導体記憶装置の図１８に続く製造方法を模式的に示す構造断面図。
【図２０】本発明の実施例４に係る不揮発性半導体記憶装置の図１９に続く製造方法を模式的に示す構造断面図。
【図２１】本発明の実施例５に係る不揮発性半導体記憶装置の構造を模式的に示す断面図。
【図２２】本発明の実施例５に係る不揮発性半導体記憶装置の製造方法を模式的に示す構造断面図。
【符号の説明】
【００７９】
１  不揮発性半導体記憶装置
５、７１、７３、７６  メモリセルトランジスタ
６、７２、７４、７５  選択トランジスタ
７  メモリセル領域
８  選択ゲート領域
１０  半導体基板
１１  素子領域
１３  トンネル絶縁層
１３ａ、１３ｂ、１５ａ  シリコン酸化膜
１４  電荷蓄積絶縁膜
１４ａ  シリコン窒化膜
１５  ブロッキング絶縁膜
１６ａ、５３ａ  ポリシリコン膜
１７ａ  シリサイド膜
１８、２８  ゲート絶縁膜
１９、２９、６１、６２、６３、６４、６５、６６  ゲート電極
２１  拡散領域
３１  素子分離領域
３３  層間絶縁膜
３５ａ、５２ａ  金属膜
４１  トレンチ
５１ａ  金属窒化膜
Ｌ１、Ｌ２  幅
【図１】
2010123684.tif 000003
【図２】
2010123684.tif 000004
【図３】
2010123684.tif 000005
【図４】
2010123684.tif 000006
【図５】
2010123684.tif 000007
【図６】
2010123684.tif 000008
【図７】
2010123684.tif 000009
【図８】
2010123684.tif 000010
【図９】
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【図１０】
2010123684.tif 000012
【図１１】
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【図１２】
2010123684.tif 000014
【図１３】
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【図１４】
2010123684.tif 000016
【図１５】
2010123684.tif 000017
【図１６】
2010123684.tif 000018
【図１７】
2010123684.tif 000019
【図１８】
2010123684.tif 000020
【図１９】
2010123684.tif 000021
【図２０】
2010123684.tif 000022
【図２１】
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【図２２】
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