(57)【要約】【課題】高誘電率ゲート絶縁膜及びメタルゲート電極を備えたＣＭＩＳＦＥＴの生産性や性能を向上させる。【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有絶縁膜５を形成し、その上に窒化金属膜７を形成し、窒化金属膜７上のフォトレジストパターンをマスクにしたウェットエッチングによって、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａの窒化金属膜７を選択的に除去する。それから、希土類元素を含有するしきい値調整層８を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５をしきい値調整層８と反応させるが、ｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は、窒化金属膜７があるためしきい値調整層８とは反応しない。その後、未反応のしきい値調整層８と窒化金属膜７を除去してから、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂにメタルゲート電極を形成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの一方である第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの他方である第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程、
（ｂ）前記第１領域および前記第２領域に形成された前記第１絶縁膜上に、第１窒化金属膜を形成する工程、
（ｃ）前記第１領域の前記第１窒化金属膜を除去し、前記第２領域の前記第１窒化金属膜を残す工程、
（ｄ）前記（ｃ）工程後、前記第１ＭＩＳＦＥＴのしきい値を低下させるために前記第１ＭＩＳＦＥＴのゲート絶縁膜に導入すべき第１金属元素を含有する第１金属元素含有層を、前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１窒化金属膜上に形成する工程、
（ｅ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記第１金属元素含有層と反応させる工程、
（ｆ）前記（ｅ）工程後、前記（ｅ）工程にて反応しなかった前記第１金属元素含有層を除去する工程、
（ｇ）前記（ｆ）工程後、前記第１窒化金属膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記第１領域および前記第２領域の前記第１絶縁膜上に、金属膜を形成する工程、
（ｉ）前記金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第２領域の前記第１窒化金属膜上に、レジストパターンを形成する工程、
（ｃ２）前記レジストパターンをエッチングマスクとして、前記第１領域の前記第１窒化金属膜をエッチングして除去し、前記第２領域の前記第１窒化金属膜を残す工程、
（ｃ３）前記（ｃ２）工程後、前記レジストパターンを除去する工程、
を有し、
前記（ｃ２）工程、前記（ｃ３）工程、前記（ｆ）工程および前記（ｇ）工程は、ＡＰＭ液とフッ酸のいずれも使用しないウェット処理により行われることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｃ３）工程では、有機溶剤を用いて前記レジストパターンを除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１窒化金属膜は、窒化チタン膜、窒化ハフニウム膜または窒化ジルコニウム膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｃ２）工程および前記（ｇ）工程では、過酸化水素を含有するが、アンモニアとフッ酸を含有しないエッチング液を用いて、前記第１窒化金属膜をエッチングすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｈ）工程後で、前記（ｉ）工程前に、
（ｈ１）前記金属膜上にシリコン膜を形成する工程、
を更に有し、
前記（ｉ）工程では、前記金属膜および前記金属膜上の前記シリコン膜をパターニングして、前記第１領域に前記第１ゲート電極を、前記第２領域に前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであり、
前記第１金属元素は、希土類元素であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１金属元素含有層は、希土類酸化物層であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１金属元素含有層は、酸化ランタン層であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであり、
前記第２ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記第１金属元素は、Ａｌ、ＴａまたはＴｉの少なくとも一種であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１金属元素含有層は、酸化アルミニウム層、酸化タンタル層または酸化チタン層であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１金属元素含有層は、酸化アルミニウム層であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項６記載の半導体装置の製造方法において、
前記金属膜は、窒化チタン膜、窒化タンタル膜または炭化タンタル膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１窒化金属膜および前記金属膜は、いずれも窒化チタンからなることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程後で前記（ｈ）工程前に、
（ｇ１）前記第２ＭＩＳＦＥＴのしきい値を低下させるために前記第２ＭＩＳＦＥＴのゲート絶縁膜に導入すべき第２金属元素を含有する第２金属元素含有層を、前記第１領域および前記第２領域の前記第１絶縁膜上に形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであり、
前記第１金属元素は、希土類元素であり、
前記第２金属元素は、Ａｌ、ＴａまたはＴｉの少なくとも一種であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第１金属元素含有層は、酸化ランタン層であり、
前記第２金属元素含有層は、酸化アルミニウム層であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであり、
前記第２ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記第１金属元素は、Ａｌ、ＴａまたはＴｉの少なくとも一種であり、
前記第２金属元素は、希土類元素であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１金属元素含有層は、酸化アルミニウム層であり、
前記第２金属元素含有層は、酸化ランタン層であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属ゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
また、ＣＭＩＳＦＥＴ（Complementary ＭＩＳＦＥＴ）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００４】
しかしながら、近年、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００５】
また、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００６】
非特許文献１，２には、メタルゲート電極と高誘電率ゲート絶縁膜を用いたＣＭＯＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ティー・シュラム（T. Schram）、外３０名，「ノブル  プロセス  トゥー  パターン  セレクティブリィ  デュアル  ディエレクトリック  キャッピング  レイヤーズ  ユージング  ソフト−マスク  オンリィ（Novel Process To Pattern selectively Dual Dielectric Capping Layers Using Soft-Mask Only）」，「２００８  シンポジウム  オン  ブイエルエスアイ  テクノロジー  ダイジェスト  オブ  テクニカル  ペイパーズ（2008 Symposium on VLSI Technology Digest of Technical Papers）」，（米国），２００８年，ｐ．４４〜４５
【非特許文献２】エス・シー・ソン（S.C. Song）、外１６名，「ハイリー  マニュファクチャブル  ４５ｎｍ  エルエスティーピー  シーエムオーエスエフイーティーズ  ユージング  ノブル  デュアル  ハイ−ケイ  アンド  デュアル  メタル  ゲート  シーエムオーエス  インテグレーション(Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration)」，「２００６  シンポジウム  オン  ブイエルエスアイ  テクノロジー  ダイジェスト  オブ  テクニカル  ペイパーズ（2006 Symposium on VLSI Technology Digest of Technical Papers）」，（米国），２００６年，ｐ．１６〜１７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者の検討によれば、次のことが分かった。
【０００９】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまう。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を図ることが望まれる。しかしながら、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとでメタルゲート電極とゲート絶縁膜の構成が同じであれば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの一方の低しきい値化を図ると、他方は逆に高しきい値化してしまう。
【００１０】
このため、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を独立に制御可能とすることが望まれるが、そのためには、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極とｐチャネル型ＭＩＳＦＥＴのメタルゲート電極とに、異なるメタルゲート電極材料を選択することが考えられる。しかしながら、ｎチャネル型ＭＩＳＦＥＴのメタルゲート電極とｐチャネル型ＭＩＳＦＥＴのメタルゲート電極とに異なるメタルゲート電極材料を使用することは、半導体装置の製造工程（ゲート電極形成工程）を煩雑化してしまうため、半導体装置のスループットの低下や半導体装置の製造コストの増大を招いてしまう。
【００１１】
そこで、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を独立に制御可能とするために、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とに異なる絶縁材料を選択することが有効である。
【００１２】
ゲート絶縁膜用の高誘電率膜（ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特に好ましくはランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。一方、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を導入すると、ｐチャネル型ＭＩＳＦＥＴが高しきい値化してしまう。このため、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜には希土類元素（特にランタン）を導入しないようにする。これにより、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を増大させることなく、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。
【００１３】
ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、かつｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜には希土類元素（特にランタン）を導入しないようにする手法としては、次のプロセスが考えられる。
【００１４】
ＨｆＳｉＯＮ膜などのＨｆ系ゲート絶縁膜を半導体基板の主面全面に形成し、このＨｆ系ゲート絶縁膜の全面上に酸化ランタン膜を形成し、この酸化ランタン膜上にフォトレジスト膜を形成し、このフォトレジスト膜をエッチングマスクとしたエッチングにより、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の酸化ランタン膜を選択的に除去してから、フォトレジスト膜を除去する。その後、熱処理を行うことで、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のＨｆ系ゲート絶縁膜を酸化ランタン膜と反応させてＨｆ系ゲート絶縁膜にランタンを導入するが、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の酸化ランタン膜は除去されていたので、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のＨｆ系ゲート絶縁膜にはランタンは導入されない。これにより、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にランタンを選択的に導入し、かつｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にはランタンを導入しないようにすることができる。
【００１５】
しかしながら、このプロセスには、次のような問題があることが、本発明者の検討により分かった。すなわち、上記酸化ランタン膜上のフォトレジスト膜を除去する際に、上記酸化ランタン膜上にフォトレジスト膜の残渣があると、その後形成されるＭＩＳＦＥＴの特性や信頼性に悪影響を与えてしまう。このため、上記酸化ランタン膜上のフォトレジスト膜を除去する際には、フォトレジスト膜を、残渣が生じることなく完全に除去する必要があるが、そのためには、ＡＰＭ液（Ammonia-Hydrogen Peroxide Mixture：アンモニアと過酸化水素と水の混合液）を用いてフォトレジスト膜を除去することが必要となる。しかしながら、本発明者の検討によれば、ＡＰＭ液を用いてフォトレジスト膜を除去すると、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のＨｆ系ゲート絶縁膜が、このＡＰＭ液にさらされてダメージを受けてしまい、ＭＩＳＦＥＴの特性や信頼性に悪影響を与えてしまうことが分かった。
【００１６】
また、他のプロセスとして、ｎチャネル型ＭＩＳＦＥＴの高誘電率ゲート絶縁膜およびメタルゲート電極とを形成してから、ｐチャネル型ＭＩＳＦＥＴの高誘電率ゲート絶縁膜およびメタルゲート電極を形成することも考えられるが、この場合、製造工程が煩雑になり、半導体装置のスループットの低下や半導体装置の製造コストの増大を招いてしまう。
【００１７】
本発明の目的は、高誘電率ゲート絶縁膜とメタルゲート電極を有するＣＭＩＳＦＥＴを備えた半導体装置において、生産性向上を図ることができる技術を提供することにある。
【００１８】
本発明の他の目的は、高誘電率ゲート絶縁膜とメタルゲート電極を有するＣＭＩＳＦＥＴを備えた半導体装置において、信頼性向上を図ることができる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
代表的な実施の形態による半導体装置の製造方法は、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの一方である第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの他方である第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法である。そして、（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程、（ｂ）前記第１領域および前記第２領域に形成された前記第１絶縁膜上に、第１窒化金属膜を形成する工程、（ｃ）前記第１領域の前記第１窒化金属膜を除去し、前記第２領域の前記第１窒化金属膜を残す工程を有している。更に、（ｄ）前記（ｃ）工程後、前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１窒化金属膜上に、前記第１ＭＩＳＦＥＴのしきい値を低下させるための第１金属元素を含有する第１金属元素含有層を形成する工程、（ｅ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記第１金属元素含有層と反応させる工程を有している。更に、（ｆ）前記（ｅ）工程後、前記（ｅ）工程にて反応しなかった前記第１金属元素含有層を除去する工程、（ｇ）前記（ｆ）工程後、前記第１窒化金属膜を除去する工程、（ｈ）前記（ｇ）工程後、前記第１領域および前記第２領域の前記第１絶縁膜上に、金属膜を形成する工程を有している。更に、（ｉ）前記金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程を有している。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
代表的な実施の形態によれば、半導体装置の生産性向上を図ることができる。
【００２４】
また、代表的な実施の形態によれば、半導体装置の信頼性向上を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】比較例の半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く比較例の半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２２】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３２】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２９】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００３０】
図１は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２〜図１６は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００３１】
まず、図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する（図１のステップＳ１）。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される領域であるｎＭＩＳ形成領域１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域１Ｂとを有している。それから、半導体基板１の主面に素子分離領域２を形成する（図１のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００３２】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ａ）にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ｂ）にｎ型ウエル４を形成する（図１のステップＳ３）。このステップＳ３において、ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエル３およびｎ型ウエル４の形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００３３】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）が露出される。
【００３４】
次に、図３に示されるように、半導体基板１の表面（すなわちｐ型ウエル３およびｎ型ウエル４の表面）上に、ゲート絶縁膜用のＨｆ含有絶縁膜（第１絶縁膜）５を形成する（図１のステップＳ４）。Ｈｆ含有絶縁膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。
【００３５】
Ｈｆ含有絶縁膜５は、Ｈｆを含有する絶縁膜であり、Ｈｆ（ハフニウム）を含有する絶縁材料からなり、好ましくはＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）またはＨｆＯ膜（酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはＨｆＯ２膜）とすることができる。従って、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）に加えて、更に酸素（Ｏ）も含有していることが好ましい。なお、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００３６】
Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３７】
Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３８】
Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。
【００３９】
Ｈｆ含有絶縁膜５の膜厚は、例えば０．５〜２ｎｍ程度とすることができる。
【００４０】
また、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に直接的にＨｆ含有絶縁膜５を形成することもできるが、ステップＳ４において、Ｈｆ含有絶縁膜５を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜（図示せず）を界面層として形成しておき、この酸化シリコン膜上にＨｆ含有絶縁膜５を形成すれば、より好ましい。この酸化シリコン膜を形成する理由は、ゲート絶縁膜と半導体基板の界面をＳｉＯ２／Ｓｉ構造にすることで、これまでのＳｉＯ２ゲート絶縁膜（酸化シリコンからなるゲート絶縁膜）と同等にトラップなどの欠陥数を減らして、駆動能力や信頼性を向上させるためである。この酸化シリコン膜は、熱酸化法などを用いて形成することができ、その膜厚は薄く、好ましくは０．３〜１ｎｍ、例えば０．６ｎｍ程度とすることができる。
【００４１】
次に、図４に示されるように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に、窒化金属膜７を形成する（図１のステップＳ５）。
【００４２】
ステップＳ５において、窒化金属膜７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５上に形成される。窒化金属膜７は、好ましくは窒化チタン（ＴｉＮ）膜、窒化ハフニウム（ＨｆＮ）膜または窒化ジルコニウム（ＺｒＮ）膜であり、その中でも特に好ましいのは窒化チタン（ＴｉＮ）膜である。窒化金属膜７は、スパッタリング法などを用いて形成することができ、その膜厚は、好ましくは５〜２０ｎｍ程度とすることができる。
【００４３】
次に、図５に示されるように、半導体基板１の主面上に、すなわち窒化金属膜７上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、レジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ１を形成する（図１のステップＳ６）。
【００４４】
フォトレジストパターンＰＲ１は、ｐＭＩＳ形成領域１Ｂの窒化金属膜７上には形成されるが、ｎＭＩＳ形成領域１Ａには形成されない。このため、ｐＭＩＳ形成領域１Ｂの窒化金属膜７はフォトレジストパターンＰＲ１で覆われているが、ｎＭＩＳ形成領域１Ａの窒化金属膜７はフォトレジストパターンＰＲ１で覆われずに露出した状態となる。また、フォトレジストパターンＰＲ１は、窒化金属膜７上に形成されるため、フォトレジスト膜を現像する現像液は窒化金属膜７には触れるが、窒化金属膜７で覆われているＨｆ含有絶縁膜５には触れないので、この現像液でＨｆ含有絶縁膜５がダメージを受けることはない。
【００４５】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、窒化金属膜７をウェットエッチングする（図１のステップＳ７）。このステップＳ７のウェットエッチング工程によって、図６に示されるように、ｎＭＩＳ形成領域１Ａの窒化金属膜７はエッチングされて除去されるが、ｐＭＩＳ形成領域１Ｂの窒化金属膜７はフォトレジストパターンＰＲ１で覆われているので、エッチングされずに残存する。これにより、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５は露出されるが、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は、窒化金属膜７で覆われた状態（すなわち露出していない状態）が維持される。このステップＳ７の窒化金属膜７のウェットエッチング工程で使用するエッチング液は、過酸化水素（Ｈ２Ｏ２）を含んでいるが、アンモニア（ＮＨ３）を含んでおらずかつフッ酸（ＨＦ）も含んでいない。
【００４６】
本発明者の検討によれば、本実施の形態とは異なり、エッチング液としてＡＰＭ液（Ammonia-Hydrogen Peroxide Mixture：アンモニアと過酸化水素と水の混合液）またはフッ酸を用いたウェットエッチングを行ってＨｆ含有絶縁膜５を露出させた場合には、露出したＨｆ含有絶縁膜５がＡＰＭ液またはフッ酸によってダメージを受けてしまうことが分かった。これは、Ｈｆ含有絶縁膜５は、ＡＰＭ液やフッ酸に対する耐性が低いためである。
【００４７】
それに対して、本実施の形態では、ステップＳ７の窒化金属膜７のウェットエッチング工程でｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５が露出されるが、このステップＳ７の窒化金属膜７のウェットエッチング工程では、ＡＰＭ液とフッ酸のいずれも使用しない。具体的には、ステップＳ７の窒化金属膜７のウェットエッチング工程では、過酸化水素（Ｈ２Ｏ２）を含むが、アンモニアとフッ酸のいずれも含まないエッチング液を用いる。このため、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５のエッチングダメージを抑制または防止することができる。
【００４８】
すなわち、窒化金属膜７の材料として、ＡＰＭ液とフッ酸のいずれも用いないで除去することができ、Ｈｆ含有絶縁膜５へのエッチングダメージが生じないように除去できる材料を選択しておくのである。このような材料として、窒化金属はふさわしく、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）または窒化ジルコニウム（ＺｒＮ）は特に好ましい。
【００４９】
次に、図７に示されるように、フォトレジストパターンＰＲ１を除去する（図１のステップＳ８）。ステップＳ８のフォトレジストパターンＰＲ１の除去工程では、ＡＰＭ液とフッ酸のいずれも使用せず、有機溶剤などを用いてフォトレジストパターンＰＲ１を除去する。
【００５０】
本実施の形態とは異なり、フォトレジストパターンＰＲ１の除去工程でＡＰＭ液を用いた場合には、フォトレジストパターンＰＲ１の残渣を生じることなくフォトレジストパターンＰＲ１を除去することができるが、本発明者の検討によれば、ＡＰＭ液を用いてフォトレジストパターンＰＲ１を除去すると、このＡＰＭ液にさらされたｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５がダメージを受けてしまうことが分かった。
【００５１】
このため、本実施の形態では、ステップＳ８のフォトレジストパターンＰＲ１の除去工程で、あえてＡＰＭ液を用いず、有機溶剤などを用いてフォトレジストパターンＰＲ１を除去することにより、ステップＳ８のフォトレジストパターンＰＲ１の除去工程でｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５がダメージを受けるのを抑制または防止することができる。その代わり、フォトレジストパターンＰＲ１の残渣が窒化金属膜７上に残存する可能性があるが、この残渣は、後述のステップＳ１２で窒化金属膜７をウェットエッチングで除去する際に、下地の窒化金属膜７とともに除去できるため、形成されるＭＩＳＦＥＴの性能や信頼性に悪影響を与えるのを防止できる。また、フォトレジストパターンＰＲ１の残渣が窒化金属膜７上に残存していても、後述のステップＳ１０の熱処理工程では、この残渣とＨｆ含有絶縁膜５との間には窒化金属膜７が反応防止層として介在しているため、この残渣が悪影響を与えるのを防止できる。
【００５２】
次に、図８に示されるように、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８を形成する（図１のステップＳ９）。上記ステップＳ７のウェットエッチング工程でｎＭＩＳ形成領域１Ａの窒化金属膜７を除去しかつｐＭＩＳ形成領域１Ｂの窒化金属膜７を残していたので、ステップＳ９では、しきい値調整層８は、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ｂでは窒化金属膜７上に形成される。このため、ｎＭＩＳ形成領域１Ａではしきい値調整層８とＨｆ含有絶縁膜５とが接触しているが、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８とＨｆ含有絶縁膜５とは、間に窒化金属膜７が介在するため接触していない状態となる。
【００５３】
しきい値調整層８は、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎに対応）のしきい値の絶対値を低下させるために、そのｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎ）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわち希土類元素（特に好ましくはＬａ）、を含有している。
【００５４】
従って、しきい値調整層８は、希土類元素を含有し、特に好ましくはＬａ（ランタン）を含有している。しきい値調整層８としては金属酸化物層が好ましいため、しきい値調整層８は、好ましくは希土類酸化物層（酸化希土類膜）であり、特に好ましくは酸化ランタン層（酸化ランタン層として代表的なのはＬａ２Ｏ３層）である。しきい値調整層８は、スパッタリング法またはＡＬＤ法などによって形成することができ、その膜厚（堆積膜厚）は、１ｎｍ程度とすることができる。
【００５５】
なお、本願において、希土類または希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。以下では、しきい値調整層８が含有する希土類元素をＬｎと表記するものとする。また、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称するものとする。
【００５６】
次に、半導体基板１に対して熱処理を施す（図１のステップＳ１０）。ステップＳ１０の熱処理工程は、熱処理温度を６００〜１０００℃の範囲内とし、不活性ガス雰囲気中で行うことができる。このステップＳ１０の熱処理により、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜５をしきい値調整層８と反応させる。すなわち、ステップＳ１０の熱処理により、しきい値調整層８を構成する希土類元素Ｌｎ（特に好ましくはＬａ）をＨｆ含有絶縁膜５に導入（拡散）する。
【００５７】
このステップＳ１０の熱処理工程においては、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８とＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８の希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）がＨｆ含有絶縁膜５に導入（拡散）される。一方、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８とＨｆ含有絶縁膜５とは、間に窒化金属膜７が介在して接触していない状態であるため、しきい値調整層８とＨｆ含有絶縁膜５とは反応せず、しきい値調整層８の希土類元素ＬｎはＨｆ含有絶縁膜５に導入（拡散）されない。
【００５８】
このステップＳ１０の熱処理により、図９に示されるように、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８とＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＬｎ含有絶縁膜５ａ」が形成される。すなわち、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８の希土類元素（特に好ましくはＬａ）がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＬｎ含有絶縁膜５ａとなる。ここで、しきい値調整層８が含有する希土類元素をＬｎと表記しており、例えば、しきい値調整層８が酸化ランタン層の場合は、Ｌｎ＝Ｌａであり、しきい値調整層８が酸化イットリウム層の場合は、Ｌｎ＝Ｙである。
【００５９】
ＨｆおよびＬｎ含有絶縁膜５ａは、Ｈｆ（ハフニウム）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とを含有する絶縁材料からなり、ＨｆおよびＬｎ含有絶縁膜５ａが含有する希土類元素Ｌｎは、しきい値調整層８が含有していた希土類元素Ｌｎと同じである。従って、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＨｆおよびＬｎ含有絶縁膜５ａはＨｆＬｎＳｉＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＳｉＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合は、ＨｆおよびＬｎ含有絶縁膜５ａは、ＨｆＬｎＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、ＨｆおよびＬｎ含有絶縁膜５ａは、ＨｆＬｎＯ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯ膜）である。
【００６０】
なお、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００６１】
また、しきい値調整層８は、上述のように好ましくは希土類酸化物層（特に好ましくは酸化ランタン層）であるため、しきい値調整層８は、希土類元素Ｌｎ以外に酸素（Ｏ）も含有しているが、Ｈｆ含有絶縁膜５も酸素（Ｏ）を含有しているため、ステップＳ１０の熱処理でしきい値調整層８の酸素（Ｏ）がＨｆ含有絶縁膜５に導入されるかどうかにかかわらず、ＨｆおよびＬｎ含有絶縁膜５ａは、酸素（Ｏ）も含有したものとなる。実際には、しきい値調整層８の希土類元素Ｌｎだけでなく、しきい値調整層８の酸素（Ｏ）もＨｆ含有絶縁膜５に導入されて、ＨｆおよびＬｎ含有絶縁膜５ａが形成される。
【００６２】
一方、ｐＭＩＳ形成領域１Ｂでは、図９に示されるように、Ｈｆ含有絶縁膜５は、窒化金属膜７ともしきい値調整層８とも反応せず、Ｈｆ含有絶縁膜５のままとなる。従って、ステップＳ１０の熱処理を行っても、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は、希土類元素Ｌｎを含有していない状態を維持している。すなわち、窒化金属膜７の材料として、ステップＳ１０の熱処理工程の熱処理温度でも安定で、Ｈｆ含有絶縁膜５と反応し難い材料を選択しておくのである。このような材料として、窒化金属はふさわしく、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）または窒化ジルコニウム（ＺｒＮ）は特に好ましい。これにより、ステップＳ１０の熱処理工程で、Ｈｆ含有絶縁膜５が窒化金属膜７と反応するのを防止することができる。
【００６３】
また、上述のように、上記ステップＳ４において、Ｈｆ含有絶縁膜５を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜（図示せず）を界面層として形成し、この酸化シリコン膜上にＨｆ含有絶縁膜５を形成した場合には、ステップＳ１０の熱処理時には、Ｈｆ含有絶縁膜５と下部の酸化シリコン膜との反応を抑制して、界面層としての酸化シリコン膜を残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ａにおいて、ＨｆおよびＬｎ含有絶縁膜５ａと半導体基板１（ｐ型ウエル３）との間の界面層として酸化シリコン膜を残存させ、またｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜５と半導体基板１（ｎ型ウエル４）との間の界面層として酸化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００６４】
次に、図１０に示されるように、ステップＳ１０の熱処理工程で反応しなかったしきい値調整層８（未反応のしきい値調整層８）を、ウェットエッチングによって除去する（図１のステップＳ１１）。
【００６５】
ステップＳ１１のしきい値調整層８のウェットエッチング工程で使用するエッチング液は、ＡＰＭ液とフッ酸のいずれも含有していない。具体的には、ステップＳ１１のしきい値調整層８のウェットエッチング工程では、希釈塩酸（希釈ＨＣｌ）をエッチング液として用いることができる。ステップＳ１１のしきい値調整層８のウェットエッチング工程によって、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８が除去されて窒化金属膜７が露出し、ｎＭＩＳ形成領域１Ａでは、ステップＳ１０の熱処理でＨｆ含有絶縁膜５と反応しきれなかったしきい値調整層８が除去されてＨｆおよびＬｎ含有絶縁膜５ａが露出される。しきい値調整層８の形成時の膜厚によっては、ステップＳ１０の熱処理時に、ｎＭＩＳ形成領域１Ａのしきい値調整層８の全厚み分がＨｆ含有絶縁膜５と反応する場合もあるが、この場合も、ステップＳ１１のしきい値調整層８のウェットエッチング工程後には、ｐＭＩＳ形成領域１Ｂでは窒化金属膜７が露出し、ｎＭＩＳ形成領域１ＡではＨｆおよびＬｎ含有絶縁膜５ａが露出された状態となる。
【００６６】
ステップＳ１１のしきい値調整層８のウェットエッチング工程でｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａが露出されるが、Ｈｆ含有絶縁膜５と同様に、ＨｆおよびＬｎ含有絶縁膜５ａも、ＡＰＭ液やフッ酸に対する耐性が低いため、ＡＰＭ液またはフッ酸にさらされるとダメージを受ける可能性がある。それに対して、本実施の形態では、ステップＳ１１のしきい値調整層８のウェットエッチング工程で、エッチング液としてＡＰＭ液とフッ酸のいずれも使用しない（より特定的にはエッチング液として希釈塩酸を用いる）ため、ｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａのエッチングダメージを抑制または防止することができる。
【００６７】
次に、図１１に示されるように、窒化金属膜７をウェットエッチングによって除去する（図１のステップＳ１２）。ステップＳ１２のウェットエッチング工程によって、ｐＭＩＳ形成領域１Ｂに形成されていた窒化金属膜７が除去され、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５が露出される。
【００６８】
ｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａが露出された状態で、ステップＳ１２の窒化金属膜７のウェットエッチング工程が行われるが、エッチング液としてＡＰＭ液とフッ酸のいずれも使用しない。具体的には、ステップＳ１２の窒化金属膜７のウェットエッチング工程では、過酸化水素（Ｈ２Ｏ２）を含むが、アンモニア（ＮＨ３）とフッ酸のいずれも含まないエッチング液を用いる。このため、ｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａおよびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５のエッチングダメージを抑制または防止することができる。ステップＳ１２の窒化金属膜７のウェットエッチング工程後には、ｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａおよびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５の両者が露出された状態となる。
【００６９】
次に、図１２に示されるように、半導体基板１の主面上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）９を形成する（図１のステップＳ１３）。ステップＳ１３においては、ｎＭＩＳ形成領域１Ａでは、ＨｆおよびＬｎ含有絶縁膜５ａ上に金属膜９が形成され、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有絶縁膜５上に金属膜９が形成される。金属膜９は、好ましくは窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜であり、最も好ましくは、窒化チタン（ＴｉＮ）膜である。金属膜９は、例えばスパッタリング法などにより形成することができる。金属膜９の膜厚は、例えば１０〜２０ｎｍ程度とすることができる。
【００７０】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜９は、金属伝導を示す導電膜であり、好ましくは上述のように窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜である。
【００７１】
次に、半導体基板１の主面上に、すなわち金属膜９上に、シリコン膜１０を形成する（図１のステップＳ１４）。シリコン膜１０は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレイン用に導入した不純物の活性化アニール）で多結晶シリコン膜となる。シリコン膜１０の膜厚は、例えば１００ｎｍ程度とすることができる。
【００７２】
ステップＳ１３で形成する金属膜９の厚みを厚くすることでステップＳ１４のシリコン膜１０の形成工程を省略する（すなわちゲート電極ＧＥ１，ＧＥ２をシリコン膜１０無しの金属膜９で形成する）ことも可能であるが、ステップＳ１４で金属膜９上にシリコン膜１０を形成する（すなわちゲート電極ＧＥ１，ＧＥ２を金属膜９とその上のシリコン膜１０との積層膜で形成する）方が、より好ましい。その理由は、金属膜９の厚みが厚すぎると、金属膜９が剥離しやすくなる問題や、あるいは金属膜９をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜９とシリコン膜１０との積層膜でゲート電極を形成することで、金属膜９のみでゲート電極を形成する場合に比べて金属膜９の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜９上にシリコン膜１０を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００７３】
次に、図１３に示されるように、シリコン膜１０および金属膜９の積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１，ＧＥ２を形成する（図１のステップＳ１５）。
【００７４】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、ＨｆおよびＬｎ含有絶縁膜５ａ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜５上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエル３の表面上に、ゲート絶縁膜としてのＨｆおよびＬｎ含有絶縁膜５ａを介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエル４の表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜５を介して形成されるのである。Ｈｆ含有絶縁膜５と、ＨｆおよびＬｎ含有絶縁膜５ａとは、いずれも酸化シリコンよりも誘電率が高い。
【００７５】
なお、ステップＳ１５でシリコン膜１０および金属膜９をパターニングした際に、ゲート電極ＧＥ１の下部に位置するＨｆおよびＬｎ含有絶縁膜５ａとゲート電極ＧＥ２の下部に位置するＨｆ含有絶縁膜５とは除去されずに残存する。一方、ゲート電極ＧＥ１で覆われない部分のＨｆおよびＬｎ含有絶縁膜５ａとゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜５とは、ステップＳ１５でシリコン膜１０および金属膜９をパターニングした際のエッチングや、その後のエッチングによって除去される。
【００７６】
次に、図１４に示されるように、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ＬＤＤ（Lightly doped Drain）領域）１１ａを形成する。このｎ−型半導体領域１１ａ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエル３）にゲート電極ＧＥ１をマスクとしてイオン注入する。また、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１２ａを形成する。このｐ−型半導体領域１２ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエル４）にゲート電極ＧＥ２をマスクとしてイオン注入する。ｎ−型半導体領域１１ａを先に形成しても、あるいはｐ−型半導体領域１２ａを先に形成してもよい。
【００７７】
次に、ゲート電極ＧＥ１，ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２を覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１，ＧＥ２の側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォール１３を形成することができる。なお、図面の簡略化のために、図１４では、サイドウォール１３を構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。
【００７８】
次に、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１１ｂ（ソース、ドレイン）を形成する。ｎ＋型半導体領域１１ｂは、ｎ−型半導体領域１１ａよりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域１１ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエル３）に、ゲート電極ＧＥ１およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｎ−型半導体領域１１ａは、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域１１ｂはサイドウォール１３に整合して形成される。また、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１２ｂ（ソース、ドレイン）を形成する。ｐ＋型半導体領域１２ｂは、ｐ−型半導体領域１２ａよりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域１２ｂ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエル４）に、ゲート電極ＧＥ２およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｐ−型半導体領域１２ａは、ゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域１２ｂはサイドウォール１３に整合して形成される。ｎ＋型半導体領域１１ｂを先に形成しても、あるいはｐ＋型半導体領域１２ｂを先に形成してもよい。
【００７９】
ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１を構成するシリコン膜１０は、ｎ−型半導体領域１１ａ形成用のイオン注入工程やｎ＋型半導体領域１１ｂ形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となる。また、ｐＭＩＳ形成領域１Ｂのゲート電極ＧＥ２を構成するシリコン膜１０は、ｐ−型半導体領域１２ａ形成用のイオン注入やｐ＋型半導体領域１２ｂ形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となる。
【００８０】
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ａ、ｐ−型半導体領域１２ａ、ｎ＋型半導体領域１１ｂおよびｐ＋型半導体領域１２ｂなどに導入された不純物を活性化することができる。
【００８１】
このようにして、図１４に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００８２】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥ１の下のＨｆおよびＬｎ含有絶縁膜５ａが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１１ｂおよびｎ−型半導体領域１１ａにより形成される。また、ゲート電極ＧＥ２がｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２の下のＨｆ含有絶縁膜５が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域１２ｂおよびｐ−型半導体領域１２ａにより形成される。ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。ｎ＋型半導体領域１１ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１２ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００８３】
また、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ含有絶縁膜５ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆ含有絶縁膜５よりも、希土類元素Ｌｎの含有率が高い。これは、ステップＳ１０の熱処理工程において、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５（ＨｆおよびＬｎ含有絶縁膜５ａとなる部分）には希土類元素Ｌｎが導入されるが、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５には希土類元素Ｌｎが導入されなかったためである。これにより、ｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜）における希土類元素Ｌｎの含有率が、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５（すなわちｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜）における希土類元素Ｌｎの含有率よりも高くなるのである。また、ステップＳ４のＨｆ含有絶縁膜５の成膜時に、Ｈｆ含有絶縁膜５が希土類元素を含有しないようにすることが好ましく、これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆ含有絶縁膜５が希土類元素を含有していない状態とすることができる。
【００８４】
次に、図１５に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１，ＧＥ２を覆うように、絶縁膜（層間絶縁膜）２１を形成する。絶縁膜２１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜２１の形成後、絶縁膜２１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【００８５】
次に、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２１をドライエッチングすることにより、絶縁膜２１にコンタクトホール（貫通孔、孔）２２を形成する。コンタクトホール２２は、ｎ＋型半導体領域１１ｂおよびｐ＋型半導体領域１２ｂや、ゲート電極ＧＥ１，ＧＥ２の上部などに形成される。
【００８６】
次に、コンタクトホール２２内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）２３を形成する。プラグ２３を形成するには、例えば、コンタクトホール２２の内部（底部および側壁上）を含む絶縁膜２１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホール２２を埋めるように形成し、絶縁膜２１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２３を形成することができる。なお、図面の簡略化のために、図１５では、プラグ２３を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【００８７】
次に、図１６に示されるように、プラグ２３が埋め込まれた絶縁膜２１上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）２４および配線形成用の絶縁膜（層間絶縁膜）２５を順次形成する。ストッパ絶縁膜２４は、絶縁膜２５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２５に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜２４を窒化シリコン膜とし、絶縁膜２５を酸化シリコン膜とすることができる。
【００８８】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２５およびストッパ絶縁膜２４の所定の領域に配線溝２６を形成した後、半導体基板１の主面上（すなわち配線溝２６の底部および側壁上を含む絶縁膜２５上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝２６の内部を埋め込む。それから、配線溝２６以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１６では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【００８９】
配線Ｍ１は、プラグ２３を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域１１ｂおよびｐ＋型半導体領域１２ｂなどと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９０】
次に、本実施の形態の特徴について、より詳細に説明する。
【００９１】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１，ＧＥ２は、ゲート絶縁膜（ここではＨｆおよびＬｎ含有絶縁膜５ａとＨｆ含有絶縁膜５）上に位置する金属膜９を有しており、いわゆるメタルゲート電極である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【００９２】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆおよびＬｎ含有絶縁膜５ａを用い、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜５を用いている。すなわち、酸化シリコンより誘電率の高い材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）であるＨｆおよびＬｎ含有絶縁膜５ａとＨｆ含有絶縁膜５とを、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、ＨｆおよびＬｎ含有絶縁膜５ａおよびＨｆ含有絶縁膜５の物理的膜厚を増加させることができるため、リーク電流を低減することができる。
【００９３】
そして、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆ含有絶縁膜５を用いるのに対して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜としてＨｆ含有絶縁膜５ではなくＨｆおよびＬｎ含有絶縁膜５ａを用いたことにより、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値（しきい値電圧）の絶対値を低くすることができる。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。
【００９４】
例えば、金属ゲート電極に窒化チタンを用い、ゲート絶縁膜にＨｆ系ゲート絶縁膜（Ｈｆを含有する高誘電率膜）を用いた場合には、金属ゲート電極の仕事関数は４．７〜４．８ｅＶ程度であるが、Ｈｆ系ゲート絶縁膜に希土類元素、特にランタン（Ｌａ）を導入することで、窒化チタンからなる金属ゲート電極の仕事関数を４．１〜４．６ｅＶ程度に制御することができる。ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数がシリコンの伝導帯近傍（４．０５ｅＶ近傍）の値を有していると、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。このため、本実施の形態とは異なり、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜としてＨｆ含有絶縁膜５を用いた場合に比べて、本実施の形態のようにｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜としてＨｆおよびＬｎ含有絶縁膜５ａを用いることにより、金属膜９の実効的な仕事関数を低下させてシリコンの伝導帯に近づけることができるため、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができるのである。
【００９５】
例えば、本実施の形態とは異なり、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜と同じくＨｆ含有絶縁膜５を用いた場合に比べて、本実施の形態のようにｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ａを用いた場合には、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値（しきい値電圧）の絶対値を０．１〜０．６Ｖ程度低くすることができる。
【００９６】
このようなｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化の効果を得るために、しきい値調整層８は、希土類元素を含有しており、好ましくは希土類酸化物層であり、特に好ましくは酸化ランタン層である。これにより、ＨｆおよびＬｎ含有絶縁膜５ａが希土類元素（Ｌｎ）、特に好ましくはランタン（Ｌａ）を含有したものとなるので、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化の効果を的確に得ることができる。
【００９７】
ＨｆおよびＬｎ含有絶縁膜５ａに希土類元素（特にランタン）を含有させたことによるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値の低下の程度は、上記ステップＳ９でのしきい値調整層８の形成厚みや、上記ステップＳ１０での熱処理の温度などによって制御することができる。ＨｆおよびＬｎ含有絶縁膜５ａにおける希土類元素（特にランタン）の含有率が多いほど、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値をより低下させることができるため、上記ステップＳ９でのしきい値調整層８の形成厚みや上記ステップＳ１０での熱処理の温度を高くしてＨｆおよびＬｎ含有絶縁膜５ａにおける希土類元素（特にランタン）の含有率を高めれば、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値をより低下させることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎの所望のしきい値に応じて、上記ステップＳ９でのしきい値調整層８の形成厚みや上記ステップＳ１０での熱処理の温度を設定することができる。
【００９８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１，ＧＥ２を、共通の導体層（ここでは金属膜９と金属膜９上のシリコン膜１０との積層膜）をパターニングすることで形成している。このため、半導体装置の製造工程を単純化でき、半導体装置のスループットの向上、半導体装置の製造コストの低下および半導体装置の製造歩留まりの向上を図ることができる。
【００９９】
また、本実施の形態は、窒化金属膜７を形成したことが、主要な特徴の一つである。これについて、図１７〜図２１の比較例の製造工程と図１〜図１６の本実施の形態の製造工程を対比させながら説明する。
【０１００】
図１７〜図２１は、比較例の半導体装置の製造工程中の要部断面図であり、図１７〜図２１の比較例の製造工程は、本実施の形態とは異なり、窒化金属膜７に相当するものを形成しなかった場合に対応している。以下では、図１７〜図２１の比較例の製造工程について説明する。
【０１０１】
比較例の製造工程では、本実施の形態のステップＳ１〜Ｓ４と同様の工程を行って、上記図３と同様の構造を得た後、本実施の形態のステップＳ５〜Ｓ８を行うことなく（すなわち本実施の形態とは異なり上記窒化金属膜７を形成することなく）、図１７に示されるように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上にしきい値調整層８を形成する。
【０１０２】
次に、しきい値調整層８上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、フォトレジストパターンＰＲ１０１を形成する。フォトレジストパターンＰＲ１０１は、ｎＭＩＳ形成領域１Ａには形成されるが、ｐＭＩＳ形成領域１Ｂには形成されない。このため、ｎＭＩＳ形成領域１Ａのしきい値調整層８はフォトレジストパターンＰＲ１０１で覆われているが、ｐＭＩＳ形成領域１Ｂのしきい値調整層８はフォトレジストパターンＰＲ１０１で覆われずに露出した状態となる。
【０１０３】
次に、図１８に示されるように、フォトレジストパターンＰＲ１０１をエッチングマスクとして用いて、しきい値調整層８をウェットエッチングする。このウェットエッチング工程によって、ｐＭＩＳ形成領域１Ｂのしきい値調整層８はエッチングされて除去されるが、ｎＭＩＳ形成領域１Ａのしきい値調整層８はフォトレジストパターンＰＲ１０１で覆われているので、エッチングされずに残存する。
【０１０４】
次に、図１９に示されるように、フォトレジストパターンＰＲ１０１を除去する。
【０１０５】
次に、図２０に示されるように、半導体基板１に対して熱処理を施すことにより、ｎＭＩＳ形成領域１Ａにおいて、しきい値調整層８とＨｆ含有絶縁膜５とを反応させてＨｆおよびＬｎ含有絶縁膜５ａを形成する。ｐＭＩＳ形成領域１Ｂには、しきい値調整層８が無いため、ＨｆおよびＬｎ含有絶縁膜５ａは形成されない。その後、熱処理工程で反応しなかった未反応のしきい値調整層８を、ウェットエッチングによって除去することもできる。
【０１０６】
次に、図２１に示されるように、半導体基板１の主面上に、メタルゲート用の金属膜９と、シリコン膜１０とを順に形成してから、このシリコン膜１０および金属膜９の積層膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、ゲート電極ＧＥ１，ＧＥ２を形成する。以降の工程は、上記図１４〜図１６の工程と同様である。
【０１０７】
図１７〜図２１の比較例の製造工程では、次のような課題が生じることが、本発明者の検討により分かった。
【０１０８】
すなわち、上記図１９の工程でフォトレジストパターンＰＲ１０１を除去する際に、しきい値調整層８上にフォトレジストパターンＰＲ１０１の残渣が残ると、この残渣が、その後形成されるＭＩＳＦＥＴの特性や信頼性に悪影響を与えてしまう。このため、上記図１９の工程でフォトレジストパターンＰＲ１０１を除去する際には、フォトレジストパターンＰＲ１０１を、残渣が生じることなく完全に除去する必要があるが、そのためには、ＡＰＭ液を用いてフォトレジストパターンＰＲ１０１を除去することが必要となる。しかしながら、本発明者の検討によれば、ＡＰＭ液を用いてフォトレジストパターンＰＲ１０１を除去すると、露出していたｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５が、このＡＰＭ液にさらされてしまうが、Ｈｆ含有絶縁膜５はＡＰＭ液に対する耐性が弱いため、ダメージを受けることが分かった。ＡＰＭ液によりｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５がダメージを受けると、形成されるｐチャネル型ＭＩＳＦＥＴの特性や信頼性に悪影響を与えてしまう。
【０１０９】
それに対して、本実施の形態では、ステップＳ５〜Ｓ７でｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５上に窒化金属膜７を選択的に形成し、ステップＳ９で形成したしきい値調整層８とＨｆ含有絶縁膜５とをステップＳ１０の熱処理で反応させる際に、窒化金属膜７を反応防止層（反応防止マスク）として機能させている。
【０１１０】
このため、本実施の形態では、ステップＳ８において、ＡＰＭ液を用いず、有機溶剤などを用いてフォトレジストパターンＰＲ１を除去することで、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５がダメージを受けるのを抑制または防止することができる。しかしながら、ステップＳ８でＡＰＭ液を用いずにフォトレジストパターンＰＲ１を除去したために、フォトレジストパターンＰＲ１の残渣が窒化金属膜７上に残存する可能性があるが、この残渣は、ステップＳ１２で窒化金属膜７をウェットエッチングで除去する際に、窒化金属膜７とともに除去される。また、ステップＳ８のフォトレジストパターンＰＲ１の除去工程の後、ステップＳ１２で窒化金属膜７をウェットエッチングで除去するまでフォトレジストパターンＰＲ１の残渣が窒化金属膜７上に残存していたとしても、この残渣とＨｆ含有絶縁膜５との間には、窒化金属膜７が介在しているため、ステップＳ１０の熱処理の際に、この残渣がＨｆ含有絶縁膜５に影響を与えることはない。従って、ステップＳ８でＡＰＭ液を用いずにフォトレジストパターンＰＲ１を除去したために、たとえフォトレジストパターンＰＲ１の残渣が窒化金属膜７上に残存したとしても、形成されるＭＩＳＦＥＴの性能や信頼性に悪影響を与えるのを防止できる。
【０１１１】
また、Ｈｆ含有絶縁膜５とＨｆおよびＬｎ含有絶縁膜５ａは、ＡＰＭ液だけでなく、フッ酸にも弱い。それに対して、本実施の形態では、ステップＳ８のフォトレジストパターンＰＲ１の除去工程はもちろんのこと、それ以外の工程においても、後で形成されるゲート電極ＧＥ１，ＧＥ２の下に位置してゲート絶縁膜となる部分のＨｆ含有絶縁膜５またはＨｆおよびＬｎ含有絶縁膜５ａが露出した状態では、ＡＰＭ液とフッ酸の一方または両方を用いたウェット処理を行なわない。すなわち、上記ステップＳ７で窒化金属膜７をウェットエッチングしてから上記ステップＳ１３で金属膜９を形成するまで、ＡＰＭ液とフッ酸の一方または両方を用いたウェット処理を行なわないのである。具体的には、上記ステップＳ７の窒化金属膜７のウェットエッチング工程、上記ステップＳ８のフォトレジストパターンＰＲ１の除去工程、ステップＳ１１のしきい値調整層８のウェットエッチング工程およびステップＳ１２の窒化金属膜７のウェットエッチング工程は、いずれもウェット処理であるが、ＡＰＭ液とフッ酸のいずれも使用しない（すなわちＡＰＭ液とフッ酸のいずれも使用しないウェット処理により行われる）。これにより、Ｈｆ含有絶縁膜５やＨｆおよびＬｎ含有絶縁膜５ａがダメージを受けるのを抑制または防止することができる。
【０１１２】
また、本実施の形態とは異なり、窒化金属膜７の代わりに絶縁膜（絶縁膜ハードマスク）を用いることも考えられるが、この場合、Ｈｆ系ゲート絶縁膜のダメージを抑制しながら、この絶縁膜ハードマスクを除去するのは非常に難しい。これは、絶縁膜ハードマスクを除去するためには、フッ酸を用いる必要があるが、フッ酸を用いると、絶縁膜ハードマスクだけでなくＨｆ系ゲート絶縁膜も同時にエッチングされてしまうためである。
【０１１３】
それに対して、本実施の形態では、ＡＰＭ液もフッ酸も使用せずに除去可能な窒化金属膜７を使用している。より特定的には、Ｈｆ系ゲート絶縁膜のエッチング量が少ない（エッチング速度が低い）過酸化水素（Ｈ２Ｏ２）系の薬液で除去可能な窒化金属膜７を使用し、過酸化水素（過酸化水素水）を含有するがアンモニアとフッ酸を含有しない薬液を用いてステップＳ７とステップＳ１２で窒化金属膜７をウェットエッチングしている。このため、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜５や、ＨｆおよびＬｎ含有絶縁膜５ａ）のダメージを抑制しながら、窒化金属膜７を除去することができる。
【０１１４】
また、本実施の形態とは異なり、ステップＳ１２の窒化金属膜７の除去工程を省略し、ｐＭＩＳ形成領域１Ｂに残存させた窒化金属膜７によってｐチャネル型ＭＩＳＦＥＴのメタルゲート電極を形成することも考えられる。しかしながら、ステップＳ９でしきい値調整層８を形成する際や、しきい値調整層８に接した状態でステップＳ１０の熱処理を行った際には、窒化金属膜７の表層部分が酸化してしまう。このため、本実施の形態とは異なり、ステップＳ１２の窒化金属膜７の除去工程を省略し、表層部分が酸化した窒化金属膜７をメタルゲート電極に用いると、窒化金属膜７の酸化した表層部分から酸素がゲート絶縁膜に拡散したり、あるいはメタルゲート全体に酸素が拡散してしまう可能性がある。これは、ＭＩＳＦＥＴの特性の変動や、ゲート抵抗の増大などを招いてしまう。
【０１１５】
それに対して、本実施の形態では、ステップＳ１２の窒化金属膜７のウェットエッチング工程によってｐＭＩＳ形成領域１Ｂに残存していた窒化金属膜７を除去してから、ステップＳ１３でメタルゲート電極用の金属膜９を形成し、この金属膜９をｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのメタルゲート電極に用いる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの特性の変動を防止することができ、またゲート抵抗の増大を防止することができる。
【０１１６】
また、窒化金属膜７は、薄すぎると、ステップＳ１０の熱処理において、しきい値調整層８の希土類元素Ｌｎが窒化金属膜７を通過してしまう可能性があり、また、厚すぎると、ステップＳ１２で窒化金属膜７をウェットエッチングによって除去する際に、ｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａにダメージが入りやすくなる。この観点から、ステップＳ５で形成する窒化金属膜７の厚みは、５〜２０ｎｍが好ましい。
【０１１７】
また、窒化金属膜７と金属膜９とが同じ材料膜で形成されていれば、以下の効果を得られるので、より好ましい。
【０１１８】
すなわち、ステップＳ１２でｐＭＩＳ形成領域１Ｂに残存していた窒化金属膜７をウェットエッチングにより除去するが、このウェットエッチングは、ｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａが露出した状態で行うため、オーバーエッチングが過剰になると、エッチング液にＡＰＭ液やフッ酸を使用しなかったとしても、ＨｆおよびＬｎ含有絶縁膜５ａがダメージを受ける可能性がある。それに対して、窒化金属膜７と金属膜９とを同じ材料膜で形成すれば、ステップＳ１２でｐＭＩＳ形成領域１Ｂの窒化金属膜７をウェットエッチングした際に、たとえ窒化金属膜７のエッチング残りが多少生じたとしても、このエッチング残りは、ステップＳ１３で形成する金属膜９と同じ材料で構成されるため、窒化金属膜７のエッチング残りに起因してｐチャネル型ＭＩＳＦＥＴＱｐの特性が変動するのを抑制または防止することができる。このため、窒化金属膜７と金属膜９とを同じ材料膜で形成すれば、ステップＳ１２の窒化金属膜７の除去工程においてオーバーエッチング量を抑制することが可能となるため、ＨｆおよびＬｎ含有絶縁膜５ａのダメージをより的確に防止することができ、半導体装置の特性や信頼性を、より向上させることができる。窒化金属膜７と金属膜９とを同じ材料膜で形成する場合、金属膜９の仕事関数や窒化金属膜７の反応バリア層としての機能などを勘案すると、窒化金属膜７と金属膜９とを、いずれも窒化チタン（ＴｉＮ）で形成することが好ましい。
【０１１９】
また、ステップＳ１２でｐＭＩＳ形成領域１Ｂの窒化金属膜７をウェットエッチングした際に、窒化金属膜７のエッチング残りが多少生じた場合でも、窒化金属膜７の酸化していた表層部分は除去され、窒化金属膜７の下層部の一部（酸化していない部分）がエッチング残りとして残存する。このため、上述したステップＳ１２の窒化金属膜７のウェットエッチング工程を省略して窒化金属膜７をメタルゲート電極に用いた場合に生じるよう問題は、本実施の形態では生じない。
【０１２０】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとの作り分け工程において、ハードマスク（ここでは窒化金属膜７）を一度しか用いないため、微細化にも適している。
【０１２１】
（実施の形態２）
図２２は、本実施の形態２の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図１に対応するものである。図２３〜図３０は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１２２】
本実施の形態の製造工程は、ステップＳ５で窒化金属膜７を形成するまでは、上記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、ステップＳ５の窒化金属膜７の形成工程以降について説明する。
【０１２３】
上記実施の形態１のステップＳ１〜Ｓ５と同様の工程を行って、上記図４の構造を得た後、本実施の形態では、図２３に示されるように、半導体基板１の主面上に、すなわち窒化金属膜７上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、レジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ２を形成する（図２２のステップＳ６ａ）。
【０１２４】
フォトレジストパターンＰＲ２は、ｎＭＩＳ形成領域１Ａの窒化金属膜７上には形成されるが、ｐＭＩＳ形成領域１Ｂには形成されないため、ｎＭＩＳ形成領域１Ａの窒化金属膜７はフォトレジストパターンＰＲ２で覆われているが、ｐＭＩＳ形成領域１Ｂの窒化金属膜７はフォトレジストパターンＰＲ２で覆われずに露出した状態となる。
【０１２５】
次に、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、窒化金属膜７をウェットエッチングする（図２２のステップＳ７ａ）。このステップＳ７ａの窒化金属膜７のウェットエッチング工程で使用するエッチング液は、上記実施の形態１のステップＳ７の窒化金属膜７のウェットエッチング工程で使用するエッチング液と同じである。ステップＳ７ａのウェットエッチング工程によって、図２４に示されるように、ｐＭＩＳ形成領域１Ｂの窒化金属膜７はエッチングされて除去されるが、ｎＭＩＳ形成領域１Ａの窒化金属膜７はフォトレジストパターンＰＲ２で覆われているので、エッチングされずに残存する。これにより、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は露出されるが、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５は、窒化金属膜７で覆われた状態（すなわち露出していない状態）が維持される。
【０１２６】
次に、図２５に示されるように、フォトレジストパターンＰＲ２を除去する（図２２のステップＳ８ａ）。ステップＳ８ａのフォトレジストパターンＰＲ２の除去工程は、上記実施の形態１のステップＳ８のフォトレジストパターンＰＲ１の除去工程と同様にして行う。
【０１２７】
次に、図２６に示されるように、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ａを形成する（図２２のステップＳ９ａ）。上記ステップＳ７ａのウェットエッチング工程でｐＭＩＳ形成領域１Ｂの窒化金属膜７を除去しかつｎＭＩＳ形成領域１Ａの窒化金属膜７を残していたので、ステップＳ９ａでは、しきい値調整層８ａは、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｎＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。
【０１２８】
しきい値調整層８ａは、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴ（ｐチャネル型ＭＩＳＦＥＴＱｐに対応）のしきい値の絶対値を低下させるために、そのｐチャネル型ＭＩＳＦＥＴ（ｐチャネル型ＭＩＳＦＥＴＱｐに対応）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわちＡｌ，Ｔａ，Ｔｉの少なくとも一種（特に好ましくはＡｌ）を含有している。
【０１２９】
従って、しきい値調整層８ａは、Ａｌ（アルミニウム），Ｔａ（タンタル），Ｔｉ（チタン）の少なくとも一種を含有し、特に好ましくはＡｌ（アルミニウム）を含有している。しきい値調整層８ａとしては金属酸化物層が好ましいため、しきい値調整層８ａは、好ましくは酸化アルミニウム層（代表的にはＡｌ２Ｏ３層）、酸化タンタル層（代表的にはＴａ２Ｏ５層）または酸化チタン層（代表的にはＴｉＯ２層）であり、特に好ましくは酸化アルミニウム層である。以下では、しきい値調整層８ａが含有する金属元素をＭｅと表記するものとする。従って、しきい値調整層８ａが酸化アルミニウム層の場合は、Ｍｅ＝Ａｌであり、しきい値調整層８ａが酸化タンタル層の場合は、Ｍｅ＝Ｔａであり、しきい値調整層８ａが酸化チタン層の場合は、Ｍｅ＝Ｔｉである。しきい値調整層８ａの形成法や膜厚は、上記実施の形態１のしきい値調整層８と同様とすることができる。
【０１３０】
次に、半導体基板１に対して、上記実施の形態１のステップＳ１０の熱処理と同様の熱処理を施す（図２２のステップＳ１０ａ）。このステップＳ１０ａの熱処理により、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜５をしきい値調整層８ａと反応させる。すなわち、ステップＳ１０ａの熱処理により、しきい値調整層８ａを構成する金属元素Ｍｅ（Ａｌ，Ｔａ，Ｔｉの少なくとも一種、特に好ましくはＡｌ）をＨｆ含有絶縁膜５に導入（拡散）する。
【０１３１】
このステップＳ１０ａの熱処理工程においては、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ａの金属元素ＭｅがＨｆ含有絶縁膜５に導入（拡散）される。一方、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とは、間に窒化金属膜７が介在して接触していない状態であるため、しきい値調整層８ａとＨｆ含有絶縁膜５とは反応せず、しきい値調整層８ａの金属元素ＭｅはＨｆ含有絶縁膜５に導入（拡散）されない。
【０１３２】
このステップＳ１０ａの熱処理により、図２７に示されるように、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＭｅ含有絶縁膜５ｂ」が形成される。すなわち、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ａの金属元素ＭｅがＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＭｅ含有絶縁膜５ｂとなる。
【０１３３】
ＨｆおよびＭｅ含有絶縁膜５ｂは、Ｈｆ（ハフニウム）と金属元素Ｍｅ（ＭｅはＡｌ，Ｔａ，Ｔｉの少なくとも一種、特に好ましくはＡｌ）とを含有する絶縁材料からなり、ＨｆおよびＭｅ含有絶縁膜５ｂが含有する金属元素Ｍｅは、しきい値調整層８ａが含有していた金属元素Ｍｅと同じである。
【０１３４】
本実施の形態のステップＳ１０ａの熱処理後のｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５の具体的な構成（組成）は、上記実施の形態１のステップＳ１０の熱処理後のｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５とほぼ同じであるので、ここではその説明は省略する。また、本実施の形態のステップＳ１０ａの熱処理後のｐＭＩＳ形成領域１ＢのＨｆおよびＭｅ含有絶縁膜５ｂの具体的な構成（組成）は、上記実施の形態１のステップＳ１０の熱処理後のｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａにおいて、含有する希土類元素Ｌｎを金属元素Ｍｅに置き換えたものであるので、ここではその詳しい説明は省略する。一例を挙げれば、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合は、ＨｆおよびＭｅ含有絶縁膜５ｂはＨｆＭｅＳｉＯＮ膜（Ｍｅ＝Ａｌの場合はＨｆＡｌＳｉＯＮ膜）である。
【０１３５】
次に、図２８に示されるように、ステップＳ１０ａの熱処理工程で反応しなかったしきい値調整層８ａ（未反応のしきい値調整層８ａ）を、ウェットエッチングによって除去する（図２２のステップＳ１１ａ）。このステップＳ１１ａのしきい値調整層８ａのウェットエッチング工程で使用するエッチング液は、上記実施の形態１のステップＳ１１のしきい値調整層８のウェットエッチング工程で使用するエッチング液と同じである。ステップＳ１１ａのしきい値調整層８ａのウェットエッチング工程によって、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ａが除去されて窒化金属膜７が露出し、ｐＭＩＳ形成領域１Ｂでは、ステップＳ１０ａの熱処理でＨｆ含有絶縁膜５と反応しきれなかったしきい値調整層８ａが除去されてＨｆおよびＭｅ含有絶縁膜５ｂが露出される。
【０１３６】
次に、窒化金属膜７をウェットエッチングによって除去する（図２２のステップＳ１２ａ）。これにより、図２８の構造が得られる。このステップＳ１２ａの窒化金属膜７のウェットエッチング工程で使用するエッチング液は、上記実施の形態１のステップＳ１２の窒化金属膜７のウェットエッチング工程で使用するエッチング液と同じである。ステップＳ１２ａのウェットエッチング工程によって、ｎＭＩＳ形成領域１Ａに形成されていた窒化金属膜７が除去され、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５が露出される。ステップＳ１２ａの窒化金属膜７のウェットエッチング工程後には、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５およびｐＭＩＳ形成領域１ＢのＨｆおよびＭｅ含有絶縁膜５ｂの両者が露出された状態となる。
【０１３７】
その後の工程は、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様に、図２９に示されるように、半導体基板１の主面上に金属膜９を形成し（図２２のステップＳ１３）、金属膜９上にシリコン膜１０を形成する（図２２のステップＳ１４）。それから、上記実施の形態１と同様に、図３０に示されるように、シリコン膜１０および金属膜９の積層膜をパターニングすることでゲート電極ＧＥ１，ＧＥ２を形成する（図２２のステップＳ１５）。
【０１３８】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜５上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＭｅ含有絶縁膜５ｂ上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエル３の表面上に、ゲート絶縁膜としてのＨｆ含有絶縁膜５を介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエル４の表面上に、ゲート絶縁膜としてのＨｆおよびＭｅ含有絶縁膜５ｂを介して形成されるのである。Ｈｆ含有絶縁膜５と、ＨｆおよびＭｅ含有絶縁膜５ｂとは、いずれも酸化シリコンよりも誘電率が高い。
【０１３９】
また、ｐチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＭｅ含有絶縁膜５ｂは、ｎチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆ含有絶縁膜５よりも、金属元素Ｍｅの含有率が高い。これは、ステップＳ１０ａの熱処理工程において、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５（ＨｆおよびＭｅ含有絶縁膜５ｂとなる部分）には金属元素Ｍｅが導入されるが、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５には金属元素Ｍｅが導入されなかったためである。これにより、ｐＭＩＳ形成領域１ＢのＨｆおよびＭｅ含有絶縁膜５ｂ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜）における金属元素Ｍｅの含有率が、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜）における金属元素Ｍｅの含有率よりも高くなるのである。また、ステップＳ４のＨｆ含有絶縁膜５の成膜時に、Ｈｆ含有絶縁膜５がＡｌ，Ｔａ，Ｔｉを含有しないようにすることが好ましく、これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆ含有絶縁膜５がＡｌ，Ｔａ，Ｔｉを含有していない状態とすることができる。
【０１４０】
ゲート電極ＧＥ１，ＧＥ２を形成した後の工程は、上記実施の形態１と同様であるので、ここではその図示および説明は省略する。
【０１４１】
上記実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜としてＨｆ含有絶縁膜５を用い、かつｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ａを用いたことにより、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化していた。それに対して、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆ含有絶縁膜５を用い、かつｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜としてＨｆおよびＭｅ含有絶縁膜５ｂを用いたことにより、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値（しきい値電圧）の絶対値を低くすることができる。これ以外の本実施の形態の効果については、上記実施の形態１と同様であるので、ここではその説明は省略し、上記実施の形態１と相違する効果について説明する。
【０１４２】
例えば、金属ゲート電極に窒化チタンを用い、ゲート絶縁膜にＨｆ系ゲート絶縁膜（Ｈｆを含有する高誘電率膜）を用いた場合には、金属ゲート電極の仕事関数は４．７〜４．８ｅＶ程度であるが、Ｈｆ系ゲート絶縁膜にＡｌ，Ｔａ，Ｔｉなど（特にＡｌ）を導入することで、窒化チタンからなる金属ゲート電極の仕事関数を４．８〜５．１ｅＶ程度に制御することができる。ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数がシリコンの価電子帯近傍（５．１５ｅＶ近傍）の値を有していると、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。このため、本実施の形態とは異なり、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜としてＨｆ含有絶縁膜５を用いた場合に比べて、本実施の形態のようにｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜としてＨｆおよびＭｅ含有絶縁膜５ｂを用いることにより、金属膜９の実効的な仕事関数を低下させてシリコンの価電子帯に近づけることができるため、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができるのである。
【０１４３】
例えば、本実施の形態とは異なり、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜と同じくＨｆ含有絶縁膜５を用いた場合に比べて、本実施の形態のようにｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆおよびＭｅ含有絶縁膜５ｂを用いた場合には、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値の絶対値を０．１〜０．３Ｖ程度低くすることができる。
【０１４４】
このようなｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化の効果を得るために、しきい値調整層８ａは、Ａｌ，Ｔａ，Ｔｉの少なくとも一種（特に好ましくはＡｌ）を含有しており、好ましくは酸化アルミニウム層、酸化タンタル層または酸化チタン層であり、特に好ましくは酸化アルミニウム層である。これにより、ＨｆおよびＭｅ含有絶縁膜５ｂがＡｌ（アルミニウム），Ｔａ（タンタル），Ｔｉ（チタン）の少なくとも一種、特に好ましくはＡｌ（アルミニウム）を含有したものとなるので、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値化の効果を的確に得ることができる。
【０１４５】
ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値の低下の程度は、上記ステップＳ９ａでのしきい値調整層８ａの形成厚みや、上記ステップＳ１０ａでの熱処理の温度などによって制御することができる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐの所望のしきい値に応じて、上記ステップＳ９ａでのしきい値調整層８ａの形成厚みや上記ステップＳ１０ａでの熱処理の温度を設定することができる。
【０１４６】
（実施の形態３）
図３１は、本実施の形態３の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図１に対応するものである。図３２〜図３５は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１４７】
本実施の形態の製造工程は、ステップＳ１２で窒化金属膜７をウェットエッチングによって除去するまでは、上記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、ステップＳ１２の窒化金属膜７の除去工程以降について説明する。
【０１４８】
上記実施の形態１のステップＳ１〜Ｓ１２と同様の工程を行って、上記図１１の構造を得た後、本実施の形態では、図３２に示されるように、半導体基板１の主面上に、しきい値調整層８ｂを形成する（図３１のステップＳ２１）。
【０１４９】
しきい値調整層８ｂは、上記実施の形態２のしきい値調整層８ａと同じ材料により形成することができ、その形成法や膜厚も、上記実施の形態２のしきい値調整層８ａと同様とすることができる。ステップＳ１２の窒化金属膜７の除去工程によってｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａおよびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５の両者が露出された後で、ステップＳ２１のしきい値調整層８ｂ形成工程を行うため、しきい値調整層８ｂは、ｎＭＩＳ形成領域１ＡではＨｆおよびＬｎ含有絶縁膜５ａ上に形成され、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成される。
【０１５０】
しきい値調整層８ｂは、ｐＭＩＳ形成領域１Ｂに形成するｐチャネル型ＭＩＳＦＥＴ（ｐチャネル型ＭＩＳＦＥＴＱｐに対応）のしきい値の絶対値を低下させるために、そのｐチャネル型ＭＩＳＦＥＴ（ｐチャネル型ＭＩＳＦＥＴＱｐに対応）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第２金属元素）、すなわちＡｌ，Ｔａ，Ｔｉの少なくとも一種（特に好ましくはＡｌ）を含有している。
【０１５１】
従って、しきい値調整層８ｂは、Ａｌ（アルミニウム），Ｔａ（タンタル），Ｔｉ（チタン）の少なくとも一種を含有し、特に好ましくはＡｌ（アルミニウム）を含有している。しきい値調整層８ｂとしては金属酸化物層が好ましいため、しきい値調整層８ｂは、好ましくは酸化アルミニウム層（代表的にはＡｌ２Ｏ３層）、酸化タンタル層（代表的にはＴａ２Ｏ５層）または酸化チタン層（代表的にはＴｉＯ２層）であり、特に好ましくは酸化アルミニウム層である。以下では、しきい値調整層８ｂが含有する金属元素をＭｅ’と表記するものとする。従って、しきい値調整層８ｂが酸化アルミニウム層の場合は、Ｍｅ’＝Ａｌであり、しきい値調整層８ｂが酸化タンタル層の場合は、Ｍｅ’＝Ｔａであり、しきい値調整層８ｂが酸化チタン層の場合は、Ｍｅ’＝Ｔｉである。
【０１５２】
次に、半導体基板１に対して熱処理を施す（図３１のステップＳ２２）。ステップＳ２２の熱処理工程は、例えば、熱処理温度を６００〜１０００℃の範囲内とし、不活性ガス雰囲気中で行うことができる。
【０１５３】
このステップＳ２２の熱処理工程においては、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ｂの金属元素Ｍｅ’がＨｆ含有絶縁膜５に導入（拡散）される。そして、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ｂとＨｆおよびＬｎ含有絶縁膜５ａとが接触していたために両者が反応して、しきい値調整層８ｂの金属元素Ｍｅ’がＨｆおよびＬｎ含有絶縁膜５ａに導入（拡散）される。
【０１５４】
ステップＳ２２の熱処理により、図３３に示されるように、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＭｅ’含有絶縁膜５ｃ」が形成される。すなわち、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂの金属元素Ｍｅ’（ 好ましくはＡｌ，Ｔａ，Ｔｉの少なくとも一種、特に好ましくはＡｌ）がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＭｅ’含有絶縁膜５ｃとなる。
【０１５５】
また、ステップＳ２２の熱処理により、図３３に示されるように、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ｂとＨｆおよびＬｎ含有絶縁膜５ａとが反応（混合、ミキシング）して「Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄ」が形成される。すなわち、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ｂの金属元素Ｍｅ’（ 好ましくはＡｌ，Ｔａ，Ｔｉの少なくとも一種、特に好ましくはＡｌ）がＨｆおよびＬｎ含有絶縁膜５ａに導入されて、ＨｆおよびＬｎ含有絶縁膜５ａがＨｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄとなる。
【０１５６】
ＨｆおよびＭｅ’含有絶縁膜５ｃは、Ｈｆ（ハフニウム）と金属元素Ｍｅ’とを含有する絶縁材料からなり、ＨｆおよびＭｅ’含有絶縁膜５ｃが含有する金属元素Ｍｅ’は、しきい値調整層８ｂが含有していた金属元素Ｍｅ’と同じである。また、Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄは、Ｈｆ（ハフニウム）と希土類元素Ｌｎと金属元素Ｍｅ’とを含有する絶縁材料からなり、Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄが含有する希土類元素Ｌｎは、しきい値調整層８が含有していた希土類元素Ｌｎと同じであり、Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄが含有する金属元素Ｍｅ’は、しきい値調整層８ｂが含有していた金属元素Ｍｅ’と同じである。一例を挙げれば、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合は、ＨｆおよびＭｅ’含有絶縁膜５ｃは、ＨｆＭｅ’ＳｉＯＮ膜（Ｍｅ’＝Ａｌの場合はＨｆＡｌＳｉＯＮ膜）であり、Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄは、ＨｆＬｎＭｅ’ＳｉＯＮ膜（Ｌｎ＝Ｌａ，Ｍｅ’＝Ａｌの場合はＨｆＬａＡｌＳｉＯＮ膜）である。
【０１５７】
その後の工程は、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様に、図３４に示されるように、半導体基板１の主面上に金属膜９を形成し（図３１のステップＳ１３）、金属膜９上にシリコン膜１０を形成する（図３１のステップＳ１４）。それから、上記実施の形態１と同様に、図３５に示されるように、シリコン膜１０および金属膜９の積層膜をパターニングすることでゲート電極ＧＥ１，ＧＥ２を形成する（図３１のステップＳ１５）。
【０１５８】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＭｅ’含有絶縁膜５ｃ上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエル３の表面上に、ゲート絶縁膜としてのＨｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄを介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエル４の表面上に、ゲート絶縁膜としてのＨｆおよびＭｅ’含有絶縁膜５ｃを介して形成されるのである。Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄと、ＨｆおよびＭｅ’含有絶縁膜５ｃとは、いずれも酸化シリコンよりも誘電率が高い。
【０１５９】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＭｅ’含有絶縁膜５ｃよりも、希土類元素Ｌｎの含有率が高い。これは、ステップＳ１０の熱処理工程において、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５（後でＨｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄとなる部分）には希土類元素Ｌｎが導入されるが、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５（後でＨｆおよびＭｅ’含有絶縁膜５ｃとなる部分）には希土類元素Ｌｎが導入されなかったためである。また、ステップＳ４のＨｆ含有絶縁膜５の成膜時に、Ｈｆ含有絶縁膜５が希土類元素を含有しないようにすることが好ましく、これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＭｅ’含有絶縁膜５ｃが希土類元素を含有していない状態とすることができる。
【０１６０】
ゲート電極ＧＥ１，ＧＥ２を形成した後の工程は、上記実施の形態１と同様であるので、ここではその図示および説明は省略する。
【０１６１】
また、本実施の形態では、ステップＳ２２の熱処理工程を、ステップＳ２１のしきい値調整層８ｂ形成工程後でステップＳ１３の金属膜９の形成工程前に行う場合について説明したが、ステップＳ２２の熱処理工程を、ステップＳ１３の金属膜９の形成工程よりも後に行うこともできる。例えば、上記ｎ＋型半導体領域１１ｂおよびｐ＋型半導体領域１２ｂ形成用のイオン注入で導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）が、ステップＳ２２の熱処理を兼ねることもできる。この場合、ステップＳ１３で金属膜９は、しきい値調整層８ｂ上に形成され、ステップＳ１３〜Ｓ１５の間、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５とｎＭＩＳ形成領域１ＡのＨｆおよびＬｎ含有絶縁膜５ａとは、しきい値調整層８ｂと反応しない。そして、ゲート電極ＧＥ１，ＧＥ２の形成後の上記活性化アニールの際に、ｐＭＩＳ形成領域１Ｂでは、Ｈｆ含有絶縁膜５がしきい値調整層８ｂと反応してＨｆおよびＭｅ’含有絶縁膜５ｃが形成され、ｎＭＩＳ形成領域１Ａでは、ＨｆおよびＬｎ含有絶縁膜５ａがしきい値調整層８ｂと反応してＨｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄが形成されることになる。
【０１６２】
上記実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜としてＨｆ含有絶縁膜５を用い、かつｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ａを用いたことにより、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化していた。それに対して、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄを用い、かつｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜としてＨｆおよびＭｅ’含有絶縁膜５ｃを用いている。本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜としてＨｆおよびＭｅ’含有絶縁膜５ｃを用いたことにより、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値（しきい値電圧）の絶対値を低くすることができる。その理由は、上記実施の形態２でｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化できたのと同様である。
【０１６３】
一方、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ａを用いた上記実施の形態１に比べると、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜に金属元素Ｍｅ’が含まれるため、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１の金属膜９の実効的な仕事関数が大きくなる分、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の絶対値は増加する。しかしながら、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜（Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜５ｄ）が希土類元素Ｌｎ（特に好ましくはＬａ）を含有しているため、希土類元素Ｌｎを含有していない場合に比べて、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値（しきい値電圧）の絶対値を低くすることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方で、しきい値（しきい値電圧）の絶対値を低くすることができる。また、しきい値調整層８の膜厚の調整などで、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値を調整することができ、しきい値調整層８ｂの膜厚の調整などで、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値を調整することができる。このため、ミッドギャップを基点に対称性に優れたゲート電極ＧＥ１およびゲート電極ＧＥ２を形成することができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値の絶対値とｐチャネル型ＭＩＳＦＥＴＱｐのしきい値の絶対値との差を小さくすることができるため、対称性に優れたＣＭＩＳＦＥＴを有する半導体装置を実現することができる。例えば、しきい値調整層８に厚み１ｎｍの酸化ランタン膜を用い、しきい値調整層８ｂに厚み０．５ｎｍの酸化アルミニウム膜を用いた場合には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１（の金属膜９）の実効仕事関数を４．２ｅＶ程度とし、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２（の金属膜９）の実効仕事関数を４．９ｅＶ程度とすることができる。
【０１６４】
これ以外の本実施の形態の効果については、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１６５】
（実施の形態４）
図３６は、本実施の形態４の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の図１に対応するものである。図３７〜図４０は、本実施の形態４の半導体装置の製造工程中の要部断面図である。
【０１６６】
本実施の形態の製造工程は、ステップＳ１２ａで窒化金属膜７をウェットエッチングによって除去するまでは、上記実施の形態２の製造工程と同様であるので、ここではその説明を省略し、ステップＳ１２ａの窒化金属膜７の除去工程以降について説明する。
【０１６７】
上記実施の形態２のステップＳ１〜Ｓ１２ａと同様の工程を行って、上記図２８の構造を得た後、本実施の形態では、図３７に示されるように、半導体基板１の主面上に、しきい値調整層８ｃを形成する（図３６のステップＳ２１ａ）。
【０１６８】
しきい値調整層８ｃは、上記実施の形態１のしきい値調整層８と同じ材料により形成することができ、その形成法や膜厚も、上記実施の形態１のしきい値調整層８と同様とすることができる。ステップＳ１２ａの窒化金属膜７の除去工程によってｐＭＩＳ形成領域１ＢのＨｆおよびＭｅ含有絶縁膜５ｂおよびｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５の両者が露出された後で、ステップＳ２１ａのしきい値調整層８ｃ形成工程を行うため、しきい値調整層８ｃは、ｐＭＩＳ形成領域１ＢではＨｆおよびＭｅ含有絶縁膜５ｂ上に形成され、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜５上に形成される。
【０１６９】
しきい値調整層８ｃは、ｎＭＩＳ形成領域１Ａに形成するｎチャネル型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎに対応）のしきい値の絶対値を低下させるために、そのｎチャネル型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎに対応）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第２金属元素）、すなわち希土類元素（特に好ましくはＬａ）、を含有している。
【０１７０】
従って、しきい値調整層８ｃは、希土類元素を含有し、特に好ましくはＬａ（ランタン）を含有している。しきい値調整層８ｃとしては金属酸化物層が好ましいため、しきい値調整層８ｃは、好ましくは希土類酸化物層（酸化希土類膜）であり、特に好ましくは酸化ランタン層（酸化ランタン層として代表的なのはＬａ２Ｏ３層）である。以下では、しきい値調整層８ｃが含有する希土類元素をＬｎ’と表記するものとする。従って、しきい値調整層８ｃが酸化ランタン層の場合は、Ｌｎ’＝Ｌａであり、しきい値調整層８が酸化イットリウム層の場合は、Ｌｎ’＝Ｙである。
【０１７１】
次に、半導体基板１に対して熱処理を施す（図３６のステップＳ２２ａ）。ステップＳ２２ａの熱処理工程は、例えば、熱処理温度を６００〜１０００℃の範囲内とし、不活性ガス雰囲気中で行うことができる。
【０１７２】
このステップＳ２２ａの熱処理工程においては、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ｃとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ｃの希土類元素Ｌｎ’がＨｆ含有絶縁膜５に導入（拡散）される。そして、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ｃとＨｆおよびＭｅ含有絶縁膜５ｂとが接触していたために両者が反応して、しきい値調整層８ｃの希土類元素Ｌｎ’がＨｆおよびＭｅ含有絶縁膜５ｂに導入（拡散）される。
【０１７３】
ステップＳ２２ａの熱処理により、図３８に示されるように、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ｃとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＬｎ’含有絶縁膜５ｅ」が形成される。すなわち、ｎＭＩＳ形成領域１Ａでは、しきい値調整層８ｃの希土類元素Ｌｎ’（特に好ましくはＬａ）がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＬｎ’含有絶縁膜５ｅとなる。
【０１７４】
また、ステップＳ２２ａの熱処理により、図３８に示されるように、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ｃとＨｆおよびＭｅ含有絶縁膜５ｂとが反応（混合、ミキシング）して「Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆ」が形成される。すなわち、ｐＭＩＳ形成領域１Ｂでは、しきい値調整層８ｃの希土類元素Ｌｎ’（ 特に好ましくはＬａ）がＨｆおよびＭｅ含有絶縁膜５ｂに導入されて、ＨｆおよびＭｅ含有絶縁膜５ｂがＨｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆとなる。
【０１７５】
ＨｆおよびＬｎ’含有絶縁膜５ｅは、Ｈｆ（ハフニウム）と希土類元素Ｌｎ’とを含有する絶縁材料からなり、ＨｆおよびＬｎ’含有絶縁膜５ｅが含有する希土類元素Ｌｎ’は、しきい値調整層８ｃが含有していた希土類元素Ｌｎ’と同じである。また、Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆは、Ｈｆ（ハフニウム）と希土類元素Ｌｎ’と金属元素Ｍｅとを含有する絶縁材料からなり、Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆが含有する希土類元素Ｌｎ’は、しきい値調整層８ｃが含有していた希土類元素Ｌｎ’と同じであり、Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆが含有する金属元素Ｍｅは、しきい値調整層８ａが含有していた金属元素Ｍｅと同じである。一例を挙げれば、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合は、ＨｆおよびＬｎ’含有絶縁膜５ｅは、ＨｆＬｎ’ＳｉＯＮ膜（Ｌｎ’＝Ｌａの場合はＨｆＬａＳｉＯＮ膜）であり、Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆは、ＨｆＬｎ’ＭｅＳｉＯＮ膜（Ｌｎ’＝Ｌａ，Ｍｅ＝Ａｌの場合はＨｆＬａＡｌＳｉＯＮ膜）である。
【０１７６】
その後の工程は、上記実施の形態１，２と同様である。すなわち、上記実施の形態１，２と同様に、図３９に示されるように、半導体基板１の主面上に金属膜９を形成し（図３６のステップＳ１３）、金属膜９上にシリコン膜１０を形成する（図３６のステップＳ１４）。それから、上記実施の形態１と同様に、図４０に示されるように、シリコン膜１０および金属膜９の積層膜をパターニングすることでゲート電極ＧＥ１，ＧＥ２を形成する（図３６のステップＳ１５）。
【０１７７】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、ＨｆおよびＬｎ’含有絶縁膜５ｅ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆ上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエル３の表面上に、ゲート絶縁膜としてのＨｆおよびＬｎ’含有絶縁膜５ｅを介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエル４の表面上に、ゲート絶縁膜としてのＨｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆを介して形成されるのである。ＨｆおよびＬｎ’含有絶縁膜５ｅと、Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆとは、いずれも酸化シリコンよりも誘電率が高い。
【０１７８】
ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ’含有絶縁膜５ｅよりも、金属元素Ｍｅの含有率が高い。これは、ステップＳ１０ａの熱処理工程において、ｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５（後でＨｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆとなる部分）には金属元素Ｍｅが導入されるが、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５（後でＨｆおよびＬｎ’含有絶縁膜５ｅとなる部分）には金属元素Ｍｅが導入されなかったためである。また、ステップＳ４のＨｆ含有絶縁膜５の成膜時に、Ｈｆ含有絶縁膜５がＡｌ，Ｔａ，Ｔｉを含有しないようにすることが好ましく、これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ’含有絶縁膜５ｅがＡｌ，Ｔａ，Ｔｉを含有していない状態とすることができる。
【０１７９】
ゲート電極ＧＥ１，ＧＥ２を形成した後の工程は、上記実施の形態１，２と同様であるので、ここではその図示および説明は省略する。
【０１８０】
また、本実施の形態では、ステップＳ２２ａの熱処理工程を、ステップＳ２１ａのしきい値調整層８ｃ形成工程後でステップＳ１３の金属膜９の形成工程前に行う場合について説明したが、上記実施の形態３のステップＳ２２の熱処理工程と同様、本実施の形態のステップＳ２２ａの熱処理工程も、ステップＳ１３の金属膜９の形成工程よりも後に行うこともできる。例えば、上記ｎ＋型半導体領域１１ｂおよびｐ＋型半導体領域１２ｂ形成用のイオン注入で導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）が、ステップＳ２２ａの熱処理を兼ねることもできる。この場合、ステップＳ１３で金属膜９は、しきい値調整層８ｃ上に形成され、ステップＳ１３〜Ｓ１５の間、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５とｐＭＩＳ形成領域１ＢのＨｆおよびＭｅ含有絶縁膜５ｂとは、しきい値調整層８ｃと反応しない。そして、ゲート電極ＧＥ１，ＧＥ２の形成後の上記活性化アニールの際に、ｎＭＩＳ形成領域１Ａでは、Ｈｆ含有絶縁膜５がしきい値調整層８ｃと反応してＨｆおよびＬｎ’含有絶縁膜５ｅが形成され、ｐＭＩＳ形成領域１Ｂでは、ＨｆおよびＭｅ含有絶縁膜５ｂがしきい値調整層８ｃと反応してＨｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆが形成されることになる。
【０１８１】
上記実施の形態２では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜としてＨｆ含有絶縁膜５を用い、かつｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆおよびＭｅ含有絶縁膜５ｂを用いたことにより、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化していた。それに対して、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆを用い、かつｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜としてＨｆおよびＬｎ’含有絶縁膜５ｅを用いている。本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜としてＨｆおよびＬｎ’含有絶縁膜５ｅを用いたことにより、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値（しきい値電圧）の絶対値を低くすることができる。その理由は、上記実施の形態１でｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化できたのと同様である。
【０１８２】
一方、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆおよびＭｅ含有絶縁膜５ｂを用いた上記実施の形態２に比べると、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に希土類元素Ｌｎ’が含まれるため、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２の金属膜９の実効的な仕事関数が大きくなる分、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧の絶対値は増加する。しかしながら、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜（Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜５ｆ）が金属元素Ｍｅ（好ましくはＡｌ，Ｔａ，Ｔｉの少なくとも一種、特に好ましくはＡｌ）を含有しているため、金属元素Ｍｅを含有していない場合に比べて、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値（しきい値電圧）の絶対値を低くすることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方で、しきい値（しきい値電圧）の絶対値を低くすることができる。また、しきい値調整層８ａの膜厚の調整などで、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値を調整することができ、しきい値調整層８ｃの膜厚の調整などで、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値を調整することができる。このため、ミッドギャップを基点に対称性に優れたゲート電極ＧＥ１およびゲート電極ＧＥ２を形成することができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値の絶対値とｐチャネル型ＭＩＳＦＥＴＱｐのしきい値の絶対値との差を小さくすることができるため、対称性に優れたＣＭＩＳＦＥＴを有する半導体装置を実現することができる。
【０１８３】
これ以外の本実施の形態の効果については、上記実施の形態２と同様であるので、ここではその説明は省略する。
【０１８４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１８５】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１８６】
１  半導体基板
１Ａ  ｎＭＩＳ形成領域
１Ｂ  ｐＭＩＳ形成領域
２  素子分離領域
２ａ  溝
３  ｐ型ウエル
４  ｎ型ウエル
５  Ｈｆ含有絶縁膜
５ａ  ＨｆおよびＬｎ含有絶縁膜
５ｂ  ＨｆおよびＭｅ含有絶縁膜
５ｃ  ＨｆおよびＭｅ’含有絶縁膜
５ｄ  Ｈｆ，ＬｎおよびＭｅ’含有絶縁膜
５ｅ  ＨｆおよびＬｎ’含有絶縁膜
５ｆ  Ｈｆ，Ｌｎ’およびＭｅ含有絶縁膜
７  窒化金属膜
８，８ａ，８ｂ，８ｃ  しきい値調整層
９  金属膜
１０  シリコン膜
１１ａ  ｎ−型半導体領域
１１ｂ  ｎ＋型半導体領域
１２ａ  ｐ−型半導体領域
１２ｂ  ｐ＋型半導体領域
１３  サイドウォール
２１  絶縁膜
２２  コンタクトホール
２３  プラグ
２４  ストッパ絶縁膜
２５  絶縁膜
２６  配線溝
ＧＥ１，ＧＥ２  ゲート電極
Ｍ１  配線
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＰＲ１，ＰＲ２，ＰＲ１０１  フォトレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010262977.tif 000012
【図１１】
2010262977.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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