(57)【要約】【課題】メモリトランジスタの上部に、メモリトランジスタと平行に配置される強誘電体キャパシタを構成する強誘電体膜の膜厚バラツキを低減する。【解決手段】強誘電体メモリ７０では、メモリトランジスタのソース及びドレインの一方に接続される台座電極ＦＤＤ上には、側面が強誘電体膜１２と接する電極ＦＤが設けられる。メモリトランジスタのソース及びドレインの他方に接続される台座電極ＳＤＤ上には、電極ＳＤが設けられる。電極ＳＤの下部側面を除く両側面には、電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成し、電極ＦＤと電極ＳＴＤの間に強誘電体膜１２が設けられる。電極ＦＤ、強誘電体膜１２、及び電極ＳＴＤは強誘電体キャパシタを構成する。強誘電体膜１２はＭＯＣＶＤ法により電極ＳＤの両側面に形成され、電極ＴＤはＣＶＤ法により強誘電体膜１２の側面に形成される。【選択図】図３
2010123590.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、
前記メモリトランジスタのソース及びドレインの一方の上部に設けられ、前記メモリトランジスタのソース及びドレインの一方に電気的に接続される第１の電極と、
前記第１の電極の少なくともビット線方向の両側面に設けられる強誘電体膜と、
前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記メモリトランジスタのソース及びドレインの他方に電気的に接続され、前記強誘電体膜が開口されたコンタクト開口部に充填され、前記第１の電極と相対向して配置される第２の電極と、
を具備し、前記第１の電極、前記第２の電極、及び前記強誘電体膜は前記強誘電体キャパシタを構成し、前記コンタクト開口部はビット線方向に隣接する前記メモリセルでは１ピッチずれて配置されることを特徴とする半導体記憶装置。
【請求項２】
前記コンタクト開口部と前記強誘電体膜の間に第３の電極が設けられ、前記コンタクト開口部は前記第３の電極を介して開口されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、
前記メモリトランジスタのソース及びドレインの一方の上部に設けられ、前記メモリトランジスタのソース及びドレインの一方に電気的に接続される第１の電極と、
前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記メモリトランジスタのソース及びドレインの他方に電気的に接続され、前記第１の電極と相対向して配置される第２の電極と、
前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記第２の電極の下部側面を除く両側面に設けられる第３の電極と、
前記第１の電極と前記第２及び第３電極の間に設けられる強誘電体膜と、
を具備し、前記第１乃至３の電極と前記強誘電体膜は前記強誘電体キャパシタを構成することを特徴とする半導体記憶装置。
【請求項４】
前記第１及び第２の電極の底部には、台座電極が設けられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１の電極のワード線方向の両側面には、前記強誘電体膜を構成する物質の外方拡散を防止する材料で、前記強誘電体膜よりも低誘電率の誘電体が設けられることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリデバイスに関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲｅＲＡＭ（Resistive  Random  Access  Memory）などがある。ＦｅＲＡＭでは、動作マージンを増加させるために、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルを直列に接続したＴＣユニット直列型ＦｅＲＡＭが提案されている。ＴＣユニット直列型ＦｅＲＡＭでは、メモリトランジスタのソース及びドレインの一方の上部に設けられる四角柱状の電極とメモリトランジスタのソース及びドレインの他方の上部に設けられる四角柱状の電極の間に強誘電体膜が配置形成され、メモリトランジスタのゲート電極の上部にメモリトランジスタとこれに平行に配置される強誘電体キャパシタが設けられる３次元メモリセル構造が提案されている（例えば、特許文献１参照。）。
【０００３】
ところが、特許文献１などに記載されているＴＣユニット直列型ＦｅＲＡＭでは、加工寸法により強誘電体膜の膜厚が決定するので、膜厚バラツキが大きいという問題点がある。強誘電体膜の膜厚バラツキが、例えば１５％と大きい場合、強誘電体キャパシタが完全に飽和領域に達している状態（９０％飽和電圧（Ｖ９０））に対して５０〜６０％のオーバードライブを含む動作電圧に設定できるときは問題が発生しない。しかし、通常状態ではＶ９０の２０〜３０％で使用されるので、強誘電体膜の膜厚バラツキにより動作電圧バラツキが発生して信号バラツキ、動作歩留、信頼性劣化が生じることとなる。
【特許文献１】特開２００８−１８２０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリトランジスタの上部に、メモリトランジスタと平行に配置される強誘電体キャパシタを構成する強誘電体膜の膜厚バラツキを低減することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、前記メモリトランジスタのソース及びドレインの一方の上部に設けられ、前記メモリトランジスタのソース及びドレインの一方に電気的に接続される第１の電極と、前記第１の電極の少なくともビット線方向の両側面に設けられる強誘電体膜と、前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記メモリトランジスタのソース及びドレインの他方に電気的に接続され、前記強誘電体膜が開口されたコンタクト開口部に充填され、前記第１の電極と相対向して配置される第２の電極とを具備し、前記第１の電極、前記第２の電極、及び前記強誘電体膜は前記強誘電体キャパシタを構成し、前記コンタクト開口部はビット線方向に隣接する前記メモリセルでは１ピッチずれて配置されることを特徴とする。
【０００６】
更に、本発明の他態様の半導体記憶装置は、メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、前記メモリトランジスタのソース及びドレインの一方の上部に設けられ、前記メモリトランジスタのソース及びドレインの一方に電気的に接続される第１の電極と、前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記メモリトランジスタのソース及びドレインの他方に電気的に接続され、前記第１の電極と相対向して配置される第２の電極と、前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記第２の電極の下部側面を除く両側面に設けられる第３の電極と、前記第１の電極と前記第２及び第３電極の間に設けられる強誘電体膜とを具備し、前記第１乃至３の電極と前記強誘電体膜は前記強誘電体キャパシタを構成することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、メモリトランジスタの上部に、メモリトランジスタと平行に配置される強誘電体キャパシタを構成する強誘電体膜の膜厚バラツキを低減することができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は強誘電体メモリを示す回路図、図２は強誘電体メモリを示す上面図、図３は図２のＡ−Ａ線に沿う強誘電体メモリの断面図、図４は図２のＢ−Ｂ線に沿う強誘電体メモリの断面図である。本実施例では、メモリトランジスタと強誘電体キャパシタを並列接続したメモリセルを直列に接続したＴＣユニット直列型ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）の強誘電体膜の膜厚バラツキを低減するために、強誘電体キャパシタの構造を変更している。
【００１０】
図１に示すように、強誘電体メモリ７０には、メモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが直列に複数される。強誘電体メモリ７０はＴＣユニット直列型ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。ここでは、ワード線選択回路、センスアンプなどの図示及び説明を省略している。
【００１１】
プレート線ＰＬ１と図示しないセレクトトランジスタの間には、メモリセル部４１がビット線ＢＬと平行に設けられる。メモリセル部４１には、メモリトランジスタＭＴ１と強誘電体キャパシタＫＣ１が並列接続されるメモリセルＭＣ１、メモリトランジスタＭＴ２と強誘電体キャパシタＫＣ２が並列接続されるメモリセルＭＣ２、・・・、及びメモリトランジスタＭＴｎと強誘電体キャパシタＫＣｎが並列接続されるメモリセルＭＣｎが直列にｎ個設けられる。メモリセル部４１は、セレクトトランジスタを介してビット線ＢＬ及び図示しないセンスアンプに接続される。
【００１２】
プレート線ＰＬ２と図示しないセレクトトランジスタの間には、メモリセル部４２がビット線ＢＬ／と平行に設けられる。メモリセル部４２には、メモリトランジスタＭＴ１１と強誘電体キャパシタＫＣ１１が並列接続されるメモリセルＭＣ１１、メモリトランジスタＭＴ１２と強誘電体キャパシタＫＣ１２が並列接続されるメモリセルＭＣ１２、・・・、及びメモリトランジスタＭＴ１ｎと強誘電体キャパシタＫＣ１ｎが並列接続されるメモリセルＭＣ１ｎが直列にｎ個設けられる。メモリセル部４２は、セレクトトランジスタを介してビット線ＢＬ／及び図示しないセンスアンプに接続される。
【００１３】
ワード線ＷＬ１は、メモリトランジスタＭＴ１及びメモリトランジスタＭＴ１１のゲートに接続され、ビット線ＢＬ及びビット線ＢＬ／と交差するように配置される。ワード線ＷＬ２は、メモリトランジスタＭＴ２及びメモリトランジスタＭＴ１２のゲートに接続され、ビット線ＢＬ及びビット線ＢＬ／と交差するように配置される。ワード線ＷＬｎは、メモリトランジスタＭＴｎ及びメモリトランジスタＭＴ１ｎのゲートに接続され、ビット線ＢＬ及びビット線ＢＬ／と交差するように配置される。
【００１４】
図２に示すように、強誘電体メモリ７０には、縦方向寸法Ｙｄを有するＳＴＩ（Shallow  Trench  Isolation）領域により素子分離された縦方向寸法Ｙｃを有する素子領域が設けられる。素子領域（ビット線ＢＬ）及び素子領域（ビット線ＢＬ／）には、横方向寸法Ｘａと縦方向寸法Ｙｂを有するコンタクト開口部ＣＫが設けられる。コンタクト開口部ＣＫの上部には、メモリトランジスタのソース及びドレインの一方に電気的に接続される第１の電極である電極ＦＤと、メモリトランジスタのソース及びドレインの他方に電気的に接続される電極ＳＴＤとがビット線方向に１ピッチずれて交互に配置形成される。電極ＳＴＤの構成は後述する。
【００１５】
ワード線とワード線の間のメモリトランジスタのソース或いはドレインにコンタクト開口部ＣＫが設けられる。コンタクト開口部ＣＫの上部には、メモリトランジスタのソース及びドレインの一方に電気的に接続される第１の電極である電極ＦＤと、メモリトランジスタのソース及びドレインの他方に電気的に接続される電極ＳＴＤとがワード線方向に１ピッチずれて交互に配置形成される。
【００１６】
第１の電極である電極ＦＤの下部には第１の台座電極である台座電極ＦＤＤが設けられ、電極ＳＴＤの下部には第２の台座電極である台座電極ＳＤＤが設けられ、台座電極ＦＤＤ及び台座電極ＳＤＤは、横方向寸法Ｘａと縦方向寸法Ｙｂを有する（コンタクト開口部ＣＫと同位置に配置形成）。
【００１７】
第１の電極である電極ＦＤは横方向寸法Ｘａと縦方向寸法Ｙａを有する。縦方向寸法Ｙａは横方向寸法Ｘａよりも大きい。電極ＳＴＤは横方向寸法Ｘｂと縦方向寸法Ｙｂを有する。横方向寸法Ｘｂは縦方向寸法Ｙｂよりも大きい。電極ＦＤと電極ＳＴＤは市松状に配置形成される。第１の電極である電極ＦＤ、電極ＳＴＤ、強誘電体膜は強誘電体キャパシタを形成する（詳細は後述する）。
【００１８】
図３に示すように、強誘電体メモリ７０では、半導体基板１上に、半導体基板１とは逆導電型のメモリトランジスタのソース／ドレイン領域２が選択的に設けられる。ソース／ドレイン領域２間の上部に、ソース／ドレイン領域２とオーバーラップするように、ゲート絶縁膜３を介してゲート電極膜４が選択的に設けられる。層間絶縁膜５がソース／ドレイン領域２、ゲート絶縁膜３、及びゲート電極膜４を覆うように設けられる。
【００１９】
ソース／ドレイン領域２の一部を露出するように、層間絶縁膜５にコンタクト開口部ＣＫが設けられ、コンタクト開口部ＣＫにプラグ６が埋設される。プラグ６上には、層間絶縁膜７が開口された開口部にビア８が埋設される。ビア８上には、層間絶縁膜９が開口された開口部に、第１の台座電極である台座電極ＦＤＤと第２の台座電極である台座電極ＳＤＤを構成するバリア膜及び金属膜１１が積層され、埋設される。
【００２０】
第１の台座電極である台座電極ＦＤＤ上には、側面が強誘電体膜１２と接し、四角柱形状を有する第１の電極である電極ＦＤが設けられる。第２の台座電極である台座電極ＳＤＤ上には、四角柱形状を有する第２の電極である電極ＳＤが設けられる。第２の電極である電極ＳＤの下部側面を除く両側面には、第３の電極である電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成する。第１の電極である電極ＦＤと電極ＳＴＤの間に強誘電体膜１２が設けられる。
【００２１】
電極ＦＤ、電極ＳＤ、電極ＴＤ、及び強誘電体膜１２上には、拡散防止層１３及び層間絶縁膜１４が積層形成される。層間絶縁膜１４上には、ビット配線ＢＬ／となる配線層１５が設けられる。
【００２２】
図４に示すように、強誘電体メモリ７０では、半導体基板１上に、ＳＴＩ（Shallow  Trench  Isolation）２１で分離されるソース／ドレイン領域２が設けられる。ソース／ドレイン領域２の一部を露出するように、層間絶縁膜５にコンタクト開口部ＣＫが設けられ、コンタクト開口部ＣＫにプラグ６が埋設される。プラグ６上には、層間絶縁膜７が開口された開口部にビア８が埋設される。ビア８上には、層間絶縁膜９が開口された開口部に、第１の台座電極である台座電極ＦＤＤと第２の台座電極である台座電極ＳＤＤを構成するバリア膜及び金属膜１１が積層され、埋設される。
【００２３】
第１の台座電極である台座電極ＦＤＤ上には、側面に拡散防止層２２が設けられ、台座電極ＦＤＤよりも幅の広い四角柱形状を有する第１の電極である電極ＦＤが設けられる。第２の台座電極である台座電極ＳＤＤ上には、台座電極ＦＤＤよりも幅の狭い四角柱形状を有する第２の電極である電極ＳＤが設けられる。第２の電極である電極ＳＤの下部側面を除く両側面には、第３の電極である電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成する。拡散防止層２２と電極ＳＴＤの間に強誘電体膜１２が設けられる。
【００２４】
電極ＦＤ、電極ＳＤ、電極ＴＤ、及び強誘電体膜１２上には、拡散防止層１３及び層間絶縁膜１４が積層形成される。層間絶縁膜１４上には、ビット配線ＢＬとなる配線層１５とビット配線ＢＬ／となる配線層１５が設けられる。拡散防止層１３及び拡散防止層２２は、強誘電体膜１２を構成する元素の外方拡散を防止する働きをする。
【００２５】
次に、強誘電体メモリの製造方法について、図５乃至図１２を参照して説明する。図５乃至図１２は強誘電体メモリの製造工程を示す断面図である。ここで、図５（ａ）乃至図１２（ａ）は図２のＡ−Ａ線に沿う断面図であり、図５（ｂ）乃至図１２（ｂ）は図２のＢ−Ｂ線に沿う断面図である。
【００２６】
図５に示すように、まず、半導体基板１上に、ＳＴＩ２１を形成し、ＳＴＩ２１の間の半導体基板１上にゲート絶縁膜３及びゲート電極膜４を選択的に形成する。積層されるゲート絶縁膜３及びゲート電極膜４の間の半導体基板１上に、ゲート絶縁膜３とオーバーラップするようにソース／ドレイン領域２を形成する。ソース／ドレイン領域２、ゲート絶縁膜３、及びゲート電極膜４上に層間絶縁膜５を形成する。ソース／ドレイン領域２上の層間絶縁膜５をエッチング開口し、ソース／ドレイン領域２の一部が露呈されたコンタクト開口部ＣＫに、プラグ６を埋設する。ここでは、プラグに高不純物濃度のポリシリコンを用いているが、代りにＷ（タングステン）、Ｔａ（タンタル）、Ｔｉ（チタン）、或いはＮｉ（ニッケル）などを用いてもよい。
【００２７】
プラグ６及び層間絶縁膜５上に層間絶縁膜７を形成する。層間絶縁膜７を開口した開口部にビア８を埋設する。ビア８及び層間絶縁膜７上に層間絶縁膜９を形成する。層間絶縁膜９を開口した開口部に積層形成されるバリア膜１０及び金属膜１１からなる台座電極ＦＤＤ及び台座電極ＳＤＤを埋設する。金属膜１１及び層間絶縁膜９上に、拡散防止膜２２及び絶縁膜２３を積層形成する。
【００２８】
ここで、バリア膜１０にＴｉＡｌＮ（チタン・アルミニウム・ナイトライト）を用いているが、代りにＴｉＮＩｒ（チタン・ナイトライト・イリジウム）、ＴａＳｉＮ（タンタル・シリコン・ナイトライト）、或いはＴｉＳｉＮ（チタン・シリコン・ナイトライト）などを用いてもよい。金属膜１１にＩｒ（イリジウム）を用いているが、代りにＲｕ（ルテニウム）、ＳｒＲｕＯ×（ストロンチウム・ルテニウム・オキサイド）、或いはＲｕＯ×（ルテニウム・オキサイド）などを用いてもよい。拡散防止膜２２にＡｌ２Ｏ３（アルミナ）を用いているが、代りにＳｉＮ（シリコン窒化膜）などを用いてもよい。
【００２９】
次に、図６に示すように、周知のリソグラフィー法を用いて絶縁膜２３上にレジスト膜３１を形成する。レジスト膜３１をマスクとして、例えば、ＲＩＥ（Reactive  Ion  Etching）法を用いて絶縁膜２３及び拡散防止膜２２をエッチングして第１の台座電極である台座電極ＦＤＤ上にコンタクト開口部ＣＫＡを形成する。
【００３０】
続いて、図７に示すように、レジスト膜３１を除去後、第１の電極である電極ＦＤを、例えばＣＶＤ法も用いてコンタクト開口部ＣＫＡを埋設するように堆積する。電極ＦＤを堆積後、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いて、拡散防止膜２２表面が露出するまで第１の電極である電極ＦＤ及び絶縁膜２３を平坦研磨する。ここでは、第１の電極である電極ＦＤにＩｒ（イリジウム）を用いている。
【００３１】
そして、図８に示すように、周知のリソグラフィー法を用いてワード線方向の第１の電極である電極ＦＤ及び拡散防止層２２上にレジスト膜３２を形成する。レジスト膜３２をマスクとして、例えば、ＲＩＥ（Reactive  Ion  Etching）法を用いて拡散防止層２２をエッチングする。このエッチングにより、ビット線方向では、第１の電極である電極ＦＤの周囲の拡散防止層２２が除去される。
【００３２】
次に、図９に示すように、レジスト膜３２を除去後、例えばＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）法を用いて強誘電体膜１２と、ＣＶＤ法を用いて第３の電極である電極ＴＤとなる膜を順次形成する。
【００３３】
ここで、強誘電体膜１２にＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）を用いているが、代りにＳＢＴ（ストロンチウム・ビスマス・タンタレート  ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（ランタン添加チタン酸ビスマス  （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、或いはＢａＴｉ２Ｏ５（チタン酸バリウム）などを用いてもよい。第３の電極である電極ＴＤとなる膜にＩｒ（イリジウム）を用いている。
【００３４】
続いて、図１０に示すように、例えばＲＩＥ法を用いてＩｒ（イリジウム）を全面エッチバックする。エッチバック処理により側面部分のＩｒ（イリジウム）が残置され、この側面部分のＩｒ（イリジウム）が第３の電極である電極ＴＤとなる。Ｉｒ（イリジウム）の全面エッチバックでは、ＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）に対してＩｒ（イリジウム）のエッチング比が大きなＲＩＥ条件を用いるのが好ましい。
【００３５】
側面部分のＩｒ（イリジウム）残置後、例えばＲＩＥ法を用いて、ＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）を第２の電極台座である電極台座ＳＤＤの上面及び第１の電極である電極ＦＤの上面が露出するまで全面エッチバックする。ＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）の全面エッチバックでは、Ｉｒ（イリジウム）に対してＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）のエッチング比が大きなＲＩＥ条件を用いるのが好ましい。
【００３６】
この結果、第２の電極台座である電極台座ＳＤＤの上面に、側面に第３の電極である電極ＴＤが設けられたコンタクト開口部ＣＫＢが形成される。
【００３７】
そして、図１１に示すように、例えばＣＶＤ法を用いてようにコンタクト開口部ＣＫＢを埋設するように第２の電極ＳＤを堆積する。堆積後、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いて、第１の電極ＦＤ表面が露出するまで第２の電極である電極ＳＤ及び第３の電極である電極ＴＤを平坦研磨する。ここでは、第２の電極ＳＤにＩｒ（イリジウム）を用いている。
【００３８】
次に、図１２に示すように、第１の電極ＦＤ、第２の電極である電極ＳＤ、第３の電極である電極ＴＤ、及び強誘電体膜１２上に拡散防止膜１３を形成する。ここで、拡散防止膜１３にＡｌ２Ｏ３（アルミナ）を用いているが、代りにＳｉＮ（シリコン窒化膜）などを用いてもよい。ここで、拡散防止膜１３及び２２を構成するＡｌ２Ｏ３（アルミナ）は、強誘電体膜１２を構成するＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）中のＰｂ（鉛）、Ｏ２（酸素）の外方拡散を防止する機能を有する。Ａｌ２Ｏ３（アルミナ）は、比誘電率が６〜１０であり、例えば比誘電率が５４０であるＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）などの強誘電体膜と比較して低誘電率を有する誘電体である。
【００３９】
層間絶縁膜１４、配線層１５を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、チェーンＦｅＲＡＭとしての強誘電体メモリ７０が完成する。
【００４０】
次に、比較例の強誘電体メモリについて、図１３乃至１５を参照して説明する。図１３は比較例の強誘電体メモリを示す断面図、図１４及び図１５は比較例の強誘電体メモリの製造工程を示す断面図である。比較例の強誘電体メモリでは本実施例の強誘電体メモリ７０と異なる点のみ説明する。
【００４１】
図１３に示すように、比較例の強誘電体メモリ８０では、ビア８上に誘電体膜１２がエッチング開口されたコンタクト開口部ＣＫＣに電極ＫＤが埋設される。比較例の強誘電体メモリ８０では、メモリトランジスタのソースの上部に設けられる電極ＫＤとメモリトランジスタのドレインの上部に設けられる電極ＫＤは同一形状を有する。比較例の強誘電体メモリ８０の強誘電体キャパシタは、メモリトランジスタのソースの上部に設けられる電極ＫＤ、強誘電体膜１２、及びメモリトランジスタのドレインの上部に設けられる電極ＫＤから構成される。
【００４２】
比較例の強誘電体メモリ８０の強誘電体キャパシタの形成では、図１４に示すように、ビア８及び層間絶縁膜７上に強誘電体膜１２を形成後、周知のリソグラフィー法を用いてレジスト膜３３を形成する。
【００４３】
次に、図１５に示すように、レジスト膜３３をマスクにして、例えばＲＩＥ法により強誘電体膜１２をエッチングしてビア８上にコンタクト開口部ＣＫＣを形成する。レジスト膜３３を除去後、コンタクト開口部ＣＫＣを覆うように電極ＫＤを形成し、例えばＣＭＰ法を用いて強誘電体膜１２の表面が露出するまで電極ＫＤを平坦研磨して強誘電体キャパシタを形成する。
【００４４】
ここで、ＲＩＥ法を用いてコンタクト開口部ＣＫＣを形成した場合、レジスト膜の寸法及び形状バラツキ、レジスト膜とエッチングされる膜の選択比バラツキ、ＲＩＥ工程で側壁部に発生する側壁デポ膜のバラツキ、エッチング開口部の面積の大きさの違いによる膜のエッチング速度のバラツキ（ローディング効果）などが付加されてコンタクト開口部ＣＫＣの形状にバラツキが発生する。
【００４５】
この結果、四角柱形状の強誘電体膜１２の下部寸法である強誘電体膜下部寸法ＷＢと四角柱形状の強誘電体膜１２の上部寸法である強誘電体膜上部寸法ＷＵが異なり、テーパ角ＴＫが９０度からずれる。したがって、強誘電体膜１２の縦方向での寸法幅は、レジスト膜３３の寸法バラツキ、ＭＯＣＶＤ法やＣＶＤ法で形成される膜の膜厚バラツキなどよりも大きくなる。
【００４６】
次に、強誘電体メモリに用いられる強誘電体膜の膜厚バラツキについて図１６を参照して説明する。図１６は強誘電体膜の膜厚バラツキを示す図である。
【００４７】
図１６に示すように、本実施例の強誘電体キャパシタでは、第１の電極である電極ＦＤの両側面に、ＭＯＣＶＤ法を用いて強誘電体膜１２と、ＣＶＤ法を用いて第３の電極である電極ＴＤを連続的に形成している。強誘電体膜１２の側面に形成される第３の電極である電極ＴＤは、これ以降のプロセス工程で強誘電体膜１２を保護している。このため、メモリトランジスタと平行な方向の強誘電体膜１２の膜厚バラツキは、ＣＶＤ法でのバラツキ以外の要因が付加されず、メモリトランジスタと平行な方向の強誘電体膜１２の膜厚バラツキの平均値を±５％に抑制することができる。
【００４８】
一方、比較例の強誘電体キャパシタでは、レジスト膜をマスクとして、ＲＩＥ法を用いて強誘電体膜１２をエッチングしている。このため、レジスト膜のバラツキやＲＩＥでの加工バラツキにより、メモリトランジスタと平行な方向の強誘電体膜１２の膜厚バラツキの平均値が±１５％と本実施例と比較して大きな値となり、しかもバラツキの変動幅も本実施例と比較して大きくなる。
【００４９】
なお、比較例の強誘電体キャパシタでは、レジスト膜をマスクとして強誘電体膜１２をエッチングしているが、レジスト膜をマスクとして絶縁膜をＲＩＥ加工して、開口部に電極を埋め込み、絶縁膜を除去した溝部に強誘電体膜を埋め込む方法、或いはレジスト膜をマスクとして電極膜をＲＩＥ加工して、開口部に強誘電体膜を埋め込む方法などの場合でも、同様に強誘電体膜１２のメモリトランジスタと平行な方向の膜厚バラツキを低減することができない。
【００５０】
上述したように、本実施例の半導体記憶装置では、メモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが直列に複数される。メモリトランジスタと並列接続される強誘電体キャパシタがメモリトランジスタの上部に、メモリトランジスタと平行な方向に形成される。メモリトランジスタのソース及びドレインの一方に接続される台座電極ＦＤＤ上には、側面が強誘電体膜１２と接する電極ＦＤが設けられる。メモリトランジスタのソース及びドレインの他方に接続される台座電極ＳＤＤ上には、電極ＳＤが設けられる。電極ＳＤの下部側面を除く両側面には、電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成し、電極ＦＤと電極ＳＴＤの間に強誘電体膜１２が設けられる。強誘電体膜１２はＭＯＣＶＤ法により電極ＳＤの両側面に形成され、電極ＴＤはＣＶＤ法により強誘電体膜１２の側面に形成される。強誘電体膜１２と電極ＴＤは連続的に形成される。電極ＦＤ、強誘電体膜１２、及び電極ＳＴＤは強誘電体キャパシタを構成する。
【００５１】
このため、強誘電体キャパシタを構成する強誘電体膜１２の膜厚は、ＭＯＣＶＤ法により決定され、加工形状に依存しない。したがって、ＲＩＥ法を用いて強誘電体膜１２を形成する場合と比較して、強誘電体膜１２の膜厚バラツキを大幅に低減することができる。強誘電体膜１２の膜厚バラツキを低減できるので、強誘電体メモリ７０の動作電圧バラツキや信号バラツキを低減でき、強誘電体メモリ７０の動作歩留や信頼性を向上することができる。
【００５２】
なお、本実施例では、電極ＦＤではビット線方向の寸法よりもワード線方向の寸法を大きく、電極ＳＴＤではワード線方向の寸法よりもビット線方向の寸法を大きく設定しているが、必ずしもこれに限定されるものではなく任意に形状を変更してもよい。例えば、電極ＦＤと電極ＳＴＤを上面から見て同一形状に形成してもよい。
【実施例２】
【００５３】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図１７は強誘電体メモリを示す断面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭの強誘電体キャパシタの構造を変更している。
【００５４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５５】
図１７に示すように、強誘電体メモリ７１では、第１の台座電極である台座電極ＦＤＤ上には、側面が強誘電体膜１２と接し、四角柱形状を有する第１の電極である電極ＦＤ１が設けられる。第２の台座電極である台座電極ＳＤＤ上には、四角柱形状を有する第２の電極である電極ＳＤ１が設けられる。第２の電極である電極ＳＤ１の下部側面を除く両側面には、第３の電極である電極ＴＤ１が設けられる。電極ＳＤ１及び電極ＴＤ１は電極ＳＴＤ１を構成する。第１の電極である電極ＦＤ１と電極ＳＴＤ１の間に強誘電体膜１２が設けられる。
【００５６】
ここで、第１の電極である電極ＦＤにＲｕ（ルテニウム）を用いているが、代りにＳｒＲｕＯ×（ストロンチウム・ルテニウム・オキサイド）、或いはＲｕＯ×（ルテニウム・オキサイド）などを用いてもよい。第２の電極である電極ＦＤ２にＲｕ（ルテニウム）を用いているが、代りにＳｒＲｕＯ×（ストロンチウム・ルテニウム・オキサイド）、或いはＲｕＯ×（ルテニウム・オキサイド）などを用いてもよい。第３の電極である電極ＴＤにＩｒＯ×（イリジウム・オキサイド）を用いているが、代りにＳｒＲｕＯ×（ストロンチウム・ルテニウム・オキサイド）、ＲｕＯ×（ルテニウム・オキサイド）、或いは横方向に積層されるＩｒＯ×（イリジウム・オキサイド）／Ｉｒ（イリジウム）／ＩｒＯ×（イリジウム・オキサイド）などを用いてもよい。
【００５７】
上述したように、本実施例の半導体記憶装置では、メモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが直列に複数される。メモリトランジスタと並列接続される強誘電体キャパシタがメモリトランジスタの上部に、メモリトランジスタと平行な方向に形成される。メモリトランジスタのソース及びドレインの一方に接続される台座電極ＦＤＤ上には、側面が強誘電体膜１２と接する電極ＦＤが設けられる。メモリトランジスタのソース及びドレインの他方に接続される台座電極ＳＤＤ上には、電極ＳＤが設けられる。電極ＳＤの下部側面を除く両側面には、電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成し、電極ＦＤと電極ＳＴＤの間に強誘電体膜１２が設けられる。強誘電体膜１２はＭＯＣＶＤ法により電極ＳＤの両側面に形成され、電極ＴＤはＣＶＤ法により強誘電体膜１２の側面に形成される。強誘電体膜１２と電極ＴＤは連続的に形成される。電極ＦＤ、強誘電体膜１２、及び電極ＳＴＤは強誘電体キャパシタを構成する。電極ＦＤ及び電極ＦＤ２にはＲｕ（ルテニウム）が用いられ、電極ＴＤにはＩｒＯ×（イリジウム・オキサイド）が用いられる。
【００５８】
このため、強誘電体キャパシタを構成する強誘電体膜１２の膜厚は、ＭＯＣＶＤ法により決定され、加工形状に依存しない。したがって、実施例１と同様な効果を有する。
【００５９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、前記メモリトランジスタのソース及びドレインの一方の上部に設けられ、前記メモリトランジスタのソース及びドレインの一方に電気的に接続される第１の電極と、前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記メモリトランジスタのソース及びドレインの他方に電気的に接続され、前記第１の電極と相対向して配置される第２の電極と、前記メモリトランジスタのソース及びドレインの他方の上部に設けられ、前記第２の電極の下部側面を除く両側面に設けられる第３の電極と、前記第１の電極と前記第２及び第３電極の間に設けられる強誘電体膜とを具備し、前記第１乃至３の電極と前記強誘電体膜は前記強誘電体キャパシタを構成し、前記第１の電極はビット線方向の寸法よりもワード線方向の寸法が大きく、前記第２の電極はワード線方向の寸法よりもビット線方向の寸法が大きい半導体記憶装置。
【００６１】
（付記２）  前記第１の電極のワード線方向の両側面、前記第１乃至３の電極の上面、及び前記強誘電体膜の上面には、前記強誘電体膜を構成する物質の外方拡散を防止する拡散防止層が設けられる付記１に記載の半導体記憶装置。
【００６２】
（付記３）  前記第１及び第２の電極の底部には、台座電極が設けられるに付記１又は２に記載の半導体記憶装置。
【００６３】
（付記４）  前記第１の電極は、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、ＳｒＲｕＯ×（ストロンチウム・ルテニウム・オキサイド）、或いはＲｕＯ×（ルテニウム・オキサイド）である付記１乃至３のいずれかに記載の半導体記憶装置。
【００６４】
（付記５）  前記第２の電極は、Ｉｒ（イリジウム）、ＩｒＯ×（イリジウム・オキサイド）、ＳｒＲｕＯ×（ストロンチウム・ルテニウム・オキサイド）、或いはＲｕＯ×（ルテニウム・オキサイド）である付記１乃至３のいずれかに記載の半導体記憶装置。
【００６５】
（付記５）  前記第３の電極は、Ｉｒ（イリジウム）、ＩｒＯ×（イリジウム・オキサイド）、ＳｒＲｕＯ×（ストロンチウム・ルテニウム・オキサイド）、ＲｕＯ×（ルテニウム・オキサイド）、或いは、横方向に積層されるＩｒＯ×（イリジウム・オキサイド）／Ｉｒ（イリジウム）／ＩｒＯ×（イリジウム・オキサイド）である付記１乃至３のいずれかに記載の半導体記憶装置。
【００６６】
（付記６）  前記拡散防止層は、Ａｌ２Ｏ３（アルミナ）或いはＳｉＮ（シリコン窒化膜）である付記２乃至５のいずれかに記載の半導体記憶装置。
【００６７】
（付記７）  前記台座電極は、ＴｉＡｌＮ（チタン・アルミニウム・ナイトライト）とＩｒ（イリジウム）の積層膜、或いはＴｉＮＩｒ（チタン・ナイトライト・イリジウム）とＩｒ（イリジウム）の積層膜である付記３乃至６のいずれかに記載の半導体記憶装置。
【００６８】
（付記８）  前記強誘電体膜は、ＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）、ＳＢＴ（ストロンチウム・ビスマス・タンタレート  ＳｒＢｉ２Ｔａ２Ｏ９）、或いはＢＬＴ（ランタン添加チタン酸ビスマス  （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）である付記１乃至７のいずれかに記載の半導体記憶装置。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係る強誘電体メモリを示す回路図。
【図２】本発明の実施例１に係る強誘電体メモリを示す上面図。
【図３】図２のＡ−Ａ線に沿う強誘電体メモリの断面図。
【図４】図２のＢ−Ｂ線に沿う強誘電体メモリの断面図。
【図５】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図６】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図７】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図８】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図９】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図１０】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図１１】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図１２】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図１３】本発明の実施例１に係る比較例の強誘電体メモリを示す断面図。
【図１４】本発明の実施例１に係る比較例の強誘電体メモリの製造工程を示す断面図。
【図１５】本発明の実施例１に係る比較例の強誘電体メモリの製造工程を示す断面図。
【図１６】本発明の実施例１に係る強誘電体膜の膜厚バラツキを示す図。
【図１７】本発明の実施例２に係る強誘電体メモリを示す断面図。
【符号の説明】
【００７０】
１  半導体基板
２  ソース／ドレイン領域
３  ゲート絶縁膜
４  ゲート電極
５、７、９、１４  層間絶縁膜
６  プラグ
８  ビア
１０  バリア膜
１１  金属膜
１２  強誘電体膜
１３、２２  拡散防止層
１５  配線層
２１  ＳＴＩ
２３、絶縁膜
３１、３２、３３  レジスト膜
４１、４２  メモリセル部
７０、７１、８０  強誘電体メモリ
ＢＬ、ＢＬ／  ビット線
ＣＫ、ＣＫＡ、ＣＫＢ  ＣＫＣ  コンタクト開口部
ＦＤＤ、ＳＤＤ  台座電極
ＫＣ１、ＫＣ２、ＫＣｎ、ＫＣ１１、ＫＣ１２、ＫＣ１ｎ  強誘電体キャパシタ
ＭＣ１、ＭＣ２、ＭＣｎ、ＭＣ１１、ＭＣ１２、ＭＣ１ｎ  メモリセル
ＭＴ１、ＭＴ２、ＭＴｎ、ＭＴ１１、ＭＴ１２、ＭＴ１ｎ  メモリトランジスタ
ＰＬ１、ＰＬ２  プレート線
ＦＤ、ＦＤ１、ＫＤ、ＳＴＤ、ＳＴＤ１、ＳＤ、ＳＤ１、ＴＤ、ＴＤ１  電極
ＴＫ  テーパ角度
Ｘａ、Ｘｂ  横方向寸法
Ｙａ、Ｙｂ、Ｙｃ、Ｙｄ  縦方向寸法
ＷＢ  強誘電体膜下部寸法
ＷＵ  強誘電体膜上部寸法
【図１】
2010123590.tif 000003
【図２】
2010123590.tif 000004
【図３】
2010123590.tif 000005
【図４】
2010123590.tif 000006
【図５】
2010123590.tif 000007
【図６】
2010123590.tif 000008
【図７】
2010123590.tif 000009
【図８】
2010123590.tif 000010
【図９】
2010123590.tif 000011
【図１０】
2010123590.tif 000012
【図１１】
2010123590.tif 000013
【図１２】
2010123590.tif 000014
【図１３】
2010123590.tif 000015
【図１４】
2010123590.tif 000016
【図１５】
2010123590.tif 000017
【図１６】
2010123590.tif 000018
【図１７】
2010123590.tif 000019