(57)【要約】【課題】半導体記憶素子及びその形成方法を提供する。【解決手段】本発明は、基板上に交互に積層された絶縁層及びセルゲート層を形成し、セルゲート層及び絶縁層を連続してパターニングして開口部を形成する。開口部内のセルゲート層の側壁上に導電性バリアを選択的に形成することができる。【選択図】図２Ａ
2010157734.tif 000002
【特許請求の範囲】
【請求項１】
基板上に交互に積層された絶縁層及びセルゲート層を形成する段階と、
前記セルゲート層及び絶縁層を連続してパターニングして開口部を形成する段階と、
窒化工程を実行して前記開口部内の前記セルゲート層の側壁上に導電性バリアを各々形成する段階と、
前記開口部内に前記絶縁層の側壁及び前記導電性バリアの側壁上にブロッキング絶縁層、電荷貯蔵層、及びトンネル絶縁層を順に形成する段階と、
前記開口部内に前記基板から上に延長された活性パターンを形成する段階と、を含むことを特徴とする半導体記憶素子の形成方法。
【請求項２】
前記セルゲート層は金属を含み、前記導電性バリアは金属窒化物を含むことを特徴とする請求項１に記載の半導体記憶素子の形成方法。
【請求項３】
前記窒化工程を実行する前に、前記開口部に露出された前記セルゲート層に金属化工程を実行する段階をさらに含み、
前記セルゲート層はドーピングされた４Ａ族元素を含み、前記セルゲート層の金属化された部分は４Ａ族元素−金属化合物で形成されることを特徴とする請求項１に記載の半導体記憶素子の形成方法。
【請求項４】
前記金属化工程を実行する段階は、
前記開口部に露出された前記セルゲート層の側壁と接触される金属層を形成する段階と、
前記金属層及びセルゲート層を反応させる段階と、
未反応の金属層を除去する段階と、を含むことを特徴とする請求項３に記載の半導体記憶素子の形成方法。
【請求項５】
前記窒化工程は前記セルゲート層の前記金属化された部分に実行され、前記導電性バリアは４Ａ族元素−金属窒化物で形成されることを特徴とする請求項３に記載の半導体記憶素子の形成方法。
【請求項６】
前記窒化工程を実行する前に、前記開口部内の前記セルゲート層の側壁を前記絶縁層の側壁より横にリセスしてアンダーカット領域を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体記憶素子の形成方法。
【請求項７】
少なくとも前記導電性バリア、ブロッキング絶縁層の一部分及び前記電荷貯蔵層の一部分は前記アンダーカット領域内に形成されることを特徴とする請求項６に記載の半導体記憶素子の形成方法。
【請求項８】
前記活性パターンを形成する前に、少なくとも前記アンダーカット領域の外部の前記電荷貯蔵層を除去する段階をさらに含むことを特徴とする請求項７に記載の半導体記憶素子の形成方法。
【請求項９】
前記トンネル絶縁層は前記アンダーカット領域の外部の前記電荷貯蔵層が除去された後に形成されることを特徴とする請求項８に記載の半導体記憶素子の形成方法。
【請求項１０】
前記開口部はホール形態であり、前記セルゲート層は平板形態で形成されることを特徴とする請求項１に記載の半導体記憶素子の形成方法。
【請求項１１】
前記開口部はグルーブ形態であり、前記セルゲート層は基板の上部面と平行な一方向に延長されたライン形態で形成されることを特徴とする請求項１に記載の半導体記憶素子の形成方法。
【請求項１２】
基板上に交互に積層された絶縁パターン及びセルゲートパターンと、
前記基板上に配置され、前記絶縁パターンの側壁及びセルゲートパターンの側壁に沿って上に延長された活性パターンと、
前記セルゲートパターンの側壁と前記活性パターンとの間に介在された電荷貯蔵層と、
前記セルゲートパターンの側壁と電荷貯蔵層との間に介在されたブロッキング絶縁層と、
前記電荷貯蔵層と活性パターンとの間に介在されたトンネル絶縁層と、
前記ブロッキング絶縁層と前記セルゲートパターンの側壁との間に介在され、窒素を含む導電性バリアと、を含むことを特徴とする半導体記憶素子。
【請求項１３】
前記セルゲートパターンは金属を含み、前記導電性バリアは金属窒化物を含み、前記ゲートパターン及び導電性バリアは同一な金属を含むことを特徴とする請求項１２に記載の半導体記憶素子。
【請求項１４】
少なくとも前記セルゲートパターンの前記導電性バリアに接触された部分は４Ａ族元素−金属化合物を含み、前記導電性バリアは４Ａ族元素−金属窒化物を含み、前記４Ａ族元素−金属化合物及び前記導電性バリアは同一な４Ａ族元素及び同一な金属を含むことを特徴とする請求項１２に記載の半導体記憶素子。
【請求項１５】
前記導電性バリアは前記絶縁パターンの前記側壁より横にリセスされてアンダーカット領域が定義され、
前記電荷貯蔵層は前記アンダーカット領域内に配置され、
前記セルゲートパターン横の前記アンダーカット領域内に各々配置された前記電荷貯蔵層は互いに分離したことを特徴とする請求項１２に記載の半導体記憶素子。
【請求項１６】
１つの前記トンネル絶縁層は連続して延長され、前記互いに分離した電荷貯蔵層と活性パターンとの間に配置されることを特徴とする請求項１５に記載の半導体記憶素子。
【請求項１７】
前記活性パターンは前記絶縁パターン及びセルゲートパターンを連続して貫通するホール内に配置され、前記セルゲートパターンは平板形態であることを特徴とする請求項１２に記載の半導体記憶素子。
【請求項１８】
前記セルゲートパターンは前記基板の上部面と平行な一方向に沿って延長されたライン形態であることを特徴とする請求項１２に記載の半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に係り、特に、半導体記憶素子及びその形成方法に関する。
【背景技術】
【０００２】
半導体素子の中で半導体記憶素子はデジタルデータを貯蔵することができる。電子産業及び半導体産業が高度発展することによって、半導体記憶素子の高集積化に対する要求が益々増加している。例えば、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯電話、デジタルカメラまたはＭＰ３プレーヤーなどの携帯用電子製品が発展することによって、より多いデータを貯蔵することができる半導体記憶素子に対する要求が増加している。このような消費者の要求を満たすために、より高集積化された半導体記憶素子が要求されている。
【０００３】
一般的に、半導体記憶素子の高集積化のために、素子を構成する微細パターンの最小線幅を減少させることができる。微細パターンの最小線幅を２次元的に減少させることによって、制限された面積内でより多い記憶セルを集積することができる。しかし、さまざまな要因（ｅｘ、フォトリソグラフィ工程の限界など）によって最小線幅を減少させることは限界に至っている。また、微細パターンの線幅が減少することによって、微細パターンの特性が劣悪になって、半導体記憶素子の信頼性などが低下している。最近、半導体記憶素子のこのような問題点を解決するための多くの研究が進行されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１７８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一課題は、高集積化された半導体記憶素子及びその形成方法を提供することにある。
【０００６】
本発明の他の一課題は、高集積化された３次元構造の半導体記憶素子及びその形成方法を提供することにある。
【０００７】
本発明のまた他の一課題の１つでは、信頼性が向上した半導体記憶素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述の課題を解決するための半導体記憶素子の形成方法を提供する。この方法は、基板上に交互に積層された絶縁層及びセルゲート層を形成することと、前記セルゲート層及び絶縁層を連続してパターニングして開口部を形成することと、窒化工程を実行して前記開口部内の前記セルゲート層の側壁上に導電性バリアを各々形成することと、前記開口部内に前記絶縁層の側壁及び前記導電性バリアの側壁上にブロッキング絶縁層、電荷貯蔵層、及びトンネル絶縁層を順に形成することと、前記開口部内に前記基板から上に延長された活性パターンを形成することとを含む。
【０００９】
一実施形態によれば、前記セルゲート層は金属を含み、前記導電性バリアは金属窒化物を含むことができる。
【００１０】
一実施形態によれば、前記方法は、前記窒化工程を実行する前に、前記開口部に露出された前記セルゲート層に金属化工程を実行することをさらに含むことができる。前記セルゲート層はドーピングされた４Ａ族元素を含み、前記セルゲート層の金属化された部分は４Ａ族元素−金属化合物で形成されることができる。
【００１１】
一実施形態によれば、前記金属化工程を実行することは、前記開口部に露出された前記セルゲート層の側壁と接触される金属層を形成することと、前記金属層及びセルゲート層を反応させることと、未反応の金属層を除去することとを含むことができる。この場合に、前記窒化工程は前記セルゲート層の前記金属化された部分に実行され、前記導電性バリアは４Ａ族元素−金属窒化物で形成されることができる。
【００１２】
一実施形態によれば、前記方法は、前記窒化工程を実行する前に、前記開口部内の前記セルゲート層の側壁を前記絶縁層の側壁より横にリセスさせ、アンダーカット領域を形成することをさらに含むことができる。
【００１３】
一実施形態によれば、少なくとも前記導電性バリア、ブロッキング絶縁層の一部分及び前記電荷貯蔵層の一部分は前記アンダーカット領域内に形成されることができる。この場合に、前記方法は、前記活性パターンを形成する前に、少なくとも前記アンダーカット領域の外部の前記電荷貯蔵層を除去することをさらに含むことができる。
【００１４】
一実施形態によれば、前記トンネル絶縁層は、前記アンダーカット領域の外部の前記電荷貯蔵層が除去された後に形成されることができる。
【００１５】
一実施形態によれば、前記開口部はホール形態であり、前記セルゲート層は平板形態で形成されることができる。
【００１６】
一実施形態によれば、前記開口部はグルーブ形態であり、前記セルゲート層は基板の上部面と平行な一方向に延長されたライン形態で形成されることができる。
【００１７】
上述の課題を解決するための半導体記憶素子を提供する。この素子は、基板上に交互に積層された絶縁パターン及びセルゲートパターンと、前記基板上に配置され、前記絶縁パターンの側壁及びセルゲートパターンの側壁に沿って上に延長された活性パターンと、前記セルゲートパターンの側壁と前記活性パターンとの間に介在された電荷貯蔵層と、前記セルゲートパターンの側壁と電荷貯蔵層との間に介在されたブロッキング絶縁層と、前記電荷貯蔵層と活性パターンとの間に介在されたトンネル絶縁層と、前記ブロッキング絶縁層と前記セルゲートパターンの側壁との間に介在され、窒素を含む導電性バリアとを含む。
【００１８】
一実施形態によれば、前記セルゲートパターンは金属を含み、前記導電性バリアは金属窒化物を含むことができる。この時、前記ゲートパターン及び導電性バリアは同一な金属を含むことができる。
【００１９】
一実施形態によれば、少なくとも前記セルゲートパターンの前記導電性バリアに接触された部分は４Ａ族元素−金属化合物を含み、前記導電性バリアは４Ａ族元素−金属窒化物を含むことができる。この時、前記４Ａ族元素−金属化合物及び前記導電性バリアは同一な４Ａ族元素及び同一な金属を含むことができる。
【００２０】
一実施形態によれば、前記導電性バリアは前記絶縁パターンの前記側壁より横にリセスされてアンダーカット領域が定義されることができる。この時、前記電荷貯蔵層は前記アンダーカット領域内に配置されることができる。前記セルゲートパターン横の前記アンダーカット領域内に各々配置された前記電荷貯蔵層は互いに分離されることができる。
【００２１】
一実施形態によれば、１つの前記トンネル絶縁層は連続して延長され、前記互いに分離した電荷貯蔵層と活性パターンとの間に配置されることができる。
【００２２】
一実施形態によれば、前記活性パターンは前記絶縁パターン及びセルゲートパターンを連続して貫通するホール内に配置され、前記セルゲートパターンは平板形態でありうる。
【００２３】
一実施形態によれば、前記セルゲートパターンは前記基板の上部面と平行な一方向に沿って延長されたライン形態でありうる。
【発明の効果】
【００２４】
本発明によれば、積層されたセルゲート層を貫通する開口部を形成し、開口部内に窒化工程を実行してセルゲート層の側壁上に導電性バリアを形成する。前記窒化工程により、前記導電性バリアを前記セルゲート層の側壁上に選択的に形成することができる。また、前記開口部内の導電性バリアは互いに分離した状態で形成されることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る半導体記憶素子を示す平面図である。
【図２Ａ】図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【図２Ｂ】図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【図３Ａ】本発明の一実施形態に係る半導体記憶素子の一変形例を説明するために、図１のＩ−Ｉ’’に沿って切断した断面図である。
【図３Ｂ】本発明の一実施形態に係る半導体記憶素子の他の変形例を説明するために、図１のＩ−Ｉ’’に沿って切断した断面図である。
【図３Ｃ】本発明の一実施形態に係る半導体記憶素子のまた他の変形例を説明するために、図１のＩ−Ｉ’’に沿って切断した断面図である。
【図４Ａ】本発明の一実施形態に係る半導体記憶素子の形成方法を説明するために、図１のＩ−Ｉ’’に沿って切断した工程断面図である。
【図４Ｂ】本発明の一実施形態に係る半導体記憶素子の形成方法を説明するために、図１のＩ−Ｉ’に沿って切断した工程断面図である。
【図４Ｃ】本発明の一実施形態に係る半導体記憶素子の形成方法を説明するために、図１のＩ−Ｉ’に沿って切断した工程断面図である。
【図４Ｄ】本発明の一実施形態に係る半導体記憶素子の形成方法を説明するために、図１のＩ−Ｉ’に沿って切断した工程断面図である。
【図４Ｅ】本発明の一実施形態に係る半導体記憶素子の形成方法を説明するために、図１のＩ−Ｉ’に沿って切断した工程断面図である。
【図５Ａ】本発明の一実施形態に係る半導体記憶素子の連結領域内にパッドを形成する方法を説明するために、図１のＩＩ−ＩＩ’に沿って切断した工程断面図である。
【図５Ｂ】本発明の一実施形態に係る半導体記憶素子の連結領域内にパッドを形成する方法を説明するために、図１のＩＩ−ＩＩ’に沿って切断した工程断面図である。
【図５Ｃ】本発明の一実施形態に係る半導体記憶素子の連結領域内にパッドを形成する方法を説明するために、図１のＩＩ−ＩＩ’に沿って切断した工程断面図である。
【図６Ａ】図３Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図６Ｂ】図３Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図６Ｃ】図３Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図７Ａ】図３Ｂに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図７Ｂ】図３Ｂに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図７Ｃ】図３Ｂに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図８】図３Ｃに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図９】本発明の他の実施形態に係る半導体記憶素子を示す平面図である。
【図１０】図９のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１１Ａ】本発明の他の実施形態に係る半導体記憶素子の一変形例を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１１Ｂ】本発明の他の実施形態に係る半導体記憶素子の他の変形例を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１２Ａ】本発明の他の実施形態に係る半導体記憶素子の形成方法を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した工程断面図である。
【図１２Ｂ】本発明の他の実施形態に係る半導体記憶素子の形成方法を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した工程断面図である。
【図１２Ｃ】本発明の他の実施形態に係る半導体記憶素子の形成方法を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した工程断面図である。
【図１３Ａ】図１２Ｃの活性パターンを形成する方法を説明するための平面図である。
【図１３Ｂ】図１２Ｃの活性パターンを形成する方法を説明するための平面図である。
【図１３Ｃ】図１２Ｃの活性パターンを形成する方法を説明するための平面図である。
【図１４Ａ】図１１Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図１４Ｂ】図１１Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図１５Ａ】図１１Ｂに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図１５Ｂ】図１１Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【図１６】本発明の実施形態に係る半導体記憶素子を含む電子システムのブロック図である。
【図１７】本発明の一実施形態に係る半導体記憶素子を含むメモリカードを示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、添付の図面を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成、またはそれらの間に第３の層が介在されることもできる。本明細書において、‘及び／または’という表現は前後に羅列された構成要素のうちの少なくとも１つを含む意味として使われる。明細書の全体にかけて、同一な参照番号として表示された部分は同一な構成要素を示す。
【００２７】
（第１実施形態）
図１は、本発明の一実施形態に係る半導体記憶素子を示す平面図であり、図２Ａは、図１のＩ−Ｉ’に沿って切断した断面図であり、図２Ｂは、図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【００２８】
図１及び図２Ａを参照すれば、半導体基板１００（以下、基板という）は、記憶セル領域Ａ及び連結領域Ｂを含む。前記記憶セル領域Ａは記憶セルが配置される領域である。前記基板１００は前記記憶セルを動作させるための周辺回路が配置された周辺回路領域（図示しない）をさらに含むことができる。前記記憶セルと前記周辺回路とを連結させるための構造物が前記連結領域Ｂ内に配置されることができる。
【００２９】
前記記憶セル領域Ａの基板１００内に第１導電型のドーパントでドーピングされたウェル領域１０２が配置される。前記ウェル領域１０２内に第２導電型のドーパントでドーピングされた共通ソース領域１０４が配置される。前記共通ソース領域１０４の上部面は前記基板１００の上部面と同一な高さであり得る。前記ウェル領域１０２は前記連結領域内に延長されることができる。また、前記共通ソース領域１０４も前記連結領域Ｂ内に延長されることができる。前記第１導電型のドーパントは前記第２導電型のドーパントと反対タイプのドーパントである。例えば、前記第１導電型のドーパントはｐ型ドーパントであり、前記第２導電型のドーパントはｎ型ドーパントであり得る。これとは反対に、前記第１導電型のドーパントがｎ型ドーパントであり、前記第２導電型のドーパントがｐ型ドーパントであり得る。
【００３０】
前記記憶セル領域Ａの基板１００上に複数の絶縁パターン１１５及び複数のセルゲートパターン１２０が交互に積層される。前記セルゲートパターン１２０は平板形態であり得る。第１選択ゲートパターン１１０が前記セルゲートパターン１２０のうちで最下部のセルゲートパターン１２０と前記基板１００との間に介在される。前記第１選択ゲートパターン１１０も前記セルゲートパターン１２０のように平板形態であり得る。前記絶縁パターン１１５のうちで最下部の絶縁パターン１１５が前記最下部のセルゲートパターン１２０と第１選択ゲートパターン１１０との間に介在される。基底絶縁層１０６が前記第１選択ゲートパターン１１０と前記基板１００との間に介在される。前記絶縁パターン１１５のうちで最上部の絶縁パターン１１５上に第２選択ゲートパターン１３０が配置される。前記第２選択ゲートパターン１３０は第１方向に延長される。前記最上部の絶縁パターン１１５上に複数の前記第２選択ゲートパターン１３０が配置される。前記第２選択ゲートパターン１３０は前記第１方向に沿って並んで延長される。前記第１方向は図１のｘ軸方向に該当する。前記第２選択ゲートパターン１３０は前記第１方向（ｘ軸方向）に垂直した第２方向に等間隔で離隔されることができる。前記第２方向は図１のｙ軸方向に該当する。
【００３１】
平板形態の前記セルゲートパターン１２０及び第１選択ゲートパターン１１０は横に延長されて、前記連結領域Ｂの基板１００上に配置されることができる。前記連結領域Ｂ内の前記ゲートパターン１２０、１１０の延長された部分は連結パッドＣＰＤとして定義する。前記連結領域Ｂ内の連結パッドＣＰＤを図２Ｂを参照してより具体的に説明する。
【００３２】
図１及び図２Ｂを参照すれば、前記絶縁パターン１１５も横に延長されて前記連結領域Ｂの基板１００上に配置される。前記絶縁パターン１１５の延長された部分は前記連結パッドＣＰＤの間に介在されて前記連結パッドを互いに絶縁させる。前記連結領域Ｂ内で高さが高くなるほど前記連結パッドＣＰＤの平面積が段階的に減少されることができる。また、前記連結パッドＣＰＤは重畳される領域を含むことができる。これによって、前記連結パッドＣＰＤは階段構造で形成されることができる。前記第１選択ゲートパターン１１０の連結パッドＣＰＤが最も広い平面積を有し、最上部の前記セルゲートパターン１２０の連結パッドＣＰＤが最も狭い平面積を有することができる。前記連結パッドＣＰＤは前記第２方向（ｙ軸方向）に進行する階段構造であり得る。すなわち、前記連結パッドＣＰＤは前記ゲートパターン１１０、１２０、１３０の一辺に沿って進行される階段構造であり得る。これによって、前記連結領域Ｂの平面積が最小化されることができる。
【００３３】
もし、連結パッドＣＰＤがゲートパターン１１０、１２０、１３０と遠くなる方向に進行される階段構造を有する場合に、連結パッドＣＰＤが占める平面積が増加することができる。しかし、本発明の一実施形態によれば、前記連結パッドＣＰＤは前記ゲートパターン１１０、１２０、１３０の一辺に沿って進行される階段構造を有することによって、前記連結領域の平面積を最小化させることができる。
【００３４】
続いて、図１、図２Ａ及び図２Ｂを参照すると、第１層間絶縁層１３５が前記基板１００全面上に配置される。前記第１層間絶縁層１３５は前記ゲートパターン１１０、１２０、１３０を覆う。また、前記第１層間絶縁層１３５は前記連結パッドＣＰＤを覆う。
【００３５】
一方、開口部１４０が前記第１層間絶縁層１３５、第２選択ゲートパターン１３０、絶縁パターン１１５、セルゲートパターン１２０、第１選択ゲートパターン１１０及び基底絶縁層１０６を連続して貫通し、活性パターン１６５が前記開口部１４０内に配置される。前記活性パターン１６５は前記開口部１４０内の前記基板１００上に配置され、前記ゲートパターン１１０、１２０、１３０の側壁及び絶縁パターン１１５の側壁に沿って上に延長される。前記開口部１４０は、図１に示すように、ホール（ｈｏｌｅ）形態であり得る。前記記憶セル領域内に複数の前記開口部１４０が行及び列に沿って２次元的に配列されることができる。複数の前記活性パターン１６５が前記複数の開口部１４０内に各々配置される。図１に示すように、前記開口部１４０は平面的に四角形の形態であり得る。本発明の他の実施形態によれば、前記開口部１４０は平面的に、円形、楕円形または多角形などの多様な形態を有することができる。
【００３６】
図２Ａ及び図２Ｂを中心に説明すれば、前記活性パターン１６５は、周期律表の４Ａ族または１４族元素で形成されることができる。例えば、前記活性パターン１６５はシリコン、ゲルマニウムまたはシリコン−ゲルマニウムで形成されることができる。前記活性パターン１６５は、アンドープ（ｕｎｄｏｐｅｄ）状態または第１導電型のドーパントでドーピングされた状態であり得る。前記活性パターン１６５は内部が空いているパイプ形態であり得る。この際、前記開口部１４０の底面に隣接した前記活性パターン１６５は閉まった状態であり、前記開口部１４０の上端に隣接した前記活性パターン１６５は開かれた状態であり得る。充電絶縁パターン１７０が前記活性パターン１６５の内部を満たすことができる。これとは異なり、前記活性パターン１６５は前記開口部１４０を満たすピラー（ｐｉｌｌａｒ）形態であり得る。前記活性パターン１６５がピラー形態の場合に、前記充電絶縁パターン１７０は省略されることができる。
【００３７】
前記活性パターン１６５の上端部に第２導電型のドーパントでドーピングされたドレーン領域１７５が配置される。前記ドレーン領域１７５の下部面は前記第２選択ゲートパターン１３０の上部面に近接した高さを有することができる。前記活性パターン１６５の下端部は前記共通ソース領域１０４と接触される。これに加えて、前記活性パターン１６５は前記共通ソース領域１０４と共に前記ウェル領域１０２とも接触されることができる。前記開口部１４０が下に延長されて前記共通ソース領域１０４を貫通し、前記活性パターン１６５も下に延長されて前記ウェル領域１０２と接触されることができる。
【００３８】
電荷貯蔵層１５７が前記開口部１４０内の前記セルゲートパターン１２０の側壁と前記活性パターン１６５との間に介在される。ブロッキング絶縁層１５５が前記電荷貯蔵層１５７と前記セルゲートパターン１２０の前記側壁との間に介在され、トンネル絶縁層１６０が前記電荷貯蔵層１５７と活性パターン１６５との間に介在される。前記電荷貯蔵層１５７は電荷を貯蔵することができるトラップを有する絶縁物質を含むことができる。例えば、前記電荷貯蔵層１５７は窒化物、酸窒化物、金属酸化物（ｅｘ、ハフニウム酸化物）及びナノドット（ｎａｎｏ  ｄｏｔｓ）を含む絶縁体などで選択された少なくともいずれか１つを含むことができる。前記ナノドットは金属または４Ａ族元素を含むことができる。前記トンネル絶縁層１６０は酸化物、窒化物及び酸窒化物などで選択された少なくともいずれか１つを含むことができる。前記ブロッキング絶縁層１５５は前記トンネル絶縁層１６０と同一な絶縁物質、または前記トンネル絶縁層１６０に比べて高い誘電率を有する絶縁物質を含むことができる。例えば、前記ブロッキング絶縁層１５５は単一層または多層の絶縁性金属酸化物（ｅｘ、アルミニウム酸化物、ハフニウム酸化物またはランタン酸化物）を含むことができる。これとは異なり、前記ブロッキング絶縁層１５５は酸化物を含むことができる。前記ブロッキング絶縁層１５５及びトンネル絶縁層１６０が全部酸化物で形成される場合に、前記ブロッキング絶縁層１５５は前記トンネル絶縁層１６０より厚いことが望ましい。本発明の一態様として、前記ブロッキング絶縁層１５５は前記トンネル絶縁層より有効酸化物の厚さ（ｅｆｆｅｃｔｉｖｅ  ｔｈｉｃｋｎｅｓｓ  ｏｆ  ｏｘｉｄｅ、ＥＯＴ）が厚いことが有利である。ここで、有効酸化物の厚さとは、二酸化シリコンＳｉＯ２と異なる誘電率を有する誘電体の厚さを二酸化シリコンＳｉＯ２を基準として換算された厚さを意味する。前記有効酸化物の厚さは誘電率が異なる新しい誘電体の性能を評価するための方法に使用されることができる。
【００３９】
前記第１選択ゲートパターン１１０と活性パターン１６５との間に介在されたブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０は第１選択トランジスタの第１ゲート絶縁層として活用されることができる。これと同様に、前記第２選択ゲートパターン１３０と活性パターン１６５との間に介在されたブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０は第２選択トランジスタの第２ゲート絶縁層として活用されることができる。
【００４０】
図２Ａに示すように、１つのブロッキング絶縁層１５５が連続して延長されて複数の前記ゲートパターン１１０と活性パターン１６５との間に配置されることができる。これと同様に、前記電荷貯蔵層１５７及びトンネル絶縁層１６０も連続して延長されて前記複数のセルゲートパターン１２０と活性パターン１６５との間に配置されることができる。
【００４１】
導電性バリア（ｃｏｎｄｕｃｔｉｖｅ  ｂａｒｒｉｅｒ）１５０が前記開口部１４０内のセルゲートパターン１２０の側壁と前記ブロッキング絶縁層１５５との間に介在される。前記導電性バリア１５０は前記セルゲートパターン１２０と前記ブロッキング絶縁層１５５との間の反応及び相互作用を防止する。前記導電性バリア１５０は反応性が非常に低い導電物質を含むことが望ましい。前記導電性バリア１５０は窒素を含む。すなわち、前記導電性バリア１５０は導電性窒化物を含む。前記セルゲートパターン１２０は前記導電性バリア１５０より低い比抵抗を有する導電物質を含むことが望ましい。例えば、前記セルゲートパターン１２０は金属を含むことができる。前記セルゲートパターン１２０が金属を含む場合に、前記導電性バリア１５０は金属窒化物を含むことができる。この際、前記セルゲートパターン１２０及び導電性バリア１５０は同一な金属を含むことが望ましい。例えば、前記セルゲートパターン１２０がタングステンを含む場合に、前記導電性バリア１５０はタングステン窒化物を含むことができる。他の例として、前記セルゲートパターン１２０がチタンまたはタンタルなどを含むことができる。この場合に、前記導電性バリア１５０はチタン窒化物またはタンタル窒化物などを含むことができる。
【００４２】
前記導電性バリア１５０は前記開口部１４０内の前記セルゲートパターン１２０の側壁の全体上に配置される。例えば、前記導電性バリア１５０及びセルゲートパターン１２０間の境界面は前記基板１００の上部面と非平行（ｎｏｎ−ｐａｒａｌｌｅｌ）である。前記境界面は前記基板１００の上部面と実質的に垂直することができる。前記開口部１４０内の前記セルゲートパターン１２０の側壁上に配置された前記導電性バリア１５０は互いに分離している。
【００４３】
第１選択−導電性バリア１５１は前記開口部１４０内の前記第１選択ゲートパターン１１０の側壁と前記第１ゲート絶縁層との間に介在されることができる。前記第１選択−導電性バリア１５１は前記第１選択ゲートパターン１１０及び第１ゲート絶縁層間の反応を防止することができる。前記第１選択−導電性バリア１５１は反応性が非常に低い導電物質を含む。前記第１選択−導電性バリア１５１は窒素を含む導電性窒化物を含むことができる。前記第１選択ゲートパターン１１０が金属を含む場合に、前記第１選択−導電性バリア１５１は前記第１選択ゲートパターン１１０と同一な金属を含む金属窒化物を含むことができる。これと同様に、第２選択−導電性バリア１５２が前記開口部１４０内の前記第２選択ゲートパターン１３０の側壁と前記第２ゲート絶縁層との間に介在されることができる。前記第２選択−導電性バリア１５２は前記第２選択ゲートパターン１３０及び第２ゲート絶縁層間の反応を防止することができる。前記第２選択−導電性バリア１５２は窒素を含む導電性窒化物を含むことができる。前記第２選択ゲートパターン１３０が金属を含む場合に、前記第２選択−導電性バリア１５２は前記第２選択ゲートパターン１３０と同一な金属を含む金属窒化物を含むことができる。前記選択−導電性バリア１５１、１５２及び前記導電性バリア１５０は互いに分離している。
【００４４】
前記第１及び第２選択ゲートパターン１１０、１３０と、前記セルゲートパターン１２０は同一な金属を含むことができる。この場合に、前記導電性バリア１５０、１５１、１５２は同一な金属窒化物を含むことができる。これと異なり、前記第１及び第２選択ゲートパターン１１０、１３０が前記セルゲートパターン１２０と違う金属を含む場合に、前記第１及び第２選択−導電性バリア１５１、１５２は前記導電性バリア１５０と異なる金属窒化物を含むことができる。これによって、前記第１及び第２選択−導電性バリア１５１、１５２は前記導電性バリア１５０と異なる仕事関数を有するように実現されることができる。
【００４５】
記憶セルは前記セルゲートパターン１２０、導電性バリア１５０、ブロッキング絶縁層１５５、電荷貯蔵層１５７及びトンネル絶縁層１６０を含む。また、前記記憶セルはセルチャンネル領域を含む。前記セルチャンネル領域は前記セルゲートパターン１２０と重畳された前記活性パターン１６５の側壁を含む。前記記憶セルは前記電荷貯蔵層１５７内に貯蔵される電荷量によって閾値電圧が変化することができる。このような閾値電圧の変化を利用して前記記憶セルはデータを貯蔵することができる。前記記憶セルは貯蔵される電荷量によって、１ビット乃至複数ビットのデータを貯蔵することができる。前記電荷貯蔵層１５７に貯蔵された電荷は前記電荷貯蔵層１５７のトラップ、及び／または前記ブロッキング絶縁層１５５及びトンネル絶縁層１６０によって隔離されることができる。これによって、前記記憶セルは外部電源の供給が中断されても、データをそのまま維持する非揮発性の特性を有することができる。結果的に、本発明の実施形態に係る半導体記憶素子は非揮発性記憶素子であり得る。
【００４６】
前記第１及び第２選択ゲートパターン１１０、１３０は各々第１及び第２選択トランジスタに含まれる。前記第１選択トランジスタは前記第１選択ゲートパターン１１０、第１選択−導電性バリア１５１及び第１ゲート絶縁層を含み、前記第２選択トランジスタは前記第２選択ゲートパターン１３０、第２選択−導電性バリア１５２及び第２ゲート絶縁層を含む。半導体記憶素子の動作時に、反転層が前記ゲートパターン１１０、１２０、１３０のフリンジ電界（ｆｒｉｎｇｅ  ｆｉｅｌｄ）によって前記ゲートパターン１１０、１２０、１３０の間の前記活性パターン１６５に生成されることができる。前記反転層によって前記選択トランジスタ及び記憶セルが互いに直列に連結されることができる。
【００４７】
上述のように、本発明の一実施形態によれば、前記第１及び第２選択−導電性バリア１５１、１５２は、前記セルゲートパターン１２０の導電性バリア１５０と異なる仕事関数を有することができる。この場合に、前記第１及び第２選択トランジスタの特性及び前記記憶セルの特性を全部最適化させることができる。例えば、前記選択トランジスタ及び記憶セルがＮＭＯＳ型の場合に、前記第１及び第２選択−導電性バリア１５１、１５２の仕事関数は前記導電性バリア１５０の仕事関数より大きい仕事関数を有することができる。これによって、前記第１及び第２選択トランジスタの閾値電圧が消去状態の記憶セルの閾値電圧より高くなることができる。その結果、前記第１及び第２選択トランジスタのオフ−漏洩電流量を最小化して半導体記憶素子の信頼性を向上することができる。このように、前記選択−導電性バリア１５１、１５２及び導電性バリア１５０の仕事関数を適切に調節することによって、優れた特性の半導体記憶素子を実現することができる。
【００４８】
第１選択トランジスタ、複数の記憶セル及び第２選択トランジスタが１つの前記活性パターン１６５の側壁に沿って上に積層される。前記活性パターン１６５に形成された第１選択トランジスタ、複数の記憶セル及び第２選択トランジスタは垂直型セルストリングに含まれる。前記記憶セル領域Ａの基板１００上に複数の前記垂直型セルストリングが行及び列に沿って配列される。
【００４９】
第２層間絶縁層１８０が基板１００の全面上に配置される。ビットライン１９０が前記記憶セル領域Ａの前記第２層間絶縁層１８０上に配置される。前記ビットライン１９０は前記第２選択ゲートパターン１３０を横切る。すなわち、前記ビットライン１９０は前記第２方向（ｙ軸方向）に沿って並んで延長される。前記ビットライン１９０は前記第２層間絶縁層１８０を貫通するビットラインプラグ１８５によって前記ドレーン領域１７５と電気的に接続される。１つのビットライン１９０は前記第２方向（ｙ軸方向）に沿って一列に配列された複数のドレーン領域１７５と電気的に接続されることができる。互いに交差する前記ビットライン１９０及び第２選択ゲートパターン１３０によって複数の前記活性パターン１６５のうちで１つを選択することができる。また、前記セルゲートパターン１２０のうちで１つを選択することによって、前記選択された活性パターン１６５のセルストリング内で１つの記憶セルを選択することができる。
【００５０】
一方、連結プラグ１８７が連結領域Ｂの第２及び第１層間絶縁層１８０、１３５を連続して貫通して前記連結パッドＣＰＤに各々接続される。本発明の一態様として、前記連結領域Ｂの第２層間絶縁層１８０上に前記連結プラグ１８７と各々接続される連結配線１９２が配置されることができる。前記連結配線１９２は延長されて周辺回路領域の周辺回路と電気的に接続されることができる。
【００５１】
上述の半導体記憶素子は前記垂直型セルストリングを含む３次元構造で形成されることによって、非常に高集積化されることができる。
【００５２】
また、前記セルゲートパターン１２０と前記ブロッキング絶縁層１５５との間に窒素を含む導電性バリア１５０が配置される。前記導電性バリア１５０はセルゲートパターン１２０の側壁の全体上に配置されることによって、前記セルゲートパターン１２０及びブロッキング絶縁層１５５間の反応を防止させる。これによって、優れた信頼性の半導体記憶素子を実現することができる。
【００５３】
もし、金属を含むセルゲートパターンがブロッキング絶縁層と接触される場合に、セルゲートパターンの金属がブロッキング絶縁層内に拡散することができる。これによって、ブロッキング絶縁層の層特性が劣化され、半導体記憶素子の信頼性が低下することができる。しかし、本発明によれば、前記セルゲートパターン１２０とブロッキング絶縁層１５５との間に前記導電性バリア１５０が配置されることによって、セルゲートパターン１２０及びブロッキング絶縁層１５５間の反応を防止し、優れた信頼性の半導体記憶素子を実現することができる。
【００５４】
次に、本発明の一実施形態に係る半導体記憶素子の変形例を図３Ａ乃至図３Ｃを参照して説明する。本変形例は、図２Ａ及び図２Ｂを参照して説明した半導体記憶素子と類似の部分が多い。したがって、変形例の特徴のうち、図２Ａ及び図２Ｂの実施形態と区別される特徴的な部分を中心として説明する。同一な構成要素は同一な参照符号を使用する。
【００５５】
図３Ａは、本発明の一実施形態に係る半導体記憶素子の一変形例を説明するために、図１のＩ−Ｉ’に沿って切断した断面図である。
【００５６】
図３Ａを参照すれば、セルゲートパターン１２０はドーパントでドーピングされた４Ａ族元素を含むことができる。例えば、前記セルゲートパターン１２０はドーピングされたシリコン、ドーピングされたゲルマニウム及び／またはドーピングされたシリコン−ゲルマニウムを含むことができる。第１及び第２選択ゲートパターン１１０、１３０もドーパントでドーピングされた４Ａ族元素を含むことができる。例えば、前記第１及び第２選択ゲートパターン１１０、１３０はドーピングされたシリコン、ドーピングされたゲルマニウム及び／またはドーピングされたシリコン−ゲルマニウムを含むことができる。
【００５７】
導電性バリア１５０ａは前記セルゲートパターン１２０とブロッキング絶縁層１５５との間に介在される。第１選択−導電性バリア１５１ａは前記第１選択ゲートパターン１１０と第１ゲート絶縁層との間に介在され、第２選択−導電性バリア１５２ａは前記第２選択ゲートパターン１３０と第２ゲート絶縁層との間に介在される。前記導電性バリア１５１ａ、１５２ａ、１５３ａは窒素を含む。
【００５８】
本発明の一様態によれば、前記導電性バリア１５０ａに隣接した前記セルゲートパターン１２０の一部分１４６は４Ａ族元素−金属化合物を含むことができる。この際、前記導電性バリア１５０ａは４Ａ族元素−金属窒化物を含む。前記導電性バリア１５０ａ内の４Ａ族元素及び金属は各々前記セルゲートパターン１２０の前記一部分１４６内の４Ａ族元素及び金属と同一であることが望ましい。前記セルゲートパターン１２０の前記一部分１４６内の４Ａ族元素−金属化合物は前記導電性バリア１５０ａより低い比抵抗を有することができる。例えば、少なくとも前記セルゲートパターン１２０の一部分１４６は金属シリサイド（ｅｘ、コバルトシリサイド、ニッケルシリサイドまたはチタンシリサイドなど）、金属ゲルマニド（ｍｅｔａｌ  ｇｅｒｍａｎｉｄｅ）（ｅｘ、コバルトゲルマニド、ニッケルゲルマニド、チタンゲルマニドなど）または金属ゲルマノシリサイド（ｍｅｔａｌ  ｇｅｒｍａｎｏ  ｓｉｌｉｃｉｄｅ、ｅｘ、コバルトゲルマノシリサイド、ニッケルゲルマノシリサイド、チタンゲルマノシリサイドなど）などで少なくともいずれか１つを含むことができる。この場合に、前記導電性バリア１５０ａは、コバルト−シリコン窒化物、コバルト−ゲルマニウム窒化物、コバルト−シリコン−ゲルマニウム窒化物、ニッケル−シリコン窒化物、ニッケル−ゲルマニウム窒化物、ニッケル−シリコン−ゲルマニウム窒化物、チタン−シリコン窒化物、チタン−ゲルマニウム窒化物またはチタン−シリコン−ゲルマニウム窒化物などで少なくともいずれか１つを含むことができる。
【００５９】
これと同様に、少なくとも前記第１選択−導電性バリア１５１ａに隣接した前記第１選択ゲートパターン１１０の一部分１４７は４Ａ族元素−金属化合物を含み、前記第１選択−導電性バリア１５０ａは４Ａ族元素−金属窒化物を含むことができる。少なくとも前記第２選択−導電性バリア１５２ａに隣接した前記第２選択ゲートパターン１３０の一部分は４Ａ族元素−金属化合物を含み、前記第２選択−導電性バリア１５２ａは４Ａ族元素−金属窒化物を含むことができる。前記第１選択ゲートパターン１１０の全体が４Ａ族元素−金属化合物で形成されることができる。また、前記第２選択ゲートパターン１３０の全体が４Ａ族元素−金属化合物で形成されることができる。前記選択ゲートパターン１１０、１３０及び前記セルゲートパターン１２０は互いに同一な金属を含む。これと同様に、前記導電性バリア１５０ａ、１５１ａ、１５２ａも互いに同一な金属を含む。前記選択ゲートパターン１１０、１３０及び前記セルゲートパターン１２０は互いに同一な４Ａ族元素を含むことができる。この場合に、前記導電バリア１５０ａ、１５１ａ、１５２ａも互いに同一な４Ａ族元素を含む。
【００６０】
本発明の一実施形態によれば、図３Ａに示すように、前記第２選択ゲートパターン１３０の全体が４Ａ族元素−金属化合物で形成され、前記第１選択ゲートパターン１１０及びセルゲートパターン１２０は部分的に４Ａ族元素−金属化合物で形成されることもできる。
【００６１】
図３Ｂは、本発明の一実施形態に係る半導体記憶素子の他の変形例を説明するために、図１のＩ−Ｉ’に沿って切断した断面図である。
【００６２】
図３Ｂを参照すれば、開口部１４０内の前記セルゲートパターン１２０の側壁は絶縁パターン１１５の側壁より横にリセスされることができる。これによって、アンダーカット領域１４３が定義されることができる。導電性バリア１５０が前記アンダーカット領域１４３内に配置されて前記セルゲートパターン１２０のリセスされた側壁上に配置される。前記導電性バリア１５０は実質的に前記セルゲートパターン１２０のリセスされた側壁の全体を覆う。また、前記導電性バリア１５０と活性パターン１６５との間のブロッキング絶縁層１５５ａ、電荷貯蔵層１５７ａ、及びトンネル絶縁層１６０ａも前記アンダーカット領域１４３内に配置されることができる。この時、前記開口部１４０内の複数のアンダーカット領域１４３内に各々配置された電荷貯蔵層１５７ａは互いに分離している。これと同様に、前記アンダーカット領域１４３内の前記ブロッキング絶縁層１５５ａは下及び／または上に隣接した他のアンダーカット領域１４３内の隣合うブロッキング絶縁層１５５ａから分離することができる。また、前記アンダーカット領域１４３内の前記トンネル絶縁層１６０ａも下及び／または上に隣接した他のアンダーカット領域１４３内の隣合うトンネル絶縁層１６０ａから分離することができる。前記ブロッキング絶縁層１５５ａ、電荷貯蔵層１５７ａ及びトンネル絶縁層１６０ａは前記アンダーカット領域１４３の内面に沿ってコンフォマル（ｃｏｎｆｏｒｍａｌ）に配置されることができる。この場合に、前記活性パターン１６５は前記アンダーカット領域１４３内に延長された突出部１６６を含むことができる。前記電荷貯蔵層１５７ａは図２Ａ及び図２Ｂを参照して説明した電荷貯蔵層１５７と同一な物質で形成されることができる。
【００６３】
前記開口部１４０内の前記第１及び第２選択ゲートパターン１１０、１３０の側壁は基底絶縁層１０６の側壁、絶縁パターン１１５の側壁及び第１層間絶縁層１３５の側壁より横にリセスされることができる。これによって、前記第１及び第２選択ゲートパターン１１０、１３０の横にもアンダーカット領域１４３が各々定義されることができる。第１及び第２選択−導電性バリア１５１、１５２は第１及び第２選択ゲートパターン１１０、１３０横のアンダーカット領域１４３内に各々配置されることができる。また、前記第１選択−導電性バリア１５１と活性パターン１６５との間の第１ゲート絶縁層は前記アンダーカット領域１４３内に配置されることができる。前記第２選択−導電性バリア１５２と活性パターン１６５との間の第２ゲート絶縁層もアンダーカット領域１４３内に配置されることができる。前記第１及び第２ゲート絶縁層は前記ブロッキング絶縁層１５５ａ、電荷貯蔵層１５７ａ、及びトンネル絶縁層１６０ａと同一な物質を含むことができる。前記アンダーカット領域１４３内の第１ゲート絶縁層は、上に隣合うアンダーカット領域１４３内のブロッキング絶縁層１５５ａ、電荷貯蔵層１５７ａ、及びトンネル絶縁層１６０ａから分離することができる。これと同様に、前記アンダーカット領域１４３内の前記第２ゲート絶縁層は、下に隣合うアンダーカット領域１４３内のブロッキング絶縁層１５５ａ、電荷貯蔵層１５７ａ、及びトンネル絶縁層１６０ａから分離することができる。
【００６４】
図３Ａの変形例及び図３Ｂの変形例は互いに組み合わせることもできる。例えば、図３Ｂのセルゲートパターン１２０はドーピングされた４Ａ族元素を含むことができ、少なくとも前記導電性バリア１５０に隣接した前記セルゲートパターン１２０の一部分は４Ａ族元素−金属化合物を含むことができる。この場合に、前記導電性バリア１５０は４Ａ族元素−金属窒化物を含むことができる。これと同様に、図３Ｂの第１及び第２選択ゲートパターン１１０、１３０は４Ａ族元素を含むことができる。この場合に、少なくとも前記選択−導電性バリア１５１、１５２に隣接した選択ゲートパターン１１０、１３０の一部分は４Ａ族元素−金属化合物を含むことができ、選択−導電性バリア１５１、１５２は４Ａ族元素−金属窒化物を含むことができる。
【００６５】
図３Ｃは、本発明の一実施形態に係る半導体記憶素子のまた他の変形例を説明するために、図１のＩ−Ｉ’に沿って切断した断面図である。
【００６６】
図３Ｃを参照すれば、セルゲートパターン１２０横のアンダーカット領域１４３内に導電性バリア１５０、ブロッキング絶縁層１５５ａ、及び電荷貯蔵層１５７ａが配置されることができる。図３Ｂの変形例のように、図３Ｃの変形例に含まれた前記ブロッキング絶縁層１５５ａ及び電荷貯蔵層１５７ａは前記アンダーカット領域１４３内に配置され、下及び／または上に隣接した他のアンダーカット領域１４３内の隣合うブロッキング絶縁層１５５ａ及び電荷貯蔵層１５７ａから分離することができる。これとは異なり、トンネル絶縁層１６０は下及び／または上に延長されて隣合うアンダーカット領域１４３内のトンネル絶縁層１６０と直接連結される。すなわち、１つのトンネル絶縁層１６０が連続して延長され、前記開口部１４０内の互いに分離した複数の電荷貯蔵層１５７ａと活性パターン１６５との間に配置されることができる。本変形例において、前記電荷貯蔵層１５７ａは図２Ａ及び図２Ｂを参照して説明した電荷貯蔵層１５７と同一な物質で形成されることができる。これと異なり、前記電荷貯蔵層１５７ａは４Ａ族元素（ｅｘ、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムなど）、または導電体で形成されることもできる。前記ブロッキング絶縁層１５５ａ及び前記トンネル絶縁層１６０は各々図２Ａ及び図２Ｂを参照して説明したブロッキング絶縁層１５５及びトンネル絶縁層１６０と同一な物質で形成されることができる。
【００６７】
図示したように、前記トンネル絶縁層１６０は延長されて第１及び第２選択ゲートパターン１１０、１３０と活性パターン１６５との間にも介在されることができる。前記第１及び第２選択ゲートパターン１１０、１３０及び活性パターン１６５の間のトンネル絶縁層１６０は第１及び第２ゲート絶縁層に含まれる。図３Ｂの変形例のように、図３Ａの４Ａ族元素−金属化合物を含むゲートパターン１１０、１２０、１３０及び４Ａ族元素−金属窒化物を含む導電性バリア１５０ａ、１５１ａ、１５２ａが図３Ｃの半導体記憶素子に適用されることもできる。
【００６８】
次に、本発明の一実施形態に係る半導体記憶素子の形成方法を図面を参照して説明する。
【００６９】
図４Ａ乃至図４Ｅは、本発明の一実施形態に係る半導体記憶素子の形成方法を説明するために、図１のＩ−Ｉ’に沿って切断した工程断面図であり、図５Ａ乃至図５Ｃは、本発明の一実施形態に係る半導体記憶素子の連結領域内にパッドを形成する方法を説明するために、図１のＩＩ−ＩＩ’に沿って切断した工程断面図である。
【００７０】
図１及び図４Ａを参照すれば、記憶セル領域Ａの基板１００内に第１導電型のドーパントを供給してウェル領域１０２を形成することができる。前記ウェル領域１０２は連結領域Ｂ内にも形成されることができる。前記ウェル領域１０２内に第２導電型のドーパントを供給して共通ソース領域１０４を形成する。
【００７１】
続いて、前記基板１００上に基底絶縁層１０６を形成して、前記基底絶縁層１０６上に第１選択ゲート層１１０を形成する。前記基底絶縁層１０６は酸化層、窒化層及び／または酸化窒化層などで形成されることができる。前記第１選択ゲート層１１０上に絶縁層１１５及びセルゲート層を交互に積層させる。前記絶縁層１１５のうちで最上部の絶縁層１１５上に第２選択ゲート層１３０を形成する。前記基底絶縁層１０６を形成する前に、周辺回路領域（図示しない）内に周辺回路を構成するトランジスタ及び／または抵抗体などを形成することができる。前記第２選択ゲート層１３０をパターニングして前記記憶セル領域Ａ内の第２選択ゲートパターン１３０を形成することができる。前記第２選択ゲートパターン１３０は一方向に沿って並んで延長されることができる。前記セルゲート層１２０、絶縁層１１５及び第１選択ゲート層１１０を連続してパターニングし、第１選択ゲートパターン１１０及び交互に積層された絶縁パターン１１５及びセルゲートパターン１２０を形成する。前記セルゲートパターン１２０、絶縁パターン１１５及び第１選択ゲートパターン１１０は前記記憶セル領域Ａ及び連結領域Ｂの基底絶縁層１０６上に形成される。
【００７２】
前記第２選択ゲートパターン１３０を形成した後、第１選択ゲートパターン１１０及び前記セルゲートパターン１２０が形成されることができる。これとは異なり、前記第１選択ゲートパターン１１０及びセルゲートパターン１２０を形成した後、前記第２選択ゲートパターン１３０を形成することもできる。前記絶縁パターン１１５は酸化物、窒化物及び／または酸窒化物などで形成されることができる。前記セルゲートパターン１２０は金属を含むことができる。例えば、前記セルゲートパターン１２０はタングステン、チタンまたはタンタルなどで形成されることができる。前記第１及び第２選択ゲートパターン１１０、１３０は金属を含むことができる。前記第１及び第２選択ゲートパターン１１０、１３０は前記セルゲートパターン１２０と同一な金属を含むことができる。これと異なり、前記第１及び第２選択ゲートパターン１１０、１３０は前記セルゲートパターン１２０と異なる金属を含むこともできる。
【００７３】
続いて、連結領域Ｂの連結パッドＣＰＤを形成することができる。前記連結パッドＣＰＤを形成する方法を図５Ａ乃至図５Ｃを参照して説明する。
【００７４】
図１、図２Ｂ及び図５Ａを参照すれば、前記連結領域Ｂ内に形成される連結パッドＣＰＤを第１グループ及び第２グループに区分する。前記第１グループの連結パッドＣＰＤの層数は前記第２グループの連結パッドＣＰＤの層数と同一であるか、前記第２グループの連結パッドＣＰＤの層数±１と同一であり得る。前記連結領域Ｂ内に形成される連結パッドＣＰＤの総層数が偶数の場合に、前記第１グループの連結パッドＣＰＤの層数と前記第２グループの連結パッドＣＰＤの層数が同一であり得る。前記連結領域内に形成される連結パッドＣＰＤの総層数が奇数の場合に、前記第１グループの連結パッドＣＰＤの層数は前記第２グループの連結パッドＣＰＤの層数±１と同一であり得る。
【００７５】
説明の便宜のために、本実施形態において、５層の連結パッドＣＰＤを図２Ｂに示した。前記第１グループの連結パッドＣＰＤの層数を２と指定し、前記第２グループの連結パッドＣＰＤの層数を３と指定することができる。勿論、本発明はここにだけ限定されない。前記第１グループの連結パッドＣＰＤの層数を３と指定し、前記第２グループのパッドＣＰＤの層数を２と指定することもできる。
【００７６】
前記連結領域Ｂ内に第１領域１０と第２領域２０とを区分する第１フォトリソグラフィ工程を実行する。前記第１フォトリソグラフィ工程により形成された第１マスクパターン１３３ａは前記連結領域Ｂ内の前記第１領域１０のゲートパターン１１０、１２０を覆う。この際、前記第２領域２０のゲートパターン１１０、１２０は露出される。前記第１領域１０は前記第１グループの連結パッドＣＰＤが形成される領域に該当し、前記第２領域２０は前記第２グループの連結パッドＣＰＤが形成される領域に該当する。前記第１マスクパターン１３３ａは前記記憶セル領域の全体を覆う。
【００７７】
前記第１マスクパターン１３３ａをエッチングマスクとして使って、第１エッチング工程を実行する。前記第１エッチング工程により前記第２グループの連結パッドＣＰＤのうちで最上部パッドＣＰＤに形成されるゲートパターン１２０が露出される。前記第１フォトリソグラフィ工程及び第１エッチング工程は第１パターニング工程に含まれる。
【００７８】
図１、図２Ｂ及び図５Ｂを参照すれば、前記第１グループの連結パッドＣＰＤを前記第１グループと第２グループとを区分する方法と同一な区分法で２つの副グループに区分し、前記第２グループの連結パッドＣＰＤも前記区分法で２つの副グループに区分する。前記第１グループ内の２つの副グループを各々第１副グループ及び第２副グループとして定義し、前記第２グループ内の２つの副グループを各々第３副グループと第４副グループとして定義する。本実施形態において、前記第１、第２及び第３副グループの各々が含む連結パッドＣＰＤの層数は１であり、前記第４副グループが含む連結パッドＣＰＤの層数は２である。
【００７９】
前記第１副グループの連結パッドＣＰＤの層数は前記第２副グループの連結パッドＣＰＤの層数と同一であるか、または前記第２副グループの連結パッドＣＰＤの層数±１と同一であり得る。これと同様に、前記第３副グループの連結パッドＣＰＤの層数は前記第４副グループの連結パッドＣＰＤの層数と同一であるか、または前記第４副グループの連結パッドＣＰＤの層数±１と同一であり得る。
【００８０】
これと類似に、前記第１領域１０を２つの副領域１１，１２に区分し、前記第２領域２０を２つの副領域３０，４０に区分する。すなわち、前記第１領域１０は前記第１副グループの連結パッドＣＰＤが形成される第１副領域１１及び前記第２副グループの連結パッドＣＰＤが形成される第２副領域１２に区分し、前記第２領域２０は前記第３副グループの連結パッドＣＰＤが形成される第３副領域３０及び前記第４副グループの連結パッドＣＰＤが形成される第４副領域４０に区分する。
【００８１】
前記第１パターニング工程を実行した後に、前記第１マスクパターン１３３ａを除去する。次に、第２フォトリソグラフィ工程を実行して第２マスクパターン１３３ｂを形成する。前記第２マスクパターン１３３ｂは、前記第１領域１０内の１つの副領域と前記第２領域２０内の１つの副領域とを覆う。この際、前記第１領域１０内の他の１つの副領域及び前記第２領域２０内の他の１つの副領域に位置したゲートパターンは露出される。例えば、前記第１及び第３副領域１１、３０は前記第２マスクパターン１３３ｂにより覆われ、前記第２及び第４副領域１２，４０は露出される。
【００８２】
前記第２マスクパターン１３３ｂをエッチングマスクとして使って第２エッチング工程を実行する。前記第２エッチング工程によって前記第２副領域１２及び第４副領域４０内のゲートパターンをエッチングする。これによって、１層の連結パッドＣＰＤを有する前記第１、第２及び第３副グループの連結パッドＣＰＤが形成される。前記第２フォトリソグラフィ工程及び前記第２エッチング工程は第２パターニング工程に含まれる。
【００８３】
図１及び図５Ｃを参照すると、続いて、前記第２マスクパターン１３３ｂを除去する。前記第４副グループの連結パッドＣＰＤの層数は２層である。したがって、前記第４副グループの連結パッドＣＰＤを再び２つの副グループに区分する。これと同様に、前記第４副領域４０を前記第４副グループ内の２つの副グループに各々対応する２つの副領域４１、４２に区分する。第３フォトリソグラフィ工程を実行して前記第４副領域４０内１つの副領域４１を覆う第３マスクパターン１３３ｃを形成する。この時、前記第４副領域４０内の他の１つの副領域４２のゲートパターンが露出される。前記第３マスクパターン１３３ｃは既に形成された他の連結パッドＣＰＤを覆う。また、前記第３マスクパターン１３３ｃは記憶セル領域Ａの全体を覆う。前記第３マスクパターン１３３ｃをエッチングマスクとして使って第３エッチング工程を実行する。これによって、前記第４副領域４０内に２つの連結パッドＣＰＤが形成される。前記第３フォトリソグラフィ工程及び第３エッチング工程は第３パターニング工程に含まれる。
【００８４】
上述の方法のように、前記連結領域Ｂを第１領域１０及び第２領域２０に区分してパターニングした後に、前記第１領域１０及び第２領域２０の各々を２つの副領域に区分し、前記第１領域１０内の１つの副領域１２及び前記第２領域２０内の１つの副領域４０を同時にパターニングする。次に、前記４つの副領域１１、１２、３０，４０の各々を再び２つのより小さい副領域に区分し、前記４つの副領域１１、１２、３０，４０に各々含まれた２つのさらに小さい副領域を同時にパターニングする。このような方法を繰り返して実行することによって、連結パッドＣＰＤの総層数より少ない回数のパターニング工程を実行し、前記連結領域Ｂ内のすべての連結パッドＣＰＤを形成することができる。
【００８５】
前記連結領域Ｂ内の連結パッドＣＰＤの総層数Ｘが２ｎ−１＜Ｘ≦２ｎ（ｎは自然数）である時、前記パターニング工程の回数はｎになる。例えば、前記連結パッドＣＰＤの総層数Ｘが３２である場合に、ｎは５である。すなわち、前記連結パッドＣＰＤの総層数が３２である場合に、５回のパターニング工程ですべての連結パッドＣＰＤを形成することができる。また他の例として、前記連結パッドＣＰＤの総層数Ｘが６４である場合に、６回のパターニング工程を実行して前記６４層の連結パッドＣＰＤを全部形成することができる。
【００８６】
続いて、図４Ｂを参照すれば、前記基板１００の全面上に第１層間絶縁層１３５を形成する。前記第１層間絶縁層１３５は前記第２選択ゲートパターン１３０及び前記連結パッド（図２ＢのＣＰＤ）を覆う。前記第１層間絶縁層１３５は酸化層、窒化層及び／または酸窒化層などで形成されることができる。
【００８７】
前記第１層間絶縁層１３５、第２選択ゲートパターン１３０、絶縁パターン１１５、セルゲートパターン１２０、第１選択ゲートパターン１１０、及び基底絶縁層１０６を連続してパターニングして開口部１４０を形成する。前記開口部１４０はホール形態であり得る。前記開口部１４０は前記共通ソース領域１０４を露出させることができる。前記記憶セル領域Ａの基板１００上に複数の前記ホール１４０が互いに横に離隔されて形成されることができる。前記ホール１４０は行及び列に沿って２次元的に配列されることができる。
【００８８】
図４Ｃを参照すれば、前記開口部１４０内に窒化工程を実行する。具体的に、前記開口部１４０に露出された前記セルゲートパターン１２０の側壁に前記窒化工程を実行する。これによって、前記開口部１４０内の前記セルゲートパターン１２０の側壁上に導電性バリア１５０が各々形成される。前記窒化工程時に、供給された窒素と前記露出されたセルゲートパターン１２０の側壁が反応されて前記導電性バリア１５０が形成される。この時、前記開口部１４０内の前記絶縁パターン１１５の側壁上には導電物質が形成されない。これによって、前記導電性バリア１５０は互いに電気的に分離する。前記セルゲートパターン１２０が金属を含む場合に、前記導電性バリア１５０は金属窒化物で形成される。例えば、前記セルゲートパターン１２０がタングステン、チタンまたはタンタルなどで形成される場合に、前記導電性バリア１５０はタングステン窒化物、チタン窒化物またはタンタル窒化物などで形成されることができる。前記窒化工程によって前記開口部１４０に露出された前記第１及び第２選択ゲートパターン１１０、１３０の側壁上に第１選択−導電性バリア１５１及び第２選択−導電性バリア１５２が各々形成される。
【００８９】
前記窒化工程は等方性であることが望ましい。前記窒化工程は、窒素を含む窒素ソースガスを使うことができる。前記窒化工程は、前記窒素ソースガスから獲得された熱的に励起された窒素、プラズマ状態の窒素及び／またはラジカル（ｒａｄｉｃａｌ）状態の窒素などを使うことができる。前記熱的に励起された窒素、プラズマ状態の窒素及び／またはラジカル状態の窒素は窒化工程が実行される工程チャンバの内部で生成されることができる。前記プラズマ状態の窒素が前記工程チャンバ内で生成される場合に、前記基板１００が装着された静電チャックにはバックバイアスが印加されないこともできる。これと異なり、本発明の一実施形態によれば、前記プラズマ状態の窒素及び／またはラジカル状態の窒素は前記工程チャンバの外部で遠隔で生成され、前記工程チャンバの内部に拡散及び／または対流などによって供給されることができる。前記窒素ソースガスは、窒素Ｎ２ガス、アンモニアＮＨ３ガス及び／または三フッ化窒素ＮＦ３ガスなどを含むことができる。本発明はこれのみに限定されない。前記窒素ソースガスは窒素を含む他のガスを使うことができる。
【００９０】
前記導電性バリア１５０、１５１、１５２は前記窒化工程によって形成されることによって、前記露出されたゲートパターン１１０、１２０、１３０上に選択的に形成されることができる。その結果、前記開口部１４０内に互いに分離した前記導電性バリア１５０と、導電性バリア１５０と分離した第１及び第２選択−導電性バリア１５１、１５２とを形成することができる。また、前記窒化工程によって、前記導電性バリア１５０、１５１、１５２は前記ゲートパターン１１０、１２０、１３０の側壁の全体上に形成されることができる。
【００９１】
前記窒化工程を実行する前に、前記開口部１４０に露出された前記ゲートパターン１１０、１２０、１３０の側壁を絶縁パターン１１５の側壁より横にリセスさせることができる。前記リセス工程によって、前記開口部１４０の内側壁の状態を制御することができる。例えば、前記導電性バリア１５０、１５１、１５２の側壁が前記絶縁パターン１１５の側壁より前記開口部１４０内に突き出されることができる。この場合に、前記窒化工程を実行する前に、前記リセス工程を実行することによって、前記導電性バリア１５０、１５１、１５２の側壁が絶縁パターン１１５の側壁とともに実質的に球面をなすことができる。
【００９２】
図４Ｄを参照すれば、前記導電性バリア１５０、１５１、１５２を有する基板１００の全面上にブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０を順にコンフォマルに形成する。これによって、前記ブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０は前記開口部１４０の側壁に沿って実質的に均一の厚さで形成されることができる。前記ブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０は原子層蒸着法で形成されることができる。
【００９３】
続いて、前記開口部１４０の底面上に形成されたトンネル絶縁層１６０、電荷貯蔵層１５７、及びブロッキング絶縁層１５５を除去して前記共通ソース領域１０４を露出させる。前記開口部１４０の底面上に位置した前記トンネル絶縁層１６０、電荷貯蔵層１５７、及びブロッキング絶縁層１５５は全面異方性エッチングによって除去されることができる。この時、前記第１層間絶縁層１３５の上部面上に位置したトンネル絶縁層１６０、電荷貯蔵層１５７、及びブロッキング絶縁層１５５も除去されることができる。
【００９４】
前記露出された共通ソース領域１０４をエッチングして前記ウェル領域１０２を露出させることもできる。
【００９５】
図４Ｅを参照すれば、続いて、前記開口部１４０内に活性パターン１６５を形成する。前記活性パターン１６５は４Ａ族元素を含む。例えば、前記活性パターン１６５はシリコン、ゲルマニウムまたはシリコン−ゲルマニウムなどで形成されることができる。前記活性パターン１６５を形成する一方法を説明する。前記開口部１４０を有する基板１００上に非晶質状態の活性層をコンフォマルに形成することができる。前記非晶質状態の活性層は優れたステップカバレッジを有する。前記非晶質状態の活性層は前記開口部１４０下のウェル領域１０２が形成された基板１００と接触される。前記非晶質状態の活性層に結晶化工程を実行することができる。前記結晶化工程によって前記非晶質状態の活性層は多結晶状態に変換されることができる。これと異なり、単結晶の基板１００と接触された非晶質状態の活性層は前記結晶化工程によって単結晶状態に変換されることもできる。前記活性層上に前記開口部１４０を満たす充電絶縁層を形成することができる。充電絶縁層及び前記活性層を前記第１層間絶縁層１３５が露出されるまで平坦化させ、前記開口部１４０内に前記活性パターン１６５及び充電絶縁パターン１７０を形成することができる。前記結晶化工程は前記充電絶縁層を形成する前、または前記充電絶縁層を形成した後に実行することができる。
【００９６】
これと異なり、前記活性パターン１６５は前記開口部１４０に露出された基板１００をシード層（ｓｅｅｄ  ｌａｙｅｒ）として使う選択的エピタキシャル工程によって形成されることもできる。この場合に、前記活性パターン１６５は前記開口部１４０を満たすピラー形態で形成されることもできる。前記活性パターン１６５が前記選択的エピタキシャル工程で形成される場合に、前記充電絶縁層は省略することもできる。
【００９７】
以後の後続工程は、図１、図２Ａ及び図２Ｂを再び参照して説明する。前記活性パターン１６５の上端部に第２導電型のドーパントを供給してドレーン領域１７５を形成し、前記基板１００の全面を覆う第２層間絶縁層１８０を形成する。前記第２層間絶縁層１８０を貫通するビットラインプラグ１８５を形成する。前記ビットラインプラグ１８５は前記ドレーン領域１７５と接続される。連結領域Ｂの第２及び第１層間絶縁層１８０、１３５を連続して貫通する連結プラグ１８７を形成する。前記連結プラグ１８７及びビットラインプラグ１８５は同時に形成されることができる。前記記憶セル領域Ａの第２層間絶縁層１８０上に前記ビットラインプラグ１８５と接続されるビットライン１９０を形成する。前記連結領域Ｂの第２層間絶縁層１８０上に前記連結プラグ１８７と接続される連結配線１９２を形成する。前記ビットライン１９０及び連結配線１９２は同時に形成されることができる。前記プラグ１８５、１８７はタングステン、銅またはアルミニウムなどを含むことができる。前記ビットライン１９０及び連結配線１９２はタングステン、銅またはアルミニウムなどを含むことができる。
【００９８】
次に、図３Ａに示した半導体記憶素子の形成方法を説明する。この方法は、図４Ａ、図５Ａ乃至図５Ｃ及び図４Ｂを参照して説明した方法を含むことができる。ただ、この方法において、前記ゲートパターン１１０、１２０、１３０はドーパントでドーピングされた４Ａ族元素を含むことができる。
【００９９】
図６Ａ乃至図６Ｃは図３Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【０１００】
図４Ｂ及び図６Ａを参照すれば、開口部１４０を形成した後に、開口部１４０に露出されたゲートパターン１１０、１２０、１３０の側壁を絶縁パターン１１５の側壁より横にリセスさせてアンダーカット領域１４２を形成することができる。前記ゲートパターン１１０、１２０、１３０はドーピングされた４Ａ族元素を含むことができる。例えば、前記ゲートパターン１１０、１２０、１３０はドーピングされたシリコン、ドーピングされたゲルマニウムまたはドーピングされたシリコン−ゲルマニウムなどを含むことができる。
【０１０１】
図６Ｂを参照すれば、続いて、前記開口部１４０に露出されたゲートパターン１１０、１２０、１３０の側壁に金属化工程を実行する。前記金属化工程は前記露出されたゲートパターン１１０、１２０、１３０内に金属を供給し、前記ゲートパターン１１０、１２０、１３０の少なくともいずれか一部分を金属化合物で形成させる工程であり得る。前記金属化工程によって前記ゲートパターン１１０、１２０、１３０の少なくともいずれか一部分１４６、１４７は４Ａ族元素−金属化合物で形成されることができる。
【０１０２】
前記金属化工程を具体的に説明する。前記開口部１４０に露出されたゲートパターン１１０、１２０、１３０の側壁と接触される金属層１４４を基板１００上に形成する。前記金属層１４４はコバルト、ニッケルまたはチタンなどであり得る。前記金属層１４４及びゲートパターン１１０、１２０、１３０を反応させ、前記ゲートパターン１１０、１２０、１３０の少なくともいずれか一部分１４６、１４７を４Ａ族元素−金属化合物で形成する。図示したように、前記第２選択ゲートパターン１３０の全体が前記４Ａ族元素−金属化合物で形成されることができる。前記金属層１４４及びゲートパターン１１０、１２０、１３０は熱工程によって互いに反応されることができる。前記金属層１４４を形成する工程及び前記金属層１４４及びゲートパターン１１０、１２０、１３０の反応工程はインシチュー方式（ｉｎ−ｓｉｔｕ  ｍｅｔｈｏｄ）またはエクスシチュー方式（ｅｘ−ｓｉｔｕ  ｍｅｔｈｏｄ）で実行されることができる。前記反応工程を完了した後に、未反応の前記金属層１４４を除去する。これによって、前記金属化工程を完了することができる。
【０１０３】
前記ゲートパターン１１０、１２０、１３０の金属化された部分（すなわち、４Ａ族元素−金属化合物で形成された部分）は体積が増加することができる。これによって、前記アンダーカット領域１４２の一部分が前記ゲートパターン１１０、１２０、１３０の金属化された部分によって満たされることができる。
【０１０４】
前記金属層１４４を形成する前に、前記開口部１４０下の共通ソース領域１０４上にバッファ層（図示しない）が配置されることが望ましい。前記バッファ層は基底絶縁層１０６の一部分であり得る。具体的に、前記金属化工程を実行する場合に、前記開口部１４０の形成時、前記基底絶縁層１２０の上部を除去し、前記基底絶縁層１２０の下部分を残存させることができる。前記残存された基底絶縁層１０６の一部分が前記バッファ層として使われることができる。前記バッファ層によって前記金属層１４４及び共通ソース領域１０４間の反応が防止されることができる。前記金属層１４４を除去した後に、前記バッファ層は除去されることができる。
【０１０５】
これとは異なり、前記金属化工程時、前記金属層１４４及び前記開口部１４０下の共通ソース領域１０４が反応されることもできる。この場合に、前記共通ソース領域１０４の金属化された部分は残存されることができる。これと異なり、前記共通ソース領域１０４の金属化された部分は追加的な工程によって除去されることができる。これとはまた異なり、前記共通ソース領域１０４の金属化された部分は後続のウェル領域１０２を露出させる工程によって除去されることもできる。
【０１０６】
図６Ｃを参照すれば、前記未反応の金属層１４４が除去され、前記ゲートパターン１１０、１２０、１３０の金属化された部分１４６、１４７が露出される。前記ゲートパターン１１０、１２０、１３０の金属化された部分１４６、１４７に窒化工程を実行して導電性バリア１５０ａ、１５１ａ、１５２ａを形成する。前記窒化工程は図４Ｃを参照して説明した窒化工程と同一である。前記窒化工程によって前記ゲートパターン１１０、１２０、１３０の金属化された部分に窒素が供給され、前記導電性バリア１５０ａ、１５１ａ、１５２ａは４Ａ族元素−金属窒化物で形成される。前記ゲートパターン１１０，１２０，１３０の金属化された部分１４６、１４７は前記導電性バリア１５０ａ、１５１ａ、１５２ａより低い比抵抗を有することができる。
【０１０７】
前記導電性バリア１５０ａ、１５１ａ、１５２ａは前記アンダーカット領域１４２を満たすことができる。本発明の一実施形態によれば、前記アンダーカット領域１４２の形成を省略することもできる。
【０１０８】
以後の後続工程は、図４ｄ、図４Ｅ、図２Ａ及び図２Ｂを参照して、上述の方法と同一に実行することができる。これによって、図３Ａの半導体記憶素子を実現することができる。
【０１０９】
次に、図３Ｂに示した半導体記憶素子の形成方法を図面を参照して説明する。この方法は、図４Ａ、図５Ａ乃至図５Ｃ及び図４Ｂを参照して説明した方法を含むことができる。
【０１１０】
図７Ａ乃至図７Ｃは、図３Ｂに示した半導体記憶素子の形成方法を説明するための工程断面図である。
【０１１１】
図４Ｂ及び図７Ａを参照すれば、開口部１４０を形成した後に、前記開口部１４０に露出されたゲートパターン１１０、１２０、１３０の側壁を絶縁パターン１１５の側壁より横にリセスさせてアンダーカット領域１４３を形成する。前記アンダーカット領域１４３の深さは図６Ａのアンダーカット領域１４２の深さより深いことができる。前記アンダーカット領域１４３の深さは前記セルゲートパターン１２０のリセスされた側壁から前記絶縁パターン１１５の側壁までの水平距離に該当することができる。
【０１１２】
図７Ｂを参照すると、続いて、前記基板１００に窒化工程を実行して導電性バリア１５０、１５１、１５２を形成することができる。前記窒化工程は、図４Ｃを参照して説明した窒化工程と同一であり得る。前記導電性バリア１５０、１５１、１５２は前記アンダーカット領域１４３内に形成される。この時、前記アンダーカット領域１４３の一部分は空いている状態であることが望ましい。前記ゲートパターン１１０、１２０、１３０が金属を含む場合に、前記窒化工程は前記ゲートパターン１１０、１２０、１３０のリセスされた側壁に直接実行されることができる。これによって、前記導電性バリア１５０、１５１、１５２は金属窒化物で形成されることができる。
【０１１３】
これと異なり、前記ゲートパターン１１０、１２０、１３０がドーピングされた４Ａ族元素を含む場合に、前記窒化工程を実行する前に、前記ゲートパターン１１０、１２０、１３０のリセスされた側壁に金属化工程を実行することができる。前記金属化工程は図６Ｂを参照して説明した金属化工程と同一であり得る。この場合に、前記金属化工程及び前記窒化工程を実行することによって、前記導電性バリア１５０、１５１、１５２は４Ａ族元素−金属窒化物で形成されることができる。この場合も、前記導電性バリア１５０、１５１、１５２は前記アンダーカット領域１４３内に形成され、前記アンダーカット領域１４３の一部は空いている状態であることが望ましい。
【０１１４】
続いて、前記基板１００上にブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０を順にコンフォマルに形成する。この時、前記ブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０の一部分は前記アンダーカット領域１４３内に形成される。前記ブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０は前記開口部１４０の内面及びアンダーカット領域１４３の内面に沿って実質的に均一の厚さで形成されることができる。
【０１１５】
前記開口部１４０及びアンダーカット領域１４３を満たす犠牲層を基板１００上に形成し、前記犠牲層１００を第１層間絶縁層１３５の上部面上のトンネル絶縁層１６０が露出されるまで平坦化させる。前記平坦化された犠牲層を異方性エッチングし、前記アンダーカット領域１４３を各々満たす犠牲パターン１６２を形成することができる。
【０１１６】
図７Ｃを参照すれば、前記犠牲パターン１６２をエッチングマスクとして使って前記アンダーカット領域１４３の外部に位置したトンネル絶縁層１６０、電荷貯蔵層１５７、及びブロッキング絶縁層１５５を等方性エッチングで除去することができる。これによって、前記アンダーカット領域１４３内に残存されたブロッキング絶縁層１５５ａ、電荷貯蔵層１５７ａ、及びトンネル絶縁層１６０ａは下及び／または上に隣合うアンダーカット領域１４３内のブロッキング絶縁層１５５ａ、電荷貯蔵層１５７ａ、及びトンネル絶縁層１６０ａから分離する。次に、前記犠牲パターン１６２を除去する。
【０１１７】
これと異なる方法として、前記アンダーカット領域１４３の外部のトンネル絶縁層１６０、電荷貯蔵層１５７、及びブロッキング絶縁層１５５を異方性エッチングで除去することもできる。この場合に、前記犠牲パターン１６２は要求されないこともできる。
【０１１８】
以後の後続工程は、図４Ｅを参照して説明した形成方法と同一な方法で実行されることができる。この時、活性パターン１６５は前記アンダーカット領域１４３内に延長された突出部１６６を有するように形成されることができる。これによって、図３Ｂの半導体記憶素子を実現することができる。
【０１１９】
図８は、図３Ｃに示した半導体記憶素子の形成方法を説明するための工程断面図である。図３Ｃの半導体記憶素子の形成方法は図７Ａを参照して説明した方法を含むことができる。
【０１２０】
図８を参照すれば、アンダーカット領域１４３を有する基板１００に窒化工程を実行して導電性バリア１５０、１５１、１５２を形成することができる。前記アンダーカット領域１４３内の前記導電性バリア１５０、１５１、１５２を形成する方法は図７Ｂを参照して説明した方法と同一であり得る。
【０１２１】
続いて、ブロッキング絶縁層１５５及び電荷貯蔵層１５７を基板１００上にコンフォマルに形成する。前記ブロッキング絶縁層１５５及び電荷貯蔵層１５７は開口部１４０の内面及びアンダーカット領域１４３の内面に沿って実質的に均一の厚さで形成されることができる。
【０１２２】
前記アンダーカット領域１４３の外部の電荷貯蔵層１５７及びブロッキング絶縁層１５５を除去する。これによって、前記アンダーカット領域１４３内に残存される電荷貯蔵層１５７ａ及びブロッキング絶縁層１５５ａは下及び／または上に隣合うアンダーカット領域１４３内の電荷貯蔵層１５７ａ及びブロッキング絶縁層１５５ａから分離する。前記アンダーカット領域１４３の外部の電荷貯蔵層１５７及びブロッキング絶縁層１５５は異方性エッチングまたは犠牲パターンを利用した等方性エッチングで除去されることができる。
【０１２３】
続いて、前記基板１００上にトンネル絶縁層１６０をコンフォマルに形成する。次に、前記開口部１４０の底面上に形成されたトンネル絶縁層１６０を除去することができる。この時、前記開口部１４０内の電荷貯蔵層１５７ａ及び絶縁パターン１１５の側壁上に位置したトンネル絶縁層１６０はそのまま残存される。
【０１２４】
以後の後続工程は、図４Ｅを参照して説明した形成方法と同一であり得る。これによって、図３Ｃの半導体記憶素子を実現することができる。
【０１２５】
（第２実施形態）
本実施形態は、他の形態のセルゲートパターンを示す。
【０１２６】
図９は、本発明の他の実施形態に係る半導体記憶素子を示す平面図であり、図１０は、図９のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【０１２７】
図９及び図１０を参照すれば、基板２００内に第１導電型のドーパントでドーピングされたウェル領域２０２が配置され、前記ウェル領域２０２内に第２導電型のドーパントでドーピングされた共通ソース領域２０４が配置される。基板２００上に複数の素子分離パターン２３４が第１方向（ｘ軸方向）に沿って並んで延長される。前記素子分離パターン２３４は前記第１方向（ｘ軸方向）に垂直した第２方向（ｙ軸方向）に互いに離隔される。隣接した一対の素子分離パターン２３４の間の基板２００上に一対のゲートスタック２０５が配置される。前記一対のゲートスタック２０５は前記第１方向（ｘ軸方向）に沿って並んで延長される。前記一対のゲートスタック２０５は前記第２方向（ｙ軸方向）に互いに離隔されて開口部２４０を定義する。前記開口部２４０は前記第１方向（ｘ軸方向）に延長されたグルーブ（ｇｒｏｏｖｅ）形態であり得る。前記一対のゲートスタック２０５は前記開口部２４０を基準として互いに対称の構造である。
【０１２８】
前記ゲートスタック２０５は、基底絶縁パターン２０６ａ、第１選択ゲートパターン２１０ａ、絶縁パターン２１５ａ、セルゲートパターン２２０ａ、第２選択ゲートパターン２３０ａ、及びキャッピング絶縁パターン２３２ａを含む。前記第１選択ゲートパターン２１０ａは前記基底絶縁パターン２０６ａ上に配置され、前記絶縁パターン２１５ａ及びセルゲートパターン２２０ａは前記第１選択ゲートパターン２１０ａ上に交互に積層される。前記第２選択ゲートパターン２３０ａは前記絶縁パターン２１５ａのうちで最上部の絶縁パターン２１５ａ上に配置され、前記キャッピング絶縁パターン２３２ａは前記第２選択ゲートパターン２３０ａ上に配置される。前記セルゲートパターン２２０ａは前記第１方向（ｘ軸方向）に延長されたライン形態である。前記第１及び第２選択ゲートパターン２１０ａ、２３０ａも前記第１方向（ｘ軸方向）に延長されたライン形態である。基板２００上に第１層間絶縁層２３５が配置されることができる。前記第１層間絶縁層２３５は前記ゲートスタック２０５及び素子分離パターン２３４を覆う。前記開口部２４０は上に延長されて前記第１層間絶縁層２３５を貫通する。
【０１２９】
前記開口部２４０内に活性パターン２６５ａが配置される。前記活性パターン２６５ａは前記ゲートスタック２０５の側壁（すなわち、前記ゲートパターン２１０ａ、２２０ａ、２３０ａの側壁及び絶縁パターン２０６ａ、２１５ａ、２３２ａの側壁）に沿って上に延長される。一対の前記活性パターン２６５ａが前記第２方向（ｙ軸方向）に互いに離隔され、互いに対向することができる。前記一対の活性パターン２６５ａは前記一対のゲートスタック２０５の側壁に沿って上に延長されることができる。前記一対の活性パターン２６５ａは前記開口部２４０の底面上に配置された活性平板部２６４の両端上に各々配置されることができる。前記一対の活性パターン２６５ａは前記活性平板部２６４の両端と境界面なしに連結されることができる。前記活性平板部２６４は前記共通ソース領域２０４と接触されることができる。これに加えて、前記開口部２４０が下に延長されて前記共通ソース領域２０４を貫通し、前記活性平板部２６４は前記ウェル領域２０２と接触されることもできる。これによって、前記活性パターン２６５ａは前記ウェル領域２０２と両方向に電気的に接続されることができる。前記活性パターン２６５ａの上端部に第２導電型のドーパントでドーピングされたドレーン領域２７５が配置されることができる。前記一対の活性パターン２６５ａは一対の垂直型セルストリングに各々含まれる。前記一対の活性パターン２６５ａ及び活性平板部２６４を１つの活性パターングループとして定義することができる。前記開口部２４０内に複数の前記活性パターングループが前記第１方向（ｘ軸方向）に互いに離隔されて配置される。前記一対の活性パターン２６５ａの間に充電絶縁パターン２７０ａが配置されることができる。
【０１３０】
一方、前記一対の活性パターン２６５ａは１つのピラー型活性パターンに代替されることもできる。前記ピラー型活性パターンは互いに対向された一対の側面を有する。前記ピラー型活性パターンの一対の側面は前記一対のゲートスタック２０５の側壁に沿って各々上に延長される。この場合に、前記充電絶縁パターン２７０ａは省略することができる。複数のピラー型活性パターンが前記開口部２４０内に前記第１方向（ｘ軸方向）に互いに離隔されて配置されることができる。
【０１３１】
続いて、図９及び図１０を参照すれば、電荷貯蔵層２５７はセルゲートパターン２２０ａと活性パターン２６５ａとの間に介在され、ブロッキング絶縁層２５５は前記電荷貯蔵層２５７とセルゲートパターン２２０ａとの間に介在される。トンネル絶縁層２６０は前記電荷貯蔵層２５７と活性パターン２６５ａとの間に介在される。前記ブロッキング絶縁層２５５、電荷貯蔵層２５７、及びトンネル絶縁層２６０は各々図１、図２Ａ及び図２Ｂのブロッキング絶縁層１５５、電荷貯蔵層１５７、及びトンネル絶縁層１６０と同一な物質で形成されることができる。
【０１３２】
ブロッキング絶縁層２５５とセルゲートパターン２２０ａとの間に導電性バリア２５０が介在される。前記導電性バリア２５０は窒素を含む。前記セルゲートパターン２２０ａが金属を含む場合に、前記導電性バリア２５０は金属窒化物を含むことができる。この時、前記セルゲートパターン２２０ａ及び導電性バリア２５０は同一な金属を含む。前記導電性バリア２５０は前記第１方向（ｘ軸方向）に延長されたライン形態であり得る。
【０１３３】
第１選択ゲートパターン２１０ａと活性パターン２６５ａとの間の層２５５、２５７、２６０は第１選択トランジスタの第１ゲート絶縁層として活用されることができ、第２選択ゲートパターン２３０ａと活性パターン２６５ａとの間の層２５５、２５７、２６０は第２選択トランジスタの第２ゲート絶縁層として活用されることができる。第１選択−導電性バリア２５１は第１選択ゲートパターン２１０ａと第１ゲート絶縁層との間に介在され、第２選択−導電性バリア２５２は第２選択ゲートパターン２３０ａと第２ゲート絶縁層との間に介在される。前記第１及び第２選択ゲートパターン２１０ａ、２３０ａが金属を含む場合に、前記第１及び第２選択−導電性バリア２５１、２５２は金属窒化物を含むことができる。前記導電性バリア２５０、２５１、２５２は図１及び図２Ａを参照して説明した導電性バリア１５０、１５１、１５２と各々同一な物質で形成されることができる。
【０１３４】
第２層間絶縁層２８０は基板２００の全面上に配置され、ビットラインプラグ２８５は前記第２層間絶縁層２８０を貫通して前記ドレーン領域２７５と接続されることができる。ビットライン２９０が前記第２層間絶縁層２８０上に配置されて前記ビットラインプラグ２８５と接続される。前記ビットライン２９０は前記ゲートパターン２１０ａ、２２０ａ、２３０ａを横切る。複数のビットライン２９０は前記第２方向（ｙ軸方向）に並んで延長されることができる。
【０１３５】
前記ブロッキング絶縁層２５５、電荷貯蔵層２５７、及びトンネル絶縁層２６０は連続して延長され、複数のセルゲートパターン２２０ａと活性パターン２６５ａとの間に介在されることができる。
【０１３６】
図１１Ａは、本発明の他の実施形態に係る半導体記憶素子の一変形例を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【０１３７】
図１１Ａを参照すれば、上述の第１実施形態のように、ゲートパターン２１０ａ、２２０ａ、２３０ａは４Ａ族元素を含むことができる。この場合に、少なくとも導電性バリア２５０ａ、２５１ａ、２５２ａに隣接した前記ゲートパターン２１０ａ、２２０ａ、２３０ａの一部分２４６、２４７、２４８は４Ａ族元素−金属化合物を含むことができる。この場合に、前記導電性バリア２５０ａ、２５１ａ、２５２ａは４Ａ族元素−金属窒化物を含むことができる。前記ゲートパターン２１０ａ、２２０ａ、２３０ａの全体が４Ａ族元素−金属化合物で形成されることができる。前記ゲートパターン２１０ａ、２２０ａ、２３０ａに含まれた４Ａ族元素−金属化合物は、図３Ａのゲートパターン１１０、１２０、１３０に含まれた４Ａ族元素−金属化合物と同一な物質で形成されることができる。前記導電性バリア２５０ａ、２５１ａ、２５２ａは各々図３Ａの導電性バリア１５０ａ、１５１ａ、１５２ａと同一な物質で形成されることができる。
【０１３８】
図１１Ｂは、本発明の他の実施形態に係る半導体記憶素子の他の変形例を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【０１３９】
図１１Ｂを参照すれば、前記開口部２４０内のゲートパターン２１０ａ、２２０ａ、２３０ａの側壁が絶縁パターン２０６ａ、２１５ａ、２３２ａの側壁より横にリセスされてアンダーカット領域２４２が定義されることができる。導電性バリア２５０、２５１、２５２が前記アンダーカット領域２４２内に各々配置される。ブロッキング絶縁層２５５ａ及び電荷貯蔵層２５７ａが前記アンダーカット領域２４２内に配置されることができる。ブロッキング絶縁層２５５ａ及び電荷貯蔵層２５７ａは前記アンダーカット領域２４２内に限定的に配置されることができる。すなわち、前記アンダーカット領域２４２内のブロッキング絶縁層２５５ａ及び電荷貯蔵層２５７ａは下及び／または上に隣合うアンダーカット領域２４２内のブロッキング絶縁層２５５ａ及び電荷貯蔵層２５７ａから分離する。トンネル絶縁層２６０は連続して延長され、前記開口部２４０内の互いに分離した電荷貯蔵層２５７ａと活性パターン２６５ａとの間に介在されることができる。これと異なり、上述の第１実施形態の図３のように、前記アンダーカット領域２４２内に各々配置されたトンネル絶縁層は互いに分離することもできる。活性パターン２６５ａは前記アンダーカット領域２４２内に延長された突出部２６６を含むことができる。上述の第１実施形態の図３Ａの変形例と図３Ｂの変形例が互いに組み合わせるように、図１１Ａの変形例と図１１Ｂの変形例が互いに組み合わせることができる。
【０１４０】
次に、本実施形態に係る半導体記憶素子の形成方法を図面を参照して説明する。
【０１４１】
図１２Ａ乃至図１２Ｃは本発明の他の実施形態に係る半導体記憶素子の形成方法を説明するために、図９のＩＩＩ−ＩＩＩ’に沿って切断した工程断面図である。
【０１４２】
図１２Ａを参照すれば、基板２００内に第１導電型のドーパントを供給してウェル領域２０２を形成し、第２導電型のドーパントを供給して前記ウェル領域２０２内に共通ソース領域２０４を形成する。前記基板２００上に基底絶縁層２０６、第１選択ゲート層２１０、交互に積層された絶縁層２１５及びセルゲート層２２０、第２選択ゲート層２３０及びキャッピング絶縁層２３２を順に形成する。前記層２３２、２３０、２２０、２１５、２１０、２０６を連続的にパターニングしてトレンチ２３３を形成し、前記トレンチ２３３を満たす素子分離パターン２３４を形成する。図９に示すように、素子分離パターン２３４は一方向に並んで延長される。これによって、隣接した素子分離パターン２３４の間に位置した前記パターニングされたキャッピング絶縁層２３２、第２選択ゲート層２３０、絶縁層２１５、セルゲート層２２０、第１選択ゲート層２１０、及び基底絶縁層２０６も前記一方向に延長されたライン形態であり得る。
【０１４３】
図１２Ｂを参照れば、前記基板２００の全面上に第１層間絶縁層２３５を形成する。前記第１層間絶縁層２３５及び前記パターニングされた層２３２、２３０、２１５、２２０、２１０、２０６を連続してパターニングして開口部２４０を形成する。前記開口部２４０は前記一方向に延長されたグルーブ形態であり得る。これによって、前記開口部２４０両側に一対のゲートスタック２０５が形成される。前記ゲートスタック２０５は前記一方向に延長されたライン形態で形成される。前記ゲートスタック２０５は基底絶縁パターン２０６ａ、第１選択ゲートパターン２２０ａ、交互に積層された絶縁パターン２１５ａ及びセルゲートパターン２１０ａ、第２選択ゲートパターン２３０ａ及びキャッピング絶縁パターン２３２ａを含む。前記開口部２４０下に前記基底絶縁層２０６の一部分が残存されることができる。前記基底絶縁層２０６の残存する部分はバッファ層に該当することができる。
【０１４４】
図１２Ｃを参照すれば、前記開口部２４０の両側壁に露出された前記ゲートパターン２１０ａ、２２０ａ、２３０ａの側壁に窒化工程を実行し、導電性バリア２５０、２５１、２５２を形成することができる。前記窒化工程は、上述の第１実施形態の窒化工程と同一であり得る。前記窒化工程を実行する前に、前記ゲートパターン２１０ａ、２２０ａ、２３０ａの側壁を横にリセスすることもできる。
【０１４５】
前記導電性バリア２５０、２５１、２５２を有する基板２００上にブロッキング絶縁層２５５、電荷貯蔵層２５７、及びトンネル絶縁層２６０を順にコンフォマルに形成することができる。前記開口部２４０の底面上のトンネル絶縁層２６０、電荷貯蔵層２５７、及びブロッキング絶縁層２５５を除去する。この時、前記開口部２４０の側壁上の前記層２５５、２５７、２６０はそのまま残存される。前記第１層間絶縁層２３５の上部面上に位置した前記層２５５、２５７、２６０は前記開口部２４０の底面上の前記層２５５、２５７、２６０と共に除去されることができる。前記開口部２４０下に前記バッファ層が存在する場合に、前記バッファ層を除去して、前記共通ソース領域２０４を露出させることができる。前記露出された共通ソース領域２０４をエッチングして前記ウェル領域２０２を露出させることができる。
【０１４６】
前記開口部２４０内に前記共通ソース領域２０４及びウェル領域２０２と接触される活性平板部２６４及び前記活性平板部２６４の両端から前記一対のゲートスタック２０５の側壁に沿って上に延長された一対の活性パターン２６５ａを形成することができる。前記一対の活性パターン２６５ａ及び活性平板部２６４はドーピングされた４Ａ族元素（ｅｘ、ドーピングされたシリコン、ドーピングされたゲルマニウムまたはドーピングされたシリコン−ゲルマニウムなど）で形成されることができる。前記一対の活性パターン２６５ａ及び活性平板部２６４を形成する一方法を図１３Ａ乃至図１３Ｃの平面図を参照して、より具体的に説明する。
【０１４７】
図１３Ａ乃至図１３Ｃは、図１２Ｃの活性パターンを形成する方法を説明するための平面図である。
【０１４８】
図１２Ｃ及び図１３Ａを参照すれば、前記露出された共通ソース領域２０４及びウェル領域２０２を有する基板２００上に非晶質状態の活性層をコンフォマルに形成することができる。前記非晶質状態の活性層は優れたステップカバレッジを有する。前記非晶質状態の活性層に結晶化工程を実行して多結晶状態または単結晶状態に変換させることができる。前記活性層上に前記開口部２４０を満たす充電絶縁層を形成する。前記結晶化工程は前記充電絶縁層の形成前または後に実行されることができる。
【０１４９】
前記充電絶縁層及び活性層を前記第１層間絶縁層２３５が露出されるまで平坦化させ、前記開口部２４０内に図１３Ａの予備活性パターン２６５及び予備充電絶縁パターン２７０を形成する。
【０１５０】
図１３Ｂを参照すれば、予備充電絶縁パターン２７０をパターニングして前記開口部２４０内に複数の充電絶縁パターン２７０ａを形成する。前記充電絶縁パターン２７０ａは前記一方向に互いに離隔されて配列される。
【０１５１】
図１３Ｃを参照すれば、前記充電絶縁パターン２７０ａをエッチングマスクとして使って前記予備活性パターン２６５を等方性エッチングする。これによって、前記充電絶縁パターン２７０ａの間の前記予備活性パターン２６５が除去されて前記一対の活性パターン２６５ａ及び活性平板部２６４が形成される。前記一対の活性パターン２６５ａは前記充電絶縁パターン２７０ａと前記一対のゲートスタック２０５との間に残存する予備活性パターン２６５に該当し、前記活性平板部２６４は前記充電絶縁パターン２７０ａと前記基板２００との間に残存する前記予備活性パターン２６５に該当することができる。前記一対の活性パターン２６５ａの上部面は前記充電絶縁パターン２７０ａの上部面より低いことができる。
【０１５２】
続いて、図１２Ｃを参照すれば、前記活性パターン２６５ａの上端部内に第２導電型のドーパントを注入して図１０のドレーン領域２７５を形成し、基板２００の全面を覆う図１０の第２層間絶縁層２８０を形成する。前記第２層間絶縁層２８０を貫通する図１０のビットラインプラグ２８５を形成し、前記第２層間絶縁層２８０上に前記ビットラインプラグ２８５と接続される図１０のビットライン２９０を形成する。これによって、図８及び図１０の半導体記憶素子を実現することができる。
【０１５３】
図１４Ａ及び図１４Ｂは、図１１Ａに示した半導体記憶素子の形成方法を説明するための工程断面図である。図１１Ａの半導体記憶素子の形成方法は図１２Ａ及び図１２Ｂを参照して説明した形成方法を含むことができる。
【０１５４】
図１２Ｂ及び図１４Ａを参照すれば、開口部２４０を形成した後に、前記開口部２４０内にゲートパターン２１０ａ、２２０ａ、２３０ａの側壁が露出される。前記ゲートパターン２１０ａ、２２０ａ、２３０ａはドーピングされた４Ａ族元素、例えば、ドーピングされたシリコン、ドーピングされたゲルマニウムまたはドーピングされたシリコン−ゲルマニウムなどで形成されることができる。
【０１５５】
前記ゲートパターン２１０ａ、２２０ａ、２３０ａの露出された側壁に金属化工程を実行することができる。前記金属化工程は図６Ｂを参照して説明した金属化工程と同一であり得る。すなわち、前記ゲートパターン２１０ａ、２２０ａ、２３０ａの露出された側壁と接触する金属層を基板２００上に形成し、前記金属層及び前記ゲートパターン２１０ａ、２２０ａ、２３０ａを反応させる。これによって、前記ゲートパターン２１０ａ、２２０ａ、２３０ａの少なくとも一部分２４６、２４７、２４８は４Ａ族元素−金属化合物で形成される。前記金属層の形成工程、及び反応工程はインシチュー方式またはエクスシチュー方式で実行されることができる。未反応の金属層を除去する。前記金属層は図１２Ｂを参照して説明した開口部２４０下のバッファ層上に形成されることができる。前記バッファ層によって、前記金属層及び前記共通ソース領域２０４間の反応が防止されることができる。
【０１５６】
前記金属化工程を実行する前に、前記ゲートパターン２１０ａ、２２０ａ、２３０ａの露出された側壁を横にリセスすることもできる。
【０１５７】
図１４Ｂを参照すれば、前記未反応の金属層を除去して前記ゲートパターン２１０ａ、２２０ａ、２３０ａの金属化された部分２４６、２４７、２４８（すなわち、４Ａ族元素−金属化合物で形成された部分）が露出される。続いて、前記露出された金属化された部分２４６、２４７、２４８に窒化工程を実行して導電性バリア２５０ａ、２５１ａ、２５２ａを形成する。前記導電性バリア２５０ａ、２５１ａ、２５２ａは４Ａ族元素−金属窒化物で形成される。
【０１５８】
ブロッキング絶縁層２５５を形成する工程及び後続工程は、図１２Ｃ及び図１３Ａ乃至図１３Ｃを参照して説明した方法と同一に実行することができる。これによって、図１１Ａに示した半導体記憶素子を実現することができる。
【０１５９】
図１５Ａ及び図１５Ｂは図１１Ｂに示した半導体記憶素子の形成方法を説明するための工程断面図である。この方法も図１２Ａ及び図１２Ｂを参照して説明した方法を含むことができる。
【０１６０】
図１２Ｂ及び図１５Ａを参照すれば、開口部２４０に露出されたゲートパターン２１０ａ、２２０ａ、２３０ａを横にリセスしてアンダーカット領域２４２を定義する。前記ゲートパターン２１０ａ、２２０ａ、２３０ａが金属を含む場合に、前記ゲートパターン２１０ａ、２２０ａ、２３０ａのリセスされた側壁に窒化工程を実行して導電性バリア２５０、２５１、２５２を形成することができる。この場合に、前記導電性バリア２５０、２５１、２５２は金属窒化物で形成されることができる。前記窒化工程は上述の第１実施形態の窒化工程と同一であり得る。前記導電性バリア２５０、２５１、２５２は前記アンダーカット領域２４２内に各々形成される。
【０１６１】
前記ゲートパターン２１０ａ、２２０ａ、２３０ａがドーピングされた４Ａ族元素を含む場合に、図１４Ａを参照して説明した金属化工程を先実行した後に、前記窒化工程を実行することができる。この場合に、前記導電性バリア２５０、２５１、２５２は４Ａ族元素−金属窒化物で形成されることができる。
【０１６２】
前記導電性バリア２５０、２５１、２５２は前記アンダーカット領域２４２の一部を満たすことができる。すなわち、前記アンダーカット領域２４２の他の一部は空いている状態であり得る。
【０１６３】
図１５Ｂを参照すれば、続いて、ブロッキング絶縁層及び電荷貯蔵層を基板２００上に順にコンフォマルに形成することができる。前記ブロッキング絶縁層及び電荷貯蔵層は前記開口部２４０の内面及びアンダーカット領域２４２の内面に沿って実質的に均一の厚さで形成されることができる。前記アンダーカット領域２４２の外部の前記ブロッキング絶縁層及び電荷貯蔵層を除去する。これによって、前記アンダーカット領域２４２内のブロッキング絶縁層２５５ａ及び電荷貯蔵層２５７ａは下及び／または上に隣合うアンダーカット領域２４２内のブロッキング絶縁層２５５ａ及び電荷貯蔵層２５７ａから分離する。前記アンダーカット領域２４２の外部のブロッキング絶縁層及び電荷貯蔵層は異方性エッチングによって除去されることができる。これと異なり、前記アンダーカット領域２４２の外部のブロッキング絶縁層及び電荷貯蔵層は図７Ｂの犠牲パターン１６２を利用した等方性エッチングによって除去されることもできる。前記アンダーカット領域２４２内に限定的に形成されたブロッキング絶縁層２５５ａ及び電荷貯蔵層２５７ａは各々図３Ｂを参照して説明したブロッキング絶縁層１５５ａ及び電荷貯蔵層１５７ａと同一な物質で形成されることができる。
【０１６４】
続いて、前記基板２００上にトンネル絶縁層２６０をコンフォマルに形成して前記開口部２４０の底面上のトンネル絶縁層２６０を除去する。この時、前記開口部２４０内の絶縁パターン２１５の側壁上のトンネル絶縁層２６０は残存する。したがって、前記開口部２４０の内側壁上に連続して延長されたトンネル絶縁層２６０が配置されることができる。
【０１６５】
これと異なり、前記トンネル絶縁層２６０を前記アンダーカット領域２４２の外部のブロッキング絶縁層及び電荷貯蔵層を除去する前に形成し、前記アンダーカット領域２４２の外部のブロッキング絶縁層、電荷貯蔵層、及びトンネル絶縁層を全部除去することもできる。
【０１６６】
活性パターン２６５ａの形成工程及び以後の後続工程は、図１３Ａ乃至図１３Ｃ及び図１２Ｃを参照して説明した方法と同一に実行することができる。これによって、図１１Ｂに示した半導体記憶素子を実現することができる。
【０１６７】
上述の第１及び第２実施形態において、互いに対応する構成要素は互いに同一な物質で形成されることができる。
【０１６８】
上述の第１及び第２実施形態に係る半導体記憶素子は、多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）に実現されることができる。例えば、本発明の実施形態に係る半導体記憶素子は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などの方式でパッケージングされることができる。本発明の実施形態に係る半導体記憶素子が実装されたパッケージは前記半導体記憶素子を制御するコントローラー及び／または論理素子などをさらに含むこともできる。
【０１６９】
図１６は、本発明の実施形態に係る半導体記憶素子を含む電子システムのブロック図である。
【０１７０】
図１６を参照すれば、本発明の実施形態に係る電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置１１３０、メモリデバイス、インタフェース１１４０、及びバス（ｂｕｓ）１１５０を含むことができる。前記コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／またはインタフェース１１４０は前記バス１１５０を通じて互いに結合することができる。前記バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。
【０１７１】
前記コントローラ１１１０はマイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似の機能を実行することができる論理素子のうちの少なくともいずれか１つを含むことができる。前記入出力装置１１２０は、キーパッド（ｋｅｙ  ｐａｄ）、キーボード及びディスプレイ装置などを含むことができる。前記記憶装置１１３０はデータ及び／または命令語などを貯蔵することができる。前記記憶装置１１３０は上述の第１及び第２実施形態に開示された半導体記憶素子のうちの少なくともいずれか１つを含むことができる。また、前記記憶装置１１３０は他の形態の半導体記憶素子（ｅｘ、相変化記憶素子、磁気記憶素子、ＤＲＡＭ素子及び／またはＳＲＡＭ素子など）をさらに含むことができる。前記インタフェース１１４０は通信ネットワークにデータを送るか、通信ネットワークからデータを受信する機能を実行することができる。前記インタフェース１１４０は有線または無線形態であり得る。例えば、前記インタフェース１１４０はアンテナまたは有無線トランシーバなどを含むことができる。図示しないが、前記電子システム１１００は、前記コントローラ１１１０の動作を向上させるための動作メモリとして、高速のＤＲＡＭ及び／またはＳＲＡＭなどをさらに含むこともできる。
【０１７２】
前記電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェッブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、または情報を無線環境で送信及び／または受信することができるすべての電子製品に適用されることができる。
【０１７３】
図１７は、本発明の一実施形態に係る半導体記憶素子を含むメモリカードを示すブロック図である。
【０１７４】
図１７を参照すれば、本発明の一実施形態に係るメモリカード１２００は記憶装置１２１０を装着する。前記メモリカード１２００はホスト（Ｈｏｓｔ）と前記記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含むことができる。
【０１７５】
前記メモリコントローラ１２２０は、メモリカードの全般的な動作を制御するプロセッシングユニット１２２２を含むことができる。また、前記メモリコントローラ１２２０は前記プロセッシングユニット１２２２の動作メモリとして使われるＳＲＡＭ１２２１を含むことができる。これに加えて、前記メモリコントローラ１２２０はホストインタフェース１２２３とメモリインタフェース１２２５とをさらに含むことができる。前記ホストインタフェース１２２３は、メモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備することができる。前記メモリインタフェース１２２５は前記メモリコントローラ１２２０と前記記憶装置１２１０とを接続させることができる。さらに、前記メモリコントローラ１２２０はエラー訂正ブロック（Ｅｃｃ）１２２４をさらに含むことができる。前記エラー訂正ブロック１２２４は、前記記憶装置１２１０から読み出されたデータのエラーを検出及び訂正することができる。図示しないが、前記メモリカード１２００は、ホスト（Ｈｏｓｔ）とのインタペーシングのためのコードデータを貯蔵するＲＯＭ装置（ＲＯＭ  ｄｅｖｉｃｅ）をさらに含むこともできる。前記メモリカード１２００は携帯用データ貯蔵カードとして使われることができる。これと異なり、前記メモリカード１２００は、コンピュータシステムのハードディスクを代替することができるＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）でも実現されることができる。
【０１７６】
以上、添付の図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を持つ者は、本発明がその技術的思想や必須な特徴を変更せず、他の具体的な形態に実施することができるということを理解することができる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的ではないと理解しなければならない。
【符号の説明】
【０１７７】
１００  半導体基板
１０２  ウェル領域
１０４  共通ソース領域
１０６  基底絶縁膜
１１０  第１選択ゲートパターン
１１５  絶縁パターン
１２０  セルゲートパターン
１３０  第２選択ゲートパターン
１３５  第１層間絶縁層
１４０  開口部
１４３  アンダーカット領域
１４６  セルゲートパターンの一部分
１４７  第１選択ゲートパターンの一部分
１５０  導電性バリア
１５１  第１選択−導電性バリア
１５２  第２選択−導電性バリア
１５５  ブロッキング絶縁層
１５７  電荷貯蔵層
１６０  トンネル絶縁層
１６５  活性パターン
１６６  突出部
１７０  充電絶縁パターン
１７５  ドレーン領域
１８０  第２層間絶縁層
１８５  ビットラインプラグ
１８７  連結プラグ
１９０  ビットライン
１９２  連結配線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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