(57)【要約】【課題】カウンタのビット数を削減することができるA/D変換装置を提供する。【解決手段】パルス遅延回路1aは、基準電圧Vrefにアナログ入力信号Vinを加算した電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなる。パルス遅延回路1bは、基準電圧Vrefに応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなる。アップダウンカウンタ3は、所定の測定時間の間にパルス信号がパルス遅延回路1aを周回する毎にカウントアップ動作を行い、所定の測定時間の間にパルス信号がパルス遅延回路1bを周回する毎にカウントダウン動作を行い、カウントアップ動作の回数とカウントダウン動作の回数との差分に対応した数値データを出力する。【選択図】図１
2010004337.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧にアナログ入力信号を加算した電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなる第１のパルス遅延回路と、
前記基準電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなる第２のパルス遅延回路と、
所定の測定時間の間に前記パルス信号が前記第１のパルス遅延回路を周回する毎にカウントアップ動作を行い、前記所定の測定時間の間に前記パルス信号が前記第２のパルス遅延回路を周回する毎にカウントダウン動作を行い、前記カウントアップ動作の回数と前記カウントダウン動作の回数との差分に対応した数値データを出力するカウンタと、
を備えたことを特徴とするA/D変換装置。
【請求項２】
前記所定の測定時間の経過後の前記第１のパルス遅延回路内および前記第２のパルス遅延回路内の前記パルス信号の位置に基づく数値データを下位ビットとし、前記カウンタから出力された数値データを上位ビットとする数値データを出力するデータ出力回路をさらに備えたことを特徴とする請求項１に記載のA/D変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号をA/D変換するA/D変換装置に関する。
【背景技術】
【０００２】
従来より、複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、A/D変換対象となるアナログ入力信号を電源電圧として供給すると同時に、所定の測定時間の間にパルス遅延回路内にパルス信号を周回させ、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数をカウントすることによりアナログ入力信号を数値データに変換するA/D変換装置が知られている（例えば特許文献１参照）。
【特許文献１】特開平５−２５９９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したA/D変換装置のように、所定の測定時間の間にパルス遅延回路内にパルス信号を周回させ、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数をカウントすることによりアナログ入力信号を数値化する方法では、遅延ユニットの入力電圧対遅延時間特性に応じた数値データが出力される。しかし、入力電圧を0にしても遅延ユニットの遅延時間が無限大になるわけではないので、出力される数値データに大きなオフセットが重畳されていた。例えば、遅延ユニットの遅延時間が入力電圧に応じて10%程度変化する特性の場合、10ビット程度の分解能を得るためには、14ビット程度の内部処理が必要であった。このため、多ビットのカウンタが必要になり、ビット数が多くなることでカウント数が増加し、高速動作が困難になっていた。
【０００４】
本発明は、上述した課題に鑑みてなされたものであって、カウンタのビット数を削減することができるA/D変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題を解決するためになされたもので、基準電圧にアナログ入力信号を加算した電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなる第１のパルス遅延回路と、前記基準電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続接続してなる第２のパルス遅延回路と、所定の測定時間の間に前記パルス信号が前記第１のパルス遅延回路を周回する毎にカウントアップ動作を行い、前記所定の測定時間の間に前記パルス信号が前記第２のパルス遅延回路を周回する毎にカウントダウン動作を行い、前記カウントアップ動作の回数と前記カウントダウン動作の回数との差分に対応した数値データを出力するカウンタとを備えたことを特徴とするA/D変換装置である。
【０００６】
また、本発明のA/D変換装置は、前記所定の測定時間の経過後の前記第１のパルス遅延回路内および前記第２のパルス遅延回路内の前記パルス信号の位置に基づく数値データを下位ビットとし、前記カウンタから出力された数値データを上位ビットとする数値データを出力するデータ出力回路をさらに備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、カウントアップ動作の回数とカウントダウン動作の回数との差分に対応した数値データを出力することによって、カウンタのビット数を削減することができるという効果が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態を説明する。
【０００９】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態によるA/D変換装置の構成を示している。このA/D変換装置は、パルス遅延回路1a，1b、オフセット補正部2、アップダウンカウンタ3、およびラッチ回路4を備えている。
【００１０】
パルス遅延回路1a，1bはそれぞれ、入力電圧に応じた遅延時間でパルス信号を遅延および周回させる遅延ユニットを複数段縦続（直列に）接続した構成を有している。すなわち、パルス遅延回路1a，1b内では複数段の遅延ユニットが縦続（直列に）接続され、初段の遅延ユニットにはパルス信号と最終段の遅延ユニットの出力とが入力される。初段の遅延ユニットに入力されたパルス信号が最終段の遅延ユニットから出力されたとき、パルス信号がパルス遅延回路1a，1b内を周回したことになる。パルス遅延回路1a、1bは、図示しないインバータやNAND回路などを遅延ユニットとして複数段リング状に連結してなる構成が望ましい。
【００１１】
オフセット補正部2は、アナログ入力電圧のオフセットを補正する。アップダウンカウンタ3は、所定の測定時間の間にパルス信号がパルス遅延回路1a，1bを周回する毎に加減算を行う。ラッチ回路4は、アップダウンカウンタ3から出力される数値データをラッチする。
【００１２】
次に、図２を用いて、パルス遅延回路1a，1b内の遅延ユニットの特性を説明する。図の横軸はA/D変換対象となるアナログ入力信号の電圧に相当する入力電圧を示し、縦軸は遅延ユニット1段あたりの遅延時間を示している。図示する例においては、入力電圧がv[V]の時の遅延ユニット1段あたりの遅延時間はt[s]であり、入力電圧が高くなると遅延時間が小さくなる。この特性より、所定の測定時間内にパルス遅延回路内でパルス信号が通過する遅延ユニットの段数を求めることができる。
【００１３】
次に、図３を用いて、パルス遅延回路1a，1bの遅延特性を説明する。基準電圧をVref、A/D変換対象となるアナログ入力信号をVinとすると、オフセット補正部2は、基準電圧Vrefにアナログ入力信号Vinを加算する。このため、パルス遅延回路1aに入力される電圧はVref + Vinとなり、パルス遅延回路1bに入力される電圧はVrefとなる。図においては、電圧Vrefを印加した時の遅延ユニット1段あたりの遅延時間はt2となり、電圧Vref + Vinを印加した時の遅延ユニット1段あたりの遅延時間はt1となる。例として、パルス遅延回路1a，1bの遅延ユニットの段数をmとすると、パルス遅延回路1a内をパルス信号が周回する周期はm × t1となり、パルス遅延回路1b内をパルス信号が周回する周期はm × t2となる。
【００１４】
次に、図４を用いて、アップダウンカウンタ3の動作を説明する。アップダウンカウンタ3は、パルス信号がパルス遅延回路1a内を周回する毎にカウントアップ動作を行い、パルス信号がパルス遅延回路1b内を周回する毎にカウントダウン動作を行う。所定の測定時間をTintとすると、図に示すように、アップダウンカウンタ3は時間m × t1毎にカウントアップ動作を行い、時間m × t2毎にカウントダウン動作を行う。カウント開始から測定時間Tintが経過すると、ラッチ回路4はアップダウンカウンタ3の出力値を取得し、アナログ入力信号をA/D変換したデジタルデータDTとして出力する。ラッチ回路4が取得するアップダウンカウンタ3の出力値は、アップダウンカウンタ3のカウントアップ動作の回数とカウントダウン動作の回数との差分に対応した数値データとなる。
【００１５】
ここで、本実施形態において必要なカウンタのビット数nは以下の（１）式で示される。
【００１６】
【数１】
2010004337.tif 000003
【００１７】
一方、従来において必要なカウンタのビット数n’は以下の（２）式で示される。
【００１８】
【数２】
2010004337.tif 000004
【００１９】
上記の（１）式、（２）式から、n<n'とすることが可能となる。よって、本実施形態によればカウンタのビット数を削減することができ、回路規模を削減することができる。また、同期式カウンタの場合、ビット数が少ないほど、より高速なカウント動作が可能となるため（例えば特開２００３−３７４９５参照）、パルス遅延回路1a，1bをより高速に動作させることによって、A/D変換を高速に行うことができる。なお、本実施形態においては、所定の測定時間Tintの経過後、ラッチ回路4においてカウンタ値を取得する方法を示したが、この代わりに、所定の測定時間Tintの経過後にカウンタの動作を停止しても同様の効果が得られることは言うまでもない。
【００２０】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図５は、本実施形態によるA/D変換装置の構成を示している。第１の実施形態との相違点は、パルスセレクタ5a，5b、エンコーダ6a，6b、および信号処理回路7（データ出力回路）を設けた点である。パルスセレクタ5a，5bは、パルス遅延回路1a，1bを構成する各遅延ユニットの出力を取り込み、その出力レベルからパルス遅延回路1a，1b内を周回中のパルス信号を抽出して、その位置を表す信号を発生する。エンコーダ6a，6bは、パルスセレクタ5a、5bからの出力信号に対応した数値データを出力する。信号処理回路7は、エンコーダ6a、6b からの数値データを下位ビットとし、ラッチ回路4からの数値データを上位ビットとする数値データを出力する。
【００２１】
次に、図６を用いて、本実施形態の動作を説明する。ここで、オフセット補正部2、パルス遅延回路1a，1b、アップダウンカウンタ3、ラッチ回路4の動作は第１の実施形態と同一である。本実施形態の動作が第１の実施形態の動作と異なる点は、カウント開始から所定の測定時間Tintが経過すると、パルスセレクタ5a，5b、エンコーダ6a，6bにより、パルス信号がパルス遅延回路1a，1b内の遅延ユニットを通過した段数の数値データが出力される点である。
【００２２】
例として、パルス遅延回路1a，1bの遅延ユニットの段数mが16であると仮定すると、所定の測定時間Tintの経過後、エンコーダ6a，6bの各出力として0から15の範囲の数値データが得られることになる。信号処理回路7は、ラッチ回路4から得られた数値データを上位ビットとし、エンコーダ6a，6bから得られた数値データを下位ビットとするデジタルデータを生成する処理を行う。具体的には、エンコーダ6aから得られる数値をp、エンコーダ6bから得られる数値をqとすると、信号処理回路7は、ラッチ回路4から得られた数値をm倍する（24 = m = 16であるため、4ビット上位にシフトした信号として扱う）処理を行い、この結果にpを加算してqを減算する動作を行い、デジタルデータDTを出力する。
【００２３】
よって、本実施形態によれば、第１の実施形態で得られる効果に加え、A/D変換の量子化ビット数を拡張できるので、さらに高精度なA/D変換動作を行うことができる。
【００２４】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態によるA/D変換装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態によるA/D変換装置が備える遅延ユニットの特性を示すグラフである。
【図３】本発明の第１の実施形態によるA/D変換装置が備える遅延ユニットの特性を示すグラフである。
【図４】本発明の第１の実施形態によるA/D変換装置が備えるアップダウンカウンタの動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態によるA/D変換装置の構成を示すブロック図である。
【図６】本発明の第２の実施形態によるA/D変換装置が備えるアップダウンカウンタおよびエンコーダの動作を示すタイミングチャートである。
【符号の説明】
【００２６】
1a，1b・・・パルス遅延回路、2・・・オフセット補正部、3・・・アップダウンカウンタ、4・・・ラッチ回路、5a，5b・・・パルスセレクタ、6a，6b・・・エンコーダ、7・・・信号処理回路
【図１】
2010004337.tif 000005
【図２】
2010004337.tif 000006
【図３】
2010004337.tif 000007
【図４】
2010004337.tif 000008
【図５】
2010004337.tif 000009
【図６】
2010004337.tif 000010