(57)【要約】【課題】発光装置を小型化する。【解決手段】フラッシュ撮影用の発光装置は、発光用のキセノン管と、キセノン管の放電スイッチ用のＩＧＢＴと、キセノン管を放電させるためのコンデンサと、このコンデンサの充電スイッチ用のＭＯＳＦＥＴとを備えている。この発光装置に用いられる半導体装置ＳＭ１は、前記ＩＧＢＴが形成された半導体チップＣＰ１と、前記ＭＯＳＦＥＴが形成された半導体チップＣＰ２と、前記ＩＧＢＴの駆動回路および前記ＭＯＳＦＥＴの制御回路が形成された半導体チップＣＰ３と、それらに接続された複数のリードＬＤとをパッケージＰＡで封止したものである。【選択図】図１１
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【特許請求の範囲】
【請求項１】
発光用の放電管と、前記放電管に直列に接続された前記放電管の放電スイッチ用のＩＧＢＴと、前記放電管および前記ＩＧＢＴの直列回路に並列に接続され前記放電管を放電させるためのコンデンサと、前記コンデンサの充電スイッチ用のＭＯＳＦＥＴとを含む発光装置に用いられる半導体装置であって、
前記ＩＧＢＴが形成された第１半導体チップと、前記ＭＯＳＦＥＴが形成された第２半導体チップと、前記ＩＧＢＴの駆動回路および前記ＭＯＳＦＥＴの制御回路が形成された第３半導体チップと、前記第１、第２および第３半導体チップを封止する封止体とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
各々の一部が前記封止体から露出するように前記封止体に封止された複数のリード端子を更に有し、
前記第３半導体チップの表面には複数のパッド電極が形成されており、
前記複数のリード端子は、
前記ＩＧＢＴのエミッタに電気的に接続されたエミッタ用第１リード端子と、
前記ＩＧＢＴのコレクタに電気的に接続されたコレクタ用第２リード端子と、
前記ＭＯＳＦＥＴのソースに電気的に接続されたソース用第３リード端子と、
前記ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン用第４リード端子と、
前記第３半導体チップの前記複数のパッド電極にそれぞれ電気的に接続された複数の第５リード端子とを含んでいることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
平面的に見て、前記複数の第５リード端子と、前記エミッタ用第１リード端子および前記コレクタ用第２リード端子とは、前記封止体の互いに異なる辺に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
平面的に見て、前記複数の第５リード端子と、前記エミッタ用第１リード端子と、前記コレクタ用第２リード端子とは、前記封止体の互いに異なる辺に配置されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
平面的に見て、前記エミッタ用第１リード端子は、前記封止体の第１の辺に配置され、
前記コレクタ用第２リード端子は、前記封止体の前記第１の辺に交差する第２の辺に配置され、
前記複数の第５リード端子は、前記封止体の前記第１の辺に対向する第３の辺と前記第２の辺に対向する第４の辺の両方に配置されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記発光装置はフラッシュ撮影に用いられることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記発光装置では、前記制御回路によって前記ＭＯＳＦＥＴがオン状態にされることで、前記コンデンサが充電され、
前記駆動回路によって前記ＩＧＢＴがオン状態にされることで、前記コンデンサが供給する電圧により前記放電管が放電して発光することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記放電管はキセノン管であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
第１接合材層を介して前記第１半導体チップを搭載しかつ前記封止体に封止された第１チップ搭載部と、
第２接合材層を介して前記第２半導体チップを搭載しかつ前記封止体に封止された第２チップ搭載部と、
第３接合材層を介して前記第３半導体チップを搭載しかつ前記封止体に封止された第３チップ搭載部と、
を更に有し、
前記複数のリード端子は、前記第１、第２および第３チップ搭載部の周囲に配置されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１半導体チップの表面には、前記ＩＧＢＴのエミッタ用第１パッド電極およびゲート用第２パッド電極が形成されており、
前記第１半導体チップの裏面には、前記ＩＧＢＴのコレクタ用第１裏面電極が形成されており、
前記第２半導体チップの表面には、前記ＭＯＳＦＥＴのソース用第３パッド電極およびゲート用第４パッド電極が形成されており、
前記第２半導体チップの裏面には、前記ＭＯＳＦＥＴのドレイン用第２裏面電極が形成されており、
前記エミッタ用第１リード端子は、第１導電性部材を介して前記第１半導体チップの前記エミッタ用第１パッド電極に電気的に接続され、
前記コレクタ用第２リード端子は、前記第１チップ搭載部に一体的に連結され、
前記ソース用第３リード端子は、第２導電性部材を介して前記第２半導体チップの前記ソース用第３パッド電極に電気的に接続され、
前記ドレイン用第４リード端子は、前記第２チップ搭載部に一体的に連結され、
前記複数の第５リード端子は、前記第３半導体チップの前記複数のパッド電極に第３導電性部材を介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１および第２チップ搭載部と前記第１および第２接合材層とは導電性を有し、
前記第１半導体チップの前記コレクタ用第１裏面電極は、導電性を有する前記第１接合材層を介して前記第１チップ搭載部に電気的に接続され、
前記第２半導体チップの前記ドレイン用第２裏面電極は、導電性を有する前記第２接合材層を介して前記第２チップ搭載部に電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第２半導体チップの前記ゲート用第４パッド電極が、前記第３半導体チップの前記複数のパッド電極のうちの少なくとも１つに、第４導電性部材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１導電性部材は金属板であり、
前記第２、第３および第４導電性部材は、それぞれ導電性ワイヤであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記発光装置では、前記半導体装置の前記エミッタ用第１リード端子が前記コンデンサに接続され、前記半導体装置の前記コレクタ用第２リード端子が前記放電管に接続されることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１、第２および第３チップ搭載部の前記第１、第２および第３半導体チップを搭載する側とは反対側の面は、前記封止体から露出していないことを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記複数のリード端子は、前記第１、第２および第３半導体チップのいずれの電極とも電気的に接続されていない第６リード端子を更に含んでおり、
前記第３チップ搭載部に前記第６リード端子が一体的に連結されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記複数のリード端子は、
前記第１半導体チップの前記ゲート用第２パッド電極に第５導電性部材を介して電気的に接続された、前記ＩＧＢＴのゲート用第７リード端子を更に含んでいることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第５導電性部材は、導電性ワイヤであることを特徴とする半導体装置。
【請求項１９】
請求項１４記載の半導体装置において、
前記第１半導体チップの前記ゲート用第２パッド電極が、前記第３半導体チップの前記複数のパッド電極のうちの少なくとも１つに第６導電性部材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記第６導電性部材は、導電性ワイヤであることを特徴とする半導体装置。
【請求項２１】
請求項１４記載の半導体装置において、
前記第１、第２および第３チップ搭載部の前記第１、第２および第３半導体チップを搭載する側とは反対側の面が、前記封止体から露出していることを特徴とする半導体装置。
【請求項２２】
請求項７記載の半導体装置において、
第１、第２および第３接合材層を介して前記第１、第２および第３半導体チップをそれぞれ搭載しかつ前記封止体に封止されたチップ搭載部を更に有し、
前記複数のリード端子は、前記チップ搭載部の周囲に配置されていることを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、
前記第１半導体チップの表面には、前記ＩＧＢＴのエミッタ用第１パッド電極およびゲート用第２パッド電極が形成されており、
前記第１半導体チップの裏面には、前記ＩＧＢＴのコレクタ用第１裏面電極が形成されており、
前記第２半導体チップの表面には、前記ＭＯＳＦＥＴのソース用第３パッド電極、ゲート用第４パッド電極およびドレイン用第５パッド電極が形成されており、
前記エミッタ用第１リード端子は、第１導電性部材を介して前記第１半導体チップの前記エミッタ用第１パッド電極に電気的に接続され、
前記コレクタ用第２リード端子は、前記第１チップ搭載部に一体的に連結され、
前記ソース用第３リード端子は、第２導電性部材を介して前記第２半導体チップの前記ソース用第３パッド電極に電気的に接続され、
前記ドレイン用第４リード端子は、第７導電性部材を介して前記第２半導体チップの前記ドレイン用第５パッド電極に電気的に接続され、
前記複数の第５リード端子は、前記第３半導体チップの前記複数のパッド電極に第３導電性部材を介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置において、
前記チップ搭載部および前記第１接合材層は導電性を有し、
前記第１半導体チップの前記コレクタ用第１裏面電極は、導電性を有する前記第１接合材層を介して前記チップ搭載部に電気的に接続され、
前記第２および第３接合材層は絶縁性を有していることを特徴とする半導体装置。
【請求項２５】
請求項７記載の半導体装置において、
第１接合材層を介して前記第１半導体チップを搭載しかつ前記封止体に封止された第１チップ搭載部と、
第２および第３接合材層を介して前記第２および第３半導体チップをそれぞれ搭載しかつ前記封止体に封止された第２チップ搭載部と、
を更に有し、
前記複数のリード端子は、前記第１および第２チップ搭載部の周囲に配置されていることを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置において、
前記第１半導体チップの表面には、前記ＩＧＢＴのエミッタ用第１パッド電極およびゲート用第２パッド電極が形成されており、
前記第１半導体チップの裏面には、前記ＩＧＢＴのコレクタ用第１裏面電極が形成されており、
前記第２半導体チップの表面には、前記ＭＯＳＦＥＴのソース用第３パッド電極およびゲート用第４パッド電極が形成されており、
前記第２半導体チップの裏面には、前記ＭＯＳＦＥＴのドレイン用第２裏面電極が形成されており、
前記エミッタ用第１リード端子は、第１導電性部材を介して前記第１半導体チップの前記エミッタ用第１パッド電極に電気的に接続され、
前記コレクタ用第２リード端子は、前記第１チップ搭載部に一体的に連結され、
前記ソース用第３リード端子は、第２導電性部材を介して前記第２半導体チップの前記ソース用第３パッド電極に電気的に接続され、
前記ドレイン用第４リード端子は、前記第２チップ搭載部に一体的に連結され、
前記複数の第５リード端子は、前記第３半導体チップの前記複数のパッド電極に第３導電性部材を介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、
前記第１および第２チップ搭載部と前記第１および第２接合材層とは導電性を有し、
前記第１半導体チップの前記コレクタ用第１裏面電極は、導電性を有する前記第１接合材層を介して前記第１チップ搭載部に電気的に接続され、
前記第２半導体チップの前記ドレイン用第２裏面電極は、導電性を有する前記第２接合材層を介して前記第２チップ搭載部に電気的に接続され、
前記第３接合材層は絶縁性を有していることを特徴とする半導体装置。
【請求項２８】
請求項７記載の半導体装置において、
第１および第３接合材層を介して前記第１および第３半導体チップをそれぞれ搭載しかつ前記封止体に封止された第１チップ搭載部と、
第２接合材層を介して前記第２半導体チップを搭載しかつ前記封止体に封止された第２チップ搭載部と、
を更に有し、
前記複数のリード端子は、前記第１および第２チップ搭載部の周囲に配置されていることを特徴とする半導体装置。
【請求項２９】
請求項２８記載の半導体装置において、
前記第１半導体チップの表面には、前記ＩＧＢＴのエミッタ用第１パッド電極およびゲート用第２パッド電極が形成されており、
前記第１半導体チップの裏面には、前記ＩＧＢＴのコレクタ用第１裏面電極が形成されており、
前記第２半導体チップの表面には、前記ＭＯＳＦＥＴのソース用第３パッド電極およびゲート用第４パッド電極が形成されており、
前記第２半導体チップの裏面には、前記ＭＯＳＦＥＴのドレイン用第２裏面電極が形成されており、
前記エミッタ用第１リード端子は、第１導電性部材を介して前記第１半導体チップの前記エミッタ用第１パッド電極に電気的に接続され、
前記コレクタ用第２リード端子は、前記第１チップ搭載部に一体的に連結され、
前記ソース用第３リード端子は、第２導電性部材を介して前記第２半導体チップの前記ソース用第３パッド電極に電気的に接続され、
前記ドレイン用第４リード端子は、前記第２チップ搭載部に一体的に連結され、
前記複数の第５リード端子は、前記第３半導体チップの前記複数のパッド電極に第３導電性部材を介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置において、
前記第１および第２チップ搭載部と前記第１および第２接合材層とは導電性を有し、
前記第１半導体チップの前記コレクタ用第１裏面電極は、導電性を有する前記第１接合材層を介して前記第１チップ搭載部に電気的に接続され、
前記第２半導体チップの前記ドレイン用第２裏面電極は、導電性を有する前記第２接合材層を介して前記第２チップ搭載部に電気的に接続され、
前記第３接合材層は絶縁性を有していることを特徴とする半導体装置。
【請求項３１】
請求項５記載の半導体装置において、
平面的に見て、前記ドレイン用第４リード端子は、前記封止体の前記第１の辺に配置され、
前記ソース用第３リード端子は、前記封止体の前記第４の辺に配置されていることを特徴とする半導体装置。
【請求項３２】
請求項５記載の半導体装置において、
平面的に見て、前記ドレイン用第４リード端子は、前記封止体の前記第２の辺に配置され、
前記ソース用第３リード端子は、前記封止体の前記第３の辺に配置されていることを特徴とする半導体装置。
【請求項３３】
請求項４記載の半導体装置において、
前記複数のリード端子は、前記第１、第２および第３半導体チップのいずれの電極とも電気的に接続されていない第６リード端子を更に含んでいることを特徴とする半導体装置。
【請求項３４】
請求項３３記載の半導体装置において、
前記コレクタ用第２リード端子の隣には、前記第６リード端子が配置されていることを特徴とする半導体装置。
【請求項３５】
請求項３４記載の半導体装置において、
前記コレクタ用第２リード端子の両隣に、それぞれ前記第６リード端子が配置されていることを特徴とする半導体装置。
【請求項３６】
請求項３４記載の半導体装置において、
平面的に見て、前記コレクタ用第２リード端子と前記ドレイン用第４リード端子とが、前記封止体の同じ辺に配置され、
前記コレクタ用第２リード端子と前記ドレイン用第４リード端子との間に前記第６リード端子が配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フラッシュ撮影用の発光装置に用いられる半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話機に搭載されるカメラの高画素化が進み、メガピクセルのカメラを搭載した携帯電話機も普及し始めた。それに伴い、携帯電話機に搭載されるカメラのフラッシュ撮影用の発光装置も、従来のＬＥＤでは無く、光量の大きなキセノン管が使用されるケースが増えている。
【０００３】
特開２００３−２１８６０号公報（特許文献１）には、カメラのストロボユニットに関する技術が記載されている。
【０００４】
特開２００５−３０２３８０号公報（特許文献２）には、キセノンランプの発光回路に関する技術が記載されている。
【０００５】
特開２００３−３１５８７９号公報（特許文献３）には、ストロボ内蔵カメラに関する技術が記載され、ストロボ回路構成が開示されている。
【０００６】
特開２００４−１０３９９５号公報（特許文献４）には、ストロボ制御用ＩＧＢＴデバイスに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２１８６０号公報
【特許文献２】特開２００５−３０２３８０号公報
【特許文献３】特開２００３−３１５８７９号公報
【特許文献４】特開２００４−１０３９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者の検討によれば、次のことが分かった。
【０００９】
携帯電話機のような移動体通信機は、小型化・薄型化の要求が大きいため、そこに搭載されるフラッシュ撮影用の発光装置についても、小型化の要求が高い。
【００１０】
フラッシュ撮影用の発光装置において、これを構成する各部品を個別に実装基板上に実装した場合には、実装基板上に搭載する部品点数が増大して発光装置のコストが増加するとともに、発光装置の平面寸法が増大してしまう。このため、発光装置全体の平面寸法を縮小するためには、発光装置を構成する部品の形態を工夫することが望まれる。また、フラッシュ撮影用の発光装置は、部品への印加電圧が大きく、また、キセノン管の発光に際して大電流が流れるため、発光装置の信頼性を高めるためには、発光装置を構成する部品の形態を工夫するに際して、高電圧・大電流を考慮した工夫を施す必要がある。
【００１１】
本発明の目的は、半導体装置の特性を向上させること、特に発光装置を含む半導体装置を小型化できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、発光用の放電管と、前記放電管に直列に接続された前記放電管の放電スイッチ用のＩＧＢＴと、前記放電管および前記ＩＧＢＴの直列回路に並列に接続され前記放電管を放電させるためのコンデンサと、前記コンデンサの充電スイッチ用のＭＯＳＦＥＴとを含む発光装置に用いられる半導体装置である。この半導体装置は、前記ＩＧＢＴが形成された第１半導体チップと、前記ＭＯＳＦＥＴが形成された第２半導体チップと、前記ＩＧＢＴの駆動回路および前記ＭＯＳＦＥＴの制御回路が形成された第３半導体チップと、前記第１、第２および第３半導体チップを封止する封止体とを有するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の特性を向上させること、特に発光装置を含む半導体装置を小型化することができる。
【００１７】
また、半導体装置、特に発光装置を含む半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である発光装置の回路構成を示す回路図である。
【図２】本発明の一実施の形態である発光装置の全体構成を示す説明図である。
【図３】比較例の発光装置の全体構成例を示す説明図である。
【図４】本発明の一実施の形態である半導体装置の上面図である。
【図５】本発明の一実施の形態である半導体装置の下面図である。
【図６】本発明の一実施の形態である半導体装置の断面図である。
【図７】本発明の一実施の形態である半導体装置の断面図である。
【図８】本発明の一実施の形態である半導体装置の断面図である。
【図９】本発明の一実施の形態である半導体装置の断面図である。
【図１０】本発明の一実施の形態である半導体装置の断面図である。
【図１１】本発明の一実施の形態である半導体装置の平面透視図である。
【図１２】本発明の一実施の形態である半導体装置の平面透視図である。
【図１３】本発明の一実施の形態である半導体装置の平面透視図である。
【図１４】本発明の一実施の形態である発光装置の説明図である。
【図１５】本発明の一実施の形態の半導体装置の変形例を示す平面透視図である。
【図１６】本発明の一実施の形態の半導体装置の変形例を示す断面図である。
【図１７】本発明の一実施の形態の半導体装置の変形例を示す下面図である。
【図１８】本発明の一実施の形態の半導体装置の他の変形例を示す平面透視図である。
【図１９】本発明の一実施の形態の半導体装置の他の変形例を示す断面図である。
【図２０】本発明の一実施の形態の半導体装置の他の変形例を示す下面図である。
【図２１】本発明の一実施の形態の半導体装置の他の変形例を示す断面図である。
【図２２】本発明の他の実施の形態である半導体装置の平面透視図である。
【図２３】本発明の他の実施の形態である半導体装置の平面透視図である。
【図２４】本発明の他の実施の形態である半導体装置の断面図である。
【図２５】本発明の他の実施の形態である半導体装置の断面図である。
【図２６】本発明の他の実施の形態である半導体装置の下面図である。
【図２７】本発明の他の実施の形態である半導体装置の平面透視図である。
【図２８】本発明の他の実施の形態である半導体装置の平面透視図である。
【図２９】本発明の他の実施の形態である半導体装置の断面図である。
【図３０】本発明の他の実施の形態である半導体装置の平面透視図である。
【図３１】本発明の他の実施の形態である半導体装置の平面透視図である。
【図３２】本発明の他の実施の形態である半導体装置の断面図である。
【図３３】本発明の他の実施の形態である半導体装置の平面透視図である。
【図３４】本発明の他の実施の形態である半導体装置の断面図である。
【図３５】本発明の他の実施の形態である半導体装置の平面透視図である。
【図３６】本発明の他の実施の形態である半導体装置の平面透視図である。
【図３７】本発明の他の実施の形態である半導体装置の平面透視図である。
【図３８】本発明の他の実施の形態である半導体装置の断面図である。
【図３９】本発明の他の実施の形態である半導体装置の下面図である。
【図４０】本発明の他の実施の形態である半導体装置の平面透視図である。
【図４１】本発明の他の実施の形態である半導体装置の平面透視図である。
【図４２】本発明の他の実施の形態である半導体装置の断面図である。
【図４３】本発明の他の実施の形態である半導体装置の断面図である。
【図４４】本発明の一実施の形態である半導体チップの要部断面図である。
【図４５】本発明の他の実施の形態である半導体チップの要部断面図である。
【図４６】本発明の一実施の形態である半導体装置の製造工程中の断面図である。
【図４７】図４６に続く半導体装置の製造工程中の断面図である。
【図４８】図４７に続く半導体装置の製造工程中の断面図である。
【図４９】図４８に続く半導体装置の製造工程中の断面図である。
【図５０】図４９に続く半導体装置の製造工程中の断面図である。
【図５１】図５０に続く半導体装置の製造工程中の断面図である。
【図５２】本発明の他の実施の形態である半導体装置の断面図である。
【図５３】本発明の他の実施の形態である半導体装置の断面図である。
【図５４】本発明の他の実施の形態である半導体装置の断面図である。
【図５５】本発明の他の実施の形態である半導体装置の断面図である。
【図５６】本発明の他の実施の形態である半導体装置の平面透視図である。
【図５７】本発明の他の実施の形態である半導体装置の平面透視図である。
【図５８】本発明の他の実施の形態である半導体装置の下面図である。
【図５９】本発明の他の実施の形態である半導体装置の断面図である。
【図６０】本発明の他の実施の形態である半導体装置の断面図である。
【図６１】本発明の他の実施の形態である半導体装置の断面図である。
【図６２】本発明の他の実施の形態である半導体装置の断面図である。
【図６３】本発明の他の実施の形態である半導体装置の断面図である。
【図６４】本発明の他の実施の形態である半導体装置の平面透視図である。
【図６５】本発明の他の実施の形態である半導体装置の平面透視図である。
【図６６】本発明の他の実施の形態である半導体装置の下面図である。
【図６７】本発明の他の実施の形態である半導体装置の製造工程中の断面図である。
【図６８】図６７に続く半導体装置の製造工程中の断面図である。
【図６９】図６８に続く半導体装置の製造工程中の断面図である。
【図７０】図６９に続く半導体装置の製造工程中の断面図である。
【図７１】図７０に続く半導体装置の製造工程中の断面図である。
【図７２】図７１に続く半導体装置の製造工程中の断面図である。
【図７３】図７２に続く半導体装置の製造工程中の断面図である。
【図７４】図７３に続く半導体装置の製造工程中の断面図である。
【図７５】本発明の他の実施の形態である半導体装置の平面透視図である。
【図７６】本発明の他の実施の形態である半導体装置の下面図である。
【図７７】本発明の他の実施の形態である半導体装置の平面透視図である。
【図７８】本発明の他の実施の形態である半導体装置の下面図である。
【図７９】本発明の一実施の形態である半導体チップの要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２３】
（実施の形態１）
＜発光装置の回路構成について＞
図１は、写真撮影などに用いられる発光装置であるフラッシュ（ストロボ）の基本的な回路構成例を示す回路図である。
【００２４】
図１に示される発光装置（フラッシュ、ストロボ）１は、発光用の放電管（放電ランプ）であるキセノン管（放電管、放電ランプ、発光管）ＸＣと、キセノン管ＸＣに直列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）２と、キセノン管ＸＣおよびＩＧＢＴ２の直列回路に並列に接続された主コンデンサ（コンデンサ）ＣＭとを有している。ＩＧＢＴ２は、キセノン管ＸＣの放電スイッチ用のスイッチング素子として機能し、主コンデンサＣＭは、キセノン管ＸＣを放電させるためのコンデンサである。より具体的には、ＩＧＢＴ２のコレクタが、キセノン管ＸＣの一方の内部電極に接続され、ＩＧＢＴ２のエミッタが、主コンデンサＣＭの一方の電極に接続され、主コンデンサＣＭの他方の電極が、キセノン管ＸＣの他方の内部電極に接続されている。キセノン管ＸＣは、キセノンガスを封入したガラス管からなり、ガラス管内部の両端近傍にそれぞれ内部電極が配置されて、内部電極間で放電可能に構成されている。また、キセノン管ＸＣにはトリガ電極（外部トリガ電極）も設けられている。
【００２５】
図１に示される発光装置１は、更に、昇圧トランス（変圧器）ＴＳを介して主コンデンサＣＭを充電するためのバッテリＢＴと、主コンデンサＣＭの充電スイッチ用のスイッチング素子として機能するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）３とを有している。具体的には、ＭＯＳＦＥＴ３のドレインが、昇圧トランスＴＳの一次コイルの一端に接続され、この一次コイルの他端がバッテリＢＴに接続され、ＭＯＳＦＥＴ３のソースが基準電位（グランド電位、ＧＮＤ電位、接地電位）に接続され、昇圧トランスＴＳの二次コイルの両端が主コンデンサＣＭの両電極にそれぞれ接続されている。
【００２６】
図１に示される発光装置１は、更に、ＭＯＳＦＥＴ３を制御する制御回路（充電制御回路、ＭＯＳＦＥＴ制御回路）４ａと、ＩＧＢＴ２を駆動させるための駆動回路（ドライバ回路、ＩＧＢＴドライバ回路、ＩＧＢＴ制御回路）４ｂとを有している。駆動回路４ｂは、抵抗Ｒ１を介してＩＧＢＴ２のゲートに接続されている。
【００２７】
図１に示される発光装置１は、更に、キセノン管ＸＣのトリガ電極（外部トリガ電極）に接続されたトリガコイル（トリガ用コイル）ＬＴＲと、トリガコイルＬＴＲに電流を流すためのトリガコンデンサ（トリガ用コンデンサ）ＣＴＲと、抵抗Ｒ２，Ｒ３とを有している。
【００２８】
＜発光装置の動作について＞
図１に示される発光装置１の基本的な動作について説明する。
【００２９】
まず、発光装置１の充電動作（主コンデンサＣＭの充電動作）について説明する。
【００３０】
（後述のリードＬＤＢ１から後述の半導体装置ＳＭ１内の）制御回路４ａに充電開始制御信号が入力されると、主コンデンサＣＭの充電を開始するために、制御回路４ａによってＭＯＳＦＥＴ３のゲート電極に所定の電圧（オン電圧、ＭＯＳＦＥＴ３のしきい値以上の電圧）を印加してＭＯＳＦＥＴ３をオンさせる。
【００３１】
ＭＯＳＦＥＴ３がオン状態（導通状態）になると、昇圧トランスＴＳのコイルに電流が流れ得るため、バッテリＢＴの電圧が昇圧トランスＴＳで昇圧（高電圧に変換）されて主コンデンサＣＭに印加され、主コンデンサＣＭが充電される。すなわち、ＭＯＳＦＥＴ３がオン状態になると、バッテリＢＴの電圧によって昇圧トランスＴＳの一次コイルに電流が流れ、それによって昇圧トランスのＴＳの二次コイルにも電流が流れるため、主コンデンサＣＭが充電されるのである。従って、制御回路４ａによってＭＯＳＦＥＴ３がオン状態にされることで、主コンデンサＣＭが充電されると言うことができる。この際の主コンデンサＣＭの充電電圧は、例えば３００〜４００Ｖ程度とすることができる。主コンデンサＣＭの充電時には、トリガコンデンサＣＴＲも充電され得る。主コンデンサＣＭの充電中（ＭＯＳＦＥＴ３がオン状態とされている間）は、ＩＧＢＴ２はオフ状態とされている。
【００３２】
主コンデンサＣＭが十分に充電されると、制御回路４ａによってＭＯＳＦＥＴ３をオフする。すなわち、ＭＯＳＦＥＴ３のゲート電極へのオン電圧の印加が停止されてＭＯＳＦＥＴ３がオフされる。ＭＯＳＦＥＴ３がオフ状態になると、昇圧トランスＴＳを介したバッテリＢＴから主コンデンサＣＭへの電圧印加が停止され、主コンデンサＣＭの充電動作が終了する。
【００３３】
次に、発光装置１の発光動作について説明する。
【００３４】
上記充電動作により主コンデンサＣＭを充電させた後、（後述のリードＬＤＢ５から半導体装置ＳＭ１内の）駆動回路４ｂにオン信号（ＩＧＢＴ駆動信号）が入力されると、ＩＧＢＴ２用の駆動電圧（ＩＧＢＴ駆動電圧）が駆動回路４ｂで生成され、この駆動電圧が駆動回路４ｂから抵抗Ｒ１を経由してＩＧＢＴ２のゲート電極に印加され、それによってＩＧＢＴ２がオンされる。ＩＧＢＴ２がオン状態（導通状態）になると、主コンデンサＣＭに充電されている電圧がキセノン管ＸＣの内部電極に印加される。駆動回路４ｂによってＩＧＢＴ２がオン状態にされることで、主コンデンサＣＭが供給する電圧により、キセノン管ＸＣが放電して発光するのである。
【００３５】
しかしながら、主コンデンサＣＭに充電されている電圧がキセノン管ＸＣの内部電極に印加されるだけでは、キセノン管ＸＣのアーク放電を開始するには電圧不足である場合がある。このため、ＩＧＢＴ２がオン状態になると、図１において一点鎖線で模式的に示した経路５でトリガコンデンサＣＴＲがまず放電し、それによってトリガコイルＬＴＲを介してキセノン管ＸＣのトリガ電極（外部トリガ電極）に高電圧のトリガ電圧（例えば５ｋＶ程度）が印加される。このトリガ電圧の印加により、キセノン管ＸＣ内のガスがイオン化され、急激にインピーダンスが低下するので、主コンデンサＣＭからの放電（主コンデンサＣＭが供給する電圧）によってキセノン管ＸＣがアーク放電し、キセノン管ＸＣが発光する。この際の放電電流は、例えば１００〜２００Ａ程度とすることができる。
【００３６】
キセノン管ＸＣが発光した後、駆動回路４ｂにオフ信号が入力されると、駆動回路４ｂによるＩＧＢＴ２のゲート電極への駆動電圧の印加が停止されてＩＧＢＴ２がオフされ、それによって、キセノン管ＸＣに流れる電流が停止されて、キセノン管ＸＣの発光が停止する。従って、駆動回路４ｂによるＩＧＢＴ２のオン状態とオフ状態の切り換えにより、キセノン管ＸＣの発光開始と発光停止が切り換えられ、ＩＧＢＴ２のオン状態の時間を調節することにより、キセノン管ＸＣの発光時間を制御することができる。例えば、カメラのシャッターに連動させて駆動回路４ｂにオン信号を入力することで、ＩＧＢＴ２のゲートにＩＧＢＴ駆動電圧を印加してＩＧＢＴ２をオンし、最適な発光時間が経過した後で駆動回路４ｂにオフ信号を入力することで、ＩＧＢＴ２のゲートへのＩＧＢＴ駆動電圧の印加を停止してＩＧＢＴ２をオフすることができる。キセノン管ＸＣの発光動作中（ＩＧＢＴ２がオン状態とされている間）は、ＭＯＳＦＥＴ３はオフ状態とされている。
【００３７】
＜発光装置の全体構成について＞
図２は、図１の発光装置１の全体構成例を示す説明図（平面図）である。
【００３８】
図２に示される発光装置１は、配線基板（実装基板）ＰＣＢ１上に、主コンデンサＣＭ、トリガコイルＬＴＲ、昇圧トランスＴＳおよびキセノン管ＸＣなどの部品が搭載（実装）され、更に、半導体装置（半導体パッケージ）ＳＭ１が配線基板ＰＣＢ１上に搭載（実装）されている。この半導体装置ＳＭ１内には、上記ＩＧＢＴ２、上記ＭＯＳＦＥＴ３、上記制御回路４ａおよび上記駆動回路４ｂが内蔵されている。
【００３９】
図３は、比較例の発光装置１０１の全体構成を示す説明図（平面図）であり、本実施の形態の図２に対応するものである。図３の比較例の発光装置１０１では、配線基板ＰＣＢ１上に、主コンデンサＣＭ、トリガコイルＬＴＲ、昇圧トランスＴＳおよびキセノン管ＸＣなどの部品が搭載（実装）され、更に、半導体装置（半導体パッケージ）１０２，１０３，１０４が配線基板ＰＣＢ１上に搭載されている。図３の比較例の発光装置１０１では、本実施の形態とは異なり、上記ＩＧＢＴ２を半導体装置１０２内に内蔵させ、上記ＭＯＳＦＥＴ３を半導体装置１０３内に内蔵させ、上記制御回路４ａおよび上記駆動回路４ｂを半導体装置１０４に内蔵させている。すなわち、半導体装置１０２は、後述の半導体チップＣＰ１のみをパッケージ化したものであり、半導体装置１０３は、後述の半導体チップＣＰ２のみをパッケージ化したものであり、半導体装置１０４は、後述の半導体チップＣＰ３のみをパッケージ化したものである。
【００４０】
図３の比較例の発光装置１０１では、上記ＩＧＢＴ２と、上記ＭＯＳＦＥＴ３と、上記制御回路４ａおよび上記駆動回路４ｂとを、それぞれ異なる半導体装置１０２，１０３，１０４に内蔵させてこれら半導体装置１０２，１０３，１０４を配線基板ＰＣＢ１上に実装しているため、配線基板ＰＣＢ１上に搭載する部品点数が増大して発光装置１０１のコストが増加するとともに、発光装置１０１の平面寸法が増大してしまう。
【００４１】
それに対して、本実施の形態では、上記ＩＧＢＴ２を後述の半導体チップＣＰ１に形成し、上記ＭＯＳＦＥＴ３を後述の半導体チップＣＰ２に形成し、上記制御回路４ａおよび駆動回路４ｂを後述の半導体チップＣＰ３に形成し、これら３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３を１つの半導体パッケージ（すなわち半導体装置ＳＭ１）に集約（パッケージング）して、１つの半導体装置ＳＭ１としている。そして、この半導体装置ＳＭ１を配線基板ＰＣＢ１上に搭載（実装）して発光装置１を構成している。こうすることで、図２に示されるような発光装置１において、配線基板ＰＣＢ１上に搭載する部品点数を低減でき、発光装置１全体の小型化（小面積化）が実現できる。更に、配線寄生インダクタンスを小さくできることから、ゲート誤動作による誤発光や露出不足または過剰露出の発生を防止することができる。
【００４２】
＜半導体装置の具体的構成について＞
図４は、本実施の形態の半導体装置ＳＭ１の上面図、図５は、半導体装置ＳＭ１の下面図（裏面図）、図６〜図１０は、半導体装置ＳＭ１の断面図（側面断面図）、図１１は、半導体装置ＳＭ１の平面透視図である。図１１には、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図１２は、図１１において、更に金属板ＭＰＬおよびワイヤＢＷを外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。図１３は、図１２において、更に半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。なお、図１２のＡ−Ａ線の位置での半導体装置ＳＭ１の断面が図６にほぼ対応し、図１２のＢ−Ｂ線の位置での半導体装置ＳＭ１の断面が図７にほぼ対応し、図１２のＣ−Ｃ線の位置での半導体装置ＳＭ１の断面が図８にほぼ対応し、図１２のＤ−Ｄ線の位置での半導体装置ＳＭ１の断面が図９にほぼ対応し、図１２のＥ−Ｅ線の位置での半導体装置ＳＭ１の断面が図１０にほぼ対応する。また、各平面図に示される符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。また、図１１および図１２では、パッケージＰＡの外形位置を点線で示してある。また、図１３は平面図であるが、図面を見易くするために、図１３においてはダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＤＡおよびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。
【００４３】
本実施の形態の半導体装置ＳＭ１は、上述のように、発光装置１の少なくとも一部を構成する半導体装置である。そして、半導体装置ＳＭ１は、発光用のキセノン管ＸＣの放電スイッチ（発光スイッチ、スイッチング素子）用のＩＧＢＴ２が形成された半導体チップＣＰ１と、キセノン管ＸＣを放電させるための主コンデンサＣＭの充電スイッチ（スイッチング素子）用のＭＯＳＦＥＴ３が形成された半導体チップＣＰ２と、ＩＧＢＴ２の駆動回路４ｂおよびＭＯＳＦＥＴ３の制御回路４ａが形成された半導体チップＣＰ３とを有している。この半導体チップＣＰ３は、半導体チップＣＰ１（のＩＧＢＴ２）および半導体チップＣＰ２（のＭＯＳＦＥＴ３）の制御用の半導体チップとみなすこともできる。
【００４４】
本実施の形態の半導体装置ＳＭ１は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型のパッケージ（封止体、封止樹脂体、封止樹脂）ＰＡを有している。すなわち、半導体装置ＳＭ１を構成するパッケージＰＡは、封止体であり、その外観が、互いに厚さ方向に沿って反対側に位置する主面（上面）および裏面（下面）と、これに交差する側面とで囲まれた薄板状とされている。パッケージＰＡの主面および裏面の平面形状は、例えば矩形状に形成されている。
【００４５】
パッケージＰＡの材料（封止樹脂部の材料）は、例えばエポキシ系の樹脂からなるが、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。
【００４６】
このパッケージＰＡの側面および裏面外周には、パッケージＰＡの外周に沿って複数のリード（リード端子、外部端子）ＬＤが露出されている。すなわち、図５にも示されるように、パッケージＰＡの裏面において、各リードＬＤの少なくとも一部の下面が、外周（辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤで構成される外周）に沿って露出され、半導体装置ＳＭ１の外部端子（外部接続用端子）を構成している。パッケージＰＡの裏面での各リードＬＤの露出面は、半導体装置ＳＭ１を上記配線基板ＰＣＢ１上に実装する際に、上記配線基板ＰＣＢ１の端子に半田などの導電性接合材を介して接合されて電気的に接続される。
【００４７】
パッケージＰＡの内部には、３つのダイパッド（タブ、チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３と、そのダイパッドＤＰ１，ＤＰ２，ＤＰ３の各々の主面（上面）上に搭載された半導体チップＣＰ１，ＣＰ２，ＣＰ３と、金属板（導体板）ＭＰＬと、ボンディングワイヤ（導電性ワイヤ、以下単にワイヤという）ＢＷと、複数のリード（リード端子）ＬＤの一部と、リード配線（配線部）ＬＤＡとが封止されている。すなわち、ダイパッドＤＰ１，ＤＰ２，ＤＰ３と、半導体チップＣＰ１，ＣＰ２，ＣＰ３と、金属板ＭＰＬと、複数のワイヤＢＷと、リード配線ＬＤＡと、複数のリードＬＤの一部とが、パッケージＰＡを構成する封止樹脂（封止体）で覆われて封止されている。
【００４８】
複数のリードＬＤは、ダイパッドＤＰ１，ＤＰ２，ＤＰ３（からなるダイパッド群）の周囲に配置されており、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の間にはリードＬＤは配置されていない。複数のリードＬＤは、各々の一部がパッケージＰＡから露出するように、パッケージ（封止体）ＰＡに封止されている。
【００４９】
具体的には、図６〜図１０の断面図からも分かるように、パッケージＰＡの内部において、各リードＬＤは、ダイパッドＤＰ１，ＤＰ２，ＤＰ３に近い側が持ち上げられるように折り曲げ加工されており、各リードＬＤのうち、ダイパッドＤＰ１，ＤＰ２，ＤＰ３に近い側は、下面もパッケージＰＡで覆われ、各リードＬＤのうち、ダイパッドＤＰ１，ＤＰ２，ＤＰ３から遠い部分の下面がパッケージＰＡの裏面から露出されている。これにより、パッケージＰＡの裏面の外周に沿って各リードＬＤの一部の下面が露出すると共に、金属板ＭＰＬまたはワイヤＢＷとリードＬＤ（金属板ＭＰＬまたはワイヤＢＷに接続されるリードＬＤ）とを接続しやすくしたり、あるいは、ダイパッドＤＰ１，ＤＰ２とリードＬＤ（ダイパッドＤＰ１またはダイパッドＤＰ２に連結されるリードＬＤ）とを連結しやすくすることができる。
【００５０】
図６〜図１３からも分かるように、ダイパッドＤＰ１，ＤＰ２，ＤＰ３同士は、互いに所定の間隔を持って分離された状態で隣接して配置されている。半導体チップＣＰ１〜ＣＰ３のうち、上記ＩＧＢＴ２が形成された半導体チップＣＰ１が最も大きい（平面寸法が大きい）ことを反映して、ダイパッドＤＰ１〜ＤＰ３のうち、半導体チップＣＰ１を搭載するダイパッドＤＰ１の平面寸法（面積）が最も大きい。ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、その各々の中心が、パッケージＰＡの中心からずれて配置されている。
【００５１】
平面的に見て、ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、各々の辺が互いに沿うように配置されている。具体的には、図１３などに示されるように、ダイパッドＤＰ１の一つの長辺にダイパッドＤＰ２の一つの辺とダイパッドＤ３の一つの辺とが沿うように、ダイパッドＤＰ１とダイパッドＤＰ２，ＤＰ３とが対向して配置され、また、ダイパッドＤＰ２の上記一つの辺に交差する他の一つの辺に、ダイパッドＤＰ３の上記一つの辺に交差する他の一つの辺が沿うように、ダイパッドＤＰ２とダイパッドＤＰ３とが対向して配置されている。ダイパッドＤＰ１は、半導体チップＣＰ１を搭載するチップ搭載部であり、ダイパッドＤＰ２は、半導体チップＣＰ２を搭載するチップ搭載部であり、ダイパッドＤＰ３は、半導体チップＣＰ３を搭載するチップ搭載部である。ダイパッドＤＰ１，ＤＰ２，ＤＰ３間は、パッケージＰＡを構成する樹脂材料で満たされており、ダイパッドＤＰ１，ＤＰ２，ＤＰ３同士は電気的に絶縁されている。
【００５２】
ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡは、導電性を有しており、好ましくは、銅（Ｃｕ）または銅（Ｃｕ）合金のような金属（金属材料）を主材料として形成されている。また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡが同じ金属材料で形成されていれば、同じリードフレームを用いてダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡを有する半導体装置ＳＭ１を製造できるので、より好ましい。各ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、そこに搭載される各半導体チップＣＰ１，ＣＰ２，ＣＰ３の面積よりも大きく形成されており、各ダイパッドＤＰ１，ＤＰ２，ＤＰ３に平面的に内包されるように、各半導体チップＣＰ１，ＣＰ２，ＣＰ３が搭載されている。
【００５３】
また、各ダイパッドＤＰ１，ＤＰ２，ＤＰ３の主面（上面）において、各半導体チップＣＰ１，ＣＰ２，ＣＰ３を搭載する領域にメッキ層（図示せず）を設けて、各半導体チップＣＰ１，ＣＰ２，ＣＰ３と各ダイパッドＤＰ１，ＤＰ２，ＤＰ３との接合の安定性を向上させることもできる。また、リード配線ＬＤＡの主面（上面）において金属板ＭＰＬが接合される領域にメッキ層（図示せず）を設けて、金属板ＭＰＬとリード配線ＬＤＡとの接合の安定性を向上させることもできる。また、リードＬＤの主面（上面）においてワイヤＢＷが接続される領域にメッキ層（図示せず）を設けて、ワイヤＢＷとリードＬＤとの圧着の安定性を向上させることもできる。
【００５４】
また、パッケージＰＡの裏面（下面）で、各リードＬＤの下面が露出しているが、パッケージＰＡの裏面で露出する各リードＬＤの下面上には、パッケージＰＡ形成後に半田メッキ層のようなメッキ層（図示せず）が形成されていることが好ましく、これにより、半導体装置ＳＭ１を上記配線基板ＰＣＢ１などに実装しやすくなる。
【００５５】
図１３からも分かるように、ダイパッドＤＰ１は、第２方向Ｙの長さが、第１方向Ｘの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ１の一辺（パッケージＰＡの辺ＳＤＡに沿った辺）には、その一辺に沿って上記複数のリードＬＤのうちの複数のリードＬＤＣが一体的に接続されている。すなわち、ダイパッドＤＰ１と複数のリードＬＤＣとは、一体的に形成されている。
【００５６】
図６〜図８、図１１および図１２に示されるように、このダイパッドＤＰ１の主面（上面）上には、上記ＩＧＢＴ２用の半導体チップＣＰ１が、その主面（表面、上面）を上に向け、かつ、その裏面（下面、裏面電極ＢＥ１形成面）をダイパッドＤＰ１に向けた状態で搭載されている。半導体チップＣＰ１は、平面矩形状に形成されており、半導体チップＣＰ１の長辺がダイパッドＤＰ１の長手方向に沿うように配置されている。半導体チップＣＰ２，ＣＰ３に比べて半導体チップＣＰ１には、上記キセノン管ＸＣの発光（放電）に伴って大電流が流れるため、半導体チップＣＰ１の平面積は、上記半導体チップＣＰ２，ＣＰ３の各々の平面積よりも大きく、また、半導体チップＣＰ１の長辺および短辺の各々は、上記半導体チップＣＰ２，ＣＰ３の長辺および短辺の各々よりも大きい。
【００５７】
図６〜図８に示されるように、半導体チップＣＰ１の裏面（下面）には裏面電極（裏面コレクタ電極）ＢＥ１が形成されており、この半導体チップＣＰ１の裏面電極ＢＥ１は、導電性の接着材層１３Ａを介して、ダイパッドＤＰ１に接合されて固定されると共に電気的に接続されている。この裏面電極ＢＥ１は、半導体チップＣＰ１の裏面全面に形成されている。半導体チップＣＰ１の裏面電極ＢＥ１は、半導体チップＣＰ１内に形成された上記ＩＧＢＴ２のコレクタに電気的に接続されている。すなわち、半導体チップＣＰ１の裏面電極ＢＥ１は、上記ＩＧＢＴ２のコレクタ電極（裏面コレクタ電極）に対応する。半導体チップＣＰ１の裏面電極ＢＥ１をダイパッドＤＰ１に電気的に接続させるために、半導体チップＣＰ１をダイパッドＤＰ１に接合するのに用いた接着材層１３Ａは導電性を有していることが必要であり、例えば銀ペーストのような導電性ペースト型接着材あるいは半田などを接着材層１３Ａの材料として用いることができる。
【００５８】
上記複数のリードＬＤＣは、ダイパッドＤＰ１および導電性の接着材層１３Ａを介して、半導体チップＣＰ１の裏面電極ＢＥ１（すなわち上記ＩＧＢＴ２のコレクタ）に電気的に接続されているので、上記ＩＧＢＴ２のコレクタ用のリード端子であり、上記キセノン管ＸＣ（の一方の内部電極）および上記トリガコイルＬＴＲに接続されるべきリード端子である。
【００５９】
コレクタ用のリードＬＤＣは、少なくとも１つ設けるが、複数設ければ、抵抗成分を低減できるので、より好ましい。ＩＧＢＴ２のコレクタ用のリードＬＤＣを複数設け、これら複数のリードＬＤＥをダイパッドＤＰ１と一体的に連結させたことにより、抵抗成分を低減でき、キセノン管ＸＣの発光効率を向上させることができる。
【００６０】
また、図６〜図８、図１１および図１２に示されるように、半導体チップＣＰ１の主面（表面、上面）には、ゲート用のパッド電極（ボンディングパッド）ＰＤ１Ｇと、エミッタ用のパッド電極（ボンディングパッド）ＰＤ１Ｅとが設けられている。このうち、ゲート用のパッド電極ＰＤ１Ｇは、ワイヤＢＷ接続用の電極（パッド電極、電極パッド、ボンディングパッド）であり、エミッタ用のパッド電極ＰＤ１Ｅは、金属板ＭＰＬ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
【００６１】
半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇは、半導体チップＣＰ１内に形成された上記ＩＧＢＴ２のゲート（ゲート電極）に電気的に接続されている。すなわち、半導体チップＣＰ１のパッド電極ＰＤ１Ｇは、上記ＩＧＢＴ２のゲート用のパッド電極（ボンディングパッド）に対応する。このゲート用のパッド電極ＰＤ１Ｇは、半導体チップＣＰ１の長手方向の一端側の角部近傍に配置されている。半導体チップＣＰ１は、ゲート用のパッド電極ＰＤ１ＧがパッケージＰＡの辺ＳＤＣ側を向いた状態で配置されている。図８および図１１にも示されるように、半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇは、上記複数のワイヤＢＷのうちのワイヤＢＷ１（単数または複数）を通じて、上記複数のリードＬＤのうちのリードＬＤＧと電気的に接続されている。すなわち、ワイヤＢＷ１の一端が、半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇに接続され、そのワイヤＢＷ１の他端がリードＬＤＧに接続されている。ワイヤＢＷは、導電性部材であり、導電性を有しており、例えば金（Ａｕ）などの金属の細線によって形成されている。
【００６２】
半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅは、半導体チップＣＰ１内に形成された上記ＩＧＢＴ２のエミッタに電気的に接続されている。すなわち、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅは、上記ＩＧＢＴ２のエミッタ用のパッド電極（ボンディングパッド）に対応する。エミッタ用のパッド電極ＰＤ１Ｅは、上記ゲート用のパッド電極ＰＤ１Ｇよりも大きく、半導体チップＣＰ１の長手方向（ここでは第２方向Ｙ）に沿って延在する長方形状に形成されている。
【００６３】
図６、図７および図１１にも示されるように、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅ（すなわち、上記ＩＧＢＴ２のエミッタ）は、金属板ＭＰＬを通じて、リード配線ＬＤＡと電気的に接続されている。具体的には、金属板ＭＰＬの一方の端部は、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅに導電性の接着材層１３Ｂを介して接合されて電気的に接続され、金属板ＭＰＬの他方の端部は、リード配線ＬＤＡの主面（上面）に導電性の接着材層１３Ｃを介して接合されて電気的に接続されている。金属板ＭＰＬを接合するのに用いた接着材層１３Ｂ，１３Ｃは、導電性を有していることが必要であり、例えば銀ペーストのような導電性ペースト型接着材あるいは半田などを用いることができる。
【００６４】
リード配線ＬＤＡは、ダイパッドＤＰ１の一辺（ダイパッドＤＰ２，ＤＰ３に対向する側とは反対側の辺）に沿って、ダイパッドＤＰ１から離れた状態で隣接して配置されている。リード配線ＬＤＡとダイパッドＤＰ１との間は、パッケージＰＡを構成する樹脂材料で満たされており、リード配線ＬＤＡとダイパッドＤＰ１とは互いに電気的に絶縁されている。リード配線ＬＤＡには、上記複数のリードＬＤのうちの複数のリードＬＤＥが一体的に接続されている。すなわち、リード配線ＬＤＡと複数のリードＬＤＥとは、一体的に形成されている。この複数のリードＬＤＥは、上述のようにリード配線ＬＤＡ、接着材層１３Ｂ，１３Ｃおよび金属板ＭＰＬを介して、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅ（すなわち上記ＩＧＢＴ２のエミッタ）に電気的に接続されているので、リード配線ＬＤＡおよびそれに一体的に接続された複数のリードＬＤＥは、上記ＩＧＢＴ２のエミッタ用のリード端子であり、上記主コンデンサＣＭ（の一方の電極）に接続されるべきリード端子である。
【００６５】
エミッタ用のリードＬＤＥは、少なくとも１つ設けるが、複数設ければ、抵抗成分を低減できるので、より好ましい。また、ＩＧＢＴ２のエミッタ用のリードＬＤＥを複数設け、これら複数のリードＬＤＥをリード配線ＬＤＡにまとめて接続したことにより、複数のリードＬＤＥ同士が分割（分離）されている場合よりも体積を増加させることができるので、配線抵抗を低減することができ、キセノン管ＸＣの発光効率を向上させることができる。
【００６６】
金属板ＭＰＬは、導電性部材であり、例えば銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金等のような導電性および熱伝導性の高い金属によって形成されている。金属板ＭＰＬを用いたことにより、エミッタ用のパッド電極ＰＤ１Ｅとリード配線ＬＤＡとを複数のワイヤによって接続する場合に比べて、上記キセノン管ＸＣの発光（放電）に伴って流れる大電流に対する耐性を向上させることができ、また、抵抗成分を低減できるため、キセノン管ＸＣの発光効率を向上させることができる。また、金（Ａｕ）で形成されるワイヤを複数用いるのに代えて、金よりも安価な金属材料で形成される金属板ＭＰＬを用いることにより、半導体装置ＳＭ１のコストを低減することもできる。金属板ＭＰＬの第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＢＷの直径よりも大きい。
【００６７】
金属板ＭＰＬは、以下のような第１部分ＭＰＬＡと、第２部分ＭＰＬＢと、第３部分ＭＰＬＣとを一体的に有している。
【００６８】
第１部分（チップコンタクト部）ＭＰＬＡは、導電性の接着材層１３Ｂを介して半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅと接合された部分であり、例えば平面矩形状である。第１部分ＭＰＬＡは、図６および図７に示されるように、断面で見ると、半導体チップＣＰ１の主面（上面）に沿うように平坦に形成されている。
【００６９】
第２部分（リードコンタクト部）ＭＰＬＢは、導電性の接着材層１３Ｃを介してリード配線ＬＤＡと接合された部分である。第２部分ＭＰＬＢは、リード配線ＬＤＡの一部に平面的に重なっている。第２部分ＭＰＬＢは、図６および図７に示されるように、断面で見ると、リード配線ＬＤＡの主面（上面）に沿うように平坦に形成されている。
【００７０】
なお、金属板ＭＰＬの接合については、例えば超音波接合を用いることで、接着材層１３Ｂ，１３Ｃを用いない場合もある。これは以降の変形例および実施の形態についても同様である。
【００７１】
第３部分（中間部）ＭＰＬＣは、第１部分ＭＰＬＡと第２部分ＭＰＬＢとをつなぐ（連結する）部分である。第３部分ＭＰＬＣは、図６および図７に示されるように、断面で見ると、半導体チップＣＰ１とリード配線ＬＤＡとの間で、半導体チップＣＰ１の主面（上面）から遠ざかるように第１部分ＭＰＬＡおよび第２部分ＭＰＬＢの高さよりも高くなっている。これにより、接着材層１３Ｂの材料が半導体チップＣＰ１の側面側に漏れ難くすることができるので、接着材層１３Ｂの材料による半導体チップＣＰ１の主面（エミッタ用のパッド電極ＰＤ１Ｅ）と裏面（コレクタ用の裏面電極ＢＥ１）との導通不良を低減できる。
【００７２】
また、金属板ＭＰＬの第１部分ＭＰＬＡの面積を、半導体チップＣＰ１の主面の面積またはエミッタ用のパッド電極ＰＤ１Ｅの配置領域の総面積よりも小さくして、金属板ＭＰＬを、その第１部分ＭＰＬＡが半導体チップＣＰ１の主面内に収まり、半導体チップＣＰ１の外側に、はみ出さないように配置することが好ましい。これにより、接着材層１３Ｂの材料が半導体チップＣＰ１の側面側に漏れないようにすることができるので、接着材層１３Ｂの材料による半導体チップＣＰ１の主面（エミッタ用のパッド電極ＰＤ１Ｅ）と裏面（コレクタ用の裏面電極ＢＥ１）との導通不良を低減できる。
【００７３】
図１３からも分かるように、ダイパッドＤＰ２は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ２の一辺（パッケージＰＡの辺ＳＤＡに沿った辺）には、その一辺に沿って上記複数のリードＬＤのうちの複数のリードＬＤＤが一体的に接続されている。すなわち、ダイパッドＤＰ２と複数のリードＬＤＤとは、一体的に形成されている。
【００７４】
図６、図９〜図１２に示されるように、このダイパッドＤＰ２の主面（上面）上には、上記ＭＯＳＦＥＴ３用の半導体チップＣＰ２が、その主面（表面、上面）を上に向け、かつ、その裏面（下面、裏面電極ＢＥ２形成面）をダイパッドＤＰ２に向けた状態で搭載されている。半導体チップＣＰ２は、平面矩形状に形成されており、半導体チップＣＰ２の長辺がダイパッドＤＰ２の長手方向に沿うように配置されている。
【００７５】
図６、図９および図１０に示されるように、半導体チップＣＰ２の裏面には、裏面電極（裏面ドレイン電極）ＢＥ２が形成されており、この半導体チップＣＰ２の裏面電極（裏面ドレイン電極）ＢＥ２は、導電性の接着材層１３Ｄを介して、ダイパッドＤＰ２に接合されて固定されると共に電気的に接続されている。この裏面電極ＢＥ２は、半導体チップＣＰ２の裏面全面に形成されている。半導体チップＣＰ２の裏面電極ＢＥ２は、半導体チップＣＰ２内に形成された上記ＭＯＳＦＥＴ３のドレインに電気的に接続されている。すなわち、半導体チップＣＰ２の裏面電極ＢＥ２は、上記ＭＯＳＦＥＴ３のドレイン電極（裏面ドレイン電極）に対応する。半導体チップＣＰ２の裏面電極ＢＥ２をダイパッドＤＰ２に電気的に接続させるために、半導体チップＣＰ２をダイパッドＤＰ２に接合するのに用いた接着材層１３Ｄは導電性を有していることが必要であり、例えば銀ペーストのような導電性ペースト型接着材あるいは半田などを接着材層１３Ｄの材料として用いることができる。
【００７６】
上記複数のリードＬＤＤは、ダイパッドＤＰ２および導電性の接着材層１３Ｄを介して、半導体チップＣＰ２の裏面電極ＢＥ２（すなわち上記ＭＯＳＦＥＴ３のドレイン）に電気的に接続されているので、上記ＭＯＳＦＥＴ３のドレイン用のリード端子であり、上記昇圧トランスＴＳ（の一次コイルの一端）に接続されるべきリード端子である。ドレイン用のリードＬＤＤは、少なくとも１つ設けるが、複数設ければ、抵抗成分を低減できるので、より好ましい。
【００７７】
また、図６、図９〜図１２に示されるように、半導体チップＣＰ２の主面（表面、上面）には、ゲート用のパッド電極（ボンディングパッド）ＰＤ２Ｇと、ソース用のパッド電極（ボンディングパッド）ＰＤ２Ｓ１，ＰＤ２Ｓ２とが設けられている。ゲート用のパッド電極ＰＤ２Ｇおよびソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２は、いずれもワイヤＢＷ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
【００７８】
半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇは、半導体チップＣＰ２内に形成された上記ＭＯＳＦＥＴ３のゲート（ゲート電極）に電気的に接続されている。すなわち、半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇは、上記ＭＯＳＦＥＴ３のゲート用のパッド電極（ボンディングパッド）に対応する。このゲート用のパッド電極ＰＤ２Ｇは、半導体チップＣＰ２の主面（上面）において、ダイパッドＤＰ３上に搭載された半導体チップＣＰ３に近い側の辺に沿って配置されている。半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇは、上記複数のワイヤＢＷのうちのワイヤＢＷ２（単数または複数）を通じて、ダイパッドＤＰ３上に搭載されている半導体チップＣＰ３のパッド電極ＰＤ３（具体的には半導体チップＣＰ３に設けられた複数のパッド電極ＰＤ３のうちのパッド電極ＰＤ３Ａ）と電気的に接続されている。すなわち、半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇに一端が接続されたワイヤＢＷ２の他端は、リードＬＤではなく、半導体チップＣＰ３のパッド電極ＰＤ３（具体的にはパッド電極ＰＤ３Ａ）に接続されている。
【００７９】
半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２は、半導体チップＣＰ２内に形成された上記ＭＯＳＦＥＴ３のソースに電気的に接続されている。すなわち、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２は、上記ＭＯＳＦＥＴ３のソース用のパッド電極（ボンディングパッド）に対応する。
【００８０】
半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１は、上記複数のワイヤＢＷのうちのワイヤＢＷ５（単数または複数）を通じて、上記複数のリードＬＤのうちのリードＬＤＳと電気的に接続され、また、上記複数のリードＬＤのうちのワイヤＢＷ４（単数または複数）を通じて、ダイパッドＤＰ３上に搭載されている半導体チップＣＰ３のパッド電極ＰＤ３と電気的に接続されている。すなわち、半導体チップＣＰ２の主面（上面）において、ソース用のパッド電極ＰＤ２Ｓ１は半導体チップＣＰ２の辺に沿って長く形成されているため、このパッド電極ＰＤ２Ｓ１には複数のワイヤＢＷを接続することができ、パッド電極ＰＤ２Ｓ１に接続された複数のワイヤＢＷには、リードＬＤＳに接続されたワイヤ５と、半導体チップＣＰ３のパッド電極ＰＤ３に接続されたワイヤＢＷ４とが、少なくとも１本以上ずつある。また、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ２は、上記複数のワイヤＢＷのうちのワイヤＢＷ３（単数または複数）を通じて、ダイパッドＤＰ３上に搭載されている半導体チップＣＰ３のパッド電極ＰＤ３と電気的に接続されている。
【００８１】
なお、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２同士は、半導体チップＣＰ２の最上層の保護膜によって分離されているが、その保護膜（半導体チップＣＰ２の最上層の保護膜）の下層では一体的に形成されて電気的に接続されている。このため、リードＬＤＳに一端が接続されたワイヤＢＷ５の他端は、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ２ではなく半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１に接続されているが、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１だけでなくソース用のパッド電極ＰＤ２Ｓ２も、リードＬＤＳと電気的に接続されることになる。
【００８２】
リード配線ＬＤＳは、ワイヤＢＷ５を介して、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２（すなわち上記ＭＯＳＦＥＴ３のソース）に電気的に接続されているので、リードＬＤＳは、上記ＭＯＳＦＥＴ３のソース用のリード端子であり、グランド電位（基準電位、ＧＮＤ電位、接地電位）に接続されるべきリード端子である。
【００８３】
他の形態として、半導体チップＣＰ２においてソース用のパッド電極ＰＤ２Ｓ２の形成およびワイヤＢＷ３の配置を省略することもできる。また、更に他の形態として、ワイヤＢＷ４の配置を省略することもできる。この場合、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１をワイヤＢＷ５（単数または複数）でリードＬＤＳにだけ接続し、半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ２をワイヤＢＷ３（単数または複数）で半導体チップＣＰ３のパッド電極ＰＤ３にだけ接続するが、半導体チップＣＰ２の最上層保護膜の下層でパッド電極ＰＤ２Ｓ１とパッド電極ＰＤ２Ｓ２とを一体的に形成して電気的に接続することができる。ソース用のリードＬＤＳは、少なくとも１つ設けるが、複数設ければ抵抗成分を低減できる。
【００８４】
図１３からも分かるように、ダイパッドＤＰ３は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ３の一辺（ここではパッケージＰＡの辺ＳＤＣに沿った辺）には、その一辺に沿って上記複数のリードＬＤのうちのリードＬＤＮ１が一体的に接続されている。すなわち、ダイパッドＤＰ３とリードＬＤＮ１とは、一体的に形成されている。
【００８５】
図７、図９〜図１２に示されるように、このダイパッドＤＰ３の主面（上面）上には、上記制御回路４ａおよび駆動回路４ｂ用の半導体チップＣＰ３が、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ３に向けた状態で搭載されている。半導体チップＣＰ３は、平面矩形状に形成されており、半導体チップＣＰ３の長辺がダイパッドＤＰ３の長手方向に沿うように配置されている。
【００８６】
図７、図９および図１０に示されるように、半導体チップＣＰ３は、接着材層１３Ｅを介して、ダイパッドＤＰ３に接合されて固定されている。半導体チップＣＰ３の裏面には、電極（裏面電極）は形成されていないため、半導体チップＣＰ３の裏面をダイパッドＤＰ３に電気的に接続する必要はない。このため、半導体チップＣＰ３をダイパッドＤＰ３に接合するのに用いる接着材層１３Ｅは、導電性を有していても有していなくてもよく、導電性の接着材または絶縁性の接着材のいずれを用いることもできる。このため、例えば銀ペーストのような導電性ペースト型接着材、半田、あるいは絶縁性接着材などを接着材層１３Ｅの材料として用いることができる。但し、半導体チップＣＰ１，ＣＰ２，ＣＰ３をダイパッドＤＰ１，ＤＰ２，ＤＰ３に接合するのに用いる接着材層１３Ａ，１３Ｄ，１３Ｅを互いに同じ材料（接着材）とすれば、半導体装置ＳＭ１の製造工程を簡略化できるのでより好ましく、この場合、接着材層１３Ｅも接着材層１３Ａ，１３Ｄに合わせて導電性を有することになる。
【００８７】
また、図７、図９〜図１２に示されるように、半導体チップＣＰ３の主面（表面、上面）には、複数のパッド電極（ボンディングパッド）ＰＤ３が設けられている。半導体チップＣＰ３の複数のパッド電極ＰＤ３は、半導体チップＣＰ３内に形成された回路（上記制御回路４ａおよび駆動回路４ｂを含む）に電気的に接続されている。
【００８８】
半導体チップＣＰ３の複数のパッドＰＤ３は、ワイヤＢＷ２を通じて半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇに電気的に接続されたパッド電極ＰＤ３（すなわちパッド電極ＰＤ３Ａ）を有している。更に、半導体チップＣＰ３の複数のパッドＰＤ３は、ワイヤＢＷ３を通じて半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ２に電気的に接続されたパッド電極ＰＤ３と、ワイヤＢＷ４を通じて半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１に電気的に接続されたパッド電極ＰＤ３とを有している。更に、半導体チップＣＰ３の複数のパッドＰＤ３は、上記複数のワイヤＢＷのうちのワイヤＢＷ６，ＢＷ７，ＢＷ８，ＢＷ９，ＢＷ１０，ＢＷ１１を通じてそれぞれ上記複数のリードＬＤのうちのリードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６と電気的に接続されたパッド電極ＰＤ３も有している。リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６とダイパッドＤＰ３との間は、パッケージＰＡを構成する樹脂材料で満たされており、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６とダイパッドＤＰ３とは互いに電気的に絶縁されている。
【００８９】
リードＬＤＢ１は、半導体チップＣＰ３（内の上記制御回路４ａ）に充電開始制御信号（上記主コンデンサＣＭの充電開始を制御する信号）を入力するためのリード端子である。また、リードＬＤＢ２は、充電完了検出信号（上記主コンデンサＣＭの充電完了を検出した信号）を出力するためのリード端子（オープンドレイン）である。また、リードＬＤＢ３は、充電電流制御信号（上記昇圧トランスＴＳを介した上記主コンデンサＣＭの充電電流を制御する信号）を入力するためのリード端子である。また、リードＬＤＢ４は、電源電圧（電源電位、固定電位）ＶＣＣを入力するためのリード端子である。また、リードＬＤＢ５は、半導体チップＣＰ３（内の上記駆動回路４ｂ）にＩＧＢＴ駆動信号（上記ＩＧＢＴ２をオン状態に制御する信号）を入力するためのリード端子である。また、リードＬＤＢ６は、ＩＧＢＴ駆動電圧（ＩＧＢＴ２をオンするためにＩＧＢＴ２のゲートに印加すべき駆動電圧）を出力するためのリード端子である。
【００９０】
なお、半導体チップＣＰ３の複数のパッド電極ＰＤ３のうち、ワイヤＢＷ２（単数または複数）を通じて半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇに電気的に接続されたパッド電極ＰＤ３を、符号ＰＤ３Ａを付してパッド電極ＰＤ３Ａと称する。半導体チップＣＰ３のこのパッド電極ＰＤ３Ａは、半導体チップＣＰ３内に形成された制御回路４ａに電気的に接続されている。そして、ＭＯＳＦＥＴ３をオンするためにＭＯＳＦＥＴ３のゲートに印加すべき駆動電圧が、半導体チップＣＰ３内の制御回路４ａにより半導体チップＣＰ３のパッド電極ＰＤ３Ａから出力され、ワイヤＢＷ２を通じて半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇに入力され、半導体チップＣＰ２内に形成されたＭＯＳＦＥＴ３のゲート電極に印加されるようになっている。
【００９１】
また、半導体チップＣＰ３の複数のパッド電極ＰＤ３のうち、ワイヤＢＷ１１（単数または複数）を通じてリードＬＤＢ６に電気的に接続されたパッド電極ＰＤ３を、符号ＰＤ３Ｂを付してパッド電極ＰＤ３Ｂと称する。半導体チップＣＰ３のこのパッド電極ＰＤ３Ｂは、半導体チップＣＰ３内に形成された駆動回路４ｂに電気的に接続されている。リードＬＤＢ５からワイヤＢＷ１０を通じて半導体チップＣＰ３内の駆動回路４ｂにＩＧＢＴ駆動信号が入力されると、ＩＧＢＴ２をオンするためにＩＧＢＴ２のゲートに印加すべき駆動電圧が、半導体チップＣＰ３内の駆動回路４ｂで生成されて半導体チップＣＰ３のパッド電極ＰＤ３Ｂから出力され、更にワイヤＢＷ１１を経由してリードＬＤＢ６から半導体装置ＳＭ１外に出力される。リードＬＤＢ６から半導体装置ＳＭ１外に出力された駆動電圧（ＩＧＢＴ２の駆動電圧）は、上記配線基板ＰＣＢ１の配線などを経由して、リードＬＤＧから半導体装置ＳＭ１内に再入力され、更にワイヤＢＷ１を経由して半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇに入力されるようになっている。上記抵抗Ｒ１は、半導体装置ＳＭ１の外部において、リードＬＤＢ６とリードＬＤＧとの間に設けられ、例えば上記配線基板ＰＣＢ１の配線または上記配線基板ＰＣＢ１上に搭載された受動部品などによって構成される。
【００９２】
半導体チップＣＰ３の主面（上面）において、ワイヤＢＷ６，ＢＷ７，ＢＷ８を介してそれぞれリードＬＤＢ１，ＬＤＢ２，ＬＤＢ３に接続された各パッド電極ＰＤ３は、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３が配置されたパッケージＰＡの辺ＳＤＤに近い（対向する）側の辺に沿って配置されている。また、半導体チップＣＰ３の主面（上面）において、ワイヤＢＷ９，ＢＷ１０，ＢＷ１１を介してそれぞれリードＬＤＢ４，ＬＤＢ５，ＬＤＢ６に接続された各パッド電極ＰＤ３（パッド電極ＰＤ３Ｂを含む）は、リードＬＤＢ４，ＬＤＢ５，ＬＤＢ６が配置されたパッケージＰＡの辺ＳＤＣに近い（対向する）側の辺に沿って配置されている。また、半導体チップＣＰ３の主面（上面）において、ワイヤＢＷ４，ＢＷ３，ＢＷ２を介してそれぞれ半導体チップＣＰ２のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２，ＰＤ２Ｇに接続された各パッド電極ＰＤ３（パッド電極ＰＤ３Ａを含む）は、ダイパッドＤＰ２上に搭載された半導体チップＣＰ２に近い（対向する）側の辺に沿って配置されている。
【００９３】
ダイパッドＤＰ３に一体的に連結されているリードＬＤＮ１には、半導体チップＣＰ３のいずれのパッド電極ＰＤ３も電気的に接続されていない。従って、リードＬＤＮ１は、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれの電極にも電気的に接続されていないリードＬＤ（すなわちノンコンタクトのリード）とみなすことができる。
【００９４】
このリードＬＤＮ１は、パッケージＰＡを形成するまでダイパッドＤＰ３を保持または固定できるようにするために、ダイパッドＤＰ３に連結した状態で設けられている。半導体装置ＳＭ１を製造する際には、リードＬＤＣ，ＬＤＤ，ＬＤＮ１を半導体装置ＳＭ１製造用のリードフレーム（のフレーム枠）に連結しておけば、ダイパッドＤＰ１，ＤＰ２，ＤＰ３をリードフレームに保持することができるので、リードフレームを用いた半導体装置ＳＭ１の製造が可能になる。リードＬＤＮ１は、電気的には不要なリードであるため、他のリードＬＤと形状が異なっていてもよく、リードＬＤＮ１を、いわゆる吊りリードとすることもできる。ダイパッドＤＰ３に連結するリードＬＤＮ１の数は単数または複数であるが、ダイパッドＤＰ３の周囲にリードＬＤＢ１〜ＬＤＢ６を配置しやすいように、ダイパッドＤＰ３を固定または保持可能な範囲でリードＬＤＮ１の数を少なくすることが好ましい。また、ダイパッドＤＰ３にリードＬＤＮ１を連結していなくとも半導体装置ＳＭ１の製造が可能であれば、ダイパッドＤＰ３に一体的に連結したリードＬＤＮ１を設ける必要はない。ダイパッドＤＰ３に一体的に連結したリードＬＤＮ１を設けない場合には、例えば、図１３のリードＬＤＮ１の位置にリードＬＤＢ４を配置し、図１３のリードＬＤＢ４の位置にリードＬＤＢ５を配置し、図１３のリードＬＤＢ５の位置にリードＬＤＢ６を配置し、図１３のリードＬＤＢ６の位置にリードＬＤＧを配置し、図１３のリードＬＤＧの位置にノンコンタクトのリードＬＤＮを配置することができる。但し、図１３にも示されるように、ダイパッドＤＰ３にリードＬＤＮ１を一体的に連結しておけば、パッケージＰＡを形成するまでダイパッドＤＰ３を保持または固定しやすく、半導体装置ＳＭ１の製造が容易となり、また、リードフレームを用いて半導体装置ＳＭ１を製造できるようになるため、パッケージＰＡの裏面でダイパッドＤＰ１，ＤＰ２，ＤＰ３が露出しない構造が、容易に実現できる。
【００９５】
＜半導体装置のリードの接続関係について＞
次に、半導体装置ＳＭ１の各リードＬＤの接続関係について、図１４を参照して説明する。図１４は、発光装置１の説明図である。図１４には、上記図１１と同様の平面透視図に重ねて、各リードＬＤに接続される上記配線基板ＰＣＢ１の配線ＷＲおよび上記配線基板ＰＣＢ１上の各部品（ここでは主コンデンサＣＭ、キセノン管ＸＣ、昇圧トランスＴＳ、マイコンＭＩＣおよび抵抗Ｒ１）を模式的に示してある。なお、図１４は平面図であるが、図面を見易くするために、図１４においては上記配線基板ＰＣＢ１の配線ＷＲにハッチングを付してある。なお、上記配線基板ＰＣＢ１の配線ＷＲは、下記配線ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７，ＷＲ８を有している。また、図１４においては、主コンデンサＣＭ、キセノン管ＸＣ、昇圧トランスＴＳ、マイコンＭＩＣおよび抵抗Ｒ１を四角形のブロックで模式的に示し、また、電源電位（固定電位）ＶＣＣの供給源または供給端子も、符号ＶＣＣを付した四角形のブロックで模式的に示してある。
【００９６】
上記図５、図１１〜図１３や図１４から分かるように、半導体装置ＳＭ１を構成するパッケージＰＡの裏面においては、辺ＳＤＢに沿って複数のリードＬＤＥが配置されている。上述のように、これら複数のリードＬＤＥは、半導体チップＣＰ１内に形成されたＩＧＢＴ２のエミッタに金属板ＭＰＬなどを介して電気的に接続されている。これら複数のリードＬＤＥは、図１４からも分かるように、上記配線基板ＰＣＢ１の配線ＷＲ１（の端子部）に半田接続され、この配線ＷＲ１を介して、上記配線基板ＰＣＢ１上に搭載された主コンデンサＣＭ（具体的には主コンデンサＣＭの一方の電極）に電気的に接続されている。
【００９７】
また、半導体装置ＳＭ１を構成するパッケージＰＡの裏面においては、辺ＳＤＡに沿って複数のリードＬＤＣ，ＬＤＤ，ＬＤＮが配置されている。このうち、複数のリードＬＤＣは、上述のように、半導体チップＣＰ１内に形成されたＩＧＢＴ２のコレクタに電気的に接続されている。これら複数のリードＬＤＣは、図１４からも分かるように、上記配線基板ＰＣＢ１の配線ＷＲ２（の端子部）に半田接続され、この配線ＷＲ２を介して、上記配線基板ＰＣＢ１上に搭載されたキセノン管ＸＣ（具体的にはキセノン管ＸＣの内部電極の一方）に電気的に接続されている。また、このうち、複数のリードＬＤＤは、上述のように、半導体チップＣＰ２内に形成されたＭＯＳＦＥＴ３のドレインに電気的に接続されている。これら複数のリードＬＤＤは、図１４からも分かるように、上記配線基板ＰＣＢ１の配線ＷＲ３（の端子部）に半田接続され、この配線ＷＲ３を介して、上記配線基板ＰＣＢ１上に搭載された昇圧トランスＴＳ（具体的には昇圧トランスＴＳの一次コイルの一端）に電気的に接続されている。
【００９８】
また、辺ＳＤＡに沿って配置された複数のリードＬＤＣ，ＬＤＤ，ＬＤＮのうち、リードＬＤＮは、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれのパッド電極や裏面電極とも電気的に接続されておらず、電気的には不要なリードＬＤである。すなわち、半導体装置ＳＭ１を構成するパッケージＰＡの裏面において、辺ＳＤＡには、リードＬＤＣ，ＬＤＤだけでなく、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれの電極とも電気的に接続されていないリードＬＤＮも配置されている。このため、このリードＬＤＮは、上記配線基板ＰＣＢ１の配線ＷＲには接続（半田接続）されないか、あるいは接続されたとしても、その配線ＷＲには、部品（上記配線基板ＰＣＢ１上に搭載された部品）は電気的に接続されない。
【００９９】
なお、簡略化のために、以下では、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれの電極にも電気的に接続されていないリードＬＤ（ここではリードＬＤＮ，ＬＤＮ１）を、ノンコンタクトのリードと呼ぶ場合もある。
【０１００】
また、半導体装置ＳＭ１を構成するパッケージＰＡの裏面においては、辺ＳＤＤに沿って複数のリードＬＤＳ，ＬＤＢ１，ＬＤＢ２，ＬＤＢ３が配置されている。上述のように、リードＬＤＳは、半導体チップＣＰ２内に形成されたＭＯＳＦＥＴ３のソースに電気的に接続され、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３は、半導体チップＣＰ３のパッド電極ＰＤ３にそれぞれワイヤＢＷ６，ＢＷ７，ＢＷ８を介して電気的に接続されている。これらリードＬＤＳ，ＬＤＢ１，ＬＤＢ２，ＬＤＢ３は、図１４からも分かるように、それぞれ上記配線基板ＰＣＢ１の配線ＷＲ４（の端子部）に半田接続され、この配線ＷＲ４を介して、上記配線基板ＰＣＢ１上に搭載されたマイコンＭＩＣ（具体的にはマイコンＭＩＣの各端子）に電気的に接続されている。
【０１０１】
また、半導体装置ＳＭ１を構成するパッケージＰＡの裏面においては、辺ＳＤＣに沿って複数のリードＬＤＮ１，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６，ＬＤＧ，ＬＤＮが配置されている。このうち、リードＬＤＢ４は、上述のようにワイヤＢＷ９を介して半導体チップＣＰ３のパッド電極ＰＤ３に電気的に接続されているが、図１４からも分かるように、上記配線基板ＰＣＢ１の配線ＷＲ５（の端子部）に半田接続され、この配線ＷＲ５を介して、電源電位（固定電位）ＶＣＣに電気的に接続されている。また、このうち、リードＬＤＢ５は、上述のようにワイヤＢＷ１０を介して半導体チップＣＰ３のパッド電極ＰＤ３に電気的に接続されているが、図１４からも分かるように、上記配線基板ＰＣＢ１の配線ＷＲ６（の端子部）に半田接続され、この配線ＷＲ６を介して、マイコンＭＩＣに電気的に接続されている。なお、図１４では、配線ＷＲ５と配線ＷＲ６とが交差して示してあるが、実際には上記配線基板ＰＣＢ１を多層配線基板により構成し、配線ＷＲ５と配線ＷＲ６とは、異なる配線層で交差しているため、配線ＷＲ５と配線ＷＲ６とが短絡することはない。
【０１０２】
また、このうち、リードＬＤＢ６は、上述のように、ワイヤＢＷ１１を介して半導体チップＣＰ３のパッド電極ＰＤ３Ｂに電気的に接続され、リードＬＤＧは、半導体チップＣＰ１に形成されたＩＧＢＴ２のゲートにワイヤＢＷ１を介して電気的に接続されている。このリードＬＤＢ６，ＬＤＧは、図１４からも分かるように、それぞれ上記配線基板ＰＣＢ１の配線ＷＲ７，ＷＲ８（の端子部）に半田接続され、この配線ＷＲ７，ＷＲ８を介して、抵抗Ｒ１の両端にそれぞれ電気的に接続されている。この場合、リードＬＤＢ６とリードＬＤＧとの間に介在する抵抗Ｒ１は、上記配線基板ＰＣＢ１の配線ＷＲまたは上記配線基板ＰＣＢ１上に搭載された受動部品（抵抗素子）などによって形成される。
【０１０３】
また、辺ＳＤＣに沿って配置された複数のリードＬＤＮ１，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６，ＬＤＧ，ＬＤＮのうち、リードＬＤＮ１，ＬＤＮは、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれのパッド電極や裏面電極とも電気的に接続されておらず、電気的には不要なリードＬＤである。すなわち、半導体装置ＳＭ１を構成するパッケージＰＡの裏面において、辺ＳＤＣには、リードＬＤＢ４，ＬＤＢ５，ＬＤＢ６，ＬＤＧだけでなく、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれの電極とも電気的に接続されていないリードＬＤＮ１，ＬＤＮも配置されている。リードＬＤＮ１は、ダイパッドＤＰ３と一体的に連結され、リードＬＤＮは、いずれのダイパッドＤＰ１，ＤＰ２，ＤＰ３とも連結されていないが、リードＬＤＮ１もリードＬＤＮと同様に半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれの電極とも電気的に接続されていないため、リードＬＤＮだけでなくリードＬＤＮ１も、ノンコンタクトのリードとみなすことができる。このリードＬＤＮ，ＬＤＮ１は、上記配線基板ＰＣＢ１の配線ＷＲには接続（半田接続）されないか、あるいは接続されたとしても、その配線ＷＲには、部品（上記配線基板ＰＣＢ１上に搭載された部品）は電気的に接続されない。
【０１０４】
このような接続関係により、マイコンＭＩＣから半導体装置ＳＭ１のリードＬＤＢ１に充電開始制御信号が入力され、ワイヤＢＷ６を介して半導体チップＣＰ３（の制御回路４ａ）に入力されるようになっている。また、半導体チップＣＰ３から出力された上記主コンデンサＣＭの充電完了検出信号が、ワイヤＢＷ７を介して半導体装置ＳＭ１のリードＬＤＢ２から出力され、マイコンＭＩＣに入力されるようになっている。また、マイコンＭＩＣから半導体装置ＳＭ１のリードＬＤＢ３に充電電流制御信号が入力され、ワイヤＢＷ８を介して半導体チップＣＰ３（の制御回路４ａ）に入力されるようになっている。また、半導体装置ＳＭ１のリードＬＤＢ４に電源電圧ＶＣＣが入力され、ワイヤＢＷ９を介して半導体チップＣＰ３（の制御回路４ａおよび駆動回路４ｂ）に入力されるようになっている。また、マイコンＭＩＣから半導体装置ＳＭ１のリードＬＤＢ５にＩＧＢＴ駆動信号が入力され、ワイヤＢＷ１０を介して半導体チップＣＰ３（の駆動回路４ｂ）に入力されるようになっている。また、半導体チップＣＰ３（の駆動回路４ｂ）から出力されたＩＧＢＴ駆動電圧が、ワイヤＢＷ１１を介して半導体装置ＳＭ１のリードＬＤＢ６から出力され、半導体装置ＳＭ１の外部の抵抗Ｒ１を経由して、半導体装置ＳＭ１のリードＬＤＧに入力され、ワイヤＢＷ１を介して半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇ（すなわち半導体チップＣＰ１内に形成されているＩＧＢＴ２のゲート）に入力されるようになっている。
【０１０５】
また、マイコンＭＩＣから半導体装置ＳＭ１のリードＬＤＳに固定電位（電源電位）、好ましくはグランド電位（基準電位、ＧＮＤ電位、接地電位）が入力され、ワイヤＢＷ５を介して半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１（すなわち半導体チップＣＰ２内に形成されているＭＯＳＦＥＴ３のソース）に入力されるようになっている。このグランド電位は、ワイヤＢＷ３，ＢＷ４（半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２と半導体チップＣＰ３のパッド電極ＰＤ３とをつなぐワイヤＢＷ３，ＢＷ４）を介して、半導体チップＣＰ３（の制御回路４ａおよび駆動回路４ｂ）にも入力される。
【０１０６】
また、半導体チップＣＰ３に形成されている制御回路４ａからのオン電圧（ＭＯＳＦＥＴ３をオンするためにＭＯＳＦＥＴ３のゲートに印加すべき電圧）が、ワイヤＢＷ２（パッド電極ＰＤ２Ｇとパッド電極ＰＤ３ＡとをつなぐワイヤＢＷ２）を介して、半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇ（すなわち半導体チップＣＰ２内のＭＯＳＦＥＴ３のゲート）に入力されるようになっている。
【０１０７】
半導体装置ＳＭ１のリードＬＤＤは、上述のように、ダイパッドＤＰ２および導電性の接着材層１３Ｄを介して半導体チップＣＰ２の裏面電極ＢＥ２（すなわち半導体チップＣＰ２内に形成されているＭＯＳＦＥＴ３のドレイン）に電気的に接続されているが、このリードＬＤＤには、昇圧トランスＴＳを介して上記バッテリＢＴの電圧が印加されている。このため、半導体チップＣＰ３の制御回路４ａからワイヤＢＷ２を介して半導体チップＣＰ２のゲート用のパッド電極ＰＤ２Ｇに入力されたオン電圧により半導体チップＣＰ２内のＭＯＳＦＥＴ３がオン状態になると、ＭＯＳＦＥＴ３のソース・ドレイン電流が半導体装置ＳＭ１のリードＬＤＳとリードＬＤＤとの間に流れ、それによって昇圧トランスＴＳを介して主コンデンサＣＭを充電させることができる。
【０１０８】
半導体装置ＳＭ１のリードＬＤＣは、上述のように、ダイパッドＤＰ１および導電性の接着材層１３Ａを介して半導体チップＣＰ１の裏面電極ＢＥ１（すなわち半導体チップＣＰ１内に形成されているＩＧＢＴ２のコレクタ）に電気的に接続されている。また、半導体装置ＳＭ１のリードＬＤＥは、上述のように、金属板ＭＰＬなどを介して半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅ（すなわち半導体チップＣＰ１内に形成されているＩＧＢＴ２のエミッタ）に電気的に接続されている。また、上述のように、半導体装置ＳＭ１のリードＬＤＣは、キセノン管ＸＣを介して主コンデンサＣＭの一方の電極に接続され、半導体装置ＳＭ１のリードＬＤＥは、主コンデンサＣＭの他方の電極に接続されている。このため、半導体チップＣＰ３内の駆動回路４ｂからワイヤＢＷ１１、リードＬＤＢ６、抵抗Ｒ１、リードＬＤＧ及びワイヤＢＷ１を介して半導体チップＣＰ１のゲート用のパッド電極ＰＤ２Ｇに入力されたオン電圧（ＩＧＢＴ駆動電圧）により半導体チップＣＰ１内のＩＧＢＴ２がオン状態になると、キセノン管ＸＣの発光（放電）に伴い、ＩＧＢＴ２のコレクタ・エミッタ電流が半導体装置ＳＭ１のリードＬＤＣとリードＬＤＥとの間に流れることになる。
【０１０９】
＜半導体装置のリード配置＞
上述のように、半導体装置ＳＭ１は多くの種類のリードＬＤ（すなわちリードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６，ＬＤＣ，ＬＤＤ，ＬＤＥ，ＬＤＧ，ＬＤＮ，ＬＤＮ１，ＬＤＳ）を有しているが、各リードＬＤに印加される電圧は同じではない。特に、キセノン管ＸＣを発光（放電）させるための主コンデンサＣＭの充電電圧が印加されるＩＧＢＴ２のコレクタとエミッタの間（すなわちリードＬＤＣとリードＬＤＥとの間）の電位差は、非常に大きく（例えば３００〜４００Ｖ）、また、キセノン管ＸＣの発光（放電）に伴い、上記ＩＧＢＴ２のコレクタとエミッタの間（すなわちリードＬＤＣとリードＬＤＥとの間）に流れる電流は、非常に大きい（例えば１００〜２００Ａ程度）。
【０１１０】
リードＬＤ間の電位差が大きかったり、リードＬＤ間を流れる電流が大きかったとしても、リードＬＤのパッケージＰＡ内に完全に封止されている部分同士では、間にある樹脂材料（パッケージＰＡを構成する樹脂材料）で十分に絶縁されるため、各リードＬＤがパッケージＰＡから全く露出していなければ、半導体装置ＳＭ１におけるリードＬＤの配置位置を気にする必要はない。しかしながら、リードＬＤは半導体装置ＳＭ１の外部端子として機能するため、各リードＬＤ（リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６，ＬＤＣ，ＬＤＤ，ＬＤＥ，ＬＤＧ，ＬＤＳのそれぞれ）は、少なくとも一部がパッケージＰＡから露出している必要がある。リードＬＤのパッケージＰＡから露出した部分同士では、リードＬＤ間の電位差が大きかったり、リードＬＤ間を流れる電流が大きかったりすると、その影響を受けてしまう可能性がある。
【０１１１】
そして、半導体チップＣＰ３は、制御回路４ａおよび駆動回路４ｂなどが形成された制御用の半導体チップであるため、ノイズなどの影響を受けやすく、キセノン管ＸＣの発光（放電）に伴ってＩＧＢＴ２のコレクタとエミッタとの間に大電流が流れた際に、この大電流による影響を受けやすい。このため、単に半導体チップＣＰ１，ＣＰ２，ＣＰ３を１パッケージ化するだけでなく、半導体装置ＳＭ１におけるリードＬＤの配置を以下のように工夫することで、キセノン管ＸＣの発光（放電）に伴ってＩＧＢＴ２のコレクタとエミッタとの間に大電流が流れた際の半導体チップＣＰ３（の制御回路４ａおよび駆動回路４ｂ）への影響を防止し、半導体チップＣＰ３（の制御回路４ａおよび駆動回路４ｂ）の誤動作などを防止している。
【０１１２】
すなわち、半導体装置ＳＭ１に設けられた複数のリードＬＤは、半導体チップＣＰ３の複数のパッド電極ＰＤ３にそれぞれ電気的に接続されたリードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６と、ＩＧＢＴ２のエミッタに電気的に接続されたエミッタ用のリードＬＤＥと、ＩＧＢＴ２のコレクタに電気的に接続されたコレクタ用のリードＬＤＣとを有している。そして、平面的に見て、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６と、コレクタ用およびエミッタ用のリードＬＤＣ，ＬＤＥとを、パッケージＰＡの互いに異なる辺に配置し、より好ましくは、平面的に見て、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６と、エミッタ用のリードＬＤＥと、コレクタ用のリードＬＤＣとを、パッケージＰＡの互いに異なる辺に配置している。なお、平面的に見てというときは、パッケージＰＡの下面（裏面）に平行な平面で見た場合に対応する。
【０１１３】
具体的に説明すると、図５および図１１〜図１３などに示されるように、複数のリードＬＤのうち、ＩＧＢＴ２のコレクタおよびエミッタに接続されたリードＬＤＣ，ＬＤＥは、パッケージＰＡの裏面の辺ＳＤＡ，ＳＤＢに沿って配置している。すなわち、複数のリードＬＤＣを、パッケージＰＡの裏面の辺ＳＤＡに沿って配置し、複数のリードＬＤＥを、パッケージＰＡの裏面の辺ＳＤＢに沿って配置している。一方、複数のリードＬＤのうち、制御用の半導体チップＣＰ３のパッド電極ＰＤ３とワイヤＢＷ６，ＢＷ７，ＢＷ８，ＢＷ９，ＢＷ１０，ＢＷ１１を介して電気的に接続されたリードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６は、パッケージＰＡの裏面の辺ＳＤＣ，ＳＤＤに沿って配置している。すなわち、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３をパッケージＰＡの裏面の辺ＳＤＤに沿って配置し、リードＬＤＢ４，ＬＤＢ５，ＬＤＢ６をパッケージＰＡの裏面の辺ＳＤＣに沿って配置している。
【０１１４】
なお、半導体装置ＳＭ１の下面（裏面）、すなわちパッケージＰＡの裏面において、辺ＳＤＡと辺ＳＤＢとは互いに交差する辺であり、辺ＳＤＢと辺ＳＤＣとは互いに交差する辺であり、辺ＳＤＣと辺ＳＤＤとは互いに交差する辺であり、辺ＳＤＤと辺ＳＤＡとは互いに交差する辺であり、辺ＳＤＡと辺ＳＤＣとは互いに対向する辺であり、辺ＳＤＢと辺ＳＤＤとは互いに対向する辺である。
【０１１５】
このように、平面的に見て、キセノン管ＸＣの発光に伴って大電流が流れるリードＬＤＣ，ＬＤＥが配置された辺ＳＤＡ，ＳＤＢとは異なる辺ＳＤＣ，ＳＤＤに、制御用の半導体チップＣＰ３のパッド電極ＰＤ３に電気的に接続されたリードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６を配置している。これにより、キセノン管ＸＣの発光に伴ってリードＬＤＣ，ＬＤＥに大電流が流れたとしても、リードＬＤＣ，ＬＤＥが配置された辺ＳＤＡ，ＳＤＢとは異なる辺ＳＤＣ，ＳＤＤに配置されたリードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６には、リードＬＤＣ，ＬＤＥに流れる大電流の影響がほとんど生じなくなる。このため、キセノン管ＸＣの発光に伴ってＩＧＢＴ２のコレクタとエミッタとの間に大電流が流れた際の半導体チップＣＰ３（の制御回路４ａおよび駆動回路４ｂ）への影響を防止し、半導体チップＣＰ３（の制御回路４ａおよび駆動回路４ｂ）の誤動作などを防止することができる。従って、半導体装置ＳＭ１およびこれを用いた発光装置１の性能や信頼性を向上させることができる。
【０１１６】
また、ドレイン用のリードＬＤＤ（すなわちＭＯＳＦＥＴ３のドレイン）にも数十Ｖ程度（例えば６０Ｖ程度）の電圧が印加される。このため、ドレイン用のリードＬＤＤは、平面的に見て、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６が配置された辺ＳＤ，ＳＤＤとは異なる辺（本実施の形態では辺ＳＤＡ、後述の本実施の形態６では辺ＳＤＢ）に配置すれば、より好ましい。これにより、ドレイン用のリードＬＤＤに印加される電圧が、半導体チップＣＰ３（の制御回路４ａおよび駆動回路４ｂ）へ影響するのを的確に防止でき、半導体装置ＳＭ１およびこれを用いた発光装置１の性能や信頼性を更に向上させることができる。
【０１１７】
一方、ソース用のリードＬＤＳ（すなわちＭＯＳＦＥＴ３のソース）には、グランド電位（基準電位、ＧＮＤ電位、接地電位）が供給される。このため、ソース用のリードＬＤＳは、平面的に見て、リードＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４，ＬＤＢ５，ＬＤＢ６が配置された辺ＳＤＣ，ＳＤＤと同じ辺に配置することができる。本実施の形態では、辺ＳＤＤにソース用のリードＬＤＳを配置しており、これにより、ソース用のリードＬＤＳと半導体チップＣＰ２のソース用のパッド電極ＰＤ２Ｓ１とがワイヤＢＷで接続しやすくなるが、他の形態として辺ＳＤＣにソース用のリードＬＤＳを配置することも可能である。
【０１１８】
このような本実施の形態の半導体装置ＳＭ１におけるリードＬＤの配置の仕方（どの辺ＳＤＡ〜ＳＤＤにどのリードＬＤを配置させるか）については、後述する第１〜第３の変形例および後述する実施の形態２〜１２の半導体装置においても、特に言及しない限り基本的には同じであり、それによって上述のような効果を得ることができる。
【０１１９】
＜半導体装置の変形例＞
図１５は、本実施の形態の半導体装置ＳＭ１の第１の変形例を示す平面透視図であり、図１６は、その断面図、図１７はその下面図（裏面図）である。また、図１８は、本実施の形態の半導体装置ＳＭ１の第２の変形例を示す平面透視図であり、図１９は、その断面図、図２０は、その下面図（裏面図）である。なお、図１５および図１８は上記図１１に対応するものであり、図１６および図１９は上記図６に対応するものであり、図１７および図２０は上記図５に対応するものである。
【０１２０】
図１５〜図１７の第１の変形例は、上記図４〜図１３の場合に比べて、各リードＬＤをパッケージＰＡから側方に突出させ、パッケージＰＡから突出した部分を平坦にした場合に対応する。一方、図１８〜図２０の第２の変形例は、パッケージＰＡの裏面ではリードＬＤを露出させずにパッケージＰＡの側面からリードＬＤを突出させ、各リードＬＤをパッケージＰＡから突出した部分で折り曲げ加工した場合に対応する。
【０１２１】
上記図４〜図１３に示される半導体装置ＳＭ１では、各リードＬＤがパッケージＰＡの外方に大きく突出することなく形成されたＱＦＮ構成の場合が図示されているが、図１５〜図１７の場合、あるいは図１８〜図２０の場合のように、各リードＬＤの一部をパッケージＰＡの外方に突出させたＱＦＰ（Quad Flat Package）構成とすることもできる。これは、後述する実施の形態２およびそれ以降の実施の形態においても同様である。
【０１２２】
各リードＬＤの平面的な配置位置については、図１５〜図１７の第１の変形例の場合および図１８〜図２０の第２の変形例の場合も、上記図４〜図１３に示される半導体装置ＳＭ１と同様であるので、ここではその説明は省略する。後述の実施の形態２〜１２の半導体装置においても、同様に、ＱＦＰ構成とすることもできる。
【０１２３】
図２１は、本実施の形態の半導体装置ＳＭ１の第３の変形例を示す断面図であり、上記図６に対応するものである。
【０１２４】
上記図４〜図１３に示される半導体装置ＳＭ１では、ダイパッドＤＰ１〜ＤＰ３に一体的に連結されるリードＬＤ（ここではリードＬＤＣ，ＬＤＤ，ＬＤＮ１）以外のリードＬＤは、リードＬＤの金属板ＭＰＬまたはワイヤＢＷが接続される面がダイパッドＤＰ１〜ＤＰ３の上面（半導体チップＣＰ１，ＣＰ３を搭載する面）よりも高くなるように、ダイパッドＤＰ１〜ＤＰ３に近い側が持ち上げられるようにリードＬＤが加工されている。これにより、金属板ＭＰＬまたはワイヤＢＷをリードＬＤに接続しやすくなる。
【０１２５】
一方、図２１に示される第３の変形例では、リードＬＤの金属板ＭＰＬまたはワイヤＢＷが接続される面がダイパッドＤＰ１〜ＤＰ３の上面（半導体チップＣＰ１，ＣＰ３を搭載する面）と同じ高さとなっている。これにより、リードＬＤの加工がしやすくなる。これは、後述する実施の形態２〜７の半導体装置においても、適用できる。
【０１２６】
（実施の形態２）
図２２は、本実施の形態２の半導体装置ＳＭ１ａの平面透視図である。図２２は、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図２３は、図２２において、更に金属板ＭＰＬ、ワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１ａの平面透視図であり、上記図１３に対応するものである。なお、図２３は平面図であるが、図面を見易くするために、図２３においてはダイパッドＤＰ４、リード配線ＬＤＡ，ＬＤＡ１およびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。図２４および図２５は、半導体装置ＳＭ１ａの断面図（側面断面図）であり、それぞれ上記図６および図９とほぼ同じ断面位置が示されているが、図２２のＡ−Ａ線の位置での半導体装置ＳＭ１ａの断面図が図２４にほぼ対応し、図２２のＤ１−Ｄ１線の位置での半導体装置ＳＭ１ａの断面図が図２５にほぼ対応する。図２６は、半導体装置ＳＭ１ａの下面図（裏面図）であり、上記図５に対応するものである。また、本実施の形態の半導体装置ＳＭ１ａの上面図は、上記図４と同様であるので、ここではその図示は省略する。
【０１２７】
図２２〜図２６と上記図１１、図１３、図６、図９および図５とを比べると分かるように、図２２〜図２６に示される本実施の形態の半導体装置ＳＭ１ａは、半導体チップＣＰ１，ＣＰ２，ＣＰ３を共通のダイパッドＤＰ４上に搭載した点で、上記実施の形態１の半導体装置ＳＭ１と異なっている。それ以外の半導体装置ＳＭ１ａの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここでは主として相違点について説明する。
【０１２８】
本実施の形態の半導体装置ＳＭ１ａにおいては、半導体チップＣＰ１，ＣＰ２，ＣＰ３を共通のダイパッドＤＰ４上に搭載している。ダイパッドＤＰ４は、上記ダイパッドＤＰ１とダイパッドＤＰ２とダイパッドＤＰ３とを一体的に連結したものに相当する。すなわち、上記実施の形態１では、上記ダイパッドＤＰ１，ＤＰ２，ＤＰ３は互いに分離されて間を樹脂材料（パッケージＰＡを構成する樹脂材料）が満たしていたのに対して、本実施の形態では、上記ダイパッドＤＰ１，ＤＰ２，ＤＰ３を一体化した１つのダイパッドＤＰ４を用い、このダイパッドＤＰ４上に３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３を搭載している。複数のリードＬＤは、ダイパッドＤＰ４の周囲に配置されている。ダイパッドＤＰ４はパッケージ（封止体）ＰＡに封止されている。
【０１２９】
但し、上記実施の形態１では、ダイパッドＤＰ１に複数のリードＬＤＣが一体的に接続され、ダイパッドＤＰ２に複数のリードＬＤＤが一体的に連結され、かつダイパッドＤＰ３にリードＬＤＮ１が一体的に接続されていた。それに対して、本実施の形態では、ダイパッドＤＰ４に複数のリードＬＤＣが一体的に接続されているが、複数のリードＬＤＤはダイパッドＤＰ４に一体的に接続されておらず、ダイパッドＤＰ４と複数のリードＬＤＤとは互いに分離されて電気的に絶縁されている。すなわち、ダイパッドＤＰ４と複数のリードＬＤＣとは一体的に形成されているのに対して、ダイパッドＤＰ４と複数のリードＬＤＤとは一体的に形成されていない。パッケージＰＡ内において、各リードＬＤＤの端部はリード配線ＬＤＡ１に一体的に接続されており、複数のリードＬＤＤ同士は、リード配線ＬＤＡ１で互いに電気的に接続されている。
【０１３０】
また、上記リードＬＤＮ１に相当するもの（すなわちダイパッドＤＰ４に一体的に連結したノンコンタクトのリード）は、本実施の形態の半導体装置ＳＭ１ａでは設けられていない。これは、ダイパッドＤＰ４には、リードＬＤＣが連結されているので、このリードＬＤＣによって、パッケージＰＡを形成するまでダイパッドＤＰ４を保持または固定できるので、上記リードＬＤＮ１に相当するものを設ける必要がないためである。半導体装置ＳＭ１ａを製造する際には、リードＬＤＣを半導体装置ＳＭ１ａ製造用のリードフレーム（のフレーム枠）に連結しておけば、ダイパッドＤＰ４をリードフレームに保持することができるので、リードフレームを用いた半導体装置ＳＭ１ａの製造が可能になる。従って、本実施の形態では、上記リードＬＤＮ１に相当するものが無いため、図２２と上記図１３とを比べると分かるように、上記図１３のリードＬＤＮ１の位置にリードＬＤＢ４を配置し、上記図１３のリードＬＤＢ４の位置にリードＬＤＢ５を配置し、上記図１３のリードＬＤＢ５の位置にリードＬＤＢ６を配置し、上記図１３のリードＬＤＢ６の位置にリードＬＤＧを配置し、上記図１３のリードＬＤＧの位置にノンコンタクトのリードＬＤＮを配置している。
【０１３１】
上記実施の形態１と同様に、本実施の形態においても、半導体チップＣＰ１は、裏面電極ＢＥ１（すなわちＩＧＢＴ２のコレクタ用の裏面電極）を有しており、この半導体チップＣＰ１の裏面電極ＢＥ１は、導電性の接着材層１３Ａを介して、ダイパッドＤＰ４に接合されて固定されると共に電気的に接続されている。従って、各リードＬＤＣは、ダイパッドＤＰ４および導電性の接着材層１３Ａを介して、半導体チップＣＰ１の裏面電極ＢＥ１（すなわちＩＧＢＴ２のコレクタ）に電気的に接続されている。
【０１３２】
一方、上記実施の形態１とは異なり、本実施の形態では、半導体チップＣＰ２の裏面（下面）には、上記裏面電極（裏面ドレイン電極）ＢＥ２は形成されておらず、その代わりに、半導体チップＣＰ２の主面（表面、上面）には、ゲート用のパッド電極ＰＤ２Ｇおよびソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２だけでなく、ドレイン用のパッド電極（ボンディングパッド）ＰＤ２Ｄも設けられている。これらパッド電極ＰＤ２Ｇ，ＰＤ２Ｓ１，ＰＤ２Ｓ２，ＰＤ２Ｄは、いずれもワイヤＢＷ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
【０１３３】
半導体チップＣＰ２のドレイン用のパッド電極ＰＤ２Ｄは、半導体チップＣＰ２内に形成された上記ＭＯＳＦＥＴ３のドレインに電気的に接続されている。すなわち、半導体チップＣＰ２のドレイン用のパッド電極ＰＤ２Ｄは、上記ＭＯＳＦＥＴ３のドレイン用のパッド電極（ボンディングパッド）に対応する。半導体チップＣＰ２のドレイン用のパッド電極ＰＤ２Ｄは、複数のワイヤＢＷのうちのワイヤＢＷ１２（単数または複数）を通じて、リード配線ＬＤＡ１に電気的に接続されている。従って、ドレイン用の各リードＬＤＤは、リード配線ＬＤＡ１およびワイヤＢＷ１２を介して、半導体チップＣＰ２のドレイン用のパッド電極ＰＤ２Ｄ（すなわち上記ＭＯＳＦＥＴのドレイン）に電気的に接続されている。
【０１３４】
更に、上記実施の形態１とは異なり、本実施の形態では、半導体チップＣＰ２の裏面をダイパッドＤＰ４に接合する接着材層１３Ｄは、絶縁性を有することが必要である。上記実施の形態１では、半導体チップＣＰ２の上記裏面電極ＢＥ２を上記ダイパッドＤＰ２の電気的に接続させるために、接着材層１３Ｄが導電性を有する必要があったが、本実施の形態では、半導体チップＣＰ１の裏面電極ＢＥ１を電気的に接続しているダイパッドＤＰ４に、半導体チップＣＰ２を搭載するため、ダイパッドＤＰ４と半導体チップＣＰ２とは電気的に絶縁する必要がある。このため、本実施の形態では、半導体チップＣＰ２の裏面とダイパッドＤＰ４とを、絶縁性の接着材層１３Ｄを介して接合することにより、ダイパッドＤＰ４と半導体チップＣＰ２とを電気的に絶縁する。同様の理由により、本実施の形態では、半導体チップＣＰ３の裏面をダイパッドＤＰ４に接合する接着材層１３Ｅも、絶縁性を有することが必要である。
【０１３５】
半導体装置ＳＭ１ａの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。また、発光装置１における半導体装置ＳＭ１ａの接続関係および機能は、上記実施の形態１の半導体装置ＳＭ１と同様である。
【０１３６】
本実施の形態では、上記実施の形態１で得られる効果に加えて、３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３を共通のダイパッドＤＰ４上に搭載したことにより、半導体装置ＳＭ１ａの組立性（組み立てやすさ）を向上させることができる。一方、上記実施の形態１のように、３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３をそれぞれ異なるダイパッドＤＰ１，ＤＰ２，ＤＰ３に搭載した場合には、各半導体チップＣＰ１，ＣＰ２，ＣＰ３が搭載されたダイパッドＤＰ１，ＤＰ２，ＤＰ３間を、パッケージＰＡを構成する樹脂材料で絶縁できるため、耐圧をより高めることができ、半導体装置の信頼性をより向上させることができる。
【０１３７】
（実施の形態３）
図２７は、本実施の形態３の半導体装置ＳＭ１ｂの平面透視図である。図２７は、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図２８は、図２７において、更に金属板ＭＰＬ、ワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１ｂの平面透視図であり、上記図１３に対応するものである。なお、図２８は平面図であるが、図面を見易くするために、図２８においてはダイパッドＤＰ５、リード配線ＬＤＡおよびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。図２９は、半導体装置ＳＭ１ｂの断面図（側面断面図）であり、上記図９とほぼ同じ断面位置が示されているが、図２７のＤ１−Ｄ１線の位置での半導体装置ＳＭ１ｂの断面図が図２９にほぼ対応する。また、本実施の形態の半導体装置ＳＭ１ｂの上面図および下面図は、それぞれ上記図４および上記図２６と同様であるので、ここではその図示は省略する。
【０１３８】
図２７〜図２９と上記図１１、図１３および図９とを比べると分かるように、図２７〜図２９に示される本実施の形態の半導体装置ＳＭ１ｂは、半導体チップＣＰ２，ＣＰ３を共通のダイパッドＤＰ５上に搭載した点で、上記実施の形態１の半導体装置ＳＭ１と異なっている。それ以外は、本実施の形態の半導体装置ＳＭ１ｂの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここでは主として相違点について説明する。
【０１３９】
本実施の形態の半導体装置ＳＭ１ｂにおいては、上記実施の形態１と同様に半導体チップＣＰ１をダイパッドＤＰ１上に搭載しているが、上記実施の形態１とは異なり、半導体チップＣＰ２と半導体チップＣＰ３とを共通のダイパッドＤＰ５上に搭載している。ダイパッドＤＰ５は、上記ダイパッドＤＰ２とダイパッドＤＰ３とを一体的に連結したものに相当する。すなわち、上記実施の形態１では、上記ダイパッドＤＰ２とダイパッドＤＰ３とは互いに分離されて間を樹脂材料（パッケージＰＡを構成する樹脂材料）が満たしていたのに対して、本実施の形態では、上記ダイパッドＤＰ２，ＤＰ３の代わりに上記ダイパッドＤＰ２とダイパッドＤＰ３とを一体化したダイパッドＤＰ５を用い、このダイパッドＤＰ５上に２つの半導体チップＣＰ２，ＣＰ３を搭載している。複数のリードＬＤは、ダイパッドＤＰ１，ＤＰ５（からなるダイパッド群）の周囲に配置されており、ダイパッドＤＰ１とダイパッドＤＰ５との間にはリードＬＤは配置されていない。ダイパッドＤＰ１と同様、ダイパッドＤＰ５も、パッケージ（封止体）ＰＡに封止されている。また、上記実施の形態１においてダイパッドＤＰ２に複数のリードＬＤＤが一体的に接続されていたのと同様に、本実施の形態では、ダイパッドＤＰ５に複数のリードＬＤＤが一体的に接続されている。すなわち、ダイパッドＤＰ５と複数のリードＬＤＤとは一体的に形成されている。
【０１４０】
但し、上記リードＬＤＮ１に相当するもの（すなわちダイパッドＤＰ５に一体的に連結したノンコンタクトのリード）は、本実施の形態の半導体装置ＳＭ１ｂでは設けられていない。これは、ダイパッドＤＰ５には、リードＬＤＤが連結されているので、このリードＬＤＤによって、パッケージＰＡを形成するまでダイパッドＤＰ５を保持または固定できるので、上記リードＬＤＮ１に相当するものを設ける必要がないためである。半導体装置ＳＭ１ｂを製造する際には、リードＬＤＣ，ＬＤＤを半導体装置ＳＭ１ｂ製造用のリードフレーム（のフレーム枠）に連結しておけば、ダイパッドＤＰ１，ＤＰ５をリードフレームに保持できるので、リードフレームを用いた半導体装置ＳＭ１ｂの製造が可能になる。従って、本実施の形態では、上記リードＬＤＮ１に相当するものが無いため、図２８と上記図１３とを比べると分かるように、上記図１３のリードＬＤＮ１の位置にリードＬＤＢ４を配置し、上記図１３のリードＬＤＢ４の位置にリードＬＤＢ５を配置し、上記図１３のリードＬＤＢ５の位置にリードＬＤＢ６を配置し、上記図１３のリードＬＤＢ６の位置にリードＬＤＧを配置し、上記図１３のリードＬＤＧの位置にノンコンタクトのリードＬＤＮを配置している。
【０１４１】
上記実施の形態１と同様に、本実施の形態においても、半導体チップＣＰ１は、裏面電極ＢＥ１（すなわちＩＧＢＴ２のコレクタ用の裏面電極）を有しており、この半導体チップＣＰ１の裏面電極ＢＥ１は、導電性の接着材層１３Ａを介して、ダイパッドＤＰ１に接合されて固定されると共に電気的に接続されている。従って、各リードＬＤＣは、ダイパッドＤＰ１および導電性の接着材層１３Ａを介して、半導体チップＣＰ１の裏面電極ＢＥ１（すなわちＩＧＢＴ２のコレクタ）に電気的に接続されている。
【０１４２】
また、上記実施の形態１と同様に、本実施の形態においても、半導体チップＣＰ２は、裏面電極ＢＥ２（すなわちＭＯＳＦＥＴ３のドレイン用の裏面電極）を有しており、この半導体チップＣＰ２の裏面電極ＢＥ２は、導電性の接着材層１３Ｄを介して、ダイパッドＤＰ５に接合されて固定されると共に電気的に接続されている。従って、各リードＬＤＤは、ダイパッドＤＰ５および導電性の接着材層１３Ｄを介して、半導体チップＣＰ２の裏面電極ＢＥ２（すなわちＭＯＳＦＥＴ３のドレイン）に電気的に接続されている。
【０１４３】
一方、半導体チップＣＰ３は、接着材層１３Ｅを介してダイパッドＤＰ５に接合されて固定されているが、本実施の形態では、半導体チップＣＰ３の裏面をダイパッドＤＰ５の上面に接合する接着材層１３Ｅは、絶縁性を有する必要がある。すなわち、半導体チップＣＰ２の裏面電極ＢＥ２を電気的に接続しているダイパッドＤＰ５に、半導体チップＣＰ３を搭載することから、ダイパッドＤＰ５と半導体チップＣＰ３とは電気的に絶縁する必要があるので、本実施の形態では、半導体チップＣＰ３の裏面とダイパッドＤＰ５とを、絶縁性の接着材層１３Ｅを介して接合することにより、ダイパッドＤＰ５と半導体チップＣＰ３とを電気的に絶縁する。
【０１４４】
半導体装置ＳＭ１ｂの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。また、発光装置１における半導体装置ＳＭ１ｂの接続関係および機能は、上記実施の形態１の半導体装置ＳＭ１と同様である。
【０１４５】
本実施の形態では、上記実施の形態１で得られる効果に加えて、用いるダイパッドが２つ（ダイパッドＤＰ１，ＤＰ５）で済むため、ダイパッドが３つ必要な場合に比べて、半導体装置ＳＭ１ｂの組立性（組み立てやすさ）を向上させることができる。一方、上記実施の形態１のように、３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３をそれぞれ異なるダイパッドＤＰ１，ＤＰ２，ＤＰ３に搭載した場合には、耐圧をより高めることができ、半導体装置の信頼性をより向上させることができる。
【０１４６】
（実施の形態４）
図３０は、本実施の形態４の半導体装置ＳＭ１ｃの平面透視図である。図３０は、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図３１は、図３０において、更に金属板ＭＰＬ、ワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１ｃの平面透視図であり、上記図１３に対応するものである。なお、図３１は平面図であるが、図面を見易くするために、図３１においてはダイパッドＤＰ２，ＤＰ６、リード配線ＬＤＡおよびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。図３２は、半導体装置ＳＭ１ｃの断面図（側面断面図）であり、上記図７とほぼ同じ断面位置が示されているが、図３０のＢ−Ｂ線の位置での半導体装置ＳＭ１ｃの断面図が図３２にほぼ対応する。また、本実施の形態の半導体装置ＳＭ１ｃの上面図および下面図は、それぞれ上記図４および上記図２６と同様であるので、ここではその図示は省略する。
【０１４７】
図３０〜図３２と上記図１１、図１３および図９とを比べると分かるように、図３０〜図３２に示される本実施の形態の半導体装置ＳＭ１ｃは、半導体チップＣＰ１，ＣＰ３を共通のダイパッドＤＰ６上に搭載した点で、上記実施の形態１の半導体装置ＳＭ１と異なっている。それ以外は、本実施の形態の半導体装置ＳＭ１ｃの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここでは主として相違点について説明する。
【０１４８】
本実施の形態の半導体装置ＳＭ１ｃにおいては、上記実施の形態１と同様に半導体チップＣＰ２をダイパッドＤＰ２上に搭載しているが、上記実施の形態１とは異なり、半導体チップＣＰ１と半導体チップＣＰ３とは共通のダイパッドＤＰ６上に搭載している。ダイパッドＤＰ６は、上記ダイパッドＤＰ１とダイパッドＤＰ３とを一体的に連結したものに相当する。すなわち、上記実施の形態１では、上記ダイパッドＤＰ１とダイパッドＤＰ３とは互いに分離されて間を樹脂材料（パッケージＰＡを構成する樹脂材料）が満たしていたのに対して、本実施の形態では、上記ダイパッドＤＰ１，ＤＰ３の代わりに上記ダイパッドＤＰ１とダイパッドＤＰ３とを一体化したダイパッドＤＰ６を用い、このダイパッドＤＰ６上に２つの半導体チップＣＰ１，ＣＰ３を搭載している。複数のリードＬＤは、ダイパッドＤＰ２，ＤＰ６（からなるダイパッド群）の周囲に配置されており、ダイパッドＤＰ２とダイパッドＤＰ６との間にはリードＬＤは配置されていない。ダイパッドＤＰ２と同様、ダイパッドＤＰ６も、パッケージ（封止体）ＰＡに封止されている。また、上記実施の形態１においてダイパッドＤＰ１に複数のリードＬＤＣが一体的に接続されていたのと同様に、本実施の形態では、ダイパッドＤＰ６に複数のリードＬＤＣが一体的に接続されている。すなわち、ダイパッドＤＰ６と複数のリードＬＤＣとは一体的に形成されている。
【０１４９】
但し、上記リードＬＤＮ１に相当するもの（すなわちダイパッドＤＰ６に一体的に連結したノンコンタクトのリード）は、本実施の形態の半導体装置ＳＭ１ｃでは設けられていない。これは、ダイパッドＤＰ６には、リードＬＤＣが連結されているので、このリードＬＤＣによって、パッケージＰＡを形成するまでダイパッドＤＰ６を保持または固定できるので、上記リードＬＤＮ１に相当するものを設ける必要がないためである。半導体装置ＳＭ１ｃを製造する際には、リードＬＤＣ，ＬＤＤを半導体装置ＳＭ１ｃ製造用のリードフレーム（のフレーム枠）に連結しておけば、ダイパッドＤＰ２，ＤＰ６をリードフレームに保持できるので、リードフレームを用いた半導体装置ＳＭ１ｃの製造が可能になる。従って、本実施の形態では、上記リードＬＤＮ１に相当するものが無いため、図３１と上記図１３とを比べると分かるように、上記図１３のリードＬＤＮ１の位置にリードＬＤＢ４を配置し、上記図１３のリードＬＤＢ４の位置にリードＬＤＢ５を配置し、上記図１３のリードＬＤＢ５の位置にリードＬＤＢ６を配置し、上記図１３のリードＬＤＢ６の位置にリードＬＤＧを配置し、上記図１３のリードＬＤＧの位置にノンコンタクトのリードＬＤＮを配置している。
【０１５０】
上記実施の形態１と同様に、本実施の形態においても、半導体チップＣＰ２は、裏面電極ＢＥ２（すなわちＭＯＳＦＥＴ３のドレイン用の裏面電極）を有しており、この半導体チップＣＰ２の裏面電極ＢＥ２は、導電性の接着材層１３Ｄを介して、ダイパッドＤＰ２に接合されて固定されると共に電気的に接続されている。従って、各リードＬＤＤは、ダイパッドＤＰ２および導電性の接着材層１３Ｄを介して、半導体チップＣＰ２の裏面電極ＢＥ２（すなわちＭＯＳＦＥＴ３のドレイン）に電気的に接続されている。
【０１５１】
また、本実施の形態においても、上記実施の形態１と同様に、半導体チップＣＰ１は裏面電極ＢＥ１（すなわちＩＧＢＴ２のコレクタ用の裏面電極）を有しており、この半導体チップＣＰ１の裏面電極ＢＥ１は、導電性の接着材層１３Ａを介して、ダイパッドＤＰ６に接合されて固定されると共に電気的に接続されている。従って、各リードＬＤＣは、ダイパッドＤＰ６および導電性の接着材層１３Ａを介して、半導体チップＣＰ１の裏面電極ＢＥ１（すなわちＩＧＢＴ２のコレクタ）に電気的に接続されている。
【０１５２】
一方、半導体チップＣＰ３は、接着材層１３Ｅを介してダイパッドＤＰ６に接合されて固定されているが、本実施の形態では、半導体チップＣＰ３の裏面をダイパッドＤＰ６の上面に接合する接着材層１３Ｅは、絶縁性を有する必要がある。すなわち、半導体チップＣＰ１の裏面電極ＢＥ１を電気的に接続しているダイパッドＤＰ６に、半導体チップＣＰ３を搭載することから、ダイパッドＤＰ６と半導体チップＣＰ３とは電気的に絶縁する必要があるので、本実施の形態では、半導体チップＣＰ３の裏面とダイパッドＤＰ６とを、絶縁性の接着材層１３Ｅを介して接合することにより、ダイパッドＤＰ６と半導体チップＣＰ３とを電気的に絶縁する。
【０１５３】
半導体装置ＳＭ１ｃの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。また、発光装置１における半導体装置ＳＭ１ｃの接続関係および機能は、上記実施の形態１の半導体装置ＳＭ１と同様である。
【０１５４】
本実施の形態では、上記実施の形態１で得られる効果に加えて、用いるダイパッドが２つ（ダイパッドＤＰ１，ＤＰ６）で済むため、ダイパッドが３つ必要な場合に比べて、半導体装置ＳＭ１ｃの組立性（組み立てやすさ）を向上させることができる。一方、上記実施の形態１のように、３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３をそれぞれ異なるダイパッドＤＰ１，ＤＰ２，ＤＰ３に搭載した場合には、耐圧をより高めることができ、半導体装置の信頼性をより向上させることができる。
【０１５５】
（実施の形態５）
図３３は、本実施の形態５の半導体装置ＳＭ１ｄの平面透視図である。図３３は、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図３４は、半導体装置ＳＭ１ｄの断面図（側面断面図）であり、上記図７とほぼ同じ断面位置が示されているが、図３３のＢ−Ｂ線の位置での半導体装置ＳＭ１ｄの断面図が図３４にほぼ対応する。また、本実施の形態の半導体装置ＳＭ１ｄの上面図および下面図は、それぞれ上記図４および上記図５と同様であるので、ここではその図示は省略する。
【０１５６】
図３３および図３４と上記図１１および図７とを比べると分かるように、図３３および図３４に示される本実施の形態の半導体装置ＳＭ１ｄは、半導体チップＣＰ３のパッド電極ＰＤ３Ｂと半導体チップＣＰ１のゲート用のパッド電極ＰＤ１ＧとをワイヤＢＷ１（単数または複数）を介して直接接続した点で、上記実施の形態１の半導体装置ＳＭ１と異なっている。それ以外は、本実施の形態の半導体装置ＳＭ１ｄの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここでは主として相違点について説明する。
【０１５７】
上記実施の形態１の半導体装置ＳＭ１では、半導体チップＣＰ３のパッド電極ＰＤ３Ｂを上記リードＬＤＢ６にワイヤＢＷ１１を介して電気的に接続し、半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇを上記リードＬＤＧにワイヤＢＷ１を介して電気的に接続していた。このため、半導体チップＣＰ３内の駆動回路４ｂで生成されて半導体チップＣＰ３のパッド電極ＰＤ３Ｂから出力されたＩＧＢＴ駆動電圧は、半導体装置ＳＭ１のリードＬＤＢ６から半導体装置ＳＭ１外に一旦出力され、半導体装置ＳＭ１の外部の上記抵抗Ｒ１を経由して、半導体装置ＳＭ１のリードＬＤＧに再入力され、半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇに入力される。この場合、半導体装置ＳＭ１の外部に上記抵抗Ｒ１を設けることができるため、半導体装置ＳＭ１の外部で上記抵抗Ｒ１の抵抗を調整することができる。
【０１５８】
それに対して、本実施の形態の半導体装置ＳＭ１ｄでは、半導体チップＣＰ３のパッド電極ＰＤ３ＢをワイヤＢＷを介してリードＬＤ（上記リードＬＤＢ６相当するリードＬＤ）に接続しておらず、かつ半導体チップＣＰ１のゲート用のパッド電極ＰＤ１ＧをワイヤＢＷを介してリードＬＤ（上記リードＬＤＧ相当するリードＬＤ）に接続していない。その代わりに、本実施の形態では、半導体チップＣＰ３のパッド電極ＰＤ３Ｂと半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇとを、ワイヤＢＷ（単数または複数）のみを介して直接結線して電気的に接続している。
【０１５９】
このため、上記実施の形態１の半導体装置ＳＭ１のリードＬＤＢ６，ＬＤＧに対応する位置のリードＬＤは、本実施の形態の半導体装置ＳＭ１ｄでは、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれのパッド電極や裏面電極とも電気的に接続されておらず、電気的には不要なリード（ノンコンタクトのリード）ＬＤＮとされている。また、上記実施の形態１で用いていた上記ワイヤＢＷ１１は本実施の形態では配置されず、かつワイヤＢＷ１の接続関係は、上記実施の形態１と本実施の形態とでは異なる。すなわち、上記実施の形態１では、ワイヤＢＷ１はリードＬＤＧと半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇとの間を繋いでいたのに対して、本実施の形態では、ワイヤＢＷ１は半導体チップＣＰ３のパッド電極ＰＤ３Ｂと半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇとの間を繋いでいる。また、本実施の形態では、上記抵抗Ｒ１は、半導体チップＣＰ３内に形成されている。すなわち、本実施の形態では、半導体チップＣＰ３内に、上記制御回路４ａおよび駆動回路４ｂに加えて、更に上記抵抗Ｒ１も形成されている。
【０１６０】
このため、本実施の形態では、半導体チップＣＰ３内の駆動回路４ｂで生成されたＩＧＢＴ駆動電圧は、半導体チップＣＰ３内の抵抗Ｒ１を経て半導体チップＣＰ３のパッド電極ＰＤ３Ｂから出力され、ワイヤＢＷ１（パッド電極ＰＤ３Ｂとパッド電極ＰＤ１Ｇとを接続するワイヤＢＷ１）を介して半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇに入力される（すなわち半導体チップＣＰ１内のＭＯＳＦＥＴ３のゲート電極に入力される）。すなわち、本実施の形態では、半導体チップＣＰ３パッド電極ＰＤ３Ｂから出力されたＩＧＢＴ駆動電圧は、半導体装置ＳＭ１ｄの外部に出力されることなく、パッケージＰＡ内の導電経路（すなわちパッド電極ＰＤ３Ｂとパッド電極ＰＤ１とを接続するワイヤＢＷ１）を経由して半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇに入力される。
【０１６１】
本実施の形態の半導体装置ＳＭ１ｄの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。また、発光装置１における半導体装置ＳＭ１ｄの接続関係および機能は、上記抵抗素子Ｒ１を半導体装置ＳＭ１ｄに内蔵させていること以外は、上記実施の形態１の半導体装置ＳＭ１と同様である。
【０１６２】
本実施の形態では、半導体装置ＳＭ１ｄ外に上記抵抗Ｒ１を設ける必要がないため、上記抵抗Ｒ１を上記配線基板ＰＣＢ１の配線または上記配線基板ＰＣＢ１上に搭載された部品などによって構成した場合に比べて、上記配線基板ＰＣＢ１の面積を縮小でき、発光装置１の更なる小型化（小面積化）を図ることができる。また、半導体チップＣＰ３内にＲＯＭ（Read Only Memory）を内蔵させ、半導体チップＣＰ３内に設けた上記抵抗Ｒ１の抵抗率を半導体装置ＳＭ１ｄのモデルごとに調整することもできる。
【０１６３】
また、本実施の形態では、上述の実施の形態１に対して、半導体チップＣＰ３のパッド電極ＰＤ３Ｂと半導体チップＣＰ１のゲート用のパッド電極ＰＤ１Ｇとを、ワイヤＢＷ（単数または複数）のみを介して直接結線して電気的に接続することを適用した場合について説明したが、これに限定されず、上述の実施の形態１〜４および後述の実施の形態６〜１２のいずれに対しても、適用することができる。
【０１６４】
（実施の形態６）
図３５は、本実施の形態６の半導体装置ＳＭ１ｅの平面透視図である。図３５は、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図３６は、図３５において、更に金属板ＭＰＬおよびワイヤＢＷを外した（透視した）状態の半導体装置ＳＭ１ｅの平面透視図であり、上記図１２に対応するものである。図３７は、図３６において、更に半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１ｅの平面透視図であり、上記図１３に対応するものである。なお、図３７は平面図であるが、図面を見易くするために、図３７においてはダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＤＡおよびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。図３８は、半導体装置ＳＭ１ｅの断面図（側面断面図）であり、図３６のＦ−Ｆ線の位置での半導体装置ＳＭ１ｅの断面図にほぼ対応する。図３９は、半導体装置ＳＭ１ｅの下面図（裏面図）であり、上記図５に対応するものである。また、本実施の形態の半導体装置ＳＭ１ｅの上面図は、上記図４と同様であるので、ここではその図示は省略する。
【０１６５】
図３５〜図３９と上記図１１〜図１３、図６および図５とを比べると分かるように、図３５〜図３９に示される本実施の形態の半導体装置ＳＭ１ｅは、エミッタ用のリードＬＤＥをパッケージＰＡの裏面の辺ＳＤＡに配置し、コレクタ用のリードＬＤＣをパッケージＰＡの裏面の辺ＳＤＢに配置した点で、上記実施の形態１の半導体装置ＳＭ１と異なっている。それ以外は、本実施の形態の半導体装置ＳＭ１ｅの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここでは主として相違点について説明する。
【０１６６】
上記実施の形態１の半導体装置ＳＭ１では、パッケージＰＡの裏面において、ＭＯＳＦＥＴ３のドレインに接続されたリードＬＤＤが配置された辺ＳＤＡに、ＩＧＢＴ２のコレクタに接続されたリードＬＤＣを配置していた。そして、ＩＧＢＴ２のエミッタに接続されたリードＬＤＥは、パッケージＰＡの裏面の辺ＳＤＢに沿って配置しており、この辺ＳＤＢには、エミッタ用のリードＬＤＥ以外の上記リードＬＤＣ，ＬＤＤ，ＬＤＳ，ＬＤＢ１〜ＬＤＢ６は配置していなかった。
【０１６７】
それに対して、本実施の形態の半導体装置ＳＭ１ｅでは、パッケージＰＡの裏面において、ＭＯＳＦＥＴ３のドレインに接続されたリードＬＤＤが配置された辺ＳＤＡに、ＩＧＢＴ２のエミッタに接続されたリードＬＤＥを配置している。そして、ＩＧＢＴ２のコレクタに接続されたリードＬＤＣは、パッケージＰＡの裏面の辺ＳＤＢに沿って配置し、この辺ＳＤＢには、コレクタ用のリードＬＤＣ以外の上記リードＬＤＥ，ＬＤＤ，ＬＤＳ，ＬＤＢ１〜ＬＤＢ６は配置していない。
【０１６８】
半導体装置ＳＭ１ｅの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。また、発光装置１における半導体装置ＳＭ１ｅの接続関係および機能は、上記実施の形態１の半導体装置ＳＭ１と同様である。
【０１６９】
ＩＧＢＴ２のエミッタ用のリードＬＤＥにはグランド電位（基準電位、ＧＮＤ電位、接地電位）が接続され、ＩＧＢＴ２のコレクタ用のリードＬＤＣには、キセノン管ＸＣの発光時に上記主コンデンサＣＭの充電電圧による高電圧が印加される。このため、エミッタ用のリードＬＤＥとドレイン用のリードＬＤＤとの電位差（電位差の絶対値）に比べて、コレクタ用のリードＬＤＣとドレイン用のリードＬＤＤとの電位差（電位差の絶対値）の方が大きい。このため、本実施の形態のように、ドレイン用のリードＬＤＤが配置された辺ＳＤＡには、コレクタ用のリードＬＤＣは配置せずに、エミッタ用のリードＬＤＥが配置されるようにし、コレクタ用のリードＬＤＣは、リードＬＤＥ，ＬＤＤ，ＬＤＳ，ＬＤＢ１〜ＬＤＢ６が配置されていない辺ＳＤＢに配置することで、各辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤにおいて、同じ辺に配置されたリードＬＤ間の電位差を低減することができる。これにより、耐圧をより向上させることができ、半導体装置ＳＭ１ｅの信頼性をより向上させることができる。
【０１７０】
また、本実施の形態は、上述の実施の形態１に対してだけでなく、上述の実施の形態１〜５および後述の実施の形態７〜１２のいずれに対しても、適用することができる。
【０１７１】
（実施の形態７）
図４０は、本実施の形態７の半導体装置ＳＭ１ｆの平面透視図である。図４０は、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図４１は、図４０において、更に金属板ＭＰＬ、ワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１ｆの平面透視図であり、上記図１３に対応するものである。なお、図４１は平面図であるが、図面を見易くするために、図４１においてはダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＤＡおよびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。図４２および図４３は、半導体装置ＳＭ１ｆの断面図（側面断面図）である。図４２は、上記図８とほぼ同じ断面位置が示されており、図４０のＣ−Ｃ線の位置での半導体装置ＳＭ１ｆの断面図が図４２ほぼ対応する。図４３は、図４０のＧ−Ｇ線の位置での断面図にほぼ対応する。また、本実施の形態の半導体装置ＳＭ１ｆの上面図および下面図は、それぞれ上記図４および上記図５と同様であるので、ここではその図示は省略する。
【０１７２】
図４０〜図４３と上記図１１、図１３および図６とを比べると分かるように、本実施の形態の半導体装置ＳＭ１ｆは、パッケージＰＡの裏面の辺ＳＤＡに沿って配置された複数のリードＬＤの配列において、コレクタ用のリードＬＤＣの隣に、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれのパッド電極や裏面電極とも電気的に接続されていないノンコンタクトのリードＬＤＮを配置した点で、上記実施の形態１の半導体装置ＳＭ１と異なっている。それ以外は、本実施の形態の半導体装置ＳＭ１ｆの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここでは主として相違点について説明する。
【０１７３】
上実施の形態１では、パッケージＰＡの裏面の辺ＳＤＡに沿って配置された複数のリードＬＤの配列において、コレクタ用のリードＬＤが複数並んだその隣に、ドレイン用のリードＬＤＤが複数並んでおり、コレクタ用のリードＬＤとドレイン用のリードＬＤＤとが隣り合っていた。
【０１７４】
それに対して、本実施の形態の半導体装置ＳＭ１ｆでは、パッケージＰＡの裏面の辺ＳＤＡに沿って配置された複数のリードＬＤの配列において、コレクタ用のリードＬＤＣの隣には、ノンコンタクトのリードＬＤＮを配置している。具体的には、本実施の形態の半導体装置ＳＭ１ｆでは、１つのリードＬＤＣをダイパッドＤＰ１に一体的に接続し、そのリードＬＤＣの両隣のリードＬＤは、ダイパッドＤＰ１には接続せず、半導体チップＣＰ１，ＣＰ２，ＣＰ３のいずれの電極にも電気的に接続されていないリードＬＤＮ（すなわちノンコンタクトのリードＬＤＮ）としている。コレクタ用のリードＬＤＣの隣にノンコンタクトのリードＬＤＮを配置したことにより、パッケージＰＡの裏面の辺ＳＤＡに沿ってコレクタ用のリードＬＤＣとドレイン用のリードＬＤＤの両方を配置したとしても、コレクタ用のリードＬＤＣとドレイン用のリードＬＤＤとの間に、ノンコンタクトのリードＬＤＮが配置されることになる。コレクタ用のリードＬＤＣとドレイン用のリードＬＤＤとの間にノンコンタクトのリードＬＤＮが配置されたことで、コレクタ用のリードＬＤＣとドレイン用のリードＬＤＤとの間の距離（間隔）を大きくすることができるため、コレクタ用のリードＬＤＣとドレイン用のリードＬＤＤとの間の耐圧を高めることができる。このため、キセノン管ＸＣの発光時にコレクタ用のリードＬＤＣに高電圧が印加されたとしても、コレクタ用のリードＬＤＣとドレイン用のリードＬＤＤとの間の耐圧を十分に確保することができ、半導体装置ＳＭ１ｆの信頼性をより向上させることができる。
【０１７５】
また、リードＬＤＣ，ＬＤＥ，ＬＤＤ，ＬＤＳ，ＬＤＢ１〜ＬＤＢ６のうち、最も高い電圧が印加されるのは、コレクタ用のリードＬＤＣである。このため、コレクタ用のリードＬＤＣを配置したパッケージＰＡの辺（図４０および図４１の場合は辺ＳＤＡ）に、他のリードＬＤＥ，ＬＤＤ，ＬＤＳ，ＬＤＢ１〜ＬＤＢ６のいずれかを配置する場合に、本実施の形態を適用し、同じ辺に配置されたコレクタ用のリードＬＤＣと他のリード（リードＬＤＥ，ＬＤＤ，ＬＤＳ，ＬＤＢ１〜ＬＤＢ６のいずれか）との間に、ノンコンタクトのリードＬＤＮを配置すれば、リードＬＤ間の耐圧向上効果は極めて大きい。
【０１７６】
また、上記実施の形態１で述べたように、コレクタ用のリードＬＤＣが配置された辺（ここでは辺ＳＤＡ）には、リードＬＤＢ１〜ＬＤＢ６を配置しないことが望ましく、この観点からは、コレクタ用のリードＬＤＣの隣に配置され得るのはリードＬＤＥ，ＬＤＤ，ＬＤＳのいずれかである。このため、コレクタ用のリードＬＤＣが配置されたパッケージＰＡの辺（図４０および図４１の場合は辺ＳＤＡ）にリードＬＤＥ，ＬＤＤ，ＬＤＳのいずれかを配置する場合に、本実施の形態を適用し、同じ辺に配置されたコレクタ用のリードＬＤＣと他のリード（リードＬＤＥ，ＬＤＤ，ＬＤＳのいずれか）との間に、ノンコンタクトのリードＬＤＮを配置すれば、半導体チップＣＰ３の誤動作防止と、リードＬＤ間の耐圧向上効果は極めて大きい。
【０１７７】
また、本実施の形態は、上述の実施の形態１だけでなく、上述の実施の形態１〜６および後述の実施の形態８〜１２のいずれに対しても、適用することができる。
【０１７８】
（実施の形態８）
本実施の形態では、上記実施の形態１〜７で用いられている半導体チップＣＰ２の構成例について説明する。
【０１７９】
上記実施の形態１，３〜７では、半導体チップＣＰ２は、縦型のＭＯＳＦＥＴが形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。上記実施の形態１，３〜７で、半導体チップＣＰ２に、縦型のＭＯＳＦＥＴが形成された半導体チップを用いるのは、ＭＯＳＦＥＴ３のドレインを半導体チップＣＰ２の裏面電極ＢＥ２から引き出して、これをダイパッドＤＰ２に接続しやすくするためである。
【０１８０】
一方、上記実施の形態２では、半導体チップＣＰ２は、横型のＭＯＳＦＥＴが形成された半導体チップである。ここで、横型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の横方向（半導体基板の主面に略平行な方向）に流れるＭＯＳＦＥＴに対応する。上記実施の形態２で、半導体チップＣＰ２に、横型のＭＯＳＦＥＴが形成された半導体チップを用いるのは、ＭＯＳＦＥＴ３のドレインを半導体チップＣＰ２のパッド電極ＰＤ２Ｄから引き出して、これをリードＬＤＤに接続しやすくするためである。
【０１８１】
まず、上記実施の形態１，３〜７の場合の半導体チップＣＰ２の構成例について図４４を参照して説明する。
【０１８２】
図４４は、上記実施の形態１，３〜７の場合の半導体チップＣＰ２の要部断面図である。
【０１８３】
上記ＭＯＳＦＥＴ３は、半導体チップＣＰ２を構成する半導体基板（以下、単に基板という）２１の主面に形成されている。図４４に示されるように、基板２１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）２１ａと、基板本体２１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）２１ｂとを有している。このため、基板２１は、いわゆるエピタキシャルウエハである。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、ＭＯＳＦＥＴ３を構成する複数の単位トランジスタセルが形成されており、ＭＯＳＦＥＴ３は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳで形成されている。
【０１８４】
上記基板本体２１ａおよびエピタキシャル層２１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板２１（半導体チップＣＰ２）の裏面には、ドレイン電極用の上記裏面電極ＢＥ２が形成されている。この裏面電極ＢＥ２は、例えば基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。
【０１８５】
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域２４はソース用の半導体領域である。
【０１８６】
また、基板２１には、その主面から基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。また、溝２５内には、上記ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物（例えばリン）が添加された多結晶シリコン膜からなる。ゲート電極２７は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図４４の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
【０１８７】
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、上記ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜、例えばアルミニウム膜（またはアルミニウム合金膜）を形成し、この金属膜（アルミニウム膜またはアルミニウム合金膜）をパターニングすることにより形成することができる。このため、ゲート配線３０Ｇおよびソース配線３０Ｓは、アルミニウム膜またはアルミニウム合金膜などからなる。
【０１８８】
ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＣＰ２の最上層の膜（絶縁膜）である。
【０１８９】
保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分がゲート用の上記パッド電極ＰＤ２Ｇであり、開口部３３から露出するソース配線３０Ｓ部分がソース用の上記パッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２である。上記のようにソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２は、最上層では保護膜３２によって分離されているが、ソース配線３０Ｓを通じて互いに電気的に接続されている。
【０１９０】
パッド電極ＰＤ２Ｇ，ＰＤ２Ｓ１，ＰＤ２Ｓ２の表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４を形成する場合もある。金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能を有している。
【０１９１】
このような構成の半導体チップＣＰ２においては、ＭＯＳＦＥＴ３の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰ２の厚さ方向に沿って形成される。
【０１９２】
このように、上記実施の形態１，３〜７の場合、半導体チップＣＰ２は、縦型のＭＯＳＦＥＴが形成された半導体チップである。また、図４４では、半導体チップＣＰ２がトレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップである場合について説明したが、他の形態として、半導体チップＣＰ２を、プレーナ構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップとすることもできる。
【０１９３】
次に、上記実施の形態２の場合の半導体チップＣＰ２の構成例について図４５を参照して説明する。
【０１９４】
図４５は、上記実施の形態２の場合の半導体チップＣＰ２の要部断面図である。
【０１９５】
上記ＭＯＳＦＥＴ３は、半導体チップＣＰ２を構成する半導体基板（以下、単に基板という）４１の主面に形成されている。図４５に示されるように、基板４１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなり、基板４１の主面には、ＳＴＩ（Shallow Trench Isolation）法などで形成された素子分離領域（素子分離絶縁膜）４２が形成されている。
【０１９６】
基板４１には、その主面から所定の深さに渡ってｐ型ウエル４３が形成されており、ｐ型ウエル４３の主面上には、ゲート絶縁膜４４を介して、上記ＭＯＳＦＥＴ３のゲート電極を構成するゲート電極４５が形成されている。ゲート電極４５の側壁上には、絶縁体からなるサイドウォール（側壁絶縁膜）４６が形成されている。ｐ型ウエル４３のゲート電極４５の両側の領域には、上記ＭＯＳＦＥＴ３のソース・ドレイン領域として機能するｎ＋型半導体領域４７が形成されている。
【０１９７】
ｎ＋型半導体領域４７およびゲート電極４５の表層部分には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層４８が形成されている。
【０１９８】
このような基板４１上には、ゲート電極４５およびサイドウォール４６を覆うように、絶縁膜（層間絶縁膜）５１が形成されており、この絶縁膜５１には、コンタクトホール（貫通孔）５２が形成され、コンタクトホール５２内にはプラグ５３が埋め込まれている。プラグ５３は、その底部が、ｎ＋型半導体領域４７（上の金属シリサイド層４８）やゲート電極４５（上の金属シリサイド層４８）などと接して電気的に接続されている。
【０１９９】
プラグ５３が埋め込まれた絶縁膜５１上には絶縁膜（層間絶縁膜）５４が形成され、この絶縁膜５４には、シングルダマシン技術により形成された配線（第１層配線）Ｍ１が埋め込まれている。配線Ｍ１が埋め込まれた絶縁膜５４上には、絶縁膜（層間絶縁膜）５５，５６が下から順に形成され、この絶縁膜５６，５５には、デュアルダマシン技術により形成された配線（第２層配線）Ｍ２が埋め込まれている。配線Ｍ２が埋め込まれた絶縁膜５６上には、絶縁膜（層間絶縁膜）５７，５８が下から順に形成され、この絶縁膜５８，５７には、デュアルダマシン技術により形成された配線（第３層配線）Ｍ３が埋め込まれている。配線Ｍ３が埋め込まれた絶縁膜５８上には、絶縁膜（層間絶縁膜）５９が形成され、この絶縁膜５９上には、最上層配線であるアルミニウム配線６０が形成され、このアルミニウム配線６０を覆うように、絶縁膜５９上に保護膜（最上層保護膜、絶縁膜）６１が形成されている。基板４１には、ゲート電極４５、ｎ＋型半導体領域４７およびゲート絶縁膜４４などで構成される単位トランジスタ（ここでは横型のＭＯＳＦＥＴ）が複数形成され、それらが配線Ｍ１，Ｍ２，Ｍ３およびアルミニウム配線６０によって並列に接続されて上記ＭＯＳＦＥＴ３を形成している。
【０２００】
保護膜６１の一部には、その下層のアルミニウム配線６０の一部が露出されるような開口部６２が形成されており、この開口部６２から露出する部分のアルミニウム配線６０が、上記パッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２，ＰＤ２Ｇ，ＰＤ２Ｄである。すなわち、ソース用のｎ＋型半導体領域４７にプラグ５３および配線Ｍ１，Ｍ２，Ｍ３を介して電気的に接続されたアルミニウム配線６０が開口部６２から露出することで、ソース用の上記パッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２が形成される。また、ドレイン用のｎ＋型半導体領域４７にプラグ５３および配線Ｍ１，Ｍ２，Ｍ３を介して電気的に接続されたアルミニウム配線６０が開口部６２から露出することで、ドレイン用の上記パッド電極ＰＤ２Ｄが形成される。また、ゲート電極４５にプラグ５３および配線Ｍ１，Ｍ２，Ｍ３を介して電気的に接続されたアルミニウム配線６０が開口部６２から露出することで、ゲート用の上記パッド電極ＰＤ２Ｇが形成される。
【０２０１】
パッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２，ＰＤ２Ｇ，ＰＤ２Ｄの表面には（すなわち開口部６２の底部で露出するアルミニウム配線６０上には）、メッキ法などで金属層６３が形成されている。金属層６３は、下層側の金属層６３ａと、金属層６３ａ上に形成された金属層６３ｂとの積層膜によって形成されており、下層の金属層６３ａは、例えばニッケル（Ｎｉ）からなり、上層の金属層６３ｂは、例えば金（Ａｕ）からなる。
【０２０２】
このような構成の半導体チップＣＰ２においては、ＭＯＳＦＥＴ３の単位トランジスタのチャネル領域は、ゲート電極４５の下に基板４１の主面に沿って形成され、このチャネル領域を挟んで対向するｎ＋型半導体領域４７間（ソース・ドレイン間）に、動作電流（ソース・ドレイン電流）が流れることになる。半導体チップＣＰ２を、横型のＭＯＳＦＥＴが形成された半導体チップとすることで、半導体チップＣＰ２の裏面に電極（裏面電極）を設けず、ＭＯＳＦＥＴ３のソース用のパッド電極ＰＤ２Ｓ１，ＰＤ２Ｓ２、ゲート用のパッド電極ＰＤ２Ｇおよびドレイン用のパッド電極ＰＤ２Ｄを、半導体チップＣＰの表面に設けることができる。このように、上記実施の形態２の場合、半導体チップＣＰ２は、横型のＭＯＳＦＥＴが形成された半導体チップである。
【０２０３】
（実施の形態９）
本実施の形態では、上記実施の形態１の半導体装置ＳＭ１の製造法の一例について説明する。
【０２０４】
図４６〜図５１は半導体装置ＳＭ１の製造工程中の断面図であり、上記図６に対応する断面が示されている。
【０２０５】
半導体装置ＳＭ１を製造するには、まず、半導体装置ＳＭ１を構成するのに必要な上記ダイパッドＤＰ１〜ＤＰ３、リードＬＤおよびリード配線ＬＤＡを一体的に有するリードフレームを準備する。図４６には、リードフレームの断面図が示されている。ダイパッドＤＰ１〜ＤＰ３、リードＬＤおよびリード配線ＬＤＡは、リードフレームのフレーム枠（図示せず）などに一体的に連結されて保持されている。なお、図４６の断面図では示されないが、ダイパッドＤＰ１は、ダイパッドＤＰ１に一体的に形成された上記リードＬＤＣを介して、リードフレームのフレーム枠に連結され、ダイパッドＤＰ２は、ダイパッドＤＰ２に一体的に形成された上記リードＬＤＤを介して、リードフレームのフレーム枠に連結され、ダイパッドＤＰ３は、ダイパッドＤＰ３に一体的に形成された上記リードＬＤＮ１を介して、リードフレームのフレーム枠に連結されている。
【０２０６】
また、半導体チップＣＰ１，ＣＰ２，ＣＰ３は、それぞれ、半導体ウエハ（半導体基板）に必要な半導体素子などを形成してから、ダイシングなどにより半導体ウエハを各半導体チップに分離することなどにより、準備することができる。なお、半導体チップＣＰ１，ＣＰ２，ＣＰ３は、それぞれ別々の半導体ウエハを用いて作製される。
【０２０７】
リードフレームおよび半導体チップＣＰ１，ＣＰ２，ＣＰ３を準備した後、リードフレームのダイパッドＤＰ１，ＤＰ２，ＤＰ３上に、半導体チップＣＰ１，ＣＰ２，ＣＰ３をそれぞれダイボンディングする。これにより、図４７に示されるように、半導体チップＣＰ１はダイパッドＤＰ１上に接着材層１３Ａを介して接合され、半導体チップＣＰ２はダイパッドＤＰ２上に接着材層１３Ｄを介して接合され、図４７の断面図では示されないが、半導体チップＣＰ３はダイパッドＤＰ３上に接着材層１３Ｅを介して接合される。
【０２０８】
次に、半導体チップＣＰ１およびリード配線ＬＤＡ上に金属板ＭＰＬを搭載して接合する。これにより、図４８に示されるように、金属板ＭＰＬの第１部分ＭＰＬＡは、接着材層１３Ｂを介して半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅに接合され、金属板ＭＰＬの第２部分ＭＰＬＢは、接着材層１３Ｃを介してリード配線ＬＤＡに接合される。
【０２０９】
次に、ワイヤボンディング工程（ワイヤＢＷの接続工程）を行なう。これにより、ワイヤＢＷを介して、半導体チップＣＰ１，ＣＰ２，ＣＰ３の各パッド電極ＰＤ１Ｇ，ＰＤ２Ｓ１，ＰＤ３とそれらに電気的に接続すべき各リードＬＤとの間をワイヤＢＷで接続し、また、半導体チップＣＰ２の各パッド電極ＰＤ１Ｇ，ＰＤ２Ｓ１，ＰＤ２Ｓ２とそれらに電気的に接続すべき半導体チップＣＰ３の各パッド電極ＰＤ３との間をワイヤＢＷで接続する。図４９は、ワイヤボンディング工程を行なった段階の断面図である。
【０２１０】
次に、モールド工程（樹脂封止工程、例えばトランスファモールド工程）を行って、半導体チップＣＰ１，ＣＰ２，ＣＰ３、リードＬＤ、リード配線ＬＤＡ、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、金属板ＭＰＬおよびワイヤＢＷを、パッケージＰＡを構成する樹脂で封止する。図５０は、モールド工程を行なった段階の断面図である。このモールド工程の後、パッケージＰＡから露出するリードフレームの各リードＬＤの表面に、メッキ層（半田めっき層）を形成することもできる。
【０２１１】
次に、パッケージＰＡから突出するリードフレーム（リードＬＤ）を切断、除去する。図５１は、この切断工程を行なった段階の断面図である。このようにして、半導体装置ＳＭ１を製造することができる。
【０２１２】
なお、本実施の形態では、上記実施の形態１の半導体装置ＳＭ１を製造する場合について説明したが、上記実施の形態２〜７の半導体装置ＳＭ１ａ〜ＳＭ１ｆも、ほぼ同様にして製造することができる。
【０２１３】
（実施の形態１０）
図５２〜図５５は、本実施の形態１０の半導体装置ＳＭ１ｇの断面図であり、それぞれ上記図６〜図９とほぼ同じ断面位置が示されている。図５６は、半導体装置ＳＭ１ｇの平面透視図であり、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図５７は、図５６において、更に金属板ＭＰＬ、ワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１ｇの平面透視図であり、上記図１３に対応するものである。なお、図５７は平面図であるが、図面を見易くするために、図５７においてはダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＤＡおよびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。また、図５７においては、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面に相当する領域を点線で示してあり、この点線で囲まれた平面領域に位置するダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面が、図５８に示されるように、パッケージＰＡの裏面で露出している。図５８は、半導体装置ＳＭ１ｇの下面図（裏面図）であり、上記図５に対応するものである。また、本実施の形態の半導体装置ＳＭ１ｇの上面図は、上記図４と同様であるので、ここではその図示は省略する。
【０２１４】
上記実施の形態１〜７の半導体装置ＳＭ１〜ＳＭ１ｆでは、ダイパッドＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５，ＤＰ６は、パッケージＰＡ内に完全に封止されており、パッケージＰＡの裏面でも露出していなかった。このため、上記実施の形態１〜７の半導体装置ＳＭ１〜ＳＭ１ｆでは、リードＬＤは露出するが、ダイパッドＤＰ１〜ＤＰ６はパッケージＰＡから露出されず、特に半導体装置ＳＭ１〜ＳＭ１ｆの実装面であるパッケージＰＡの裏面で、ダイパッドＤＰ１〜ＤＰ６の下面（半導体チップＣＰ１〜ＣＰ３を搭載する側とは反対側の面）は露出されていなかった。上述のように、半導体チップＣＰ１の裏面電極ＢＥ１（すなわち上記ＩＧＢＴ２のコレクタ電極）がダイパッドＤＰ１，ＤＰ４，ＤＰ６に電気的に接続されているため、ダイパッドＤＰ１，ＤＰ４，ＤＰ６には高電圧（コレクタ用のリードＬＤＣへの印加電圧）が印加され、キセノン管ＸＣの発光（放電）に伴い大電流が流れる。上記実施の形態１〜７の半導体装置ＳＭ１〜ＳＭ１ｆでは、ダイパッドＤＰ１〜ＤＰ６がパッケージＰＡから露出しないため、ダイパッドＤＰ１，ＤＰ４，ＤＰ６に高電圧が印加され、キセノン管ＸＣの発光に伴い大電流が流れたとしても、それが他のダイパッドＤＰ２，ＤＰ３，ＤＰ５やリードＬＤに影響を与えるのを防止することができる。このため、上記実施の形態１〜７の半導体装置ＳＭ１〜ＳＭ１ｆでは、パッケージＰＡの裏面でダイパッドＤＰ１〜ＤＰ６が露出しないようにしたことで、リードＬＤの耐圧を、より向上させることができ、半導体装置の信頼性を、より向上させることができる。
【０２１５】
一方、図５２〜図５８に示される本実施の形態の半導体装置ＳＭ１ｇは、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面（半導体チップＣＰ１〜ＣＰ３を搭載する側とは反対側の面）が、パッケージＰＡの裏面で露出している。本実施の形態では、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面上をパッケージＰＡを構成する樹脂が覆う必要がないため、パッケージＰＡの厚みを薄くすることができ、半導体装置ＳＭ１ｇを薄型化することができる。
【０２１６】
このため、半導体装置の耐圧向上を優先させる場合には、上記実施の形態１〜７のように、ダイパッドＤＰ１〜ＤＰ６がパッケージＰＡの裏面で露出しないようにし、半導体装置の薄型化を優先する場合には、本実施の形態のように、ダイパッドＤＰ１〜ＤＰ６をパッケージＰＡの裏面で露出させることができる。
【０２１７】
しかしながら、本実施の形態では、パッケージＰＡの裏面でダイパッドＤＰ１〜ＤＰ３の下面を露出させるが、これが耐圧に与える影響をできるだけ抑制するために、図５２〜図５８から分かるように、パッケージＰＡの裏面で露出するダイパッドＤＰ１〜ＤＰ３の下面の寸法（面積）を、半導体チップＣＰ１〜ＣＰ３を搭載するダイパッドＤＰ１〜ＤＰ３の上面の寸法（面積）よりも小さくしている。
【０２１８】
すなわち、本実施の形態では、パッケージＰＡの裏面で露出するダイパッドＤＰ１の下面は、半導体チップＣＰ１を搭載するダイパッドＤＰ１の上面よりも小面積でかつダイパッドＤＰ１の上面に平面的に内包されている。また、パッケージＰＡの裏面で露出するダイパッドＤＰ２の下面は、半導体チップＣＰ２を搭載するダイパッドＤＰ２の上面よりも小面積でかつダイパッドＤＰ２の上面に平面的に内包されている。また、パッケージＰＡの裏面で露出するダイパッドＤＰ３の下面は、半導体チップＣＰ３を搭載するダイパッドＤＰ３の上面よりも小面積でかつダイパッドＤＰ３の上面に平面的に内包されている。具体的には、ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、その作製時（リードフレーム作製時）に下面側からハーフエッチングすることで、各ダイパッドＤＰ１〜ＤＰ３の周辺部分が、中央側の部分よりも厚みが薄くなっており、厚みが厚い中央側の部分でダイパッドＤＰ１〜ＤＰ３の下面がパッケージＰＡから露出し、厚みが薄い周辺部分はパッケージＰＡを構成する樹脂で覆われているのである。
【０２１９】
このようにすることで、図５８からも分かるように、各ダイパッドＤＰ１〜ＤＰ３のパッケージＰＡの裏面からの露出部分同士の間隔を、大きくすることができる。また、ダイパッドＤＰ１〜ＤＰ３のパッケージＰＡの裏面からの露出部分と、リードＬＤのパッケージＰＡの裏面からの露出部分との間の間隔を、大きくすることができる。これにより、パッケージＰＡの裏面でダイパッドＤＰ１〜ＤＰ３が露出したことによる耐圧への影響を抑制することができる。また、パッケージＰＡの裏面からダイパッドＤＰ１〜ＤＰ３を露出させても、ダイパッドＤＰ１〜ＤＰ３がパッケージＰＡから抜けてしまうのを防止することができ、半導体装置の強度を向上することができる。
【０２２０】
また、本実施の形態の半導体装置ＳＭ１ｇでは、リードＬＤは、パッケージＰＡ内において、折り曲げられていない。各リードＬＤは、その作製時（リードフレーム作製時）に下面側からハーフエッチングすることで、ダイパッドＤＰ１〜ＤＰ３に近い部分が、遠い部分（パッケージＰＡの裏面の周辺部側の部分）よりも厚みが薄くなっており、厚みが厚い部分でリードＬＤの下面がパッケージＰＡの裏面で露出し、厚みが薄い部分はパッケージＰＡを構成する樹脂で覆われている。
【０２２１】
半導体装置ＳＭ１ｇの他の構成は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここではその説明は省略する。また、発光装置１における半導体装置ＳＭ１ｇの接続関係および機能は、上記実施の形態１の半導体装置ＳＭ１と同様である。
【０２２２】
本実施の形態は、上記実施の形態１において、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面をパッケージＰＡの裏面で露出させた変形例に相当するが、本実施の形態と同様にして、上記実施の形態２〜７においてダイパッドＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５，ＤＰ６の下面をパッケージＰＡの裏面で露出させることができ、それによって、本実施の形態と同様、半導体装置の薄型化を図ることができる。このため、半導体装置の耐圧向上を優先させる場合には、上記実施の形態１〜７のようにダイパッドＤＰ１〜ＤＰ６をパッケージＰＡの裏面で露出させないようにし、半導体装置の薄型化を優先する場合には、本実施の形態で説明したように、ダイパッドＤＰ１〜ＤＰ６をパッケージＰＡの裏面で露出させることができる。
【０２２３】
また、本実施の形態の半導体装置ＳＭ１ｇは、上記実施の形態９で説明した半導体装置ＳＭ１の製造工程とほぼ同様にして製造することができる。
【０２２４】
（実施の形態１１）
図５９〜図６３は、本実施の形態１１の半導体装置ＳＭ１ｈの断面図であり、それぞれ上記図６〜図１０とほぼ同じ断面位置が示されている。図６４は、半導体装置ＳＭ１ｈの平面透視図であり、上記図１１に対応するものであり、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図６４のＡ−Ａ線の位置での半導体装置ＳＭ１ｈの断面図が図５９にほぼ対応し、図６４のＢ−Ｂ線の位置での半導体装置ＳＭ１ｈの断面図が図６０にほぼ対応し、図６４のＣ１−Ｃ１線の位置での半導体装置ＳＭ１ｈの断面図が図６１にほぼ対応し、図６４のＤ１−Ｄ１線の位置での半導体装置ＳＭ１ｈの断面図が図６２にほぼ対応し、図６４のＥ−Ｅ線の位置での半導体装置ＳＭ１ｈの断面図が図６３にほぼ対応する。図６５は、図６４おいて、更に金属板ＭＰＬ、ワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２，ＣＰ３を外した（透視した）状態の半導体装置ＳＭ１ｈの平面透視図であり、上記図１３に対応するものである。なお、図６５は平面図であるが、図面を見易くするために、図６５においてはダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＤＡおよびリードＬＤに斜線のハッチングを付し、パッケージＰＡを構成する材料（樹脂材料）にドットのハッチングを付してある。図６６は、半導体装置ＳＭ１ｈの下面図（裏面図）であり、上記図５に対応するものである。また、本実施の形態の半導体装置ＳＭ１ｈの上面図は、上記図４と同様であるので、ここではその図示は省略する。
【０２２５】
図６４および図６５と上記図１１および図１３とを比べると分かるように、図５９〜図６６に示される本実施の形態の半導体装置ＳＭ１ｈでは、上記リードＬＤＮ１に相当するもの（すなわちダイパッドＤＰ３に一体的に連結したノンコンタクトのリード）は設けられていない。従って、本実施の形態では、ダイパッドＤＰ３は、いずれのリードＬＤにも連結されずに孤立している。本実施の形態では、上記リードＬＤＮ１に相当するものが無いため、図６５と上記図１３とを比べると分かるように、上記図１３のリードＬＤＮ１の位置にリードＬＤＢ４を配置し、上記図１３のリードＬＤＢ４の位置にリードＬＤＢ５を配置し、上記図１３のリードＬＤＢ５の位置にリードＬＤＢ６を配置し、上記図１３のリードＬＤＢ６の位置にリードＬＤＧを配置し、上記図１３のリードＬＤＧの位置にノンコンタクトのリードＬＤＮを配置している。
【０２２６】
本実施の形態では、ダイパッドＤＰ３にリードＬＤ（上記リードＬＤＮ１）を連結せず、ダイパッドＤＰ３に対して吊りリードのようなものを設けていない分、半導体装置ＳＭ１ｈの平面寸法を縮小することができる。
【０２２７】
また、本実施の形態では、パッケージＰＡの裏面でダイパッドＤＰ１〜ＤＰ３の下面が露出されている。ダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面上をパッケージＰＡを構成する樹脂が覆う必要がないため、パッケージＰＡの厚みを薄くすることができ、半導体装置ＳＭ１ｈを薄型化することができる。
【０２２８】
また、本実施の形態の半導体装置ＳＭ１ｈは、後述する電鋳方式で製造するため、図５９〜図６３の断面図にも示されるように、リードＬＤ、リード配線ＬＤＡおよびダイパッドＤＰ１，ＤＰ２，ＤＰ３は、ほぼ平坦で全体的にほぼ同じ厚みを有している。このため、図６６の下面図にも示されるように、パッケージＰＡの裏面において、リードＬＤおよびダイパッドＤＰ１，ＤＰ２，ＤＰ３のそれぞれは、下面全体が露出している。それ以外は、本実施の形態の半導体装置ＳＭ１ｈの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様である。
【０２２９】
本実施の形態の半導体装置ＳＭ１ｈは、ダイパッドＤＰ３に吊りリードのようなもの（上記リードＬＤＮ１に相当するもの）を設けていないため、リードフレームを用いた製造が困難であるが、以下で説明する電鋳方式（図６７〜図７４）で製造することができる。半導体装置ＳＭ１ｈは、電鋳方式で製造するため、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の各下面は、パッケージＰＡの裏面で露出することになる。
【０２３０】
図６７〜図７４は、本実施の形態の半導体装置ＳＭ１ｈの製造工程中の断面図であり、上記図５９に対応する断面が示されている。
【０２３１】
半導体装置ＳＭ１ｈを製造するには、まず、図６７に示されるように、銅板などの金属板７１を用意する。それから、図６８に示されるように、金属板７１の上面上に、半導体装置ＳＭ１ｈ用のダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡをめっき法で形成する。
【０２３２】
具体的には、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡの形成予定領域に開口を有するマスクパターンを金属板７１の上面に形成しておき、このマスクパターンで覆われない領域にメッキ層（好ましくは電解メッキ層）を形成する。その後、このマスクパターンを除去することで、金属板７１の上面上に、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡを構成するメッキ層パターンを形成することができる。このメッキ層は、例えば下から順に金（Ａｕ）層、ニッケル（Ｎｉ）層、銀（Ａｇ）層を積み重ねて形成されている。
【０２３３】
ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡは金属板７１上に形成されて保持されるため、上述のように、ダイパッドＤＰ３に吊りリードのようなもの（上記リードＬＤＮ１に相当するもの）を設けずにすむ。なお、図６８は上記図５９に対応する断面図であるため、ダイパッドＤＰ３は、図６８の断面図には示されていない。
【０２３４】
次に、金属板７１上のダイパッドＤＰ１，ＤＰ２，ＤＰ３上に、半導体チップＣＰ１，ＣＰ２，ＣＰ３をそれぞれダイボンディングする。これにより、図６９に示されるように、半導体チップＣＰ１はダイパッドＤＰ１上に接着材層１３Ａを介して接合され、半導体チップＣＰ２はダイパッドＤＰ２上に接着材層１３Ｄを介して接合され、図６９の断面図では示されないが、半導体チップＣＰ３はダイパッドＤＰ３上に接着材層１３Ｅを介して接合される。
【０２３５】
次に、半導体チップＣＰ１およびリード配線ＬＤＡ上に金属板ＭＰＬを搭載して接合する。これにより、図７０に示されるように、金属板ＭＰＬの第１部分ＭＰＬＡは、接着材層１３Ｂを介して半導体チップＣＰ１のエミッタ用のパッド電極ＰＤ１Ｅに接合され、金属板ＭＰＬの第２部分ＭＰＬＢは、接着材層１３Ｃを介してリード配線ＬＤＡに接合される。
【０２３６】
次に、ワイヤボンディング工程（ワイヤＢＷの接続工程）を行なう。これにより、ワイヤＢＷを介して、半導体チップＣＰ１，ＣＰ２，ＣＰ３の各パッド電極ＰＤ１Ｇ，ＰＤ２Ｓ１，ＰＤ３とそれらに電気的に接続すべき各リードＬＤとの間をワイヤＢＷで接続し、また、半導体チップＣＰ２の各パッド電極ＰＤ１Ｇ，ＰＤ２Ｓ１，ＰＤ２Ｓ２とそれらに電気的に接続すべき半導体チップＣＰ３の各パッド電極ＰＤ３との間をワイヤＢＷで接続する。図７１は、ワイヤボンディング工程を行なった段階の断面図である。
【０２３７】
次に、モールド工程（樹脂封止工程）を行って、半導体チップＣＰ１，ＣＰ２，ＣＰ３、リードＬＤ、リード配線ＬＤＡ、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、金属板ＭＰＬおよびワイヤＢＷを、パッケージＰＡを構成する樹脂で封止する。図７２は、モールド工程を行なった段階の断面図である。封止樹脂であるパッケージＰＡは、金属板７１の上面上において、半導体チップＣＰ１，ＣＰ２，ＣＰ３、リードＬＤ、リード配線ＬＤＡ、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、金属板ＭＰＬおよびワイヤＢＷを覆うように形成され、金属板７１はパッケージＰＡから露出している。
【０２３８】
次に、パッケージＰＡを金属板７１とともにダイシング(切断)する。この際、切断後の各個片が一つの半導体装置ＳＭ１ｈに対応するように、パッケージＰＡを金属板７とともに切断する。図７３は、ダイシング（切断）を行った段階の断面図である。この段階では、パッケージＰＡの裏面上には金属板７１が存在している。
【０２３９】
次に、金属板７１をエッチングなどで除去する。これにより、図７４に示されるように、パッケージＰＡの裏面上から金属板７１が除去されて、半導体装置ＳＭ１ｈが得られる。金属板７１のエッチングの際には、金属板７１は除去されるが、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＤＡは残存するようにする。
【０２４０】
図７５は、上記実施の形態６の半導体装置ＳＭ１ｅを本実施の形態で説明したような電鋳方式で製造した場合に相当する半導体装置ＳＭ１ｈ１の平面透視図であり、図７６はその下面図（裏面図）であり、それぞれ上記図３５および図３９に対応するものである。また、図７７は、上記実施の形態７の半導体装置ＳＭ１ｆを本実施の形態で説明したような電鋳方式で製造した場合に相当する半導体装置ＳＭ１ｈ２の平面透視図であり、図７８はその下面図（裏面図）であり、それぞれ上記図４０および図５に対応するものである。
【０２４１】
図７５および図７６と上記図３５および図３９とや、図７７および図７８と上記図４０および図５とを比べると分かるように、上記半導体装置ＳＭ１ｈと同様、半導体装置ＳＭ１ｈ１，ＳＭ１ｈ２でも、上記リードＬＤＮ１に相当するもの（すなわちダイパッドＤＰ３に一体的に連結したノンコンタクトのリード）は設けられていない。従って、上記半導体装置ＳＭ１ｈと同様に、半導体装置ＳＭ１ｈ１，ＳＭ１ｈ２でも、ダイパッドＤＰ３は、いずれのリードＬＤにも連結されずに孤立している。このため、上記半導体装置ＳＭ１ｈと同様に、半導体装置ＳＭ１ｈ１，ＳＭ１ｈ２でも、上記図３５や図４０のリードＬＤＮ１の位置にリードＬＤＢ４を配置し、記図３５や図４０のリードＬＤＢ４の位置にリードＬＤＢ５を配置し、記図３５や図４０のリードＬＤＢ５の位置にリードＬＤＢ６を配置し、記図３５や図４０のリードＬＤＢ６の位置にリードＬＤＧを配置し、記図３５や図４０のリードＬＤＧの位置にノンコンタクトのリードＬＤＮを配置している。半導体装置ＳＭ１ｈ１，ＳＭ１ｈ２の場合も、ダイパッドＤＰ３にリードＬＤ（上記リードＬＤＮ１）を連結せず、ダイパッドＤＰ３に対して吊りリードのようなものを設けていない分、半導体装置ＳＭ１ｈ１，ＳＭ１ｈ２の平面寸法を縮小することができる。
【０２４２】
また、上記半導体装置ＳＭ１ｈと同様に、半導体装置ＳＭ１ｈ１，ＳＭ１ｈ２でも、電鋳方式で製造したため、図７６および図７８に示されるように、パッケージＰＡの裏面でダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面が露出されている。また、リードＬＤ、リード配線ＬＤＡおよびダイパッドＤＰ１，ＤＰ２，ＤＰ３は、ほぼ平坦で全体的にほぼ同じ厚みを有している。ダイパッドＤＰ１，ＤＰ２，ＤＰ３の下面上をパッケージＰＡを構成する樹脂が覆う必要がないため、パッケージＰＡの厚みを薄くすることができ、半導体装置ＳＭ１ｈ１，ＳＭ１ｈ２を薄型化することができる。
【０２４３】
また、上記実施の形態２〜５の半導体装置ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄを本実施の形態で説明したような電鋳方式で製造することもできる。但し、この場合には、パッケージＰＡの裏面で上記ダイパッドＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５，ＤＰ６の下面が露出され、また、リードＬＤ、リード配線ＬＤＡおよびダイパッドＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５，ＤＰ６は、ほぼ平坦で全体的にほぼ同じ厚みを有したものとなる。この場合、ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５，ＤＰ６の下面上をパッケージＰＡを構成する樹脂が覆う必要がないため、パッケージＰＡの厚みを薄くすることができるので、半導体装置を薄型化することができる。
【０２４４】
一方、上記実施の形態１〜７で示した半導体装置ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄ，ＳＭ１ｅ，ＳＭ１ｆのように、パッケージＰＡの裏面で上記ダイパッドＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５，ＤＰ６の下面が露出されないようにした場合には、リードＬＤの耐圧をより向上させることができ、半導体装置の信頼性をより向上させることができる。
【０２４５】
（実施の形態１２）
本実施の形態では、上記実施の形態１〜１１で用いられている半導体チップＣＰ１の構成例について説明する。
【０２４６】
上述のように、上記半導体チップＣＰ１は、上記ＩＧＢＴ２を構成するＩＧＢＴ素子が形成された半導体チップである。図７９は、上記半導体チップＣＰ１の要部断面図である。
【０２４７】
上記ＩＧＢＴ２は、半導体チップＣＰ１を構成する半導体基板８１に形成されている。半導体基板８１は、ｎ型不純物（例えばリン（Ｐ））が低濃度でドープされた単結晶シリコンなどからなる。この半導体基板８１の主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）８２が形成されている。このフィールド絶縁膜８２で規定された活性領域に、ＩＧＢＴ２を構成する複数の単位ＩＧＢＴセルが形成されており、ＩＧＢＴ２は、これら複数の単位ＩＧＢＴセルが並列に接続されることで形成されている。
【０２４８】
半導体基板８１の上層部（表層部）には、ｐ型半導体領域８３およびｎ＋型半導体領域８４が形成されており、ｎ＋型半導体領域８４は、ｐ型半導体領域８３の上部に浅く形成されている。このｐ型半導体領域８３はＩＧＢＴのチャネル領域としての機能を有し、このｎ＋型半導体領域８４はＩＧＢＴのエミッタ領域としての機能を有している。
【０２４９】
また、半導体基板８１には、その主面から半導体基板８１の厚さ方向に延びる溝８５が形成されている。溝８５は、ｎ＋型半導体領域８４の上面からｎ＋型半導体領域８４およびｐ型半導体領域８３を貫通し、その下層の半導体基板８１中で終端するように形成されている。この溝８５の底面および側面には、例えば酸化シリコンからなる絶縁膜８６が形成されている。この絶縁膜８６はＩＧＢＴのゲート絶縁膜としての機能を有している。また、溝８５内には、上記絶縁膜８６を介してゲート電極８７が埋め込まれている。このゲート電極８７はＩＧＢＴのゲート電極としての機能を有している。ゲート電極８７は、例えばｎ型不純物（例えばリン）が添加された多結晶シリコン膜からなる。
【０２５０】
フィールド絶縁膜８２上の一部にも、ゲート電極８７と同一層の導電性膜からなるゲート引き出し用の配線部８７ａが形成されており、ゲート電極８７とゲート引き出し用の配線部８７ａとは、一体的に形成されて互いに電気的に接続されている。半導体基板８１の主面上には、ゲート電極８７およびゲート引き出し用の配線部８７ａを覆うように、絶縁膜８８が形成されており、ゲート引き出し用の配線部８７ａは、それを覆う絶縁膜８８に形成されたコンタクト溝（コンタクトホール）８９ａを通じて配線９０Ｇと電気的に接続されている。配線９０Ｇは、ゲート引き出し用の配線部８７ａを介してゲート電極８７に電気的に接続するゲート配線としての機能を有している。
【０２５１】
絶縁膜８８およびｎ＋型半導体領域８４を貫通し、底部がｐ型半導体領域８３中で終端するようなコンタクト溝８９が、隣接するゲート電極８７間に形成されている。コンタクト溝８９の底部には、これを覆うようなｐ＋型半導体領域９１が形成されている。このｐ＋型半導体領域９１は、コンタクト溝８９を埋める配線９０Ｅを、コンタクト溝８９の底部にてｐ型半導体領域８３とオーミック接触させるためのものである。配線９０Ｅは、コンタクト溝８９を埋めるように絶縁膜８８上に形成されている。配線９０Ｅは、ｎ＋型半導体領域８４（エミッタ領域）と電気的に接続するエミッタ電極（エミッタ配線）としての機能を有している。配線９０Ｅは、コンタクト溝８９を通じて、エミッタ用のｎ＋型半導体領域８４と電気的に接続されている。また、配線９０Ｅは、コンタクト溝８９を通じて、チャネル形成用のｐ型半導体領域８３と電気的に接続されている。
【０２５２】
配線９０Ｇおよび配線９０Ｅは、例えば、コンタクト溝８９，８９ａを埋めるように絶縁膜８８上に、バリア導体膜（例えばチタンタングステン膜）を薄く、その上に主導体膜（例えばアルミニウム膜またはアルミニウム合金膜）を厚く形成してから、この主導体膜およびバリア導体膜をパターニングすることにより形成することができる。
【０２５３】
配線９０Ｇ，９０Ｅはポリイミド樹脂などからなる保護膜（絶縁膜）９２により覆われている。この保護膜９２は、半導体チップＣＰ１の最上層の膜（絶縁膜）である。
【０２５４】
保護膜９２の一部には、その下層のゲート用の配線９０Ｇやエミッタ用の配線９０Ｅの一部が露出されるような開口部９３が形成されており、この開口部９３から露出するゲート用の配線９０Ｇ部分がゲート用の上記パッド電極ＰＤ１Ｇであり、開口部９３から露出するエミッタ用の配線９０Ｅ部分がエミッタ用の上記パッド電極ＰＤ１Ｅである。
【０２５５】
半導体基板８１の裏面側の表層部には、ｎ＋型半導体領域９４と、ｎ+型半導体領域９４よりも裏面側のｐ＋型半導体領域９５が形成されている。ｐ＋型半導体領域９５はＩＧＢＴのコレクタ領域としての機能を有しており、半導体基板８１の最裏面に形成されている。ｎ＋型半導体領域９４は、フィールドストップ層としての機能を有している。
【０２５６】
半導体基板８１の裏面上（すなわちｐ＋型半導体領域９５上）には、コレクタ電極用の上記裏面電極ＢＥ１が形成されている。この裏面電極ＢＥ１は、例えば半導体基板８１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。このチタン（Ｔｉ）層と半導体基板８１（ｐ＋型半導体領域９５）との間にニッケルシリサイド膜のような金属シリサイド層を介在させることもできる。
【０２５７】
このように、上記半導体チップＣＰ１は、ＩＧＢＴが形成された半導体チップである。
【０２５８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２５９】
１  発光装置
２  ＩＧＢＴ
３  ＭＯＳＦＥＴ
４ａ  制御回路
４ｂ  駆動回路
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ  接着材層
２１  半導体基板
２１ａ  基板本体
２１ｂ  エピタキシャル層
２２  フィールド絶縁膜
２３  半導体領域
２４  半導体領域
２５  溝
２６  ゲート絶縁膜
２７  ゲート電極
２７ａ  ゲート引き出し用の配線部
２８  絶縁膜
２９ａ，２９ｂ  コンタクトホール
３０Ｇ  ゲート配線
３０Ｓ  ソース配線
３１  半導体領域
３２  保護膜
３３  開口部
３４，３４ａ，３４ｂ  金属層
４１  半導体基板
４２  素子分離領域
４３  ｐ型ウエル
４４  ゲート絶縁膜
４５  ゲート電極
４６  サイドウォール
４７  ｎ＋型半導体領域
４８  金属シリサイド層
５１  絶縁膜
５２  コンタクトホール
５３  プラグ
５４，５５，５６，５７，５８，５９  絶縁膜
６０  アルミニウム配線
６１  保護膜
６２  開口部
６３，６３ａ，６３ｂ  金属層
７１  金属板
１０１  発光装置
１０２，１０３，１０４  半導体装置
ＢＥ１，ＢＥ２  裏面電極
ＢＴ  バッテリ
ＢＷ  ワイヤ（ボンディングワイヤ）
ＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４，ＢＷ５，ＢＷ６  ワイヤ
ＢＷ７，ＢＷ８，ＢＷ９，ＢＷ１０，ＢＷ１１，ＢＷ１２  ワイヤ
ＣＭ  主コンデンサ
ＣＰ１，ＣＰ２，ＣＰ３  半導体チップ
ＣＴＲ  トリガコンデンサ
ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５，ＤＰ６  ダイパッド
ＬＤ，ＬＤＢ１〜ＬＤＢ６，ＬＤＣ，ＬＤＤ，ＬＤＥ，ＬＤＮ，ＬＤＳ  リード
ＬＤＡ  リード配線
ＬＴＲ  トリガコイル
Ｍ１，Ｍ２，Ｍ３  配線
ＭＩＣ  マイコン
ＭＰＬ  金属板
ＭＰＬＡ  第１部分
ＭＰＬＢ  第２部分
ＭＰＬＣ  第３部分
ＰＡ  パッケージ
ＰＣＢ１  配線基板
ＰＤ１Ｅ，ＰＤ１Ｇ，ＰＤ２Ｄ，ＰＤ２Ｇ，ＰＤ２Ｓ１，ＰＤ２Ｓ２  パッド電極
ＰＤ３，ＰＤ３Ａ，ＰＤ３Ｂ  パッド電極
Ｒ１，Ｒ２，Ｒ３  抵抗
ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤ  辺
ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄ，ＳＭ１ｅ  半導体装置
ＳＭ１ｆ，ＳＭ１ｇ，ＳＭ１ｈ，ＳＭ１ｈ１，ＳＭ１ｈ２  半導体装置
ＴＳ  昇圧トランス
ＶＣＣ  電源電圧
ＷＲ，ＷＲ１〜ＷＲ８  配線
ＸＣ  キセノン管
【図１】
2010244977.tif 000003
【図２】
2010244977.tif 000004
【図３】
2010244977.tif 000005
【図４】
2010244977.tif 000006
【図５】
2010244977.tif 000007
【図６】
2010244977.tif 000008
【図７】
2010244977.tif 000009
【図８】
2010244977.tif 000010
【図９】
2010244977.tif 000011
【図１０】
2010244977.tif 000012
【図１１】
2010244977.tif 000013
【図１２】
2010244977.tif 000014
【図１３】
2010244977.tif 000015
【図１４】
2010244977.tif 000016
【図１５】
2010244977.tif 000017
【図１６】
2010244977.tif 000018
【図１７】
2010244977.tif 000019
【図１８】
2010244977.tif 000020
【図１９】
2010244977.tif 000021
【図２０】
2010244977.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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