(57)【要約】 【課題】  ３次元ダイスタックを用いて形成されたメモリを提供する。【解決手段】  システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、各Ｉ／Ｏポートは、基板貫通ビアによって複数のチップの少なくとも１つに接続されるメモリデバイス、及びＣＰＵと前記メモリデバイスと連絡し、メモリデバイスにデータを伝送、またはメモリデバイスから伝送するのを管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。【選択図】  図１
2010157215.tif 000002
【特許請求の範囲】
【請求項１】
中央処理装置（ＣＰＵ）、
前記ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、前記各Ｉ／Ｏポートは、基板貫通ビアによって前記複数のチップの少なくとも１つに接続されるメモリデバイス、及び
前記ＣＰＵと前記メモリデバイスと連絡し、前記メモリデバイスへのデータ伝送、または前記メモリデバイスからのデータ伝送を管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。
【請求項２】
前記ＣＰＵは、システムバスを介して前記メモリデバイスに接続される請求項１に記載のシステム。
【請求項３】
前記ＤＭＡコントローラは、前記システムバスを介して前記メモリとＣＰＵに接続される請求項２に記載のシステム。
【請求項４】
前記ＤＭＡコントローラは、取り込みと預かりデータ伝送を管理するように構成する請求項１に記載のシステム。
【請求項５】
第１と第２集積回路チップを含み、前記各第１と第２集積回路チップは、複数の記憶場所とシリコン貫通ビア（ＴＳＶｓ）を含み、シリコン貫通ビア（ＴＳＶｓ）の各々は、入力／出力（Ｉ／Ｏ）ポートに対応するストレージデバイス、及び
前記第１と第２集積回路チップの前記Ｉ／Ｏポートに接続され、前記第１と第２集積回路チップの前記各記憶場所にデータを書き込み、且つ前記各記憶場所からデータを読み込むのを管理するように構成するコントローラを含むメモリシステム。
【請求項６】
前記コントローラは、ダイレクトメモリアクセス（ＤＭＡ）コントローラである請求項５に記載のメモリシステム。
【請求項７】
前記第１と第２集積回路チップは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップである請求項５に記載のメモリシステム。
【請求項８】
前記第１と第２集積回路チップは、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップである請求項５に記載のメモリシステム。
【請求項９】
前記ストレージデバイスは、複数の記憶場所を含む第３集積回路チップを更に含む請求項５に記載のメモリシステム。
【請求項１０】
前記ストレージデバイスの前記第１と第２集積回路チップは、次々に垂直に積層される請求項５に記載のメモリシステム。
【請求項１１】
前記コントローラは、取り込みと預かりデータ伝送を管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラである請求項５に記載のメモリシステム。
【請求項１２】
ダイレクトメモリアクセス（ＤＭＡ）を用いてメモリデバイスとのデータ伝送を管理するステップを含み、前記管理ステップは、ダイレクトメモリアクセス（ＤＭＡ）コントローラによって実行され、前記メモリデバイスは、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、前記各Ｉ／Ｏポートは、基板貫通ビアによって前記複数のチップの少なくとも１つに接続される方法。
【請求項１３】
前記コントローラは、メモリバスによって前記メモリデバイスに接続される請求項１２に記載の方法。
【請求項１４】
前記ＤＭＡコントローラは、取り込みと預かりデータ伝送を管理する請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関し、特に、３次元ダイスタックを用いて形成されたメモリに関するものである。
【背景技術】
【０００２】
積層メモリチップは、通常、メモリデバイス（装置）の容量を増加すると同時にシリコン占有面積を減少するように用いられる。積層の２つの従来の方法は、パッケージオンパッケージ（ＰｏＰ）とシステムインパッケージ（ＳｉＰ）である。ＰｏＰシステムでは、ディスクリート（個別）ロジックとメモリボールグリッドアレイ（ＢＧＡ）がパッケージ内に垂直に結合される。２つのパッケージは、次々に積み置かれ、２つのパッケージ間の信号を伝送する標準インターフェースと接続される。ＳｉＰの実装では、複数のダイが垂直に積層され、従来のオフチップ（ｏｆｆ−ｃｈｉｐ）ワイヤボンディング、またははんだバンプを用いて接続される。
【０００３】
最近、相互接続用のシリコン貫通ビア（ＴＳＶｓ）を用いた３次元集積回路（ＩＣｓ）が、ＰｏＰとＳｉＰパッケージに対する改良代替品として開発されている。ＴＳＶ技術は、各チップを相互接続するのに用いられるシリコン（または他の誘電材料）ウエハの垂直ビアを用いている。シリコン貫通ビアの使用は、配線の長さを短くし、電気的性能を改善し、且つメモリデバイスの消費電力を減少する。
【０００４】
ＴＳＶ技術は、例えばＤＤＲ２とＤＤＲ３シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）などの従来の標準に適合したメモリストレージデバイス（記憶装置）の中に組み込まれている。１ギガバイトのＤＲＡＭを作成するために、８つの１２８Ｍｂチップが互いの上に積層され、シリコン貫通ビアを介して接続される。３次元ＩＣメモリデバイスは、垂直に積層されているが、例えばＤＤＲ２とＤＤＲ３の従来のメモリ標準に基づいてデータの読み込みと、書き込みをする。例えば、ＤＤＲ２ ＳＤＲＡＭ回路は、４ビット深度のプリフェッチバッファを有し、マルチプレクサを用いてデータの記憶場所にアクセスする。ＤＤＲ２ ＳＤＲＡＭで言えば、ＤＤＲ２メモリセルがシステムクロックの立ち上がりエッジと立ち下がりエッジの両方のデータを伝送し、４ビットのデータがメモリセルのサイクルごとに伝送されるようにする。ＤＤＲ３ ＳＤＲＡＭは、ＤＤＲ２より高い帯域を有し、８ビットのプリフェッチバッファを用いてメモリセルの速度の８倍でデータを伝送する能力を有する。
【０００５】
ＴＳＶ技術は、メモリデバイスのデータ保存容量を増加するのに用いられてきたが、メモリデバイスの読み込みと書き込み速度は、メモリデバイスが適合する規格（仕様）（例えばＤＤＲ２とＤＤＲ３）に制約され、メモリデバイスの帯域幅は、変わらないままである。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
３次元ダイスタックを用いて形成されたメモリを提供する。
【課題を解決するための手段】
【０００７】
一実施例では、システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡するメモリデバイス、ＣＰＵとメモリデバイスと連絡するダイレクトメモリアクセス（ＤＭＡ）コントローラを含む。メモリデバイスは、複数の垂直に積層されたチップと複数の入力／出力（Ｉ／Ｏ）ポートを含む。各Ｉ／Ｏポートは、基板貫通ビアを介して複数のチップの少なくとも１つに接続される。ＤＭＡコントローラは、データをメモリデバイスに伝送、またはメモリデバイスから伝送するのを管理するように構成される。
【０００８】
一実施例では、メモリシステムは、ストレージデバイスとストレージデバイスに接続されたコントローラを含む。ストレージデバイスは、第１と第２集積回路チップを含む。各第１と第２集積回路チップは、複数の記憶場所とシリコン貫通ビアを含む。各シリコン貫通ビアは、それぞれの入力／出力（Ｉ／Ｏ）ポートに対応する。コントローラは、第１と第２集積回路チップの各記憶場所にデータを書き込み、且つ各記憶場所からデータを読み込むのを管理するように構成される。
【図面の簡単な説明】
【０００９】
【図１】本発明による電子システムのブロック図である。
【図２Ａ】図１に示された電子システムによるメモリデバイスの構造のブロック図である。
【図２Ｂ】図２Ａに示されたメモリデバイスの断面図である。
【図３】図１に示された電子システムによるＤＭＡコントローラのブロック図である。
【発明を実施するための形態】
【００１０】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
[実施例]
【００１１】
ここで用いられた“シリコン貫通ビア”（ＴＳＶ）と“基板貫通ビア”は、集積回路（ＩＣ）半導体基板を貫通する貫通ビアを含む構造をいうのに交互に用いられるもので、シリコン材料の基板に形成されたＩＣを限定するものではない。よって、ここで用いられるＴＳＶは、例えば、ＩＩＩ−Ｖ族化合物基板、シリコン／ゲルマニウム（ＳｉＧｅ）基板、ガリウムヒ素（ＧａＡｓ）基板、シリコンオンインシュレータ（ＳＯＩ）基板などの異なる半導体ＩＣの基板材料を通して形成された基板貫通ビアを含むこともできる。
【００１２】
高帯域メモリのダイスタックに用いる新規な方法がここで開示される。以下、添付図面に合わせて詳細の説明がされる。
【００１３】
図１は、本発明による電子システム１００の一例の簡略化したブロック図である。いくつかの実施例では、システム１００は、パッケージのシステムとして構成される。他の実施例では、システム１００は、プリント回路板上に構成される。電子システム１００は、コンピュータ、ＰＤＡ、携帯電話、ＤＶＤプレーヤー、セットトップボックス、または他の電子装置を含むことができる。電子システム１００は、中央処理装置（ＣＰＵ）１０２、読み出し専用メモリ（“ＲＯＭ”）１０４、システムバス１０６、Ｉ／Ｏデバイス１０８、メインメモリ２００と、ダイレクトメモリアクセス（“ＤＭＡ”）コントローラ３００を含む。
【００１４】
ＣＰＵ１０２は、計算機能を実行することができるどのプロセッサであることもできる。このようなプロセッサの例は、カリフォルニア州サンタクララのインテルから入手できる“ＩＮＴＥＬＣＯＲＥ”（商標）（ＩＮＴＥＬは登録商標）、“ＰＥＮＴＩＵＭ”（登録商標）、“ＣＥＬＥＲＯＮ”（登録商標）、または“ＸＥＯＮ”プロセッサ（ＸＥＯＮは登録商標）と、カリフォルニア州サニーベールのＡＭＤから入手できるＡＭＤ“ＰＨＥＮＯＭ”（商標）、“ＡＴＨＬＯＮ”（商標）、または“ＳＥＭＰＲＯＮ”（商標）プロセッサを含むことができるがこれらを限定するものではない。ＣＰＵ１０２は、システムバス１０６を介して、ＲＯＭ１０４、メインメモリ２００、Ｉ／Ｏデバイス１０８と、ＤＭＡコントローラ３００に接続される。
【００１５】
システムバス１０６は、メモリデバイス１０４、２００の１つからＣＰＵ１０２またはＩ／Ｏデバイスにデータを伝送するのに用いられるデータバス、データのソースとあて先アドレスを伝送するのに用いられるアドレスバスと、データがどのように伝送されるかを制御する信号を伝送するように用いられるコントロールバスを含むことができる。システムバス１０６は、電力バスとＩ／Ｏバスを含むこともできる。システムバス１０６を含むバスは、図を簡略化するために図示されない。一実施例では、システムバス１０６のバス幅は、６４ビットとすることができるが、その他のバス幅を用いることもできる。
【００１６】
ＲＯＭ１０４は、プログラム可能読み出し専用メモリ（“ＰＲＯＭ”）、消去可能読み出し専用メモリ（“ＥＰＲＯＭ”）、電気的消去可能読み出し専用メモリ（“ＥＥＰＲＯＭ”）と、フラッシュメモリを含むどんな読み出し専用メモリであってもよいが、これに限定するものではない。
【００１７】
図２Ａと２Ｂは、単一の３次元ＩＣパッケージ内に含まれたメモリストレージデバイス２００の構造を示している。メモリストレージデバイス２００は、４つの集積回路チップ２０２ａ〜２０２ｄの垂直スタックで表されている。注意するのは、４つのチップが示されているがメモリストレージデバイス２００は、システムが必要なメモリの量に基づいて減少または増加して構成されることができる。各チップ２０２は、１２８ＭＢのメモリ容量を有することができるが、より大きい、またはより小さいメモリ容量のチップを用いることもできる。各チップ２０２は、複数の記憶場所２０４を含み、各メモリチップ２０２の各記憶場所は、１つの個別のメモリアドレスを有する。いくつかの実施例では、メモリストレージデバイス２００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリストレージデバイスとすることができるが、これに限定するものではなく、他のタイプのメモリも含むことができ、スタティックランダムアクセスメモリ（“ＳＲＡＭ”）と読み出し専用メモリも用いられることができる。
【００１８】
メモリチップ２０２は、シリコン貫通ビア（“ＴＳＶ”）技術を用いて互いに接続される。例えば、各チップ２０２は、図２Ｂに示されたように、導電金属で充填されたレーザー切断孔（ｌａｓｅｒ−ｃｕｔ ｈｏｌｅ）を用いて互いに接続することができる。複数のチップを積層する一例が２００８年１月８日に公布された米国特許番号７，３１７，２５４の“シリコン貫通ビア付きダイを含む電子パッケージング（Ｅｌｅｃｔｒｏｎｉｃ Ｐａｃｋａｇｉｎｇ Ｉｎｃｌｕｄｉｎｇ Ｄｉｅ ｗｉｔｈ Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）”というタイトルで開示されており、その全文が参照用に本文中に組み込まれる。
【００１９】
図２Ｂに示されるように、メモリデバイス２００は、半導体基板２１２の上に形成されたＩＣメモリチップ２０２ａ〜２０２ｄを含む。半導体基板は、例えばシリコン、ガリウムヒ素（ＧａＡｓ）、ＩＩＩ−Ｖ族化合物、シリコン／ゲルマニウム（ＳｉＧｅ）、シリコンオンインシュレータ（ＳＯＩ）などのどの半導体材料からも形成されることができるがこれに限定するものではない。
【００２０】
ＩＣメモリチップ２０２ａ〜２０２ｄの積層は、１つ以上のはんだバンプ２１０によって半導体基板２１２に接続される。はんだバンプ２１０は、鉛または鉛フリー合金から形成することができる。鉛フリー合金の例は、スズ／銀、スズ／銅／銀、銅、銅合金などを含みことができるがこれを限定するものではない。
【００２１】
積層されたＩＣメモリチップ２０２ａ〜２０２ｄは、スペーサ２０６ａ〜２０６ｄによって隣接するチップから分離することができる。例えば、図２Ｂに示されるように、ＩＣメモリチップ２０２ｂと２０２ｃは、スペーサ２０６ｃによって分離される。スペーサ２０６ａ〜２０６ｄは、シリコン、ガリウムヒ素などを含む各種の材料から形成されることができるがこれに限定するものではない。各メモリチップ２０２ａ〜２０２ｄは、接点２１８によって接続することができるがスペーサ２０６ａ〜２０６ｄに接続することもできる。いくつかの実施例では、メモリデバイス２００は、第１ＩＣメモリチップ２０２ａとスペーサ２０６ａ間に形成された超低誘電率（ＥＬＫ）材料層２１４を含むことができる。ＥＬＫ材料の例は、炭素ドープされた二酸化ケイ素、ナノガラスなどを含むことができるがこれを限定するものではない。いくつかの実施例では、ＥＬＫ材料２１４は、大気の隙間（空隙）によって置き換えられることができる。
【００２２】
基板貫通ビア２１６は、各ＩＣメモリチップ２０２ａ〜２０２ｄとスペーサ２０６ａ〜２０６ｄを通過して形成される。スペーサは銅などの導電材料で充填されて相互接続２０８ａ、２０８ｂを形成する。ＴＳＶ技術を用いてチップを垂直に積層して接続するのは、リード線の長さを減少することで電気的性能とチップの消費電力を改善するからである。また、基板貫通ビアを用いたチップの垂直積層とそれらの相互接続は、入力／出力（“Ｉ／Ｏ”）ポートの数が増加されるようにすることができる。Ｉ／Ｏポートの数は、パッケージボード上に数百ミクロン幅の水平間隔を必要としてチップに接続するワイヤボンディングを用いる代わりに、チップは、約１ミクロン幅のレーザー切断孔を用いて接続されるため、増加されることができる。よって、ＴＳＶを用いてチップを接続するのは、チップに接続するための余分な間隙の必要をなくすためである。チップのＩ／Ｏポート数の増加は、用いられるＩ／Ｏポートが増えれば、チップの帯域幅が増加されるように増加することができる。いくつかの実施例では、基板貫通ビア２１６のそれぞれは、メモリデバイス２００のＩ／Ｏポートに対応する。
【００２３】
データは、各メモリチップ２０２の記憶場所２０４に保存される。メモリチップ２０２のデータは、コントローラ３００によって制御されたダイレクトメモリアクセス（“ＤＭＡ”）を用いて記憶場所２０４から読み込まれ、または記憶場所２０４に書き込まれることができる。ＤＭＡの使用は、データがシステムクロックとは関係なくアクセスされるのを可能にし、従来のＤＤＲ２またはＤＤＲ３システムより高いデータ転送速度にすることができる。また、ＤＭＡを用いてメモリ２００に保存されたデータをアクセスするには、例えばＤＤＲ２、ＤＤＲ３などの従来のメモリシステムよりも大量のデータが伝送されることができるようにデータがアクセスすることができる帯域幅に拡げることである。
【００２４】
図３は、本発明に基づいたコントローラ３００の一例を示している。いくつかの実施例では、コントローラ３００は、メモリストレージデバイス２００と同じパッケージ内に含まれている。コントローラ３００は、データカウンタ３０２、データレジスタ３０４、アドレスレジスタ３０６と、制御ロジック３０８を含むことができる。データカウンタ３０２は、特定のトランザクション（処理）に伝送されるデータ量を保存するのに用いられる。データが伝送される時、データカウンタ３０２は、全てのデータが伝送されるまで値が減少される。データレジスタ３０４は、伝送されているデータを保存し、アドレスレジスタ３０６は、伝送されているデータのアドレスを保存するのに用いられる。データカウンタ３０２、データレジスタ３０４と、アドレスレジスタ３０６は、システムバス１０６によって、信号とデータを送受信する。制御ロジック３０８は、ＣＰＵ１０２と通信し、メインメモリ２００へのデータ伝送とメインメモリ２００からのデータ伝送を制御する。
【００２５】
いくつかの実施例では、コントローラ３００は、他のデバイスからの、またはＣＰＵ１０２からのリクエスト信号を受けることができる。リクエスト信号を受けた後、コントローラ３００は、システムバス１０６の制御を得てデータ伝送を行う。コントローラ３００は、わずかな読み込み／書き込みサイクルにのみ発生する可能性があるデータ伝送を管理する。ＤＭＡコントローラ３００がデータ伝送を管理しているため、ＣＰＵ１０２は、データ伝送中、他の機能を実行するため利用可能である。他の実施例では、コントローラ３００は、コントローラ３００のデータレジスタ３０４とアドレスレジスタ３０６をプログラムし、データ伝送を行うＣＰＵ１０２によってアクセスすることができる。
【００２６】
メモリ２００に保存されたデータは、ＤＭＡデータ伝送中に、いくつかある方法の中の１つで伝送されることができる。例えば、メモリ２００に保存されたデータは、データが同時にソースから読み込まれ、宛先アドレスに書き込まれる単一のバス動作で伝送することができる。このデータ伝送は、通常、ＣＰＵ１０２からシステムバス１０６の制御を得て、データがシステムバス１０６上にラッチオン、またはラッチオフされるように信号を発するコントローラによって実行される。
【００２７】
データが伝送することができるもう１つの方法は、コントローラ３００が１つのメモリアドレスからデータを取り込むか、または読み込み、もう１つのアドレスにデータを預ける（置く）かまたは書き込む、取り込みと預かり（ｆｅｔｃｈ−ａｎｄ−ｄｅｐｏｓｉｔ）伝送である。データを伝送する取り込みと預かり伝送方式は、データを読み込む第１サイクルと、データを書き込む第２サイクルの２つのメモリサイクルを必要とする。
【００２８】
ＤＭＡを用いてメモリ２００の垂直に積層されたチップ２０２に保存されたデータにアクセスするため、バスの全幅がデータを伝送するのに用いることができるので、メモリの帯域幅が増加することができる。例えば、バスが６４ビットの帯域幅を有する場合、６４ビットのデータは、８ビットプリフェッチバッファを有するＤＤＲ３を用いて伝送することができるデータ量の８倍であるＤＭＡを用いて伝送することができる。また、ＤＭＡを用いて伝送されたデータは、リソースを配分するのにＣＰＵを必要とせず、システムクロックとは関係なく、ＤＭＡクロック（図示せず）を用いて伝送される。よって、データは、例えばＤＤＲ２とＤＤＲ３の従来のメモリ仕様にしたがい伝送されたデータより早く伝送される。メモリチップ２０２をシリコン貫通ビアと接続することによって、メモリデバイス２００のＩ／Ｏポートの数が増加され、より広いバスが用いられるようにし、メモリデバイスの帯域が増加するようにも可能である。
【００２９】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００３０】
１００  電子システム
１０２  中央処理装置（ＣＰＵ）
１０４  読み出し専用メモリ（“ＲＯＭ”）
１０６  システムバス
１０８  Ｉ／Ｏデバイス
２００  メインメモリ
２０２ａ〜２０２ｄ  集積回路チップ
２０４  記憶場所
２０６ａ〜２０６ｄ  スペーサ
２０８ａ、２０８ｂ  相互接続
２１０  はんだバンプ
２１２  半導体基板
２１４  超低誘電率（ＥＬＫ）材料層
２１６  基板貫通ビア
２１８  接点
３００  ダイレクトメモリアクセス（“ＤＭＡ”）コントローラ
３０２  データカウンタ
３０４  データレジスタ
３０６  アドレスレジスタ
３０８  制御ロジック
【図１】
2010157215.tif 000003
【図２Ａ】
2010157215.tif 000004
【図２Ｂ】
2010157215.tif 000005
【図３】
2010157215.tif 000006