(57)【要約】【課題】キャリアの移動に要する時間を抑制することよりスイッチング速度を十分に向上させた絶縁ゲート型電界効果トランジスタを提供する。【解決手段】ＭＯＳＦＥＴ１は、ｎ＋ＳｉＣ基板１０と、ｎ−ＳｉＣ層２０と、ｐボディ２１と、ｎ＋ソース領域２２と、ｐ＋領域２３と、ゲート酸化膜３０と、ゲート電極４０と、層間絶縁膜５０と、コンタクト電極８０と、ソース電極６０と、ドレイン電極７０とを備えている。ＭＯＳＦＥＴ１は、さらにｎ＋ソース領域２２内の第２の主面２０Ｂに含まれる第１の接触領域２１Ａにおいて、ｎ＋ソース領域２２に接触する第１のコンタクト電極８０Ａと、第１の接触領域２１Ａの外周側であって、ｐボディ２１内の第２の主面２０Ｂに含まれる第２の接触領域２１Ｂにおいて、ｐボディ２１に接触する第２のコンタクト電極８０Ｂとを備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１導電型の半導体層と、
前記半導体層において、前記基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成された前記第１導電型とは異なる第２導電型の第２導電型領域と、
前記第２の主面を含むとともに前記第２導電型領域の内部に形成され、前記半導体層よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域と、
前記高濃度第１導電型領域内の前記第２の主面に含まれる第１の接触領域において、前記高濃度第１導電型領域に接触する第１の電極と、
前記第１の接触領域の外周側であって、前記第２導電型領域内の前記第２の主面に含まれる第２の接触領域において、前記第２導電型領域に接触する第２の電極とを備えた、絶縁ゲート型電界効果トランジスタ。
【請求項２】
前記第２導電型領域の内部であって前記高濃度第１導電型領域の外周側に前記第２の主面を含むように形成され、前記第２導電型領域よりも高濃度の第２導電型の不純物を含む第１の高濃度第２導電型領域をさらに備え、
前記第２の主面において、前記第２の接触領域は、前記第１の高濃度第２導電型領域と重なっている、請求項１に記載の絶縁ゲート型電界効果トランジスタ。
【請求項３】
前記第２導電型領域は、前記第２の主面において、３以上の頂点を有する多角形形状を有しており、
前記第２の接触領域は、前記第２の主面において、前記多角形の重心と前記頂点とを結ぶ直線上の、前記頂点から見て前記重心側の領域を含むように配置されている、請求項１または２に記載の絶縁ゲート型電界効果トランジスタ。
【請求項４】
前記第２導電型領域は、前記第２の主面において四角形形状を有している、請求項３に記載の絶縁ゲート型電界効果トランジスタ。
【請求項５】
前記第２導電型領域は、前記第２の主面において六角形形状を有している、請求項３に記載の絶縁ゲート型電界効果トランジスタ。
【請求項６】
前記第１の接触領域に取り囲まれた前記第２の主面に含まれる第３の接触領域において、前記第２導電型領域に接触する第３の電極と、
前記第２導電型領域よりも高濃度の第２導電型の不純物を含み、前記第２導電型領域内に形成され、前記第３の電極に接触する第２の高濃度第２導電型領域とをさらに備えた、請求項１〜５のいずれか１項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項７】
前記第２の主面において、前記第２導電型領域内の前記第１の接触領域および前記第２の接触領域以外の領域を覆うように、前記第２の主面上に形成され、絶縁体からなるゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、導電体からなるゲート電極とをさらに備えた、請求項１〜６のいずれか１項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項８】
前記半導体層は、炭化珪素または窒化ガリウムからなっている、請求項１〜７のいずれか１項に記載の絶縁ゲート型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型電界効果トランジスタに関し、より特定的には、スイッチング速度に優れた絶縁ゲート型電界効果トランジスタに関する。
【背景技術】
【０００２】
近年、絶縁ゲート型電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＩＳＦＥＴ）が使用される装置の高性能化に伴い、ＭＩＳＦＥＴに対しては耐圧の向上、低損失化などが求められている。これに対し、多くの検討がなされ、種々の対策が提案されている（たとえば特許文献１参照）。
【０００３】
ここで、従来のＭＩＳＦＥＴの構造について説明する。図２５は、従来のＭＩＳＦＥＴの構造を示す概略平面図である。また、図２６は、図２５の線分ＸＸＶＩ−ＸＸＶＩに沿う概略断面図である。また、図２７は、図２５の線分ＸＸＶＩＩ−ＸＸＶＩＩに沿う概略断面図である。図２６および図２７を参照して、従来のＭＩＳＦＥＴ１００は、半導体からなり、導電型がｎ型の基板であるｎ＋基板１１０と、導電型がｎ型のｎ−半導体層１２０と、導電型がｐ型であるｐボディ１２１と、導電型がｎ型であるｎ＋ソース領域１２２と、導電型がｐ型であるｐ＋領域１２３と、ゲート酸化膜１３０と、ゲート電極１４０と、コンタクト電極１８０と、ソース電極１６０と、ドレイン電極１７０とを備えている。ｎ−半導体層１２０は、ｎ＋基板１１０の一方の主面上に形成され、ｎ型不純物（導電型がｎ型である不純物）を含むことにより導電型がｎ型となっている。
【０００４】
ｐボディ１２１は、ｎ−半導体層１２０において、ｎ＋基板１１０側の主面である第１の主面１２０Ａとは反対側の主面である第２の主面１２０Ｂを含むように形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｎ＋ソース領域１２２は、第２の主面１２０Ｂを含み、かつｐボディ１２１に取り囲まれるように、ｐボディ１２１の内部に形成されている。ｎ＋ソース領域１２２は、ｎ型不純物をｎ−半導体層１２０に含まれるｎ型不純物よりも高い濃度で含んでいる。
【０００５】
ｐ＋領域１２３は、第２の主面１２０Ｂを含み、かつｎ＋ソース領域１２２に取り囲まれるように、ｐボディ１２１の内部に形成されている。ｐ＋領域１２３は、ｐ型不純物をｐボディ１２１に含まれるｐ型不純物よりも高い濃度で含んでいる。
【０００６】
ゲート酸化膜１３０は、第２の主面１２０Ｂに接触し、ｎ＋ソース領域１２２上を覆う領域から、ｐボディ１２１上を覆う領域（ｎ＋ソース領域１２２が形成されていない領域）およびｎ−半導体層１２０上を覆う領域（ｐボディ１２１が形成されていない領域）にまで延在するように形成されている。ゲート電極１４０は、ゲート酸化膜１３０に接触し、ｎ＋ソース領域１２２上を覆う領域から、ｐボディ１２１上を覆う領域（ｎ＋ソース領域１２２が形成されていない領域）およびｎ−半導体層１２０上を覆う領域（ｐボディ１２１が形成されていない領域）にまで延在するように形成されている。
【０００７】
コンタクト電極１８０は、第２の主面１２０Ｂ上において、ｎ＋ソース領域１２２およびｐ＋領域１２３に接触するように形成されている。平面的に見れば、図２５を参照して、コンタクト電極１８０は、ｐボディ１２１に取り囲まれた接触領域１２１Ａにおいて、ｐボディ１２１の内部に形成されたｎ＋ソース領域１２２およびｐ＋領域１２３に接触している。より具体的には、コンタクト電極１８０は、ｐボディ１２１の中央部に位置する接触領域１２１Ｃにおいて、ｐ＋領域１２３に接触している。図２６および図２７を参照して、ソース電極１６０は、第２の主面１２０Ｂ上において、コンタクト電極１８０の上に、コンタクト電極１８０と接触するように形成されている。ドレイン電極１７０は、ｎ＋基板１１０においてｎ−半導体層１２０が形成される側とは反対側の主面に接触して形成されている。
【０００８】
次に、ＭＩＳＦＥＴ１００の動作について説明する。図２６を参照して、ゲート電極１４０の電圧が閾値以下の状態、すなわちオフ状態では、ゲート酸化膜１３０の直下に位置するｐウェル１２１とｎ−半導体層１２０との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１４０に正の電圧を印加していくと、ｐウェル１２１のゲート酸化膜１３０と接触する付近であるチャネル領域１２１Ｄにおいて、反転層が形成される。その結果、ｎ＋ソース領域１２２とｎ−半導体層１２０とが電気的に接続され、ソース電極１６０とドレイン電極１７０との間に電流が流れる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第０２／４３１５７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図２５〜図２７を参照して、上記ＭＩＳＦＥＴ１００の電流の立ち上がり時（オフ状態からオン状態へのスイッチング時）においては、キャリアである電子が、ソース電極１６０、コンタクト電極１８０およびｐボディ１２１の経路を順次通ってチャネル領域１２１Ｄに供給される。一方、上記ＭＩＳＦＥＴ１００の電流の立ち下がり時（オン状態からオフ状態へのスイッチング時）においては、キャリアである電子が、チャネル領域１２１Ｄ、ｐボディ１２１、コンタクト電極１８０およびソース電極１６０の順に消滅する。
【００１１】
ここで、図２５を参照して、従来のＭＩＳＦＥＴ１００では、コンタクト電極１８０はｐボディ１２１の中央部（セルの中央部）に位置する接触領域１２１Ｃにおいてｐ＋領域１２３に接触する一方、チャネル領域１２１Ｄはｐボディ１２１の外周付近（セルの外周付近）に形成される。そのため、コンタクト電極１８０によって電子が供給される領域からチャネル領域１２１Ｄまでの経路が比較的長くなっている。また、当該経路が含まれるｐボディ１２１の抵抗率は、比較的高くなっている。その結果、上記電流の立ち上がり時および立ち下がり時における電子（キャリア）の移動が制約され、スイッチング速度の向上が妨げられている。つまり、従来のＭＩＳＦＥＴにおいては、電極からキャリアが供給される領域とチャネル領域との距離が大きいため、キャリアの移動に要する時間が長くなり、スイッチング速度が十分に向上しないという問題点があった。
【００１２】
そこで、本発明の目的は、キャリアの移動に要する時間を抑制することよりスイッチング速度を十分に向上させた、絶縁ゲート型電界効果トランジスタを提供することである。
【課題を解決するための手段】
【００１３】
本発明に従った絶縁ゲート型電界効果トランジスタは、基板と、基板上に形成された第１導電型の半導体層と、第１導電型とは異なる第２導電型の第２導電型領域と、上記半導体層よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域と、第１の電極と、第２の電極とを備えている。上記半導体層は、基板上に形成されている。第２導電型領域は、上記半導体層において、基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成されており、第１導電型とは異なる第２導電型となっている。高濃度第１導電型領域は、上記第２の主面を含むとともに第２導電型領域の内部に形成されている。第１の電極は、高濃度第１導電型領域内の第２の主面に含まれる第１の接触領域において、高濃度第１導電型領域に接触している。そして、第２の電極は、第１の接触領域の外周側であって、第２導電型領域内の第２の主面に含まれる第２の接触領域において、第２導電型領域に接触している。
【００１４】
本発明の絶縁ゲート型電界効果トランジスタは、第１の接触領域の外周側に位置する第２の接触領域において、第２導電型領域に接触する第２の電極を備えている。これにより、チャネル領域が形成される第２導電型領域の外周付近において、第２の電極からキャリアが供給される。そのため、キャリアが供給される領域からチャネル領域までの経路を短縮することができる。その結果、本発明の絶縁ゲート型電界効果トランジスタによれば、キャリアの移動に要する時間を抑制することよりスイッチング速度を十分に向上させた、絶縁ゲート型電界効果トランジスタを提供することができる。
【００１５】
上記本発明の絶縁ゲート型電界効果トランジスタにおいて好ましくは、第２導電型領域の内部であって高濃度第１導電型領域の外周側に第２の主面を含むように形成され、第２導電型領域よりも高濃度の第２導電型の不純物を含む第１の高濃度第２導電型領域をさらに備えている。そして、第２の主面において、第２の接触領域は、第１の高濃度第２導電型領域と重なっている。
【００１６】
これにより、上記第２の電極が、高濃度の第２導電型の不純物を含むことによってオーミックコンタクトを確保することが容易となっている第１の高濃度第２導電型領域と接触するため、第２導電型領域を所望の電位に維持することが容易となる。
【００１７】
上記本発明の絶縁ゲート型電界効果トランジスタにおいて好ましくは、第２導電型領域は、第２の主面において、３以上の頂点を有する多角形形状を有している。そして、第２の接触領域は、第２の主面において、当該多角形の重心と頂点とを結ぶ直線上の、当該頂点から見て重心側の領域を含むように配置されている。
【００１８】
平面的に見て、上記第２導電型領域が多角形形状を有している場合、当該第２導電型領域の辺に沿った領域をチャネル領域とすることにより、チャネル長さが安定した絶縁ゲート型電界効果トランジスタを容易に製造することができる。このとき、上記直線上の、当該多角形の頂点から見て重心側の領域を含むように第２の接触領域を配置することにより、すなわち多角形の頂点付近に第２の接触領域を配置することにより、チャネル領域に干渉することを回避しつつ、第２の電極を形成することができる。
【００１９】
上記本発明の絶縁ゲート型電界効果トランジスタにおいては、第２導電型領域は、第２の主面において四角形形状を有していてもよい。これにより、チャネル長さが安定した絶縁ゲート型電界効果トランジスタを一層容易に製造することができる。特に、第２の主面における第２導電型領域の形状を正方形、長方形、平行四辺形、台形など互いに平行な辺を有する四角形とすることにより、複数の絶縁ゲート型電界効果トランジスタを隙間無く並べることができるので、大きな電流をスイッチングできる大面積の絶縁ゲート型電界効果トランジスタチップを容易に製造することができる。
【００２０】
上記本発明の絶縁ゲート型電界効果トランジスタにおいては、第２導電型領域は、第２の主面において六角形形状を有していてもよい。これにより、より多くの第２の接触領域を設けることが容易となり、一層スイッチング速度を向上させることができる。特に、第２の主面における第２導電型領域の形状を正六角形とすることにより、複数の絶縁ゲート型電界効果トランジスタを隙間無く並べることができ、第２導電型領域の頂点での電界集中を緩和できるので、大きな電流をスイッチングできる大面積かつ高耐圧の絶縁ゲート型電界効果トランジスタチップを容易に製造することができる。
【００２１】
上記本発明の絶縁ゲート型電界効果トランジスタにおいて好ましくは、第１の接触領域に取り囲まれた第２の主面に含まれる第３の接触領域において、第２導電型領域に接触する第３の電極と、第２導電型領域よりも高濃度の第２導電型の不純物を含み、第２導電型領域内に形成され、上記第３の電極に接触する第２の高濃度第２導電型領域とをさらに備えている。
【００２２】
これにより、絶縁ゲート型電界効果トランジスタの耐圧を安定させることができる。ここで、上記第３の電極と上記第１の電極とは別体であってもよいし、一体に形成されてもよい。
【００２３】
上記本発明の絶縁ゲート型電界効果トランジスタにおいて好ましくは、上記半導体層は、炭化珪素または窒化ガリウムからなっている。珪素よりもバンドギャップの大きいワイドバンドギャップ半導体である炭化珪素または窒化ガリウムを半導体層の素材として採用することにより、絶縁ゲート型電界効果トランジスタの高耐圧化および低損失化を達成することができる。しかし、バンドギャップが大きく、真性キャリア密度が小さいワイドバンドギャップ半導体を半導体層の素材とした場合、キャリアが供給される領域とチャネル領域との距離が大きいことに起因した上記スイッチング速度に関する問題点が一層顕著となる。したがって、当該問題点を緩和することが可能な本発明の絶縁ゲート型電界効果トランジスタは、半導体層の素材として炭化珪素または窒化ガリウムを採用した絶縁ゲート型電界効果トランジスタに好適である。
【発明の効果】
【００２４】
以上の説明から明らかなように、本発明の絶縁ゲート型電界効果トランジスタによれば、キャリアの移動に要する時間を抑制することよりスイッチング速度を十分に向上させた、絶縁ゲート型電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１におけるＭＯＳＦＥＴの電極の配置を示す概略平面図である。
【図２】図１の線分ＩＩ−ＩＩに沿う概略断面図である。
【図３】図１の線分ＩＩＩ−ＩＩＩに沿う概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１７】実施の形態２におけるＭＯＳＦＥＴの電極の配置を示す概略平面図である。
【図１８】図１７の線分ＸＶＩＩＩ−ＸＶＩＩＩに沿う概略断面図である。
【図１９】図１７の線分ＸＩＸ−ＸＩＸに沿う概略断面図である。
【図２０】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２１】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２２】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２３】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２４】実施の形態３におけるＭＯＳＦＥＴの電極の配置を示す概略平面図である。
【図２５】従来のＭＩＳＦＥＴの構造を示す概略平面図である。
【図２６】図２５の線分ＸＸＶＩ−ＸＸＶＩに沿う概略断面図である。
【図２７】図２５の線分ＸＸＶＩＩ−ＸＸＶＩＩに沿う概略断面図である。
【発明を実施するための形態】
【００２６】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２７】
（実施の形態１）
まず、図１〜図３を参照して、実施の形態１における絶縁ゲート型電界効果トランジスタである酸化膜電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）について説明する。
【００２８】
図１〜図３を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体であるＳｉＣ（炭化珪素）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１０と、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層２０と、導電型がｐ型（第２導電型）の第２導電型領域としてのｐボディ２１と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域２２と、導電型がｐ型（第２導電型）の第１の高濃度第２導電型領域としてのｐ＋領域２３とを備えている。ｎ＋ＳｉＣ基板１０は、たとえば六方晶ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ−ＳｉＣ層２０は、ｎ＋ＳｉＣ基板１０の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層２０に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。
【００２９】
ｐボディ２１は、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐボディ２１に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。
【００３０】
ｎ＋ソース領域２２は、第２の主面２０Ｂを含み、かつｐボディ２１に取り囲まれるようにｐボディ２１の内部に形成されている。ここで、ｎ＋ソース領域２２は、ｐボディ２１内の第２の主面２０Ｂに含まれる第１の接触領域２１Ａの直下に形成されている。また、ｎ＋ソース領域２２は、ｎ型不純物、たとえばＰ、Ａｓなどをｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度で含んでいる。
【００３１】
ｐ＋領域２３は、ｐボディ２１の内部であってｎ＋ソース領域２２の外周側に、第２の主面２０Ｂを含むように形成されている。ここで、図１を参照して、ｐボディ２１は、第２の主面２０Ｂにおいて、四角形（正方形）形状を有している。そして、ｐ＋領域２３は、第２の主面２０Ｂにおいて、四角形形状を有するｐボディ２１の重心αと各頂点とを結ぶ直線上βの、当該頂点から見て重心α側の領域を含むように配置された第２の接触領域２１Ｂの直下に形成されている。また、ｐ＋領域２３は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ２１に含まれるｐ型不純物よりも高い濃度で含んでいる。
【００３２】
さらに、図１〜図３を参照して、ＭＯＳＦＥＴ１は、絶縁膜としてのゲート酸化膜３０と、ゲート電極４０と、層間絶縁膜５０と、コンタクト電極８０と、ソース電極６０と、ドレイン電極７０とを備えている。
【００３３】
ゲート酸化膜３０は、第２の主面２０Ｂに接触し、ｎ＋ソース領域２２上を覆う領域から、ｐボディ２１上を覆う領域（ｎ＋ソース領域２２が形成されていない領域）およびｎ−ＳｉＣ層２０上を覆う領域（ｐボディ２１が形成されていない領域）にまで延在するように形成されている。ゲート酸化膜３０は、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００３４】
ゲート電極４０は、ゲート酸化膜３０に接触し、ｎ＋ソース領域２２上を覆う領域から、ｐボディ２１上を覆う領域（ｎ＋ソース領域２２が形成されていない領域）およびｎ−ＳｉＣ層２０上を覆う領域（ｐボディ２１が形成されていない領域）にまで延在するように形成されている。また、ゲート電極４０は、ポリシリコン、Ａｌなどの導電体からなっている。すなわち、絶縁体からなるゲート絶縁膜としてのゲート酸化膜３０は、第２の主面２０Ｂにおいて、ｐボディ２１内の第１の接触領域２１Ａおよび第２の接触領域２１Ｂ以外の領域を覆うように、第２の主面２０Ｂ上に形成されている。また、ゲート電極４０は、導電体からなり、ゲート酸化膜３０上に配置されている。
【００３５】
コンタクト電極８０は、第２の主面２０Ｂにおいて、ｎ＋ソース領域２２およびｐ＋領域２３に接触するように形成されている。より具体的には、図１および図３を参照して、コンタクト電極８０は、ｐボディ２１内の第２の主面２０Ｂに含まれる第１の接触領域２１Ａにおいて、ｐボディ２１内のｎ＋ソース領域２２に接触する第１のコンタクト電極８０Ａと、第１の接触領域２１Ａの外周側であって、ｐボディ２１内の第２の主面２０Ｂに含まれる第２の接触領域２１Ｂにおいて、ｐボディ２１内のｐ＋領域２３に接触する第２のコンタクト電極８０Ｂとを含んでいる。また、コンタクト電極８０は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ＋ソース領域２２およびｐ＋領域２３とオーミックコンタクト可能な材料からなっている。
【００３６】
ソース電極６０は、第２の主面２０Ｂ上において、コンタクト電極８０の上に、コンタクト電極８０と接触するように形成されている。また、ソース電極６０は、Ａｌなどの導電体からなっている。
【００３７】
ドレイン電極７０は、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主面に接触して形成されている。このドレイン電極７０は、たとえばＮｉＳｉなど、ｎ＋ＳｉＣ基板１０とオーミックコンタクト可能な材料からなっており、ｎ＋ＳｉＣ基板１０と電気的に接続されている。
【００３８】
層間絶縁膜５０は、ゲート酸化膜３０上において、ゲート電極４０を取り囲むように配置されている。また、層間絶縁膜５０は、ＳｉＯ２などの絶縁体からなっている。これにより、ゲート電極４０とソース電極６０とは絶縁されている。
【００３９】
すなわち、実施の形態１における絶縁ゲート型電界効果トランジスタとしてのＭＯＳＦＥＴ１は、ｎ＋ＳｉＣ基板１０と、ｎ＋ＳｉＣ基板１０上に形成されたｎ型の半導体層としてのｎ−ＳｉＣ層２０と、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように形成されたｐ型のｐボディ２１とを備えている。また、ＭＯＳＦＥＴ１は、ｐボディ２１内の第２の主面２０Ｂに含まれる第１の接触領域２１Ａにおいて、ｐボディ２１に接触する第１のコンタクト電極８０Ａと、第１の接触領域２１Ａの外周側であって、ｐボディ２１内の第２の主面２０Ｂに含まれる第２の接触領域２１Ｂにおいて、ｐボディ２１に接触する第２のコンタクト電極８０Ｂとを備えている。
【００４０】
さらに、ｐボディ２１は、第２の主面２０Ｂにおいて、多角形である四角形形状を有している。そして、第２の接触領域２１Ｂは、第２の主面２０Ｂにおいて、上記四角形の重心αと頂点とを結ぶ直線β上の、当該頂点から見て重心α側の領域を含むように配置されている。
【００４１】
次に、ＭＯＳＦＥＴ１の動作について説明する。図２を参照して、ゲート電極４０の電圧が閾値以下の状態、すなわちオフ状態では、ゲート酸化膜３０の直下に位置するｐボディ２１とｎ−ＳｉＣ層２０との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に正の電圧を印加していくと、ｐボディ２１のゲート酸化膜３０と接触する付近であるチャネル領域２１Ｄにおいて、反転層が形成される。その結果、ｎ＋ソース領域２２とｎ−ＳｉＣ層２０とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。
【００４２】
ここで、図１〜図３を参照して、本実施の形態のＭＯＳＦＥＴ１は、第１の接触領域２１Ａの外周側に位置する第２の接触領域２１Ｂにおいて、ｐボディ２１内のｐ＋領域２３に接触する第２のコンタクト電極８０Ｂを備えている。つまり、本実施の形態のＭＯＳＦＥＴ１においては、チャネル領域２１Ｄを挟むように配置された第２の接触領域２１Ｂにおいて、第２のコンタクト電極８０Ｂがｐボディ２１内のｐ＋領域２３に接触している。これにより、チャネル領域２１Ｄが位置するｐボディ２１の外周付近において、第２のコンタクト電極８０Ｂからキャリアである電子が供給される。そのため、電子が供給される領域からチャネル領域２１Ｄまでの経路を短縮することができる。その結果、本実施の形態のＭＯＳＦＥＴ１は、キャリアである電子の移動に要する時間が抑制されることより、スイッチング速度が向上した絶縁ゲート型電界効果トランジスタとなっている。
【００４３】
また、本実施の形態のＭＯＳＦＥＴ１においては、ｐボディ２１が第２の主面２０Ｂにおいて四角形形状を有している。そして、ｐボディ２１の辺に沿った領域がチャネル領域２１Ｄとされているため、製造時において、チャネル長さを安定させることが容易となっている。さらに、四角形形状を有するｐボディ２１の重心αと頂点とを結ぶ直線β上の、当該頂点から見て重心α側の領域を含むように第２の接触領域２１Ｂが配置されているため、チャネル領域２１Ｄに干渉することを回避しつつ、第２のコンタクト電極８０Ｂが形成されている。
【００４４】
次に、図４〜図１６を参照して、本発明に従った絶縁ゲート型電界効果トランジスタの製造方法の一実施の形態である実施の形態１におけるＭＯＳＦＥＴの製造方法について説明する。なお、図５〜図１６において、奇数の図番が付与された図は、上述の図２と同じ断面に対応し、偶数の図番が付与された図は、上述の図３と同じ断面に対応する。
【００４５】
図４を参照して、実施の形態１における絶縁ゲート型電界効果トランジスタの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型の基板が準備される。具体的には、図５および図６を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型である（０００１）面８°オフのｎ＋ＳｉＣ基板１０が準備される。
【００４６】
次に、図４を参照して、工程（Ｓ２０）としてｎ−層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１０上に第１導電型の半導体層が形成される。具体的には、図５および図６を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１０上にｎ−ＳｉＣ層２０が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層２０を形成することができる。導入される不純物濃度は、たとえば１．０×１０１６ｃｍ−３程度、成長させるｎ−ＳｉＣ層２０の厚みは、たとえば１０μｍ程度とすることができる。
【００４７】
次に、図４を参照して、工程（Ｓ３０）としてｐボディ形成工程が実施される。この工程（Ｓ３０）では、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、図７および図８を参照して、第２の主面２０Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜９３が形成される。そして、酸化膜９３の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐボディ２１の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることにより、ｎ−ＳｉＣ層２０上に開口パターンを有する酸化膜９３からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いてｎ−ＳｉＣ層２０にイオン注入を行なうことにより、ｎ−ＳｉＣ層２０にｐボディ２１が形成される。ここで、イオン注入においては、たとえばｐ型不純物としてＡｌを採用し、深さ０．８μｍ程度、不純物濃度５．０×１０１６ｃｍ−３程度のｐボディ２１を形成することができる。
【００４８】
次に、図４を参照して、工程（Ｓ４０）としてｎ＋領域形成工程が実施される。この工程（Ｓ４０）では、ｐボディ２１内の第２の主面２０Ｂを含む領域に、ｎ−ＳｉＣ層２０よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図９および図１０を参照して、まず上記工程（Ｓ３０）の場合と同様の手順により、所望の高濃度第１導電型領域としてのｎ＋ソース領域２２の形状に応じた開口パターンを有する酸化膜９３からなるマスク層が形成される。そして、当該マスク層をマスクとして用いて、ｎ型不純物がイオン注入によりｎ−ＳｉＣ層２０に導入される。これにより、高濃度第１導電型領域としてのｎ＋ソース領域２２が形成される。ここで、イオン注入においては、たとえばｎ型不純物としてＰを採用し、深さ０．３μｍ程度、不純物濃度１．０×１０１９ｃｍ−３程度のｎ＋ソース領域２２を形成することができる。
【００４９】
次に、図４を参照して、工程（Ｓ５０）としてｐ＋領域形成工程が実施される。この工程（Ｓ５０）では、ｐボディ２１内の第２の主面２０Ｂを含む領域に、ｐボディ２１よりも高濃度の第２導電型の不純物を含む高濃度第２導電型領域が形成される。具体的には、図１１および図１２を参照して、上記工程（Ｓ３０）の場合と同様の手順により、所望の高濃度第２導電型領域としてのｐ＋領域２３の形状に応じた開口パターンを有する酸化膜９３からなるマスク層が形成される。そして、当該マスク層をマスクとして用いて、ｐ型不純物がイオン注入によりｎ−ＳｉＣ層２０に導入される。これにより、高濃度第２導電型領域としてのｐ＋領域２３が形成される。ここで、イオン注入においては、たとえばｐ型不純物としてＡｌを採用し、深さ０．４μｍ程度、不純物濃度１．０×１０１９ｃｍ−３程度のｐ＋領域２３を形成することができる。
【００５０】
次に、図４を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、工程（Ｓ３０）〜（Ｓ５０）においてイオン注入が実施されたｎ−ＳｉＣ層２０を加熱することにより、導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００５１】
次に、図４を参照して、工程（Ｓ７０）として酸化膜形成工程が実施される。この工程（Ｓ７０）では、図１３および図１４を参照して、工程（Ｓ１０）〜（Ｓ６０）までが実施されて所望のイオン注入層を含むｎ−ＳｉＣ層２０が形成されたｎ＋ＳｉＣ基板１０が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなり、ゲート酸化膜３０（図２および図３参照）となるべき熱酸化膜９２が、第２の主面２０Ｂを覆うように形成される。この熱酸化は、たとえば酸素雰囲気中においてｎ＋ＳｉＣ基板１０を１３００℃に加熱し、３０分間保持することにより実施することができる。
【００５２】
次に、図４を参照して、工程（Ｓ８０）としてオーミック電極形成工程が実施される。この工程（Ｓ８０）では、図２および図３を参照して、第２の主面２０Ｂにおいて、ｎ＋ソース領域２２およびｐ＋領域２３に接触するコンタクト電極８０、およびｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主面に接触するドレイン電極７０が形成される。具体的には、図１５および図１６を参照して、第２の主面２０Ｂ上にレジストが塗布された後、露光および現像が行なわれ、所望のコンタクト電極８０の形状に応じた領域に開口を有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより熱酸化膜９２が部分的に除去される。これにより、ゲート酸化膜３０が形成されるべき領域に、熱酸化膜９２が残存する。
【００５３】
その後、ＮｉからなるＮｉ膜９４が、図１５および図１６に示すように、第２の主面２０Ｂ上およびｎ＋ＳｉＣ基板１０のｎ−ＳｉＣ層２０とは反対側の主面上に、たとえば蒸着法により形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＮｉ膜９４が除去（リフトオフ）されて、熱酸化膜９２から露出する第２の主面２０Ｂ上およびｎ＋ＳｉＣ基板１０のｎ−ＳｉＣ層２０とは反対側の主面上に、Ｎｉ膜９４が残存する。さらに、上記Ｎｉ膜９４が形成されたｎ＋ＳｉＣ基板１０が、Ａｒなどの不活性ガス雰囲気中において、たとえば９５０℃に加熱されて２分間保持されることにより、Ｎｉ膜９４がシリサイド化される。以上の工程により、ＮｉＳｉからなるコンタクト電極８０およびドレイン電極７０（図２および図３参照）が完成する。
【００５４】
次に、図４を参照して、工程（Ｓ９０）としてゲート電極形成工程が実施される。この工程（Ｓ９０）では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極４０（図２および図３参照）が、ゲート酸化膜３０上に、ゲート酸化膜３０に接触するように形成される。具体的には、図２および図３を参照して、まず第２の主面２０Ｂ上に、たとえばＣＶＤによりポリシリコン膜が形成される。そして、たとえばポリシリコン膜上にフォトリソグラフィーにより所望のゲート電極の形状以外の部分に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥによりポリシリコン膜が部分的に除去されることにより、ゲート電極４０が形成される。
【００５５】
次に、図４を参照して、工程（Ｓ１００）として層間絶縁膜形成工程が実施される。この工程（Ｓ１００）では、たとえば絶縁体であるＳｉＯ２などからなる層間絶縁膜５０（図２および図３参照）が、ゲート酸化膜３０上において、ゲート電極４０を取り囲むように形成される。具体的には、図２および図３を参照して、第２の主面２０Ｂ上に、たとえばプラズマＣＶＤにより、層間絶縁膜５０となるべきＳｉＯ２膜が形成される。
【００５６】
次に、図４を参照して、工程（Ｓ１１０）として配線形成工程が実施される。この工程（Ｓ１１０）では、たとえば導電体であるＡｌなどからなるソース電極６０（図２および図３参照）が、コンタクト電極８０の上に、コンタクト電極８０と接触するように形成される。具体的には、図２および図３を参照して、まず上記工程（Ｓ１００）において形成された層間絶縁膜５０となるべきＳｉＯ２膜上に、フォトリソグラフィーによりコンタクト電極８０上の領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥによりＳｉＯ２膜が部分的に除去される。その後、たとえばスパッタリングによりＡｌからなるＡｌ膜が形成され、所望の形状になるようにエッチングされることにより、ソース電極６０が形成される。以上の工程（Ｓ１０）〜（Ｓ１１０）により、実施の形態１における絶縁ゲート型電界効果トランジスタとしてのＭＯＳＦＥＴ１の製造プロセスは完了し、実施の形態１のＭＯＳＦＥＴ１（図１〜図３参照）が完成する。
【００５７】
（実施の形態２）
次に、本発明の実施の形態２について説明する。図１７〜図１９を参照して、実施の形態２におけるＭＯＳＦＥＴ１と、図１〜図３に基づいて説明した実施の形態１におけるＭＯＳＦＥＴ１とは、基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態２におけるＭＯＳＦＥＴ１は、ｐ＋領域２３の配置において、実施の形態１におけるＭＯＳＦＥＴ１とは異なっている。
【００５８】
すなわち、図１７〜図１９を参照して、実施の形態２におけるＭＯＳＦＥＴ１においては、ｐボディ２１内に形成され、第１の接触領域２１Ａに取り囲まれた第３の接触領域２１Ｃにおいて第１のコンタクト電極８０Ａと接触する、第２の高濃度第２導電型領域としてのｐ＋領域２３をさらに備えている。つまり、実施の形態２におけるＭＯＳＦＥＴ１は、第１の接触領域２１Ａに取り囲まれた第２の主面２０Ｂに含まれる第３の接触領域２１Ｃにおいて、第２導電型領域としてのｐボディ２１に接触する第３の電極としての第１のコンタクト電極８０Ａと、ｐボディ２１よりも高濃度のｐ型不純物を含み、ｐボディ２１内に形成され、第１のコンタクト電極８０Ａに接触するｐ＋領域２３とをさらに備えている。
【００５９】
これにより、実施の形態１の場合に比べて、実施の形態２のＭＯＳＦＥＴ１は耐圧が安定している。ここで、本実施の形態においては、第１のコンタクト電極８０Ａが本発明の第３の電極と第１の電極とを兼ねて配置されている。
【００６０】
次に、図２０〜図２３を参照して、本発明に従った絶縁ゲート型電界効果トランジスタの製造方法の一実施の形態である実施の形態２におけるＭＯＳＦＥＴの製造方法について説明する。なお、図２０および図２２は上述の図１８と同じ断面に対応し、図２１および図２３は上述の図１９と同じ断面に対応する。
【００６１】
実施の形態２におけるＭＯＳＦＥＴの製造方法は、基本的には図４〜図１６に基づいて説明した実施の形態１の場合と同様に実施することができる。しかし、実施の形態２におけるＭＯＳＦＥＴの製造方法は、ｐ＋領域２３の形成において、実施の形態１とは異なっている。
【００６２】
すなわち、図４を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）〜（Ｓ４０）までが実施の形態１の場合と同様に実施される。その後、工程（Ｓ５０）においては、図２０および図２１を参照して、工程（Ｓ３０）の場合と同様の手順により、所望の高濃度第２導電型領域としてのｐ＋領域２３の形状に応じた開口パターンを有する酸化膜９３からなるマスク層が形成される。このとき、実施の形態２においては、第２の主面２０Ｂ上において、ｐボディ２１内のｎ＋ソース領域２２に取り囲まれた領域上にも開口を有するマスク層が形成される。そして、当該マスク層をマスクとして用いて、ｐ型不純物がイオン注入によりｎ−ＳｉＣ層２０に導入される。これにより、高濃度第２導電型領域としてのｐ＋領域２３が、ｎ＋ソース領域２２内にも形成される。
【００６３】
次に、実施の形態２におけるＭＯＳＦＥＴの製造方法においては、工程（Ｓ６０）および（Ｓ７０）が実施の形態１の場合と同様に実施される。その後、工程（Ｓ８０）においては、図２２および図２３を参照して、第２の主面２０Ｂ上にレジストが塗布された後、露光および現像が行なわれ、所望のコンタクト電極８０の形状に応じた領域に開口を有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより熱酸化膜９２が部分的に除去される。これにより、ゲート酸化膜３０が形成されるべき領域に、熱酸化膜９２が残存する。
【００６４】
その後、ＮｉからなるＮｉ膜９４が、図２２および図２３に示すように、第２の主面２０Ｂ上およびｎ＋ＳｉＣ基板１０のｎ−ＳｉＣ層２０とは反対側の主面上に、たとえば蒸着法により形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＮｉ膜９４が除去（リフトオフ）されて、熱酸化膜９２から露出する第２の主面２０Ｂ上およびｎ＋ＳｉＣ基板１０のｎ−ＳｉＣ層２０とは反対側の主面上に、Ｎｉ膜９４が残存する。このとき、実施の形態２においては、第１の接触領域２１Ａに取り囲まれた第２の主面２０Ｂに含まれる第３の接触領域２１Ｃにおいて、ｐボディ２１に接触するように第１のコンタクト電極８０ＡとなるべきＮｉ膜９４が形成される。そして、上記Ｎｉ膜９４が実施の形態１の場合と同様にシリサイド化されることにより、コンタクト電極８０およびドレイン電極７０（図１８および図１９参照）が完成する。その後、図４を参照して、工程（Ｓ９０）〜（Ｓ１１０）までが実施の形態１の場合と同様に実施されることにより、実施の形態２のＭＯＳＦＥＴ１（図１７〜図１９参照）が完成する。
【００６５】
（実施の形態３）
次に、本発明の実施の形態３について説明する。実施の形態３におけるＭＯＳＦＥＴ１と、上記実施の形態１におけるＭＯＳＦＥＴ１とは、基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、図２４および図１を参照して、実施の形態３におけるＭＯＳＦＥＴ１は、ｐボディ２１の平面形状において実施の形態１におけるＭＯＳＦＥＴ１とは異なっている。
【００６６】
すなわち、図２４を参照して、実施の形態３におけるＭＯＳＦＥＴ１のｐボディ２１は、第２の主面２０Ｂにおいて、六角形形状を有している。そして、第２の接触領域２１Ｂは、第２の主面２０Ｂにおいて、上記六角形の重心αと頂点とを結ぶ直線β上の、当該頂点から見て重心α側の領域を含むように配置されている。
【００６７】
これにより、第２の接触領域２１Ｂが第２の主面２０Ｂにおいて一層密に配置されるため、ＭＯＳＦＥＴ１のスイッチング速度を一層向上させることができる。なお、実施の形態３におけるＭＯＳＦＥＴ１は、実施の形態１の場合と同様の手順により製造することができる。
【００６８】
上記実施の形態においては、本発明の絶縁ゲート型電界効果トランジスタの一例として、基板および半導体層がＳｉＣからなる場合について説明したが、本発明の絶縁ゲート型電界効果トランジスタはこれに限られない。本発明の絶縁ゲート型電界効果トランジスタにおける基板および半導体層の素材としては、Ｓｉの他、ＧａＮ（窒化ガリウム）などの種々のワイドバンドギャップ半導体を採用することができる。
【００６９】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７０】
本発明の絶縁ゲート型電界効果トランジスタは、スイッチング速度の向上が求められる絶縁ゲート型電界効果トランジスタに、特に有利に適用され得る。
【符号の説明】
【００７１】
１  ＭＯＳＦＥＴ、１０  ｎ＋ＳｉＣ基板、２０Ａ  第１の主面、２０Ｂ  第２の主面、２０  ｎ−ＳｉＣ層、２１  ｐボディ、２１Ａ  第１の接触領域、２１Ｂ  第２の接触領域、２１Ｃ  第３の接触領域、２１Ｄ  チャネル領域、２２  ｎ＋ソース領域、２３  ｐ＋領域、３０  ゲート酸化膜、４０  ゲート電極、５０  層間絶縁膜、６０  ソース電極、７０  ドレイン電極、８０  コンタクト電極、８０Ａ  第１のコンタクト電極、８０Ｂ  第２のコンタクト電極、９１  レジスト膜、９２  熱酸化膜、９３  酸化膜、９４  Ｎｉ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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