(57)【要約】【課題】コンタクト注入および／またはソースドレイン注入を行うことに起因するパンチスルーを防止でき、優れたトランジスタ特性を有する縦型トランジスタを備えた半導体装置およびその製造方法を提供する。【解決手段】縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｃとを有し、縦型トランジスタＴに電気的に接続された導電体パッド１５ａと、コンタクト領域１５ｃを含む領域上に設けられ、導電体パッド１５ａに電気的に接続されたコンタクト１０とを備えている半導体装置とする。【選択図】図１３
2010123744.tif 000002
【特許請求の範囲】
【請求項１】
縦型トランジスタと平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタと平面視で重なり合わないコンタクト領域とを有し、前記縦型トランジスタに電気的に接続された導電体パッドと、
前記コンタクト領域を含む領域上に設けられ、前記導電体パッドに電気的に接続されたコンタクトとを備えていることを特徴とする半導体装置。
【請求項２】
前記縦型トランジスタが、下部拡散層と、前記下部拡散層上に設けられた柱状部と、前記柱状部上に設けられた上部拡散層とを有するものであり、
前記導電体パッドが、前記上部拡散層に電気的に接続されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
断面視で前記上部拡散層と前記導電体パッドとの間における前記縦型トランジスタと平面視で重なり合う領域に、前記上部拡散層と前記導電体パッドとの接触抵抗を低下させるパッド接合層が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コンタクト上に、前記コンタクトに電気的に接続されたキャパシタが形成されていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【請求項５】
前記縦型トランジスタ、前記導電体パッド、前記コンタクトが複数設けられ、
前記縦型トランジスタが、格子状に配置され、
前記導電体パッドおよび前記コンタクトが、千鳥状に配置されていることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
【請求項６】
縦型トランジスタと平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタと平面視で重なり合わないコンタクト領域とを有するパッドを形成するパッド形成工程と、
少なくとも前記トランジスタ接続領域の一部をマスクで覆って少なくとも前記パッドを低抵抗化することにより、縦型トランジスタに電気的に接続された導電体パッドとする低抵抗工程と、
前記コンタクト領域を含む領域上にコンタクトを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記パッド形成工程の前に、下部拡散層と、前記下部拡散層上に設けられた柱状部と、前記柱状部上に設けられた上部拡散層とを有する縦型トランジスタを形成する工程を含み、
前記低抵抗工程において、前記上部拡散層に電気的に接続された導電体パッドを形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記パッド形成工程の前に、下部拡散層と、前記下部拡散層上に設けられた柱状部と、前記柱状部上に設けられた半導体層とを有する縦型トランジスタとなる構造を形成する工程を含み、
前記低抵抗工程において、少なくとも前記トランジスタ接続領域の一部を前記マスクで覆って前記パッドおよび前記半導体層を低抵抗化することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記低抵抗工程において、少なくとも前記トランジスタ接続領域の一部を前記マスクで覆って前記パッドおよび前記半導体層を低抵抗化することにより、前記半導体層を上部拡散層および前記上部拡散層上に配置されたパッド接合層にするとともに、前記パッドを前記パッド接合層を介して前記上部拡散層に電気的に接続された導電体パッドにすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記低抵抗工程が、前記パッド上に層間絶縁膜を形成し、前記層間絶縁膜の一部を除去することにより、少なくとも前記コンタクト領域の一部を露出させるコンタクトホールを有する前記マスクを形成する工程を含み、
前記コンタクトを形成する工程が、前記コンタクトホールに導電性を有する材料を埋め込む工程を含むことを特徴とする請求項６〜請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記低抵抗化工程が、少なくとも前記コンタクト領域の一部にドーパントの注入を行う工程と、熱処理を行うことにより少なくとも前記パッドの全体にドーパントを拡散させる工程とを備えることを特徴とする請求項６〜請求項１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記低抵抗化工程が、ドーパントの拡散された前記パッドをシリサイド化する工程を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
下部拡散層と、前記下部拡散層上に設けられた柱状部と、前記柱状部上に設けられた半導体層とを有する縦型トランジスタとなる構造を形成する工程と、
前記縦型トランジスタとなる構造と平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタとなる構造と平面視で重なり合わないコンタクト領域とを有し、前記縦型トランジスタとなる構造に電気的に接続された導電体パッドを形成する工程と、
少なくとも前記トランジスタ接続領域の一部をマスクで覆って前記導電体パッドを介して前記半導体層を低抵抗化する工程と、
前記コンタクト領域を含む領域上にコンタクトを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記導電体パッドを形成する工程において、前記導電体パッドと平面視で重なり合う前記半導体層の上部を、前記半導体層と前記導電体パッドとの接触抵抗を低下させるパッド接合層とし、
前記半導体層を低抵抗化する工程において、少なくとも前記トランジスタ接続領域の一部をマスクで覆って前記導電体パッドおよびパッド接合層を介して前記半導体層を低抵抗化することにより、前記半導体層を上部拡散層にすることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記低抵抗工程が、前記導電体パッド上に層間絶縁膜を形成し、前記層間絶縁膜の一部を除去することにより、少なくとも前記コンタクト領域の一部を露出させるコンタクトホールを有する前記マスクを形成する工程を含み、
前記コンタクトを形成する工程が、前記コンタクトホールに導電性を有する材料を埋め込む工程を含むことを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記低抵抗化工程が、少なくとも前記コンタクト領域の一部にドーパントの注入を行う工程と、熱処理を行うことにより少なくとも前記導電体パッドを介して前記半導体層にドーパントを拡散させる工程とを備えることを特徴とする請求項１３〜請求項１５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、縦型トランジスタを備えた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、縦型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−トランジスタが知られている。例えば、特許文献１には、ｎ＋型緩和ＳｉＧｅからなるドレインと、エピタキシャルｐ型緩和ＳｉＧｅからなる本体と、エピタキシャルｎ＋型引張り歪みＳｉからなるソースと、エピタキシャル型引張り歪みＳｉからなるチャネルとを備える垂直ｎＭＯＳＦＥＴが記載されている。
【０００３】
また、例えば、特許文献２には、ｎ型拡散配線層上に、ソース領域としてのｎ＋ 型選択シリコンエピタキシャル成長層、チャネル領域としてのｐ− 型選択シリコンエピタキシャル成長層およびドレイン領域としてのｎ+ 型選択シリコンエピタキシャル成長層が積層されているＭＯＳトランジスタを有する半導体装置が記載されている。
【特許文献１】特開２００５−０１２２１４号公報
【特許文献２】特開平１１−２１４６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置においては、以下に示す課題があった。ここで従来の半導体装置の課題について、図４６〜図４９を用いて説明する。図４９は、従来の半導体装置の一例を示した断面図であって、図４９（ａ）は第１方向から見た断面図である。また、図４９（ｂ）は、図４９（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。また、図４６〜図４８は、図４９に示す半導体装置の製造工程の一部を説明するための工程図であり、図４６〜図４８に示される（ａ）は図４９（ａ）に示す断面に対応しており、図４６〜図４８に示される（ｂ）は図４９（ｂ）に示す断面に対応している。
【０００５】
図４９に示す半導体装置は、半導体基板１上に、下部拡散層６と、下部拡散層６上に設けられ、チャネル部を構成する柱状部２と、柱状部２上に設けられた上部拡散層１３と、柱状部２の周囲にゲート絶縁膜８を介して設けられたゲート電極７とを有する縦型トランジスタが備えられたものである。
下部拡散層６は、酸化膜５、５ｂによって電気的に分離されている。上部拡散層１３は、サイドウォール９に囲まれており、酸化膜９ａによってゲート電極７と電気的に分離されている。
また、図４９に示す半導体装置においては、上部拡散層１３の上部にドーパントの注入（コンタクト注入）されたコンタクト注入層１２が形成されており、上部拡散層１３上に層間絶縁膜１１を貫通して設けられたコンタクト１４と上部拡散層１３とがコンタクト注入層１２を介して電気的に接続されている。コンタクト注入層１２は、上部拡散層１３とコンタクト１４との接触抵抗を低くするためものである。
【０００６】
図４９に示す半導体装置を製造するには、まず、図４６に示すように、半導体基板１上に、下部拡散層６と、柱状部２と、コンタクト注入層１２および上部拡散層１３となる半導体層２４と、ゲート電極７とを有する縦型トランジスタとなる構造を形成する。その後、図４６に示すように、縦型トランジスタとなる構造上の全域に、層間絶縁膜１１を形成する。
次に、レジスト（図示略）を形成してリソグラフィを行うことにより、レジストのパターニングを行う。その後、レジストをマスクとしてドライエッチングすることにより、層間絶縁膜１１にコンタクトホール１４ａを形成し、レジストを除去する（図４７）。コンタクトホール１４ａは、コンタクト１４を形成するためのものであり、図４７に示すように、底部にコンタクト注入層１２および上部拡散層１３となる半導体層２４が露出されている。
【０００７】
次に、コンタクトホール１４ａの底部に露出されている半導体層２４に、ドーパントの注入（ソースドレイン注入）を行うことにより、上部拡散層１３を形成する。その後、さらにコンタクトホール１４ａの底部に露出されている半導体層２４に、ドーパントの注入（コンタクト注入）を行うことにより、図４８に示すように、コンタクト注入層１２を形成する。
その後、コンタクトホール１４ａにコンタクト１４を形成することにより、図４９に示す半導体装置が得られる。
【０００８】
このような製造方法によって得られた図４９に示す半導体装置では、コンタクト注入層１２を形成するためのコンタクト注入を行う際に、上部拡散層１３を通過したドーパントが柱状部２に入り込む場合があった。ドーパントが、柱状部２に入り込むと、縦型トランジスタがパンチスルーしやすくなる恐れが生じる。
この問題は、コンタクト注入層１２を形成するためのコンタクト注入の注入量を減らすことにより解決できる。しかし、コンタクト注入の注入量を減らすと、上部拡散層１３とコンタクト１４との接触抵抗が大きくなって、縦型トランジスタのオン電流が減少してしまう。
【０００９】
また、このような製造方法によって得られた図４９に示す半導体装置では、上部拡散層１３を形成するためのソースドレイン注入を行う際に、上部拡散層１３を通過したドーパントが、柱状部２に入り込み、縦型トランジスタがパンチスルーしやすくなる恐れがあった。
この問題を解決するために、上部拡散層１３を形成するためのソースドレイン注入のエネルギーを下げて、柱状部２に入り込むドーパントの量を減らす方法が考えられる。しかし、ソースドレイン注入のエネルギーを下げると、上部拡散層１３とゲート電極７とがオフセットになって、そのオフセットの領域が縦型トランジスタをオンにしたときに高抵抗となり、縦型トランジスタのオン電流を減少させてしまう。
【００１０】
本発明はこのような事情に鑑みてなされたものであって、コンタクト注入および／またはソースドレイン注入を行うことに起因するパンチスルーを防止でき、優れたトランジスタ特性を有する縦型トランジスタを備えた半導体装置およびその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明者は、上記問題を解決するために、以下に示すように、鋭意検討を重ね、本発明を完成した。
すなわち、本発明者は、縦型トランジスタを備える半導体装置を製造する際に、コンタクト注入および／またはソースドレイン注入を行うことに起因するパンチスルーが、ソースドレイン注入される上部拡散層および／またはコンタクト注入されるコンタクト注入層の直下に、チャネル部を構成する柱状部が配置されていることによって生じることに着目して検討を重ね、本発明を見出した。
【００１２】
本発明の半導体装置は、縦型トランジスタと平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタと平面視で重なり合わないコンタクト領域とを有し、前記縦型トランジスタに電気的に接続された導電体パッドと、前記コンタクト領域を含む領域上に設けられ、前記導電体パッドに電気的に接続されたコンタクトとを備えていることを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、縦型トランジスタと平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタと平面視で重なり合わないコンタクト領域とを有するパッドを形成するパッド形成工程と、少なくとも前記トランジスタ接続領域の一部をマスクで覆って少なくとも前記パッドを低抵抗化することにより、縦型トランジスタに電気的に接続された導電体パッドとする低抵抗工程と、前記コンタクト領域を含む領域上にコンタクトを形成する工程とを備えることを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、下部拡散層と、前記下部拡散層上に設けられた柱状部と、前記柱状部上に設けられた半導体層とを有する縦型トランジスタとなる構造を形成する工程と、前記縦型トランジスタとなる構造と平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタとなる構造と平面視で重なり合わないコンタクト領域とを有し、前記縦型トランジスタとなる構造に電気的に接続された導電体パッドを形成する工程と、少なくとも前記トランジスタ接続領域の一部をマスクで覆って前記導電体パッドを介して前記半導体層を低抵抗化する工程と、前記コンタクト領域を含む領域上にコンタクトを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置は、縦型トランジスタと平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタと平面視で重なり合わないコンタクト領域とを有し、前記縦型トランジスタに電気的に接続された導電体パッドと、前記コンタクト領域を含む領域上に設けられ、前記導電体パッドに電気的に接続されたコンタクトとを備えたものであるので、少なくともトランジスタ接続領域の一部をマスクで覆って縦型トランジスタの上面および／または導電体パッドを低抵抗化する方法により製造可能なものとなり、製造時に縦型トランジスタの上面および／または導電体パッドを低抵抗化することに起因するパンチスルーが防止され、優れたトランジスタ特性を有するものとなる。
【００１６】
また、本発明の半導体装置の製造方法は、縦型トランジスタと平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタと平面視で重なり合わないコンタクト領域とを有するパッドを形成するパッド形成工程と、少なくとも前記トランジスタ接続領域の一部をマスクで覆って少なくとも前記パッドを低抵抗化することにより、縦型トランジスタに電気的に接続された導電体パッドとする低抵抗工程と、前記コンタクト領域を含む領域上にコンタクトを形成する工程とを備える方法であるので、少なくとも導電体パッドを低抵抗化することに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。
【００１７】
また、本発明の半導体装置の製造方法は、下部拡散層と、前記下部拡散層上に設けられた柱状部と、前記柱状部上に設けられた半導体層とを有する縦型トランジスタとなる構造を形成する工程と、前記縦型トランジスタとなる構造と平面視で重なり合うトランジスタ接続領域と、前記縦型トランジスタとなる構造と平面視で重なり合わないコンタクト領域とを有し、前記縦型トランジスタとなる構造に電気的に接続された導電体パッドを形成する工程と、少なくとも前記トランジスタ接続領域の一部をマスクで覆って前記導電体パッドを介して前記半導体層を低抵抗化する工程と、前記コンタクト領域を含む領域上にコンタクトを形成する工程とを備える方法であるので、少なくとも半導体層を低抵抗化することに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態について、図面を参照して説明する。
「第１実施形態」
図１３は、本発明の半導体装置の一例を示した断面図であって、図１３（ａ）は第１方向から見た断面図である。また、図１３（ｂ）は、図１３（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
また、図１〜図１２は、図１３に示す半導体装置の製造工程の一部を説明するための工程図であり、図１〜図１２に示される（ａ）は図１３（ａ）に示す断面に対応しており、図１〜図１２に示される（ｂ）は図１３（ｂ）に示す断面に対応している。
【００１９】
また、図１４〜図１６は、図１３に示す半導体装置の一部を示した平面図であって、図１４は、縦型トランジスタの上面のみを示した平面図であり、図１５は、縦型トランジスタの上面と、導電体パッドのみを示した平面図であり、図１６は、縦型トランジスタの上面と、導電体パッドと、コンタクトのみを示した平面図である。そして、図１３（ａ）に示す断面図は、図１４〜図１６に示されるＡ−Ａ‘線に対応しており、図１３（ｂ）に示す断面図は、図１４〜図１６に示されるＢ−Ｂ‘線に対応している。
【００２０】
図１３に示す半導体装置は、半導体基板１上に、下部拡散層６と、下部拡散層６上に設けられ、柱状部２と、柱状部２上に設けられた上部拡散層２３と、柱状部２の周囲にゲート絶縁膜８を介して設けられたゲート電極７とを有する縦型トランジスタＴが設けられているものである。
下部拡散層６は、ドーパントの注入（ソースドレイン注入）されたシリコンからなるものであり、図１３に示すように、酸化膜５、５ｂによって電気的に分離されている。また、柱状部２は、チャネル部を構成するものであり、ドーパントの注入（チャネル注入）されたシリコンからなる。上部拡散層２３は、ドーパントの注入（ソースドレイン注入）されたシリコンからなるものであり、図１３に示すように、周囲が窒化膜からなるサイドウォール９に囲まれており、酸化膜９ａによってゲート電極７と電気的に分離されている。また、縦型トランジスタＴを構成する柱状部２および上部拡散層２３は、図１４〜図１６に示されるように、Ａ−Ａ‘線方向を長径、Ｂ−Ｂ‘線方向を短径とする平面視略楕円形状とされている。
【００２１】
また、図１３に示す半導体装置は、縦型トランジスタＴの上面を構成する上部拡散層２３に電気的に接続された導電体パッド１５ａを備えている。本実施形態においては、導電体パッド１５ａは、ドーパントを含有するポリシリコンからなるものとされている。導電体パッド１５ａは、図１５に示すように、平面視略Ｌ字型とされており、図１３および図１５に示すように、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｃとを有している。
【００２２】
また、図１３に示す半導体装置は、導電性を有する材料からなり、導電体パッド１５ａに電気的に接続されたコンタクト１０を備えている。本実施形態において、コンタクト１０は、図１６に示すように、平面視略円形とされており、導電体パッド１５ａのコンタクト領域１５ｃを含む領域上に設けられている。
【００２３】
なお、本実施形態においては、コンタクト１０は、図１６に示すように、導電体パッド１５ａのコンタクト領域１５ｃおよびトランジスタ接続領域１５ｂを含む領域上に設けられているが、コンタクト１０は、コンタクト領域１５ｃを含む領域上に設けられていればよく、コンタクト領域１５ｃ上のみに設けられていてもよい。この場合、コンタクト注入および／またはソースドレイン注入を行うことに起因するパンチスルーをより効果的に防止できる。なお、コンタクト１０をコンタクト領域１５ｃ上のみに設ける方法としては、例えば、後述するコンタクトホール１０ａとして、コンタクト領域１５ｃのみを露出させるものを形成する方法が挙げられる。
【００２４】
また、図１６に示すように、本実施形態においては、縦型トランジスタＴ、導電体パッド１５ａおよびコンタクト１０は、複数設けられており、図１４〜図１６に示すように、所定のピッチで格子状に配置されている。そして、図１５および図１６に示すように、各縦型トランジスタＴに対する各導電体パッド１５ａおよび各コンタクト１０の配置は、全て同じとされている。
【００２５】
図１３〜図１６に示す半導体装置は、例えば、以下に示す方法により製造できる。
まず、シリコンからなる半導体基板１を熱酸化することにより、半導体基板１上に、例えば、厚み１０ｎｍの熱酸化膜３を形成する。次に、半導体基板１のトランジスタのチャネルとなる深さ部分に選択的にドーパントの注入（チャネル注入）を行うことにより、チャネル注入部２ａを形成する。具体的には、チャネル注入において、例えば、Ｂを２０ＫｅＶで１Ｅ１３／ｃｍ２注入する。また、チャネル注入部２ａを形成することにより、チャネル注入部２ａと熱酸化膜３との間に、チャネル注入されていないシリコン１ａが形成される。
次に、図１に示すように、熱酸化膜３上に、例えば、厚み１００ｎｍの窒化膜４を成長させる。ここで形成された窒化膜４は、後の工程においてシリコンを加工する際にハードマスクとして利用される。
【００２６】
次に、リソグラフィ技術を用いてレジストのパターニングを行い、窒化膜４上にレジストパターンを形成する。そして、得られたレジストパターンをマスクとして窒化膜４をドライエッチングし、レジストを剥離する。続いて、窒化膜４をマスクとして、酸化膜３をドライエッチングしてシリコン１ａを露出させる。その後、シリコン１ａ、チャネル注入部２ａ、半導体基板１を順にドライエッチングすることにより、図２に示すように、チャネル注入されたシリコンからなる柱状部２を形成するとともに、柱状部２と柱状部２との間の下方に、例えば、深さ１５０ｎｍの凹部５ａを形成する。
【００２７】
次に、熱酸化を行うことにより、凹部５ａ内および柱状部２の側壁を酸化して酸化膜５ｂ（柱状部２の側壁の酸化膜は不図示）を形成する。その後、ＨＤＰ（高密度プラズマ）法により、例えば、厚み３０ｎｍの酸化膜５を堆積させて、凹部５ａ内を酸化膜５で埋める。このとき、図３に示すように、窒化膜４上にも酸化膜５が堆積される。
次に、柱状部２の下部にドーパントの注入（ソースドレイン注入）を行うことにより、下部拡散層６を形成する。具体的には、下部拡散層６を形成するためのソースドレイン注入において、例えば、Ａｓを３０ＫｅＶで５Ｅ１５／ｃｍ２注入する。その後、柱状部２の側壁の酸化膜（不図示）をウエットエッチングにより除去し、図３に示すように、柱状部２の側壁を表出させる。
【００２８】
次に、例えば、１０００℃でスチーム酸化するゲート酸化を行うことにより、柱状部２の側壁と、下部拡散層６と柱状部２との境界近傍の下部拡散層６の酸化膜５ｂに沿う領域とに連続して、例えば、厚み８ｎｍのゲート絶縁膜８を形成する。
次に、例えば、リンをドープしながら厚み５０ｎｍのポリシリコンを堆積（ｉｎ−ｓｉｔｕドープ）させる。その後、ポリシリコンをドライエッチングによりエッチバックして、ポリシリコンの上面の高さを、窒化膜４の上端より下で、かつ窒化膜４の下端よりも上の高さにし、図４に示すゲート電極７とする。
【００２９】
次に、酸化膜を堆積させ、窒化膜４をストッパとしてＣＭＰ（化学機械研磨）法を用いて、酸化膜を平坦化することにより、図５に示すように、層間膜２２を形成する。
次に、窒化膜４を、ウエットエッチングにより除去して凹部９ｂを形成する。その後、図６に示すように、窒化膜４を除去することで凹部９ｂ内に露出されたゲート電極７を構成するポリシリコンを酸化して酸化膜９ａを形成し、凹部９ｂ内とゲート電極７とを絶縁する。次に、例えば、厚み１０ｎｍの窒化膜を成長させてエッチバックを行うことにより、図６に示すように、凹部９ｂ内にサイドウォール９を形成する。本実施形態においては、サイドウォール９の上端は、層間膜２２の表面よりも下で、かつゲート電極７の上端よりも上の位置とされている。
【００３０】
次に、ドライエッチングを行うことにより、酸化膜３を除去してシリコン１ａの上部を表出させる。その後、選択エピ成長を行うことにより、例えば、厚み２０ｎｍのポリシリコンからなる選択エピ層２４を形成し、平坦化する（図７）。
その後、図８に示すように、例えば、リンをドープしながら厚み３０ｎｍのポリシリコン１５を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１上の全面に堆積（ｉｎ−ｓｉｔｕドープ）させる。
次に、選択エピ層２４および選択エピ層２４の下のシリコン１ａにドーパントの注入（ソースドレイン注入）を行うことにより、上部拡散層２３を形成する。具体的には、上部拡散層２３を形成するためのソースドレイン注入において、例えば、Ａｓを２０ＫｅＶで１Ｅ１５／ｃｍ２注入する。
以上の工程により、下部拡散層６と、下部拡散層６上に設けられた柱状部２と、柱状部２上に設けられた上部拡散層２３とを有する縦型トランジスタＴが形成される。
【００３１】
次に、リソグラフィ技術を用いてレジストのパターニングを行い、ポリシリコン１５上にレジストパターンを形成する。そして、得られたレジストパターンをマスクとしてポリシリコン１５をドライエッチングし、レジストを剥離する（図９）。このことにより、ポリシリコン１５は、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｅと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｆとを有するパッド１５ｄとされる（パッド形成工程）。
【００３２】
次に、図１０に示すように、パッド１５ｄ上にスパッタ法などにより層間絶縁膜１１を形成する。次に、ＣＭＰ法を用いて、層間絶縁膜１１を平坦化する。
次に、リソグラフィ技術を用いてレジストのパターニングを行い、層間絶縁膜１１上にレジストパターンを形成する。そして、得られたレジストパターンをマスクとして層間絶縁膜１１をドライエッチングして層間絶縁膜１１の一部を除去し、コンタクトホール１０ａを形成し、レジストを剥離する。このことにより、図１１に示すように、パッド１５ｄのトランジスタ接続領域１５ｅの一部を覆い、トランジスタ接続領域１５ｅの一部とコンタクト領域１５ｆの一部を底部に露出させるコンタクトホール１０ａを有する層間絶縁膜１１（マスク）が形成される。
【００３３】
次に、パッド１５ｄを低抵抗化する。本実施形態では、まず、層間絶縁膜１１をマスクとし、コンタクトホール１０ａの底部に露出されているパッド１５ｄに、ドーパントの注入（コンタクト注入）を行うことにより、図１２に示すように、注入部１５ｇを形成する。具体的には、コンタクト注入において、例えば、Ｐを２０ＫｅＶで３Ｅ１６／ｃｍ２注入する。
次に、熱処理を行うことによりドーパントをパッド１５ｄの全体に拡散させて、パッド１５ｄを構成するポリシリコンを活性化させて低抵抗化し、上部拡散層２３に電気的に接続された図１３に示す導電体パッド１５ａとする（低抵抗工程）。
その後、コンタクトホール１０ａに導電性を有する材料を埋め込むことにより、図１３に示すように、導電体パッド１５ａのコンタクト領域１５ｃを含む領域上にコンタクト１０を形成し、半導体装置が得られる。
【００３４】
本実施形態の半導体装置は、縦型トランジスタＴの上面に電気的に接続され、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｃとを有する導電体パッド１５ａと、コンタクト領域１５ｃを含む領域上に設けられ、導電体パッド１５ａに電気的に接続されたコンタクト１０とを備えたものであるので、トランジスタ接続領域１５ｅの一部を層間絶縁膜１１で覆ってパッド１５ｄを低抵抗化する方法により製造可能なものとなり、製造時に導電体パッド１５ａを低抵抗化することに起因するパンチスルーが防止され、優れたトランジスタ特性を有するものとなる。
【００３５】
したがって、本実施形態の半導体装置は、例えば、コンタクトの設けられている領域の直下に縦型トランジスタのチャネル部を構成する柱状部が配置されている場合と比較して、コンタクト注入を行うことにより縦型トランジスタのチャネル部を構成する柱状部に入り込むドーパントの量を減らすことができる。
より詳細には、コンタクトの設けられている領域の直下に縦型トランジスタが配置されている場合、縦型トランジスタの直上に対してコンタクト注入を行う必要がある。これに対し、本実施形態の半導体装置では、コンタクト１０がコンタクト領域１５ｃを含む領域上に設けられているので、縦型トランジスタＴと平面視で重なり合う領域上におけるコンタクト注入される領域の面積を少なくしたり、なくしたりすることができる。
その結果、本実施形態の半導体装置は、導電体パッド１５ａが十分なコンタクト注入量でコンタクト注入されることによって、コンタクト１０との接触抵抗を十分に小さくしたものであっても、コンタクト注入を行うことにより柱状部２に入り込むドーパントの量が少ないものとなり、コンタクト注入に起因するパンチスルーが防止され、優れたトランジスタ特性を有するものとなる。
【００３６】
また、本実施形態の半導体装置では、縦型トランジスタＴの上面に電気的に接続され、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｃとを有する導電体パッド１５ａを備えているので、コンタクト領域１５ｃの形状および大きさを適宜変更することにより、導電体パッド１５ａの形状および大きさを調節できる。このため、縦型トランジスタＴの上面とコンタクト１０との接続領域の大きさの調整を行うことが可能となり、縦型トランジスタＴの上面とコンタクト１０との接続を確実に行うことができるとともに、半導体装置の設計の自由度を高くすることができる。
【００３７】
また、本実施形態の半導体装置の製造方法は、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｅと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｆとを有するパッド１５ｄを形成するパッド形成工程と、少なくともトランジスタ接続領域１５ｅの一部を層間絶縁膜１１で覆ってパッド１５ｄを低抵抗化することにより、縦型トランジスタＴの上面を構成する上部拡散層２３に電気的に接続された導電体パッド１５ａとする低抵抗工程と、コンタクト領域１５ｃを含む領域上にコンタクト１０を形成する工程とを備える方法であるので、パッド１５ｄを低抵抗化するために、パッド１５ｄにコンタクト注入を行った場合であっても、縦型トランジスタの直上にコンタクト注入を行う場合と比較して、縦型トランジスタＴのチャネル部を構成する柱状部２に入り込むドーパントの量を減らすことができる。
したがって、コンタクト１０との接触抵抗の十分に小さい導電体パッド１５ａとするために、パッド１５ｄに十分なコンタクト注入量でコンタクト注入を行った場合であっても、導電体パッド１５ａを低抵抗化することに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。
【００３８】
「第２実施形態」
図２３は、本発明の半導体装置の他の例を示した断面図であって、図２３（ａ）は第１方向から見た断面図である。また、図２３（ｂ）は、図２３（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
また、図１７〜図２２は、図２３に示す半導体装置の製造工程の一部を説明するための工程図であり、図１７〜図２２に示される（ａ）は図２３（ａ）に示す断面に対応しており、図１７〜図２２に示される（ｂ）は図２３（ｂ）に示す断面に対応している。
また、図２３（ａ）に示す断面図は、第１実施形態と同様に、図１４〜図１６に示されるＡ−Ａ‘線に対応しており、図２３（ｂ）に示す断面図は、第１実施形態と同様に、図１４〜図１６に示されるＢ−Ｂ‘線に対応している。
【００３９】
図２３に示す本実施形態の半導体装置が、図１３に示す半導体装置と異なるところは、導電体パッド２５ａが、シリコン選択エピ層を低抵抗化してなるものであるところのみである。したがって、図２３に示す半導体装置において、図１３に示す半導体装置と同一の部材については同一の符号を付し、その説明を省略する。
図２３に示す導電体パッド２５ａは、図１３に示す導電体パッド１５ａと同様に、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域２５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域２５ｃとを有している。
【００４０】
図２３に示す半導体装置は、例えば、以下に示す方法により製造できる。
まず、図１３に示す半導体装置と同様にして、図７に示す選択エピ層２４を形成して平坦化する工程までの各工程を行う。
その後、例えば、８００℃で選択エピ成長を行うことにより、図１７に示すように、半導体基板１上の全面にシリコン選択エピ層２５を形成する。
【００４１】
次に、図１８に示すように、選択エピ層２４および選択エピ層２４の下のシリコン１ａにドーパントの注入（ソースドレイン注入）を行うことにより、上部拡散層２３を形成する。具体的には、上部拡散層２３を形成するためのソースドレイン注入において、例えば、Ａｓを２０ＫｅＶで１Ｅ１５／ｃｍ２注入する。
以上の工程により、下部拡散層６と、下部拡散層６上に設けられた柱状部２と、柱状部２上に設けられた上部拡散層２３とを有する縦型トランジスタＴが形成される。
【００４２】
次に、リソグラフィ技術を用いてレジストのパターニングを行い、シリコン選択エピ層２５上にレジストパターンを形成する。そして、得られたレジストパターンをマスクとしてシリコン選択エピ層２５をドライエッチングし、レジストを剥離する（図１９）。このことにより、シリコン選択エピ層２５は、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域２５ｅと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域２５ｆとを有するパッド２５ｄとされる（パッド形成工程）。
【００４３】
次に、図２０に示すように、パッド１５ｄ上に、ＣＶＤ法などにより酸化膜からなる層間絶縁膜１１ａを形成する。
次に、リソグラフィ技術を用いてレジストのパターニングを行い、層間絶縁膜１１ａ上にレジストパターンを形成する。そして、得られたレジストパターンをマスクとして層間絶縁膜１１ａをドライエッチングして層間絶縁膜１１ａの一部を除去し、コンタクトホール１０ａを形成し、レジストを剥離する。このことにより、図２１に示すように、パッド２５ｄのトランジスタ接続領域２５ｅの一部が層間絶縁膜１１ａ（マスク）に覆われ、トランジスタ接続領域２５ｅの一部とコンタクト領域２５ｆの一部が、コンタクトホール１０ａの底部に露出される。
【００４４】
次に、パッド２５ｄを低抵抗化する。本実施形態では、まず、層間絶縁膜１１ａをマスクとし、コンタクトホール１０ａの底部に露出されているパッド２５ｄに、ドーパントの注入（コンタクト注入）を行うことにより、図２２に示すように、注入部２５ｇを形成する。具体的には、コンタクト注入において、例えば、Ｐを２０ＫｅＶで３Ｅ１６／ｃｍ２注入する。
次に、熱処理を行うことによりドーパントをパッド２５ｄの全体に拡散させて、パッド２５ｄを構成するシリコン選択エピ層を活性化させて低抵抗化し、上部拡散層２３に電気的に接続された図２３に示す導電体パッド２５ａとする（低抵抗工程）。
その後、コンタクトホール１０ａに導電性を有する材料を埋め込むことにより、図２３に示すように、導電体パッド２５ａのコンタクト領域２５ｃを含む領域上にコンタクト１０を形成し、半導体装置が得られる。
【００４５】
本実施形態の半導体装置においても、縦型トランジスタＴの上面に電気的に接続され、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域２５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域２５ｃとを有する導電体パッド２５ａと、コンタクト領域２５ｃを含む領域上に設けられ、導電体パッド２５ａに電気的に接続されたコンタクト１０とを備えたものであるので、トランジスタ接続領域２５ｅの一部を層間絶縁膜１１ａで覆ってパッド２５ｄを低抵抗化する方法により製造可能なものとなり、導電体パッド２５ａが十分なコンタクト注入量でコンタクト注入されることにより、コンタクト１０との接触抵抗を十分に小さくしたものであっても、製造時に導電体パッド２５ａを低抵抗化することに起因するパンチスルーが防止され、優れたトランジスタ特性を有するものとなる。
【００４６】
また、本実施形態の半導体装置の製造方法は、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域２５ｅと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域２５ｆとを有するパッド２５ｄを形成するパッド形成工程と、少なくともトランジスタ接続領域２５ｅの一部を層間絶縁膜１１ａで覆ってパッド２５ｄを低抵抗化することにより、縦型トランジスタＴの上面を構成する上部拡散層２３に電気的に接続された導電体パッド２５ａとする低抵抗工程と、コンタクト領域２５ｃを含む領域上にコンタクト１０を形成する工程とを備える方法であるので、パッド２５ｄを低抵抗化するために、パッド１５ｄにコンタクト注入を行った場合であっても、縦型トランジスタＴのチャネル部を構成する柱状部２に入り込むドーパントの量を減らすことができる。
したがって、コンタクト１０との接触抵抗の十分に小さい導電体パッド２５ａとするために、パッド２５ｄに十分なコンタクト注入量でコンタクト注入を行った場合であっても、導電体パッド２５ａを低抵抗化することに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。
【００４７】
なお、本実施形態においては、導電体パッド２５ａを、シリコン選択エピ層を低抵抗化してなるものとしたが、シリコン選択エピ層に代えて、選択的にエピタキシャル成長させることにより形成されたＳｉＧｅを用いてもよいし、その他の半導体層を用いてもよい。
【００４８】
「第３実施形態」
図２４は、本発明の半導体装置の他の例を示した平面図である。図２４に示す本実施形態の半導体装置が、図１３および図１６などに示す第１実施形態の半導体装置と異なるところは、縦型トランジスタＴ、導電体パッド１５ａ、コンタクト１０の平面配置のみである。したがって、図２４に示す半導体装置において、図１３および図１６などに示す第１実施形態と同一の部材については同一の符号を付し、その説明を省略する。
【００４９】
図２４に示すように、本実施形態においても、図１３および図１６などに示す第１実施形態と同様に、縦型トランジスタＴ、導電体パッド１５ａおよびコンタクト１０が、複数設けられている。また、本実施形態においても、縦型トランジスタＴは、図２４に示すＡ−Ａ‘方向に平行な方向に揃えられているとともに、Ｂ−Ｂ‘方向に平行な方向においても揃えられていることにより、格子状に配置されている。しかし、本実施形態においては、図１３および図１６などに示す第１実施形態とは異なり、導電体パッド１５ａおよびコンタクト１０は、図２４に示すＡ−Ａ‘方向に平行な方向に揃えられているが、Ｂ−Ｂ‘方向に平行な方向においては、一つおきに互い違いに位置がずれており、千鳥状に配置されている。
【００５０】
縦型トランジスタＴ、導電体パッド１５ａおよびコンタクト１０を、図２４に示すように配置した場合、例えば、縦型トランジスタＴのピッチＰ１が、２Ｆ（Ｆはビット線ピッチの１／２の寸法（ｆｅａｔｕｒｅ ｓｉｚｅ））であり、導電体パッド１５ａおよびコンタクト１０が、縦型トランジスタＴに対して一列おきに互い違いに（１／２）Ｆずれたものとしてもよい。このように導電体パッド１５ａおよびコンタクト１０を、一列おきに互い違いに、縦型トランジスタＴのピッチＰ１の１／４の寸法分ずらして配置した場合、隣り合う列の導電体パッド１５ａおよびコンタクト１０同士の列方向における位置が、縦型トランジスタＴのピッチＰ１の１／２の寸法分ずれたものとなり、列方向に隣接するコンタクト１０同士の間隔を最も大きくすることができ、この半導体装置をキャパシタとして用いた場合に容量を増大させることができ、好ましい。
【００５１】
本実施形態の半導体装置においては、縦型トランジスタＴ、導電体パッド１５ａおよびコンタクト１０が複数設けられ、縦型トランジスタＴが、格子状に配置され、導電体パッド１５ａおよびコンタクト１０が、千鳥状に配置されているので、縦型トランジスタＴ、導電体パッド１５ａ、コンタクト１０が全て格子状に配置されている場合と比較して、隣接するコンタクト１０同士の間隔を十分に確保することができる。したがって、コンタクト１０の面積を広くして、導電体パッド１５ａとコンタクト１０との接続をより一層容易かつ確実に行うことが可能なものとなる。
【００５２】
「他の例」
上述した実施形態においては、縦型トランジスタ、導電体パッドおよびコンタクトが複数設けられているものを例に挙げて説明したが、本発明はこれらの実施例に限定されるものではなく、例えば、図２５〜図２８に示す半導体装置とすることができる。
なお、図２５〜図２８に示す半導体装置において、図１３および図１６などに示す第１実施形態と同一の部材については同一の符号を付し、その説明を省略する。また、図２５〜図２７に示される断面図は、図１３（ｂ）における断面の方向（第２方向）に対応しており、図２８に示される（ａ）は図１３（ａ）における断面の方向（第１方向）に対応しており、図２８に示される（ｂ）は図１３（ｂ）における断面の方向（第２方向）に対応している。
【００５３】
図２５は、本発明の半導体装置の他の例を示した断面図である。本発明の半導体装置は、図２５に示すように、縦型トランジスタＴ、導電体パッド１５ａおよびコンタクト１０が１つのみ設けられたものであってもよい。
また、図２６は、本発明の半導体装置の他の例を示した断面図である。本発明の半導体装置は、図２６に示すように、半導体基板１に、縦型トランジスタＴを分離する素子分離１ｂが、縦型トランジスタＴを囲むように設けられていてもよい。
また、図２７は、本発明の半導体装置の他の例を示した断面図である。本発明の半導体装置は、図２７に示すように、図２６に示す半導体装置のコンタクト１０上に、コンタクト１０と電気的に接続された配線７１が形成されたものであってもよい。なお、図２７において、符号１１ｃは絶縁膜を示している。
【００５４】
また、図２８は、本発明の半導体装置の他の例を示した断面図である。本発明の半導体装置は、図２８に示すように、図１３に示すコンタクト１０上に、コンタクト１０と電気的に接続されたキャパシタ７２が形成されたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよい。なお、図２８において、符号１１ｃは絶縁膜を示している。
また、本発明の半導体装置は、縦型ＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ)トランジスタなどの縦型トランジスタを備える半導体装置全般に適用可能なものであり、例えば、層変化メモリを備えるものとすることで、層変化メモリとして利用することもできる。
【００５５】
「第４実施形態」
図３４は、本発明の半導体装置の他の例を示した断面図であって、図３４（ａ）は第１方向から見た断面図である。また、図３４（ｂ）は、図３４（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
また、図２９〜図３３は、図３４に示す半導体装置の製造工程の一部を説明するための工程図であり、図２９〜図３３に示される（ａ）は図３４（ａ）に示す断面に対応しており、図２９〜図３３に示される（ｂ）は図３４（ｂ）に示す断面に対応している。
また、図３４（ａ）に示す断面図は、第１実施形態と同様に、図１４〜図１６に示されるＡ−Ａ‘線に対応しており、図３４（ｂ）に示す断面図は、第１実施形態と同様に、図１４〜図１６に示されるＢ−Ｂ‘線に対応している。
【００５６】
図３４に示す本実施形態の半導体装置が、図１３に示す半導体装置と異なるところは、断面視で上部拡散層２３と導電体パッド１５ａとの間における縦型トランジスタＴと平面視で重なり合う領域に、パッド接合層２３ａが設けられているところのみである。したがって、図３４に示す半導体装置において、図１３に示す半導体装置と同一の部材については同一の符号を付し、その説明を省略する。
パッド接合層２３ａは、上部拡散層２３と導電体パッド１５ａとの接触抵抗を低下させるためのものである。
【００５７】
図３４に示す半導体装置は、例えば、以下に示す方法により製造できる。
まず、図１３に示す半導体装置と同様にして、図７に示す選択エピ層２４を形成して平坦化する工程までの各工程を行い、下部拡散層６と、下部拡散層６上に設けられた柱状部２と、柱状部２上に設けられたポリシリコンからなる選択エピ層２４（半導体層）とを有する縦型トランジスタとなる構造を形成する。
その後、図２９に示すように、例えば、リンをドープしながら厚み３０ｎｍのポリシリコン１５をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１上の全面に堆積（ｉｎ−ｓｉｔｕドープ）させる。
【００５８】
次に、図３０に示すように、図１３に示す半導体装置と同様にして、ポリシリコン１５を、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｅと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｆとを有するパッド１５ｄとする（パッド形成工程）。
次に、図３１に示すように、パッド１５ｄ上にスパッタ法などにより層間絶縁膜１１を形成する。次に、ＣＭＰ法を用いて、層間絶縁膜１１を平坦化する。
【００５９】
次に、図３２に示すように、図１３に示す半導体装置と同様にして、層間絶縁膜１１の一部を除去し、コンタクトホール１０ａを形成する。このことにより、パッド１５ｄのトランジスタ接続領域１５ｅの一部が層間絶縁膜１１（マスク）に覆われ、トランジスタ接続領域１５ｅの一部とコンタクト領域１５ｆの一部が、コンタクトホール１０ａの底部に露出される。
【００６０】
次に、パッド１５ｄと、選択エピ層２４と、選択エピ層２４の下のシリコン１ａとを低抵抗化する。
本実施形態では、まず、コンタクトホール１０ａの底部に露出されているパッド１５ｄに、コンタクト注入とソースドレイン注入とを兼ねるドーパントの注入を行うことにより、図３３に示すように、注入部１５ｇを形成する。具体的には、ここでのドーパントの注入において、例えば、Ｐを２０ＫｅＶで３Ｅ１６／ｃｍ２注入する。
【００６１】
次に、熱処理を行うことによりドーパントを、パッド１５ｄの全体と、選択エピ層２４の全体と、選択エピ層２４の下のシリコン１ａとに拡散させて、パッド１５ｄを構成するポリシリコンと、選択エピ層２４を構成するポリシリコンと、シリコン１ａとを活性化させて低抵抗化し、選択エピ層２４およびシリコン１ａを上部拡散層２３および上部拡散層２３上に配置されたパッド接合層２３ａにするとともに、パッド１５ｄをパッド接合層２３ａを介して上部拡散層２３に電気的に接続された導電体パッド１５ａとする（低抵抗工程）。
その後、コンタクトホール１０ａに導電性を有する材料を埋め込むことにより、図３４に示すように、導電体パッド１５ａのコンタクト領域１５ｃを含む領域上にコンタクト１０を形成し、半導体装置が得られる。
【００６２】
本実施形態の半導体装置は、縦型トランジスタＴの上面に電気的に接続され、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域１５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域１５ｃとを有する導電体パッド１５ａと、コンタクト領域１５ｃを含む領域上に設けられ、導電体パッド１５ａに電気的に接続されたコンタクト１０とを備えたものであるので、トランジスタ接続領域１５ｅの一部を層間絶縁膜１１で覆って、パッド１５ｄと縦型トランジスタＴの上面を構成する選択エピ層２４とシリコン１ａとを低抵抗化する方法により製造可能なものとなり、製造時に導電体パッド１５ａと縦型トランジスタＴの上面を構成する選択エピ層２４とシリコン１ａとを低抵抗化することに起因するパンチスルーが防止され、優れたトランジスタ特性を有するものとなる。
【００６３】
さらに、本実施形態の半導体装置においては、断面視で上部拡散層２３と導電体パッド１５ａとの間における縦型トランジスタＴと平面視で重なり合う領域に、パッド接合層２３ａが設けられているので、上部拡散層２３と導電体パッド１５ａとの接触抵抗をより一層低下させることができる。
【００６４】
また、本実施形態の半導体装置の製造方法は、低抵抗工程において、少なくともトランジスタ接続領域１５ｅの一部を層間絶縁膜１１で覆って、パッド１５ｄと選択エピ層２４とシリコン１ａとを低抵抗化することにより、選択エピ層２４およびシリコン１ａを、上部拡散層２３および上部拡散層２３上に配置されたパッド接合層２３ａにするとともに、パッド１５ｄを上部拡散層２３に電気的に接続された導電体パッド１５ａにする方法であるので、パッド１５ｄと選択エピ層２４とシリコン１ａとを低抵抗化するために、パッド１５ｄにコンタクト注入とソースドレイン注入とを兼ねるドーパントの注入を行った場合であっても、縦型トランジスタの直上にコンタクト注入およびソースドレイン注入を行う場合と比較して、縦型トランジスタＴのチャネル部を構成する柱状部２に入り込むドーパントの量を減らすことができる。
【００６５】
したがって、コンタクト１０との接触抵抗の十分に小さい導電体パッド１５ａとするとともに、上部拡散層１３とゲート電極７とがオフセットにならないように上部拡散層２３を十分に低抵抗化した場合であっても、パッド１５ｄと選択エピ層２４とシリコン１ａとを低抵抗化することに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。
【００６６】
「第５実施形態」
図３４に示す半導体装置は、例えば、以下に示す方法によっても製造できる。
図３５〜図３７は、図３４に示す半導体装置の他の製造工程の一部を説明するための工程図であり、図３５〜図３７に示される（ａ）は図３４（ａ）に示す断面に対応しており、図３５〜図３７に示される（ｂ）は図３４（ｂ）に示す断面に対応している。
【００６７】
まず、第４実施形態の製造方法と同様にして、図３２に示すコンタクトホール１０ａを形成する工程までの各工程を行う。
次に、パッド１５ｄと、選択エピ層２４と、選択エピ層２４の下のシリコン１ａとを低抵抗化する。
本実施形態では、まず、コンタクトホール１０ａの底部に露出されているパッド１５ｄに、上部拡散層２３を形成するためのドーパントの注入（ソースドレイン注入）を行うことにより、図３５に示すように、注入部１５ｈを形成する。具体的には、ソースドレイン注入において、例えば、Ｐを２０ＫｅＶで３Ｅ１５／ｃｍ２注入する。
【００６８】
次に、熱処理を行うことによりドーパントを、パッド１５ｄの全体と、選択エピ層２４を構成するポリシリコンの一部とに拡散させて、図３６に示すように、パッド１５ｄを構成するポリシリコンと、選択エピ層２４を構成するポリシリコンの一部とを活性化させて低抵抗化し、低抵抗化されたパッド１５ｍと上部拡散層２３ｂを形成する。ここでの熱処理が終了した段階では、選択エピ層２４を構成するポリシリコンの上部に、上部拡散層２３ｂが形成されているが、上部拡散層２３ｂに含まれるドーパントの拡散量が不足している状態となっている。
【００６９】
続いて、本実施形態では、コンタクトホール１０ａの底部に露出されている低抵抗化されたパッド１５ｍに、ドーパントの注入（コンタクト注入）を行うことにより、図３７に示すように、注入部１５ｉを形成する。具体的には、コンタクト注入において、例えば、Ｐを２０ＫｅＶで３Ｅ１６／ｃｍ２注入する。
【００７０】
その後、熱処理を行うことによりドーパントを、パッド１５ｍの全体と、選択エピ層２４の全体と、選択エピ層２４の下のシリコン１ａとに拡散させて、低抵抗化されたパッド１５ｍを構成するポリシリコンと、選択エピ層２４を構成するポリシリコンと、シリコン１ａとを活性化させて低抵抗化し、選択エピ層２４およびシリコン１ａを上部拡散層２３および上部拡散層２３上に配置されたパッド接合層２３ａにするとともに、パッド１５ｄを上部拡散層２３に電気的に接続された導電体パッド１５ａとする（低抵抗工程）。
その後、コンタクトホール１０ａに導電性を有する材料を埋め込むことにより、図３４に示すように、導電体パッド１５ａのコンタクト領域１５ｃを含む領域上にコンタクト１０を形成し、半導体装置が得られる。
【００７１】
また、本実施形態の半導体装置の製造方法は、低抵抗工程において、コンタクトホール１０ａの底部に露出されているパッド１５ｄに、ソースドレイン注入して熱処理を行う工程と、コンタクトホール１０ａの底部に露出されているパッド１５ｍに、コンタクト注入して熱処理を行う工程とを行うことにより、選択エピ層２４およびシリコン１ａを、上部拡散層２３および上部拡散層２３上に配置されたパッド接合層２３ａにするとともに、パッド１５ｄを上部拡散層２３に電気的に接続された導電体パッド１５ａにする方法であるので、パッド１５ｄと選択エピ層２４とシリコン１ａとを低抵抗化するために、パッド１５ｄにソースドレイン注入およびコンタクト注入を行った場合であっても、縦型トランジスタの直上にソースドレイン注入およびコンタクト注入を行う場合と比較して、縦型トランジスタＴのチャネル部を構成する柱状部２に入り込むドーパントの量を減らすことができる。
【００７２】
したがって、コンタクト１０との接触抵抗の十分に小さい導電体パッド１５ａとするために、パッド１５ｄに十分なコンタクト注入量でコンタクト注入を行った場合であっても、導電体パッド１５ａを低抵抗化することに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。また、上部拡散層２３とゲート電極７とがオフセットにならないように上部拡散層２３に十分なソースドレイン注入量でソースドレイン注入を行った場合であっても、ソースドレイン注入を行うことに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。
【００７３】
「第６実施形態」
図３４に示す半導体装置は、例えば、以下に示す方法によっても製造できる。
図３８〜図４２は、図３４に示す半導体装置の他の製造工程の一部を説明するための工程図であり、図３８〜図４２に示される（ａ）は図３４（ａ）に示す断面に対応しており、図３８〜図４２に示される（ｂ）は図３４（ｂ）に示す断面に対応している。
【００７４】
まず、図１３に示す半導体装置と同様にして、図７に示す選択エピ層２４を形成して平坦化する工程までの各工程を行い、下部拡散層６と、下部拡散層６上に設けられた柱状部２と、柱状部２上に設けられたポリシリコンからなる選択エピ層２４（半導体層）とを有する縦型トランジスタとなる構造を形成する。
その後、図３８に示すように、例えば、リンをドープしながら厚み３０ｎｍのポリシリコン１５をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１上の全面に堆積（ｉｎ−ｓｉｔｕドープ）させる。
【００７５】
続いて、ポリシリコン１５の一部と選択エピ層２４を構成するポリシリコンの一部とに対して、所定の深さ部分に選択的にドーパントの注入（コンタクト注入）を行うことにより、図３８に示すように、ポリシリコン１５および選択エピ層２４に跨るコンタクト注入層１５ｊを形成する。具体的には、コンタクト注入において、例えば、Ａｓを５０ＫｅＶで１Ｅ１５／ｃｍ２注入する。
【００７６】
次に、リソグラフィ技術を用いてレジストのパターニングを行い、ポリシリコン１５上にレジストパターンを形成する。そして、得られたレジストパターンをマスクとしてポリシリコン１５をドライエッチングし、レジストを剥離する（図３９）。このことにより、ポリシリコン１５は、縦型トランジスタとなる構造の上面に電気的に接続され、縦型トランジスタＴとなる構造と平面視で重なり合うトランジスタ接続領域４５ｅと、縦型トランジスタＴとなる構造と平面視で重なり合わないコンタクト領域４５ｆとを有する導電体パッド４５ｄとされる。また、導電体パッド４５ｄと平面視で重なり合う選択エピ層２４の上部が、パッド接合層２３ａとされる（導電体パッド形成工程）。
【００７７】
次に、図４０に示すように、導電体パッド４５ｄ上にスパッタ法などにより層間絶縁膜１１を形成する。次に、ＣＭＰ法を用いて、層間絶縁膜１１を平坦化する。
次に、図４１に示すように、図１３に示す半導体装置と同様にして、層間絶縁膜１１の一部を除去し、コンタクトホール１０ａを形成する。このことにより、導電体パッド４５ｄのトランジスタ接続領域４５ｅの一部を覆い、トランジスタ接続領域４５ｅの一部とコンタクト領域４５ｆの一部を底部に露出させるコンタクトホール１０ａを有する層間絶縁膜１１（マスク）が形成される。
【００７８】
次に、導電体パッド４５ｄおよびパッド接合層２３ａを介して、導電体パッド４５ｄに接するポリシリコン１５と、選択エピ層２４と、選択エピ層２４の下のシリコン１ａとを低抵抗化する。
具体的には、本実施形態では、まず、層間絶縁膜１１をマスクとし、コンタクトホール１０ａの底部に露出されている導電体パッド４５ｄに、ドーパントの注入（ソースドレイン注入）を行うことにより、図４２に示すように、注入部１５ｋを形成する。具体的には、ソースドレイン注入において、例えば、Ｐを２０ＫｅＶで３Ｅ１５／ｃｍ２注入する。
【００７９】
次に、熱処理を行うことにより注入部１５ｋから導電体パッド４５ｄおよびパッド接合層２３ａを介して、導電体パッド４５ｄおよび導電体パッド４５ｄに接するポリシリコン１５の全体と、選択エピ層２４の全体と、選択エピ層２４の下のシリコン１ａとにドーパントを拡散させて、導電体パッド４５ｄに接するポリシリコン１５と、選択エピ層２４を構成するポリシリコンと、シリコン１ａとを活性化させて低抵抗化する。このことにより、選択エピ層２４およびシリコン１ａが、上部拡散層２３および上部拡散層２３上に配置されたパッド接合層２３ａにされるとともに、導電体パッド４５ｄに接するポリシリコン１５が導電体パッド４５ｄと一体化されて、上部拡散層２３に電気的に接続された導電体パッド１５ａにされる（低抵抗工程）。
本実施形態においては、ソースドレイン注入においてＰを注入することが好ましい。Ｐは、拡散係数が大きいドーパントであるので、導電体パッド４５ｄ、パッド接合層２３ａ、選択エピ層２４、シリコン１ａ中に容易に拡散させることができ、上部拡散層２３およびパッド接合層２３ａを容易に形成できる。
【００８０】
その後、コンタクトホール１０ａに導電性を有する材料を埋め込むことにより、図３４に示すように、導電体パッド１５ａのコンタクト領域１５ｃを含む領域上にコンタクト１０を形成し、半導体装置が得られる。
【００８１】
本実施形態の半導体装置の製造方法は、下部拡散層２３と、柱状部２と、柱状部２上に設けられた選択エピ層２４とを有する縦型トランジスタとなる構造を形成する工程と、縦型トランジスタとなる構造の上面に電気的に接続され、縦型トランジスタＴとなる構造と平面視で重なり合うトランジスタ接続領域４５ｅと、縦型トランジスタＴとなる構造と平面視で重なり合わないコンタクト領域４５ｆとを有する導電体パッド４５ｄを形成する工程と、トランジスタ接続領域４５ｅの一部を層間絶縁膜１１で覆って、導電体パッド４５ｄを介して選択エピ層２４およびシリコン１ａを低抵抗化する工程と、導電体パッド１５ａのコンタクト領域１５ｃを含む領域上にコンタクト１０を形成する工程とを備えているので、選択エピ層２４およびシリコン１ａを低抵抗化するために、導電体パッド４５ｄにソースドレイン注入を行った場合であっても、縦型トランジスタの直上にソースドレイン注入を行う場合と比較して、縦型トランジスタＴのチャネル部を構成する柱状部２に入り込むドーパントの量を減らすことができる。
したがって、上部拡散層２３とゲート電極７とがオフセットにならないように、十分なソースドレイン注入量でソースドレイン注入を行って上部拡散層２３を形成した場合であっても、ソースドレイン注入を行うことに起因するパンチスルーを防止することができ、優れたトランジスタ特性を有する半導体装置が得られる。
【００８２】
また、本実施形態の半導体装置の製造方法では、導電体パッド４５ｄを形成する工程において、導電体パッド４５ｄと平面視で重なり合う選択エピ層２４の上部を、パッド接合層２３ａとし、選択エピ層２４を低抵抗化する工程において、トランジスタ接続領域４５ｅの一部を層間絶縁膜１１で覆って導電体パッド４５ｄおよびパッド接合層２３ａを介して選択エピ層２４を低抵抗化することにより、選択エピ層２４を上部拡散層２３にする方法であるので、上部拡散層２３と導電体パッド１５ａとの接触抵抗を低くするパッド接合層２３ａが設けられている半導体装置が得られる。
【００８３】
「第７実施形態」
図４５は、本発明の半導体装置の他の例を示した断面図であって、図４５（ａ）は第１方向から見た断面図である。また、図４５（ｂ）は、図４５（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
また、図４３および図４４は、図４５に示す半導体装置の製造工程の一部を説明するための工程図であり、図４３および図４４に示される（ａ）は図４５（ａ）に示す断面に対応しており、図４３および図４４に示される（ｂ）は図４５（ｂ）に示す断面に対応している。
また、図４５（ａ）に示す断面図は、第１実施形態と同様に、図１４〜図１６に示されるＡ−Ａ‘線に対応しており、図４５（ｂ）に示す断面図は、第１実施形態と同様に、図１４〜図１６に示されるＢ−Ｂ‘線に対応している。
【００８４】
図４５に示す本実施形態の半導体装置が、図２３に示す半導体装置と異なるところは、導電体パッド３５ａが、シリサイドであるところのみである。したがって、図４５に示す半導体装置において、図２３に示す半導体装置と同一の部材については同一の符号を付し、その説明を省略する。
図４５に示す導電体パッド３５ａも図２３に示す導電体パッド２５ａと同様に、縦型トランジスタＴと平面視で重なり合うトランジスタ接続領域３５ｂと、縦型トランジスタＴと平面視で重なり合わないコンタクト領域３５ｃとを有している。
【００８５】
図４５に示す半導体装置は、例えば、以下に示す方法により製造できる。
まず、図２３に示す半導体装置と同様にして、図２１に示すコンタクトホール１０ａを形成する工程までの各工程を行う。
その後、以下に示す方法によりシリコン選択エピ層からなるパッド２５ｄを低抵抗化する。本実施形態においても、まず、図２３に示す半導体装置と同様に、層間絶縁膜１１ａをマスクとし、コンタクトホール１０ａの底部に露出されているパッド２５ｄに、ドーパントの注入（コンタクト注入）を行うことにより、図２２に示すように、注入部２５ｇを形成する。具体的には、コンタクト注入において、例えば、Ｐを２０ＫｅＶで３Ｅ１６／ｃｍ２注入する。次に、熱処理を行うことによりドーパントをパッド２５ｄの全体に拡散させて、パッド２５ｄを構成するシリコン選択エピ層を活性化させて低抵抗化し、図４３に示す上部拡散層２３に電気的に接続されたパッド３５ｅとする。
【００８６】
本実施形態においては、その後、コンタクトホール１０ａの底部に露出されているパッド３５ｅに、図４３に示すように、スパッタ法などを用いて、例えば厚み２０ｎｍのコバルトからなる金属膜３５ｄを形成する。
次に、ランプアニールなどの熱処理を行うことにより、パッド３５ｅをシリサイド化（合金化）して低抵抗化し、図４４に示すシリサイドからなる導電体パッド３５ａとする（低抵抗工程）。
その後、コンタクトホール１０ａに導電性を有する材料を埋め込むことにより、図４５に示すように、導電体パッド３５ａのコンタクト領域３５ｃを含む領域上にコンタクト１０を形成し、半導体装置が得られる。
【００８７】
本実施形態においては、導電体パッド３５ａが、シリサイドであるので、抵抗値の低い導電体パッド３５ｅを有する半導体装置となる。
また、本実施形態の製造方法においては、低抵抗化工程が、層間絶縁膜１１ａをマスクとし、コンタクトホール１０ａの底部に露出されているパッド２５ｄにドーパントの注入を行う工程と、熱処理を行うことによりパッド２５ｄの全体にドーパントを拡散させて、上部拡散層２３に電気的に接続されたパッド３５ｅを形成する工程とを行った後に、ドーパントの拡散されたパッド３５ｅをシリサイド化して低抵抗化する工程を備えているので、シリサイドからなる抵抗値の低い導電体パッド３５ａを形成できる。また、本実施形態の製造方法においては、ドーパントの拡散されたパッド３５ｅをシリサイド化して低抵抗化された導電体パッド３５ａを形成するので、例えばドーパントの拡散されていないパッドをシリサイド化する場合と比較して、容易にシリサイド化することができる。
【図面の簡単な説明】
【００８８】
【図１】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図２】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図３】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図４】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図５】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図６】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図７】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図８】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図９】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図１０】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図１１】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図１２】図１３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図１３】図１３は、本発明の半導体装置の一例を示した断面図であって、図１３（ａ）は第１方向から見た断面図である。また、図１３（ｂ）は、図１３（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
【図１４】図１３に示す半導体装置の一部を示した平面図であって、縦型トランジスタの上面のみを示した平面図である。
【図１５】図１３に示す半導体装置の一部を示した平面図であって、縦型トランジスタの上面と、導電体パッドのみを示した平面図である。
【図１６】図１３に示す半導体装置の一部を示した平面図であって、縦型トランジスタの上面と、導電体パッドと、コンタクトのみを示した平面図である。
【図１７】図２３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図１８】図２３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図１９】図２３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図２０】図２３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図２１】図２３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図２２】図２３に示す半導体装置の製造工程の一部を説明するための工程図である。
【図２３】図２３は、本発明の半導体装置の他の例を示した断面図であって、図２３（ａ）は第１方向から見た断面図である。また、図２３（ｂ）は、図２３（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
【図２４】図２４は、本発明の半導体装置の他の例を示した平面図である。
【図２５】図２５は、本発明の半導体装置の他の例を示した断面図である。
【図２６】図２６は、本発明の半導体装置の他の例を示した断面図である。
【図２７】図２７は、本発明の半導体装置の他の例を示した断面図である。
【図２８】図２８は、本発明の半導体装置の他の例を示した断面図である。
【図２９】図３４に示す半導体装置の製造工程の一部を説明するための工程図である。
【図３０】図３４に示す半導体装置の製造工程の一部を説明するための工程図である。
【図３１】図３４に示す半導体装置の製造工程の一部を説明するための工程図である。
【図３２】図３４に示す半導体装置の製造工程の一部を説明するための工程図である。
【図３３】図３４に示す半導体装置の製造工程の一部を説明するための工程図である。
【図３４】図３４は、本発明の半導体装置の他の例を示した断面図であって、図３４（ａ）は第１方向から見た断面図である。また、図３４（ｂ）は、図３４（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
【図３５】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図３６】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図３７】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図３８】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図３９】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図４０】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図４１】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図４２】図３４に示す半導体装置の他の製造工程の一部を説明するための工程図である。
【図４３】図４５に示す半導体装置の製造工程の一部を説明するための工程図である。
【図４４】図４５に示す半導体装置の製造工程の一部を説明するための工程図である。
【図４５】図４５は、本発明の半導体装置の他の例を示した断面図であって、図４５（ａ）は第１方向から見た断面図である。また、図４５（ｂ）は、図４５（ａ）に示す半導体装置を構成する柱状部のうちの一方の形成された領域を第１方向に直交する第２方向から見た断面図である。
【図４６】図４９に示す半導体装置の製造工程の一部を説明するための工程図である。
【図４７】図４９に示す半導体装置の製造工程の一部を説明するための工程図である。
【図４８】図４９に示す半導体装置の製造工程の一部を説明するための工程図である。
【図４９】図４９は、従来の半導体装置の一例を示した断面図である。
【符号の説明】
【００８９】
１…半導体基板、１ａ…シリコン、１ｂ…素子分離、２…柱状部、２ａ…チャネル注入部、３…熱酸化膜、４…窒化膜、５、５ｂ…酸化膜、５ａ…凹部、６…下部拡散層、７…ゲート電極、８…ゲート絶縁膜、９…サイドウォール、９ａ…酸化膜、９ｂ…凹部、１０、１４…コンタクト、１１、１１ａ…層間絶縁膜、１１ｃ…絶縁膜、１２、１５ｊ…コンタクト注入層、１３、２３、２３ｂ…上部拡散層、２３ａ…パッド接合層、１０ａ、１４ａ…コンタクトホール、１５…ポリシリコン、１５ａ、２５ａ、３５ａ、４５ｄ…導電体パッド、１５ｂ、２５ｂ、３５ｂ…トランジスタ接続領域、１５ｃ、２５ｃ、３５ｃ…コンタクト領域、１５ｄ、１５ｍ、２５ｄ…パッド、１５ｅ、２５ｅ、４５ｅ…トランジスタ接続領域、１５ｆ、２５ｆ、４５ｆ…コンタクト領域、２５ｇ、１５ｇ、１５ｈ、１５ｉ、１５ｋ…注入部、２２…層間膜、２４…選択エピ層（半導体層）、２５…シリコン選択エピ層、３５ｄ…金属膜、７１…配線、７２…キャパシタ、Ｔ…縦型トランジスタ。
【図１】
2010123744.tif 000003
【図２】
2010123744.tif 000004
【図３】
2010123744.tif 000005
【図４】
2010123744.tif 000006
【図５】
2010123744.tif 000007
【図６】
2010123744.tif 000008
【図７】
2010123744.tif 000009
【図８】
2010123744.tif 000010
【図９】
2010123744.tif 000011
【図１０】
2010123744.tif 000012
【図１１】
2010123744.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2010123744.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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