(57)【要約】【課題】 大容量の蓄電キャパシタを使用することによって漏洩電流が大きくなる問題が解決された電源分配装置を提供すること。【解決手段】大容量蓄電キャパシタと、電源供給ラインと前記大容量蓄電キャパシタとの間に接続されたスイッチング手段と、前記電源供給ラインに接続された回路ブロックの動作の状態に応じて前記スイッチング手段のターンオンまたはターンオフを制御する制御手段と、を備える。【選択図】図１
2010157711.tif 000002
【特許請求の範囲】
【請求項１】
大容量蓄電キャパシタと、
電源供給ラインと前記大容量蓄電キャパシタとの間に接続されたスイッチング手段と、
前記電源供給ラインに接続された回路ブロックの動作の状態に応じて、前記スイッチング手段のターンオンまたはターンオフを制御する制御手段と、
を備えることを特徴とする電源分配装置。
【請求項２】
前記電源供給ラインは、第１電源供給ラインおよび第２電源供給ラインを備え、
前記スイッチング手段は、第１電源供給ラインと前記大容量蓄電キャパシタとの間、および前記第２電源供給ラインと前記大容量蓄電キャパシタとの間の少なくとも一方に配置されたことを特徴とする請求項１に記載の電源分配装置。
【請求項３】
前記大容量蓄電キャパシタは、直列に接続された少なくとも２つのキャパシタを備えることを特徴とする請求項２に記載の電源分配装置。
【請求項４】
前記大容量蓄電キャパシタは、
並列に接続された複数のキャパシタを有する第１キャパシタグループと、
並列に接続された複数のキャパシタを有する第２キャパシタグループと、
を備え、
前記第１キャパシタグループおよび前記第２キャパシタグループは、直列に接続されたことを特徴とする請求項２に記載の電源分配装置。
【請求項５】
前記キャパシタは、下部電極導電層、誘電体層、および上部電極導電層が順次積層されたスタックキャパシタであることを特徴とする請求項３または４に記載の電源分配装置。
【請求項６】
前記大容量蓄電キャパシタは、μＦ級のキャパシタンスを有することを特徴とする請求項１に記載の電源分配装置。
【請求項７】
前記回路ブロックは、イネーブル時に低周波ノイズが発生するブロックであることを特徴とする請求項１に記載の電源分配装置。
【請求項８】
前記大容量蓄電キャパシタは、漏洩電流を有し、
前記回路ブロックは、イネーブル時に前記漏洩電流の少なくとも１００倍に該当する電流消費を有するブロックであることを特徴とする請求項１に記載の電源分配装置。
【請求項９】
前記回路ブロックのイネーブル時に前記スイッチング手段はターンオンされ、前記回路ブロックのディセーブル時に前記スイッチング手段はターンオフされることを特徴とする請求項７または８に記載の電源分配装置。
【請求項１０】
大容量蓄電キャパシタと、
電源供給ラインから電源の供給を受けて駆動する回路ブロックと、
前記回路ブロックのイネーブルまたはディセーブル状態に対する情報を受け、前記大容量蓄電キャパシタと前記電源供給ラインとの間の電気的な接続を制御するスイッチング手段と、
を備えることを特徴とする集積回路。
【請求項１１】
前記回路ブロックのイネーブルの可否を感知し、前記スイッチング手段のターンオンまたはターンオフを制御する感知手段をさらに備えることを特徴とする請求項１０に記載の集積回路。
【請求項１２】
前記回路ブロックおよび前記スイッチング手段の駆動を制御する制御手段をさらに備えることを特徴とする請求項１０に記載の集積回路。
【請求項１３】
前記回路ブロックは、イネーブル時に低周波ノイズが発生するブロックであることを特徴とする請求項１０に記載の集積回路。
【請求項１４】
前記大容量蓄電キャパシタは、漏洩電流を有し、
前記回路ブロックは、イネーブル時に前記漏洩電流の少なくとも１００倍に該当する電流消費を有するブロックであることを特徴とする請求項１０に記載の集積回路。
【請求項１５】
前記回路ブロックのイネーブル時に前記スイッチング手段はターンオンされ、前記回路ブロックのディセーブル時に前記スイッチング手段はターンオフされることを特徴とする請求項１３または１４に記載の集積回路。
【請求項１６】
前記電源供給ラインは、第１電源供給ラインおよび第２電源供給ラインを備え、
前記スイッチング手段は、第１電源供給ラインと前記大容量蓄電キャパシタとの間、および前記第２電源供給ラインと前記大容量蓄電キャパシタとの間の少なくとも一方に配置されたことを特徴とする請求項１０に記載の集積回路。
【請求項１７】
前記大容量蓄電キャパシタは、直列に接続された少なくとも２つのキャパシタを備えることを特徴とする請求項１６に記載の集積回路。
【請求項１８】
前記大容量蓄電キャパシタは、
並列に接続された複数のキャパシタを有する第１キャパシタグループと、
並列に接続された複数のキャパシタを有する第２キャパシタグループと、
を備え、
前記第１キャパシタグループおよび前記第２キャパシタグループは、直列に接続されたことを特徴とする請求項１６に記載の集積回路。
【請求項１９】
前記キャパシタは、下部電極導電層、誘電体層、および上部電極導電層が順次積層されたスタックキャパシタであることを特徴とする請求項１７または１８に記載の集積回路。
【請求項２０】
前記大容量蓄電キャパシタは、μＦ級のキャパシタンスを有することを特徴とする請求項１０に記載の集積回路。
【請求項２１】
大容量蓄電キャパシタと、
前記大容量蓄電キャパシタと電源供給ラインとの間の電気的な接続をスイッチするスイッチング手段と、
外部命令語を受信し、メモリの動作モードに応じて前記スイッチング手段のターンオンまたはターンオフを制御する制御手段と、
を備えることを特徴とするメモリ装置。
【請求項２２】
前記大容量蓄電キャパシタは、漏洩電流を有し、
前記スイッチング手段は、前記メモリの動作モードが前記漏洩電流の少なくとも１００倍の電流消費を要求するモードであるとき、ターンオンされることを特徴とする請求項２１に記載のメモリ装置。
【請求項２３】
前記スイッチング手段は、メモリの動作モードがパワーダウンモード、スタンバイモード、およびリフレッシュモードのいずれか１つのモードであるときターンオフされることを特徴とする請求項２１に記載のメモリ装置。
【請求項２４】
前記電源供給ラインは、第１電源供給ラインおよび第２電源供給ラインを備え、
前記スイッチング手段は、第１電源供給ラインと前記大容量蓄電キャパシタとの間、および前記第２電源供給ラインと前記大容量蓄電キャパシタとの間の少なくとも一方に配置されたことを特徴とする請求項２１に記載のメモリ装置。
【請求項２５】
前記大容量蓄電キャパシタは、直列に接続された少なくとも２つのキャパシタを備えることを特徴とする請求項２４に記載のメモリ装置。
【請求項２６】
前記大容量蓄電キャパシタは、
並列に接続された複数のキャパシタを有する第１キャパシタグループと、
並列に接続された複数のキャパシタを有する第２キャパシタグループと、
を備え、
前記第１キャパシタグループおよび前記第２キャパシタグループは、直列に接続されたことを特徴とする請求項２４に記載のメモリ装置。
【請求項２７】
前記キャパシタは、下部電極導電層、誘電体層、および上部電極導電層が順次積層されたスタックキャパシタであることを特徴とする請求項２５または２６に記載のメモリ装置。
【請求項２８】
前記大容量蓄電キャパシタは、μＦ級のキャパシタンスを有することを特徴とする請求項２１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源分配（ｐｏｗｅｒ  ｄｉｓｔｒｉｂｕｔｉｏｎ）装置およびそれを備えるメモリ装置（ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）に関する。本発明は、メモリ装置以外に他の半導体集積回路にも適用される。
【背景技術】
【０００２】
ＤＲＡＭのようなメモリは、次第に低電圧、高速動作が求められている。高速動作において、パッケージ／ボード（ｐａｃｋａｇｅ／ｂｏａｒｄ）の小さいインダクタンスは必要な電流供給を妨害し、電源消費を減らすために低い電源電圧を使用するとき、小さい電源電圧のノイズが回路遅延を大きく変化させることで、誤動作が誘発される。
【０００３】
かかる現象を克服するためには、電源電圧のノイズを小さくしなければならない。つまり、外部電源とオンチップ（ｏｎ  ｃｈｉｐ）回路との間のインピーダンスを極めて小さくしたり、チップ内に備えられる回路周辺で蓄電キャパシタ（ｒｅｓｅｒｖｏｉｒ  ｃａｐａｃｉｔｏｒ）のキャパシタンスを大きくしたりして、インピーダンスを減少すべきである。ここで、蓄電キャパシタは、電力消費による電圧降下を最小化させるために電源分配装置に使用されるものである。
【０００４】
高周波ノイズに対しては、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ）が小さい蓄電キャパシタで十分に小さいインピーダンスを獲得することができるが、低周波ノイズに対しては、極めて大きいキャパシタンスの蓄電キャパシタを必要とする。
【０００５】
一方、蓄電キャパシタのキャパシタンスは電極の表面積に比例し、誘電体の厚さに反比例する。したがって、与えられた面積で大きいキャパシタンスを獲得するためには、誘電体の厚さを薄くすべきである。ところで、誘電体の厚さが薄い場合、蓄電キャパシタの漏洩電流が問題となる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、大容量の蓄電キャパシタを使用することによって漏洩電流が大きくなる問題が解決された電源分配装置を提供することにある。
【０００７】
本発明の他の目的は、本発明は上記のような電源分配装置が備えられた集積回路を提供することにある。
【０００８】
また、本発明の更なる目的は、上記のような電源分配装置が備えられたメモリ装置を提供することある。
【課題を解決するための手段】
【０００９】
前述した目的を達成するための電源分配装置は、大容量蓄電キャパシタと、電源供給ラインと前記大容量蓄電キャパシタとの間に接続されたスイッチング手段と、前記電源供給ラインに接続された回路ブロックの動作の状態に応じて、前記スイッチング手段のターンオンまたはターンオフを制御する制御手段と、を備える。
【００１０】
また、前述した目的を達成するための集積回路は、大容量蓄電キャパシタと、電源供給ラインから電源の供給を受けて駆動する回路ブロックと、前記回路ブロックのイネーブルまたはディセーブル状態に対する情報を受け、前記大容量蓄電キャパシタと前記電源供給ラインとの間の電気的な接続を制御するスイッチング手段と、を備える。
【００１１】
改善された集積回路は、前記回路ブロックのイネーブルの可否（回路ブロックがイネーブルされたか否か）を感知し、前記スイッチング手段のターンオンまたはターンオフを制御する感知手段をさらに備えることができる。これとは異なり、前記回路ブロックおよび前記スイッチング手段の駆動を制御する制御手段をさらに備えることができる。
【００１２】
前述の改善された電源分配装置および改善された集積回路において、前記回路ブロックは、イネーブル時に低周波ノイズが発生するブロックであり得、前記回路ブロックは、イネーブル時に蓄電キャパシタが有する漏洩電流の少なくとも１００倍に該当する電流消費を有するブロックであり得る。前記回路ブロックのイネーブル時に前記スイッチング手段はターンオンされ、前記回路ブロックのディセーブル時に前記スイッチング手段はターンオフされる。
【００１３】
また、前述した目的を達成するためのメモリ装置は、大容量蓄電キャパシタと、前記大容量蓄電キャパシタと電源供給ラインとの間の電気的な接続をスイッチするスイッチング手段と、外部命令語を受信し、メモリの動作モードに応じて前記スイッチング手段のターンオンまたはターンオフを制御する制御手段と、を備える。前記メモリ装置において、メモリの動作モードが前記漏洩電流の少なくとも１００倍の電流消費を要求するモードであるとき、前記スイッチング手段はターンオンされることが好ましい。また、電流消費が極めて少ないパワーダウンモード、スタンバイモード、およびリフレッシュモードのいずれか１つのモードであるときスイッチング手段はターンオフされることが好ましい。
【００１４】
改善された電源分配装置、集積回路、およびメモリ装置において、前記電源供給ラインは、第１電源供給ラインおよび第２電源供給ラインを備え、前記スイッチング手段は、第１電源供給ラインと前記大容量蓄電キャパシタとの間、前記第２電源供給ラインと前記大容量蓄電キャパシタとの間の少なくとも一箇所に配置されたことが好ましい。
【００１５】
また、前記大容量蓄電キャパシタは、直列に接続された少なくとも２つのキャパシタを備えることができる。これとは異なり、前記大容量蓄電キャパシタは、並列に接続された複数のキャパシタを有する第１キャパシタグループと、並列に接続された複数のキャパシタを有する第２キャパシタグループとを備え、前記第１キャパシタグループおよび前記第２キャパシタグループは直列に接続されることができる。キャパシタは、下部電極導電層、誘電体層、および上部電極導電層が順次積層されたスタックキャパシタである。前記大容量蓄電キャパシタは、μＦ級のキャパシタンスを有する。
【発明の効果】
【００１６】
低周波ノイズを除去するためには、μＦ級のキャパシタンスを有する大容量の蓄電キャパシタが必要であり、このような大容量の蓄電キャパシタは、下部電極導電層、誘電体、および上部電極導電層が積層されたスタックキャパシタとして具現可能である。このとき、制限された面積でキャパシタンスを増加させるためには誘電体を薄くしなければならない。よって、大容量キャパシタは漏洩電流が大きくならざるを得ない。
【００１７】
したがって、改善された電源分配装置および集積回路においては、電源供給ラインおよび大容量蓄電キャパシタの電気的接続を回路ブロックの動作状態に応じて制御することによって、大容量蓄電キャパシタの具現による漏洩電流の問題を解決する。
【００１８】
すなわち、電源供給ラインから電源の供給を受ける所定の回路ブロックが低周波ノイズを有するブロックであれば、この回路ブロックがイネーブルされるとき、大容量蓄電キャパシタを電源供給ラインに電気的に接続して低周波ノイズを除去する。反対に、回路ブロックがディセーブルされたときには、大容量蓄電キャパシタを電源供給ラインから分離して漏洩電流の問題を解決することができる。また、回路ブロックが自体のイネーブル時に蓄電キャパシタの漏洩電流に比べて比較的に大きい（少なくとも１００倍）電流消費を有するブロックであれば、回路ブロックのイネーブル時に蓄電キャパシタが有する漏洩電流は無視できる程度のマイナー（極微）な値となるため、蓄電キャパシタを電源供給ラインに電気的に接続して低周波ノイズに備える。反対に、回路ブロックがディセーブルされる場合、固定的に流れる蓄電キャパシタの漏洩電流は無視できない程度になるため、電源供給ラインから蓄電キャパシタを分離する。
【００１９】
ＤＲＡＭを含むメモリ装置は様々な動作モードを有する。改善されたメモリ装置では、このような動作モード中で大容量蓄電キャパシタが有する漏洩電流の少なくとも１００倍の電流消費を要求する動作モードであるとき、蓄電キャパシタを電源供給ラインに接続し、これとは反対に電流消費が少ない動作モードであるときは、蓄電キャパシタを電源供給ラインに接続しない。これによって、メモリに大容量蓄電キャパシタを応用しつつ発生し得る漏洩電流の問題を解決することができる。
【図面の簡単な説明】
【００２０】
【図１】改善された電源分配装置を概略的に示す図である。
【図２Ａ】大容量蓄電キャパシタの他の実施形態を示す等価回路図である。
【図２Ｂ】大容量蓄電キャパシタの他の実施形態を示す等価回路図である。
【図３】改善された集積回路を概略的に示す図である。
【図４】他の実施形態に係る改善された集積回路の図である。
【図５】改善されたメモリ装置の概略図である。
【発明を実施するための形態】
【００２１】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳細に説明するために、本発明の最も好ましい実施形態を添付の図面を参照して説明する。
【００２２】
図１は、改善された電源分配装置に対する概略図である。
【００２３】
同図に示すように、電源分配装置は、大容量蓄電キャパシタ１６０と、電源供給ライン１２０Ａおよび１２０Ｂと大容量蓄電キャパシタ１６０との間に接続されたスイッチング部１４０Ａおよび１４０Ｂと、電源供給ライン１２０Ａおよび１２０Ｂに接続する所定の回路ブロックの動作の可否に応じて、スイッチング部１４０Ａおよび１４０Ｂのターンオンまたはターンオフを制御する制御部１８０とを備える。
【００２４】
電源供給ラインは、例えばＶＤＤ（電源供給電圧）をもつ第１電源供給ライン１２０Ａと、例えばＶＳＳ（接地電圧）をもつ第２電源供給ライン１２０Ｂとを備える。
【００２５】
スイッチング部は、第１電源供給ライン１２０Ａと大容量蓄電キャパシタ１６０との間に配置された第１スイッチング部１４０Ａと、第２電源供給ライン１２０Ｂと大容量蓄電キャパシタ１６０との間で配置された第２スイッチング部１４０Ｂとを備える。スイッチング部１４０Ａおよび１４０Ｂは、通常のＭＯＳトランジスタスイッチで具現可能である。本実施形態においては、第１スイッチング部１４０Ａおよび第２スイッチング部１４０Ｂが共に備えられているものを示したが、この中で少なくともいずれか１つのみを備えてもよい。
【００２６】
大容量蓄電キャパシタ１６０は、並列に接続された複数のキャパシタを有する第１キャパシタグループ１６０Ａと、並列に接続された複数のキャパシタを有する第２キャパシタグループ１６０Ｂとを備える。第１キャパシタグループ１６０Ａと第２キャパシタグループ１６０Ｂは直列に接続される。
【００２７】
そして、この蓄電キャパシタを構成する単位キャパシタは、下部電極導電層、誘電体層、および上部電極導電層が順次積層されたスタックキャパシタで構成され、μＦ級の大容量を有するために誘電体は薄い厚さを有する。
【００２８】
制御部１８０は、電源供給ライン１２０Ａおよび１２０Ｂを介して電源の供給を受ける回路ブロック（図示せず）の動作状態に応じて、制御信号ＣＯＮＴ、／ＣＯＮＴの論理値が決定される。例えば、回路ブロックがイネーブル時に低周波ノイズが発生するブロックの場合や、大容量蓄電キャパシタが有する漏洩電流よりも少なくとも１００倍に該当する電流消費を有するブロックの場合、制御部１８０は、回路ブロックのイネーブル時にスイッチング部１４０Ａおよび１４０Ｂをターンオンさせ、反対に回路ブロックのディセーブル時にスイッチング部１４０Ａおよび１４０Ｂをターンオフさせる。
【００２９】
高周波ノイズに対しては、ＥＳＲが小さい蓄電キャパシタで十分に小さいインピーダンスを獲得することができるが、低周波ノイズに対しては極めて大きいキャパシタンスの蓄電キャパシタを必要とする。一方、制限された面積で大容量を有するように蓄電キャパシタを具現するためには、薄い誘電体を備えるスタックキャパシタが必要である。しかし、このような大容量蓄電キャパシタ１６０は、自身の漏洩電流が大きくならざるを得ない。
【００３０】
したがって、電源供給ライン１２０Ａおよび１２０Ｂから電源の供給を受ける所定の回路ブロックが低周波ノイズを有するブロックであれば、この回路ブロックがイネーブルされるとき、大容量蓄電キャパシタ１６０を電源供給ラインに電気的に接続して低周波ノイズを除去する。反対に、回路ブロックがディセーブルされたときには、漏洩電流を減らすために大容量蓄電キャパシタ１６０を電源供給ラインに電気的に接続する必要がない。
【００３１】
また、回路ブロックが自身のイネーブル時に蓄電キャパシタの漏洩電流に比べて極めて大きい（少なくとも１００倍）電流消費を有するブロックであれば、回路ブロックのイネーブル時に蓄電キャパシタが有する漏洩電流は無視できる程度のマイナー（極微）な値となるため、蓄電キャパシタ１６０を電源供給ラインへ電気的に接続してもかまわない。しかし、回路ブロックがディセーブルされる場合、蓄電キャパシタの漏洩電流が全体システムの電流消費に大きい影響を及ぼすことから、電源供給ラインとの電気的な接続をオフさせる。例えば、回路ブロックが長時間ディセーブルされる場合、固定的に流れる蓄電キャパシタの漏洩電流は無視できない程度になるためである。
【００３２】
このように、改善された電源分配装置は、電源供給ライン１２０Ａおよび１２０Ｂと大容量蓄電キャパシタ１６０との電気的な接続を、回路ブロックの動作状態（イネーブル状態／ディセーブル状態）に応じて制御することによって、大容量蓄電キャパシタの具現による漏洩電流の問題を解決する。
【００３３】
図２Ａおよび図２Ｂは、図１に示された大容量蓄電キャパシタ１６０の他の実施形態を示す。図２Ａに示したように、大容量蓄電キャパシタ２６０Ａは、直列に接続された少なくとも２つのキャパシタ２６０ＡＡおよび２６０ＡＢで構成され得、図２Ａに示したように大容量蓄電キャパシタ２６０Ｂは単一の大容量キャパシタとして構成することもできる。
【００３４】
図３および図４は、改善された電源分配装置が応用された集積回路の実施形態を概略的に示す図面である。
【００３５】
図３および図４に示すように、改善された集積回路は、大容量蓄電キャパシタ３６０（４６０）と、電源供給ライン３２０Ａおよび３２０Ｂ（４２０Ａおよび４２０Ｂ）から電源の供給を受けて駆動する回路ブロック３１０（４１０）と、回路ブロックのイネーブルまたはディセーブル状態に対する情報（制御信号ＣＯＮＴに該当する）を受け、大容量蓄電キャパシタ３６０（４６０）と電源供給ライン３２０Ａ（４２０Ａ）との間の電気的な接続を制御するスイッチング部３４０（４４０）とを備える。
【００３６】
電源供給ラインは、例えばＶＤＤをもつ第１電源供給ライン３２０Ａ（４２０Ａ）と、例えばＶＳＳをもつ第２電源供給ライン３２０Ｂ（４２０Ｂ）とを備える。
【００３７】
スイッチング部３４０（４４０）は、第１電源供給ライン３２０Ａ（４２０Ａ）と大容量蓄電キャパシタ３６０（４６０）との間に配置されたＰＭＯＳトランジスタで構成される。また、実施形態と異なり、スイッチング部は、第２電源供給ライン３２０Ｂ（４２０Ｂ）と大容量蓄電キャパシタ３６０（４６０）との間で接続されるＮＭＯＳトランジスタで具現されてもよい。また、スイッチング部は、このようなＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを共に備えてもよい。
【００３８】
図３に示す実施形態に係る集積回路は、回路ブロック３１０のイネーブルの可否を感知し、スイッチング部３４０の駆動を制御する感知部３５０をさらに備える。すなわち、感知部３５０の出力の制御信号ＣＯＮＴは、回路ブロック３１０のイネーブルまたはディセーブルの状態に応じて論理値が決定される。また、決定された制御信号ＣＯＮＴの論理値によってスイッチング部３４０のターンオンおよびターンオフが制御される。
【００３９】
図３に示す実施形態と異なり、図４に示す実施形態に係る集積回路は、回路ブロック４１０およびスイッチング部４４０を共に制御する制御部４８０をさらに備える。通常の集積回路において所定の回路ブロック４１０に対する動作時点は特定制御回路により制御され得る。この点を利用して、図４に示す実施形態では、回路ブロックが制御信号ＥＮによってイネーブルされるときのみ制御信号ＣＯＮＴも活性化され、スイッチング部４４０をターンオンする。
【００４０】
ここで、回路ブロック３１０（４１０）は、イネーブル時に低周波ノイズが発生するブロックや、あるいは、自身のイネーブル時に大容量蓄電キャパシタ３６０（４６０）が有する漏洩電流の少なくとも１００倍に該当する電流消費を有するブロックであり得る。この場合、回路ブロック３１０（４１０）のイネーブル時にスイッチング部３４０（４４０）はイネーブルされ、回路ブロック３１０（４１０）のディセーブル時にスイッチング部３４０（４４０）はディセーブルされる。
【００４１】
図３および図４に示された実施形態において、大容量蓄電キャパシタ３６０および４６０は、図１、図２Ａ、または図２Ｂによって説明された大容量蓄電キャパシタ１６０、２６０Ａ、または２６０Ｂと実質的に同一に構成される。
【００４２】
図５は、改善された電源分配装置が応用されたメモリ装置の概略的な構造図である。
【００４３】
図５に示すように、改善されたメモリ装置は、大容量蓄電キャパシタ５６０と、大容量蓄電キャパシタ５６０と電源供給ライン５２０Ａおよび５２０Ｂとの間の電気的な接続をスイッチングするスイッチング部５４０と、外部命令語ＣＳ、ＣＡＳ、ＲＡＳ、およびＷＥを受信し、メモリ動作モードに応じてスイッチング部５４０のターンオンまたはターンオフを制御する制御部５８０とを備える。
【００４４】
例えば、ＤＲＡＭを含むメモリ装置は様々な動作モードを有する。その動作モードの中で、大容量蓄電キャパシタが有する漏洩電流の少なくとも１００倍の電流消費を要求する動作モードのとき、蓄電キャパシタを電源供給ラインに接続し、反対に電流消費が少ない動作モードのとき、蓄電キャパシタを電源供給ラインに接続しない。メモリの電流消費が少ない動作モードは、例えばパワーダウンモード、スタンバイモード、およびリフレッシュモードのいずれか１つのモードであり得る。
【００４５】
一方、メモリの動作モードは、メモリチップに入力される外部命令語の組合せによって決定される。したがって、このような命令語の組合せにより制御信号ＣＯＮＴの論理値を決定し、これによってスイッチング部５４０を制御して動作モードによる大容量キャパシタ５６０の使用の可否を決定する。
【００４６】
改善されたメモリ装置において、電源供給ライン５２０Ａおよび５２０Ｂと、スイッチング部５４０と、大容量蓄電キャパシタ５６０とは前述の実施形態で説明されたものと同一であるため、ここではその詳細な説明は省略する。
【００４７】
本発明の技術思想は前記好ましい実施形態により具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためのものではないことを注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが理解するであろう。
【符号の説明】
【００４８】
１２０Ａ、１２０Ｂ      電源供給ライン
１４０Ａ、１４０Ｂ      スイッチング部
１６０      大容量蓄電キャパシタ
１８０      制御部
【図１】
2010157711.tif 000003
【図２Ａ】
2010157711.tif 000004
【図２Ｂ】
2010157711.tif 000005
【図３】
2010157711.tif 000006
【図４】
2010157711.tif 000007
【図５】
2010157711.tif 000008