(57)【要約】【課題】低い閾値電圧を有するＦＥＴおよび高い閾値電圧を有するＦＥＴのいずれも高性能な特性を有する半導体装置を提供する。【解決手段】半導体装置１００は、ＦＥＴ１０２と、ＦＥＴ１０２よりも高い閾値電圧を持つＦＥＴ１０４を同一半導体基板上に備える。ＦＥＴ１０２は、ゲート絶縁膜１１４とゲート電極１２６を備える。ＦＥＴ１０４は、ゲート絶縁膜１１４とゲート電極１２１を備える。ＦＥＴ１０２のゲート電極１２６、ＦＥＴ１０４のゲート絶縁膜１１４、ゲート電極１２１はＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗからなる群から選択される少なくとも一つの金属を含む。ＦＥＴ１０４のゲート絶縁膜１１４とゲート電極１２１との界面における前記金属の濃度は、ＦＥＴ１０２のゲート絶縁膜１１４とゲート電極１２６との界面における前記金属の濃度よりも高い。【選択図】図１
2010123669.tif 000002
【特許請求の範囲】
【請求項１】
第１の電界効果トランジスタと、前記第１の電界効果トランジスタよりも高い閾値電圧を有する第２の電界効果トランジスタを同一の半導体基板上に備える半導体装置であって、
前記第１の電界効果トランジスタは、
前記半導体基板上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１のゲート電極と、を備え、
前記第１のゲート電極はＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗからなる群から選択される少なくとも一つの金属を含み、
前記第２の電界効果トランジスタは、
前記半導体基板上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に設けられた第２のゲート電極と、を備え、
前記第２のゲート絶縁膜および前記第２のゲート電極は前記金属を含み、
前記第２のゲート絶縁膜と前記第２のゲート電極との界面における前記金属の濃度は、前記第1のゲート絶縁膜と前記第1のゲート電極との界面における前記金属の濃度よりも高い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第1の電界効果トランジスタは、
前記第1のゲート電極の内部における、前記第1のゲート絶縁膜と前記第1のゲート電極との界面から離れた位置に前記金属の濃度のピークを有し、
前記第２の電界効果トランジスタは、
前記第２のゲート絶縁膜と前記第２のゲート電極の間に前記金属の濃度のピークを有する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のゲート電極の前記金属の濃度は、前記第1のゲート絶縁膜と前記第1のゲート電極との界面から離れた位置における前記金属の濃度のピークから前記半導体基板に向かって減少するとともに、前記第1のゲート電極の上面に向かって減少する濃度プロファイルを有し、
前記第２のゲート絶縁膜における前記金属の濃度は、前記第２のゲート絶縁膜の上面から前記半導体基板に向かって減少し、前記第２のゲート電極における前記金属の濃度は、前記第２のゲート電極の下面から前記第２のゲート電極の上面に向かって減少する濃度プロファイルを有する半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第１および前記第２のゲート絶縁膜はシリコン酸化膜を含み、
前記第１および第２のゲート電極はシリコンである半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１および第２のゲート絶縁膜は、ＳｉＯＮである半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、
前記金属はＨｆであって、
前記第２のゲート絶縁膜と前記第２のゲート電極との間に、ＨｆＳｉＯ層を有する半導体装置。
【請求項７】
請求項２または３に記載の半導体装置において、
前記第1のゲート電極の内部における、前記金属の濃度のピークは、前記第1のゲート絶縁膜と前記第1のゲート電極との界面から３ｎｍ以上２０ｎｍ以下離れた位置にある半導体装置。
【請求項８】
第１の電界効果トランジスタと、前記第１の電界効果トランジスタよりも高い閾値電圧を有する第２の電界効果トランジスタを同一の半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上における第１の電界効果トランジスタ形成領域および第２の電界効果トランジスタ形成領域にゲート絶縁膜を形成する工程と、
前記第１の電界効果トランジスタ形成領域のみに第1の電極層を形成する工程と、
前記第１および第２の電界効果トランジスタ形成領域にＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗからなる群から選択される少なくとも一つの金属層を形成する工程と、
前記第１および第２の電界効果トランジスタ形成領域に第２の電極層を形成する工程と、
前記半導体基板を熱処理する工程と、
を含む半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、シリコン酸化膜を含み、
前記第1および第２の電極層は、シリコンである半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、ＳｉＯＮである半導体装置の製造方法。
【請求項１１】
請求項８乃至１０に記載の半導体装置の製造方法において、
前記第１の電極層の厚さは３ｎｍ以上２０ｎｍ以下である半導体装置の製造方法。
【請求項１２】
請求項８乃至１１いずれかに記載の半導体装置の製造方法において、
前記金属層を形成する工程における前記金属の付着量は、１×１０１３ａｔｏｍｓ／ｃｍ２以上３×１０１５ａｔｏｍｓ／ｃｍ２以下の面密度である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。特に、同一半導体基板上に、異なる閾値電圧を有する電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
混載ＤＲＡＭ等のＬＳＩは、閾値電圧の異なる複数のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）が同一半導体基板上に設けられる。
【０００３】
ＦＥＴの閾値電圧を制御する技術として、例えば特許文献１に開示されているように、チャネル領域に注入した不純物量を調整する技術がある。しかし、チャネル不純物量の調整のみにより閾値電圧を制御する場合、チャネル領域に注入される不純物量の増加により、不純物散乱によるオン電流の低下や、ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）電流の増加を引き起こす。このため、特許文献１では、ＰチャネルＦＥＴのゲート絶縁膜の厚みをＮチャネルＦＥＴのゲート絶縁膜の厚みより薄くすることにより、ＰチャネルＦＥＴの閾値電圧を下げる技術が提案されている。
【０００４】
また、特許文献２には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＦＥＴのエクステンション領域の不純物量を調整することにより閾値電圧を制御する技術が開示されている。かかる方法によっても、エクステンション領域の不純物量の増加により、ＧＩＤＬ電流の増加を引き起こしてしまう。
【０００５】
特許文献３には、ゲート電極とゲート絶縁膜の界面に、所定の濃度のＨｆ、Ｚｒ、Ａｌ、Ｌａ等を存在されることにより、閾値電圧を上昇させる技術が開示されている。かかる方法によれば、チャネル領域の不純物量を低下させることができるとされている。
【０００６】
【特許文献１】特開平６−２２２３８７
【特許文献２】特開２００７−２８１０２７
【特許文献３】特開２００６−９３６７０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、ＦＥＴの閾値電圧制御のために、チャネル領域の不純物量を増加させると、不純物散乱によるオン電流の低下や、ＧＩＤＬ電流の増加を引き起こすという問題がある。同様に、ＬＤＤ構造を有するＦＥＴのエクステンション領域の不純物量を増加させると、ＧＩＤＬ電流が増加するという問題がある。
【０００８】
また、同一基板上に、閾値電圧の低いＦＥＴと閾値電圧の高いＦＥＴを備える半導体装置に、特許文献３の技術を適用すると、次のような問題がある。
【０００９】
図７（ａ）は、同一基板上に、閾値電圧の低いＦＥＴ（図中のＬＶＴ）と閾値電圧の高いＦＥＴ（図中のＨＶＴ）を備える半導体装置のチャネルドーズ量と閾値電圧の関係を説明するための模式図である。従来は、図７（ａ）に示すように、チャンネル領域に不純物を注入することにより、閾値電圧を制御している。これに、特許文献３の技術を適用して、ゲート絶縁膜とゲート電極の界面にＨｆ等を存在させることで、閾値電圧を上昇させると、その上昇量に相当する分だけ、チャネル領域の不純物ドーズ量を減少させることができる。この時、ＬＶＴトランジスタは閾値電圧がほぼ０になるように、ゲート絶縁膜／ゲート電極界面のＨｆ等の量を調整させたとしても、図７（ａ）のように、ＨＶＴトランジスタのチャネルドーズ量は依然として高いままである。したがって、ＨＶＴトランジスタにおいては、依然として、不純物散乱によるオン電流の低下やＧＩＤＬ電流の増加を引き起こしてしまうという問題がある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１の電界効果トランジスタと、前記第１の電界効果トランジスタよりも高い閾値電圧を有する第２の電界効果トランジスタを同一の半導体基板上に備える半導体装置であって、前記第１の電界効果トランジスタは、前記半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に設けられた第１のゲート電極と、を備え、前記第１のゲート電極はＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗからなる群から選択される少なくとも一つの金属を含み、前記第２の電界効果トランジスタは、前記半導体基板上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に設けられた第２のゲート電極と、を備え、前記第２のゲート絶縁膜および前記第２のゲート電極は前記金属を含み、前記第２のゲート絶縁膜と前記第２のゲート電極との界面における前記金属の濃度は、前記第1のゲート絶縁膜と前記第1のゲート電極との界面における前記金属の濃度よりも高いことを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、第１の電界効果トランジスタと、前記第１の電界効果トランジスタよりも高い閾値電圧を有する第２の電界効果トランジスタを同一の半導体基板上に形成する半導体装置の製造方法であって、前記半導体基板上における第１の電界効果トランジスタ形成領域および第２の電界効果トランジスタ形成領域にゲート絶縁膜を形成する工程と、前記第１の電界効果トランジスタ形成領域のみに第1の電極層を形成する工程と、前記第１および第２の電界効果トランジスタ形成領域にＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗからなる群から選択される少なくとも一つの金属層を形成する工程と、前記第１および第２の電界効果トランジスタ形成領域に第２の電極層を形成する工程と、前記半導体基板を熱処理する工程と、を含むことを特徴とする。
【００１２】
上記構成によれば、第２の電界効果トランジスタはゲート絶縁膜とゲート電極との界面における、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗ等の金属の濃度が、第１の電界効果トランジスタよりも高いため、第１の電界効果トランジスタと、前記第１の電界効果トランジスタよりも高い閾値電圧を有する第２の電界効果トランジスタにおいてもチャネルドーズ量を上げることなく、閾値電圧を上げることができる。
【発明の効果】
【００１３】
本発明によれば、同一の半導体基板上に異なる閾値電圧を有するＦＥＴを備える半導体装置において、高い閾値電圧を有するＦＥＴのチャネルドーズ量を低減させることにより、低い閾値電圧を有するＦＥＴおよび高い閾値電圧を有するＦＥＴのいずれも高性能な特性を有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１５】
図１（ａ）は、本実施形態における半導体装置１００を示す断面図である。また、図１（ｂ）、（ｃ）は、ゲート電極およびゲート絶縁膜中のＨｆ濃度プロファイルを示す図である。
【００１６】
半導体装置１００は、異なる閾値電圧を有するＦＥＴ１０２、１０４を同一の半導体基板１０６上に備える。ＦＥＴ１０４は、ＦＥＴ１０２よりも高い閾値電圧を有する。以下では、ＦＥＴ１０２をＬＶＴトランジスタ、ＦＥＴ１０４をＨＶＴトランジスタと示す。なお、本実施形態ではＦＥＴ１０２、１０４ともＰチャネルＦＥＴである例を示す。
【００１７】
ＬＶＴトランジスタ１０２は、半導体基板１０６上に設けられたゲート絶縁膜１１４と、その上に設けられたゲート電極１２６を備える。ゲート電極１２６は、ゲート絶縁膜１１４の上に設けられた下層電極１１６、その上に設けられた上層電極１２０、下層電極１１６と上層電極１２０の間に設けられたＨｆ層１１８からなる。Ｈｆは、後述する熱処理工程により、下層電極１１６、上層電極１２０の中へ拡散している。Ｈｆ濃度のピークは、図１（ｂ）に示すように、ゲート電極１２６の内部における、ゲート絶縁膜１１４と下層電極１１６との界面から離れた位置に存在する。
【００１８】
ゲート電極１２６中のＨｆの濃度は、ゲート絶縁膜１１４とゲート電極１２６との界面から離れた位置に存在するＨｆ濃度のピーク位置から、半導体基板１０６に向かって減少するとともに、ゲート電極１２６の上面に向かって減少する濃度プロファイルを有している（図１（ｂ））。
【００１９】
ＨＶＴトランジスタ１０４は、半導体基板１０６上に設けられたゲート絶縁膜１１４と、その上に設けられたゲート電極１２１と、を備える。ゲート絶縁膜１１４とゲート電極１２１の間には、ＨｆＳｉＯ層１１９が設けられている。Ｈｆは、後述する熱処理工程により、ゲート絶縁膜１１４およびゲート電極１２０の中にも拡散している。Ｈｆ濃度のピークは、図１（ｃ）に示すように、ゲート絶縁膜と前記第２のゲート電極の間に存在する。
【００２０】
ゲート絶縁膜１１４におけるＨｆの濃度は、ゲート絶縁膜１１４の上面から半導体基板１０６に向かって減少する濃度プロファイルを有している。ゲート電極１２１におけるＨｆの濃度は、ゲート電極１２１の下面からゲート電極１２１の上面に向かって減少する濃度プロファイルを有している。なお、ゲート絶縁膜１１４におけるＨｆは半導体基板１０６の方向に向かって減少し、半導体基板１０６には到達していない構成となっている（図１（ｃ））。
【００２１】
図１（ａ）、（ｂ）に示すように、ＨＶＴトランジスタ１０４におけるゲート絶縁膜１１４とゲート電極１２１との界面におけるＨｆの濃度は、ＬＶＴトランジスタ１０２におけるゲート絶縁膜１１４とゲート電極１２６との界面におけるＨｆの濃度よりも高い。
【００２２】
ここで、Ｈｆはゲート絶縁膜とゲート電極の間に存在すると、フェルミピンニングにより閾値電圧の上昇を生じる。本発明においては、ＬＶＴトランジスタとＨＶＴトランジスタのゲート絶縁膜／ゲート電極の界面におけるＨｆ濃度を制御することで、ＬＶＴトランジスタとＨＶＴトランジスタの両方の特性を改善する構成となっている。
【００２３】
次に、本発明の実施の形態にかかる半導体装置の製造方法について図２〜６を参照して説明する。
【００２４】
まず、図２（ａ）に示すように、半導体基板１０６上に素子分離膜１０８を形成する。半導体基板１０６としては、例えばシリコン基板とすることができる。また、素子分離膜１０８の形成方法は、従来用いられているＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等を用いることができる。
【００２５】
次に、シリコン基板１０６の表面に犠牲酸化膜１０９を形成する（図２（ｂ））。犠牲酸化膜１０９は、シリコン基板１０６の表面を熱酸化することにより得ることができる。熱酸化の条件としては、例えば、酸素雰囲気中で処理温度８５０℃、処理時間１００秒程度の酸化処理を行い、犠牲酸化膜１０５の膜厚としては５〜１０ｎｍが適当である。
【００２６】
続いて、Ｎ型不純物をシリコン基板１０６のＬＶＴトランジスタ形成領域１０１およびＨＶＴトランジスタ形成領域１０３にイオン注入してＮウェル１１０、１１２を形成する。この時、半導体基板１０６におけるＰウェル形成領域（不図示）等、Ｎウェルを形成しない領域は、レジスト等でマスクをしておく。Ｎウェル１１０、１１２は、例えばリンを１５０ＫｅＶ、１Ｅ１３ａｔｏｍｓ／ｃｍ２以上５Ｅ１３ａｔｏｍｓ／ｃｍ２以下の条件で注入を行う。さらに、犠牲酸化膜１０９の上から、Ｎウェル１１０、１１２に、所定の導電型の不純物イオンを注入し、Ｎウェル１１０、１１２の表面付近にチャネル領域１１１、１１３を形成する（図３（ａ））。チャネル領域１１１、１１３への不純物注入量は、予め設定されたＬＶＴトランジスタ１０２、ＨＶＴトランジスタ１０４の閾値電圧に応じて、後述するＨｆ層の付着量に応じて決定される。よって、通常、ＬＶＴトランジスタ１０２のチャネル領域１１１の不純物量と、ＨＶＴトランジスタ１０４のチャネル領域１１１の不純物量は異なる値となる。この場合、周知のフォトリソグラフィ法により、レジスト等でマスクをした状態で、各チャネル領域の不純物注入を行う。
【００２７】
次に熱処理を行い、Ｐウェル１１０、Ｎウェル１１２に注入したチャネル不純物を活性化する。熱処理の条件は、例えば、処理温度１０００℃、処理時間１０秒程度とすることができる。そして、半導体基板１０６上に形成されている犠牲酸化膜１０９を除去する。具体的には、犠牲酸化膜１０９を希釈フッ酸（例えば、ＨＦ：Ｈ2Ｏ＝１：１０）を用いてエッチング除去した後、純水を用いて水洗し、窒素ブローなどにより乾燥させる。
【００２８】
次に、半導体基板１０６の表面にゲート酸化膜としてＳｉＯＮ膜１１４を形成する（図３（ｂ））。形成方法は、例えば急速熱酸化法、プラズマチッ化法等を用いることができる。ＳｉＯＮ膜１１４の膜厚は、例えば、１．０ｎｍ以上２．５ｎｍ以下の範囲が好ましい。本実施形態では、ＳｉＯＮ膜１１４の膜厚は２．０ｎｍとする。ゲート絶縁膜としては、ＳｉＯＮ膜以外に、ＳｉＯ２膜を使用してもよい。
【００２９】
次に、全面にポリシリコン層を成膜した後、フォトリソグラフィ法により、ＨＶＴトランジスタ形成領域のポリシリコンを除去することにより、ＬＶＴトランジスタ形成領域１０１のＳｉＯＮ膜１１４上に、第１の電極層１２７を形成する（図４（ａ））。ポリシリコンの成膜方法はＣＶＤ法を用い、除去にはフッ硝酸を用いた。第１の電極層１２７の膜厚は、好ましくは３ｎｍ〜２０ｎｍ、より好ましくは４ｎｍ〜１０ｎｍとすることができる。
第１の電極層１２７としては、ポリシリコン以外に、アモルファスシリコンを用いてもよい。あるいは、第１の電極層１２７として、Ｔｉ、Ｔａ等の金属材料、ＴｉＮ等のＴｉを含む導電性材質、Ｔａを含む導電性材質を用いてもよい。
【００３０】
次に、ＬＶＴトランジスタ形成領域１０１の第１の電極層１２７、およびＨＶＴトランジスタ形成領域１０３のＳｉＯＮ膜１１４の上に、Ｈｆ層１１７を付着させる（図４（ｂ））。Ｈｆ以外に、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗのうちの少なくとも一種の金属を用いても閾値電圧制御について同様の効果を奏する。Ｈｆ層の形成方法としては、例えばスパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。ここで、Ｈｆの付着量は、１×１０１３ａｔｏｍｓ／ｃｍ２以上３×１０１５ａｔｏｍｓ／ｃｍ２以下の面密度とする必要がある。
【００３１】
続いて、ＬＶＴトランジスタ形成領域１０１およびＨＶＴトランジスタ形成領域１０３のＨｆ層１１７上に、第２の電極層１２８としてポリシリコンを成膜する（図５（ａ））。成膜方法は第１の電極層１２７と同様である。第２の電極層１２８は、ＬＶＴトランジスタ１０２の上層電極１２０に対応するとともに、ＨＶＴトランジスタ１０４のゲート電極１２１に対応する。第２の電極層１２８としては、ポリシリコン以外に、アモルファスシリコンを用いてもよい。あるいは、第２の電極層１２８として、Ｔｉ、Ｔａ等の金属材料、ＴｉＮ等のＴｉを含む導電性材質、Ｔａを含む導電性材質を用いてもよい。
【００３２】
次に、ＬＶＴトランジスタ形成領域１０１の第２の電極層１２８、Ｈｆ層１１７、第１の電極層１２７、ＳｉＯＮ膜１１４、およびＨＶＴトランジスタ形成領域１０３の第１の電極層１２８、Ｈｆ層１１７、ＳｉＯＮ膜１１４に対して、選択的にドライエッチを行い、ゲート電極の形状に加工する（図５（ｂ））。
【００３３】
続いて、ＬＶＴトランジスタ形成領域１０１の上層電極１２０、Ｈｆ層１１７、下層電極１１６、ＳｉＯＮ膜１１４からなるゲート構造、およびＨＶＴトランジスタ形成領域１０３のゲート電極１２１、Ｈｆ層１１７、ＳｉＯＮ膜１１４からなるゲート構造の側面および上面にオフセットスペーサとなるＳｉＮ膜（不図示）を形成し、ゲート構造の表面を被覆する。オフセットスペーサ（不図示）の厚みは、例えば１ｎｍ以上１０ｎｍ以下とする。そして、トランジスタの短チャネル特性を改善するための浅接合領域であるエクステンション領域１２３を形成する。ここでは、エクステンション領域１１６を形成するイオン注入条件として、リソグラフィ法で領域１０７上のみを選択的に開口したのち、PチャネルＭＯＳＦＥＴの場合、ＢＦ2を２．０ｋｅＶ、１Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で注入する。
【００３４】
次に、半導体基板１０６上のＬＶＴトランジスタ形成領域１０１およびＨＶＴトランジスタ形成領域１０３に側壁絶縁膜１２２を形成する（図６（ｂ））。ゲート電極状に加工されたＬＶＴトランジスタ形成領域１０１の上層電極１２０、Ｈｆ層１１７、下層電極１１６、ＳｉＯＮ膜１１４、同じくゲート電極状に加工されたＨＶＴトランジスタ形成領域１０３のゲート電極１２１、Ｈｆ層１１７、ＳｉＯＮ膜１１４の側壁のみに側壁絶縁膜１１７が残るように、例えば、側壁絶縁膜１２２の絶縁材質を半導体基板１０６上全面に堆積したのち、フロロカーボンガスなどを用いて異方性エッチングを行うことで側壁絶縁膜１２２を形成する。
【００３５】
次に、ゲート電極１２６、１２１および側壁絶縁膜１２２をマスクとして、領域１２４上にＢ等のＰ型不純物をドープして不純物拡散領域１２４を形成する（図６（ｂ））。これにより、Ｐ型トランジスタのソース領域およびドレイン領域が形成される。Ｐ型不純物のＢの注入条件として、例えば、２．５ｋｅＶ、３Ｅ１５ａｔｏｍｓ／ｃｍ２以下の条件で注入する。
【００３６】
その後、非酸化雰囲気中で熱処理を行うことにより、ソース領域およびドレイン領域の不純物の活性化を行う。熱処理の条件としては、温度１０００℃以上１１００℃以下の範囲とし、時間は1秒以下が好ましい。この熱処理工程において、ＬＶＴトランジスタ形成領域１０１におけるＨｆ層１１７から上層電極１２０、下層電極層１１６およびゲート絶縁膜１１４の内部にＨｆが拡散する。同様に、ＨＶＴトランジスタ形成領域１０３におけるＨｆ層１１７からゲート絶縁膜１１４およびゲート電極１２１の内部にＨｆが拡散する。これと同時に、ＨＶＴトランジスタ形成領域１０３におけるＨｆ層１１７は、ゲート絶縁膜を構成するＳｉ、Ｏと反応して、ＨｆＳｉＯ層１１９となる。以上のプロセスにより、図１（ｂ）、（ｃ）に示すＨｆ濃度プロファイルが得られ、図１（ａ）に示す半導体装置１００が形成される。
【００３７】
ここで、上述の半導体装置の製造方法では、ＨＶＴトランジスタ形成領域１０３におけるＨｆ層１１７は、Ｈｆ層１１７がゲート電極１１４とゲート電極１２１の間に形成されているが、ＬＶＴトランジスタ形成領域１０１におけるＨｆ層１１７は、ゲート電極１１４と下層電極１１６との界面から離れた位置に形成される。このため、ゲート絶縁膜とゲート電極の界面におけるＨｆ濃度は、ＨＶＴトランジスタ１０４のほうが、ＬＶＴトランジスタ１０２よりも高い（図１（ａ）、（ｂ））。
【００３８】
次に、本実施形態の作用効果を説明する。
【００３９】
半導体装置１００では、ＨＶＴトランジスタ１０４におけるゲート絶縁膜１１４とゲート電極１２１との界面におけるＨｆの濃度は、ＬＶＴトランジスタ１０２におけるゲート絶縁膜１１４とゲート電極１２６との界面におけるＨｆの濃度よりも高い。これにより、ＨＶＴトランジスタ１０２の閾値電圧を上昇させることができるので、その上昇分だけチャネル領域の不純物濃度を低減させることができる。一方、ＬＶＴトランジスタ１０４においてもゲート絶縁膜とゲート電極の界面に少量のＨｆが拡散により存在しているため、チャネル領域の不純物量を低減させることができる。したがって、同一の半導体基板上において、ＬＶＴトランジスタおよびＨＶＴトランジスタのいずれも高性能な特性を有する半導体装置を得ることができる。
【００４０】
また、図７（ｂ）に模式的に示すように、Ｈｆ層の付着量、熱処理条件を調整することにより、ＨＶＴトランジスタのチャネルドーズ量を大幅に低減するとともに、ＬＶＴトランジスタのチャネルドーズ量をほぼ０にすることが可能である。かかる効果は、特許文献３の方法をＬＶＴトランジスタとＨＶＴトランジスタを同一の基板上に備える半導体装置に適用したとしても得られないことは、図７（ａ）と（ｂ）の比較から明らかである。
【００４１】
なお、ＳｉＯＮからなるゲート絶縁膜とポリシリコンからなるゲート電極の界面におけるＨｆ元素が存在することによるＦＥＴの閾値電圧の上昇は次の原理によるものと推察される。ＳｉＯＮからなるゲート絶縁膜とポリシリコンからなるゲート電極の界面にＨｆ元素が存在すると、界面においてＨｆがポリシリコン中のＳｉと結合してゲート電極の表面にＨｆ−Ｓｉ結合が形成される。すると、界面において、フェルミレベルのピンニングが生じる。Ｈｆの場合、Ｓｉの伝導帯から０．３ｅＶの位置にフェルミ準位が形成される。このピンニングにより、ゲート電極の空乏化が生じ、ＦＥＴの閾値電圧が上昇する。
【００４２】
なお、本発明の構成において、半導体装置１００におけるＨＶＴトランジスタ１０４のＨｆＳｉＯ層１１９中のＨｆ量は特許文献３のそれと比較して含有Ｈｆ量が多い。このため、本発明によるＨＶＴトランジスタは特許文献３のトランジスタと比較して、実効的なゲート絶縁膜の誘電率を向上することができる。
【００４３】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態ではＰチャネルＭＯＳＦＥＴの例を示したが、ＮチャネルＭＯＳＦＥＴの場合でも、本発明の構成は有効である。
【００４４】
また、閾値電圧の設計値によっては、ＬＶＴトランジスタ１０２については、Ｈｆ層の付着量、下層電極１１６の厚さ、熱処理条件を調整することにより、ゲート絶縁膜とゲート電極との界面までＨｆを拡散させなくてもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明による実施形態の半導体装置を示す断面図である。
【図２】本発明による実施形態の半導体装置の製造工程を示す断面図である。
【図３】本発明による実施形態の半導体装置の製造工程を示す断面図である。
【図４】本発明による実施形態の半導体装置の製造工程を示す断面図である。
【図５】本発明による実施形態の半導体装置の製造工程を示す断面図である。
【図６】本発明による実施形態の半導体装置の製造工程を示す断面図である。
【図７】チャネルドーズ量と閾値電圧の関係を説明する模式図である。
【符号の説明】
【００４６】
１００  半導体装置
１０１  ＬＶＴトランジスタ形成領域
１０２  ＬＶＴトランジスタ
１０３  ＨＶＴトランジスタ形成領域
１０４  ＨＶＴトランジスタ
１０６  半導体基板
１０８  素子分離膜
１０９  犠牲酸化膜
１１０  Ｎウェル
１１１  チャネル領域
１１２  Ｎウェル
１１３  チャネル領域
１１４  ゲート絶縁膜
１１６  下層電極
１１７  Ｈｆ層
１１８  Ｈｆ層
１１９  ＨｆＳｉＯ層
１２０  上層電極
１２１  ゲート電極
１２２  側壁絶縁膜
１２４  ソース／ドレイン領域
１２６  ゲート電極
１２７  第１の電極層
１２８  第２の電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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