(57)【要約】【課題】リップルの低減による出力電圧の安定性の向上、及びデカプリングキャパシタの面積縮小による製造コスト削減を実現する定電圧昇圧電源を提供する。【解決手段】定電圧昇圧電源は、クロック信号を生成し出力すると共に入力される制御電圧に応じて出力するクロック信号の発振周波数を変化させる電圧制御可変周波数発振器と、前記クロック信号を入力し、このクロック信号に同期したポンピング動作を行って入力電圧を昇圧した出力電圧を出力するチャ−ジポンプと、前記チャ−ジポンプの出力電圧を分圧しモニタ電圧を出力する分圧回路と、前記モニタ電圧及び参照電圧を入力し、両電圧の電位差を増幅して前記制御電圧を出力する差動増幅器とを有する。【選択図】図１
2010004717.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成し出力すると共に入力される制御電圧に応じて出力するクロック信号の発振周波数を変化させる電圧制御可変周波数発振器と、
前記クロック信号を入力し、このクロック信号に同期したポンピング動作を行って入力電圧を昇圧した出力電圧を出力するチャ−ジポンプと、
前記チャ−ジポンプの出力電圧を分圧しモニタ電圧を出力する分圧回路と、
前記モニタ電圧及び参照電圧を入力し、両電圧の電位差を増幅して前記制御電圧を出力する差動増幅器と
を有することを特徴とする定電圧昇圧電源。
【請求項２】
前記差動増幅回路は、前記モニタ電圧を反転入力端子に入力し、前記参照電圧を非反転入力端子に入力する
ことを特徴とする請求項１記載の定電圧昇圧電源。
【請求項３】
前記差動増幅回路は、前記参照電圧を反転入力端子に入力し、前記モニタ電圧を非反転入力端子に入力する
ことを特徴とする請求項１記載の定電圧昇圧電源。
【請求項４】
前記差動増幅器は、閉ループ型である
ことを特徴とする請求項１〜３のいずれか１項記載の定電圧昇圧電源。
【請求項５】
前記差動増幅器に前記チャージポンプの出力電圧が電源として供給されている
ことを特徴とする請求項１〜３のいずれか１項記載の定電圧昇圧電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧昇圧電源に関し、特に、半導体集積装置に内蔵される内部電源に適した定電圧昇圧電源に関する。
【背景技術】
【０００２】
再書き込み動作が必要なダイナミックメモリ（ＤＲＡＭ）、電荷を浮遊ゲ−トに蓄えることにより情報を記憶する不揮発性メモリ（ＥＥＰＲＯＭ）、ヒュ−ズリンクを溶断することにより情報を記憶するヒュ−ズメモリ、ゲ−ト絶縁膜を破壊することにより情報を記憶するアンチヒュ−ズメモリなどの多くの半導体記憶装置において、外部から与えられる供給電圧よりも高い出力電圧を生成する定電圧昇圧電源は必要不可欠なものになっている。また、半導体記憶装置を構成するＭＯＳトランジスタの遮断時のリ−ク電流を低減するため、ＭＯＳトランジスタのバルク端子を負の電圧にする、あるいは供給電圧よりも高い電圧にするという消費電流削減技術が提案されており、このような高集積半導体論理回路においても定電圧昇圧電源が重要な構成要素となっている。
【０００３】
一般に、このような用途の定電圧昇圧電源には、電力効率が良く、コイルなどの外付け部品が不要で、小さなチップ面積内に実装できることが要求される。
【０００４】
そのような定電圧昇圧電源として、ディクソンチャージポンプが採用されることが多い。ディクソンチャージポンプは、整流素子を介して接続された複数のキャパシタ（以下、「ポンピングキャパシタ」という）間で、電荷の充放電を繰り返しながら、供給電圧より高い、あるいは、負の電圧を生成するという電子回路である。
【０００５】
ディクソンチャージポンプでは、外部から与えられるクロック信号、もしくは、リングオシレータやマルチバイブレータなどにより生成されたクロック信号に同期して、ポンピングキャパシタの充放電が繰り返され、昇圧動作が行われる。また、そのようにして得られた出力電圧を一定に保つため、出力電圧を抵抗分圧回路で分圧し、得られたモニタ電圧と参照電圧とを比較して、モニタ電圧の方が低い場合にはチャージポンプを動作させ、高い場合にはチャージポンプを停止させるというオンオフ制御方式が採用されている。
【０００６】
別の従来技術として、電流測定クロック周波数制御方式による昇圧電源が提案されている（非特許文献１参照）。この昇圧電源は、負荷電流に対して効率が最大になるように、クロック信号の周波数が自動的に調整されることを特徴としている。このクロック信号の周波数の自動調整は、まず、出力端子に対して直列に接続された電流検知用の抵抗に流れる電流による電圧降下を差動増幅器によって検知・増幅して制御電圧を出力し、次に、この制御電圧が入力された電圧制御発振器により、制御電圧が高い場合にはより高い周波数、逆に、制御電圧が低い場合にはより低い周波数のクロック信号を出力することで実現されている。
【０００７】
ところで、この電流測定クロック周波数制御方式による出力電圧は、チャージポンプに供給される供給電圧とチャージポンプを形成するＭＯＳトランジスタの電気特性により変動する。また、前述のような負荷電流が大きいときにチャージポンプの消費電流を増やし、逆に、負荷電流が小さいときにチャージポンプの消費電流を減らすという動作では、定電圧昇圧電源を構成することはできない。一般に、半導体記憶装置向けの内部昇圧電源としては、供給電圧や素子の電気特性に因らず、一定の電圧となる定電圧昇圧電源が求められている。その点、従来技術のクロック周波数制御によるチャージポンプは内部昇圧電源として用いることができない。
【非特許文献１】「チャージポンプ電源回路の高性能化の検討」、松川朋宏他、第１７回  回路とシステム軽井沢ワークショップ、２００４年４月２６日
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、リップルの低減による出力電圧の安定性の向上、及びデカプリングキャパシタの面積縮小による製造コスト削減を実現する定電圧昇圧電源を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る定電圧昇圧電源は、クロック信号を生成し出力すると共に入力される制御電圧に応じて出力するクロック信号の発振周波数を変化させる電圧制御可変周波数発振器と、前記クロック信号を入力し、このクロック信号に同期したポンピング動作を行って入力電圧を昇圧した出力電圧を出力するチャ−ジポンプと、前記チャ−ジポンプの出力電圧を分圧しモニタ電圧を出力する分圧回路と、前記モニタ電圧及び参照電圧を入力し、両電圧の電位差を増幅して前記制御電圧を出力する差動増幅器とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、リップルの低減による出力電圧の安定性の向上、及びデカプリングキャパシタの面積縮小による製造コスト削減を実現する定電圧昇圧電源を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明に係る半導体昇圧電源の実施の形態について詳細に説明する。
【００１２】
［第１の実施形態］
（オンオフ制御方式の定電圧昇圧電源）
先ず、オンオフ制御により安定した昇圧動作を実現する定電圧昇圧電源について説明する。
【００１３】
図１は、オンオフ制御方式の定電圧昇圧電源を示すブロック図である。
【００１４】
この定電圧昇圧電源は、クロック許可信号ＰＣＫＥが活性化した場合にクロック信号ＰＣＬＫを発振するオンオフ制御発振器（ＯＳＣ）３０９と、その出力であるクロック信号ＰＣＬＫを受け、そのタイミングに同期してポンピング動作を行うチャージポンプ（charge pump）３０２とを有する。また、このチャージポンプ３０２の出力電圧ＶＰＰを抵抗で分圧する分圧回路３と、分圧回路３の出力であるモニタ電圧ＶＤＩＶ及び外部から与えられる参照電圧ＶＲＥＦを反転入力端子“−”及び非反転入力端子“＋”に受け、入力端子間に生じる電位差を増幅して制御電圧ＶＣＴＬを出力する差動増幅器４とを有する。
【００１５】
図２は、チャージポンプ３０２の回路図である。
【００１６】
このチャージポンプ３０２は、ドレインとゲートが接続された５つのダイオード３０２＿Ｄ１〜３０２＿Ｄ５を縦続接続してなる。このうち初段のダイオード３０２＿Ｄ１のアノードは、供給電圧ＶＤＤレベルの電源線に接続されている。また、ダイオード３０２＿Ｄｉ（ｉ＝１〜４の整数）のアノードとダイオード３０２＿Ｄｉ＋１のカソードがそれぞれ接続されている。ダイオード３０２＿Ｄ１〜３０２＿Ｄ４の各カソードには、容量Ｃｐｕｍｐのポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の各一端が接続されている。外部から供給されるクロック信号ＰＣＬＫは、インバータ２＿ＩＶ１を介してキャパシタ２＿Ｃ１、２＿Ｃ３の各他端に供給され、インバータ２＿ＩＶ１、２＿ＩＶ２を介してキャパシタ２＿Ｃ２、２＿Ｃ４の各他端に供給されている。このように構成されたチャージポンプ３０２は、４段のディクソンチャージポンプになっており、ダイオード３０２＿Ｄ５のカソードから出力電圧ＶＤＤが出力される。
【００１７】
オンオフ制御方式の定電圧昇圧電源では、出力電圧ＶＰＰを抵抗分圧回路３により分圧して得られた検知電圧ＶＤＩＶと所定の参照電圧ＶＲＥＦとを比較して、低電圧であるときにチャージポンプ３０２を動作させ、高電圧であるときにチャージポンプ３０２を停止させることで、昇圧した出力電圧ＶＰＰを一定に保持するものである。
【００１８】
図３はオンオフ制御方式の定電圧昇圧電源の動作波形図である。
【００１９】
図３に示す通り、このオンオフ制御方式による出力電圧ＶＰＰは、デカプリングキャパシタ５の充電による上昇と、デカプリングキャパシタ５の放電による降下が繰り返される点に特徴がある。
【００２０】
このリップルは、出力電圧ＶＰＰが供給される回路に対するノイズとなり、特性劣化の原因になるばかりでなく、最悪の場合、誤動作の原因にもなる。したがって、リップルを抑制することが重要な課題となる。この点については、チャージポンプ３０２の停止状態において、出力電圧ＶＰＰが設定電圧より下がったことを検知してチャージポンプ３０２を動作させるまでの遅延時間と、チャージポンプ３０２の動作状態において、出力電圧ＶＰＰが設定電圧に達したことを検知してチャージポンプ３０２を停止させるまでの遅延時間を短縮することで対応することができるが、この方法には限界がある。しかし、この場合であっても、デカプリングキャパシタ５を大容量化することで、さらに、リップルを抑制することができる。
【００２１】
（電圧制御電流源方式の定電圧昇圧電源）
次に、別の制御方法による定電圧昇圧電源について説明する。
【００２２】
図４は、電圧制御電流源方式の定電圧昇圧電源を示すブロック図である。
【００２３】
この定電圧昇圧電源は、クロック信号ＰＣＬＫを定常的に発振する発振器（ＯＳＣ）４０９と、その出力であるクロック信号ＰＣＬＫを受け、そのタイミングに同期してポンピング動作を行うチャージポンプ（charge pump）３０２とを有する。また、このチャージポンプ３０２の出力電圧ＶＰＰを抵抗で分圧する分圧回路３と、分圧回路３の出力であるモニタ電圧ＶＤＩＶ及び外部から与えられる参照電圧ＶＲＥＦを非反転入力端子“＋” 及び反転入力端子“−”に受け、入力端子間に生じる電位差を増幅して負論理の制御電圧／ＶＣＴＬ（／は図４における上付傍線を示す）を出力する差動増幅器４０４とを有する。さらに、この制御電圧／ＶＣＴＬで制御され、ソースに供給電圧ＶＤＤが供給され、ドレインからチャージポンプ（charge pump）３０２に駆動電圧ＰＳＲＣを供給するＰＭＯＳトランジスタ４１１を備えている。これは、チャージポンプ３０２、デカプリングキャパシタ５及び発振器４０６からなる増幅回路４０６と、分圧回路３、差動増幅器４０４及びＰＭＯＳトランジスタ４１１からなる帰還回路４０８とにより帰還増幅回路を構成するものである。
【００２４】
電圧制御電流源方式による定電圧昇圧は、出力電圧ＶＰＰを分圧回路３で分圧し、それから得られたモニタ電圧ＶＤＩＶと参照電圧ＶＲＥＦを比較して、その電位差によりチャージポンプ３０２に供給する電流を制御するものである。
【００２５】
図５は電圧制御電流源方式の定電圧昇圧電源の動作波形図である。
【００２６】
図５から明らかなように、電圧制御電流源方式による場合、負荷電流Ｉｌｏａｄの急激な変化に伴い出力電圧が一瞬落ち込むバンピング現象が起こるものの、図３に示すオンオフ制御方式による場合に生じていたリップルが抑制されていることがわかる、
この定電圧昇圧電源の場合、帰還増幅回路の安定化が問題となる。この問題に関しては、増幅回路４０６の遮断周波数、もしくは、帰還回路４０８の遮断周波数のどちらか一方を他方に比べて十分に低く設定すれば良い。具体的には、負荷容量Ｃｌｏａｄが小さく、負荷電流Ｉｌｏａｄが小さく一定である場合、帰還回路４０８にローパスフィルタを付加することで帰還回路４０８の遮断周波数を低くすることができる。
【００２７】
（周波数制御方式の定電圧昇圧電源）
図１に示すオンオフ制御方式の定電圧昇圧電源の場合、リップルを抑制することが重要な課題であり、その解決手段としてデカプリングキャパシタ５の大容量化をすることは前述の通りである。しかし、このことは、チップ面積の増大による製造コストの増加を招くことになる。
【００２８】
例えば、電源供給能力が１ｍＡのチャージポンプの出力電圧ＶＰＰを、１０ｎｓの遅延時間で制御する場合、リップルを０．１Ｖ以下に抑制するには、０．１ｎＦ以上のデカプリングキャパシタ５が必要となる。定電圧昇圧電源を外部に設ける回路の場合、出力電圧ＶＰＰの安定化のため０．１ｎＦ程度のコンデンサを付加することは一般的である。しかし、容量Ｃｏｕｔが０．１ｎＦ、３．３Ｖ耐圧のデカプリングキャパシタ５をＭＯＳで構成する場合、０．０２５ｍｍ２程度の面積が必要となり、それに伴うコスト増加は、半導体記憶装置などに内蔵される定電圧昇圧電源として許容されるものではない。
【００２９】
次に、図４に示す電圧制御電流源方式による定電圧昇圧電源の定電圧昇圧電源では、帰還増幅回路の安定化を図ることが課題であり、この点に関しては、帰還回路４０８にローパスフィルタを付加して帰還回路４０８の遮断周波数を低く抑えることで解消できることは先に述べた。しかし、帰還回路４０８の遮断周波数を低くした場合、負荷電流Ｉｌｏａｄの変化への対応が遅くなり、さらに大きなバンピング現象を生じさせることになる。
【００３０】
別の安定化手段として、増幅回路４０６の遮断周波数を帰還回路４０８の遮断周波数に比べて低くするという手段が考えられる。しかし、この場合、大容量のデカプリングキャパシタ５を付加しなければならない。また、定電圧昇圧電源の電流供給能力が大きいほど、より大容量のデカプリングキャパシタ５が必要になる。このデカプリングキャパシタ５の容量増大の問題は、図２に示すような、供給電圧に対して高倍率の出力電圧ＶＰＰを得る必要がある多段構成のディクソンチャージポンプにおいて、さらに深刻になる。
【００３１】
多段構成のディクソンチャージポンプの場合、電圧制御電流源から供給された電荷が初段のポンピングキャパシタ２＿Ｃ１に充電され、この電荷がさらに放電され、次段のポンピングキャパシタ２＿Ｃ２に充電される。これら一連の動作がクロック信号ＰＣＬＫに同期して最終段まで順次繰り返されることで、供給電圧ＶＤＤの昇圧が実現されている。したがって、電圧制御電流源に対する制御の効果が出力電圧ＶＰＰに現れるまでには、ディクソンチャージポンプの段数とクロック信号ＰＣＬＫの発振周期の積に比例した遅延が生じる。この電荷転送に伴う遅延は帰還制御の遅延に加算されることになり、帰還回路４０８の遮断周波数を十分に高く設定することができない要因になる。例えば、１００ＭＨｚの周波数で動作する４段のディクソンチャージポンプの場合、帰還回路４０８の遮断周波数を５０ＭＨｚ以上に設定することは不可能である。
【００３２】
したがって、増幅回路４０６の遮断周波数を非常に低く抑える必要がある。上記例のように、帰還回路４０８の遮断周波数が５０ＭＨｚの場合、増幅回路４０６の遮断周波数は、さらに低い１０ＭＨｚ程度以下にする必要がある。この場合、例えば、最大電流供給能力が１ｍＡの定電圧昇圧電源では０．１ｎＦ以上のデカプリングキャパシタ５が必要になる。
【００３３】
以上から、電圧制御電流源方式による定電圧昇圧電源では、オンオフ制御方式による場合に比べて、同等かあるいはそれ以上に大きなデカプリングキャパシタ５が必要になる。
【００３４】
これらオンオフ制御方式及び電圧制御電流源方式の問題点を解消するものとして、周波数制御方式の定電圧昇圧電源がある。
【００３５】
図６は、本発明の第１の実施形態に係る定電圧昇圧電源を示すブロック図である。これは、半導体記憶装置の内部電源に適した周波数制御方式の定電圧昇圧電源である。
この定電圧昇圧電源は、制御電圧ＶＣＴＬが高い場合に発振周波数が高くなり、制御電圧ＶＣＴＬが低い場合に発振周波数が低くなる電圧制御可変周波数発振器（ＶＣＯ）１と、その出力であるクロック信号ＰＣＬＫを受け、そのタイミングと同期してポンピング動作を行うチャ−ジポンプ（charge pump）２とを有する。また、このチャ−ジポンプ２の出力電圧ＶＰＰを抵抗で分圧する分圧回路３と、分圧回路３の出力であるモニタ電圧ＶＤＩＶ及び外部から与えられる参照電圧ＶＲＥＦを反転入力端子“−”及び非反転入力端子“＋”に受け、入力端子間に生じる電位差を増幅して制御電圧ＶＣＴＬを出力する差動増幅器４とを有する。
【００３６】
ここで、本定電圧昇圧電源は、チャ−ジポンプ２を増幅回路６とし、分圧回路３、差動増幅器４及び電圧制御可変周波数発振器１を帰還回路８とする帰還増幅回路と考えることができる。また、この帰還増幅回路の安定性を確保（位相補償）するため、出力端子には、必要に応じて容量Ｃｏｕｔのデカプリングキャパシタ５が付加される。
【００３７】
増幅回路６の遮断周波数Ｆａは、デカプリングキャパシタ５の容量Ｃｏｕｔ及び負荷７の容量成分Ｃｌｏａｄと増幅回路６の内部抵抗Ｒｏｕｔ（図示せず）、負荷７の抵抗成分Ｒｌｏａｄ及び分圧回路３の抵抗Ｒｄｉｖが並列に接続された回路の時定数（容量と抵抗の積）の逆数により概略次のように表すことができる。
【００３８】
【数１】
2010004717.tif 000003
【００３９】
この増幅回路６の遮断周波数Ｆａが、分圧回路３、差動増幅器４及び電圧制御可変周波数発振器１の反応時間の総和の逆数、つまり、帰還回路８の遮断周波数Ｆｆに対して、十分に大きくなるように各回路定数を設定することで、出力電圧ＶＰＰを安定に保つことができる。以下に、その具体例を説明する。
【００４０】
ここで、出力電圧ＶＰＰを５Ｖとし、出力電圧ＶＰＰの負荷容量Ｃｌｏａｄを１ｐＦ、最大負荷電流Ｉｌｏａｄを１ｍＡと仮定する。
【００４１】
負荷抵抗ＲｌｏａｄはＲｌｏａｄ＝ＶＰＰ／Iｌｏａｄから求められ、５ｋΩとなる。同様に、チャ−ジポンプ２は、最大負荷電流Iｌｏａｄ＝１ｍＡであるため、増幅回路６の内部抵抗ＲｏｕｔはＲｏｕｔ＝ＶＰＰ／Ｉｌｏａｄから求められ、５ｋΩとなる。さらに、分圧回路３の抵抗値Ｒｄｉｖを定めなければならないが、これは後述するように、帰還回路８の遮断周波数Ｆｆを決定する要素となるため、ここでは５０ｋΩと仮定する。また、負荷容量Ｃｌｏａｄの１ｐＦは負荷の状況によって変動することが考えられる。したがって、ここでは仮に２倍である容量２ｐＦのデカプリングキャパシタ５を付加することにする。
【００４２】
このように定めた各定数から増幅回路６の遮断周波数Ｆａを求めると、
【００４３】
【数２】
2010004717.tif 000004
【００４４】
から１４０ＭＨｚと求めることができる。
【００４５】
なお、このデカプリングキャパシタ５を５Ｖ耐圧のＭＯＳで構成する場合、その面積は１０００μｍ２となり、内部電源としては、十分に許容できる範囲のコスト増に留めることができる。
【００４６】
次に、この帰還増幅回路の安定性確保のためには、帰還回路８の遮断周波数Ｆｆを増幅回路６の遮断周波数Ｆａより十分に大きくする必要がある。ここでは、増幅回路６の遮断周波数Ｆａ＝１４０ＭＨｚに対して、３倍以上の５００ＭＨｚを目安とする。
【００４７】
まず、分圧回路３の抵抗値Ｒｄｉｖ及び寄生容量Ｃｄｉｖ（図示せず）から時定数を定める。このとき、図７に示す本実施形態の差動増幅器４の回路図を参考に、その入力容量Ｃｐｌｕｓ（図示せず）を考慮する。
【００４８】
この差動増幅器４は、差動入力部４＿１と、そこに流れるバイアス電流Ｉｂｉａｓを制御するバイアス回路４＿２から構成される。
【００４９】
差動入力部４＿１は、ゲートに非反転入力端子ＰＬＵＳ（図６中の“＋”）が接続されたＮＭＯＳトランジスタ４＿Ｎ１と、ゲートに反転入力端子ＭＩＮＵＳ（図６中の“−”）が接続されたＮＭＯＳトランジスタ４＿Ｎ２からなる差動入力対を有する。これらＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のソースは、共にＮＭＯＳトランジスタ４＿Ｎ３を介して接地電圧ＶＳＳレベルの接地線に接続されている。また、ＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のドレインには、それぞれ負荷となるＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２を介して供給電圧ＶＤＤレベルの電源線に接続されている。これらＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２のゲートには、共にＮＭＯＳトランジスタ４＿Ｎ１のドレインが接続されている。
【００５０】
バイアス回路４＿２は、ソースが供給電圧ＶＤＤレベルの電源線、ゲートが接地電圧ＶＳＳレベルの接地線に接続されたＰＭＯＳトランジスタ４＿Ｐ３と、ソースが接地電圧ＶＳＳレベルの接地線、ドレイン及びゲートがＰＭＯＳトランジスタ４＿Ｐ３のドレインに接続されたＮＭＯＳトランジスタ４＿Ｎ４からなる。
【００５１】
さらに、差動増幅部４＿１のＮＭＯＳトランジスタ４＿Ｎ３のゲートとバイアス回路４＿２のＮＭＯＳトランジスタ４＿Ｎ４のゲートは接続されており、これらはカレントミラー回路を構成するものである。この構成により、差動入力部４のＮＭＯＳトランジスタ４＿Ｎ２及びＰＭＯＳトランジスタ４＿Ｐ２のドレインが差動増幅器４の出力である制御電圧ＶＣＴＬとなる。
【００５２】
この差動増幅器４は、対称性を保つ必要から、差動入力対を構成するＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のゲ−ト面積をあまり小さくできない。そこで、チャネル幅４μｍ及びチャネル長１μｍのサイズを持つＮＭＯＳトランジスタを選択する。このサイズの３．３Ｖ耐圧のＮＭＯＳトランジスタのゲ−ト容量は１５ｆＦ程度になる。その他、数ｆＦ程度の寄生容量Ｃｄｉｖが加算されることになる。この場合、分圧回路３の抵抗値Ｒｄｉｖを５０ｋΩ程度に設定することで、分圧回路３の時定数を１ｎｓ以下に抑えることができる。
【００５３】
次に、差動増幅器４の動作遅延時間について説明する。
【００５４】
前述のとおり、差動入力部４＿１のＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２は、チャネル幅４μｍ、チャネル長１μｍである。同様に、差動入力部４＿１のＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２についても、対称性を保つ必要から、チャネル幅８μｍ、チャネル長０．５μｍとする。この差動増幅器４に対して、１００μＡ程度のバイアス電流Ｉｂｉａｓを流す。この場合、差動増幅器４の動作遅延時間は０．６ｎｓ程度となる。
【００５５】
最後に、電圧制御可変周波数発振器１の動作遅延時間について説明する。電圧制御可変周波数発振器１として、図８に示すような、可変電流素子が付加されたマルチバイブレータを用いることができる。
【００５６】
この電圧制御可変周波数発振器１は、フリップフロップ接続された一対のＮＡＮＤゲート１＿Ｇ３、１＿Ｇ４と、これらゲートの入力端に接続されて発振イネーブル信号ＰＣＫＥによって発振開始・停止を制御するＮＡＮＤゲート１＿Ｇ１、１＿Ｇ２と、これらＮＡＮＤゲート１＿Ｇ１、１＿Ｇ２の入力端に接続されたインバータ１＿ＩＶ１、１＿ＩＶ２と、ＮＡＮＤゲート１＿Ｇ３、１＿Ｇ４の出力端にそれぞれ接続された２段のインバータ１＿ＩＶ３及び１＿ＩＶ５、１＿ＩＶ４及び１＿ＩＶ６とを有する。インバータ１＿ＩＶ３、１＿ＩＶ４の出力は、それぞれ遅延回路を介して入力段のインバータ１＿ＩＶ１、１＿ＩＶ２の入力端にフィードバックされている。遅延回路は、それぞれ電源線ＶＤＤと接地線ＶＳＳの間に直列接続されたＰＭＯＳトランジスタ１＿Ｐ１及びＮＭＯＳトランジスタ１＿Ｎ１、１＿Ｎ３、並びにトランジスタ１＿Ｐ１、１＿Ｎ１の接続端と接地線ＶＳＳとの間に接続されたキャパシタ１＿Ｃ１と、電源線ＶＤＤと接地線ＶＳＳの間に直列接続されたＰＭＯＳトランジスタ１＿Ｐ２及びＮＭＯＳトランジスタ１＿Ｎ２、１＿Ｎ４、並びにトランジスタ１＿Ｐ２、１＿Ｎ２の接続端と接地線ＶＳＳとの間に接続されたキャパシタ１＿Ｃ２から構成されている。
【００５７】
上記構成によりインバータ１＿ＩＶ５の出力端子からチャージポンプ２に与えられるクロック信号ＰＣＬＫが出力される。
【００５８】
この電圧制御可変周波数発振器１は、可変電流素子であるＮＭＯＳトランジスタ１＿Ｎ３及び１＿Ｎ４によりクロック信号ＰＣＬＫの発振周波数が制御される。ここで示されるようなマルチバイブレ−タは、主に高速なロジックゲ−ト回路で構成することが可能であるため、その最大発振周波数を１ＧＨｚ程度に設定することが容易である。例えば、マルチバイブレータの最大発振周波数を１ＧＨｚ程度にするには、遅延回路を構成するキャパシタ１＿Ｃ１及び１＿Ｃ２の容量Ｃｃｌｋを１０ｆＦ程度にし、制御電圧ＶＣＴＬを受けるＮＭＯＳトランジスタ１＿Ｎ３及び１＿Ｎ４の最大電流量を２０μＡ程度に設定すれば良い。この場合のＮＭＯＳトランジスタ１＿Ｎ３及び１＿Ｎ４のサイズは、チャネル幅１μｍ、チャネル長１μｍ程度となる。また、入力負荷容量は５ｆＦ程度となるため、差動増幅器４により十分に高速な制御が可能となる。
【００５９】
以上のように、分圧回路３、差動増幅器４及び電圧制御可変周波数発振器１の総遅延時間を２ｎｓ程度、つまり、帰還回路８の遮断周波数Ｆｆを５００ＭＨｚ程度に設計することができる。
【００６０】
次に、チャージポンプ２について説明する。
【００６１】
図９は、本実施形態のチャージポンプ２の回路図である。
【００６２】
このチャージポンプ２は、ドレインとゲートが接続された５つのＮＭＯＳトランジスタ２＿Ｎ１〜２＿Ｎ５を縦続接続してなる。このうち初段のＮＭＯＳトランジスタ２＿Ｎ１のドレインは、供給電圧ＶＤＤレベルの電源線に接続されている。また、ＮＭＯＳトランジスタ２＿Ｎｉ（ｉ＝１〜４の整数）のソースとＮＭＯＳトランジスタ２＿Ｎｉ＋１のドレインがそれぞれ接続されている。
【００６３】
ＮＭＯＳトランジスタ２＿Ｎ１〜２＿Ｎ４の各ソースには、容量Ｃｐｕｍｐのポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の各一端が接続されている。外部から供給されるクロック信号ＰＣＬＫは、インバータ２＿ＩＶ１を介してキャパシタ２＿Ｃ１、２＿Ｃ３の各他端に供給され、インバータ２＿ＩＶ１、２＿ＩＶ２を介してキャパシタ２＿Ｃ２、２＿Ｃ４の各他端に供給されている。
【００６４】
このように構成されたチャージポンプ２は、４段のディクソンチャージポンプになっており、ＮＭＯＳトランジスタ２＿Ｎ５のドレインから供給電圧ＶＤＤの２．５倍程度の出力電圧ＶＰＰが出力される。例えば、供給電圧ＶＤＤが２．５Ｖの場合、出力電圧ＶＰＰは最大６．２５Ｖ程度となる。
【００６５】
なお、図２に示すディクソンチャージポンプ３０２も同様に使用することができる。
【００６６】
実際には、チャ−ジポンプ２の最大昇圧能力は、整流素子２＿Ｎ１〜２＿Ｎ５の閾値電圧Ｖｔｎの影響を受け、閾値電圧Ｖｔｎが高い場合には、昇圧能力が劣化する。この点については、ＮＭＯＳトランジスタのゲ−トを能動的に制御するなどの手段を用いることで昇圧能力を確保することができる。それでも昇圧能力が不足する場合は、チャ−ジポンプ２の段数を増やすことで対処することができる。
【００６７】
続いて、チャ−ジポンプ２について設計例を示す。
【００６８】
チャ−ジポンプ２の目標仕様を、供給電圧ＶＤＤ＝２．５Ｖ、クロック信号ＰＣＬＫ＝１ＧＨｚのとき、出力電圧ＶＰＰ＝５Ｖ、電流供給能力１ｍＡに設定する。このチャ−ジポンプ２の最大出力電圧は６Ｖ程度と予想されることから、５Ｖの出力電圧ＶＰＰを得ることは可能である。電流供給能力１ｍＡを得るために、若干余裕を持って、整流素子であるＮＭＯＳトランジスタ２＿Ｎ１＿〜２＿Ｎ５のチャネル幅を１００μｍ、チャネル長を０．３μｍとする。また、ポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の容量Ｃｐｕｍｐを２ｐＦとする。この２ｐＦのポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４をＭＯＳで構成する場合、その面積は５００μｍ２程度となる。
【００６９】
次に、本実施形態の電圧制御動作について説明する。
【００７０】
図１０は、同実施形態の動作波形図である。
【００７１】
まず、図１０中の時刻Ｔ１より以前において、外部から与えられる発振イネーブル信号ＰＣＫＥ（図示せず）により、電圧制御可変周波数発振器１の発振動作は抑制され、その出力であるクロック信号ＰＣＬＫは“Ｌ”状態に保持されている。したがって、クロック信号ＰＣＬＫを受けて活性化されるチャ−ジポンプ２は停止状態であり、出力電圧ＶＰＰはほぼ０Ｖになっている。
【００７２】
時刻Ｔ１で、発振イネーブル信号ＰＣＫＥが活性化され、電圧制御可変周波数発振器１の発振動作が開始される。このとき、出力電圧ＶＰＰは、ほぼ０Ｖであり、設定電圧より大幅に低い値となっている。そのため、差動増幅器４の出力である制御電圧ＶＣＴＬは外部から供給される供給電圧ＶＤＤと同程度の高電圧となる。この制御電圧ＶＣＴＬに応じて電圧制御可変周波数発振器１から出力されるクロック信号ＰＣＬＫの発振周波数は非常に高くなる。そして、このクロック信号ＰＣＬＫを受けて動作するチャ−ジポンプ２から負荷電流Ｉｌｏａｄを上回る電流が供給される。その結果、出力電圧ＶＰＰは急速に上昇していく。
【００７３】
続いて、時刻Ｔ２において、出力電圧ＶＰＰは設定電圧に近づく。それに伴い、制御電圧ＶＣＴＬは徐々に低下していく。これを受けて、電圧制御可変周波数発振器１から出力されるクロック信号ＰＣＬＫの発振周波数も次第に低下し、チャ−ジポンプ２の電流供給量も次第に減少していく。
【００７４】
続いて、時刻Ｔ３において、チャ−ジポンプ２の電流供給量と負荷電流Ｉｌｏａｄが均衡し、その後、クロック信号ＰＣＬＫの発振周波数は低い状態で安定する。
【００７５】
続いて、時刻Ｔ４において、負荷電流Ｉｌｏａｄが外部要因により急激に増加している。その影響により、出力電圧ＶＰＰは若干降下する。この現象が差動増幅器４で検知され、制御電圧ＶＣＴＬが急上昇する。それを受け、電圧制御可変周波数発振器１により出力されるクロック信号ＰＣＬＫの発振周波数が再び高くなる。クロック信号ＰＣＬＫの発振周波数が高くなることで、チャ−ジポンプ２の電流供給量は瞬時に増加する。
【００７６】
逆に、時刻Ｔ５のように、負荷電流Iｌｏａｄが急激に減少した場合においても、その現象が差動増幅器４により迅速に検知されるため、その制御電圧ＶＣＴＬは急降下する。それを受け、電圧制御可変周波数発振器１の出力であるクロックＰＣＬＫの発振周波数が低くなる。これを受けて、チャ−ジポンプ２の電流供給量は急速に減少する。
【００７７】
このように本実施形態の電圧制御方式はアナログフィ−ドバックであり、その制御系の増幅率と反応速度（遮断周波数）を適切に設計することにより、安定した電圧特性を有する昇圧電源を得ることができる。その効果として、他の制御方式において発生するようなオーバーシュート（電源投入直後に設定電圧より一瞬高くなる現象）を防止することが可能である。
【００７８】
また、チャ−ジポンプ２の電流供給量と負荷電流Ｉｌｏａｄの均衡状態において、出力電圧ＶＰＰにはチャ−ジポンプ２のポンピング動作によるリップルが生じるが、その電圧は他の制御方式のものと比べて非常に小さい。参考までに示す図２のオンオフ制御方式の定電圧昇圧電源の動作波形と比べても、リップルの大きさが非常に小さいことが確認できる。
【００７９】
さらに、急激な負荷電流Ｉｌｏａｄの変化に伴う、出力電圧が一瞬低電圧もしくは高電圧となるバンピング現象も抑制することができる。特に、段数の多いディクソンチャ−ジポンプを用いる場合、その効果は顕著である。例えば、クロック信号ＰＣＬＫを完全に停止するオンオフ制御方式では、クロック信号ＰＣＬＫが停止している間にディクソンチャ−ジポンプ内のポンピングキャパシタに蓄えられた電荷が抜けてしまい、再びポンピング動作が開始された直後において、電流供給量が極端に低下するという現象が生じる。また、たとえアナログ的な電圧制御を行う場合においても、ディクソンチャ−ジポンプに供給される電流量を制御する方式では、供給する電流量を増加させてからチャ−ジポンプの出力電流量が増加するまでに大きな遅延が生じる。そのため、従来技術に係る定電圧昇圧電源では急激な負荷電流の増加に制御が追随できず、大きなバンピングが生じてしまう。これを軽減する一手段として、デカプリングキャパシタの大容量化が考えられるが、それにはチップ面積の増大が伴う。その点、本実施形態の場合、急激な負荷電流の増加に瞬時に応答して出力電流量を増加させることができるため、バンピング量を小さく抑えることができる。したがって、デカプリングキャパシタの追加は不要である。
【００８０】
以上、本実施形態によれば、リップルの低減による出力電圧の安定性の向上、及びデカプリングキャパシタの面積縮小による製造コスト削減を実現する定電圧昇圧電源を提供することができる。
【００８１】
［第２の実施形態］
図１１は、本発明の第２の実施形態に係る定電圧昇圧電源を示すブロック図である。
【００８２】
本実施形態は、第１の実施形態に対して、さらに出力電圧ＶＰＰの安定性の向上を図った定電圧昇圧電源である。
【００８３】
本実施形態の全体構成は、第１の実施形態とほぼ同じである。以下、主に第１の実施形態と異なる箇所について説明する。
【００８４】
第１の実施形態との構成上の違いは、分圧回路３のモニタ電圧ＶＤＩＶが後述する差動増幅器１０４の非反転端子“＋”に入力され、一方の反転入力端子“−”に参照電圧ＶＲＥＦが入力されていることである。これに伴い、差動増幅器１０４の出力である制御電圧／ＶＣＴＬ（／は図１１における上付傍線を示す）の極性が第１の実施形態に対して逆になる。つまり、出力電圧ＶＰＰが設定電圧よりも高くなるとより高い制御電圧／ＶＣＴＬが出力され、出力電圧ＶＰＰが設定電圧よりも低くなるとより低い制御電圧／ＶＣＴＬが出力される。その出力を受けて、電圧制御可変周波数発振器１０１の出力であるクロック信号ＰＣＬＫは、制御電圧／ＶＣＴＬが高くなるとより低周波になり、制御電圧／ＶＣＴＬが低くなるとより高周波になる。
【００８５】
定電圧昇圧電源の出力電圧ＶＰＰの安定性を確保するには、帰還回路１０８の遅延を抑えることが重要であることは前述の通りである。さらに、系の安定性を向上させるためには、帰還回路１０８に含まれる差動増幅器１０４の増幅率ＡＣＬを適切に設定することが求められる。差動増幅器１０４の増幅率ＡＣＬを大きくしすぎると、発振を防止することが困難になる。逆に、小さくしすぎると、定電圧昇圧電源の負荷特性が悪化し、負荷電流Ｉｌｏａｄが増えると出力電圧ＶＰＰが低下するという問題が発生する。
【００８６】
第１の実施形態では、図７に示した開ループ型の差動増幅器４が用いられている。この場合、主にＭＯＳトランジスタのチャネル長及びチャネル幅を調整することで、その増幅率ＡＣＬや遮断周波数を設定することができる。ところが、ＭＯＳトランジスタの電気特性は、製造プロセスのばらつきによる影響を受けて大きく変動し、さらには、増幅率ＡＣＬや遮断周波数などを所望の値に設定できないという不都合が生じる。
【００８７】
この問題を解決するには、閉ループ型の差動増幅器を用いるのが有効である。
【００８８】
図１２は、本実施形態の差動増幅器１０４の回路図である。
【００８９】
この差動増幅器１０４は、差動入力部４＿１、バイアス回路４＿２に加え、増幅部１０４＿３、帰還回路１０４＿４などのサポ−ト回路を付加し構成されている。
【００９０】
ここで差動入力部４＿１の構成は、図７に示した差動増幅器４と同じであるが、ＮＭＯＳトランジスタ４＿Ｎ２のゲートに、非反転入力端子ＰＬＵＳが接続され、一方、ＮＭＯＳトランジスタ４＿Ｎ１には、後述する帰還回路１０４＿４を介して非反転入力端子ＭＩＮＵＳの入力電圧と出力される制御電圧／ＶＣＴＬとを分圧した電圧がフィードバックされている点が異なっている。
【００９１】
増幅部１０４＿３は、供給電圧ＶＤＤレベルの電源線及び接地電圧ＶＳＳレベルの接地線間に設けられたＭＯＳトランジスタ１０４＿Ｐ１及び１０４＿Ｎ１からなり、ＰＭＯＳトランジスタ１０４＿Ｐ１のゲートには、差動入力部４＿１の出力電圧が供給されている。また、ＮＭＯＳトランジスタ１０４＿Ｎ１のゲートは、差動入力部４＿１のＮＭＯＳトランジスタ４＿Ｎ３のゲート及びバイアス回路４＿２のＮＭＯＳトランジスタ４＿Ｎ４のゲートと共通に接続されている。さらに、ＰＭＯＳトランジスタ１０４＿Ｐ１のドレイン−ゲート間には、位相補償回路であるキャパシタ１０４＿Ｃ１が接続されている。この増幅部１０４＿３のＭＯＳトランジスタ１０４＿Ｐ１及び１０４＿Ｎ１のドレインが、差動増幅器１０４の出力である制御電圧／ＶＣＴＬになる。
【００９２】
帰還回路１０４＿４は、増幅部１０４＿３の出力端と反転入力端子ＭＩＮＵＳの間に直列に接続された抵抗１０４＿ＲＦ、１０４＿ＲＰからなり、抵抗１０４＿ＲＦ、１０４＿ＲＰの接続端が差動入力部４＿１のＮＭＯＳトランジスタ４＿Ｎ１のゲートに接続されている。
【００９３】
上記構成による差動増幅器１０４において、差動入力部４＿１及び増幅部１０４＿３の組み合わせは、開ループ型の差動増幅器と考えることができる。この差動増幅器１０４の部分構成要素となっている開ループ型の差動増幅器の増幅率ＡＯが十分に大きい場合、差動増幅器１０４の増幅率ＡＣＬは、以下のように表すことができる。
【００９４】
【数３】
2010004717.tif 000005
【００９５】
例えば、１０４＿ＲＰを１ｋΩ、１０４＿ＲＦを９９ｋΩ、ＡＯを１０００以上に設定した場合、増幅率ＡＣＬはほぼ１００になる。
【００９６】
一般に抵抗素子の抵抗比は製造プロセスのばらつきの影響を受けにくい。また、開ループ型の差動増幅器の増幅率ＡＯを単に大きくすることは比較的容易である。例えば、開ループ型の差動増幅器を構成するＭＯＳトランジスタのチャネル幅を大きく、チャネル長を小さく、さらに、そこに供給する電流を大きく設定することにより、その増幅率ＡＯを１０００以上に設定することができる。
【００９７】
このように定められた閉ループ型の差動増幅器１０４の増幅率ＡＣＬは製造プロセスのばらつきの影響を受けにくく、常に安定して動作するという特徴を有する。
【００９８】
一方で、閉ループ型の差動増幅器１０４には、帰還回路１０４＿４の影響により、それが接続される端子の入力インピ−ダンスが低くなるという欠点がある。仮に、この低入力インピ−ダンスの反転差動入力端子ＭＩＮＵＳに分圧回路３のモニタ電圧ＶＤＩＶを接続すると、電圧制御に大きな誤差が生じる。これは、低入力インピーダンスの入力端子ＭＩＮＵＳを駆動することができないことに原因がある。この問題を回避するため、第２の実施形態では、低入力インピーダンスの反転差動入力端子ＭＩＮＵＳに参照電圧ＶＲＥＦが入力され、他方の高入力インピーダンスの非反転差動入力端子ＰＬＵＳに分圧回路３のモニタ電圧ＶＤＩＶが入力されている。
【００９９】
したがって、本実施形態では、前述の通り差動増幅器１０４から出力される制御電圧／ＶＣＴＬの極性が、第１の実施形態の制御電圧ＶＣＴＬに対して逆になる。このような逆極性の制御電圧／ＶＣＴＬを受けるため、本実施形態では電圧制御可変周波数発振器１に替え、図１３に示す電圧制御可変周波数発振器１０１を用いる。
【０１００】
この電圧制御可変周波数発振器１０１は、遅延回路の構成が図８に示した電圧制御可変周波数発振器１のものと異なっている。
【０１０１】
つまり、その遅延回路は、ソースが供給電源ＶＤＤレベルの電源線に接続された可変電流素子であるＰＭＯＳトランジスタ１０１＿Ｐ３を有する。また、ソースが接地電圧ＶＳＳレベルの接地線に接続されたＮＭＯＳトランジスタ１０１＿Ｎ１と、ソースがＰＭＯＳトランジスタ１０１＿Ｐ３のドレインに接続されたＰＭＯＳトランジスタ１０１＿Ｐ１とを有する。さらに、ＭＯＳトランジスタ１０１＿Ｎ１及び１０１＿Ｐ１のゲートには、インバータ１＿ＩＶ３の出力が、インバータ１０１＿ＩＶ１を介して入力される。この回路のＭＯＳトランジスタ１０１＿Ｎ１及び１０１＿Ｐ１のドレインがＮＡＮＤゲート１＿Ｇ１の入力端子に接続される。
【０１０２】
一方、その対をなす遅延回路は、ソースが供給電圧ＶＤＤレベルの電源線に接続された可変電流素子であるＰＭＯＳトランジスタ１０１＿Ｐ４を有する。また、ソースが接地電圧ＶＳＳレベルの接地線に接続されたＮＭＯＳトランジスタ１０１＿Ｎ２と、ソースがＰＭＯＳトランジスタ１０１＿Ｐ４のドレインに接続されたＰＭＯＳトランジスタ１０１＿Ｐ２とを有する。さらに、ＭＯＳトランジスタ１０１＿Ｎ２及び１０１＿Ｐ２のゲートには、インバータ１＿ＩＶ４の出力が、インバータ１０１＿ＩＶ２を介して入力される。この回路のＭＯＳトランジスタ１０１＿Ｎ２及び１０１＿Ｐ２のドレインがＮＡＮＤゲート１＿Ｇ２の入力端子に接続される。
【０１０３】
さらに、２つの可変電流素子であるＰＭＯＳトランジスタ１０１＿Ｐ３及び１０１＿Ｐ４のゲートには、差動増幅器１０４から与えられる制御電圧／ＶＣＴＬが供給される。
【０１０４】
また、これらＰＭＯＳトランジスタ１０１＿Ｐ３及び１０１＿Ｐ４の働きにより、この回路から出力されるクロック信号ＰＣＬＫは、制御電圧／ＶＣＴＬが高い場合、より低周波になり、低い場合、より高周波となる。
【０１０５】
ここで、差動増幅器１０４の増幅部１０４＿３の働きにより、制御電圧／ＶＣＴＬは、０Ｖから電源電圧ＶＤＤまで振幅する。また、この制御電圧／ＶＣＴＬは、入力端子ＰＬＵＳ及びＭＩＮＵＳに入力される電圧の電位差に対して、帰還回路１０４＿４で定められる倍率（１０４＿ＲＦ＋１０４＿ＲＰ）／１０４＿ＲＰに従い、ほぼ全域で比例する。したがって、本実施形態のように構成される定電圧昇圧電源は、広い範囲の負荷電流に対して、均一な昇圧特性を示す。
【０１０６】
以上から、本実施形態によれば、製造プロセスが変動した場合においても、また、負荷電流が大きく変動した場合においても、安定した出力電圧ＶＰＰが供給可能な定電圧昇圧電源を提供することができる。
【０１０７】
［第３の実施形態］
図１４は、本発明の第３の実施形態に係る定電圧昇圧電源を示すブロック図である。
【０１０８】
本実施形態は第２の実施形態より簡素な構成で、かつ、第１の実施形態より出力電圧ＶＰＰの安定性が高い定電圧昇圧電源である。
【０１０９】
本実施形態の構成は、差動増幅器に供給される電圧が出力電圧ＶＰＰになっている点で、第２の実施形態と異なっている。そのため本実施形態では、第２の実施形態の差動増幅器１０４に替えて開ループ型の差動増幅器２０４を用いる。
【０１１０】
第２の実施形態で用いられる閉ループ型の差動増幅器１０４は、その増幅率を帰還回路１０４＿４の抵抗比で調整できるため、製造プロセスのばらつきの影響を受けにくいという特徴があった。しかし、その帰還制御系の安定のため位相補償回路であるキャパシタ１０４＿Ｃ１が必要となり、高い遮断周波数の設定が容易ではなかった。一方、本実施形態の開ループ型の差動増幅器２０４の場合、それ単体では位相補償回路が必要ないため、高い遮断周波数の設定が容易である。また、一般的な開ループ型の差動増幅器は、回路を構成するＭＯＳトランジスタのばらつきの影響を強く受けるという欠点があるが、この点に関しても出力電圧ＶＰＰを供給することでその影響を低減することができる。
【０１１１】
一般に、差動増幅器に代表されるようなアナログ回路の特性は、それに供給される電源電圧が低いほど、回路を構成する素子のばらつきの影響を受けやすくなる。しかし、この現象を逆に利用し、差動増幅器２０４に対してより高い電圧を供給することで、素子のばらつきの影響を低減することが可能である。
【０１１２】
図１５は、本実施形態の差動増幅器２０４の回路図である。
【０１１３】
この差動増幅器２０４は差動入力部２０４＿１とそこに流すバイアス電流Ｉｂｉａｓを制御するバイアス回路２０４＿２から構成される。
【０１１４】
差動入力部２０４＿１は、ソースが出力電圧ＶＰＰレベルの電源線に接続されたＰＭＯＳトランジスタ２０４＿Ｐ３を有する。このＰＭＯＳトランジスタは、バイアス回路２０４＿２により制御され、差動入力部２０４＿１にバイアス電流Ｉｂｉａｓを流すものである。また、ソースにＰＭＯＳトランジスタ２０４＿Ｐ３、ゲートに非反転入力端子ＰＬＵＳが接続されたＰＭＯＳトランジスタ２０４＿Ｐ１と、ソースにＰＭＯＳトランジスタ２０４＿Ｐ３、ゲートに反転入力端子ＭＩＮＵＳが接続されたＰＭＯＳトランジスタ２０４＿Ｐ２とを有する。こられＰＭＯＳトランジスタ２０４＿Ｐ１及び２０４＿Ｐ２は差動入力対を構成するものであり、互いの電気的特性を等しくするため同一形状の素子が使用されている。さらに、ソースに接地電圧ＶＳＳレベルの接地線、ドレインにＰＭＯＳトランジスタ２０４＿Ｐ１のドレインが接続された負荷用のＮＭＯＳトランジスタ２０４＿Ｎ１と、ソースに接地電圧ＶＳＳレベルの接地線、ドレインにＰＭＯＳトランジスタ２０４＿Ｐ２のドレインが接続された負荷用のＮＭＯＳトランジスタ２０４＿Ｎ２とを有する。また、ＮＭＯＳトランジスタ２０４＿Ｎ１及び２０４＿Ｎ２のゲートは、共通にＰＭＯＳトランジスタ２０４＿Ｐ１のドレインに接続されている。これらＮＭＯＳトランジスタ２０４＿Ｎ１及び２０４＿Ｎ２についても、ＰＭＯＳトランジスタ２０４＿Ｐ１及び２０４＿Ｐ２と同様に、互いの電気的特性を等しくするため同一形状の素子が使用されており、互いに等価な電流負荷として動作する。この構成により、ＭＯＳトランジスタ２０４＿Ｐ２及び２０４＿Ｎ２の節点が差動増幅器２０４の出力である制御電圧／ＶＣＴＬとなる。
【０１１５】
バイアス回路２０４＿２は、ソースが接地電圧ＶＳＳレベルの接地線、ゲートが供給電圧ＶＤＤレベルの電源線に接続されたＮＭＯＳトランジスタ２０４＿Ｎ３と、ソースが出力電圧ＶＰＰレベルの電源線、ドレイン及びゲートがＮＭＯＳトランジスタ２０４＿Ｎ３のドレインに接続されたＰＭＯＳトランジスタ２０４＿Ｐ４からなる。このＰＭＯＳトランジスタ２０４＿Ｐ４のゲートと差動入力部２０４＿１のＰＭＯＳトランジスタ２０４＿Ｐ３のゲートは接続されている。
【０１１６】
このように構成されるバイアス回路２０４＿２のＮＭＯＳトランジスタ２０４＿Ｎ３は、五極管領域で動作し、直列接続された２つのＭＯＳトランジスタ４＿Ｎ３及び２０４＿Ｐ４に流れる電流は、出力電圧ＶＰＰが供給電圧ＶＤＤより高い場合、その電圧に因らず一定に保たれる。また、その電流は供給電圧ＶＤＤの電圧及びＮＭＯＳトランジスタ２０４＿Ｎ３の閾値電圧Ｖｔｎなどの電気特性の影響を受けることになるが、供給電圧ＶＤＤが閾値電圧Ｖｔｎに対して十分に高い場合には、その電流の変化量は微小であり問題にならない。
【０１１７】
また、差動入力部２０４＿１のＰＭＯＳトランジスタ２０４＿Ｐ３とバイアス回路２０４＿２のＰＭＯＳトランジスタ２０４＿Ｐ４はカレントミラー回路を構成しており、差動入力部２０４＿１に流れるバイアス電流Ｉｂｉａｓはバイアス回路２０４＿２により制御され、一定に保たれる。
【０１１８】
上記構成による差動増幅器２０４は、非反転入力端子ＰＬＵＳに与えられる参照電圧ＶＲＥＦと反転入力端子ＭＩＮＵＳに与えられるモニタ電圧ＶＤＩＶの電圧が等しい場合、制御電圧／ＶＣＴＬが中間電圧となる。また、参照電圧ＶＲＥＦがモニタ電圧ＶＤＩＶより高い場合、制御電圧／ＶＣＴＬは高電圧になる。一方、参照電圧ＶＲＥＦがモニタ電圧ＶＤＩＶより低い場合、制御電圧／ＶＣＴＬは低電圧になる。ここで、非反転入力端子ＰＬＵＳに入力される参照電圧ＶＲＥＦ及び反転入力端子ＭＩＮＵＳに入力されるモニタ電圧ＶＤＩＶの電位差に対する制御電圧／ＶＣＬＴの変化量の比が増幅率となり、また、この電位差が変化したときの制御電圧／ＶＣＴＬの反応時間の逆数が遮断周波数となる。この増幅率と遮断周波数を最適化することが定電圧昇圧電源の安定動作にとって重要となる。差動増幅器２０４のような開ループ型の差動増幅器の場合、回路を構成するＭＯＳトランジスタのチャネル長とチャネル幅を調整することにより、増幅率と遮断周波数を所望の値に設定することができる。
【０１１９】
ところが、図１５の示すような簡易な構成の差動増幅器では、その入力端子ＰＬＵＳ及びＭＩＮＵＳに与えられる電圧が共に０Ｖに近い場合、または、出力電圧ＶＰＰに近い場合、回路を構成するＭＯＳトランジスタのチャネル長とチャネル幅を最適化したにも関わらず、差動増幅器の増幅率及び遮断周波数を所望の値に設定できないという不都合が生じる。つまり、所望の電気特性を得るためには、入力端子ＰＬＵＳ及びＭＩＮＵＳから入力される電圧を共に狭い範囲に収める必要がある。ここで、安定動作の目安として、ＮＭＯＳトランジスタの閾値電圧をＶｔｎ、ＰＭＯＳトランジスタの閾値電圧をＶｔｐとした場合、入力端子ＰＬＵＳ及びＭＩＮＵＳから入力される電圧の範囲はＶｔｎ〜（ＶＰＰ−２×Ｖｔｐ）となる。
【０１２０】
この条件を具備するため、本実施形態では、差動増幅器２０４に対して出力電圧ＶＰＰを供給している。ここで、分圧回路３の分圧比を１／２．５に設定し、参照電圧ＶＲＥＦとして供給電圧ＶＤＤを供給する。また出力電圧ＶＰＰを供給電圧ＶＤＤの２．５倍に設定する場合について考える。この場合、差動増幅器２０４に非反転入力端子ＰＬＵＳには、供給電圧ＶＤＤ、反転入力端子ＭＩＮＵＳには、出力電圧ＶＰＰの１／２．５倍程度が入力されるため、入力端子ＰＬＵＳ及びＭＩＮＵＳに入力される電圧はＶＰＰ―（２×Ｖｔｐ）程度に収めることができる。
【０１２１】
また、図１２に示した差動増幅器１０４の増幅部１０４＿３に相当する部分がない簡易な差動増幅器の場合、その制御電圧／ＶＣＴＬは、最高でも出力電圧ＶＰＰよりＰＭＯＳトランジスタの閾値電圧Ｖｔｐ程度低いレベルが上限となる。このような動作限界に近い状態では、差動増幅器の増幅率及び遮断周波数を所望の値に設定することはできない。そのため、負荷電流Ｉｌｏａｄが小さい場合、出力電圧ＶＰＰが所望の電圧より高くなったり、逆に負荷電流Ｉｌｏａｄが大きい場合、発振状態に陥るなどの問題が生じる。その点、本実施形態では、差動増幅器２０４に対して出力電圧ＶＰＰを供給することで、この問題を解決している。差動増幅器２０４の出力である制御電圧／ＶＣＴＬの出力範囲は、前述のように０〜（ＶＰＰ−Ｖｔｐ）に限られるが、これは電圧制御可変周波数発振器１０１が求める０〜ＶＤＤという制御電圧／ＶＣＴＬに比べて広い。したがって、電圧制御可変周波数発振器１０１については第２の実施形態の場合と同様に使用することが可能である。このように、負荷電流Ｉｌｏａｄの許容範囲が狭められるという問題を解決することができる。
【０１２２】
以上から、本実施形態によれば、簡易な回路構成により、製造プロセスのばらつきの影響を受けにくく、さらに負荷電流の許容範囲が広い定電圧昇圧電源を提供することができる。
【図面の簡単な説明】
【０１２３】
【図１】オンオフ制御方式による定電圧昇圧電源のブロック図である。
【図２】同定電圧昇圧電源のチャ−ジポンプを示す回路図である。
【図３】同定電圧昇圧電源の動作波形である。
【図４】電圧制御電流源方式による定電圧昇圧電源のブロック図である。
【図５】同定電圧昇圧電源の動作波形である。
【図６】本発明の第１の実施形態に係る定電圧昇圧電源を示すブロック図である。
【図７】同実施形態における差動増幅器の回路図である。
【図８】同実施形態における電圧制御可変周波数発振器の回路図である。
【図９】同実施形態におけるディクソンチャ−ジポンプの回路図である。
【図１０】同実施形態における動作波形図である。
【図１１】本発明の第２の実施形態に係る定電圧昇圧電源を示すブロック図である。
【図１２】同実施形態における差動増幅器の回路図である。
【図１３】同実施形態における電圧制御可変周波数発振器の回路図である。
【図１４】本発明の第３の実施形態に係る定電圧昇圧電源を示すブロック図である。
【図１５】同実施形態における差動増幅器の回路図である。
【符号の説明】
【０１２４】
１、１０１・・・電圧制御可変周波数発振器（ＶＣＯ）、１＿Ｃ１、１＿Ｃ２、１０４＿Ｃ１・・・キャパシタ、１＿Ｇ１〜１＿Ｇ４・・・ＮＡＮＤゲート、１＿ＩＶ１〜１＿ＩＶ６、２＿ＩＶ１、２＿ＩＶ２、１０１＿ＩＶ１〜１０１＿ＩＶ６・・・インバータ、１＿Ｎ１〜１＿Ｎ４、２＿Ｎ１〜２＿Ｎ５、４＿Ｎ１〜４＿Ｎ４、１０１＿Ｎ１、１０１＿Ｎ２、１０４＿Ｎ１、２０４＿Ｎ１〜２０４＿Ｎ３・・・ＮＭＯＳトランジスタ、１＿Ｐ１、１＿Ｐ２、４＿Ｐ１〜４＿Ｐ３、１０１＿Ｐ１〜１０１＿Ｐ４、１０４＿Ｐ１、２０４＿Ｐ１〜２０４＿Ｐ４・・・ＰＭＯＳトランジスタ、１０４＿３・・・増幅部、１０４＿４・・・帰還回路、１０４＿ＲＦ、１０４＿ＲＰ・・・抵抗、２、３０２・・・チャージポンプ、２＿Ｃ１〜２＿Ｃ４・・・ポンピングキャパシタ、３・・・分圧回路、４、１０４、２０４、４０４・・・差動増幅器、４＿１、２０４＿１・・・差動増幅器の差動入力部、４＿２、２０４＿２・・・差動増幅器のバイアス回路、３０２＿Ｄ１〜３０２＿Ｄ５・・・ダイオード、５・・・デカプリングキャパシタ、６、１０６・・・増幅回路、７・・・負荷、８、１０８、２０８・・・帰還回路、Ｃｃｌｋ・・・キャパシタ１＿Ｃ１及び１＿Ｃ２の容量、Ｃｌｏａｄ・・・負荷容量、Ｃｏｕｔ・・・デカプリングキャパシタ５の容量、Ｃｐｕｍｐ・・・ポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の容量、Ｉｂｉａｓ・・・差動増幅器のバイアス電流、Ｉｌｏａｄ・・・負荷電流、ＭＩＮＵＳ・・・差動増幅器の反転入力端子、ＰＣＫＥ・・・発振イネーブル信号、ＰＣＬＫ・・・クロック信号、ＰＬＵＳ・・・差動増幅器の非反転入力端子、Ｒｄｉｖ・・・分圧回路の抵抗値、Ｒｌｏａｄ・・・負荷抵抗、ＶＣＭ・・・カレントミラー電圧、ＶＣＴＬ・・・制御電圧、ＶＤＤ・・・供給電圧、ＶＤＩＶ・・・モニタ電圧、ＶＰＰ・・・出力電圧、ＶＲＥＦ・・・参照電圧、ＶＳＳ・・・接地電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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