(57)【要約】【課題】本発明は、エミッタ電極などの電極とリードフレームの接続に伴う接続抵抗を低減した信頼性の高い半導体デバイスとその製造方法を提供することを目的とする。【解決手段】半導体層の表面に形成された電極と、該電極上に形成され、リードフレームとはんだ付け可能な付加電極と、該付加電極とともに該電極を覆い、かつ、該半導体層を覆うように該付加電極の表面に開口部を設けて形成されたパッシベーション膜とを備えたことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層の表面に形成された電極と、
前記電極上に形成され、リードフレームとはんだ付け可能な付加電極と、
前記付加電極とともに前記電極を覆い、かつ、前記半導体層を覆うように、前記付加電極の表面に開口部を設けて形成されたパッシベーション膜とを備えたことを特徴とする半導体デバイス。
【請求項２】
前記電極は、スパッタリング法で形成され、かつ、水素または窒素雰囲気内で４００から４７０℃で加熱されたＡｌまたはＡｌＳｉまたはＡｌＣｕであることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記パッシベーション膜はプラズマＣＶＤ法によって形成されたシリコンナイトライドであることを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記付加電極は前記開口部および前記パッシベーション膜の上に一体的に形成され、前記開口部の面積より前記付加電極の面積の方が大きいことを特徴とする請求項１−３に記載の半導体デバイス。
【請求項５】
前記半導体層はパワーＭＯＳＦＥＴを構成し、
前記電極はエミッタ電極であることを特徴とする請求項１−４に記載の半導体デバイス。
【請求項６】
前記半導体層は整流ダイオードを構成し、
前記電極はアノード電極であることを特徴とする請求項１−４に記載の半導体デバイス。
【請求項７】
前記付加電極は、
Ｔｉ層またはＭｏ層からなるバリア層と、
前記バリア層上に形成されたＮｉ層からなる導電体層と、
前記導電体層上に形成されたＡｕ層またはＡｇ層からなる酸化防止層を備えたことを特徴とする請求項１−６に記載の半導体デバイス。
【請求項８】
半導体層上に、スパッタリング法でＡｌまたはＡｌＳｉまたはＡｌＣｕ膜である電極を成膜する工程と、
前記電極を水素または窒素雰囲気内で４００から４７０℃で加熱する工程と、
プラズマＣＶＤ法によってシリコンナイトライドからなるパッシベーション膜を形成する工程と、
前記電極上に前記パッシベーション膜の開口部を形成する工程と、
前記開口部および前記パッシベーション膜の上に一体的に付加電極を形成する工程とを備え、
前記付加電極はＴｉ層またはＭｏ層からなるバリア層と、前記バリア層上のＮｉ層からなる導電体層と、前記導電体層上のＡｕ層またはＡｇ層からなる酸化防止層を備えたことを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表面に電極が形成された半導体デバイスとその製造方法に関する。
【背景技術】
【０００２】
パワーデバイスの表面にはエミッタ電極、制御電極が形成され、裏面にはコレクタ電極が形成される。エミッタ電極はＡｕまたはＡｌなどのリード線によってリードフレームと機械的、電気的に接続される。この接続は周知のワイヤボンディング法により行われることが多い。制御電極についても同様である。そして、エミッタ電極に対してリード線を介して接続されたリードフレームは樹脂筐体などで構成されるパッケージの外部に伸び、エミッタ電極と外部を接続する。
【０００３】
ここで、図１２を参照してリード線を用いた接続について簡単に説明する。図１２に記載される通り、ベース板１００上にリードフレーム１０２、１０４が配置される。リードフレーム１０２には半導体デバイス１０６が搭載される。半導体デバイス１０６は表面にエミッタ電極１０８、１１０および制御電極１１２を備える。エミッタ電極１０８、１１０はそれぞれリード線１１４、１１６によってリードフレーム１０４と接続される。
【０００４】
そして、信頼性の観点からは、エミッタ電極とリードフレームの接続の接続抵抗（接続により生じる電気抵抗のことをいう、以下同じ）は十分低く、発熱が抑制されていることが好ましい。特許文献１−６には接続抵抗などを考慮して製造された半導体デバイスの電極構造について開示がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】実開昭６２−１３４２３７号公報
【特許文献２】特開平０４−２１８９１９号公報
【特許文献３】特開平０６−０２１０５８号公報
【特許文献４】特開２０００−０５８８２０号公報
【特許文献５】特開２００７−１４２１３８号公報
【特許文献６】特開昭６０−１１９７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パワーデバイスを含む半導体デバイスは小面積化、大電流化が著しい分野である。それに伴い半導体デバイス自体の低抵抗化が進んでいる。ところが、半導体デバイスの電極とリードフレームの接続をリード線で行った場合には接続抵抗の低減が不十分であり発熱が大きく、半導体デバイスの劣化、リード線の破断、接続部の剥離強度に対する信頼性低下などが生じる問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、半導体デバイスの電極とリードフレームとの接続抵抗を低減し、当該接続に伴う発熱を低減し信頼性を高めた半導体デバイスとその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願の発明にかかる半導体デバイスは、半導体層の表面に形成された電極と、該電極上に形成され、リードフレームとはんだ付け可能な付加電極と、該付加電極とともに該電極を覆い、かつ、該半導体層を覆うように該付加電極の表面に開口部を設けて形成されたパッシベーション膜とを備えたことを特徴とする。
【０００９】
本願の発明にかかる半導体デバイスの製造方法は、半導体層上に、スパッタリング法でＡｌまたはＡｌＳｉまたはＡｌＣｕ膜である電極を成膜する工程と、該電極を水素または窒素雰囲気内で４００から４７０℃で加熱する工程と、プラズマＣＶＤ法によってシリコンナイトライドからなるパッシベーション膜を形成する工程と、該電極上に該パッシベーション膜の開口部を形成する工程と、該開口部および該パッシベーション膜の上に一体的に付加電極を形成する工程とを備える。そして、該付加電極はＴｉ層またはＭｏ層からなるバリア層と、該バリア層上のＮｉ層からなる導電体層と、該導電体層上のＡｕ層またはＡｇ層からなる酸化防止層を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明により電極とリードフレームの間の接続抵抗を低減できる。
【図面の簡単な説明】
【００１１】
【図１】実施形態の半導体デバイスの平面図である。
【図２】図１のＸ−Ｘ断面図である。
【図３】リードフレームがはんだ付けされた半導体デバイスを説明する図である。
【図４】半導体デバイスの製造方法を説明するフローチャートである。
【図５】電極を形成する工程を説明する図である。
【図６】パッシベーション膜を形成する工程を説明する図である。
【図７】パッシベーション膜の開口を形成する工程を説明する図である。
【図８】パッシベーション膜の開口を形成する工程を説明する図である。
【図９】フォトレジストをパターニングする工程を説明する図である。
【図１０】付加電極を形成する工程を説明する図である。
【図１１】リフトオフについて説明する図である。
【図１２】背景技術を説明する図である。
【発明を実施するための形態】
【００１２】
実施の形態
実施形態は図１−１１を参照して説明する。なお、同一材料または同一、対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。
【００１３】
図１は半導体デバイス１０の平面図である。まず、本実施形態の半導体デバイス１０はパッシベーション膜２４で覆われている領域と、パッシベーション膜２４に覆われていない領域に大別される。図１においてパッシベーション膜２４は斜線で示され、それ以外の場所は無模様で表される。本実施形態においてパッシベーション膜２４はプラズマＣＶＤ法によって形成されたシリコンナイトライドである。
【００１４】
パッシベーション膜２４で覆われていない部分は酸化防止層２８、３０、第１制御電極１６、第２制御電極１８、第３制御電極２０、第４制御電極２２が表れている。ここで、第１制御電極１６はパッシベーション膜２４の開口である第１制御開口部３２を通してその一部が半導体デバイス１０の表面に表れる。他の制御電極についても同様である。
【００１５】
酸化防止層２８、３０は第１エミッタ電極１２、第２エミッタ電極１４を外部と接続するものである。酸化防止層２８、３０の下層やその周辺について説明するために図２を参照する。図２は図１におけるＸ−Ｘ断面図である。図２から把握できるように本実施形態の半導体デバイス１０は半導体層５０の表面側に第１エミッタ電極１２を備え、裏面にコレクタ電極５２を備える。第１エミッタ電極１２はスパッタリング法で形成され、かつ、水素または窒素雰囲気内で４００から４７０℃で加熱されたＡｌまたはＡｌＳｉまたはＡｌＣｕである。
【００１６】
第１エミッタ電極１２の上にはバリア層５４を備える。バリア層５４はＴｉ層またはＭｏ層からなる。バリア層５４の上にはＮｉ層からなる導電体層５６を備える。導電体層５６の上にはＡｕ層またはＡｇ層からなる酸化防止層２８を備える。バリア層５４、導電体層５６、酸化防止層２８を付加電極５８と総称する。付加電極５８は後述するようにリードフレームと直接はんだ付けが行われるものである。また、付加電極５８はパッシベーション膜２４とともに第１エミッタ電極１２を覆うように形成されている。よって第１エミッタ電極１２は直接外部に露出しない。
【００１７】
このように付加電極５８は、パッシベーション膜２４の開口部（図１および図２において破線で示す）に第１エミッタ電極１２と接するように配置され、かつ、一部がパッシベーション膜２４上にのるように一体的に形成されている。そのため、パッシベーション膜２４の開口部の面積より付加電極５８の面積の方が大きい。第２エミッタ電極１４も同様である。
【００１８】
図３は、上述の構成を有する半導体デバイス１０の実装例である。半導体デバイス１０のコレクタ電極５２はリードフレーム７２と接続される。また、酸化防止層２８、３０はリードフレーム７４と直接はんだ７６により接続される。このように構成される構造体はベース板７０に搭載されている。
【００１９】
続いて、図４−図１１を参照して本実施形態の半導体デバイスの製造方法について説明する。当該製造方法を説明するフローチャートである図４を参照しながら説明を進める。図４−図１１は図１におけるＹ−Ｙ断面に相当する場所について説明するものである。
【００２０】
図４におけるステップ８０では半導体層５０上に電極が形成される。電極とは第１エミッタ電極１２、第２エミッタ電極１４、第１制御電極１６、第２制御電極１８、第３制御電極２０、第４制御電極２２のことである。これらの電極はスパッタリング法で形成されるＡｌまたはＡｌＳｉまたはＡｌＣｕ膜である。また、電極形成後、水素または窒素雰囲気内で４００から４７０℃で電極を加熱する熱処理が行われる。この熱処理により結晶サイズが拡大され、平坦性も向上する。よって、後述の付加電極５８のカバレッジ性を向上させることができる。
【００２１】
ステップ８０を終えるとステップ８１へと処理が進められる。ステップ８１は図６を参照して説明する。図６から把握されるようにステップ８１ではパッシベーション膜２４が形成される。パッシベーション膜２４はプラズマＣＶＤ法で形成されたシリコンナイトライド層からなる。
【００２２】
ステップ８１を終えるとステップ８２へと処理が進められる。ステップ８２は図７、８を参照して説明する。まずフォトレジスト９２が形成され、図７に示されるように電極上に開口を有するようにフォトレジスト９２のパターニングが行われる。次いで、ドライエッチングによりフォトレジスト９２で覆われていないパッシベーション膜２４がエッチングされ、開口部９４、９６が形成される。ドライエッチング後には酸素プラズマによりフォトレジスト９２がアッシングされる。
【００２３】
ステップ８２を終えるとステップ８３へと処理が進められる。ステップ８３は図９を参照して説明する。ステップ８３ではフォトレジスト９８が形成される。フォトレジスト９８は開口部９４を露出するようにパターニングされる。
【００２４】
ステップ８３を終えるとステップ８４へと処理が進められる。ステップ８４では開口部９４すなわち第１エミッタ電極１２上、およびパッシベーション膜２４上に付加電極５８が一体的に形成される。付加電極５８はＴｉ層またはＭｏ層からなるバリア層５４と、バリア層５４上のＮｉ層からなる導電体層５６と、導電体層５６上のＡｕ層またはＡｇ層からなる酸化防止層２８を備える。これらは、スパッタ法あるいは蒸着法で形成される。
【００２５】
ステップ８４を終えるとステップ８５へと処理が進められる。ステップ８５ではフォトレジスト９８およびその上の付加電極５８がリフトオフプロセスにより除去される。リフトオフプロセスの一例としては以下のプロセスがある。まず有機溶剤にシンナーを用い、フォトレジスト９８を溶解させる。次に、シンナーまたは純水を高圧力でウェハ上にあて、物理的にフォトレジスト９８およびその上に成膜された付加電極５８を除去する。本実施形態の半導体デバイスの製造方法は上述の工程を備えるものである。
【００２６】
本実施形態の半導体デバイスの構成によれば、付加電極５８とリードフレーム（リードフレーム７４）が直接はんだで接続される。よってリード線などでエミッタ電極とリードフレームの接続行う場合と比較して、両者の接続面積を大きくすることができるため、接続抵抗を低減できる。
【００２７】
また、パッシベーション膜２４の開口部の面積より付加電極５８の面積の方が大きいため、開口部２７の面積に制限を受けることなく、付加電極５８とリードフレーム７４は大面積で接続され得る。このような特徴により付加電極５８とリードフレーム７４の接続面積の自由度を高め所望の接続抵抗を得ることができる。
【００２８】
また、本実施形態の第１エミッタ電極１２、第２エミッタ電極１４は付加電極５８およびパッシベーション膜２４により覆われており外部に露出していない。そして、付加電極５８の最表面は酸化防止膜２８である。よって第１エミッタ電極１２、第２エミッタ電極１４の酸化による特性劣化を回避できる。
【００２９】
また、パッシベーション膜２４はプラズマＣＶＤ法によるシリコンナイトライドであり、第１エミッタ電極１２、第２エミッタ電極１４を囲むように形成される。このため、Ａｌ、Ｎｉの酸化物、水酸化物が酸化防止層２８（Ａｕ層）へ侵入しづらく、当該侵入による汚染を回避できる。
【００３０】
また、付加電極５８はパッシベーション膜２４より突出しているため、リードフレームとのはんだ付けの容易性が高まり作業性が向上する。よって、パッシベーション膜２４で半導体層５０や、電極を保護しつつ付加電極とリードフレームとを容易にはんだ付けできる構成である。
【００３１】
また、本実施形態の半導体装置の製造方法によればリード線およびワイヤボンディング工程を要しない点で生産工程の環境負荷低減に寄与する。また、接続抵抗を低減できるから、製品歩留まりも向上させることができる。
【００３２】
本実施形態の半導体層５０はパワーＭＯＳＦＥＴを構成してもよいし、整流ダイオードなどの他のデバイスを構成しても良い。いずれの場合も表面にリードフレームと接続されるべき電極を有していれば本発明の効果をえることができる。ＭＯＳＦＥＴの場合電極はエミッタ電極であり、整流ダイオードの場合電極はアノード電極である。よって本実施形態を通して電極はエミッタ電極であるとしたが特にこれに限定されない。さらに、本発明は特にパワーデバイスに限定すべき理由もなく半導体デバイス一般に応用できる。
【００３３】
その他、本発明の特徴を失わない範囲でさまざまな変形をなし得る。
【符号の説明】
【００３４】
１０  半導体デバイス、  １２  第１エミッタ電極、  １４  第２エミッタ電極、  ２４  パッシベーション膜、  ３０  酸化防止膜、  ５４  バリア層、  ５６  導電体層、  ５８  付加電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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