(57)【要約】【課題】前記従来のエアーギャップを有するＭＩＳトランジスタ及びその製造方法では、ゲート電極の周囲にエアーギャップを設けるため、ゲート電極に近接して応力絶縁膜を形成することができない。【解決手段】半導体装置は、ゲート絶縁膜１３と、ゲート電極１４と、ソースドレイン領域１９と、コンタクトプラグ２２と、応力絶縁膜２３とを備えている。ゲート電極１４の側方のうちゲート電極１４とコンタクトプラグ２２との間に位置する領域のみに空洞２４が形成されており、応力絶縁膜２３は半導体基板１０上にゲート電極１４を覆うように形成されており、半導体基板１０におけるゲート電極１４の直下に位置するチャネル領域に対して応力を生じさせる。【選択図】図１
2010157588.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の側方下に形成されたソースドレイン領域と、
前記ソースドレイン領域の一部分の上に、前記ゲート電極の一部分に対向するように形成されたコンタクトプラグと、
前記半導体基板上に前記ゲート電極を覆うように形成された応力絶縁膜とを備え、
前記ゲート電極の側方のうち、前記ゲート電極と前記コンタクトプラグとの間に位置する領域のみに空洞が設けられており、
前記応力絶縁膜は、前記半導体基板における前記ゲート電極の直下に位置するチャネル領域に対して応力を生じる、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ソースドレイン領域上に形成された金属シリサイド層を備え、
前記コンタクトプラグは、前記金属シリサイド層に接続されている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記コンタクトプラグは、前記応力絶縁膜を貫通して設けられている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記ゲート電極の側面上に形成された断面形状がＬ字状のサイドウォールと、
前記半導体基板上に前記ゲート電極を覆うように、前記サイドウォールに接して形成された下地絶縁膜とを備え、
前記応力絶縁膜は、前記下地絶縁膜上に接して形成されており、
前記空洞は、前記ゲート電極の側面上に前記サイドウォールを介して形成された前記下地絶縁膜と前記コンタクトプラグとの間に形成されている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記空洞は、前記応力絶縁膜によって周囲を囲まれている、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記空洞のゲート幅方向の寸法は、前記コンタクトプラグのゲート幅方向の寸法と同じ、又はそれよりも小さい、半導体装置。
【請求項７】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記ゲート電極の側面上に形成された断面形状がＬ字状のサイドウォールとを備え、
前記応力絶縁膜は、前記空洞が形成されている領域以外は前記サイドウォールに接して形成されており、
前記空洞は、前記ゲート電極の側面上に形成された前記サイドウォールと前記応力絶縁膜との間に形成されている、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記ソースドレイン領域は、ｎ型拡散領域からなり、
前記応力絶縁膜は、前記チャネル領域におけるチャネル長方向に対して引っ張り応力を生じる、半導体装置。
【請求項９】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
前記半導体基板における前記ゲート電極の側方下にソースドレイン領域を形成する工程（ｃ）と、
前記ソースドレイン領域の一部分の上に、前記ゲート電極の一部分に対向するようにコンタクトプラグを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板上に応力絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｅ）は、前記応力絶縁膜を形成するともに、前記ゲート電極の側方のうち、前記ゲート電極と前記コンタクトプラグとの間に位置する領域のみに空洞を設ける工程を含み、
前記応力絶縁膜は、前記半導体基板における前記ゲート電極の直下に位置するチャネル領域に対して応力を生じる、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記半導体基板上に保護膜を形成する工程（ｄ１）と、前記ソースドレイン領域上の前記保護膜を貫通して設けられたコンタクトホール内に前記コンタクトプラグを形成する工程（ｄ２）と、前記工程（ｄ２）の後に前記保護膜を除去する工程（ｄ３）とを備えている、半導体装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体装置の製造方法において、
前記工程（ｂ）の後で、前記工程（ｄ）の前に、前記ゲート電極の側面上に断面形状がＬ字状のサイドウォールを形成する工程（ｆ）と、前記工程（ｆ）の後に、前記半導体基板上に前記ゲート電極を覆い、且つ、前記サイドウォールに接するように下地絶縁膜を形成する工程（ｇ）とを備え、
前記工程（ｅ）では、前記下地絶縁膜上に接して前記応力絶縁膜を形成する、半導体装置の製造方法。
【請求項１２】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
前記半導体基板における前記ゲート電極の側方下にソースドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート電極の側面上に熱分解特性を有する保護サイドウォールを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板上に応力絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記ソースドレイン領域の一部分上の前記応力絶縁膜を貫通して前記ゲート電極の一部分に対向するコンタクトプラグを形成する工程（ｆ）と、
前記工程（ｆ）の後に、熱処理により前記保護サイドウォールを熱分解させて空洞を形成する工程（ｇ）とを備え、
前記工程（ｄ）は、前記ゲート電極と前記コンタクトプラグとの間に位置する領域のみに前記保護サイドウォールを形成する工程を含み、
前記工程（ｇ）では、前記ゲート電極の側方のうち、前記ゲート電極と前記コンタクトプラグとの間に位置する領域のみに空洞が設けられ、
前記応力絶縁膜は、前記半導体基板における前記ゲート電極の直下に位置するチャネル領域に対して応力を生じる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に寄生容量の低減を図ると共に駆動能力の向上が図れるＭＩＳ(Metal Insulator Semiconductor)トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の動作速度を向上させるには、トランジスタ及び配線に存在する寄生抵抗や寄生容量を減少させる必要がある。特に、複雑な論理演算を行う回路では、ＮＡＮＤやＮＯＲなどの一つの論理ゲートから出力される信号を他の複数の論理ゲートの入力として用いる場合が多数ある。
【０００３】
一つの論理ゲートの出力側に接続されている次段の論理ゲートの入力端子数をファンアウト（Ｆ／Ｏ：fan-out）というが、Ｆ／Ｏすなわち論理ゲートの入力数増加分だけ、論理ゲートの出力側の負荷は増加し、論理ゲートの出力電圧の変化速度は遅くなる。
論理ゲートの出力電圧の変化速度の劣化は、論理回路の動作速度が遅くなることを意味しており、高速で複雑な演算を行うには、Ｆ／Ｏが大きくなったときに論理ゲートの動作速度の劣化を起こさないようにする必要がある。
【０００４】
Ｆ／Ｏの増加に伴う負荷増加の大部分は、ＭＩＳトランジスタのゲート電極に関する寄生容量であり、ゲート電極に関する寄生容量は、ゲート電極−基板間の寄生容量とゲート電極−拡散領域（ソースドレイン領域）間の寄生容量とに分けられる。
【０００５】
しかし、ゲート電極−基板間の寄生容量は、ＭＩＳトランジスタのゲート絶縁膜容量そのものであり、この寄生容量を減らすことは、トランジスタの出力電流の減少を生じさせるため、ゲート電極−基板間の寄生容量を減少させることはできない。
【０００６】
このため、Ｆ／Ｏが大きくなっても、回路の動作速度の劣化を起こさないようにするには、ゲート電極−拡散領域間の寄生容量を減少させる必要がある。
【０００７】
しかしながら、ゲート電極−拡散領域間の寄生容量は、微細化に伴い、ＭＩＳトランジスタのソースドレイン領域に接続されたコンタクトプラグとゲート電極との間隔が縮小されることにより、ますます増加する傾向にある。この課題を解決するために、ゲート電極側面に最も誘電率の小さいエアーギャップを設けることにより、ゲート電極−拡散領域（コンタクトプラグ）間の容量を低減させ、Ｆ／Ｏ特性の向上、すなわち動作速度の速い半導体装置及びその製造方法が提案されている（例えば、特許文献１参照）。
【０００８】
以下に、ゲート電極と拡散領域（コンタクトプラグ）間の寄生容量の低減に着目した従来の半導体装置について、図７を参照しながら説明する。図７は、従来の半導体装置の構造を示す要部断面図である。
【０００９】
図７に示すように、半導体基板１１０における素子分離領域１１１に囲まれた活性領域１１０Ａと、半導体基板１１０に形成されたｐ型ウェル領域１１２と、活性領域１１０Ａ上に形成されたゲート絶縁膜１１３と、ゲート絶縁膜１１３上に形成されたゲート電極１１４と、活性領域１１０Ａにおけるゲート電極１１４の側方下の領域に形成されたｎ型エクステンション領域１１５と、活性領域１１０Ａにおけるｎ型エクステンション領域１１５の外側領域に形成されたｎ型ソースドレイン領域１１６と、ゲート電極１１４の側面から離間したｎ型ソースドレイン領域１１６上に形成された第１層間絶縁膜１１７と、ゲート電極１１４及び第１層間絶縁膜１１７上に形成された第２層間絶縁膜１１８とを備えている。そして、ゲート電極１１４の側方には、第１層間絶縁膜１１７との間にエアーギャップ１１９が形成されている。
【特許文献１】特開２０００−１２４４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来のエアーギャップを有するＭＩＳトランジスタ及びその製造方法では、ゲート電極の周囲全体を取り囲むようにエアーギャップが形成される。この構成では、キャリア移動度を向上するために、半導体基板上に応力を有する応力絶縁膜を形成してチャネル領域に応力を印加する、いわゆる歪み技術を適用することは技術的に困難である。なぜならば、応力絶縁膜からの応力をチャネル領域に効果的に印加するためには、ゲート電極の近傍に応力絶縁膜を形成する必要があるが、従来の構成（特許文献１に記載の構成）では、ゲート電極の周囲にエアーギャップを設けるため、ゲート電極に近接して応力絶縁膜を形成することができないという課題がある。
【００１１】
前記に鑑み、本発明の目的は、ゲート電極と拡散領域間の寄生容量の低減を図るとともに、応力絶縁膜を用いてキャリア移動度の向上が図れるＭＩＳトランジスタを備えて半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板におけるゲート電極の側方下に形成されたソースドレイン領域と、ソースドレイン領域の一部分の上に、ゲート電極の一部分に対向するように形成されたコンタクトプラグと、半導体基板上にゲート電極を覆うように形成された応力絶縁膜とを備えている。この半導体装置では、ゲート電極の側方のうち、ゲート電極とコンタクトプラグとの間に位置する領域のみに空洞が設けられており、応力絶縁膜は、半導体基板におけるゲート電極の直下に位置するチャネル領域に対して応力を生じる。
【００１３】
このような半導体装置では、ゲート電極の側方のうちゲート電極とコンタクトプラグとの間に空洞が設けられているので、ゲート電極とコンタクトプラグとの間における寄生容量の低減を図ることができる。
【００１４】
また、空洞は、ゲート電極の側方のうち、ゲート電極とコンタクトプラグとの間に位置する領域のみに設けられている。よって、ゲート電極の側方のうち、空洞が形成されている領域以外の領域には、空洞を介さずに応力絶縁膜を設けることができるので、キャリア移動度の向上を図ることができる。
【００１５】
本発明の半導体装置では、ソースドレイン領域上に形成された金属シリサイド層を備えていても良く、コンタクトプラグは、金属シリサイド層に接続されていても良い。
【００１６】
本発明の半導体装置では、コンタクトプラグは、応力絶縁膜を貫通して設けられていることが好ましい。
【００１７】
後述の好ましい実施形態では、半導体装置は、ゲート電極の側面上に形成された断面形状がＬ字状のサイドウォールと、半導体基板上にゲート電極を覆うように、サイドウォールに接して形成された下地絶縁膜とを備えている。そして、応力絶縁膜は、下地絶縁膜上に接して形成されており、空洞は、ゲート電極の側面上にサイドウォールを介して形成された下地絶縁膜とコンタクトプラグとの間に形成されている。この場合、空洞は、応力絶縁膜によって周囲を囲まれており、また、空洞のゲート幅方向の寸法は、コンタクトプラグのゲート幅方向の寸法と同じ、又はそれよりも小さい。
【００１８】
後述の好ましい別の実施形態では、半導体装置は、ゲート電極の側面上に形成された断面形状がＬ字状のサイドウォールとを備えている。そして、応力絶縁膜は、空洞が形成されている領域以外はサイドウォールに接して形成されており、空洞は、ゲート電極の側面上に形成されたサイドウォールと応力絶縁膜との間に形成されている。
【００１９】
本発明の半導体装置では、ソースドレイン領域は、ｎ型拡散領域からなり、応力絶縁膜は、チャネル領域におけるチャネル長方向に対して引っ張り応力を生じさせることが好ましい。
【００２０】
本発明の第１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、半導体基板におけるゲート電極の側方下にソースドレイン領域を形成する工程（ｃ）と、ソースドレイン領域の一部分の上に、ゲート電極の一部分に対向するようにコンタクトプラグを形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板上に応力絶縁膜を形成する工程（ｅ）とを備えている。工程（ｅ）は、応力絶縁膜を形成するともに、ゲート電極の側方のうち、ゲート電極とコンタクトプラグとの間に位置する領域のみに空洞を設ける工程を含んでいる。応力絶縁膜は、半導体基板におけるゲート電極の直下に位置するチャネル領域に対して応力を生じる。
【００２１】
このような製造方法では、工程（ｅ）において、半導体基板上に応力絶縁膜を設けている。よって、キャリア移動度の向上を図ることができる。
【００２２】
また、工程（ｆ）において、ゲート電極とコンタクトプラグとの間に空洞を設けるので、ゲート電極とコンタクトプラグとの間における寄生容量の低減を図ることができる。
【００２３】
さらに、ゲート電極の側方のうちゲート電極とコンタクトプラグとの間のみに空洞を設けるので、応力絶縁膜によるチャネル領域への引っ張り応力の印加に対してほとんど影響を与えることなくゲート電極とコンタクトプラグとの間における寄生容量の低減を図ることができる。
【００２４】
本発明の第１の半導体装置の製造方法では、工程（ｄ）は、半導体基板上に保護膜を形成する工程（ｄ１）と、ソースドレイン領域上の保護膜を貫通して設けられたコンタクトホール内にコンタクトプラグを形成する工程（ｄ２）と、工程（ｄ２）の後に保護膜を除去する工程（ｄ３）とを備えていることが好ましい。
【００２５】
本発明の第１の半導体装置の製造方法では、工程（ｂ）の後で、工程（ｄ）の前に、ゲート電極の側面上に断面形状がＬ字状のサイドウォールを形成する工程（ｆ）と、工程（ｆ）の後に、半導体基板上にゲート電極を覆い、且つ、サイドウォールに接するように下地絶縁膜を形成する工程（ｇ）とを備えていることが好ましく、工程（ｅ）では、下地絶縁膜上に接して応力絶縁膜を形成することが好ましい。
【００２６】
本発明の第２の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、半導体基板におけるゲート電極の側方下にソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）の後に、ゲート電極の側面上に熱分解特性を有する保護サイドウォールを形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板上に応力絶縁膜を形成する工程（ｅ）と、工程（ｅ）の後に、ソースドレイン領域の一部分上の応力絶縁膜を貫通してゲート電極の一部分に対向するコンタクトプラグを形成する工程（ｆ）と、工程（ｆ）の後に、熱処理により保護サイドウォールを熱分解させて空洞を形成する工程（ｇ）とを備えている。工程（ｄ）は、ゲート電極とコンタクトプラグとの間に位置する領域のみに保護サイドウォールを形成する工程を含んでいる。工程（ｇ）では、ゲート電極の側方のうち、ゲート電極とコンタクトプラグとの間に位置する領域のみに空洞が設けられ、応力絶縁膜は、半導体基板におけるゲート電極の直下に位置するチャネル領域に対して応力を生じる。
【００２７】
このような製造方法では、上記本発明の第１の半導体装置の製造方法で得られる効果と同一の効果を得ることができる。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、ゲート電極の側方のうち、ゲート電極とソースドレイン領域に接続されたコンタクトプラグ間に位置する領域のみに空洞を設け、その他の領域は空洞を介さずに応力絶縁膜が形成されている。この構成によれば、空洞によってゲート電極とソースドレイン領域に接続されたコンタクトプラグ間の寄生容量の低減が図れるとともに、応力絶縁膜によってキャリア移動度の向上を図ることができる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）におけるIB−IB'線における断面図、（ｃ）は（ａ）におけるIC−IC'線における断面図である。
【００３０】
本実施形態に係る半導体装置は、図１（ｂ）及び（ｃ）に示すように、半導体基板１０における素子分離領域１１に囲まれた活性領域１０Ａと、活性領域１０Ａを含む半導体基板１０に素子分離領域１１よりも深い位置まで形成されたｐ型ウェル領域１２と、活性領域１０Ａ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたポリシリコン膜からなるゲート電極１４と、ゲート電極１４の側面上に形成された断面形状がＩ字状のオフセットスペーサ１５と、活性領域１０Ａにおけるゲート電極１４の側方下の領域に形成されたｎ型エクステンション領域１６と、ゲート電極１４の側面上にオフセットスペーサ１５を介して形成された断面形状がＬ字状の内側サイドウォール１７ａと、活性領域１０Ａにおける内側サイドウォール１７ａの外側方下の領域に形成されたｎ型ソースドレイン領域１９と、ゲート電極１４を覆い、且つ、内側サイドウォール１７ａに接するように半導体基板１０上に形成された下地絶縁膜２０と、活性領域１０Ａを覆うように下地絶縁膜２０上に形成された応力絶縁膜２３と、応力絶縁膜２３上に形成された層間絶縁膜２５とが形成されている。そして、図１（ａ）及び（ｂ）に示すように、ｎ型ソースドレイン領域１９上に応力絶縁膜２３及び下地絶縁膜２０を貫通して設けられたコンタクトホール１８と、コンタクトホール１８内に埋め込まれ、ｎ型ソースドレイン領域１９に電気的に接続された導電材料からなるコンタクトプラグ２２とを備えている。そして、ゲート電極１４の側方のうち、ゲート電極１４とコンタクトプラグ２２とが対向している領域、すなわちゲート電極１４の側面上に形成された下地絶縁膜２０とコンタクトプラグ２２との間に位置する領域には、図１（ａ）及び（ｂ）に示すように、応力絶縁膜２３が完全に充填されずに形成され、周囲を応力絶縁膜２３に囲まれた空洞２４が形成されている。一方、ゲート電極１４の側方のうち、ゲート電極１４とコンタクトプラグ２２とが対向していない領域、すなわちゲート電極１４の側方にコンタクトプラグ２２が形成されていない領域には、図１（ｃ）に示すように、空洞２４は形成されておらず、ゲート電極１４の側面上に内側サイドウォール１７ａを介して形成された下地絶縁膜２０に接して応力絶縁膜２３が形成されている。この応力絶縁膜２３は、チャネル領域におけるゲート長方向（チャネル長方向）に対して引っ張り応力を生じさせる。なお、空洞２４のゲート幅方向の寸法は、コンタクトプラグ２２のゲート幅方向の寸法と同じ、又はそれよりも小さい。
【００３１】
第１の実施形態の半導体装置によれば、ゲート電極１４とコンタクトプラグ２２との間に空洞２４が形成されているため、ゲート電極１４とコンタクトプラグ２２との間における寄生容量の低減を図ることができる。さらに、半導体基板１０上には、ゲート電極１４を覆うように活性領域１０Ａ上に応力絶縁膜２３が形成されているため、活性領域１０Ａにおけるゲート電極１４の直下に位置するチャネル領域のゲート長方向に対して引っ張り応力が印加されるので、電子の移動度が向上しｎ型ＭＩＳトランジスタの駆動力を高めることができる。このとき、空洞２４は、ゲート電極１４とコンタクトプラグ２２との間にしか形成されていないので、応力絶縁膜２３によるチャネル領域への引っ張り応力の印加に対してほとんど影響を与えない。
【００３２】
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ１）〜（ｃ１）、（ａ２）〜（ｃ２）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ１）〜（ｃ１）は、図１（ａ）におけるIB−IB'線における断面図であり、図４（ａ２）〜（ｃ２）は、図１（ａ）におけるIC−IC'線における断面図である。
【００３３】
まず、図２（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えば面方位が（１００）面の主面を持つシリコン（Ｓｉ）からなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。その後、リソグラフィ法及びイオン注入法により、半導体基板１０に、例えばＢ（ボロン）等のｐ型不純物を注入して、ｐ型ウェル領域１２を形成する。その後、半導体基板１０上の全面に、例えば膜厚が２ｎｍのシリコン酸窒化膜、膜厚が１００ｎｍのポリシリコン膜を成膜する。その後、フォトリソグラフィ法及びドライエッチング法により、ポリシリコン膜及びシリコン酸窒化膜を順次パターニングして、素子分離領域１１によって囲まれた半導体基板１０からなる活性領域１０Ａ上に、シリコン酸窒化膜からなるゲート絶縁膜１３及びポリシリコン膜からなるゲート電極１４を形成する（工程（ａ）及び工程（ｂ））。
【００３４】
次に、半導体基板１０上の全面に、膜厚が５ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックすることにより、ゲート電極１４の側面上に断面形状がＩ字状のオフセットスペーサ１５を形成する。その後、活性領域１０Ａに、ゲート電極１４及びオフセットスペーサ１５をマスクにして、ｎ型不純物であるリンをドーズ量４×１０１４ions/cm2で注入してｎ型エクステンション領域１６を形成する。
【００３５】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上の全面に、例えば膜厚が５ｎｍのシリコン酸化膜と膜厚３０ｎｍのシリコン窒化膜とを順次堆積した後、シリコン酸化膜及びシリコン窒化膜からなる積層膜をエッチバックすることにより、ゲート電極１４の側面上にオフセットスペーサ１５を介してサイドウォール１７を形成する。サイドウォール１７は、シリコン酸化膜からなる断面形状がＬ字状の内側サイドウォール１７ａと、内側サイドウォール１７ａ上に形成されたシリコン窒化膜からなる外側サイドウォール１７ｂとで構成されている（工程（ｆ））。  
【００３６】
その後、ゲート電極１４、オフセットスペーサ１５及びサイドウォール１７をマスクにして、活性領域１０Ａにｎ型不純物であるリンをドーズ量４×１０１５ions/cm2でイオン注入した後、熱処理を行ってｎ型ソースドレイン領域１９を形成する（工程（ｃ））。
【００３７】
次に、図２（ｂ）に示すように、サイドウォール１７のうち外側サイドウォール１７ｂを選択的に除去して、内側サイドウォール１７ａのみを残存させる。
【００３８】
次に、図２（ｃ）に示すように、半導体基板１０上の全面に、シリコン窒化膜からなる厚さ２ｎｍ〜５ｎｍの下地絶縁膜２０を形成した後（工程（ｇ））、下地絶縁膜２０上にシリコン酸化膜からなる保護膜２１を形成する（工程（ｄ１））。その後、ＣＭＰ（Chemical Mechanical Polishing）によって保護膜２１の上面の平坦化を行なう。
【００３９】
次に、図３（ａ）に示すように、下地絶縁膜２０及び保護膜２１に、下地絶縁膜２０及び保護膜２１を貫通しｎ型ソースドレイン領域１９に到達するコンタクトホール１８を形成する。
【００４０】
次に、図３（ｂ）に示すように、コンタクトホール１８を含む保護膜２１上に導電材料を形成した後、ＣＭＰ法により保護膜２１上の不要な導電材料を除去することにより、コンタクトホール１８内にコンタクトプラグ２２を形成する（工程（ｄ２））。コンタクトプラグ２２は、例えばＴｉＮからなるバリア膜上にタングステンからなる導電膜が形成された構成を有している。
【００４１】
次に、図３（ｃ）に示すように、下地絶縁膜２０をエッチングストッパーとして保護膜２１を選択的に除去する（工程（ｄ３））。これにより、ｎ型ソースドレイン領域１９上にコンタクトプラグ２２が突出した構造で残存する。ここで、保護膜２１として例えばＰＳＧ（phosphorus Doped Silicon Glass）膜を用いれば、希フッ酸溶液によるウェットエッチングにより下地絶縁膜２０及びコンタクトプラグ２２に対して選択的に除去することができる。このとき、素子分離領域１１は、下地絶縁膜２０によって覆われているためエッチングされることない。
【００４２】
次に、図４（ａ１）及び（ａ２）に示すように、半導体基板１０上の全面にシリコン窒化膜からなる厚さ５０ｎｍ程度の応力絶縁膜２３を形成する（工程（ｅ））。このとき、ゲート電極１４とコンタクトプラグ２２との間隔が狭いため、応力絶縁膜２３によってゲート電極１４とコンタクトプラグ２２との間の領域が完全に埋まらず空洞２４が形成される。なお、ゲート電極１４とコンタクトプラグ２２との間隔は、空洞２４を形成するために５０ｎｍ以下であることが望ましい。また、応力絶縁膜２３は、例えば水素を含むシリコン窒化膜を形成した後、ＵＶキュア処理を行うことによって形成することができ、シリコン窒化膜中の水素を放出させてシリコン窒化膜自体を収縮させることによって、チャネル領域におけるゲート長方向に対して引っ張り応力を生じさせる。ここで、応力絶縁膜２３は、例えば厚さ５ｎｍのシリコン窒化膜で形成する工程とＵＶキュアする工程を繰り返して、厚さ５０ｎｍ程度にしても良い。
【００４３】
次に、図４（ｂ１）及び（ｂ２）に示すように、応力絶縁膜２３が形成された半導体基板１０上の全面に、シリコン酸化膜からなる層間絶縁膜２５を形成する。その後、ＣＭＰ法によって層間絶縁膜２５の上面の平坦化を行なう。
【００４４】
次に、図４（ｃ１）及び（ｃ２）に示すように、ＣＭＰ法によって、コンタクトプラグ２２上に形成されている層間絶縁膜２５及び応力絶縁膜２３を研磨除去して、コンタクトプラグ２２の上面を露出させる。このとき、ＣＭＰ法による研磨除去は、層間絶縁膜２５の研磨レートと応力絶縁膜２３の研磨レートが同じ程度の条件で行うことが望ましい。
【００４５】
以上の工程を以って本実施形態に係るＮ型ＭＩＳトランジスタを有する半導体装置を製造することができる。
【００４６】
なお、本実施形態では、金属シリサイド膜を形成していないが、必要に応じてゲート電極１４及びｎ型ソースドレイン領域１９の上に金属シリサイド膜を形成しても良い。例えば、図２（ａ）において、ｎ型ソースドレイン領域１９を形成した後、半導体基板１０の上に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）又は白金（Ｐｔ）等からなる金属膜を堆積し、堆積した金属膜をアニールすることにより、ゲート電極１４及び、ｎ型ソースドレイン領域１９の各上部に金属シリサイド層を形成しても良い。この場合、ｎ型ソースドレイン領域１９とコンタクトプラグ２２とは金属シリサイド層を介して接続される。
【００４７】
第１の実施形態の半導体装置の製造方法によれば、ゲート電極１４とコンタクトプラグ２２との間のみに空洞２４を自己整合的に形成するとともに、ゲート電極１４を覆うように活性領域１０Ａ上に応力絶縁膜２３が形成することができる。これにより、ゲート電極１４とコンタクトプラグ２２との間における寄生容量の低減を図ることができるとともに、活性領域１０Ａにおけるゲート電極１４の直下に位置するチャネル領域のゲート長方向に対して引っ張り応力を印加することができる応力絶縁膜２３を形成することができる。
【００４８】
また、第１の実施形態の半導体装置の製造方法によれば、ゲート電極１４とコンタクトプラグ２２との間隔が狭いため、具体的には、その間隔が５０ｎｍ以下であるため、ゲート電極１４とコンタクトプラグ２２との間に自己整合的に空洞２４を形成することができる。よって、比較的簡便な方法により、応力絶縁膜によるチャネル領域への引っ張り応力の印加に対してほとんど影響を与えることなくゲート電極とコンタクトプラグとの間における寄生容量の低減を図ることができる。さらに、半導体装置の小型化に貢献することもできる。
【００４９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。図５（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）におけるVB−VB'線における断面図、（ｃ）は（ａ）におけるVC−VC'線における断面図である。
【００５０】
本実施形態に係る半導体装置は、図５（ｂ）及び（ｃ）に示すように、半導体基板１０における素子分離領域１１に囲まれた活性領域１０Ａと、活性領域１０Ａを含む半導体基板１０に素子分離領域１１よりも深い位置まで形成されたｐ型ウェル領域１２と、活性領域１０Ａ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたポリシリコン膜からなるゲート電極１４と、ゲート電極１４の側面上に形成された断面形状がＩ字状のオフセットスペーサ１５と、活性領域１０Ａにおけるゲート電極１４の側方下の領域に形成されたｎ型エクステンション領域１６と、ゲート電極１４の側面上にオフセットスペーサ１５を介して形成された断面形状がＬ字状の内側サイドウォール１７ａと、活性領域１０Ａにおける内側サイドウォール１７ａの外側方下の領域に形成されたｎ型ソースドレイン領域１９と、ゲート電極１４を覆うように活性領域１０Ａ上に形成された応力絶縁膜２３と、応力絶縁膜２３上に形成された層間絶縁膜２５とが形成されている。そして、図５（ａ）及び（ｂ）に示すように、ｎ型ソースドレイン領域１９上に応力絶縁膜２３及び層間絶縁膜２５を貫通して設けられたコンタクトホール１８と、コンタクトホール１８内に埋め込まれ、ｎ型ソースドレイン領域１９に電気的に接続された導電材料からなるコンタクトプラグ２２とを備えている。そして、ゲート電極１４の側方のうち、ゲート電極１４とコンタクトプラグ２２とが対向している領域、すなわちゲート電極１４とコンタクトプラグ２２との間に位置する領域には、内側サイドウォール１７ａと応力絶縁膜２３とに挟まれた空洞３１が形成されている。一方、ゲート電極１４の側方のうち、ゲート電極１４とコンタクトプラグ２２とが対向していない領域、すなわちゲート電極１４の側方にコンタクトプラグ２２が形成されていない領域には、空洞３１が形成されておらず、内側サイドウォール１７ａに接して応力絶縁膜２３が形成されている。この応力絶縁膜２３は、チャネル領域におけるゲート長方向に対して引っ張り応力を生じさせる。なお、空洞３１は、熱分解特性を有するポリマーが熱分解されて形成された空洞である。
【００５１】
第２の実施形態の半導体装置によれば、ゲート電極１４とコンタクトプラグ２２との間に空洞３１が形成されているため、ゲート電極１４とコンタクトプラグ２２との間における寄生容量の低減を図ることができる。さらに、半導体基板１０上には、ゲート電極１４を覆うように活性領域１０Ａ上に応力絶縁膜２３が形成されているため、活性領域１０Ａにおけるゲート電極１４の直下に位置するチャネル領域のゲート長方向に対して引っ張り応力が印加されるので、電子の移動度が向上しｎ型ＭＩＳトランジスタの駆動力を高めることができる。このとき、空洞３１は、ゲート電極１４とコンタクトプラグ２２との間にしか形成されていないので、応力絶縁膜２３によるチャネル領域への引っ張り応力の印加に対してほとんど影響を与えない。
【００５２】
図６（ａ１）〜（ｄ１）及び（ａ２）〜（ｄ２）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。図６（ａ１）〜（ｄ１）は、図５（ａ）におけるVB−VB'線における断面図であり、図６（ａ２）〜（ｄ２）は、図５（ａ）におけるVC−VC'線における断面図である。
【００５３】
まず、図２（ａ）及び（ｂ）と同様な工程によって、図２（ｂ）に示すような構成を形成する。
【００５４】
次に、図６（ａ１）及び（ａ２）に示すように、半導体基板１０上の全面に、熱分解特性を有する保護材料、例えば４００℃程度の熱処理で熱分解するポリマー膜を形成する。その後、ポリマー膜の異方性エッチングを行って、ゲート電極１４の側面上に内側サイドウォール１７ａを介してポリマー膜からなる保護サイドウォール３０を形成する（工程（ｄ））。
【００５５】
次に、図６（ｂ１）及び（ｂ２）に示すように、後工程で形成されるコンタクトプラグ２２とゲート電極１４との間に位置する部分、すなわち、図５（ａ）に示すように後工程で空洞３１を形成する部分に保護サイドウォール３０を残存させ、その他の部分の保護サイドウォール３０を除去する。例えば、保護サイドウォール３０を残存させる部分上をレジストで覆って不要な保護サイドウォールを除去する。その後、半導体基板１０上の全面にシリコン窒化膜からなる厚さ５０ｎｍ程度の応力絶縁膜２３を形成する（工程（ｅ））。このとき、応力絶縁膜２３は、例えば水素を含むシリコン窒化膜を形成した後、ＵＶキュア処理を行うことによって形成することができ、シリコン窒化膜中の水素を放出させてシリコン窒化膜自体を収縮させることによって、チャネル領域におけるゲート長方向に対して引っ張り応力を生じさせる。その後、応力絶縁膜２３が形成された半導体基板１０上の全面に、シリコン酸化膜からなる層間絶縁膜２５を形成した後、ＣＭＰ法によって層間絶縁膜２５の上面の平坦化を行なう。これにより、保護サイドウォール３０が形成されている部分は、図６（ｂ１）に示すようにゲート電極１４の側面上に保護サイドウォール３０を介して応力絶縁膜２３が形成される一方、保護サイドウォール３０が形成されていない部分は、図６（ｂ２）に示すようにゲート電極１４の側面上に形成された内側サイドウォール１７ａに接して応力絶縁膜２３が形成される。
【００５６】
次に、図６（ｃ１）及び（ｃ２）に示すように、応力絶縁膜２３及び層間絶縁膜２５に、応力絶縁膜２３及び層間絶縁膜２５を貫通しｎ型ソースドレイン領域１９に到達するコンタクトホール１８を形成する。その後、コンタクトホール１８を含む層間絶縁膜２５上に導電材料を形成した後、ＣＭＰ法により層間絶縁膜２５上の不要な導電材料を除去することにより、コンタクトホール１８内にコンタクトプラグ２２を形成する（工程（ｆ））。コンタクトプラグ２２は、例えばＴｉＮからなるバリア膜上にタングステンからなる導電膜が形成された構成を有している。
【００５７】
次に、図６（ｄ１）及び（ｄ２）に示すように、半導体基板１０に対して４５０℃程度の熱処理を施すことにより（工程（ｇ））、熱分解特性を有する保護サイドウォール３０が熱分解されて空洞３１が形成される。
【００５８】
以上の工程を以って本実施形態に係るＮ型ＭＩＳトランジスタを有する半導体装置を製造することができる。
【００５９】
なお、本実施形態では、金属シリサイド膜を形成していないが、第１の実施形態と同様に、必要に応じてゲート電極１４及びｎ型ソースドレイン領域１９の上に金属シリサイド膜を形成しても良い。
【００６０】
第２の実施形態の半導体装置の製造方法によれば、ゲート電極１４とコンタクトプラグ２２との間のみに熱分解特性を有する保護サイドウォール３０を形成した後、ゲート電極１４を覆うように活性領域１０Ａ上に応力絶縁膜２３が形成し、その後に保護サイドウォール３０を熱分解して空洞３１を形成することができる。これにより、ゲート電極１４とコンタクトプラグ２２との間における寄生容量の低減を図ることができるとともに、活性領域１０Ａにおけるゲート電極１４の直下に位置するチャネル領域のゲート長方向に対して引っ張り応力を印加することができる応力絶縁膜２３を形成することができる。
【００６１】
なお、第１、第２の実施形態では、ｎ型ＭＩＳトランジスタを用いて説明したが、ｐ型ＭＩＳトランジスタであっても応力絶縁膜として圧縮応力を有する膜を用いることで、同様の効果を得ることができえる。
【産業上の利用可能性】
【００６２】
本発明は、寄生容量の低減及び駆動能力の向上が必要なＭＩＳトランジスタを備えた半導体装置及びその製造に有用である。
【図面の簡単な説明】
【００６３】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図、（ｂ）は（ａ）におけるIB−IB'線における断面図、（ｃ）は（ａ）におけるIC−IC'線における断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ１）〜（ｃ１）及び（ａ２）〜（ｃ２）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、（ａ１）〜（ｃ１）は図１（ａ）におけるIB−IB'線における断面図であり、（ａ２）〜（ｃ２）は図１（ａ）におけるIC−IC'線における断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図、（ｂ）は（ａ）におけるVB−VB'線における断面図、（ｃ）は（ａ）におけるVC−VC'線における断面図である。
【図６】（ａ１）〜（ｄ１）及び（ａ２）〜（ｄ２）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、（ａ１）〜（ｄ１）は図５（ａ）におけるVB−VB'線における断面図であり、（ａ２）〜（ｄ２）は図５（ａ）におけるVC−VC'線における断面図である。
【図７】従来における半導体装置の断面図である。
【符号の説明】
【００６４】
１０      半導体基板 
１０Ａ    活性領域 
１１      素子分離領域 
１２      ｐ型ウェル領域 
１３      ゲート絶縁膜 
１４      ゲート電極 
１５      オフセットスペーサ 
１６      ｎ型エクステンション領域 
１７      サイドウォール 
１７ａ    内側サイドウォール 
１７ｂ    外側サイドウォール 
１８      コンタクトホール 
１９      ｎ型ソースドレイン領域 
２０      下地絶縁膜 
２１      保護膜 
２２      コンタクトプラグ 
２３      応力絶縁膜 
２４      空洞 
２５      層間絶縁膜 
３０      保護サイドウォール 
３１      空洞 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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