(57)【要約】      （修正有）【課題】省電力モードへの移行時間、復帰時間が短く、短時間の間欠動作が可能な基準電圧発生回路を有する、Ａ／Ｄ変換器、Ｄ／Ａ変換器を提供する。【解決手段】第１基準電圧端子ＶＲＴと第２基準電圧端子ＶＲＢとの間に接続され、複数の基準電圧を発生する基準電圧発生部１２と、第１及び第２基準電圧端子にそれぞれ接続された容量１３ａ、１３ｂと、第１及び第２基準電圧端子の電圧値を検出する基準電圧検出回路１６と、基準電圧検出回路により検出された電圧値に応じて、基準電圧発生部へ流す電源電流の大きさを制御する電流制御回路１１ａ、１１ｂと、省電力モード時に基準電圧発生部を高抵抗素子１５に切替える切替え手段１４ａ〜１４ｄとを備える。省電力モード時に高抵抗素子に切り替えることで、第１及び第２基準電圧端子間の電流を低減し、しかも、微小電流で容量の電位は保持され、省電力モードからの復帰時間が短くなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１基準電圧端子と第２基準電圧端子との間に接続され、前記両端子から電源電流が供給されることにより複数の基準電圧を発生する基準電圧発生部と、
前記第１及び第２基準電圧端子にそれぞれ接続された電荷蓄積用の容量と、
前記第１及び第２基準電圧端子の電圧値を検出する基準電圧検出回路と、
前記基準電圧検出回路により検出された電圧値に応じて、前記第１及び第２基準電圧端子が所定の電圧値に維持されるように前記基準電圧発生部へ流す電源電流の大きさを制御する電流制御回路と、
省電力モード時に、前記第１基準電圧端子と前記第２基準電圧端子との間に接続されている前記基準電圧発生部を高抵抗な素子に切替える切替え手段とを備えた基準電圧発生回路。
【請求項２】
前記切替え手段は、
前記第１及び第２基準電圧端子の少なくとも一方と前記基準電圧発生部との間に接続された基準電圧発生部スイッチと、
前記第１基準電圧端子と前記第２基準電圧端子に高抵抗接続スイッチを介して接続された高抵抗とを備え、
通常モード時には、前記基準電圧発生部スイッチは電流を流し、前記高抵抗接続スイッチは前記高抵抗を切り離し、
省電力モード時には、前記基準電圧発生部スイッチは電流を遮断し、前記高抵抗接続スイッチは前記高抵抗を前記第１基準電圧端子と前記第２基準電圧端子に接続するように制御する請求項１記載の基準電圧発生回路。
【請求項３】
前記切替え手段は、前記第１及び第２基準電圧端子の少なくとも一方と前記基準電圧発生部との間に接続された可変抵抗スイッチを有し、省電力モード時には、前記可変抵抗スイッチの抵抗値が通常モード時よりも増加するように制御する請求項１記載の基準電圧発生回路。
【請求項４】
前記基準電圧検出回路は、所定の基準電圧を出力する基準電圧部と、前記第１及び第２基準電圧端子の電圧値を、前記基準電圧部が出力する所定の基準電圧と比較するコンパレータにより構成された請求項１記載の基準電圧発生回路。
【請求項５】
請求項１〜４のいずれか１項に記載の基準電圧発生回路と、
前記基準電圧発生回路から出力される前記複数の基準電圧に基づきアナログ信号をディジタル信号に変換するＡ／Ｄ変換部とを備えたＡ／Ｄ変換器。
【請求項６】
請求項１〜４のいずれか１項に記載の基準電圧発生回路と、
前記基準電圧発生回路から出力される前記複数の基準電圧に基づきディジタル信号をアナログ信号に変換するＤ／Ａ変換部とを備えたＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電流により生成された二つの基準電圧から抵抗分圧により複数の基準電圧を発生させる基準電圧発生回路に関する。また、この複数の基準電圧に基づきアナログ入力信号を量子化してディジタル信号を生成するＡ／Ｄ変換器、およびディジタル入力信号からアナログ信号を生成するＤ／Ａ変換器に関する。
【背景技術】
【０００２】
ＡＶ分野、情報通信分野等におけるディジタル化に伴い、キーデバイスであるＡ／Ｄ変換器、Ｄ／Ａ変換器には高速化、高精度化が求められているが、それらの性能とは相反する低消費電力化も同時に求められている。
【０００３】
ＡＶ分野、情報通信分野等で広く用いられているＡ／Ｄ変換器には、フラッシュ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器、逐次比較型Ａ／Ｄ変換器、Ｄ／Ａ変換器には抵抗ストリング型Ｄ／Ａ変換器、Ｒ−２Ｒ型Ｄ／Ａ変換器などがある。これらの変換器は、所定の基準電圧を用いてデータの変換を行う。所定の基準電圧としては、内部回路に供給するための基準電圧を発生する回路から出力された二つの基準電圧の間に、必要とされる電圧分の抵抗を直列に接続し、複数の基準電圧を生成して用いる。
【０００４】
基準電圧発生回路が発生する二つの基準電圧に対しては、回路規模の大きな内部回路に対する安定性の確保、及び消費電流の削減のために、大きな外付け容量を設ける構成が採用される（例えば特許文献１参照）。このような大きな外付け容量を設けた場合には、容量が充電されるまでに長時間を必要としている。代表例として、パイプライン型Ａ／Ｄ変換器に用いられた基準電圧発生回路を参照して説明する。
【０００５】
図３は、基本的なパイプラインＡ／Ｄ変換器の構成を示すブロック図である。このパイプラインＡ／Ｄ変換器は、従属接続されたｎ段のステージ、すなわち第１ステージ１［１］〜第ｎステージ１［ｎ］と、最終段のフラッシュＡＤ変換器２と、複数の基準電圧を発生する基準電圧発生回路３から構成されている。基準電圧発生回路３は、基準電圧ＶＲＴ、ＶＲＢ、ＶＲ３、ＶＲ５、ＶＣＭを生成する。
【０００６】
入力アナログ信号Ａｉｎは、ｎ段のステージにより、上位ビットから下位ビットに向けて各々１ビットずつディジタル信号に変換され、さらにフラッシュＡＤ変換機２の出力ディジタル信号を組み合わせて、入力アナログ信号Ａｉｎを所望のビット数でＡ／Ｄ変換した出力信号が得られる。
【０００７】
図３には、第１ステージ１［１］のみについて、構成が具体的に示されているが、他の各段のステージの構成も同様である。すなわち、各ステージは、ＡＤ変換部４、ＤＡ変換部５、および余剰演算部６から構成される。
【０００８】
ＡＤ変換部４は、当段ステージへの入力アナログ信号から、３値化したディジタル信号を生成し出力する。そのディジタル信号は、ＤＡ変換部５にも供給される。ＤＡ変換部５は、ＡＤ変換部４が出力するディジタル信号を、基準電圧ＶＲＴ、ＶＲＢを用いてアナログ電圧に変換し、余剰演算部６に供給する。余剰演算部６は、当段ステージへの入力アナログ信号に対し、ＤＡ変換部５が出力するアナログ信号との減算および増幅を行ない、余剰アナログ信号を生成する。余剰演算部６の出力信号は、次段のステージに入力アナログ
信号として供給される。
【０００９】
図４に、ＡＤ変換部４の具体的な構成例を示す。このＡＤ変換部４は、アナログ入力信号Ｖｉｎを基準電圧ＶＲ３、ＶＲ５とそれぞれ比較するコンパレータ７ａ、７ｂと、このコンパレータ７ａ、７ｂの比較結果を符号化してディジタル信号を出力するエンコーダ８とを有している。エンコーダ８の出力が、当段ステージのディジタル出力値となる。
【００１０】
図５に、ＤＡ変換部５の具体的な構成を示す。ＤＡ変換部５は、論理演算部９、および電圧供給部１０からなる。電圧供給部１０は、基準電圧発生回路３から得られる基準電圧ＶＲＴ、ＶＲＢ、ＶＭを、論理演算部は９の出力に応じて選択して供給する。論理演算部は９、ＡＤ変換部４から供給される３値化されたディジタル信号に応じて、電圧供給部１０による基準電圧の選択を制御する信号を出力する。
【００１１】
図６に、図３の回路に含まれる基準電圧発生回路３の具体的な構成例を示す。この基準電圧発生回路３は、基準電圧発生部１２と、その両端に接続され一定電流を流す電流バイアス源１１ａ、１１ｂにより構成されている。
【００１２】
基準電圧発生部１２は、抵抗値の等しい８個の分圧抵抗１２ａ〜１２ｈにより構成されている。電流バイアス源１１ａは、バイアス電圧ｂｉａｓｐによりゲート制御されるＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）を有し、電源端子ＶＤＤと基準電圧端子ＶＲＴとの間に直列に接続される。なお、以下の説明では便宜上、基準電圧端子ＶＲＴの電圧を基準電圧ＶＲＴと記述するように、端子とその端子電圧を同一の記号を用いて記述する。電流バイアス源１１ｂは、バイアス電圧ｂｉａｓｎによりゲート制御されるＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）を有し、接地端子ＶＳＳと基準電圧端子ＶＲＢとの間に直列に接続される。
【００１３】
８個の分圧抵抗１２ａ〜１２ｈは、二つの基準電圧端子ＶＲＴ、ＶＲＢの間に直列に接続されている。分圧抵抗１２ｃ、１２ｄ間には基準電圧端子ＶＲ３が、分圧抵抗１２ｄ、１２ｅ間には基準電圧端子ＶＣＭが、分圧抵抗１２ｅ、１２ｆの間には基準電圧端子ＶＲ５が、それぞれ接続されている。
【００１４】
基準電圧端子ＶＲＴ、ＶＲＢは、チップ外のパッドＶＲＴ＿ＰＡＤ、ＶＲＢ＿ＰＡＤにそれぞれ接続され、このパッドＶＲＴ＿ＰＡＤ、ＶＲＢ＿ＰＡＤはそれぞれ、外付け容量１３ａ、１３ｂを介してＶＳＳに接続される。
【００１５】
端子電圧ＶＲＴ、ＶＲＢは、パイプライン型ＡＤＣの入力レンジを決定しており、基準電圧ＶＣＭはそのＡＤＣのコモンモード電圧として利用される。基準電圧ＶＲ３、ＶＲ５は、ＡＤ変換部４内のコンパレータ７ａ、７ｂの比較用参照電圧である。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−４２８１５号公報
【特許文献２】特開平１１−２３４０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
Ａ／Ｄ変換器、あるいはＤ／Ａ変換器の低消費電力化への対策としては、回路構成を変更する等して動作時の消費電力を抑える方法とは別に、Ａ／Ｄ変換器、あるいはＤ／Ａ変換器を使用しない場合には、回路への電流の供給を止めて、電力を削減するか、あるいは供給する電流を低減させる方法がある（例えば特許文献２を参照）。これらの方法は、Ａ／Ｄ変換器、Ｄ／Ａ変換器を常時使用し続けない機器に適用した場合、大きな電力の削減につながる。
【００１８】
しかし、従来のパイプライン型ＡＤＣに搭載されているような、図６の基準電圧発生回路３では、外付け容量１３ａ、１３ｂを設けているために、ＡＤＣの入力レンジを決定している端子ＶＲＴ、ＶＲＢの電圧が所望のレベルになるまでに相当の時間を要する。そのため、省電力モード解除後からＡ／Ｄ変換動作が安定するまでの時間を増大させてしまう。従って、起動するための時間が十分確保できる時に限って、電力消費を抑制することが可能であるという課題があった。
【００１９】
本発明は、省電力モードへの移行時間、及び復帰時間が短く、短時間の間欠動作が可能な基準電圧発生回路を提供することを目的とする。また、そのような基準電圧発生回路を用いたＡ／Ｄ変換器、Ｄ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の基準電圧発生回路は、第１基準電圧端子と第２基準電圧端子との間に接続され、前記両端子から電源電流が供給されることにより複数の基準電圧を発生する基準電圧発生部と、前記第１及び第２基準電圧端子にそれぞれ接続された電荷蓄積用の容量と、前記第１及び第２基準電圧端子の電圧値を検出する基準電圧検出回路と、前記基準電圧検出回路により検出された電圧値に応じて、前記第１及び第２基準電圧端子が所定の電圧値に維持されるように前記基準電圧発生部へ流す電源電流の大きさを制御する電流制御回路と、省電力モード時に、前記第１基準電圧端子と前記第２基準電圧端子との間に接続されている前記基準電圧発生部を高抵抗な素子に切替える切替え手段とを備える。
【発明の効果】
【００２１】
上記構成の基準電圧発生回路によれば、省電力モード時に第１基準電圧端子と第２基準電圧端子の間を高抵抗にすることで、流れる電流が減少する。しかも、電流制御回路により、第１基準電圧端子と第２基準電圧端子間の電荷蓄積用の容量の電圧は保持されるため、省電力モードからの復帰時間が短く、短時間の間欠動作が可能であり、消費電力の削減のための省電力モードを頻繁に使用することが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１における基準電圧発生回路を示す回路図
【図２】本発明の実施の形態２における基準電圧発生回路を示す回路図
【図３】従来例のパイプラインＡ／Ｄ変換器の基本構成を示すブロック図
【図４】同パイプラインＡ／Ｄ変換器のＡＤ変換部を示す図
【図５】同パイプラインＡ／Ｄ変換器のＤＡ変換部を示す図
【図６】従来例の基準電圧発生回路を示す回路図
【発明を実施するための形態】
【００２３】
本発明の基準電圧発生回路は、上記構成を基本として以下のような態様をとることができる。
【００２４】
すなわち、前記切替え手段は、前記第１及び第２基準電圧端子の少なくとも一方と前記基準電圧発生部との間に接続された基準電圧発生部スイッチと、前記第１基準電圧端子と前記第２基準電圧端子に高抵抗接続スイッチを介して接続された高抵抗とを備え、通常モード時には、前記基準電圧発生部スイッチは電流を流し、前記高抵抗接続スイッチは前記高抵抗を切り離し、省電力モード時には、前記基準電圧発生部スイッチは電流を遮断し、前記高抵抗接続スイッチは前記高抵抗を前記第１基準電圧端子と前記第２基準電圧端子に接続するように制御する構成とすることができる。
【００２５】
また、前記切替え手段は、前記第１及び第２基準電圧端子の少なくとも一方と前記基準電圧発生部との間に接続された可変抵抗スイッチを有し、省電力モード時には、前記可変抵抗スイッチの抵抗値が通常モード時よりも増加するように制御する構成とすることができる。
【００２６】
また、前記基準電圧検出回路は、所定の基準電圧を出力する基準電圧部と、前記第１及び第２基準電圧端子の電圧値を、前記基準電圧部が出力する所定の基準電圧と比較するコンパレータにより構成することができる。
【００２７】
上記いずれかの構成の基準電圧発生回路と、前記基準電圧発生回路から出力される前記複数の基準電圧に基づきアナログ信号をディジタル信号に変換するＡ／Ｄ変換部とを備えたＡ／Ｄ変換器を構成することができる。
【００２８】
また、上記いずれかの構成の基準電圧発生回路と、前記基準電圧発生回路から出力される前記複数の基準電圧に基づきディジタル信号をアナログ信号に変換するＤ／Ａ変換部とを備えたＤ／Ａ変換器を構成することができる。
【００２９】
以下、本発明の実施形態について、図面を参照しながらより具体的に説明する。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１における基準電圧発生回路を示す回路図である。この回路が、パイプライン型ＡＤＣ用の基準電圧発生回路として用いられた場合を例として説明する。なお、図６に示した従来例の回路と同様の要素については、同一の参照符号を付して説明する。
【００３１】
この基準電圧発生回路は、基準電圧発生１２と、一定電流を流す電流バイアス源１１ａ及び１１ｂを有し、これにより、図６に示した基準電圧発生回路と同様の回路を構成している。さらに、本実施の形態の特徴として、電流バイアス源１１ａ及び１１ｂを制御するための基準電圧検出回路１６が設けられている。
【００３２】
基準電圧発生部１２は、抵抗値の等しい８個の分圧抵抗１２ａ〜１２ｈにより構成される。電流バイアス源１１ａは、バイアス電圧ｂｉａｓｐ１によりゲート制御されるＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）を有し、電源端子ＶＤＤと（第１）基準電圧端子ＶＲＴとの間に直列に接続される。電流バイアス源１１ｂは、バイアス電圧ｂｉａｓｎ１によりゲート制御されるＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）を有し、接地端子ＶＳＳと（第２）基準電圧端子ＶＲＢとの間に直列に接続される。なお、基準電圧端子ＶＲＴ、ＶＲＢの電圧を、それぞれ同じ記号を用いて、基準電圧ＶＲＴ、ＶＲＢと記述する。
【００３３】
８個の分圧抵抗１２ａ〜１２ｈは、二つの基準電圧端子ＶＲＴ、ＶＲＢの間に直列に接続されている。分圧抵抗１２ａは、アナログＳＷ１４ａを介して基準電圧端子ＶＲＴに接続され、分圧抵抗１２ｈは、アナログＳＷ１４ｂを介して基準電圧端子ＶＲＢに接続されている。分圧抵抗１２ｃ、１２ｄ間には基準電圧端子ＶＲ３が、分圧抵抗１２ｄ、１２ｅ間には基準電圧端子ＶＣＭが、分圧抵抗１２ｅ、１２ｆの間には基準電圧端子ＶＲ５が、それぞれ接続されている。
【００３４】
基準電圧端子ＶＲＴ、ＶＲＢは、チップ外のパッドＶＲＴ＿ＰＡＤ、ＶＲＢ＿ＰＡＤにそれぞれ接続されている。パッドＶＲＴ＿ＰＡＤ、ＶＲＢ＿ＰＡＤはそれぞれ、外付け容量１３ａ、１３ｂを介してＶＳＳに接続される。端子電圧ＶＲＴ、ＶＲＢはパイプライン型ＡＤＣの入力レンジを決定しており、基準電圧ＶＣＭはそのＡＤＣのコモンモード電圧として利用される。基準電圧ＶＲ３、ＶＲ５は、図３に示したパイプライン型ＡＤＣの構成要素であるＡＤ変換部４内のコンパレータ７ａ、７ｂの比較用参照電圧である。
【００３５】
アナログＳＷ１４ａと１４ｂは、通常モード時はＯＮ状態で低抵抗であるが、省電力モード時にＯＦＦとなり、分圧抵抗１２ａ〜１２ｈに対する電流の供給を遮断する。また、アナログＳＷ１４ｃの一端が基準電圧ＶＲＴに接続され、他端は高抵抗１５の一端に接続されている。一方、アナログＳＷ１４ｄの一端が基準電圧ＶＲＢに接続され、他端は高抵抗１５の他端に接続されている。アナログＳＷ１４ｃと１４ｄは、通常モード時はＯＦＦ状態であり、省電力モード時にＯＮとなり、高抵抗１５に電流を供給する。
【００３６】
基準電圧検出回路１６は、電源ＶＤＤと接地ＶＳＳの間に接続された抵抗１７ａ及び１７ｂの直列回路と、電源ＶＤＤと接地ＶＳＳの間に直列に接続された電流バイアス源１８ａ、抵抗１７ｃ、１７ｄ、及び電流バイアス源１８ｂの直列回路と、コンパレータ１９、２０からなる。電流バイアス源１８ａは、ＰＭＯＳで構成された一定電流源であり、電流バイアス源１８ｂは、ＮＭＯＳで構成された一定電流源である。
【００３７】
基準電圧検出回路１６の第１入力１６ａは、基準電圧端子ＶＲＴに接続され、コンパレータ１９の一方の入力となる。基準電圧検出回路１６の第２入力１６ｂは、基準電圧端子ＶＲＢに接続され、コンパレータ２０の一方の入力となる。
【００３８】
抵抗１７ａと１７ｂは抵抗値が同一であり、その接続点であるＶＭ端子からはＶＤＤ／２の電圧が出力される。ＶＭ端子に抵抗１７ｃ、１７ｄの接続点が接続され、抵抗１７ｃの他端のＶＨ端子は、電流バイアス源１８ａを介してＶＤＤに接続される。抵抗１７ｃの両端の電圧が、基準電圧ＶＲＴとＶＲＢ間の所望の電圧の半分になるように、電流バイアス源１８ａのゲート電圧ｂｉａｓｐ２を設定する。
【００３９】
コンパレータ１９は、ＶＨ端子の電圧と基準電圧ＶＲＴを比較し、基準電圧ＶＲＴの電圧が低い場合は、電流制御回路である電流バイアス源１１ａのゲートバイアス電圧ｂｉａｓｐ１の電位を下げて、分圧抵抗１２ａ〜１２ｈに流す電流を増加させる。基準電圧ＶＲＴの電圧が高い場合は、電流バイアス源１１ａのゲートバイアス電圧ｂｉａｓｐ１の電位を上げて、分圧抵抗１２ａ〜１２ｈに流す電流を減少させる。
【００４０】
一方、抵抗１７ｄの他端のＶＬ端子は、電流バイアス源１８ｂを介してＶＳＳに接続される。抵抗１７ｄの両端の電圧が、基準電圧ＶＲＴとＶＲＢ間の所望の電圧の半分になるように、電流バイアス源１８ｂのゲート電圧ｂｉａｓｎ２を設定する。
【００４１】
コンパレータ２０は、ＶＬ端子の電圧と基準電圧ＶＲＢを比較し、基準電圧ＶＲＢが低い場合は、電流制御回路である電流バイアス源１１ｂのゲートバイアス電圧ｂｉａｓｎ１の電位を下げて、分圧抵抗１２ａ〜１２ｈに流す電流を減少させる。基準電圧ＶＲＢが高い場合は、電流バイアス源１１ｂのゲートバイアス電圧ｂｉａｓｎ１の電位を上げて、分圧抵抗１２ａ〜１２ｈから流す電流を増加させる。
【００４２】
以上のような基準電圧検出回路１６のフィードバック動作により、負荷回路から切り離された安定した所望のＶＨ、ＶＬ端子の電圧と基準電圧ＶＲＴ、ＶＲＢは等しくなり、基準電圧ＶＲＴ、ＶＲＢ間の電位差と、基準電圧ＶＲＴ、ＶＲＢの中点電圧は所望の電圧となる。
【００４３】
省電力モード時は、アナログＳＷ１４ａ〜１４ｄによって、分圧抵抗１２ａ〜１２ｈに対する電流供給が遮断され、基準電圧端子ＶＲＴ、ＶＲＢ間に高抵抗１５が接続される。この状態では、基準電圧検出回路１６により、基準電圧端子ＶＲＴ、ＶＲＢは所望の電圧に保持されたままであるが、電流バイアス源１１ａ、１１ｂに流れる電流は大幅に減少するため、電力が削減される。
【００４４】
しかも、電流バイアス源１１ａ、１１ｂに流れる微小電流により、電荷蓄積用の容量１３ａ、１３ｂの電圧が保持されるため、電荷蓄積容量の充放電時間は不必要となる。従って、省電力モードに移行する時間および、復帰する時間はほとんどかからないので、省電力モードへの移行時間、復帰時間が短く、短時間の間欠動作が可能である。その結果、消費電力の削減のための省電力モードを、従来以上に頻繁に使用することが可能である。
【００４５】
（実施の形態２）
図２は、本発明の実施の形態２における基準電圧発生回路を示す回路図である。この回路において、図１に示した実施の形態１の回路と同様の要素については、同一の参照符号を付して説明する。
【００４６】
本実施の形態の基準電圧発生回路では、実施の形態１のアナログＳＷ１４ａ〜１４ｄと高抵抗１５に代えて、ＭＯＳＳＷ２１ａが基準電圧端子ＶＲＴと分圧抵抗１２ａの間に接続され、ＭＯＳＳＷ２１ｂが基準電圧端子ＶＲＢと分圧抵抗１２ｈの間に接続されている。ＭＯＳＳＷ２１ａ、２１ｂは、通常モード時はＯＮ状態であり、低抵抗値で分圧抵抗１２ａ〜１２ｈに電流を供給する。
【００４７】
ＭＯＳＳＷは、ゲート電圧を制御することで抵抗値を変化させることが可能であるため、省電力モード時には、ＭＯＳＳＷ２１ａ、２１ｂのゲート電圧を制御して、ＭＯＳＳＷ２１ａ、２１ｂ自体の抵抗値を増加させることができる。従って、省電力モード時はＭＯＳＳＷ２１ａ、２１ｂによって、基準電圧端子ＶＲＴとＶＲＢの間の抵抗値は高くなる。
【００４８】
省電力モード時にも、基準電圧検出回路１６により、基準電圧端子ＶＲＴ、ＶＲＢの電圧は所望の電圧に保持されたままであるが、基準電圧端子ＶＲＴとＶＲＢの間の抵抗値が高くなるため、電流バイアス源１１ａ、１１ｂにより流される電流は大幅に減少して、電力が削減される。
【００４９】
しかも、電流バイアス源１１ａ、１１ｂにより流される微小電流により、電荷蓄積用の容量１３ａ、１３ｂの電圧が保持されるため、電荷蓄積容量の充放電時間は不必要となる。従って、省電力モードに移行する時間および、復帰する時間はほとんどかからないので、省電力モードへの移行時間、復帰時間が短く、短時間の間欠動作が可能である。その結果、消費電力の削減のための省電力モードを、従来以上に頻繁に使用することが可能である。
【００５０】
以上の実施の形態においては、パイプライン型Ａ／Ｄ変換器用の基準電圧発生回路を例としたが、分圧抵抗１２ａ〜１２ｈの構成を、所望の基準電圧を得るための分圧抵抗に置き換えることで、その他のＡ／Ｄ変換器、Ｄ／Ａ変換器へも応用可能である。
【産業上の利用可能性】
【００５１】
本発明の基準電圧発生回路は、省電力モードからの復帰時間が短く、消費電力の削減のための省電力モードを頻繁に使用することが可能であるため、ＣＣＤカメラ用のようなＡＶ分野、あるいは情報通信分野等に用いるＡ／Ｄ変換器、Ｄ／Ａ変換器に有用である。
【符号の説明】
【００５２】
１［１］〜１［ｎ］  第１ステージ〜第ｎステージ
２  フラッシュＡＤ変換器
３、３ａ、３ｂ  基準電圧発生回路
４  ＡＤ変換部
５  ＤＡ変換部
６  余剰電圧演算部
７ａ、７ｂ、１９、２０  コンパレータ
８  ディジタルエンコーダ
９  論理演算部
１０  電圧供給部
１１ａ、１１ｂ、１８ａ、１８ｂ  電流バイアス源
１２  基準電圧発生部
１２ａ〜１２ｈ  分圧抵抗
１３ａ、１３ｂ  容量
１４ａ〜１４ｄ  アナログＳＷ
１５  高抵抗
１６  基準電圧検出回路
１７ａ〜１７ｄ  抵抗
２１ａ、２１ｂ  ＭＯＳＳＷ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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