(57)【要約】【課題】ビット線不良チェックに際して、メモリエリアが複数ある場合にはメモリエリアごとにアクセスしてビット線不良を検出しなければならないため、テスト時間の増加をまねいてしまう。【解決手段】ビット線オープンテストにおいてビット線またはセンスアンプの不良チェックを行う場合に、一つのセンスアンプから供給される電流を、別のセンスアンプで検知することにより、複数のビット線オープン不良を同時に検出処理することが可能となりテスト時間を大幅に縮めることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリセルが接続されるビット線を有するメモリセルアレイと、
前記ビット線の一端側に接続されて前記ビット線の電位をセンス増幅するセンスアンプと、
前記ビット線に接続されビット線チェック時にオンされて複数の前記ビット線を接続するビット線接続トランジスタと、
前記ビット線接続トランジスタがオンしたときに接続される複数の前記センスアンプのうち、一つの前記センスアンプから供給される電流を、別の前記センスアンプで検知することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビット線接続トランジスタは、前記ビット線の前記センスアンプとは異なる一端に接続されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線接続トランジスタは異なるメモリエリアから選ばれる少なくとも２つのビット線を接続することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線接続トランジスタは複数設けられており、前記ビット線を少なくとも２つ以上の組み合わせから選択してビット線チェックの動作を行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線接続トランジスタが隣り合うビット線を接続することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、その製造に際してテストを容易化するために使用されるテスト回路に関するもので、例えばビット線のオープン不良のような不良検知が必要となる電気的書き換え可能な不揮発性半導体記憶装置に使用されるものである。
【背景技術】
【０００２】
半導体記憶装置の一つとして、電気的書替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。また、同一のワード線や選択ゲート線を共有するNANDセル群を１個のセルブロックとして扱い、通常、読出し・書き込み等の動作は、複数のブロックのうち１個を選択し、この選択ブロックに対して行われる。また、NANDセル型EEPROMは、所定のブロックを単位として一括消去することが可能なフラッシュメモリ（NAND Flash）として構成される場合が多い。
【０００３】
NAND型フラッシュメモリのウェハテストに際して、メモリテスタを使用したテスト項目の１つに、ビット線不良の有無を検知するビット線不良チェックがある。このテスト項目は、検知した不良ビット線をカラムリダンダンシと呼ばれる回路に置き換えるためテストでは省くことができない。
【０００４】
ビット線不良チェックの項目としては、オープンチェック(Open CHECK)、ショートチェック(Short CHECK) 、隣接センスアンプ(S/A) 間ショートチェックなどがある。
【０００５】
従来、ビット線不良チェックに際して、多数あるビット線のうちどのビット線が不良しているかを検出するためには、ワード線をWL[0]から順番にアクセスする必要があり、時間がかかっていた。また、メモリエリアが複数ある場合、メモリエリア毎にアクセスしてビット線不良を検出しなければならないため、テスト時間の増加をまねいてしまう。（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したように従来のNAND型フラッシュメモリのウェハテストにおけるビット線不良チェックに際して、メモリエリアが複数ある場合にはメモリエリアごとにアクセスしてビット線不良を検出しなければならないため、テスト時間の増加をまねいてしまうという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、半導体メモリのウェハテストに際してビット線の不良チェックを行う場合に、複数のビット線不良を検知することができ、テスト時間を大幅に縮めることが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の不揮発性半導体記憶装置は、メモリセルが接続されるビット線を有するメモリセルアレイと、前記各ビット線の一端側に接続されて前記ビット線の電位をセンス増幅するセンスアンプと、前記ビット線に接続されビット線チェック時にオンされて複数の前記ビット線を接続するビット線接続トランジスタと、前記ビット線接続トランジスタがオンしたときに接続される複数の前記センスアンプのうち、第一前記センスアンプから供給される電流を、第二の前記センスアンプで検知することを特徴とする。
【発明の効果】
【００１０】
上述したように本発明の不揮発性半導体記憶装置によれば、ビット線オープンテストにおいてビット線またはセンスアンプの不良チェックを行う場合に、複数のビット線オープン不良を同時に検出処理することによりテスト時間を大幅に縮めることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【図２】図１中のNAND型フラッシュメモリ中のセルブロックにおけるビット線とセンスアンプの一部を用いてビット線のオープンチェックを行う様子を模式的に示す図。
【図３】図１のNAND型フラッシュメモリにおけるメモリセルとセンスアンプとビット線接続トランジスタの接続関係を概略的に示すブロック図。
【図４】図３のNAND型フラッシュメモリ中のビット線とセンスアンプとビット線接続トランジスタを用いてビット線のオープンチェックを行う時のタイミングを概略的に示す図。
【図５】本発明の第２の実施形態に係るNAND型フラッシュメモリのビット線オープンチェックを行う様子を模式的に示す図。
【図６】本発明の第３の実施形態に係るNAND型フラッシュメモリのビット線オープンチェックを行う様子を模式的に示す図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１３】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００１４】
メモリセルアレイ10に対して、データ読出し・データ書込み・再書き込み・書き込みベリファイ読出しおよび消去ベリファイ読出しを行うためにビット線制御回路11が設けられている。
【００１５】
ビット線制御回路11は、主にCMOSフリップフロップから成り、ビット線の電位をセンス増幅するためのセンスアンプと、書き込みためのデータをラッチするためのデータラッチ回路の役割を持つラッチ回路を含む。そして、書き込み後のベリファイ読出しのためのセンス動作、再書き込みデータのラッチ、データ入出力制御回路12との間で書き込みデータ・読出しデータなどのデータの転送を行う。
【００１６】
データ入出力制御回路12は、外部からの入力もしくは内部からの出力（書き込みデータ・読出しデータなど）の入出力を制御するものであり、データ入出力バッファ（I ／O バッファ）16および前記ビット線制御回路11に接続されている。
【００１７】
上記データ入出力制御回路12は、アドレス入力を受けるアドレスバッファ（アドレスラッチ）14からアドレス信号を受けるカラムデコーダ13の出力により接続が制御される。
【００１８】
また、メモリセルアレイ10に対して制御ゲートおよび選択ゲートを制御するためにロウデコーダ15が設けられ、メモリセルアレイ10が形成されるp 型ウェル（または、p 型基板）の電位を制御するためのウェル電位制御回路17が設けられている。また、セルアレイ内ソース線電圧Cell-Source を制御するためにソース線制御回路18が設けられている。
【００１９】
また、選択ブロック内のワード線（制御ゲート線）の電位を制御するためのワード線制御回路19と、ロウデコーダ電源の電位を制御するためのロウデコーダ電源制御回路30が設けられている。
【００２０】
また、書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧などを発生し、消去動作中の前記p 型ウェル（または、p 型基板）や、書き込み動作中のワード線・ビット線・ロウデコーダ電源などに供給する高電圧・中間電圧発生回路31が設けられている。
【００２１】
さらに、外部からのコマンド入力をラッチするコマンドラッチ32と、このコマンドラッチ32でラッチされたコマンドにしたがってメモリの読み出し、書き込み、消去などの動作を制御するための制御信号を出力する制御回路（コマンドデコーダ）33が設けられている。
【００２２】
図２は、NAND型フラッシュメモリ中の１個のセルブロックにおけるビット線とビット線接続トランジスタとセンスアンプの一部を用いてビット線のオープンチェックを行う様子を模式的に示している。
【００２３】
NANDセル20は、複数のメモリセル（本例では、８個のメモリセルM1〜M8）が隣接するもの同士でソース・ドレインを共用する形で直列接続され、さらに、ドレイン側、ソース側にはそれぞれ選択ゲートトランジスタS1,S2 が設けられている。各メモリセルM1〜M8は、半導体基板上にゲート絶縁膜を介して浮遊ゲートが形成され、この上に層間絶縁膜を介して制御ゲートが積層されたMOSFET構造を有し、選択ゲートトランジスタS1,S2 もMOSFET構造を有する。このように素子が形成された基板上にCVD 酸化膜を介してビット線が配設されており、このビット線は前記選択ゲートトランジスタS1の一端に接続し、S1の他端は、センスアンプ40に接続している。S2の一端は、ビット線接続トランジスタ41に接続している。さらに図１中のメモリセルアレイ10には、上記したようなNANDセル20がマトリックス配列されている。この場合、NANDセルのドレイン側の選択ゲートトランジスタS1はビット線に共通接続され、ソース側の選択ゲートトランジスタS2は共通ソース線（ソース線電圧Cell-Source ）に接続されている。
【００２４】
メモリセルM1〜M8の制御ゲートは制御ゲート線（ワード線）WL1, WL2, ..., WL8としてメモリセルアレイの行方向に配設され、選択ゲートトランジスタS1,S2のゲート電極は選
択ゲート線SG1, SG2としてメモリセルアレイの行方向に配設される。
【００２５】
次に図３と図４を用いてビット線オープンテストの概要を説明する。図３は、図１のNAND型フラッシュメモリとビット線とビット線接続トランジスタの接続関係を概略的に示すブロック図であり、図４は、図３のNAND型フラッシュメモリ中のセンスアンプとビット線とビット線接続トランジスタを用いてビット線のオープンチェックを行う時のタイミングを概略的に示す図である。
【００２６】
ビット線のオープン不良を検出するためには、以下のように動作させる。１）隣り合う２つのセンスアンプ40のリセット信号を入力し、Lat_e信号を1レベルにセットしておく。２）BitOpenTestを入力し、ビット線接続トランジスタ41をオンにする。３）Clamp_e信号とClamp_o信号を入力し、２つのセンスアンプをオンにする。４）Current_e信号を入力し、電流ソース側センスアンプからビット線に電流を印加する。５）Monitor_o信号を入力し、電流Drain側センスアンプから電流を引き抜く。６）Strobe_e信号を入力し、電流Source側S/AのSense_e信号レベルを検知する。このとき、ビット線がオープンしていなければ、電流Drain側センスアンプが電流を引き抜くためビット線が充電されず、電流ソース側センスアンプのSense_e信号およびLAT_e信号は0レベルとなる。一方、ビット線がオープンしていれば、電流Drain側センスアンプが電流を引き抜かないため、ビット線は充電され、電流Source側センスアンプのSense_e信号およびLAT_e信号は１レベルとなる。このことから、センス結果を検知することで、どのビット線ペア（Even/Odd）がオープンしているかが判別可能となる。
【００２７】
図５は、本発明の第二の実施形態に係るNAND型フラッシュメモリのオープンテストの概念図を示す。NANDセル20にはそれぞれ書き込みデータもしくは読み出されたデータを保持するセンスアンプ４０が接続されている。また、複数のNANDセル２０からなるメモリエリア50が複数配置され、２つの隣り合うメモリエリア50の間にはビット線接続トランジスタ41が接続される。このビット線接続トランジスタ41は所定のタイミングでスイッチ制御されることにより接続されている２つのメモリエリアのビット線に電流を印加しプリチャージするものである。実施例２においても、実施例１と同様のオープンテスト方法を用いてセンス結果を観測することで、どのビット線ペア（Even/Odd）がオープンしているかが判別可能となる。
【００２８】
図６は、本発明の第三の実施形態に係るNAND型フラッシュメモリのオープンテストの概念図を示す。第一の実施例では隣り合う２本のビット線間のビット線接続トランジスタを接続することにより、隣り合う2本のビット線のオープンチェックをおこなっているが、この方法ではどちらのビット線にオープン不良があるのかまでは検知できなかった。第三の実施形態では、ビット線接続トランジスタ41を所定のタイミングでスイッチ制御することにより、ビット線を2つ以上の組み合わせでオープンチェックを行い、センス結果を検知することにより、どのビット線がオープンしているのかを判定することが可能となる。
【００２９】
上記したように本例のNAND型フラッシュメモリにおいては、ウェハテストにおいてビット線またはセンスアンプの不良チェックを行う場合、複数のビット線の並列処理によりテスト時間を大幅に縮めることが可能となる。
【００３０】
以上、本発明を実施形態に沿って説明したが、この発明は実施例に限定されるものではなく、発明の要旨を逸脱しない範囲でその実施方法を変更することが可能である。
【符号の説明】
【００３１】
10・・・メモリセルアレイ
11・・・ビット線制御回路
12・・・データ入出力制御回路
13・・・カラムデコーダ
14・・・アドレスバッファ（アドレスラッチ）
15・・・ロウデコーダ
16・・・データ入出力バッファ（I ／O バッファ）
17・・・ウェル電位制御回路
18・・・ソース線制御回路
19・・・ワード線制御回路
20・・・NANDセル
S1,S2・・・選択ゲートトランジスタ
30・・・ロウデコーダ電源制御回路
31・・・高電圧・中間電圧発生回路
32・・・コマンドラッチ
33・・・制御回路（コマンドデコーダ）
40・・・センスアンプ
41・・・ビット線接続トランジスタ
50・・・メモリエリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010272170.tif 000007
【図６】
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