(57)【要約】【課題】主計算処理部の異常動作時において、外部装置からの処理要求にしたがって記憶部のデータの読み出し及び書き込みを行うことができる制御装置を提供する。【解決手段】本発明に係る制御装置は、記憶部と、記憶部に対し、外部装置から入力される処理要求を実行する機能を備えた主計算処理部と、主計算処理部の異常動作時において、外部装置から主計算処理部を介さずに入力される処理要求に従い、処理要求を実行する監視制御部と、を備えている。【選択図】図１
2010262370.tif 000002
【特許請求の範囲】
【請求項１】
記憶部と、
前記記憶部に対し、外部装置から入力される処理要求を実行する機能を備えた主計算処理部と、
前記主計算処理部の異常動作時において、前記外部装置から前記主計算処理部を介さずに入力される処理要求に従い、前記処理要求を実行する監視制御部と、を備えた制御装置。
【請求項２】
前記主計算処理部の通常動作時において、前記主計算処理部は、前記外部装置からの処理要求に従って、前記記憶部にアドレス、データ、及び制御信号を出力し、
前記主計算処理部の異常動作時において、前記監視制御部は、前記計算処理部から前記記憶部に出力されるアドレス、データ及び制御信号を無効とすると共に、前記外部装置から入力される処理要求に従って、アドレス、データ及び制御信号を前記記憶部に出力する
請求項１に記載の制御装置。
【請求項３】
前記主計算処理部からデータバスを介して前記記憶部に送信されるデータの送出を制御するデータバス制御部と、
前記主計算処理部からアドレスバスを介して前記記憶部に送信されるアドレスの送出を制御するアドレスバス制御部と、
前記主計算処理部から制御信号線を介して前記記憶部に送信される制御信号の送出を制御する信号制御部と、を備え、
前記監視制御部は、前記データバス制御部、アドレスバス制御部、及び前記信号制御部を制御することで、前記主計算処理部の異常動作時において、前記計算処理部から前記記憶部に出力されるアドレス、データ及び制御信号を無効とする
請求項２に記載の制御装置。
【請求項４】
前記監視制御部は、前記データバス、前記アドレスバス、及び前記制御信号線を介して前記記憶部と接続される
請求項３に記載の制御装置。
【請求項５】
前記監視制御部は、前記処理要求が前記記憶部のデータ読み出しを要求する読み出し要求である場合には、前記外部装置から入力されたアドレス、若しくは当該制御装置に予め記憶されたアドレスのデータを前記外部装置に読み出す
請求項１乃至４のうちいずれか１項に記載の制御装置。
【請求項６】
前記監視制御部は、前記処理要求が前記記憶部のデータ書き込みを要求する書き込み要求である場合には、前記外部装置から入力されたデータを前記記憶部に書き込む
請求項１乃至５のうちいずれか１項に記載の制御装置。
【請求項７】
前記監視制御部は、前記処理要求が前記主計算処理部のリセットを要求するリセット要求である場合には、前記主計算処理部のリセット処理を実行する
請求項１乃至６のうちいずれか１項に記載の制御装置。
【請求項８】
請求項１乃至７のうちいずれか１項に記載の制御装置を少なくとも２つ備え、
互いの制御装置を前記外部装置として機能させる制御装置。
【請求項９】
記憶部に対し外部装置から入力される処理要求を実行する機能を備えた主計算処理部の異常動作を検出し、
前記主計算処理部の異常動作が検出された場合には、前記主計算処理部を介さずに前記処理要求を実行する機能を有する監視制御部によって前記記憶部に対して当該処理要求を実行する、データ転送方法。
【請求項１０】
記憶部に対し外部装置から入力される処理要求を実行する機能を備えた主計算処理部の異常動作を検出し、
前記主計算処理部の異常動作が検出された場合には、前記主計算処理部を介さずに前記処理要求を実行する機能を有する監視制御部によって前記記憶部に対して当該処理要求を実行する、処理をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、制御装置の異常動作時におけるメモリのデータ転送方法、及び当該データ転送方法を実行させるためのプログラムに関する。
【背景技術】
【０００２】
従来の制御装置について図５を用いて説明する。主計算処理部１１は、記憶部３１に対して実行するデータの書き込み及び読み出しに必要な制御信号を生成し、各種ＩＣに出力している。例えば、主計算処理部１１は、入出力方向制御信号、出力許可制御信号及び記憶部制御信号を生成し、各種ＩＣに出力している。外部接続端子９１は、外部コンピュータ１０１に接続されている。外部コンピュータ１０１からの入力信号は、すべてシリアル制御ＩＣ６１を介して主計算処理部１１に入力され、データバス及びアドレスバスを経由して各種ＩＣにアクセスする。
【０００３】
このため、主計算処理部１１が起動しない状態にあっては、記憶部３１のソフトウェアの書き込みを行うためには、（１）専用のメモリライタを利用して書き込み済みの記憶部３１を実装する、（２）主計算処理部１１の機能を代行するデバッガ装置を使用する、（３）専用の書き込み冶具を作成するといった方法がとられる。
【０００４】
しかしながら、（１）メモリライタを利用した書き込み済みの記憶部３１を実装する方法では、書き込みに失敗した記憶部３１を実装してしまった場合、基板実装状態での記憶部３１への再書き込みが不可能であるため、記憶部３１を取り外して交換する必要があり、信頼性に欠けるという問題がある。また、メモリライタも記憶部に合わせ専用の装置が必要となるため、高価な設備を導入する必要がある。
【０００５】
また、（２）デバッガ装置を使用して主計算処理部１１の機能を代行する場合にあっては、主計算処理部１１に対応したデバッガ装置を使用せねばならず、主計算処理部１１毎に異なるデバッガ装置を用意する必要がある。また、設計によってはデバッガと回路を接続する冶具基板も用意しなければならない等、高価な設備を導入する必要があった。
【０００６】
また、（３）専用の書き込み冶具を作成する場合にあっては、記憶部３１の種別によりバス数が異なる場合や、装置毎に書き込むコネクタ形状が異なる場合があるため、個別の治具を作成する必要があり、その度に設計費や治具作成費がかかるためコストがかかっていた。また、治具と装置を接続するケーブルはバス本数分用意する必要があり、特に、パラレルバスでは信頼性に欠けていた。
【０００７】
以上に示したとおり、従来の制御装置においては、制御装置の各種ＩＣとのアクセス制御が主計算処理部１１のみに集中しており、主計算処理部１１の異常動作時において、記憶部３１に格納されたソフトウェア更新には回路の構成別に異なる装置や冶具が必要であるという問題を有している。
【０００８】
これに対し、特許文献１には、中央処理装置の異常によりイニシャルプログラムが実行されない場合には、トリガ手段の操作の有無を調べ、トリガ手段が操作されていれば、ＲＯＭのマイクロプログラムに制御権を移し、このマイクロプログラムによりフロッピー（登録商標）ディスクドライブを制御して制御記憶装置及び主記憶装置の内容をフロッピー（登録商標）ディスクに転送するという方法が開示されている。
【０００９】
また、特許文献２には、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）のステータスをコンソールプロセッサが常に監視し、コンソールプロセッサが異常を検出するとコンソール処理プログラムの実行を開始する方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭５７−１４７２００号公報
【特許文献２】特開昭６３−３０４３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１及び特許文献２に開示された方法では、主計算処理部の異常動作時においては、外部装置からの処理要求にしたがって外部装置から入力されるデータを記憶装置に書き込んだり、外部装置からの処理要求に従って記憶装置に格納されたデータを外部装置に読み出すことができない。
【００１２】
本発明は、このような問題点に対してなされたものであり、主計算処理部の異常動作時において、外部装置からの処理要求にしたがってメモリのデータの読み出し及び書き込みを行うことができる制御装置及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る制御装置の一態様は、記憶部と、前記記憶部に対し、外部装置から入力される処理要求を実行する機能を備えた主計算処理部と、前記主計算処理部の異常動作時において、前記外部装置から前記主計算処理部を介さずに入力される処理要求に従い、前記処理要求を実行する監視制御部と、を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明に係る制御装置によれば、主計算処理部の異常動作時において、外部装置からの処理要求にしたがって記憶部のデータの読み出し及び書き込みを行うことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の制御装置の構成例を示すブロック図である。
【図２】実施の形態１に係る制御装置の一構成例を示す図である。
【図３】実施の形態１に係る制御装置の監視制御部の動作を示すフローチャートである。
【図４】実施の形態２に係る制御装置の一構成例を示す図である。
【図５】従来の制御装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
実施の形態の概要．
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明に係る制御装置の構成例を示すブロック図である。この制御装置は、記憶部１、主計算処理部２、及び監視制御部３を備えて構成されている。主計算処理部２は、記憶部１に対し、外部装置からの処理要求を実行する機能を備えている。監視制御部３は、主計算処理部２の異常動作時において、外部装置から主計算処理部２を介さずに入力される処理要求に従い、当該処理要求を実行する。具体的には、監視制御部３は、外部装置から入力される読み出し、書き込み要求に従って、記憶部１のデータ読み出し及びデータ書き込みを実行する。
【００１７】
このように、主計算処理部２の異常動作時において、外部装置から入力される処理要求に従って記憶部２のデータの読み出し又は書き込みを行う監視制御部３を設けることで、主計算処理部２の異常動作時であっても、特別な装置や治具を必要とせず、外部装置から記憶部１に容易にアクセスすることができる。
【００１８】
実施の形態１．
次に、より具体的な構成を用いて本発明の最良な実施の形態について説明する。図２は、本発明の実施の形態１に係る制御装置の構成例を示すブロック図である。制御装置は、記憶部１、主計算処理部２、監視制御部３、バス制御ＩＣ４０、５０、シリアル制御ＩＣ６０、信号制御ＩＣ７０、８０、外部接続端子９０を備えている。制御装置において一般に実装される揮発性メモリ等その他のＩＣについては、本発明実施例において図解等の説明を省略するものとする。
【００１９】
記憶部１には、主計算処理部２が回路を制御するために必要なＯＳ等のソフトウェアが格納されている。主計算処理部２は、記憶部１からソフトウェアを読み出し、起動するほか、障害記録等を記憶部１に記録する。記憶部１は、例えば、不揮発性メモリによって構成されている。
【００２０】
記憶部１は、一般の不揮発性メモリと同様に、授受するデータを送受信するデータバス、データを格納するアドレスを指定するアドレスバスの２つのバスと、不揮発性メモリを選択するチップセレクト信号、不揮発性メモリへの書き込みを許可するライトイネーブル信号、不揮発性メモリからの読み出しを許可するアウトイネーブル信号の３本の制御信号線によりデータの授受を行う。以後では、チップセレクト信号、ライトイネーブル信号、アウトイネーブル信号を、まとめて記憶部制御信号と記述する。
【００２１】
監視制御部３は、主計算処理部２からの異常動作検出信号を定期的に受信し、主計算処理部２が正常に動作しているか監視する。そして、主計算処理部２の異常を検出した際は、主計算処理部２を含む各種ＩＣにリセット信号を出力する機能を具備している。監視制御部３他、各種ＩＣについても、主計算処理部２とのデータ授受に記憶部１と同様のデータバス、アドレスバス及び制御信号を備えているが本説明では割愛する。
【００２２】
バス制御ＩＣ４０は、主計算処理部２が監視制御部３や記憶部１を含む各種ＩＣが保持するレジスタとデータの授受を行う際に、実データを送受信するデータバスの入出力方向を決定する機能を有する。また、バス制御ＩＣ４０は、主計算処理部２、監視制御部３、及び各種ＩＣが実データをデータバスに出力する際に出力許可を与える機能を備えている。バス制御ＩＣ４０における入出力方向制御は、主計算処理部２によって制御されている。また、バス制御ＩＣ４０における出力許可制御は、監視制御部３によって制御されている。
【００２３】
バス制御ＩＣ５０は、主計算処理部２が監視制御部３や記憶部１を含む各種ＩＣが保持するレジスタとデータの授受を行う際に、アドレスバスにアドレスを送出する許可を与える出力許可制御機能を有する。また、バス制御ＩＣ５０は、主計算処理部２が監視制御部３や記憶部１を含む各種ＩＣが保持するレジスタとデータの授受を行う際に、各制御信号線に記憶部制御信号を出力する許可を与える出力許可制御機能を具備する。バス制御ＩＣ５０における出力許可制御は、監視制御部３によって制御される。
【００２４】
シリアル制御ＩＣ６０は、主計算処理部２又は監視制御部３と、外部コンピュータ１００がシリアルデータを通信する際の制御に使用される。具体的には、主計算処理部２の正常動作時には、外部接続端子９０を通じて、主計算処理部２と外部コンピュータ１００が、シリアル制御ＩＣ６０を利用してシリアルデータの通信を行う。また、主計算処理部２の異常動作時には、外部接続端子９０を通じて、監視制御部３と外部コンピュータ１００が、シリアル制御ＩＣ６０を利用してシリアルデータの通信を行う。
【００２５】
信号制御ＩＣ７０、８０は、記憶部制御信号、外部接続端子９０へのシリアル出力信号の出力許可制御機能を有する。信号制御ＩＣ７０、８０の出力許可制御は、監視制御部３によって制御される。信号制御ＩＣ７０は、バス制御ＩＣ５０と記憶部１の間に実装される。信号制御ＩＣ７０は、出力許可制御信号として信号制御ＩＣ７０を非駆動状態とする電圧レベルが入力された場合には、信号制御ＩＣ７０の入力側はプルアップ抵抗等でハイとなり、出力側はプルダウン抵抗等でロウとなるよう構成されている。一方、信号制御ＩＣ７０は、出力許可制御信号として信号制御ＩＣ７０を駆動状態とする電圧レベルが入力された場合には、主計算処理部２から入力される論理を記憶部１に出力する。
【００２６】
信号制御ＩＣ８０はシリアル制御ＩＣ６０と主計算処理部２の間に実装される。信号制御ＩＣ８０は、出力許可制御信号として信号制御ＩＣ８０を非駆動状態とする電圧レベルが入力された場合には、入力側に接続された主計算処理部２がハイインピーダンスに設定されることにより入力側がハイとなり、出力側はプルダウン抵抗等でロウとなる。一方、信号制御ＩＣ８０は、出力許可制御信号として信号制御ＩＣ８０を駆動状態とする電圧レベルが入力された場合には、主計算処理部２から入力される論理をシリアル出力信号線に出力する。
【００２７】
主計算処理部２は、記憶部１に対し、データ書き込み及び読み出しを実行する機能を備えている。また、監視制御部３は、主計算処理装部２と同様に、記憶部１に対し、データ書き込み及び読み出しを実行する機能を備えると共に、主計算処理部２を再起動させるリセット機能を有している。このような主計算処理部２及び監視制御部３の機能は、外部コンピュータ１００より入力される処理要求に従って実行される。外部コンピュータ１００より入力される処理要求は、シリアル入力信号として、主計算処理部２又は監視制御部３のいずれにも入力される。
【００２８】
ここで、外部コンピュータ１００より入力される処理要求には、書き込み要求、読み出し要求、リセット要求の３種類がある。書き込み要求とは、外部コンピュータ１００から出力されるデータを記憶部１に書き込むための処理要求である。書き込み要求には、処理要求が書き込み要求であることを示す識別情報と、書き込み対象となるデータが含まれる。なお、書き込みデータは、当該識別情報とは別のシリアルデータとして転送しても良い。主計算処理部２は、外部コンピュータ１００より書き込み要求が入力されると、外部コンピュータ１００から入力された書き込みデータ（ソフトウェアファイル）を記憶部１に送信し、データ書き込みを実行する。
【００２９】
読み出し要求とは、記憶部１に保持されたデータを外部コンピュータ１００等に読み出すための処理要求である。読み出し要求には、処理要求が読み出し要求であることを示す識別情報と共に、記憶部１の読み出し先のアドレスが含まれる。なお、このアドレスは、当該識別情報とは別のシリアルデータとして転送されてもよく、また、監視制御部３や制御装置内に予め記憶させておいてもよい。主計算処理部２は、外部コンピュータ１００より読み出し要求が入力されると、外部コンピュータ１００によって指定されたアドレス又は、制御装置内に記憶されたアドレスに保持された障害記録等のデータを、外部コンピュータ１００等に読み出す。
【００３０】
リセット要求とは、主計算処理部２を再起動させるための処理要求である。なお、リセット要求は、必要とされる書き込み、読み出し処理が終了した後に、外部コンピュータ１００から制御装置に送信されるもので、監視制御部３に対する処理要求である。監視制御部３は、外部コンピュータ１００よりリセット要求が入力されると、主計算処理部２にリセット信号を送り、主計算処理部２を再起動させる。
【００３１】
次に、本発明に係る制御装置の動作について説明する。なお、以下では、説明を簡素化するため、記憶制御信号のイネーブルはすべてロウレベルアサートであるものとする。また、記憶部１における、主計算処理部２の起動時に読み出されるソフトウェアや、障害記録が格納される格納レジスタは、設計時に固定であるものとする。
【００３２】
まず、通常時の動作について説明する。監視制御部３は、主計算処理部２よりも先に自立起動し、各バス制御ＩＣ４０、５０及び各信号制御ＩＣ７０、８０の出力許可制御信号をアサートして、主計算処理部２が各種ＩＣとデータを授受できるようにする。これにより主計算処理部２から出力される記憶部制御信号やデータバスの入出力方向制御、アドレス、データが、各種ＩＣに送信される。これにより、主計算処理部１は、記憶部１からブートデータを読み出し、起動することができる。
【００３３】
主計算処理部２の起動後、主計算処理部２は、記憶部１と自由にデータの授受が可能となる。このため、制御装置は、主計算処理部２の通常動作時においては、主計算処理部２によって記憶部１のソフトウェア読み出しを行う。以降は、主計算処理部２は、シリアル制御ＩＣ６０を経由し、外部接続端子９０を通じて外部コンピュータ１００とシリアルデータを授受する。主計算処理部２の通常動作時においては、外部コンピュータ１００による処理要求は、主計算処理部２によって実行される。
【００３４】
図３に、主計算処理部２に異常動作が発生した際の監視制御部３の動作フローを示す。監視制御部３は主計算処理部２からの周期信号（例えば、周期パルスやウォッチドッグタイマ等）及び主計算処理部２に入力される同期信号（例えば、クロック等）などの異常動作検出信号を定期的に受信することで主計算処理部２が正常に動作しているか、もしくは正常動作できる条件が整っているか監視を行っている。
【００３５】
監視制御部３において、モニタ対象であるこれらの信号が一定時間受信できなかった場合には、監視制御部３は、主計算処理部２が正常に動作をしていないと認識する（ステップＳ１）。監視制御部３は、主計算処理部２から出力される記憶部制御信号、アドレス、データバス制御信号により各種ＩＣが誤動作しないよう、各バス制御ＩＣ４０、５０及び各信号制御ＩＣ７０、８０の出力許可制御信号をネゲートする（ステップＳ２）。また、監視制御部３は、主計算処理部２が正常に動作をしていないと認識した場合には、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等を用いて外部に異常を通知する。以後、監視制御部３がリセットを実行するまでは、監視制御部３は、信号制御ＩＣ７０以外の出力許可制御信号をネゲートに維持する。
【００３６】
ここで、各バス制御ＩＣ４０、５０及び各信号制御ＩＣ７０、８０の出力許可制御信号のネゲート後の監視制御部３による記憶部１への書き込み、読み出し方法について説明する。出力許可制御信号をネゲートした状態では、各バス制御ＩＣ４０、５０及び各信号制御ＩＣ７０、８０の出力は、ハイインピーダンスになる。これにより、データバス、アドレスバスを介して、監視制御部３から出力されるデータ及びアドレスが記憶部１に入力されるようになる。また、主計算処理部２の出力如何にかかわらず、外部のプルアップもしくはプルダウン抵抗の論理が、信号制御ＩＣ７０、８０から記憶部１に出力されるようになる。また、信号制御ＩＣ７０は入力側にプルアップ抵抗を挿入しているためバス制御ＩＣ５０がネゲートされた状態では、入力がハイに固定される。
【００３７】
一方、信号制御ＩＣ７０の出力は、監視制御部３から出力される出力制御信号に応じて任意の値に設定される。すなわち、監視制御部３が信号制御ＩＣ７０の出力制御信号をアサートすると、信号制御ＩＣ７０の出力はハイになる。また、監視制御部３が出力制御信号をネゲートすると、信号制御ＩＣ７０の出力はハイインピーダンスになるが、出力側はプルダウン抵抗を挿入しているため、出力はロウとなる。このように、監視制御部３が信号制御ＩＣ７０に入力される出力許可制御信号を操作することで、記憶部制御信号の出力レベルを監視制御部３が任意に選択できる。
【００３８】
これに加えて、監視制御部３が、外部コンピュータ１００から入力された処理要求に従って、データ、アドレスを記憶部１に出力することで、監視制御部３は記憶部１に対し、データの書き込み、読み出しができる。なお、監視制御部３から出力されるアドレスは、外部コンピュータ１００によって指定されたアドレスであってもよく、または、予め所定のアドレスを監視制御部３に記憶させておき、外部コンピュータ１００の処理要求に従って、このアドレスを監視制御部３が記憶部１に出力するよう構成してもよい。
【００３９】
図３に戻り説明を続ける。監視制御部３は、各バス制御ＩＣ４０、５０及び各信号制御ＩＣ７０、８０の出力許可制御信号をネゲートした後、制御装置をリセットの実行可否判断を行う（ステップＳ３）。リセット実行可否の判断は、設計段階で回路の用途を考慮し設定しておくものとする。具体的には、主計算処理部２の異常動作の原因追及が優先であればリセットしないでおく。また、制御装置の正常動作復帰を優先するならばリセットを行う、等である。
【００４０】
また、主計算処理部２の異常動作と認識した原因に従って、異常動作発見後の処理シーケンスを細分化してもよい。例えば、主計算処理部２に入力される同期信号が停止した場合には、記憶部１のチェックサムを確認し、異常がなければ主計算処理部２自身の異常ではないためリセットで復旧する可能性があると判断しリセットを行う、等である。
【００４１】
尚、リセットを行う場合には、監視制御部３に十分なレジスタ容量が確保できる場合は、記憶部１から事前に設定しておいた記憶部１のレジスタ領域から、自動的に障害記録を読み出し、障害記録を監視制御部３のレジスタに保持しておく（ステップＳ１６）。そして、リセット後（ステップＳ１７）、監視制御部３は主計算処理部２が規定時間内に正常に起動するか確認する。
【００４２】
リセット後（ステップＳ１７）において、監視制御部３が主計算処理部２の正常起動を確認できなかった場合には、ステップＳ３でリセットを行わない（現状維持する）場合と同様の動作を行うものとする（図示せず）。
【００４３】
一方、ステップＳ３において、リセットを行わない（現状維持する）場合と判断された場合には、待機状態となる。そして、外部コンピュータ１００からの指示を待ち（ステップＳ４）、外部コンピュータ１００より入力された処理要求に従って動作する（ステップＳ５）。
【００４４】
監視制御部３は、シリアル制御ＩＣ６０を介してシリアル入力信号として入力される処理要求の種類を判別する（ステップＳ６）。ここで、外部コンピュータ１００より入力される処理要求には、書き込み要求、読み出し要求、リセット要求がある。
【００４５】
ステップＳ６において、処理要求が書き込み要求であると判断した場合には、監視制御部３は、外部コンピュータ１００よりシリアルデータを受信し（ステップＳ７）、当該シリアルデータを記憶部１のインタフェースに適合したバス幅に変換する（ステップＳ９）。そして、アドレスバス、データバスにアドレス及びデータを送信する。また、チップセレクト信号及びライトイネーブル信号を、前述した出力許可制御信号の制御方法でアサートし、記憶部１に対しデータの書き込みを実行する（ステップＳ１０）。
【００４６】
また、書き込み処理の実行中に、受信されたシリアルデータが最後尾であるか否かを判定し（ステップＳ８）、規定された最後尾データを受信した場合には（ステップＳ８においてＹＥＳ）、書き込みを終了し、リセット処理を実行する。
【００４７】
一方、ステップＳ６において、処理要求が読み出し要求であると判断した場合には、監視制御部３は、受信したシリアルデータ（ステップＳ１１）、を記憶部１のインタフェースに適合したバス幅に合わせて変換して（ステップＳ１２）アドレスバスに送信する。また、チップセレクト信号及びアウトイネーブル信号といった出力許可制御信号を前述の制御方法で生成し、記憶部１の該当アドレスのデータを読み出す（ステップＳ１３）。
【００４８】
そして、監視制御部３は、記憶部１から読み出されたパラレルデータを、シリアル規格に合わせて変換（ステップＳ１４）、シリアル出力から外部コンピュータ１００へデータを送信する（ステップＳ１５）。なお、前述したように、読み出し要求の場合には、外部コンピュータ１００から読み出し先のアドレスを送らず、予め読み出しを行うアドレスを監視制御部３に記憶させておくよう構成することもできる。
【００４９】
読み出しデータの送信後は、ステップＳ４に戻り、外部コンピュータ１００から入力される次の指示（処理要求）を待つ。ここで、外部コンピュータ１００は、必要なデータの授受が終了した場合には、リセット要求を監視制御部３に送信する。監視制御部３は、ステップＳ６において、外部コンピュータ１００から入力された処理要求がリセット要求であると判定した場合には、主計算処理部２を含む制御装置を構成する各種ＩＣにリセット信号を送信する（ステップＳ１７）。そして、主計算処理部２及び制御装置が正常に起動することを確認する。
【００５０】
このように、本実施の形態に係る制御装置においては、監視制御部３を設けることにより、主計算処理部２が正常に動作しない場合であっても、外部コンピュータ１００からの処理要求に従って、記憶部１に格納されたデータの読み出し及び書き込みが可能となる。
【００５１】
また、外部コンピュータ１００から入力されるシリアルデータは、主計算処理部２及び監視制御部３のいずれにも入力される構成とすることで、記憶部１への書き込み時にシリアルケーブル以外の冶具が一切不要となる。
【００５２】
実施の形態２．
次に、本発明の実施の形態２に係る制御装置について説明する。図４は、本発明の実施の形態２に係る制御装置の構成例を示す図である。
【００５３】
実施の形態２の特徴は、１つの装置内に、実施の形態１に係る制御装置が２つ構成されるような場合（現用、予備構成等）に、互いの制御装置を実施の形態１の外部コンピュータ１００として機能させるよう構成した点にある。図４に示すように、制御装置のシリアル入力とシリアル出力、及び異常通知信号は、相互に接続されている。異常通知信号線は、自己の主計算処理部２の動作に異常が発生した場合に、相手の制御装置に自己の異常を通知するための信号である。なお、各制御装置には、それぞれ記憶部１が設けられているが、図４においては図面を簡略化するため図示しない。
【００５４】
監視制御部３は、主計算処理部２から出力される異常動作検出信号をモニタし、互いに対向制御装置の状態を把握する。そして、記憶部１の書き換えが必要と一方の制御装置の監視制御部３が判断した場合（例えば、チェックサムの値が異常である等）、正常側の監視制御部３がマスタとなり、書き込み要求と正常回路の記憶部１よりソフトウェアファイルを読み出して対向制御装置１の監視制御部３に送信する。これにより、主計算処理部２に異常が発生した回路の記憶部１に、他方の制御装置からの書き込みが可能となる。なお、他の構成や動作については、実施の形態と略同一であるため、その説明を省略する。
【００５５】
なお、本発明は、上記の実施の形態に係る制御装置の構成に限られず、種々設計変更を実施することが可能である。また、本発明は、上記の実施の形態に係る方法を、コンピュータに処理を実行させるプログラムとしても実施することができる。このプログラムは、CD-ROM等の各種記録媒体に格納することができる。
【００５６】
例えば、他の各種ＩＣのイネーブルに対しても、同様のバス制御ＩＣ４０、５０、信号制御ＩＣ７０、８０に相当する構成を組むことにより、エラー発生要因の特定が容易となる。特に、リフレッシュ機能を有する揮発性メモリ（ここではＳｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＤＲＡＭ））に同様のイネーブルを追加すればＣＰＵが起動後に異常動作となった場合でもメモリのリフレッシュが可能となり、メモリの揮発を阻止でき、監視制御部３を経由した読み出し及び書き込みが外部コンピュータ１００から可能となる。
【００５７】
また、本発明における制御装置１と外部コンピュータ１００との通信はシリアルインタフェース以外でも構成可能である。例えば、インタフェース部（シリアル制御ＩＣ６０、外部接続端子９０及び監視制御部３のインタフェース）をＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）インタフェース構成に変更することで、レギュレータやスイッチング回路、電圧フィルタ回路を具備させ、外部コンピュータ１００から各バス制御ＩＣ４０、５０及び各信号制御ＩＣ７０、８０のみに電源を供給することにより、制御装置１に電源が供給されない場合でも記憶部１の書き換えが可能となる。
【００５８】
また、ＵＳＢフラッシュメモリにソフトウェアファイルを格納し、外部接続端子９０と接続することで、自動的にソフトウェアファイルを読み出して不揮発性メモリに格納できる。
【符号の説明】
【００５９】
２０、２１    監視ＩＣ
３０、３１    不揮発性メモリ
９０、９１    外部接続端子
１００、１０１    外部コンピュータ
４０、４１    バス制御ＩＣ
５０    バス制御ＩＣ
６０、６１    シリアル制御ＩＣ
７０    信号制御ＩＣ
８０    信号制御ＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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