(57)【要約】【課題】構造が複雑なフィールドプレート構造を用いずに、ゲート電極端での電界集中を緩和することができる半導体素子を提供する。【解決手段】ＭＯＳＦＥＴ１０は、基板上にバッファ層を介して形成されたｐ−ＧａＮ層１４と、ゲート絶縁膜１５と、ゲート電極２０と、ソース電極と、ドレイン電極１７とを有する。ゲート電極２０は、ゲート電圧を印加するための電極で、ドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域（ゲート電極１）２１と、高抵抗のポリシリコンを用いた第２の領域（ゲート電極２）２２とを有する。両ゲート電極２１、２２間に抵抗勾配部２３がある。第２の領域２２では緩やかに電位が変化する電位勾配３０ができる。これにより、ゲート電極端３１において、電圧の微分である電界がピーク３２で示すように小さくなり、ゲート電極端３１での電界集中を緩和することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に形成された半導体動作層と、前記半導体動作層上に形成されたソース電極およびドレイン電極と、前記半導体動作層上であって前記ソース電極および前記ドレイン電極の間に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えた半導体素子において、
前記ゲート電極は、前記ソース電極側の第１の領域と、前記ドレイン電極側であって、前記第1の領域より抵抗の高い第２の領域を備えていることを特徴とする半導体素子。
【請求項２】
前記ゲート電極は、ポリシリコンからなり、前記第２の領域は、前記第１の領域よりも不純物濃度が低いことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート電極は、前記第２の領域と前記第１の領域との間に、前記第１の領域から前記第２の領域へ向って抵抗が高くなる抵抗勾配部を有することを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記半導体動作層は、ＧａＮ系化合物半導体からなることを特徴とする請求項１乃至３のいずれか一つに記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動車などの車両に電源用高耐圧・大電流電子デバイスとして用いるのに好適な半導体素子、特に窒化物系化合物半導体を用いた半導体素子に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として期待されている。
高耐圧の横型デバイス、例えば、ＩＩＩ−Ｖ族窒化物系化合物半導体を用いた半導体素子を考えた場合、ゲート電極とドレイン電極の間に高電圧が印可される。この部分には電界緩和の為にリサーフ構造を採用する場合が多い（例えば、特許文献１参照）。
【０００３】
リサーフ構造を採用し、構造を最適化していくと、一般にゲート電極端に電界が集中するようになる。このため、ゲート電極端での電界集中を緩和する為にＦＰ（フィールドプレート）構造などが提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】２００９−４４９３号公報
【特許文献２】２００７−８８３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＰ構造は構造が複雑な上、電界集中部を半導体層、またはその上の誘電体膜のどちらかに分散させているに過ぎない。
図７（Ａ）、（Ｂ）は、従来のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート電極−ドレイン電極間における電位と電界の関係を示す説明図である。図７（Ａ）、（Ｂ）において、符号１０１はｐ−ＧａＮからなる半導体動作層、符号１０２は半導体動作層１０１に形成された不純物層で、電界集中の緩和を目的としたリサーフ層、符号１０３はゲート絶縁膜、符号１０４はゲート電極、符号１０５はドレイン電極である。
従来のＭＯＳＦＥＴでは、図７（Ａ）、（Ｂ）に示すように、ゲート電極１０４は導電体であり、ゲート電極１０４内で電界分布は無い。そのため、ゲート電極１０４の端部（ゲート電極端）１０６から急に電位がドレイン電極１０５に向かって上昇する。
【０００６】
電界は、電位（電圧）の微分であるので、電位が急に変化する点１１０、１１１（図７（Ａ）参照）では、図７（Ｂ）のピーク１１２、１１３で示すように高電界になり、このような高電界の点を起点として、デバイスは破壊される。
このように、従来のＭＯＳＦＥＴでは、ゲート電極１０４に金属や高濃度に不純物がドープされたポリシリコンを用いた場合、ゲート電極１０４とドレイン電極１０５の対向する端部で電位が急に変化する点１１０、１１１が存在し、これらの点が電界集中点となる。そのため、ゲート電極端１０６での電界緩和が重要である。
【０００７】
本発明は、上記従来の問題点に鑑みてなされたものであって、その目的は構造が複雑なフィールドプレート構造を用いずに、ゲート電極端での電界集中を緩和することができる半導体素子を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様に係る半導体素子は、基板上に形成された半導体動作層と、前記半導体動作層上に形成されたソース電極およびドレイン電極と、前記半導体動作層上であって前記ソース電極および前記ドレイン電極の間に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えた半導体素子において、前記ゲート電極は、前記ソース電極側の第１の領域と、前記ドレイン電極側であって、前記第1の領域より抵抗の高い第２の領域を備えていることを特徴とする。
この構成によれば、ゲート電極が、第１の領域と第２の領域からなり、前記ドレイン電極側の一部に、第1の領域より抵抗の高い第２の領域を備えていることにより、抵抗の高い領域に電界が分布するようになる。そのため、ゲート電極端での急激な電位の変化が無くなり、ゲート電極端の電界集中が緩和される。
【０００９】
本発明の他の態様に係る半導体素子は、前記ゲート電極は、ポリシリコンからなり、前記第２の領域は、前記第1の領域よりも不純物濃度が低いことを特徴とする。
この構成によれば、第１の領域はゲート電圧を印加するための本来のゲート電極として機能させることができると共に、第２の領域では緩やかに電位が変化する電位勾配（図２に示す電位勾配３０）ができる。このため、ゲート電極端（図２に示すゲート電極端３１）で電圧が急に変化する点が無くなり、ゲート電極端での電界集中が緩和される。
【００１０】
本発明の他の態様に係る半導体素子は、前記ゲート電極は、前記第２の領域と前記第１の領域との間に、前記第1の領域から前記第２の領域へ向って抵抗が高くなる抵抗勾配部を有することを特徴とする。
この構成によれば、ゲート電極内の抵抗の高い領域と低い領域の間での電界集中を緩和することができ、さらに高耐圧化を図ることができる。
本発明の他の態様に係る半導体素子は、前記半導体動作層は、ＧａＮ系化合物半導体からなることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、構造が複雑なフィールドプレート構造を用いずに、ゲート電極端での電界集中を緩和することができ、高耐圧の半導体素子を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係るＭＯＳＦＥＴの概略構成を示す断面図である。
【図２】図１に示すＭＯＳＦＥＴにおける電位と電界の関係を示す説明図である。
【図３】（Ａ）〜（Ｃ）は図１に示すＭＯＳＦＥＴの製造方法を説明する図である。
【図４】（Ａ）〜（Ｃ）は図１に示すＭＯＳＦＥＴの製造方法を説明する図である。
【図５】（Ａ）〜（Ｃ）は図１に示すＭＯＳＦＥＴの製造方法を説明する図である。
【図６】本発明の他の実施形態に係るＭＯＳＦＥＴにおける電位と電界の関係を示す説明図である。
【図７】（Ａ）、（Ｂ）は、従来のＭＯＳＦＥＴにおける電位と電界の関係を示す説明図である。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して本発明に係るＭＯＳＦＥＴを説明する。
【００１４】
（一実施形態）
図１は、本発明の一実施形態に係るＭＯＳＦＥＴ１０の概略構成を示す断面図である。図２は、ＭＯＳＦＥＴ１０における電位と電界の関係を示す説明図である。
半導体素子としてのＭＯＳＦＥＴ１０では、サファイア、ＳｉＣ、Ｓｉなどからなる基板１１と、基板１１上に形成された、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１３と、ｐ−ＧａＮ層１４とが形成されている。また、ｐ−ＧａＮ層１４上には、所定の間隔をおいてソース電極１６およびドレイン電極１７が形成されている。
このＭＯＳＦＥＴ１０は、ｐ−ＧａＮ層１４表面におけるソース電極１６下およびドレイン電極１７下の領域にそれぞれ形成されたオーミックコンタクト層１８ａおよび１８ｂと、ドレイン電極１７側のオーミックコンタクト層１８ｂに接するように形成された電界集中の緩和を目的としたリサーフ層１９とを備えている。ｐ−ＧａＮ層１４と、オーミックコンタクト層１８ａ、１８ｂと、リサーフ層１９とにより、ＭＯＳＦＥＴ１０の主要部である窒化物系化合物半導体からなる半導体動作層４０が構成されている。
【００１５】
また、ＭＯＳＦＥＴ１０は、ソース電極１６とドレイン電極１７の間のｐ−ＧａＮ層１４上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極２０を備えている。
【００１６】
本実施形態に係るＭＯＳＦＥＴ１０は、以下の構成を有する点に特徴がある。
（１）ゲート電極２０は、ポリシリコンによって形成され、Ｂ（ボロン）やＰ（リン）などのドーパントが高濃度にドーピングされたポリシリコンからなる第１の領域２１と、第1の領域よりもドーパント濃度が低く高抵抗なポリシリコンからなる第２の領域２２とを有する。
このように、本実施形態に係るＭＯＳＦＥＴ１０では、ゲート電極２０のドレイン電極１７側の一部である第２の領域２２が、第1の領域２１よりも高抵抗なポリシリコンで形成されている。
（２）また、ゲート電極２０は、第１の領域２１と第２の領域２２との間に、第１の領域２１から第２の領域２２へ向って抵抗が高くなる抵抗勾配部２３を有する。
【００１７】
（ゲート電極のキャリア濃度範囲）
ここで、第１の領域２１のドーパント濃度は、１×１０19ｃｍ-3程度であり、第２の領域２２のドーパント濃度は、１×１０16ｃｍ-3以下である。ここで、第２の領域２２の抵抗率は、１０Ωｍ以上であることが好ましい。
第２の領域２２は、内部で電界を分布させる必要があるので、内部が空乏化している必要がある。
Ｓｉのキャリア濃度と空乏層厚の関係を表すグラフが、次の参考文献中にある。
G.Gibbons,“Avalanche Breakdown Voltages of Abrupt and Linearly Graded p-n Juctions in Ge, Si, GaAs, and GaP,"Appl.Phys. Lett.,8,111(1996)
本発明では、第２の領域２２の長さは数ミクロンであるので、参考文献中のグラフよりキャリア濃度が１×１０16ｃｍ-3以下であれば、第２の領域２２が空乏化していると考えられる。
【００１８】
つぎに、図１に示すＭＯＳＦＥＴ１０の製造方法について説明する。
まず、図３（Ａ）に示すように、（１１１）面を主表面とするＳｉからなる基板１１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ3とを導入し、成長温度１０５０℃で、基板１１上に、ＡｌＮ層１２、バッファ層１３、ｐ−ＧａＮ層１４を順次エピタキシャル成長させる。
ＡｌＮ層１２は、例えば１００ｎｍ積層される。バッファ層１３は、厚さ２００ｎｍであるＧａＮ層と厚さ２０ｎｍであるＡｌＮの複合層を８層積層して形成される。また、ｐ−ＧａＮ層１４は、５００ｎｍ積層される。なお、ｐ−ＧａＮ層１４に対するｐ型のドーピング源としてビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）を用い、Ｍｇの濃度が１×１０17ｃｍ-3程度となるようにＣｐ２Ｍｇの流量を調整する。
【００１９】
つぎに、図３（Ｂ）に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、ｐ−ＧａＮ層１４上に、ＳｉＯ2からなるマスク層４１を形成し、さらに、マスク層４１をフォトリソグラフィとＣＦ4ガスを用いてパターニングを行い、リサーフ層１９を形成する領域に開口部４１ａを形成する。
その後スクリーン層として、ＳｉＯ2を２０ｎｍ成膜する。通常イオン注入法では、表面より少し深いところで最も不純物濃度が高くなる。このため、あらかじめスクリーン層を成膜してイオン注入を行い、その後スクリーン層を除去することにより、表面で最も不純物濃度が高くなるようにする。
【００２０】
つぎに、図３（Ｃ）に示すように、バッファ層１３上に形成されたｐ−ＧａＮ層１４に対し、開口部４１ａからイオン注入（Ion Implantation）によってＳｉを添加する。
スクリーン層を考慮して、不純物濃度は表面で最も不純物濃度が高くなるように打ち込みエネルギーを設定する。その上で、開口部４１ａに対しては１×１０13ｃｍ-2となるようにＳｉをイオン注入する。
【００２１】
つぎに、図４（Ａ）に示すように、図３（Ｃ）に示すマスク層４１を除去し、ＰＣＶＤ法を用いて、ｐ−ＧａＮ層１４上に、ＳｉＯ2からなるマスク層４２を形成する。さらに、マスク層４２をフォトリソグラフィとＣＦ4ガスを用いてパターニングを行い、オーミックコンタクト層１８ａ、１８ｂを形成する領域に開口部４２ａ、４２ａを形成する。
【００２２】
つぎに、図４（Ｂ）に示すように、ｐ−ＧａＮ層１４に対し、開口部４２ａ、４２ａからイオン注入によってＳｉを添加する。
スクリーン層を考慮して、不純物濃度は表面で最も不純物濃度が高くなるように打ち込みエネルギーを設定する。その上で、オーミックコンタクト層１８ａ、１８ｂに対しては１×１０16ｃｍ-3となるようにＳｉをイオン注入する。
その後、温度１２００℃で活性化アニールを１分間行う。これにより、ｐ−ＧａＮ層１４表面における、ゲート電極２となる部分とドレイン電極１７となる部分との間の領域にリサーフ層１９が、１８ａ、１８ｂにはオーミックコンタクト部が形成される。
【００２３】
つぎに、図４（Ｃ）に示すように、図４（Ｂ）に示すマスク層４２を除去し、ゲート絶縁膜１５となる絶縁膜、例えばＳｉＯ2膜４３を６０ｎｍ成膜する。
この後、図４（Ｃ）に示すように、ＳｉＯ2膜４３上にゲート電極２０となるアンドープのポリシリコン４４をＬＰ-ＣＶＤ（Low Pressure-CVD）法で成膜する。この成膜温度は６００℃、ポリシリコン４４の厚さは５００ｎｍである。
【００２４】
この後、図４（Ｃ）に示すように、ポリシリコン４４上に、ＰＣＶＤ法によりＳｉＯ2膜４５を３００ｎｍ成膜する。
つぎに、図５（Ａ）に示すように、ＳｉＯ2膜４５に、フォトリソグラフィとドライエッチングを用いて、ポリシリコン４４のうち、ゲート電極２０の第１の領域２１となる領域に開口部４５ａを形成する。
この後、熱拡散法、イオン注入法などを用いて、ポリシリコン４４のうち、第１の領域２１となる領域の低抵抗化を行う。この場合、第１の領域２１をｎ型にする場合にはドーパントとしてＰ（リン）を１×１０19ｃｍ-3程度まで導入する。また、第１の領域２１をｐ型にする場合にはドーパントとしてＢ（ボロン）を１×１０19ｃｍ-3程度まで導入する。
【００２５】
つぎに、図５（Ｂ）に示すように、図５（Ａ）に示すＳｉＯ2膜４５を除去し、さらに、フォトリソグラフィとドライエッチングを用いて、ポリシリコン４４のうち、ゲート電極２０の第１の領域２１および第２の領域２２以外の部分を除去する。
これにより、Ｂ（ボロン）やＰ（リン）などのドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域２１と、高抵抗のポリシリコンを用いた第２の領域２２とを有するゲート電極２０が、ゲート絶縁膜１５となるＳｉＯ2膜（絶縁膜）４３上に形成される。
【００２６】
なお、熱拡散法を用いて、ポリシリコン４４のうち、第１の領域２１となる領域の低抵抗化を行う場合、第１の領域２１と第２の領域２２との間に抵抗勾配部２３が自然にできる。
また、イオン注入法を用いて、ポリシリコン４４のうち、第１の領域２１となる領域の低抵抗化を行う場合、その後に行う活性化アニールによりポリシリコン４４内部の不純物が拡散して抵抗勾配部２３ができる。
【００２７】
つぎに、ソース電極１６およびドレイン電極１７が形成される領域以外をマスクした後、図５（Ｃ）に示すように、ソース電極１６およびドレイン電極１７が形成される領域のＳｉＯ2膜（絶縁膜）４３を除去する。これにより、ＳｉＯ2膜４３の残った部分がゲート絶縁膜１５となる。
【００２８】
つぎに、図５（Ｃ）に示すように、ＳｉＯ2膜４３を除去したオーミックコンタクト層１８ａおよび１８ｂ上に、リフトオフ法を用いて、ソース電極１６およびドレイン電極１７をそれぞれ形成する。ソース電極１６およびドレイン電極１７は、オーミックコンタクト層１８ａおよび１８ｂの表面から順に、Ｔｉ層、Ａｌ層の順にそれぞれ形成される。Ｔｉ層は例えば２５ｎｍであり、Ａｌ層は例えば３００ｎｍである。Ｔｉ層およびＡｌ層は、スパッタ法または真空蒸着法によって形成される。その後、６００℃、１０分のアニール処理を行う。
また、第１の領域２１の一部に測定用のＡｌパッドを設ける。
このようにして、図１に示すＭＯＳＦＥＴ１０が作製される。
【００２９】
以上説明した一実施形態に係るＭＯＳＦＥＴ１０によれば、次のような作用効果を奏する。
（１）ゲート電極２０が、ドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域２１と、高抵抗のポリシリコンを用いた第２の領域２２とを有する構造により、ゲート電極２０とドレイン電極１７の間に高電圧が印可された状態で、第２の領域２２では緩やかに電位（電圧）が変化する電位勾配３０（図２参照）ができる。
このため、図７に示す上記従来技術のように、ゲート電極端１０６で電圧が急に変化する点１１０が無くなる。これにより、ゲート電極端３１において、電圧の微分である電界が図２のピーク３２で示すように小さくなり、ゲート電極端３１での電界集中を緩和することができる。従って、構造が複雑なフィールドプレート構造を用いずに、ゲート電極端３１での電界集中を緩和することができ、高耐圧の半導体素子を実現することができる。
【００３０】
（２）ゲート電圧を印加するための第１の領域２１と、高抵抗のポリシリコンを用いた第２の領域２２の２つに分けた構造により、第１の領域２１はゲート電圧を印加するための本来のゲート電極として機能させることができると共に、第２の領域２２によりゲート電極端３１での電界集中を緩和させることができる。
（３）第１の領域２１と第２の領域２２との間に、抵抗勾配部２３があるため、この抵抗勾配部２３で緩やかに電位（電圧）が変化する電位勾配３０ａ（図２参照）ができる。このため、第１の領域２１と第２の領域２２との間での電界集中することは無い。
【００３１】
（４）電界集中の緩和を目的としたリサーフ層１９と、ゲート電極端３１での電界集中を緩和させるための第２の領域２２とを組み合わせた構成により、高電圧が印加されるゲート電極２０とドレイン電極１７との間での電界集中を緩和させることができる。
（５）半導体動作層４０にｐ−ＧａＮ層１４を用いているので、半導体動作層にＧａＮを使用した半導体素子において、構造が複雑なフィールドプレート構造を用いずに、ゲート電極端での電界集中を緩和することができ、高耐圧化を図ることができる。
【００３２】
図６は、本発明の他の実施形態に係るＭＯＳＦＥＴ１０Ａにおける電位と電界の関係を示す説明図である。
本実施形態に係るＭＯＳＦＥＴ１０Ａは、上記一実施形態に係るＭＯＳＦＥＴ１０とは、抵抗勾配部２３が無い点でのみ異なる。
つまり、図６に示すＭＯＳＦＥＴ１０Ａでは、ゲート電極２０Ａは、ゲート電圧を印加するための電極で、ボロンやリンなどのドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域２１と、高抵抗のポリシリコンを用いた第２の領域２２とを有する。
このＭＯＳＦＥＴ１０Ａによっても、構造が複雑なフィールドプレート構造を用いずに、ゲート電極端３１での電界集中を緩和することができ、高耐圧の半導体素子を実現することができる。
【００３３】
なお、上記各実施形態では、ゲート電極２０、２０Ａは、ドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域２１と、高抵抗のポリシリコンを用いた第２の領域２２とを有するＭＯＳＦＥＴについて説明したが、本発明はこのような構成の半導体素子に限定されない。本発明は、ゲート電極が、ゲート電圧を印加するための電極で、金属を用いて形成した第１の領域と、高抵抗な半導体でできた第２の領域とを有する構成、つまりゲート電極の一部が高抵抗な半導体でできている半導体素子に広く適用可能である。
【符号の説明】
【００３４】
１０、１０Ａ：ＭＯＳＦＥＴ
１１：基板
１２：ＡｌＮ層
１３：バッファ層
１４：ｐ−ＧａＮ層
１５：ゲート絶縁膜
１６：ソース電極
１７：ドレイン電極
１８ａ、１８ｂ：オーミックコンタクト層
１９：リサーフ層
２０、２０Ａ：ゲート電極
２１：第１の領域
２２：第２の領域
２３：抵抗勾配部
４０：半導体動作層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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