(57)【要約】【課題】強誘電体メモリのデータ読み出し時の読み出し動作マージンを増加させた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルが配列された複数のメモリセルアレイ１と、メモリセルからの読み出し電位に対する参照電位をビット線ＢＬ、／ＢＬに与えるダミーキャパシタＤＣＣと、ビット線対ＢＬ、／ＢＬ間の電位を比較増幅するための増幅回路を含むセンスアンプＳＡと、ダミーキャパシタＤＣＣとともにビット線対ＢＬ、／ＢＬに接続された参照電位補正用キャパシタＲＣ１、ＲＣ２と、複数のメモリセルアレイ１のうち少なくとも一つに保持された参照電位を補正するためのシフト情報に基づき補正信号を出力する制御回路２とを備える。参照電位補正用キャパシタＲＣ１、ＲＣ２は、補正信号ＴｒｉｍＡ、ＴｒｉｍＢにより蓄積電荷量を変化させて参照電位を変位させる。【選択図】図４
2010102793.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとトランジスタにより構成されるメモリセルが配列され、前記メモリセルを選択するためのワード線、前記強誘電体キャパシタに駆動電圧を印加するためのプレート線、及び前記メモリセルの前記強誘電体キャパシタからデータを読み出すためのビット線対が配列された複数のメモリセルアレイと、
前記メモリセルアレイを選択的に前記ビット線対を構成する一つのビット線に接続するための選択トランジスタと、
前記メモリセルからの読み出し電位に対する参照電位を前記ビット線対を構成する他のビット線に与えるダミーキャパシタと、
前記ビット線対間の電位を比較増幅するための増幅回路を含むセンスアンプ回路と、
前記ダミーキャパシタとともに前記ビット線対に接続された参照電位補正用キャパシタと、
複数の前記メモリセルアレイのうち少なくとも一つに保持された参照電位を補正するためのシフト情報に基づき補正信号を出力する制御回路と
を備え、
前記参照電位補正用キャパシタは、前記補正信号により蓄積電荷量を変化させて前記参照電位を変位させる
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記シフト情報に基づいて前記メモリセルアレイ毎に異なる補正信号を参照電位補正用キャパシタに出力する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
シフト情報が格納された前記メモリセルアレイ内の前記メモリセルのうち、データが読み出される一の前記メモリセルと同一の前記ワード線に接続されている前記メモリセルから前記シフト情報を読み出す
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
所定の数の前記メモリセルアレイからなるセルアレイマットと、
前記セルアレイマット毎に設けられ前記シフト情報を保持するためのラッチ回路をさらに備え、
前記制御回路は、前記ラッチ回路から転送された前記シフト情報に基づいて前記セルアレイマット毎に異なる補正信号を参照電位補正用キャパシタに出力する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ビット線対毎に設けられ前記シフト情報を保持するためのラッチ回路をさらに備え、
前記参照電位補正用キャパシタは前記ビット線対のそれぞれに設けられるとともに、前記制御回路は前記ラッチ回路から転送された前記シフト情報に基づいて前記ビット線毎に異なる補正信号を参照電位補正用キャパシタに出力する
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、強誘電体キャパシタを用いた半導体記憶装置に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによって二値データを不揮発に記憶することを可能にした半導体記憶装置である。従来の強誘電体メモリのメモリセルは、強誘電体キャパシタとトランジスタが接続されて構成される（例えば、特許文献１参照）。強誘電体メモリ（ＦｅＲＡＭ）は、このメモリセルを複数配置して、メモリセルアレイを構成する。
【０００３】
強誘電体メモリにおいて、読み出したいメモリセルを含むメモリセルアレイの端部に設けられた選択トランジスタを選択し、選択トランジスタを導通させてメモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。強誘電体キャパシタからの電荷をビット線に読み出し、一方、ビット線対を構成する他方のビット線（相補ビット線）には参照電位を参照電位発生回路によって印加する。このビット線対の電位をセンスアンプによって比較増幅する。こうしてビット線対に読み出された電荷量の差が信号量となる。
【０００４】
この信号量はチップ内のメモリセルアレイの位置や、メモリセルに接続されたワード線・ビット線等の寄生容量により影響を受ける。強誘電体メモリにおいて、ビット線対に読み出される信号量に対する影響により、読み出し動作マージンが減少してしまうという問題が生じる。
【特許文献１】特開２００１−２５０３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、強誘電体メモリのデータ読み出し時の読み出し動作マージンを増加させた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様に係る半導体記憶装置は、強誘電体キャパシタとトランジスタにより構成されるメモリセルが配列され、前記メモリセルを選択するためのワード線、前記強誘電体キャパシタに駆動電圧を印加するためのプレート線、及び前記メモリセルの前記強誘電体キャパシタからデータを読み出すためのビット線対が配列された複数のメモリセルアレイと、前記メモリセルアレイを選択的に前記ビット線対を構成する一つのビット線に接続するための選択トランジスタと、前記メモリセルからの読み出し電位に対する参照電位を前記ビット線対を構成する他のビット線に与えるダミーキャパシタと、前記ビット線対間の電位を比較増幅するための増幅回路を含むセンスアンプ回路と、前記ダミーキャパシタとともに前記ビット線対に接続された参照電位補正用キャパシタと、複数の前記メモリセルアレイのうち少なくとも一つに保持された参照電位を補正するためのシフト情報に基づき補正信号を出力する制御回路とを備え、前記参照電位補正用キャパシタは、前記補正信号により蓄積電荷量を変化させて前記参照電位を変位させることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、強誘電体メモリのデータ読み出し時の読み出し動作マージンを増加させた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
［第１の実施の形態］
（第１の実施の形態に係る半導体記憶装置の構成）
図１は、本発明の第１の実施の形態に係る強誘電体メモリ（ＦｅＲＡＭ）の基本的な回路構成を示している。本実施の形態に係る強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリである。メモリセルアレイ１は、並列接続されたｎ型ＭＯＳトランジスタＭｉ（ｉ＝０〜７）と強誘電体キャパシタＣｉ（ｉ＝０〜７）とからなるメモリセルが複数個（この例では８個）直列接続されたメモリセルブロックＭＣＢ０、ＭＣＢ１・・・を有している。図１では、ビット線対ＢＬ、／ＢＬに接続される二つのメモリセルブロックＭＣＢ０、ＭＣＢ１を示している。
【００１０】
メモリセルブロックＭＣＢ０、ＭＣＢ１の一端にある強誘電体キャパシタＣ７のプレート電極は、駆動電圧を印加するためのプレート線ＰＬ０、ＰＬ１に接続される。メモリセルブロックＭＣＢ０、ＭＣＢ１の他端は、選択トランジスタＱ１０１、Ｑ１０２を介してビット線ＢＬ、／ＢＬに接続される。選択トランジスタＱ１０１、Ｑ１０２は、ブロック選択信号ＢＳ０、ＢＳ１によりオン／オフ制御される。
【００１１】
このメモリセルブロックＭＣＢ０、ＭＣＢ１においては、スタンバイ時はすべてのワード線ＷＬｉ（ｉ＝０〜７）が“Ｈ”とされ、すべての強誘電体キャパシタＣｉには電圧が印加されないようにされる。しかし、データ読出しのため例えばワード線ＷＬ０のみが“Ｌ”にされると、強誘電体キャパシタＣ０の両端に電圧が印加され、強誘電体キャパシタＣ０に保持されたセルデータに基づく電圧がビット線ＢＬ又は／ＢＬに現れて、データ読出しがなされる。
【００１２】
ビット線ＢＬ、／ＢＬは、メモリセルから読み出された読出し電位と、後述するダミーセルから読み出された参照電位を比較するためのビット線対を構成する。すなわち、ビット線対ＢＬ、／ＢＬの一方に読出し電位が発生した場合、他方は参照電位が発生する相補ビット線となる。参照電位は、“０”データ読出し時の読出し電位と、“１”データ読出し時の読出し電位との中間電位となるように設定される。図１に示す強誘電体メモリの場合、ブロック選択信号ＢＳ０、ＢＳ１のいずれか一方を“Ｈ”にすることにより、メモリセルブロックＭＣＢ０、ＭＣＢ１の一方のみをビット線ＢＬ又は／ＢＬに接続することができる。
【００１３】
前述の参照電位を発生させるための構成として、ダミーセルＤＣが設けられている。ダミーセルＤＣは、リセットトランジスタＱＮ４と、選択トランジスタＱＮ５、ＱＮ６と、ダミーキャパシタＤＣＣとを備えている。選択トランジスタＱＮ５は、ビット線ＢＬとダミーキャパシタＤＣＣに一端との間に接続され、選択トランジスタＱＮ６は、ビット線／ＢＬとダミーキャパシタＤＣＣの一端との間に接続される。ダミーキャパシタＤＣＣの他端は、ダミープレート電位ＤＰＬを与えられている。また、両選択トランジスタＱＮ５、ＱＮ６のゲートには、ダミーワード線ＤＷＬ０、ＤＷＬ１が接続されている。また、リセットトランジスタＱＮ４の一端はダミーキャパシタＤＣＣの一端に接続され、他端には基準電位ＶＤＣが与えられる。これにより、ダミーキャパシタＤＣＣの一端は、リセット信号ＤＲＳＴにより、基準電位ＶＤＣにリセットされる。ダミーワード線ＤＷＬ０、ＤＷＬ１は、選択トランジスタＱ１０１、Ｑ１０２のどちらが導通したかにより、選択的にいずれか一方が“Ｈ”とされる。すなわち、選択トランジスタＱ１０１が導通しメモリセルブロックＭＣＢ０がビット線ＢＬに接続された場合には、ダミーワード線ＤＷＬ１が“Ｈ”となり、これにより相補ビット線としてのビット線／ＢＬに参照電位が発生する。逆に、選択トランジスタＱ１０２が導通しメモリセルブロックＭＣＢ１がビット線／ＢＬに接続された場合には、ダミーワード線ＤＷＬ０が“Ｈ”となり、これにより相補ビット線としてのビット線ＢＬに参照電位が発生する。
【００１４】
ビット線対ＢＬ、／ＢＬ間には、メモリセルのデータを参照電位と比較し、その比較結果を増幅して保持するセンスアンプＳＡが設けられている。このセンスアンプＳＡはｐ型ＭＯＳトランジスタＱＰ１〜ＱＰ３で構成されるｐ型センスアンプＳＡ＿Ｐと、ｎ型ＭＯＳトランジスタＱＮ１〜ＱＮ３で構成されるｎ型センスアンプＳＡ＿Ｎとを備えている。ｐ型センスアンプＳＡ＿Ｐ、ｎ型センスアンプＳＡ＿Ｎはそれぞれセンスアンプイネーブル信号ＳＡＮ、ＳＡＰで動作が制御される。以下、センスアンプイネーブル信号ＳＡＮ、ＳＡＰの２つをまとめてセンスアンプイネーブル信号ＳＥＮということがある。
【００１５】
ｐ型センスアンプＳＡ＿Ｐを構成するｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２は、ビット線対ＢＬ、／ＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対／ＢＬ、ＢＬに接続され、フリップフロップ回路を構成している。また、両トランジスタＱＰ１、ＱＰ２の共通接続点と電源電圧ＶＡＡとの間には、ｐ型ＭＯＳトランジスタＱＰ３が接続され、そのゲートにセンスアンプイネーブル信号ＳＡＰが供給されてｐ型センスアンプＳＡ＿Ｐがオン／オフ制御される。
【００１６】
ｎ型センスアンプＳＡ＿Ｎを構成するｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２は、ビット線対ＢＬ、／ＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対／ＢＬ、ＢＬに接続され、フリップフロップ回路を構成している。また、両トランジスタＱＮ１、ＱＮ２の共通接続点と接地電位Ｖｓｓとの間には、ｎ型ＭＯＳトランジスタＱＮ３が接続され、そのゲートにセンスアンプイネーブル信号ＳＡＮが供給されてｎ型センスアンプＳＡ＿Ｎがオン／オフ制御される。
【００１７】
メモリセルからビット線対ＢＬ、／ＢＬに読み出されたデータをセンスアンプ回路ＳＡにより比較増幅した後、外部に読み出しデータが出力される。
【００１８】
図２は、本発明の第１の実施の形態に係る強誘電体メモリが形成されたチップ全体を示す平面図である。図３は、図２に示す強誘電体メモリが形成されたチップ１０のセルアレイマットＭＡＴを拡大した平面図である。
【００１９】
図２に示すチップ１０には、例えば図１に示すメモリセルアレイ１及び各メモリセルアレイ１に付随するセンスアンプＳＡ等が複数設けられている。本実施の形態において、チップ１０内で所定の数のメモリセルアレイ１と、センスアンプＳＡ及びダミーセルＤＣ等とが形成された領域をセルアレイマットＭＡＴと呼ぶ。
【００２０】
図３は、このセルアレイマットＭＡＴのうちの１つを拡大して模式的に表している。図３においては、メモリセルブロックＭＣＢの詳細な構成を省略して、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬ及びビット線対ＢＬ、／ＢＬに接続されるセンスアンプＳＡが形成される領域を示している。
【００２１】
１つのセルアレイマットＭＡＴ内には、シフト情報を格納するシフト情報格納領域１００が設けられる。本実施の形態において、図３の破線で示す箇所がシフト情報格納領域１００であるものとする。ここで、シフト情報とは、メモリセルから情報を読み出す際に、ビット線対ＢＬ、／ＢＬのいずれか一方に印加される参照電位に所定値の電位を加え、又は減少させることにより、参照電位の値をシフトさせるために用いられる情報をいう。このシフト情報に基づいて値が変化した参照電位を用いて、強誘電体メモリのセンスアンプＳＡはメモリセルに保持されたデータを読み出す。
【００２２】
データが読み出される各メモリセルは、メモリセルアレイ１内の位置により、異なるワード線ＷＬに接続されている。本実施の形態に係る強誘電体メモリのシフト情報格納領域１００には、メモリセルが接続されたワード線ＷＬの位置に基づく参照電位補正用のシフト情報が保持されている。
【００２３】
図４は、図３に示すセルアレイマットＭＡＴの読み出し回路の概略図である。図４において、図１と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。図４の上部は、セルアレイマットＭＡＴにおけるシフト情報格納領域１００の構成を示しており、図４の下部は、通常の情報の保持に供されるメモリ領域の構成を示している。シフト情報格納領域１００におけるセンスアンプを符号ＳＡ＿Ｓで示し、メモリ領域におけるセンスアンプを符号ＳＡで示す。センスアンプＳＡ＿Ｓはセンスアンプイネーブル信号ＳＥＮ＿Ｓ（信号ＳＡＮ＿Ｓ、ＳＡＰ＿Ｓ）によりシフト情報の読み出しを制御する。また、センスアンプＳＡはセンスアンプイネーブル信号ＳＥＮ（信号ＳＡＮ、ＳＡＰ）によりメモリ領域に保持された情報の読み出しを制御する。
【００２４】
そして、シフト情報格納領域１００において、メモリセルブロックをＭＣＢ０＿Ｓ、ＭＣＢ＿Ｓで示し、ビット線対をＢＬ＿Ｓ、／ＢＬ＿Ｓで示す。
【００２５】
図４に示す強誘電体メモリにおいて、シフト情報格納領域１００から読み出されたシフト情報は、補正信号としてメモリ領域に転送される。本実施の形態に係る強誘電体メモリには、シフト情報格納領域１００のビット線対から読み出されたシフト情報に基づき、補正信号ＴｒｉｍＡ、ＴｒｉｍＢをメモリ領域に出力する制御回路２が設けられている。制御回路２は、補正信号ＴｒｉｍＡ、ＴｒｉｍＢを“Ｈ”状態又は“Ｌ”状態にしてメモリ領域に設けられた参照電位補正用キャパシタＲＣ１、ＲＣ２に与える。ここで、本実施の形態に係る強誘電体メモリにおいて、データが読み出されるメモリセルと、このメモリセルのデータ読み出し時に参照電位を補正するためのシフト情報を有するシフト情報格納領域１００のメモリセルとは、同一のワード線（例えばワード線ＷＬ０）に接続されているものとする。
【００２６】
参照電位補正用キャパシタＲＣ１、ＲＣ２はメモリ領域に設けられ、ダミーキャパシタＤＣＣが接続されているノードＮ０に並列に接続されている。補正信号ＴｒｉｍＡ、ＴｒｉｍＢは“Ｈ”状態又は“Ｌ”状態のいずれかであり、この補正信号ＴｒｉｍＡ、ＴｒｉｍＢにより参照電位補正用キャパシタＲＣ１、ＲＣ２に保持される電荷量が変化する。これによりノードＮ０の電位も変化し、ビット線対ＢＬ、／ＢＬの一方に印加される参照電位も変化する。補正信号ＴｒｉｍＡ、ＴｒｉｍＢがシフト情報により制御されることで、ビット線対ＢＬ、／ＢＬの一方に印加される参照電位が補正される。制御回路２は、シフト情報に基づいてメモリセルアレイ１毎に異なる補正信号を参照電位補正用キャパシタＲＣに出力する。
【００２７】
（第１の実施の形態に係る半導体記憶装置の動作）
次に、本実施の形態の強誘電体メモリの動作を図５のタイミングチャートを参照して説明する。
【００２８】
時刻ｔ０において、データ読み出し時に読み出したいセル、例えばメモリセルブロックＭＣＢ０の強誘電体キャパシタＣ０のメモリセルを選択するため、ワード線ＷＬ０を“Ｌ”にする。
【００２９】
続いて時刻ｔ１において、選択トランジスタＱ１０１のブロック選択信号ＢＳ０を“Ｈ”とすると、メモリセルブロックＭＣＢ０、ＭＣＢ０＿Ｓとビット線ＢＬ、ＢＬ＿Ｓとが接続される。
【００３０】
時刻ｔ２において、メモリセルブロックＭＣＢ０、ＭＣＢ０＿Ｓに接続されたプレート線ＰＬ０をＶｓｓからＶＡＡ（キャパシタ印加電圧）にし、読み出そうとするセルの強誘電体キャパシタＣ０の両端に電圧ＶＡＡを印加する。これにより、強誘電体キャパシタＣ０からの電荷がビット線ＢＬ、ＢＬ＿Ｓに読み出される。
【００３１】
一方、ビット線ＢＬ、ＢＬ＿Ｓとビット線対を構成する相補ビット線としてのビット線／ＢＬ、／ＢＬ＿Ｓには、参照電位がダミーセルＤＣＣによって印加される。
【００３２】
時刻ｔ３において、シフト情報格納領域１００のセンスアンプＳＡ＿Ｓに与えられるセンスアンプイネーブル信号ＳＥＮ＿Ｓを切り替えてシフト情報格納領域１００のセンスアンプＳＡ＿Ｓを駆動させ、ビット線ＢＬ＿Ｓ、／ＢＬ＿Ｓの電位を比較増幅を行う。このとき、メモリ領域のセンスアンプＳＡに与えられるセンスアンプイネーブル信号ＳＥＮはいまだ“Ｌ”であり、従ってメモリ領域のセンスアンプＳＡは駆動されない。
【００３３】
その後、時刻ｔ４までに、シフト情報がセンスアンプＳＡ＿Ｓにおいて差動増幅されて読み出され、制御回路２を介して補正信号ＴｒｉｍＡ、ＴｒｉｍＢがメモリ領域の参照電位補正用キャパシタに出力される。本実施の形態において、補正信号ＴｒｉｍＡが“Ｈ”状態から“Ｌ”状態に変化している。一方、補正信号ＴｒｉｍＢは、“Ｈ”状態のままである。キャパシタに入力される補正信号ＴｒｉｍＡが“Ｈ”状態から“Ｌ”状態となったことにより、参照電位が印加されるビット線／ＢＬの電位が減少する。
【００３４】
時刻ｔ５において、メモリ領域のセンスアンプＳＡに与えられるセンスアンプイネーブル信号ＳＥＮを切り替えてメモリ領域のセンスアンプＳＡを駆動させ、ビット線ＢＬ、／ＢＬの電位を比較増幅を行う。これにより、メモリ領域に格納された情報を読み出す。
【００３５】
（第１の実施の形態に係る半導体記憶装置の効果）
本実施の形態によれば、シフト情報格納領域１００に格納されたシフト情報がまず読み出され、その後、シフト情報に基づく補正信号ＴｒｉｍＡ、ＴｒｉｍＢによりメモリ領域の参照電位が補正される。メモリ領域において異なるワード線に接続された各メモリセルからデータを読み出す際に必要な参照電位は変化するが、シフト情報に基づいてこの参照電位を補正することにより、読出し動作マージンを大きくとることが可能になる。
【００３６】
ここで、上述のシフト情報は、出荷試験時に決定することができる。図１０はダイソート試験の試験結果を示すグラフである。２つのプロットの符号のうち、符号ＡＬＬはチップ１０内全体のメモリセルのデータを示し、符号ＳＬｘはあるメモリセルアレイ１内の特定ワード線ＷＬに接続されたメモリセルのデータを示す。グラフの右方は例えば“１”データを有するメモリセルの個数と信号量であり、グラフの左方は、例えば“０”データを有するメモリセルの個数と信号量である。参照電位Ｒｅｆ＿ＡＬＬは、“０”データ読出し時の信号量の電位と、“１”データ読出し時の信号量の電位との中間電位となるように設定される。参照電位Ｒｅｆ＿ＡＬＬは、“０”データを有するメモリセルのうち最も信号量が多いメモリセルと“１”データを有するメモリセルのうち最も信号量が少ないメモリセルとの中点や、グラフの勾配を、例えば正規確率にてフィッティングし１次近似する等の所定の関数で外挿した点などから求めることができる。参照電位Ｒｅｆ＿ＡＬＬを、“０”データ読出し時の信号量の電位と、“１”データ読出し時の信号量の電位との中間電位となるように設定することにより、信号“０”、“１”の読み出しマージンが確保される。同様に特定ワード線ＷＬのメモリセルのデータＳＬｘから、特定ワード線ＷＬの信号“０”、“１”の読み出しマージンが確保されるように参照電位Ｒｅｆ＿ＳＬｘを算出できる。
【００３７】
複数の参照電位での試験において、各参照電位でのフェイルビット情報を出力することで、セルアレイ内の選択ワード線ＷＬ毎に最適な参照電位Ｒｅｆ＿ＳＬｘを算出することができる。そして、メモリセルアレイ全体のメモリセルから求められる参照電位Ｒｅｆ＿ＡＬＬと参照電位Ｒｅｆ＿ＳＬｘとの差をシフト情報とすることができる。シフト情報格納領域１００において、ビット線対ＢＬ、／ＢＬに相補的なデータを書き込む２つのキャパシタで１ｂｉｔのメモリセルを構成することにより、シフト情報の読み出しマージンを向上させることが可能である。すなわちシフト情報が格納されるメモリセルは、２Ｔ２Ｃ型で構成することができる。
【００３８】
［第２の実施の形態］
（第２の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第２の実施の形態について説明する。図６は、本実施の形態の強誘電体メモリが形成されたチップ１０を拡大した平面図である。図７は、図６に示すセルアレイマットＭＡＴの読み出し回路の概略図である。
【００３９】
本実施の形態の強誘電体メモリにおいて、セルアレイマットＭＡＴ、メモリセルアレイ１等の基本構成は、上述の第１の実施の形態の強誘電体メモリと同様である。
【００４０】
本実施の形態に係る強誘電体メモリは、セルアレイマットＭＡＴにおいて、シフト情報格納領域１００が設定される領域が第１の実施の形態に係る強誘電体メモリと異なる。本実施の形態に係る強誘電体メモリにおいて、シフト情報格納領域１００を構成するメモリセルは、セルアレイマットＭＡＴ内において所定のワード線に接続されている。また、本実施の形態に係る強誘電体メモリは、シフト情報格納領域１００から読み出されたシフト情報を保持するためのラッチ回路３を有する。
【００４１】
（第２の実施の形態に係る半導体記憶装置の動作）
本実施の形態に係る強誘電体メモリは、例えば強誘電体メモリの電源投入時にシフト情報の読み出しを行う。
【００４２】
強誘電体メモリの電源投入時にシフト情報格納領域１００に接続されたワード線ＷＬが活性化され、その後、各メモリセルアレイ１内のシフト情報格納領域１００から順にシフト情報が読み出される。読み出されたシフト情報は、センスアンプＳＡで比較増幅された後、セルアレイマットＭＡＴの外部に設けられたラッチ回路３に転送される。
【００４３】
ラッチ回路３に保持された情報が制御回路に転送され、制御回路２からシフト情報に基づく補正信号ＴｒｉｍＡ、ＴｒｉｍＢ及びＴｒｉｍＣがセルアレイマットＭＡＴ内のダミーセルＤＣに接続された参照電位補正用キャパシタＲＣ１、ＲＣ２及びＲＣ３に与えられる。
【００４４】
参照電位補正用キャパシタＲＣ１、ＲＣ２及びＲＣ３には、ダミーキャパシタＤＣＣが接続されているノードＮ０に並列に接続されている。補正信号ＴｒｉｍＡ、ＴｒｉｍＢ及びＴｒｉｍＣは“Ｈ”状態又は“Ｌ”状態のいずれかであり、この補正信号ＴｒｉｍＡ、ＴｒｉｍＢ及びＴｒｉｍＣにより参照電位補正用キャパシタに保持される電荷量が変化する。これによりノードＮ０の電位も変化し、ビット線対ＢＬ、／ＢＬの一方に印加される参照電位も変化する。補正信号ＴｒｉｍＡ、ＴｒｉｍＢ及びＴｒｉｍＣがシフト情報により制御されることで、ビット線対ＢＬ、／ＢＬの一方に印加される参照電位が補正される。本実施の形態に係る強誘電体メモリにおいて、制御回路２は、ラッチ回路３から転送されたシフト情報に基づいてセルアレイマットＭＡＴ毎に異なる補正信号を参照電位補正用キャパシタＲＣ１、ＲＣ２及びＲＣ３に出力する。
【００４５】
本実施の形態において、一つのセルアレイマットＭＡＴ内に設けられた参照電位補正用キャパシタＲＣ１、ＲＣ２及びＲＣ３には同一の補正信号が与えられる。また、他のセルアレイマットＭＡＴ内に設けられた参照電位補正用キャパシタＲＣ１、ＲＣ２及びＲＣ３には他の補正信号が与えられる。これによりセルアレイマットＭＡＴ毎に参照電位の補正をすることができる。
【００４６】
本実施の形態において、シフト情報格納領域１００に格納され、ラッチ回路３から出力されるシフト情報には、そのセルアレイマットＭＡＴにおいて参照電位の補正を実行するか否かを示す情報や、参照電位を増加させるか又は減少させるかを示す情報が含まれていてもよい。
【００４７】
（第２の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係る強誘電体メモリは、シフト情報格納領域１００に格納されたシフト情報がまず読み出され、その後、シフト情報に基づく補正信号ＴｒｉｍＡ、ＴｒｉｍＢ及びＴｒｉｍＣによりセルアレイマットＭＡＴ毎に参照電位が補正される。チップ１０内での各セルアレイマットＭＡＴの位置によってもメモリセルのデータを読み出す際に必要な参照電位は変化するが、シフト情報に基づいてこの参照電位を補正することにより、読出し動作マージンを大きくとることが可能になる。
【００４８】
［第３の実施の形態］
（第３の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第３の実施の形態について説明する。図８は、本実施の形態の強誘電体メモリが形成されたチップ１０を拡大した平面図である。図９は、図８に示すセルアレイマットＭＡＴの読み出し回路の概略図である。
【００４９】
本実施の形態の強誘電体メモリにおいて、メモリセルアレイ１等の基本構成は、上述の第１の実施の形態の強誘電体メモリと同様である。
【００５０】
本実施の形態に係る強誘電体メモリにおいて、シフト情報格納領域１００を構成するメモリセルは、第２の実施の形態と同様に、セルアレイマットＭＡＴ内において所定のワード線に接続されている。また、本実施の形態に係る強誘電体メモリは、シフト情報格納領域１００から読み出されたシフト情報を保持するためのラッチ回路３が、センスアンプＳＡ毎にそれぞれ設けられている点において、第２の実施の形態に係る強誘電体メモリと異なる。
【００５１】
（第３の実施の形態に係る半導体記憶装置の動作）
本実施の形態に係る強誘電体メモリは、例えば強誘電体メモリの電源投入時にシフト情報の読み出しを行う。
【００５２】
強誘電体メモリの電源投入時にシフト情報格納領域１００に接続されたワード線が活性化され、その後、各メモリセルアレイ内のシフト情報格納領域１００から順にシフト情報が読み出される。読み出されたシフト情報は、センスアンプＳＡで比較増幅された後、ラッチ回路３に保持される。
【００５３】
ラッチ回路３に保持された情報により、メモリセルアレイ１内のビット線毎に参照電位が補正される。すなわち、ラッチ回路３からシフト情報制御回路２に転送され、このシフト情報に基づく補正信号ＴｒｉｍＡ、ＴｒｉｍＢがセルアレイマットＭＡＴ内のダミーセルＤＣに接続された参照電位補正用キャパシタＲＣ１、ＲＣ２に与えられる。
【００５４】
参照電位補正用キャパシタＲＣ１、ＲＣ２は、各メモリセルアレイのビット線ＢＬ、／ＢＬにそれぞれ接続されている。補正信号ＴｒｉｍＡ、ＴｒｉｍＢは“Ｈ”状態又は“Ｌ”状態のいずれかであり、この補正信号ＴｒｉｍＡ、ＴｒｉｍＢにより参照電位補正用キャパシタに保持される電荷量が変化する。これによりビット線ＢＬ、／ＢＬの電位もそれぞれ別個に変化し、ビット線対ＢＬ、／ＢＬの一方に印加される参照電位もそれぞれ別個に変化する。補正信号ＴｒｉｍＡ、ＴｒｉｍＢがシフト情報により制御されることで、ビット線対ＢＬ、／ＢＬの一方に印加される参照電位が補正される。本実施の形態に係る強誘電体メモリにおいて、制御回路２はラッチ回路３から転送されたシフト情報に基づいてビット線対ＢＬ、／ＢＬ毎に異なる補正信号を参照電位補正用キャパシタＲＣ１、ＲＣ２に出力する。
【００５５】
本実施の形態において、メモリセルアレイのビット線ＢＬ、／ＢＬ毎にそれぞれ設けられた参照電位補正用キャパシタＲＣ１、ＲＣ２に補正信号が与えられる。これによりビット線ＢＬ、／ＢＬ毎に参照電位の補正をすることができる。
【００５６】
本実施の形態において、シフト情報格納領域１００に格納され、ラッチ回路から出力される補正情報には、そのセルアレイマットＭＡＴにおいて参照電位の補正を実行するか否かを示す情報や、参照電位を増加させるか又は減少させるかを示す情報が含まれていてもよい。
【００５７】
（第３の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係る強誘電体メモリは、シフト情報格納領域１００に格納されたシフト情報がまず読み出され、その後、シフト情報に基づく補正信号ＴｒｉｍＡ、ＴｒｉｍＢにより参照電位が補正される。カラム毎のビット線対ＢＬ、／ＢＬのビット線容量のアンバランスやセンスアンプＳＡを構成するトランジスタのしきい値電圧のばらつきにより、データの読み出しに必要な参照電位は変化する。しかし、シフト情報に基づいてビット線毎の参照電位を補正することにより、読出し動作マージンを大きくとることが可能になる。
【００５８】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態において、メモリセルアレイ１毎に参照電位を補正する構成、セルアレイマットＭＡＴ毎に参照電位を補正する構成、ビット線毎に参照電位を補正する構成を説明したが、これらはそれぞれ組み合わせることが可能である。
【図面の簡単な説明】
【００５９】
【図１】第１の実施の形態に係る強誘電体メモリの回路構成を示す図である。
【図２】第１の実施の形態に係る強誘電体メモリが形成されたチップの全体を示す平面図である。
【図３】第１の実施の形態に係る強誘電体メモリが形成されたチップを拡大した平面図である。
【図４】第１の実施の形態に係る強誘電体メモリのセルアレイマットの読み出し回路の概略図である。
【図５】第１の実施の形態に係る強誘電体メモリの動作を示すタイミングチャートである。
【図６】第２の実施の形態に係る強誘電体メモリが形成されたチップを拡大した平面図である。
【図７】第２の実施の形態に係る強誘電体メモリのセルアレイマットの読み出し回路の概略図である。
【図８】第３の実施の形態に係る強誘電体メモリが形成されたチップを拡大した平面図である。
【図９】第３の実施の形態に係る強誘電体メモリのセルアレイマットの読み出し回路の概略図である。
【図１０】実施の形態に係る強誘電体メモリの参照電位の補正を説明するためのグラフである。
【符号の説明】
【００６０】
１・・・メモリセルアレイ、  ２・・・制御回路、  ３・・・ラッチ回路、  １０・・・チップ、  １００・・・シフト情報格納領域、  ＭＣＢｉ・・・メモリセルブロック、  Ｍｉ・・・ｎ型ＭＯＳトランジスタ、  Ｃｉ・・・強誘電体キャパシタ、  Ｑ１０１、Ｑ１０２・・・選択トランジスタ、  ＳＡ、ＳＡ＿Ｓ・・・センスアンプ、  ＳＡＰ・・・ｐ型センスアンプ、  ＳＡＮ・・・ｎ型センスアンプ、  ＤＣ・・・ダミーセル、  ＤＣＣ・・・ダミーキャパシタ、  ＭＡＴ・・・セルアレイマット、  ＲＣ・・・参照電位補正用キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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