(57)【要約】【課題】メモリーセルへの配線長差で生じるスキューをより低減できる半導体記憶装置を提供する。【解決手段】データが格納されるメモリーセル領域と、メモリーセル領域内のメモリーセルを選択するためのアドレス及びコマンドが入力される、チップの中央付近に配置されたコマンド回路とを有する半導体記憶装置であって、アドレス及び前記コマンドに基づいて生成された信号をメモリーセルへ入力する、メモリーセル領域の一端に配置された入力バッファと、選択されたメモリーセルへデータを書き込む、あるいは選択されたメモリーセルから読み出されたデータを出力する、メモリーセル領域の入力バッファと対向する位置に配置された出力バッファとを有する。【選択図】図１
2010102788.tif 000002
【特許請求の範囲】
【請求項１】
データが格納されるメモリーセル領域と、
前記メモリーセル領域内のメモリーセルを選択するためのアドレス及びコマンドが入力される、チップの中央付近に配置されたコマンド回路と、
を有する半導体記憶装置であって、
前記アドレス及び前記コマンドに基づいて生成された信号を前記メモリーセルへ入力する、前記メモリーセル領域の一端に配置された入力バッファと、
前記選択されたメモリーセルへデータを書き込む、あるいは前記選択されたメモリーセルから読み出されたデータを出力する、前記メモリーセル領域の前記入力バッファと対向する位置に配置された出力バッファと、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記メモリーセル領域に対して入出力するデータを一時的に保持する入出力用バッファを含む、前記チップの中央付近に配置されたデータ回路をさらに有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリーセル領域を複数備え、
前記複数のメモリーセル領域に対応してそれぞれ設けられた複数の入力バッファ及び出力バッファが、各メモリーセル領域に対してそれぞれ同一の位置関係で配置されたことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記メモリーセル領域に対して入出力するデータを一時的に保持する入出力用バッファを含む、前記チップの端部に配置されたデータ回路をさらに有することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリーセル領域を複数備え、
前記複数のメモリーセル領域に対応してそれぞれ設けられた複数の入力バッファが各メモリーセル領域のチップ中央寄りに配置され、前記複数のメモリーセル領域に対応してそれぞれ設けられた複数の出力バッファが各メモリーセル領域のチップ端寄りに配置されたことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。
【背景技術】
【０００２】
図４は背景技術の半導体記憶装置のチップレイアウトを示す模式図である。図４は複数のメモリーセル領域（図４では４つ）を備えたＤＲＡＭ（Dynamic Random Access Memory）のチップレイアウトの一例を示している。
【０００３】
図４に示す半導体記憶装置は、チップ１１の端部に４つのメモリーセル領域１２がマトリクス状に配置され、チップ１１の中央付近に入出力用のパッド１３が配置された構成である。また、図４に示す半導体記憶装置では、該半導体記憶装置にパッドを介して入力されたコマンドやアドレスを一時的に保持する入力用バッファを含むコマンド回路１４と、各メモリーセル領域１２に対して入出力するデータを一時的に保持する入出力用バッファを含むデータ回路１５とがチップ１１の中央付近にそれぞれ配置されている。アドレスは、メモリーセル領域内のデータを格納する、あるいはデータを読み出すメモリーセルを選択するためのものであり、コマンドは、例えば選択されたメモリーセルへデータを格納するためのｗｒｉｔｅコマンドや選択されたメモリーセルからデータを読み出すためのｒｅａｄコマンド等がある。
【０００４】
図４に示すチップレイアウトによれは、外部から入力されるコマンドやアドレスに基づいて生成された信号をメモリーセルＭＣへ入力するための複数の入力バッファ１６と、メモリーセルＭＣへデータを書き込む、あるいはメモリーセルＭＣから読み出されたデータを出力するための複数の出力バッファ１７とを、各メモリーセル領域１２のチップ１１中央寄りにまとめて配置することで、コマンド回路１４と各メモリーセル領域１２間およびデータ回路１５と各メモリーセル領域１２間を、それぞれ同様の配線経路で接続できる。そのため、各配線を効率よくレイアウトすることが可能になる。
【０００５】
なお、入出力用のパッド１３、コマンド回路１４、データ回路１５等がチップ１１の中央付近に配置され、複数の入力バッファ１６及び出力バッファ１７が各メモリーセル領域１２のチップ１１中央寄りにまとめて配置されるチップレイアウトは、例えば特許文献１にも記載されている。
【０００６】
また、本発明の関連技術としては、特許文献２に記載されたメモリーシステム及び特許文献３に記載されたマスタースライスＬＳＩがある。
【特許文献１】特開平１０−２４１３６３号公報
【特許文献２】特開２００−１４８６５６号公報
【特許文献３】特開平０８−２３６７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年の半導体記憶装置は、メモリー容量やビット数の増大に伴って、メモリーセル領域の面積が増大している。そのため、図４に示したチップレイアウトでは、チップ中央寄りに配置されたメモリーセルとコマンド回路やデータ回路を接続する配線の長さと、チップ端寄りに配置されたメモリーセルとコマンド回路やデータ回路を接続する配線の長さとの差が大きくなる傾向にある。
【０００８】
さらに、半導体記憶装置を動作させるためのクロックには、データの書き込み時間や読み出し時間を短縮するために、より高い周波数が用いられるため、該配線長が異なることに起因して大きなスキュー（クロックスキュー）が発生する問題がある。
【０００９】
図５は、図４に示した半導体記憶装置へデータを読み出すためのコマンドを入力し、該コマンドに対応してメモリーセルからデータが読み出されるまでの動作の様子を示している。なお、以下の説明で用いるメモリーセル（近端）とは、図４の左上方に配置されたメモリーセル領域内のチップ中央寄りに配置されたメモリーセルを示し、メモリーセル（遠端）とは、図４の右下方に配置されたメモリーセル領域内のチップ端寄りに配置されたメモリーセルを示している。
【００１０】
図５に示すように、図４に示した半導体記憶装置に所定のコマンド（ＣＭＤ）が入力されると、該コマンドが入力されてから所要の時間（Ｘ［ｎｓ］）が経過した時点で、メモリーセル（近端）に対応する入力バッファ（近端）から該コマンドに基づいて生成された信号が出力される。
【００１１】
また、半導体記憶装置にコマンドが入力されてから所要の時間（Ｙ［ｎｓ］）が経過すると、メモリーセル（近端）から読み出されたデータが該メモリーセル（近端）に対応する出力バッファ（近端）へ入力される。
【００１２】
さらに、半導体記憶装置にコマンドが入力されてから所要の時間（Ｚ［ｎｓ］）が経過すると、出力バッファ（近端）から出力されたデータがデータ回路へ入力される。
【００１３】
この場合、所定のコマンド（ＣＭＤ）が入力されてからＺ［ｎｓ］が経過した時点で、データが確定したことを示すデータイネーブル信号がデータ回路へ供給されるように、該データイネーブル信号を生成する不図示の制御回路が設計される。
【００１４】
一方、図４に示した半導体記憶装置に所定のコマンド（ＣＭＤ）が入力されると、メモリーセル（遠端）に対応する入力バッファ（遠端）からは、上記所要の時間（Ｘ［ｎｓ］）と、コマンド回路から上記入力バッファ（近端）までの距離とコマンド回路から入力バッファ（遠端）までの距離の差に応じた配線遅延（α）とを加算した時間Ｘ［ｎｓ］＋αが経過した時点で、該コマンドに対応する信号が出力される。
【００１５】
また、メモリーセル（遠端）から読み出されたデータは、半導体記憶装置にコマンドが入力されてから、上記所要の時間（Ｙ［ｎｓ］）と、上記配線遅延（α）と、入力バッファ（近端）から出力バッファ（近端）までの距離と入力バッファ（遠端）から出力バッファ（遠端）までの距離の差に応じた配線遅延（β）とを加算した時間Ｙ［ｎｓ］＋α＋βが経過した時点で、該メモリーセル（遠端）に対応する出力バッファ（遠端）へ入力される。
【００１６】
さらに、出力バッファ（遠端）から出力されたデータは、半導体記憶装置にコマンドが入力されてから、上記所要の時間（Ｚ［ｎｓ］）と、上記配線遅延（α）と、上記配線遅延（β）と、データ回路から出力バッファ（近端）までの距離とデータ回路から出力バッファ（遠端）までの距離の差に応じた配線遅延（θ）とを加算した時間Ｚ［ｎｓ］＋α＋β＋θが経過した時点で、データ回路へ入力される。
【００１７】
この場合、所定のコマンド（ＣＭＤ）が入力されてからＺ［ｎｓ］＋α＋β＋θが経過した時点で、データが確定したことを示すデータイネーブル信号がデータ回路へ供給されるように、該データイネーブル信号を生成する不図示の制御回路が設計される。
【００１８】
したがって、図４に示した背景技術の半導体記憶装置では、半導体記憶装置にコマンド（ＣＭＤ）が入力されてから、メモリーセル（近端）から読み出されたデータがデータ回路へ入力されるまでの時間と、メモリーセル（遠端）から読み出されたデータがデータ回路へ入力されるまでの時間とにα＋β＋θの差（スキュー）が生じる。
【００１９】
図４に示したチップレイアウトの半導体記憶装置で発生するスキューは、例えばメモリーセル領域の入力バッファ及び出力バッファが備えるトランジスタの動作速度（遅延量）をコマンド回路やデータ回路からの距離に応じて変化させる方法、あるいは配線容量による遅延量をコマンド回路やデータ回路からの距離に応じて変化させる方法でも対応できる。ここで、トランジスタの動作速度（遅延量）は、例えばトランジスタのゲートサイズを変えることで制御できる。また、配線容量は、例えば配線幅を変えることで制御できる。
【００２０】
しかしながら、図４に示したチップレイアウトでは、チップの中央付近に配線が集中しているため、上述したトランジスタの動作速度や配線容量を調整する手法だけでは、スキューの低減には限界がある。
【課題を解決するための手段】
【００２１】
本発明の半導体記憶装置は、データが格納されるメモリーセル領域と、
前記メモリーセル領域内のメモリーセルを選択するためのアドレス及びコマンドが入力される、チップの中央付近に配置されたコマンド回路と、
を有する半導体記憶装置であって、
前記アドレス及び前記コマンドに基づいて生成された信号を前記メモリーセルへ入力する、前記メモリーセル領域の一端に配置された入力バッファと、
前記選択されたメモリーセルへデータを書き込む、あるいは前記選択されたメモリーセルから読み出されたデータを出力する、前記メモリーセル領域の前記入力バッファと対向する位置に配置された出力バッファと、
を有することを特徴とする。
【００２２】
上記のような構成の半導体記憶装置では、メモリーセル領域の各メモリーセルに対応してそれぞれ設ける入力バッファから出力バッファまでの配線を略同一の長さで設計できる。そのため、背景技術の半導体記憶装置のように、入力バッファからメモリーセルまでの配線に対してメモリーセルから出力バッファまでの配線を折り返すように配置する必要がない。したがって、背景技術の半導体記憶装置と比べて、チップ中央寄りに配置されたメモリーセルとコマンド回路やデータ回路を接続する配線の長さと、チップ端寄りに配置されたメモリーセルとコマンド回路やデータ回路を接続する配線の長さとの差が低減する。
【発明の効果】
【００２３】
本発明によれば、背景技術の半導体記憶装置と比べて、メモリーセルへの配線長差で生じるスキューをより低減できる。
【発明を実施するための最良の形態】
【００２４】
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は第１の実施の形態の半導体記憶装置のチップレイアウトの一例を示す模式図である。
【００２５】
図１に示すように、第１の実施の形態の半導体記憶装置は、図４に示した背景技術の半導体記憶装置と同様に、チップ１の端部に４つのメモリーセル領域２がマトリクス状に配置され、チップ１の中央付近に入出力用のパッド３が配置された構成である。また、図１に示した半導体記憶装置のチップ１中央付近には、半導体記憶装置に入力されたコマンドやアドレスを一時的に保持する入力用バッファを含むコマンド回路４と、各メモリーセル領域２に対して入出力するデータを一時的に保持する入出力用バッファを含むデータ回路５とがそれぞれ配置されている。なお、メモリーセル領域２は、複数である必要はなく、１つ以上であればいくつであってもよい。
【００２６】
図１に示すように、第１の実施の形態の半導体記憶装置では、コマンドやアドレスに基づいて生成された信号をメモリーセルＭＣへ入力するための複数の入力バッファ６がメモリーセル領域２の一端に配置され、メモリーセルＭＣへデータを書き込む、あるいはメモリーセルＭＣから読み出されたデータを出力するための複数の出力バッファ７が、メモリーセル領域２の入力バッファ６と対向する位置に配置されている。また、第１の実施の形態の半導体記憶装置では、複数のメモリーセル領域２を備える場合、各メモリーセル領域２の入力バッファ６と出力バッファ７とを、それぞれ同一の位置関係で配置する。
【００２７】
図１に示すようなチップレイアウトでは、コマンド回路４から入力バッファ６までの配線長に該入力バッファ６の位置に応じた差が生じ、出力バッファ７からデータ回路５までの配線長に該出力バッファ７の位置に応じた差が生じる。
【００２８】
しかしながら、メモリーセル領域２内では、各メモリーセルＭＣに対応して設ける入力バッファ６から出力バッファ７までの配線をほぼ直線状に配置することが可能であり、図４に示した背景技術のチップレイアウトのように、入力バッファ１６からメモリーセルＭＣまでの配線に対してメモリーセルＭＣから出力バッファ１７までの配線を折り返すように配置する必要がない。
【００２９】
したがって、メモリーセルＭＣ毎に対応して設ける入力バッファ６から出力バッファ７までの配線を略同一の長さで設計できるため、図４に示した背景技術の半導体記憶装置と比べて、チップ１中央寄りに配置されたメモリーセルＭＣとコマンド回路４やデータ回路５を接続する配線の長さと、チップ１端寄りに配置されたメモリーセルＭＣとコマンド回路４やデータ回路５を接続する配線の長さとの差が低減する。よって、図４に示した背景技術の半導体記憶装置と比べて、メモリーセルＭＣへの配線長差で生じるスキューを低減できる。
【００３０】
図２は図１に示した半導体記憶装置の動作を示すタイミングチャートである。
【００３１】
図２は、図１に示した半導体記憶装置へデータを読み出すためのコマンドを入力し、該コマンドに対応してメモリーセルＭＣからデータが読み出されるまでの動作の様子を示している。以下の説明で用いるメモリーセル（近端）とは、図１の左上方に配置されたメモリーセル領域２内のチップ１中央寄りに配置されたメモリーセルＭＣを示し、メモリーセル（遠端）とは、図１の右下方に配置されたメモリーセル領域２内のチップ１端寄りに配置されたメモリーセルＭＣを示している。
【００３２】
図２に示すように、図１に示した半導体記憶装置に所定のコマンド（ＣＭＤ）が入力されると、所要の時間（Ｘ［ｎｓ］）が経過した時点で、メモリーセル（近端）に対応する入力バッファ（近端）から該コマンドに基づいて生成された信号が出力される。
【００３３】
また、メモリーセル（近端）から読み出されたデータは、半導体記憶装置にコマンドが入力されてから、上記所要の時間（Ｙ［ｎｓ］）と、メモリーセル（近端）から出力バッファ（近端）までの距離とメモリーセル（近端）から出力バッファ（近端）までの距離の差に応じた配線遅延（β）とを加算した時間Ｙ［ｎｓ］＋βが経過した時点で、該メモリーセル（近端）に対応する出力バッファ（近端）へ入力される。
【００３４】
さらに、出力バッファ（近端）から出力されたデータは、半導体記憶装置にコマンドが入力されてから、上記所要の時間（Ｚ［ｎｓ］）と、上記配線遅延（β）とを加えた時間Ｚ［ｎｓ］＋βが経過した時点で、データ回路へ入力される。
【００３５】
この場合、所定のコマンド（ＣＭＤ）が入力されてからＺ［ｎｓ］＋βが経過した時点で、データが確定したことを示すデータイネーブル信号がデータ回路へ供給されるように、該データイネーブル信号を生成する不図示の制御回路が設計される。
【００３６】
一方、図１に示した半導体記憶装置に所定のコマンド（ＣＭＤ）が入力されると、メモリーセル（遠端）に対応する入力バッファ（遠端）からは、上記所要の時間（Ｘ［ｎｓ］）と、コマンド回路４から入力バッファ（近端）までの距離とコマンド回路４から入力バッファ（遠端）までの距離の差に応じた配線遅延（α）を加えた時間Ｘ［ｎｓ］＋αが経過した時点で、該コマンドに対応する信号が出力される。
【００３７】
また、メモリーセル（遠端）から読み出されたデータは、半導体記憶装置にコマンドが入力されてから、上記所要の時間（Ｙ［ｎｓ］）と、上記配線遅延（α）を加えた時間Ｙ［ｎｓ］＋αが経過した時点で、該メモリーセル（遠端）に対応する出力バッファ（遠端）へ入力される。図１に示す半導体記憶装置では、メモリーセル（近端）から出力バッファ（近端）までの距離と、メモリーセル（遠端）から出力バッファ（遠端）までの距離とがほぼ同一であるため、これらの配線差に応じた配線遅延（β）を零としている。
【００３８】
さらに、出力バッファ（遠端）から出力されたデータは、半導体記憶装置にコマンドが入力されてから、上記所要の時間（Ｚ［ｎｓ］）と、上記配線遅延（α）と、データ回路５から出力バッファ（近端）までの距離とデータ回路５から出力バッファ（遠端）までの距離との差に応じた配線遅延（θ）とを加えた時間Ｚ［ｎｓ］＋α＋θが経過した時点で、データ回路５へ入力される。
【００３９】
この場合、所定のコマンド（ＣＭＤ）が入力されてからＺ［ｎｓ］＋α＋θが経過した時点で、データが確定したことを示すデータイネーブル信号がデータ回路５へ供給されるように、該データイネーブル信号を生成する不図示の制御回路が設計される。
【００４０】
したがって、図１に示した半導体記憶装置では、半導体記憶装置にコマンド（ＣＭＤ）が入力されてから、メモリーセル（近端）から読み出されたデータがデータ回路５へ入力されるまでの時間と、メモリーセル（遠端）から読み出されたデータがデータ回路５へ入力されるまでの時間との差がα−β＋θとなる。
【００４１】
よって、図４に示した背景技術の半導体記憶装置と比べて、メモリーセルＭＣへの配線長差で生じるスキューを低減できることが分かる。
（第２の実施の形態）
図３は第２の実施の形態の半導体記憶装置のチップレイアウトの一例を示す模式図である。
【００４２】
図３に示すように、第２の実施の形態の半導体記憶装置は、チップ１の中央付近に、半導体記憶装置に入力されたコマンドやアドレスを一時的に保持するための入力用バッファを含むコマンド回路４及び該コマンドやアドレスを入力するためのパッド３が配置され、チップ１の端部に、各メモリーセル領域２に対して入出力するデータを一時的に保持するための入出力用バッファを含むデータ回路５及び該データを入出力するためのパッド３が配置された構成である。
【００４３】
また、第２の実施の形態の半導体記憶装置では、コマンドやアドレスに基づいて生成された信号をメモリーセルＭＣへ供給する入力バッファ６をメモリーセル領域２の一端に配置し、メモリーセルＭＣへデータを書き込む、あるいはメモリーセルＭＣから読み出されたデータを出力する出力バッファ７をメモリーセル領域２の入力バッファ６と対向する位置に配置する。但し、第２の実施の形態では、各メモリーセル領域２の入力バッファ６をチップ１中央寄りに配置し、各メモリーセル領域２の出力バッファ７をチップ１端寄りに配置する。
【００４４】
図３に示すような第２の実施の形態のチップレイアウトでも、第１の実施の形態と同様に、各メモリーセルＭＣに対応する入力バッファ６から出力バッファ７までの配線を略同一の配線長で設計できるため、図４に示した背景技術の半導体記憶装置と比べて、コマンド回路４及びデータ回路５とチップ１中央寄りに配置されたメモリーセルＭＣ間の配線と、コマンド回路４及びデータ回路５とチップ１端寄りに配置されたメモリーセルＭＣ間の配線との長さの差が低減する。したがって、第１の実施の形態と同様に、図４に示した背景技術の半導体記憶装置と比べて、メモリーセルＭＣへの配線長差で生じるスキューを低減できる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施の形態の半導体記憶装置のチップレイアウトの一例を示す模式図である。
【図２】図１に示した半導体記憶装置の動作を示すタイミングチャートである。
【図３】第２の実施の形態の半導体記憶装置のチップレイアウトの一例を示す模式図である。
【図４】背景技術の半導体記憶装置のチップレイアウトを示す模式図である。
【図５】図４に示した半導体記憶装置の動作を示すタイミングチャートである。
【符号の説明】
【００４６】
１    チップ
２    メモリーセル領域
３    パッド
４    コマンド回路
５    データ回路
６    入力バッファ
７    出力バッファ
ＭＣ    メモリーセル
【図１】
2010102788.tif 000003
【図２】
2010102788.tif 000004
【図３】
2010102788.tif 000005
【図４】
2010102788.tif 000006
【図５】
2010102788.tif 000007