(57)【要約】【課題】ＰＬＬ回路の不安定状態や位相雑音特性の劣化を回避する。【解決手段】発振周波数が電圧制御発振器からのフィードバック信号と外部から入力される基準信号との位相差に応じて制御されるＰＬＬ回路において、前記フィードバック信号を分周する分周器と、前記基準信号を逓倍する逓倍器と、前記分周器からの出力信号と前記逓倍器からの出力信号とをミキシングし周波数変換するミキサと、前記ミキサからの出力信号を分周しデジタル分周信号を出力する第一のデジタル分周器と、前記基準信号を分周しデジタル分周信号を出力する第二のデジタル分周器と、前記第一のデジタル分周器からのデジタル分周信号と、前記第二のデジタル分周器からのデジタル分周信号とを、デジタル位相比較する位相比較器と、を備える。【選択図】      図７
2010233078.tif 000002
【特許請求の範囲】
【請求項１】
発振周波数が電圧制御発振器からのフィードバック信号と外部から入力される基準信号との位相差に応じて制御されるＰＬＬ回路において、
前記フィードバック信号を分周する分周器と、
前記基準信号を逓倍する逓倍器と、
前記分周器からの出力信号と前記逓倍器からの出力信号とをミキシングし周波数変換するミキサと、
前記ミキサからの出力信号を分周しデジタル分周信号を出力する第一のデジタル分周器と、
前記基準信号を分周しデジタル分周信号を出力する第二のデジタル分周器と、
前記第一のデジタル分周器からのデジタル分周信号と、前記第二のデジタル分周器からのデジタル分周信号とをデジタル位相比較する位相比較器と、を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記第一のデジタル分周器と前記第二のデジタル分周器の分周数が共に可変であることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記基準信号を逓倍する前記逓倍器の逓倍数Ｌと、
前記フィードバック信号を分周する前記分周器の分周数Ｍとを、
前記電圧制御発振器の発振周波数に応じて、位相雑音特性の劣化が小さくなるように、
可変設定することを特徴とする
請求項１または請求項２に記載のＰＬＬ回路。
【請求項４】
前記逓倍器と前記ミキサの間に挿入される狭帯域通過フィルタと、
前記ミキサと第一のデジタル分周器の間に挿入される低域通過フィルタとをさらに備えることを特徴とする請求項１〜請求項３のいずれか１項に記載のＰＬＬ回路。
【請求項５】
前記電圧制御発振器は、少なくとも２段のトランジスタと、入力端側のトランジスタの信号入力端に接続される可変容量ダイオードとを含み、
入力端側のトランジスタと可変容量ダイオードの間に半同軸型共振器が接続されていることを特徴とする請求項１〜請求項４いずれか１項に記載のＰＬＬ回路。
【請求項６】
前記半同軸型共振器はマイクロストリップ線路であることを特徴とする請求項５に記載のＰＬＬ回路。
【請求項７】
前記入力端側のトランジスタと前記可変容量ダイオードの間に、さらにキャパシタが挿入されていることを特徴とする請求項５または請求項６に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置やレーダ装置等に使用される高周波やマイクロ波のＰＬＬ回路に関するものである。
【背景技術】
【０００２】
従来、高周波やマイクロ波の発振器に用いられるＰＬＬ回路は、主に、ダイレクトＰＬＬ方式、あるいは特許文献１のようなプリスケーラＰＬＬ方式などを用いて構成されていた。
【０００３】
図１４にダイレクトＰＬＬ方式のＰＬＬ回路９００を示す。基準信号源９０１から出力された基準信号ｆｒｅｆを分周数２０の分周器９０３で分周したサンプリング信号ｆｒと、外部からの制御電圧に応じて発振周波数が変化する電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）９０２からのフィードバック信号ｆｐを位相比較器９０４にそれぞれ入力する。位相比較器９０４では、アナログ信号のまま信号ｆｒとｆｐの位相比較を行い、信号ｆｒとｆｐの位相差に応じた制御電圧信号ｆｐｄを出力する。位相比較器９０４から出力された制御電圧信号ｆｐｄは、ループフィルタ９０５を用いて不要な周波数成分を除去し、制御電圧信号ｆｐｄが電圧制御発振器９０２の制御電圧として供給されることで、位相同期ループ回路が構成されている。
【０００４】
また、図１５に特許文献１に記載されているプリスケーラＰＬＬ方式のＰＬＬ回路９１０を示す。基準信号源９１１から出力された基準信号ｆｒｅｆを分周数：１６のデジタル分周信号として出力する分周器９１３で分周したサンプリング信号ｆｒと、外部からの制御電圧に応じて発振周波数が変化する電圧制御発振器９１２からのフィードバック信号を分周数：３４８のデジタル分周信号として出力する分周器９１７で分周した信号ｆｐをデジタル位相比較器９１４にそれぞれ入力する。デジタル位相比較器９１４では、デジタル信号で位相比較を行い、信号ｆｒとｆｐの位相差に応じた電圧信号ｆｐｄを出力する。デジタル位相比較器９１４から出力された電圧信号ｆｐｄは、ループフィルタ９１５を用いて、帯域幅等の決定や不要な周波数成分を除去し、電圧信号が電圧制御発振器９１２の制御電圧として供給されることで、位相同期ループ回路が構成されている。なお、デジタル信号で位相比較する場合、位相比較器に入力する信号はデジタル位相比較器の性能に応じてある程度低い信号周波数とする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−６４３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１４のダイレクトＰＬＬ方式のＰＬＬ回路９００では、電圧制御発振器９０２からのフィードバック信号ｆｐをアナログ信号のまま位相比較器９０４に入力して位相比較することとなり、位相比較器９０４へのサンプリング信号ｆｒの入力タイミングや、入力レベル等の調整が必要となる。このため、位相比較器９０４の特性がばらつくこととなり、ＰＬＬ回路９００が不安定となってしまうという問題があった。さらに、位相比較器９０４がアナログ比較であるために、デジタル比較と比べて位相比較器９０４の感度が低くなり、ループ利得が小さくなる問題もあった。
【０００７】
また、図１５のプリスケーラＰＬＬ方式のＰＬＬ回路９１０では、デジタル位相比較器９１４でデジタル位相比較を行なうため、デジタル位相比較器９１４に入力するサンプル信号ｆｒの周波数を低くするために、電圧制御発振器９１２のフィードバック信号を分周する分周器９１７の分周数を３４８と大きくしなければならず、分周器９１７の分周数が大きくなることによりループ利得が小さくなる問題があった。
さらに、ループ利得が小さくなることで、ＰＬＬ回路９１０が不安定状態になることや位相雑音特性の劣化等の問題が生じていた。
【課題を解決するための手段】
【０００８】
本願発明のＰＬＬ回路の態様は、発振周波数が電圧制御発振器からのフィードバック信号と外部から入力される基準信号との位相差に応じて制御されるＰＬＬ回路において、前記フィードバック信号を分周する分周器と、前記基準信号を逓倍する逓倍器と、前記分周器からの出力信号と前記逓倍器からの出力信号とをミキシングし周波数変換するミキサと、前記ミキサからの出力信号を分周しデジタル分周信号を出力する第一のデジタル分周器と、前記基準信号を分周しデジタル分周信号を出力する第二のデジタル分周器と、前記第一のデジタル分周器からのデジタル分周信号と、前記第二のデジタル分周器からのデジタル分周信号とをデジタル位相比較する位相比較器と、を備えることを特徴とする。
【０００９】
この発明のＰＬＬ回路の他の態様は、前記第一のデジタル分周器と前記第二のデジタル分周器の分周数が共に可変であることを特徴とする。
【００１０】
この発明のＰＬＬ回路の他の態様は、前記基準信号を逓倍する前記逓倍器の逓倍数Ｌと、前記フィードバック信号を分周する前記分周器の分周数Ｍとを、前記電圧制御発振器の発振周波数に応じて、位相雑音特性の劣化が小さくなるように、可変設定することを特徴とする。
【００１１】
この発明のＰＬＬ回路の他の態様は、前記逓倍器と前記ミキサの間に挿入される狭帯域通過フィルタと、前記ミキサと第一のデジタル分周器の間に挿入される低域通過フィルタとをさらに備えることを特徴とする。
【００１２】
この発明のＰＬＬ回路の他の態様は、前記電圧制御発振器は、少なくとも２段のトランジスタと、入力端側のトランジスタの信号入力端に接続される可変容量ダイオードとを含み、入力端側のトランジスタと可変容量ダイオードの間に半同軸型共振器が接続されていることを特徴とする。
【００１３】
この発明のＰＬＬ回路の他の態様は、前記半同軸型共振器はマイクロストリップ線路であることを特徴とする。
【００１４】
この発明のＰＬＬ回路の他の態様は、前記入力端側のトランジスタと前記可変容量ダイオードの間に、さらにキャパシタが挿入されていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ＰＬＬ回路に周波数変換するミキサを追加することで、分周数を小さくでき、ループ利得を大きくできるので、ＰＬＬ回路の不安定状態や位相雑音特性の劣化を回避することができる。さらに、サンプリング信号の位相比較がデジタル信号での位相比較となり、位相比較器の特性のバラツキが小さくできることで、ＰＬＬ回路の安定化が可能となり、位相比較器の感度を高い状態に保つことが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第一の実施形態に係るＰＬＬ回路の概略構成図である。
【図２】本発明のＰＬＬ回路の位相雑音特性を示すグラフである。
【図３】本発明のＰＬＬ回路の位相雑音特性と従来方式のプリスケーラＰＬＬ方式を用いた場合の位相雑音特性とを比較したグラフである。
【図４】本発明の電圧制御発振器の概略構成図である。
【図５】本発明の電圧制御発振器の制御電圧対発振周波数の温度特性を示すグラフである。
【図６】本発明の電圧制御発振器をフリーラン状態で動作させた時の位相雑音の温度特性を示すグラフである。
【図７】本発明の第二の実施形態に係るＰＬＬ回路の概略構成図である。
【図８】狭帯域通過フィルタの概略回路図である。
【図９】低域通過フィルタの概略回路図である。
【図１０】本発明の第三の実施形態に係るＰＬＬ回路の概略構成図である
【図１１】本発明の第二の実施形態に係るＰＬＬ回路の逓倍数、分周数をＬ、Ｍ、Ｎに置き換えた概略構成図である。
【図１２】逓倍数と逓倍劣化量の関係を示すグラフである。
【図１３】図１１における逓倍数Ｌ、分周数Ｍ、Ｎを所定値に設定して計算した結果である。
【図１４】従来のダイレクトＰＬＬ方式の概略構成図である。
【図１５】従来のプリスケーラＰＬＬ方式の概略構成図である。
【発明を実施するための形態】
【００１７】
図面を参照して本発明の好ましい実施の形態におけるＰＬＬ回路の構成について詳細に説明する。なお、同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。
【００１８】
本発明の第一の実施形態に係るＰＬＬ回路を図１を用いて以下に説明する。図１は、ＰＬＬ回路１００の概略構成図である。
【００１９】
図１に示すように、ＰＬＬ回路１００は、外部にある基準信号発振器１で生成された基準信号ｆｒｅｆと電圧制御発振器２からのフィードバック信号とを位相比較器４に入力し、位相比較器４でデジタル位相比較を行った後、位相比較した制御電圧信号ｆｐｄをループフィルタ５を介して電圧制御発振器２へ供給する構成になっている。そして、電圧制御発振器２と位相比較器４の間には、周波数変換（ダウンコンバート）を行うミキサ６が配置されている。
【００２０】
また、ＰＬＬ回路１００は、外部にある基準信号発振器１で生成された基準信号ｆｒｅｆを分岐し、分岐した一方の基準信号ｆｒｅｆを逓倍数：５の逓倍器８で逓倍した後、ミキサ６に入力する一方、分岐した他方の基準信号ｆｒｅｆを分周数：１６のデジタル分周器３でデジタル分周した後、デジタル信号ｆｒを位相比較器４に入力している。また、電圧制御発振器２からのフィードバック信号を分周数：４の分周器７で分周した後、ミキサ６に入力している。
【００２１】
ミキサ６では、入力された基準信号ｆｒｅｆを逓倍した信号と、フィードバック信号を分周した信号とを、周波数変換することにより、両者の周波数差の信号ｆｍｉｘを取り出している。そして、この取り出した周波数差の信号ｆｍｉｘをさらに分周数：７のデジタル分周器９でデジタル分周した後、信号ｆｐを位相比較器４に出力している。
【００２２】
位相比較器４では、基準信号ｆｒｅｆをデジタル分周した信号ｆｒと、周波数差の信号ｆｍｉｘをデジタル分周した信号ｆｐとを、デジタル位相比較し、位相比較して出力された制御電圧信号ｆｐｄをループフィルタ５に出力している。
【００２３】
ローパスフィルタなどで実現されるループフィルタ５では、ＰＬＬ回路１００の帯域幅等を決定し電圧制御発振器２に電圧信号を出力する。電圧制御発振器２では、ループフィルタ５からの電圧信号に基づき、発振周波数が制御されることとなる。以上のようなＰＬＬ回路１００による発振周波数ｆｖｃｏは、下記のように表すことができる。
【００２４】
ｆｖｃｏ＝４×{５×ｆｒｅｆ＋（ｆｒｅｆ／１６）×７}  ・・・  数１
【００２５】
次に、図１のＰＬＬ回路の具体的な動作について説明する。
外部にある基準信号発振器１からは１００ＭＨｚの基準信号ｆｒｅｆが出力される。また、電圧制御発振器２からは２１７５ＭＨｚのフィードバック信号が前記基準信号ｆｒｅｆとは非同期状態で出力される。
【００２６】
前記基準信号ｆｒｅｆは分岐され、分岐された一方の基準信号ｆｒｅｆは逓倍数：５の逓倍器８により逓倍され、５００ＭＨｚの信号を生成した後、ミキサ６に入力される。一方、分岐された他方の基準信号ｆｒｅｆは、分周数：１６のデジタル分周器３により分周され、６．２５ＭＨｚのデジタル信号を生成した後、位相比較器４に入力される。また、非同期状態の前記フィードバック信号は、分周数：４の分周器７で分周され、５４３．７５ＭＨｚの信号を生成した後、ミキサ６に入力される。
【００２７】
ミキサ６では、基準信号ｆｒｅｆを逓倍した５００ＭＨｚの信号と、フィードバック信号を分周した５４３．７５ＭＨｚの信号とを、周波数変換により両者の周波数差である４３．７５ＭＨｚの信号を取り出し、デジタル分周器９に入力する。分周数：７のデジタル分周器９では、取り出した４３．７５ＭＨｚの信号をデジタル分周して６．２５ＭＨｚの信号ｆｐを生成し、位相比較器４に入力する。
【００２８】
位相比較器４では、基準信号ｆｒｅｆを分周数：１６のデジタル分周器３により生成した６．２５ＭＨｚの信号ｆｐと、ミキサ６により周数数変換した信号をデジタル分周して生成した６．２５ＭＨｚの信号ｆｐとを、デジタル位相比較する。比較後の制御電圧信号をループフィルタ５を介して、電圧制御発振器２に入力する。電圧制御発振器２の発振周波数は、位相比較器４の位相差に基づいて出力される制御電圧信号により制御されることにより、位相同期が確立される。
【００２９】
このとき、ＰＬＬ回路１００の位相雑音を決定する要因として、電圧制御発振器２の位相雑音、基準信号発振器１の位相雑音、位相比較器４の雑音等が存在することとなる。そして、発振周波数近傍の位相雑音は、基準信号発振器１で生成された基準信号ｆｒｅｆを逓倍、分周した際の雑音特性と、電圧制御発振器２の位相雑音特性とをループフィルタ５により帯域幅選択することで決定されることとなる。
【００３０】
また、一般的に、ＰＬＬ回路１００のループ利得Ｋは、電圧制御発振器２の感度Ｋｖと、位相比較器４の感度ＫΦとフィードバック信号の分周数Ｎとで表現することができ、Ｋ＝（Ｋｖ×ＫΦ）／Ｎの関係となる。したがって、分周数を小さくすることでループ利得Ｋを大きくすることが可能となる。ループ利得Ｋを大きくすることで、ＰＬＬ回路のループの安定性が向上し、位相雑音特性の劣化を抑圧することができる。
【００３１】
図１のＰＬＬ回路１００の位相雑音特性を計算したものを図２に示す。また、図１のＰＬＬ回路１００の位相雑音特性と、従来方式である図１５のプリスケーラＰＬＬ方式の位相雑音特性をそれぞれ計算し比較したものを図３に示す。図２および図３は、横軸に発振周波数からのずれ（Ｏｆｆｓｅｔ  Ｆｒｅｑｕｅｎｃｙ）を対数表示したものであり、縦軸に１Ｈｚ当たりの位相雑音レベル（ＳＳＢ  Ｐｈａｓｅ  Ｎｏｉｓｅ）を表示したものである。
【００３２】
図２において、特性線５００が基準信号ｆｒｅｆの位相雑音特性を示したものである。特性線５１０はＰＬＬ回路１００が機能していないフリーラン状態での電圧制御発振器２自体の位相雑音特性を示したものである。この特性線５００、５１０は、使用する基準信号発振器１や電圧制御発振器２の特性に依存することとなる。特性線５２０は、基準信号ｆｒｅｆを逓倍し５００ＭＨｚの信号を生成後、ミキサ６に入力する直前の位相雑音特性を示したものである。ここで特性線５００から特性線５２０への変化分が基準信号ｆｒｅｆを逓倍したことによる位相雑音の劣化量となる。特性線５３０は、ミキサ６により周波数変換した直後の位相雑音特性を示したものである。特性線５３０では、さらにミキサ６で周波数変換したことによる位相雑音の劣化量が加わっている。
そして、特性線６００が、本発明のＰＬＬ回路１００の位相雑音特性を示したものである。特性線６００を特性線５３０と比較すると、その劣化量が非常に抑えられていることが確認できる。なお、本発明のＰＬＬ回路１００は、発振周波数からのずれが６０ｋＨｚ付近で帯域幅を選択するようにループフィルタ５を設定している。
【００３３】
次に、図３では図１のＰＬＬ回路１００の位相雑音特性とプリスケーラＰＬＬ方式の位相雑音特性とをそれぞれ計算した結果を比較する。図１のＰＬＬ回路１００の位相雑音特性は、図２同様、特性線６００で表示しており、プリスケーラＰＬＬ方式の位相雑音特性を特性線７００で表示している。なお、基準信号発振器１や電圧制御発振器２、ループフィルタ５などの条件はすべて同じ条件として計算している。図３から、本願のＰＬＬ回路１００とプリスケーラＰＬＬ方式とを比較すると、６０ｋＨｚまでの全帯域において、位相雑音特性が数ｄＢ程度良くなることが確認できる。
【００３４】
このように、ミキサ６を使って、ＰＬＬ回路１００における分周器の分周数を小さくすることで、位相雑音特性の劣化を抑制することが可能となる。
【００３５】
次に、さらなる位相雑音の抑制のために、電圧制御発振器２自体の位相雑音の抑制について図４を用いて説明する。図４は、電圧制御発振器２の概略構成図である。
【００３６】
電圧制御発振器２は、主に、Ｑ１、Ｑ２の２段のトランジスタで構成されている。そして、入力端側に配置されているトランジスタＱ１の信号入力端（ベース（Ｂ）端）と入力端間には可変容量ダイオードＣＲ１が接続されている。この可変容量ダイオードＣＲ１への制御電圧を可変することで、ダイオードＣＲ１の容量が変化し、電圧制御発振器２の発振周波数を変化させている。
【００３７】
さらに、電圧制御発振器２には、可変容量ダイオードＣＲ１のカソードとトランジスタＱ１の信号入力端間には、キャパシタＣ１とＣ２、半同軸型共振器４０が接続されている。この可変容量ダイオードＣＲ１のカソードとトランジスタＱ１の信号入力端間に半同軸型共振器４０を接続することで、半同軸型共振器４０を負荷とみなすことができ、電圧制御発振器２の信頼性（Ｑ値）を高くすることができる。なお、半同軸型共振器４０は、マイクロストリップ線路等で実現することができるが、マイクロストリップ線路で実現した場合は、安価な回路構成で実現することができるが、Ｑ値が低下することにより雑音成分が多くなり、位相雑音特性は半同軸型共振器と比較して悪くなる場合がある。また、半同軸型共振器４０に用いる共振器は、インダクタ（Ｌ）とキャパシタ（Ｃ）を用いた共振回路を適用する場合があるが、発振周波数が高くなるとインダクタ、キャパシタの値が小さくなってしまう。特にＵＨＦ帯（３００ＭＨｚ〜３ＧＨｚ）ではマイクロストリップ線路を用いてインダクタを基板上に作り込めるので製造が容易になる反面、周波数が高くなるとインダクタのＱ値が低下し、発振出力の雑音成分が多くなる。以上の理由により、Ｑ値を極力低下させること無く発振器を構成する場合には、半同軸型共振器を用いた方が有利となる。
【００３８】
また、可変容量ダイオードＣＲ１のカソードとトランジスタＱ１の信号入力端間に温度補償型キャパシタＣ１とＣ２を直列に接続することで可変容量ダイオードＣＲ１の温度による容量変化を補償することが可能となる。
【００３９】
可変容量ダイオードＣＲ１のカソードとトランジスタＱ１の信号入力端間に、温度補償型キャパシタＣ１とＣ２、半同軸型共振器４０を接続した時の、電圧制御発振器２の制御電圧対発振周波数の温度特性を図５に示す。また、電圧制御発振器２がフリーラン状態における位相雑音の温度特性を図６に示す。図５は、横軸に電圧制御発振器２に供給する制御電圧（可変容量ダイオードのカソード側より供給する電圧）を表示したものであり、縦軸に発振周波数を表示したものである。また、図６は、図２及び図３同様、横軸に発振周波数からのずれ（Ｏｆｆｓｅｔ  Ｆｒｅｑｕｅｎｃｙ）を対数表示したものであり、縦軸に１Ｈｚ当たりの位相雑音レベル（ＳＳＢ  Ｐｈａｓｅ  Ｎｏｉｓｅ）を表示したものである。
【００４０】
図５の特性線８００ａ、８００ｂ、８００ｃはそれぞれ、環境温度を２５℃、−４０℃、７５℃としたときの制御電圧対発振周波数特性である。また、図６の特性線５１０ａ、５１０ｂ、５１０ｃはそれぞれ、環境温度を２５℃、−４０℃、７５℃としたときの位相雑音特性である。
【００４１】
図５、図６から可変容量ダイオードＣＲ１のカソードとトランジスタＱ１の信号入力端間に温度補償型キャパシタＣ１とＣ２を直列に接続することで可変容量ダイオードＣＲ１の温度による容量変化を補償でき、電圧制御発振器２の制御電圧対発振周波数特性及び、位相雑音特性の温度依存特性を向上させることが可能となる。また、Ｑ値の高い半同軸型共振器４０を接続することで、電圧制御発振器（ＶＣＯ）２単体での位相雑音特性を向上させることが可能となる。
【００４２】
次に、さらなる位相雑音の抑制のために、第二の実施形態に係るＰＬＬ回路２００を、図７を用いて以下に説明する。図７はＰＬＬ回路２００の概略構成図であり、図１と異なる点は、逓倍器８とミキサ６の間に狭帯域通過フィルタ１０を挿入し、ミキサ６とデジタル分周器９の間に低域通過フィルタ１１を挿入したものである。
【００４３】
逓倍器８とミキサ６の間に狭帯域通過フィルタ１０を挿入することにより、逓倍することで発生する不要波を除去することが可能となる。不要波の周波数は、逓倍後の出力信号周波数５００ＭＨｚに対して、逓倍前の入力信号周波数１００ＭＨｚの高調波成分（４００ＭＨｚ、６００ＭＨｚ等）となるため、特に狭帯域通過フィルタ１０を用いることによって、これらの高調波成分を除去することが可能となる。
【００４４】
狭帯域通過フィルタ１０の概略回路図を図８に示す。図８に示すように、入力端子と出力端子間にインダクタ５０とキャパシタ６０を直列に接続し、その両端に、インダクタ５１、キャパシタ６１と、インダクタ５２、キャパシタ６２をそれぞれ並列に接続することによって、狭帯域通過フィルタ１０を構成することができる。
【００４５】
また、ミキサ６とデジタル分周器９の間に低域通過フィルタ１１を挿入することにより、ミキサ６で発生する不要波を除去することが可能となる。不要波の周波数は、入力信号周波数の５００ＭＨｚと５４３．７５ＭＨｚと、出力信号周波数の４３．７５ＭＨｚの高調波成分となるため、特に低域通過フィルタ１１を用いることによって、４３．７５ＭＨｚだけを通過させることが可能となる。
【００４６】
低域通過フィルタ１１の概略回路図を図９に示す。図９に示すように、入力端子と出力端子間にインダクタ５３、５４、５５を直列に接続し、各インダクタ間に、キャパシタ６３、６４をそれぞれ接続することによって、低域通過フィルタ１１を構成することができる。
【００４７】
このように、逓倍器８とミキサ６の間に狭帯域通過フィルタ１０を挿入し、ミキサ６とデジタル分周器９の間に低域通過フィルタ１１を挿入することで、ＰＬＬ回路の各回路ブロック単位でも位相雑音特性を向上させることが可能となる。
【００４８】
次に、本発明の第三の実施形態に係るＰＬＬ回路３００を図１０を用いて以下に説明する。図１０は、ＰＬＬ回路３００の概略構成図であり、図７のＰＬＬ回路２００のデジタル分周器９を可変デジタル分周器２２に、デジタル分周器３を可変デジタル分周器２１にそれぞれ置き換えたものである。
【００４９】
上記のように、可変デジタル分周器２１、２２に置き換えることによって、電圧制御発振器２からの発振周波数を柔軟に変化させることが可能となり、位相雑音特性を良好に保ったまま、発振周波数を任意に変化させることが可能なＰＬＬ回路を実現させることが可能となる。また、可変デジタル分周器２１、２２及び位相比較器４をＰＬＬ  ＩＣ２０で実現することにより、基板の小型化を実現することが可能となる。
【００５０】
なお、図１１〜図１３を用いて、図７のＰＬＬ回路２００における逓倍器８の逓倍数、分周器７及びデジタル分周器９の分周数を決定した経緯について、以下に説明する。図１１は図７と同様のＰＬＬ回路２００の概略構成図であり、逓倍器８の逓倍数をＬ、分周器７の分周数をＭ、デジタル分周器９の分周数をＮにそれぞれ置き換えている。なお、ここで発振周波数ｆｖｃｏは、下記のように表すことができる。
【００５１】
ｆｖｃｏ＝Ｍ×{Ｌ×ｆｒｅｆ＋Ｎ×（ｆｒｅｆ／１６）}  ・・・  数２
【００５２】
ここで、逓倍数Ｌ、分周数Ｍ、Ｎは、最初に決定される電圧制御発振器２や、基準信号発振器１、制御電圧信号ｆｐｄの特性により制限されることとなるが、位相雑音特性の劣化量、及び実現可能な回路構成等を考慮して決定することとなる。
【００５３】
まず、図１２に逓倍数Ｌと逓倍劣化量（位相雑音劣化量）の関係を示す。図１２から逓倍数が大きくなるにしたがって、位相雑音の逓倍劣化量が大きくなることがわかる。したがって、逓倍器８の逓倍数Ｌは小さくすることが好ましいこととなる。
【００５４】
図１３に、逓倍数Ｌ、分周数Ｍを６つの条件（所定値）に設定して計算した結果を示す。また、分周数Ｎは、逓倍数Ｌ、分周数Ｍから制御電圧信号ｆｐｄが６．２５ＭＨｚとなるように算出した値である。条件（１）は、逓倍数Ｌ：１、分周数Ｍ：２０の場合であり、条件（２）は、逓倍数Ｌ：２、分周数Ｍ：１０の場合であり、条件（３）は、逓倍数Ｌ：４、分周数Ｍ：５の場合であり、条件（４）は、逓倍数Ｌ：５、分周数Ｍ：４の場合であり、条件（５）は、逓倍数Ｌ：１０、分周数Ｍ：２の場合であり、条件（６）は、逓倍数Ｌ：２０、分周数Ｍ：１の場合である。
【００５５】
図１３から、条件（１）〜（３）では、この事例においてはデジタル分周器９の分周数Ｎが整数にならないため、デジタル分周器９自体が対応できず、回路構成を実現することができない。また、条件（４）〜（６）ではデジタル分周器９の分周数Ｎは整数となるものの、逓倍器８の逓倍数Ｌを大きくするにしたがって、逓倍劣化量が大きくなり、位相雑音特性が悪くなる。
したがって、条件（４）の逓倍数Ｌ：５、分周数Ｍ：４の場合が、実現可能な回路構成で、かつ位相雑音特性が良好な回路構成とすることができる。
このように、発振周波数ｆｖｃｏとｆｒｅｆに応じて、位相雑音特性の劣化が小さくなるように逓倍数Ｌ、および分周数Ｍを可変調整することができる。
【符号の説明】
【００５６】
１００、２００、３００    ＰＬＬ回路
１    基準信号発振器
２    電圧制御発振器
３、９    デジタル分周器
４    位相比較器
５    ループフィルタ
６    ミキサ
７    分周器
８    逓倍器
１０    狭帯域通過フィルタ
１１    低域通過フィルタ
２０    ＰＬＬ  ＩＣ
２１、２２    可変デジタル分周器
４０    半同軸共振器
５０、５１、５２、５３、５４、５５    インダクタ
６０、６１、６２、６３、６４    キャパシタ
【図１】
2010233078.tif 000003
【図２】
2010233078.tif 000004
【図３】
2010233078.tif 000005
【図４】
2010233078.tif 000006
【図５】
2010233078.tif 000007
【図６】
2010233078.tif 000008
【図７】
2010233078.tif 000009
【図８】
2010233078.tif 000010
【図９】
2010233078.tif 000011
【図１０】
2010233078.tif 000012
【図１１】
2010233078.tif 000013
【図１２】
2010233078.tif 000014
【図１３】
2010233078.tif 000015
【図１４】
2010233078.tif 000016
【図１５】
2010233078.tif 000017