(57)【要約】【課題】高速かつ小型のアナログデジタル変換器を提供することを課題とする。【解決手段】複数の参照電圧を複数領域に分割し、前記分割した複数領域のうち、入力アナログ電圧が属する領域を判定するために前記入力アナログ電圧と領域境界電圧との比較を行う上位ビット比較器（１１２）と、前記複数の参照電圧と前記入力アナログ電圧との差分電圧を出力する複数のアンプ（１０３）と、前記分割された複数領域数の前記アンプの出力信号のうち、前記上位ビット比較器により判定された領域に応じて前記アンプの出力信号を選択する複数の第２のセレクタ（１０４）と、前記複数の第２のセレクタにより選択された信号のうちの２つの信号の大きさを比較して比較結果信号を出力する複数の下位ビット比較器（１０９）と、下位ビット比較器の出力信号を選択する第３のセレクタ（１１０）とを有するアナログデジタル変換器が提供される。【選択図】図１
2010004373.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照電圧を生成する参照電圧生成回路と、
前記複数の参照電圧を複数領域に分割し、前記分割した複数領域のうち、入力アナログ電圧が属する領域を判定するために前記入力アナログ電圧と領域境界電圧との比較を行う上位ビット比較器と、
前記複数の参照電圧と前記入力アナログ電圧との差分電圧を出力する複数のアンプと、
前記複数のアンプに入力される参照電圧を選択するための複数の第１のセレクタと、
前記分割された複数領域数の前記複数のアンプの出力信号のうち、前記上位ビット比較器により判定された領域に応じて前記複数のアンプの出力信号を選択する複数の第２のセレクタと、
前記複数の第２のセレクタにより選択された信号のうちの２つの信号の大きさを比較して比較結果信号を出力する複数の下位ビット比較器と、
前記複数の下位ビット比較器のうち、アナログデジタル変換を行うための下位ビット比較器の出力信号を選択し、キャリブレーションを行うための下位ビット比較器の出力信号を選択しない第３のセレクタと、
前記第３のセレクタにより選択された前記下位ビット比較器の出力信号と前記上位ビット比較器により判定された領域とに応じて、デジタル信号を生成するエンコーダと
を有することを特徴とするアナログデジタル変換器。
【請求項２】
前記複数の下位ビット比較器のうち、前記アナログデジタル変換を行う下位ビット比較器は前記２つの信号の大きさの比較を行い、前記キャリブレーションを行う下位ビット比較器はオフセットキャンセルを行うことを特徴とする請求項１記載のアナログデジタル変換器。
【請求項３】
前記複数の下位ビット比較器は、クロック信号に応じて、前記アナログデジタル変換又は前記キャリブレーション動作を切り換えることを特徴とする請求項２記載のアナログデジタル変換器。
【請求項４】
前記複数のアンプのうち、前記アナログデジタル変換を行うアンプは前記差分電圧を出力し、前記キャリブレーションを行うアンプはオフセットキャンセルを行うことを特徴とする請求項１〜３のいずれか１項に記載のアナログデジタル変換器。
【請求項５】
前記複数のアンプは、クロック信号に応じて、前記差分電圧をトラックアンドホールドすることを特徴とする請求項１〜４のいずれか１項に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、アナログ信号をデジタル信号に変換するアナログデジタル変換器は、デジタル無線通信のような複雑で高速な復調処理において計算機（プロセッサ）の前段で用いられる。そのアナログデジタル変換器は、高速で高分解能な変換が求められている。
【０００３】
アナログデジタル変換器として、並列型アナログデジタル変換器がある。このアナログデジタル変換器の利点は、バックグランドでのキャリブレーション動作によって、毎クロック行っていた不必要なキャリブレーション動作がなくなり、従来では１変換サイクルの半分がキャリブレーション、残りの半分が実際の比較動作となっていたところ、全期間に比較動作に当てることができるため高速化に貢献する。しかしながら、この手法では比較基準電圧を記憶させてアナログ信号を連続して処理するためアナログ入力をホールドする機能がない。そのため、並列型アナログデジタル変換器は、直並列型アナログデジタル変換器と異なり、ビット数が増加すると、大型化する問題が生じる。
【０００４】
また、前段にトラックアンドホールド機能を追加するアナログデジタル変換器がある。この方法ではアナログデジタル変換器全体で通常動作とキャリブレーション動作を行うため、バックグランドでキャリブレーションが考慮されていない。よって、速度の低下の問題が生じる。
【０００５】
また、２つのトラックアンドホールド機能を交互に動作させ高速動作を実現するアナログデジタル変換器がある。このトラックアンドホールド機能を適用すると２個の容量が追加されてしまい、面積の増大に繋がる。
【０００６】
【非特許文献１】“A CMOS 6-b, 400-MSample/s ADC with Error Correction”, Solid-State Circuits, IEEE Journal of Volume 33, Dec. 1998
【非特許文献２】“A CMOS 6b 500MSample/s ADC for a Hard Disk Drive Read Channel”, ISSCC99 /SESSION 18 / PAPER WA 18.5, February 1999
【非特許文献３】“An 8-Bit 150-MHz CMOS A/D Converter”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 3, March 2000
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、効率的にキャリブレーションを行うことにより高速なアナログデジタル変換を行うことができるアナログデジタル変換器を提供することである。
【課題を解決するための手段】
【０００８】
本発明のアナログデジタル変換器は、複数の参照電圧を生成する参照電圧生成回路と、前記複数の参照電圧を複数領域に分割し、前記分割した複数領域のうち、入力アナログ電圧が属する領域を判定するために前記入力アナログ電圧と領域境界電圧との比較を行う上位ビット比較器と、前記複数の参照電圧と前記入力アナログ電圧との差分電圧を出力する複数のアンプと、前記複数のアンプに入力される参照電圧を選択するための複数の第１のセレクタと、前記分割された複数領域数の前記複数のアンプの出力信号のうち、前記上位ビット比較器により判定された領域に応じて前記複数のアンプの出力信号を選択する複数の第２のセレクタと、前記複数の第２のセレクタにより選択された信号のうちの２つの信号の大きさを比較して比較結果信号を出力する複数の下位ビット比較器と、前記複数の下位ビット比較器のうち、アナログデジタル変換を行うための下位ビット比較器の出力信号を選択し、キャリブレーションを行うための下位ビット比較器の出力信号を選択しない第３のセレクタと、前記第３のセレクタにより選択された前記下位ビット比較器の出力信号と前記上位ビット比較器により判定された領域とに応じて、デジタル信号を生成するエンコーダとを有することを特徴とする。
【発明の効果】
【０００９】
フォアグランドでアナログデジタル変換を行い、バックグランドでキャリブレーションを行うことにより、効率的かつ高速にアナログデジタル変換を行うことができる。また、並列型アナログデジタル変換器に比べ、比較器の数を減らすことができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の実施形態による直並列型アナログデジタル変換器の構成例を示す図であり、図２は本実施形態による直並列型アナログデジタル変換器の動作例を示すタイミングチャートである。アナログデジタル変換器は、入力アナログ電圧Ｖｉｎをデジタル信号Ｄ０〜Ｄ３に変換する。
【００１１】
図２では、上から順に、クロック信号ＣＬＫ、入力アナログ電圧Ｖｉｎ、比較器１０５及び１０６の出力信号、フリップフロップ１０７及び１０８の出力信号、アンプ１０３の出力信号、第２のセレクタ１０４の出力信号、下位ビット比較器１０９の出力信号、及びエンコーダ１１１の出力信号を示す。
【００１２】
参照電圧生成回路１０１は、低電圧ノードＶＲＬ及び高電圧ノードＶＲＨ間に直列接続された複数の抵抗であり、複数の参照電圧Ｖｒ０，Ｖｒ２，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ８，Ｖｒ９，Ｖｒ１０，Ｖｒ１２，Ｖｒ１４を生成する。複数の参照電圧Ｖｒ０〜Ｖｒ１４は、複数領域に分割される。例えば、複数領域は、低電圧領域、中電圧領域及び高電圧領域の３領域である。低電圧領域は電圧Ｖｒ５未満の参照電圧の領域であり、中電圧領域は電圧Ｖｒ５以上かつ電圧Ｖｒ９未満の参照電圧の領域であり、高電圧領域は電圧Ｖｒ９以上の参照電圧の領域である。
【００１３】
上位ビット比較器１１２は、２個の比較器１０５，１０６及び２個のフリップフロップ１０７，１０８を有し、入力アナログ電圧Ｖｉｎが前記分割した複数領域のうちの属する領域を判定するために入力アナログ電圧Ｖｉｎと領域境界電圧Ｖｒ５，Ｖｒ９との比較を行う。比較器１０５は、クロック信号ＣＬＫの立ち上がりに同期して、入力アナログ電圧Ｖｉｎ及び参照電圧Ｖｒ９の比較を行い、比較結果信号を出力する。比較器１０６は、クロック信号ＣＬＫの立ち上がりに同期して、入力アナログ電圧Ｖｉｎ及び参照電圧Ｖｒ５の比較を行い、比較結果信号を出力する。
【００１４】
入力アナログ電圧Ｖｉｎが電圧Ｖｒ５未満であるときには、例えば入力アナログ電圧Ｖｉｎが電圧Ｖｒ３（図２では「３／１５」で示す）であるときには、入力アナログ電圧Ｖｉｎが低電圧領域（図２では「１／３」で示す）に属し、比較器１０５及び１０６は、「０」（ローレベル）を出力する。また、入力アナログ電圧Ｖｉｎが電圧Ｖｒ５以上かつ電圧Ｖｒ９未満であるときには、例えば入力アナログ電圧Ｖｉｎが電圧Ｖｒ７（図２では「７／１５」で示す）であるときには、入力アナログ電圧Ｖｉｎが中電圧領域（図２では「２／３」で示す）に属し、比較器１０５は「０」を出力し、比較器１０６は「１」（ハイレベル）を出力する。また、入力アナログ電圧Ｖｉｎが電圧Ｖｒ９以上のときには、例えば入力アナログ電圧Ｖｉｎが電圧Ｖｒ１３（図２では「１３／１５」で示す）であるときには、入力アナログ電圧Ｖｉｎは高電圧領域（図２では「３／３」で示す）に属し、比較器１０５及び１０６は、「１」を出力する。
【００１５】
フリップフロップ１０７は、クロック信号ＣＬＫの立ち下がりに同期して、比較器１０５の出力信号をラッチして出力する。フリップフロップ１０８は、クロック信号ＣＬＫの立ち下がりに同期して、比較器１０６の出力信号をラッチして出力する。
【００１６】
点線で示す下から９個の第１のセレクタ１０２、下から９個のアンプ１０３、下から３個の第２のセレクタ１０４、及び下から６個の下位ビット比較器１０９は、バックグランドでキャリブレーションのための動作を行う。これに対し、実線で示す上から１２個の第１のセレクタ１０２、上から１２個のアンプ１０３、上から４個の第２のセレクタ１０４、及び上から７個の下位ビット比較器１０９は、フォアグランドでアナログデジタル変換のための動作を行う。
【００１７】
複数の第１のセレクタ１０２は、クロック信号ＣＬＫに基づくアナログデジタル変換サイクルに応じて、複数のアンプ１０３に入力される参照電圧Ｖｒ０〜Ｖｒ１４を選択する。図１のアナログデジタル変換サイクルでは、すべての第１のセレクタ１０２が下側の参照電圧Ｖｒ０〜Ｖｒ１４を選択する。フォアグランドの上から１２個の第１のセレクタ１０２は、上から順に、参照電圧Ｖｒ１４，Ｖｒ１０，Ｖｒ６，Ｖｒ１２，Ｖｒ８，Ｖｒ４，Ｖｒ１０，Ｖｒ６，Ｖｒ２，Ｖｒ８，Ｖｒ４，Ｖｒ０を選択する。
【００１８】
複数のアンプ１０３は、クロック信号ＣＬＫの立ち上がりに同期して、複数の第１のセレクタ１０２により選択された各参照電圧Ｖｒ０〜Ｖｒ１４と入力アナログ電圧Ｖｉｎとの差分電圧を出力する。
【００１９】
複数の第２のセレクタ１０４は、それぞれ、前記分割された複数領域数（例えば３個）のアンプ１０３の出力信号のうち、上位ビット比較器１１２により判定された領域に応じてアンプ１０３の出力信号を選択する。具体的には、第２のセレクタ１０４は、それぞれ、３個のアンプ１０３の出力信号のうちの１個の出力信号を選択する。例えば、上から２番目のセレクタ１０４は、参照電圧Ｖｒ１２が入力される上のアンプ１０３と、参照電圧Ｖｒ８が入力される真中のアンプ１０３と、参照電圧Ｖｒ４が入力される下のアンプ１０３の出力信号のうちの１個の出力信号を選択する。
【００２０】
上位ビット比較器１１２が高電圧領域に属する旨の信号を出力すると、第２のセレクタ１０３は、上記の３個のアンプ１０３のうちの上のアンプ１０３の出力信号を選択する。また、上位ビット比較器１１２が中電圧領域に属する旨の信号を出力すると、第２のセレクタ１０３は、上記の３個のアンプ１０３のうちの真中のアンプ１０３の出力信号を選択する。また、上位ビット比較器１１２が低電圧領域に属する旨の信号を出力すると、第２のセレクタ１０３は、上記の３個のアンプ１０３のうちの下のアンプ１０３の出力信号を選択する。
【００２１】
図２では、上記の３個のアンプ１０３の出力信号を示し、上から順に、上のアンプ１０３の出力信号、真中のアンプ１０３の出力信号、下のアンプ１０３の出力信号を示す。
【００２２】
クロック信号ＣＬＫの１個目のパルスでは、比較器１０５，１０６及びフリップフロップ１０７，１０８は低電圧領域に属する旨の信号を出力する。第２のセレクタ１０４は、３個のアンプのうちの下のアンプ１０３の出力信号を選択する。
【００２３】
クロック信号ＣＬＫの２個目のパルスでは、比較器１０５，１０６及びフリップフロップ１０７，１０８は高電圧領域に属する旨の信号を出力する。第２のセレクタ１０４は、３個のアンプのうちの上のアンプ１０３の出力信号を選択する。
【００２４】
クロック信号ＣＬＫの３個目のパルスでは、比較器１０５，１０６及びフリップフロップ１０７，１０８は中電圧領域に属する旨の信号を出力する。第２のセレクタ１０４は、３個のアンプのうちの真中のアンプ１０３の出力信号を選択する。
【００２５】
複数の下位ビット比較器１０９は、複数の第２のセレクタ１０４により選択された信号のうちの２個の選択された信号の大きさを比較して比較結果信号を出力する。上から１番目、３番目、５番目等の奇数番目の下位ビット比較器１０９は、同一の第２のセレクタ１０４により選択された同一の信号を比較する。上から２番目、４番目、６番目等の偶数番目の下位ビット比較器１０９は、隣接する異なる２個の第２のセレクタ１０４により選択された信号を比較する。
【００２６】
図３は、アンプ１０３ａ〜１０３ｄ及び下位ビット比較器１０９ａ〜１０９ｇの動作例を示す図である。アンプ１０３ａ〜１０３ｄは、図１の複数のアンプ１０３に対応する。下位ビット比較器１０９ａ〜１０９ｇは、図１の複数の下位ビット比較器１０９に対応する。例えば、入力アナログ電圧Ｖｉｎが０．３５Ｖであるとする。
【００２７】
高電圧ノードＶＲＨが１．６Ｖ、低電圧ノードＶＲＬが０Ｖの例を説明する。その場合、参照電圧Ｖｒ０が０．１Ｖ、参照電圧Ｖｒ２が０．３Ｖ、参照電圧Ｖｒ４が０．５Ｖ、参照電圧Ｖｒ６が０．７Ｖである。
【００２８】
アンプ１０３ａ〜１０３ｄは、入力アナログ電圧Ｖｉｎと入力参照電圧Ｖｒ０〜Ｖｒ１４との差分電圧を出力する。具体的には、アンプ１０３ａ〜１０３ｄの出力信号は、（Ｖｃｍ＋Ｖｉｎ−Ｖｒ）×Ａである。ここで、Ｖｃｍはコモン電圧であり、Ｖｉｎは入力アナログ電圧であり、Ｖｒは参照電圧Ｖｒ０〜Ｖｒ１４であり、Ａはゲインである。コモン電圧Ｖｃｍは、例えば電源電圧の１／２の電圧である。
【００２９】
アンプ１０３ａは、入力アナログ電圧Ｖｉｎと参照電圧Ｖｒ０との差分電圧として、（Ｖｃｍ＋０．３５Ｖ−０．１Ｖ）×Ａ＝（Ｖｃｍ＋０．２５Ｖ）×Ａを出力する。アンプ１０３ｂは、入力アナログ電圧Ｖｉｎと参照電圧Ｖｒ２との差分電圧として、（Ｖｃｍ＋０．３５Ｖ−０．３Ｖ）×Ａ＝（Ｖｃｍ＋０．０５Ｖ）×Ａを出力する。アンプ１０３ｃは、入力アナログ電圧Ｖｉｎと参照電圧Ｖｒ４との差分電圧として、（Ｖｃｍ＋０．３５Ｖ−０．５Ｖ）×Ａ＝（Ｖｃｍ−０．１５Ｖ）×Ａを出力する。アンプ１０３ｄは、入力アナログ電圧Ｖｉｎと参照電圧Ｖｒ６との差分電圧として、（Ｖｃｍ＋０．３５Ｖ−０．７Ｖ）×Ａ＝（Ｖｃｍ−０．３５Ｖ）×Ａを出力する。
【００３０】
アンプ１０３ａ〜１０３ｄの出力信号は、第２のセレクタ１０４を介して、下位ビット比較器１０９ａ〜１０９ｇに入力される。
【００３１】
図４は、下位ビット比較器１０９の入出力信号を示す図である。下位ビット比較器１０９は、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２、コモン電圧Ｖｃｍを入力し、入力信号ＩＮ１及びＩＮ２の比較結果に応じてデジタル出力信号ＯＵＴを出力する。入力信号ＩＮ１及びＩＮ２が共にコモン電圧Ｖｃｍより高いときには、デジタル出力信号ＯＵＴが「１」になる。入力信号ＩＮ１及びＩＮ２が共にコモン電圧Ｖｃｍより低いときには、デジタル出力信号ＯＵＴが「０」になる。
【００３２】
入力信号ＩＮ１及びＩＮ２の一方がコモン電圧Ｖｃｍより高く、他方がコモン電圧Ｖｃｍより低い場合は、以下のようになる。ＩＮ１＋ＩＮ２−２×Ｖｃｍが０Ｖより高いときには、デジタル出力信号ＯＵＴが「１」になる。ＩＮ１＋ＩＮ２−２×Ｖｃｍが０Ｖより低いときには、デジタル出力信号ＯＵＴが「０」になる。
【００３３】
すなわち、下位ビット比較器１０９は、ＩＮ１＋ＩＮ２−２×Ｖｃｍが０Ｖより高いときにはデジタル出力信号ＯＵＴとして「１」を出力し、ＩＮ１＋ＩＮ２−２×Ｖｃｍが０Ｖより低いときにはデジタル出力信号ＯＵＴとして「０」を出力する。
【００３４】
図３において、下位ビット比較器１０９ａは、アンプ１０３ａの同一の出力信号同士を比較し、「１」の出力信号ＯＵＴを出力する。下位ビット比較器１０９ｂは、アンプ１０３ａの出力信号及びアンプ１０３ｂの出力信号を比較し、「１」の出力信号ＯＵＴを出力する。下位ビット比較器１０９ｃは、アンプ１０３ｂの同一の出力信号同士を比較し、「１」の出力信号ＯＵＴを出力する。下位ビット比較器１０９ｄは、アンプ１０３ｂの出力信号及びアンプ１０３ｃの出力信号を比較し、「０」の出力信号ＯＵＴを出力する。下位ビット比較器１０９ｅは、アンプ１０３ｃの同一の出力信号同士を比較し、「０」の出力信号ＯＵＴを出力する。下位ビット比較器１０９ｆは、アンプ１０３ｃの出力信号及びアンプ１０３ｄの出力信号を比較し、「０」の出力信号ＯＵＴを出力する。下位ビット比較器１０９ｇは、アンプ１０３ｄの同一の出力信号同士を比較し、「０」の出力信号ＯＵＴを出力する。これにより、入力アナログ電圧Ｖｉｎは、参照電圧Ｖｒ２及びＶｒ４の間の電圧であり、参照電圧Ｖｒ２より参照電圧Ｖｒ４に近い電圧であることが分かる。
【００３５】
図２の下位ビット比較器１０９の出力信号において、「３／７」は上から７個の下位ビット比較器１０９の出力信号が上から順に、「００００１１１」であることを示す。同様に、「４／７」は上から７個の下位ビット比較器１０９の出力信号が上から順に、「０００１１１１」であることを示す。
【００３６】
図１において、第３のセレクタ１１０は、複数の下位ビット比較器１０９のうち、クロック信号ＣＬＫに応じて、フォアグランドでアナログデジタル変換を行うための実線の複数の下位ビット比較器１０９の出力信号を選択し、バックグランドでキャリブレーションを行うための点線の複数の下位ビット比較器１０９の出力信号を選択しない。
【００３７】
エンコーダ１１１は、第３のセレクタ１１０により選択された複数の下位ビット比較器１０９の出力信号と上位ビット比較器１１２により判定された領域とに応じて、４ビットデジタル信号Ｄ０〜Ｄ３を生成する。
【００３８】
図２において、クロック信号ＣＬＫの１個目のパルスのように、上位ビット比較器１１２が低電圧領域に属すると判定したときには、エンコーダ１１１は、下位ビット比較器１０９が出力する「３／７」のうちの「３」をそのまま４ビットデジタル信号Ｄ０〜Ｄ３として、「００１１」を出力する。
【００３９】
また、クロック信号ＣＬＫの２個目のパルスのように、上位ビット比較器１１２が高電圧領域に属すると判定したときには、エンコーダ１１１は、下位ビット比較器１０９が出力する「４／７」のうちの「４」に最上位ビットの「１」を付加し、４ビットデジタル信号Ｄ０〜Ｄ３として「１１００」を出力する。
【００４０】
また、クロック信号ＣＬＫの３個目のパルスのように、上位ビット比較器１１２が中電圧領域に属すると判定したときには、エンコーダ１１１は、下位ビット比較器１０９が出力する「４／７」のうちの「４」に対して所定の演算を行い、４ビットデジタル信号Ｄ０〜Ｄ３として「０１１１」を出力する。
【００４１】
次に、バックグランドで行うキャリブレーションについて説明する。キャリブレーションは、アンプ１０３のオフセットキャンセル及び下位ビット比較器１０９のオフセットキャンセルを含む。
【００４２】
図５は、下位ビット比較器１０９のオフセットキャンセルを説明するためのグラフである。横軸は、２入力の電位差（ＩＮ１＋ＩＮ２−２×Ｖｃｍ）を示す。縦軸は、出力信号ＯＵＴの電圧を示す。特性５０１は、理想的な特性を示す。特性５０１では、２入力の電位差として０Ｖを境界として、出力信号ＯＵＴがハイレベル又はローレベルに変化する。
【００４３】
しかし、半導体プロセスにより下位ビット比較器１０９を製造すると、製造バラツキにより、特性５０２のように、２入力の電位差として±αＶを境界として、出力信号ＯＵＴがハイレベル又はローレベルに変化する。この２入力の電位差の境界のずれ５０３が、下位ビット比較器１０９のオフセットである。バックグランドにおいて、下位ビット比較器１０９のオフセット５０３をキャンセルすることにより、その後のフォアグランドにおいて、複数の下位ビット比較器１０９は適正な動作を行うことができる。オフセットキャンセルの方法は、後に図８を参照しながら説明する。
【００４４】
図６は、図１のアンプ１０３の構成例を示す回路図である。アンプ１０３は、オートゼロ部６１１及びプリアンプ部６１２を有し、出力電圧Ｖｏｕｔを出力する。参照電圧Ｖｒは、第１のセレクタ１０２により選択された参照電圧Ｖｒ０〜Ｖｒ１４である。オートゼロ部６１１は、入力アナログ電圧用スイッチＳＷ２＿ｖｉｎ，参照電圧用スイッチＳＷ２＿ｖｒｅｆ，コモン電圧用スイッチＳＷ２＿ｖｃｍ及び容量６０１を有する。プリチャージ部６１２は、抵抗６０３，６０５、クロック信号用スイッチＳＷ２＿ｃｌｋ，キャリブレーション用スイッチＳＷ２＿ｏｃ、容量６０４、及びｎチャネルＭＯＳ電界効果トランジスタ（アンプ）６０２，６０６を有し、電源電圧ノードＡｖｄ及びグランド電位ノードＧＮＤに接続される。論理回路６０７は、クロック信号ＣＬＫ及びキャリブレーションモード信号ＣＡＬに応じて、スイッチＳＷ２＿ｖｉｎ，ＳＷ２＿ｖｒｅｆ，ＳＷ２＿ｖｃｍ，ＳＷ２＿ｃｌｋ，ＳＷ２＿ｏｃの制御信号を生成する。
【００４５】
図７は、図６のアンプ１０３の制御信号の例を示すタイミングチャートである。期間Ｔ１は、バックグランドでキャリブレーションを行う期間である。期間Ｔ２は、フォアグランドで差分電圧Ｖｏｕｔを出力する動作を行う期間である。
【００４６】
キャリブレーションモード信号ＣＡＬがハイレベルのときに、キャリブレーション期間Ｔ１になる。キャリブレーション期間Ｔ１の解除では、ＳＷ２＿ｏｃ→ＳＷ２＿ｖｃｍ→ＳＷ２＿ｖｒｅｆの順でスイッチをオフする。また、フォアグランド期間Ｔ２内のクロック信号ＣＬＫの立ち上がりでは、ＳＷ２＿ｖｉｎをオンからオフ、その後に、スイッチＳＷ２＿ｃｌｋをオフからオンに切り替える。また、フォアグランド期間Ｔ２内のクロック信号ＣＬＫの立ち下がりでは、スイッチＳＷ２＿ｃｌｋをオンからオフ、その後に、スイッチＳＷ２＿ｖｉｎをオフからオンに切り替える。以下、図８〜図１０を参照しながら、その詳細を説明する。
【００４７】
図８は、バックグランドにおけるアンプ１０３、第２のセレクタ１０４及び下位ビット比較器１０９のキャリブレーション動作を示す回路図である。アンプ１０３は、オートゼロ部６１１及びプリアンプ部６１２を有し、図６と同じ構成を有する。第２のセレクタ１０４は、スイッチ８０１〜８０４を有する。スイッチ８０１〜８０３は、３個のアンプ１０３に接続される。下位ビット比較器１０９は、スイッチ８１１，８１２、可変抵抗８１２，８１３、ｐチャネルＭＯＳ電界効果トランジスタ８１４〜８１８、ｎチャネルＭＯＳ電界効果トランジスタ８１９，８２０、電流源８２１、及びインバータ８２２，８２３を有する。インバータ８２３の出力信号は、下位ビット比較器１０９の出力信号である。Ｎ１〜Ｎ７は、ノードである。
【００４８】
上記のように、奇数番目の下位ビット比較器１０９では、第２のセレクタ１０４の同一の出力信号がトランジスタ８１４及び８１５のゲートに入力される。偶数番目の下位ビット比較器１０９では、２個の第２のセレクタ１０４の出力信号がトランジスタ８１４及び８１５のゲートに入力される。
【００４９】
アンプ１０３では、スイッチＳＷ２＿ｖｒｅｆ，ＳＷ２＿ｖｃｍ，ＳＷ２＿ｃｌｋ，ＳＷ２＿ｏｃがオンし、スイッチＳＷ２＿ｖｉｎがオフする。容量６０１は、左電極が参照電圧Ｖｒのノードに接続され、右電極がコモン電圧Ｖｃｍのノードに接続される。容量６０１には、Ｖｃｍ−Ｖｒの電圧が充電される。すなわち、容量６０１には、コモン電圧Ｖｃｍを基準とした参照電圧Ｖｒが充電される。この動作がオートゼロ動作である。
【００５０】
次に、キャリブレーション（オフセットキャンセル）動作について説明する。アンプ１０３のオフセットをキャンセルするために容量６０４を使ってオフセット電圧を充電してオフセットを無効にする。トランジスタ（アンプ）６０２の入力であるゲートにコモン電圧Ｖｃｍを印加し、トランジスタ（アンプ）６０６はゲート（入力）とドレイン（出力）を接続する。これにより、容量６０４は、トランジスタ（アンプ）６０２及びトランジスタ（アンプ）６０６のそれぞれのオフセット電圧を充電し、アンプ１０３のオフセットをキャンセルする。
【００５１】
第２のセレクタ１０４では、スイッチ８０４がオンし、スイッチ８０１〜８０３がオフする。スイッチ８０４により、ノードＮ１は、コモン電圧Ｖｃｍになる。
【００５２】
下位ビット比較器１０９では、スイッチ８１１及び８１２がオン及びオフの動作を繰り返すことにより、トランジスタのサイズを変える。これにより、下位ビット比較器１０９のオフセットをキャンセルさせる。
【００５３】
以上のように、バックグランドでは、アンプ１０３のオートゼロ動作、並びにアンプ１０３及び下位ビット比較器１０９のキャリブレーション動作が行われる。キャリブレーション動作は、アンプ１０３及び下位ビット比較器１０９のオフセットキャンセル動作を含む。
【００５４】
図９は、図７のフォアグランド期間Ｔ２内のクロック信号ＣＬＫがローレベルにおけるアンプ１０３、第２のセレクタ１０４及び下位ビット比較器１０９のフォアグランド動作を示す回路図である。
【００５５】
アンプ１０３では、スイッチＳＷ２＿ｖｒｅｆ，ＳＷ２＿ｖｃｍ，ＳＷ２＿ｃｌｋ，ＳＷ２＿ｏｃがオフし、スイッチＳＷ２＿ｖｉｎがオンする。容量６０１は、左電極が入力アナログ電圧Ｖｉｎのノードに接続され、右電極がオープン状態になる。容量６０１には、Ｖｃｍ＋Ｖｉｎ−Ｖｒの電圧が充電される。この動作がトラックアンドホールドのうちのトラック動作であり、Ｖｃｍ＋Ｖｉｎ−Ｖｒの電圧が容量６０１に書き込まれる。容量６０１の電圧に基づく電圧は、この時点では、容量６０４にホールドされない。
【００５６】
第２のセレクタ１０４では、スイッチ８０１〜８０４がオフする。アンプ１０３の出力電圧Ｖｏｕｔは、下位ビット比較器１０９に出力されない。
【００５７】
下位ビット比較器１０９では、スイッチ８１１及び８１２がオンになる。これにより、下位ビット比較器１０９は、比較前準備状態になる。
【００５８】
以上のように、フォアグランドのクロック信号ＣＬＫがローレベルの状態では、アンプ１０３がトラック動作を行い、下位ビット比較器１０９は比較前準備状態になる。
【００５９】
図１０は、図７のフォアグランド期間Ｔ２内のクロック信号ＣＬＫがハイレベルにおけるアンプ１０３、第２のセレクタ１０４及び下位ビット比較器１０９のフォアグランド動作を示す回路図である。
【００６０】
アンプ１０３では、スイッチＳＷ２＿ｖｉｎ，ＳＷ２＿ｖｒｅｆ，ＳＷ２＿ｖｃｍ，ＳＷ２＿ｏｃがオフし、スイッチＳＷ２＿ｃｌｋがオンする。容量６０１は、左電極及び右電極がオープン状態になる。トランジスタ６０２は、容量６０１の電圧を増幅し、容量６０４に充電する。この動作がトラックアンドホールドのうちのホールド動作であり、容量６０２に電圧がホールドされる。トランジスタ６０６は、容量６０４の電圧を増幅し、出力電圧Ｖｏｕｔを出力する。
【００６１】
第２のセレクタ１０４では、上位ビット比較器１１２により判定された領域に応じて、スイッチ８０１〜８０３のうちの１つのスイッチだけオンになり、１個のアンプ１０３の出力電圧Ｖｏｕｔが下位ビット比較器１０９に出力される。
【００６２】
下位ビット比較器１０９では、スイッチ８１１及び８１２がオフになる。これにより、下位ビット比較器１０９は、比較状態になり、比較結果信号を出力する。
【００６３】
以上のように、フォアグランドのクロック信号ＣＬＫがハイレベルの状態では、アンプ１０３がホールド動作を行い、下位ビット比較器１０９は比較結果信号を出力する。
【００６４】
図１のアナログデジタル変換サイクルの処理が終了すると、次のアナログデジタル変換サイクルに移り、フォアグランドのブロック及びバックグランドのブロックが切り替わる。
【００６５】
図１１は、図１のアナログデジタル変換サイクルの次のアナログデジタル変換サイクルのアナログデジタル変換器を示す図である。点線で示す上から１０番目〜１８番目の第１のセレクタ１０２及びアンプ１０３、上から４番目〜６番目の第２のセレクタ１０４、並びに上から６番目〜１２番目の下位ビット比較器１０９は、バックグランドでキャリブレーションのための動作を行う。これに対し、実線で示す上から１番目〜９番目及び１９番目〜２１番目の第１のセレクタ１０２及びアンプ１０３、上から１番目〜３番目及び７番目の第２のセレクタ１０４、並びに上から１番目〜５番目及び１３番目の下位ビット比較器１０９は、フォアグランドでアナログデジタル変換のための動作を行う。フォアグランド及びバックグランドの動作は、図１の説明と基本的に同じである。以下、図１１の動作が図１の動作と異なる点を説明する。
【００６６】
フォアグランドにおいて、上から１番目〜９番目の第１のセレクタ１０２は、それぞれ下側の参照電圧Ｖｒ１４，Ｖｒ１０，Ｖｒ６，Ｖｒ１２，Ｖｒ８，Ｖｒ４，Ｖｒ１０，Ｖｒ６，Ｖｒ２を選択する。上から１９番目〜２１番目の第１のセレクタ１０２は、それぞれ上側の参照電圧Ｖｒ８，Ｖｒ４，Ｖｒ０を選択する。
【００６７】
これに対し、図１のフォアグランドにおいて、上から１番目〜１２番目の第１のセレクタ１０２は、それぞれ下側の参照電圧Ｖｒ１４，Ｖｒ１０，Ｖｒ６，Ｖｒ１２，Ｖｒ８，Ｖｒ４，Ｖｒ１０，Ｖｒ６，Ｖｒ２，Ｖｒ８，Ｖｒ４，Ｖｒ０を選択する。
【００６８】
すなわち、図１のフォアグランドの第１のセレクタ１０２が選択する参照電圧と図１１のフォアグランドの第１のセレクタ１０２が選択する参照電圧は同じである。したがって、図１１のアナログデジタル変換サイクルでは、図１のアナログデジタル変換サイクルと同じアナログデジタル変換動作を行うことができる。
【００６９】
第３のセレクタ１１０は、複数の下位ビット比較器１０９のうち、クロック信号ＣＬＫに応じて、フォアグランドでアナログデジタル変換を行うための実線の複数の下位ビット比較器１０９の出力信号を選択し、バックグランドでキャリブレーションを行うための点線の複数の下位ビット比較器１０９の出力信号を選択しない。具体的には、第３のセレクタ１１０は、上から１番目〜５番目及び１３番目の下位ビット比較器１０９の出力信号を選択する。
【００７０】
エンコーダ１１１は、第３のセレクタ１１０により選択された複数の下位ビット比較器１０９の出力信号と上位ビット比較器１１２により判定された領域とに応じて、４ビットデジタル信号Ｄ０〜Ｄ３を生成する。
【００７１】
図１１のアナログデジタル変換サイクルの処理が終了すると、次のアナログデジタル変換サイクルに移り、フォアグランドのブロック及びバックグランドのブロックが切り替わる。その場合、上から１番目〜６番目及び１６番目〜２１番目の第１のセレクタ１０２及びアンプ１０３、上から１番目、２番目、６番目及び７番目の第２のセレクタ１０４、並びに上から１番目〜３番目及び１１番目〜１３番目の下位ビット比較器１０９は、フォアグランドでアナログデジタル変換のための動作を行う。これに対し、上から７番目〜１５番目の第１のセレクタ１０２及びアンプ１０３、上から３番目〜５番目の第２のセレクタ１０４、並びに上から４番目〜１０番目の下位ビット比較器１０９は、バックグランドでキャリブレーションのための動作を行う。
【００７２】
以降、上記と同様に、１個の第２のセレクタ１０４及びそれに対応する第１のセレクタ１０２、アンプ１０３及び下位ビット比較器１０９の単位で、フォアグランド及びバックグランドのブロックが順次ずれていく。これにより、すべてのアンプ１０３及び下位ビット比較器１０９がバックグランドでキャリブレーションを行う。キャリブレーションでは、アンプ１０３はオートゼロ動作及びオフセットキャンセル動作を行い、下位ビット比較器１０９はオフセットキャンセル動作を行う。これにより、フォアグランドにおいて、アンプ１０３及び下位ビット比較器１０９は、適正な動作を行うことができる。
【００７３】
毎アナログデジタル変換サイクルにおいて、すべてのアンプ１０３及び下位ビット比較器１０９を同時にキャリブレーションすると、その期間ではアナログデジタル変換を行うことができないので、高速なアナログデジタル変換を行うことができない。
【００７４】
本実施形態では、一部のアンプ１０３及び下位ビット比較器１０９がフォアグランドでアナログデジタル変換のための動作を行い、それと同時に他部のアンプ１０３及び下位ビット比較器１０９がバックグランドでキャリブレーションを行う。これにより、キャリブレーションを行いながら、アナログデジタル変換を行うことができるので、効率的かつ高速なアナログデジタル変換を行うことができる。
【００７５】
本実施形態のバックグランドにおけるキャリブレーション動作について説明する。本実施形態では、アナログデジタル変換に必要な部品点数以上を配置し、その一部冗長ブロックについてはアナログデジタル変換動作から切り離し、キャリブレーションを実行する。一部冗長ブロックのキャリブレーションが完了すると、次にキャリブレーションを実行する一部冗長ブロックと他のブロックとを入れ替え、キャリブレーションを実行する。キャリブレーションが完了した一部冗長ブロックはアナログデジタル変換動作に入り、代わって他のブロックをアナログデジタル変換動作から切り離し、キャリブレーションを実行する準備に入る。この動作を順次行うことによって常時、一部の冗長ブロックがキャリブレーションを行いながら、アナログデジタル変換を連続して行うことができる。この様にキャリブレーション動作がアナログデジタル変換動作と切り離して行われることをバックグランドキャリブレーションと言う。
【００７６】
複数の下位ビット比較器１０９のうち、フォアグランドの下位ビット比較器１０９は比較を行い、バックグランドの下位ビット比較器１０９はオフセットキャンセルを行う。また、複数の下位ビット比較器１０９は、クロック信号ＣＬＫに応じて、フォアグランド又はバックグランドの動作を切り換える。
【００７７】
複数のアンプ１０３のうち、フォアグランドのアンプ１０３は差分電圧を出力し、バックグランドのアンプ１０３はオフセットキャンセルを行う。また、複数のアンプ１０３は、クロック信号ＣＬＫに応じて、差分電圧をトラックアンドホールドする。
【００７８】
並列型アナログデジタル変換器は、出力デジタル信号のビット数が１ビット増加すると、必要とする比較器の数が２倍に増加してしまう。本実施形態の直並列型アナログデジタル変換器は、並列型アナログデジタル変換器に比べ、比較器の数を削減することができる。
【００７９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態による直並列型アナログデジタル変換器の構成例を示す図である。
【図２】本実施形態による直並列型アナログデジタル変換器の動作例を示すタイミングチャートである。
【図３】アンプ及び下位ビット比較器の動作例を示す図である。
【図４】下位ビット比較器の入出力信号を示す図である。
【図５】下位ビット比較器のオフセットキャンセルを説明するためのグラフである。
【図６】アンプの構成例を示す回路図である。
【図７】図６のアンプの制御信号の例を示すタイミングチャートである。
【図８】バックグランドにおけるアンプ、第２のセレクタ及び下位ビット比較器のキャリブレーション動作を示す回路図である。
【図９】フォアグランド期間内のクロック信号がローレベルにおけるアンプ、第２のセレクタ及び下位ビット比較器のフォアグランド動作を示す回路図である。
【図１０】フォアグランド期間内のクロック信号がハイレベルにおけるアンプ、第２のセレクタ及び下位ビット比較器のフォアグランド動作を示す回路図である。
【図１１】図１のアナログデジタル変換サイクルの次のアナログデジタル変換サイクルのアナログデジタル変換器を示す図である。
【符号の説明】
【００８１】
１０１  参照電圧生成回路
１０２  第１のセレクタ
１０３  アンプ
１０４  第２のセレクタ
１０５，１０６  比較器
１０７，１０８  フリップフロップ
１０９  下位ビット比較器
１１０  第３のセレクタ
１１１  エンコーダ
１１２  上位ビット比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010004373.tif 000008
【図７】
2010004373.tif 000009
【図８】
2010004373.tif 000010
【図９】
2010004373.tif 000011
【図１０】
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【図１１】
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