(57)【要約】【課題】相変化メモリのＦＥＯＬプロセスフローにおいて回路及びメモリアレイの相対的高さを制御する。【解決手段】ＰＣＭ部分が埋設されたＣＭＯＳ論理部分は、ゲート酸化物及びポリシリコンゲートの厚みで測定されたゲート構造体の高さだけリセス加工されて、ＣＭＯＳ論理部分とＰＣＭ部分との平坦性を与える。【選択図】図１
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【特許請求の範囲】
【請求項１】
接合装置を含むメモリ記憶のためのアレイ部分と、
前記アレイ部分との実質的な平坦性を与えるために製造中にリセス加工されるＣＭＯＳ組み合わせ論理装置のための回路部分と、
を備えた相変化メモリ（ＰＣＭ）装置。
【請求項２】
前記回路部分は、前記回路部分が製造中にリセス加工される量に実質的に一致する厚みをもつゲート酸化物及びポリシリコンゲートを含む、請求項１に記載のＰＣＭ装置。
【請求項３】
前記アレイ部分をリセス加工から保護するために製造中に堆積されるが、リセス加工を許すために前記回路部分は覆わない保護層を更に備えた、請求項１に記載のＰＣＭ装置。
【請求項４】
前記アレイ部分を覆う前記保護層は、窒化物層である、請求項３に記載のＰＣＭ装置。
【請求項５】
前記回路部分が前記アレイ部分の表面より下にリセス加工される高さは、金属層及びコンタクトがアクティブなコンポーネントを相互接続するのを更に許すに充分な平坦性を与える、請求項１に記載のＰＣＭ装置。
【請求項６】
前記接合装置は、フロントエンドプロセスフローの終わりにＣＭＯＳ回路の頂部とほぼ同じレベルに頂部を有するバイポーラ接合トランジスタ（ＢＪＴ）アレイである、請求項１に記載のＰＣＭ装置。
【請求項７】
相変化メモリ（ＰＣＭ）の相変化材料に結合されたセレクタ接合装置と、
ゲート酸化物及びポリシリコンゲートの高さに実質的に一致する高さで前記ＰＣＭがリセス加工されて埋設されるＣＭＯＳ区分であって、このＣＭＯＳ区分と前記ＰＣＭとの平坦性を与えるようにしたＣＭＯＳ区分と、
を備えた装置。
【請求項８】
前記ＣＭＯＳ区分がリセス加工されるときにアレイ部分を保護するために窒化物層が前記ＰＣＭを覆う、請求項７に記載の装置。
【請求項９】
前記ＰＣＭは、エッチング除去される前記ＣＭＯＳ区分の酸化シリコンの量だけ成長する選択的酸化によりリセス加工される、請求項７に記載の装置。
【請求項１０】
前記ＣＭＯＳ区分は、前記ＣＭＯＳ区分と前記ＰＣＭとの間の金属層に対して平坦性を与えるために、前記装置の製造中にゲート酸化物及びポリシリコンゲートの厚みだけ前記ＰＣＭの表面より下にリセス加工されるマルチコアプロセッサ区分を含む、請求項７に記載の装置。
【請求項１１】
前記セレクタ接合装置は、前記相変化材料にエミッタが結合されたバイポーラ接合トランジスタ（ＢＪＴ）である、請求項７に記載の装置。
【請求項１２】
前記ＢＪＴ及び相変化材料を含む記憶アレイの頂部、及び前記ＣＭＯＳ区分の頂部は、フロントエンドプロセスフローの終わりにほぼ同じレベルに製造されて、バックエンドオブライン（ＢＥＯＬ）一体化のための平坦性を与える、請求項１１に記載の装置。
【請求項１３】
相変化メモリ（ＰＣＭ）部分にＣＭＯＳ論理部分を埋設する方法において、
前記ＣＭＯＳ論理部分においてコアプロセッサ区分をリセス加工し、
前記ＰＣＭ部分を窒化物層で酸化から保護し、
ゲート酸化物及びポリシリコンゲートの合成厚みだけ前記ＰＣＭ部分の表面より下でリセス加工酸化を除去する、
ことを含む方法。
【請求項１４】
前記ＣＭＯＳ論理部分及びＰＣＭ部分においてパッド酸化物上に第１の窒化物層を堆積し、
前記ＣＭＯＳ論理部分及びＰＣＭ部分の両方においてバッファ酸化物を堆積し、
ゲート酸化物及びポリシリコンゲートの合成厚みに実質的に一致するように前記バッファ酸化物上に第２の窒化物層を堆積する、
ことを更に含む請求項１３に記載の方法。
【請求項１５】
前記ＰＣＭ部分から前記第２の窒化物層を除去し、そして前記ＰＣＭ部分上の前記第１の窒化物層を、化学的機械的平坦化（ＣＭＰ）プロセスに対する停止層として使用することを更に含む、請求項１４に記載の方法。
【請求項１６】
前記ＣＭＯＳ論理部分にフィールド酸化物を堆積し、
前記ＣＭＯＳ論理部分において前記第１及び第２の窒化物層を、そして前記ＰＣＭ部分において前記第１の窒化物層を除去し、前記ＣＭＯＳ論理部分の表面は、ゲート酸化物及びポリシリコンゲートの計画厚みだけ前記ＰＣＭ部分の表面より下である、請求項１５に記載の方法。
【請求項１７】
変調された信号を受信するためのトランシーバと、
セレクタバイポーラ接合トランジスタ（ＢＪＴ）装置が相変化材料に結合されたメモリセルを有する相変化メモリ（ＰＣＭ）部分と、
前記ＰＣＭ部分が埋設された複数のプロセッサコアを有し、前記変調された信号を受信するように前記トランシーバに結合されたＣＭＯＳ論理部分と、
を備え、前記ＣＭＯＳ論理部分は、ゲート酸化物及びポリシリコンゲートの厚みで測定されたゲート構造物の高さだけリセス処理されて、前記ＣＭＯＳ論理部分の低下した表面と前記ＰＣＭ部分の表面との平坦性を与える、ワイヤレス通信装置。
【請求項１８】
ゲート酸化物及びポリシリコンゲートの厚みに実質的に一致する高さだけ前記ＣＭＯＳ論理部分をリセス加工することで、前記ＣＭＯＳ論理部分と前記ＰＣＭ部分との平坦性を与える、請求項１７に記載のワイヤレス通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリに係り、より詳細には、相変化メモリ（ＰＣＭ）に係る。
【背景技術】
【０００２】
ＰＣＭは、好都合な書き込み速度、小さなセルサイズ及び簡単な回路のために次世代の有望な不揮発性メモリ技術である。ＰＣＭは、メモリセルを高抵抗状態及び低抵抗状態へ移行させる電流パルスでの抵抗加熱によりプログラムできるカルコゲナイド材料の相移行に基づくものである。ＰＣＭプロセスと、記憶装置を組み合わせ論理装置と共に埋設する相補的金属酸化物半導体（ＣＭＯＳ）プロセスとの製造適合性を改善するためにプロセスの改善が必要とされる。
【０００３】
本発明の要旨は、明細書の結論部分に詳細に指摘され、個別に請求される。しかしながら、本発明は、その編成及び動作方法、並びにその目的、特徴及び効果と共に、添付図面を参照した以下の詳細な説明から最も良く理解できよう。
【図面の簡単な説明】
【０００４】
【図１】本発明によりＣＭＯＳロジックとほぼ同じ高さレベルで相変化メモリ（ＰＣＭ）を製造するためのプロセスフローステップと共にワイヤレスアーキテクチャーを示す。
【図２】ＣＭＯＳトランジスタ及びＢＪＴセレクタの製造中に存在する高さの差を排除するためにプロセスフローステップを使用してＣＭＯＳ論理回路と一体化されたＰＣＭメモリアレイを示す。
【図３】ＣＭＯＳトランジスタを形成するための回路部分と、この回路部分をリセス加工するために保護層で覆われるＢＪＴセレクタを形成するためのアレイ部分とを有するシリコンウェハを示す。
【図４】高さ“ｈ”だけリセス加工された回路部分を示す。
【図５】回路部分におけるロジックのアクティブエリア又はアレイ部分におけるメモリセルを分離するのに使用できる窒化物の硬いマスクを示す。
【図６】アレイ部分から除去された第２の窒化物層を示す。
【図７】回路部分に堆積されたフィールド酸化物を示す。
【図８】回路部分と、除去されたアレイ部分とにおける窒化物の硬いマスク層を示す。
【図９】ＣＭＯＳのウェル、ＣＭＯＳのゲート酸化物、及びＣＭＯＳのゲートポリシリコン層の形成を示す。
【図１０】アレイ部分から除去されるＣＭＯＳのゲートポリシリコンと、回路部分及びアレイ部分の両方に堆積されるバッファ酸化物及び窒化物の硬いマスクとを示す。
【図１１】バイポーラ接合トランジスタ（ＢＪＴ）セレクタデバイスのバイポーラ接合を形成するためのメモリアレイ部分におけるプロセスを示す。
【発明を実施するための形態】
【０００５】
図示簡単化及び明瞭化のために、図示された要素は、必ずしも正しいスケールで描かれていないことが明らかである。例えば、幾つかの要素の大きさは、明瞭化のために、他の要素に対して誇張されている。更に、適切と考えられるところでは、対応する要素又は同様の要素を指示するために幾つかの図面において参照番号が繰り返されている。
【０００６】
以下の詳細な説明において、本発明を完全に理解するために多数の特定の細部が述べられている。しかしながら、当業者であれば、これらの特定の細部を伴わずに本発明を実施できることが理解されよう。他の点について、良く知られた方法、手順、コンポーネント及び回路は、本発明を不明瞭にしないために、詳細に説明しない。
【０００７】
図１に示す実施形態は、ＣＭＯＳ回路及びメモリアレイの相対的な高さを制御するために本発明による製造ステップを利用する埋設相変化メモリ（ＰＣＭ）をもつ通信装置１０を示す。この通信装置１０は、他のオーバー・ジ・エア(over-the-air)通信装置と無線通信できるようにするための１つ以上のアンテナ構造体１４を含むことができる。従って、通信装置１０は、例えば、ワイヤレス・フィデリティ（Ｗｉ−Ｆｉ）、ＷｉＭａｘ及びモバイルＷｉＭａｘ、ワイドバンドコード分割多重アクセス（ＷＣＤＭＡ）、及びグローバルシステム・フォー・モバイルコミュニケーション（ＧＳＭ）ネットワークのようなワイヤレスネットワークにおいて動作するセルラー装置又はデバイスとして動作できるが、本発明は、これらのネットワークのみで動作するように限定されない。通信装置１０の同じプラットホームに一緒に配置される無線サブシステムは、ネットワーク内の他の装置とのＲＦ／位置スペースにおいて異なる周波数帯域で通信する能力を備えている。
【０００８】
この実施形態は、変調／復調を受け容れるためにトランシーバ１２へのアンテナ構造体１４の結合を示している。一般的に、アナログフロントエンドトランシーバ１２は、スタンドアローン高周波（ＲＦ）個別又は一体的アナログ回路でもよいし、又は１つ以上のプロセッサコア１６及び１８を有するプロセッサが埋め込まれてもよい。複数のコアは、それらのコアにわたって処理ワークロードを分担できるようにすると共に、基本帯域ファンクション及びアプリケーションファンクションを取り扱うことができるようにする。データ及びインストラクションは、プロセッサと、システムメモリ２０のメモリ記憶装置との間のインターフェイスを経て転送することができる。
【０００９】
ワイヤレスアーキテクチャーが図示されているが、本発明は、オーバー・ジ・エア通信を含まない実施形態に使用されてもよいことに注意されたい。例えば、システムメモリ２０は、揮発性メモリ及び相変化材料を有する不揮発性メモリ２２の両方を有してもよい。又、不揮発性メモリ２２は、メモリアレイのオペレーションモード及びメモリにより与えられる他のファンクションを制御するためにＣＭＯＳ回路も含む。従って、不揮発性メモリ２２は、ＣＭＯＳ回路部分、及び相変化材料をもつメモリアレイ部分の相対的な高さを制御するために本発明による製造ステップを利用することができる。
【００１０】
図２は、回路部分２１０におけるＣＭＯＳトランジスタを伴う相変化メモリと、メモリアレイ部分２１２に配置されたバイポーラ接合トランジスタ（ＢＪＴ）セレクタとを示す。従来の処理では、ＣＭＯＳ部分におけるＣＭＯＳデバイスのゲート構造が基板の上面に形成され、一方、一体化されたＢＪＴセレクタは、基板のその面の下にエミッタ、ベース及びコレクタ領域が形成される。従って、従来の製造プロセスでは、ＣＭＯＳゲートの高さがアレイゲートより高くなる。この高さの相違は、特に、メモリ素子、コンタクト及び相互接続部を構築するに必要なディープサブミクロン技術において、平坦性に著しい制約を課することがある。
【００１１】
ＰＣＭセルは、周期律表のＶＩ族の元素の合金を含み、例えば、Ｔｅ又はＳｅのような元素は、カルコゲナイド又はカルコゲニック材料と称される。カルコゲナイドは、データ保持をなすと共に、不揮発性メモリから電力を取り去った後も安定のままであるように、相変化メモリセルに好都合に使用することができる。例えば、相変化材料としてＧｅ2Ｓｂ2Ｔｅ5を取り上げると、メモリ記憶に有用な個別の電気的特性を有する２つの相が表され、即ち高抵抗を示すアモルファス相（リセット状態）と、低抵抗を示す結晶相（セット状態）である。
【００１２】
図３は、ＣＭＯＳトランジスタを形成するための回路部分２１０と、相変化材料と組み合わせてＢＪＴセレクタを形成するためのアレイ部分２１２とを有するシリコンウェハの断面図である。図示されたように、アレイ部分２１２は、保護層２１４、例えば、窒化物で覆われ、次いで、回路部分２１０がリセス加工される。窒化物マスクは、酸化物を成長させてはならないメモリアレイの選択された部分を覆うもので、酸化体を通さない保護層である。しかしながら、回路部分２１０では、制御された酸化で、シリコン表面の選択された部分に酸化物が成長する。例えば、回路部分２１０に適当な量の酸化シリコン２１６が成長され、次いで、エッチング除去されるような選択的酸化により、リセスを得ることができる。リセス加工された酸化分離構造は、リセス加工された酸化分離構造の下に拡散領域を導入することに係る。
【００１３】
回路部分２１０をリセス加工するのとは別に、非等方性湿式エッチングプロセス、例えば、テトラメチルアンモニウムヒドロオキシド（ＴＭＡＨ）を非等方性エッチング剤として使用して、回路部分２１０のシリコンをリセス加工してもよい。更に別の仕方は、保護層２１４を使用するのではなく、ホトレジストプロセスを使用して、アレイ部分２１２をマスクする乾式エッチングである。
【００１４】
本発明の特徴によれば、プロセスフローに対してなされる特定の変更は、ＣＭＯＳトランジスタ及びＢＪＴセレクタを製造するときに生じる高さの相違を排除する上で助けとなる。図４は、回路部分２１０におけるリセス加工に続いて意図的に存在する高さ“ｈ”を有する段４１０を示す。酸化シリコンがエッチング除去されたときに、段４１０によって測定される回路部分２１０とアレイ部分２１２との間の残りの高さの相違は、本発明の設計による所定値である。より詳細には、段４１０の高さ“ｈ”は、ＣＭＯＳゲート酸化物の厚みとポリシリコンＣＭＯＳゲートの厚みとの和に等しくセットされる。従って、酸化シリコンは、ゲートポリシリコンと結合されるゲート酸化物より成るＣＭＯＳゲート構造の高さに実質的に一致する所定の既知の厚みだけエッチングされる。
【００１５】
図５は、パッド酸化物上に堆積された窒化物層５１０と、回路部分２１０及びアレイ部分２１２の両方に堆積されたバッファ酸化物であって、厚み“ｈ”を有する堆積された窒化物層５２０から窒化物層５１０を分離するのに使用されるバッファ酸化物とを示している。
【００１６】
図６は、第２の窒化物層、即ち窒化物層５２０が、アレイ部分２１２のみから除去されたところを示す。アレイ部分２１２上の窒化物層５１０は、ＣＭＰプロセスに対する停止層として働く。次いで、溝掘り、側壁酸化、ギャップ充填、及びフィールド酸化物ＣＭＰを含む標準的ＳＴＩプロセスフローが回路部分２１０上で行われる。
【００１７】
図７は、アレイ部分２１２上の窒化物層５１０がＣＭＰプロセスのための停止層として働くことを示している。
【００１８】
図８は、ＳＴＩ窒化物の硬いマスク、即ち回路部分２１０における窒化物層５１０及び５２０と、アレイ部分２１２における窒化物層５１０とが除去されたところを示す。図９は、ＣＭＯＳウェル９０２、ＣＭＯＳゲート酸化物９０４、及びＣＭＯＳゲートポリシリコン層９０６が回路部分２１０に堆積されて形成される標準的な仕方で進行するプロセスフローを示す。ＣＭＯＳゲート酸化物９０４及びＣＭＯＳゲートポリシリコン層９０６は、アレイ部分２１２にも堆積される。
【００１９】
図１０は、ＣＭＯＳゲートポリシリコン９０６がアレイ部分２１２から除去され、そしてバッファ酸化物１００２及びＳＴＩ窒化物の硬いマスク１００４が回路部分２１０及びアレイ部分２１２の両方に堆積されたところを示す。
【００２０】
図１１は、バイポーラ接合トランジスタ（ＢＪＴ）セレクタのためのバイポーラ接合のエミッタ１１０２、ベース１１０４及びコレクタ１１０６を形成するメモリアレイ部分２１２のＳＴＩプロセスを示す。回路部分２１０において、ＣＭＯＳポリパターン化、軽くドープされたドレイン（ＬＤＤ）接合の形成、スペーサ及びソース／ドレイン接合の形成で、論理的機能を与えるためのゲートが形成される。
【００２１】
これで、本発明によるプロセスフローを適用することで、ＢＪＴアレイの頂部及びＣＭＯＳ回路の頂部は、フロントエンドプロセスフローの終わりにほぼ同じレベルで製造することができ、従って、メモリセル及びバックエンドオブライン（ＢＥＯＬ）一体化に必要な平坦性を保証できることが明らかであろう。ＣＭＯＳデバイスを回路部分に形成できると共に、接合デバイスをアレイ部分に充分な平坦性で形成することができる。ここに述べるリセス加工は、メモリセルにおけるヒータの形成及びカルコゲナイドの画成を許すと共に、更に高価な平坦化層及び／又は付加的な緊密ピッチコンタクトを追加せずにウェハ上に形成されたアクティブなコンポーネントを相互接続するための金属層及びコンタクトも許す。リセス加工は更に、メモリセルを、更に別のコンタクトレベルによってエミッタ領域に接続することなくエミッタ領域上に直接構築することも許す。
【００２２】
本発明の幾つかの特徴を図示して説明したが、多数の修正や、置き換え、変更及び等効物が当業者に明らかであろう。それ故、特許請求の範囲は、本発明の真の精神に含まれるこのような全ての変更や修正を包含することを意図すると理解されたい。
【００２３】
以上の説明では、本発明を、その特定の実施形態を参照して述べた。しかしながら、特許請求の範囲に規定される本発明の広い精神及び範囲から逸脱せずに、種々の変更や修正がなされ得ることが明らかであろう。従って、本明細書及び図面は、本発明を単に例示するもので、それに限定するものではない。
【符号の説明】
【００２４】
１０：通信装置
１２：アナログフロントエンドトランシーバ
１４：アンテナ構造体
１６、１８：プロセッサコア
２０：システムメモリ
２２：不揮発性メモリ
２１０：回路部分
２１２：メモリアレイ部分
２１４：保護層
２１６：酸化シリコン
４１０：段
５１０、５２０：窒化物層
９０２：ＣＭＯＳウェル
９０４：ＣＭＯＳゲート酸化物
９０６：ＣＭＯＳゲートポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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