(57)【要約】【課題】不揮発性半導体メモリにおける局所的な書換回数の増大による劣化を防ぐメモリシステムを提供する。【解決手段】揮発性の第１の記憶部と、不揮発性の第２の記憶部と、コントローラと、を備え、コントローラは、特定パターンのデータが第１の記憶部に書込まれたと判定された場合に、書込まれたデータに対応する第１の管理情報に、特定パターンであることを示す特定パターン識別情報を付し、第１の記憶部に書込まれたデータを第２の記憶部に追い出す場合に、データに特定パターン識別情報が付されている場合に、データを第２の記憶部に書込む処理を行わず、データに対応する第２の管理情報に、第２の記憶部で使用されない無効なアドレス値を設定する処理を行う。【選択図】        図１２
2010157133.tif 000002
【特許請求の範囲】
【請求項１】
揮発性の第１の記憶部と、
不揮発性の第２の記憶部と、
前記第１の記憶部を介してホスト装置と前記第２の記憶部との間のデータ転送を行うコントローラと、
を備えるメモリシステムにおいて、
前記第１の記憶部には、ホスト装置から指定された論理アドレスと前記第１の記憶部での記憶位置とを対応付けて管理する第１の管理情報と、前記論理アドレスと前記第２の記憶部での記憶位置とを対応付けて管理する第２の管理情報と、が記憶され、
前記コントローラは、
前記第１および第２の管理情報を用いて前記ホスト装置と前記第１の記憶部との間のデータの読み出し／書き込みと、前記第１の記憶部と前記第２の記憶部との間のデータの読み出し／書き込みと、を行う読み書き制御手段と、
前記読み書き制御手段によって、前記データの前記第１または第２の記憶部上での格納位置に変更があった場合に、前記第１または第２の管理情報を更新する管理情報更新手段と、
前記ホスト装置から前記第１の記憶部に書込まれるデータが、特定パターンを有しているかを所定の管理単位ごとに監視するデータ監視手段と、
を備え、
前記データ監視手段によって、前記特定パターンのデータが前記第１の記憶部に書込まれたと判定された場合に、前記管理情報更新手段は、前記データに対応する前記第１の管理情報に、特定パターンであることを示す特定パターン識別情報を付し、
前記第１の記憶部に書込まれたデータを前記第２の記憶部に追い出す場合に、
前記読み書き制御手段は、前記データに前記特定パターン識別情報が付されている場合に、前記データを前記第２の記憶部に書込む処理を行わず、
前記管理情報更新手段は、前記データに対応する前記第２の管理情報に、前記第２の記憶部で使用されない無効なアドレス値を設定することを特徴とするメモリシステム。
【請求項２】
前記読み書き制御手段は、前記ホスト装置から指定された論理アドレスが、前記第２の管理情報で前記無効なアドレス値に対応付けられている場合に、前記第２の記憶部の当該論理アドレスに対応付けられた記憶位置から読み込む処理を行わずに、前記無効なアドレス値に対応付けられた前記特定パターンを前記第１の記憶部を介して前記ホスト装置に返すことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記特定パターンは、前記管理単位の大きさのデータのビットがすべて０および／または１であることを特徴とする請求項１または２に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置を用いたメモリシステムに関するものである。
【背景技術】
【０００２】
コンピュータシステムに用いられる外部記憶装置として、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリを搭載したＳＳＤ（Solid  State  Drive）が注目されている。フラッシュメモリは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。
【０００３】
ＳＳＤ内には、複数のフラッシュメモリチップ、ホスト装置からの要求に応じて各フラッシュメモリチップのリード／ライト制御を行うコントローラ、各フラッシュメモリチップとホスト装置との間でデータ転送を行うためのバッファメモリ、電源回路、ホスト装置に対する接続インタフェースなどを備えている（たとえば、特許文献１参照）。
【０００４】
不揮発性半導体メモリには、ＮＡＮＤ型フラッシュメモリのように、データを記憶させる場合にブロック単位で一度データを消去してからその後に書き込みを行うもの、ページ単位で書き込み／読み出しを行うものなど、消去／書き込み／読み出しの単位が固定されているものがある。
【０００５】
一方、パーソナルコンピュータなどのホスト機器がハードディスクをはじめとする２次記憶装置に対してデータの書き込み／読み出しを行う単位は、セクタと呼ばれる。セクタは、半導体記憶装置の消去／書き込み／読み出しの単位とは独立に定められる。
【０００６】
たとえば、不揮発性半導体メモリのブロックの大きさ（ブロックサイズ）は、５１２ｋＢ、ページの大きさ（ページサイズ）は、４ｋＢであるのに対して、ホスト機器のセクタの大きさ（セクタサイズ）は、５１２Ｂのように定められている。
【０００７】
このように、不揮発性半導体メモリの消去／書き込み／読み出しの単位は、ホスト機器の書き込み／読み出しの単位よりも大きい場合がある。
【０００８】
また、パーソナルコンピュータなどのホスト機器が記録するデータは、時間的局所性、および領域的局所性を兼ね備えている（たとえば、非特許文献１参照）。そのため、データを記録する際に外部から指定されたアドレスにそのまま記録していくと、特定の領域に短時間に書き換え、すなわち消去処理が集中し、消去回数の偏りが大きくなる。そのため、ＮＡＮＤ型フラッシュメモリでは、データ更新箇所を均等に分散させるウェアレベリングと呼ばれる処理が行われる（たとえば、特許文献２参照）。
【０００９】
ウェアレベリング処理では、たとえば、ホスト機器から指定される論理アドレスを、データ更新箇所が均等に分散されるように不揮発性半導体メモリの物理アドレスにアドレス変換して、データの物理的な記憶位置を動的に変更することによって、不揮発性半導体メモリ全体での書換回数を均一化し、局所的な書換回数の増大による劣化を防いでいる。
【００１０】
しかし、従来では、不揮発性半導体メモリにおける書換回数の増大による劣化を防ぐための処理としては、このウェアレベリングによるものだけであった。そのため、不揮発性半導体メモリのさらなる劣化の抑制方法が望まれている。
【００１１】
【特許文献１】特許第３，６８８，８３５号公報
【特許文献２】特開２００８−１４６２５５号公報
【非特許文献１】David  A.  Patterson  and  John  L.  Hennessy,  “Computer  Organization  and  Design:  The  Hardware/Software  Interface”,  Morgan  Kaufmann  Pub,  2004/8/31
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、不揮発性半導体メモリにおける書換回数の増大による劣化を防ぐメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、揮発性の第１の記憶部と、不揮発性の第２の記憶部と、前記第１の記憶部を介してホスト装置と前記第２の記憶部との間のデータ転送を行うコントローラと、を備えるメモリシステムにおいて、前記第１の記憶部には、ホスト装置から指定された論理アドレスと前記第１の記憶部での記憶位置とを対応付けて管理する第１の管理情報と、前記論理アドレスと前記第２の記憶部での記憶位置とを対応付けて管理する第２の管理情報と、が記憶され、前記コントローラは、前記第１および第２の管理情報を用いて前記ホスト装置と前記第１の記憶部との間のデータの読み出し／書き込みと、前記第１の記憶部と前記第２の記憶部との間のデータの読み出し／書き込みと、を行う読み書き制御手段と、前記読み書き制御手段によって、前記データの前記第１または第２の記憶部上での格納位置に変更があった場合に、前記第１または第２の管理情報を更新する管理情報更新手段と、前記ホスト装置から前記第１の記憶部に書込まれるデータが、特定パターンを有しているかを所定の管理単位ごとに監視するデータ監視手段と、を備え、前記データ監視手段によって、前記特定パターンのデータが前記第１の記憶部に書込まれたと判定された場合に、前記管理情報更新手段は、前記データに対応する前記第１の管理情報に、特定パターンであることを示す特定パターン識別情報を付し、前記第１の記憶部に書込まれたデータを前記第２の記憶部に追い出す場合に、前記読み書き制御手段は、前記データに前記特定パターン識別情報が付されている場合に、前記データを前記第２の記憶部に書込む処理を行わず、前記管理情報更新手段は、前記データに対応する前記第２の管理情報に、前記第２の記憶部で使用されない無効なアドレス値を設定することを特徴とするメモリシステムが提供される。
【発明の効果】
【００１４】
本発明によれば、不揮発性半導体メモリにおける書換回数の増大による劣化を防ぐメモリシステムを提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照して、この発明にかかるメモリシステムの実施の形態を詳細に説明する。
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能および構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１７】
先ず、本明細書で用いる用語について定義しておく。
・物理ページ：ＮＡＮＤ型フラッシュメモリ内部において一括して書き込み／読み出しが可能な単位のこと。
・論理ページ：ＳＳＤ内部で設定される書き込み／読み出し単位であり、１以上の物理ページを組み合わせて構成される。
・物理ブロック：ＮＡＮＤ型フラッシュメモリ内部において独立して消去可能な最小単位のことであり、複数の物理ページから構成される。
・論理ブロック：ＳＳＤ内部で設定される消去単位であり、１以上の物理ブロックを組み合わせて構成される。論理ブロックは、複数の論理ページから構成される。
・セクタ：ホストからの最小アクセス単位のこと。セクタサイズは、例えば５１２Ｂ。
・クラスタ：ＳＳＤ内部で「小さなデータ」を管理する管理単位。クラスタサイズはセクタサイズ以上であり、ホストのＯＳが採用するファイルシステムのデータ管理単位、または、論理ページサイズと等しくなるように定められる。例えば、クラスタサイズの２以上の自然数倍が論理ページサイズとなるように定められてもよい。
・トラック：ＳＳＤ内部で「大きなデータ」を管理する管理単位。クラスタサイズの２以上の自然数倍がトラックサイズとなるように定められる。例えば、トラックサイズが論理ブロックサイズと等しくなるように定められてもよい。
・フリーブロック（ＦＢ）：内部に有効データを含まない、用途未割り当ての論理ブロックのこと。以下の、ＣＦＢ、ＦＦＢの２種類がある。
・コンプリートフリーブロック（ＣＦＢ）：再利用のために消去動作を行う必要があるＦＢのこと。消去動作の実行後は、論理ブロックの先頭に位置する論理ページから書き込むことが可能である。
・フラグメントフリーブロック（ＦＦＢ）：未書き込みの論理ページが残っており、消去動作を実行することなく再利用が可能なＦＢのこと。残りの未書き込み状態のままの論理ページに書き込むことが可能である。
・バッドブロック（ＢＢ）：ＮＡＮＤ型フラッシュメモリ上の、誤りが多いなど記憶領域として使用できない物理ブロックのこと。例えば、消去動作が正常に終了しなかった物理ブロックがバッドブロックＢＢとして登録される。
・書き込み効率：所定期間内における、ホストから書き込んだデータ量に対する、論理ブロックの消去量の統計値のこと。小さいほどＮＡＮＤ型フラッシュメモリの消耗度が小さい。
・有効クラスタ：論理アドレスに対応するクラスタサイズの最新データ。
・無効クラスタ：同一論理アドレスのデータが他の場所に書きこまれ、参照されることがなくなったクラスタサイズのデータ。
・有効トラック：論理アドレスに対応するトラックサイズの最新データ。
・無効トラック：同一論理アドレスのデータが他の場所に書きこまれ、参照されることがなくなったトラックサイズのデータ。
・ＭＬＣ（Multi  Level  Cell）モード：多値記憶が可能なＮＡＮＤ型フラッシュメモリにおいて、通常通り、上位ページおよび下位ページを使用して書き込みを行うモード。ＭＬＣモードで使用する１以上の物理ブロックを組み合わせて、ＭＬＣモードの論理ブロックが構成される。
・擬似ＳＬＣ（Single  Level  Cell）モード：多値記憶が可能なＮＡＮＤ型フラッシュメモリにおいて、下位ページのみを使用して書き込みを行うモード。擬似ＳＬＣモードで使用する１以上の物理ブロックを組み合わせて、擬似ＳＬＣモードの論理ブロックが構成される。一度擬似ＳＬＣモードで使用した物理ブロックであっても、消去動作後はＭＬＣモードで使用することが可能である。
［第１の実施形態］
【００１８】
図１は、ＳＳＤ（Solid  State  Drive）１００の構成例を示すブロック図である。ＳＳＤ１００は、ＡＴＡインタフェース（ＡＴＡ  Ｉ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。また、ＳＳＤ１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ  Ｉ／Ｆ）などの通信インタフェース３を介して、デバッグ用／製造検査用機器２００との間でデータを送受信することができる。ＳＳＤ１００は、不揮発性半導体メモリとしてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、揮発性半導体メモリとしてのＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７と、フューズ８とを備えている。
【００１９】
電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をＳＳＤ１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。フューズ８は、ホスト１側の電源回路とＳＳＤ１００内部の電源回路５との間に設けられている。外部電源回路から過電流が供給された場合フューズ８が切断され、内部回路の誤動作を防止する。
【００２０】
ＮＡＮＤメモリ１０は、この場合、４並列動作を行う４つの並列動作要素１０ａ〜１０ｄを有し、４つの並列動作要素１０ａ〜１０ｄは、４つのチャネル（ｃｈ０〜ｃｈ３）によってドライブ制御回路４に接続されている。各並列動作要素１０ａ〜１０ｄは、バンクインターリーブが可能な複数のバンク（この場合、４バンク、Ｂａｎｋ０〜Ｂａｎｋ３）によって構成されており、各バンクは、複数のＮＡＮＤメモリチップ（この場合、２メモリチップ、Ｃｈｉｐ０、Ｃｈｉｐ１）によって構成されている。各メモリチップは、例えば、それぞれ複数の物理ブロックを含むプレーン０、プレーン１の２つの領域（District）に分割されている。プレーン０およびプレーン１は、互いに独立した周辺回路（例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等）を備えており、倍速モードを使用することで、同時に消去／書き込み／読み出しを行うことが可能である。このように、ＮＡＮＤメモリ１０の各ＮＡＮＤメモリチップは、複数のチャネルによる並列動作、複数のバンクによるバンクインターリーブ動作、複数のプレーンを用いた倍速モードによる並列動作が可能である。なお、各メモリチップは、４つのプレーンに分割された構成であってもよいし、あるいは、全く分割されていなくてもよい。
【００２１】
ＤＲＡＭ２０は、ホスト１とＮＡＮＤメモリ１０間でのデータ転送用キャッシュおよび作業領域用メモリなどとして機能する。ＤＲＡＭ２０の作業領域用メモリに記憶されるものとしては、ＮＡＮＤメモリ１０に記憶されている各種管理テーブル（後述する）が起動時などに展開されたマスターテーブル（スナップショット）、管理テーブルの変更差分であるログ情報などがある。ＤＲＡＭ２０の代わりに、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetoresistive  Random  Access  Memory）、ＰＲＡＭ（Phase  change  Random  Access  Memory）などを使用しても良い。ドライブ制御回路４は、ホスト１とＮＡＮＤメモリ１０との間でＤＲＡＭ２０を介してデータ転送制御を行うとともに、ＳＳＤ１００内の各構成要素を制御する。また、ドライブ制御回路４は、状態表示用ＬＥＤ６にステータス表示用信号を供給するとともに、電源回路５からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を自回路内およびＳＳＤ１００内の各部に供給する機能も有している。
【００２２】
各ＮＡＮＤメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。図２（ａ）は、ＮＡＮＤメモリチップに含まれる１個の物理ブロックの構成例を示す等価回路図である。各物理ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐは、０以上の整数）。（ｐ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２３】
各メモリセルトランジスタＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）から構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、および電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００２４】
また、メモリセルトランジスタＭＴは、浮遊ゲート電極を有する構造に限らず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることでしきい値調整可能な構造であってもよい。ＭＯＮＯＳ構造のメモリセルトランジスタＭＴについても同様に、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００２５】
各ＮＡＮＤストリングにおいて、（ｑ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００２６】
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２７】
ワード線ＷＬ０〜ＷＬｑは、物理ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴは１ページ（物理ページ）として取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。
【００２８】
また、ビット線ＢＬ０〜ＢＬｐは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００２９】
図２（ｂ）は、例えば、１個のメモリセルトランジスタＭＴに２ビットの記憶を行う４値データ記憶方式でのしきい値分布を示す模式図である。４値データ記憶方式では、上位ページデータ“ｘ”と下位ページデータ“ｙ”で定義される４値データ“ｘｙ”の何れか１つをメモリセルトランジスタＭＴに保持可能である。
【００３０】
この、４値データ“ｘｙ”は、メモリセルトランジスタＭＴのしきい値電圧の順に、例えば、データ“１１”、“０１”、“００”、“１０”が割り当てられる。データ“１１”は、メモリセルトランジスタＭＴのしきい値電圧が負の消去状態である。なお、データの割り当て規則はこれに限らない。また、１個のメモリセルトランジスタＭＴに３ビット以上の記憶を行う構成であってもよい。
【００３１】
下位ページ書き込み動作においては、データ“１１”（消去状態）のメモリセルトランジスタＭＴに対して選択的に、下位ビットデータ“ｙ”の書き込みによって、データ“１０”が書き込まれる。上位ページ書き込み前のデータ“１０”のしきい値分布は、上位ページ書き込み後のデータ“０１”とデータ“００”のしきい値分布の中間程度に位置しており、上位ページ書き込み後のしきい値分布よりブロードであってもよい。上位ページ書き込み動作においては、データ“１１”のメモリセルと、データ“１０”のメモリセルに対して、それぞれ選択的に上位ビットデータ“ｘ”の書き込みが行われて、データ“０１”およびデータ“００”が書き込まれる。擬似ＳＬＣモードでは、下位ページのみを使用して書き込みを行う。下位ページの書き込みは、上位ページの書き込みに比べて高速である。
【００３２】
図３は、ドライブ制御回路４のハードウェア的な内部構成例を示すブロック図である。ドライブ制御回路４は、データアクセス用バス１０１、第１の回路制御用バス１０２、および第２の回路制御用バス１０３を備えている。第１の回路制御用バス１０２には、ドライブ制御回路４全体を制御するプロセッサ１０４が接続されている。第１の回路制御用バス１０２には、ＮＡＮＤメモリ１０に記憶された各管理プログラム（ＦＷ：ファームウエア）をブートするブート用プログラムが格納されたブートＲＯＭ１０５がＲＯＭコントローラ１０６を介して接続されている。また、第１の回路制御用バス１０２には、図１に示した電源回路５からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を各部に供給するクロックコントローラ１０７が接続されている。
【００３３】
第２の回路制御用バス１０３は、第１の回路制御用バス１０２に接続されている。第２の回路制御用バス１０３には、図１に示した温度センサ７からのデータを受けるためのＩ2Ｃ回路１０８、状態表示用ＬＥＤ６にステータス表示用信号を供給するパラレルＩＯ（ＰＩＯ）回路１０９、ＲＳ２３２Ｃ  Ｉ／Ｆ３を制御するシリアルＩＯ（ＳＩＯ）回路１１０が接続されている。
【００３４】
ＡＴＡインタフェースコントローラ（ＡＴＡコントローラ）１１１、第１のＥＣＣ（Error  Checking  and  Correction）回路１１２、ＮＡＮＤコントローラ１１３、およびＤＲＡＭコントローラ１１４は、データアクセス用バス１０１と第１の回路制御用バス１０２との両方に接続されている。ＡＴＡコントローラ１１１は、ＡＴＡインタフェース２を介してホスト１との間でデータを送受信する。データアクセス用バス１０１には、データ作業領域およびファームウェア展開領域として使用されるＳＲＡＭ１１５がＳＲＡＭコントローラ１１６を介して接続されている。ＮＡＮＤメモリ１０に記憶されているファームウェアは起動時、ブートＲＯＭ１０５に記憶されたブート用プログラムによってＳＲＡＭ１１５に転送される。
【００３５】
ＮＡＮＤコントローラ１１３は、ＮＡＮＤメモリ１０とのインタフェース処理を行うＮＡＮＤ  Ｉ／Ｆ１１７、第２のＥＣＣ回路１１８、およびＮＡＮＤメモリ１０−ＤＲＡＭ２０間のアクセス制御を行うＤＭＡ転送制御用ＤＭＡコントローラ１１９を備えている。第２のＥＣＣ回路１１８は第２の訂正符号のエンコードを行い、また、第１の誤り訂正符合のエンコードおよびデコードを行う。第１のＥＣＣ回路１１２は、第２の誤り訂正符号のデコードを行う。第１の誤り訂正符号、第２の誤り訂正符号は、例えば、ハミング符号、ＢＣＨ（Bose  Chaudhuri  Hocqenghem）符号、ＲＳ(Reed  Solomon)符号、或いはＬＤＰＣ（Low  Density  Parity  Check）符号等であり、第２の誤り訂正符号の訂正能力は、第１の誤り訂正符号の訂正能力よりも高いとする。
【００３６】
図１に示したように、ＮＡＮＤメモリ１０においては、４つの並列動作要素１０ａ〜１０ｄが各複数ビットの４チャネル（４ｃｈ）を介して、ドライブ制御回路４内部のＮＡＮＤコントローラ１１２に並列接続されており、４つの並列動作要素１０ａ〜１０ｄを並列動作させることが可能である。また、各チャネルのＮＡＮＤメモリ１０は、バンクインターリーブが可能な４つのバンクに分割されており、各メモリチップのプレーン０およびプレーン１に対しても、同時にアクセスを行うことが可能である。したがって、１チャネルに付き、最大８物理ブロック（４バンク×２プレーン）、ほぼ同時に書き込みなどの処理を実行可能である。
【００３７】
図４は、プロセッサ１０４により実現されるファームウェアの機能構成例を示すブロック図である。プロセッサ１０４により実現されるファームウェアの各機能は、大きく、データ管理部１２０、ＡＴＡコマンド処理部１２１、セキュリティ管理部１２２、ブートローダ１２３、初期化管理部１２４、デバッグサポート部１２５に分類される。
【００３８】
データ管理部１２０は、ＮＡＮＤコントローラ１１３、第１のＥＣＣ回路１１２を介して、ＮＡＮＤメモリ１０−ＤＲＡＭ２０間のデータ転送、ＮＡＮＤメモリ１０に関する各種機能を制御する。ＡＴＡコマンド処理部１２１は、ＡＴＡコントローラ１１１、およびＤＲＡＭコントローラ１１４を介して、データ管理部１２０と協動してＤＲＡＭ２０−ホスト１間のデータ転送処理を行う。セキュリティ管理部１２２は、データ管理部１２０およびＡＴＡコマンド処理部１２１と協動して各種のセキュリティ情報を管理する。
【００３９】
ブートローダ１２３は、パワーオン時、各管理プログラム（ファームウェア）をＮＡＮＤメモリ１０からＳＲＡＭ１１５にロードする。初期化管理部１２４は、ドライブ制御回路４内の各コントローラ／回路の初期化を行う。デバッグサポート部１２５は、外部からＲＳ２３２Ｃインタフェースを介して供給されたデバッグ用データを処理する。主に、データ管理部１２０、ＡＴＡコマンド処理部１２１、およびセキュリティ管理部１２２が、ＳＲＡＭ１１５に記憶される各管理プログラムをプロセッサ１０４が実行することによって実現される機能部である。
【００４０】
本実施形態では、主としてデータ管理部１２０が実現する機能について説明する。データ管理部１２０は、ＡＴＡコマンド処理部１２１が記憶デバイスであるＮＡＮＤメモリ１０やＤＲＡＭ２０に対して要求する機能の提供（ホストからのWrite要求、Cache  Flush要求、Read要求等の各種コマンドへの応答）と、ホスト１から与えられる論理アドレスとＮＡＮＤメモリ１０との対応関係の管理と、スナップショット、ログによる管理情報の保護と、ＤＲＡＭ１０およびＮＡＮＤメモリ１０を利用した高速で効率の良いデータ読み出し／書き込み機能の提供と、ＮＡＮＤメモリ１０の信頼性の確保などを行う。
【００４１】
図５は、ＮＡＮＤメモリ１０およびＤＲＡＭ２０内に形成された機能ブロックを示すものである。ホスト１とＮＡＮＤメモリ１０との間には、ＤＲＡＭ２０上に構成されたライトキャッシュ（ＷＣ）２１およびリードキャッシュ（ＲＣ）２２が介在している。ＷＣ２１はホスト１からのWriteデータを一時保存し、ＲＣ２２はＮＡＮＤメモリ１０からのReadデータを一時保存する。ＮＡＮＤメモリ１０内のブロックは、書き込み時のＮＡＮＤメモリ１０に対する消去の量を減らすために、データ管理部１２０により、前段ストレージ領域（ＦＳ：Front  Storage）１２、中段ストレージ領域（ＩＳ:Intermediate  Storage）１３およびメインストレージ領域（ＭＳ：Main  Storage）１１という各管理領域に割り当てられている。ＦＳ１２は、ＷＣ２１からのデータを「小さな単位」であるクラスタ単位に管理するものであり、小データを短期間保存する。ＩＳ１３は、ＦＳ１２から溢れたデータを「小さな単位」であるクラスタ単位に管理するものであり、小データを長期間保存する。ＭＳ１１は、ＷＣ２１、ＦＳ１２、ＩＳ１３からのデータを「大きな単位」であるトラック単位で管理する。
【００４２】
つぎに、図５の各構成要素の具体的な機能構成について詳述する。ホスト１はＳＳＤ１００対し、ReadまたはWriteする際には、ＡＴＡインタフェースを介して論理アドレスとしてのＬＢＡ（Logical  Block  Addressing）を入力する。ＬＢＡは、図６に示すように、セクタ（サイズ：５１２Ｂ）に対して０からの通し番号をつけた論理アドレスである。本実施の形態においては、図５の各構成要素であるＷＣ２１、ＲＣ２２、ＦＳ１２、ＩＳ１３、ＭＳ１１の管理単位として、ＬＢＡの下位（ｓ＋１）ビット目から上位のビット列で構成されるクラスタアドレスと、ＬＢＡの下位（ｓ＋ｔ＋１）ビットから上位のビット列で構成されるトラックアドレスとを定義する。この実施の形態では、トラックと論理ブロックのサイズは同じとする。論理ブロックとは、ＮＡＮＤメモリ１０のチップ上の物理ブロックを複数組み合わせて構成される仮想的なブロックのことであり、この実施の形態では、論理ブロックは１つの物理ブロックを並列チャネル数分（この場合、図１に示すように４ｃｈ）まとめた単位のことをいう。論理ページも同様であり、物理ページを４ｃｈ分まとめた単位のことをいう。また、論理ブロックは、バンクインターリーブを有効利用するため、同じバンクに属する物理ブロックから選択される。
【００４３】
・リードキャッシュ（ＲＣ）２２
ＲＣ２２は、ホスト１からのRead要求に対して、ＮＡＮＤメモリ１０（ＦＳ１２、ＩＳ１３、ＭＳ１１）からのReadデータを一時的に保存するための領域である。ホスト１へのデータ転送は、基本的に、ＲＣ２２から行う。なお、ＷＣ２１からＮＡＮＤメモリ１０へのデータの書き込みを行う際には、同一論理アドレスのＲ２２上のデータを無効にする。
【００４４】
・ライトキャッシュ（ＷＣ）２１
ＷＣ２１は、ホスト１からのWrite要求に対して、ホスト１からのWriteデータを一時的に保存するための領域である。ＷＣ２１上のデータは、クラスタ単位で管理し、書き込みと有効データの管理はセクタ単位で行う。ＷＣ２１のリソースが不足した場合、ＷＣ２１の記憶データをＮＡＮＤ１０に追い出す。ホスト１からＲＣ２２上のデータと同一の論理アドレスに対する書き込みが行われた場合、その最新データはＷＣ２１上に保存される。そのため、同一の論理アドレスに対応するデータが、ＷＣ２１、ＲＣ２２、ＮＡＮＤメモリ１０上にある場合には、データの新しさは、ＷＣ２１、ＲＣ２２、ＮＡＮＤメモリ１０の順となるため、ホスト１に返すデータもＷＣ２１上のデータを優先する。
【００４５】
・メインストレージ領域（ＭＳ）１１
ＭＳ１１はトラック単位でデータの管理が行われ、ほとんどのユーザデータが格納される。ＷＣ２１上で有効クラスタの多いトラック（高密度トラック）は、ＷＣ１２から直接ＭＳ１１に書き込まれる。その他、ＭＳ１１には、ＦＳ１２、ＩＳ１３で管理しきれなくなったデータが入力される。ＭＳ１１に入力されたトラックと同一ＬＢＡのトラックについては、論理ブロック内で無効化し、この論理ブロックを解放する。ＭＳ１１に入力されたトラックと同一ＬＢＡのトラックに属するクラスタついては、論理ブロック内で無効化し、論理ブロック内の全クラスタが無効になった論理ブロックは解放する。ＭＳ１１は、ＭＬＣモードの複数の論理ブロックで構成される。この実施の形態では、トラックと論理ブロックのサイズは同じとしているので、ＦＳ１２やＩＳ１３で行われる追記処理や、ＩＳ１３で行われるコンパクション（有効クラスタのみを集めて新しい論理ブロックを作り、無効なクラスタ部分を解放する処理）は不要となる。もしトラックサイズが論理ブロックサイズよりも小さい場合は、ＦＳ１２やＩＳ１３で行われる追記処理や、ＩＳ１３で行われるコンパクションを適用してもよい。
【００４６】
・前段ストレージ領域（ＦＳ）１２
ＦＳ１２はクラスタ単位でデータを管理されるＦＩＦＯ構造のバッファであり、入力は複数のクラスタをまとめた論理ページ単位で行われる。ＦＳ１２には、ＷＣ２１上で有効クラスタ数の少ないトラック（低密度トラック）が最初に書き込まれる。データの書き込み順序で論理ブロックが並んだＦＩＦＯ構造となっている。ＦＳ１２に存在するクラスタと同一ＬＢＡのクラスタがＦＳ１２に入力された場合、ＦＳ１２内のクラスタを無効化するだけでよく、書き換え動作を伴わない。ＦＳ１２に入力されたクラスタと同一ＬＢＡのクラスタについては、論理ブロック内で無効化し、論理ブロック内の全クラスタが無効になった論理ブロックは解放する。ＦＳ１１のＦＩＦＯ構造の最後まで到達した論理ブロックに格納されたクラスタは、ホスト１から再書き込みされる可能性の低いクラスタとみなし、論理ブロックごとＩＳ１３の管理下に移動する。ＦＳ１２は、この実施の形態では、書き込みの高速化を図るため擬似ＳＬＣモードの複数の論理ブロックで構成される。なお、ＦＳ１２は、ＭＬＣモードの複数の論理ブロックで構成されてもよい。更新頻度の高いデータはＦＳ１２を通過している最中に無効化され、更新頻度の低いデータだけがＦＳ１２から溢れていくため、更新頻度の高いデータと低いデータとをＦＳ１２で選り分けることができる。これにより、後段のＩＳ１３でコンパクションが頻繁に発生する可能性を低減させることが可能である。
【００４７】
・中段ストレージ領域（ＩＳ）１３
ＩＳ１３は、再書き込みされる可能性の低いクラスタを格納するためのバッファであり、ＦＳ１３と同様にクラスタ単位でデータの管理が行われる。ＩＳ１３に存在するクラスタと同一ＬＢＡのクラスタがＦＳ１２、ＩＳ１３に入力された場合、ＩＳ１３内のクラスタを無効化するだけでよく、書き換え動作を伴わない。ＩＳ１３においては、ＦＳ１２と同様、データの書き込まれた順序（ＦＳ１２から移動された順序）が古い論理ブロックから並んだリスト構造をとるが、コンパクションを行う点がＦＳ１２と異なる。ＩＳ１３の容量や管理テーブルの都合で飽和した場合は、コンパクション（ＩＳ１３から有効クラスタを集めてＩＳ１３へ書き戻すこと）やデフラグ（ＦＳ１２およびＩＳ１３のクラスタをトラックに統合して、ＭＳ１１へ追い出すこと）を行う。ＩＳ１３は、この実施の形態では、ＭＬＣモードの論理ブロックと擬似ＳＬＣモードの論理ブロックの混在で構成される。すなわち、ＦＳ１２からＩＳ１３に移動されるブロックは擬似ＳＬＣモードの論理ブロックであるが、ＩＳ１３内でコンパクションする際に、ＭＬＣモードの論理ブロックに書き直す。なお、ＦＳ１２がＭＬＣモードの論理ブロックで構成される場合は、ＩＳ１３もＭＬＣモードの論理ブロックのみで構成されることになる。
【００４８】
図７は、データ管理部１２０が図５に示した各構成要素を制御管理するための管理テーブルを示すものである。ＤＲＡＭ２０を管理するためのテーブルとしては、ＲＣ管理テーブル２３、ＷＣトラックテーブル２４、ＷＣトラック情報テーブル２５，ＷＣ高密度トラック情報テーブル２６、ＷＣ低密度トラック情報テーブル２７などがある。ＮＡＮＤメモリ１０を管理するためのテーブルとしては、トラックテーブル３０、クラスタディレクトリテーブル３１、クラスタテーブル３２、クラスタブロック情報テーブル３３、論物変換テーブル４０などがある。ＮＡＮＤメモリ１０を管理するためのテーブルは、正引きアドレス変換で参照するテーブル、逆引きアドレス変換で参照するテーブルに分けられる。正引きアドレス変換とは、データのＬＢＡから実際にデータが記憶されている論理ブロックアドレス＋クラスタ位置を求めることである。逆引きアドレス変換とは、論理ブロックアドレス＋クラスタ位置からデータのＬＢＡを求めることである。
【００４９】
・ＲＣ管理テーブル２３
ＲＣ管理テーブル２３は、ＮＡＮＤメモリ１０からＲＣ２２に転送されたデータを管理するためのものである。
【００５０】
・ＷＣトラックテーブル２４
ＷＣ２１上に記憶されたデータに関するＷＣトラック情報をＬＢＡからルックアップするためのハッシュテーブルであり、ＬＢＡのトラックアドレスのＬＳＢ数ビットをインデックスとし、インデックス毎に複数のエントリ（タグ）を有する。各タグには、ＬＢＡトラックアドレスと該トラックアドレスに対応するＷＣトラック情報へのポインタが記憶されている。
【００５１】
・ＷＣトラック情報テーブル２５
ＷＣトラック情報テーブル２５には、アクセスのあったＷＣトラック情報の新旧の順序をＬＲＵ（Least  Recently  used）で双方向リストで管理するためのＷＣトラックＬＲＵ情報テーブル２５ａと、空いているＷＣトラック情報の番号を管理するＷＣトラック空き情報テーブル２５ｂとがある。ＷＣ２１からＮＡＮＤにデータを追い出すときに、ＷＣトラックＬＲＵ情報テーブル２５ａを用いて最も古くにアクセスされたトラックを取り出す。
【００５２】
ＷＣトラック情報は、ＷＣ２１内に存在する複数のトラックの１つに対応する。
ＷＣトラック情報には、
(1)ＷＣ２１内に存在するトラックアドレス、トラック内のＷＣ２１上の有効クラスタの個数、各クラスタが有効であるかどうかの情報、各クラスタがＷＣ２１のどこに存在するかを示すＷＣ内クラスタ位置情報、
(2)１クラスタに含まれる複数のセクタのうちのどのセクタに有効なデータを保持しているかを示す情報（セクタビットマップ）、
(3)トラックの状態情報（有効、無効、ＡＴＡからのデータ転送中、ＮＡＮＤに書き込み中など）
などが含まれている。なお、上記のＷＣトラック情報では、有効クラスタが存在する記憶位置で自トラック内に存在するクラスタアドレスのＬＳＢ（ｔ）ビットを管理するようにしたが、クラスタアドレスの管理方法は任意であり、例えば、自トラック内に存在するクラスタアドレスのＬＳＢ（ｔ）ビット自体を管理するようにしてもよい（図６参照）。
【００５３】
・ＷＣ高密度トラック情報テーブル２６
ＭＳ１１に書き込むことになる高密度（トラック内で有効クラスタ数が所定パーセント以上）のトラック情報を管理するためのもので、高密度トラックに関するＷＣトラック情報とその個数を管理している。
【００５４】
・ＷＣ低密度トラック情報テーブル２７
ＦＳ１２に書き込むことになる低密度（トラック内で有効クラスタ数が所定パーセント未満）のトラック情報を管理するためのもので、低密度トラックのクラスタ数の合計を管理している。
【００５５】
・トラックテーブル３０（正引き）
ＬＢＡのトラックアドレスからトラック情報を取得するためのテーブルである。トラック情報としては、
(1)論理ブロックアドレス（トラックのデータが記憶されている論理ブロックを示す情報である）
(2)クラスタディレクトリ番号（トラック内のデータの少なくとも一部がＦＳ１２またはＩＳ１３に記憶されている場合に有効となる情報であり、トラック内のデータがＦＳ１２またはＩＳ１３に記憶されている場合に、トラック毎に存在するクラスタディレクトリテーブルのテーブル番号を示す情報である）
(3)ＦＳ／ＩＳクラスタ数（このトラック内のクラスタが、いくつＦＳ１２またはＩＳ１３に記憶されているかを示す情報であり、デフラグするかどうかを決めるために使用する）
【００５６】
・クラスタディレクトリテーブル３１（正引き）
トラック内のデータがＦＳ１２またはＩＳ１３に記憶されている場合に、その論理ブロックまでたどるための中間的なテーブルであり、トラック別に備えられている。各クラスタディレクトリテーブル３１に登録されるクラスタディレクトリ情報は、クラスタテーブル３２のテーブル番号を示す情報（クラスタテーブル番号情報）の配列からなる。ＬＢＡのクラスタアドレスのＬＳＢ（ｔ）ビット中の上位数ビットで、１つのクラスタディレクトリテーブル３１中に配列されている複数のクラスタテーブル番号情報からひとつの情報を選択する。
【００５７】
このクラスタディレクトリテーブル３１としては、書き込み時刻を基準として、クラスタディレクトリ情報（クラスタテーブル番号情報の配列）の新旧の順序を、対応するトラックアドレスとともに、ＬＲＵ（Least  Recently  used）で双方向リストで管理するためのクラスタディレクトリＬＲＵテーブル３１ａと、空いているクラスタディレクトリを、対応するトラックアドレスとともに、双方向リストで管理するクラスタディレクトリ空き情報テーブル３１ｂとがある。
【００５８】
・クラスタテーブル３２（正引き）
クラスタディレクトリテーブル３１と関連し、トラック内のデータがＦＳ１２またはＩＳ１３に記憶されている場合に、どの論理ブロックのどのクラスタ位置にデータが記憶されているかを管理するテーブルである。トラックテーブル３０からクラスタディレクトリテーブル３１を経由して間接参照される。実体は、複数クラスタ分の論理ブロックアドレス＋クラスタ位置の配列である。ＬＢＡのクラスタアドレスのＬＳＢ（ｔ）ビット中の下位数ビットで、１つのクラスタテーブル３２中に配列されている複数の（論理ブロックアドレス＋クラスタ位置）からひとつの情報を選択する。後述のクラスタブロック情報の番号とその中のクラスタ位置の情報も配列としてもつ。
【００５９】
・クラスタブロック情報テーブル３３（逆引き）
クラスタブロックとは、論理ブロックのうちクラスタ単位でデータを記憶するものをいう。クラスタブロック情報は、ＦＳ１２、ＩＳ１３の論理ブロックを管理するための情報であり、論理ブロック内にどのようなクラスタが入っているかを示す情報である。クラスタブロック情報同士を双方向リストとしてＦＳ１２、ＩＳ１３内のＦＩＦＯの順序で連結される。
クラスタブロック情報は、
(1)論理ブロックアドレス
(2)有効クラスタ数
(3)当該論理ブロックに含まれるクラスタのＬＢＡ
を有する。
クラスタブロック情報テーブル３３は、使われていないクラスタブロック情報を管理する空き情報管理用のクラスタブロック情報テーブル３３ａ、ＦＳ１２に含まれるクラスタブロック情報を管理するＦＳ用のクラスタブロック情報テーブル３３ｂ、ＩＳ１３に含まれるクラスタブロック情報を管理するＩＳ用のクラスタブロック情報テーブル３３ｃを有し、各テーブル３３ａ〜３３ｃは、双方向リストとして管理されている。逆引きアドレス変換の主な用途はＩＳ１３のコンパクションであり、コンパクション対象の論理ブロックにどのようなクラスタが記憶されているかを調べ、データを他の場所へ書き直すために使用する。よって、本実施の形態では、逆引きアドレス変換はクラスタ単位でデータを記憶しているＦＳ１２、ＩＳ１３のみを対象としている。
【００６０】
・論物変換テーブル４０（正引き）
論物変換テーブル４０は、論理ブロックアドレスと物理ブロックアドレスとの変換、寿命に関する情報を管理するためのテーブルである。論理ブロックアドレス毎に、当該論理ブロックに所属する複数の物理ブロックアドレスを示す情報、当該論理ブロックアドレスの消去回数を示す消去回数情報、クラスタブロック情報の番号などの情報を有している。あるＬＢＡのデータを他の場所に書き直すには、元のクラスタブロック内のＬＢＡを無効にする必要があり、ＬＢＡからクラスタブロックをたどる必要がある。そのために、論物変換テーブル４０で管理する論理ブロックの管理情報に、クラスタブロック情報の識別子を記憶している。
【００６１】
（スナップショット、ログ）
上記各管理テーブルで管理される管理情報によって、ホスト１で使用されるＬＢＡと、ＳＳＤ１００で使用される論理ＮＡＮＤアドレス（論理ブロックアドレス＋オフセット）と、ＮＡＮＤメモリ１０で使用される物理ＮＡＮＤアドレス（物理ブロックアドレス＋オフセット）との間を対応付けることができ、ホスト１とＮＡＮＤメモリ１０との間のデータのやり取りを行うことが可能となる。
【００６２】
上記各管理テーブルのうちＮＡＮＤ管理用のテーブル（図７のトラックテーブル３０、クラスタディレクトリテーブル３１、クラスタテーブル３２、クラスタブロック情報テーブル３３、論物変換テーブル４０など）は、不揮発性のＮＡＮＤメモリ１０の所定の領域に記憶されており、起動時に、ＮＡＮＤメモリ１０に記憶されていた各管理テーブルを揮発性のＤＲＡＭ２０の作業領域に展開して、この展開された管理テーブルをデータ管理部１２０が使用することで、各管理テーブルは更新されていく。ＤＲＡＭ２０上に展開された各管理テーブルをマスターテーブルと呼ぶ。このマスターテーブルは、電源が切れても、電源が切れる以前の状態に復元する必要があり、このためマスターテーブルを不揮発性のＮＡＮＤメモリ１０に保存する仕組みが必要となる。スナップショットは、ＮＡＮＤメモリ１０上の不揮発性の管理テーブルの全体を指し、ＤＲＡＭ２０に展開されたマスターテーブルをそのままＮＡＮＤメモリ１０に保存することを、スナップショットをとるとも表現する。ログは、管理テーブルの変更差分のことである。マスターテーブルの更新の度に、スナップショットをとっていたのでは、速度も遅く、ＮＡＮＤメモリ１０への書き込み数が増えるために、通常は変更差分としてのログだけをＮＡＮＤメモリ１０に記録していく。ログをマスターテーブルに反映し、ＮＡＮＤメモリ１０に保存することを、コミットするとも表現する。
【００６３】
図８に、データ更新時に、スナップショットとログがどのように更新されるかを示す。データ管理部１２０がデータ更新する際に、マスターテーブルに加えた変更内容をＤＲＡＭ２０上のログ（ＤＲＡＭログと呼ぶ）に蓄積する。管理テーブルの種類によっては、マスターテーブルを直接更新し、更新内容をＤＲＡＭログに蓄積したり、マスターテーブルには直接変更を加えず、変更領域をＤＲＡＭログ上に確保して、その領域に更新内容を記録したりする。データの読み書き処理の際には、マスターテーブルの他に蓄積されたＤＲＡＭログも参照する。
【００６４】
データの更新が安定したら、ログのコミットを行う。コミット処理では、ＤＲＡＭログの内容を必要に応じてマスターテーブルに反映させ、さらにＤＲＡＭログの内容をＮＡＮＤメモリ１０に保存して不揮発化する。スナップショットをＮＡＮＤメモリ１０に保存するのは、正常な電源断シーケンスの際、ログの保存領域が不足した場合などとする。ログまたはスナップショットがＮＡＮＤメモリ１０に書き終わった時点で、管理テーブルの不揮発化が完了する。
【００６５】
・Read処理
つぎに、読み出し処理の概要について説明する。ＡＴＡコマンド処理部１２１から、Readコマンドおよび読み出しアドレスとしてのＬＢＡが入力されると、データ管理部１２０は、ＲＣ管理テーブル２３とＷＣトラックテーブル２４を検索することで、ＷＣ２１またはＲＣ２２にＬＢＡに対応するデータが存在しているか否かを探査し、キャッシュヒットの場合は、該当ＬＢＡに対応するＷＣ２１またはＲＣ２２のデータを読み出して、ＡＴＡコマンド処理部１２１に送る。
【００６６】
データ管理部１２０は、ＲＣ２２またはＷＣ２１でヒットしなかった場合は、検索対象のデータがＮＡＮＤメモリ１０のどこに格納されているかを検索する。データがＭＳ１１に記憶されている場合は、データ管理部１２０は、ＬＢＡ→トラックテーブル３０→論物変換テーブル４０と辿ることで、ＭＳ１１上のデータを取得する。一方、データがＦＳ１２，ＩＳ１３に記憶されている場合は、データ管理部１２０は、ＬＢＡ→トラックテーブル３０→クラスタディレクトリテーブル３１→クラスタテーブル３２→論物変換テーブル４０と辿ることで、ＦＳ１２，ＩＳ１３上のデータを取得する。
【００６７】
・Write処理
（ＷＣ２１での処理）
つぎに、書き込み処理の概要について説明する。書き込み処理では、ＡＴＡコマンド処理部１２１からWriteコマンドおよび書き込みアドレスとしてのＬＢＡが入力されると、ＬＢＡで指定されたデータをＷＣ２１に書き込む。ＷＣ２１に空き領域がない場合は、ＤＲＡＭ管理用の各種管理テーブルを参照してＷＣ２１からデータを追い出して、ＮＡＮＤメモリ１０に書き込み、空き領域を作成する。トラック内の有効クラスタ数が所定パーセント未満のトラックは低密度トラックとし、クラスタサイズデータとしてＦＳ１２を追い出し先とする。ＦＳ１２が追い出し先の場合は、トラック内の有効クラスタを論理ページ単位で書き込む。
【００６８】
トラック内の有効クラスタ数が所定パーセント以上のトラックは高密度トラックとし、トラックサイズのデータとしてＭＳ１１を追い出し先とする。ＭＳ１１が追い出し先の場合は、トラックサイズのデータのまま論理ブロック全体に書き込む。書き込み対象の論理ブロック数が複数の場合は、倍速モードやバンクインターリーブを利用して転送効率を上げる。ＷＣ２１に書き込まれたデータに応じて、またＮＡＮＤメモリ１０へのデータ追い出しに応じて、ＤＲＡＭ管理用の各種管理テーブルを更新する。
【００６９】
（ＭＳ１１への書き込み）
ＭＳ１１への書き込みは、図９に示すように、次の手順で実行される。
１．ＤＲＡＭ２０上にトラックのデータイメージを作成（穴埋め処理）する。すなわち、ＷＣ２１に存在しないクラスタ、ＷＣ２１に全セクタを保持していないクラスタに関しては、ＮＡＮＤメモリ１０から読み出して、ＷＣ２１のデータと統合する。
２．ＭＳ１１用に、論理ブロック（トラックブロック）をＣＦＢから確保する。トラックブロックとは、論理ブロックのうちトラック単位でデータを記憶するものをいう。
３．作成したトラックのデータイメージを確保した論理ブロックに書き込む。
４．トラックのＬＢＡからトラック情報を調べ、トラック情報と書き込んだ論理ブロックに対応する論理ブロックアドレスとを関連付け、ＮＡＮＤ管理用の所要のテーブルに登録する。
５．ＷＣ２１，ＮＡＮＤメモリ１０の古いデータを無効化する。
【００７０】
（ＦＳ１２への書き込み）
ＦＳ１２への書き込みは、ＤＲＡＭ２０上にクラスタのデータイメージを作成（穴埋め処理）し、新たに確保する論理ブロック（クラスタブロック）に対し論理ページ単位の書き込みを、擬似ＳＬＣモードを使用して行う。確保する論理ブロックは、書き込むデータイメージ以上の書き込み可能な論理ページをもつフラグメントフリーブロック（ＦＦＢ）を優先し、ない場合はコンプリートフリーブロック（ＣＦＢ）を使用する。ＦＳ１２への書き込みは、図１０に示すように、以下の手順で実行する。
【００７１】
ＷＣ２１からＦＳ１２に低密度トラックのデータを書き込むための論理ブロック(クラスタブロック)のことをＦＳ  Input  Buffer（以下、ＦＳＩＢ）と呼ぶ。
１．ＷＣ２１から入力された低密度トラック内の総データ量が小さい場合、すなわち有効クラスタ数が所定の閾値よりも少ない場合には、それを書き込めるＦＦＢを確保し、ＦＳＩＢとする。
２．ＷＣ２１から渡された低密度トラック内の総データ量が大きい場合、すなわち有効クラスタ数が所定の閾値以上の場合には、ＣＦＢを確保し、ＦＳＩＢとする。このとき、並列で書き込むことが出来る複数の論理ブロックを確保し、ＦＳＩＢとする。
３．ＤＲＡＭ２０上で、書き込むクラスタのデータイメージを作成する。すなわち、ＷＣ２１に全セクタを保持していないクラスタに関しては、ＷＣ２１上に存在しないセクタのデータをＮＡＮＤメモリ１０から読み出し、ＷＣ２１上のセクタのデータと統合する。
４．ＷＣ２１上のクラスタと、作業領域上に作ったクラスタイメージをＦＳＩＢに書き込む。
５．ＦＳＩＢをＦＳ１２のリストに追加する。
６．書き込んだトラックを、クラスタディレクトリＬＲＵテーブル３１ａの末尾に挿入しなおす。
【００７２】
（ＦＳ１２からＩＳ１３への移動）
ＦＳ１２管理下の論理ブロック数が所定の最大論理ブロック数を越えている場合は、図１１に示すように、ＦＳ１２から溢れた論理ブロックをそのままＩＳ１３に移動する。一度の処理単位で移動する論理ブロック数は、溢れた論理ブロック内の有効クラスタ数に応じて、以下のルールで決定する。
・溢れた論理ブロック内のクラスタ数がＭＬＣモードの１論理ブロック分の境界に近くなるように、ＦＳ１２の最も古い論理ブロックから移動する論理ブロックを追加する。ＭＬＣモードの１論理ブロック分の境界に近くするのは、コンパクション後の論理ブロックに、なるべく多くの有効クラスタを収容することを目的とする。
・クラスタ数がＩＳ１３で同時にコンパクションできるクラスタ数を超える場合は、ＩＳ１３で同時にコンパクションできるクラスタ数以下になるようなブロック数とする。
・移動ブロック数には、上限値を設ける。
【００７３】
（ＩＳ１３でのコンパクションとデフラグ）
ＩＳ１３では、ＩＳ管理下の論理ブロック数が最大論理ブロック数を越えた場合に、ＭＳ１１へのデータ移動（デフラグ処理）と、コンパクション処理によって、管理下の論理ブロック数を最大数以下に抑える。データの消去単位（論理ブロック）と、データの管理単位（クラスタ）が異なる場合、ＮＡＮＤメモリ１０の書き換えが進むと、無効なデータによって、論理ブロックは穴あき状態になる。このような穴あき状態の論理ブロックが増えると、実質的に使用可能な論理ブロックが少なくなり、ＮＡＮＤメモリ１０の記憶領域を有効利用できないので、有効クラスタを集めて、違う論理ブロックに書き直すことをコンパクションという。デフラグ処理とは、ＦＳ１２，ＩＳ１３のクラスタをトラックに統合して、ＭＳ１１に追い出す処理をいう。
【００７４】
つぎに、本実施の形態の要部について、つまり、ＮＡＮＤメモリにおける管理単位の大きさを有する特定パターンのデータが、ホストから書込まれ、また読み出される場合の処理について説明する。
【００７５】
図１２は、本実施の形態によるメモリシステムの要部の機能構成を示すブロック図である。メモリシステム（ＳＳＤ）１００は、ホスト１とのインタフェースとなるＡＴＡインタフェース（ホストＩ／Ｆ）２と、ＮＡＮＤメモリ１０と、ＤＲＡＭ２０と、コントローラ１３０と、を備える。
【００７６】
ＮＡＮＤメモリ１０には、ユーザデータを記憶するＭＳ１１、ＦＳ１２、ＩＳ１３などのユーザデータ記憶部２０１と、ＮＡＮＤメモリ１０上の所定の記憶領域にスナップショットとして記憶され、図７に示した管理テーブルの中でＤＲＡＭ管理用のテーブルを除くＮＡＮＤ管理用の各種管理テーブル（図７のトラックテーブル３０，クラスタディレクトリテーブル３１、クラスタテーブル３２，クラスタブロック情報テーブル３３、論物変換テーブル４０などと、ＤＲＡＭ２０上のマスターテーブル２０４の更新前後の差分情報であるログ）と、が記憶されている。
【００７７】
ＤＲＡＭ２０には、ＷＣ２１と、ＲＣ２２と、ＤＲＡＭ２０上に展開されたＮＡＮＤ管理テーブル２０２であるマスターテーブルと２０４と、ＷＣ２１上に書込まれた特定パターンのデータをその書込位置と共に記憶するデータパターン記憶部２０６と、が記憶される。マスターテーブル２０４は、前述したように、正引きアドレス変換を行うための正引きテーブル２０４ａと、逆引きアドレス変換を行うための正引きテーブル２０４ｂとを有する。
【００７８】
コントローラ１３０は、読み書き制御部２１０と、管理情報更新部２１１と、データ監視部２１２と、を有する。読み書き制御部２１０は、マスターテーブル２０４およびデータパターン記憶部２０６に基づいて、ホスト１とＤＲＡＭ２０との間のデータの読み出し／書き込みと、ＤＲＡＭ２０とＮＡＮＤメモリ１０との間のデータの読み出し／書き込みと、を行う。
【００７９】
管理情報更新部２１１は、データの書き込み処理などによって、図７に示されるＤＲＡＭ管理用のテーブルとＮＡＮＤ管理用のテーブルに変更が生じた際に、ＤＲＡＭ管理用のテーブルとＮＡＮＤ管理用のテーブルにその変更を反映すると共に、そのＮＡＮＤ管理用のテーブルをＮＡＮＤメモリ１０のＮＡＮＤ管理テーブル２０２に保存する処理を行う。また、データ監視部２１２によってＮＡＮＤメモリ１０の管理サイズの大きさの特定パターンのデータがＷＣ２１に書込まれたことが検出されると、その内容をデータパターン記憶部２０６に記憶する。
【００８０】
データ監視部２１２は、ホスト１からＷＣ２１に書込まれたデータが特定パターンであるか否かを監視し、特定パターンが検出された場合には管理情報更新部２１１にその結果を出力する。このデータ監視部２１２は、ハードウェアで構成されるものであってもよいし、ソフトウェアで実現されるものであってもよい。
【００８１】
なお、以下では、特定パターンであるか否かを判定するデータの大きさとしては、ＮＡＮＤメモリ１０での管理単位の大きさであるトラックを単位とし、特定パターンとして、トラック内のすべてのビットが「０」（以下、オール０という）である場合を例に挙げるものとする。
【００８２】
データパターン記憶部２０６は、上記したようにあるアドレスからトラックの大きさの範囲に、すべてのデータのビットが「０」となっていることを示す情報が記憶されている。ところで、図７で示したように、ＮＡＮＤメモリ１０内のデータの管理はＮＡＮＤ管理用のテーブルで行われ、ＤＲＡＭ２０内のデータの管理は、ＤＲＡＭ管理用のテーブルで行われる。そして、通常、ＤＲＡＭ２０には、ＮＡＮＤ管理用のテーブルとＤＲＡＭ管理用のテーブルとが展開されている状態にあり、ホスト１から書き込み指示のあったデータをＷＣ２１上に書込むと、ＤＲＡＭ管理用のテーブルにはそのデータのＤＲＡＭ２０上での格納位置が記憶される。そして、上述したＷＣ２１からＮＡＮＤメモリ１０への追い出し手順によってＮＡＮＤメモリ１０に書込まれた後に、ＮＡＮＤ管理用のテーブルには、書込まれたデータの格納位置が記憶される。
【００８３】
この例では、トラック単位でデータのビットがオール０となっている場合に、ＮＡＮＤメモリ１０への書込みを行わないようにしているので、トラック単位でデータを管理するテーブルでＷＣ２１に書込まれたデータがオール０か否かを記憶することができる。このようなテーブルは、図７におけるＷＣトラック情報テーブル２５が対応する。そこで、このＷＣトラック情報テーブル２５にトラック内のデータがオール０であるか否かを示すフラグ（特定パターン識別情報）を設けることによって、ＷＣトラック情報テーブル２５をデータパターン記憶部２０６とすることができる。
【００８４】
図１３は、ＷＣトラック情報の構成の一例を示す図である。上述したように、ＷＣトラック情報テーブル２５は、ＷＣトラック情報ＬＲＵテーブル２５ａと、ＷＣトラック情報空きテーブル２５ｂと、を有している。ＷＣトラック情報ＬＲＵテーブル２５ａは、ＬＲＵリストのヘッドを先頭に、ＷＣアクセスのあったＷＣトラック情報２５０をＬＲＵを用いた新旧の順序で双方向リストで管理している。ＷＣトラック情報空きテーブル２５ｂも、同様に、フリーリストのヘッドを先頭に、空いているＷＣトラック情報２５０を双方向リストで管理している。
【００８５】
ＷＣトラック情報ＬＲＵテーブル２５ａとＷＣトラック情報空きテーブル２５ｂのＷＣトラック情報２５０は、前のＷＣトラック情報とつぎのＷＣトラック情報へのポインタである双方向リンク２５１と、トラック内のいくつのクラスタがＷＣ２１に存在し、ＷＣ２１上のどこに存在するかを示すＷＣ内クラスタ位置情報２５２と、トラックの状態を示すトラック状態情報２５３と、クラスタ内の有効セクタを示すセクタビットマップ２５４と、オール０か否かを示すオール０状態フラグ２５５と、を有している。このオール０状態フラグ２５５は、ＷＣトラック内のデータがオール０である場合には有効とされ、そうでない場合には無効とされる。なお、ＷＣトラック情報２５０のオール０状態フラグ２５５の初期値は、有効に設定されている。
【００８６】
読み書き制御部２１０は、データパターン記憶部２０６に特定のデータパターンであるとして記憶されたＷＣ２１上のデータについては、ＷＣ２１からＮＡＮＤメモリ１０への追い出し処理の際に、ＮＡＮＤメモリ１０への書込み（論理ブロックへの対応付け）を行わないようにする機能をさらに有している。さらに、読み書き制御部２１０は、オール０のトラックのアドレスの読出しが行われると、ＬＢＡからトラックテーブル３０が参照されるが、このとき、トラックテーブル３０内の該当するトラックアドレスには、後述するように無効なアドレスが対応付けられているので、この無効なアドレスの読み込みによって、オール０を返すことになる。
【００８７】
管理情報更新部２１１は、ＷＣ２１，ＲＣ２２、ＮＡＮＤメモリ１０上に記憶されるデータのマスターテーブル２０４への反映処理を行うと共に、ＮＡＮＤ管理テーブル２０２への記録処理も行うものとする。そして、管理情報更新部２１１は、データ監視部２１２で特定パターンのデータであると判定されたデータがＷＣ２１に書込まれると、データパターン記憶部２０６に特定のデータパターンが書込まれたことを記憶する。ここでは、その書込まれたデータ（トラック）を管理するＷＣトラック情報テーブル２５のＷＣトラック情報のオール０状態フラグ２５５を有効にする処理を行う。なお、１つでもトラック内に０でないデータが含まれる場合には、オール０状態フラグ２５５は無効とされる。
【００８８】
また、管理情報更新部２１１は、オール０状態フラグ２５５が有効に設定されたデータのＮＡＮＤメモリ１０への追い出し処理を行う場合には、そのデータのＬＢＡから求められるトラックアドレスに対応するトラック情報をトラックテーブル３０から取得し、このトラック情報で上記トラックアドレスに対応付けられる論理ブロックアドレスの値を、無効なアドレスに設定する処理を行う。このとき、以前に割当てられていた論理ブロックを解放し、また、同一トラック内でＦＳ１２／ＩＳ１３に格納されていたデータ（クラスタ）も解放する機能も有する。
【００８９】
なお、無効なアドレスとして、メモリシステム内で使用されるハードウェアが存在しない特殊なアドレス空間を設定してもよい。また、無効なアドレスではなく、ＤＲＡＭ２０に予め用意された特定のパターンが書込まれた領域のアドレスを設定してもよい。
【００９０】
ここで、書込み要求の合ったデータがトラック内でオール０の場合の書込み処理の詳細について説明する。
【００９１】
（ホスト１からＷＣ２１へのオール０データの書込み）
１．ホスト１からＳＳＤ１００へのデータの書込みの指示が行われると（ＡＴＡコマンド処理部１２１から、Writeコマンドおよび書き込みアドレスとしてのＬＢＡが入力されると）、読み書き制御部２１０は、ＬＢＡで指定されたＷＣ２１上の領域にデータを書込む。ＷＣ２１に転送されたデータがオール０の場合には、ＡＴＡコマンド処理部１２１からデータがオール０である旨がコントローラ１３０に伝えられる（コントローラ１３０内の処理）。
２．このとき、データ監視部２１２は、ＡＴＡインタフェース（ホストＩ／Ｆ）２からＤＲＡＭ２０に転送されるデータを監視して、１トラック分のデータがオール０であるか否かを判定する。
３．管理情報更新部２１１は、ＷＣ２１上にデータが書込まれたことによるＤＲＡＭ管理用のテーブル（ＷＣトラック情報テーブル２５）の更新処理を行う。このとき、上記２で１トラック分のデータがオール０である場合には、ＷＣトラック情報２５０のオール０状態フラグ２５５を有効にする。その他の場合には、オール０状態フラグ２５５を無効にする。
【００９２】
（ＷＣ２１からＭＳ１１へのオール０データの書込み）
１．ＷＣ２１に空き領域がなくなり、ＷＣ２１に書込まれたオール０のデータ（トラック）が、ＭＳ１１への追い出し対象となると、「そのトラックのすべてのセクタがＷＣ２１上に揃っており、かつオール０である」という条件を満たすか確認する。
２．上記条件を満たす場合には、管理情報更新部２１１は、ＮＡＮＤ管理用のテーブルのトラックテーブル３０を操作し、そのトラックのデータが記憶されている論理ブロックアドレスに無効値を設定する。また、以前に上記トラックのアドレスに割当てられていた論理ブロックを解放する。同様に、上記トラックと同一のトラック内で、ＦＳ１２，ＩＳ１３に格納されていたデータも解放する。一方、上記条件を満たさない場合には、上記した追い出しシーケンスにしたがって、追い出し処理が行われる。
３．読み書き制御部２１０は、ＷＣ２１に記憶されたオール０のデータが格納されたトラックのＮＡＮＤメモリ１０への書込みは行わない。
【００９３】
つぎに、データのＮＡＮＤメモリ１０からの読出し処理の詳細について説明する。つまり、オール０のトラックのデータは、ＷＣ２１にもＲＣ２２にも存在していないものとする。図１４は、Read処理の概要を示す図である。ここでは、トラックテーブル３０のトラック情報３０２に、無効アドレスが設定されているものとする。
【００９４】
ＡＴＡコマンド処理部１２１から、Readコマンドおよび読出しアドレスとしてのＬＢＡが入力されると、コントローラ１３０は、ＲＣ管理テーブル２３とＷＣトラックテーブル２４を検索するが、ＲＣ２２またはＷＣ２１でヒットしないので、コントローラ１３０は、ＮＡＮＤ管理用のテーブルのトラックテーブル３０からＬＢＡのトラックアドレスに対応するトラック情報を取得する。
【００９５】
最初に、トラック内のデータがオール０でない場合について説明する。この場合には、ＬＢＡのトラックアドレスを用いて、トラックテーブル３０から対応するトラック情報を得る。ここでは、トラックアドレスに対応するトラック情報として、トラック情報３０１を取得したものとする。このトラック情報３０１では、上記トラックアドレスに論理ブロックＸが対応付けられており、これによって、論理ブロックＸが求められる。その後、コントローラ１３０は、トラックアドレスとＬＢＡの下位ビットとを用いて、論理ブロックＸ内のさらに詳細な論理アドレスを得る。そして、ＭＳ１１上のデータを取得し、ＲＣ２２を介してホスト１に返すことになる。
【００９６】
つぎに、トラック内のデータがオール０である場合について説明する。この場合にも、ＬＢＡのトラックアドレスを用いて、トラックテーブル３０から対応するトラック情報を得る。ここでは、トラックアドレスに対応するトラック情報として、トラック情報３０２を取得したものとする。このトラック情報３０２は、上記トラックアドレスに無効アドレスが対応付けられている。つまり、コントローラ１３０は、トラックテーブル３０のトラック情報３０２の無効アドレスを読むことで、オール０のデータをＲＣ２２を介してホスト１に返すことになる。
【００９７】
なお、上述した説明では、トラック内のデータのビットがオール０の場合を例に挙げて説明したが、これに限られず、トラック内のデータのビットがオール１の場合でもよいし、トラック内のデータのビットがオール０またはオール１の場合に、ＮＡＮＤメモリ１０へ実際の書込みを行わないようにしてもよい。
【００９８】
また、上述した説明では、トラック内のデータがオール０の場合を例に挙げて説明したが、ＮＡＮＤメモリ１０のアドレスの管理単位と一致する大きさであれば他の単位で同様の処理を行ってもよい。たとえば、上述した例では、トラックの単位と、トラックよりも小さいクラスタの単位と、でＮＡＮＤメモリ１０を管理している。そのため、クラスタを単位として、クラスタ内のデータのビットがオール０の場合および／またはオール１の場合に、ＮＡＮＤメモリ１０への実際の書込みを行わせないようにすることもできる。
【００９９】
さらに、上述した説明では、データ監視部２１２を、ホストＩ／Ｆ２とＤＲＡＭ２０の間に流れるデータを監視するように設けたが、ＤＲＡＭ２０（ＷＣ２１）上に書込まれたパターンを調べるものや、ＤＲＡＭ２０−ＮＡＮＤコントローラ間に流れるデータを監視するものでもよい。
【０１００】
また、上述した説明では、ＷＣ２１上からオール０のデータをＭＳ１１に書込む際に、そのトラックのすべてのセクタがＷＣ２１上にそろっており、かつオール０であるという条件を満たす場合に、ＮＡＮＤメモリ１０への書込みを行わないようにしたが、そのトラックのセクタがすべてＷＣ２１上に揃っていない場合でも、ＮＡＮＤメモリ１０から読み出して穴埋め処理を行った結果がオール０である場合には、同様にＮＡＮＤメモリ１０への書込みを行わないようにしてもよい。
【０１０１】
本実施の形態によれば、ＷＣ２１からＮＡＮＤメモリ１０へデータを書込む際に、書込むデータがＮＡＮＤメモリ１０でのアドレス管理単位の大きさに等しく、特定のデータパターンである場合には、そのデータをＮＡＮＤメモリ１０に書込まず、管理情報に特定のデータパターン（オール０）であることを記憶させるようにしたので、ＮＡＮＤメモリ１０にそのデータを書込む場合に比して処理を高速化することができる。また、以降の読出しで、そのアドレスに対応するデータをＮＡＮＤメモリ１０から読み出さず、管理情報から特定のデータパターン（オール０）であることを識別できるので、ＮＡＮＤメモリ１０から読み出す場合に比して処理を高速にすることもできる。その結果、メモリシステムのパフォーマンスを向上させることができるという効果を有する。
【０１０２】
さらに、ＷＣ２１に書込まれたデータがある特定のデータパターンの場合には、ＮＡＮＤメモリ１０にデータを書込まないので、消去回数を低減することができる。また、ＮＡＮＤメモリ１０に本来書き込むべきデータを書込まないのでＮＡＮＤが解放され、ＦＢが増加し、ＮＡＮＤメモリ１０中の個々の物理ブロックを使用しない時間が増え、リラクゼーション効果が向上する。その結果、ＮＡＮＤメモリ１０の寿命を延命化させることができるという効果を有する。
【０１０３】
［第２の実施の形態］
図１５は、ＳＳＤ１００を搭載したパーソナルコンピュータ１２００の一例を示す斜視図である。パーソナルコンピュータ１２００は、本体１２０１、及び表示ユニット１２０２を備えている。表示ユニット１２０２は、ディスプレイハウジング１２０３と、このディスプレイハウジング１２０３に収容された表示装置１２０４とを備えている。
【０１０４】
本体１２０１は、筐体１２０５と、キーボード１２０６と、ポインティングデバイスであるタッチパッド１２０７とを備えている。筐体１２０５内部には、メイン回路基板、ＯＤＤ（optical  disk  device）ユニット、カードスロット、及びＳＳＤ１００等が収容されている。
【０１０５】
カードスロットは、筐体１２０５の周壁に隣接して設けられている。周壁には、カードスロットに対向する開口部１２０８が設けられている。ユーザは、この開口部１２０８を通じて筐体１２０５の外部から追加デバイスをカードスロットに挿抜することが可能である。
【０１０６】
ＳＳＤ１００は、従来のＨＤＤの置き換えとして、パーソナルコンピュータ１２００内部に実装された状態として使用してもよいし、パーソナルコンピュータ１２００が備えるカードスロットに挿入した状態で、追加デバイスとして使用してもよい。
【０１０７】
図１６は、ＳＳＤを搭載したパーソナルコンピュータのシステム構成例を示している。パーソナルコンピュータ１２００は、ＣＰＵ１３０１、ノースブリッジ１３０２、主メモリ１３０３、ビデオコントローラ１３０４、オーディオコントローラ１３０５、サウスブリッジ１３０９、ＢＩＯＳ−ＲＯＭ１３１０、ＳＳＤ１００、ＯＤＤユニット１３１１、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１３１１、及びネットワークコントローラ１３１２等を備えている。
【０１０８】
ＣＰＵ１３０１は、パーソナルコンピュータ１２００の動作を制御するために設けられたプロセッサであり、ＳＳＤ１００から主メモリ１３０３にロードされるオペレーティングシステム（ＯＳ）を実行する。更に、ＯＤＤユニット１３１１が、装填された光ディスクに対して読出し処理及び書込み処理の少なくとも１つの処理の実行を可能にした場合に、ＣＰＵ１３０１は、それらの処理の実行をする。
【０１０９】
また、ＣＰＵ１３０１は、ＢＩＯＳ−ＲＯＭ１３１０に格納されたシステムＢＩＯＳ（Basic  Input  Output  System）も実行する。尚、システムＢＩＯＳは、パーソナルコンピュータ１２００内のハードウェア制御のためのプログラムである。
【０１１０】
ノースブリッジ１３０２は、ＣＰＵ１３０１のローカルバスとサウスブリッジ１３０９との間を接続するブリッジデバイスである。ノースブリッジ１３０２には、主メモリ１３０３をアクセス制御するメモリコントローラも内蔵されている。
【０１１１】
また、ノースブリッジ１３０２は、ＡＧＰ（Accelerated  Graphics  Port）バス１３１４等を介してビデオコントローラ１３０４との通信、及びオーディオコントローラ１３０５との通信を実行する機能も有している。
【０１１２】
主メモリ１３０３は、プログラムやデータを一時的に記憶し、ＣＰＵ１３０１のワークエリアとして機能する。主メモリ１３０３は、例えばＤＲＡＭから構成される。
【０１１３】
ビデオコントローラ１３０４は、パーソナルコンピュータ１２００のディスプレイモニタとして使用される表示ユニット１２０２を制御するビデオ再生コントローラである。
【０１１４】
オーディオコントローラ１３０５は、パーソナルコンピュータ１２００のスピーカ１３０６を制御するオーディオ再生コントローラである。
【０１１５】
サウスブリッジ１３０９は、ＬＰＣ（Low  Pin  Count）バス上の各デバイス、及びＰＣＩ（Peripheral  Component  Interconnect）バス１３１５上の各デバイスを制御する。また、サウスブリッジ１３０９は、各種ソフトウェア及びデータを格納する記憶装置であるＳＳＤ１００を、ＡＴＡインタフェースを介して制御する。
【０１１６】
パーソナルコンピュータ１２００は、セクタ単位でＳＳＤ１００へのアクセスを行う。ＡＴＡインタフェースを介して、書き込みコマンド、読出しコマンド、フラッシュコマンド等がＳＳＤ１００に入力される。
【０１１７】
また、サウスブリッジ１３０９は、ＢＩＯＳ−ＲＯＭ１３１０、及びＯＤＤユニット１３１１をアクセス制御するための機能も有している。
【０１１８】
ＥＣ／ＫＢＣ１３１１は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１２０６及びタッチパッド１２０７を制御するためのキーボードコントローラとが集積された１チップマイクロコンピュータである。
【０１１９】
このＥＣ／ＫＢＣ１３１１は、ユーザによるパワーボタンの操作に応じてパーソナルコンピュータ１２００の電源をＯＮ／ＯＦＦする機能を有している。ネットワークコントローラ１３１２は、例えばインターネット等の外部ネットワークとの通信を実行する通信装置である。
【図面の簡単な説明】
【０１２０】
【図１】ＳＳＤの構成例を示すブロック図である。
【図２】ＮＡＮＤメモリチップに含まれる１個のブロックの構成例と、４値データ記憶方式でのしきい値分布を示す図である。
【図３】ドライブ制御回路のハードウェア的な内部構成例を示すブロック図である。
【図４】プロセッサの機能構成例を示すブロック図である。
【図５】ＮＡＮＤメモリおよびＤＲＡＭ内に形成された機能構成を示すブロック図である。
【図６】ＬＢＡ論理アドレスを示す図である。
【図７】データ管理部内の管理テーブルの構成例を示す図である。
【図８】スナップショットとログの生成形態を概念的に示す図である。
【図９】ＭＳへの書き込み手順を示す図である。
【図１０】ＦＳへの書き込みを示す図である。
【図１１】ＦＳからＩＳへのブロック移動を示す図である。
【図１２】本実施の形態によるメモリシステムの要部の機能構成を示すブロック図である。
【図１３】ＷＣトラック情報の構成の一例を示す図である。
【図１４】Read処理の概要を示す図である。
【図１５】ＳＳＤを搭載したパーソナルコンピュータの全体図である。
【図１６】ＳＳＤを搭載したパーソナルコンピュータのシステム構成例を示す図である。
【符号の説明】
【０１２１】
１  ホスト装置、２  ＡＴＡインタフェース、４  ドライブ制御回路、  ５  電源回路、７  温度センサ、１０  ＮＡＮＤメモリ、１１  ＭＳ、１２  ＦＳ、１３  ＩＳ、２０  ＤＲＡＭ、２１  ＷＣ、２２  ＲＣ、２３  ＲＣ管理テーブル、２４  ＷＣトラックテーブル、２５  ＷＣトラック情報テーブル、２６  高密度トラック情報テーブル、２７  低密度トラック情報テーブル、３０  トラックテーブル、３１  クラスタディレクトリテーブル、３２  クラスタテーブル、３３  クラスタブロック情報テーブル、４０  論物変換テーブル、１３０  コントローラ、２０１  ユーザデータ記憶部、２０２  ＮＡＮＤ管理テーブル、２０４  マスターテーブル、２０６  データパターン記憶部、２１０  読み書き制御部、２１１  管理情報更新部、２１２  データ監視部。
【図１】
2010157133.tif 000003
【図２】
2010157133.tif 000004
【図３】
2010157133.tif 000005
【図４】
2010157133.tif 000006
【図５】
2010157133.tif 000007
【図６】
2010157133.tif 000008
【図７】
2010157133.tif 000009
【図８】
2010157133.tif 000010
【図９】
2010157133.tif 000011
【図１０】
2010157133.tif 000012
【図１１】
2010157133.tif 000013
【図１２】
2010157133.tif 000014
【図１３】
2010157133.tif 000015
【図１４】
2010157133.tif 000016
【図１５】
2010157133.tif 000017
【図１６】
2010157133.tif 000018