(57)【要約】【課題】電源電圧のレベルが変化した場合に、モータコイルを駆動する駆動電圧における立ち上がり及び立下り時間の占める割合の変化を抑制可能なモータ駆動回路を提供する。【解決手段】モータ駆動回路は、モータにおけるロータの回転位置を示す信号であって、モータの回転速度に応じた周波数を有するとともに互いに逆相の第１及び第２位置検出信号の差を、電源電圧の低下に応じて小さくなる利得で増幅して第１増幅信号を出力する第１増幅回路と、第１位置検出信号と第２位置検出信号との差を利得で増幅して、第１増幅信号の逆相となる第２増幅信号を出力する第２増幅回路と、第１増幅信号と第２増幅信号との差を、電源電圧で飽和するよう所定の利得で増幅して、モータを駆動するための駆動電圧を出力する駆動回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
モータにおけるロータの回転位置を示す信号であって、前記モータの回転速度に応じた周波数を有するとともに互いに逆相の第１及び第２位置検出信号の差を、電源電圧の低下に応じて小さくなる利得で増幅して第１増幅信号を出力する第１増幅回路と、
前記第１位置検出信号と前記第２位置検出信号との差を前記利得で増幅して、前記第１増幅信号の逆相となる第２増幅信号を出力する第２増幅回路と、
前記第１増幅信号と前記第２増幅信号との差を、前記電源電圧で飽和するよう所定の利得で増幅して、前記モータを駆動するための駆動電圧を出力する駆動回路と、
を備えることを特徴とするモータ駆動回路。
【請求項２】
請求項１に記載のモータ駆動回路であって、
前記第１増幅回路は、
前記第１位置検出信号と前記第２位置検出信号との差に応じて、第１電流を生成する第１電流生成回路と、
前記第１電流の電流値に応じて変化し、前記電源電圧の低下に応じて減少する第１出力電流を生成する第１出力電流生成回路と、
前記第１出力電流を、電圧信号である前記第１増幅信号に電流電圧変換する第１変換回路と、
を含み、
前記第２増幅回路は、
前記第１位置検出信号と前記第２位置検出信号との差に応じて、前記第１電流の逆相となる第２電流を生成する第２電流生成回路と、
前記第２電流の電流値に応じて変化するとともに前記電源電圧の低下に応じて減少し、前記第１出力電流と逆相となる第２出力電流を生成する第２出力電流生成回路と、
前記第２出力電流を、電圧信号である前記第２増幅信号に電流電圧変換する第２変換回路と、
を含むことを特徴とするモータ駆動回路。
【請求項３】
請求項２に記載のモータ駆動回路であって、
前記第１出力電流生成回路は、
制御電極に前記電源電圧に応じた電圧が印加される第１トランジスタと、
制御電極に前記電源電圧より低い所定の電圧が印加される第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとに流れる電流の和となり、前記第１電流の電流値に応じて変化する第１バイアス電流を生成する第１バイアス電流生成回路と、
前記第１トランジスタ及び前記第２トランジスタの夫々に流れる電流のうち、前記電源電圧の低下に応じて減少する電流に基づいて前記第１出力電流を生成する第１生成回路と、
を含み、
前記第２出力電流生成回路は、
制御電極に前記電源電圧に応じた電圧が印加される第３トランジスタと、
制御電極に前記電源電圧より低い所定の電圧が印加される第４トランジスタと、
前記第３トランジスタと前記第４トランジスタとに流れる電流の和となり、前記第２電流の電流値に応じて変化する第２バイアス電流を生成する第２バイアス電流生成回路と、
前記第３トランジスタ及び前記第４トランジスタの夫々に流れる電流のうち、前記電源電圧の低下に応じて減少する電流に基づいて前記第２出力電流を生成する第２生成回路と、
を含むことを特徴とするモータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動回路に関する。
【背景技術】
【０００２】
ノート型パーソナルコンピュータ等の電子機器では、例えばプロセッサ等の発熱部品を冷却するためにファンモータが用いられる。ファンモータを駆動する際には、ファンモータにおける騒音を低減させるため、モータコイルの駆動電圧を緩やかに変化させるモータ駆動回路が用いられることがある（例えば、特開２００４−１６６３７９号公報参照）。
【０００３】
図４は、単相のファンモータを駆動するモータ駆動回路の構成の一例を示す図である。モータ駆動回路１００は、モータにおけるロータの回転位置を示し、ホール素子２１０から出力される互いに逆相のホール信号ＶＨ１,ＶＨ２に応じて、モータコイルＬを駆動する駆動電圧ＶＯＵＴ１,ＶＯＵＴ２を制御する。駆動電圧ＶＯＵＴ１,ＶＯＵＴ２は、モータコイルＬが接続される端子ＯＵＴ１,ＯＵＴ２の夫々に印加される電圧である。電源回路（ＲＥＧ）２００は、所定の電圧を生成してホール素子２１０に供給する。ホール素子２１０は、ファンモータの回転速度に応じた周波数で、所定レベルの正弦波のホール信号ＶＨ１,ＶＨ２を出力する。ホール信号ＶＨ１は、オペアンプ２２０の反転入力端子（以下、−入力端子）に接続された抵抗２３０に入力され、ホール信号ＶＨ２は、オペアンプ２２０の非反転入力端子（以下、＋入力端子）に入力される。モータコイルＬを直接駆動するＮＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０のゲート電圧は、オペアンプ２２０の出力に応じて変化する。なお、インバータ２４０は、ＮＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０を駆動するためのバッファである。ＮＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０のドレイン電圧は、端子ＯＵＴ１に印加される駆動電圧ＶＯＵＴ１となる。駆動電圧ＶＯＵＴ１は、抵抗２７０を介してオペアンプ２２０の−入力端子に帰還される。したがって、図５に示すように、駆動電圧ＶＯＵＴ１は、ホール信号ＶＨ１,ＶＨ２の差を、抵抗２３０及び抵抗２７０の比に応じた利得で増幅した電圧となる。ここで、抵抗２３０,２７０で定まる利得は十分大きく設定されているため、駆動電圧ＶＯＵＴ１の最大値は、電源電圧ＶＤＤで飽和することとなる。また、端子ＯＵＴ２に印加される駆動電圧ＶＯＵＴ２は、ホール信号ＶＨ１,ＶＨ２に応じて駆動電圧ＶＯＵＴ１と逆相となるように制御される。
【０００４】
このように、モータ駆動回路１００は、ホール信号ＶＨ１,ＶＨ２に応じて駆動電圧ＶＯＵＴ１,ＶＯＵＴ２を緩やかに変化させるため、ファンモータの騒音を低減することが可能である。
【特許文献１】特開２００４−１６６３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
モータ駆動回路１００において、ファンモータの回転速度を制御するためには、電源電圧ＶＤＤのレベルを変化させる必要がある。詳述すると、電源電圧ＶＤＤを低下させると、駆動電圧ＶＯＵＴ１の最大電圧は低くなるため、ファンモータの回転速度は低下する。一方、電源電圧ＶＤＤを上昇させると、駆動電圧ＶＯＵＴ１の最大電圧は高くなるため、ファンモータの回転速度は上昇する。ファンモータの回転速度を低下させるべく電源電圧ＶＤＤを低くすると、抵抗２３０,２７０で定まる利得は一定であるため、駆動電圧ＶＯＵＴ１において、立ち上がり及び立下り時間の占める割合が低下する。したがって、電源電圧ＶＤＤが低い場合、駆動電圧ＶＯＵＴ１は方形波に近くなり、ファンモータを駆動する際の騒音が増大することとなる。一方、ファンモータの回転速度を上昇させるべく電源電圧ＶＤＤを高くすると、駆動電圧ＶＯＵＴ１において、立ち上がり及び立下り時間の占める割合が増加する。駆動電圧ＶＯＵＴ１が、例えば、電源電圧ＶＤＤの中間電圧ＶＤＤ/２のレベルにある場合、ＮＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０がともにオンする。つまり、駆動電圧ＶＯＵＴ１において、立ち上がり及び立下り時間の占める割合が増加すると、ＮＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０がともにオンする時間が長くなり、モータ駆動回路１００の消費電流が増加することとなる。このように、電源電圧ＶＤＤを変化に応じて、駆動電圧ＶＯＵＴ１における立ち上がり及び立下り時間の占める割合が変化すると、騒音の増加や消費電流の増加といった問題が生じることとなる。
【０００６】
本発明は上記課題を鑑みてなされたものであり、電源電圧のレベルが変化した場合に、モータコイルを駆動する駆動電圧における立ち上がり及び立下り時間の占める割合の変化を抑制可能なモータ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明のモータ駆動回路は、モータにおけるロータの回転位置を示す信号であって、前記モータの回転速度に応じた周波数を有するとともに互いに逆相の第１及び第２位置検出信号の差を、電源電圧の低下に応じて小さくなる利得で増幅して第１増幅信号を出力する第１増幅回路と、前記第１位置検出信号と前記第２位置検出信号との差を前記利得で増幅して、前記第１増幅信号の逆相となる第２増幅信号を出力する第２増幅回路と、前記第１増幅信号と前記第２増幅信号との差を、前記電源電圧で飽和するよう所定の利得で増幅して、前記モータを駆動するための駆動電圧を出力する駆動回路と、を備えることとする。
【発明の効果】
【０００８】
電源電圧のレベルが変化した場合に、モータコイルを駆動する駆動電圧における立ち上がり及び立下り時間の占める割合の変化を抑制可能なモータ駆動回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本明細書および添付図面の記載の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
図１は、本発明の一実施形態であるモータ駆動回路１０の構成を示す図である。モータ駆動回路１０は、例えば、ノート型パーソナルコンピュータ等の電子機器において、プロセッサ等の発熱部品を冷却するためのファンモータに組み込まれており、冷却用のファンを回転させるためのモータを駆動するために用いられる。
【００１１】
本実施形態のモータ駆動回路１０は、単相のファンモータを電源電圧ＶＤＤのレベルに応じた回転速度となるよう駆動する回路であり、増幅回路２２，２３、オペアンプ２４Ａ，２４Ｂ、抵抗２５Ａ，２５Ｂ，２６Ａ，２６Ｂ、インバータ２７Ａ，２７Ｂ、ＮＭＯＳトランジスタ２８Ａ，２８Ｂ、ＰＭＯＳトランジスタ２９Ａ，２９Ｂを含んで構成される。本実施形態においては、モータ駆動回路１０は集積化されており、端子ＯＵＴ１，ＯＵＴ２間に、モータコイルＬが接続され、端子Ｈ１，Ｈ２間に、モータにおけるロータの回転位置に応じたホール信号ＶＨ１（第１位置検出信号），ＶＨ２（第２位置検出信号）を出力するホール素子２１が接続されている。なお、ホール素子２１は、電源回路（ＲＥＧ）２０が生成する所定の電圧が供給されることにより、周波数がファンモータの回転速度に応じて変化し、互いに逆相となるホール信号ＶＨ１，ＶＨ２を出力する。また、本実施形態のホール信号ＶＨ１，ＶＨ２は、振幅が所定の電圧レベルである正弦波の信号である。
【００１２】
増幅回路２２（第１増幅回路）は、ホール信号ＶＨ１，ＶＨ２の差を、電源電圧ＶＤＤのレベルに応じた利得で増幅し、出力電圧Ｖ１（第１増幅信号）を出力する回路である。本実施形態における増幅回路２２の利得は、電源電圧ＶＤＤが低下すると低くなる。
【００１３】
増幅回路２３（第２増幅回路）は、ホール信号ＶＨ１，ＶＨ２の差を、電源電圧ＶＤＤのレベルに応じた利得で増幅し、出力電圧Ｖ１と逆相となる出力電圧Ｖ２（第２増幅信号）を出力する回路である。本実施形態では、増幅回路２３の利得も増幅回路２２の利得と同様に、電源電圧ＶＤＤの低下に応じて低くなる。
【００１４】
オペアンプ２４Ａは、＋入力端子に出力電圧Ｖ２が印加され、−入力端子に抵抗２５Ａを介して出力電圧Ｖ１が印加される。オペアンプ２４Ａの出力と端子ＯＵＴ１との間には、インバータ２７Ａと、ＮＭＯＳトランジスタ２８Ａ及びＰＭＯＳトランジスタ２９Ａからなるインバータとが接続されている。したがって、駆動電圧ＶＯＵＴ１は、オペアンプ２４Ａの出力と同じ極性で変化する。また、端子ＯＵＴ１に印加される駆動電圧ＶＯＵＴ１は、抵抗２６Ａを介してオペアンプ２４Ａの−入力端子に帰還されている。このため、駆動電圧ＶＯＵＴ１は、オペアンプ２４Ａ、インバータ２７Ａ，及びＮＭＯＳトランジスタ２８ＡとＰＭＯＳトランジスタ２９Ａとからなるインバータにより負帰還制御される。したがって、本実施形態では、駆動電圧ＶＯＵＴ１は、出力電圧Ｖ１，Ｖ２の差を、抵抗２５Ａ，２６Ａで定まる利得で増幅した電圧となる。
【００１５】
インバータ２７Ａは、オペアンプ２４Ａの出力に応じて、ＮＭＯＳトランジスタ２８Ａ及びＰＭＯＳトランジスタ２９Ａを駆動するバッファである。
【００１６】
ＮＭＯＳトランジスタ２８Ａ及びＰＭＯＳトランジスタ２９Ａは、モータコイルＬを直接駆動するトランジスタである。ＮＭＯＳトランジスタ２８Ａのソース電極はグランドＧＮＤに接続され、ＰＭＯＳトランジスタ２９Ａのソース電極は電源電圧ＶＤＤに接続されている。したがって、駆動電圧ＶＯＵＴ１は、グランドＧＮＤから電源電圧ＶＤＤの範囲で制御されることとなる。なお、本実施形態では、駆動電圧ＶＯＵＴ１が高くなると電源電圧ＶＤＤで飽和し、低くなるとグランドＧＮＤで飽和するよう、抵抗２５Ａ，２６Ａで定まる利得を十分大きく設定していることとする。
【００１７】
また、端子ＯＵＴ２側に設けられたオペアンプ２４Ｂ、抵抗２５Ｂ，２６Ｂ、インバータ２７Ｂ、ＮＭＯＳトランジスタ２８Ｂ、ＰＭＯＳトランジスタ２９Ｂ、については、増幅回路２２，２３から出力される出力電圧Ｖ１，Ｖ２のオペアンプ２４Ｂへの入力関係がオペアンプ２４Ａとは反対である以外、端子ＯＵＴ１側と同様の構成となっている。したがって、本実施形態では、駆動電圧ＶＯＵＴ２は、出力電圧Ｖ１，Ｖ２の差を、抵抗２５Ｂ，２６Ｂとで定まる利得で増幅した電圧となる。なお、駆動電圧ＶＯＵＴ２は、出力電圧Ｖ１，Ｖ２のオペアンプ２４Ｂへの入力関係がオペアンプ２４Ａとは反対であるため、駆動電圧ＶＯＵＴ１と逆相の電圧となる。また、本実施形態では、抵抗２５Ａ，２６Ａとで定まる利得と、抵抗２５Ｂ，２６Ｂとで定まる利得とを同じに設定している。なお、本実施形態における、オペアンプ２４Ａ、抵抗２５Ａ，２６Ａ、インバータ２７Ａ、ＮＭＯＳトランジスタ２８Ａ、ＰＭＯＳトランジスタ２９Ａと、オペアンプ２４Ｂ、抵抗２５Ｂ，２６Ｂ、インバータ２７Ｂ、ＮＭＯＳトランジスタ２８Ｂ、ＰＭＯＳトランジスタ２９Ｂとは夫々、本発明の駆動回路に相当する。
【００１８】
図２は、増幅回路２２，２３の一実施形態を示す図である。増幅回路２２は、ＮＰＮトランジスタ５０Ａ〜５３Ａ、ＰＮＰトランジスタ５４Ａ〜５７Ａ、電流源６０Ａ，６１Ａ、抵抗７０Ａ〜７３Ａ、電圧源８０Ａ，８１Ａを含んで構成される。
【００１９】
ＰＮＰトランジスタ５４Ａ，５５Ａ、電流源６０Ａ，６１Ａ、抵抗７０Ａは、差動入力回路を構成することから、抵抗７０Ａには、ホール信号ＶＨ１，ＶＨ２の差と抵抗７０Ａの抵抗値とに応じた電流Ｉ１（第１電流）が流れることとなる。電流Ｉ１は、ダイオード接続されたＮＰＮトランジスタ５０Ａに供給され、ＮＰＮトランジスタ５０Ａ及びＮＰＮトランジスタ５１Ａはカレントミラー回路を構成することから、ＮＰＮトランジスタ５１Ａには、電流Ｉ１に応じた電流Ｉ２（第１バイアス電流）が流れることとなる。ＮＰＮトランジスタ５２Ａ，５３Ａは、ＮＰＮトランジスタ５１Ａに流れる電流Ｉ２をバイアス電流とする差動入力回路を構成する。
【００２０】
ＮＰＮトランジスタ５２Ａ（第１トランジスタ）のベース電極には、電源電圧ＶＤＤを抵抗７１Ａ，７２Ａで分圧した電圧が印加され、ＮＰＮトランジスタ５３Ａ（第２トランジスタ）のベース電極には、電圧源８０Ａからの所定のバイアス電圧が印加される。本実施形態において、ＮＰＮトランジスタ５２Ａのベース電極の電圧をＶＡ、ＮＰＮトランジスタ５３Ａのベース電極の電圧をＶＢとすると、電圧ＶＡ及び電圧ＶＢが等しい場合に、ＮＰＮトランジスタ５２Ａ，５３Ａの夫々には、電流Ｉ２の半分のＩ２／２が流れることとなる。そして、電圧ＶＡが電圧ＶＢより高い場合は、Ｉ２／２より大きい電流がＮＰＮトランジスタ５２Ａに流れ、電圧ＶＡが電圧ＶＢより低い場合は、Ｉ２／２より小さい電流がＮＰＮトランジスタ５２Ａに流れることとなる。したがって、本実施形態では、電源電圧ＶＤＤが低くなると、ＮＰＮトランジスタ５２Ａに流れる電流が減少する。ＮＰＮトランジスタ５２Ａに流れる電流は、ダイオード接続されたＰＮＰトランジスタ５６Ａに流れる。また、ＰＮＰトランジスタ５６Ａ，５７Ａはカレントミラー回路を構成することから、ＰＮＰトランジスタ５７Ａには、電流Ｉ２と電源電圧ＶＤＤとに応じた電流Ｉ３（第１出力電流）が流れる。そして電流Ｉ３は、抵抗７３Ａ（第１変換回路）において電流電圧変換され、出力電圧Ｖ１となる。電流Ｉ３も、ＮＰＮトランジスタ５２Ａに流れる電流と同様に、電源電圧ＶＤＤの低下に応じて小さくなる。したがって、増幅回路２２は、互いに逆相のホール信号ＶＨ１，ＶＨ２の差を電源電圧ＶＤＤの低下に応じて小さくなる電圧利得で増幅し、出力電圧Ｖ１を出力する。なお、本実施形態において、電圧源８１Ａは、出力電圧Ｖ１をオペアンプ２４Ａ，２４Ｂに供給する際のバイアス電圧を定めるための電圧源である。
【００２１】
増幅回路２３は、ＮＰＮトランジスタ５０Ｂ〜５３Ｂ、ＰＮＰトランジスタ５４Ｂ〜５７Ｂ、電流源６０Ｂ，６１Ｂ、抵抗７０Ｂ〜７３Ｂ、電圧源８０Ｂ，８１Ｂを含んで構成される。増幅回路２３については、ホール信号ＶＨ１がＰＮＰトランジスタ５５Ｂのベース電極に入力され、ホール信号ＶＨ２がＰＮＰトランジスタ５４Ｂのベース電極に入力される以外は、増幅回路２２と同様の構成となっている。すなわち、ＮＰＮトランジスタ５０Ｂ〜５３Ｂ、ＰＮＰトランジスタ５４Ｂ〜５７Ｂ、電流源６０Ｂ，６１Ｂ、抵抗７０Ｂ〜７３Ｂ、電圧源８０Ｂ，８１Ｂの夫々は、ＮＰＮトランジスタ５０Ａ〜５３Ａ、ＰＮＰトランジスタ５４Ａ〜５７Ａ、電流源６０Ａ，６１Ａ、抵抗７０Ａ〜７３Ａ、電圧源８０Ａ，８１Ａに対応する。また、本実施形態では、ＮＰＮトランジスタ５０Ｂ〜５３Ｂ、ＰＮＰトランジスタ５４Ｂ〜５７Ｂは、ＮＰＮトランジスタ５０Ａ〜５３Ａ、ＰＮＰトランジスタ５４Ａ〜５７Ａの夫々と同じサイズを有し、抵抗７０Ｂ〜７３Ｂは、抵抗７０Ａ〜７３Ａと同じ抵抗値を有する。さらに、電流源６０Ｂ，６１Ｂは、電流源６０Ａ，６１Ａと同じ電流値を有し、電圧源８０Ｂ，８１Ｂは、電圧源８０Ａ，８１Ａと同じ電圧値を有することとする。したがって、増幅回路２３は、互いに逆相のホール信号ＶＨ１，ＶＨ２の差を電源電圧ＶＤＤに応じた電圧利得で増幅し、出力電圧Ｖ１と逆相で、振幅の等しい出力電圧Ｖ２を出力する。
【００２２】
なお、本実施形態におけるＰＮＰトランジスタ５４Ａ，５５Ａ、電流源６０Ａ，６１Ａ、抵抗７０Ａは、本発明の第１電流生成回路に、ＮＰＮトランジスタ５０Ａ〜５３Ａ、ＰＮＰトランジスタ５６Ａ，５７Ａ、抵抗７１Ａ，７２Ａ、電源源８０Ａは、本発明の第１出力電流生成回路に、ＮＰＮトランジスタ５０Ａ，５１Ａは本発明の第１バイアス電流生成回路に、ＰＮＰトランジスタ５６Ａ，５７Ａは、本発明の第１生成回路に夫々相当する。また、本実施形態におけるＰＮＰトランジスタ５４Ｂ，５５Ｂ、電流源６０Ｂ，６１Ｂ、抵抗７０Ｂは、本発明の第２電流生成回路に、ＮＰＮトランジスタ５０Ｂ〜５３Ｂ、ＰＮＰトランジスタ５６Ｂ，５７Ｂ、抵抗７１Ｂ，７２Ｂ、電源源８０Ｂは、本発明の第２出力電流生成回路に、抵抗７３Ｂは、本発明の第２変換回路に、ＮＰＮトランジスタ５０Ｂ，５１Ｂは本発明の第２バイアス電流生成回路に、ＰＮＰトランジスタ５６Ｂ，５７Ｂは、本発明の第２生成回路に夫々相当する。また、ＮＰＮトランジスタ５２Ｂは、本発明の第３トランジスタに，ＮＰＮトランジスタ５３Ｂは、本発明の第４トランジスタに相当する。
【００２３】
ここで、図３を参照しつつ、ファンの回転速度を低下させるために電源電圧ＶＤＤを低下させた場合のモータ駆動回路１０の動作について説明する。なお、図３の、ホール信号ＶＨ１，ＶＨ２、出力電圧Ｖ１，Ｖ２の夫々において、実線は電源電圧ＶＤＤが高い場合の波形で、点線は電源電圧ＶＤＤが低い場合の波形である。電源電圧ＶＤＤが低下すると、前述のように駆動電圧ＶＯＵＴ１，ＶＯＵＴ２は小さくなるため、ファンモータの回転速度は低下する。その結果、ホール素子２１からは、電源電圧ＶＤＤが高い場合より長い周期のホール信号ＶＨ１，ＶＨ２が出力される。増幅回路２２は、ホール信号ＶＨ１，ＶＨ２の差を電源電圧ＶＤＤ電源電圧ＶＤＤが低下すると小さくなる利得で増幅するため、出力電圧Ｖ１の振幅は小さくなる。同様に、増幅回路２３からの出力電圧Ｖ２の振幅も、電源電圧ＶＤＤの低下に応じて小さくなる。そして、駆動電圧ＶＯＵＴ１は、出力電圧Ｖ１，Ｖ２の差を抵抗２５Ａ，２６Ａの比に応じた所定の利得で増幅した電圧となるため、電源電圧ＶＤＤが低下すると、飽和する最大レベルが低下するとともに、立ち上がり及び立下りが緩やかになる。なお、駆動電圧ＶＯＵＴ２は、駆動電圧ＶＯＵＴ１と逆相になるため、駆動電圧ＶＯＵＴ２も電源電圧ＶＤＤが低下すると、飽和する最大レベルが低下するとともに、立ち上がり及び立下りが緩やかになる。
【００２４】
以上に説明した構成からなる本実施形態のモータ駆動回路１０においては、増幅回路２２，２３が、ホール信号ＶＨ１，ＶＨ２の差を電源電圧ＶＤＤの低下に応じて小さくなる利得で増幅し、出力電圧Ｖ１，Ｖ２を出力する。モータコイルＬを駆動する駆動電圧ＶＯＵＴ１は、出力電圧Ｖ１，Ｖ２の差を、電源電圧ＶＤＤで飽和するよう抵抗２５Ａ，２６Ａの比に基づく所定の利得で増幅した電圧となる。この結果、電源電圧ＶＤＤを低下させると、駆動電圧ＶＯＵＴ１における立ち上がり及び立下りが緩やかになる。また、本実施形態では、駆動電圧ＶＯＵＴ１が、例えば、電源電圧ＶＤＤの中間電圧ＶＤＤ/２のレベルにある場合、ＮＭＯＳトランジスタ２８Ａ及びＰＭＯＳトランジスタ２９Ａがともにオンする。したがって、電源電圧ＶＤＤが高くなると、ＮＭＯＳトランジスタ２８Ａ及びＰＭＯＳトランジスタ２９Ａがともにオンした場合の消費電流は増加する。しかしながら、モータ駆動回路１０において電源電圧ＶＤＤを上昇させると、前述とは逆に増幅回路２２の利得が増加するため、駆動電圧ＶＯＵＴ１における立ち上がり及び立下りが急峻になる。したがって、ＮＭＯＳトランジスタ２８Ａ及びＰＭＯＳトランジスタ２９Ａがともにオンする時間を短くでき、消費電流を抑制できる。このように本実施形態では、電源電圧ＶＤＤを変化させた場合において、駆動電圧ＶＯＵＴ１の立ち上がり及び立下り時間の占める割合の変化を抑制することが可能となる。したがって、本実施形態のモータ駆動回路１０は、ファンモータの回転速度を変化すべく電源電圧ＶＤＤを変化させた場合に、騒音を減少させ、消費電流を抑制することが可能となる。
【００２５】
また、本実施形態の増幅回路２２では、ホール信号ＶＨ１，ＶＨ２の差を電流Ｉ１に変換し、電流Ｉ１に応じた電流Ｉ３を電源電圧ＶＤＤの低下に応じて小さくしている。そして、電流Ｉ３を抵抗７３Ａにて電圧変換することにより、電圧利得を変化させている。このように、増幅回路２２の電圧利得は、電源電圧ＶＤＤの低下に応じて小さくなる。一方、電源電圧ＶＤＤが上昇させた場合には、前述とは逆に、増幅回路２２の電圧利得は大きくなる。したがって、本実施形態では、電源電圧ＶＤＤを変化させた場合において、駆動電圧ＶＯＵＴ１の立ち上がり及び立下り時間の占める割合の変化を抑制することが可能となる。
【００２６】
また、増幅回路２２では、電源電圧ＶＤＤを抵抗７１Ａ，７２Ａで分圧した電圧と、所定電圧を生成する電圧源８０Ａの電圧とを、電流Ｉ２をバイアス電流とするＮＰＮトランジスタ５２Ａ，５３Ａからなる差動回路で比較している。これにより、電源電圧ＶＤＤが変化すると、電流Ｉ２のうち、電源電圧ＶＤＤに応じた電流をＮＰＮトランジスタ５２Ａに流すことが可能となる。このような構成にすることで、結果的に出力電圧Ｖ１の振幅を電源電圧ＶＤＤが低下した際に、小さくすることが可能となる。一方、電源電圧ＶＤＤが上昇した際には、出力電圧Ｖ１の振幅は大きくなる。したがって、本実施形態では、電源電圧ＶＤＤを変化させた場合において、駆動電圧ＶＯＵＴ１の立ち上がり及び立下り時間の占める割合の変化を抑制することが可能となる。
【００２７】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態であるモータ駆動回路１０の構成を示す図である。
【図２】本発明の一実施形態である増幅回路２２，２３の構成を示す図である。
【図３】モータ駆動回路１０の動作を説明するための図である。
【図４】一般的なモータ駆動回路１００の構成を示す図である。
【図５】モータ駆動回路１００の動作を説明するための図である。
【符号の説明】
【００２９】
１０  モータ駆動回路
２０  電源回路（ＲＥＧ）
２１  ホール素子
２２，２３  増幅回路
２４Ａ，２４Ｂ  オペアンプ
２５Ａ，２５Ｂ，２６Ａ，２６Ｂ，７０Ａ〜７３Ａ，７０Ｂ〜７３Ｂ  抵抗
２７Ａ，２７Ｂ  インバータ
２８Ａ，２８Ｂ  ＮＭＯＳトランジスタ
２９Ａ，２９Ｂ  ＰＭＯＳトランジスタ
５０Ａ〜５３Ａ，５０Ｂ〜５３Ｂ  ＮＰＮトランジスタ
５４Ａ〜５７Ａ，５４Ｂ〜５７Ｂ  ＰＮＰトランジスタ
６０Ａ，６１Ａ，６０Ｂ，６１Ｂ  電流源
８０Ａ，８１Ａ，８０Ｂ，８１Ｂ  電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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