(57)【要約】【課題】第１電荷格納セル（３８、４０）及び第２電荷格納セル（３８、４０）を有するデュアルセルメモリデバイス（６）にプログラミングを行う方法である【解決手段】。この方法の一局面によれば、この方法は、前記第１電荷格納セル及び前記第２電荷格納セルを過消去し、前記メモリデバイスの消去状態の電圧閾値を通常状態の電圧閾値よりも低下させる工程を備えることができる。この方法の他の局面によれば、この方法は、前記第１電荷格納セル及び前記第２電荷格納セルが同一のデータ状態になるようにプログラミングし、そして、プログラミングが行われた前記第２電荷格納セルが前記データ状態に対応する電荷を格納することを検証する工程を備えることができる。検証できない場合は、両方の電荷格納セルに再度パルスを印加する。【選択図】図３
2010102828.tif 000002
【特許請求の範囲】
【請求項１】
第１電荷格納セル（３８、４０）及び第２電荷格納セル（３８、４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって、
帯電プログラムレベルに対応する第１の量の電荷を格納するように、前記第１電荷格納セルにプログラミングを行う工程、
前記帯電プログラムレベルに対応する第２の量の電荷を格納するように、前記第２電荷格納セルにプログラミングを行う工程、及び、
プログラミングが行われた前記第２電荷格納セルが前記帯電プログラムレベルに対応する電荷を格納していることを検証し、検証できない場合は、プログラミングが行われた前記第１電荷格納セル及びプログラミングが行われた前記第２電荷格納セルの各々に再度パルスを印加する工程、を備えるプログラミングを行う方法。
【請求項２】
再度パルスを印加する間には、プログラミングが行われた前記第１電荷格納セルに再度パルスを印加してから、プログラミングが行われた前記第２電荷格納セルに再度パルスを印加する請求項１記載のプログラミングを行う方法。
【請求項３】
第１電荷格納セル（３８、４０）及び第２電荷格納セル（３８、４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって、
帯電プログラムレベルに対応する第１の量の電荷を格納するように、前記第１電荷格納セルにプログラミングを行う工程、
前記帯電プログラムレベルに対応する第２の量の電荷を格納するように、前記第２電荷格納セルにプログラミングを行う工程、及び、
プログラミングが行われた前記第１電荷格納セルが前記帯電プログラムレベルに対応する電荷を格納していることを検証し、検証できない場合は、プログラミングが行われた前記第１電荷格納セル及びプログラミングが行われた前記第２電荷格納セルの各々に再度パルスを印加する工程、を備えるプログラミングを行う方法。
【請求項４】
請求項１〜３のいずれか１項の方法でプログラミングされた電荷捕捉型誘電体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、不揮発性メモリ装置に関し、特に、デュアルセルメモリデバイス、電荷捕捉型誘電体メモリデバイス、電子的に消去及びプログラミング可能なメモリデバイスのようなフラッシュメモリデバイスを用いたデータ格納方法に関する。
【背景技術】
【０００２】
近年の集積回路の製造において、フラッシュメモリユニットのように、集積回路メモリユニット上の装置領域毎に格納されるデータ量を増大させる傾向が広がっている。メモリユニットは、通常、比較的多数のコアメモリデバイスを備える（これらをコアメモリセルと称することもある）。例えば、電荷捕捉型誘電体フラッシュメモリデバイスのような従来のデュアルセルメモリデバイスは、ダブルビット配列でデータを格納することができる。すなわち、一つのビット（すなわち、論理値１と論理値０のように二つの状態を有するバイナリデータ値）は、メモリデバイスの第１側の電荷格納セルを用いて格納され、二番目のビットは、メモリデバイスの第２側のコンプリメンタリ電荷格納セルを用いて格納される。
【０００３】
このようなメモリデバイスへのプログラミング（“プログラム状態”とすること）は、例えば、熱電子注入によって実現することができる。熱電子注入では、規定された期間に亘って適当な電位をメモリデバイスの各ゲート及びドレインに印加することにより、デバイスをパルシングがなされる。プログラミングパルスを与えている間、典型的にはソースは接地される。メモリデバイスの読出は、各ゲート及び各ドレインに適当な電圧を印加することと、リード電荷捕捉型セル(read charge trapping cell)がプログラミングされた状態(programmed state)であるか、アンプログラムド状態状態(unprogrammed state)であるかを判定するために、（デバイスの電圧閾値を示す）ドレインからソースに流れる電流値を基準値と比較することとを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
周知の電荷捕捉型誘電体フラッシュメモリデバイスが二つのシングルビット２値データ値をメモリデバイス毎に格納可能であるとしても、周知の電荷捕捉型誘電体フラッシュメモリデバイスには、特に、繰り返し行われるプログラミング／消去(Ｐ／Ｅ prpgram/erase)サイクルにおけるデータ保持の問題がある。データ保持の問題の原因としては、電荷損失とコンプリメンタリな、即ち相補的なビットの妨害（例えば、メモリデバイスのプログラミングされていない側を読出している間に、メモリデバイスのプログラミングされた側が、メモリデバイスの電圧閾値に影響を与える場合）を含む。
【０００５】
この結果、メモリデバイスのデータ保持能力及び信頼性特性を増大させつつ、メモリデバイスにデータを格納することへの要望が以前より増している。
【課題を解決するための手段】
【０００６】
本発明の一形態によれば、本発明は、第１電荷格納セル及び第２電荷格納セルを有する電荷捕捉型誘電体メモリデバイスへのプログラミング方法に関する。このプログラミング方法は、メモリデバイスの消去状態電圧閾値を通常状態(natural state)の電圧閾値よりも低く遷移させるために前記第１電荷格納セル及び前記第２電荷格納セルを過消去する工程、ブランクプログラミングレベル及び第１帯電プログラミングレベルから選択される第１プログラミング状態に対応する第１電荷量を格納するように第１電荷格納セルにプログラミングする工程、及び、前記ブランクプログラミングレベル及び第２帯電プログラミングレベルから選択される第２プログラミング状態に対応する第２電荷量を格納するように第２電荷格納セルにプログラミングする工程を備える。
【０００７】
本発明の他の形態によれば、本発明は、第１電荷格納セル及び第２電荷格納セルを有する電荷捕捉型誘電体メモリデバイスへのプログラミング方法に関する。このプログラミング方法は、帯電プログラミングレベルに対応する第１電荷量を格納するように前記第１電荷格納セルにプログラミングする工程、前記帯電プログラミングレベルに対応する第２電荷量を格納するように前記第２電荷格納セルにプログラミングする工程、及び、プログラミングが行われた第２電荷格納セルが帯電プログラミングレベルに対応する電荷を格納しているか検証する工程であって、もし検証に失敗した場合、プログラミングが行われた各第１電荷格納セル及びプログラミングが行われた各第２電荷格納セルを再度パルシングする工程を備える。
【０００８】
本発明のさらに他の局面によれば、本発明は、第１電荷格納セル及び第２電荷格納セルを有する電荷捕捉型誘電体メモリデバイスへのプログラミング方法に関する。このプログラミング方法は、帯電プログラミングレベルに対応する第１電荷量を格納するように第１電荷格納セルにプログラミングする工程、帯電プログラミングレベルに対応する第２電荷量を格納するように第２電荷格納セルにプログラミングする工程、及び、プログラミングが行われた第１電荷格納セルが帯電プログラミングレベルに対応する電荷を格納しているか検証する工程であって、もし検証に失敗した場合、プログラミングが行われた各第１電荷格納セル及びプログラミングが行われた各第２電荷格納セルを再度パルシングする工程を備える。
【０００９】
本発明のこれらの特徴及びさらに別の特徴は、以下の詳細な説明及び図面によって明示される。
【図面の簡単な説明】
【００１０】
【図１】本発明によるプログラミング方法を適用することのできる複数のコアメモリデバイスを有する例示的なメモリユニットの構成を示すブロック図である。
【図２】コアメモリデバイスを含むメモリユニットのコアメモリアレイの一部の構成を示すブロック図である。
【図３】図２における3-3線に沿ったコアメモリアレイの例示的なコアメモリデバイスの断面構成を示す図である。
【図４】コアメモリデバイスの電荷格納セルの“シングルビット”プログラミング及び“デュアルビット” プログラミングに対する相対的なプログラミングレベル電圧閾値の特性の説明図。
【図５】コアメモリデバイスの電荷格納セルの“シングルビットマルチレベルセル（ＭＬＣ）” プログラミング及び“クァッドビット” プログラミングに対する相対的なプログラミングレベル電圧閾値の特性の説明図。
【図６】本発明におけるブランク状態電圧閾値の遷移を示す特性の説明図である。
【図７】本発明におけるセルメモリデバイスの環境設定、プログラミング及び検証の方法を示す処理手順図である。
【発明を実施するための形態】
【００１１】
以下の詳細な説明において、本発明の異なる形態に示される構成要素であっても、同様の構成要素には同一の符号を付す。本発明を明確かつ正確な説明のために、図面は必ずしも一定の縮尺で製図されてはおらず、また、幾つかの特徴部分は幾分略して示されている。
【００１２】
図１は、例示的なメモリユニット２の構成を示すブロック図である。メモリユニット２は、例えばデュアルセルメモリデバイス、不揮発性メモリデバイス、電子的に消去可能かつプログラミング可能なフラッシュメモリデバイスのような複数のメモリデバイスを含むコアメモリアレイ４を備える。例えば、メモリデバイスは、以下で詳細に説明するような電荷捕捉型誘電体フラッシュメモリデバイスで構成することができる。
【００１３】
コアメモリアレイ４のメモリデバイスは、複数のコアメモリデバイス６及びこれに対応あるいは関連する複数のダイナミック基準メモリデバイス８を備えるように構成することができる。一形態においては、コアメモリアレイ４は、ダイナミック基準メモリデバイス８がコアメモリデバイス６のマトリクス内に形成されるように配列されていてもよい。
【００１４】
外部基準メモリデバイス１０のような他のメモリデバイスは、メモリユニット２の一部となるように構成することができる。外部基準メモリデバイス１０は、コアメモリアレイ４から分離されており、また、例えば、消去検証基準セル、プログラミング検証基準セル及びソフトプログラミング基準セルを備えるように構成することができる。
【００１５】
この技術分野における通常の知識を有する者であれば、メモリユニット２のカスタマーによって、データやプログラムによって実行可能なコードのような情報が格納されるようにコアメモリデバイス６が用いられる可能性があることを理解するであろう。ダイナミック基準メモリデバイス８は、コアメモリデバイス６を読出すときの支援のために用いられる。より具体的には、ダイナミック基準メモリデバイス８は、コアメモリ６のデータレベルビヘイビアの指標、つまりデータレベル特性の指標として用いられる。例えば、プログラミング、検証、読出及び消去のようなメモリユニット２の様々な選択肢は、論理回路１２によって制御することができる。
【００１６】
図２は、メモリユニット２のコアメモリアレイ４の一部あるいはセクタ１４の構成を示すブロック図である。セクタ１４は、コアメモリデバイス６及び一つあるいは複数のダイナミック基準メモリデバイス８を備えるように構成することができる。セクタ１４は、コアメモリデバイス６及びダイナミック基準メモリデバイス８を動作可能に形成するために、誘電体スタック２０とともに配列されたワードライン１６及びビットライン１８を備えるように構成することができる。ワードライン１６及びビットライン１８に適当な電圧を印加すると、セクタ１４のコアメモリデバイス６及びダイナミック基準メモリデバイス８をアドレスすることができ、各メモリデバイス（コアメモリデバイス６及びダイナミック基準メモリデバイス８のいずれか）へのプログラミング、読出、検証及び／または消去動作を行うことが可能になる。ビットライン接点２２は、誘電体スタック２０を通じてのビットライン１８への電子的接続を確立するために利用される。
【００１７】
図３は、セクタ１４の一部を示す図であって、コアメモリ４のメモリデバイスの例示的な配列を図示する断面図である。図３の断面図には、二つのコアメモリデバイス６の断面構造が示されている。ダイナミック基準メモリデバイス８と同様に、いずれのコアメモリデバイス６も、仮想接地されたメモリデバイス、デュアルセルメモリデバイス、不揮発性メモリデバイス、電子的に消去可能及びプログラミング可能なフラッシュメモリデバイスである。ここで、メモリデバイス６は例示的な目的で示されたものであり、他の構成要素（例えば、スタックゲート配列、凹形ゲート配列など）を用いることもできることに留意されたい。さらに、コアメモリ６のダイナミック基準メモリデバイス８に対する相対的な位置は、変更可能である。
【００１８】
例示的なコアメモリデバイス６は、複数の電荷捕捉型誘電体形式のフラッシュメモリデバイスで構成される。この形式のフラッシュメモリデバイスは、それぞれ、独立的にプログラミング及び読出可能な一対のコンプリメンタリ電荷捕捉領域３８、４０を備える。
【００１９】
ここで、説明を簡単にするために、ひとつのコアメモリデバイス６だけの配列を示すが、その他のコアメモリデバイス６及びダイナミック基準メモリデバイス８も同一の構成及び動作原理を有する。
【００２０】
図示する形態では、コアメモリデバイス６は、Ｐ型半導体基板２４を備える。基板２４内には、ビットライン１８が埋め込みビットライン形式で形成されている。ビットライン１８（ここでは導電領域と称する場合もある）は、Ｎ型の不純物（ドーパント）を基板２４内にインプラント注入することにより形成することができる、あるいは、金属ないし金属含有コンパウンド（例えば、シリサイドビットライン１８）から形成することができる。各コアメモリデバイス６に対して、隣り合う一対のビットライン１８は、様々なプログラミング動作及び読出動作の間にソース及びドレインとして機能する導電領域を形成する。各デバイスに対して、本体２６は、隣り合うビットラインの対同士の間に配設されている。特に図示しないが、ビットライン１８上に窒化膜を形成してもよいし、ビットライン１８に隣り合うＰ＋ポケット注入領域を付加的に設けてもよい。
【００２１】
基板２４の上には誘電体スタック２０が形成されている。この誘電体スタック２０は、（ここではトンネル誘電体層と称する場合もある）下部誘電体層２８を備える。この下部誘電体層２８は、例えば、酸化シリコン(SiO2)やその他の（例えば、相対的な誘電率が１０より小さい）標準的なＫ材料(standard-K material) あるいは（例えば、一形態では、相対的な誘電率が１０より高い、あるいは、２０より高い）高Ｋ材料(high-K material)で形成されている。
【００２２】
下部誘電体層２８の上には、（ここでは電荷格納層３０と称する場合もある）電荷捕捉層が形成されている。この電荷格納層３０は、例えば、窒化珪素(Si3N4)あるいはその他の適切な材料を含む非導電材料で形成されている。
【００２３】
電荷格納層３０の上には、（ここでは上部誘電体層３２と称する場合もある）他の誘電体層が形成されている。この上部誘電体層３２は、例えば、酸化シリコン、上記とは異なる標準的なＫ材料あるいは高Ｋ材料で形成されている。
【００２４】
ワードライン１６は、上部誘電体層３２の上に形成されている。それぞれのコアメモリデバイス６に対して、一つのワードライン１６がゲート電極３４として機能する。ワードライン１６は、例えば、多結晶シリコンで形成される。代替的な構成として、ゲート電極３４は、相互接続された導電島状構造物またはパッドで構成することができる。ワードライン１６及び誘電体スタック２０の動作機能は、本体２６内で一つのビットライン１８から隣のビットライン１８に伸延するチャネル３６を制御することである。
【００２５】
この技術分野で通常の知識を有する者であれば、コアメモリデバイス６に変更を加えることができるであろう。そのような変更は、コアメモリデバイス６の物理的構成、用いられる材料、不純物注入パラメータやその他同様のものを変更することを含む。しかしながら、ここで説明するプログラミング、検証、読出、及び／または、消去の技術は、そのように変更されたデバイスと協働して用いることが可能である。
【００２６】
コアメモリデバイス６は、仮想接地デバイスとして構成することができる。すなわち、コアメモリデバイス６の様々な処理の間に、対応するビットラインに印加する電位をそれぞれ制御することにより、コアメモリデバイス６に関連するいずれのビットライン１８も電子あるいは正孔のソースとして機能することが可能である。加えて、電子及び／または正孔のソースとして機能するビットライン１８は、接地されてもよく、あるいは、バイアス電位に接続されてもよい。
【００２７】
以下の詳細な説明によって明らかになるように、電荷格納層３０の中では、コアメモリデバイス６は、導電領域のうちの一つ（すなわちビットライン１８ａとして表されるビットライン）に隣り合う第１電荷格納領域（ここではノーマルセル、右側ビットあるいは第１電荷格納セル３８と称する場合もある）と、導電領域のうち前記導電領域とは異なる導電領域（すなわち、ビットライン１８ｂと表されるビットライン）に隣り合う第２電荷格納領域（ここではコンプリメンタリセル、左側ビットあるいは第２電荷格納セル４０と称する場合もある）とを備える。
【００２８】
図示する形態では、コアメモリデバイス６は、構造的にシンメトリカルであり、プログラミング、検証、読出及び消去の各処理の間にビットライン１８ａ及び１８ｂ（ソース及びドレイン）の役割をそれぞれ切り替えることにより、第１電荷格納セル３８及び第２電荷格納セル４０のプログラミング、検証、読出及び消去を行うことができる。それゆえ、対象となる電荷格納セル３８、４０によって、ビットライン１８ａ、１８ｂは、互いに交換可能に、ソース及びドレインと称されることになる。
【００２９】
図面を簡略化するために、コアメモリデバイス６は、第１側あるいはＡ側、及び、第２側あるいはＢ側を有すると称されることがある。図示する例では、第１電荷格納セル３８はＡ側に位置しており、第２電荷格納セル４０はＢ側に位置している。しかしながら、ソース及びドレインという文言に関しては、Ａ側及びＢ側という文言を互いに交換可能に用いることができる。
【００３０】
ここでは「シングルビット」形態と称する一形態では、各電荷格納セル３８、４０は、ふたつのデータ状態を有する。しかしながら、各電荷格納セル３８、４０は、データ保持性を高めるために同一のデータを格納するようにプログラミングするため、各電荷格納セル３８、４０に格納されているデータ状態を判定するためには、電荷格納セル３８、４０のうちのひとつを読出せば済む。
【００３１】
“デュアルビット”形態と称する他の形態では、各電荷格納セル３８、４０は、独立的に二つのデータ状態を有することができる。すなわち、各電荷格納セル３８、４０は、コアメモリデバイス６の非対称データ格納性を利用して、いずれのデータ状態にもプログラミングすることができる。各電荷格納セル３８、４０に格納されたデータ状態を判定するためには、電荷格納セル３８、４０の各々を別々の読出動作において読出すことができる。
【００３２】
シングルビット形態及びデュアルビット形態では、データ状態は、論理“０”と論理“１”のように２値を表すことができる。論理“１”は、例えば、電荷格納セル３８、４０をブランクプログラムレベルとも称するプログラミングされていない状態のままにすることによって実施される。論理“０”は、例えば、所望の電荷格納セル３８、４０内にある一定量の電荷を格納することによって実施される。この状態は、帯電状態、プログラミングされた状態、プログラミングされたレベルまたは帯電プログラムレベルとも称される。
【００３３】
シングルビットマルチレベルセル(ＭＬＣ:single-bit multi-level cell)またはシングルビットＭＬＣ形態と称する他の形態では、各電荷格納セル３８、４０は、４つのデータ状態のように複数のデータ状態を有することができる。しかしながら、各電荷格納セル３８、４０は、データ保持性を高めるために、同一のデータ状態を格納するようにプログラミングされる。各電荷格納セル３８、４０に格納されたデータ状態を判定するためには、電荷格納セル３８、４０のうちのひとつを読出せば済む。それゆえ、シングルビットＭＬＣ形態では、各コアメモリデバイス６（あるいは“トランジスタ”）は、４つのデータ状態（すなわち、読出電荷格納セル３８、４０に関する４つのデータ状態）を有する。他の形態では、３つ以上の帯電プログラムレベルがあってもよい。
【００３４】
“クァッドビット”形態と称する他の形態では、各電荷格納セル３８、４０は、４つのデータ状態のように独立的に複数のデータ状態を有することができる。すなわち、各電荷格納セル３８、４０は、コアメモリデバイス６の非対称データ格納性を利用して、任意の複数のデータ状態にプログラミングを行うことができる。各電荷格納セル３８、４０に格納されたデータ状態を判定するためには、各電荷格納セル３８、４０を別々の読出動作で読出せばよい。それゆえ、クァッドビット形態では、各コアメモリセル６（あるいは“トランジスタ”）は、１６のデータ状態を有する（すなわち、関係付けられた対の電荷格納セル３８、４０の間では、ブランクプログラムレベルと３つの帯電プログラムレベルの１６通りの組み合わせがある）。他の形態では、３つ以上の帯電プログラムレベルがあってもよい。
【００３５】
シングルビットＭＬＣ形態及びクァッドビット形態では、各帯電格納セル３８、４０のデータ状態は、論理“０”−“０”、論理“０”−“１”、論理“１”−“０”及び論理“１”−“１”のように２ビットの２値ワード(two bit binary word)を表すことができる。例えば、論理“１”−“１”データ状態は、所望の電荷格納セル３８、４０を、ここで”レベルＡ“と称するブランクプログラムレベルとも称するプログラミングされていない状態のままにすることによって実施される。その他の論理データ状態は、例えば、所望の電荷格納セル３８、４０に識別可能な複数の量の電荷を格納することによって実施される。これらの状態は、帯電状態、プログラミングされた状態(programmed states)、プログラミングされたレベル(programmed levels)または帯電プログラムレベル(charged program levels)とも称される。ここでは、“１”−“０”データ状態に対応する最も低い帯電プログラムレベルは、“レベルＢ”と称する。
【００３６】
ここでは、“０”−“１”データ状態に対応する真ん中の帯電プログラムレベルは“レベルＣ”と称する。また、“０”−“０”データ状態に対応する一番高い帯電プログラムレベルは“レベルＤ”と称する。他のシングルビットＭＬＣ形態及びクァッドビット形態では、３つ以上の帯電プログラムレベルがある。
【００３７】
開示の目的のために、電荷格納セル３８、４０のいずれのセルに電荷を格納するプログラム技術は、チャネル熱電子注入（ＣＨＥ:channel hot electron injection）とも称する熱電子注入を備える。しかしながら、特定のメモリデバイスを用いる変形例に適合させるために、プログラム技術の変更が可能であることが理解されるであろう。
【００３８】
第１電荷格納セル３８の隣の（ドレインとして機能する）ビットライン１８ａに選択された電圧を印加することにより、熱電子注入を用いて、第１電荷格納セル３８を所望の帯電プログラムレベル（シングルビット形態及びデュアルビット形態では、単一の帯電プログラムレベルであり、シングルビットＭＬＣ形態及びクァッドビット形態では、複数の帯電プログラムレベルのいずれかのレベル）にプログラミングすることができる。これに加えて、選択された電圧を（ゲート電極３８として機能する）ワードライン１６に印加する。他方のビットライン１８ｂは、第１電荷格納セル３８のＣＨＥプログラムのために、ソース（すなわち、電子のソース）として機能する。
【００３９】
一形態では、（周知の電荷捕捉型誘電体フラッシュメモリデバイスにおいて見受けられるように接地されるか、あるいはフローティングされるよりもむしろ）バイアス電位がソースに印加される。プログラミング中にソースにバイアス電位を印加する結果、コアメモリデバイス６のデータ保持性の向上をもたらす電子注入の制御性の向上を達成することができ、及び／または、所望の帯電プログラムレベルを達成するための電荷注入の正確性の向上を達成することができる。
【００４０】
ゲート電極３４に電圧が印加されると、ソース及びドレインは、誘電体層２８、３２及び電荷格納層３０にバーティカル電子領域、つまり垂直な電子領域を生成し、チャネル３６の長手方向に沿って、ソースからドレインへラテラル電子領域、つまり横方向の電子領域を生成する。規定の閾電圧値において、チャネル３６は反転し、電子はソースから離れ、ドレインに向かって加速する。電子がチャネル３６の長手方向に沿って移動するに連れ、電子はエネルギを蓄え、十分なエネルギ量に達すると、電子は、下部誘電体層２８のポテンシャルバリアを飛び越えて、電子が捕捉される電荷格納層３０に到達することができる。電子がポテンシャルバリアを飛び越える確率は、電子が最も大きなエネルギを得る、ドレイン（すなわちビットライン１８ａ）に隣り合う電荷格納セル３８の領域内において最高となる。これらの加速された電子は熱電子と称され、一度電荷格納層３０に注入されると、電荷格納層３０の電荷格納セル３８内に留まる。捕捉された電子は、電荷格納層３０内の導電率の低さ及び横方向電子領域の低さのために、電荷格納層３０内では拡散しない傾向にある。従って、捕捉された電荷は、電荷格納セル３８内の隣り合うビットライン１８ａの近傍の電荷捕捉領域内に偏在する。
【００４１】
第１電荷格納セル３８にプログラミングを行うための前述の技術は、第２電荷格納セル４０にプログラミングを行うために用いることが可能であるが、ビットライン１８ａ及びビットライン１８ｂの機能は逆となる（すなわち、ソースとドレインが逆になる）。
【００４２】
加えて、図４は、コアメモリデバイス６の電荷格納セル３８、４０のシングルビットプログラミング、及び、デュアルビットプログラミングに対する相対的な電圧閾値(Vt)を含む特性を示す特性群を示す。電圧閾値の特性４２は、電荷格納セル３８、４０が様々なデータ状態にそれぞれおかれたときのコアメモリデバイス６のデータ状態の様子を示す。
【００４３】
第１特性４２ａは、電荷格納セル３８、４０がブランクプログラムレベルに対応するそれぞれの電荷量を格納した場合におけるコアメモリデバイス６の電圧閾値の特性を対数表示したものである。すなわち、電荷格納セル３８、４０のうちの一方が読出され、かつ、電荷格納セル３８、４０が共にブランク状態である場合は、コアメモリデバイス６の電圧閾値は第１特性４２ａ内で低下する。
【００４４】
このデータ格納状況に対応する２値データ値を用いると、第１特性４２ａは、“１１”状態(“11”state)と称することができる。ここで、“１１”のうちの第１の“１”は、電荷格納セル３８、４０のうちの一方が読出されている（あるいは“読出ビット(read bit)”）ことに対応し、“１１”のうちの第２の“１”は、電荷格納セル３８、４０のうちの他方が読出されていない（あるいは“非読出ビット(unread bit)”）に対応する。第１特性４２ａの最大値は、コアメモリデバイス６の消去あるいはブランク電圧閾値（Vtblank）を表す。
【００４５】
第２特性４２ｂは、電荷格納セル３８、４０が帯電プログラムレベルに対応する電荷量をそれぞれ格納している場合におけるコアメモリデバイス６の電圧閾値の特性を対数表示したものである。すなわち、電荷格納セル３８、４０のうちの一方が読出され、電荷格納セル３８、４０の両方が帯電状態にある場合は、コアメモリデバイス６の電圧閾値は第２特性４２ｂ内で低下する。このデータ格納状況に対応する２値データ値を用いると、第２特性４２ｂは、“００”状態(“00”state)と称することができる。ここで、“００”のうちの第１の“０”は、読出ビット(read bit)に対応し、“００”の第２の“０”は、非読出ビット(unread bit)に対応する。
【００４６】
第３特性４２ｃは、電荷格納セル３８、４０のうちの一方（読出）がブランクプログラムレベルに対応する量の電荷を格納し、電荷格納セル３８、４０がの内の他方（非読出）が帯電プログラムレベルに対応する量の電荷を格納している場合におけるコアメモリデバイス６の電圧閾値の特性を対数表示したものである。このデータ格納状況に対応する２値データ値と、第１及び第２の数値の前述のネーミング規則に従うと、第３特性４２ｃは、“１０”状態と称すことができる。“１０”状態は、コンプリメンタリビット配置(conplimentary bit ddisturb (ＣＢＤ))状態と称することができる。これは、非読出ビットによって格納された電荷は、電圧閾値を僅かながら上昇させ、ブランク状態特性４２ａよりも高くする効果があるからである。
【００４７】
第４特性４２ｄは、電荷格納セル３８、４０のうちの一方（読出）が帯電プログラムレベルに対応する量の電荷を格納し、電荷格納セル３８、４０のうちの他方（非読出）がブランクプログラムレベルに対応する量の電荷を格納した場合におけるコアメモリデバイスの電圧閾値の特性を対数表示したものである。この状態に対応する２値データと、第１及び第２の数値が表す前述の取り決めとを用いると、第３特性４２ｂは、“０１”状態と称することができる。この状態において、電荷格納セル３８、４０によって格納される異なる電荷量は、僅かに電圧閾値を僅かに低下させ、プログラミングが行われた状態の特性４２ｂよりも低くする効果がある。
【００４８】
加えて、図５は、コアメモリデバイス６の電荷格納セル３８、４０のシングルビットＭＬＣプログラミング、及び、クァッドビットプログラミングに対する相対的な電圧閾値(Vt)を含む特性を示す特性群を示す。ブランク状態あるいはレベルＡは、特性４４ａによって表され、レベルＢは特性４４ｂ、レベルＣは特性４４ｃ、及び、レベルＤは特性４４ｄによってそれぞれ表される。コアメモリデバイス６の他の電荷格納セル３８、４０のデータ状態に対する相対電圧閾値特性は、図５に示す特性と同様の特性を有する。ここに示す図面の簡略化のために、ＣＢＤ電圧閾値の特性は、図５に示さないシングルビット形態及びデュアルビット形態のＣＢＤ電圧閾値特性４２ｃ及び４２ｄ（図４参照）と同様である。しかしながら、電荷格納セル３８、４０が同様ではないデータ状態にプログラミングされた場合は、電圧閾値特性４４は、ＣＢＤの結果として、電圧閾値軸に沿って情報あるいは下方に遷移する傾向を有する可能性がある。
【００４９】
（以下で詳細に述べる）プログラム状態の組み合わせは、ターゲット電荷格納セル３８、４０がレベルＤにプログラミングされた場合に、電荷格納セル３８、４０によって格納された電荷量が、電荷格納セル３８、４０がレベルＣにプログラミングされた場合に電荷格納セル３８、４０によって格納される電荷量よりも多くなるように選択することが可能である。一形態では、レベルＤの特性４４ｄの最小電圧閾値(VtprogD)は、レベルＣ特性４４ｃの最大電圧閾値よりも約１ボルト高い。同様に、レベルＢにプログラミングされた電荷格納セル３８、４０に格納された電荷量は、電荷格納セル３８、４０がレベルＡにプログラミングされた場合における電荷格納セル３８、４０によって格納される電荷量より多い。一形態では、レベルＢ特性４４ｂの最小電圧閾値(VtprogB)は、レベルＡ特性４４ａの最大電圧閾値あるいは消去電圧閾値(Vtblank)よりも約１．５ボルト高い。
【００５０】
シングルビット形態及びデュアルビット形態の電圧閾値特性４２ａは、シングルビットＭＬＣ形態及びクァッドビット形態のブランク状態の電圧閾値特性４４ａに対応してもよい（すなわち、特性の最小点、最大点及びピーク点は同一あるいは略同一であってもよい）。同様に、シングルビット形態及びデュアルビット形態の帯電プログラム状態の電圧閾値特性４２ｂは、シングルビットＭＬＣ形態及びクァッドビット形態の最高電荷プログラム状態電圧閾値特性４４ｄに対応してもよい（すなわち、特性の最小点、最大点及びピーク点は、同一あるいは略同一であってもよい）。
【００５１】
コアメモリデバイス６の電荷格納セル３８、４０の読出は、例えば、逆読み動作を用いることによって実行することができる。例えば、第１電荷格納セル３８を読出すためには、第１電荷格納領域３８の反対にある導電領域（すなわち、読出動作の間はドレインとも称されるビットライン１８ｂ）に電圧を印加すればよく、また、ゲート電極３４に電圧を印加すればよい。第１電荷格納領域３８と隣り合う導電領域（すなわち、読出動作の間はソースとも称されるビットライン１８ａ）を接地すればよい。第２電荷格納セル４０を読出すためには、ビットライン１８ａとビットライン１８ｂの役割を逆にすればよい。
【００５２】
読出動作の間には、チャネル３６を横断して流れる電流量を、コアメモリデバイスの電圧閾値の指標として用いることができ、また、この電流量を電荷格納セル３８、４０のうちの読出(“read”)の一つを判定するために基準電流値と比較することができる（この基準電流は、基準電圧閾値の指標として作用する）。
【００５３】
読出動作ドレイン電圧は、非読出電荷格納セル３８、４０の下のチャネル３６内に空乏領域を生成するように機能する。この空乏領域は、読出のマージンにおける(on read margin)ＣＢＤの効果を最小化するために、非読出電荷格納セルによって格納される電荷を部分的にマスクしてもよいし、部分的に覆ってもよい。デュアルビット形態及びクァッドビット形態のためには、ドレイン電圧は約１．３ボルトから約１．６ボルトに設定され、ゲート電圧は約５ボルトである。シングルビット形態及びシングルビットＭＬＣ形態のためには、ドレイン電圧は１ボルト以下（例えば、約０．４ボルトから約０．７ボルト）に設定され、ゲート電圧は約３ボルトである。
【００５４】
シングルビット形態においては、読出マージン(read margin)は、ブランク状態の電圧Vtblankから“００”状態電圧閾値特性４２ｂの最小電圧閾値（またはVtprog）との差の電圧閾値とすることができる。デュアルビット形態では、読出マージンは、“１０”状態の特性４２ｃの最大電圧閾値から“０１”状態の特性４２ｄの最小電圧閾値まで低下させることができる。同様の読出マージンは、シングルビットＭＬＣ形態及びクァッドビット形態からも導き出される。
【００５５】
一般的に、特性が電圧閾値軸に近付くにつれ、様々なプログラムレベルの間で区別する読出動作基準値（例えば、基準電流値または基準電圧値）を生成することが困難になる。これは、シングルビットＭＬＣ形態及びクァッドビット形態において周波数が高い場合に、コアメモリデバイス６によって格納される有り得るデータ上体の組み合わせの数が増えるために、顕著になる。
【００５６】
加えて、図６は、コアメモリデバイス６のデータ保持性において、プログラミング／消去（Ｐ／Ｅ）サイクル、及び／または経年変化もたらす影響を図示したものである。図を簡略化するために、図６は、シングルビットの場合におけるこれらの影響を示す。しかしながら、これらの影響は、ここで説明するすべてのプログラミング形態に適用され、また、前述したように、ＣＢＤを考慮する場合、及び／または、ＭＬＣプログラムが用いられる場合は、よりシビアになる。
【００５７】
図６は、複数のプログラミング／消去（Ｐ／Ｅ）サイクルの前のデュアルセルメモリデバイス６のシングルビットプログラミングのための相対的なプログラムレベルの電圧閾値特性と、複数のプログラミング／消去（Ｐ／Ｅ）サイクルの前の後のものとを比較する特性群を示す図である。より具体的には、図６の特性群は、第１軸（軸ａとして規定する）を有する。この軸ａは、メモリデバイス６が比較的新しく（すなわち、１回から１０００回以上のＰ／Ｅサイクルのような複数のＰ／Ｅ処理に曝されてなく）、及び／または、メモリデバイス６が人工的に経年変化を生じさせる“ベイク”処理に曝されてない場合のメモリデバイス６の相対的な電圧閾値特性４６を表す。
【００５８】
図６の特性群は、第２軸（軸ｂとして規定される）も有する。この軸ｂは、メモリデバイス６に複数のＰ／Ｅ処理（例えば、１回から１０００回以上のいずれかの回数のＰ／Ｅ処理）が繰り返し行われ、及び／または、メモリデバイス６が寿命（ＥＯＬ:end-of-life）状態になるまで人工的に経年変化を生じさせる“ベイク”処理に曝された場合のメモリデバイス６の相対的な電圧閾値特性４８を表す。
【００５９】
第１軸（または軸ａ）は、電圧閾値特性４６と電圧閾値特性４８の比較を容易にするために、第２軸（または軸ｂ）より上に表してある。
【００６０】
第１電圧閾値特性４６ａは、電荷格納セル３８、４０の両方のブランク状態を表す。
従って、特性４６ａは、特性４２ａ及び４４ａに対応するものと考えることができる。第２電圧閾値特性４６ｂは、電荷格納セル３８、４０の両方の帯電プログラムレベルを表す。
【００６１】
従って、特性４６ｂは特性４２ｂ及び４４ｂに対応するものと考えることができる。
ここで、例示目的で、第１電荷格納セル３８（またはＡ側）は、第２電荷格納セル４０（またはＢ側）がプログラミングされる前にプログラミングされることが想定されるであろう。しかしながら、この技術分野では、順番を逆にしても同様の結果を得ることができることが理解されるであろう。
【００６２】
メモリデバイス６が比較的新しいときは、電荷格納セル３８、４０の各々は、帯電プログラムレベルにプログラミングされており、電荷格納セル３８、４０は電荷を保持する傾向を有する。一方、メモリデバイス６が比較的新しいときは、読出マージンは、適当に大きい。例えば、図６のシングルビット形態では、“新しいデバイス”の読出マージン(ΔVta)は、ブランク状態の電圧閾値特性４６ａ(Vtblank-a)の最大電圧閾値からプログラミングされた状態の電圧閾値特性４６ｂ(Vtprog-a)の最小電圧閾値までで測定される。
【００６３】
メモリデバイス６のＰ／Ｅサイクル、及び／または、経年変化（例えば“ベイク”サイクル）が繰り返し行われた後では、電荷格納セル３８、４０は、電荷損失を示す傾向を有する。電荷損失は、データ保持性の不十分さを導きかねない。電荷損失の一つの共通の原因は、電子、及び／または、正孔の繰り返しの衝撃によるトンネル誘電体層２８のデグラデーションから生じる。つまり、電荷格納セル３８、４０によって格納される電荷は、トンネル誘電体層２８を通じての消失によって失われる傾向を有する。
【００６４】
電荷格納セル３８、４０がブランク状態にプログラミングされている場合は、電荷捕捉層３０内に比較的少量の電荷が格納されており、電荷損失は生じない、あるいは、評価可能ないかなる量にもならない。従って、帯電プログラムレベルにプログラミングされた電荷格納セル３８、４０によって電荷が失われ、メモリデバイス６の電圧閾値が低下した場合、読出マージンも減少する。
【００６５】
プログラミングが行われた第１電荷格納セル３８、４０は、プログラミングが行われた第２電荷格納セル３８、４０よりも早く電荷を失う傾向があることが発見されている。これは、プログラミングされた第１電荷格納セル３８、４０によって格納された電荷がプログラミングされた第２電荷格納セル３８，３０のプログラミング時に及ぼす効果から生じる。例えば、予め格納された電荷は、プログラミングが行われた第２電荷格納セル３８、４０のプログラミングを遅くさせて、プログラミングが行われた第２電荷格納セル３８、４０内で電荷を横方向により拡散し、電荷が消失されにくいようにする傾向がある。
【００６６】
軸ｂの電圧閾値特性（図６）に関して、プログラミングが行われた第１電荷格納セル３８、４０の電圧閾値特性４８ａは、メモリデバイス６が“００”状態にプログラミングされた場合において、プログラミングが行われた第１電荷格納セル３８、４０の“経年変化した”電圧閾値特性を示す。電圧閾値特性４８ｂは、メモリデバイス６が“００”状態にプログラミングされた場合において、プログラミングが行われた第２電荷格納セル３８、４０の“経年変化した”電圧閾値特性を示す。図示されているように、電圧閾値特性４８ｂは、電圧閾値特性４８ａよりも幾分高い電圧閾値を有する。従って、特性４８ｂの高い電圧閾値は、特性４８ａよりも優れた“経年変化した”読出マージン(ΔVtb)をもたらす。“経年変化した”読出マージンΔVtbは、ブランク状態の電圧閾値特性４６ａ、または、以下で詳細に説明する遷移したブランク状態の電圧閾値特性４８ｃとは区別される。
【００６７】
一形態では、通常の消去電圧閾値(Vtblank-a)よりも低い少なくとも一つの消去電圧閾値(Vtblank-b)を持つようにブランク状態電圧閾値特性４８ｃを遷移させることによって、読出マージンを改善することができる。周知の消去電圧閾値は、典型的には、メモリデバイス６の通常状態の電圧閾値であるか、あるいは、この通常状態の電圧閾値にごく近い値をとる。より具体的には、メモリデバイス６を製品化する際には、通常状態の電圧閾値に対応する電位をゲート電極３４に印加した場合に電子がソースからドレインに流れるように、メモリデバイスの材料は通常状態の電圧閾値を規定する。生産技術が、材料特性及び結果として得られる通常状態の電圧閾値に影響を与える紫外線（ＵＶ）エネルギ源を用いた処理を備えるようにしてもよい。
【００６８】
従って、通常状態の電圧閾値をＵＶ電圧閾値あるいは初期電圧閾値と称することもある。
【００６９】
使用するメモリデバイス６を準備するために、消去環境設定処理を行う。通常の消去環境設定処理は、例えば、各電荷格納セル３８、４０に帯電プログラムレベルに対応する電荷を格納させるために各電荷格納セル３８、４０を帯電させる工程と、これに続いて、メモリデバイス６の電圧閾値を通常状態のブランク状態における電圧閾値特性４６ａに近い値に戻すために各電荷格納セル３８、４０を消去処理する工程とを備えるように構成されてもよい。通常の処理では、消去環境設定処理の消去処理の間に、過剰の電荷を電荷格納セル３８、４０の一方あるいは両方から取り除く工程が行われることがある。
【００７０】
電荷を取り除きすぎることは、メモリデバイス６の電圧閾値を特性４６ａの（ソフトプログラム電圧閾値(Vtsp-a)とも称される）最小電圧閾値よりも低くすることにより、特性４６ａの幅(width)を拡げる結果をもたらすことがある。この技術分野では、この状態のことを過消去電荷格納セル３８、４０と称し、通常は様々な理由により避けられている。例えば、メモリデバイス６からメモリデバイス６への消去状態の電圧閾値が不正であることにより、メモリデバイス６からメモリデバイス６への帯電プログラム状態の電圧閾値も不正となる。従って、通常の処理では、Vtsp-a（外部基準装置１０のうちのひとつによって生成されるソフトプログラム基準電圧によって規定される電圧）よりも低い電圧閾値を示す電荷格納セル３８、４０は、ソフトプログラミングパルスによってメモリデバイス６の電圧閾値を増大させている。
【００７１】
上述のように、遷移した消去状態の電圧閾値特性４８ｃは、通常の消去状態の電圧閾値特性４６ａに比較して遷移する。従来、電荷格納層３０内に捕捉した正孔を格納することは不可能であると信じられていたが、電荷格納セル３８、４０を消去するために用いる電界は比較的高く、電荷格納セル３８、４０ローカル電圧閾値は、通常状態の値よりも低くすることができる。従って、遷移した消去電圧閾値Vtblank-bは、約０．１ボルトから約１．０ボルトであり、通常状態の電圧閾値Vtblank-aよりも低くなる。Vtblank-bを消去電圧閾値として適当だと従来思われていた値よりも低くすることは可能であるが、ブランク状態の電圧閾値と帯電プログラム状態の電圧閾値の差を増大させることにより、この電荷格納セル３８、４０の意図的な“過消去”によってＥＯＬ読出マージンを改善することができる。
【００７２】
電荷格納セル３８、４０を過消去してVtblank-bを遷移させた後に、遷移されたソフトプログラムの電圧閾値(Vtsp-b)よりも低い電圧閾値を示す電荷格納セル３８、４０は、ソフトプログラミングが行われることにより、電荷格納セル３８、４０に電荷を注入し、メモリデバイス６の電圧閾値を遷移されたブランク状態の電圧閾値特性４８ｃ内に持ち込むことができる。一形態では、メモリデバイス６は空乏デバイスの特性を示す場合に、メモリデバイス６の完全な過消去の電圧閾値(Vtdepletion)よりも高い値に、遷移されたソフトプログラムの電圧閾値Vtsp-bを選択することができる。空乏デバイスは、ゲート電極３４が接地されているときに、チャネル３６内に電流を流すことができる。ソフトプログラミングは、Vtsp-bに等しい、あるいはVtsp-bよりも高いという所望のVtsp-b以下の電圧閾値を有する電荷捕捉セル３８、４０の電圧閾値を変更することに焦点を当てていることが理解されるであろう。これにより、Vtblank-bとVtsp-bとの差（Vtblank-b−Vtsp-b）は、Vtblank-aとVtsp-aとの差（Vtblank-a−Vtsp-a）と略同一になり、コアメモリ４のライフタイムに亘って高レベルの性能を維持することを支援する。
【００７３】
デュアルビット形態及びクァッドビット形態では、ブランク状態特性４２ａ及び４４ａを遷移させることは、対応するＣＢＤまたは“１０”状態の電圧閾値特性（例えば、特性４２ｃ）を低くすることをももたらす。これは、部分的に、ブランク状態の特性の電圧閾値によって、ＣＢＤ状態の特性に関する電圧閾値が決定されるからである。この結果、シングルビット形態及びシングルビットＭＬＣ形態の読出マージンが改善されたのと同様に電荷格納セル３８、４０を過消去することにより、ブランク状態の電圧閾値の特性４２ａ、４４ａがシフトされ、これにより、デュアルビット形態及びクァッドビット形態における読出マージンが改善される。
【００７４】
加えて、図７は、シングルビット形態またはシングルＭＬＣ形態によるプログラミングを行うときのメモリデバイスの消去環境設定、プログラミング処理／検証処理を示す手順説明図である。一例として、図７の手順説明図は、以下で詳細に説明するプログラミングが行われた第１電荷格納セル３８、４０、及び／または、プログラミングが行われた第２電荷格納セル３８、４０における特定の処理を実行する。どの処理も特定の規定された電荷格納セル３８、４０（すなわち、プログラミングが行われた第１及び第２の電荷格納セル）に関して実行されるものであり、他の形態の電荷格納セル３８、４０については代替的な処理が実行可能であり、そのような変更は、添付の特許請求の範囲によって規定される技術的範囲に含まれるものであることが理解されるであろう。
【００７５】
この処理手順は、ブロック５０からスタートし、ここでは、メモリユニットと関連する各メモリデバイス６が配設されている。例えば、ブロック５０は、帯電プログラムレベルに各電荷格納セル３８、４０を帯電させる工程と、その後に、メモリデバイス６が遷移されたブランク状態の電圧閾値（例えば、Vtblank-b）より低い、あるいは、これに等しい電圧閾値を有するように各電荷格納セル３８，４に消去処理を行う工程とを備える。消去処理は、例えば、バンド−バンド(BTB: band to band)で、予めプログラミングされた電荷を取り除くために、熱正孔注入消去処理を用いることによって実行される。この結果、電荷格納セル３８、４０は、意図的に過消去され、あるいは、ここで説明する“特別消去(tailored erase)”環境設定に供される。以下では、遷移したソフトプログラムの電圧閾値（例えば、Vtsp-b）よりも低い電圧閾値のメモリデバイス６に帰結する電荷量を有する電荷格納セル３８、４０には、ソフトプログラミングされ、メモリデバイス６の電圧閾値は上昇される。コアメモリ４の全てのメモリデバイス６，８（または選択されたメモリデバイス６、８の対）に対しては、個々のメモリデバイス６，８にプログラミングされる前に、消去環境設定ルーチンが行われる。
【００７６】
ブロック５０の処理が一度メモリセル６に対して実行されると、この方法による処理はブロック５２に進行し、プログラミングが行われることになっている電荷格納セル３８、４０のうちの一番目のセルが所望のプログラムレベルにプログラミングされる（例えば、ブランク状態のままにされる、あるいは、所望の帯電プログラムレベルに関係したデータ状態を格納するために電荷が注入される）。例えば、ソース、ドレインおよびゲート電極３４には、所望の帯電プログラムレベル（シングルビットＭＬＣ形態のレベルＢ、レベルＣあるいはレベルＤ、またはシングルビット形態の帯電プログラムレベル）に適当なプログラム電位がパルス的に印加される。例えば、最初に（一番目に）メモリデバイス６のＡ側の第１電荷格納セル３８にプログラミングされ、次に（二番目に）メモリデバイス６のＢ側の第２電荷格納セル４０がプログラミングされる。しかしながら、プログラミングする順番を逆にすることができることは理解されるであろう。シングルビット形態及びシングルビットＭＬＣ形態において、メモリデバイス６がブランク状態のままにされると、メモリデバイス６に関するプログラミングが完了したものだと判定され、処理方法は他のメモリデバイス６のプログラミングに進行する可能性がある。
【００７７】
デュアルビット形態またはクァッドビット形態によってプログラミングされているときは、処理方法のこの段階において、プログラミングが行われた第１電荷格納セル３８、４０が所望の帯電プログラムレベルにプログラミングされているかを確かめる検証処理が実行される。必要があれば、プログラミングが行われた第１電荷格納セル３８、４０を再度パルシングする工程が実行される。
【００７８】
続くブロック５２及びブロック５４では、プログラミングが行われる２番目の電荷格納セル３８、４０にプログラミングされる。例えば、Ａ側の電荷格納セル３８に最初にプログラミングされると、ブロック５４において、Ｂ側の電荷格納セル４０が所望のプログラムレベルにプログラミングされる。すなわち、プログラミングが行われた第２電荷格納セル３８、４０は、ブランク状態のままにされるか、または、プログラミングが行われた第１電荷格納セル３８、４０の帯電プログラムレベルまで電荷が格納される。このようにシングルビット形態及びシングルビットＭＬＣ形態では、電荷格納セル３８、４０は、共に、同一のプログラムレベルに帯電されている。
【００７９】
従って、電荷格納セル３８、４０は共に、ブランク状態のままであるか、または、所望の帯電プログラムレベルに対応する電荷量を格納するようにプログラミングされる。
【００８０】
デュアルビット形態またはクァッドビット形態によってプログラミングされているときは、この段階において、プログラミングが行われた第２電荷格納セル３８、４０が所望の帯電プログラムレベルになっているかを確認する検証処理が実行される。必要であれば、プログラミングが行われた第２電荷格納セル３８、４０を再度パルシングする工程が実行される。その後は、デュアルビット形態あるいはクァッドビット形態におけるメモリデバイス６へのプログラミングが完了したものと判定され、他のメモリデバイス６の電荷格納セル３８、４０にプログラミングされる。他のメモリデバイス６の電荷格納セル３８、４０へのプログラミングは、プログラミングが行われた第１電荷格納セル３８、４０とプログラミングが行われた第２電荷格納セル３８、４０とにそれぞれプログラミングを行う間に行うことも可能であることに留意されたい。
【００８１】
シングルビット形態及びシングルビットＭＬＣ形態のプログラミングの技術に話を戻すと、当業者であれば、一形態では、電荷格納セル３８、４０のどちらかに最初に（一番目に）プログラミングを行うことができるが、最後にプログラミングされる電荷格納セル３８、４０は、読出処理の間に呼びかけを行うために選択された電荷格納セル３８、４０であることを理解できるであろう。実際、読出処理は、プログラミングが行われた第１電荷格納セル３８、４０を無視し、プログラミングが行われた第２電荷格納セルに焦点を合わせる。
【００８２】
他の形態では、最初にプログラミングが行われた電荷格納セル３８、４０を読出動作の間にインタロゲーション即ち検証信号の送信を行うために選択された電荷格納セル３８、４０としてもよい。
【００８３】
引き続き図７について、ブロック５６では、電荷格納セル３８、４０の両方が所望のプログラミングレベルにまでプログラミングされているかを確認するための検証処理の間に、プログラミングが行われた第２電荷格納セル３８、４０にインタロゲーション、即ち、検証信号の送信がなされる。検証処理は読出動作の逆の手順と同様の形式で実行される。より具体的には、メモリデバイス６の電圧閾値（例えば、チャネル３６を横断する電流によって規定される）をプログラム検証電圧閾値（すなわち、外部基準装置１０によって生成される電流によって規定される）と比較してもよい。
【００８４】
ブロック５８では、メモリデバイス６がプログラム検証処理に合格したか否かの判定が行われる。メモリデバイス６がプログラム検証に合格すると、メモリデバイス６はプログラミングされていると判定され、処理方法はブロック６０に進行する。ここに記すルーチンによれば、ブロック６０では、プログラミングされることになっているコアメモリアレイ４の他のデバイスにプログラミングされる（例えば、ブロック５２から処理が始まる）。
【００８５】
ブロック５８では、メモリセル６はプログラミングされていないと判定されると、処理方法はブロック６２に進行する。ブロック６２では、プログラミングが行われた第１電荷格納セル３８、４０（すなわち、ブロック５２でパルスが印加された電荷格納セル３８、４０）は、プログラミングが行われた第１電荷格納セル３８、４０によって格納された電荷を増大させるために再度パルスが印加される。この後、ブロック６４において、プログラミングが行われた第２電荷格納セル３８、４０（すなわち、ブロック５４でパルスが印加された電荷格納セル３８、４０）は、プログラミングが行われた第２電荷格納セル３８、４０によって格納された電荷を増大させるために再度パルスが印加される。一形態では、ブロック６２及び６４のパルスによって印加されるプログラム電圧は、ブロック５２及び５４で用いられる初期プログラム電圧と同一であってもよい。代替的な形態では、ブロック６２及び６４で印加されるプログラム電圧は、ブロック５２及び５４で用いられる初期プログラム電圧から変更されたものであってもよい。例えば、メモリデバイスにパルスが印加された回数、または、メモリデバイス６のそのときの電圧閾値に基づいてプログラム電圧を変更してもよい。
【００８６】
ブロック６２及び６４で電荷格納セル３８、４０にそれぞれパルスが印加された後、処理方法はブロック５６に戻る。ブロック５６では、前述の技術によってメモリデバイス６が再検証される。
【００８７】
格納されたデータパターンによって規定されたプログラミングが必要な全てのメモリデバイス６,８に対してプログラミングされると、図７に示す処理方法は終了し、メモリアレイ４は、読出、及び／または、消去／再度のプログラミングが可能になる。
【００８８】
以上、本発明の特定の形態について詳細に説明したが、本発明はここに示したものに限定されるものではなく、添付の特許請求の範囲の精神及び文言に内在する全ての改変、変更及び均等物を含むものであることが理解されるであろう。
【００８９】
本発明に関する実現化が特定の形態の文脈に記載されている。これらの形態は、例示的に過ぎず、限定的なものではない。多くのバリエーション、修正例、付加例及び改良例を実現することができる。従って、単一の事例としてここに記した構成要素に、複数の事例を提供してもよい。様々な構成要素、処理及びデータ格納の間の境界は、幾分任意であり、特定の処理は、具体的な例示構成の文脈の中に例示されている。機能の割り当てとして他の形態も想像され、以下に示す特許請求の範囲が規定する技術的範囲に含まれるであろう。最後に、例示的な構成内の分離した構成要素として示された構成及び機能は、結合した構成あるいは構成要素として実現されてもよい。これら及びこの他のバリエーション、修正例、付加例、及び改良例は、以下の特許請求の範囲によって規定される本発明の技術的範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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