(57)【要約】      （修正有）【課題】絶縁ゲート型半導体装置のアバランシェ耐量の向上および素子動作抵抗の低減を実現する。【解決手段】ソース領域９直下の埋め込み高濃度ベース領域８およびソース電極１１接触部における高濃度ベース領域８を連続した領域を高濃度イオン注入により形成することでベース領域６の低抵抗化およびソース電極１１との接触抵抗の低減が可能となりアバランシェ耐量の向上ができ、また、ソース領域９形成部に重畳することなく高濃度ベース領域８を形成することで、ソース領域９の低抵抗化およびソース電極１１との接触抵抗の低減が可能となり素子動作抵抗の低減が出来る。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に形成された第１導電型を有する第１の半導体領域と、
前記第１の半導体領域内に形成された第１導電型を有する第２の半導体領域と、
前記第２の半導体領域上にゲート絶縁膜を介して形成され、開口部を有するゲート電極と、
前記開口部に当接するように前記第２の半導体領域内に形成された第２導電型を有する低濃度の第３の半導体領域と、
前記第３の半導体領域内に形成された第２導電型を有する高濃度の第４の半導体領域と、
前記第３の半導体領域内の外周に沿って前記第２の半導体領域の表面領域に形成され、前記ゲート電極の一部に当接する環状の第１導電型を有する高濃度の第５の半導体領域と、
前記開口部で前記第４の半導体領域と、前記第５の半導体領域とに当接する第１の電極とを具備し、
前記第４の半導体領域は、前記第５の半導体領域で囲まれた領域の表面で前記第１の電極に当接するとともに、前記第５の半導体領域の下方では前記第４の半導体領域の底部から離間して深い位置となるように前記第３の半導体領域内に埋め込まれたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板内に形成された第ドレイン領域と、
前記ドレイン領域上にゲート絶縁膜を介して形成され、開口部を有するゲート電極と、
前記開口部に当接するように前記ドレイン領域内に形成された低濃度ベース領域と、
前記ベース領域内に形成された高濃度ベース領域と、
前記低濃度ベース領域内の外周に沿って前記ドレイン領域の表面領域に形成され、前記ゲート電極の一部に当接する環状の高濃度ソース領域と、
前記開口部で前記高濃度ベース領域と、前記高濃度ソース領域とに当接するソース電極とを具備し、
前記高濃度ベース領域は、前記高濃度ソース領域で囲まれた領域の表面で前記ソース電極に当接するとともに、前記高濃度ソース領域の下方では前記高濃度ソース領域の底部から離間して深い位置となるように前記低濃度ベース領域内に埋め込まれたことを特徴とする半導体装置。
【請求項３】
第２導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体領域と、
前記半導体領域上にゲート絶縁膜を介して形成され、開口部を有するゲート電極と、
前記開口部に当接するように前記半導体領域内に形成された第２の導電型の低濃度ベース領域と、
前記ベース領域内に形成された第２の導電型の高濃度ベース領域と、
前記低濃度ベース領域内の外周に沿って前記半導体領域の表面領域に形成され、前記ゲート電極の一部に当接する環状の第１導電型のエミッタ領域と、
前記開口部で前記高濃度ベース領域と、前記エミッタ領域とに当接するエミッタ電極とを具備し、
前記高濃度ベース領域は、前記エミッタ領域で囲まれた領域の表面で前記エミッタ電極に当接するとともに、前記エミッタ領域の下方では前記エミッタ領域の底部から離間して深い位置となるように前記低濃度ベース領域内に埋め込まれたことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記高濃度の第４の半導体領域が、ゲート電極と、レジスト膜のパターンとをマスクとして、前記高濃度の第５の半導体領域で囲まれた領域の表面で前記第１の電極に当接するとともに、前記第５の半導体領域の下方では前記高濃度の第５の半導体領域の底部から離間して深い位置となるように低濃度の第３の半導体領域内に高濃度イオンを高エネルギー注入することで形成される半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記第５の半導体領域は、前記第４の半導体領域を形成した後、前記レジストを、マスクとして用いて、不純物を導入することで形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴとして、ソース領域をエミッタ、チャネル領域をベース、ドレイン領域をコレクタとする寄生バイポーラトランジスタを内蔵する構造をとるものが提案されている。このようなパワーＭＯＳＦＥＴは、誘導性負荷における電流オフ時に生じる高い電圧によってドレイン領域とチャネル領域で形成されるＰＮ接合のブレイクダウンにより、ある値以上のアバランシェ電流が流れると、ソース領域直下のチャネル領域の抵抗とこのアバランシェ電流の積である電圧値がチャネル領域とソース領域で形成されるＰＮ接合をオンさせ、内蔵する前記寄生バイポーラトランジスタがオンし破壊にいたる現象が発生する。この現象はアバランシェ破壊と呼ばれている。
【０００３】
また、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）においては、コレクタエミッタ間オン電圧とスイッチング時間のトレードオフ関係が改善される毎に、ＩＧＢＴのエネルギー耐量が低下するという課題があった。これはラッチアップ破壊と呼ばれ、その機構はＭＯＳＦＥＴと同じく、ある一定値以上の電流が流れるとソース領域直下のチャネル領域の抵抗と電流の積である電圧値がチャネル領域とソース領域で形成されるＰＮ接合のＯＮ電圧を超えて、このＰＮ接合をオンさせ内蔵する寄生ＰＮＰＮサイリスタがオンし破壊にいたるものである。
【０００４】
このようにＭＯＳＦＥＴにおけるアバランシェ破壊、ＩＧＢＴにおけるラッチアップ破壊は、チャネル領域とソース領域で形成されるＰＮ接合がオンすることで発生する。つまり、チャネル領域に電流が流れてはじめて、ソース領域直下のチャネル領域の抵抗と電流の積である電圧値が大きくなることになる。このため、ソース領域下部のチャネル領域の抵抗値を低減し、ソース領域とチャネル領域で形成されるＰＮ接合をオンしにくくさせて破壊耐量を向上するという手法がとられてきた。
【０００５】
以下に上記の手法を用いた構造の例を示す。たとえば、特許文献１では高エネルギーイオン注入を使用しソース領域直下のベース領域に高濃度ベース領域を形成することでベース抵抗の低減を行い（図５（ｄ）参照）誘導性負荷耐量の向上を図っている。一方、特許文献２では高濃度ベース領域と表面ソース電極が接触するように表面近傍からの拡散で高濃度ベース領域を形成することで接触抵抗およびベース抵抗の低減を行い（図６（ｄ）参照）誘導性負荷耐量の向上を図っている。
【０００６】
次に上記構造を有する素子の一般的な製造方法を説明する。まず、特許文献１の構造を有するパワーＭＯＳＦＥＴの製造方法を図５（ａ）乃至（ｄ）により示す。
まず、Ｎ＋型シリコン基板１上にＮ−型エピタキシャル層２を形成し、Ｎ−型エピタキシャル層２の表面にゲート酸化膜４を形成する。次にこのゲート酸化膜４上にゲート電極用の多結晶シリコン膜５ａを堆積し、続いてこの表面を熱酸化することで酸化シリコン膜５Ｉを形成し、さらに多結晶シリコン膜５ｂを堆積する。その後、フォトリソグラフィにより表面から選択的に順次エッチングを行い、開口部を形成し、多結晶シリコン膜５ａ、５ｂおよび酸化シリコン膜５ＩをマスクとしてＰ型不純物イオンをイオン注入した後、熱処理により活性化を行い、Ｐ型ベース領域６を形成することにより図５（ａ）に示す構造を得る。
【０００７】
次に、上記Ｐ型ベース領域６形成に用いた多結晶シリコン膜５ａ、５ｂおよび酸化シリコン膜５Ｉからなる同一マスクを用いてＰ型不純物イオンを高エネルギー注入し、Ｐ型ベース領域６の中域に埋め込まれたＰ＋型ベース領域８を形成することにより図５（ｂ）に示す構造を得る。
【０００８】
続いて、多結晶シリコン膜５ｂおよび熱酸化で得られた酸化シリコン膜５Ｉを除去した後、開口部のゲート酸化膜４の上にフォトリソグラフィー技術により、フォトレジスト膜７を選択的に形成し、ゲート電極用の多結晶シリコン膜５ａ及びフォトレジスト膜７をマスクとしてＮ型不純物イオンをイオン注入しＮ＋型ソース領域９を形成することにより図５（ｃ）に示す構造を得る。
【０００９】
さらに、フォトレジスト膜７を除去した後、層間絶縁膜として酸化シリコン膜１０を堆積し、コンタクトホールＨを開口する。その後、コンタクトホールのＮ＋型ソース領域９およびＰ型ベース領域６と接続するソース電極１１を堆積し、続けて、Ｎ＋型シリコン基板１の裏面にドレイン電極を形成することで図５（ｄ）に示すような構造を有する縦型ＭＯＳＦＥＴを得ることができる。
【００１０】
一方、特許文献２のＭＯＳＦＥＴの製造方法は図６（ａ）乃至（ｅ）に示すとおりである。まず、Ｎ＋型シリコン基板１上にＮ−型エピタキシャル層２を形成し、Ｎ−型エピタキシャル層２の表面にゲート酸化膜４を形成する。次にゲート酸化膜４上にゲート電極５用の多結晶シリコン膜を堆積し、ゲート電極５用の多結晶シリコン膜とゲート酸化膜４を選択的に順次エッチングを行い、開口部を形成し、さらに開口部内にフォトリソグラフィ技術により、フォトレジスト膜７を選択的に形成し、ゲート電極５用の多結晶シリコン膜およびゲート酸化膜４およびフォトレジスト膜７をマスクとしてＮ型不純物をイオン注入しＮ＋型ドレイン領域３を形成することにより図６（ａ）に示す構造を得る。
【００１１】
次に、フォトレジスト膜７を除去した後、ゲート電極５およびゲート酸化膜４をマスクとしてＮ−型エピタキシャル層２およびＮ＋型ドレイン領域３の１部の表面近傍にＰ型不純物イオンを高エネルギーイオン注入し、Ｎ＋型ドレイン領域３の１部の導電型を反転させたＰ型ベース領域６とＰ＋型ベース領域８を同時に形成することにより図６（ｂ）に示す構造を得る。
【００１２】
続けて、開口部に再度フォトリソグラフィ技術により、フォトレジスト膜７を選択的に形成し、ゲート電極５およびゲート酸化膜４およびフォトレジスト膜７をマスクとしてＮ型不純物イオンをイオン注入しＮ＋型ソース領域９を形成することにより図６（ｃ）に示す構造を得る。
【００１３】
さらに、フォトレジスト膜７を除去した後、層間絶縁膜として酸化シリコン膜１０を堆積し、コンタクトホールを開口する。その後、コンタクトホールのＮ＋型ソース領域９およびＰ型ベース領域６と接続するソース電極１１を堆積し、続けて、Ｎ＋型シリコン基板１の裏面にドレイン電極（図示せず）を形成することで図６（ｄ）に示すような構造を有する縦型ＭＯＳＦＥＴを得ることができる。
【００１４】
【特許文献１】特開平３−２１４７４０号公報
【特許文献２】特開平８−１２５１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献１の構造のようにソース領域直下にベース高濃度領域を形成することでベース抵抗を低減できるためアバランシェ耐量の向上を図ることができる。しかし、ソース電極１１との接触部は低濃度Ｐ型ベース領域６であるためにソース電極１１界面での接触抵抗が高くなり、十分にベース抵抗を低減することができない。そのため、アバランシェ耐量の向上が十分ではない。
【００１６】
また、特許文献２の構造のように表面近傍から素子の裏面方向に広がる高濃度領域を形成することでソース電極１１と高濃度ベース領域８とを表面で接触させることができ接触抵抗を低減できる。さらに高濃度ベース領域８をソース領域９直下にも形成しているため、アバランシェ耐量の向上も図ることが出来る。しかし、高濃度ベース領域８を表面近傍から形成するため、ソース領域９直下部でのベース抵抗は表面部よりも高くなり、アバランシェ耐量が十分ではない。さらに高濃度ベース領域８を形成した領域に反転層であるソース領域９を重複して形成するためにソース領域９の抵抗値が高くなり素子の動作抵抗の増大を招くという問題があった。
この問題は、ドレイン領域を構成する基板をＰ＋型としたいわゆる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）についても同様であった。
【００１７】
そこで本発明では上記の課題であるパワーＭＯＳＦＥＴおよびＩＧＢＴにおけるアバランシェ耐量の向上と素子動作抵抗の低減を同時に実現することを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題を解決するため、本発明の半導体装置およびその製造方法は、ソース領域直下に高濃度ベース領域を有し、さらに該高濃度ベース領域は反転高濃度ソース領域に重複することなく形成されソース電極と接触している構造を有することを特徴とする絶縁ゲート型半導体装置を提供するものである。ここで反転高濃度ソース領域とは、不純物の導入により導電型を反転して得られた高濃度ソース領域を言うものとする。
また、ソース領域をエミッタ領域としたＩＧＢＴについても同様である。
【００１９】
すなわち本発明は、半導体基板と、前記半導体基板表面に形成された第１導電型を有する第１の半導体領域と、前記第１の半導体領域内に形成された第１導電型を有する第２の半導体領域と、前記第２の半導体領域上にゲート絶縁膜を介して形成され、開口部を有するゲート電極と、前記開口部に当接するように前記第２の半導体領域内に形成された第２導電型を有する低濃度の第３の半導体領域と、前記第３の半導体領域内に形成された第２導電型を有する高濃度の第４の半導体領域と、前記第３の半導体領域内の外周に沿って前記第２の半導体領域の表面領域に形成され、前記ゲート電極の一部に当接する環状の第１導電型を有する高濃度の第５の半導体領域と、前記開口部で前記第４の半導体領域と、前記第５の半導体領域とに当接する第１の電極とを具備し、前記第４の半導体領域は、前記第５の半導体領域で囲まれた領域の表面で前記第１の電極に当接するとともに、前記第５の半導体領域の下方では前記第４の半導体領域の底部から離間して深い位置となるように前記第３の半導体領域内に埋め込まれたことを特徴とする。
この構成により、第１の電極との接触部は第５の半導体領域となっているために第１の電極との界面での接触抵抗を低くすることができる一方、第４の半導体領域の底部は高濃度の第５のベース領域とは離間しているため、反転領域ではなく、低抵抗を維持することができる。このため、アバランシェ耐量の向上をはかりつつも素子の動作抵抗の増大を抑制することができる。
【００２０】
すなわち本発明は、半導体基板と、前記半導体基板内に形成されたドレイン領域と、前記ドレイン領域上にゲート絶縁膜を介して形成され、開口部を有するゲート電極と、前記開口部に当接するように前記ドレイン領域内に形成された低濃度ベース領域と、前記ベース領域内に形成された高濃度ベース領域と、前記低濃度ベース領域内の外周に沿って前記ドレイン領域の表面領域に形成され、前記ゲート電極の一部に当接する環状の高濃度ソース領域と、前記開口部で前記高濃度ベース領域と、前記高濃度ソース領域とに当接するソース電極とを具備し、前記高濃度ベース領域は、前記高濃度ソース領域で囲まれた領域の表面で前記ソース電極に当接するとともに、前記高濃度ソース領域の下方では前記高濃度ソース領域の底部から離間して深い位置となるように前記低濃度ベース領域内に埋め込まれたことを特徴とする。
この構成により、ソース電極との接触部は高濃度ベース領域となっているためにソース電極界面での接触抵抗を低くすることができる一方、ソース領域の底部は高濃度ベース領域とは離間しているため、反転領域ではなく、低抵抗を維持することができる。このため、アバランシェ耐量の向上をはかりつつも素子の動作抵抗の増大を抑制することができる。
【００２１】
また、本発明では、高濃度ベース領域を、ゲート電極と、レジスト膜のパターンとをマスクとして、前記高濃度ソース領域で囲まれた領域の表面で前記ソース電極に当接するとともに、前記高濃度ソース領域の下方では前記高濃度ソース領域の底部から離間して深い位置となるように低濃度ベース領域内に高濃度イオンを高エネルギー注入することで形成することを特徴とする。
この構成によれば、チャネル抵抗の増大を招くこともなく１回のイオン注入で効率よく高濃度ベース領域を形成することができる。
【発明の効果】
【００２２】
以上説明してきたように、本発明によれば、アバランシェ耐量の向上をはかりつつも素子の動作抵抗の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置の断面図である。この半導体装置は、第３の半導体領域としてのＰ型ベース領域６内に第４の半導体領域としてのＮ＋型ソース領域９と、第５の半導体領域としての高濃度Ｐ＋型ベース領域８を形成し、表面に第１の電極としてのソース電極を形成してなる縦型ＭＯＳＦＥＴにおいて、高濃度Ｐ＋型ベース領域８およびＮ＋型ソース領域９が、ソース電極１１と当接するとともに、高濃度Ｐ＋型ベース領域８が、Ｎ＋型ソース領域９と離間して、前記表面からＮ＋ソース領域９の下部に至ることを特徴とする。
【００２４】
すなわち、この半導体装置においては、前記Ｎ＋型シリコン基板１上に形成されたＮ−型エピタキシャル層２の上面からＮ＋型ドレイン領域３が形成されるとともに、このＮ＋型ドレイン領域３内部の１部に表面と接するようにＰ型ベース領域６が形成され、Ｐ型ベース領域６内部の１部に表面と接するようにＮ＋型ソース領域９が形成されており、このＰ型ベース領域６内部の１部にＮ＋型ソース領域９と重畳することなく表面と接する領域およびＮ＋ソース領域９下部領域とが１連となったＰ＋型ベース領域８が形成されている。一方、Ｎ＋型ドレイン領域３上にはゲート酸化膜４およびゲート電極（多結晶シリコン膜）５が形成されており、Ｎ＋型ソース領域９およびＰ＋型ベース領域８を表面に露出するような開口部を有している。そしてこの上層に、ゲート酸化膜４およびゲート電極用の多結晶シリコン膜５を覆うように層間絶縁膜１０が形成される。そして、Ｐ型ベース領域６およびＮ＋型ソース領域９およびＰ＋型ベース領域８を表面に露出するような開口部を有するように形成され、層間絶縁膜１０上およびＰ型ベース領域６およびＮ＋型ソース領域９およびＰ＋型ベース領域８と表面において接触するようにソース電極を有する構造を持つ。１２はドレイン電極である。
【００２５】
図２（ａ）乃至（ｃ）は本発明の実施の形態１の半導体装置の製造工程を示す断面図である。まず、Ｎ＋型シリコン基板１上にＮ−型エピタキシャル層２を形成し、さらに、Ｎ−型エピタキシャル層２の上部に表面からＮ＋型ドレイン領域３を形成する（図２（ａ））。
【００２６】
次に、このＮ＋型ドレイン領域３上にゲート酸化膜４を形成し、ゲート酸化膜４上にゲート電極５用の多結晶シリコン膜を形成する。続いて、ゲート電極５用の多結晶シリコン膜をフォトリソグラフィにより選択的にエッチングして、ゲート電極５をパターニングする。そして、ゲート電極５をマスクとしてゲート酸化膜４上からＰ型不純物イオンをイオン注入し、Ｐ型ベース領域６を形成する（図２（ｂ））。
【００２７】
続いて、開口部内にフォトグラフィーにより、フォトレジスト膜７を選択的に形成し、ゲート電極５およびフォトレジスト膜７をマスクとしてＰ型不純物イオンを高エネルギーイオン注入し、Ｐ型ベース領域６の表面および埋め込み領域にＰ＋型ベース領域６を形成する（図２（ｃ））。
【００２８】
さらに、このフォトレジスト膜を除去することなくそのままにして、ゲート電極５およびフォトレジスト膜７をマスクとしてＮ型不純物イオンをイオン注入し、Ｎ＋ソース領域９を形成する（図３（ａ））。
次に、フォトレジスト膜７を除去した後、層間絶縁膜として酸化シリコン膜１０を堆積し、コンタクトホールを開口する。その後、コンタクトホールのＮ＋型ソース領域９およびＰ型ベース領域６と接続するソース電極１１を堆積し（図３（ｂ））、続けて、Ｎ＋型シリコン基板１の裏面にドレイン電極１１を形成し、縦型ＭＯＳＦＥＴを得る（図１）。
【００２９】
この構成によれば、アバランシェ耐量の向上と素子の動作抵抗の低減を図ることが可能となる。なお、この高濃度ベース領域のソース電極と接触する領域に更に高濃度領域を形成するようにしてもよい。
【００３０】
（実施の形態２）
図４は、本発明の実施の形態２の半導体装置の断面図である。前記実施の形態１では縦型ＭＯＳＦＥＴについて説明したが、本実施の形態では、基板を前記実施の形態１で用いたＮ＋型シリコン基板１から、Ｐ＋型シリコン基板１Ｐに代え、ＩＧＢＴを形成したものである。層構成としては基板の導電型が異なるのみであり、製造工程も同様である。
すなわち、この半導体装置は、図４に示すように第３の半導体領域としてのＰ型ベース領域６内に第４の半導体領域としてのＮ＋型エミッタ領域１９と、第５の半導体領域としての高濃度Ｐ＋型ベース領域８を形成し、表面に第１の電極としてのエミッタ電極２１を形成してなるＩＧＢＴにおいて、高濃度Ｐ＋型ベース領域８およびＮ＋型エミッタ領域１９が、エミッタ電極２１と当接するとともに、高濃度Ｐ＋型ベース領域８が、Ｎ＋型エミッタ領域１９と離間して、前記表面からＮ＋エミッタ領域１９の下部に至ることを特徴とする。また裏面側の電極はコレクタ電極２２である。他の部分については前記実施の形態１と同様であるため、説明を省略する。
【００３１】
この構成によれば、アバランシェ耐量の向上と素子の動作抵抗の低減を図ることが可能となる。なお、この高濃度ベース領域のエミッタ電極と接触する領域に更に高濃度領域を形成するようにしてもよい。
【００３２】
なお、上記実施の形態の構造に限定されることなく、本発明の絶縁ゲート形半導体装置は、第１導電型を有する第１の半導体層と、前記第１の半導体層の上に形成される前記第１の半導体層よりも不純物濃度の低い第１導電型を有する第２の半導体層と、前記第２の半導体層の表面領域に形成される前記第２の半導体層より不純物濃度の高い第３の半導体層と、前記第３の半導体層の中に前記第３の半導体層と逆の導電型であり深さが前記第３の半導体層より浅い第４の半導体層と、前記第４の半導体層の中に前記第４の半導体層と逆の導電型であり深さが前記第４の半導体層よりも浅い第５の半導体層と、前記第４の半導体層中に、前記第４の半導体層よりも浅く、前記第５の半導体層よりも深く、前記第４の半導体層よりも不純物濃度の高い第６の半導体層と、前記第３の半導体層および前記第４の半導体層および前記第５の半導体層を跨るように絶縁膜を介して形成される第１の電極と、前記第１の半導体層の前記第２の半導体層と接する面に対向する表面に形成される第２の電極と、前記第４の半導体層および前記第５の半導体層および前記第６の半導体層と電気的に接続され、前記第１の電極と絶縁膜を介して電気的に分離される第３の電極と具備する絶縁ゲート形半導体装置において、前記第６の半導体層が前記第５の半導体層の下においては、第５の半導体層よりも深く第４の半導体層よりも浅い領域に形成され、前記第５の半導体層のない領域では前記第４の半導体層の表面まで前記６の半導体層が形成され、前記第３の電極と電気的に接続しており、かつ前記第５の半導体層の下における前記第６の半導体層と前記第５の半導体層のない領域での第６の半導体層は１連の層であればよい。
またこの第６の半導体層は高エネルギーイオン注入により形成するのが望ましい。
また、第５の半導体層の形成に際しては、第６の層形成時のマスク材を除去することなく形成することで、作業性よく形成可能である。
さらにまた、第６の半導体層の第３の電極との接触面に第６の半導体層形成時よりも不純物濃度の高い領域を形成することで接触抵抗の低減が可能となる。
【産業上の利用可能性】
【００３３】
以上説明してきたように、絶縁ゲート型半導体装置においてベース領域内部のソースあるいはエミッタ領域下部に表面と接続する低抵抗ベース領域を高エネルギーイオン注入にて形成することにより、アバランシェ耐量の向上と素子の動作抵抗の低減が可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１の半導体装置を示す断面図
【図２】本発明の実施の形態１の半導体装置の製造方法を示す断面図
【図３】本発明の実施の形態１の半導体装置の製造方法を示す断面図
【図４】本発明の実施の形態２の半導体装置を示す断面図
【図５】従来の半導体装置の製造方法を説明する要部断面図
【図６】従来の半導体装置の製造方法を説明する要部断面図
【符号の説明】
【００３５】
１    Ｎ＋型シリコン基板
１Ｐ  Ｐ＋型シリコン基板
２    Ｎ−型エピタキシャル層
３    Ｎ＋型ドレイン領域
４    ゲート酸化膜
５    ゲート電極（用の多結晶シリコン膜）
６    Ｐ型ベース領域
７    フォトレジスト膜
８    Ｐ＋型ベース領域
９    Ｎ＋型ソース領域
１０  層間絶縁膜
１１  ソース電極
１２  ドレイン電極
１９  Ｎ＋型エミッタ領域
２１  エミッタ電極
２２  コレクタ電極
【図１】
2010157591.tif 000003
【図２】
2010157591.tif 000004
【図３】
2010157591.tif 000005
【図４】
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【図５】
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【図６】
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