(57)【要約】【課題】広い温度範囲で高効率に動作可能な電界効果トランジスタを提供することである。【解決手段】本発明にかかる電界効果トランジスタは、抵抗率が０．０２Ω・ｃｍ以下のシリコン基板１と、シリコン基板１上に形成された５μｍ以上の膜厚を有するチャネル層２と、チャネル層２上に形成されると共に、チャネル層２に電子を供給するバリア層４と、チャネル層２とバリア層４とのヘテロ接合により形成された２次元電子ガス層３と、バリア層４とオーミック接触するソース電極５及びドレイン電極６と、ソース電極５とドレイン電極６との間に形成され、バリア層４とショットキー接合するゲート電極７と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗率が０．０２Ω・ｃｍ以下のシリコン基板と、
前記シリコン基板上に形成された５μｍ以上の膜厚を有するチャネル層と、
前記チャネル層上に形成されると共に、前記チャネル層に電子を供給するバリア層と、
前記チャネル層と前記バリア層とのヘテロ接合により形成された２次元電子ガス層と、
前記バリア層とオーミック接触するソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成され、前記バリア層とショットキー接合するゲート電極と、
を有する電界効果トランジスタ。
【請求項２】
抵抗率が０．０２Ω・ｃｍ以下のシリコン基板と、
前記シリコン基板上に形成された５μｍ以上の膜厚を有するチャネル層と、
前記チャネル層上に形成されると共に、前記チャネル層に電子を供給するバリア層と、
前記チャネル層と前記バリア層とのヘテロ接合により形成された２次元電子ガス層と、
前記バリア層上に形成されたキャップ層と、
前記キャップ層とオーミック接触するソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成され、前記キャップ層とショットキー接合するゲート電極と、
を有する電界効果トランジスタ。
【請求項３】
前記シリコン基板の抵抗率は０．００１Ω・ｃｍ以上０．０２Ω・ｃｍ以下である、請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記チャネル層の膜厚は５μｍ以上１０μｍ以下である、請求項１乃至３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記ゲート電極は、前記ゲート電極から前記ドレイン方向へと延びるゲートフィールドプレート電極を有する、請求項１乃至４のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
前記ソース電極と前記ドレイン電極との間の一部に、ソースフィールドプレート電極が形成されている、請求項１乃至５のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
前記ソースフィールドプレート電極は、前記ゲート電極の前記ドレイン電極側の領域に保護膜を介して形成されている、請求項６に記載の電界効果トランジスタ。
【請求項８】
前記チャネル層はｉ−ＧａＮで形成されており、前記バリア層はｉ−ＡｌｘＧａ１−ｘＮ（ｘ＝０．１〜０．３）で形成されている、請求項１乃至７のいずれか一項に記載の電界効果トランジスタ。
【請求項９】
ソース端子が接地された請求項１乃至８のいずれか一項に記載の電界効果トランジスタと、
前記電界効果トランジスタのゲート端子と接続された入力整合回路と、
前記電界効果トランジスタのドレイン端子と接続された出力整合回路と、
前記電界効果トランジスタと前記入力整合回路と前記出力整合回路とを収納すると共に、接地された放熱板を有するパッケージと、
を有するマイクロ波電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関し、特にマイクロ波帯以上の高周波領域で用いる電界効果トランジスタに関する。
【背景技術】
【０００２】
大容量・高速化を実現する次世代移動体通信システム（ＬＴＥ： Long Term Evolution）のキーデバイスの一つに、移動体通信基地局のパワーアンプに用いられるトランジスタがある。このトランジスタは、装置の小型化・低消費電力化のために高効率特性が求められている。
【０００３】
このようなトランジスタの一つに、ＧａＮなどの窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ）がある。ワイドバンドギャップ半導体であるＧａＮは、高い飽和電子速度及び絶縁破壊耐圧を有する。さらに、ＡｌＧａＮ／ＧａＮのヘテロ接合構造では高いシート電子濃度を実現できるため、ＧａＮは高耐圧・高出力を備える高周波用のトランジスタ材料として期待されている。そして、高電圧動作が実現できるＧａＮを用いた電界効果トランジスタでは、回路によるインピーダンス変換損失を低減でき、高効率に動作をさせることができる。
【０００４】
昨今、移動体通信基地局用の電界効果トランジスタとして、主に、熱伝導率が高いＳｉＣ基板上にＧａＮ系材料を用いたヘテロ接合構造を有する電界効果トランジスタが実用化されている。半絶縁性のＳｉＣ基板は、現状では非常に高価であるため低コスト化のニーズに対応することができない。そこで、コストと性能を両立するために、高抵抗シリコン基板を用いたＧａＮ系の電界効果トランジスタの開発も進んでいる。
【０００５】
図８は特許文献１に開示されている電界効果トランジスタを示す図である。図８に示す電界効果トランジスタ１１０は、抵抗率が１００Ω・ｃｍ以上の高抵抗シリコン基板１２０、ＡｌＧａＮ層１２２、ＧａＮ層１１２ａ、Ａｌ０．２６Ｇａ０．７４Ｎ層１１２ｂ、ＧａＮ層１１２ｃ、ソース電極１１４、ドレイン電極１１６、ソース電極１１４とドレイン電極１１６との間に設けられたゲート電極１１８、ＳｉＮ膜１２８上に形成されたソースフィールドプレート１２９、保護膜１２４を有する。特許文献１にかかる電界効果トランジスタでは、高抵抗シリコン基板を用いているので、基板を介したＲＦ損失を低減することができ、また高価な半絶縁性のＳｉＣ基板を用いていないので製造コストを低減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００７／０２７２９５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５（ａ）は電界効果トランジスタを示す図である。図５（ａ）に示す電界効果トランジスタは、シリコン基板１、チャネル層２、２次元電子ガス層（２ＤＥＧ）３、バリア層４、ソース電極５、ドレイン電極６、ゲート電極７、ソースフィールドプレート１０、保護膜８を有する。図５（ａ）に示す電界効果トランジスタでは、図５（ｂ）に示すように、ドレインとソースとの間に抵抗Ｒｄｐと容量Ｃｄｐが存在するため損失が発生する。図５（ｃ）は図５（ａ）に示す電界効果トランジスタの基板の抵抗とドレイン−ソース間寄生抵抗による損失との関係を示す図である。図５（ｃ）に示すように、Ｃｄｐの値が大きくなるほど電界効果トランジスタの損失が大きくなる。また、シリコン基板の抵抗Ｒｄｐが０．１〜１００（Ω・ｃｍ）の範囲で損失が大きくなる。特許文献１にかかる電界効果トランジスタでは、高抵抗シリコン基板（つまり、Ｒｄｐが大きい基板）を用いているので電界効果トランジスタの損失を低減することができる。
【０００８】
また、図６はシリコン基板の温度と抵抗率の関係を示す図である。図６に示すように、高抵抗のシリコン基板（例えば、ドープ濃度１０１４ｃｍ−３のＳｉ）は、シリコン基板の温度が上昇すると、抵抗率（ρ）が大きく変化する。特に、シリコン基板の温度が２００℃を超えると急激に抵抗率が低下する。
【０００９】
よって、特許文献１に開示されている電界効果トランジスタのように、高抵抗のシリコン基板を用いて電界効果トランジスタを構成すると、シリコン基板の温度が２００℃を超えることでシリコン基板の抵抗が急激に低下する。この場合、図５（ｃ）に示すようにシリコン基板の抵抗Ｒｄｐが０．１〜１００（Ω・ｃｍ）の範囲となり、ドレイン−ソース間寄生抵抗による損失が増大し電界効果トランジスタの効率が大きく低下する。したがって、特許文献１にかかる電界効果トランジスタのように高抵抗のシリコン基板を用いた場合、広い温度範囲で高効率に動作可能な電界効果トランジスタを得ることができないという問題がある。
【課題を解決するための手段】
【００１０】
本発明にかかる電界効果トランジスタは、抵抗率が０．０２Ω・ｃｍ以下のシリコン基板と、前記シリコン基板上に形成された５μｍ以上の膜厚を有するチャネル層と、前記チャネル層上に形成されると共に、前記チャネル層に電子を供給するバリア層と、前記チャネル層と前記バリア層とのヘテロ接合により形成された２次元電子ガス層と、前記バリア層とオーミック接触するソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成され、前記バリア層とショットキー接合するゲート電極と、を有する。
【００１１】
また、本発明にかかる他の態様の電界効果トランジスタは、抵抗率が０．０２Ω・ｃｍ以下のシリコン基板と、前記シリコン基板上に形成された５μｍ以上の膜厚を有するチャネル層と、前記チャネル層上に形成されると共に、前記チャネル層に電子を供給するバリア層と、前記チャネル層と前記バリア層とのヘテロ接合により形成された２次元電子ガス層と、前記バリア層上に形成されたキャップ層と、前記キャップ層とオーミック接触するソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成され、前記キャップ層とショットキー接合するゲート電極と、を有する。
【００１２】
本発明にかかる電界効果トランジスタでは、抵抗率が０．０２Ω・ｃｍ以下のシリコン基板を用いている。よって、シリコン基板の温度が２００℃を超えた場合であってもシリコン基板の抵抗が急激に低下することがないため、広い温度範囲で高効率に動作可能な電界効果トランジスタを提供することができる。また、本発明にかかる電界効果トランジスタでは、チャネル層の膜厚を５μｍ以上としているので、ドレイン・ソース間に発生する容量値Ｃｄｐを小さくすることができ、電界効果トランジスタの効率を高めることができる。
【発明の効果】
【００１３】
本発明により広い温度範囲で高効率に動作可能な電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかる電界効果トランジスタを示す図である。
【図２】実施の形態２にかかる電界効果トランジスタを示す図である。
【図３】実施の形態２にかかる電界効果トランジスタのドレイン効率と出力密度との関係を示す図である。
【図４】実施の形態２にかかる電界効果トランジスタのチャネル温度とドレイン効率との関係を示す図である。
【図５】（ａ）は電界効果トランジスタの構造を示す図である。（ｂ）は（ａ）の構造を有する電界効果トランジスタに発生する抵抗Ｒｄｐと容量Ｃｄｐを示す図である。（ｃ）は、（ａ）の構造を有する電界効果トランジスタの基板の抵抗Ｒｄｐと電界効果トランジスタの損失との関係を示す図である。
【図６】シリコン基板の温度と抵抗率の関係を示す図である。
【図７】実施の形態３にかかるマイクロ波電力増幅器を示す図である。
【図８】背景技術にかかる電界効果トランジスタの構造を示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本実施の形態にかかる電界効果トランジスタを示す図である。図１に示すように、本実施の形態にかかる電界効果トランジスタは、シリコン基板１と、シリコン基板１上に形成された５μｍ以上の膜厚を有するチャネル層２と、チャネル層２上に形成されると共に、チャネル層２に電子を供給するバリア層４と、チャネル層２とバリア層４とのヘテロ接合により形成された２次元電子ガス層（２ＤＥＧ）３と、バリア層４とオーミック接触するソース電極５及びドレイン電極６と、ソース電極５とドレイン電極６との間に形成され、バリア層４とショットキー接合するゲート電極７と、を有する。
【００１６】
シリコン基板１は、抵抗率が０．０２Ω・ｃｍ以下、さらに好ましくは０．００１Ω・ｃｍ以上０．０２Ω・ｃｍ以下の基板である。また、シリコン基板１上に形成されるチャネル層２には、例えばｉ−ＧａＮを用いることができる。また、チャネル層２はｉ−ＧａＮだけではなく、ｉ−Ａｌ（Ｇａ）Ｎ、ｉ−Ｉｎ（Ｇａ）Ｎなどを含む多層構造であってもよい。チャネル層２の膜厚は、例えば５μｍ以上、さらに好ましくは５μｍ以上１０μｍ以下とする。ただし、デバイスの製造工程で問題となるウェハーの反りを制御できれば膜厚の上限はより厚くできる。また、チャネル層２の膜厚は、電界効果トランジスタのドレイン・ソース間に発生する寄生容量Ｃｄｐ（図５（ａ）参照）を小さくすることができる値とする。チャネル層２上に形成されるバリア層４には、例えばｉ−ＡｌｘＧａ１−ｘＮ（ｘ＝０．１〜０．３）を用いることができる。バリア層４の膜厚は、例えば１５〜３５ｎｍとすることができる。バリア層４はチャネル層２に対して電子を供給する。そして、チャネル層２とバリア層４とがヘテロ接合することで、チャネル層２とバリア層４との界面には２次元電子ガス層（２ＤＥＧ）３が形成される。チャネル層２、バリア層４はシリコン基板１上にエピタキシャル成長で形成される。
【００１７】
また、バリア層４上には、バリア層４とオーミック接触するソース電極５とドレイン電極６が形成されており、電子はソース電極５から２次元電子ガス層３を介してドレイン電極６へと流れる。ソース電極５とドレイン電極６は、例えばＴｉ／Ａｌ、Ｔｉ／Ｐｔ／Ａｕなどで形成することができる。また、バリア層４上のソース電極５とドレイン電極６との間には、バリア層４とショットキー接合するゲート電極７が形成されている。ゲート電極７は、例えばＮｉＡｕを用いて形成することができる。
【００１８】
なお、上記で示した本実施の形態にかかる電界効果トランジスタを構成する材料や膜厚は一例であり、ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）を構成することができる材料、膜厚であれば適宜変更することができる。
【００１９】
本実施の形態にかかる電界効果トランジスタでは、抵抗率が０．０２Ω・ｃｍ以下のシリコン基板を用いている。よって、シリコン基板の温度が２００℃を超えた場合であってもシリコン基板の抵抗が急激に低下することがないため、広い温度範囲で高効率に動作可能な電界効果トランジスタを提供することができる。また、本実施の形態にかかる電界効果トランジスタでは、チャネル層の膜厚を５μｍ以上としているので、ドレイン・ソース間に発生する容量値Ｃｄｐを小さくすることができ、電界効果トランジスタの効率を高めることができる。
【００２０】
実施の形態２
次に、実施の形態２にかかる電界効果トランジスタについて説明する。
図２は実施の形態２にかかる電界効果トランジスタを説明するための図である。図２に示すように、本実施の形態にかかる電界効果トランジスタは、シリコン基板１と、シリコン基板１上に形成されたチャネル層２と、チャネル層２上に形成されると共に、チャネル層２に電子を供給するバリア層４と、チャネル層２とバリア層４とのヘテロ接合により形成された２次元電子ガス層（２ＤＥＧ）３と、バリア層上に形成されたキャップ層９と、キャップ層９とオーミック接触するソース電極５及びドレイン電極６と、ソース電極５とドレイン電極６との間に形成され、キャップ層９とショットキー接合するフィールドプレート電極１１を有するゲート電極７と、保護膜８と、保護膜８上に形成されたソースフィールドプレート電極１０と、を有する。
【００２１】
シリコン基板１は、抵抗率が０．０２Ω・ｃｍ以下、さらに好ましくは０．００１Ω・ｃｍ以上０．０２Ω・ｃｍ以下の基板である。また、シリコン基板１上に形成されるチャネル層２には、例えばｉ−ＧａＮを用いることができる。また、チャネル層２はｉ−ＧａＮだけではなく、ｉ−Ａｌ（Ｇａ）Ｎ、ｉ−Ｉｎ（Ｇａ）Ｎなどを含む多層構造であってもよい。チャネル層２の膜厚は、例えば５μｍ以上、さらに好ましくは５μｍ以上１０μｍ以下とする。ただし、デバイスの製造工程で問題となるウェハーの反りを制御できれば膜厚の上限はより厚くできる。また、チャネル層２の膜厚は、電界効果トランジスタのドレイン・ソース間に発生する寄生容量Ｃｄｐ（図５（ａ）参照）を小さくすることができる値とする。チャネル層２上に形成されるバリア層４には、例えばｉ−ＡｌｘＧａ１−ｘＮ（ｘ＝０．１〜０．３）を用いることができる。バリア層４の膜厚は、例えば１５〜３５ｎｍとすることができる。バリア層４はチャネル層２に対して電子を供給する。そして、チャネル層２とバリア層４とがヘテロ接合することで、チャネル層２とバリア層４との界面には２次元電子ガス層（２ＤＥＧ）３が形成される。また、バリア層４上に形成されるキャップ層９には、例えばｉ−ＧａＮを用いることができる。チャネル層２、バリア層４、キャップ層９はシリコン基板１上にエピタキシャル成長で形成される。
【００２２】
また、キャップ層９上には、キャップ層９とオーミック接触するソース電極５とドレイン電極６が形成されており、電子はソース電極５から２次元電子ガス層３を介してドレイン電極６へと流れる。ソース電極５とドレイン電極６は、例えばＴｉ／Ａｌ、Ｔｉ／Ｐｔ／Ａｕなどで形成することができる。
【００２３】
キャップ層９上のソース電極５とドレイン電極６との間には、キャップ層９とショットキー接合するゲート電極７が形成されている。ゲート電極７には、ドレイン電極６側へと延びるゲートフィールドプレート電極１１が形成されている。ゲートフィールド電極１１は、保護膜８上にゲート電極７と一体となるように形成されている。ゲート電極７は、例えばＮｉＡｕを用いて形成することができる。ゲートフィールドプレート電極１１を設けることで、ゲートのドレイン端付近の空乏層の周辺部分に発生する電界集中を抑制することができる。
【００２４】
また、ソース電極５とドレイン電極６との間の保護膜８上の一部には、ゲート電極７のドレイン電極６側の部分を覆うようにソースフィールドプレート電極１０が形成されている。ソースフィールドプレート電極１０を設けることで、ゲートのドレイン端付近の空乏層の周辺部分に発生する電界集中を抑制することができる。また、保護膜８には例えばＳｉＮを用いることができる。
【００２５】
なお、上記で示した本実施の形態にかかる電界効果トランジスタを構成する材料や膜厚は一例であり、ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）を構成することができる材料、膜厚であれば適宜変更することができる。
【００２６】
図３は、本実施の形態にかかる電界効果トランジスタのドレイン効率と出力密度との関係を示す図である。評価した電界効果トランジスタのゲート幅は０．８ｍｍ（フィンガー長４００μｍ×２本）であり、バイアス条件は、ドレイン電圧＝５０Ｖ、ドレイン電流＝８ｍＡであり、周波数は２ＧＨｚである（図４の場合も同様）。図３に示すサンプルＡ（本実施の形態にかかる発明）は、基板に低抵抗シリコン基板（抵抗率が０．０２Ω・ｃｍ以下の基板）を用い、且つ、膜厚が５μｍのＧａＮからなるチャネル層２を有する電界効果トランジスタである。サンプルＢ（比較例）は、基板に低抵抗シリコン基板（抵抗率が０．０２Ω・ｃｍ以下の基板）を用い、且つ、膜厚が３μｍのＧａＮからなるチャネル層２を有する電界効果トランジスタである。サンプルＣ（比較例）は、高抵抗シリコン基板を用いた従来の電界効果トランジスタである。
【００２７】
図３に示すように、低抵抗シリコン基板を用いたサンプルＡでは、従来の電界効果トランジスタであるサンプルＣと同等のドレイン効率、出力密度を得ることができる。また、低抵抗シリコン基板を用いたサンプルＡとサンプルＢを比較すると、チャネル層であるＧａＮの膜厚が５μｍであるサンプルＡの方が、ＧａＮの膜厚が３μｍであるサンプルＢよりもドレイン効率、出力密度が優れている。
【００２８】
また、図４は電界効果トランジスタのチャネル温度（Ｔｃｈ）とドレイン効率との関係を示す図である。ここで、チャネル温度はシリコン基板の温度に対応している。図４に示すサンプルＡ（本実施の形態にかかる発明）は、基板に低抵抗シリコン基板（抵抗率が０．０２Ω・ｃｍ以下の基板）を用い、且つ、膜厚が５μｍのＧａＮからなるチャネル層２を有する電界効果トランジスタである。サンプルＣ（比較例）は、高抵抗シリコン基板を用いた従来の電界効果トランジスタである。
【００２９】
図４に示すように、高抵抗シリコン基板を用いたサンプルＣでは、チャネル温度が上昇するにつれてドレイン効率が急激に低下する。つまり、１００℃付近ではドレイン効率が６４％程度であるが、２７０℃付近ではドレイン効率が３０％となり、ドレイン効率が急激に低下する。これに対して、低抵抗シリコン基板を用いたサンプルＡでは、チャネル温度が上昇してもドレイン効率は１０％程度しか低下しない。よって、本実施の形態にかかる電界効果トランジスタ（サンプルＡ）では、高温時におけるドレイン効率が大幅に改善される。
【００３０】
つまり、図６に示すように、シリコンの抵抗率の高温時における変化は、シリコンの抵抗率が高い基板の場合に大きく、シリコンの抵抗率が低い基板では小さい。そこで、本実施の形態にかかる電界効果トランジスタでは、抵抗率が０．０２Ω・ｃｍ以下と極めて低い低抵抗シリコン基板を用いることで、基板の抵抗率の変化が電界効果トランジスタの特性に及ぼす影響を小さくすることができる。
【００３１】
本実施の形態にかかる電界効果トランジスタは、図５（ａ）に示すように、基板１の抵抗Ｒｄｐとチャネル層２の寄生容量ＣｄｐのカップリングによりＲＦ損失が発生する。つまり、図５（ｂ）に示すように、ドレインとソースとの間に抵抗Ｒｄｐと容量Ｃｄｐが存在するため損失が発生する。また、図５（ｃ）は、抵抗ＲｄｐとＲＦ損失の関係を示す図である。図５（ｃ）に示すように、寄生容量Ｃｄｐの値が小さいほど、ＲＦ損失は小さくなる。よって、本実施の形態にかかる電界効果トランジスタでは、チャネル層２の膜厚を５μｍ以上とすることで、寄生容量Ｃｄｐの値を小さくしており、これにより電界効果トランジスタのＲＦ損失を低減することができる。
【００３２】
以上で説明したように、本実施の形態にかかる電界効果トランジスタでは、基板に低抵抗のシリコン基板を用い、更に、チャネル層２の膜厚を５μｍ以上とすることで、従来の電界効果トランジスタと同程度のドレイン効率を維持しつつ、電界効果トランジスタの高温時におけるドレイン効率の低下を抑制することができる。特に、本実施の形態にかかる電界効果トランジスタをマイクロ波帯以上の高周波領域で用いる場合、この効果はより顕著となる。
【００３３】
実施の形態３
次に、実施の形態３にかかるマイクロ波電力増幅器について説明する。
図７は本発明にかかる電界効果トランジスタを用いて構成されたマイクロ波電力増幅器を示す図である。本実施の形態にかかるマイクロ波電力増幅器２０は、一端が入力端子２２と接続され、他端が電界効果トランジスタ２１のゲート端子と接続された入力整合回路２３と、一端が出力端子２５と接続され、他端が電界効果トランジスタ２１のドレイン端子と接続された出力整合回路２４と、ソース端子が接地された電界効果トランジスタ２１と、を有する。本実施の形態にかかるマイクロ波電力増幅器２０のパッケージは放熱板（ヒートシンク）を有し、当該放熱板を接地することで、電界効果トランジスタ２１で発生する熱を放熱することができる。尚、上記入力整合回路２３と出力整合回路２４は、少なくとも一方を備えている構成であってもよい。
【００３４】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００３５】
１  シリコン基板
２  チャネル層
３  ２次元電子ガス層（２ＤＥＧ）
４  バリア層
５  ソース電極
６  ドレイン電極
７  ゲート電極
８  保護膜
９  キャップ層
１０  ソースフィールドプレート電極
１１  ゲートフィールドプレート電極
２０  マイクロ波電力増幅器
２１  電界効果トランジスタ
２２  入力端子
２３  入力整合回路
２４  出力整合回路
２５  出力端子
【図１】
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【図２】
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【図３】
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【図４】
2010272689.tif 000006
【図５】
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【図６】
2010272689.tif 000008
【図７】
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【図８】
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