(57)【要約】【課題】新たなパラメータを用いた論理設計を行うことにより、回路設計の精度を向上させることの可能な回路設計方法、回路設計プログラムおよび回路設計装置を提供する。【解決手段】命令セット２２に基づいて動作合成を行うことによりＲＴＬデータ２３が生成されたのち（Ｓ１）、ＲＴＬデータ２３とライブラリ２５とに基づいて論理合成を行うことによりネットリスト２４が生成される（Ｓ２）。ネットリスト２４に基づいて回路レイアウト２６が生成されたのち（Ｓ３）、回路レイアウト２６と各種テーブルとを対比して各種データが導出される（Ｓ４〜Ｓ７）。各種データとＲＴＬデータ２３とに基づいて新ネットリスト３４Ａが生成されたのち（Ｓ８）、新ネットリスト３４Ａに基づく論理回路シミュレータ上の動作が仕様を満たすか否かが検証される（Ｓ９）。その結果、仕様が満たされなかった場合には、検証結果に基づいてレイアウト設計がやり直される。【選択図】図８
2010244285.tif 000002
【特許請求の範囲】
【請求項１】
ネットリストに基づいて導出された回路レイアウトから、ＲＣ成分と、ゲートアクティブ非形成領域の密度とを導出する第１ステップと、
前記ＲＣ成分と、前記ゲートアクティブ非形成領域の密度と、機能レベルの回路データとに基づいて前記ネットリストを記述し直す第２ステップと
を含む回路設計方法。
【請求項２】
前記第１ステップにおいて、前記回路レイアウトから、前記ＲＣ成分と、前記ゲートアクティブ非形成領域の密度と、ゲートの周辺長密度とを導出し、
前記第２ステップにおいて、前記ＲＣ成分と、前記ゲートアクティブ非形成領域の密度と、前記ゲートの周辺長密度と、前記機能レベルの回路データとに基づいて前記ネットリストを記述し直す
請求項１に記載の回路設計方法。
【請求項３】
前記ゲートアクティブ非形成領域は、前記回路レイアウトにおいて、ゲートの形成されている領域と、アクティブの形成されている領域とを除いた領域である
請求項１に記載の回路設計方法。
【請求項４】
ネットリストに基づいて導出された回路レイアウトから、ＲＣ成分と、ゲートの周辺長密度とを導出するステップと、
前記ＲＣ成分と、前記ゲートの周辺長密度と、機能レベルの回路データとに基づいて前記ネットリストを記述し直すステップと
を含む回路設計方法。
【請求項５】
機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートアクティブ非形成領域の密度とに基づいてネットリストを記述し直すステップ
をコンピュータに実行させる回路設計プログラム。
【請求項６】
機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートの周辺長密度とに基づいてネットリストを記述し直すステップ
をコンピュータに実行させる回路設計プログラム。
【請求項７】
機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートアクティブ非形成領域の密度とに基づいてネットリストを記述し直す再記述手段を備えた
回路設計装置。
【請求項８】
機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートの周辺長密度とに基づいてネットリストを記述し直す再記述手段を備えた
回路設計装置。
【請求項９】
機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートアクティブ非形成領域の密度とに基づいて記述し直したネットリストから得られた回路レイアウトを備えた
半導体装置。
【請求項１０】
機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートの周辺長密度とに基づいて記述し直したネットリストから得られた回路レイアウトを備えた
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にＬＳＩ（Large‐Scale Integrated circuit）を対象とした回路設計方法、回路設計プログラムおよび回路設計装置に関する。また、本発明は、主にＬＳＩを対象とした回路設計方法によって作製された回路レイアウトを備えた半導体装置に関する。
【背景技術】
【０００２】
通常、ＬＳＩ設計は、アーキテクチャ設計、機能設計、論理設計およびレイアウト設計の一連のステップを経ることにより行われる。アーキテクチャ設計では、作成する電子回路の仕様に基づいて命令セットを記述する。機能設計では、命令セットを実現する回路の動作を、レジスタと信号の流れで記述する。具体的には、命令セットに基づき、ＨＤＬ(Hardware Description Language)を使用してＲＴＬ(Register Transfer Level)の回路データ（ＲＴＬデータ）を記述する。論理設計では、ＲＴＬデータに基づいて論理合成(logic synthesis)を行うことにより、ゲートレベルのネットリストを記述する。レイアウト設計では、ネットリストに基づいて、トランジスタや抵抗体等のデバイスの配置（回路レイアウト）を記述する。回路レイアウトには、デバイスの位置および向きならびに配線による接続（Place & Route: P&R）についての情報が含まれている。
【０００３】
なお、ＨＤＬとは、ＬＳＩやシステムなどの設計データを記述するハードウェア言語のことである。ＨＤＬの代表的なものとしては、Ｖｅｒｉｌｏｇ−ＨＤＬやＶＨＤＬなどがある。ＲＴＬとは、ＨＤＬによる記述レベルの一つを指すものであり、ＬＳＩの機能をレジスタ間の転送という形で表現するものである。ゲートレベルとは、ＨＤＬによる記述レベルの一つを指すものであり、ＬＳＩの回路情報をライブラリのゲートとその接続関係で表現するものである。なお、ライブラリには、ＮＡＮＤ、ＮＯＲ、フリップフロップといった基本回路が含まれている。
【０００４】
ところで、電子回路の高集積化に伴い、配線抵抗および配線容量などのＲＣ成分が回路動作機能やスピードに影響を与えるようになってきている。ＲＣ成分は、例えば、（１）配線のレイアウト、（２）配線の断面形状、（３）配線材料の抵抗値、（４）層間絶縁膜の比誘電率、などに依存して変化するものである。そのため、従来から、上記ＬＳＩ設計フローにおいて、いわゆるバックアノテーション(back annotation)のなされたネットリストを用いて動作検証を行うことが必須となっている。バックアノテーションとは、レイアウトを記述したあとに、レイアウトから導出した情報（例えば寄生成分）をネットリストに付加することを指す。
【０００５】
上記動作検証は、具体的には以下のようにして行う。まず、上記の一連のステップを経て作成された回路レイアウトと、配線および層間絶縁膜の物理情報とに基づいて所要のＲＣ成分を導出する。次に、導出したＲＣ成分と、ＲＴＬデータとに基づいて、ゲートレベルのネットリストを記述し直す。そして、記述し直したネットリストを論理回路シミュレータに入力し、論理回路シミュレータ上の動作が仕様を満たすか否かを検証する。その結果、論理回路シミュレータ上の動作が仕様を満たさなかった場合には、検証結果に基づいてレイアウト設計をやり直す。
【０００６】
最近では、例えば、ＣＭＰ（Chemical Mechanical Polishing）によるＲＣ成分への影響も考慮されるようになってきている（非特許文献１参照）。これは、配線が軟らかい銅で出来ており、配線密度の高い領域では、配線密度の低い領域と比べてＣＭＰによる配線の削り量が多いことから、横方向配線容量の低下や、配線抵抗の上昇を反映したものである。このように、様々な影響を考慮してＲＣ成分のフィードバックを行うことにより、回路設計の精度が向上してきている。もっとも、ＣＭＰによるＲＣ成分への影響を低減するために、ダミーパターンを配置して、レイアウト密度をできるだけ均一にすることも併せて行われている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】http://www.synopsys.co.jp/pressrelease/2007/20070924.html
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、近年、ＲＣ成分のフィードバックだけでは、論理回路シミュレータ上の動作が仕様を満たさないケースが散見されるようになってきた。従来から、ＬＯＤ（length of diffusion：ゲートからアクティブ領域までの距離）やＷＰＥ(Well Proximity Effect: ウェル近接効果)などのレイアウト依存性を考慮した論理設計はなされている。しかし、それでも、論理回路シミュレータ上の動作が仕様を満たさない場合があり、論理設計に際して考慮しきれていない何らかのパラメータが存在していると考えられる。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、新たなパラメータを用いた論理設計を行うことにより、回路設計の精度を向上させることの可能な回路設計方法、回路設計プログラムおよび回路設計装置を提供することにある。また、第２の目的は、そのような回路設計方法によって作製された半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の回路設計方法は、以下の２つのステップを含むものである。
（１）ネットリストに基づいて導出された回路レイアウトから、ＲＣ成分と、ゲートアクティブ非形成領域の密度とを導出する第１ステップ
（２）ＲＣ成分と、ゲートアクティブ非形成領域の密度と、機能レベルの回路データとに基づいてネットリストを記述し直す第２ステップ
【００１１】
ここで、第１ステップにおいて、回路レイアウトから、ＲＣ成分と、ゲートアクティブ非形成領域の密度とだけでなく、さらにゲートの周辺長密度を導出することも可能である。この場合に、第２ステップにおいて、ＲＣ成分と、ゲートアクティブ非形成領域の密度と、ゲートの周辺長密度と、機能レベルの回路データとに基づいてネットリストを記述し直すことも可能である。
【００１２】
本発明の第１の回路設計プログラムは、機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートアクティブ非形成領域の密度とに基づいてネットリストを記述し直すステップをコンピュータに実行させるものである。
【００１３】
本発明の第１の回路設計装置は、機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートアクティブ非形成領域の密度とに基づいてネットリストを記述し直す再記述手段を備えたものである。
【００１４】
本発明の第１の回路設計方法、第１の回路設計プログラムおよび第１の回路設計装置では、機能レベルの回路データと、ＲＣ成分およびゲートアクティブ非形成領域の密度とに基づいてネットリストが記述し直される。これにより、ＲＣ成分を考慮するだけでなく、ゲートアクティブ非形成領域の密度の大きさと相関関係を有するトランジスタ特性（例えば、ゲートの閾値電圧）をも考慮したネットリストを得ることができる。
【００１５】
本発明の第１の半導体装置は、機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートアクティブ非形成領域の密度とに基づいて記述し直したネットリストから得られた回路レイアウトを備えている。
【００１６】
本発明の第１の半導体装置では、ＲＣ成分を考慮するだけでなく、ゲートアクティブ非形成領域の密度の大きさと相関関係を有するトランジスタ特性をも考慮された回路レイアウトが使用されている。
【００１７】
本発明の第２の回路設計方法は、以下の２つのステップを含むものである。
（１）ネットリストに基づいて導出された回路レイアウトから、ＲＣ成分と、ゲートの周辺長密度とを導出するステップ
（２）ＲＣ成分と、ゲートの周辺長密度と、機能レベルの回路データとに基づいてネットリストを記述し直すステップ
【００１８】
本発明の第２の回路設計プログラムは、機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートの周辺長密度とに基づいてネットリストを記述し直すステップをコンピュータに実行させるものである。
【００１９】
本発明の第２の回路設計装置は、機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートの周辺長密度とに基づいてネットリストを記述し直す再記述手段を備えたものである。
【００２０】
本発明の第２の回路設計方法、第２の回路設計プログラムおよび第２の回路設計装置では、機能レベルの回路データと、ＲＣ成分およびゲートの周辺長密度とに基づいてネットリストが記述し直される。これにより、ＲＣ成分を考慮するだけでなく、ゲートの周辺長密度の大きさと相関関係を有するトランジスタ特性をも考慮したネットリストを得ることができる。
【００２１】
本発明の第２の半導体装置は、機能レベルの回路データと、ネットリストに基づいて導出された回路レイアウトから導出された、ＲＣ成分およびゲートの周辺長密度とに基づいて記述し直したネットリストから得られた回路レイアウトを備えている。
【００２２】
本発明の第２の半導体装置では、ＲＣ成分を考慮するだけでなく、ゲートの周辺長密度の大きさと相関関係を有するトランジスタ特性をも考慮された回路レイアウトが使用されている。
【発明の効果】
【００２３】
本発明の第１の回路設計方法、第１の回路設計プログラムおよび第１の回路設計装置によれば、ＲＣ成分を考慮するだけでなく、ゲートアクティブ非形成領域の密度の大きさと相関関係を有するトランジスタ特性をも考慮したネットリストを得るようにした。このように、本発明では、新たなパラメータを用いた論理設計を行うようにしたので、回路設計の精度を向上させることができる。
【００２４】
本発明の第１の半導体装置によれば、ＲＣ成分を考慮するだけでなく、ゲートアクティブ非形成領域の密度の大きさと相関関係を有するトランジスタ特性をも考慮された回路レイアウトを使用するようにした。このように、本発明では、新たなパラメータを用いた論理設計から得られた回路レイアウトが使用されているので、所望の特性を有する半導体装置を得ることができる。
【００２５】
本発明の第２の回路設計方法、第２の回路設計プログラムおよび第２の回路設計装置によれば、ＲＣ成分を考慮するだけでなく、ゲートの周辺長密度の大きさと相関関係を有するトランジスタ特性をも考慮したネットリストを得るようにした。このように、本発明では、新たなパラメータを用いた論理設計を行うようにしたので、回路設計の精度を向上させることができる。
【００２６】
本発明の第２の半導体装置によれば、ＲＣ成分を考慮するだけでなく、ゲートの周辺長密度の大きさと相関関係を有するトランジスタ特性をも考慮された回路レイアウトを使用するようにした。このように、本発明では、新たなパラメータを用いた論理設計から得られた回路レイアウトが使用されているので、所望の特性を有する半導体装置を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施の形態に係る回路設計装置の概略構成図である。
【図２】図１の記憶部に格納されたＲＣ情報および密度情報に属するデータのリスト図である。
【図３】ゲートアクティブ非形成領域について説明するための模式図である。
【図４】ゲートアクティブ非形成領域とトランジスタ特性との関係を表す関係図である。
【図５】ゲートアクティブ非形成領域の密度の導出方法の一例について説明するための模式図である。
【図６】ゲートアクティブ非形成領域の密度の導出方法の他の例について説明するための模式図である。
【図７】図１の回路設計装置の機能ブロック図である。
【図８】図１の半導体装置で実行される回路設計の手順について説明するためのフロー図である。
【発明を実施するための形態】
【００２８】
以下、発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．回路設計装置の構成
２．回路設計フロー
３．効果
４．変形例
【００２９】
＜実施の形態＞
［回路設計装置の構成］
図１は、本発明の一実施の形態に係る回路設計装置１の概略構成の一例を表したものである。本実施の形態の回路設計装置１は、例えば、図１に示したように、演算部１０（再記述手段）、記憶部２０、入力部３０、表示部４０を備えている。
【００３０】
演算部１０は、後述の回路設計プログラム２１を実行するためのものであり、例えばＣＰＵ（Central Processing Unit ）を含んで構成されている。入力部３０は、回路設計プログラム２１の実行に際して必要となる情報を入力するためのものであり、例えばキーボードやマウスからなる。表示部４０は、例えば、演算部１０におけるプログラムの実行結果（例えば診断結果）を表示したり、演算部１０におけるプログラムの実行に際して情報入力を支援するための表示をしたりするためのものであり、例えば液晶ディスプレイからなる。
【００３１】
記憶部２０は、上記した回路設計プログラム２１と、このプログラムに用いられる種々のデータや、このプログラムから出力されたデータを記憶している。具体的には、記憶部２０は、命令セット２２、ＲＴＬ(Register Transfer Level)データ２３、ネットリスト２４、ライブラリ２５、回路レイアウト２６、ＲＣ情報２７、密度情報２８、判定情報２９を必要に応じて記憶している。
【００３２】
回路設計プログラム２１は、回路設計を行うにあたっての一連のステップ（例えば、機能設計、論理設計およびレイアウト設計）が記述されたものである。なお、回路設計フローについての詳細な説明は後述する。
【００３３】
命令セット２２は、作成する電子回路の仕様に基づいて記述されたものであり、動作レベルの回路データである。命令セット２２は、回路設計プログラム２１に入力されるデータの一つである。
【００３４】
ＲＴＬデータ２３は、機能レベルの回路データである。具体的には、ＲＴＬデータ２３は、命令セットに基づいて動作合成を行うことにより記述されたものであり、ＨＤＬ(Hardware Description Language)によって記述されたＲＴＬの回路データである。ＲＴＬデータ２３は、回路設計プログラム２１によって作成されるデータの一つである。
【００３５】
ここで、ＨＤＬとは、ＬＳＩやシステムなどの設計データを記述するハードウェア言語のことである。ＨＤＬの代表的なものとしては、Ｖｅｒｉｌｏｇ−ＨＤＬやＶＨＤＬなどがある。ＲＴＬとは、ＨＤＬによる記述レベルの一つを指すものであり、ＬＳＩの機能をレジスタ間の転送という形で表現するものである。
【００３６】
ネットリスト２４は、ゲートレベルの回路データである。具体的には、ネットリスト２４は、ＲＴＬデータに基づいて論理合成(logic synthesis)を行うことにより記述されたものであり、回路動作を検証する論理回路シミュレータ（ネットリスト・レベルのシミュレーション・ツール）に入力可能な形式となっている。ネットリスト２４は、回路設計プログラム２１によって作成されるデータの一つである。なお、論理回路シミュレータについての説明は、後述の設計フローの説明と併せて行う。
【００３７】
ここで、ゲートレベルとは、ＨＤＬによる記述レベルの一つを指すものであり、ＬＳＩの回路情報をライブラリ２５のゲートとその接続関係で表現するものである。なお、ライブラリ２５には、ＮＡＮＤ、ＮＯＲ、フリップフロップといった基本回路が含まれている。
【００３８】
回路レイアウト２６は、トランジスタや抵抗体等のデバイスの配置データである。具体的には、回路レイアウト２６は、ネットリスト２４に基づいて記述されたデバイスの位置および向きならびに配線による接続（Place & Route: P&R）などについてのデータを含んでいる。回路レイアウト２６は、回路設計プログラム２１によって作成されるデータの一つである。
【００３９】
ＲＣ情報２７は、配線抵抗および容量についてのデータである。ＲＣ情報２７は、図２（Ａ）に示したように、ＲＣテーブル２７Ａと、ＲＣ値２７Ｂとを含んでいる。ＲＣテーブル２７Ａは、例えば、単位長さあたりの配線抵抗が配線の寸法ごとに記述されると共に、隣り合う配線の間隔と容量（配線容量）との対応関係が配線の組み合わせごとに記述されたデータベースである。このデータベースは、例えば、配線の寸法および層間の高さ（または層間絶縁膜の厚さ）などの断面データと、シート抵抗および層間絶縁膜の比誘電率などの物性データとに基づく解析によって得られたものである。ＲＣテーブル２７Ａは、回路設計プログラム２１に入力されるデータの一つである。ＲＣ値２７Ｂは、例えば、回路レイアウト２６と、ＲＣテーブル２７Ａとを対比することにより得られた、所要の回路（例えば、クリティカルパス）の配線容量および配線抵抗である。ＲＣ値２７Ｂは、回路設計プログラム２１によって作成されるデータの一つである。
【００４０】
密度情報２８は、図２（Ｂ）に示したように、配線密度テーブル２８Ａと、ゲートアクティブ非形成領域の密度テーブル２８Ｂと、ゲートの周辺長密度テーブル２８Ｃとを含んでいる。また、密度情報２８は、配線の変換後密度データ２８Ｄと、ゲートアクティブ非形成領域の変換後密度データ２８Ｅと、ゲート周辺長の変換後密度データ２８Ｆとを含んでいる。
【００４１】
配線密度テーブル２８Ａは、配線密度と配線高さとの対応関係が配線層やプロセスごとに記述されたデータベースである。このデータベースは、例えば、配線密度の互いに異なる領域がマトリクス状に配置されたウェハをＣＭＰ（Chemical Mechanical Polishing）で研磨したときの、領域ごとの配線高さを計測することによって得られたものである。配線密度テーブル２８Ａは、回路設計プログラム２１に入力されるデータの一つである。なお、ＬＳＩチップには通常、複数層の配線が使われており、各々の配線層で、相間膜材料、配線ピッチ、配線高さが異なる場合がある。そのため、配線密度が配線高さに与える影響が配線層によって異なる場合がある。また、世代が進むにつれ、相間膜材料、配線ピッチ、配線高さが変わり得る。従って、上述のデータベースにおいて、配線密度と配線高さとの対応関係を、配線層やプロセスごとに記述しておくことで、設計に柔軟性を持たせることができる。
【００４２】
ゲートアクティブ非形成領域の密度テーブル２８Ｂは、ゲートアクティブ非形成領域の密度と、トランジスタ特性との対応関係が記述されたものである。ゲートアクティブ非形成領域の密度テーブル２８Ｂも、回路設計プログラム２１に入力されるデータの一つである。ここで、ゲートアクティブ非形成領域５１とは、図３に示したように、ウェハもしくはチップの面内において、トランジスタのゲートの形成されている領域（ゲート領域）５２と、トランジスタのアクティブの形成されている領域（アクティブ領域）５３とを除いた領域のことである。この領域には、例えば、ＳＴＩ（Shallow Trench Isolation）などが形成されている。また、上記したトランジスタ特性としては、例えば、ＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis)におけるゲートの閾値電圧、移動度、あるいはセルライブラリにおける遅延時間、波形の立ち上がり時間などが含まれる。
【００４３】
図４（Ａ）は、ゲートアクティブ非形成領域５１の密度と、ポリシリコンのシート抵抗との関係を表したものである。図４（Ｂ）は、ポリシリコンのシート抵抗と、トランジスタ特性との関係を表したものである。図４（Ａ），（Ｂ）から、ゲートアクティブ非形成領域５１の密度が大きくなるにつれてポリシリコンのシート抵抗が小さくなり、ポリシリコンのシート抵抗が小さくなるにつれてトランジスタ特性が上昇していくことがわかる。つまり、ゲートアクティブ非形成領域５１の密度が大きくなるにつれてトランジスタ特性が上昇していくことがわかる。
【００４４】
ところで、トランジスタの形成されたウェハもしくはチップをランプアニールする際に、温度を高くすると、ゲートなどに使用されているポリシリコン中あるいはソースドレイン中の不純物がより活性化され、トランジスタ特性が上昇する傾向がある。その傾向は、トランジスタのゲートおよびアクティブの非形成領域の密度の大きな領域ほど顕著である。これは、ランプ光に対する表面反射率が異なり、アニール温度が変化しているためである。従って、ゲートアクティブ非形成領域５１の密度がウェハもしくはチップ内で大きく異なっている場合には、ゲートアクティブ非形成領域５１の密度を新たなパラメータとして後述のバックアノテーションに採り入れることが重要であると言える。
【００４５】
後述のバックアノテーションにおけるゲートアクティブ非形成領域５１の密度の導出は、チップレベルで行ってもよいが、ウェハレベルで行うことが好ましい。チップレベルで行う場合には、例えば、図５に示したように、密度を導出するエリアを規定する導出領域６０がチップ５０の外にはみ出さないようにして、導出領域６０を所定のピッチでチップ５０内をスキャンしていく。一方、ウェハレベルで行う場合には、まず、例えば、図６に示したように、同一のチップ５０を面内にマトリクス状に配置すると共に、互いに隣接するチップ５０同士の間にスクライブラインに相当する間隙５０Ａを設ける。スクライブラインとしては、将来使う代表的なパターンを配置しておく。そして、一のチップ５０内の所定の部位の密度を導出する際には、導出領域６０の中心点が、密度を導出する部位を通過するように、導出領域６０を複数のチップ５０を含む面内でスキャンさせる。つまり、ウェハレベルで行う場合に、一のチップ５０内の外縁の密度を導出するときには、例えば、図６に示したように、導出領域６０が隣のチップ５０にまたがる。なお、実際にチップを製造する際に、ウェハ上に複数種類の回路レイアウトが単位チップ面積ごとに形成される場合には、密度の導出においても、実情に併せて、複数種類のチップを面内にマトリクス状に配置することが好ましい。
【００４６】
また、スキャンさせる密度計算領域（導出領域６０）は、対象の物理現象に応じて最適化することが好ましい。配線密度は、ＣＭＰプロセス依存を有しているので、３００×３００ｕｍ2程度であることが好ましい。ゲートアクティブ非形成領域５１の密度は、ランプアニール依存性により４×４ｍｍ2程度であることが好ましい。ゲートの周辺長密度は、ＲＩＥ(Reactive Ion Etching)依存性を有しているので、１００×１００ｕｍ2程度であることが好ましい。
【００４７】
ゲートの周辺長密度テーブル２８Ｃは、トランジスタのゲート周辺長さを導出領域６０の面積で除算することにより得られる値（以下、単に、「ゲートの周辺長密度」と称する。）と、トランジスタ特性との対応関係が記述されたものである。ゲートの周辺長密度テーブル２８Ｃも、回路設計プログラム２１に入力されるデータの一つである。
【００４８】
ところで、トランジスタのゲート電極の側壁に、ゲート電極とソースもしくはドレインとの間隙を規定するスペーサを形成する際に、ＣＶＤ(Chemical Vapor Deposition)が用いられる。ＣＶＤによる堆積量は通常、単位面積あたり一定であるので、堆積させる面内の凹凸が場所によって異なっている場合には、堆積後の膜厚が、凹凸の多い領域（表面積の大きな領域）では薄く、凹凸の少ない領域（表面積の小さな領域）では厚くなる。そのため、トランジスタのゲート電極が密に形成されている領域ではスペーサが薄くなり、トランジスタのゲート電極が疎に形成されている領域ではスペーサが厚くなる。ここで、スペーサの厚さによってトランジスタ特性が変化する。従って、ゲートの周辺長密度がウェハもしくはチップ内で大きく異なっている場合には、ゲートの周辺長密度を新たなパラメータとして後述のバックアノテーションに採り入れることが重要であると言える。
【００４９】
配線の変換後密度データ２８Ｄは、例えば、回路レイアウト２６と、配線密度テーブル２８Ａとを対比することにより得られた配線高さである。配線の変換後密度データ２８Ｄは、例えば、より具体的には、回路レイアウト２６からレイアウトの配線密度マップ（ｘ，ｙ，配線密度）を計算し、それを配線密度と配線高さとの関係が記されている配線密度テーブル２８Ａに照らし合わせることにより求められた、レイアウトの配線高さマップ（ｘ，ｙ，配線高さ）である。配線の変換後密度データ２８Ｄは、回路レイアウト２６からＲＣ値２７Ｂを計算する際に、回路レイアウト２６の情報と併用することによって、より正確な寄生ＲＣを計算することを可能にする。例えば、Ｒの値は、回路レイアウト２６と、配線の変換後密度データ２８Ｄとの関数で表すことが可能である。配線の変換後密度データ２８Ｄは、回路設計プログラム２１によって作成されるデータの一つである。
【００５０】
ゲートアクティブ非形成領域の変換後密度データ２８Ｅは、例えば、回路レイアウト２６と、ゲートアクティブ非形成領域の密度テーブル２８Ｂとを対比することにより得られたトランジスタ特性である。変換後密度データ２８Ｅは、例えば、より具体的には、回路レイアウト２６からレイアウトのゲートアクティブ非形成領域密度マップ（ｘ，ｙ，ゲートアクティブ非形成領域密度）を計算し、それをゲートアクティブ非形成領域密度とトランジスタ特性との関係が記されている密度テーブル２８Ｂに照らし合わせることにより求められた、レイアウトのトランジスタ特性マップ（ｘ，ｙ，特性値）ある。変換後密度データ２８Ｅは、回路設計プログラム２１によって作成されるデータの一つである。
【００５１】
ゲート周辺長の変換後密度データ２８Ｆは、例えば、回路レイアウト２６と、ゲートの周辺長密度テーブル２８Ｃとを対比することにより得られたトランジスタ特性である。変換後密度データ２８Ｆは、例えば、より具体的には、回路レイアウト２６からレイアウトのゲート周辺長密度マップ（ｘ，ｙ，ゲート周辺長密度）を計算し、それをゲート周辺長密度とトランジスタ特性との関係が記されている周辺長密度テーブル２８Ｃに照らし合わせることにより求められた、レイアウトのトランジスタ特性マップ（ｘ，ｙ，特性値）である。変換後密度データ２８Ｆは、回路設計プログラム２１によって作成されるデータの一つである。
【００５２】
判定情報２９は、後述の論理回路シミュレータ上の動作が仕様を満たすか否かを検証する際に利用するデータである。
【００５３】
［回路設計フロー］
次に、本実施の形態の回路設計装置１の動作について説明する。図７は、本実施の形態の回路設計方法を用いた回路設計フローの一例を表したものである。図８は、図７の回路設計フローの一例を機能ブロックで表したものである。なお、本実施の形態では、回路設計フローは、回路設計プログラム２１が回路設計プログラム２１に記述されたアルゴリズムを演算部１０に実行させることによって具現化される。
【００５４】
演算部１０（ＲＴＬデータ生成部３１）は、まず、作成する電子回路の仕様に基づいて記述された命令セット２２を記憶部２０から読み出す。続いて、演算部１０は、命令セットに基づいて動作合成を行うことにより、ＲＴＬの回路データ（ＲＴＬデータ２３）を生成する（ステップＳ１）。次に、演算部１０（ネットリスト生成部３２）は、ＲＴＬデータ２３と、ライブラリ２５とに基づいて論理合成を行うことにより、ゲートレベルのネットリスト２４を生成する（ステップＳ２）。次に、演算部１０（回路レイアウト生成部３３）は、ネットリスト２４に基づいて、トランジスタや抵抗体等のデバイスの配置データ（回路レイアウト２６）を生成する（ステップＳ３）。
【００５５】
次に、演算部１０（バックアノテーション部３４）は、バックアノテーションを実行する。具体的には、演算部１０は、まず、ＲＣテーブル２７Ａと、配線密度テーブル２８Ａと、ゲートアクティブ非形成領域の密度テーブル２８Ｂと、ゲートの周辺長密度テーブル２８Ｃとを記憶部２０から読み出す。次に、演算部１０は、回路レイアウト２６から、配線長、配線幅、隣接する配線までの距離、配線間の相互位置などのレイアウト情報を導出する。続いて、演算部１０は、回路レイアウト２６からレイアウトの配線密度マップを計算し、それを配線密度テーブル２８Ａと対比することにより、配線の変換後密度データ２８Ｄを導出する（ステップＳ４）。その後、演算部１０は、回路レイアウト２６（レイアウト情報）と、配線の変換後密度データ２８Ｄと、ＲＣテーブル２７Ａとを対比することにより、所要の回路（例えば、クリティカルパス）の配線容量および配線抵抗（ＲＣ値２７Ｂ）を導出する（ステップＳ５）。次に、演算部１０は、回路レイアウト２６と、ゲートアクティブ非形成領域の密度テーブル２８Ｂとを対比することにより、ゲートアクティブ非形成領域の変換後密度データ２８Ｅを導出する（ステップＳ６）。演算部１０は、さらに、回路レイアウト２６と、ゲートの周辺長密度テーブル２８Ｃとを対比することにより、ゲート周辺長の変換後密度データ２８Ｆを導出する（ステップＳ７）。
【００５６】
次に、演算部１０は、導出したＲＣ値２７Ｂ、変換後密度データ２８Ｅおよび変換後密度データ２８Ｆと、ＲＴＬデータ２３とに基づいて、ゲートレベルのネットリストを記述し直す。具体的には、演算部１０は、上述した各種データに基づいて、新たなネットリスト（新ネットリスト３４Ａ）を生成する（ステップＳ８）。
【００５７】
ここで、次工程で使用する論理回路シミュレータが、密度とトランジスタ特性との関係が記述された密度テーブル（２８Ａ，２８Ｂ，２８Ｃ）を考慮した計算を行うツールである場合には、例えば、元のネットリストに、回路レイアウト２６から算出した密度データ（配線密度マップ、ゲートアクティブ非形成領域密度マップ、ゲート周辺長密度マップ）を付加すればよい。一方、次工程で使用する論理回路シミュレータが、上記密度テーブルを考慮した計算を行わないツールである場合には、例えば、上記密度テーブルを用いて計算した変換後密度データ（２８Ｄ，２８Ｅ，２８Ｆ）を各々のトランジスタあるいは配線に付加することにより、新ネットリスト３４Ａを生成すればよい。
【００５８】
次に、演算部１０は、判定情報２９を記憶部２０から読み出すとともに、新ネットリスト３４Ａを論理回路シミュレータに入力し、論理回路シミュレータ上の動作が仕様を満たすか否かを検証する（ステップＳ９）。
【００５９】
その結果、論理回路シミュレータ上の動作が仕様を満たさなかった場合には、検証結果に基づいてレイアウト設計をやり直す。具体的には、演算部１０は、新ネットリスト３４Ａに基づいて、トランジスタや抵抗体等のデバイスの配置データ（回路レイアウト２６）を再生成する（ステップＳ３に戻る）。一方、論理回路シミュレータ上の動作が仕様を満たした場合には、既に得られている回路レイアウト２６が、例えば、マスクレイアウトなどの設計工程で利用され、所望の特性を有する半導体装置が製造される。このようにして、本実施の形態の回路設計方法が回路設計装置１によって実行される。
【００６０】
［効果］
本実施の形態の回路設計装置１では、導出したＲＣ値２７Ｂ、変換後密度データ２８Ｅおよび変換後密度データ２８Ｆと、ＲＴＬデータ２３とに基づいて、ゲートレベルのネットリストが記述し直される。これにより、ＲＣ成分を考慮するだけでなく、ゲートアクティブ非形成領域５１の密度の大きさと相関関係を有するトランジスタ特性（例えば、ゲート電圧の閾値）をも考慮したネットリストを得ることができる。このように、本実施の形態では、トランジスタ特性に大きな影響を与えるパラメータを新たに用いて論理設計を行うようにしたので、回路設計の精度を向上させることができる。
【００６１】
［変形例］
以上、実施の形態、変形例および適用例を挙げて本発明の半導体装置について説明したが、本発明は上記実施の形態等に限定されるものではない。本発明の回路設計装置の構成および回路設計方法は、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００６２】
例えば、上記実施の形態等では、演算部１０は、ＲＣ値２７Ｂ、変換後密度データ２８Ｅおよび変換後密度データ２８Ｆと、ＲＴＬデータ２３とに基づいて、ゲートレベルのネットリストを記述し直していたが、これとは異なるデータに基づいて、ゲートレベルのネットリストを記述し直してもよい。
【００６３】
また、例えば、演算部１０は、ＲＣ値２７Ｂおよび変換後密度データ２８Ｅと、ＲＴＬデータ２３とに基づいて、ゲートレベルのネットリストを記述し直してもよいし、ＲＣ値２７Ｂおよび変換後密度データ２８Ｆと、ＲＴＬデータ２３とに基づいて、ゲートレベルのネットリストを記述し直してもよい。また、例えば、演算部１０は、ＲＣ値２７Ｂおよびゲートの密度データと、ＲＴＬデータ２３とに基づいて、ゲートレベルのネットリストを記述し直してもよい
【００６４】
以上のようにして再設計し直したネットリストに基づいて回路レイアウト２６を再生成し、この回路レイアウト２６を備えた半導体装置を製造することにより、所望の特性を有する半導体装置を確実に得ることができる。
【００６５】
また、上記実施の形態等では、命令セットに基づいて動作合成を行うことにより、ＲＴＬの回路データ（ＲＴＬデータ２３）を生成する場合が例示されていたが、本発明はこれに限定されるものではない。例えば、機能ブロックとして記述されたＲＴＬデータをあらかじめ記憶部２０に記憶しておき、それを記憶部２０から読み出すことにより、ＲＴＬデータ２３取得するようにしてもよい。
【００６６】
また、上記実施の形態等では、機能レベルの回路データとしてＲＴＬデータ２３が用いられていたが、他の形式の回路データが用いられていてもよい。
【００６７】
また、上記実施の形態等では、回路設計プログラム２１が演算部１０に回路設計プログラム２１に記述されたアルゴリズムを実行させることにより、回路設計が行われていたが、回路設計の少なくとも一部がハードウェアによって行われてもよい。
【符号の説明】
【００６８】
１…回路設計装置、１０演算部、２０…記憶部、２１…回路設計プログラム、２２…命令セット、２３…ＲＴＬデータ、２４…ネットリスト、２５…ライブラリ、２６…回路レイアウト、２７…ＲＣ情報、２７Ａ…ＲＣテーブル、２７Ｂ…ＲＣ値、２８…密度情報、２８Ａ…配線密度テーブル、２８Ｂ…ゲートアクティブ非形成領域の密度テーブル、２８Ｃ…ゲートの周辺長密度テーブル、２８Ｄ…配線の変換後密度データ、２８Ｅ…ゲートアクティブ非形成領域の変換後密度データ、２８Ｆ…ゲート周辺長の変換後密度データ、２９…判定情報、３０…入力部、３１…ＲＴＬデータ生成部、３２…ネットリスト生成部、３３…回路レイアウト生成部、３４…バックアノテーション部、３４Ａ…新ネットリスト、４０…表示部、５０…チップ、５１…ゲートアクティブ非形成領域、５２…ゲート領域、５３…アクティブ領域、６０…導出領域、５０Ａ…スクライブライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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