(57)【要約】【課題】抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１１のＮウェル抵抗素子形成領域にＳＴＩ１２を形成する。次に、Ｐ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、ドナー拡散領域２１を形成する。次に、Ｎウェル抵抗素子形成領域及びＰ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、Ｎウェル抵抗素子形成領域におけるＳＴＩ１２の直下域にＮ型ウェル１４を形成すると共に、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０を形成する。ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。このとき、Ｎ型ウェル１４及びドナー拡散領域２０を形成するための不純物注入量を、ドナー拡散領域２１を形成するための不純物注入量よりも少なくする。【選択図】図１
2010272803.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部の領域に形成された第１導電型のウェル抵抗素子と、
前記半導体基板の他の一部の領域に形成された第２導電型の電界効果トランジスタと、
前記半導体基板の更に他の一部の領域に形成された第１導電型の電界効果トランジスタと、
を備え、
前記ウェル抵抗素子は、
前記半導体基板の上層部分に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の直下域に形成された第１導電型のウェルと、
を有し、
前記第１導電型のウェルにおける任意の深さ位置の不純物濃度は、前記第２導電型の電界効果トランジスタのチャネル領域における前記深さ位置の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項２】
前記半導体基板上に設けられ、前記半導体基板の上面に対して平行な方向に沿って複数個のブロックに区画されたメモリセルアレイをさらに備え、
前記ウェル抵抗素子は、前記ブロック毎に設けられており、
各前記ウェル抵抗素子は、対応する前記ブロックの直下域内に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ウェル抵抗素子は、前記第１導電型のウェルの周囲に形成された第２導電型のウェルをさらに有し、
前記第１導電型の電界効果トランジスタのチャネル領域及び前記第２導電型のウェルの深さは、前記第１導電型のウェルの深さよりも深く、前記第２導電型の電界効果トランジスタのチャネル領域の深さよりも浅いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２導電型の電界効果トランジスタのチャネル領域の深さは、前記第１導電型のウェルの深さよりも深いことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板の一部の領域の上層部分に素子分離絶縁膜を形成する工程と、
前記半導体基板における前記素子分離絶縁膜が形成されていない他の一部の領域に対して不純物を注入して、第１導電型の第１拡散領域を形成する工程と、
前記半導体基板における前記素子分離絶縁膜が形成されていない更に他の一部の領域に対して不純物を注入して、第２導電型のウェルを形成する工程と、
前記一部の領域及び前記他の一部の領域に対して不純物を注入して、前記素子分離絶縁膜の直下域に第１導電型のウェルを形成すると共に、前記他の一部の領域に前記第１拡散領域に重なるように第１導電型の第２拡散領域を形成する工程と、
前記第１拡散領域上の少なくとも一部及び前記第２導電型のウェル上の少なくとも一部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第１拡散領域の一部に第２導電型のソース・ドレイン領域を形成する工程と、
前記第２導電型のウェルの一部に第１導電型のソース・ドレイン領域を形成する工程と、
を備え、
前記第１導電型のウェル及び前記第２拡散領域を形成する工程における不純物注入量を、前記第１拡散領域を形成する工程における不純物注入量よりも少なくすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、同一の基板上にウェル抵抗素子及び電界効果トランジスタが形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、１枚の半導体基板に抵抗素子と電界効果トランジスタを形成した半導体装置が開発されている。例えば、特許文献１には、素子分離絶縁膜の直下に形成したウェルによって抵抗素子を構成する技術が開示されている。
【０００３】
しかしながら、特許文献１に記載された技術においては、抵抗素子を構成するウェルと、電界効果トランジスタのチャネル領域を構成するウェルとを、独立して設計することができない。このため、例えば、抵抗素子を小型化するためにウェルの不純物濃度を低くして抵抗率を高くすると、電界効果トランジスタのウェルの抵抗率も増加してしまい、ラッチアップ耐性が低下してしまう。一方、電界効果トランジスタのラッチアップ耐性を確保するためにウェルの不純物濃度を高くして抵抗率を低くすると、抵抗素子のウェルの抵抗率も低下してしまい、抵抗素子が大型化してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２３８８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板の一部の領域に形成された第１導電型のウェル抵抗素子と、前記半導体基板の他の一部の領域に形成された第２導電型の電界効果トランジスタと、前記半導体基板の更に他の一部の領域に形成された第１導電型の電界効果トランジスタと、を備え、前記ウェル抵抗素子は、前記半導体基板の上層部分に形成された素子分離絶縁膜と、前記素子分離絶縁膜の直下域に形成された第１導電型のウェルと、を有し、前記第１導電型のウェルにおける任意の深さ位置の不純物濃度は、前記第２導電型の電界効果トランジスタのチャネル領域における前記深さ位置の不純物濃度よりも低いことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の一態様によれば、半導体基板の一部の領域の上層部分に素子分離絶縁膜を形成する工程と、前記半導体基板における前記素子分離絶縁膜が形成されていない他の一部の領域に対して不純物を注入して、第１導電型の第１拡散領域を形成する工程と、前記半導体基板における前記素子分離絶縁膜が形成されていない更に他の一部の領域に対して不純物を注入して、第２導電型のウェルを形成する工程と、前記一部の領域及び前記他の一部の領域に対して不純物を注入して、前記素子分離絶縁膜の直下域に第１導電型のウェルを形成すると共に、前記他の一部の領域に前記第１拡散領域に重なるように第１導電型の第２拡散領域を形成する工程と、前記第１拡散領域上の少なくとも一部及び前記第２導電型のウェル上の少なくとも一部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第１拡散領域の一部に第２導電型のソース・ドレイン領域を形成する工程と、前記第２導電型のウェルの一部に第１導電型のソース・ドレイン領域を形成する工程と、を備え、前記第１導電型のウェル及び前記第２拡散領域を形成する工程における不純物注入量を、前記第１拡散領域を形成する工程における不純物注入量よりも少なくすることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置を例示する断面図である。
【図２】第１の実施形態に係る半導体装置のウェル抵抗素子を例示する平面図である。
【図３】図２に示すＡ−Ａ’線による断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図８】本発明の第２の実施形態に係る半導体装置を例示する斜視図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図であり、
図２は、本実施形態に係る半導体装置のウェル抵抗素子を例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図である。
なお、図１に示すＮウェル抵抗素子形成領域の断面は、図２に示すＢ−Ｂ’線による断面に相当する。また、図２はシリコン基板１１の上面を示している。更に、図２には、Ｎウェル抵抗素子以外の構成要素は示していない。
【００１１】
図１に示すように、本実施形態に係る半導体装置１においては、機能素子として、Ｎウェル抵抗素子６、Ｐ型ＭＯＳトランジスタ７、Ｎ型ＭＯＳトランジスタ８、Ｎウェルキャパシタ９が設けられている。Ｎウェル抵抗素子６はウェル抵抗によって回路に抵抗を付加する素子である。Ｐ型ＭＯＳトランジスタ７は例えば閾値電圧が（−０．３）乃至（−１．５）Ｖのエンハンスメント型電界効果トランジスタである。Ｎ型ＭＯＳトランジスタ８は例えば閾値電圧が０．３乃至１．５Ｖのエンハンスメント型電界効果トランジスタである。Ｎウェルキャパシタ９はゲート絶縁膜を容量絶縁膜とし、ゲート電極及びウェルを電極とした容量素子である。
【００１２】
ＭＯＳトランジスタをエンハンスメント型とすることにより、Ｐ型ＭＯＳトランジスタ７及びＮ型ＭＯＳトランジスタ８からなるＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体素子）回路の電流駆動能力を増大させ、ソース・ドレイン間の貫通電流を低減することができる。なお、図１においては、図示の便宜上、これらの機能素子が一列に配列されているかのように描かれているが、各機能素子の配置は任意である。以下、これらの機能素子を構成している層構造について説明する。
【００１３】
半導体装置１においては、導電型が例えばＰ型のシリコン基板１１が設けられおり、その上に多層配線層３０が設けられている。シリコン基板１１の上層部分の一部には、例えばシリコン酸化物又はシリコン窒化物からなる素子分離絶縁膜（以下、「ＳＴＩ（shallow trench isolation）１２」という）が形成されている。ＳＴＩ１２は、Ｎウェル抵抗素子６の形成領域のほぼ全域及び各機能素子間の境界領域に形成されている。
【００１４】
図１〜図３に示すように、Ｎウェル抵抗素子６においては、シリコン基板１１内におけるＳＴＩ１２の直下域にＮ型ウェル１４が形成されている。Ｎ型ウェル１４の上面はＳＴＩ１２の下面に接している。上方、すなわち、多層配線層３０側から見て、Ｎ型ウェル１４の形状は例えば矩形である。また、Ｎ型ウェル１４の周囲を囲むように、枠状のＰ型ウェル１５が形成されている。Ｐ型ウェル１５の不純物濃度はＮ型ウェル１４の不純物濃度よりも高い。また、Ｐ型ウェル１５の深さはＮ型ウェル１４の深さよりも深い。すなわち、Ｐ型ウェル１５の下面はＮ型ウェル１４の下面よりも下方に位置している。なお、本明細書において「不純物濃度」とは、半導体材料の導電に寄与する実効的な不純物濃度をいい、例えば、ある領域にドナー及びアクセプタの双方が導入されている場合は、相殺分を除いた差分をいう。
【００１５】
Ｎ型ウェル１４の直上域において、ＳＴＩ１２には２ヶ所の開口部１６が形成されている。上方から見て、開口部１６は、矩形のＮ型ウェル１４の長手方向の両端部付近に配置されている。開口部１６内にはＮ＋型コンタクト層１７が形成されており、Ｎ＋型コンタクト層１７の上面はシリコン基板１１の上面において露出しており、下面はＮ型ウェル１４の上面に接している。多層配線層３０内における各Ｎ＋型コンタクト層１７の直上域には、それぞれ例えば３本のコンタクト３１が設けられている。コンタクト３１の下端はＮ＋型コンタクト層１７に接続されている。
【００１６】
図１に示すように、Ｐ型ＭＯＳトランジスタ７の形成領域においては、シリコン基板１１の上層部分にＮ型ウェル１９が形成されている。Ｎ型ウェル１９は、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成している。Ｎ型ウェル１９は、ドナー拡散領域２０及び２１が重ね合わされて形成されている。後述するように、ドナー拡散領域２０はＮウェル抵抗素子６におけるＮ型ウェル１４と同じ不純物注入工程において形成されたものであり、従って、その不純物濃度分布はＮ型ウェル１４の不純物濃度分布と同じである。一方、ドナー拡散領域２１の不純物濃度はドナー拡散領域２０の不純物濃度よりも高く、ドナー拡散領域２１の深さはドナー拡散領域２０の深さよりも深い。このため、Ｎ型ウェル１９に含まれる不純物量はＮ型ウェル１４に含まれる不純物量よりも多く、Ｎ型ウェル１９の深さはＮ型ウェル１４の深さよりも深く、Ｎ型ウェル１９における任意の深さ位置における不純物濃度はＮ型ウェル１４における同じ深さ位置の不純物濃度よりも高い。また、Ｎ型ウェル１９の深さはＰ型ウェル１５の深さよりも深い。なお、「深さ位置」とは、シリコン基板１１の上面を基準とした上下方向の位置である。
【００１７】
Ｎ型ウェル１９の上層部分には、導電型がＰ＋型であり、相互に離隔した一対のソース・ドレイン層２２が形成されている。また、Ｎ型ウェル１９におけるソース・ドレイン層２２間の領域には、Ｐ型ＭＯＳトランジスタ７の閾値を調整するためのアクセプタ拡散層２３が形成されている。アクセプタ拡散層２３にはアクセプタとなる不純物が含有されており、これにより、Ｐ型ＭＯＳトランジスタ７がエンハンスメント型となっている。
【００１８】
シリコン基板１１上において、アクセプタ拡散層２３の直上域にはゲート絶縁膜３２が設けられており、その直上域にはゲート電極３３が設けられている。また、ゲート絶縁膜３２及びゲート電極３３が積層されたゲート構造体の側面上には、側壁３４が設けられている。更に、多層配線層３０内にはコンタクト３５が設けられており、各ソース・ドレイン層２２に接続されている。
【００１９】
Ｎ型ＭＯＳトランジスタ８の形成領域においては、シリコン基板１１の上層部分にＰ型ウェル２５が形成されている。Ｐ型ウェル２５はＮ型ＭＯＳトランジスタ８のチャネル領域を構成している。後述するように、Ｐ型ウェル２５はＮウェル抵抗素子６におけるＰ型ウェル１５と同じ不純物注入工程において形成されたものであり、従って、その不純物濃度分布はＰ型ウェル１５の不純物濃度分布と同じである。
【００２０】
また、Ｐ型ＭＯＳトランジスタ７におけるＮ型ウェル１９の深さは、Ｎ型ＭＯＳトランジスタ８におけるＰ型ウェル２５の深さよりも深い。すなわち、Ｎ型ウェル１９の下面はＰ型ウェル２５の下面よりも下方に位置している。従って、Ｎ型ＭＯＳトランジスタ８のチャネル領域を構成するＰ型ウェル２５及びＮウェル抵抗素子６のＰ型ウェル１５の深さは、Ｎウェル抵抗素子６のＮ型ウェル１４の深さよりも深く、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９の深さよりも浅い。そして、Ｐ型ウェル２５の上層部分には、導電型がＮ＋型であり、相互に離隔した一対のソース・ドレイン層２６が形成されている。
【００２１】
更に、シリコン基板１１上において、ソース・ドレイン層２６間の領域の直上域にはゲート絶縁膜３７が設けられており、その直上域にはゲート電極３８が設けられている。また、ゲート絶縁膜３７及びゲート電極３８からなるゲート構造体の側面上には、側壁３９が設けられている。更にまた、多層配線層３０内にはコンタクト４０が設けられており、各ソース・ドレイン層２６に接続されている。
【００２２】
Ｎウェルキャパシタ９の形成領域においては、シリコン基板１１の上層部分にＮ型ウェル２８が形成されている。後述するように、Ｎ型ウェル２８はＰ型ＭＯＳトランジスタ７のドナー拡散領域２１と同じ不純物注入工程において形成されたものであり、従って、その不純物濃度分布はドナー拡散領域２１の不純物濃度分布と同じである。Ｎ型ウェル２８の上層部分には、導電型がＮ＋型であり、相互に離隔した一対のＮ＋型コンタクト層２９が形成されている。また、Ｎウェルキャパシタ９は、周囲をＰ型ウェル２５によって囲まれている。但し、Ｎウェルキャパシタ９のＮ型ウェル２８は周囲を取り囲むＰ型ウェル２５には接しておらず、離隔している。Ｎ型ウェル２８とＰ型ウェル２５との間には、シリコン基板１１及びＳＴＩ１２が介在している。
【００２３】
更に、シリコン基板１１上において、Ｎ＋型コンタクト層２９間の領域の直上域にはゲート絶縁膜４２が設けられており、その直上域にはゲート電極４３が設けられている。また、ゲート絶縁膜４２及びゲート電極４３からなるゲート構造体の側面上には、側壁４４が設けられている。更にまた、多層配線層３０内にはコンタクト４５が設けられており、各Ｎ＋型コンタクト層２９に接続されている。
【００２４】
多層配線層３０においては、上述のゲート絶縁膜、ゲート電極、側壁及びコンタクトの上方に、配線４７が多層に設けられており、また、配線４７同士を接続するビア４８が設けられている。更に、層間絶縁膜４９がこれらの導電部材を埋め込んでいる。
【００２５】
以下、上述の各ウェルのサイズ及び不純物濃度の一例を示す。以下に示す数値例は不純物を活性化させた後の値である。
シリコン基板１１の不純物濃度は、例えば１×１０１４乃至１×１０１６ｃｍ−３である。Ｎ型ウェル１４及びＰ型ウェル１５の不純物濃度は、例えば１×１０１５乃至１×１０１６ｃｍ−３である。ＳＴＩ１２の深さは例えば１００乃至４００ｎｍである。また、シリコン基板１１の上面を基準として、Ｎ型ウェル１９の深さは例えば０．６乃至２．０μｍであり、Ｐ型ウェル１５及び２５の深さは例えば０．５乃至１．２μｍであり、Ｎ型ウェル１９の下面はＰ型ウェル１５及び２５の下面に対して、例えば０．１乃至０．８μｍ下方に位置している。また、Ｎ型ウェル１９の下面はＮ型ウェル１４の下面に対して、例えば０．４乃至１．８μｍ下方に位置している。更に、Ｐ型ウェル１５及び２５の下面はＮ型ウェル１４の下面よりも０．２乃至１μｍ下方に位置している。更にまた、ソース・ドレイン層２２、２６及びＮ＋型コンタクト層２９の深さは例えば１０乃至５００ｎｍであり、表面の不純物濃度は例えば１×１０１７乃至１×１０２１ｃｍ−３である。更にまた、Ｎウェルキャパシタ９のＮ型ウェル２８とその周囲のＰ型ウェル２５との間の距離は、例えば、０．２乃至２μｍである。
【００２６】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図４（ａ）に示すように、導電型がＰ型であり、不純物濃度が例えば１×１０１４乃至１×１０１６ｃｍ−３であるシリコン基板１１を用意する。シリコン基板１１には、機能素子を形成する予定の領域として、Ｎウェル抵抗素子形成領域、Ｐ型ＭＯＳトランジスタ形成領域、Ｎ型ＭＯＳトランジスタ形成領域、Ｎウェルキャパシタ形成領域が設定されている。
【００２７】
シリコン基板１１を洗浄した後、シリコン基板１１の上層部分に、深さが例えば１００乃至４００ｎｍの溝６１を選択的に形成する。溝６１は、Ｎウェル抵抗素子形成領域のほぼ全域と、機能素子形成領域間の境界領域に形成する。そして、溝６１の内部にシリコン酸化膜又はシリコン窒化物を埋め込んで、ＳＴＩ１２を形成する。次に、シリコン基板１１の上面に、厚さが例えば２乃至２０ｎｍの犠牲酸化膜６２を形成する。犠牲酸化膜６２は、後述するイオン注入に伴うシリコン基板１１へのダメージを軽減し、シリコン基板１１の汚染を防止し、リソグラフィにおけるレジストパターンの倒壊を防止することを目的として形成するものである。
【００２８】
次に、Ｐ型ＭＯＳトランジスタ７（図１参照）及びＮウェルキャパシタ９（図１参照）のＮ型ウェルを形成する。すなわち、先ず、全面にレジスト材料を塗布し、リソグラフィを行うことにより、Ｐ型ＭＯＳトランジスタ形成領域及びＮウェルキャパシタ形成領域が開口したレジストパターン６３を形成する。そして、このレジストパターン６３をマスクとして、シリコンに対してドナーとなる不純物、例えば、リン（Ｐ）又はヒ素（Ａｓ）をシリコン基板１１に対してイオン注入する。このときのイオン注入条件は、加速エネルギーを例えば８０乃至１０００ｋｅＶとし、ドーズ量を例えば１×１０１２乃至１×１０１４ｃｍ−２とする。これにより、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２１が形成され、Ｎウェルキャパシタ形成領域にＮ型ウェル２８が形成される。
【００２９】
なお、Ｐ型ＭＯＳトランジスタ形成領域に対しては、後述の図５（ａ）に示す工程においてドナーとなる不純物を再度イオン注入し、ドナー拡散領域２０（図５（ａ）参照）を重ねて形成するため、ドナー拡散領域２１の不純物濃度は、完成後のｎ型ウェル１９（図１参照）の不純物濃度の０．５乃至０．９５倍としておくことが望ましい。その後、例えば灰化処理又は硫酸と過酸化水素水との混合薬液を用いた処理により、レジストパターン６３を除去する。
【００３０】
次に、図４（ｂ）に示すように、Ｎウェル抵抗素子６（図１参照）及びＮ型ＭＯＳトランジスタ８（図１参照）のＰ型ウェルを形成する。また、同時に、Ｎウェルキャパシタ９（図１参照）の周囲にもＰ型ウェルを形成する。すなわち、全面にレジスト材料を塗布し、リソグラフィを行うことにより、Ｎウェル抵抗素子形成領域の周辺部、Ｎ型ＭＯＳトランジスタ形成領域及びＮウェルキャパシタ形成領域の周囲が開口したレジストパターン６４を形成する。そして、このレジストパターン６４をマスクとして、シリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）又はインジウム（Ｉｎ）をシリコン基板１１に対してイオン注入する。このときのイオン注入条件は、加速エネルギーを例えば５０乃至８００ｋｅＶとし、ドーズ量を例えば１×１０１２乃至１×１０１４ｃｍ−２とする。これにより、Ｎウェル抵抗素子形成領域におけるＮ型ウェル１４（図５（ａ）参照）が形成される予定の領域の周囲にＰ型ウェル１５が形成され、Ｎ型ＭＯＳトランジスタ形成領域にＰ型ウェル２５が形成される。Ｐ型ウェル２５は、Ｎウェルキャパシタ形成領域を取り囲むように形成されて、Ｎウェルキャパシタ９（図１参照）を周囲から電気的に分離する。その後、レジストパターン６４を除去する。
【００３１】
次に、図５（ａ）に示すように、Ｎウェル抵抗素子６（図１参照）のＮ型ウェルを形成する。このとき、Ｐ型ＭＯＳトランジスタ７のＮ型ウェルが重ね打ちされる。先ず、全面にレジスト材料を塗布し、リソグラフィを行うことにより、Ｎウェル抵抗素子形成領域の中央部及びＰ型ＭＯＳトランジスタ形成領域が開口したレジストパターン６５を形成する。
【００３２】
次に、このレジストパターン６５をマスクとして、シリコンに対してドナーとなる不純物、例えば、リン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）をシリコン基板１１に対してイオン注入する。このとき注入する不純物量は、上述のドナー拡散領域２１（図４（ａ）参照）を形成するために注入する不純物量よりも少なくし、また、このときの加速エネルギーは、ドナー拡散領域２１を形成する際の加速エネルギーよりも低くする。例えば、本工程におけるイオン注入条件は、加速エネルギーを例えば８０乃至５００ｋｅＶとし、ドーズ量を例えば１×１０１２乃至５×１０１３ｃｍ−２とする。これにより、Ｎウェル抵抗素子形成領域の中央部において、ＳＴＩ１２の直下域にＮ型ウェル１４が形成される。また、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０が形成される。ドナー拡散領域２０は、上述の図４（ａ）に示す工程で形成されたドナー拡散領域２１に重ねて形成され、ドナー形成領域２０及び２１により、Ｎ型ウェル１９が形成される。
【００３３】
次に、Ｐ型ＭＯＳトランジスタ７（図１参照）の閾値電圧を調整するために、Ｐ型ＭＯＳトランジスタ形成領域におけるＰ型ウェル１９の最上層部に不純物を注入する。すなわち、上述のドナー注入の際に用いたレジストパターン６５をそのままマスクとして使用し、シリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）、フッ化ホウ素（ＢＦ２）又はインジウム（Ｉｎ）をシリコン基板１１に対してイオン注入する。このときのイオン注入条件は、加速エネルギーを例えば５乃至２０ｋｅＶとし、ドーズ量を例えば２×１０１１乃至１×１０１３ｃｍ−２とする。これにより、Ｐ型ＭＯＳトランジスタ形成領域におけるＮ型ウェル１９の最上層部に、薄いアクセプタ拡散層２３が形成される。この結果、完成後のＰ型ＭＯＳトランジスタ８がエンハンスメント型のトランジスタとなる。その後、レジストパターン６５を除去する。
【００３４】
なお、このとき、レジストパターン６５においては、Ｎウェル抵抗素子形成領域の中央部も開口されているため、上述のアクセプタとなる不純物はＮウェル抵抗素子形成領域の中央部にも注入される。しかし、この不純物注入においては加速エネルギーを低く抑えているため、注入された不純物はＳＴＩ１２内に留まり、その直下のＮ型ウェル１４に到達することはない。このようにして、ドナー拡散領域２０とアクセプタ拡散層２３とを１つのレジストパターンを用いて形成することができる。
【００３５】
また、このとき、相対的に深いドナー拡散領域２０を先に形成し、相対的に浅いアクセプタ拡散層２３を後で形成することにより、アクセプタ拡散層２３に含まれる不純物のミキシングを防止できる。すなわち、仮に、アクセプタ拡散層２３を形成した後にドナー拡散領域２０を形成すると、ドナー拡散領域２０を形成するためのイオン注入によってアクセプタ拡散層２３の不純物がミキシングされ、アクセプタ拡散層２３の不純物濃度プロファイルがぼやけてしまう。
【００３６】
更に、このとき、Ｎウェルキャパシタ形成領域はレジストパターン６５によって覆われているため、アクセプタ拡散層２３に注入するアクセプタがＮウェルキャパシタ形成領域のＮ型ウェル２８に注入されることがない。このため、通常の駆動電圧の下では、Ｎ型ウェル２８の最表層部は常に蓄積型となり、Ｎウェルキャパシタ９の容量を大きくすることができる。
【００３７】
次に、図５（ｂ）に示すように、例えばフッ酸又はフッ化アンモニウム水溶液を用いて、犠牲酸化膜６２を除去する。次に、例えば、シリコン酸化膜、シリコン窒酸化膜又はシリコン窒化膜を例えば２乃至１５ｎｍの厚さに堆積させて、ゲート絶縁膜４２を形成する。次に、ゲート絶縁膜４２上にゲート電極４３を形成する。このとき、ゲート電極４３の厚さは例えば１０乃至５００ｎｍとする。また、ゲート電極４３の構造は、例えばリン、ヒ素又はボロン等の不純物が１×１０１７乃至１×１０２１ｃｍ−３の濃度で添加されたポリシリコンからなる単層構造、又は、タングステンシリサイド（ＷＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、モリブデンシリサイド（ＭｏＳｉ）層、チタンシリサイド（ＴｉＳｉ）層若しくはコバルトシリサイド（ＣｏＳｉ）層等のシリサイド層とポリシリコン層とのスタック構造とする。その後、リソグラフィ及びエッチングを施し、ゲート電極４３及びゲート絶縁膜４２をパターニングする。これにより、Ｐ型ＭＯＳトランジスタ形成領域、Ｎ型ＭＯＳトランジスタ形成領域、及びＮウェルキャパシタ形成領域に、ゲート絶縁膜４２及びゲート電極４３が積層されたゲート構造体が形成される。
【００３８】
次に、Ｐ型ＭＯＳトランジスタ形成領域を覆い、Ｎ型ＭＯＳトランジスタ形成領域及びＮウェルキャパシタ形成領域を開口するようなレジストパターン（図示せず）を形成する。そして、このレジストパターン及びゲート構造体をマスクとして、シリコンに対してドナーとなる不純物、例えば、リン又はヒ素をイオン注入する。このときの条件は、例えば、加速エネルギーを１乃至５０ｋｅＶとし、ドーズ量を１×１０１４乃至〜１×１０１６ｃｍ−２とする。その後、レジストパターンを除去する。
【００３９】
これにより、Ｎ型ＭＯＳトランジスタ形成領域において、Ｐ型ウェル２５の上層部分におけるゲート構造体の直下域の両側に、ソース・ドレイン層２６が相互に離隔して形成される。また、Ｎウェルキャパシタ形成領域において、Ｎ型ウェル２８の上層部分におけるゲート構造体の直下域の両側に、Ｎ＋型コンタクト層２９が相互に離隔して形成される。ソース・ドレイン層２６及びＮ＋型コンタクト層２９は、ゲート構造体に対して自己整合的に形成されており、深さは例えば１０乃至５００ｎｍであり、ドナーとなる不純物、例えば、リン、ヒ素又はアンチモンを、表面濃度が１×１０１７乃至１×１０２１ｃｍ−３となるように含み、導電型はＮ＋型である。
【００４０】
次に、Ｐ型ＭＯＳトランジスタ形成領域を開口し、Ｎ型ＭＯＳトランジスタ形成領域及びＮウェルキャパシタ形成領域を覆うようなレジストパターン（図示せず）を形成する。そして、このレジストパターン及びゲート構造体をマスクとして、シリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）、フッ化ボロン（ＢＦ２）又はインジウム（Ｉｎ）をイオン注入する。このときの条件は、例えば、加速エネルギーを１乃至５０ｋｅＶとし、ドーズ量を１×１０１４乃至１×１０１６ｃｍ−２とする。その後、レジストパターンを除去する。
【００４１】
これにより、Ｐ型ＭＯＳトランジスタ形成領域において、Ｎ型ウェル１９の上層部分におけるゲート構造体の直下域の両側に、ソース・ドレイン層２２が相互に離隔して形成される。ソース・ドレイン層２２は、ゲート構造体に対して自己整合的に形成されており、深さは例えば１０乃至５００ｎｍであり、アクセプタとなる不純物、例えば、ボロン、フッ化ボロン又はインジウムを表面濃度が１×１０１７乃至１×１０２１ｃｍ−３となるような濃度で含み、導電型はＰ＋型である。
【００４２】
次に、例えばシリコン窒化物又はシリコン酸窒化物からなる絶縁膜を、１０乃至７０ｎｍの厚さに堆積させる。そして、この絶縁膜を、リソグラフィ又は全面エッチングにより選択的に除去して、ゲート構造体の側面上のみに残留させる。これにより、側壁３４、３９及び４４を形成する。次に、これらの側壁をマスクとしてイオン注入を行い、ソース・ドレイン層２２及び２６をＬＤＤ（Lightly Doped Drain）構造とする。これにより、完成後のトランジスタのブレークダウン特性及びホットキャリア特性を改善することができる。このようにして、Ｎウェル抵抗素子６、Ｐ型ＭＯＳトランジスタ７、Ｎ型ＭＯＳトランジスタ８、Ｎウェルキャパシタ９が作製される。
【００４３】
次に、図１に示すように、シリコン基板１１上に、ゲート構造体を埋め込むように層間絶縁膜４９を堆積させる。層間絶縁膜４９は、例えば、シリコン酸化物若しくはシリコン窒化物等のシリコン化合物、ＢＰＳＧ（boron phosphorous silicate glass：ボロン−リン添加シリコン酸化物）若しくはＰＳＧ（phospho silicate glass：リン添加シリコン酸化物）等のシリケートガラス、又はＨＳＱ（hydrogen silsequioxane）若しくはＭＳＱ（methyl silsequioxane）等の低誘電率材料により形成し、その膜厚は例えば１０乃至１０００ｎｍとする。
【００４４】
次に、リソグラフィ及び異方性エッチングにより、層間絶縁膜４９にコンタクト３１、３５、４０、４５を埋め込むためのコンタクトホールを形成する。次に、再びリソグラフィ及び異方性エッチングを行い、層間絶縁膜４９の上面における配線４７が形成される予定の領域に溝を形成する。その後、例えばスパッタ法又はＣＶＤ（chemical vapor deposition：化学気相成長）法により、コンタクトホール及び溝の内面上に、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等のバリアメタルを例えば１乃至１００ｎｍの厚さで堆積させる。次に、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属材料を例えば１０乃至１０００ｎｍの厚さで堆積させて、コンタクトホール及び溝の内部を埋め込む。その後、ＣＭＰ（chemical mechanical polishing）等の平坦化処理により上面を平坦化し、コンタクトホールの内部及び溝の内部以外の部分から金属材料及びバリアメタルを除去する。これにより、コンタクト３１、３５、４０及び４５、並びに配線４７が形成される。
【００４５】
以後、同様に、層間絶縁膜を形成し、リソグラフィ及び異方性エッチングによりビアホール及び配線用の溝を形成し、ビアホール及び溝の内面上にバリアメタルを堆積させ、ビアホール及び溝の内部を金属材料により埋め込み、平坦化する工程を繰り返すことにより、層間絶縁膜４９内に配線４７及びビア４８が埋め込まれた配線層を１層ずつ形成していき、多層配線層３０を作製する。このとき、層間絶縁膜に対する異方性エッチングは、レジストパターン、下層のコンタクト及びビアに埋め込まれた金属材料、並びにバリアメタルに対して選択比を持つような条件で行う。また、上述のダマシン法によりタングステン、アルミニウム又は銅からなる配線を形成する方法に代えて、アルミニウム（Ａｌ）又はアルミニウム−銅合金（ＡｌＣｕ）からなる金属膜を全面に堆積させた後、この金属膜をエッチングして配線形状にパターニングする方法により、配線を形成してもよい。このようにして、本実施形態に係る半導体装置１が製造される。
【００４６】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図４（ａ）に示す工程においてドナー拡散領域２１を形成し、図５（ａ）に示す工程においてＮ型ウェル１４及びドナー拡散領域２０を形成し、ドナー拡散領域２１及び２０の重ね打ちにより、Ｎ型ウェル１９を形成している。これにより、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９の深さ及び不純物濃度と、Ｎウェル抵抗素子６のＮ型ウェル１４の深さ及び不純物濃度とを、相互に独立に設計することができる。この結果、Ｎ型ウェル１９の深さをＮ型ウェル１４の深さよりも深くし、Ｎ型ウェル１９における任意の深さ位置の不純物濃度を、Ｎ型ウェル１４における同じ深さ位置の不純物濃度よりも高くすることができる。
【００４７】
この結果、Ｐ型ＭＯＳトランジスタ７においては、チャネル領域の不純物濃度を高くすることにより、チャネル領域の抵抗を低くして、ラッチアップ耐性を高めることができる。一方、Ｎウェル抵抗素子６においては、Ｎ型ウェル１４を浅く且つ不純物濃度を低く形成することにより、単位面積当たりの抵抗率を高め、所定の抵抗値を確保しつつ、Ｎ型ウェル１４の面積を小さくすることができる。この結果、Ｎウェル抵抗素子６の小型化とＰ型ＭＯＳトランジスタ７のラッチアップ耐性の向上を両立させた半導体装置１を実現することができる。
【００４８】
また、本実施形態によれば、Ｎ型ウェル１４をＮ型ウェル１９から独立して設計することができるため、Ｎウェル抵抗素子６において、Ｎ型ウェル１４をＰ型ウェル１５よりも浅く形成することができる。これにより、Ｐ型ウェル１５によってＮ型ウェル１４を周囲から効果的に分離することができる。この結果、Ｐ型ウェル１５の幅を細くすることができ、Ｎウェル抵抗素子６をより一層小型化することができる。特に、複数個のＮウェル抵抗素子６を隣接して配置した場合に、Ｎ型ウェル１４間においてパンチスルーが発生することを防止しつつ、Ｐ型ウェル１５が形成される境界領域の幅を縮小することができる。例えば、本実施形態においては、Ｎ型ウェル１４の下面がＰ型ウェル１５の下面に対して０．２乃至１μｍ下方に位置しているため、Ｎ型ウェル１４間の距離、すなわち、Ｐ型ウェル１５の幅を１乃至２μｍまで縮小しても、Ｎ型ウェル１４間のパンチスルーを防止できる。
【００４９】
更に、本実施形態においては、Ｐ型ＭＯＳトランジスタ７のＮ型ウェル１９がＮウェル抵抗素子６のＰ型ウェル１５及びＮ型ＭＯＳトランジスタ８のＰ型ウェル２５よりも深く形成されているため、Ｎ型ウェル１９によってＰ型ウェル１５とＰ型ウェル２５とを効果的に分離することができる。これにより、Ｎウェル抵抗素子６及びＮ型ＭＯＳトランジスタ８を、Ｐ型ＭＯＳトランジスタ７を挟む位置に配置しても、Ｎウェル抵抗素子６とＮ型ＭＯＳトランジスタ８とを確実に分離することができる。逆に、仮にＮ型ウェル１９をＰ型ウェル１５及び２５よりも浅く形成すると、シリコン基板１１の導電型がＰ型であるため、機能素子の配置によってはＰ型ウェル１５とＰ型ウェル２５との間の電気的な分離が不十分になる可能性がある。このため、機能素子の配置が制約されてしまう。
【００５０】
更にまた、本実施形態においては、図５（ａ）に示す工程において、１つのレジストパターン６５を用いてイオン注入を２回行い、Ｎ型ウェル１４及びアクセプタ拡散層２３を形成している。これにより、プロセス上の負荷が高いリソグラフィ工程の回数を減らし、製造コストを低減することができる。なお、このとき、２回のイオン注入間で加速エネルギーを異ならせることにより、注入深さを異ならせているため、アクセプタ拡散層２３を形成するために注入された不純物は、Ｎウェル抵抗素子形成領域においてはＳＴＩ１２内で停止し、Ｎ型ウェル１４には到達しない。この結果、アクセプタ拡散層２３を形成するためのイオン注入により、Ｎ型ウェル１４の抵抗率が低下することがない。一方、Ｎ型ウェル１４を形成するために注入された不純物は、Ｐ型ＭＯＳトランジスタ形成領域にも注入されてドナー拡散領域２０を形成する。その結果、Ｐ型ＭＯＳトランジスタ７のソース・ドレイン耐圧が向上する。
【００５１】
次に、本実施形態の比較例について説明する。
図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）は、本比較例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図６（ａ）に示すように、シリコン基板１１の上層部分にＳＴＩ１２を形成する。次に、シリコン基板１１の上面に犠牲酸化膜６２を形成する。
【００５２】
次に、Ｎウェル抵抗素子形成領域の周辺部及びＮ型ＭＯＳトランジスタ形成領域を覆い、Ｎウェル抵抗素子形成領域の中央部、Ｐ型ＭＯＳトランジスタ形成領域及びＮウェルキャパシタ形成領域が開口したレジストパターン７１を形成する。そして、このレジストパターン７１をマスクとしてドナーとなる不純物、例えば、リン又はヒ素をイオン注入する。このときの注入条件は、加速エネルギーを８０乃至１０００ｋｅＶとし、ドーズ量を１×１０１２乃至１×１０１４ｃｍ−２とする。これにより、Ｎウェル抵抗素子形成領域の中央部におけるＳＴＩ１２の直下域にＮ型ウェル１１４を形成し、Ｐ型ＭＯＳトランジスタ形成領域にＮ型ウェル１１９を形成し、Ｎウェルキャパシタ形成領域にＮ型ウェル１２８を形成する。その後、レジストパターン７１を除去する。
【００５３】
次に、図６（ｂ）に示すように、Ｎウェル抵抗素子形成領域の中央部、Ｐ型ＭＯＳトランジスタ形成領域及びＮウェルキャパシタ形成領域を覆い、Ｎウェル抵抗素子形成領域の周辺部及びＮ型ＭＯＳトランジスタ形成領域が開口したレジストパターン７２を形成する。そして、このレジストパターン７２をマスクとしてアクセプタとなる不純物、例えば、ボロン又はインジウムをイオン注入する。このときの注入条件は、加速エネルギーを５０乃至８００ｋｅＶとし、ドーズ量を１×１０１２乃至１×１０１４ｃｍ−２とする。これにより、Ｎウェル抵抗素子形成領域にＰ型ウェル１１５が形成され、Ｎ型ＭＯＳトランジスタ形成領域にＰ型ウェル１２５が形成される。Ｐ型ウェル１２５は、Ｎウェルキャパシタ形成領域を取り囲むように形成される。その後、レジストパターン７２を除去する。
【００５４】
次に、図７（ａ）に示すように、Ｎ型ＭＯＳトランジスタ形成領域及びＮウェルキャパシタ形成領域を覆い、Ｎウェル抵抗素子形成領域の中央部及びＰ型ＭＯＳトランジスタ形成領域が開口したレジストパターン７３を形成する。次に、このレジストパターン７３をマスクとして、アクセプタとなる不純物、例えば、ボロン（Ｂ）、フッ化ホウ素（ＢＦ２）又はインジウム（Ｉｎ）をシリコン基板１１に対してイオン注入する。このときのイオン注入条件は、加速エネルギーを例えば５乃至２０ｋｅＶとし、ドーズ量を例えば２×１０１１乃至１×１０１３ｃｍ−２とする。これにより、Ｐ型ＭＯＳトランジスタ形成領域におけるＮ型ウェル１１９の最上層部に、アクセプタ拡散層１２３が形成される。この結果、完成後のＰ型ＭＯＳトランジスタはエンハンスメント型のトランジスタとなる。その後、レジストパターン７３を除去する。
【００５５】
以後は、図７（ｂ）に示すように、前述の本実施形態と同様な方法により、ゲート構造及びソース・ドレイン層を形成し、多層配線層を形成することにより、本比較例に係る半導体装置１０１を製造する。
【００５６】
本比較例においては、図６（ａ）に示す工程において、Ｎウェル抵抗素子のＮ型ウェル１１４を、Ｐ型ＭＯＳトランジスタのＮ型ウェル１１９及びＮウェルキャパシタのＮ型ウェル１２８と同時に形成している。このため、Ｎ型ウェル１１４の深さ及び不純物濃度を、Ｎ型ウェル１１９及び１２８の深さ及び不純物濃度から独立して設計することができない。この結果、Ｎウェル抵抗素子を小型化するためにＮ型ウェル１１４の不純物濃度を低くして抵抗率を高くすると、Ｐ型ＭＯＳトランジスタのチャネル領域となるＮ型ウェル１１９の抵抗率も上昇してしまう。これにより、Ｐ型ＭＯＳトランジスタの動作に伴って発生した電子がＮ型ウェル１１９に蓄積され、Ｎ型ウェル１１９とＰ型ウェル１２５との接合界面が順方向にバイアスされてしまう。その結果、Ｎ型ウェル１１９、Ｐ型ウェル１２５及びソース・ドレイン層２２からなる寄生バイポーラトランジスタがオンしやすくなり、ラッチアップが発生しやすくなってしまう。
【００５７】
また、ラッチアップを防止するためには、Ｎ型ウェル１１９のウェルコンタクト（図示せず）からトランジスタまでの距離を短くすればよいが、そうすると、ウェルコンタクトのための配線面積が増大し、半導体装置１０１全体の面積が増加してしまう。更に、Ｎウェル抵抗素子に要求される性能によってＮ型ウェル１１９の不純物濃度が決まるため、Ｐ型ＭＯＳトランジスタのバックバイアス時の特性を独立して制御することができない。一方、Ｐ型ＭＯＳトランジスタのラッチアップ耐性を向上させるために、Ｎ型ウェル１１９の不純物濃度を高くすると、Ｎ型ウェル１１４の不純物濃度も高くなってしまい、抵抗率が低下する。この結果、Ｎウェル抵抗素子が大型化してしまう。
【００５８】
更にまた、本比較例においては、Ｎ型ウェル１１４の深さがＮ型ウェル１１９の深さと等しくなってしまうため、Ｎ型ウェル１１４がその周囲のＰ型ウェル１１５よりも深く形成されてしまう。この結果、例えば、複数のＮウェル抵抗素子を相互に隣接して配置する場合に、Ｎ型ウェル１１４間の距離を短くすると、Ｎ型ウェル１１４間でパンチスルーが発生してしまう。具体的には、Ｎ型ウェル１１４間の距離を例えば２μｍ以下にすると、パンチスルーが生じやすくなる。このため、パンチスルーを防止するために、Ｎ型ウェル１１４間に介在させるＰ型ウェル１１５の幅を広くする必要が生じ、Ｎウェル抵抗素子の面積が増大してしまう。
【００５９】
更にまた、本比較例において、Ｎ型ウェル１１４をＮ型ウェル１１９から独立して設計しようとすると、これらを形成するためのイオン注入をそれぞれ別のレジストパターンを用いて行う必要があり、プロセス上の負荷が高いリソグラフィ工程が１回増えてしまう。このため、半導体装置１０１の製造コストが増加する。
【００６０】
これに対して、上述の如く、本実施形態によれば、比較例と同じ回数のリソグラフィ工程により、Ｎウェル抵抗素子６、Ｐ型ＭＯＳトランジスタ７、Ｎ型ＭＯＳトランジスタ８及びＮウェルキャパシタ素子９を形成することができ、且つ、Ｎウェル抵抗素子６のＮ型ウェル１４をＰ型ＭＯＳトランジスタ７のＮ型ウェル１９から独立して設計できるため、製造コストの増加を抑えつつ、小型のＮウェル抵抗素子６とラッチアップ耐性が良好なＰ型ＭＯＳトランジスタ７を両立させることができる。
【００６１】
本実施形態は、低電源電圧で動作するトランジスタを含む半導体装置であって、抵抗素子を小型化する必要がある半導体装置に特に好適に適用することができる。例えば、印加電圧及びその履歴によって抵抗率が大きく変化する可変抵抗材料を用いてデータを記憶するＲｅＲＡＭ（Resistance Random Access Memory）に好適に使用可能である。以下、本発明の第２の実施形態として、第１の実施形態に係る半導体装置をＲｅＲＡＭに適用した例を説明する。
【００６２】
本発明の第２の実施形態について説明する。
図８は、本実施形態に係る半導体装置（ＲｅＲＡＭ）を例示する斜視図である。
図８に示すように、本実施形態に係るＲｅＲＡＭ５０においては、シリコン基板５１が設けられており、シリコン基板５１の上面には駆動回路５２が形成されている。後述するように、駆動回路５２は複数設けられている。また、シリコン基板５１上には、メモリセルアレイ５３が設けられている。メモリセルアレイ５３においては、複数個のメモリセル５４が３次元マトリクス状に配列されている。
【００６３】
駆動回路５２は、メモリセルアレイ５３を構成するメモリセル５４に対してデータの書込、消去、読出を行う回路であり、消費電力を削減するために、例えば、１乃至５Ｖの低電源電圧で作動するＣＭＯＳ回路となっている。具体的には、駆動回路５２は、前述の第１の実施形態において説明したＮウェル抵抗素子６、Ｐ型ＭＯＳトランジスタ７、Ｎ型ＭＯＳトランジスタ８及びＮウェルキャパシタ９を含んでいる。これらの素子の構成は、前述の第１の実施形態と同様である。
【００６４】
メモリセルアレイ５３においては、シリコン基板５１の上面に対して平行な一方向（ＷＬ方向）に延びる複数本のワード線ＷＬからなるワード線配線層と、シリコン基板５１の上面に対して平行で且つＷＬ方向に対して直交する方向（ＢＬ方向）に延びる複数本のビット線ＢＬからなるビット線配線層とが、交互に積層されている。そして、各ワード線ＷＬと各ビット線ＢＬの最近接部分毎に、メモリセル５４が設けられている。各メモリセル５４はワード線ＷＬとビット線ＢＬとの間に接続されており、その電流経路に介在するように、可変抵抗膜（図示せず）が設けられている。
【００６５】
具体的には、シリコン基板５１側から見て１層目のワード線配線層に属するワード線ＷＬと、その上に設けられた１層目のビット線配線層に属するビット線ＢＬとの間に、複数個のメモリセル５４が２次元マトリクス状に配列されている。また、１層目のビット線配線層に属するビット線ＢＬと、その上に設けられた２層目のワード線配線層に属するワード線ＷＬとの間に、複数個のメモリセル５４が２次元マトリクス状に配列されている。以下同様に、２次元マトリクス状に配列された複数個のメモリセル５４が複数層に積層されており、３次元積層構造を構成している。なお、図８においては、図示の便宜上、２層のワード線配線層と１層のビット線配線層しか示されていないが、実際には、より多くのワード線配線層及びビット線配線層が積層されている。
【００６６】
そして、ＲｅＲＡＭ５０においては、メモリセルアレイ５３がシリコン基板５１の上面に平行な方向、例えば、ＷＬ方向及びＢＬ方向に沿って複数個のブロックに区画されており、ブロック毎に駆動回路５２が設けられている。そして、各駆動回路５２が各ブロックを駆動している。この場合、ＲｅＲＡＭ５０のレイアウトを簡略化するためには、各ブロックを駆動する駆動回路を、そのブロックの直下域内に配置させることが好ましく、各駆動回路を各ブロックの直下域に収めるためには、各駆動回路の抵抗素子を小型化する必要がある。このように、ＲｅＲＡＭの駆動回路においては、低電源電圧で動作可能なトランジスタ及び小型の抵抗素子の双方が要求されている。そして、本実施形態によれば、この要求に応えることができる。特に、ＲｅＲＡＭ５０においては、メモリセルアレイ５３を３次元構造にすることにより、メモリセル１個当たりの平面積を低減することができる。このため、低い電源電圧で動作可能なトランジスタ及び小型の抵抗素子の双方が強く要求されることになる。
【００６７】
以上、実施形態を参照して本発明を説明したが、本発明は前述の実施形態に限定されるものではない。すなわち、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。また、前述の第２の実施形態においては、本発明をＲｅＲＡＭに適用する例を示したが、これに限定されない。例えば、ＲｅＲＡＭの他にも、ＦｅＲＡＭ（Resistance Random Access Memory）及びＭＲＡＭ（Magnetic Random Access Memory）等の次世代半導体メモリに好適に適用可能である。
【符号の説明】
【００６８】
１  半導体装置、６  Ｎウェル抵抗素子、７  Ｐ型ＭＯＳトランジスタ、８  Ｎ型ＭＯＳトランジスタ、９  Ｎウェルキャパシタ、１１  シリコン基板、１２  ＳＴＩ、１４  Ｎ型ウェル、１５  Ｐ型ウェル、１６  開口部、１７  Ｎ＋型コンタクト層、１９  Ｎ型ウェル、２０、２１  ドナー拡散領域、２２  ソース・ドレイン層、２３  アクセプタ拡散層、２５  Ｐ型ウェル、２６  ソース・ドレイン層、２８  Ｎ型ウェル、２９  Ｎ＋型コンタクト層、３０  多層配線層、３１  コンタクト、３２  ゲート絶縁膜、３３  ゲート電極、３４  側壁、３５  コンタクト、３７  ゲート絶縁膜、３８  ゲート電極、３９  側壁、４０  コンタクト、４２  ゲート絶縁膜、４３  ゲート電極、４４  側壁、４５  コンタクト、４７  配線、４８  ビア、４９  層間絶縁膜、５０  ＲｅＲＡＭ、５１  シリコン基板、５２  駆動回路、５３  メモリセルアレイ、５４  メモリセル、６１  溝、６２  犠牲酸化膜、６３、６４、６５  レジストパターン、７１、７２、７３  レジストパターン、１０１  半導体装置、１１４  Ｎ型ウェル、１１５  Ｐ型ウェル、１１９  Ｎ型ウェル、１２３  アクセプタ拡散層、１２５  Ｐ型ウェル、１２８  Ｎ型ウェル、ＢＬ  ビット線、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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