(57)【要約】【課題】昇圧率１倍及び昇圧電圧の生成が可能なチャージポンプ回路であって、昇圧動作時に出力端子が短絡したとしても、ラッチアップが発生しない制御手段を提供する。【解決手段】ＬＥＤ駆動用チャージポンプ回路は、昇圧率１倍の第１のモードが選択された時に導通して電源と出力を接続する第１のＰＭＯＳトランジスタと、電源と出力端との間で直列接続された第２及び第３のＰＭＯＳトランジスタを有する電流経路からなり、両トランジスタとの接点ノードの電位を第１のＰＭＯＳトランジスタの基板電位となるよう接続した構成を有し、昇圧動作時に出力端子が短絡した場合には、出力端側の第３のＰＭＯＳトランジスタをオフさせる制御回路を有する。【選択図】図１
2010004616.tif 000002
【特許請求の範囲】
【請求項１】
電源端と出力端との間の電流経路に形成されＬＥＤ駆動電流を生成するＬＥＤ駆動用チャージポンプ回路において、
前記電源端と前記出力端との間に電流経路を有し、昇圧率１倍の第１のモードが選択された時に導通する第１のＰＭＯＳトランジスタと、
前記電源端と前記出力端との間で直列接続された第２及び第３のＰＭＯＳトランジスタを有する電流経路からなり、前記第２及び第３のＰＭＯＳトランジスタとの接点ノードの電位を前記第１のＰＭＯＳトランジスタの基板電位となるよう接続した基板電位制御回路と、
外部から指定される昇圧率選択の信号を制御信号とし、前記第１のモード時には低レベル信号を出力し、昇圧率が１倍より大きい第２のモード時には高レベル信号を出力する第１の論理回路と、
前記出力端に現れる出力電圧に基づいたフィードバック電圧を生成する回路であって、前記第２のモード時は高レベルを出力し、前記出力端が接地電位へ短絡した時には低レベルを出力する出力フィードバック回路と、
前記第１の論理回路の出力と前記出力フィードバック回路の出力とのＮＡＮＤ論理回路を構成し、その出力を前記第３のＰＭＯＳトランジスタのゲートに供給する第２の論理回路とを有することを特徴とするＬＥＤ駆動用チャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤ駆動用電源回路などのＩＣを用いられるチャージポンプ回路に関する。
【背景技術】
【０００２】
小型情報端末においては、液晶のバックライトに用いられる発光ダイオード（ＬＥＤ）などのように電池の出力電圧よりも高い電圧を必要とするデバイスが存在する。このような小型情報端末では、ＬＥＤはその駆動電圧として電池電圧よりも高い電圧を必要とする場合がある。このような高い電圧が必要とされる場合、チャージポンプ回路を内蔵したＬＥＤ駆動用電源回路などのＩＣを用い、電池電圧を昇圧することで必要な電圧を得ている。
【０００３】
ＬＥＤ駆動用電源回路に用いられる一般的なチャージポンプ回路は、昇圧用コンデンサと該コンデンサの充放電を制御する切り替えスイッチとの組合せから構成され、例えば、特許文献１に記載されている。そして、この特許文献１に記載されたチャージポンプ回路は、昇圧用コンデンサとその充放電を制御する切り替えスイッチと、更に、昇圧率を選択するスイッチとを有し、電源電圧に対して２倍昇圧または３倍昇圧の切り替えが可能に構成されている。
【０００４】
しかしながら、特許文献１のチャージポンプ回路は、昇圧用コンデンサを通過させない電流経路を使った電源電圧を出力電圧（すなわち、昇圧率１倍）とする機能を有していない。この点に関し、出願人は、先の出願にて昇圧出力（昇圧率が電源電圧の１．５倍）に加えて、昇圧率１倍を設定できるよう電流経路及び該機能を選択するスイッチを設けたチャージポンプ回路を発明し出願した。図４に、該出願に係わるＬＥＤ駆動用チャージポンプ回路の構成を示す。ＬＥＤ駆動用チャージポンプ回路は、基準電圧源３５によって与えられる基準電圧Ｖｒｅｆと出力端子４に現れる出力電圧Ｖｏｕｔの帰還電圧に応じて電源３１から供給された入力電圧Ｖｉｎを降圧する降圧レギュレータ３２と、降圧レギュレータ３２の出力する電圧によって充電し、入力電圧Ｖｉｎによって放電することで生じる昇圧電圧を出力端子３４に供給する昇圧回路３６と、電源３１と出力端子３４間の電流経路の導通を制御する入出力直結トランジスタ３８とを有している。そして、昇圧率１．５倍のときには入出力直結トランジスタ３８はオフ状態になり、昇圧率１倍のときには入出力直結トランジスタ３８はオン状態になる。
【０００５】
次に、図５を参照し、前述の出願人の先の出願に記載した入出力直結トランジスタ３８の構成を説明する。入出力直結トランジスタ３８は、スイッチング作用をするＰＭＯＳトランジスタ３８Ａと、該トランジスタ３８Ａの基板電位を制御するトランジスタスイッチ３８Ｂ及び３８Ｃが設けられている。トランジスタスイッチ３８Ｂ及び３８Ｃは、ゲート同士及び基板同士がそれぞれ接続された一対のＰＭＯＳトランジスタから構成され、そのオンオフ制御によって  ＰＭＯＳトランジスタ３８Ａの基板電圧を制御している。
【０００６】
【特許文献１】特開平６−７８５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、先の出願のチャージポンプ回路におけるＰＭＯＳトランジスタ３８Ａ、を一般的なデバイス構造により実現しようとした場合には、次に示す改良が必要な点残されている。図６にＰＭＯＳトランジスタ３８Ａを、半導体基板に形成したときの断面構造を示す。
【０００８】
Ｐ型半導体基板４５に形成されたＮ型ウェル領域４４には、電源（＝電源電圧Ｖｉｎ）に接続されたＰ＋型のソース領域４１および出力端子（＝出力電圧Ｖｏｕｔ）に接続されたＰ＋型のドレイン領域４２が形成され、両領域間のチャネル領域上には絶縁膜を挟みゲート電極が形成されている。また、Ｎ型ウェル領域４４にはＮ＋型コンタクト領域４０、４３が形成されており、このＮ＋型コンタクト領域４０、４３には、前述のトランジスタスイッチ３８Ｂ及び３８Ｃを介して、昇圧動作時（昇圧率１．５倍）には出力電圧Ｖｏｕｔが印加され、昇圧率１倍のときには電源電圧Ｖｉｎが印加される。
【０００９】
このような回路では、昇圧動作時は、ＰＭＯＳトランジスタ３８Ａのバルク（Ｎ型ウェル領域４４）は出力電圧Ｖｏｕｔと同電位になっているため、仮に、該昇圧動作中に、外部要因など、何らかの原因にて出力端子３４が接地電圧に短絡した場合には、Ｐ＋ソース領域４１からバルク（Ｎ型ウェル領域４４）へ電流が流れる。そして、この電流が、寄生トランジスタを経由してラッチアップの誘因となり、そのラッチアップによる大電流によってＩＣが破壊される可能性がある。理解を容易にするため、前述の寄生トランジスタ及びラッチアップ時の電流の流れを、図６中で破線にて示した。
【００１０】
本発明は、このような問題点を解決するためになされたもので、ＬＥＤ駆動用電源回路に用いられるチャージポンプ回路において、昇圧率１倍及び昇圧電圧の生成が可能であって、昇圧動作時に出力端子が短絡したとしても、ラッチアップが発生しない制御手段を有する。
【課題を解決するための手段】
【００１１】
本発明のＬＥＤ駆動用チャージポンプ回路は、電源端と出力端との間の電流経路に形成されＬＥＤ駆動電流を生成するチャージポンプ回路において、前記電源端と前記出力端との間に電流経路を有し、昇圧率１倍の第１のモードが選択された時に導通する第１のＰＭＯＳトランジスタと、前記電源端と前記出力端との間で直列接続された第２及び第３のＰＭＯＳトランジスタを有する電流経路からなり、前記第２及び第３のＰＭＯＳトランジスタとの接点ノードの電位を前記第１のＰＭＯＳトランジスタの基板電位となるよう接続した基板電位制御回路と、外部から指定される昇圧率選択の信号を制御信号とし、前記第１のモード時には低レベル信号を出力し、昇圧率が１倍より大きい第２のモード時には高レベル信号を出力する第１の論理回路と、前記出力端に現れる出力電圧に基づいたフィードバック電圧を生成する回路であって、前記第２のモード時は高レベルを出力し、前記出力端が接地電位へ短絡した時には低レベルを出力する出力フィードバック回路と、前記第１の論理回路の出力と前記出力フィードバック回路の出力とのＮＡＮＤ論理回路を構成し、その出力を前記第３のＰＭＯＳトランジスタのゲートに供給する第２の論理回路を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＬＥＤ駆動用電源回路に用いられるチャージポンプ回路において、昇圧率１倍が可能であり、出力短絡時のラッチアップの無い入出力直結トランジスタを提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態について図面を参照して説明する。図１は、本発明の実施の形態に係わるＬＥＤ駆動用チャージポンプ回路の構成を示す回路図である。
【００１４】
ＬＥＤ駆動用チャージポンプ回路は、基準電圧源５によって与えられる基準電圧Ｖｒｅｆと、出力端子４に現れる出力電圧Ｖｏｕｔの帰還電圧Ｖｏｕｔ−ＦＢ（出力電圧Ｖｏｕｔを基に抵抗素子７及び８の比に応じて生成される）に応じて、電源１から供給された入力電圧Ｖｉｎを降圧する降圧レギュレータ２と、降圧レギュレータ２の出力電圧によって充電し、入力電圧Ｖｉｎによって放電することで生じる昇圧電圧Ｖｏｕｔを出力端子４に供給する昇圧回路６と、電源１と出力端子４間の電流経路の導通を制御する入出力直結トランジスタ３を有している。昇圧率１．５倍のモード時には、入出力直結トランジスタ３は、オフ状態（入出力間が非導通な状態）にあり、昇圧率１倍のモード時にはオン状態（入出力間が導通な状態）になる。
【００１５】
入出力直結トランジスタ３について詳細に説明する。入出力直結トランジスタ３は、入出力間に設けられスイッチング作用をする第１のＰＭＯＳトランジスタ３Ａと、第１のＰＭＯＳトランジスタ３Ａの基板電位を制御する第２のＰＭＯＳトランジスタ３Ｂ及び第３のＰＭＯＳトランジスタ３Ｃが設けられている。該第２及び第３のＰＭＯＳトランジスタ３Ｂ、３Ｃは、図に示す通り、両電流路が入出力間で直列に設けられ、両者の接続点の電位が、第１のＰＭＯＳトランジスタ３Ａの基板電位として与えられている。
【００１６】
また、第２のＰＭＯＳトランジスタ３Ｂは、ゲート同士及び基板同士がそれぞれ接続された一対のＰＭＯＳトランジスタから構成され、そのオンオフによって前述の接続点を電源１に接続するか否か制御している。第３のＰＭＯＳトランジスタ３Ｃも同様に、ゲート同士及び基板同士がそれぞれ接続された一対のＰＭＯＳトランジスタから構成され、そのオンオフによって前述の接続点を出力端子４に接続するか否か制御している。
【００１７】
次に、各モードおける、入出力直結トランジスタ３を構成する各トランジスタの制御状態を説明する。まず、待機時は、第１のＰＭＯＳトランジスタ３Ａはオフ、第２のＰＭＯＳトランジスタ３Ｂはオン、第３のＰＭＯＳトランジスタ３Ｃはオフになるよう、それぞれのゲート電位が制御される。そして、昇圧率１倍のモードのときは、第１のＰＭＯＳトランジスタ３Ａはオン、第２のＰＭＯＳトランジスタ３Ｂはオン、第３のＰＭＯＳトランジスタ３Ｃはオフになるよう、それぞれのゲート電位が制御され、出力端子４には、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎと同じ電圧が現れる。このとき、第１のＰＭＯＳトランジスタ３Ａの基板電位は、第２のＰＭＯＳトランジスタ３Ｂがオンしていることにより、入力電圧Ｖｉｎと同じ電圧に保たれている。
【００１８】
昇圧率１．５倍モードのときは、昇圧回路６の動作により昇圧された電圧が出力端子４に供給される。そして、第１のＰＭＯＳトランジスタ３Ａはオフ、第２のＰＭＯＳトランジスタ３Ｂはオフ、第３のＰＭＯＳトランジスタ３Ｃはオンになるよう、それぞれのゲート電位が制御される。このとき、第１のＰＭＯＳトランジスタ３Ａの基板電位には、第３のＰＭＯＳトランジスタ３Ｃがオンしていることで、入力電圧が１．５倍に昇圧された出力電圧Ｖｏｕｔが供給されており、それより、第１のＰＭＯＳトランジスタ３Ａのオフ状態が確実に保たれる。
【００１９】
次に、本発明の特徴である、第３のＰＭＯＳトランジスタ３Ｃのゲート電位を決定するゲート制御論理回路の構成について図２を参照して説明する。同時に、図３の信号タイミング図を参照し、その動作を説明する。ゲート制御論理回路は、次の３つのロジック部分から構成される。
【００２０】
一つ目は、外部から指定される昇圧率１．５倍モードを選択する信号（ＭＯＤＥ０Ｂ）とチップイネーブル信号の反転（ＣＥＢ）により出力が決定され、昇圧率１．５倍モード以外（昇圧率１倍）の時には低レベル信号を出力し、昇圧率１．５倍モード時には高レベル信号を出力する第１の論理回路９（ＮＯＲ回路）。二つ目は、出力端子４に現れる出力電圧Ｖｏｕｔに基づいたフィードバック電圧（Ｖｏｕｔ−ＦＢ）を生成する手段であって、昇圧率１．５倍モード時には高レベル信号を出力する出力フィードバック回路。
【００２１】
そして三つ目は、第１の論理回路９の出力と出力フィードバック回路の出力とのＮＡＮＤ論理を構成し、その出力を第３のＰＭＯＳトランジスタ３Ｃのゲートに供給する第２の論理回路１０である。このような構成によると、昇圧率１．５倍モード時には、第１の論理回路の出力（Ａ点）が高レベル、出力フィードバック回路の出力（Ｂ点）が高レベルの信号であるため、第３の論理回路１０の出力（Ｃ点）は低レベルの信号となる。そして、このＣ点の低レベル信号が第３のＰＭＯＳトランジスタ３Ｃをオン動作させる。
【００２２】
このようなゲート制御論理回路において、昇圧率１．５倍モードの動作中に、出力端子４が接地電圧に短絡した時には、その出力（Ｃ点の電位）は高レベルへと変化し、第３のＰＭＯＳトランジスタ３Ｃはオフ状態になる。即ち、短絡により、出力電圧Ｖｏｕｔに基づいて生成されるフィードバック電圧（Ｖｏｕｔ−ＦＢ）が低レベルへと変化するため、それにより第２の論理回路１０の出力は高レベル信号となり、第３のＰＭＯＳトランジスタ３Ｃをオフ状態にする。
【００２３】
第３のＰＭＯＳトランジスタ３Ｃがオフすることにより、第１のＰＭＯＳトランジスタ３Ａの基板は、短絡した出力端子４から電気的に切り離される。
【００２４】
上述の通り、出力端子４が接地電圧に短絡した時に、第３のＰＭＯＳトランジスタ３Ｃをオフ状態にし、入出力直結トランジスタ３に含まれる第１のＰＭＯＳトランジスタ３Ａの基板に、短絡した出力電圧Ｖｏｕｔが印加されないようにした。これにより、ラッチアップを防ぐことが可能になる。
【００２５】
上述の実施の形態では、出力のフィードバック電圧（Ｖｏｕｔ−ＦＢ）は、出力電圧（Ｖｏｕｔ）の抵抗分割のみにより生成した電圧であり、その電圧を第２の論理回路１０の入力としていたが、本発明は、このような形態に限られるものではない。すなわち、出力フィードバック回路は、出力電圧（Ｖｏｕｔ）に昇圧された電圧が表れているときには高レベルを出力し、出力端が接地に短絡したしたときには低レベルを出力する回路であればよく、他の制御信号（例えば、ソフトスタート用の制御信号）と論理が組まれた回路が挿入されていてもよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態に係わるＬＥＤ駆動用チャージポンプ回路の構成を示す回路図である。
【図２】図１に示す入出力直結トランジスタ中のＰＭＯＳトランジスタＰＭ３のゲート電圧を制御する論理回路図である。
【図３】図２に示した論理回路の各ノードにおける信号状態を表す信号タイミング図である。
【図４】先行技術に係わるチャージポンプ回路を示す回路図である。
【図５】図４に示す入出力直結トランジスタの具体例を表す回路図である。
【図６】図５に示すトランジスタ３８Ａの素子構造を表す断面図である。
【符号の説明】
【００２７】
１  電源
２  降圧レギュレータ
３  入出力直結トランジスタ
４  出力端子
５  参照電圧源
６  昇圧回路
７、８  抵抗素子
９  第１の論理回路
１０  第２の論理回路
【図１】
2010004616.tif 000003
【図２】
2010004616.tif 000004
【図３】
2010004616.tif 000005
【図４】
2010004616.tif 000006
【図５】
2010004616.tif 000007
【図６】
2010004616.tif 000008