(57)【要約】【課題】１水平走査期間を短縮してフレームレートの高速化を図っても、高精度なＡＤ変換を実現する。【解決手段】カラムＡＤ変換部３は、カラムＡＤ変換要素ＡとカラムＡＤ変換要素Ｂとを備えている。カラムＡＤ変換要素Ａ，Ｂは、それぞれ、画素アレイ１から読み出した画素信号を上位２ビットの上位ブロックと下位２ビットの下位ブロックとの２つのブロックに分け、各ブロックを１水平走査期間単位で順次にＡＤ変換する。制御部５は、カラムＡＤ変換要素Ａ，Ｂにそれぞれ異なる行の画素信号の異なるブロックのＡＤ変換をオーバーラップして実行させ、ある１水平走査期間において、カラムＡＤ変換要素ｊ（ｊ＝Ａ，Ｂ）に、第ｉ（ｉ＝１〜８）行目の画素信号を読み出させた後、第ｉ行目の画素信号の上位ブロックをＡＤ変換させ、カラムＡＤ変換要素ｋ（ｋ≠ｊかつ、ｋ＝Ａ，Ｂ）に、第ｉ−１行目の画素信号の下位ブロックをＡＤ変換させる。【選択図】図２
2010004440.tif 000002
【特許請求の範囲】
【請求項１】
列並列型ＡＤ変換方式の固体撮像装置であって、
所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、
前記画素アレイの各行をサイクリックに選択する垂直走査回路と、
前記画素アレイの各列に対応して設けられ、前記垂直走査回路により選択された行の画素信号を読み出し、ＡＤ変換するカラムＡＤ変換部と、
制御部とを備え、
各列のカラムＡＤ変換部は、第１〜第ｎ（ｎは２以上の整数）のカラムＡＤ変換要素を備え、
前記第１〜第ｎのカラムＡＤ変換要素は、前記画素アレイから読み出した画素信号を最上位ビットから最下位ビットに向けて第１〜第ｎのブロックに分け、各ブロックを１水平走査期間単位で順次にＡＤ変換し、
前記制御部は、前記第１〜第ｎのカラムＡＤ変換要素に、それぞれ異なる行の画素信号の異なるブロックのＡＤ変換をオーバーラップして実行させ、ある１水平走査期間において、第ｊ（ｊ＝１〜ｎ）のカラムＡＤ変換要素に第ｉ行目の画素信号を読み出させた後、前記第ｉ行目の画素信号の第１のブロックをＡＤ変換させることを特徴とする固体撮像装置。
【請求項２】
前記制御部は、前記第ｊのカラムＡＤ変換要素に、前記第ｉ行目の画素信号を読み出させると同時に、前記第ｉ行目よりもｎ行前に読み取った画素信号のＡＤ変換後のデジタルデータを出力させることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
各カラムＡＤ変換要素は、積分型のＡＤ変換回路であることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記第１〜第ｎのカラムＡＤ変換要素は、
ＡＤ変換されたデジタルデータをラッチするラッチ部と、
前記ラッチ部によりラッチされたデジタルデータを伝送する水平信号線と前記ラッチ部との間に接続されたスイッチ部とを備え、
前記ラッチ部は、前記第１〜第ｎのブロックのデジタルデータをラッチするｎ個のラッチ回路を備え、
前記スイッチ部は、前記第１〜第ｎのブロックに対応するスイッチを備えることを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記第１〜第ｎのカラムＡＤ変換要素は、ＡＤ変換された画素信号をラッチするラッチ部を備え、
前記ラッチ部は、前記第１〜第ｎのブロックのデジタルデータをラッチし、前記第１〜第ｎのカラムＡＤ変換要素に共用されるｎ個のラッチ回路を備えることを特徴とする請求項３記載の固体撮像装置。
【請求項６】
各カラムＡＤ変換要素は、
前記ラッチ部の前段に設けられたコンパレータと、
各カラムＡＤ変換要素のコンパレータのうちいずれか１つのコンパレータと、ｎ個のラッチ回路のうちいずれか１つのラッチ回路とを接続するスイッチ部とを備えることを特徴とする請求項５記載の固体撮像装置。
【請求項７】
前記第１〜第ｎのカラムＡＤ変換要素は、１つのＧＣＡ部を共用することを特徴とする請求項１〜６のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列並列型ＡＤ変換方式の固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、列並列型ＡＤ変換方式のＣＭＯＳイメージセンサによる固体撮像装置が広く普及している。この固体撮像装置は、例えば、所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、画素アレイの各列に対応して設けられ、画素アレイから画素信号を読み出してＡＤ変換するカラムＡＤ変換回路とを備えている。そして、カラムＡＤ変換回路として、画素信号を２つのブロックに分けてＡＤ変換する２回積分型のＡＤ変換回路を採用する固体撮像装置が知られている（特許文献１）。
【０００３】
図９は、従来の固体撮像装置に採用されるカラムＡＤ変換回路の１列分の回路図を示している。図９に示すカラムＡＤ変換回路は、シングルスロープ積分型のカラムＡＤ変換回路であり、画素アレイからの画素信号が入力される上段から順に、ＧＣＡ（Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ａｍｐ）部１００、コンパレータ部２００、ロジック回路３００、ラッチ部４００、及びスイッチ部５００を備えている。
【０００４】
ＧＣＡ部１００は、画素アレイから出力された画素信号に対して、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を行いながら増幅し、画像信号からノイズ信号を除去する。
【０００５】
コンパレータ部２００は、２段のコンパレータを備え、ＧＣＡ部１００から出力された画素信号を２つのランプ信号（以下、Ｒａｍｐ１，Ｒａｍｐ２と称する。）と比較する。ここで、Ｒａｍｐ１は、時間が経過するにつれて４段階で段階的に減少し、Ｒａｍｐ２は、時間が経過するにつれて４段階で段階的に増大する。
【０００６】
そして、コンパレータ部２００は、ＧＣＡ部１００から出力された画素信号の上位２ビット分をＡＤ変換するために、当該画素信号とＲａｍｐ１とを比較し、Ｒａｍｐ１のレベルが画素信号のレベルを下回ったとき、出力信号を反転させる。Ｒａｍｐ１と画素信号との比較が終了すると、コンパレータ部２００は、ＧＣＡ部１００から出力された画素信号の下位２ビット分をＡＤ変換するために、当該画素信号とＲａｍｐ２とを比較し、Ｒａｍｐ２のレベルが当該画素信号のレベルを上回ったとき、出力信号を反転させる。
【０００７】
ロジック回路３００は、画素信号とＲａｍｐ１との比較によりコンパレータ部２００の出力信号が反転されたとき、ＣＯＭＰＯＵＴ１＝Ｌ（ローレベル）にしてラッチ回路４１０に出力する。また、ロジック回路３００は、画素信号とＲａｍｐ２との比較によりコンパレータ部２００の出力信号が反転されたとき、ＣＯＭＰＯＵＴ２＝Ｌにしてラッチ回路４２０に出力する。
【０００８】
カウンタ７１０は、カラムＡＤ変換回路の外に設けられた２ビットのカウンタから構成され、Ｒａｍｐ１がコンパレータ部２００に入力されたとき、カウント動作を開始する。また、カウンタ７２０は、カラムＡＤ変換回路の外に設けられた２ビットのカウンタから構成され、Ｒａｍｐ２がコンパレータ部２００に入力されたとき、カウント動作を開始する。
【０００９】
ラッチ部４００は、ラッチ回路４１０及びラッチ回路４２０を備える。ラッチ回路４１０は、ＣＯＭＰＯＵＴ１＝Ｌとなったとき、カウンタ７１０の現在のカウント値をラッチする。これにより、ラッチ回路４１０は、ＡＤ変換された画素信号の上位２ビットのデジタルデータをラッチする。
【００１０】
また、ラッチ回路４２０は、ＣＯＭＰＯＵＴ２＝Ｌになったとき、カウンタ７２０のカウント値をラッチする。これにより、ラッチ回路４２０は、ＡＤ変換された画素信号の下位２ビットのデジタルデータをラッチする。
【００１１】
水平走査回路６００は、画素信号の上位２ビットと下位２ビットとのＡＤ変換が終了すると、各列を順次選択するための列選択信号をスイッチ５１０，５２０に出力して、スイッチ５１０，５２０をオンさせて、ラッチ回路４１０にラッチされた上位２ビットのデジタルデータと、ラッチ回路４２０にラッチされた下位２ビットのデジタルデータとを水平信号線に出力させる。
【００１２】
図１０は、図９に示すカラムＡＤ変換回路のタイミングチャートを示している。このタイミングチャートは、ある１水平走査期間（１Ｈ  Ｐｅｒｉｏｄ）において、画素アレイの第ｉ行目の画素信号に対する処理が示されている。
【００１３】
また、図１０に示すｖｐｉｘｅｌはＧＣＡ部１００に入力される画素信号を示し、φＰＲＳＴはＧＣＡ部１００のスイッチをオン・オフする信号を示し、φＳ１はコンパレータ部２００の前段のコンパレータのスイッチをオン・オフする信号を示し、φＳ２はコンパレータ部２００の後段のコンパレータのスイッチをオン・オフする信号を示し、φＳＨはＧＣＡ部１００とコンパレータ部２００との間に接続されたスイッチをオン・オフする信号を示し、φＣＫ１はロジック回路３００の１段目の上側のＮＡＮＤゲートに入力される信号を示し、φＣＫ２はロジック回路３００の１段目の下側のＮＡＮＤゲートに入力される信号を示し、Ｃｏｕｎｔｅｒ１はカウンタ７１０のカウント値を示し、Ｃｏｕｎｔｅｒ２はカウンタ７２０のカウント値を示し、Ｈｏｒｉｚｏｎｔａｌ  Ｓｈｉｆｔ  Ｒｅｓｉｓｔｅｒ  Ｓｔａｒｔ  Ｐｕｌｓｅは１水平走査期間の開始を示す水平同期信号を示し、ＤＡＴＡＯＵＴはラッチ回路４１０，４２０から出力されるデジタルデータを示している。
【００１４】
図１０に示すように、１水平走査期間において、以下の処理（１）〜処理（３）の３つの処理が実行され、また、処理（１）〜処理（３）と並行して以下の処理（４）が実行される。
処理（１）：Ｐｉｘｅｌ  ｒｅａｄｏｕｔ（ｉ行目）：第ｉ行目の画素信号を読み出し、ＣＤＳ処理を行い、画素信号からノイズ信号を除去する。
処理（２）：Ｕｐｐｅｒ  ｂｉｔ  Ａ／Ｄ  ｃｏｎｖｅｒｓｉｏｎ（ｉ行目）：第ｉ行目の画素信号の上位２ビットのＡＤ変換を行う。
処理（３）：Ｌｏｗｅｒ  ｂｉｔ  Ａ／Ｄ  ｃｏｎｖｅｒｓｉｏｎ（ｉ行目）：第ｉ行目の画素信号の下位２ビットのＡＤ変換を行う。
処理（４）：Ｃｏｌｕｍｎ  ｒｅａｄｏｕｔ（ｉ−１行目）：ＡＤ変換された第ｉ−１行目の画素信号を出力する。
【００１５】
図９に示すようにラッチ部４００がラッチ回路４１０，４２０による２段構成となっているため、上記処理（１）〜処理（３）と、処理（４）とを並行して行うことができる。すなわち第ｉ行目の画像信号をＡＤ変換しながら、第ｉ−１行目の画素信号のデジタルデータを読み出すことができる。
【００１６】
処理（２）の期間のタイミングＴＭ１において、ランプ信号Ｒａｍｐ１のレベルが画素信号のレベルを下回ったとき、ＣＯＭＰＯＵＴ１＝Ｌとなる。そして、ＣＯＭＰＯＵＴ１＝ＬとなったときのＣｏｕｎｔｅｒ１のカウント値が「０１」であるため、ラッチ回路４１０は「０１」をラッチする。また、処理（３）の期間のタイミングＴＭ２において、ランプ信号Ｒａｍｐ２のレベルが画素信号のレベルを上回ったとき、ＣＯＭＰＯＵＴ２＝Ｌとなる。そして、ＣＯＭＰＯＵＴ２＝ＬとなったときのＣｏｕｎｔｅｒ２のカウント値が「１０」であるため、ラッチ回路４２０は「１０」をラッチする。
【００１７】
そして、次の１水平走査期間において、ラッチ回路４１０にラッチされた「０１」とラッチ回路４２０にラッチされた「１０」とが、水平信号線に出力される。
【００１８】
このような２回積分型のＡＤ変換回路は少ないクロック数でＡＤ変換をすることができ、１回積分型のＡＤ変換回路に比べてＡＤ変換に必要な時間が少なくなって１水平走査期間を短縮し、フレームレートを上げ、より高速な撮影が可能になるという特徴を持っている。
【００１９】
図１１は、図９に示す第ｉ行目と第ｉ＋１行目との画素信号に対するＡＤ変換回路のシーケンス図を示している。１段目の１水平走査期間において、処理（１）〜処理（３）が実行され、第ｉ行目の画素信号がＡ／Ｄ変換され、ラッチ回路４１０，４２０にラッチされる。
【００２０】
２段目の１水平走査期間において、処理（１）〜処理（３）が実行され、第ｉ＋１行目の画素信号がＡ／Ｄ変換され、ラッチ回路４１０，４２０にラッチされ、かつ、処理（４）が実行され、ラッチされた第ｉ行目のデジタルデータがラッチ回路４１０，４２０から出力される。
【００２１】
３段目の１水平走査期間において、処理（４）が実行され、ラッチされた第ｉ＋１行目のデジタルデータがラッチ回路４１０，４２０から出力される。
【００２２】
すなわち、各１水平走査期間において、第ｉ＋１行目の画素信号のＡＤ変換処理と、第ｉ−１行目の画素信号の出力処理とがオーバーラップして実行される。
【００２３】
ところで、図９に示すＡＤ変換回路のように、画素信号を上位２ビットと下位２ビットとに分割してＡＤ変換する場合、上位２ビットのデジタルデータの結果が重要となる。上位２ビットのＡＤ変換は、Ｒａｍｐ１と画素信号とを比較することで実行されるが、Ｒａｍｐ１が完全にセトリングするためにはある程度の時間が必要となる。そのため、上位２ビットのＡＤ変換を高精度に行うためには、上位２ビットのＡＤ変換の期間を一定時間以上確保する必要がある。
【特許文献１】特開２００２−２３２２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、図９に示すＡＤ変換回路では、図１１に示すように１水平走査期間内において処理（１）〜処理（３）が実行されている。一方、上位２ビットをＡＤ変換する処理（２）の時間を短くすることは困難である。そのため、１水平走査期間を短縮することができず、フレームレートを上げることができないという問題があった。
【００２５】
本発明の目的は、１水平走査期間を短縮してフレームレートの高速化を図っても、高精度なＡＤ変換を実現することができる固体撮像装置を提供することである。
【課題を解決するための手段】
【００２６】
（１）本発明による固体撮像装置は、列並列型ＡＤ変換方式の固体撮像装置であって、所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、前記画素アレイの各行をサイクリックに選択する垂直走査回路と、前記画素アレイの各列に対応して設けられ、前記垂直走査回路により選択された行の画素信号を読み出し、ＡＤ変換するカラムＡＤ変換部と、制御部とを備え、各列のカラムＡＤ変換部は、第１〜第ｎ（ｎは２以上の整数）のカラムＡＤ変換要素を備え、前記第１〜第ｎのカラムＡＤ変換要素は、前記画素アレイから読み出した画素信号を最上位ビットから最下位ビットに向けて第１〜第ｎのブロックに分け、各ブロックを１水平走査期間単位で順次にＡＤ変換し、前記制御部は、前記第１〜第ｎのカラムＡＤ変換要素に、それぞれ異なる行の画素信号の異なるブロックのＡＤ変換をオーバーラップして実行させ、ある１水平走査期間において、第ｊ（ｊ＝１〜ｎ）のカラムＡＤ変換要素に第ｉ行目の画素信号を読み出させた後、前記第ｉ行目の画素信号の第１のブロックをＡＤ変換させることを特徴とする。
【００２７】
この構成によれば、第１〜第ｎのカラムＡＤ変換要素は、画素信号を最上位ビットから最下位ビットに向けて第１〜第ｎのブロックに分け、各ブロックの画素信号を１水平走査期間単位で順次にＡＤ変換する。
【００２８】
また、制御部は、第１〜第ｎのカラムＡＤ変換要素に、それぞれ異なる行の画素信号の異なるブロックのＡＤ変換をオーバーラップして実行させる。このとき、制御部は、ある１水平走査期間において、第ｊ（ｊ＝１〜ｎ）のカラムＡＤ変換要素に第ｉ行目の画素信号を読み出させた後、第ｉ行目の画素信号の第１のブロックをＡＤ変換させる。
【００２９】
したがって、１水平走査期間において、第ｉ行目の画素信号の読み取り処理と、第ｉ行目の画素信号の第１のブロックのＡＤ変換処理との２つの処理のみが行われ、従来のように画素信号を読み出す処理と、読み出した画素信号の上位２ビットをＡＤ変換する処理と、読み出した画素信号の下位２ビットをＡＤ変換する処理とが同時に実行されないため、第１のブロックの画素信号のＡＤ変換処理の期間を一定時間以上確保することが可能となり、第１のブロックの画素信号を高精度にＡＤ変換することができ、かつ、１水平走査期間を短縮化することができる。
【００３０】
よって、１水平走査期間を短縮してフレームレートの高速化を図っても、高精度なＡＤ変換を実現することができる。
【００３１】
（２）前記制御部は、前記第ｊのカラムＡＤ変換要素に、前記第ｉ行目の画素信号を読み出させると同時に、前記第ｉ行目よりもｎ行前に読み取った画素信号のＡＤ変換後のデジタルデータを出力させることが好ましい。
【００３２】
この構成によれば、ＡＤ変換された１行のデジタルデータを、１水平走査期間単位で出力することができる。
【００３３】
（３）各カラムＡＤ変換要素は、積分型のＡＤ変換回路であることが好ましい。
【００３４】
この構成によれば、各ＡＤ変換要素が積分型のＡＤ変換回路により構成されているため、高精度なＡＤ変換を実現することができる。
【００３５】
（４）前記第１〜第ｎのカラムＡＤ変換要素は、ＡＤ変換されたデジタルデータをラッチするラッチ部と、前記ラッチ部によりラッチされたデジタルデータを伝送する水平信号線と前記ラッチ部との間に接続されたスイッチ部とを備え、前記ラッチ部は、前記第１〜第ｎのブロックのデジタルデータをラッチするｎ個のラッチ回路を備え、前記スイッチ部は、前記第１〜第ｎのブロックに対応するスイッチを備えることが好ましい。
【００３６】
この構成によれば、スイッチ部は、第１〜第ｎのブロックのデジタルデータを、ラッチ部から水平信号線に順次に出力することができる。
【００３７】
（５）前記第１〜第ｎのカラムＡＤ変換要素は、ＡＤ変換された画素信号をラッチするラッチ部を備え、前記ラッチ部は、前記第１〜第ｎのブロックのデジタルデータをラッチし、前記第１〜第ｎのカラムＡＤ変換要素に共用されるｎ個のラッチ回路を備えることが好ましい。
【００３８】
この構成によれば、第１〜第ｎのブロックに対応するｎ個のラッチ回路が、第１〜第ｎのカラムＡＤ変換要素に共用されるため、回路規模の縮小を図ることができる。
【００３９】
（６）各カラムＡＤ変換要素は、前記ラッチ部の前段に設けられたコンパレータと、各カラムＡＤ変換要素のコンパレータのうちいずれか１つのコンパレータと、ｎ個のラッチ回路のうちいずれか１つのラッチ回路とを接続するスイッチ部とを備えることが好ましい。
【００４０】
この構成によれば、コンパレータとラッチ回路との間にスイッチ部が設けられているため、第１〜第ｎのカラムＡＤ変換要素にラッチ回路を共用させた場合であっても、各ラッチ回路に、対応するブロックのデジタルデータをラッチさせることができる。
【００４１】
（７）前記第１〜第ｎのカラムＡＤ変換要素は、１つのＧＣＡ部を共用することが好ましい。
【００４２】
この構成によれば、第１〜第ｎのカラムＡＤ変換要素は１つのＧＣＡ部を共用するため、回路規模の縮小を図ることができる。
【発明の効果】
【００４３】
本発明によれば、１水平走査期間を短縮してフレームレートの高速化を図っても、高精度なＡＤ変換を実現することができる。
【発明を実施するための最良の形態】
【００４４】
（実施の形態１）
図１は、本発明の実施の形態１による固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式のＣＭＯＳイメージセンサによる固体撮像装置であって、画素アレイ１、垂直走査回路２、カラムＡＤ変換部（ＡＤＣ）３、水平走査回路４、制御部５、画像処理部６、及び画像メモリ７を備えている。
【００４５】
画素アレイ１は、複数の画素が８行×８列でマトリックス状に配列されている。なお、８行×８列は一例であり、Ｍ（Ｍは２以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列に配列してもよい。
【００４６】
垂直走査回路２は、例えば、シフトレジスタを含み、画素アレイ１の第１行目〜第８行目の各行に対応する８本の画素制御線ＨＬ１を介して画素アレイ１と接続されている。そして、垂直走査回路２は、垂直同期信号ＶＤに同期して、第１行目〜第８行目の画素制御線ＨＬ１をサイクリックに選択することで、画素アレイ１を垂直走査する。
【００４７】
カラムＡＤ変換部３は、画素アレイ１の各列に対応して８個設けられている。各カラムＡＤ変換部３は、画素アレイ１の第１列目〜第８列目の各列に対応する８本の垂直信号線ＶＬ１を介して画素アレイ１と接続され、垂直走査回路２の垂直走査により選択された行において、対応する各列の画素から画素信号を読み出し、ＣＤＳ処理及びＡＤ変換を施す。
【００４８】
本実施の形態では、カラムＡＤ変換部３は、カラムＡＤ変換要素ＡとカラムＡＤ変換要素Ｂとの２つのカラムＡＤ変換要素を備えている。そして、カラムＡＤ変換要素Ａ，Ｂは、それぞれ、画素信号を最上位ビットから最下位ビットに向けて２つのブロックに分け、各ブロックを１水平走査期間単位で順次にＡＤ変換する２回積分型のＡＤ変換回路により構成されている。
【００４９】
水平走査回路４は、シフトレジスタを備え、水平同期信号ＨＤに同期して列選択信号線を出力することで、１水平走査期間において、第１列目〜第８列目のカラムＡＤ変換部３をサイクリックに選択してカラムＡＤ変換部３を水平走査し、カラムＡＤ変換部３が保持する第１列目〜第８列目の画素信号を順次に出力させる。
【００５０】
制御部５は、ＣＰＵ（中央演算処理装置）、ＲＯＭ（リードオンリーメモリ）、及びＲＡＭ（ランダムアクセスメモリ）等かなるマイコンから構成され、固体撮像装置全体制御を司る。
【００５１】
ここで、制御部５は、カラムＡＤ変換要素Ａ，Ｂにそれぞれ異なる行の画素信号の異なるブロックのＡＤ変換をオーバーラップして実行させ、ある１水平走査期間において、カラムＡＤ変換要素ｊ（ｊ＝Ａ，Ｂ）に、第ｉ（ｉ＝１〜８）行目の画素信号を読み出させた後、第ｉ行目の画素信号の上位ブロックをＡＤ変換させ、カラムＡＤ変換要素ｋ（ｋ≠ｊかつ、ｋ＝Ａ，Ｂ）に、第ｉ−１行目の画素信号の下位ブロックをＡＤ変換させる。
【００５２】
また、制御部５は、カラムＡＤ変換要素ｊに、第ｉ行目の画素信号を読み出させると同時に、第ｎ−２行目の画素信号のデジタルデータを出力させる。
【００５３】
画像処理部６は、各カラムＡＤ変換部３から出力されたデジタルデータからなる画像データに種々の画像処理を施す。画像メモリ７は、ハードディスク等の記憶装置から構成され、画像処理部６により所定の画像処理が行われた画像データを記憶する。
【００５４】
図２は、カラムＡＤ変換部３の回路図を示している。図２において、カラムＡＤ変換要素Ａに示されるφＣＯＬ＿Ａ，φＰＲＳＴ＿Ａ，φＳＨ＿Ａ，φＳ１＿Ａ，φＳ２＿Ａ，φＣＫ１＿Ａ，φＣＫ２＿Ａ，ＸφＰＲＳＴ＿Ａ，φＲＤ＿Ａは制御信号を示し、それぞれ、制御部５から出力される。また、カラムＡＤ変換要素Ｂに示されるφＣＯＬ＿Ｂ，φＰＲＳＴ＿Ｂ，φＳＨ＿Ｂ，φＳ１＿Ｂ，φＳ２＿Ｂ，φＣＫ１＿Ｂ，φＣＫ２＿Ｂ，ＸφＰＲＳＴ＿Ｂ，φＲＤ＿Ｂは、制御信号を示し、それぞれ、制御部５から出力される。また、Ｒａｍｐ１，Ｒａｍｐ２はランプ信号を示し、それぞれ制御部５から出力される。
【００５５】
カラムＡＤ変換要素Ａは、ＧＣＡ（Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ａｍｐ）部１０Ａ、コンパレータ部２０Ａ、ロジック回路３０Ａ、ラッチ部４０Ａ、及びスイッチ部５０Ａを備えている。
【００５６】
ＧＣＡ部１０Ａは、画素アレイ１から出力された画素信号に対して、ＣＤＳ処理を行いながら増幅処理を行い、画素信号からノイズ信号を除去する。
【００５７】
具体的にはＧＣＡ部１０Ａは、ＧＣＡアンプ１１Ａと、ＧＣＡアンプ１１Ａの−端子に接続されたコンデンサＣ１Ａと、ＧＣＡアンプ１１Ａの出力端子と−端子との間に接続されたコンデンサＣ２Ａと、コンデンサＣ２Ａに並列接続されたスイッチＳＷ１１Ａと、コンデンサＣ２Ａと垂直信号線ＶＬ１との間に接続されたスイッチＳＷ１２Ａとを備えている。
【００５８】
ここで、コンデンサＣ１Ａ，Ｃ２Ａの容量比で定められるゲインにより画素信号は増幅される。また、コンデンサＣ２Ａは、スイッチＳＷ１１Ａがオン・オフによりリセットされる。スイッチＳＷ１２Ａ，ＳＷ１１Ａは、それぞれ、φＣＯＬ＿Ａ，φＰＲＳＴ＿Ａによって、オン・オフされる。
【００５９】
コンパレータ部２０Ａは、２段のコンパレータ２１Ａ及び２２Ａを備え、ＧＣＡ部１０Ａから出力された画素信号をＲａｍｐ１，Ｒａｍｐ２と比較する。本実施の形態では、画素信号は、上位２ビットの上位ブロックと下位２ビットの下位ブロックとの２つのブロックに分けてＡＤ変換される。そのため、Ｒａｍｐ１は上位ブロックをＡＤ変換するために、４（＝２２）段階で段階的に減少するランプ信号が採用され、Ｒａｍｐ２は下位ブロックをＡＤ変換するために、４（＝２２）段階で段階的に増大するランプ信号が採用される。
【００６０】
そして、コンパレータ部２０Ａは、ＧＣＡ部１０Ａから出力された画素信号の上位ブロックをＡＤ変換するために、当該画素信号とＲａｍｐ１とを比較し、Ｒａｍｐ１のレベルが画素信号のレベルを下回ったとき、出力信号を反転させる。
【００６１】
また、コンパレータ部２０Ａは、Ｒａｍｐ１と画素信号との比較が終了すると、ＧＣＡ部１０Ａから出力された画素信号の下位ブロックをＡＤ変換するために、当該画素信号とＲａｍｐ２とを比較し、Ｒａｍｐ２のレベルが当該画素信号のレベルを上回ったとき、出力信号を反転させる。
【００６２】
具体的には、コンパレータ部２０Ａは、コンパレータ２１Ａの−端子に接続されたコンデンサＣ３Ａと、コンデンサＣ３ＡとＧＣＡアンプ１１Ａとの間に接続されたスイッチＳＷ２１Ａと、コンパレータ２１Ａの＋端子に接続されたスイッチＳＷ２２Ａと、コンパレータ２１Ａの＋端子に接続され、Ｒａｍｐ２が入力されるコンデンサＣ４Ａと、一端がコンパレータ２１Ａの＋端子に接続され、他端が接地されたたコンデンサＣ５Ａと、コンパレータ２１Ａの−端子と出力端子との間に接続されたスイッチＳＷ２３Ａと、コンパレータ２１Ａとコンパレータ２２Ａとの間に接続されたコンデンサＣ６Ａと、コンパレータ２２Ａの入力端子と出力端子との間に接続されたスイッチＳＷ２４Ａとを備えている。
【００６３】
コンパレータ２１Ａは、差動コンパレータにより構成され、＋端子に入力されるＲａｍｐ１又はＲａｍｐ２と画素信号とを比較する。コンパレータ２２Ａは、シングルエンドコンパレータにより構成され、コンパレータ２１Ａからの出力信号を所定の値と比較する。
【００６４】
スイッチＳＷ２１Ａ，ＳＷ２３Ａ，ＳＷ２４Ａは、φＳＨ＿Ａ，φＳ１＿Ａ，φＳ２＿Ａに従って、オン・オフする。また、スイッチＳＷ２２Ａは、ロジック回路３０Ａから出力されるＣＯＭＰＯＵＴ１＿Ａに従って、オン・オフする。
【００６５】
ロジック回路３０Ａは、画素信号とＲａｍｐ１との比較によりコンパレータ部２０Ａからの出力信号が反転されたとき、ＣＯＭＰＯＵＴ１＿Ａ＝Ｌとし、ラッチ回路４１−１にカウンタ７１の現在のカウント値をラッチさせる。これにより、上位ブロックのデジタルデータが得られる。また、ロジック回路３０Ａは、画素信号とＲａｍｐ２との比較によりコンパレータ２２Ａからの出力信号が反転されたとき、ＣＯＭＰＯＵＴ２＿Ａ＝Ｌとし、ラッチ回路４１−２に出力し、ラッチ回路４１−２にカウンタ７２の現在のカウント値をラッチさせる。これにより下位ブロックのデジタルデータが得られる。
【００６６】
具体的には、ロジック回路３０Ａは、一方の入力端子がコンパレータ２２Ａに接続され、他方の入力端子にφＣＫ１＿Ａが入力されるＮＡＮＤゲート３１Ａと、一方の入力端子がＮＯＴゲート３７Ａを介してコンパレータ２２Ａに接続され、他方の入力端子にφＣＫ２＿Ａが入力されるＮＡＮＤゲート３２Ａと、ＮＡＮＤゲート３１Ａとラッチ回路４１−１との間に接続されたＲ−Ｓフリップフロップ３３Ａと、ＮＡＮＤゲート３２Ａとラッチ回路４１−２との間に接続されたＲ−Ｓフリップフロップ３４Ａとを備えている。
【００６７】
ラッチ部４０Ａは、ＡＤ変換された画素信号の上位ブロックのデジタルデータをラッチするラッチ回路４１−１と、下位ブロックのデジタルデータをラッチするラッチ回路４１−２とを備える。ラッチ回路４１−１，４１−２は、２ビットのラッチ回路により構成されている。
【００６８】
スイッチ部５０Ａは、水平信号線Ｌ１とラッチ部４０Ａとの間に接続され、ラッチ回路４１−１に接続されたスイッチ５１−１と、スイッチ５１−１と水平信号線Ｌ１との間に接続されたスイッチ６１−１と、ラッチ回路４１−２に接続されたスイッチ５１−２と、スイッチ５１−２と水平信号線Ｌ１との間に接続されたスイッチ６１−２とを備えている。
【００６９】
スイッチ５１−１，５１−２は、それぞれ、φＲＤ＿Ａに従ってオン・オフする。スイッチ６１−１，６１−２は、水平走査回路４から出力される水平選択信号に従ってオン・オフする。
【００７０】
カラムＡＤ変換要素Ｂは、カラムＡＤ変換要素Ａと同一構成であるため、詳細な説明は省略する。なお、カラムＡＤ変換要素Ｂにおいて、カラムＡＤ変換要素Ａに対応するものにはＡに代えてＢの符号を付けて表している。
【００７１】
また、カラムＡＤ変換要素Ｂにおけるスイッチ５２−１，５２−２，６２−１，６２−２は、それぞれ、カラムＡＤ変換要素Ａにおけるスイッチ５１−１，５１−２，６１−１，６１−２に対応している。
【００７２】
また、カラムＡＤ変換要素Ｂにおけるラッチ回路４２−１，４２−２は、それぞれ、カラムＡＤ変換要素Ａにおけるラッチ回路４１−１，４１−２に対応している。
【００７３】
カウンタ７１は、カラムＡＤ変換要素Ａ，Ｂの外に設けられた２ビットのカウンタから構成され、画素信号の上位ブロックをＡＤ変換するためにカウント動作を行い、カウント値をラッチ回路４１−１，４２−１に出力する。カウンタ７２は、カラムＡＤ変換要素Ａ，Ｂの外に設けられた２ビットのカウンタから構成され、画素信号の下位ブロックをＡＤ変換するためにカウンタ動作を行い、カウント値をラッチ回路４１−２，４２−２に出力する。
【００７４】
図３は、図２に示すカラムＡＤ変換要素ＡとカラムＡＤ変換要素Ｂとのタイミングチャートを示している。図３に示すタイミングチャートにおいては、画素アレイ１の第ｉ（ｉ＝１〜８）行目の画素信号を読み出す水平走査期間Ｔ１と、第ｉ＋１行目の画素信号を読み出す水平走査期間Ｔ２とを示し、水平走査期間Ｔ１では、カラムＡＤ変換要素Ａが第ｉ行目の画素信号を画素アレイ１から読み出し、水平走査期間Ｔ２では、カラムＡＤ変換要素Ｂが第ｉ＋１行目の画素信号を画素アレイ１から読み出しているものとする。なお、ｎ＝８の場合、第ｉ＋１行目は第１行目を示す。
【００７５】
水平走査期間Ｔ１は、期間Ｔ１１と期間Ｔ１２とに分けられる。期間Ｔ１１においては、第ｉ行目の画素信号を画素アレイ１から読み出す処理（１）が実行される。
【００７６】
具体的には、φＣＯＬ＿Ａ＝Ｈ（ハイレベル）により、スイッチＳＷ１２Ａがオンされ、垂直信号線ＶＬ１とＧＣＡ部１０Ａとが接続され、画素アレイ１からノイズ信号、画素信号が順次読み出され、ＧＣＡ部１０ＡによりＣＤＳ処理が行われ、画素信号からノイズ信号が除去される。
【００７７】
また、φＰＲＳＴ＿Ａ＝Ｈ・Ｌにより、スイッチＳＷ１１Ａがオン・オフされ、コンデンサＣ２Ａがリセットされる。また、φＳ１＿Ａ＝Ｈ・Ｌ，φＳ２＿Ａ＝Ｈ・Ｌにより、スイッチＳＷ２３Ａ，ＳＷ２４Ａがオン・オフされ、コンパレータ部２０Ａがリセットされる。
【００７８】
期間Ｔ１２においては、第ｉ行目の画素信号の上位ブロックをＡＤ変換する処理（２）と、第ｉ−１行目の画素信号の下位ブロックをＡＤ変換する処理（３）とがオーバーラップして実行される。なお、ｎ＝１の場合、第ｉ−１行目は第８行目を示す。以下の説明では、カラムＡＤ変換要素Ａが処理（２）を実行し、カラムＡＤ変換要素Ｂが処理（３）を実行しているものとする。
【００７９】
期間Ｔ１２においては、まず、φＳＨ＿Ａ＝Ｌ（ローレベル）により、スイッチＳＷ２１Ａがオフされ、コンデンサＣ３Ａによりノイズ信号の除去された画素信号がサンプルホールドされる。このとき、制御部５は、Ｒａｍｐ１の出力を開始する。また、このとき、ＣＯＭＰＯＵＴ１＿Ａ＝Ｈであるため、スイッチＳＷ２２Ａがオンされており、Ｒａｍｐ１は、スイッチＳＷ２２Ａを介してコンパレータ２１Ａに入力される。また、このとき、カウンタ７１はカウント動作を開始する。
【００８０】
そして、コンパレータ２１Ａにより画素信号とＲａｍｐ１とのレベルが比較され、Ｒａｍｐ１のレベルが画素信号のレベルを下回ると（タイミングＴＭ１）、コンパレータ２１Ａは出力信号を反転させる。コンパレータ２１Ａからにより反転された出力信号は、コンデンサＣ６Ａ、コンパレータ２２Ａを介してロジック回路３０Ａに入力される。これにより、ＣＯＭＰＯＵＴ＿１＝Ｌとなり、ラッチ回路４１−１によりカウンタ７１の現在のカウント値「１０」がラッチされ、かつ、スイッチＳＷ２２Ａがオフされる。
【００８１】
また、期間Ｔ１２において、φＳＨ＿Ａ＝Ｌにされると、制御部５は、Ｒａｍｐ２の出力を開始する。そして、コンパレータ２１ＢによりＲａｍｐ２とコンデンサＣ３Ｂにより保持された画素信号とが比較され、Ｒａｍｐ２のレベルが画素信号のレベルを上回ると（タイミングＴＭ２）、コンパレータ２１Ｂは、出力信号を反転させる。これにより、ＣＯＭＰＯＵＴ２＿Ｂ＝Ｌとなり、ラッチ回路４２−２により、カウンタ７２の現在のカウント値「０１」がラッチされる。なお、カウンタ７２が「００」ではなく「１１」からカウント動作を開始しているのは、Ｒａｍｐ２のレベルが経時的に増大するからである。
【００８２】
また、水平走査期間Ｔ１においては、φＲＤ＿Ａ＝Ｈとされ、スイッチ５１−１，５１−２がオンされている。これにより、ラッチ回路４１−１，４１−２にラッチされた第ｉ−２行目のデジタルデータを水平信号線Ｌ１に出力する処理（４）が処理（１）〜（３）とオーバーラップして実行される。
【００８３】
水平走査期間Ｔ２は、期間Ｔ２１と期間Ｔ２２とに分けられる。期間Ｔ２１では、第ｉ＋１行目の画素信号を画素アレイ１から読み出す処理（１）が実行される。また、期間Ｔ２２では、第ｉ＋１行目の画素信号の上位ブロックをＡＤ変換する処理（２）と、第ｉ行目の画素信号の下位ブロックをＡＤ変換する処理（３）とが実行される。また、水平走査期間Ｔ２においては、第ｉ−１行目のデジタルデータをラッチ回路４２−１，４２−２から出力する処理（４）が、処理（１）〜（３）とオーバーラップして実行される。
【００８４】
図４は、コンパレータ部２０Ａの処理を説明するグラフである。図４において、縦軸は電圧を示し、横軸は時間を示している。
【００８５】
水平走査期間Ｔ１において、φＳＨ＿Ａ＝Ｌとなると、コンパレータ２１Ａは、Ｒａｍｐ１が入力される。そして、Ｒａｍｐ１のレベルが、コンデンサＣ３Ａにより保持された画素信号のレベルを下回ると、コンパレータ２１Ａは出力信号を反転させる。これにより、ＣＯＭＰＯＵＴ１＝Ｌとなり、ラッチ回路４１−１にカウンタ７１によるカウント値がラッチされる。このとき、コンパレータ２１Ａの出力信号が反転したときのＲａｍｐ１の電圧Ｖ１がコンデンサＣ５Ａに保持される。以上により第ｉ行目の画素信号の上位ブロックのＡＤ変換が終了する。
【００８６】
水平走査期間Ｔ２において、φＳＨ＿Ａ＝Ｌになると、コンパレータ２１Ａは、Ｒａｍｐ２が入力される。そして、Ｒａｍｐ２のレベルがコンデンサＣ３Ａに保持された画素信号のレベルを上回ると、コンパレータ２１Ａは出力信号を反転させる。この場合、コンデンサＣ５Ａに電圧Ｖ１が保持されているため、Ｒａｍｐ２の初期の電圧はＶ１となる。また、コンデンサＣ４Ａ，Ｃ５Ａの容量比によって、Ｒａｍｐ２の１段の電圧値がＲａｍｐ１の１段の電圧値の１／４とされる。そのため、Ｒａｍｐ２を用いることで、少ないクロック数でありながら、画素信号を高い分解能によりＡＤ変換することができる。
【００８７】
図５は、図２に示すカラムＡＤ変換部３のシーケンス図を示している。なお、図３のシーケンス図では、第ｉ行目と第ｉ＋１行目の２行分の画素信号に対する処理が示されている。まず、水平走査期間Ｔ１において、処理（１）が実行され、カラムＡＤ変換要素Ａにより第ｉ行目の画素信号が読み出される。また、水平走査期間Ｔ１において、処理（１）に引き続いて、処理（２）が実行され、カラムＡＤ変換要素Ａにより第ｉ行目の画素信号の上位ブロックがＡＤ変換される。
【００８８】
次に、水平走査期間Ｔ２において、カラムＡＤ変換要素Ａにより第ｉ行目の画素信号の下位ブロックがＡＤ変換される。ここで、水平走査期間Ｔ２においては、処理（３）とオーバーラップして処理（１）、（２）が実行され、カラムＡＤ変換要素Ｂにより第ｉ＋１行目の画素信号が読み出され、読み出された第ｉ＋１行目の画素信号の上位ブロックがカラムＡＤ変換要素ＢによりＡＤ変換される。
【００８９】
次に、水平走査期間Ｔ３において、カラムＡＤ変換要素Ａにより、第ｉ行目のデジタルデータがラッチ回路４１−１、４１−２から出力される処理（４）が実行される。また、水平走査期間Ｔ３において、カラムＡＤ変換要素Ｂにより、処理（４）とオーバーラップして第ｉ＋１行目の画素信号の下位ブロックをＡＤ変換する処理（３）が実行される。
【００９０】
次に、水平走査期間Ｔ４において、カラムＡＤ変換要素Ｂにより、処理（４）が実行され、第ｉ＋１行目のデジタルデータがラッチ回路４２−１，４２−２から出力される。
【００９１】
このように、本固体撮像装置によれば、制御部５は、カラムＡＤ変換要素Ａ，Ｂに、それぞれ異なる行の画素信号の異なるブロックのＡＤ変換をオーバーラップして実行させる。このとき、制御部５は、ある１水平走査期間において、カラムＡＤ変換要素ｊ（ｊ＝Ａ，Ｂ）に第ｉ行目の画素信号を読み出させた後、第ｉ行目の画素信号の上位ブロックをＡＤ変換させる。
【００９２】
したがって、１水平走査期間において、第ｉ行目の画素信号を読み取る処理（１）と、第ｉ行目の画素信号の上位ブロックをＡＤ変換する処理（２）との２つの処理のみが行われ、従来のように画素信号を読み出す処理と、読み出した画素信号の上位ブロックをＡＤ変換する処理と、読み出した画素信号の下位ブロックをＡＤ変換する処理とが同時に実行されないため、上位ブロックの画素信号のＡＤ変換処理の期間を一定時間以上確保することが可能となり、上位ブロックの画素信号を高精度にＡＤ変換することができ、かつ、１水平走査期間を短縮化することができる。
【００９３】
（実施の形態２）
次に、本発明の実施の形態２による固体撮像装置について説明する。実施の形態２による固体撮像装置は、カラムＡＤ変換要素Ａ，Ｂにラッチ回路４１−１，４１−２と、ＧＣＡ部１０Ａとを共用させることを特徴とする。なお、本実施の形態において、実施の形態１と同一のものは同一の符号を用いて説明を省略する。
【００９４】
図６は、実施の形態２によるカラムＡＤ変換部３の回路図を示している。ＧＣＡ部１０Ａは、出力側がコンパレータ部２０Ａに接続されると共にコンパレータ部２０Ｂに接続され、カラムＡＤ変換要素Ａ，Ｂに共用されている。
【００９５】
また、ラッチ部４０Ａは、スイッチ部８０Ａを介してロジック回路３０Ａの出力側とロジック回路３０Ｂの出力側とに接続され、カラムＡＤ変換要素Ａ，Ｂに共用されている。
【００９６】
本実施の形態においては、図２に示すＧＣＡ部１０Ｂが省かれたため、ＧＣＡ部１０Ａと垂直信号線ＶＬ１との間のスイッチＳＷ１２Ａが省かれている。また、ラッチ部４０Ｂが省かれたため、ラッチ部４０Ｂを選択するためのスイッチ５２−１，５２−２，６２−１，６２−２が省かれている。また、ロジック回路３０Ａ，３０Ｂとラッチ部４０Ａとの間には、ロジック回路３０Ａとロジック回路３０Ｂとを選択するためのスイッチ８１，８２が接続されている。
【００９７】
スイッチ８１は、Ｒ−Ｓフリップフロップ３３ＡとＲ−Ｓフリップフロップ３３Ｂとを選択する。スイッチ８２は、Ｒ−Ｓフリップフロップ３４ＡとＲ−Ｓフリップフロップ３４Ｂとを選択する。よって、ラッチ回路４１−１は、カラムＡＤ変換要素Ａ又はカラムＡＤ変換要素ＢでＡＤ変換される上位ブロックのデジタルデータをラッチし、ラッチ回路４１−２は、カラムＡＤ変換要素Ａ又はカラムＡＤ変換要素ＢでＡＤ変換される下位ブロックのデジタルデータをラッチする。
【００９８】
図７は、図６に示すカラムＡＤ変換部３のタイミングチャートを示している。水平走査期間Ｔ１において、φＳＨ＿Ａ＝Ｌにより第ｉ行目の画素信号がコンデンサＣ３Ａによりサンプルホールドされる。
【００９９】
また、水平走査期間Ｔ１においては、φＳＥＬ＿Ａ＝Ｈとされている。そのため、スイッチ８１にはＣＯＭＰＯＵＴ１＿Ａが入力され、ＣＯＭＰＯＵＴ１＿Ａ＝Ｌとなると（タイミングＴＭ１）、ラッチ回路４１−１はカウンタ７１の現在のカウント値をラッチする。
【０１００】
また、水平走査期間Ｔ１においては、φＳＥＬ＿Ｂ＝Ｌとされている。そのため、スイッチ８２には、ＣＯＭＰＯＵＴ２＿Ｂが入力され、ＣＯＭＰＯＵＴ２＿Ｂ＝Ｌとなると（タイミングＴＭ２）、ラッチ回路４１−２はカウンタ７２の現在のカウント値をラッチする。
【０１０１】
以上により、第ｉ行目の画素信号の上位ブロックをＡＤ変換する処理（２）と、第ｉ−１行目の画素信号の下位ブロックをＡＤ変換する処理（３）とがオーバーラップして実行される。
【０１０２】
また、水平走査期間Ｔ２において、φＳＨ＿Ｂ＝Ｌにより第ｉ＋１行目の画素信号がコンデンサＣ３Ｂによりサンプルホールドされる。
【０１０３】
水平走査期間Ｔ２においては、φＳＥＬ＿Ｂ＝Ｈとされている。そのため、スイッチ８２にはＣＯＭＰＯＵＴ２＿Ａが入力され、ＣＯＭＰＯＵＴ２＿Ａ＝Ｌとなると（タイミングＴＭ３）、ラッチ回路４１−２はカウンタ７２の現在のカウント値をラッチする。
【０１０４】
また、水平走査期間Ｔ２においては、φＳＥＬ＿Ａ＝Ｌとされている。そのため、スイッチ８１には、ＣＯＭＰＯＵＴ１＿Ｂが入力され、ＣＯＭＰＯＵＴ１＿Ｂ＝Ｌとなると（タイミングＴＭ４）、ラッチ回路４１−１はカウンタ７１の現在のカウント値をラッチする。
【０１０５】
以上により、第ｉ＋１行目の画素信号の上位ブロックをＡＤ変換する処理（２）と、第ｉ行目の画素信号の下位ブロックをＡＤ変換する処理（３）とがオーバーラップして実行される。
【０１０６】
実施の形態２の固体撮像装置では、ラッチ部４０Ａを共有させているため、ラッチ回路４１−１とラッチ回路４１−２とは、第ｉ行目のデジタルデータの上位ブロックと下位ブロックとを同時にラッチすることができない。すなわち、第ｉ行目のデジタルデータの下位ブロックは、第ｉ行目のデジタルデータの上位ブロックに対して１水平走査期間だけ遅延して出力される。したがって、画像処理部６は、第ｉ行目のデジタルデータの上位ブロックを保持して１水平走査期間遅延させ、第ｉ行目のデジタルデータの下位ブロックと同期させる。
【０１０７】
このように、実施の形態２の固体撮像装置によれば、ＧＣＡ部１０Ａ及びラッチ部４０ＡがカラムＡＤ変換要素Ａ，Ｂにより共用されるため、回路規模の縮小を図ることができる。
【０１０８】
なお、実施の形態１，２においては、上位ブロックを２ビット、下位ブロックを２ビットとしたが、本発明はこれに限定されず、例えば上位ブロックを４ビット、下位ブロックを１０ビットというようにして、他のビットを採用してもよい。
【０１０９】
また、実施の形態１，２においては、画素信号を上位ブロックと下位ブロックとの２つのブロックに分けたが、これに限定されず、３個以上の第１〜第ｎのブロックに分けても良い。
【０１１０】
図８は、画素信号を第１〜第ｎのブロックに分けた場合のシーケンス図を示している。図８において、かぎ括弧内の数値は行番号を示し、かぎ括弧の下付で示す丸括弧内の数値はブロック番号を示し、丸印内の数値はカラムＡＤ変換要素の要素番号を示している。
【０１１１】
この場合、以下の構成を採用する。カラムＡＤ変換部３を第１〜第ｎのカラムＡＤ変換要素により構成する。また、第１〜第ｎのカラムＡＤ変換要素は、画素アレイ１から読み出した画素信号を最上位ビットから最下位ビットに向けて第１〜第ｎのブロックに分け、各ブロックを１水平走査期間単位で順次にＡＤ変換する。
【０１１２】
そして、図８に示すように、ある１水平走査期間において、制御部５は、第ｊのカラムＡＤ変換要素に、第ｉ行目の読み出させた後、第ｉ行目の第１のブロックの画素信号をＡＤ変換させる処理と、第ｋ（ｋ＝ｊ＋１〜ｎ）のカラムＡＤ変換要素に第（ｉ−（ｋ−ｊ））行目の第（ｋ−ｊ＋１）ブロックの画素信号をＡＤ変換させ、かつ、第ｋ（ｋ＝１〜ｊ−１）のカラムＡＤ変換要素に第（ｉ−（ｎ＋ｋ−ｊ））行目の第（ｎ＋ｋ−ｊ＋１）のブロックの画素信号をＡＤ変換させる処理と、第ｊのカラムＡＤ変換要素に第ｉ−ｎ行目のデジタルデータ出力させる処理とをオーバーラップして実行させればよい。
【０１１３】
実施の形態１，２では、カラムＡＤ変換部３を２回積分型のＡＤ変換回路により構成したが、本発明はこれに限定されず、他のＡＤ変換回路を採用してもよい。この場合、上位ブロックを逐次比較型のＡＤ変換回路によりＡＤ変換させ、下位ブロックを積分型のＡＤ変換回路を採用することが好ましい。
【図面の簡単な説明】
【０１１４】
【図１】本発明の実施の形態１による固体撮像装置の全体構成図である。
【図２】カラムＡＤ変換部の回路図を示している。
【図３】図２に示すカラムＡＤ変換要素のタイミングチャートを示している。
【図４】コンパレータ部の処理を説明するグラフである。
【図５】図２に示すカラムＡＤ変換部のシーケンス図を示している。
【図６】実施の形態２によるカラムＡＤ変換部の回路図を示している。
【図７】図６に示すカラムＡＤ変換部のタイミングチャートを示している。
【図８】画素信号を第１〜第ｎのブロックに分けた場合のシーケンス図を示している。
【図９】従来の固体撮像装置に採用されるカラムＡＤ変換回路の１列分の回路図を示している。
【図１０】図９に示すカラムＡＤ変換回路のタイミングチャートを示している。
【図１１】図９に示す第ｉ行目と第ｉ＋１行目との画素信号に対するＡＤ変換回路のシーケンス図を示している。
【符号の説明】
【０１１５】
１  画素アレイ
２  垂直走査回路
３  カラムＡＤ変換部
４  水平走査回路
５  制御部
７  画像処理部
８  画像メモリ
１０Ａ，１０Ｂ  ＧＣＡ部
２０Ａ，２０Ｂ  コンパレータ部
３０Ａ，３０Ｂ  ロジック回路
４０Ａ，４０Ｂ  ラッチ部
５０Ａ，５０Ｂ  スイッチ部
８０Ａ  スイッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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