(57)【要約】【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。【選択図】図４
2010272832.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエルの表面領域に形成された第一のｐ型拡散領域と、前記ｎ型ウエルの表面領域に形成された第二のｐ型拡散領域と、前記第一と第二のｐ型拡散領域の間に形成されたチャネル領域と、前記チャネル領域の少なくとも一部の上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して形成されたゲート電極と、前記第一のｐ型拡散領域に接続された金属配線を有し、前記金属配線とゲート電極は直交する方向に延在する不揮発性半導体記憶装置であって、  前記第一と第二のｐ型拡散領域と前記ゲート電極との相対位置あるいは前記第一と第二のｐ型拡散領域の構造が異なることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置にデータの書き込みを行う動作において、第一のｐ型拡散領域に印加する第一の書込み電圧Ｖｄｐと、第二のｐ型拡散領域に印加する第二の書込み電圧Ｖｓｐと、ゲート電極に印加する第三の書込み電圧Ｖｇｐと、ｎ型ウエルに印加する第四の書込み電圧ＶｂｐがＶｇｐ≧Ｖｂｐ＞Ｖｓｐ≧Ｖｄｐの関係を満たす期間が存在し、前記不揮発性半導体記憶装置に書き込まれたデータの読み出しを行う動作において、第一のｐ型拡散領域に印加する第一の読み出し電圧Ｖｄｒと、第二のｐ型拡散領域に印加する第二の読み出し電圧Ｖｓｒと、ゲート電極に印加する第三の読み出し電圧Ｖｇｒと、ｎ型ウエルに印加する第四の読み出し電圧ＶｂｒがＶｂｒ≧Ｖｄｒ＞Ｖｓｒ≧Ｖｇｒの関係を満たす期間が存在することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第一と第二のｐ型拡散領域は前記電荷蓄積層端あるいは前記ゲート電極端部との重なり部の長さＸｊ１とＸｊ２がＸｊ１＞Ｘｊ２である、あるいは前記第二のｐ型拡散領域は前記電荷蓄積層端あるいは前記ゲート電極端部に接していないことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第二のｐ型拡散領域の不純物濃度は前記第一のｐ型拡散領域の不純物濃度より低い濃度であることを特徴とする請求項１、請求項２または請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置の待機状態において、第一のｐ型拡散領域に印加する第一の待機電圧Ｖｄｓｂと、第二のｐ型拡散領域に印加する第二の待機電圧Ｖｓｓｂと、ゲート電極に印加する第三の待機電圧Ｖｇｓｂと、ｎ型ウエルに印加する第四の待機電圧ＶｂｓｂがＶｇｓｂ＝Ｖｂｓｂ＞Ｖｓｓｂ＝Ｖｄｓｂの関係を満たす期間が存在することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記不揮発性半導体記憶装置の待機状態において、Ｖｇｓｂ＝Ｖｂｓｂ＝Ｖｃｃ（電源電圧）、Ｖｓｓｂ＝Ｖｄｓｂ＝０Ｖ（接地電位）である事を特徴とする請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】  この発明は、ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。
【背景技術】
【０００２】  図１は一般的なＮＯＲ型のアレイ構造の等価回路を示す図である。各メモリセルのドレイン部とビット線がコンタクトを介して接続されて降り、ビット線１２とワード線１８が直交していることが特徴である。またソース線１３とワード線１８は平行に配置されている。【０００３】  一方、出願人は、ＮＯＲ形フラッシュメモリの書込速度を劇的に改善する技術として、図２に示すように、バックゲート電圧を印加した状態でＢＴＢＴ（ｂａｎｄ−ｔｏ−ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）によるホットエレクトロンを電荷蓄積層に注入することにより、書込時の消費電流を少なくし、同時書込可能なセル数を増加させることによって、フラッシュメモリの書込速度を劇的に改善したＢ４−ＨＥ（ｂａｃｋ  ｂｉａｓ  ａｓｓｉｓｔｅｄ  ｂａｎｄ−ｔｏ−ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ  ｉｎｄｕｃｅｄ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）注入メカニズムの技術を開発した（特許文献１参照）。【０００４】
【特許文献１】特開２００６−１５６９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】  しかし、上記Ｂ４−ＨＥ注入技術を用いる場合メモリセルのソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう場合があった。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こりＢ４−ＨＥが発生しなくなる、即ちＢ４−ＨＥ書き込みが出来なくなると言う課題があった。（図３）。これはパンチスルーすることにより電子を加速する電界が得られなくなる為である。【０００６】  この発明は、ソース側からの不必要な書込みを抑制し、同時にメモリセルのショートチャネル効果を抑制しスケーラビリティーを向上させることの出来る不揮発性記憶装置の構造とその読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】  請求項１の発明は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエルの表面領域に形成された第一と第二のｐ型拡散領域（ドレイン，ソース）と、前記第一と第二のｐ型拡散領域の間に形成されたチャネル領域とチャネル領域上の少なくとも一部に形成されたトンネル絶縁膜、電荷蓄積層およびその上に形成された絶縁膜と、前記絶縁膜上に形成された所定間隔で平行に形成された複数の帯状の導電層（ワード線，ゲート電極）と、前記第一のｐ型拡散領域にコンタクトを介して接続され、前記導電層と直交する方向に平行に形成された複数の導電層（ビット線）を有する不揮発性半導体記憶装置であって、前記第一と第二のｐ型不純物拡散領域の構造が、前記ゲート電極の端部に対しての位置あるいは構造が非対称であることを特徴とする。【０００８】  請求項２の発明は、請求項１の不揮発性半導体記憶装置にデータの書き込みを行う動作において、前記第一のｐ型拡散領域に印加する第一の書込み電圧Ｖｄｐと、第二のｐ型拡散領域に印加する第二の書込み電圧Ｖｓｐと、ゲート電極に印加する第三の書込み電圧Ｖｇｐと、ｎ型ウエルに印加する第四の書込み電圧ＶｂｐがＶｇｐ≧Ｖｂｐ＞Ｖｓｐ≧Ｖｄｐの関係を満たす期間が存在し、前記不揮発性半導体記憶装置に書き込まれたデータの読み出しを行う動作において、第一のｐ型拡散領域に印加する第一の読み出し電圧Ｖｄｒと、第二のｐ型拡散領域に印加する第二の読み出し電圧Ｖｓｒと、ゲート電極に印加する第三の読み出し電圧Ｖｇｒと、ｎ型ウエルに印加する第四の読み出し電圧ＶｂｒがＶｂｒ≧Ｖｄｒ＞Ｖｓｒ≧Ｖｇｒの関係を満たす期間が存在することを特徴とする。【０００９】  請求項３の発明は、請求項１、２の発明において、前記第一と第二のｐ型拡散領域は前記電荷蓄積層端あるいは前記ゲート電極端部との重なり部の長さＸｊ１とＸｊ２がＸｊ１＞Ｘｊ２である、あるいは前記第二のｐ型拡散領域は前記電荷蓄積層端あるいは前記ゲート電極端部に接していないことを特徴とする。【００１０】  請求項４の発明は、請求項１〜３の発明において、前記第二のｐ型拡散領域の不純物濃度は前記第一のｐ型拡散領域の不純物濃度より低い濃度であることを特徴とする。【００１１】  請求項５の発明は、請求項２の発明において、前記不揮発性半導体記憶装置の待機状態において、第一のｐ型拡散領域に印加する第一の待機電圧Ｖｄｓｂと、第二のｐ型拡散領域に印加する第二の待機電圧Ｖｓｓｂと、ゲート電極に印加する第三の待機電圧Ｖｇｓｂと、ｎ型ウエルに印加する第四の待機電圧ＶｂｓｂがＶｇｓｂ＝Ｖｂｓｂ＞Ｖｓｓｂ＝Ｖｄｓｂの関係を満たす期間が存在することを特徴とする。【００１２】  請求項６の発明は、請求項５の発明において、前記不揮発性半導体記憶装置の待機状態において、Ｖｇｓｂ＝Ｖｂｓｂ＝Ｖｃｃ（電源電圧）、Ｖｓｓｂ＝Ｖｄｓｂ＝０Ｖ（接地電位）である事を特徴とする。
【発明の効果】
【００１３】  この発明によれば、ＮＯＲ型アレイ構成のＢ４フラッシュメモリにおいてソース側からの不必要な書込みを抑制し、同時にメモリセルのショートチャネル効果を抑制しスケーラビリティーを向上させることが出来る。
【発明を実施するための最良の形態】
【００１４】  ≪第１の実施形態≫
図面を参照してこの発明の実施形態について説明する。まず、図４を参照してこの発明の第１の実施形態について説明する。【００１５】  図４は、この発明の第１の実施形態であるメモリセルの構造を示す断面図である。このメモリセルは、ｐチャネルフローティングゲート構造で構成されている。すなわち、メモリセルのチャネル領域４の上方にトンネル絶縁膜５、電荷蓄積層を構成するフローティングゲート電極６、絶縁膜７、ワード線を構成するコントロールゲート電極８で形成されている。【００１６】  半導体基板（図示せず）の表面付近には、全面にｎ型ウェル１が形成されている。このｎ型ウェル１の表面付近に所定の間隔を開けて、ドレインを構成する第一のｐ型拡散領域２とソースを構成する第二のｐ型拡散領域３が形成されている。このｐ型拡散領域１がこのメモリセルアレイにおいてビット線を構成する配線層にコンタクトを介して接続されている。ビット線とワード線は直交する方向に延在する。【００１７】  第一のｐ型拡散領域は第二のｐ型拡散領域と比べて不純物濃度が高い、あるいは接合深さが深い、あるいはコントロールゲート／電荷蓄積層とのオーバーラップ量が多い等、コントロールゲート／電荷蓄積層に対して非対称な構造をしている。また第一のｐ型拡散領域の近傍にｎ型不純物によるｈａｌｏ領域９が形成されていてもよい。ｈａｌｏ領域９は、書込動作時に、ドレインとして機能している第一のｐ型拡散領域近傍における電界を急峻にしてホットエレクトロンの発生を喚起するための領域であり、ｎ型ウェル１よりも濃度の高いｎ型にされている。【００１８】  なお、第二のｐ型拡散領域は、コントロールゲート／電荷蓄積層に対してオフセット１０を有する位置関係に配置されていても良い。これにより第二のｐ型拡散領域近傍でホットエレクトロンが発生しにくくなり、また発生したホットエレクトロンが電荷蓄積層に到達しにくい構造になっており、第二のｐ型拡散領域からの不必要な書込み（電子注入）が起こりにくい構造となっている。また第二のｐ型拡散領域のオーバーラップが少ないあるいはオフセット構造にすることにより、実効的なチャネル長４を長くする事ができ、これによりショートチャネル効果に強いメモリセル構造を得る事ができる。【００１９】  ≪第２の実施形態≫
図５および表１を参照して、この発明の第２の実施形態であるメモリセルアレイの動作方法について説明する。【００２０】  第１の実施形態で示した単体の不揮発性半導体記憶装置のメモリセルをＮＯＲ型のアレイ状に配置した等価回路図を図５に示す。【００２１】  図中、破線のまるで囲まれたセルに対して書き込み、読み出しを行う場合について説明する。書き込みを行うセルに接続されたビット線をｓＢＬ、それ以外のビット線をｕＢＬ、書き込みを行うセルに接続されたワード線をｓＷＬ、それ以外のワード線をｕＷＬとする。【００２２】  図５のメモリアレイに対して、書き込み、消去、読み出し、スタンバイの状態における各電極への印加電圧を表１に示す。ここで消去動作は５１２ｋビット程度のブロック単位で実施される。【００２３】  表１に示される各印加電圧間の大小関係は
動作条件１
Ｖｇｐ  ≧  Ｖｂｅ  ≧  Ｖｂｐ  ≧  ｕＶｄｐ  ≧  Ｖｓｐ  ≧  Ｖｇｓｂ＝Ｖｂｓｂ  ≧  Ｖｄｒ  ≧  Ｖｓｒ  ≧  Ｖｄｓｂ＝Ｖｓｓｂ＝Ｖｓｕｂ  ≧  Ｖｇｒ  ≧  Ｖｇｅ、
Ｖｃｃ  ≧  ｕＶｇｒ
動作条件２
Ｖｇｐ  ≧  Ｖｂｅ  ≧  Ｖｂｐ  ≧  ｕＶｄｐ  ≧  Ｖｓｐ  ≧  Ｖｇｓｂ＝Ｖｂｓｂ  ≧  Ｖｄｒ  ≧  Ｖｓｒ  ≧  Ｖｄｓｂ＝Ｖｓｓｂ＝Ｖｓｕｂ  ≧  Ｖｇｒ  ≧  Ｖｇｅ、
Ｖｃｃ  ≧  ｕＶｇｒ、
ｕＶｄｐ＝２  Ｘ  Ｖｃｃ、
Ｖｓｐ＝Ｖｃｃ、
Ｖｇｓｂ＝Ｖｂｓｂ＝Ｖｃｃ、
Ｖｃｃ≧Ｖｄｒ≧ＧＮＤ、
Ｖｓｒ＝Ｖｄｓｂ＝Ｖｓｓｂ＝Ｖｓｕｂ＝ＧＮＤ、
動作条件３
Ｖｇｐ  ≧  Ｖｂｅ  ≧  Ｖｂｐ  ≧  Ｖｇｓｂ＝Ｖｂｓｂ  ≧  Ｖｄｒ  ≧  Ｖｓｒ＝Ｖｄｓｂ＝Ｖｓｓｂ＝Ｖｓｕｂ  ≧  Ｖｇｒ  ≧  Ｖｇｅ、
Ｖｃｃ  ≧  ｕＶｇｒ
ｕＶｄｐ＝ｆｌｏａｔｉｎｇ、
Ｖｓｐ＝Ｖｃｃ／ｆｌｏａｔｉｎｇ、
Ｖｇｓｂ＝Ｖｂｓｂ＝Ｖｃｃ、
Ｖｃｃ≧Ｖｄｒ≧ＧＮＤ、
Ｖｓｒ＝Ｖｄｓｂ＝Ｖｓｓｂ＝Ｖｓｕｂ＝ＧＮＤ、
の関係のいずれかを満たすものである。ここでＶｃｃとは電源電圧を表し、例えば１．８Ｖである。消去動作とスタンバイ状態では全ビット線と全ワード線が同電位となる。【００２４】  表２に実際に印加する電圧値の一例を示す。【００２５】  本動作の特徴は書き込み時のＶｄｐとＶｓｐの電位関係（Ｖｓｐ≧Ｖｄｐ）と読み出し時のＶｄｒとＶｓｒの電位関係（Ｖｄｒ≧Ｖｓｒ）が逆転している事にある。これにより読み出しの方向が逆になるリバースリードを実現しており、第二のｐ型拡散領域が低濃度である為に抵抗が高くなり、通常の読出し方向では読み出し電流が低下する事を避ける事ができる。さらには第二のｐ型拡散領域が電荷蓄積層／コントロールゲートに対してオフセットを有している場合にも順方向読出しでは読み出し電流が低下するが、リバースリードにより電流の低下を避ける事ができる。【００２６】  次に各動作につき詳細を説明する。【００２７】  まず書き込み動作について説明する。メモリセルへの書き込みは、電荷蓄積層６へ電子を注入することによって行う。電荷蓄積層６への電荷の注入は、バックゲート電圧Ｖｂｐを利用して相対的に高い正電圧Ｖｇｐが印加されたゲート電極８（ｓＷＬ）と電圧Ｖｄｐが印加された第一のｐ型拡散領域２（ｓＢＬ：以下ドレインと呼ぶ）の高い電位差によって生じるバンド間トンネリングによるホットエレクトロン注入（Ｂ４−ＨＥ（ｂａｃｋ  ｂｉａｓ  ａｓｓｉｓｔｅｄ  ｂａｎｄ−ｔｏ−ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ  ｉｎｄｕｃｅｄ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）注入）で行う。ドレインを接地電圧で動作させるため、ｎ型ウェル１に正のバックゲート電圧６Ｖを印加する。これによりドレインが相対的に負電位となる。【００２８】  具体的には、表２に示すように、ｎ型ウェル１にバックゲート電圧として＋６Ｖを印加し、ドレインを接地電圧（０Ｖ）とする。そして、ゲート電極８にゲート電圧Ｖｇｐとして１２Ｖを印加する。このとき選択セルの第二のｐ型拡散領域３（ＳＬ：以下ソースと呼ぶ）には、ＶＣＣ（＝１．８Ｖ）を印加するかまたは開放（ｆｌｏａｔ）にしておく。【００２９】  また、非選択のワード線ｕＷＬには０Ｖまたは１．８Ｖを印加し、非選択のビット線ｕＢＬには、１．８Ｖまたは３．６Ｖを印加するか開放にしておく。【００３０】  図４を用いて、書き込み時の選択セル付近の電位配置を説明する。書き込み時に表２に示した条件の電圧を印加することにより、ドレインとして機能する選択セルの第一のｐ型拡散領域２（ｓＢＬ）内で発生したＢＴＢＴによる電子が、第一のｐ型拡散領域２とｎ型ウェル１との境界面近傍に形成されているｈａｌｏ層９の強電界によって加速され高エネルギーを持ったホットエレクトロンとなる。その一部がゲート電極８（ｓＷＬ）に印加された正電圧に吸引されて、トンネル絶縁膜５を乗り越えて電荷蓄積層６に注入される。【００３１】  この電荷の注入は、ソース１３・ドレイン１４間がオフしている状態で行われるため、１０−２程度の注入効率を確保することができ、従来のチャネルホットエレクトロン注入方式に比べて×１０３程度の高効率を得ることができる。【００３２】  次に、読み出し動作について説明する。表１、表２に示す読み出しの動作条件はい��ゆるリバースリード時の動作条件である。リバースリードとは、第一と第二のｐ型拡散領域に印加する電位関係を書込み時と読み出し時で反転させて読み出しを行う動作形態である。読み出し時には、ｎ型ウェル１にバックゲート電圧として１．８Ｖ（＝ＶＣＣ）を印加し、ソースを０Ｖ（ＧＮＤ）、選択セルのドレイン（ｓＢＬ）にＶＣＣ（＝１．８Ｖ）を印加する。この状態で選択セルのワード線ｓＷＬに読み出し電圧Ｖｇｒ＝−３Ｖを印加する。読み出し時のワード線電圧Ｖｇｒは素子の書込み特性等により変化する。これにより、この電位配置で選択セルに書き込みが行われていれば、すなわちプログラム状態であれば、読み出し対象のビット線ｓＢＬに電流が流れ、電圧は０Ｖに向け下降し、非プログラム状態であれば電流は流れず電圧はＶｃｃのままである。このビット線ｓＢＬの電圧の変化あるいは電流を検出回路で検出することにより、読み出しが行われる。【００３３】  次に消去動作について説明する。消去の方法は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルによる電子の電荷蓄積層からの引き抜きあるいはホールの注入で行う。【００３４】  表１、表２を参照してＦＮトンネルによる消去動作ついて説明する。消去は、ｎ型ウェル１を共有するブロック単位で行われる。Ｎ型ウエル１あるいはｎ型ウェル１とソース線１３に１０Ｖの正の高電圧を印加し、ブロック内の全てのワード線に−１０Ｖの負の高電圧を印加する。これにより、ワード線（ゲート電極）とｎ型ウェル１との間に大きな電位差が生じ、電荷蓄積層６にトラップされている電子がＦＮトンネル効果によってトンネル絶縁膜５を通過してｎ型ウェル１に飛び移ることにより引き抜かれる。なお、ビット線は、ｎ型ウェル１と同じ高電圧を印加してもよく、開放（ｆｌｏａｔ）状態にしておいてもよい。【００３５】  また、前記ＦＮトンネル効果による電子の引き抜きの変わりに、トンネル効果によるホールの注入で消去しても良い。【００３６】  なお、この構成でｈａｌｏ領域９を省略することも可能である。【００３７】  スタンバイ状態においては、本実施例ではビット線とソース線の電位を０Ｖ、ｎ−ｗｅｌｌとワード線の電位をＶｃｃ（１．８Ｖ）としている。これにより、スタンバイ状態から読み出し状態への遷移時に選択ビット線ｓＢＬの電位のみを０Ｖから１．８Ｖに上げ、選択ワード線ｓＷＬの電位のみを１．８Ｖから−３Ｖに下げるだけで良い。【００３８】  通常スタンバイ状態で印加される電位、ビット線、ソース線、ｎ−ｗｅｌｌ、ワード線全て１．８Ｖを用いた場合、読み出し状態に遷移する際にソース線の電位を１．８Ｖから０Ｖに、非選択ビット線の電位を１．８Ｖから０Ｖに、ワード線の電位を１．８Ｖから−３Ｖに変化させなければならず、電位を変化させる電極数が多くなる為に寄生容量が大きくなりこれを充電する為の消費電流が多くなると共に遷移に必要な時間も長くなる。【００３９】  図６に本実施例のチップ構成をブロック図で示す。【００４０】  メモリセルアレイの周囲にＸ系の回路であるワード線ドライバー、ソース線ドライバー、ウエルドライバーと、Ｙ系の回路であるＹゲートとライトドライバー、センスアンプを配置し、そのほかパワー系の回路と制御系の回路を有���る。【００４１】  以上、本発明の実施例としてフローティングゲート構造の場合について説明したが、ＭＮＯＳ構造、シリコンナノクリスタル構造等のチャージトラップ型の構造においても同様である。
【図面の簡単な説明】
【００４２】
【図１】一般的なＮＯＲ型フラッシュメモリアレイの構成を示す等価回路図
【図２】Ｂ４−ＨＥ注入技術を説明する図
【図３】従来のＢ４フラッシュメモリの課題を示す図
【図４】この発明の第１の実施形態であるメモリセルの構造を示す断面図
【図５】同メモリセルアレイの等価回路図および選択セルを示す図
【表１】
同メモリセルアレイの動作電圧の印加条件を示す表
【表２】
同メモリセルアレイの動作電圧の印加条件の一例を示す表
【図６】
同メモリのチップ構成を示すブロック図
【符号の説明】
【００４３】１    ｎ型ウェル
２    第一のｐ型拡散層領域（ドレイン）
３    第二のｐ型拡散層領域（ソース）
４    チャネル領域
５    トンネル絶縁膜
６    電荷蓄積層（フローティングゲート）
７    ＯＮＯ絶縁膜
８    コントロールゲート電極（ワード線）
９    ｈａｌｏ領域
１０  オフセット領域
１２  ビット線
１３  ソース線
１８  ワード線
【表１】
2010272832.tif 000003
【表２】
2010272832.tif 000004
【図１】
2010272832.tif 000005
【図２】
2010272832.tif 000006
【図３】
2010272832.tif 000007
【図４】
2010272832.tif 000008
【図５】
2010272832.tif 000009
【図６】
2010272832.tif 000010