(57)【要約】【課題】  クロック信号の出力停止および出力再開のとき、液晶ディスプレイおよびバックライトのオンオフタイミングを適正に制御することができる表示制御装置を提供する。【解決手段】  第１カウンタ２２０および第２カウンタ２２１は、５ＭＨｚクロック信号のクロックをカウントする。パルス判定部２２は、２ｍｓパルス信号が出力されていないために、第１カウンタ２２０のカウンタの値が、バックライトＯＦＦ用基準値に達すると、バックライトＯＮ／ＯＦＦ指示信号をローレベルにし、ＰＬＬ停止用基準値に達すると、ＰＬＬ駆動／停止信号をローレベルにする。パルス判定部２２は、２ｍｓパルス信号が出力を再開し、第２カウンタ２２１のカウンタの値がＰＬＬ動作開始用基準値に達すると、ＰＬＬ停止／動作信号をハイレベルにし、バックライトＯＮ用基準値に達すると、バックライトＯＮ／ＯＦＦ指示信号をハイレベルにする。【選択図】      図３
2010237324.tif 000002
【特許請求の範囲】
【請求項１】
映像を表示する表示部に設けられるバックライトを点灯するタイミングを決めるためのバックライト点灯用基準値、バックライトを消灯するタイミングを決めるためのバックライト消灯用基準値、入力される映像データを、表示部に表示させるための映像データに変換するときに用いられる第１のクロック信号を、予め定める第１の周波数で発振する第２のクロック信号に基づいて生成する第１のクロック生成部の動作を開始するタイミングを決めるためのクロック生成開始用基準値であって、バックライト点灯用基準値よりも小さいクロック生成開始用基準値、および第１のクロック生成部の動作を停止するタイミングを決めるためのクロック生成停止用基準値であって、バックライト消灯用基準値よりも大きいクロック生成停止用基準値を記憶する記憶部と、
第２のクロック信号の周波数とは異なる周波数で発振する第３のクロック信号に基づいて、第２のクロック信号を監視する監視部と、
記憶部に記憶されるバックライト点灯用基準値、バックライト消灯用基準値、クロック生成開始用基準値およびクロック生成停止用基準値と、監視部による監視結果とを比較することによって第２のクロック信号が出力されているか否かを判断し、判断結果に基づいて、バックライトの消灯および点灯、ならびに第１のクロック生成回路の動作の停止および開始を制御する制御部とを含むことを特徴とする表示制御装置。
【請求項２】
前記制御部は、
前記判断結果が、前記第２のクロック信号が出力されていないことを示していると、前記バックライトを消灯した後、前記第１のクロック生成回路の動作を停止し、
前記第１のクロック生成回路の動作を停止した後、前記判断結果が、前記第２のクロック信号が出力されていることを示していると、前記第１のクロック生成回路の動作を開始した後、前記バックライトを点灯することを特徴とする請求項１に記載の表示制御装置。
【請求項３】
外部記憶装置に記憶される情報を読み込み、読み込んだ情報を前記記憶部に記憶させる読込部をさらに含み、
前記記憶部に記憶させるバックライト点灯用基準値、バックライト消灯用基準値、クロック生成開始用基準値、およびクロック生成停止用基準値は、読込部によって外部記憶装置から読み込まれた情報であることを特徴とする請求項２に記載の表示制御装置。
【請求項４】
前記読込部によって読み込まれ、前記記憶部に記憶されるべきバックライト点灯用基準値、バックライト消灯用基準値、クロック生成開始用基準値、およびクロック生成停止用基準値からなる４つの基準値が、クロック生成開始用基準値がバックライト点灯用基準値よりも小さく、かつクロック生成停止用基準値がバックライト消灯用基準値よりも大きいという関係を満たさないとき、クロック生成開始用基準値がバックライト点灯用基準値よりも小さく、かつクロック生成停止用基準値がバックライト消灯用基準値よりも大きいという関係を満たすように、４つの基準値のうちのいずれかを補正し、補正後の４つの基準値を前記記憶部に記憶させる補正部をさらに含むことを特徴とする請求項３に記載の表示制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像を表示するために用いるクロック信号の異常を検出して映像の表示を制御することができる表示制御装置に関する。
【背景技術】
【０００２】
図１は、従来の技術によるＡＳＩＣ（Application Specific Integrated Circuit）９の一例である。ＡＳＩＣ９は、ＴＦＴ（Thin Film Transistor）液晶ディスプレイ（以下「ＴＦＴ」という）２への映像出力およびバックライトの点灯を制御するカスタムＩＣ（Integrated Circuit）によって構成されている。ＡＳＩＣ９は、ＰＬＬ（Phase Locked Loop）部１１、分周部１２、入力Ｉ／Ｆ部１３、映像処理部１４、ＴＦＴバックライト制御部１５およびその他制御部１６を含んで構成されている。
【０００３】
ＰＬＬ部１１は、ＬＶＤＳ（Low Voltage Differential Signaling）クロック信号が入力され、ＬＶＤＳクロック信号を７逓倍した７逓倍クロック信号を生成し、生成した７逓倍クロック信号を入力Ｉ／Ｆ部１３および分周部１２に供給する。ＬＶＤＳクロック信号は、周波数が、たとえば最大３３．３ＭＨｚのクロック信号であり、差動信号であるＬＶＤＳの信号として、送受信される。分周部１２は、ＰＬＬ部１１から供給される７逓倍クロック信号を７分周した７分周クロック信号を生成し、生成した７分周クロック信号を映像処理部１４に供給する。
【０００４】
入力Ｉ／Ｆ部１３は、ＬＶＤＳ映像データ信号が入力され、入力されるＬＶＤＳ映像データ信号から、ＰＬＬ部１１から供給される７逓倍クロック信号に同期して、映像データを取り込み、取り込んだ映像データを映像処理部１４に送る。ＬＶＤＳ映像データ信号は、周波数が、たとえば最大２３３ＭＨｚの映像データ信号であり、差動信号であるＬＶＤＳの信号として、送受信される。映像処理部１４は、入力Ｉ／Ｆ部１３から受け取る映像データに、ＴＦＴ２に表示するための処理、たとえばコントラストおよびガンマ補正などの処理を行い、処理後の映像データをＴＦＴ２に送り、表示させる。
【０００５】
ＴＦＴバックライト制御部１５は、ＴＦＴ２に設けられるバックライトの点灯（以下「オン」という）および消灯（以下「オフ」という）を制御する。その他制御部１６は、たとえばタッチＳＷ（スイッチ）処理部およびＴＦＴ電源制御部などを含み、その他制御部１６には、ＡＳＩＣ９の外部に設けられる水晶発振器３などからのクロック信号、たとえば周波数が５ＭＨｚであるクロック信号が供給される。
【０００６】
図２は、ＬＶＤＳクロック信号とＰＬＬ部１１の動作との関係を説明するためのタイムチャートである。ＡＳＩＣ９に入力されるＬＶＤＳクロック信号は、ＡＳＩＣ９が用いられる電子機器がリセットされる場合などに出力されないことがある。図２に示した例では、ＬＶＤＳクロック信号は、時刻ｔ１から時刻ｔ２の期間出力が停止している。バックライトは、この期間オンであるが、ＰＬＬ部１１は、同期をとるべきＬＶＤＳクロック信号が出力されていないので、この期間自走する。ＰＬＬ部１１の自走は、ＰＬＬ部１１の回路構成によって決まる周波数で発振することである。ＰＬＬ部１１は、時刻ｔ１以前および時刻ｔ２以後、ＬＶＤＳクロック信号に同期した７逓倍クロック信号を正常に生成する。ＰＬＬ部１１が自走すると、異常な映像がＴＦＴ２に出力されることがある。
【０００７】
特許文献１に記載される半導体装置は、外部クロック信号から内部クロック信号を生成するＰＬＬ（Phase Locked Loop）回路と、外部クロック信号の有無を判定する外部クロック判定回路とを含み、外部クロック判定回路は、外部クロック信号が無いと判定すると、ＰＬＬ回路の動作を停止、またはＰＬＬ回路の出力が後段に伝搬するのを停止する。外部クロック判定回路は、外部クロック信号の周波数よりも高い周波数で発振する外部発振器が出力するクロックをカウントするカウンタを備え、外部クロック信号の立ち上がりでカウンタをリセットする。外部クロック信号が無くなると、カウンタはリセットされることなくカウントを継続し、所定の閾値を超えるので、外部クロック判定回路は、外部クロック信号が無くなったと判定することができる。
【０００８】
特許文献２に記載される液晶ディスプレイの同期信号監視装置は、ホストからの同期信号を同期信号監視回路で監視し、同期信号が検出されないとき、停止信号をバッファ回路と電源回路とに送信して、液晶ディスプレイおよびバックライトへの電源供給を遮断する。同期信号監視回路は、同期信号の立ち上がりで積分回路を放電させる。同期信号が検出されなくなると、積分回路は放電されず、積分回路の出力が一定のレベルに達し、同期信号が停止したことを示す停止信号が送信される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−１８７０６３号公報
【特許文献２】特開２００３−１７７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に係る半導体装置は、外部クロック信号が無いと判定すると、ＰＬＬ回路の動作を停止、またはＰＬＬ回路の出力が後段に伝搬するのを停止するものであり、ＰＬＬ回路の後段の回路に対する影響およびその対策については何も開示されていない。特許文献２に係る液晶ディスプレイの同期信号監視装置は、同期信号が検出されないとき、停止信号をバッファ回路と電源回路とに送信して、液晶ディスプレイおよびバックライトへの電源供給を遮断するものであるが、液晶ディスプレイおよびバックライトへの電源供給を遮断するタイミング、および電源投入のタイミングは、開示されていない。たとえば、液晶ディスプレイの電源が遮断された後、バックライトの電源が遮断されると、画面全体が白画になり、焼き付けが発生する可能性がある。
【００１１】
本発明の目的は、クロック信号の出力停止および出力再開のとき、液晶ディスプレイおよびバックライトのオンオフタイミングを適正に制御することができる表示制御装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明（１）は、映像を表示する表示部に設けられるバックライトを点灯するタイミングを決めるためのバックライト点灯用基準値、バックライトを消灯するタイミングを決めるためのバックライト消灯用基準値、入力される映像データを、表示部に表示させるための映像データに変換するときに用いられる第１のクロック信号を、予め定める第１の周波数で発振する第２のクロック信号に基づいて生成する第１のクロック生成部の動作を開始するタイミングを決めるためのクロック生成開始用基準値であって、バックライト点灯用基準値よりも小さいクロック生成開始用基準値、および第１のクロック生成部の動作を停止するタイミングを決めるためのクロック生成停止用基準値であって、バックライト消灯用基準値よりも大きいクロック生成停止用基準値を記憶する記憶部と、
第２のクロック信号の周波数とは異なる周波数で発振する第３のクロック信号に基づいて、第２のクロック信号を監視する監視部と、
記憶部に記憶されるバックライト点灯用基準値、バックライト消灯用基準値、クロック生成開始用基準値およびクロック生成停止用基準値と、監視部による監視結果とを比較することによって第２のクロック信号が出力されているか否かを判断し、判断結果に基づいて、バックライトの消灯および点灯、ならびに第１のクロック生成回路の動作の停止および開始を制御する制御部とを含むことを特徴とする表示制御装置である。
【発明の効果】
【００１３】
本発明（１）によれば、記憶部によって、映像を表示する表示部に設けられるバックライトを点灯するタイミングを決めるためのバックライト点灯用基準値、バックライトを消灯するタイミングを決めるためのバックライト消灯用基準値、入力される映像データを、表示部に表示させるための映像データに変換するときに用いられる第１のクロック信号を、予め定める第１の周波数で発振する第２のクロック信号に基づいて生成する第１のクロック生成部の動作を開始するタイミングを決めるためのクロック生成開始用基準値であって、バックライト点灯用基準値よりも小さいクロック生成開始用基準値、および第１のクロック生成部の動作を停止するタイミングを決めるためのクロック生成停止用基準値であって、バックライト消灯用基準値よりも大きいクロック生成停止用基準値が記憶される。監視部によって、第２のクロック信号の周波数とは異なる周波数で発振する第３のクロック信号に基づいて、第２のクロック信号が監視される。そして、制御部によって、記憶部に記憶されるバックライト点灯用基準値、バックライト消灯用基準値、クロック生成開始用基準値およびクロック生成停止用基準値と、監視部による監視結果とを比較することによって第２のクロック信号が出力されているか否かが判断され、判断結果に基づいて、バックライトの消灯および点灯、ならびに第１のクロック生成回路の動作の停止および開始が制御される。。
【００１４】
したがって、第２のクロック信号の出力停止および出力再開のとき、表示部、たとえば液晶ディスプレイおよびバックライトのオンオフタイミングを適正に制御することができ、液晶ディスプレイに白画が表示されることを回避し、液晶ディスプレイの焼付けを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】従来の技術によるＡＳＩＣ９の一例である。
【図２】ＬＶＤＳクロック信号とＰＬＬ部１１の動作との関係を説明するためのタイムチャートである。
【図３】本発明の実施の一形態であるＬＶＤＳ発振制御回路２０を含むＡＳＩＣ１の構成を示すブロック図である。
【図４】パルス判定部２２の構成を示すブロック図である。
【図５】パルス生成部２１の入出力信号のタイミングを示すタイムチャートである。
【図６】パルス判定部２２の入出力信号のタイミングを示すタイムチャートである。
【図７】本発明の実施の他の形態であるＬＶＤＳ発振制御回路２０ａを含むＡＳＩＣ１ａの構成を示すブロック図である。
【図８】外部メモリリード部２４が動作するタイミングを示すタイムチャートである。
【図９】本発明の実施のさらに他の形態であるＬＶＤＳ発振制御回路２０ｂを含むＡＳＩＣ１ｂの構成を示すブロック図である。
【図１０】外部メモリリード部２４および基準値補正部２５が動作するタイミングを示すタイムチャートである。
【発明を実施するための形態】
【００１６】
図３は、本発明の実施の一形態であるＬＶＤＳ発振制御回路２０を含むＡＳＩＣ（Application Specific Integrated Circuit）１の構成を示すブロック図である。ＡＳＩＣ１は、ＴＦＴ（Thin Film Transistor）液晶ディスプレイ（以下「ＴＦＴ」という）２への映像出力、および表示部であるＴＦＴ２に設けられる図示しないバックライトの点灯を制御するカスタムＩＣ（Integrated Circuit）であり、ＰＬＬ（Phase Locked Loop）部１１、分周部１２、入力Ｉ／Ｆ部１３、映像処理部１４、ＴＦＴバックライト制御部１５およびＬＶＤＳ発振制御回路２０を含んで構成されている。
【００１７】
第１のクロック生成部であるＰＬＬ部１１は、ＬＶＤＳ（Low Voltage Differential Signaling）クロック信号が入力され、ＬＶＤＳクロック信号を７逓倍した７逓倍クロック信号を生成し、生成した７逓倍クロック信号を入力Ｉ／Ｆ部１３および分周部１２に供給する。７逓倍クロック信号は、第１のクロック信号である。第２のクロック信号であるＬＶＤＳクロック信号は、周波数が予め定める第１の周波数、たとえば最大３３．３ＭＨｚのクロック信号であり、差動信号であるＬＶＤＳの信号として、送受信される。分周部１２は、ＰＬＬ部１１から供給される７逓倍クロック信号を７分周した７分周クロック信号を生成し、生成した７分周クロック信号を映像処理部１４に供給する。
【００１８】
入力Ｉ／Ｆ部１３は、ＬＶＤＳ映像データ信号が入力され、入力されるＬＶＤＳ映像データ信号から、ＰＬＬ部１１から供給される７逓倍クロック信号に同期して、映像データを取り込み、取り込んだ映像データを映像処理部１４に送る。ＬＶＤＳ映像データ信号は、周波数が、たとえば最大２３３ＭＨｚの映像データ信号であり、差動信号であるＬＶＤＳの信号として、送受信される。映像処理部１４は、入力Ｉ／Ｆ部１３から受け取る映像データに、ＴＦＴ２に表示するための処理、たとえばコントラストおよびガンマ補正などの処理を行い、処理後の映像データをＴＦＴ２に送り、表示させる。
【００１９】
ＴＦＴバックライト制御部１５は、ＴＦＴ２に設けられるバックライトの点灯（以下「オン」という）および消灯（以下「オフ」という）を制御する。その他制御部１６は、たとえばタッチＳＷ（スイッチ）処理部およびＴＦＴ電源制御部などを含み、その他制御部１６には、ＡＳＩＣ９の外部に設けられる水晶発振器３などからのクロック信号、たとえば周波数が５ＭＨｚである５ＭＨｚクロック信号が供給される。
【００２０】
表示制御装置であるＬＶＤＳ発振制御回路２０は、２ｍｓ周期パルス生成部（以下「パルス生成部」という）２１、２ｍｓパルス検出＆判定部（以下「パルス判定部」という）２２、および基準値記憶部２３を含んで構成されている。パルス生成部２１は、ＬＶＤＳクロック信号を分周して、２ｍｓ周期の２ｍｓパルス信号を生成し、生成した２ｍｓパルス信号をパルス判定部２２に送る。周期は、必ずしも２ｍｓである必要はない。
【００２１】
パルス判定部２２は、水晶発振器３からの５ＭＨｚクロック信号のクロック数を計数（以下「カウント」という）し、カウントした値と基準値記憶部２３に記憶される基準値とを比較することによって、ＬＶＤＳクロック信号が出力されているか否かを監視する。５ＭＨｚクロック信号は、第３のクロック信号である。そして、パルス判定部２２は、監視結果に基づいて、ＰＬＬ部１１に送るＰＬＬ停止／動作信号、およびＴＦＴバックライト制御部１５に送るバックライトＯＮ／ＯＦＦ指示信号を制御する。パルス判定部２１およびパルス判定部２２は、監視部を構成する。
【００２２】
ＰＬＬ停止／動作信号は、ハイレベルのとき、ＰＬＬ部１１が動作することを指示し、ローレベルのとき、ＰＬＬ部１１が動作を停止することを指示する。バックライトＯＮ／ＯＦＦ指示信号は、ハイレベルのとき、バックライトをオンすることを指示し、ローレベルのとき、バックライトをオフすることを指示する。
【００２３】
ＰＬＬ部１１は、ＰＬＬ停止／動作信号がハイレベルのとき、７逓倍クロック信号を生成して出力し、ＰＬＬ停止／動作信号がローレベルのとき、７逓倍クロック信号の生成を停止する。ＴＦＴバックライト制御部１５は、バックライトＯＮ／ＯＦＦ指示信号がハイレベルのとき、バックライトをオンし、バックライトＯＮ／ＯＦＦ指示信号がローレベルのとき、バックライトをオフする。
【００２４】
記憶部である基準値記憶部２３は、たとえばＰＲＯＭ（Programmable Read Only Memory）などの読み出し専用の不揮発性メモリによって構成され、バックライトＯＮ用基準値、バックライトＯＦＦ用基準値、ＰＬＬ動作開始用基準値およびＰＬＬ停止用基準値の４つの基準値を記憶する。
【００２５】
バックライト点灯用基準値であるバックライトＯＮ用基準値は、バックライトを点灯するタイミングを決めるための基準値である。バックライト消灯用基準値であるバックライトＯＦＦ用基準値は、バックライトの消灯のタイミングを決めるための基準値である。クロック生成開始用基準値であるＰＬＬ動作開始用基準値は、ＰＬＬ部１１の動作を開始するタイミングを決めるための基準値であり、その値は、バックライトＯＮ用基準値よりも小さい。クロック生成停止用基準値であるＰＬＬ停止用基準値は、ＰＬＬ部１１の動作を停止するタイミングを決めるための基準値であり、その値は、バックライトＯＦＦ用基準値よりも大きい。
【００２６】
図４は、パルス判定部２２の構成を示すブロック図である。パルス判定部２２は、第１カウンタ２２０、第２カウンタ２２１、第１比較器２２２、第２比較器２２３、第３比較器２２４、第４比較器２２５、第１フリップフロップ（以下「ＦＦ」という）２２６、および第２ＦＦ２２７を含んで構成されている。
【００２７】
第１カウンタ２２０は、クロック端子ＣＫに水晶発振器３からの５ＭＨｚクロック信号が入力され、リセット端子Ｒにパルス生成部２１からの２ｍｓパルス信号が入力され、出力が第１比較器２２２および第２比較器２２３の非反転入力端子に接続されている。第１カウンタ２２０は、５ＭＨｚクロック信号のクロック数をカウントし、２ｍｓパルス信号が変化するときに、つまり１ｍｓごとに、カウントした値をリセットする。
【００２８】
第２カウンタ２２１は、クロック端子ＣＫに水晶発振器３からの５ＭＨｚクロック信号が入力され、リセット端子Ｒに第２比較器２２３の出力が入力され、出力が第３比較器２２４および第４比較器２２５の非反転入力端子に接続されている。第２カウンタ２２１は、５ＭＨｚクロック信号のクロック数をカウントし、第２比較器２２３の出力がハイレベルになると、カウントした値をリセットする。第２比較器２２３の出力がハイレベルになるのは、第１カウンタ２２０がカウントした値がバックライトＯＦＦ用基準値以上になっているときである。
【００２９】
第１比較器２２２〜第４比較器２２５は、たとえばコンパレータによって構成されている。第１比較器２２２は、第１カウンタ２２０の出力が非反転入力端子に接続され、基準値記憶部２３に記憶されるＰＬＬ停止用基準値が反転入力端子に入力され、出力が第２ＦＦ２２７のリセット端子Ｒに接続されている。第２比較器２２３は、第１カウンタ２２０の出力が非反転入力端子に接続され、基準値記憶部２３に記憶されるバックライトＯＦＦ用基準値が反転入力端子に入力され、出力が第１ＦＦ２２６のリセット端子Ｒに接続されている。
第３比較器２２４は、第２カウンタ２２１の出力が非反転入力端子に接続され、基準値記憶部２３に記憶されるＰＬＬ動作開始用基準値が反転入力端子に入力され、出力が第２ＦＦ２２７のセット端子Ｓに接続されている。第４比較器２２５は、第２カウンタ２２１の出力が非反転入力端子に接続され、基準値記憶部２３に記憶されるバックライトＯＮ用基準値が反転入力端子に入力され、出力端子が第１ＦＦ２２６のセット端子Ｓに接続されている。
【００３０】
第１比較器２２２は、第１カウンタ２２０の出力、つまり第１カウンタ２２０がカウントした値が、ＰＬＬ停止用基準値以上になると、ハイレベルの信号を出力し、ＰＬＬ停止用基準値未満になると、ローレベルの信号を出力する。第２比較器２２３は、第１カウンタ２２０のカウンタがカウントした値が、バックライトＯＦＦ用基準値以上になると、ハイレベルの信号を出力し、バックライトＯＦＦ用基準値未満になると、ローレベルの信号を出力する。第３比較器２２４は、第２カウンタ２２１がカウントした値が、ＰＬＬ動作開始用基準値以上になると、ハイレベルの信号を出力し、ＰＬＬ動作開始用基準値未満になると、ローレベルの信号を出力する。第４比較器２２５は、第２カウンタ２２１がカウントした値が、バックライトＯＮ用基準値以上になると、ハイレベルの信号を出力し、バックライトＯＮ用基準値未満になると、ローレベルの信号を出力する。
【００３１】
第１ＦＦ２２６および第２ＦＦ２２７は、セットリセット型のフリップフロップである。第１ＦＦ２２６は、第４比較器２２５の出力がセット端子Ｓに接続され、第２比較器２２３の出力がリセット端子Ｒに接続されている。第２ＦＦ２２７は、第３比較器２２４の出力がセット端子Ｓに接続され、第１比較器２２２の出力端子がリセット端子Ｒに接続されている。
【００３２】
第１ＦＦ２２６は、第４比較器２２５の出力がハイレベルになると、つまり第２カウンタ２２１がカウントした値が、バックライトＯＮ用基準値以上になると、ハイレベルのバックライトＯＮ／ＯＦＦ指示信号を出力し、第２比較器２２３の出力がハイレベルになると、つまり第１カウンタ２２０がカウントした値が、バックライトＯＦＦ用基準値以上になると、ローレベルのバックライトＯＮ／ＯＦＦ指示信号を出力する。第２ＦＦ２２７は、第３比較器２２４の出力がハイレベルになると、つまり第２カウンタ２２１がカウントした値が、ＰＬＬ動作開始用基準値以上になると、ハイレベルのＰＬＬ停止／動作信号を出力し、第１比較器２２２の出力がハイレベルになると、つまり第１カウンタ２２０がカウントした値が、ＰＬＬ停止用基準値以上になると、ローレベルのＰＬＬ停止／動作信号を出力する。第１比較器２２２〜第４比較器２２５、および第１ＦＦ２２６，第２ＦＦ２２７は、制御部である。
【００３３】
図５は、パルス生成部２１の入出力信号のタイミングを示すタイムチャートである。パルス生成部２１は、入力されるＬＶＤＳクロック信号を分周して、２ｍｓ周期の２ｍｓパルス信号を生成して出力する。２ｍｓパルス信号は、たとえば半周期が１ｍｓである。時刻ｔ１にＬＶＤＳクロック信号の出力が停止すると、パルス生成部２１は、２ｍｓパルス信号の出力を停止する。図５に示した例では、ＬＶＤＳクロック信号がローレベルで出力を停止している期間、２ｍｓパルス信号は、ハイレベルで出力を停止している。時刻ｔ２に、ＬＶＤＳクロック信号の出力が再開されると、２ｍｓパルス信号の出力も再開される。
【００３４】
図６は、パルス判定部２２の入出力信号のタイミングを示すタイムチャートである。時刻ｔ１以前は、２ｍｓパルス信号は、出力されており、第１カウンタは、５ＭＨｚクロック信号のクロック数をカウントするが、２ｍｓパルス信号が変化するたびに、リセットされる。このとき、ＬＶＤＳクロック信号は出力されているので、ＰＬＬ部１１は動作を継続している。
【００３５】
時刻ｔ１にＬＶＤＳクロック信号の出力が停止すると、２ｍｓパルス信号も出力を停止するので、第１カウンタ２２０は、リセットされることなく、カウントを継続する。時刻ｔ１１に、第１カウンタ２２０の値がバックライトＯＦＦ用基準値に達すると、第２比較器２２３によって第１ＦＦ２２６がリセットされ、バックライトＯＮ／ＯＦＦ指示信号がローレベルになる。バックライトＯＮ／ＯＦＦ指示信号がローレベルになると、ＴＦＴバックライト制御部１５は、バックライトをオフする。バックライトＯＮ／ＯＦＦ指示信号は、ローレベルのとき、バックライトＯＦＦ指示であり、ハイレベルのとき、バックライトＯＮ指示である。
【００３６】
第１カウンタ２２０がさらにカウントを継続し、時刻ｔ１２に、第１カウンタ２２０の値がＰＬＬ停止用基準値に達すると、第１比較器２２２によって第２ＦＦ２２７がリセットされ、ＰＬＬ駆動／停止信号がローレベルになる。ＰＬＬ駆動／停止信号がローレベルになると、ＰＬＬ部１１は動作を停止する。ＰＬＬ駆動／停止信号がローレベルのとき、ＰＬＬ停止を表し、ＰＬＬ駆動／停止信号がハイレベルのとき、ＰＬＬ動作を表す。
【００３７】
時刻ｔ１にＬＶＤＳクロック信号の出力が停止した時点からＰＬＬ部１１が動作を停止した時刻ｔ１２までの期間、ＰＬＬ部１１は、同期をとる信号がなくなるので、ＰＬＬ部１１は自走する。ＰＬＬ部１１が自走する周波数は、ＬＶＤＳクロック信号に同期した周波数から、ＰＬＬ部１１の回路構成で決まる周波数へと変化する。時刻ｔ１から時刻ｔ１２までの時間は短いので、時刻ｔ１２の時点では、ＰＬＬ部１１が自走する周波数は、ＬＶＤＳクロック信号に同期していたときの周波数とほとんど差がなく、ＴＦＴ２に出力する映像に異常は発生しない。
【００３８】
第２カウンタ２２１は、第２比較器２２３の出力がハイレベルのときにリセットされ、ローレベルになるとカウントを行う。時刻ｔ１１に、第１カウンタ２２０の値がバックライトＯＦＦ用基準値に達したとき、第２比較器２２３の出力がハイレベルになるので、第２カウンタ２２１はリセットされる。その後、ＬＶＤＳクロック信号の出力が再開されると、２ｍｓパルス信号も出力を再開し、２ｍｓパルス信号が変化した時刻ｔ２に、第１カウンタ２２０がリセットされる。第１カウンタ２２０がリセットされると、第１カウンタ２２０の値がバックライトＯＦＦ用基準値未満になるので、第２比較器２２３の出力がローレベルになり、第２カウンタ２２１は、５ＭＨｚクロック信号のクロック数のカウントを開始する。
【００３９】
時刻ｔ２１に、第２カウンタ２２１の値がＰＬＬ動作開始用基準値に達すると、第２ＦＦ２２７がセットされ、ＰＬＬ駆動／停止信号がハイレベルになる。ＰＬＬ駆動／停止信号がハイレベルになると、ＰＬＬ部１１は動作を再開する。第２カウンタ２２１がさらにカウントを継続し、時刻ｔ２２に、第２カウンタ２２１の値がバックライトＯＮ用基準値に達すると、第１ＦＦ２２６がセットされ、バックライトＯＮ／ＯＦＦ指示信号がハイレベルになる。バックライトＯＮ／ＯＦＦ指示信号がハイレベルになると、ＴＦＴバックライト制御部１５は、バックライトをオンする。
【００４０】
図７は、本発明の実施の他の形態であるＬＶＤＳ発振制御回路２０ａを含むＡＳＩＣ１ａの構成を示すブロック図である。ＡＳＩＣ１ａは、ＴＦＴ２への映像出力およびＴＦＴ２に設けられるバックライトの点灯を制御するカスタムＩＣであり、ＰＬＬ部１１、分周部１２、入力Ｉ／Ｆ部１３、映像処理部１４、ＴＦＴバックライト制御部１５およびＬＶＤＳ発振制御回路２０ａを含んで構成されている。ＡＳＩＣ１ａおよびＬＶＤＳ発振制御回路２０ａの構成要素のうち、図３に示したＡＳＩＣ１およびＬＶＤＳ発振制御回路２０の構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明を省略する。
【００４１】
表示制御装置であるＬＶＤＳ発振制御回路２０ａは、パルス生成部２１、パルス判定部２２ａ、基準値記憶部２３ａおよび外部メモリリード部２４を含んで構成されている。記憶部である基準値記憶部２３ａは、たとえばＲＡＭ（Random Access Memory）などの書き込みおよび読み出しが可能なメモリによって構成され、外部メモリリード部２４によって、外部メモリ４から読み込まれた４つの基準値を記憶する。４つの基準値は、図３に示した基準値記憶部２３に記憶されるバックライトＯＮ用基準値、バックライトＯＦＦ用基準値、ＰＬＬ動作開始用基準値およびＰＬＬ停止用基準値と同じ基準値である。
【００４２】
外部記憶装置である外部メモリ４は、たとえばフラッシュメモリあるいはＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などによって構成され、これらの４つの基準値を記憶している。これらの４つの基準値は、必ずしも、外部メモリ４に記憶されている必要はなく、外部メモリリード部２４がアクセスして４つの基準値を取り込める構成であってもよい。たとえばマイクロコンピュータを有する他の装置が４つの基準値を記憶し、他の装置のマイクロコンピュータと外部メモリリード部２４とが通信を行い、外部メモリリード部２４がマイクロコンピュータから４つの基準値を取得してもよい。
【００４３】
読込部である外部メモリリード部２４は、ＡＳＩＣリセット信号が解除されると、外部メモリ４に記憶される４つの基準値を読み込み、読み込んだ４つの基準値を基準値記憶部２３ａに書き込む。ＡＳＩＣリセット信号は、電源投入直後にＡＳＩＣ１ａをリセットするために出力される信号であり、ＡＳＩＣリセット信号が解除されると、ＡＳＩＣ１ａは、動作を開始する。図３に示したパルス判定部２２は、ＡＳＩＣリセット信号が解除されると、動作を開始するが、パルス判定部２２ａは、外部メモリリード部２４からパルス監視信号（以下「ｄｏｔｃｌｋ監視信号」という）が出力されると、動作を開始する。ｄｏｔｃｌｋ監視信号は、外部メモリリード部２４が、外部メモリ４から４つの基準値を読み込み、読み込んだ４つの基準値を基準値記憶部２３ａに書き込み終わると、出力される。
【００４４】
図８は、外部メモリリード部２４が動作するタイミングを示すタイムチャートである。ＡＳＩＣリセット信号が時刻ｔ３に解除されると、外部メモリリード部２４は、外部メモリ４から４つの基準値を読み込み、読み込んだ４つの基準値を基準値記憶部２３ａに書き込む外部メモリリード動作を行う。外部メモリリード部２４は、時刻ｔ４に外部メモリリード動作が終了すると、ｄｏｔｃｌｋ監視信号をパルス判定部２２ａに送り、パルス判定部２２ａに、ＬＶＤＳクロック信号が出力されているか否かの監視を開始させる。
【００４５】
パルス判定部２２ａは、外部メモリ４から基準値記憶部２３ａに読み込まれた４つの基準値に基づいて監視を行うので、ＡＳＩＣ１ａに含まれるＰＬＬ部１１の特性、たとえば動作を停止してから動作を再開するまでのロック期間などの特性、およびＡＳＩＣ１ａに接続されるＴＦＴ２の特性、たとえばバックライトの点灯に要する時間および消灯に要する時間などの特性に合わせた基準値を設定することができる。
【００４６】
図９は、本発明の実施のさらに他の形態であるＬＶＤＳ発振制御回路２０ｂを含むＡＳＩＣ１ｂの構成を示すブロック図である。ＡＳＩＣ１ｂは、ＴＦＴ２への映像出力およびＴＦＴ２に設けられるバックライトの点灯を制御するカスタムＩＣであり、ＰＬＬ部１１、分周部１２、入力Ｉ／Ｆ部１３、映像処理部１４、ＴＦＴバックライト制御部１５およびＬＶＤＳ発振制御回路２０ｂを含んで構成されている。ＡＳＩＣ１ｂおよびＬＶＤＳ発振制御回路２０ｂの構成要素のうち、図７に示したＡＳＩＣ１ａおよびＬＶＤＳ発振制御回路２０ａの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明を省略する。
【００４７】
表示制御装置であるＬＶＤＳ発振制御回路２０ｂは、パルス生成部２１、パルス判定部２２ａ、基準値記憶部２３ａ、外部メモリリード部２４ａおよび基準値補正部２５を含んで構成されている。読込部である外部メモリリード部２４ａは、ＡＳＩＣリセット信号が解除されると、外部メモリ４に記憶される４つの基準値を読み込み、読み込んだ４つの基準値を基準値補正部２５に送る。
【００４８】
補正部である基準値補正部２５は、外部メモリリード部２４ａから受け取った４つの基準値が、予め定める関係を満たすか否かを判定する。予め定める関係は、ＰＬＬ動作開始用基準値がバックライトＯＮ用基準値よりも小さく、かつＰＬＬ停止用基準値がバックライトＯＦＦ用基準値よりも大きいという関係である。
【００４９】
基準値補正部２５は、外部メモリリード部２４ａから受け取った４つの基準値が予め定める関係を満たしている場合は、外部メモリリード部２４ａから受け取った４つの基準値を、そのまま基準値記憶部２３ａに書き込む。外部メモリリード部２４ａから受け取った４つの基準値が予め定める関係を満たしていない場合は、４つの基準値を、予め定める関係を満たすように補正し、補正した４つの基準値を基準値記憶部２３ａに書き込む。基準値補正部２５は、４つの基準値を基準値記憶部２３ａに書き込んだ後、ｄｏｔｃｌｋ監視信号をパルス判定部２２ａに出力する。
【００５０】
予め定める関係を満たすようにする補正は、ＰＬＬ動作開始用基準値がバックライトＯＮ用基準値よりも小さくないとき、たとえば、バックライトＯＮ用基準値を変更しないで、ＰＬＬ動作開始用基準値を、バックライトＯＮ用基準値よりも大きく、かつバックライトＯＮ／ＯＦＦ指示信号がハイレベルからローレベルに変化してからＰＬＬ駆動／停止信号がハイレベルからローレベルに変化するまでの時間が、図６に示したタイムチャートの時刻ｔ１１から時刻ｔ１２までの時間となる値に補正する。あるいは、ＰＬＬ動作開始用基準値は変更しないで、上述した関係を満たすようにバックライトＯＮ用基準値を補正してもよい。
【００５１】
そして、ＰＬＬ停止用基準値がバックライトＯＦＦ用基準値よりも大きくないとき、たとえば、ＰＬＬ停止用基準値は変更しないで、バックライトＯＦＦ用基準値を、ＰＬＬ停止用基準値よりも大きく、かつバックライトＯＮ／ＯＦＦ指示信号がローレベルからハイレベルに変化してからＰＬＬ駆動／停止信号がローレベルからハイレベルに変化するまでの時間が、図６に示したタイムチャートで時刻ｔ２１から時刻ｔ２２までの時間となる値に補正する。あるいは、バックライトＯＦＦ用基準値を変更しないで、上述した関係を満たすようにＰＬＬ停止用基準値を補正してもよい。
【００５２】
図１０は、外部メモリリード部２４ａおよび基準値補正部２５が動作するタイミングを示すタイムチャートである。ＡＳＩＣリセット信号が時刻ｔ３に解除されると、外部メモリリード部２４ａは、外部メモリ４から４つの基準値を読み込み、読み込んだ４つの基準値を基準値補正部２５に送る。基準値補正部２５は、時刻ｔ４に外部メモリリード部２４ａから４つの基準値を受け取り終わると、４つの基準値の補正の要否を判定する。
【００５３】
基準値補正部２５は、補正が必要であると判定したとき、４つの基準値に対して補正を行い、補正後の４つの基準値を基準値記憶部２３ａに書き込んだ後、時刻ｔ５にｄｏｔｃｌｋ監視信号をパルス判定部２２ａに出力する。補正が必要でないと判定したとき、外部メモリリード部２４ａから受け取った４つの基準値を、補正を行わずに基準値記憶部２３ａに書き込んだ後、ｄｏｔｃｌｋ監視信号をパルス判定部２２ａに出力する。
【００５４】
基準値補正部２５は、外部メモリリード部２４ａから受け取った４つの基準値が、予め定める関係を満たしていないとき、予め定める関係を満たすように、４つの基準値を補正して、基準値記憶部２３ａに書き込むので、外部メモリ４への４つの基準値の設定時にミスがあっても、ＴＦＴ２に白画または異常な映像が出力されることを防止することができる。
【００５５】
このように、基準値記憶部２３によって、映像を表示するＴＦＴ２に設けられるバックライトを点灯するタイミングを決めるためのバックライトＯＮ用基準値、バックライトを消灯するタイミングを決めるためのバックライトＯＦＦ用基準値、入力される映像データを、ＴＦＴ２に表示させるための映像データに変換するときに用いられる７逓倍クロック信号を、予め定める第１の周波数で発振するＬＶＤＳクロック信号に基づいて生成するＰＬＬ部１１の動作を開始するタイミングを決めるためのＰＬＬ動作開始用基準値であって、バックライトＯＮ用基準値よりも小さいＰＬＬ動作開始用基準値、およびＰＬＬ部１１の動作を停止するタイミングを決めるためのＰＬＬ停止用基準値であって、バックライトＯＦＦ用基準値よりも大きいＰＬＬ停止用基準値が記憶される。パルス判定部２１およびパルス判定部２２によって、ＬＶＤＳクロック信号の周波数とは異なる周波数で発振する５ＭＨｚクロック信号に基づいて、ＬＶＤＳクロック信号が監視される。そして、第１比較器２２２〜第４比較器２２５、および第１ＦＦ２２６，第２ＦＦ２２７によって、基準値記憶部２３に記憶されるバックライトＯＮ用基準値、バックライトＯＦＦ用基準値、ＰＬＬ動作開始用基準値およびＰＬＬ停止用基準値と、パルス判定部２１およびパルス判定部２２による監視結果とを比較することによってＬＶＤＳクロック信号が出力されているか否かが判断され、判断結果に基づいて、バックライトの消灯および点灯、ならびにＰＬＬ部１１の動作の停止および開始が制御される。。
【００５６】
したがって、ＬＶＤＳクロック信号の出力停止および出力再開のとき、ＴＦＴ２およびバックライトのオンオフタイミングを適正に制御することができ、ＴＦＴ２に白画が表示されることを回避し、ＴＦＴ２の焼付けを防止することができる。
さらに、第１比較器２２２〜第４比較器２２５、および第１ＦＦ２２６，第２ＦＦ２２７によって、前記判断結果が、ＬＶＤＳクロック信号が出力されていないことを示していると、バックライトが消灯された後、ＰＬＬ部１１の動作が停止され、ＰＬＬ部１１の動作が停止された後、前記判断結果が、ＬＶＤＳクロック信号が出力されていることを示していると、ＰＬＬ部１１の動作が開始された後、バックライトが点灯される。したがって、ＰＬＬ部１１が異常な映像を出力する周波数で自走する前に、ＰＬＬ部１１の動作を停止するので、異常な映像が出力されることを防止することができ、ＰＬＬ部１１の自走発振による消費電力を低減することができる。また、ＰＬＬ部１１の動作停止よりも前にバックライトを消灯し、さらにバックライトを点灯する前にＰＬＬ部１１の動作を再開して、ＰＬＬ部１１の動作が停止している間は黒画が表示されるようにするので、ＴＦＴ２に白画が表示されることを回避することができ、ＴＦＴ２の焼付けを防止することができる。
【００５７】
さらに、外部メモリリード部２４によって、外部メモリ４に記憶される情報が読み込まれ、読み込まれた情報が基準値記憶部２３ａに記憶される。基準値記憶部２３ａに記憶させるバックライトＯＮ用基準値、バックライトＯＦＦ用基準値、ＰＬＬ動作開始用基準値、およびＰＬＬ停止用基準値は、外部メモリリード部２４によって外部メモリ４から読み込まれた情報である。したがって、使用するＰＬＬ部１１の特性、たとえば動作を停止してから動作を再開するまでのロック期間などの特性、および接続するＴＦＴの特性、たとえばバックライトの点灯に要する時間および消灯に要する時間などの特性に合わせた基準値を、外部から設定することができる。
【００５８】
さらに、基準値補正部２５によって、外部メモリリード部２４ａによって読み込まれ、基準値記憶部２３ｂに記憶されるべきバックライトＯＮ用基準値、バックライトＯＦＦ用基準値、ＰＬＬ動作開始用基準値、およびＰＬＬ停止用基準値からなる４つの基準値がバックライトＯＮ用基準値よりも小さく、かつＰＬＬ停止用基準値がバックライトＯＦＦ用基準値よりも大きいという関係を満たさないとき、ＰＬＬ動作開始用基準値がバックライトＯＮ用基準値よりも小さく、かつＰＬＬ停止用基準値がバックライトＯＦＦ用基準値よりも大きいという関係を満たすように、４つの基準値のうちのいずれかが補正され、補正後の４つの基準値が基準値記憶部２３ｂに記憶される。
【００５９】
したがって、外部から設定する基準値が、バックライト消灯後にＰＬＬ部１１の動作を停止し、かつＰＬＬ部１１の動作を再開した後にバックライトを点灯するという条件を満たしていなくても、条件に合うように基準値を補正するので、外部メモリ４に設定される基準値にミスがあっても、異常な映像が出力されること、および白画が表示されることを防止することができる。
【符号の説明】
【００６０】
１，１ａ，１ｂ，９  ＡＳＩＣ
２  ＴＦＴ
３  水晶発振器
４  外部メモリ
１１  ＰＬＬ部
１２  分周部
１３  入力Ｉ／Ｆ部
１４  映像処理部
１５  ＴＦＴバックライト制御部
１６  その他制御部
２０，２０ａ，２０ｂ  ＬＶＤＳ発振制御回路
２１  パルス生成部
２２，２２ａ  パルス判定部
２３，２３ａ  基準値記憶部
２４，２４ａ  外部メモリリード部
２５  基準値補正部
２２０  第１カウンタ
２２１  第２カウンタ
２２２〜２２５  第１〜第４比較器
２２６，２２７  第１，第２ＦＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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