(57)【要約】【課題】本発明は、半導体装置及びその製造方法等に関し、バイポーラトランジスタの面積を縮小してトランジスタの高集積化が可能な半導体装置及びその製造方法等提供する。【解決手段】本発明に係る半導体装置及びその製造方法は、第１導電型半導体にベース領域６を形成後、第１のシリコン窒化膜８及びシリコン酸化膜９を形成する。シリコン酸化膜に溝を形成し、第２のシリコン窒化膜１０を形成する。第１及び第２のシリコン窒化膜をエッチバックすることでカバー膜１０ａを形成する。溝の底面上及びカバー膜の内側にポリシリコンエミッタを形成し、第３のシリコン窒化膜１３を形成する。第３のシリコン窒化膜及びカバー膜をマスクとして自己整合的にシリコン酸化膜をエッチングすることで、カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部を形成し、ベース領域を露出させ、導電膜１７ａを形成する工程とを具備することを特徴とする。【選択図】図５
2010123596.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板上に第２導電型半導体層を形成する工程と、
前記第２導電型半導体層上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第２導電型半導体層に第１導電型のベース領域を形成する工程と、
前記ベース領域上に前記第１のシリコン酸化膜を介して第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜に、前記ベース領域上に位置する溝を形成する工程と、
前記溝内及び前記第２のシリコン酸化膜上に第２のシリコン窒化膜を形成し、前記第１及び第２のシリコン窒化膜をエッチバックすることにより、前記溝の内側面に前記第２のシリコン窒化膜からなるカバー膜を形成するとともに前記溝の底面に位置する前記第１のシリコン窒化膜を除去する工程と、
前記溝の底面に位置する前記第１のシリコン酸化膜を除去する工程と、
前記溝の底面上及び前記カバー膜の内側に第２導電型のポリシリコンエミッタを形成する工程と、
前記溝内で且つ前記ポリシリコンエミッタの上面に第３のシリコン窒化膜を形成する工程と、
前記第３のシリコン窒化膜及び前記カバー膜をマスクとして自己整合的に前記第２のシリコン酸化膜をエッチングすることにより、前記第２のシリコン酸化膜に前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部を形成する工程と、
前記開口部の底面に位置する前記第１のシリコン窒化膜及び前記第１のシリコン酸化膜をエッチングすることにより前記ベース領域を露出させる工程と、
前記開口部内及び前記ベース領域上に導電膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型半導体基板上に第２導電型半導体層を形成する工程と、
前記第２導電型半導体層上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第２導電型半導体層に第１導電型のベース領域を形成する工程と、
前記ベース領域上に前記第１のシリコン酸化膜を介して第２のシリコン酸化膜を形成する工程と、
前記第１及び第２のシリコン酸化膜に、前記ベース領域上に位置する溝を形成する工程と、
前記溝内及び前記第２のシリコン酸化膜上に第１のシリコン窒化膜を形成し、前記第１のシリコン窒化膜をエッチバックすることにより、前記溝の内側面に前記第１のシリコン窒化膜からなるカバー膜を形成する工程と、
前記溝の底面上及び前記カバー膜の内側に第２導電型のポリシリコンエミッタを形成する工程と、
前記溝内で且つ前記ポリシリコンエミッタの上面に第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜及び前記カバー膜をマスクとして自己整合的に前記第１及び第２のシリコン酸化膜をエッチングすることにより、前記第１及び第２のシリコン酸化膜に前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部を形成する工程と、
前記開口部内及び前記ベース領域上に導電膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型半導体基板上に形成された第２導電型半導体層と、
前記第２導電型半導体層上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に形成された第１導電型のベース領域と、
前記ベース領域上に前記第１のシリコン酸化膜を介して形成された第１のシリコン窒化膜と、
前記第１のシリコン窒化膜上に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜に形成された前記ベース領域上に位置する溝と、
前記溝の内側面に形成された第２のシリコン窒化膜からなるカバー膜と、
前記第１のシリコン酸化膜及び前記第１のシリコン窒化膜に形成され、前記溝の底面に位置する第１の開口部と、
前記第１の開口部内、前記溝の底面上及び前記カバー膜の内側に形成された第２導電型のポリシリコンエミッタと、
前記溝内で且つ前記ポリシリコンエミッタの上面に形成された第３のシリコン窒化膜と、
前記第１のシリコン窒化膜及び前記第１及び第２のシリコン酸化膜に形成され、前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する第２の開口部と、
前記第２の開口部内及び前記ベース領域上に形成された導電膜と、
を具備することを特徴とする半導体装置。
【請求項４】
第１導電型半導体基板上に形成された第２導電型半導体層と、
前記第２導電型半導体層上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に形成された第１導電型のベース領域と、
前記ベース領域上に前記第１のシリコン酸化膜を介して形成された第２のシリコン酸化膜と、
前記第１及び第２のシリコン酸化膜に形成された前記ベース領域上に位置する溝と、
前記溝の内側面に形成された前記第１のシリコン窒化膜からなるカバー膜と、
前記溝の底面上及び前記カバー膜の内側に形成された第２導電型のポリシリコンエミッタと、
前記溝内で且つ前記ポリシリコンエミッタの上面に形成された第２のシリコン窒化膜と、
前記第１及び第２のシリコン酸化膜に形成され、前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部と、
前記開口部内及び前記ベース領域上に形成された導電膜と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法等に係わり、バイポーラトランジスタの面積を縮小してトランジスタの高集積化が可能な半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
従来のバイポーラトランジスタの製造方法について図を参照して説明する。
図１０は、従来の半導体装置を示す断面図であり、この半導体装置はバイポーラトランジスタである。
【０００３】
まず、図１０に示すように、シリコン基板２１に選択的に不純物を導入し、サブコレクタ２２を形成し、シリコン基板２１の表面上にエピキシャル層２３を形成する。次いで、エピキシャル層２３に素子分離膜２４を選択的に形成し、エピキシャル層２３の表面上に酸化シリコン膜２５を形成する。次いで、素子分離膜２４が形成されていない素子形成領域の一部に不純物層による真性ベース領域２６及びコレクターリーチスルー２７を順に形成する。次いで、真性ベース領域２６において、エピキシャル層２３の表面上に形成されている酸化シリコン膜２５を開口する。次いで、基板の全面上にリンドープしたポリシリコン膜を成膜し、加工する。これによって、酸化シリコン膜２５を開口部分にポリシリコンエミッタ３１が形成される。次いで、ポリシリコンエミッタ３１をマスクにして、基板に不純物を導入することにより、外部ベース用の不純物層３５が形成される。その後、基板の全面上に層間絶縁膜２９を形成し、層間絶縁膜２９内にＷプラグ３７を埋め込み、Ｗプラグ３７上に配線３８を形成する。これにより、配線３８は、ポリシリコンエミッタ３１、外部ベース領域３５及びコレクターリーチスルー２７に電気的に接続される（類似する特許文献１参照）。
【０００４】
【特許文献１】特開２００１−２３９９７号公報（段落０００４〜００２５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１０に示すように、ポリシリコンエミッタ３１と隣接するベース電極となるＷプラグ３７の接触によるショート不良を防止するために、Ｗプラグ３７をポリシリコンエミッタ３１より幅Ｌｂｃｎｔだけ離す必要があった。また、ポリシリコンエミッタ３１は、Ｗプラグ３７との合わせズレによる加工不良を防止するため、酸化膜開口部分をＬｐｏｌｙの幅以上に大きく加工する必要があった。その為、活性トランジスタのエミッタとして機能するリンの染み出し領域とベース電極となるＷプラグ３７の間にある寸法がＬｂｃｎｔの幅とＬｐｏｌｙの幅を足した距離が生じる構造となり、トランジスタの形成面積を大きくしなければならなかった。
【０００６】
本発明に係る態様は、ポリシリコンエミッタを有するバイポーラトランジスタにおいて、ポリシリコンエミッタをシリコン窒化膜で覆った構造とすることにより、トランジスタの面積を縮小してトランジスタの高集積化が可能な半導体装置及びその製造方法等である。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、第１導電型半導体基板上に第２導電型半導体層を形成する工程と、
前記第２導電型半導体層上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第２導電型半導体層に第１導電型のベース領域を形成する工程と、
前記ベース領域上に前記第１のシリコン酸化膜を介して第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜に、前記ベース領域上に位置する溝を形成する工程と、
前記溝内及び前記第２のシリコン酸化膜上に第２のシリコン窒化膜を形成し、前記第１及び第２のシリコン窒化膜をエッチバックすることにより、前記溝の内側面に前記第２のシリコン窒化膜からなるカバー膜を形成するとともに前記溝の底面に位置する前記第１のシリコン窒化膜を除去する工程と、
前記溝の底面に位置する前記第１のシリコン酸化膜を除去する工程と、
前記溝の底面上及び前記カバー膜の内側に第２導電型のポリシリコンエミッタを形成する工程と、
前記溝内で且つ前記ポリシリコンエミッタの上面に第３のシリコン窒化膜を形成する工程と、
前記第３のシリコン窒化膜及び前記カバー膜をマスクとして自己整合的に前記第２のシリコン酸化膜をエッチングすることにより、前記第２のシリコン酸化膜に前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部を形成する工程と、
前記開口部の底面に位置する前記第１のシリコン窒化膜及び前記第１のシリコン酸化膜をエッチングすることにより前記ベース領域を露出させる工程と、
前記開口部内及び前記ベース領域上に導電膜を形成する工程と、
を具備することを特徴とする。
【０００８】
上記半導体装置の製造方法によれば、ポリシリコンエミッタの上面を第３のシリコン窒化膜で覆い、側面を第１のシリコン窒化膜及びカバー膜で覆う構造としている。これにより、導電膜をポリシリコンエミッタに対して自己整合的に形成することが可能となる。その為、従来、導電膜との合わせズレを考慮して設けていた寸法分を縮小することによりトランジスタの高集積化が可能となる。
【０００９】
本発明の一態様に係る半導体装置の製造方法は、第１導電型半導体基板上に第２導電型半導体層を形成する工程と、
前記第２導電型半導体層上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第２導電型半導体層に第１導電型のベース領域を形成する工程と、
前記ベース領域上に前記第１のシリコン酸化膜を介して第２のシリコン酸化膜を形成する工程と、
前記第１及び第２のシリコン酸化膜に、前記ベース領域上に位置する溝を形成する工程と、
前記溝内及び前記第２のシリコン酸化膜上に第１のシリコン窒化膜を形成し、前記第１のシリコン窒化膜をエッチバックすることにより、前記溝の内側面に前記第１のシリコン窒化膜からなるカバー膜を形成する工程と、
前記溝の底面上及び前記カバー膜の内側に第２導電型のポリシリコンエミッタを形成する工程と、
前記溝内で且つ前記ポリシリコンエミッタの上面に第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜及び前記カバー膜をマスクとして自己整合的に前記第１及び第２のシリコン酸化膜をエッチングすることにより、前記第１及び第２のシリコン酸化膜に前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部を形成する工程と、
前記開口部内及び前記ベース領域上に導電膜を形成する工程と、
を具備することを特徴とする。
【００１０】
本発明の一態様に係る半導体装置は、第１導電型半導体基板上に形成された第２導電型半導体層と、
前記第２導電型半導体層上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に形成された第１導電型のベース領域と、
前記ベース領域上に前記第１のシリコン酸化膜を介して形成された第１のシリコン窒化膜と、
前記第１のシリコン窒化膜上に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜に形成された前記ベース領域上に位置する溝と、
前記溝の内側面に形成された第２のシリコン窒化膜からなるカバー膜と、
前記第１のシリコン酸化膜及び前記第１のシリコン窒化膜に形成され、前記溝の底面に位置する第１の開口部と、
前記第１の開口部内、前記溝の底面上及び前記カバー膜の内側に形成された第２導電型のポリシリコンエミッタと、
前記溝内で且つ前記ポリシリコンエミッタの上面に形成された第３のシリコン窒化膜と、
前記第１のシリコン窒化膜及び前記第１及び第２のシリコン酸化膜に形成され、前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する第２の開口部と、
前記第２の開口部内及び前記ベース領域上に形成された導電膜と、
を具備することを特徴とする。  
【００１１】
本発明の一態様に係る半導体装置は、第１導電型半導体基板上に形成された第２導電型半導体層と、
前記第２導電型半導体層上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜の下に位置する前記第２導電型半導体層に形成された第１導電型のベース領域と、
前記ベース領域上に前記第１のシリコン酸化膜を介して形成された第２のシリコン酸化膜と、
前記第１及び第２のシリコン酸化膜に形成された前記ベース領域上に位置する溝と、
前記溝の内側面に形成された前記第１のシリコン窒化膜からなるカバー膜と、
前記溝の底面上及び前記カバー膜の内側に形成された第２導電型のポリシリコンエミッタと、
前記溝内で且つ前記ポリシリコンエミッタの上面に形成された第２のシリコン窒化膜と、
前記第１及び第２のシリコン酸化膜に形成され、前記カバー膜の周囲に位置し且つ前記ベース領域上に位置する開口部と、
前記開口部内及び前記ベース領域上に形成された導電膜と、
を具備することを特徴とする。    
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。
図７は、本発明の第１の実施形態に係る半導体装置を説明する為の平面図であり、この半導体装置はバイポーラトランジスタである。図１〜図５の各図は、図７に示す半導体装置の製造方法を説明する為の断面図であり、図７に示すＡ−Ａ'部に対応する断面図である。また、図６は、図７に示す半導体装置の製造方法を説明する為の断面図であり、図７に示すＢ−Ｂ'部に対応する断面図である。また、図７に示す半導体装置の製造方法は、図１〜図５に示す順にしたがって形成されている為、図７に示すＡ−Ａ'部に対応する断面図にて説明するが、途中図６を用いて図７に示すＢ−Ｂ'部に対応する断面図にて説明する。
【００１３】
まず、図１（ａ）に示すように、Ｐ型シリコン基板１を用意する。次いで、そのＰ型シリコン基板１に選択的にＮ型不純物イオンをイオン注入することにより、トランジスタのサブコレクタとなるＮ型埋め込み層２を形成する。
【００１４】
次いで、図１（ｂ）に示すように、Ｐ型シリコン基板１上及びＮ型埋め込み層２上にエピタキシャル成長法によりＮ型エピタキシャル層３を形成する。  
【００１５】
次いで、図１（ｃ）に示すように、Ｎ型エピタキシャル層３に素子分離膜４を選択的に形成する。この際に、素子分離膜４の形成は、ＳＴＩ法もしくはＬＯＣＯＳ法が用いられる。その後、Ｎ型エピタキシャル層３の表面上に熱酸化法にて熱酸化膜５が形成される。
【００１６】
次いで、図１（ｄ）に示すように、素子分離膜４が形成されていない素子形成領域の一部にＰ型不純物イオンをイオン注入することにより、Ｐ型不純物層による真性ベース領域６を形成する。その後、素子分離膜４が形成されていない素子形成領域の一部にＮ型不純物イオンをイオン注入することにより、Ｎ型不純物層によるコレクタ取り出し領域７を形成する。
【００１７】
次いで、図２（ａ）に示すように、熱酸化膜５上にＣＶＤ（Chemical  Vapor  Deposition）法にて第１のシリコン窒化膜８を成膜する。その後、第１のシリコン窒化膜８上にＣＶＤ法にてシリコン酸化膜９を成膜する。
【００１８】
次いで、図２（ｂ）に示すように、図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングにてシリコン酸化膜９を加工する。これにより、真性ベース領域６上に位置するシリコン酸化膜９には、溝９ａが形成される。その後、図示せぬレジストパターンを剥離する。
【００１９】
次いで、図２（ｃ）に示すように、ＣＶＤ法にてシリコン酸化膜９及び溝９ａを含む基板の全面上に第２のシリコン窒化膜１０を成膜する。
【００２０】
次いで、図２（ｄ）に示すように、シリコン酸化膜９上に成膜された第２のシリコン窒化膜１０をエッチバックにて除去するとともに、真性ベース領域６に形成された溝９ａ内の第２のシリコン窒化膜１０及び第１のシリコン窒化膜８を除去する。この際に、溝９ａ内においては、シリコン酸化膜９の側壁に第２のシリコン窒化膜１０によるカバー膜１０ａが残る。
【００２１】
次いで、図３（ａ）に示すように、フッ酸によるウェットエッチングにて、溝９ａ内の熱酸化膜５を除去する。
【００２２】
次いで、図３（ｂ）に示すように、ＣＶＤ法にてシリコン酸化膜９及び溝９ａを含む基板の全面上にリンイオンが導入されたポリシリコン膜１１を成膜し、熱拡散させる。この際に、溝９ａにおいては、リンを熱拡散することによって真性ベース領域６内にリンの染み出し領域１２が形成される。
【００２３】
次いで、図３（ｃ）に示すように、シリコン酸化膜９上に成膜されたポリシリコン膜１１をエッチバックにて除去することにより、溝９ａ内にポリシリコンエミッタ１１ａが埋め込まれる。
【００２４】
次いで、図３（ｄ）に示すように、ＣＶＤ法にてシリコン酸化膜９及び溝９ａを含む基板の全面上に第３のシリコン窒化膜１３を成膜する。
【００２５】
次いで、図４（ａ）に示すように、シリコン酸化膜９上に位置する第３のシリコン窒化膜１３を除去する。これにより、溝９ａ内に第３シリコン窒化膜１３が埋め込まれるとともに、ポリシリコンエミッタ１１ａは、第１のシリコン窒化膜８、第３のシリコン窒化膜１３及びカバー膜１０ａによって覆われる。
【００２６】
上述した図４（ａ）に示す工程の次の工程を、図７に示すＢ−Ｂ'部に対応する断面図である図６を用いて説明する。図６（ａ）に示すように、シリコン酸化膜９上にレジストパターン１８を形成し、このレジストパターン１８をマスクとしてドライエッチングすることにより、第３のシリコン窒化膜１３及びカバー膜１０ａを除去する。これにより、溝９ａ内のポリシリコンエミッタ１１ａを露出させ、エミッタコンタクトホール１９ｃを形成する。その後、レジストパターン１８を剥離する。
【００２７】
上述した図６（ａ）に示す工程の次の工程を、図７に示すＡ−Ａ'部に対応する断面図である図４（ｂ）及び図７に示すＢ−Ｂ'部に対応する断面図である図６（ｂ）を用いて説明する。図４（ｂ）及び図６（ｂ）に示すように、シリコン酸化膜９上にレジストパターン１４を形成する。その後、このレジストパターン１４をマスクとしてシリコン酸化膜９をエッチングすることにより、ベース電極用コンタクトホール１９ａ及びコレクタ電極用コンタクトホール１９ｂを形成する。
【００２８】
上述した図４（ｂ）及び図６（ｂ）に示す工程の次の工程を、図７に示すＡ−Ａ'部に対応する断面図である図４（ｃ）を用いて説明する。図４（ｃ）に示すように、レジストパターン１４をマスクとして第１のシリコン窒化膜８及び熱酸化膜５をドライエッチングすることにより、真性ベース領域６及びコレクタ取り出し領域７を露出させる。この際に、ポリシリコンエミッタ１１ａ上部に形成されている第３のシリコン窒化膜１３の一部もエッチングされる。その後、レジストパターン１４を剥離する。
【００２９】
次いで、図４（ｄ）に示すように、真性ベース領域６において、ポリシリコンエミッタ１１ａをマスクとしてＰ型不純物イオンをイオン注入し、熱処理によって活性化することにより、Ｐ型不純物層による外部ベース領域１５を形成する。
【００３０】
上述した図４（ｄ）に示す工程の次の工程を、図７に示すＡ−Ａ'部に対応する断面図である図５及び図７に示すＢ−Ｂ'部に対応する断面図である図６（ｃ）を用いて説明する。図５及び図６（ｃ）に示すように、ベース電極用コンタクトホール１９ａ、コレクタ電極用コンタクトホール１９ｂ及びエミッタコンタクトホール１９ｃにＷプラグ１７ａ、１７ｂ及び１７ｃを埋め込む。なお、図７に斜線で示す部分はＷプラグ１７ａに相当する。次いで、Ｗプラグ１７ａ、１７ｂ、１７ｃ上及びシリコン酸化膜９上に配線１６を形成する。これにより、配線１６は、それぞれ、ポリシリコンエミッタ１１ａ、外部ベース領域１５及びコレクタ取り出し領域７に電気的に接続される。
【００３１】
以上、本発明の第１の実施形態によれば、ポリシリコンエミッタ１１ａの上面を第３のシリコン窒化膜１３で覆い、側面を第１のシリコン窒化膜８及びカバー膜１０ａで覆う構造としている。これにより、ベース電極となるＷプラグ１７ａをポリシリコンエミッタ１１ａに対して自己整合的に形成することが可能となる。また、ポリシリコンエミッタ１１ａをシリコン窒化膜１３にて保護している為、従来はポリシリコンエミッタとＷプラグのショート防止用として確保していた距離Ｌｂｃｎｔが不要となる。その為、ポリシリコンエミッタは、Ｗプラグとの合わせズレやトランジスタの寸法ばらつきの発生を考慮することなく設計することができる。つまり、ダマシン法にてポリシリコンエミッタを形成することにより、ポリシリコンエミッタとＷプラグとの合わせズレマージンを見込んだ寸法設計が不要となる。その為、従来Ｗプラグとの合わせズレを考慮して設けていたＬｐｏｌｙを縮小することによりトランジスタの高集積化が可能となる。
【００３２】
上述した寸法縮小効果の一例を表１に示す。これは、ゲート電極寸法が０．３５μｍの加工世代において期待できる寸法縮小値を表したものである。この表１に示すように、一つのトランジスタにおいて、片側のＬｂｃｎｔが２００ｎｍ縮小され、片側のＬｐｏｌｙが１００ｎｍ縮小されるため、両側合わせて合計６００ｎｍ縮小される。従って、チップ面積の縮小効果としては、例えば横一列に５００個の素子を配列して集積回路を構成した場合は０．３ｍｍの縮小効果が得られる。但し、表１に示す値は、露光機、ドライエッチングの装置性能及びプロセス性能に依存するものであり、加工世代によって変更される。
【００３３】
【表１】
2010123596.tif 000003
【００３４】
また、従来のトランジスタには、外部ベース長の寸法の影響により、外部ベースの寄生抵抗が高くなり、さらにベースとコレクタ間の寄生容量が大きくなることがあった。寄生抵抗及び寄生容量は、トランジスタの高速動作を阻害する要因となり、遮断周波数及び最大発振周波数の低下を引き起こすこととなる。しかし、活性トランジスタのエミッタとして機能するリンの染み出し領域とベース電極となるタングステンプラグの間にある外部ベース長の寸法が縮小されることにより、チップ面積の縮小及びベース電極とコレクタ容量低減によって最大発振周波数等の高周波特性向上を実現することができる。
【００３５】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図を参照して説明する。
図８（ａ）〜（ｄ）及び図９（ａ），（ｂ）は、本発明の第２の実施形態に係る半導体装置を説明する為の断面図である。図８は、図７に示すＡ−Ａ'部に対応する断面図であり、図９は、図７に示すＢ−Ｂ'部に対応する断面図である。また、第１の実施形態と同様の部分は省略して説明する。また、本実施形態による半導体装置の製造方法は、図８に示す順にしたがって形成されている為、図７に示すＡ−Ａ'部に対応する断面図にて説明するが、途中図９を用いて図７に示すＢ−Ｂ'部に対応する断面図にて説明する。
【００３６】
図１（ｃ）に示す熱酸化膜５が形成されるまでの工程は、第１の実施形態と同様である。その後、図８（ａ）に示すように、熱酸化膜５上にＣＶＤ法にて第１のシリコン酸化膜９を成膜する。
【００３７】
次いで、真性ベース領域６上に位置するシリコン酸化膜９に溝９ａを形成し、ＣＶＤ法にてシリコン酸化膜９及び溝９ａを含む基板の全面上に第１のシリコン窒化膜を成膜する。その後、シリコン酸化膜９上に成膜された第１のシリコン窒化膜をエッチバックにて除去することによって、図８（ｂ）に示す溝９ａの側壁にカバー膜１０ａが形成される。
【００３８】
次いで、溝９ａ内にポリシリコンエミッタ１１ａを形成し、溝９ａ内に第２のシリコン窒化膜１３を埋め込むまでの工程は、第１の実施形態と同様である。
【００３９】
上述した図８（ｂ）に示す工程の次の工程を、図７に示すＢ−Ｂ'部に対応する断面図である図９（ａ）を用いて説明する。図９（ａ）に示すように、シリコン酸化膜９上にレジストパターン１８を形成し、このレジストパターン１８をマスクとしてドライエッチングすることにより、第２のシリコン窒化膜１３及びカバー膜１０ａの一部を除去する。これにより、溝９ａ内のポリシリコンエミッタ１１ａを露出させ、エミッタコンタクトホール１９ｃを形成する。その後、レジストパターン１８を剥離する。
【００４０】
上述した図９（ａ）に示す工程の次の工程を、図７に示すＡ−Ａ'部に対応する断面図である図８（ｃ）を用いて説明する。図８（ｃ）に示すように、シリコン酸化膜９上にレジストパターン１４を形成し、このレジストパターン１４をマスクとしてシリコン酸化膜９をエッチングすることにより、ベース電極用コンタクトホール１９ａ及びコレクタ電極用コンタクトホール１９ｂを形成する。
【００４１】
上述した図８（ｃ）に示す工程の次の工程を、図７に示すＡ−Ａ'部に対応する断面図である図８（ｄ）及び図７に示すＢ−Ｂ'部に対応する断面図である図９（ｂ）を用いて説明する。図８（ｄ）及び図９（ｂ）に示すように、ベース電極用コンタクトホール１９ａ、コレクタ電極用コンタクトホール１９ｂ及びエミッタコンタクトホール１９ｃにＷプラグ１７ａ、１７ｂ及び１７ｃを埋め込む。次いで、Ｗプラグ１７ａ、１７ｂ、１７ｃ上及びシリコン酸化膜９上に配線１６を形成する。これにより、配線１６は、それぞれ、ポリシリコンエミッタ１１ａ、外部ベース領域１５及びコレクタ取り出し領域７に電気的に接続される。
【００４２】
以上、本発明の第２の実施施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４４】
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＡ−Ａ'部の断面図。
【図２】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＡ−Ａ'部の断面図。
【図３】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＡ−Ａ'部の断面図。
【図４】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＡ−Ａ'部の断面図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＡ−Ａ'部の断面図。
【図６】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＢ−Ｂ'部の断面図。
【図７】本発明の第１の実施形態に係る半導体装置を説明する為の平面図。
【図８】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＡ−Ａ'部の断面図。
【図９】（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図７に示すＢ−Ｂ'部の断面図。
【図１０】従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００４５】
１，２１・・・シリコン基板、２，２２・・・サブコレクタ、３，２３・・・エピタキシャル層、４，２４・・・素子分離膜、５，２５・・・熱酸化膜、６，２６・・・真性ベース領域、７，２７・・・コレクタ取り出し領域、８・・・第１のシリコン窒化膜、９・・・シリコン酸化膜、９ａ・・・溝、１０・・・第２のシリコン窒化膜、１０ａ・・・カバー膜、１１・・・ポリシリコン膜、１１ａ，３１・・・ポリシリコンエミッタ、１２，３２・・・リンの染み出し領域、１３・・・第３のシリコン窒化膜、１４，１８・・・レジストパターン、１５，３５・・・外部ベース領域、１６，３８・・・配線、１７，３７・・・Ｗプラグ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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