(57)【要約】      （修正有）【課題】エッチングマスクの除去処理において異物が存在する絶縁層中に混入した異物によって、画素電極と共通電極間において電気的な短絡が生じることを抑制する。【解決手段】平坦化層１８には共通電極１２が形成されている。共通電極１２は接続電極１３と電気的に接続され、さらに接続電極１３は、コンタクトホールＣＨ２を介して共通配線１３１と電気的に接続されている。共通電極１２を覆うように形成された絶縁層５０を挟んで、画素電極１１が形成されている。画素電極１１は、コンタクトホールＣＨ１によってドレイン電極２０ｄと電気的に接続されている。画素電極１１と接続電極１３とは、いずれも平坦化層１８上に形成されていることが解る。すなわち、画素電極１１と接続電極１３とは、同じ層に形成されている。言い換えると、画素電極１１とドレイン電極２０ｄとの接続と、接続電極１３と共通配線１３１との接続を、同時に行う。【選択図】図２
2010102220.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、
前記一方の基板の前記面上に第１の導電層を形成する工程と、
前記第１の導電層上に前記絶縁層を形成する工程と、
前記絶縁層上に第１のレジストマスクを形成する工程と、
前記第１のレジストマスクを用いて、当該第１のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、
前記第１のレジストマスクを用いて、前記第１の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第１の電極を形成する工程と、
前記第１のレジストマスクをアッシング処理して、当該第１のレジストマスクの一部を除去する工程と、
前記第１のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程と、
前記第１のレジストマスクを剥離する工程と、
前記絶縁層が除去されて露出した前記第１の電極、および前記第１のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第２の導電層を形成する工程と、
前記形成された第２の導電層上に第２のレジストマスクを形成する工程と、
前記第２のレジストマスクを用いて、前記第２の導電層をエッチング処理し、前記第２の電極と露出した前記第１の電極を覆う領域を有する第３の電極とを形成する工程と、
を含むことを特徴とする液晶装置の製造方法。
【請求項２】
請求項１に記載の液晶装置の製造方法であって、
前記液晶装置は、それぞれ開口部を有し、前記所定の電圧を供給する第１の電源端子と第２の電源端子とが前記一方の基板に設けられ、
前記第２の導電層を形成する工程において、当該第２の導電層は、前記第１の電源端子と前記第２の電源端子とが有するそれぞれの前記開口部を覆うように形成され、
前記第２の電極と前記第３の電極とを形成する工程において、前記第２の電極は前記第１の電源端子が有する開口部を覆い、前記第３の電極は前記第２の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする液晶装置の製造方法。
【請求項３】
請求項２に記載の液晶装置の製造方法であって、
前記第１の電源端子もしくは前記第２の電源端子の少なくとも一方には、前記開口部において前記第１の電源端子もしくは前記第２の電源端子を覆う絶縁膜が形成され、
前記第１のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程において、前記開口部を覆う絶縁膜を同時に除去することを特徴とする液晶装置の製造方法。
【請求項４】
請求項１ないし３のいずれか一項に記載の液晶装置の製造方法であって、
前記第１のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする液晶装置の製造方法。
【請求項５】
請求項１ないし４のいずれか一項に記載の液晶装置の製造方法であって、
前記第２のレジストマスクを用いて、前記第２の導電層をエッチング処理して、前記第２の電極と前記第１の電極を覆う領域を有する前記第３の電極とを形成する工程において、
前記第２の導電層がエッチングされる領域は、前記絶縁層の端部を露出させない領域であることを特徴とする液晶装置の製造方法。
【請求項６】
一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、
前記一方の基板の前記面上に第１の導電層を形成する工程と、
前記第１の導電層上に絶縁層を形成する工程と、
前記絶縁層上に第１のレジストマスクを形成する工程と、
前記第１のレジストマスクを用いて、当該第１のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、
前記第１のレジストマスクを用いて、前記第１の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第１の電極と第３の電極とを形成する工程と、
前記第１のレジストマスクをアッシング処理して、当該第１のレジストマスクの一部を除去する工程と、
前記第１のレジストマスクの一部を除去することによって露出し、前記第３電極を覆う前記絶縁層を除去する工程と、
前記第１のレジストマスクを剥離する工程と、
前記絶縁層が除去されて露出した前記第３の電極、および前記第１のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第２の導電層を形成する工程と、
前記形成された第２の導電層上に第２のレジストマスクを形成する工程と、
前記第２のレジストマスクを用いて、前記第２の導電層をエッチング処理して、前記第２の電極を形成する工程と、
を含むことを特徴とする液晶装置の製造方法。
【請求項７】
請求項６に記載の液晶装置の製造方法であって、
前記液晶装置は、それぞれ開口部を有し、端子間で前記所定の電圧を供給する第１の電源端子と第２の電源端子とが前記一方の基板に設けられ、
前記第１の導電層を形成する工程において、当該第１の導電層は、前記第１の電源端子と前記第２の電源端子とが有するそれぞれの前記開口部を覆うように形成され、
前記第１の電極と前記第３の電極とを形成する工程において、前記第１の電極は前記第１の電源端子が有する開口部を覆い、前記第３の電極は前記第２の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする液晶装置の製造方法。
【請求項８】
請求項６または７に記載の液晶装置の製造方法であって、
前記第１のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする液晶装置の製造方法。
【請求項９】
請求項６ないし８のいずれか一項に記載の液晶装置の製造方法であって、
前記第２の電極を形成する工程は、前記第２のレジストマスクを用いて、前記絶縁層の端部を露出させないように前記第２の導電層をエッチング処理することを特徴とする液晶装置の製造方法。
【請求項１０】
一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記第１の電極、前記絶縁層、および前記第２の電極が、請求項１ないし５のいずれか一項に記載の液晶装置の製造方法で形成されていることを特徴とする液晶装置。
【請求項１１】
一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記第１の電極、前記絶縁層、および前記第２の電極が、請求項６ないし９のいずれか一項に記載の液晶装置の製造方法で形成されていることを特徴とする液晶装置。
【請求項１２】
一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが積層形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記一方の基板には、端子間で前記所定の電圧を供給する第１の電源端子および第２の電源端子と、前記第１の電極と電気的な接続を有し前記第２の電極と同じ層に形成された第３の電極と、が設けられ、
前記第１の電極は、前記第３の電極の形成領域内に設けられた第１の開口部によって前記第１の電源端子と電気的に接続され、
前記第２の電極は、当該第２の電極の形成領域内に設けられた第２の開口部によって前記第２の電源端子と電気的に接続され、
ていることを特徴とする液晶装置。
【請求項１３】
請求項１２に記載の液晶装置であって、
前記絶縁層の領域端部は、前記第２の電極または前記第３の電極によって平面的に覆われていることを特徴とする液晶装置。
【請求項１４】
一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが積層形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記一方の基板には、端子間で前記所定の電圧を供給する第１の電源端子および第２の電源端子と、前記第２の電極と電気的な接続を有し前記第１の電極と同じ層に形成された第３の電極と、が設けられ、
前記第１の電極は、当該第１の電極の形成領域内に設けられた第１の開口部によって前記第１の電源端子と電気的に接続され、
前記第２の電極は、前記第３の電極の形成領域内に設けられた第２の開口部によって前記第２の電源端子と電気的に接続され、
ていることを特徴とする液晶装置。
【請求項１５】
請求項１４に記載の液晶装置であって、
前記絶縁層の領域端部は、前記第２の電極によって平面的に覆われていることを特徴とする液晶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶装置の製造方法および液晶装置に関する。
【背景技術】
【０００２】
近年、液晶装置における表示特性（例えば視野角）を改善する方式として、ＦＦＳ（Fringe-Field Switching）と呼ばれる方式を採用した液晶装置がある。これは、液晶層を挟持する一対の基板のうち一方の基板の液晶側の面に、液晶層に向かって順に、ベタの第１の電極とスリットを有する第２の電極とを絶縁層を介して形成して画素を構成し、この２つの電極間において発生する電界によって画素に対応する液晶層を駆動して、画像を表示するものである。
【０００３】
従って、ＦＦＳ方式の液晶装置において２つの電極間に画像に応じた所定の電圧を印加することによって画像表示を行う。このため、通常液晶装置では、２つの電極が形成された一方の基板側の面において、この所定の電圧を供給するための２つの電源端子が形成され、それぞれコンタクトホールを介して２つの電極と電気的に接続される構成を有している。
【０００４】
例えば、特許文献１に開示されているように、１つの電極としての画素電極は、１つの電源端子としてのソース電極とコンタクトホールを介して接続され、もう１つの電極としての共通電極は、もう１つの電源端子としての外周共通電位ラインと接続されている。そして、画素電極と共通電極は、絶縁膜を挟んで積層配置されている。
【０００５】
【特許文献１】特開２００８−３２８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された構成を有する画素電極と共通電極において、液晶層から遠い方に位置する共通電極がまず基板面に形成される。このとき、共通電極は、通常蒸着等によって基板面の全面に形成され、コンタクトホール（開口部）によって外周共通電位ラインと接続される。しかしながら、このとき本来は画素電極とソース電極との接続を行うためのコンタクトホールをこの共通電極が埋めてしまうことになる。そこで、マスクエッチングにより、画素電極とソース電極との接続を行うためのコンタクトホールを埋めている共通電極を取り除き、その後マスクエッチングで使用したエッチングマスク自体を取り除く除去処理を行う。こうして、画素電極とソース電極との接続を行うためのコンタクトホールを、共通電極を取り除くことによって元の開口状態に戻すのである。
【０００７】
このとき、エッチングマスクの除去処理において使用するエッチング液は原理的に共通電極の表面と触れることになる。そのため、エッチング液中に異物が存在していると、この異物が共通電極の表面に残留し、その後共通電極上に形成される絶縁層中にこの異物が混入して残存する確率が高くなる。この結果、絶縁層中に混入した異物によって、画素電極と共通電極間において電気的な短絡が生じる虞があった。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００９】
［適用例１］一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、前記一方の基板の前記面上に第１の導電層を形成する工程と、前記第１の導電層上に前記絶縁層を形成する工程と、前記絶縁層上に第１のレジストマスクを形成する工程と、前記第１のレジストマスクを用いて、当該第１のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、前記第１のレジストマスクを用いて、前記第１の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第１の電極を形成する工程と、前記第１のレジストマスクをアッシング処理して、当該第１のレジストマスクの一部を除去する工程と、前記第１のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程と、前記第１のレジストマスクを剥離する工程と、前記絶縁層が除去されて露出した前記第１の電極、および前記第１のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第２の導電層を形成する工程と、前記形成された第２の導電層上に第２のレジストマスクを形成する工程と、前記第２のレジストマスクを用いて、前記第２の導電層をエッチング処理し、前記第２の電極と露出した前記第１の電極を覆う領域を有する第３の電極とを形成する工程と、を含むことを特徴とする。
【００１０】
この方法によれば、第３の電極が第１の電極と導通しているので、１つの導電層をエッチングして形成した第２の電極と第３の電極間に所定の電圧を印加すれば、第１の電極と第２の電極にこの所定の電圧を印加することができる。従って、第１の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第２の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第１の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第１の電極と第２の電極との間の短絡が抑制される。
【００１１】
［適用例２］上記液晶装置の製造方法であって、前記液晶装置は、それぞれ開口部を有し、前記所定の電圧を供給する第１の電源端子と第２の電源端子とが前記一方の基板に設けられ、前記第２の導電層を形成する工程において、当該第２の導電層は、前記第１の電源端子と前記第２の電源端子とが有するそれぞれの前記開口部を覆うように形成され、前記第２の電極と前記第３の電極とを形成する工程において、前記第２の電極は前記第１の電源端子が有する開口部を覆い、前記第３の電極は前記第２の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする。
【００１２】
この方法によれば、第２の導電層の形成時に、所定の電圧を供給する２つの電源端子と、第２の電極および第３の電極と、の電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
【００１３】
［適用例３］上記液晶装置の製造方法であって、前記第１の電源端子もしくは前記第２の電源端子の少なくとも一方には、前記開口部において前記第１の電源端子もしくは前記第２の電源端子を覆う絶縁膜が形成され、前記第１のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程において、前記開口部を覆う絶縁膜を同時に除去することを特徴とする。
【００１４】
この方法によれば、第２の導電層の形成時に、所定の電圧を供給する電源端子を電気的な接続が可能な開口状態とするので、第２の電極および第３の電極との電気的な接続をコンタクトホールによって確実に行うことができる。
【００１５】
［適用例４］上記液晶装置の製造方法であって、前記第１のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする。
【００１６】
この方法によれば、アッシング処理によって除去したい第１のレジストマスクの一部を容易に設定することができる。
【００１７】
［適用例５］上記液晶装置の製造方法であって、前記第２のレジストマスクを用いて、前記第２の導電層をエッチング処理して、前記第２の電極と前記第１の電極を覆う領域を有する前記第３の電極とを形成する工程において、前記第２の導電層がエッチングされる領域は、前記絶縁層の端部を露出させない領域であることを特徴とする。
【００１８】
この方法によれば、絶縁層の端部は、第２の電極または第３の電極によって覆われることになるので、異物が侵入する虞がない。従って、例えば第１の電極が腐食される虞もなく、表示品質の良い液晶装置が得られる。
【００１９】
［適用例６］一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、前記一方の基板の前記面上に第１の導電層を形成する工程と、前記第１の導電層上に絶縁層を形成する工程と、前記絶縁層上に第１のレジストマスクを形成する工程と、前記第１のレジストマスクを用いて、当該第１のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、前記第１のレジストマスクを用いて、前記第１の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第１の電極と第３の電極とを形成する工程と、前記第１のレジストマスクをアッシング処理して、当該第１のレジストマスクの一部を除去する工程と、前記第１のレジストマスクの一部を除去することによって露出し、前記第３電極を覆う前記絶縁層を除去する工程と、前記第１のレジストマスクを剥離する工程と、前記絶縁層が除去されて露出した前記第３の電極、および前記第１のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第２の導電層を形成する工程と、前記形成された第２の導電層上に第２のレジストマスクを形成する工程と、前記第２のレジストマスクを用いて、前記第２の導電層をエッチング処理して、前記第２の電極を形成する工程と、を含むことを特徴とする。
【００２０】
この方法によれば、１つの導電層を分割して形成した第１の電極と第３の電極間に所定の電圧を印加すれば、第３の電極の露出部分において第３の電極と第２の電極が導通しているので、第１の電極と第２の電極にこの所定の電圧を印加することができる。従って、第１の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第２の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第１の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第１の電極と第２の電極との間の短絡が抑制される。また、絶縁層の端部は、第２の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第１の電極や絶縁層が損傷する虞もなく、表示品質の良い液晶装置が得られる。
【００２１】
［適用例７］上記液晶装置の製造方法であって、前記液晶装置は、それぞれ開口部を有し、前記所定の電圧を供給する第１の電源端子と第２の電源端子とが前記一方の基板に設けられ、前記第１の導電層を形成する工程において、当該第１の導電層は、前記第１の電源端子と前記第２の電源端子のそれぞれとが有する前記開口部を覆うように形成され、前記第１の電極と前記第３の電極とを形成する工程において、前記第１の電極は前記第１の電源端子が有する開口部を覆い、前記第３の電極は前記第２の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする。
【００２２】
この方法によれば、第１の導電層の形成時に、所定の電圧を供給する電源端子と、第１の電極および第３の電極と、の電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、各電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
【００２３】
［適用例８］上記液晶装置の製造方法であって、前記第１のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする。
【００２４】
この方法によれば、アッシング処理によって除去したい第１のレジストマスクの一部を容易に設定することができる。
【００２５】
［適用例９］上記液晶装置の製造方法であって、前記第２の電極を形成する工程は、前記第２のレジストマスクを用いて、前記絶縁層の端部を露出させないように前記第２の導電層をエッチング処理することを特徴とする。
【００２６】
この方法によれば、絶縁層の端部は、第２の電極によって覆われることになるので、異物が侵入する虞がない。従って、例えば第１の電極が腐食される虞もなく、表示品質の良い液晶装置が得られる。
【００２７】
［適用例１０］一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記第１の電極、前記絶縁層、および前記第２の電極が、上記適用例１〜５のいずれかの液晶装置の製造方法で形成されていることを特徴とする。
【００２８】
この構成によれば、１つの導電層を分割して形成した第２の電極と第３の電極間に所定の電圧を印加すれば、第３の電極が第１の電極と導通しているので、第１の電極と第２の電極にこの所定の電圧を印加することができる。従って、第１の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第２の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第１の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第１の電極と第２の電極との間の短絡が抑制される。
【００２９】
［適用例１１］一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記第１の電極、前記絶縁層、および前記第２の電極が、上記適用例６〜９のいずれかの液晶装置の製造方法で形成されていることを特徴とする。
【００３０】
この構成によれば、１つの導電層を分割して形成した第１の電極と第３の電極間に所定の電圧を印加すれば、第３の電極と第２の電極が導通しているので、第１の電極と第２の電極にこの所定の電圧を印加することができる。従って、第１の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第２の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第１の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第１の電極と第２の電極との間の短絡が抑制される。また、絶縁層の端部は、第２の導電層すなわち第２の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第１の電極が腐食される虞もなく、表示品質の良い液晶装置が得られる。
【００３１】
［適用例１２］一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが積層形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記一方の基板には、端子間で前記所定の電圧を供給する第１の電源端子および第２の電源端子と、前記第１の電極と電気的な接続を有し前記第２の電極と同じ層に形成された第３の電極と、が設けられ、前記第１の電極は、前記第３の電極の形成領域内に設けられた第１の開口部によって前記第１の電源端子と電気的に接続され、前記第２の電極は、当該第２の電極の形成領域内に設けられた第２の開口部によって前記第２の電源端子と電気的に接続され、ていることを特徴とする。
【００３２】
この構成によれば、第２の電極と第３の電極とを同時に形成することができる。そして、第２の電極および第３の電極の形成時に、所定の電圧を供給する電源端子との電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
【００３３】
［適用例１３］上記液晶装置であって、前記絶縁層の領域端部は、前記第２の電極または前記第３の電極によって平面的に覆われていることを特徴とする。
【００３４】
この構成によれば、絶縁層の端部は、第２の電極または第３の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第１の電極が腐食される虞もなく、品質の良い液晶装置が得られる。
【００３５】
［適用例１４］一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第１の電極と絶縁層と第２の電極とが積層形成され、前記第１の電極と前記第２の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記一方の基板には、端子間で前記所定の電圧を供給する第１の電源端子および第２の電源端子と、前記第２の電極と電気的な接続を有し前記第１の電極と同じ層に形成された第３の電極と、が設けられ、前記第１の電極は、当該第１の電極の形成領域内に設けられた第１の開口部によって前記第１の電源端子と電気的に接続され、前記第２の電極は、前記第３の電極の形成領域内に設けられた第２の開口部によって前記第２の電源端子と電気的に接続され、ていることを特徴とする。
【００３６】
この構成によれば、第１の電極と第３の電極とを同時に形成することができる。そして、第１の電極および第３の電極の形成時に、所定の電圧を供給する電源端子との電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
【００３７】
［適用例１５］上記液晶装置であって、前記絶縁層の領域端部は、前記第２の電極によって平面的に覆われていることを特徴とする。
【００３８】
この構成によれば、絶縁層の端部は、第２の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第１の電極が腐食される虞もなく、品質の良い液晶装置が得られる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明を実施例に基づいて説明する。なお、以降の説明において用いる図面は、説明のために誇張して図示している場合もあり、必ずしも実際の大きさや長さを示すものでないことは言うまでもない。
【００４０】
（液晶装置の構成）
図１は、本発明の一実施例となる液晶装置１００について、その構成を模式的に示した説明図である。液晶装置１００は、一対の基板としての素子基板１と対向基板３が、その周辺に配置された図示しないシール材によって、図示しない液晶層を封止状態で挟んで貼り合わされた構造を有し、その表示部分には、複数の画素Ｓが構成されている。
【００４１】
一方の基板としての素子基板１は、ガラスや石英または樹脂などの透光性を有する基材からなり、対向基板３が対向していない領域部分に、液晶層に対して電界を印加して駆動するための駆動用ＩＣ２を具備している。駆動用ＩＣ２は、図示しないケーブルから入力される種々の信号によって液晶層の駆動信号を生成する回路を内装する。すなわち、データ駆動回路１１０、走査駆動回路１２０、および共通電極端子１３０を有する。そして、データ駆動回路１１０からはデータ線１１１が、走査駆動回路１２０からは走査線１２１が、共通電極端子１３０からは共通配線１３１が、それぞれ図１に示したように配線形成されている。
【００４２】
データ線１１１と走査線１２１との交点付近には、各画素Ｓに対応してそれぞれ図示しない薄膜トランジスタが形成されている。薄膜トランジスタは、走査線１２１によって供給される電圧によってオン・オフが制御され、薄膜トランジスタがオンしたとき、データ線１１１によって供給される電圧は、図示しない薄膜トランジスタのドレイン電極から出力される。画素Ｓ毎に設けられた画素電極１１は、このドレイン電極に対して開口部としてのコンタクトホールＣＨ１を介して接続され、データ線１１１によって供給される電圧は、画素電極１１に導通印加されるように構成されている。
【００４３】
一方、共通配線１３１は、これに接続された共通電極端子１３０によって、各画素に同じ電圧（例えば接地電位の電圧）を、開口部としてのコンタクトホールＣＨ２を介して総ての画素Ｓの領域に設けられた共通電極１２に供給する。画素電極１１と共通電極１２は、絶縁層（後述する）を挟んで素子基板１の法線方向に積層形成され、画素電極１１と共通電極１２のうち液晶層側に近い方の電極にスリットが形成されている。この結果、画素電極１１と共通電極１２との間に印加する電圧に応じて、液晶層に対して素子基板１と略平行な方向を有する所謂横電界が発生して、液晶分子の配向制御を行う。このように、液晶装置１００は、ＦＦＳ（Fringe-Field Switching）方式と呼ばれる横電界方式の液晶装置としての構成を有する。
【００４４】
なお、対向基板３は、ガラスや石英または樹脂などの透光性を有する基材からなり、液晶層側（図面裏側）の面に、画像の表示領域である画素Ｓの領域以外を遮光するように、遮光層が形成されている。また、画素Ｓの領域には、所定の波長を透過するフィルタ層が形成されている。従って、対向基板３は、画素Ｓ間が遮光層によって遮光され、フィルタ層によって特定される波長を有する光を、画素Ｓの領域から射出するカラーフィルタである。なお、本実施例では、画素Ｓは、画素電極１１と共通電極１２とが平面的に重なる領域内に位置するように形成され、凡そ画素電極１１の大きさを有するものとした。
【００４５】
さて、このような構成を有する液晶装置１００では、コンタクトホールＣＨ１を介しての画素電極１１とドレイン電極との接続、および、コンタクトホールＣＨ２を介しての共通電極１２もしくは共通電極１２と接続されたもう一つの電極と共通配線１３１との接続を、一回の導電層の形成工程で同時に行うようにした。この結果、所定の電圧を供給するそれぞれの電源端子と、画素電極１１および共通電極１２との電気的な接続を同時に行うことが可能となるのである。
【００４６】
ところで、本実施例におけるＦＦＳ方式の液晶装置１００は、画素電極１１が液晶層に近い方の電極（請求項記載の第２の電極に相当）となる場合と、共通電極１２が液晶層に近い方の電極（請求項記載の第２の電極に相当）となる場合とが存在する。そこで、本実施例では、画素電極１１が液晶層に近い場合を第１実施形態として、共通電極１２が液晶層に近い場合を第２実施形態として、以下説明する。
【００４７】
（第１実施形態）
＜画素の構成＞
画素電極１１が液晶層に近い方の電極である場合における画素Ｓの構成について、図２を用いて説明する。図２は、図１において二点鎖線の円で囲んだ領域を拡大表示した模式図である。図２（ａ）は、その領域において画素Ｓを含む平面構成を示し、対向基板３側から見た素子基板１を、対向基板３を透視状態で図示している。図２（ｂ）は、図２（ａ）におけるＢ−Ｂ断面を示している。
【００４８】
図２（ａ）に示したように、素子基板１には、データ線１１１と走査線１２１とが形成されている。そして、この両配線の交点付近には、データ線１１１の配線が延伸して形成されたソース電極２０ｓと、チャネル領域が形成された半導体層２０ａと、走査線１２１が兼ねるゲート電極２０ｇと、ドレイン電極２０ｄと、からなる薄膜トランジスタ２０が形成されている。そして、ドレイン電極２０ｄは、コンタクトホールＣＨ１を介して、画素電極１１と結線されている。従って、走査線１２１すなわちゲート電極２０ｇに供給される電圧によって、薄膜トランジスタ２０がオンすると、データ線１１１に供給された電圧が、第２の電源端子としてのドレイン電極２０ｄを介して第２の電極としての画素電極１１に印加される。画素電極１１は、略画素Ｓの領域形状を有し、その領域内には図示するようにＦＦＳ方式の駆動を行うための複数のスリットＳＬが形成されている。
【００４９】
また、素子基板１には、第１の電源端子としての共通配線１３１が形成されている。そして、この共通配線１３１に対して、第３の電極としての接続電極１３が、コンタクトホールＣＨ２を介して電気的に接続されている。接続電極１３は、第１の電極としての共通電極１２とクロスハッチングで示した接続部分１２ｃにおいて接続されている。
【００５０】
共通電極１２は、コンタクトホールＣＨ１の部分を除き、画素電極１１の領域が絶縁層を介してその領域内に存在するように、平坦化層１８上に形成されている。このように形成された画素電極１１と共通電極１２との間に印加される電圧によって、前述したようにＦＦＳ方式による液晶分子の配向制御が行われる。
【００５１】
画素Ｓの構成について、図２（ｂ）に示した断面図を用いてさらに詳しく説明する。図示するように、液晶装置１００は、素子基板１と対向基板３とによって液晶層４を挟持した構成を有している。なお、素子基板１と対向基板３における液晶層４と反対側の各表面には、それぞれ偏光板４４と偏光板４５が貼付されている。
【００５２】
まず、対向基板３について説明する。対向基板３は、本実施例ではガラス材料からなる基材３１に対して、液晶層４側の面に、遮光層３２、フィルタ層３３、オーバーコート層３４、配向膜３６が順次形成されたものである。
【００５３】
遮光層３２は金属膜（例えばクロム）や樹脂からなり、画素Ｓに相当する領域を区画している。フィルタ層３３は、例えばアクリル樹脂等からなり、区画された画素Ｓの領域で表示する色（本実施例ではＲ，Ｇ，Ｂの各色）に対応する色材を含有している。オーバーコート層３４は、遮光層３２とフィルタ層３３とを覆うように形成されている。オーバーコート層３４は、透光性を有する樹脂からなる。
【００５４】
配向膜３６は、オーバーコート層３４を覆うように形成されている。配向膜３６は、例えばポリイミド樹脂からなる。配向膜３６の表面には所定の方向に配向処理が施されている。
【００５５】
次に、素子基板１について説明する。素子基板１は、本実施例ではガラス材料からなる基材１４に対して、液晶層４側の面に、半導体層２０ａ、ゲート絶縁層１５、走査線１２１（ゲート電極２０ｇ）、層間絶縁層１６、データ線１１１（ソース電極２０ｓ）およびドレイン電極２０ｄ、共通配線１３１、絶縁膜１７、平坦化層１８、共通電極１２、絶縁層５０、画素電極１１および接続電極１３、配向膜１９が順次形成されたものである。
【００５６】
走査線１２１（ゲート電極２０ｇ）、共通配線１３１、データ線１１１（ソース電極２０ｓ）、およびドレイン電極２０ｄは、金属材料（例えばアルミニウム）によって形成されている。また、ゲート絶縁層１５は例えば酸化シリコンが、半導体層２０ａは、ポリシリコンが、層間絶縁層１６および絶縁膜１７は例えば酸化シリコンや窒化シリコンが、それぞれ用いられて形成される。
【００５７】
平坦化層１８は、透光性を有する樹脂（例えばポジ型あるいはネガ型の感光性を有するアクリル樹脂や、ＵＶ硬化型樹脂）が用いられて形成される。さらに、平坦化層１８の液晶層４側に位置する平坦面には、総ての画素Ｓの領域に渡って、透光性を有する導電材料（例えばＩＴＯ（Indium Tin Oxide））からなる共通電極１２が形成されている。共通電極１２は、その一部である接続部分１２ｃが接続電極１３と電気的に接続され、さらに接続電極１３は、コンタクトホールＣＨ２を介して共通配線１３１と電気的に接続されている。従って、共通電極１２は接続電極１３を介して共通配線１３１と接続されている。
【００５８】
共通電極１２を覆うように形成された絶縁層５０は、例えば酸化シリコンや窒化シリコンなどが用いられ、透光性を有する透明層として形成される。この絶縁層５０を挟んで、画素Ｓの領域に相当する領域に渡って、透光性を有する導電材料（例えばＩＴＯ）からなる画素電極１１が形成されている。画素電極１１は、コンタクトホールＣＨ１によってドレイン電極２０ｄと電気的に接続されている。
【００５９】
配向膜１９は、画素電極１１の液晶層４側であって、少なくとも画素電極１１を覆うように形成されている。配向膜１９は、例えばポリイミド樹脂からなる。
【００６０】
さて、図２（ｂ）に示したように、本実施形態において形成される画素電極１１と接続電極１３とは、いずれも絶縁層５０上に形成されていることが解る。すなわち、画素電極１１と接続電極１３とは、同じ層に形成されている。言い換えると、本実施形態によれば、コンタクトホールＣＨ１を介しての画素電極１１とドレイン電極２０ｄとの接続と、コンタクトホールＣＨ２を介しての接続電極１３と共通配線１３１との接続を、同時に行うことができる。
【００６１】
この結果、前述の特許文献１に開示された従来例のように、電極と電源端子との接続を、コンタクトホールごとに別々に行う必要がない。また、次に説明する製造方法によれば、共通電極１２と絶縁層５０とを連続して形成しても、この絶縁層５０を剥離することなく画素電極１１と接続電極１３とを形成することが可能である。従って、共通電極１２上に異物が残留する確率が低くなるので、絶縁層５０に異物が含まれることによる共通電極１２と画素電極１１との間の短絡が抑制されるという効果を奏する。
【００６２】
＜製造方法＞
それでは、本実施形態の液晶装置１００の製造方法のうち、画素電極１１と絶縁層５０、および共通電極１２（接続電極１３）の形成に関して、図３に示した工程フロー図に従って説明する。なお本実施形態では、図３に示したように平坦化層１８の形成（ステップＳ１００）までの製造工程は、既に開示された周知の製造方法によって形成されるものとし、それらの工程については説明を省略する。
【００６３】
《共通電極形成》
まず、図３におけるステップＳ１０１からステップＳ１０５までの共通電極１２の形成工程を、図４を参照しながら説明する。図４は、製造工程途中の素子基板１について、図２（ａ）におけるＢ−Ｂ断面を示す模式図である。
【００６４】
ステップＳ１０１では、第１の導電層の形成処理を行う。ここでは、図４（ａ）に示したように、共通電極１２の材料（ＩＴＯ）を平坦化層１８上に、例えば蒸着処理によって配置して第１の導電層１２ａを形成する。なお、平坦化層１８には、ドレイン電極２０ｄの平面領域内であって、絶縁膜１７が露出するコンタクトホールＣＨ１が形成され、共通配線１３１の平面領域内であって、同じく絶縁膜１７が露出するコンタクトホールＣＨ２が形成されている。
【００６５】
つぎに、ステップＳ１０２にて、絶縁層の形成処理を行う。ここでは図４（ｂ）に示したように、第１の導電層１２ａの形成後、連続して、この第１の導電層１２ａ上に絶縁層５０を蒸着処理等によって配置して形成する。従って、第１の導電層１２ａの表面に異物が存在する確率が低い状態で、第１の導電層１２ａ上に絶縁層５０が形成される。
【００６６】
つぎに、ステップＳ１０３にて、第１のレジストマスクの形成処理を行う。ここでは図４（ｃ）に示したように、他より薄い薄肉部分６１を有し、コンタクトホールＣＨ１およびコンタクトホールＣＨ２に対応する部分に開口部分を有するように、第１のレジストマスク６０を形成する。具体的には、例えばポジ型感光性樹脂材料をスピンコート法などにより塗布形成した後、コンタクトホールＣＨ１およびコンタクトホールＣＨ２に対応する部分を開口部とし、薄肉部分６１に対応する部分をハーフトーンとしたハーフトーンマスクによって露光現像処理して形成することができる。なお、薄肉部分６１を有する理由については後述する。
【００６７】
つぎに、ステップＳ１０４にて、絶縁層５０の除去処理を行う。ここでは図４（ｄ）に示したように、絶縁層５０の領域のうち、第１のレジストマスク６０で覆われた領域以外の絶縁層を除去する。このとき、コンタクトホールＣＨ１とコンタクトホールＣＨ２と平面的に重なる部分に形成されている絶縁層が除去される。
【００６８】
つぎに、ステップＳ１０５にて、第１の導電層をオーバーエッチング処理する。ここでは図４（ｅ）に示したように、第１の導電層１２ａを、第１のレジストマスク６０で覆われた領域の端部において、端部から領域内に所定量入り込んだところまでエッチングする所謂オーバーエッチングを行うのである。例えば、所定量が０．５〜１μｍ程度になるように、エッチング時間（エッチング量）を管理してオーバーエッチングする。この結果、図示するように、コンタクトホールＣＨ１およびコンタクトホールＣＨ２において第１の導電層１２ａが除去されて、共通電極１２が形成される。なお、オーバーエッチング処理の目的は、後述する画素電極１１の形成において、共通電極１２との短絡を防止することである。
【００６９】
《絶縁層形成》
次に、図３におけるステップＳ１０６からステップＳ１０８までの絶縁層５０の形成工程を、図５を参照しながら説明する。図５は、ステップＳ１０５以降の製造工程途中の素子基板１について、図２（ａ）におけるＢ−Ｂ断面を示す模式図である。
【００７０】
ステップＳ１０６では、第１のレジストマスクをアッシング処理する。ここでは、図５（ａ）に示したように、第１のレジストマスク６０における薄肉部分６１が除去されるまでアッシング処理する。具体的には、レジストを気相中でオゾンやプラズマにより灰化（Ashing）することにより除去する。この結果、絶縁層５０のうち薄肉部分６１に対応する部分５０ａが露出する。つまり、第１のレジストマスク６０に薄肉部分６１を形成することによって、絶縁層５０のうち薄肉部分６１に対応する部分５０ａをアッシング処理によって露出させることができるのである。
【００７１】
つぎに、ステップＳ１０７にて、絶縁層の除去処理を行う。ここでは図５（ｂ）に示したように、絶縁層５０のうち、第１のレジストマスク６０の薄肉部分６１と平面的に重なっていた部分５０ａが除去される。この結果、共通電極１２は、絶縁層５０で覆われない部分、つまり前述した接続部分１２ｃが形成される。また、ステップＳ１０７では、同時に、コンタクトホールＣＨ１とコンタクトホールＣＨ２における絶縁膜１７の除去を行い、ドレイン電極２０ｄと共通配線１３１とをそれぞれ露出させる。
【００７２】
つぎに、ステップＳ１０８にて、第１のレジストマスクを除去処理する。ここでは図５（ｃ）に示したように、第１のレジストマスク６０をアッシング処理や剥離液処理などによって剥離して除去する。この結果、平坦化層１８上には、共通電極１２と、共通電極１２上に連続形成された絶縁層５０とが残る。
【００７３】
このときの素子基板１の平面状態を図７（ａ）に示した。なお、図７では、画素の構成を解り易くするため、画素Ｓの数を少なく表示するとともに、コンタクトホールＣＨ１を誇張表示している。また、素子基板１についても対向基板３との重なり部分のみを簡略化して表示している。
【００７４】
図７（ａ）に示すように、共通電極１２は、接続部分１２ｃが絶縁層５０の領域外に露出し、その他の領域は、総て絶縁層５０の端部からオーバーエッチングに応じた所定量分、領域内に入り込んだ領域で形成されている。また、コンタクトホールＣＨ１およびコンタクトホールＣＨ２は、絶縁層５０および共通電極１２が平面的に重ならない状態で形成されている。
【００７５】
《画素電極形成》
次に、図３におけるステップＳ１０９からステップＳ１１２までの画素電極１１（および接続電極１３）の形成工程を、図６を参照しながら説明する。図６は、ステップＳ１０８以降の製造工程途中の素子基板１について、図２（ａ）におけるＢ−Ｂ断面を示す模式図である。
【００７６】
ステップＳ１０９では、第２の導電層の形成処理を行う。ここでは、図６（ａ）に示したように、画素電極１１の材料（例えばＩＴＯ）を、素子基板１の全面、つまり絶縁層５０および接続部分１２ｃ、さらに平坦化層１８上に、例えば蒸着処理によって配置し、第２の導電層１１ａを形成する。この結果、第２の導電層１１ａは、コンタクトホールＣＨ１を介してドレイン電極２０ｄと、またコンタクトホールＣＨ２を介して共通配線１３１と接続される。また、共通電極１２とは、接続部分１２ｃによって接続される。
【００７７】
つぎに、ステップＳ１１０にて、第２のレジストマスクの形成処理を行う。ここでは図６（ｂ）に示したように、画素電極１１に相当するレジスト７０と接続電極１３に相当するレジスト７１とを、第２のレジストマスクとして形成する。具体的には、例えばポジ型感光性樹脂材料をスピンコート法などにより塗布形成した後、所定の露光マスクを用いて露光現像処理し、レジスト７０とレジスト７１とを形成する。なおレジスト７０には、画素電極１１が有するスリットＳＬに相当する開口部分（不図示）が形成されている。
【００７８】
つぎに、ステップＳ１１１にて、第２の導電層をエッチング処理する。ここでは図６（ｃ）に示したように、第２の導電層１１ａの領域のうち、レジスト７０とレジスト７１とで覆われた領域以外の第２の導電層１１ａを除去する。
【００７９】
つぎに、ステップＳ１１２にて、第２のレジストマスクを除去処理する。ここでは図６（ｄ）に示したように、レジスト７０とレジスト７１とをアッシング処理や剥離液処理などによって剥離して除去する。このときの素子基板１の平面状態を図７（ｂ）に示した。図７（ｂ）に示すように、画素電極１１はコンタクトホールＣＨ１を平面領域内に含むように形成され、コンタクトホールＣＨ１を介してドレイン電極２０ｄと接続される。このとき、本実施形態では、絶縁層５０をオーバーエッチング処理することから、絶縁層５０の端部において、共通電極１２が絶縁層５０の領域内に所定量入り込んで形成される。この結果、図６（ｄ）に示すように、コンタクトホールＣＨ１に形成される画素電極１１は、絶縁層５０の端部に位置することから、共通電極１２との短絡が生じないことになる。
【００８０】
一方、接続電極１３は、図７（ｂ）に示すようにコンタクトホールＣＨ２を平面領域内に含むように形成される。そして、図６（ｄ）に示すように、接続電極１３は、接続部分１２ｃにおいて共通電極１２と接続される。
【００８１】
なお、本実施形態では、絶縁層５０をオーバーエッチング処理することから、絶縁層５０の端部において、共通電極１２が絶縁層５０の領域内に所定量入り込んで形成されるため、この部分に空隙が存在することになる。このような空隙は、露出状態であると異物が付着し、例えば共通電極１２と画素電極１１との間で電気分解を生じさせて電極を腐食させたり、絶縁層を破損させたりするなどの損傷の虞がある。そこで、本実施形態では、図示するように、このような空隙が露出しないように絶縁層５０の端部を画素電極１１もしくは接続電極１３で覆うようにしている。
【００８２】
以上、本実施形態では、上述したように第２の導電層１１ａのエッチング処理（ステップＳ１１１）によって、接続部分１２ｃによって共通電極１２と接続されるとともにコンタクトホールＣＨ２を介して共通配線１３１に接続された接続電極１３と、コンタクトホールＣＨ１を介してドレイン電極２０ｄに接続された画素電極１１と、を同時に形成できる。この結果、画素電極および共通電極と、各電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。また、第１のレジストマスクに薄肉部分６１を形成することによって、絶縁層５０を共通電極１２上に連続形成したのち、その一部を除去することによって接続部分１２ｃを形成するので、共通電極１２を接続電極１３と接続することができる。従って、共通電極１２と絶縁層５０とを先に連続して形成しても、画素電極１１と共通電極１２との間に挟持される絶縁層５０を共通電極１２から剥離することなく、画素電極１１との間で所定の電圧を印加する電極構成とすることができる。この結果、共通電極１２上に異物が残留する確率が低くなるので、絶縁層５０に異物が含まれることによる共通電極１２と画素電極１１との間の短絡が抑制される。
【００８３】
（第２実施形態）
＜画素の構成＞
次に、共通電極１２が液晶層に近い方の電極である場合における画素Ｓの構成について、図８を用いて説明する。図８は、図１において二点鎖線の円で囲んだ領域を拡大表示した模式図である。図８（ａ）は、その領域において画素Ｓを含む平面構成を示し、対向基板３側から見た素子基板１を、対向基板３を透視状態で図示している。図８（ｂ）は、図２（ａ）におけるＢ−Ｂ断面を示している。なお、本実施形態において、上記第１実施形態と同じ機能を有する構成要素については、同じ符号を付した。従って、以降の説明において、それらについての説明は適宜省略する。
【００８４】
図８（ａ）に示したように、素子基板１には、データ線１１１と走査線１２１とが形成されている。そして、この両配線の交点付近には、データ線１１１の配線が延伸して形成されたソース電極２０ｓと、チャネル領域が形成された半導体層２０ａと、走査線１２１が兼ねるゲート電極２０ｇと、ドレイン電極２０ｄと、からなる薄膜トランジスタ２０が形成されている。そして、ドレイン電極２０ｄは、コンタクトホールＣＨ１を介して、画素電極１１と結線されている。従って、走査線１２１すなわちゲート電極２０ｇに供給される電圧によって、薄膜トランジスタ２０がオンすると、データ線１１１に供給された電圧が、第１の電源端子としてのドレイン電極２０ｄを介して、第１の電極としての画素電極１１に印加される。画素電極１１は、略画素Ｓの領域形状を有するベタ電極で形成されている。
【００８５】
また、素子基板１には、第２の電源端子としての共通配線１３１が形成されている。そして、この共通配線１３１に対して、第３の電極としての接続電極１３が、コンタクトホールＣＨ２を介して電気的に接続されている。接続電極１３は、第２の電極としての共通電極１２とハッチングで示した接続部分１３ｃにおいて接続されている。共通電極１２は、絶縁層を介して、画素電極１１がその平面領域に内在するように積層形成されている。このように形成された画素電極１１と共通電極１２との間に印加される電圧によって、前述したようにＦＦＳ方式による液晶分子の配向制御が行われる。なお、共通電極１２には、図示するようにＦＦＳ方式の駆動を行うための複数のスリットＳＬが形成されている。
【００８６】
画素Ｓの構成について、図８（ｂ）に示した断面図を用いてさらに詳しく説明する。図示するように、液晶装置１００は、素子基板１と対向基板３とによって液晶層４を挟持した構成を有している。なお、本実施形態では、対向基板３は、上記第１実施形態と同様であるので説明を省略し、素子基板１について説明する。
【００８７】
素子基板１は、本実施例ではガラス材料からなる基材１４に対して、液晶層４側の面に、半導体層２０ａ、ゲート絶縁層１５、走査線１２１（ゲート電極２０ｇ）、層間絶縁層１６、データ線１１１（ソース電極２０ｓ）およびドレイン電極２０ｄ、共通配線１３１、絶縁膜１７、平坦化層１８、画素電極１１および接続電極１３、絶縁層５０、共通電極１２、配向膜１９が順次形成されたものである。
【００８８】
走査線１２１（ゲート電極２０ｇ）、共通配線１３１、データ線１１１（ソース電極２０ｓ）、ドレイン電極２０ｄ、ゲート絶縁層１５、半導体層２０ａ、層間絶縁層１６、絶縁膜１７、平坦化層１８は、上記第１実施形態と、同様な材料が用いられ同様に形成されている。
【００８９】
本実施形態では、平坦化層１８の液晶層４側に位置する平坦面には、少なくとも画素Ｓの領域に相当する領域に渡って、透光性を有する導電材料（例えばＩＴＯ（Indium Tin Oxide））からなる画素電極１１が形成されている。画素電極１１は、コンタクトホールＣＨ１によってドレイン電極２０ｄと電気的に接続されている。
【００９０】
同じく、平坦化層１８の液晶層４側に位置する平坦面には、接続電極１３が形成されている。接続電極１３は、画素電極１１と同一材料で形成され、コンタクトホールＣＨ２を介して共通配線１３１と電気的に接続されている。
【００９１】
絶縁層５０は、例えば酸化シリコンや窒化シリコンなどの透光性を有する材料からなり、画素電極１１と接続電極１３の一部を覆うように形成されている。この絶縁層５０を挟んで、総ての画素Ｓの領域に相当する領域に渡って、透光性を有する導電材料（例えばＩＴＯ）からなる共通電極１２が形成されている。共通電極１２は、その一部が、接続電極１３の一部である接続部分１３ｃにおいて接続電極１３と電気的に接続されている。従って、共通電極１２は共通配線１３１と接続電極１３を介して接続されている。
【００９２】
配向膜１９は、共通電極１２の液晶層４側であって、共通電極１２を覆うように形成されている。配向膜１９は、例えばポリイミド樹脂からなる。
【００９３】
さて、図８（ｂ）に示したように、本実施形態において形成される画素電極１１と接続電極１３とは、いずれも平坦化層１８上に形成されていることが解る。すなわち、画素電極１１と接続電極１３とは、同じ層に形成されている。言い換えると、本実施形態によれば、上記第１実施形態と同様、コンタクトホールＣＨ１を介しての画素電極１１とドレイン電極２０ｄとの接続と、コンタクトホールＣＨ２を介しての接続電極１３と共通配線１３１との接続を、同時に行うことができる。
【００９４】
この結果、特許文献１に開示された従来例のように、電極と電源端子との接続を、コンタクトホールごとに別々に行う必要がない。また、次に説明する製造方法によれば、画素電極１１と絶縁層５０とを連続して形成しても、この絶縁層５０を剥離することなく画素電極１１と接続電極１３とを形成することが可能である。従って、画素電極１１上に異物が残留する確率が低くなるので、絶縁層５０に異物が含まれることによる共通電極１２と画素電極１１との間の短絡が抑制されるという効果を奏する。
【００９５】
＜製造方法＞
それでは、本実施形態の液晶装置１００の製造方法のうち、画素電極１１および接続電極１３と、絶縁層５０、共通電極１２の形成に関して、図９に示した工程フロー図に従って説明する。なお、図９に示した工程フロー図において、上記第１実施形態における工程フロー（図３）と同じ処理内容の工程については同じ符号を付している。従って、ここでは、異なる処理内容を含む工程（例えばステップＳ１０１ａ、ステップＳ１０３ａ）を主に説明する。
【００９６】
《画素電極形成》
まず、図９におけるステップＳ１０１ａからステップＳ１０５までの画素電極１１（および接続電極１３）の形成工程を、図１０を参照しながら説明する。図１０は、製造工程途中の素子基板１について、図８（ａ）におけるＢ−Ｂ断面を示す模式図である。
【００９７】
ステップＳ１０１ａでは、第１の導電層の形成処理を行う。ここでは、図１０（ａ）に示したように、画素電極１１（および接続電極１３）の材料（ＩＴＯ）を平坦化層１８上に配置して第１の導電層１１ｂを形成する。なお、本実施形態では、上記第１実施形態と異なり、平坦化層の形成工程（ステップＳ１００ａ）において、平坦化層１８および絶縁膜１７には、ドレイン電極２０ｄの平面領域内であって、ドレイン電極２０ｄの一部が露出するコンタクトホールＣＨ１が形成されている。また、同じく、平坦化層１８および絶縁膜１７には、共通配線１３１の平面領域内であって、共通配線１３１の一部が露出するコンタクトホールＣＨ２が形成されている。従って、ステップＳ１０１ａの処理によって、第１の導電層１１ｂは、コンタクトホールＣＨ１を介してドレイン電極２０ｄと、コンタクトホールＣＨ２を介して共通配線１３１と接続される。
【００９８】
つぎに、ステップＳ１０２にて、絶縁層の形成処理を行う。ここでは図１０（ｂ）に示したように、第１の導電層１１ｂの形成後、連続して、この第１の導電層１１ｂ上に絶縁層５０を形成する。従って、第１の導電層１１ｂの表面に異物が存在する確率が低い状態で、第１の導電層１１ｂ上に絶縁層５０が形成される。
【００９９】
つぎに、ステップＳ１０３ａにて、第１のレジストマスクの形成処理を行う。ここでは図１０（ｃ）に示したように、画素Ｓに対応する位置であって、画素Ｓに相当する領域よりも周辺が所定量広がった領域を有するレジスト６０ａと、接続電極１３に対応する位置あって、接続電極１３に相当する領域よりも周辺が所定量広がった領域を有するレジスト６０ｂとを、第１のレジストマスクとして絶縁層５０上に形成する。レジスト６０ｂは、他より薄い薄肉部分６１ｂを有している。なお、薄肉部分６１ｂを有する理由については後述する。
【０１００】
つぎに、ステップＳ１０４にて、絶縁層５０の除去処理を行う。除去処理後の状態を図１０（ｄ）に示す。つぎに、ステップＳ１０５にて、第１の導電層をオーバーエッチング処理する。オーバーエッチング後の状態を図１０（ｅ）に示す。
【０１０１】
図１０（ｅ）に示したように、第１の導電層１１ｂを、レジスト６０ａ、レジスト６０ｂでそれぞれ覆われた領域の端部において、端部から各レジスト６０ａ，６０ｂの領域内に所定量入り込んだところ（例えば０．５〜１μｍ）までオーバーエッチングを行う。この結果、図示するように、コンタクトホールＣＨ１を介してドレイン電極２０ｄと接続された画素電極１１と、コンタクトホールＣＨ２を介して共通配線１３１と接続された接続電極１３とが形成される。なお、オーバーエッチング処理の目的は、上記第１実施形態と同様、後述する共通電極１２の形成において、画素電極１１との短絡を防止することである。
【０１０２】
《絶縁層形成》
次に、図９におけるステップＳ１０６からステップＳ１０８までの絶縁層５０の形成工程を、図１１を参照しながら説明する。図１１は、ステップＳ１０５以降の製造工程途中の素子基板１について、図８（ａ）におけるＢ−Ｂ断面を示す模式図である。
【０１０３】
ステップＳ１０６では、第１のレジストマスクをアッシング処理する。ここでは、図１１（ａ）に示したように、レジスト６０ｂにおける薄肉部分６１ｂが除去されるまでアッシング処理する。この結果、絶縁層５０のうち薄肉部分６１ｂに対応する部分５０ｂが露出する。つまり、レジスト６０ｂに薄肉部分６１ｂを形成することによって、絶縁層５０のうち薄肉部分６１ｂに対応する部分５０ｂを露出させることができるのである。
【０１０４】
つぎに、ステップＳ１０７ａにて、絶縁層の除去処理を行う。ここでは図１１（ｂ）に示したように、絶縁層５０のうち、レジスト６０ｂの薄肉部分６１ｂに対応する部分５０ｂが除去される。この結果、接続電極１３は、絶縁層５０で覆われない部分、つまり前述した接続部分１３ｃが形成される。
【０１０５】
つぎに、ステップＳ１０８にて、第１のレジストマスクを除去処理する。除去処理後の状態を図１１（ｃ）に示す。この結果、平坦化層１８上には、画素電極１１と、接続電極１３と、各電極上に連続形成された絶縁層５０とが残る。
【０１０６】
このときの素子基板１の平面状態を図１３（ａ）に示した。図示するように、画素電極１１は、総て絶縁層５０の端部からオーバーエッチングに応じた所定量分、領域内に入り込んだ領域で形成されている。また接続電極１３は、接続部分１３ｃが絶縁層５０の領域外に露出し、その他の領域は、総て絶縁層５０の端部からオーバーエッチングに応じた所定量分、領域内に入り込んだ領域で形成されている。
【０１０７】
本実施形態では、このように、レジスト６０ａを用いて、画素電極１１と絶縁層５０とを形成するので、画素電極１１と絶縁層５０の形成領域は、互いに位置ずれが生じ難い。従って、画素電極１１と絶縁層５０との位置合わせ精度が向上することから、例えば対向基板３との貼り合わせによって形成される画素Ｓの領域位置に、これらを正しく配置する確率が高くなり、その結果、画素の開口率が向上するなどの効果を奏する。
【０１０８】
《共通電極形成》
次に、図９におけるステップＳ１０９からステップＳ１１２までの共通電極１２の形成工程を、図１２を参照しながら説明する。図１２は、ステップＳ１０８以降の製造工程途中の素子基板１について、図８（ａ）におけるＢ−Ｂ断面を示す模式図である。
【０１０９】
ステップＳ１０９では、第２の導電層の形成処理を行う。ここでは、図１２（ａ）に示したように、共通電極１２の材料（例えばＩＴＯ）を、素子基板１の全面、つまり絶縁層５０および接続部分１３ｃ、さらに平坦化層１８上に配置し、第２の導電層１２ｂを形成する。この結果、第２の導電層１２ｂは、接続部分１３ｃによって接続電極１３と接続される。
【０１１０】
つぎに、ステップＳ１１０ａにて、第２のレジストマスクの形成処理を行う。ここでは図１２（ｂ）に示したように、共通電極１２に相当する領域を有するレジスト７０を、第２のレジストマスクとして形成する。なおレジスト７０には、共通電極１２が有するスリットＳＬに相当する開口部分が形成されている。
【０１１１】
つぎに、ステップＳ１１１ａにて、第２の導電層をエッチング処理する。ここでは図１２（ｃ）に示したように、第２の導電層１２ｂの領域のうち、レジスト７０で覆われた領域以外の第２の導電層１２ｂを除去する。
【０１１２】
つぎに、ステップＳ１１２にて、第２のレジストマスクを除去処理する。除去処理後の状態を図１２（ｄ）に示す。また、このときの素子基板１の平面状態を図１３（ｂ）に示す。エッチング処理後の第２の導電層１２ｂは、図１２（ｄ）に示すように接続部分１３ｃにおいて接続電極１３と接続され、図１３（ｂ）に示すようにスリットＳＬを有していることから、コンタクトホールＣＨ２を介して共通配線１３１と接続された共通電極１２となる。このとき、本実施形態では、絶縁層５０をオーバーエッチング処理することから、絶縁層５０の端部において、画素電極１１が絶縁層５０の領域内に所定量入り込んで形成される。この結果、図１２（ｄ）に示すように、共通電極１２は、絶縁層５０の端部に位置することから、画素電極１１との短絡が生じないことになる。
【０１１３】
なお、本実施形態では、図１３（ｂ）に示したように、絶縁層５０の総ての端部を覆うように共通電極１２を形成している。これは、画素電極１１の全周および接続電極１３の周辺の一部が、絶縁層５０の領域内に所定量入り込んで形成されるため、この部分に存在する空隙に異物が付着しないようにするためでもある。空隙部分が露出状態であると、前述したように、付着した異物によって共通電極１２、画素電極１１、接続電極１３あるいは絶縁層５０が損傷を受ける虞があるからである。そこで、本実施形態では、図示するように、このような空隙が露出しないように絶縁層５０の総ての端部を共通電極１２で覆うようにしている。
【０１１４】
以上、本実施形態では、上述したように第１の導電層１１ｂをオーバーエッチング処理（ステップＳ１０５）によって、コンタクトホールＣＨ１を介してドレイン電極２０ｄと接続された画素電極１１と、コンタクトホールＣＨ２を介して共通配線１３１と接続された接続電極１３と、を同時に形成できる。この結果、画素電極および接続電極と、各電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。また、第１のレジストマスクに形成した薄肉部分６１ｂを利用して絶縁層５０の一部を除去し、接続電極１３の一部を露出することによって接続部分１３ｃを形成するので、共通電極１２を接続電極１３と接続することができる。従って、第１の導電層１１ｂすなわち画素電極１１および接続電極１３と、絶縁層５０と、を先に連続して形成しても、画素電極１１と共通電極１２との間に挟持された絶縁層５０を剥離することなく、画素電極１１と共通電極１２との間で所定の電圧を印加する電極構成とすることができる。この結果、画素電極１１上に異物が残留する確率が低くなるので、絶縁層５０に異物が含まれることによる画素電極１１と共通電極１２との間の短絡が抑制される。
【０１１５】
以上、本実施例による液晶装置１００によれば、電極構成が上記実施形態のいずれにおいても、素子基板１上に第１の電極と絶縁層とを先に連続して形成しても、第１の電極上に形成された絶縁層を剥離することなく、絶縁層上に、第１の電極との間で所定の電圧を印加する第２の電極を構成することができる。この結果、第１の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第１の電極と第２の電極との間の短絡が抑制される。
【０１１６】
また、１つの導電層の形成時に、所定の電圧を供給する電源端子と、第１の電極および第２の電極との電気的な接続を、２つの開口部（コンタクトホール）に対して、直接もしくは間接的に同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
【０１１７】
また、絶縁層の端部は、電極によって覆われるので、絶縁層の端部において生ずる平坦化層との隙間に異物が侵入して残留する虞がない。従って、電極や絶縁層が異物によって損傷を受ける虞もなく、品質の良い液晶装置が得られる。
【０１１８】
なお、上記第１実施形態および第２実施形態において、特に言及しなかったが、コンタクトホールＣＨ１を介しての画素電極１１とドレイン電極２０ｄとの接続、およびコンタクトホールＣＨ２を介しての接続電極１３と共通配線１３１との接続を、それぞれ別々に行うと、それぞれの接続に応じたレジストマスクを形成するために、通常レジストマスクの形成回数が増えてしまうことになる。しかしながら、本実施形態によれば、上述するように、これらの２つのコンタクトホールにおける接続を同時に行うので、レジストマスクの形成工程が増えずに済むという利点もある。
【０１１９】
以上、本発明の実施の形態について実施例および実施形態を用いて説明したが、本発明はこうした実施例および実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。以下、変形例を挙げて説明する。
【０１２０】
（第１変形例）
上記第１実施形態では、絶縁層５０の端部を、画素電極１１および接続電極１３で総て覆い、上記第２実施形態では、絶縁層５０の端部を、共通電極１２で総て覆うように、それぞれ形成したが、必ずしもこれに限らず、絶縁層５０の端部が覆われない部分が存在することとしてもよい。
【０１２１】
本変形例を上記第１実施形態において適用した一例を、図１４に示した。図１４は、接続電極１３を、共通電極１２の接続部分１２ｃと電気的な接続を行うように形成した状態を示す模式図である。本変形例では、上記第１実施形態における図７（ｂ）に示した状態に対して、図示するように、絶縁層５０は、その外周の端部５０ｔにおいて、接続電極１３によって覆われることなく露出した部分が存在してもよい。絶縁層５０の外周の端部５０ｔにおいて異物が存在する確率が低い場合や、異物が存在しても電極や絶縁層が損傷を受ける確率が低い場合は、このように端部５０ｔを覆わなくてもよい。なお、コンタクトホールＣＨ１において存在する絶縁層５０の端部（不図示）についても同様である。
【０１２２】
（第２変形例）
上記第１実施形態では共通電極１２のオーバーエッチング処理、上記第２実施形態では画素電極１１のオーバーエッチング処理において、絶縁層５０の端部から所定量として０．５〜１μｍ、絶縁層５０の領域内に入り込んだところまでエッチングすることとしたが、これに限るものでないことは勿論である。オーバーエッチング処理の目的とするところは、画素電極１１と共通電極１２とが短絡しないことである。従って、画素電極１１と共通電極１２とが短絡しないオーバーエッチングの量を、試作等によって予め調べておき、その量を所定量としてエッチングすることが好ましい。
【０１２３】
（第３変形例）
上記第１実施形態では、第１の導電層の形成時、各コンタクトホールにおいて、ドレイン電極２０ｄおよび共通配線１３１の端子部分は絶縁膜１７によって覆われていることとしたが、第２実施形態と同様、絶縁膜１７によって覆われていないこととしてもよい。この場合、ステップＳ１０７（図３）の絶縁層の除去処理において、コンタクトホールにおける絶縁膜１７の除去処理が不要となる。
【０１２４】
（第４変形例）
上記実施例では、液晶装置１００に形成される薄膜トランジスタ２０がポリシリコンで形成されることとして説明したが、アモルファスシリコンで形成されることとしてもよい。またゲート電極２０ｇが液晶層４側に位置するトップゲート構造であることとしたが、基材１４側に位置するボトムゲート構造であってもよい。
【０１２５】
（第５変形例）
上記実施例では、液晶装置１００において、画素Ｓの領域は透過表示領域であるものとしたが、画素Ｓの領域が透過表示領域と反射表示領域との両方を有する場合であってもよいし、反射表示領域のみを有する場合であってもよい。
【０１２６】
（第６変形例）
上記実施例では、液晶装置１００としてＦＦＳ方式の横電解方式の液晶装置としたが、これに限らず、絶縁層を介して積層形成される２つの電極間において印加される電圧に応じて、画素Ｓにおける液晶層が駆動されて画像を表示する方式であれば、どのような方式の液晶装置であってもよい。
【図面の簡単な説明】
【０１２７】
【図１】本発明の一実施例となる液晶装置の構成を模式的に示した説明図。
【図２】第１実施形態における画素を拡大表示した模式図で、（ａ）は平面図、（ｂ）はその部分断面図。
【図３】第１実施形態における電極と絶縁層の製造方法を説明する工程フロー図。
【図４】共通電極形成工程における素子基板についての断面を示す模式図で、（ａ）〜（ｅ）はその各工程における素子基板の状態を示す図。
【図５】絶縁層形成工程における素子基板についての断面を示す模式図で、（ａ）〜（ｃ）はその各工程における素子基板の状態を示す図。
【図６】画素電極形成工程における素子基板についての断面を示す模式図で、（ａ）〜（ｄ）はその各工程における素子基板の状態を示す図。
【図７】電極と絶縁層の製造工程における素子基板についての平面を示す模式図で、（ａ）は絶縁層の形成時を、（ｂ）は画素電極の形成時を、それぞれ示す図。
【図８】第２実施形態における画素を拡大表示した模式図で、（ａ）は平面図、（ｂ）はその部分断面図。
【図９】第２実施形態における電極と絶縁層の製造方法を説明する工程フロー図。
【図１０】画素電極形成工程における素子基板についての断面を示す模式図で、（ａ）〜（ｅ）はその各工程における素子基板の状態を示す図。
【図１１】絶縁層形成工程における素子基板についての断面を示す模式図で、（ａ）〜（ｃ）はその各工程における素子基板の状態を示す図。
【図１２】共通電極形成工程における素子基板についての断面を示す模式図で、（ａ）〜（ｄ）はその各工程における素子基板の状態を示す図。
【図１３】電極と絶縁層の製造工程における素子基板についての平面を示す模式図で、（ａ）は絶縁層の形成時を、（ｂ）は共通電極の形成時を、それぞれ示す図。
【図１４】第１変形例における素子基板についての平面を示す模式図。
【符号の説明】
【０１２８】
１…素子基板、２…駆動用ＩＣ、３…対向基板、４…液晶層、１１…画素電極、１１ａ…第２の導電層、１１ｂ…第１の導電層、１２…共通電極、１２ａ…第１の導電層、１２ｂ…第２の導電層、１２ｃ…接続部分、１３…接続電極、１３ｃ…接続部分、１４…基材、１５…ゲート絶縁層、１６…層間絶縁層、１７…絶縁膜、１８…平坦化層、１９…配向膜、２０…薄膜トランジスタ、２０ａ…半導体層、２０ｄ…ドレイン電極、２０ｇ…ゲート電極、２０ｓ…ソース電極、３１…基材、３２…遮光層、３３…フィルタ層、３４…オーバーコート層、３６…配向膜、４４…偏光板、４５…偏光板、５０…絶縁層、５０ａ…部分、５０ｂ…部分、５０ｔ…端部、６０…第１のレジストマスク、６０ａ…レジスト、６０ｂ…レジスト、６１…薄肉部分、６１ｂ…薄肉部分、７０…レジスト、７１…レジスト、１００…液晶装置、１１０…データ駆動回路、１１１…データ線、１２０…走査駆動回路、１２１…走査線、１３０…共通電極端子、１３１…共通配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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