(57)【要約】【課題】ＳＲＡＭにおけるＳＮＭを精度良く改善する。【解決手段】本発明によるＳＲＡＭは、メモリセル１００と、電源電圧Ｖｃｃを抵抗分圧することで生成された参照電圧ＶＲＥＦに応じてプリチャージ電圧ＶＢＰを生成する降圧回路１５と、ビット線ＢＬ０に対するプリチャージ電圧ＶＢＰの供給を制御するプリチャージ回路１１とを具備する。【選択図】図４
2010272148.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に接続され、第１電源から電源電圧が供給されるメモリセルと、
前記ビット線に接続され、前記ビット線をプリチャージするプリチャージ回路と、
前記プリチャージ回路と前記第１電源との間に接続された降圧回路と
を具備し、
前記降圧回路は、
前記電源電圧を抵抗分圧することで生成された参照電圧と、ノードに供給されるプリチャージ電圧とによる差動入力を増幅した制御信号を出力する差動増幅回路を有する制御回路と、
ソース及びドレインが、前記ノードと前記第１電源との間に接続され、ゲートに前記制御信号が入力される降圧制御トランジスタと、
を備え、
前記プリチャージ回路は、ソース及びドレインが前記ビット線と前記ノードとの間に接続され、ゲートに入力される第１プリチャージ制御信号に応じて、前記ビット線に対する前記プリチャージ電圧の供給を制御するプリチャージトランジスタを備える
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）。
【請求項２】
請求項１に記載のＳＲＡＭにおいて、
前記メモリセルは、前記ビット線に接続されるアクセストランジスタを備え、
前記プリチャージ電圧と前記電源電圧との差は、前記アクセストランジスタの閾値電圧よりも低い
ＳＲＡＭ。
【請求項３】
請求項１又は２に記載のＳＲＡＭにおいて、
前記電源電圧は、前記メモリセルに接続されるワード線の活性化時の電圧と等しい
ＳＲＡＭ。
【請求項４】
請求項１から３のいずれか１項に記載のＳＲＡＭにおいて、
前記制御回路は、前記制御信号の信号レベルを変更するプリチャージ制御トランジスタを更に備え、
前記降圧制御トランジスタは、前記制御信号の信号レベルの変更に応じて前記第１電源と前記ノードとを接続する
ＳＲＡＭ。
【請求項５】
請求項４に記載のＳＲＡＭにおいて、
前記プリチャージ制御トランジスタは、ソース及びドレインが前記制御信号が出力される出力端子と第２電源との間に接続され、ゲートに入力される第２プリチャージ制御信号に応じて出力端子と前記第２電源とを接続する
ＳＲＡＭ。
【請求項６】
請求項５に記載のＳＲＡＭにおいて、
前記第１プリチャージ制御信号及び前記第２プリチャージ制御信号を生成するプリチャージドライバを更に具備し、
前記プリチャージドライバは、前記第１プリチャージ制御信号の信号レベルの遷移に応じて前記第２プリチャージ制御信号の信号レベルを遷移する
ＳＲＡＭ。
【請求項７】
請求項１から６のいずれか１項に記載のＳＲＡＭにおいて、
前記メモリセルは、フリップフロップを形成する２つのインバータと、前記２つのインバータとビット線対との間に接続される２つのアクセストランジスタとを備える
ＳＲＡＭ。
【請求項８】
請求項１から６のいずれか１項に記載のＳＲＡＭにおいて、
前記メモリセルは、
フリップフロップを形成する２つのインバータと、
前記２つのインバータと第１のビット線対との間に接続される２つのアクセストランジスタと、
前記２つのインバータと第２のビット線対との間に接続される２つのアクセストランジスタと、
を備える
ＳＲＡＭ。
【請求項９】
請求項１から８のいずれか１項に記載のＳＲＡＭにおいて、
前記降圧制御トランジスタはＰチャネル型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである
ＳＲＡＭ。
【請求項１０】
請求項１から９のいずれか１項に記載のＳＲＡＭにおいて、
前記降圧回路は、前記参照電圧を生成する抵抗回路を更に備え、
前記抵抗回路は、ポリシリコン、拡散層、又はウェルのいずれかによって形成される
ＳＲＡＭ。
【請求項１１】
請求項１から９のいずれか１項に記載のＳＲＡＭにおいて、
前記降圧回路は、前記参照電圧を生成する抵抗回路を更に備え、
前記抵抗回路は、オン抵抗を有する複数のトランジスタによって形成される
ＳＲＡＭ。
【請求項１２】
ビット線及びワード線に接続され、第１電源から電源電圧が供給されるメモリセルを備えるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）へのアクセス方法において、
抵抗分圧によって生成された参照電圧と、ノードに供給されたプリチャージ電圧とによる差動入力を増幅し、制御信号として出力するステップと、
ソース及びドレインが前記ノードと前記第１電源との間に接続された降圧制御トランジスタが、ゲートに入力される前記制御信号に応じて、前記電源電圧よりも低い前記プリチャージ電圧を、前記ノードに供給するステップと、
前記ノードに接続されたプリチャージ回路が、前記ワード線が活性化される前に、前記プリチャージ電圧を前記ビット線に供給するステップと、
を具備する
ＳＲＡＭへのアクセス方法。
【請求項１３】
請求項１２に記載のＳＲＡＭへのアクセス方法において、
前記メモリセルは、前記ビット線に接続されるアクセストランジスタを備え、
前記プリチャージ電圧と前記電源電圧との差は、前記アクセストランジスタの閾値電圧よりも低い
ＳＲＡＭへのアクセス方法。
【請求項１４】
請求項１２又は１３に記載のＳＲＡＭへのアクセス方法において、
前記電源電圧は、前記ワード線の活性化時の電圧と等しい
ＳＲＡＭへのアクセス方法。
【請求項１５】
請求項１２から１４のいずれか１項に記載のＳＲＡＭへのアクセス方法において、
前記メモリセルに対してデータを書き込むステップと、
活性化された前記ワード線を非活性化するステップと、
前記ビット線に前記プリチャージ電圧を供給するステップと、
前記プリチャージ電圧を、所定の期間、前記電源電圧に上げるステップと、
を更に具備する
ＳＲＡＭへのアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ、及びＳＲＡＭへのアクセス方法に関し、特に、メモリセルへのアクセス前にビット線をプリチャージするＳＲＡＭに関する。
【背景技術】
【０００２】
データの読み出しや書き込みの速度を向上させるため、メモリセルに対するアクセスを行なう前に、当該メモリセルに接続されたビット線をプリチャージする技術が知られている。例えば、図１に示すＳＲＡＭでは、プリチャージ回路１１０によって、ビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊが電源電圧Ｖｃｃにプリチャージされる。
【０００３】
図１は一般的なＳＲＡＭの構成を示す図である。図１を参照して、一般的なＳＲＡＭは、複数のワード線ＷＬ０〜ＷＬｉのそれぞれと、複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊのそれぞれに接続される複数のメモリセル１００（ＳＲＡＭセル）を具備する。第１電源（電源電圧Ｖｃｃ）と複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊとの間には、プリチャージ回路１１０が接続される。複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊのそれぞれは、ビット線選択トランジスタＭＮ１１、ＭＮ１２、ＭＰ１６、ＭＰ１７を介してセンスアンプ１３及びライトドライバ１４に接続される。プリチャージ回路１１０は、プリチャージドライバ１２０からの制御信号（プリチャージ制御信号ＰＣ）に応じてビット線対を電源電圧でプリチャージする。詳細には、プリチャージ回路１１０は、それぞれのゲートに供給されるプリチャージ制御信号ＰＣに応じてオンオフが制御されるプリチャージトランジスタＭＰ２３、２４とイコライズトランジスタＭＰ２５を備える。プリチャージトランジスタＭＰ２３、２４は、プリチャージ制御信号ＰＣに応じて第１電源（電源電圧Ｖｃｃ）とビット線対ＢＬ０、／ＢＬ０との接続を制御するＰチャネル型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。イコライズトランジスタＭＰ２５は、プリチャージ制御信号ＰＣに応じてビット線ＢＬ０とビット線／ＢＬ０との間の接続を制御するＰチャネル型ＭＯＳトランジスタである。
【０００４】
図２は、一般的なＳＲＡＭのメモリセルに対するデータの読み出し動作を示すタイミングチャートである。図２を参照して、ビット線対ＢＬ０、／ＢＬ０及びワード線ＷＬ０に接続するメモリセル１００に対するデータの読み出し動作を説明する。ワード線ＷＬ０が活性化される前において、プリチャージドライバ１２０は、ローレベルのプリチャージ制御信号ＰＣをプリチャージ回路１１０に出力している。プリチャージ回路１１０は、ローレベルのプリチャージ制御信号ＰＣに応じて電源電圧Ｖｃｃ（ここでは１．０Ｖ）のプリチャージ電圧をビット線対ＢＬ０、／ＢＬ０に供給するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。すなわち、ワード線ＷＬ０の活性化前においてビット線対ＢＬ０、／ＢＬ０はハイレベル（電源電圧Ｖｃｃ：１．０Ｖ）にプリチャージされる。
【０００５】
ワード線ＷＬ０が選択される際、プリチャージドライバ１２０は、ワード線ＷＬ０の活性化に先立ってプリチャージ制御信号ＰＣの信号レベルを立ち上げる（時刻Ｔ１）。プリチャージ回路１１０は、ハイレベルのプリチャージ制御信号ＰＣに応じてビット線対ＢＬ０、／ＢＬ０をフローティングにし、第１電源（電源電圧Ｖｃｃ）とビット線対ＢＬ０、／ＢＬ０との接続を遮断する。その後、図示しないワード線ドライバによってワード線ＷＬ０が活性化される（時刻Ｔ２）。ワード線ＷＬ０が活性化されている間、センスアンプ１３によって、ビット線対ＢＬ０、／ＢＬ０の電圧レベルが検出される（時刻Ｔ３）。
【０００６】
ここでは、メモリセル１００においてローレベルを保持するノード（接点）にビット線ＢＬ０が接続され、ハイレベルを保持するノードにビット線／ＢＬ０が接続されているものとする。この場合、ワード線ＷＬ０が活性化されることでビット線ＢＬの電圧が低下し、ビット線ＢＬ０の電圧とハイレベル（電源電圧Ｖｃｃ）との差分をセンスアンプ１３によってセンスすることで、メモリセル１００に記録されたデータ値を確定することができる。以上のように、ワード線ＷＬ０及びビット線対ＢＬ０、／ＢＬ０に接続されるメモリセル１００に記録されたデータが読み出される。
【０００７】
データが読み出された後、ワード線ＷＬ０は非活性化され（時刻Ｔ４）、その後プリチャージドライバ１２０は、プリチャージ制御信号ＰＣの信号レベルを立ち下げる（時刻Ｔ５）。プリチャージ回路１１０は、ローレベルのプリチャージ制御信号ＰＣに応じて第１電源とビット線対ＢＬ０、／ＢＬ０とを接続するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ビット線対ＢＬ０、／ＢＬ０は電源電圧Ｖｃｃ（１．０Ｖ）にプリチャージされる。この際、時刻Ｔ５におけるイコライズ動作によって、ハイレベルのデータを保持するノードに接続されたビット線／ＢＬ０の電圧は一時低下するが、時間の経過とともに電源電圧Ｖｃｃにプリチャージされる。
【０００８】
図３は、一般的なＳＲＡＭのメモリセルに対するデータの書き込み動作を示すタイミングチャートである。図３を参照して、ビット線対ＢＬ０、／ＢＬ０及びワード線ＷＬ０に接続するメモリセル１００に対するデータの書き込み動作を説明する。ワード線ＷＬ０が活性化される前において、プリチャージドライバ１２０は、ローレベルのプリチャージ制御信号ＰＣをプリチャージ回路１１０に出力している。プリチャージ回路１１０は、ローレベルのプリチャージ制御信号ＰＣに応じて電源電圧Ｖｃｃ（ここでは１．０Ｖ）のプリチャージ電圧をビット線対ＢＬ０、／ＢＬ０に供給するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。すなわち、ワード線ＷＬ０の活性化前においてビット線対ＢＬ０、／ＢＬ０はハイレベル（電源電圧Ｖｃｃ：１．０Ｖ）にプリチャージされる。
【０００９】
ワード線ＷＬ０が選択される際、プリチャージドライバ１２０は、ワード線ＷＬ０の活性化に先立ってプリチャージ制御信号ＰＣの信号レベルを立ち上げる（時刻Ｔ１）。プリチャージ回路１１０は、ハイレベルのプリチャージ制御信号ＰＣに応じてビット線対ＢＬ０、／ＢＬ０をフローティングにし、第１電源（電源電圧Ｖｃｃ）とビット線対ＢＬ０、／ＢＬ０との接続を遮断する。その後、図示しないワード線ドライバによってワード線ＷＬ０が活性化され（時刻Ｔ２）、ライトドライバ１４によって、データの書き込みが行なわれる（時刻Ｔ３）。ここでは、メモリセル１００内においてビット線ＢＬ０に接続されるノードに、ハイレベルのデータが書き込まれ、ビット線／ＢＬ０に接続されるノードにローレベルのデータが書き込まれるものとする。この場合、ビット線ＢＬ０はハイレベル（電源電圧Ｖｃｃ：１．０Ｖ）となり、ビット線／ＢＬ０は、ローレベル（接地電圧ＧＮＤ：０Ｖ）となる。
【００１０】
データが書き込まれた後、ワード線ＷＬ０は非活性化され（時刻Ｔ４）、その後プリチャージドライバ１２０は、プリチャージ制御信号ＰＣの信号レベルを立ち下げる（時刻Ｔ５）。プリチャージ回路１１０は、ローレベルのプリチャージ制御信号ＰＣに応じて第１電源とビット線対ＢＬ０、／ＢＬ０とを接続するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ビット線対ＢＬ０、／ＢＬ０は電源電圧Ｖｃｃ（１．０Ｖ）にプリチャージされる。この際、時刻Ｔ５におけるイコライズ動作によって、ハイレベルのデータを保持するノードに接続されたビット線／ＢＬ０の電圧は一時低下するが、時間の経過とともに電源電圧Ｖｃｃにプリチャージされる。
【００１１】
以上のように、一般的なＳＲＡＭでは、メモリセルに対するアクセス（ワード線の選択）の前に、電源電圧Ｖｃｃによってビット線対がプリチャージされることで、データの読み出し及び書き込みの速度を向上させることができる。
【００１２】
一方、ＳＲＡＭのメモリ特性としてＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）がある。ＳＮＭが小さい場合、ビット線に入力されたノイズによって書き込みデータが反転する恐れがある。図１に示すＳＲＡＭのようにプリチャージ電圧が電源電圧と等しい場合、ＳＮＭは比較的小さくなり、書き込みデータが反転し易い状態となる。
【００１３】
このような問題を解消するため、プリチャージ電圧を電源電圧より低く設定することでＳＮＭを大きくし、ノイズによるデータ破壊を抑制する技術が知られている。例えば、特開２００３−２５７１８２（特許文献１参照）や、特開２００７−１６４８８８（特許文献２参照）に、電源電圧より低い電圧でプリチャージするＳＲＡＭが記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００３−２５７１８２
【特許文献２】特開２００７−１６４８８８
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１に記載のＳＲＡＭでは、Ｎチャネル型ＭＯＳトランジスタのオン抵抗によって、電源電圧を引き下げてプリチャージ電圧としている。この場合、トランジスタのオン抵抗のバラツキによってプリチャージ電圧が変動してしまう。このため、ＳＮＭの大きさを設定する際、トランジスタの製造バラツキを考慮する必要がある。又、近年、ＳＲＡＭの動作電圧は低下している。特許文献１に記載のＳＲＡＭでは、電源電圧が３．３Ｖを想定しているが、電源電圧が１．０Ｖ程度の低電圧で動作するＳＲＡＭでは、プリチャージ電圧の変動によるＳＲＡＭの変化は無視できないものとなる。
【００１６】
特許文献２に記載のＳＲＡＭは、電源電圧より低いプリチャージ電圧のビット線対への供給を制御するプリチャージ回路を備えている。しかし、プリチャージ電圧の生成方法は開示されていないため、上述したプリチャージ電圧の変動の問題を解決するに至っていない。又、ＳＮＭを所望の値に設定するため、プリチャージ電圧の大きさを精度よく設定する必要がある。このため、適切な電圧で且つ安定したプリチャージ電圧で、ビット線をプリチャージ可能なＳＲＡＭが求められている。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１８】
本発明によるＳＲＡＭは、ビット線（ＢＬ０）に接続され、第１電源から電源電圧（Ｖｃｃ）が供給されるメモリセル（１００）と、ビット線（ＢＬ０）に接続され、ビット線（ＢＬ０）をプリチャージするプリチャージ回路（１１）と、プリチャージ回路（１１）と第１電源との間に接続された降圧回路（１５）とを具備する。降圧回路（１５）は、制御回路（１５０）と降圧制御トランジスタ（ＭＰ１１）とを備える。
【００１９】
制御回路（１５０）は、電源電圧（Ｖｃｃ）を抵抗分圧することで生成された参照電圧（ＶＲＥＦ）と、ノード（Ｎ２）に供給されるプリチャージ電圧（ＶＢＰ）とによる差動入力を増幅した制御信号（ＶＣＯＮ）を出力する差動増幅回路（１５１）とを有する。降圧制御トランジスタ（ＭＰ１１）のソース及びドレインは、ノード（Ｎ２）と第１電源との間に接続され、ゲートには制御信号（ＶＣＯＮ）が入力される。プリチャージ回路（１１）は、ソース及びドレインがビット線（ＢＬ０）とノード（Ｎ２）との間に接続され、ゲートに入力される第１プリチャージ制御信号（ＰＣ）に応じて、ビット線（ＢＬ０）に対するプリチャージ電圧（ＶＢＰ）の供給を制御する。
【００２０】
又、本発明によるＳＲＡＭへのアクセス方法は、ビット線（ＢＬ０）及びワード線（ＷＬ０）に接続され、第１電源から電源電圧（Ｖｃｃ）が供給されるメモリセル（１００）を備えるＳＲＡＭへのアクセス方法である。本発明によるアクセス方法は、抵抗分圧によって生成された参照電圧（ＶＲＥＦ）と、ノード（Ｎ２）に供給されたプリチャージ電圧（ＰＣ）とによる差動入力を増幅し、制御信号（ＶＣＯＮ）として出力するステップと、ソース及びドレインがノード（Ｎ２）と第１電源との間に接続された降圧制御トランジスタ（ＭＰ１１）が、ゲートに入力される制御信号（ＶＣＯＮ）に応じて、電源電圧（Ｖｃｃｃ）よりも低いプリチャージ電圧（ＰＣ）を、ノード（Ｎ２）に供給するステップと、ノード（Ｎ２）に接続されたプリチャージ回路（１１）が、ワード線（ＷＬ０）が活性化される前に、プリチャージ電圧（ＰＣ）をビット線（ＢＬ０）に供給するステップとを具備する。
【００２１】
本発明によるＳＲＡＭでは、プリチャージ電圧（ＶＢＰ）を、電源電圧（Ｖｃｃ）を抵抗分圧することで生成している。このため、電源電圧（Ｖｃｃ）より低い電圧でビット線（ＢＬ０）がプリチャージされ、ＳＮＭが大きくなる（改善される）。又、プリチャージ電圧を、抵抗分圧によって生成しているため、抵抗比を設定することで、所望の値のプリチャージ電圧を実現することができる。
【発明の効果】
【００２２】
本発明によれば、ＳＲＡＭにおけるＳＮＭを精度良く改善することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、一般的なＳＲＡＭの構成の一例を示す図である。
【図２】図２は、一般的なＳＲＡＭに対するデータの読み出し動作の一例を示すタイミングチャートである。
【図３】図３は、一般的なＳＲＡＭに対するデータの書き込み動作の一例を示すタイミングチャートである。
【図４】図４は、本発明によるＳＲＡＭの第１の実施の形態における構成を示す図である。
【図５】図５は、本発明による制御回路の第１の実施の形態における構成を示す図である。
【図６】図６は、本発明に係るメモリセルの構成の一例を示す図である。
【図７】図７は、本発明によるＳＲＡＭの第１の実施の形態におけるデータの読み出し動作を示すタイミングチャートである。
【図８】図８は、本発明によるＳＲＡＭの第１の実施の形態におけるデータの書き込み動作を示すタイミングチャートである。
【図９】図９は、本発明によるＳＮＭの改善効果を示すＳＮＭ特性図である。
【図１０】図１０は、本発明によるＳＲＡＭの第２の実施の形態における構成を示す図である。
【図１１】図１１は、本発明による制御回路の第２の実施の形態における構成を示す図である。
【図１２】図１２は、本発明によるＳＲＡＭの第２の実施の形態におけるデータの読み出し動作を示すタイミングチャートである。
【図１３】図１３は、本発明によるＳＲＡＭの第２の実施の形態におけるデータの書き込み動作を示すタイミングチャートである。
【図１４】図１４は、本発明に係るメモリセルの構成の他の一例を示す図である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２５】
１．第１の実施の形態
図４から図９を参照して、本発明によるＳＲＡＭの第１の実施の形態を説明する。
【００２６】
（ＳＲＡＭの構成）
図４は、本発明によるＳＲＡＭの第１の実施の形態における構成を示す図である。本発明によるＳＲＡＭは、複数のワード線ＷＬ０〜ＷＬｉ及び複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊに接続され、アレイ状に配列された複数のメモリセル１００（ＳＲＡＭセル）を具備する。
【００２７】
第１の実施の形態におけるＳＲＡＭは、複数のメモリセル１００、プリチャージ回路１１、プリチャージドライバ１２、センスアンプ１３、ライトドライバ１４、降圧回路１５を具備する。プリチャージ回路１１、プリチャージドライバ１２、センスアンプ１３、ライトドライバ１４、降圧回路１５は、複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊに接続されている。以下では、ワード線ＷＬ０及びビット線対ＢＬ０、／ＢＬ０に接続される構成について説明する。その他の列及び行の構成については、以下の説明と同様であるので省略する。
【００２８】
本発明によるプリチャージ回路１１は、降圧回路を介して第１電源（電源電圧Ｖｃｃ）に接続される。第１の実施の形態におけるプリチャージドライバ１２は、ハイレベル又はローレベルの制御信号（プリチャージ制御信号ＰＣ：第１プリチャージ制御信号）を生成し、プリチャージ回路１１に出力する。プリチャージ回路１１は、ハイレベルのプリチャージ制御信号ＰＣに応じてビット線対ＢＬ０、／ＢＬ０を電源電圧Ｖｃｃよりも低い電圧でプリチャージする。詳細には、プリチャージ回路１１は、それぞれのゲートに供給されるプリチャージ制御信号ＰＣに応じてオンオフが制御されるプリチャージトランジスタＭＰ１３、ＭＰ１４とイコライズトランジスタＭＰ１５を備える。プリチャージトランジスタＭＰ１３、ＭＰ１４は、ソース及びドレインがビット線対ＢＬ０、／ＢＬ０と降圧回路１５との間に接続され、ゲートがプリチャージドライバ１２に接続されるＰチャネル型ＭＯＳトランジスタである。プリチャージトランジスタＭＰ１３、ＭＰ１４は、プリチャージ制御信号ＰＣに応じて、降圧回路１５とビット線対ＢＬ０、／ＢＬ０との接続を制御することで、ビット線対ＢＬ０、／ＢＬ０のプリチャージを制御する。イコライズトランジスタＭＰ１５は、ソース及びドレインがビット線対ＢＬ０、／ＢＬ０の間に接続され、ゲートがプリチャージドライバ１２に接続されるＰチャネル型ＭＯＳトランジスタである。イコライズトランジスタＭＰ１５は、プリチャージ制御信号ＰＣに応じてビット線ＢＬ０とビット線／ＢＬ０との間の接続を制御する。
【００２９】
このような構成により、プリチャージ回路１１は、ローレベルのプリチャージ制御信号ＰＣに応じて、複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊをプリチャージする。この際、複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊは、降圧回路１５から供給される電圧（第１の実施の形態ではプリチャージ電圧ＶＢＰ）によってプリチャージされる。
【００３０】
又、複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊのそれぞれは、ビット線選択トランジスタＭＮ１１、ＭＮ１２、ＭＰ１６、ＭＰ１７を介してセンスアンプ１３及びライトドライバ１４に接続される。例えば、ビット線選択トランジスタＭＮ１１、ＭＰ１６は、互いに相補の選択信号Ｙ０、／Ｙ０に応じてビット線ＢＬ０とセンスアンプ１３及びライトドライバ１４との接続を制御するトランスファゲートとして機能する。同様に、例えば、ビット線選択トランジスタＭＮ１２、ＭＰ１７は、互いに相補の選択信号Ｙ０、／Ｙ０に応じてビット線／ＢＬ０とセンスアンプ１３及びライトドライバ１４との接続を制御するトランスファゲートとして機能する。尚、複数のビット線対ＢＬ０、／ＢＬ０〜ＢＬ０ｊ、／ＢＬｊのそれぞれは、対応する選択信号Ｙ０、／Ｙ０〜Ｙｊ、／Ｙｊに応じてセンスアンプ１３及びライトドライバ１４に接続される。
【００３１】
ワード線ＷＬ０〜ＷＬｉが、図示しないドライバによって活性化（ハイレベルの電圧が供給）されることで、アクセス対象のメモリセル１００が選択される。例えば、ワード線ＷＬ０〜ＷＬｉは、電源電圧Ｖｃｃに等しい電圧で活性化され、第２電源の電源電圧（例えばＧＮＤ）で非活性化されるセンスアンプ１３は、選択信号Ｙ０、／Ｙ０によって選択されたビット線対の電圧を検出し、検出した電圧と基準電圧との差に応じて、選択されたメモリセル１００に記録されたデータの値を確定する。ライトドライバ１４は、選択信号Ｙ０、／Ｙ０によって選択されたビット線対に書き込みデータに応じた電圧を供給し、選択されたメモリセル１００にデータを記録する。
【００３２】
降圧回路１５は、プリチャージ回路１１に接続される降圧制御トランジスタＭＰ１１、ＭＰ１２、制御回路１５０、抵抗素子Ｒ１１、Ｒ１２を有する抵抗回路とを備える。降圧制御トランジスタＭＰ１１、ＭＰ１２のソース及びドレインは、プリチャージ電圧ＶＢＰが供給されるノードＮ２と第１電源との間に接続され、ゲートには制御回路１５０から出力された制御信号が入力される。降圧制御トランジスタＭＰ１１、ＭＰ１２はＰチャネル型ＭＯＳトランジスタであることが好ましい。この場合、降圧制御トランジスタＭＰ１１、ＭＰ１２のドレインは、ノードＮ２を介してプリチャージトランジスタＭＰ１３、ＭＰ１４に接続される。降圧制御トランジスタＭＰ１１、ＭＰ１２は、図４に示すように、ビット線対毎に設けられたプリチャージトランジスタＭＰ１３、ＭＰ１４に対応して（複数対１で）設けられても良い。
【００３３】
抵抗回路において抵抗素子Ｒ１１とＲ１２は、第１電源（電源電圧Ｖｃｃ）と第２電源（ここではＧＮＤ）との間に直列接続される。抵抗回路は、第１電源から供給される電源電圧と第２電源から供給される電源電圧との差を抵抗分圧し、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点であるノードＮ１から参照電圧ＶＲＥＦとして出力する。ここでは、電源電圧Ｖｃｃが抵抗分圧され、抵抗素子Ｒ１１と抵抗素子Ｒ１２の抵抗比に応じた参照電圧ＶＲＥＦが生成される。抵抗素子Ｒ１１、Ｒ１２は、ウェルや拡散層、ポリシリコンゲート等のいずれか、又はこれらの組み合せによって形成されることが好ましい。あるいは、抵抗素子Ｒ１１、Ｒ１２は、ＭＯＳトランジスタによるオン抵抗によって形成されても良い。参照電圧ＶＲＥＦは、抵抗素子Ｒ１１、Ｒ１２の抵抗比に応じた抵抗分圧によって生成されるため、プロセス変動や温度変動に対してほとんど変化がない。
【００３４】
制御回路１５０は、抵抗回路（ノードＮ１）と、降圧制御トランジスタＭＰ１１、ＭＰ１１（ノードＮ２、Ｎ３）とに接続され、参照電圧ＶＲＥＦと、プリチャージ電圧ＶＢＰを入力とし、制御信号ＶＣＯＮを出力とする。図５は、本発明による制御回路１５０の第１の実施の形態における構成を示す図である。図５を参照して、第１の実施の形態における制御回路１５０の構成の詳細を説明する。制御回路１５０は、第１電源と第２電源との間に接続され、プリチャージ電圧ＶＢＰと参照電圧ＶＲＥＦを差動入力し、制御信号ＶＣＯＮを出力とする差動増幅回路１５１と、ノードＮ２と第２電源（ＧＮＤ）との間に接続され、ゲートに電源電圧Ｖｃｃ（ハイレベル）が供給されるＮチャネル型ＭＯＳトランジスタＭＮ５４を備える。差動増幅回路１５１は、ソースが第２電源（ＧＮＤ）に接続され電流源を形成するＮチャネル型ＭＯＳトランジスタＭＮ５３、ソースが第１電源（電源電圧Ｖｃｃ）に共通接続され能動負荷を形成するＰチャネル型ＭＯＳトランジスタＭＰ５１、ＭＰ５２、ソースが電流源（Ｎチャネル型ＭＯＳトランジスタＭＮ５３のドレイン）に共通接続され差動入力段を形成するＮチャネル型ＭＯＳトランジスタＭＮ５１、ＭＮ５２を備える。
【００３５】
Ｎチャネル型ＭＯＳトランジスタＭＮ５１のゲートはノードＮ１に接続され、ノードＮ１を介して参照電圧ＶＲＥＦが入力される。Ｎチャネル型ＭＯＳトランジスタＭＮ５２のゲートはノードＮ２に接続され、ノードＮ２を介してプリチャージ電圧ＶＢＰが入力される。ノードＮ２には、ソースが接地されたＮチャネル型ＭＯＳトランジスタＭＮ５４のドレインが接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ５４は、プリチャージトランジスタＭＰ１３、ＭＰ１４、ＭＰ１５がオフ状態のときでも、ノードＮ２がプリチャージ電圧ＶＢＰを維持するために設けられている。従って、Ｎチャネル型ＭＯＳトランジスタＭＮ５４の電流駆動能力は小さくて良く、その占有面積も小さくできる。
【００３６】
Ｐチャネル型ＭＯＳトランジスタＭＰ５１、ＭＰ５２のゲートとＰチャネル型ＭＯＳトランジスタＭＰ５２及びＮチャネルＭＯＳトランジスタＭＮ５２のドレインは共通接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ５１のドレインとＮチャネル型ＭＯＳトランジスタＭＮ５１のドレインは、ノードＮ３に接続され制御信号ＶＣＯＮの出力端となる。
【００３７】
以上のような構成により、降圧回路１５は、抵抗分圧によって生成された参照電圧ＶＲＥＦに等しいプリチャージ電圧ＶＢＰを生成し、プリチャージ回路１１に供給する。参照電圧ＶＲＥＦは電源電圧Ｖｃｃを抵抗分圧することで得られる。このため、抵抗素子Ｒ１１、Ｒ１２の抵抗値を適切な値に設定することで、電源電圧Ｖｃｃより低い所望の大きさのプリチャージ電圧ＶＢＰを容易に得ることができる。又、参照電圧ＶＲＥＦは、上述のように、プロセス変動や温度変動に対してほとんど変化しない。このためプリチャージ電圧ＶＢＰもプロセス変動や温度変動に対して、ほとんど変化しない。
【００３８】
図６は、本発明に係るメモリセル１００（ＳＲＡＭセル）の構成の一例を示す図である。図６を参照して、メモリセル１００は、２つのＣＭＯＳインバータＩＮＶ３１、ＩＮＶ３２で構成した正帰還ループ（フリップフロップ）と、ビット線対ＢＬ０、／ＢＶ０とインバータＩＮＶ３１、ＩＮＶ３２との接続を制御する２つのＮチャネル型ＭＯＳトランジスタＭＮ３３、ＭＮ３４（以下、アクセストランジスタＭＮ３３、ＭＮ３４と称す）を備える。尚、インバータＩＮＶ３１は、第１電源（電源電圧Ｖｃｃ）と第２電源（ＧＮＤ）との間に接続されたＰチャネル型ＭＯＳトランジスタＭＰ３１とＮチャネル型ＭＯＳトランジスタＭＮ３１とを備え、ノードＡを介してアクセストランジスタＭＮ３３に接続される。又、インバータＩＮＶ３２は、第１電源（電源電圧Ｖｃｃ）と第２電源（ＧＮＤ）との間に接続されたＰチャネル型ＭＯＳトランジスタＭＰ３２とＮチャネル型ＭＯＳトランジスタＭＮ３２とを備え、ノードＢを介してアクセストランジスタＭＮ３４に接続される。
【００３９】
以上のような構成により、本発明によるＳＲＡＭにおいて、プリチャージ回路１１は、メモリセル１００に供給される電源電圧Ｖｃｃよりも低いプリチャージ電圧で、ビット線対ＢＬ０、／ＢＬ０〜ＢＬｊ、／ＢＬｊをプリチャージすることができる。
【００４０】
（動作）
次に図７及び図８を参照して、本発明によるＳＲＡＭにおけるメモリセルへのアクセス動作を説明する。
【００４１】
図７は、本発明によるＳＲＡＭの第１の実施の形態におけるデータの読み出し動作を示すタイミングチャートである。図７を参照して、ビット線対ＢＬ０、／ＢＬ０及びワード線ＷＬ０に接続するメモリセル１００に対するデータの読み出し動作を説明する。プリチャージ電圧ＶＢＰは、抵抗比で設定された参照電圧ＶＲＥＦとプリチャージ電圧との差動入力に応じた出力電圧（制御信号ＶＣＯＮ）を降圧制御トランジスタＭＰ１１に入力することで実現される。ここでは、一例として、電源電圧Ｖｃｃ＝１．０Ｖよりも低いプリチャージ電圧ＶＢＰ＝０．７５ＶがノードＮ２に供給される。
【００４２】
ワード線ＷＬ０が活性化される前において、プリチャージドライバ１２は、ローレベル（接地電圧ＧＮＤ）のプリチャージ制御信号ＰＣをプリチャージ回路１１に出力している。プリチャージ回路１１は、ローレベルのプリチャージ制御信号ＰＣに応じて、プリチャージ電圧ＶＢＰ（０．７５Ｖ）をビット線対ＢＬ０、／ＢＬ０に供給するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。すなわち、ワード線ＷＬ０の活性化前においてビット線対ＢＬ０、／ＢＬ０は、電源電圧Ｖｃｃより低いプリチャージ電圧ＶＢＰでプリチャージされる。
【００４３】
ワード線ＷＬ０が選択される際、プリチャージドライバ１２は、ワード線ＷＬ０の活性化に先立ってプリチャージ制御信号ＰＣの信号レベルを立ち上げる（時刻Ｔ１）。プリチャージ回路１１は、ハイレベル（電源電圧Ｖｃｃ）のプリチャージ制御信号ＰＣに応じてビット線対ＢＬ０、／ＢＬ０をフローティングにし、ノードＮ２（プリチャージ電圧ＶＢＰ）とビット線対ＢＬ０、／ＢＬ０との接続を遮断する。その後、図示しないワード線ドライバによってワード線ＷＬ０がハイレベル（電源電圧Ｖｃｃ）に活性化される（時刻Ｔ２）。ワード線ＷＬ０が活性化されている間、センスアンプ１３によって、ビット線対ＢＬ０、／ＢＬ０の電圧レベルが検出される（時刻Ｔ３）。
【００４４】
ここでは、メモリセル１００においてローレベルを保持するノードＡにビット線ＢＬ０が接続され、ハイレベルを保持するノードＢにビット線／ＢＬ０が接続されているものとする。この場合、ワード線ＷＬ０が活性化されることでビット線ＢＬ０の電圧が低下し、ビット線ＢＬ０の電圧と電源電圧Ｖｃｃとの差分をセンスアンプ１３によってセンスすることで、メモリセル１００に記録されたデータ値を確定することができる。以上のように、ワード線ＷＬ及びビット線対ＢＬ０、／ＢＬ０に接続されるメモリセル１００に記録されたデータが読み出される。本発明では、ワード線ＷＬ０の活性化前のビット線ＢＬ０は電源電圧Ｖｃｃより低い電圧にプリチャージされているため、時刻Ｔ３におけるビット線ＢＬ０の電圧は、ビット線ＢＬ０が電源電圧Ｖｃｃでプリチャージされる場合に比べて低い値となる。このため、センスアンプ１３によって検出される差分は図２に示す従来例に比べて大きくなり、読み取りエラーが起こり難くなる。
【００４５】
データが読み出された後、ワード線ＷＬ０はローレベル（接地電圧ＧＮＤ）に非活性化され（時刻Ｔ４）、その後プリチャージドライバ１２は、プリチャージ制御信号ＰＣの信号レベルを立ち下げる（時刻Ｔ５）。この際、降圧制御トランジスタＭＰ１１、ＭＰ１２の電流が急激に増加するため、プリチャージ電圧ＶＢＰは、一瞬低下するが、その後、制御回路１５０によって、参照電圧ＶＲＥＦまで復帰する。プリチャージ回路１１は、ローレベル（接地電圧ＧＮＤ）のプリチャージ制御信号ＰＣに応じてノードＮ２とビット線対ＢＬ０、／ＢＬ０とを接続するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ビット線対ＢＬ０、／ＢＬ０は再びプリチャージ電圧ＶＢＰ（０．７５Ｖ）にプリチャージされる。この際、時刻Ｔ５におけるイコライズ動作によって、ハイレベルのデータを保持するノードに接続されたビット線／ＢＬ０の電圧は一時低下するが、時間の経過とともにプリチャージ電圧ＶＢＰにプリチャージされる。
【００４６】
図８は、本発明によるＳＲＡＭの第１の実施の形態におけるデータの書き込み動作を示すタイミングチャートである。図８を参照して、ビット線対ＢＬ０、／ＢＬ０及びワード線ＷＬ０に接続するメモリセル１００に対するデータの書き込み動作を説明する。プリチャージ電圧ＶＢＰは、抵抗比で設定された参照電圧ＶＲＥＦとプリチャージ電圧との差動入力に応じた出力電圧（制御信号ＶＣＯＮ）を降圧制御トランジスタＭＰ１１に入力することで実現される。ここでは、一例として、電源電圧Ｖｃｃ＝１．０Ｖよりも低いプリチャージ電圧ＶＢＰ＝０．７５ＶがノードＮ
２に供給される。
【００４７】
ワード線ＷＬ０が活性化される前において、プリチャージドライバ１２は、ローレベルのプリチャージ制御信号ＰＣをプリチャージ回路１１に出力している。プリチャージ回路１１は、ローレベルのプリチャージ制御信号ＰＣに応じて、ノードＮ２とビット線対ＢＬ０、／ＢＬ０とを接続するとともにビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ワード線ＷＬ０の活性化前においてビット線対ＢＬ０、／ＢＬ０は、電源電圧Ｖｃｃより低いプリチャージ電圧ＶＢＰでプリチャージされる。
【００４８】
ワード線ＷＬ０が選択される際、プリチャージドライバ１２は、ワード線ＷＬ０の活性化に先立ってプリチャージ制御信号ＰＣの信号レベルを立ち上げる（時刻Ｔ１）。プリチャージ回路１１は、ハイレベルのプリチャージ制御信号ＰＣに応じてビット線対ＢＬ０、／ＢＬ０をフローティングにし、ノードＮ２（プリチャージ電圧ＶＢＰ）とビット線対ＢＬ０、／ＢＬ０との接続を遮断する。その後、図示しないワード線ドライバによってワード線ＷＬ０が活性化される（時刻Ｔ２）、ライトドライバ１４によって、データの書き込みが行なわれる（時刻Ｔ３）。ここでは、メモリセル１００内においてビット線ＢＬ０に接続されるノードに、ハイレベルのデータが書き込まれ、ビット線／ＢＬ０に接続されるノードにローレベルのデータが書き込まれるものとする。この場合、ビット線ＢＬ０はハイレベル（電源電圧Ｖｃｃ：１．０Ｖ）となり、ビット線／ＢＬ０は、ローレベル（接地電圧ＧＮＤ：０Ｖ）となる。
【００４９】
データが書き込まれた後、ワード線ＷＬ０は非活性化され（時刻Ｔ４）、その後プリチャージドライバ１２は、プリチャージ制御信号ＰＣの信号レベルを立ち下げる（時刻Ｔ５）。プリチャージ回路１１は、ローレベルのプリチャージ制御信号ＰＣに応じてノードＮ２とビット線対ＢＬ０、／ＢＬ０とを接続するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ビット線対ＢＬ０、／ＢＬ０は再びプリチャージ電圧ＶＢＰ（０．７５Ｖ）にプリチャージされる。この際、時刻Ｔ５におけるイコライズ動作によって、ハイレベルのデータを保持するノードに接続されたビット線／ＢＬ０の電圧は一時低下するが、時間の経過とともにプリチャージ電圧ＶＢＰにプリチャージされる。
【００５０】
図９は、本発明によるＳＮＭの改善効果を示すＳＮＭ特性図である。図９には、一般的なＳＲＡＭにおいてビット線を電源電圧Ｖｃｃ（１．０Ｖ）でプリチャージする場合のＳＮＭ特性（実線）と、本発明においてビット線をプリチャージ電圧ＶＢＰ（０．７５Ｖ）でプリチャージする場合のＳＮＭ特性（破線）が示される。ここでは、両者ともインバータＩＮＶ３１における入出力特性（入力：ノードＢ、出力：ノードＡ）と、インバータＩＮＶ３２における入出力特性（入力：ノードＡ、出力：ノードＢ）が示される。
【００５１】
図９に示すように、電源電圧Ｖｃｃでプリチャージする場合より、プリチャージ電圧ＶＢＰでプリチャージする方が、ＳＮＭは小さくなる。これにより、保持データは反転し難くなり、ノイズの影響を受け難いＳＲＡＭとなる。ＳＮＭを効果的に改善するにはビット線対ＢＬ０、／ＢＬ０に最適な値の電圧を供給する必要があるが、本発明では、２つの抵抗素子Ｒ１１、Ｒ１２の抵抗比を調整することで容易にこれを実現できる。
【００５２】
以上のように、プリチャージ電圧ＶＢＰが電源電圧Ｖｃｃより低い場合、ＳＮＭは大きくなる（改善される）。しかし、プリチャージ電圧ＶＢＰが低すぎると、ハイレベルのデータを保持するノードＢに接続されたアクセストランジスタＭＮ３４がオン状態となり、ノードＢの保持する電圧（ハイレベル）が低下し、ＳＮＭが悪化する（大きくなる）場合がある。このため、プリチャージ電圧ＶＢＰと電源電圧Ｖｃｃとの差分がアクセストランジスタＭＮ３３、ＭＮ３４の閾値電圧よりも小さくなるように設定されることが好ましい。
【００５３】
２．第２の実施の形態
図１０から図１３を参照して、本発明によるＳＲＡＭの第２の実施の形態を説明する。
【００５４】
（ＳＲＡＭの構成）
図１０は、本発明によるＳＲＡＭの第２の実施の形態における構成を示す図である。第２の実施の形態と第１の実施の形態との違いは、降圧回路とプリチャージドライバの構成及び動作である。その他の構成及び動作は同様である。以下、第１の実施の形態と異なる点について第２の実施の形態におけるＳＲＡＭの詳細を説明する。
【００５５】
第２の実施の形態におけるＳＲＡＭは、プリチャージ制御信号ＰＣ（第１プリチャージ制御信号）及びプリチャージ制御信号φＰＣ（第２プリチャージ制御信号）を出力するプリチャージドライバ１７と、プリチャージ制御信号φＰＣによってプリチャージ電圧ＶＢＰの大きさを変更する降圧回路１６を備える。
【００５６】
降圧回路１６は、第１の実施の形態における制御回路１５０に換えて図１１に示す制御回路１６０を備える。その他の構成は、第１の実施の形態と同様である。図１１を参照して、制御回路１６０は、制御回路１５０の構成に対し、ノードＮ３と第２電源（ＧＮＤ）との間にドレイン及びソースが接続されたＮチャネル型ＭＯＳトランジスタＭＮ６１を更に備える。Ｎチャネル型ＭＯＳトランジスタＭＮ６１は、ゲートに入力されるプリチャージ制御信号φＰＣに応じて、ノードＮ３と第２電源（ＧＮＤ）との接続を制御する。
【００５７】
プリチャージドライバ１７は、所定の期間ＰＷ、ハイレベルのプリチャージ制御信号φＰＣ（パルス信号）を出力する。Ｎチャネル型ＭＯＳトランジスタＭＮ６１は、ハイレベルのプリチャージ制御信号φＰＣに応じてノードＮ３の電圧を接地電圧ＧＮＤ側にプルダウンする。これにより、制御信号ＶＣＯＮの電圧はＧＮＤ側に低下し、ノードＮ２のプリチャージ電圧ＶＢＰの電圧は電源電圧Ｖｃｃ側に上昇する。
【００５８】
（動作）
次に図１２及び図１３を参照して、本発明によるＳＲＡＭにおけるメモリセルへのアクセス動作を説明する。
【００５９】
図１２は、本発明によるＳＲＡＭの第２の実施の形態におけるデータの読み出し動作を示すタイミングチャートである。図１２を参照して、時刻Ｔ１から時刻Ｔ４までは、第１の実施の形態と同様な動作であるので説明は省略する。
【００６０】
ワード線が非活性化された後、プリチャージドライバ１７は、プリチャージ制御信号ＰＣの信号レベルを立ち下げる（時刻Ｔ５）。この際、降圧制御トランジスタＭＰ１１、ＭＰ１２の電流が急激に増加するため、プリチャージ電圧ＶＢＰは、一瞬低下する。本実施の形態では、プリチャージ制御信号ＰＣがローレベル（接地電圧ＧＮＤ）に至るタイミングで、プリチャージ制御信号φＰＣの信号レベルを立ち上げる（時刻Ｔ５）。プリチャージ制御信号φＰＣは、時刻Ｔ６から時刻Ｔ７の間（所定の期間ＰＷ）ハイレベル（電源電圧Ｖｃｃ）を維持し、その後ローレベルに落とされる。これにより、期間ＰＷにおいて制御信号ＶＣＯＮは、ローレベル側に引き下げられ、降圧制御トランジスタＭＰ１１、ＭＰ１２によって、プリチャージ電圧ＶＢＰが電源電圧Ｖｃｃ側に引き上げられる。この結果、プリチャージ開始時に低下したプリチャージ電圧ＶＢＰは、早く参照電圧ＶＲＥＦまで復帰することができる。
【００６１】
プリチャージ回路１１は、ローレベルのプリチャージ制御信号ＰＣに応じてノードＮ２とビット線対ＢＬ０、／ＢＬ０とを接続するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ビット線対ＢＬ０、／ＢＬ０は再びプリチャージ電圧ＶＢＰ（０．７５Ｖ）にプリチャージされる。この際、時刻Ｔ５におけるイコライズ動作によって、ハイレベルのデータを保持するノードに接続されたビット線／ＢＬ０の電圧は一時低下するが、時間の経過とともにプリチャージ電圧ＶＢＰにプリチャージされる。
【００６２】
図１３は、本発明によるＳＲＡＭの第２の実施の形態におけるデータの書き込み動作を示すタイミングチャートである。図１３を参照して、時刻Ｔ１から時刻Ｔ４までは、第１の実施の形態と同様な動作であるので説明は省略する。
【００６３】
ワード線ＷＬ０が活性化される前において、プリチャージドライバ１２は、ローレベルのプリチャージ制御信号ＰＣをプリチャージ回路１１に出力している。プリチャージ回路１１は、ローレベルのプリチャージ制御信号ＰＣに応じて、ノードＮ２とビット線対ＢＬ０、／ＢＬ０とを接続するとともにビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ワード線ＷＬ０の活性化前においてビット線対ＢＬ０、／ＢＬ０は、電源電圧Ｖｃｃより低いプリチャージ電圧ＶＢＰでプリチャージされる。
【００６４】
ワード線が非活性化された後、プリチャージドライバ１７は、プリチャージ制御信号ＰＣの信号レベルを立ち下げる（時刻Ｔ５）。この際、降圧制御トランジスタＭＰ１１、ＭＰ１２の電流が急激に増加するため、プリチャージ電圧ＶＢＰは、一瞬低下する。本実施の形態では、プリチャージ制御信号ＰＣがローレベル（接地電圧ＧＮＤ）に至るタイミングで、プリチャージ制御信号φＰＣの信号レベルを立ち上げる（時刻Ｔ５）。プリチャージ制御信号φＰＣは、時刻Ｔ６から時刻Ｔ７の間（所定の期間ＰＷ）ハイレベル（電源電圧Ｖｃｃ）を維持し、その後ローレベルに落とされる。これにより、期間ＰＷにおいて制御信号ＶＣＯＮは、ローレベル側に引き下げられ、降圧制御トランジスタＭＰ１１、ＭＰ１２によって、プリチャージ電圧ＶＢＰが電源電圧Ｖｃｃ側に引き上げられる。この結果、プリチャージ開始時に低下したプリチャージ電圧ＶＢＰは、早く参照電圧ＶＲＥＦまで復帰することができる。
【００６５】
プリチャージ回路１１は、ローレベルのプリチャージ制御信号ＰＣに応じてノードＮ２とビット線対ＢＬ０、／ＢＬ０とを接続するとともに、ビット線対ＢＬ０、／ＢＬ０をイコライズする。これにより、ビット線対ＢＬ０、／ＢＬ０は再びプリチャージ電圧ＶＢＰ（０．７５Ｖ）にプリチャージされる。この際、時刻Ｔ５におけるイコライズ動作によって、ハイレベルのデータを保持するノードに接続されたビット線／ＢＬ０の電圧は一時低下するが、時間の経過とともにプリチャージ電圧ＶＢＰにプリチャージされる。
【００６６】
書き込み動作の場合、ビット線ＢＬ０とビット線／ＢＬ０との一方（ここではビット線／ＢＬ０）は、接地電圧ＧＮＤに遷移している。この場合、プリチャージ電圧ＶＢＰに復帰する時間や、ビット線対ＢＬ０、／ＢＬ０のプリチャージを完了する時間は、リード時に比べて長大化する。しかし、本実施の形態によるＳＲＡＭでは、制御回路１６０によって、所定の期間ＰＷ、プリチャージ電圧ＶＢＰを電源電圧側Ｖｃｃ側に引き上げているため、これらの時間を著しく短縮することができる。
【００６７】
以上のように、本実施の形態のＳＲＡＭによれば、読み出し時間や書き込みの悪化を招くことなく、最適なビット線電圧を実現することができる。
【００６８】
本発明によるＳＲＡＭでは、Ｐチャネル型ＭＯＳトランジスタによってプリチャージを行なっているため、メモリセルへのアクセス直前にビット線を引き上げる動作が不要である。このため、メモリセルへのアクセス動作の時間を短縮することができる。又、降圧回路の出力電圧（プリチャージ電圧ＶＢＰ）は、降圧制御トランジスタＭＰ１１、ＭＰ１２とは別の抵抗素子の値を調整することで設定できる。
【００６９】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば、デュアルアクセスタイプのＳＲＡＭに適用しても良い。この場合、メモリセル１００に換えて図１４に示すメモリセル１００’が利用される。メモリセル１００’は、第１のワード線ＷＬａ及びビット線対ＢＬａ、／ＢＬａに接続されるアクセストランジスタＭＮ３３ａ、ＭＮ３４ａと、第２のワード線ＷＬｂ及びビット線対ＢＬｂ、／ＢＬｂに接続されるアクセストランジスタＭＮ３３ｂ、ＭＮ３４ｂを備え、その他の構成は、メモリセル１００と同様である。
【符号の説明】
【００７０】
１００、１００’：メモリセル
１１：プリチャージ回路
１２、１７：プリチャージドライバ
１３：センスアンプ
１４：ライトドライバ
１５、１６：降圧回路
１５０、１６０：制御回路
ＭＰ１１、ＭＰ１２：降圧制御トランジスタ
Ｒ１１、Ｒ１２：抵抗素子
１５１：差動増幅回路
ＷＬ０〜ＷＬｉ：ワード線
ＢＬ０〜ＢＬｊ、／ＢＬ０〜／ＢＬｊ：ビット線
ＶＲＥＦ：参照電圧
ＶＢＰ：プリチャージ電圧
ＶＣＯＮ：制御信号
ＰＣ、φＰＣ：プリチャージ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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