(57)【要約】【課題】浮遊ゲート構造を有する不揮発性メモリおよびその製造プロセスを提供する。【解決手段】不揮発性メモリは、基板と、基板に設けられ、その上に突き出た分離構造と、基板上に突き出た分離構造の側壁上にある導電性スペーサーとしての浮遊ゲートと、各浮遊ゲートと基板の間のトンネル層とを含む。また、不揮発性メモリの製造プロセスは、基板上に突き出た分離構造が基板に形成され、トンネル層が基板上に形成され、その後、浮遊ゲートが基板上に突き出た第１分離構造の側壁上に導電性スペーサーとして形成されることを含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板上に突き出た分離構造の側壁上に配置され、前記基板から絶縁された導電性スペーサーを有する不揮発性メモリの浮遊ゲート構造。
【請求項２】
前記導電性スペーサーが、トンネル層によって前記基板から絶縁された請求項１記載の浮遊ゲート構造。
【請求項３】
前記不揮発性メモリの限界寸法が３０ｎｍ未満である請求項１記載の浮遊ゲート構造。
【請求項４】
基板と、
前記基板に設けられ、前記基板の上に突き出た複数の第１分離構造と、
前記基板上に突き出た前記第１分離構造の側壁上にある第１導電性スペーサーとしての複数の浮遊ゲートと、
前記各浮遊ゲートと前記基板の間のトンネル層と
を備えた不揮発性メモリ。
【請求項５】
前記第１分離構造よりも高さの低い複数の第２分離構造をさらに備え、
前記浮遊ゲートが行方向および列方向に配置され、
前記第１および第２分離構造のそれぞれが列方向に広がり、
前記第１分離構造および前記第２分離構造が前記行方向に交互に配置され、
前記第２分離構造のそれぞれが、近隣する２つの第１分離構造の対向する２つの側壁上にある浮遊ゲートの２つの列の間に設けられた請求項４に記載の不揮発性メモリ。
【請求項６】
前記第１分離構造の前記側壁上にある第２導電性スペーサーとしての選択ゲートの行をさらに備えた請求項４記載の不揮発性メモリ。
【請求項７】
限界寸法が３０ｎｍ未満である請求項４記載の不揮発性メモリ。
【請求項８】
前記浮遊ゲートの各行の上にそれぞれ配置される複数のワード線と、
前記各浮遊ゲートと前記浮遊ゲート上にある前記ワード線の間に配置されるインターゲート誘電体層と
をさらに備え、
前記浮遊ゲートが行方向および列方向に配置され、前記第１分離構造のそれぞれが前記列方向に広がる請求項４に記載の不揮発性メモリ。
【請求項９】
前記第１分離構造よりも高さが低く、かつ列方向に広がる複数の第２分離構造をさらに備え、
前記第１分離構造および前記第２分離構造が行方向に交互に配置され、
前記第２分離構造のそれぞれが、近隣する２つの第１分離構造の対向する２つの側壁上にある浮遊ゲートの２つの列の間に設けられ、
前記第１および第２分離構造のそれぞれの幅が、前記浮遊ゲート上の前記インターゲート誘電体層の厚さの２倍に等しいか、それよりも小さい請求項８に記載の不揮発性メモリ。
【請求項１０】
前記基板上に突き出た前記第１分離構造の前記側壁上にある第２導電性スペーサーとしての選択ゲートの行と、
前記選択ゲートの行の上に接触して配置される選択線と
をさらに備えた請求項８に記載の不揮発性メモリ。
【請求項１１】
基板に設けられ、前記基板の上に突き出た複数の第１分離構造を形成するステップと、
前記基板上にトンネル層を形成するステップと、
前記基板上に突き出た前記第１分離構造の側壁上に、第１導電性スペーサーとしての複数の浮遊ゲートを形成するステップと
を含む不揮発性メモリの製造方法。
【請求項１２】
前記第１分離構造を形成するステップの間に、前記第１分離構造よりも高さの低い複数の第２分離構造を形成するステップをさらに含み、
前記浮遊ゲートが行方向および列方向に配置され、
前記第１および第２分離構造のそれぞれが列方向に広がり、
前記第１分離構造および前記第２分離構造が行方向に交互に配置され、
前記各第２分離構造がそれぞれ、近隣する２つの第１分離構造の対向する２つの側壁上にある浮遊ゲートの２つの列の間に設けられる請求項１１に記載の製造方法。
【請求項１３】
前記第１および第２分離構造を形成するステップが、
ギャップを有し、パターン化されたマスク層をエッチングマスクとして利用して前記基板の内部に前記ギャップに対応する複数のトレンチを形成するステップと、
前記トレンチおよび前記ギャップを複数の絶縁層で満たすステップと、
埋め込み型絶縁層と非埋め込み型絶縁層が交互に配置されるように前記絶縁層の一部を埋め込むステップと、
前記マスク層を除去することにより、前記非埋め込み型絶縁層が前記複数の第１分離構造となり、前記埋め込み型絶縁層が前記第２分離構造となるステップと
を含む請求項１２に記載の製造方法。
【請求項１４】
前記浮遊ゲートを形成するステップの間に、前記第１分離構造の前記側壁上にある第２導電性スペーサーとしての選択ゲートの行を形成するステップをさらに含む請求項１１に記載の製造方法。
【請求項１５】
前記不揮発性メモリの限界寸法が３０ｎｍ未満である請求項１１に記載の製造方法。
【請求項１６】
前記浮遊ゲートを形成するステップが、
前記基板上に突き出た前記第１分離構造の前記側壁上に複数の導電性スペーサーバーを形成するステップと、
前記導電性スペーサーバーをパターン化するステップと
を含む請求項１１に記載の製造方法。
【請求項１７】
前記導電性スペーサーバーが形成された後であり前記導電性スペーサーバーがパターン化される前に、
前記基板上にインターゲート誘電体層を形成するステップと、
前記インターゲート誘電体層上に行方向に広がる複数のワード線を形成するステップをさらに含み、
前記導電性スペーサーバーが前記ワード線の形成後にパターン化されることによって、前記ワード線のそれぞれが前記浮遊ゲートの１つの行の上に配置され、
前記浮遊ゲートが行方向および列方向に配置され、前記第１分離構造のそれぞれが列方向に広がる請求項１６に記載の製造方法。
【請求項１８】
前記第１分離構造を形成するステップの間に、
前記第１分離構造よりも高さが低く、かつ列方向に広がる複数の第２分離構造を形成するステップをさらに含み、
前記第１分離構造および前記第２分離構造が行方向に交互に配置され、
前記第２分離構造のそれぞれが、近隣する２つの第１分離構造の対向する２つの側壁上にある浮遊ゲートの２つの列の間に設けられ、
前記第１および第２分離構造のそれぞれの幅が、前記浮遊ゲート上の前記インターゲート誘電体層の厚さの２倍に等しいか、それよりも小さい請求項１７に記載の製造方法。
【請求項１９】
前記導電性スペーサーバーをパターン化するステップの間に、前記基板上に突き出た前記第１分離構造の前記側壁上に第２導電性スペーサーとして選択ゲートの行を形成するステップと、
前記インターゲート誘電体層を形成するステップの後であり前記ワード線を形成するステップの前に、前記選択ゲートの行を形成することが予め定められている前記導電性スペーサーバーの部分上にある前記インターゲート誘電体層の一部を除去して、前記導電性スペーサーバーの前記各部分の少なくとも一部分が露光されるステップと、
前記ワード線を形成するステップの間に、前記導電性スペーサーバーの前記各部分上に接触して配置される選択線を形成するステップと
をさらに含み、
前記導電性スペーサーバーが前記選択線の形成後にパターン化され、それによって前記選択ゲートの行が前記浮遊ゲートとともに形成される請求項１７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造に関し、特に、浮遊ゲート構造、不揮発性メモリの構造および不揮発性メモリの製造プロセスに関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、小型で、操作スピードが速く、電力がなくてもデータを保持できる機能を持っているため、データ記憶のために様々な電気製品に幅広く応用される。 現在の不揮発性メモリ装置のほとんどは、データの記憶に浮遊ゲートを利用しており、プロセス線幅が４０ｎｍ以上である場合に、浮遊ゲートは矩形断面を有する。しかしながら、線幅が、現在の光学リソグラフィ（lithography）の限界である約３０ｎｍまで減少するか、あるいは将来的にさらに小さくなった時、浮遊ゲートの断面形状は以下に述べるように変えられなければならない。
【０００３】
図１Ａから図１Ｃは、装置の線幅が徐々に減少する従来の不揮発性メモリにおける浮遊ゲートの断面形状の変化を図示したものである。
【０００４】
図１Ａから図１Ｃを参照すると、メモリを形成するために、トンネル層１１０および多結晶シリコン層（図示せず）が基板１００上に形成され、多結晶シリコン層、トンネル層１１０および基板１００は、パターン化されたマスク層（図示せず）をマスクとして利用してエッチングされ、浮遊ゲート１２０およびトレンチ１２８を形成する。トレンチ１２８が絶縁体によって満たされ、分離構造１３０を形成すると、インターゲート誘電体層１４０およびワード線１５０が浮遊ゲート１２０上に形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような不揮発性メモリにおいて、ワード線１５０は、制御ゲート−浮遊ゲートのキャパシタンスが浮遊ゲート−基板のキャパシタンスよりも大きくなるよう浮遊ゲート１２０間に広がり、それによってメモリの正常動作のために十分なゲートカップリング比（gate coupling ratio, GCR）を得ることが要求される。インターゲート誘電体層１４０の厚さは、通常約１２ｎｍまでのため、線幅がインターゲート誘電体層１４０の厚さの２倍に近いか、あるいはそれより小さくなるまで減少すると、これらの間にインターゲート誘電体層１４０を容易に満たせるよう浮遊ゲート１２０の側壁を傾ける必要がある。図１Ｂおよび図１Ｃに示したように、プロセス線幅が小さければ小さいほど、浮遊ゲート１２０の側壁の傾斜角は大きくなる。
【０００６】
しかしながら、浮遊ゲート１２０を定めるマスク層のパターンは浮遊ゲート１２０の底部と同じくらい広いため、傾いた側壁を形成するためのエッチングプロセスは制御が難しく、傾斜角が大きくなるにつれて難度が増す。
【課題を解決するための手段】
【０００７】
したがって、本発明は、不揮発性メモリの浮遊ゲート構造を提供することを目的とする。
【０００８】
本発明は、また、本発明の浮遊ゲート構造を含む不揮発性メモリの構造を提供することを目的とする。
【０００９】
本発明は、さらに、不揮発性メモリの製造プロセスを提供することを目的とする。
【００１０】
本発明の浮遊ゲート構造は、基板上に突き出た分離構造の側壁に配置され、基板から絶縁された導電性スペーサーを有する。
【００１１】
ある実施形態中、導電性スペーサーはトンネル層によって基板から絶縁される。
【００１２】
ある実施形態中、不揮発性メモリは３０ｎｍ未満の限界寸法（critical dimension）を有する。
【００１３】
本発明の不揮発性メモリは、基板と、基板に設けられ、その上に突き出た複数の第１分離構造と、基板上に突き出た第１分離構造の側壁上にある第１導電性スペーサーとしての複数の浮遊ゲートと、各浮遊ゲートと基板の間のトンネル層とを含む。
【００１４】
ある実施形態中、上記不揮発性メモリは、第１分離構造よりも高さの低い複数の第２分離構造をさらに含み、浮遊ゲートが行（row）方向と列（column）方向に配置され、第１および第２分離構造のそれぞれが列方向に広がり、第１分離構造および第２分離構造が行方向に交互に配置され、第２分離構造のそれぞれが２つの近隣の第１分離構造の２つの対向側壁上にある浮遊ゲートの２つの列の間に設けられる。
【００１５】
ある実施形態中、上記不揮発性メモリは、第１分離構造の側壁上の第２導電性スペーサーとしての選択ゲートの行をさらに含む。
【００１６】
ある実施形態中、上記不揮発性メモリは３０ｎｍ未満の限界寸法を有する。
【００１７】
いくつかの実施形態中、浮遊ゲートは行方向および列方向に配置され、第１分離構造のそれぞれは列方向に広がり、上記不揮発性メモリは、浮遊ゲートの各行の上にそれぞれ配置された複数のワード線と、各浮遊ゲートとその上のワード線との間に配置されたインターゲート誘電体層とをさらに含む。
【００１８】
インターゲート誘電体層およびワード線に関する１つの実施形態中、上記不揮発性メモリは、第１分離構造よりも高さが低く、列方向に広がる複数の第２分離構造をさらに含み、第１分離構造および第２分離構造が行方向に交互に配置され、第２分離構造のそれぞれが２つの近隣の第１分離構造の２つの対向側壁上にある浮遊ゲートの２つの列の間に設けられ、第１および第２分離構造のそれぞれの幅は浮遊ゲートの上にあるインターゲート誘電体層の厚さの２倍に等しいか、それより小さい。
【００１９】
インターゲート誘電体層およびワード線に関する１つの実施形態中、上記不揮発性メモリは、基板上に突き出た第１分離構造の側壁上にある第２導電性スペーサーとしての選択ゲートの行と、選択ゲートの行の上に接触して配置された選択線とをさらに含む。
【００２０】
本発明の不揮発性メモリの製造プロセスは、以下の通りである。複数の第１分離構造が基板上に突き出るように基板に形成され、トンネル層が基板上に形成され、その後、複数の浮遊ゲートが基板上に突き出た第１分離構造の側壁上に第１導電性スペーサーとして形成される。
【００２１】
ある実施形態中、プロセスは、第１分離構造を形成するステップの間に、第１分離構造よりも高さの低い複数の第２分離構造を形成することをさらに含む。浮遊ゲートが行方向および列方向に配置される。第１および第２分離構造のそれぞれが列方向に広がる。第１分離構造および第２分離構造が行方向に交互に配置される。各第２分離構造のそれぞれが２つの近隣の第１分離構造の２つの対向側壁上にある浮遊ゲートの２つの列の間に設けられる。
【００２２】
第１および第２分離構造は、以下のステップにより形成することができる。パターン化されたマスク層をエッチングマスクとして利用する基板内に複数のトレンチを形成する。このマスク層はその中にトレンチに応じたギャップを有する。トレンチおよびギャップを複数の絶縁層で満たす。埋め込み型（recessed）絶縁層と非埋め込み型（non-recessed）絶縁層が交互に配置されるように絶縁層の一部を埋め込む。マスク層を除去することによって、非埋め込み型絶縁層が第１分離構造を形成し、埋め込み型絶縁層が第２分離構造を形成する。
【００２３】
ある実施形態中、プロセスは、浮遊ゲートを形成するステップの間に、第１分離構造の側壁上にある第２導電性スペーサーとしての選択ゲートの行を形成することをさらに含む。
【００２４】
ある実施形態中、不揮発性メモリは３０ｎｍ未満の限界寸法を有する。
【００２５】
ある実施形態中、浮遊ゲートは以下のように形成される。複数の導電性スペーサーバーが基板上に突き出た第１分離構造の側壁上に形成され、その後、導電性スペーサーバーがパターン化される。浮遊ゲートが行方向および列方向に配置され、第１分離構造のそれぞれが列方向に広がる場合に、プロセスは、導電性スペーサーバーが形成された後だが導電性スペーサーバーがパターン化される前に、基板上にインターゲート誘電体層を形成することと、インターゲート上の行方向に広がる複数のワード線を形成することをさらに含む。導電性スペーサーバーがワード線に続いてパターン化されることによって、各ワード線のそれぞれが浮遊ゲートの１つの行の上に配置される。
【００２６】
インターゲート誘電体層およびワード線を形成する１つの実施形態中、プロセスは、第１分離構造を形成するステップの間に、第１分離構造よりも高さが低く、かつ列方向に広がる複数の第２分離構造を形成することをさらに含む。第１分離構造および第２分離構造が行方向に交互に配置される。各第２分離構造のそれぞれが２つの近隣の第１分離構造の２つの対向側壁上にある浮遊ゲートの２つの列の間に設けられる。第１および第２分離構造のそれぞれの幅は、浮遊ゲート上のインターゲート誘電体層の厚さの２倍に等しいか、それよりも小さい。
【００２７】
インターゲート誘電体層およびワード線を形成する本発明の１つの実施形態中、プロセスは、以下のステップをさらに含む。導電性スペーサーバーをパターン化するステップの間に、基板上に突き出た第１分離構造の側壁上に第２導電性スペーサーとして選択ゲートの行を形成する。インターゲート誘電体層が形成されるステップの後だがワード線が形成されるステップの前に、選択ゲートの行を形成することが予め定められた導電性スペーサーバーの部分の上のインターゲート誘電体層の一部を、導電性スペーサーバーの各部分の少なくとも一部分が露光されるように除去する。ワード線を形成するステップの間、選択線を導電性スペーサーバーの前記部分の上に接触して形成する。このようなプロセスでは、導電性スペーサーバーが選択線にも続いてパターン化されるため、選択ゲートの行が浮遊ゲートとともに形成される。
【発明の効果】
【００２８】
本発明では、導電性スペーサーとしての浮遊ゲートの上面が傾いているため、ワード線に面した上面の面積は、基板に面した底面の面積よりも常に大きい。それゆえに、２つの対向する浮遊ゲートの側壁間のギャップがインターゲート誘電体層によって満たされている時でも、メモリの正常動作に十分なＧＣＲを得ることができる。結果として、従来の不揮発性メモリのプロセスのようにテーパ浮遊ゲートを形成する必要がないため、浮遊ゲートのエッチングプロセスの制御も困難なく、２つの対向する浮遊ゲート間の分離構造の幅をインターゲート誘電体層の厚さの２倍またはそれ以下まで減らすことができる。
【００２９】
本発明の上記及び他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【００３０】
【図１Ａ】装置の線幅が徐々に減少する従来の不揮発性メモリにおける浮遊ゲートの断面形状の進化を図示したものである。
【図１Ｂ】装置の線幅が徐々に減少する従来の不揮発性メモリにおける浮遊ゲートの断面形状の進化を図示したものである。
【図１Ｃ】装置の線幅が徐々に減少する従来の不揮発性メモリにおける浮遊ゲートの断面形状の進化を図示したものである。
【図２】平面図および／または２つの異なる断面図のうちの少なくとも１つの断面図において、本発明の実施形態に係る不揮発性メモリの製造プロセスを図示したものである。
【図３】平面図および／または２つの異なる断面図のうちの少なくとも１つの断面図において、本発明の実施形態に係る不揮発性メモリの製造プロセスを図示したものである。
【図４】平面図および／または２つの異なる断面図のうちの少なくとも１つの断面図において、本発明の実施形態に係る不揮発性メモリの製造プロセスを図示したものである。
【図５】平面図および／または２つの異なる断面図のうちの少なくとも１つの断面図において、本発明の実施形態に係る不揮発性メモリの製造プロセスを図示したものである。
【図６】平面図および／または２つの異なる断面図のうちの少なくとも１つの断面図において、本発明の実施形態に係る不揮発性メモリの製造プロセスを図示したものである。
【図７】平面図および／または２つの異なる断面図のうちの少なくとも１つの断面図において、本発明の実施形態に係る不揮発性メモリの製造プロセスを図示したものである。
【図８】本発明の実施形態に係る浮遊ゲート構造および不揮発性メモリ構造も図示している。
【発明を実施するための形態】
【００３１】
図２から８は、平面図および／または２つの異なる断面図Ａ−Ａ'およびＢ−Ｂ'のうちの少なくとも１つの断面図において、本発明の実施形態に係る不揮発性メモリの製造プロセスを図示したものである。
【００３２】
図２を参照すると、パターン化されたマスク層２０２は、分離溝を定義するためのギャップ２０３を内設し、単結晶シリコンウエハのような半導体の基板２００上に形成される。基板２００は、その後、マスク層２０２をマスクとして利用してエッチングされ、その中にトレンチ２０４を形成し、二酸化ケイ素のような絶縁体がトレンチ２０４およびギャップ２０３に満たされ、複数の絶縁層２０６を形成する。絶縁層２０６を形成する方法は、例えば、トレンチ２０４およびギャップ２０３を満たした基板２００上に絶縁体の層を形成し、その後、トレンチ２０４およびギャップ２０３の外に絶縁材料を除去する方法を含む。
【００３３】
図３を参照すると、パターン化されたフォトレジスト層２０８は、絶縁層２０６の一部を覆う基板２００上に形成され、その後、パターン化されたフォトレジスト層２０８をマスクとして利用したエッチングによって、露光された絶縁層２０６ｂが埋め込まれる。パターン化されたフォトレジスト２０８は、非埋め込み型絶縁層２０６ａおよび埋め込み型絶縁層２０６ｂが交互に配置されるように形成される。ここで、絶縁層２０６ｂは、後続に非埋め込み型絶縁層２０６ａの側壁上に導電性スペーサーとして浮遊ゲートおよび選択ゲートを形成するステップの間に、その側壁上に導電性スペーサーが形成されないように埋め込まれる。
【００３４】
図４を参照すると、フォトレジスト層２０８およびマスク層２０２が除去されることによって、非埋め込み型絶縁層２０６ａが基板２００上に突き出た第１分離構造となり、埋め込み型絶縁層２０６ｂが第１分離構造２０６ａより高さの低い第２分離構造となる。その後、トンネル層２１０が基板２００の露光面に形成される。トンネル層２１０は、ＣＶ（Capacitance VS. Voltage）測定において、通常は厚さが６から９ｍｍ、好ましくは約８ｎｍの酸化被膜である。
【００３５】
図５を参照すると、複数の導電性スペーサーバー２１２は、第１分離構造２０６ａの側壁に形成される。導電性スペーサーバー２１２は、基板２００上に共形導電層（図示せず）を堆積し、異方性エッチング（anisotropic etching）を行って第１分離構造２０６ａおよび第２分離構造２０６ｂ上の共形導電層を除去することにより形成される。
【００３６】
図６を参照すると、ＯＮＯ（酸化物−窒化物−酸化物）複合層のようなインターゲート誘電体層２１４は、基板２００上に形成され、導電性スペーサーバー２１２を覆う。インターゲート誘電体層２１４がＯＮＯ複合層の時、その厚さはおそらくＣＶ測定において９から１５ｎｍの範囲内であり、通常は約１２ｎｍである。
【００３７】
図７を参照すると、パターン化されたフォトレジスト層２１６は、後に選択ゲートを形成することが予め定められた導電性スペーサーバー２１２の部分２１２'の上にインターゲート誘電体層２１４を露光するために、基板２００上に形成される。導電性スペーサーバー２１２の部分２１２'上にあるインターゲート誘電体層２１４の一部は、フォトレジスト層２１６をマスクとして利用した異方性エッチング２１８を通して除去され、後に形成される選択線と接続できるように各部分２１２'の少なくとも一部が露光される。結果として生じた構造のＡ−Ａ'断面図は、図６と同じである。
【００３８】
図８を参照すると、フォトレジスト層２１６が除去される。複数のワード線２２０ａおよび選択線２２０ｂは、通常通り、膜蒸着（film deposition）、リソグラフィおよび異方性エッチングで基板２００上に形成され、異方性エッチングは導電性スペーサーバー２１２を複数の浮遊ゲート２１２ａおよび複数の選択ゲート２１２ｂにパターン化するまで継続される。各ワード線２２０ａがそれぞれ浮遊ゲート２１２ａの１つの行の上に配置されて、インターゲート誘電体層２１４によってそこから分離され、選択線２２０ｂが選択ゲート２１２ｂの行の上に接触して配置され、電気的接続を達成する。
【００３９】
その後、例えば、埋設されたソース線、分離したドレイン領域およびビット線が任意の周知のプロセスによって形成される。これは、本分野において通常の知識を有する技術者にとって周知であるため、詳細については図示しない。
【００４０】
図８を参照すると、導電性スペーサーとしての浮遊ゲート２１２ａの上面が傾いているため、ワード線２２０ａに面した上面の面積は、基板２００に面した底面の面積よりも常に大きい。それゆえに、対向する浮遊ゲート２１２ａの側壁間のギャップがインターゲート誘電体層２１４によって満たされている時でも、メモリの正常動作に十分なＧＣＲを得ることができる。このようにして、２つの対向する浮遊ゲート２１２ａ間の第２分離構造２０６ｂの幅は、通常、基板２００上に突き出た第１分離構造２０６ａの幅と等しいが、先行技術における不揮発性メモリのプロセスのようにテーパ浮遊ゲートを形成する必要がないため、浮遊ゲートのエッチングプロセスの制御も困難なく、インターゲート誘電体層２１４の厚さの２倍またはそれ以下まで減らすことができる。
【００４１】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【符号の説明】
【００４２】
１００  ２００  基板
１１０  ２１０  トンネル層
１２０  浮遊ゲート
１２８  トレンチ
１３０  分離構造
１４０  ２１４  インターゲート誘電体層
１５０  ワード線
２０２  マスク層
２０３  ギャップ
２０４  トレンチ
２０６  絶縁層
２０６ａ  非埋め込み型絶縁層（第１分離構造）
２０６ｂ  埋め込み型絶縁層（第２分離構造）
２０８  ２１６  フォトレジスト層
２１２  導電性スペーサーバー
２１２'  導電性スペーサーバーの一部
２１２ａ  浮遊ゲート
２１２ｂ  選択ゲート
２１８  異方性エッチング
２２０ａ  ワード線
２２０ｂ  選択線
【図１Ａ】
2010272703.tif 000003
【図１Ｂ】
2010272703.tif 000004
【図１Ｃ】
2010272703.tif 000005
【図２】
2010272703.tif 000006
【図３】
2010272703.tif 000007
【図４】
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【図５】
2010272703.tif 000009
【図６】
2010272703.tif 000010
【図７】
2010272703.tif 000011
【図８】
2010272703.tif 000012
【外国語明細書】
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2010272703.tif 000014
2010272703.tif 000015
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