(57)【要約】【課題】本発明は液晶表示装置を提供することである。【解決手段】本発明の液晶表示装置はデータラインとゲートラインが交差されて液晶セルがマトリックス形態に配置された液晶表示パネルと、正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧に変換して前記データラインに供給するデータ駆動回路と、前記データ電圧の極性が反転されるブランキング期間の間、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くするガンマ電圧調整部を備える。【選択図】図８
2010262261.tif 000002
【特許請求の範囲】
【請求項１】
データラインとゲートラインが交差され、液晶セルがマトリックス形態に配置された液晶表示パネルと、
正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧に変換して前記データラインに供給するデータ駆動回路と、  
前記データ電圧の極性が反転されるブランキング期間の間、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くするガンマ電圧調整部を備えることを特徴とする液晶表示装置。
【請求項２】
前記ガンマ電圧調整部は、
同一な極性の電圧で連続発生される前記データ電圧の間のブランキング期間の間、前記正極性/負極性ガンマ基準電圧の電位を低くすることを特徴とする、請求項１記載の液晶表示装置。
【請求項３】
前記ゲートラインにゲートパルスを供給するゲート駆動回路及び
前記データ駆動回路に前記デジタルビデオデータを供給して前記データ駆動回路、前記ゲート駆動回路及び前記ガンマ電圧調整部を制御するタイミングコントローラをさらに備えることを特徴とする、請求項１記載の液晶表示装置。
【請求項４】
前記ガンマ電圧調整部は、
正極性/負極性正常ガンマ基準電圧を発生するガンマ電圧発生回路と、  
前記タイミングコントローラの制御の下に位相がお互いに異なる第１及び第２ガンマ電圧制御信号を出力するガンマ電圧制御回路と、
前記第１及び第２ガンマ電圧制御信号に応答して前記正極性/負極性正常ガンマ基準電圧それぞれの絶対値電位を調整して前記データ駆動回路に供給される前記正極性/負極性ガンマ基準電圧を発生するガンマ電圧調整回路を備えることを特徴とする、請求項１記載の液晶表示装置。
【請求項５】
前記タイミングコントローラは、
１水平期間周期で論理が反転される第１内部信号と、前記１水平期間周期に発生されるパルスを含む第２内部信号を前記ガンマ電圧制御回路に供給して、
前記第１内部信号と前記第２内部信号は所定の時間位相差を有することを特徴とする、請求項１記載の液晶表示装置。
【請求項６】
前記ガンマ電圧制御回路は、
前記第１及び第２内部信号の論理積出力を発生するＡＮＤゲートと、
前記第１及び第２内部信号の排他的論理合出力を発生するＥＯＲゲートと、
前記ＡＮＤゲートの出力と前記ＥＯＲゲートの出力を遅延させて前記第１及び第２ガンマ電圧制御信号を出力する複数のフリップフロップを備えることを特徴とする、請求項５記載の液晶表示装置。
【請求項７】
前記ガンマ電圧調整回路は、
前記第１及び第２ガンマ電圧制御信号によって前記正極性/負極性正常ガンマ基準電圧それぞれの絶対値電位を選択的に調整する複数の演算増幅器を備えることを特徴とする、請求項６記載の液晶表示装置。
【請求項８】
正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧に変換して液晶表示パネルのデータラインに供給する段階と、  
前記データ電圧の極性が反転されるブランキング期間の間、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くす段階を含むことを特徴とする液晶表示装置の駆動方法。
【請求項９】
同一な極性の電圧で連続発生される前記データ電圧の間のブランキング期間の間、前記正極性/負極性ガンマ基準電圧の電位を低くする段階をさらに含むことを特徴とする、請求項８記載の液晶表示装置の駆動方法。
【請求項１０】
前記正極性/負極性ガンマ基準電圧それぞれの電位を高くする段階と前記正極性/負極性ガンマ基準電圧の電位を低くする段階のそれぞれは、
正極性/負極性正常ガンマ基準電圧を発生する段階と、
位相がお互いに異なる第１及び第２ガンマ電圧制御信号を発生する段階と、前記第１及び第２ガンマ電圧制御信号に応答して前記正極性/負極性正常ガンマ基準電圧のそれぞれの絶対値電位を調整して前記正極性/負極性データ電圧を出力するデータ駆動回路に供給する段階を含むことを特徴とする、請求項９記載の液晶表示装置の駆動方法。
【請求項１１】
前記第１及び第２ガンマ電圧制御信号を発生する段階は、
１水平期間周期に論理が反転される第１内部信号と、前記１水平期間周期に発生されるパルスを含む第２内部信号を発生する段階をさらに含み、
前記第１内部信号と前記第２内部信号は所定の時間位相差を有することを特徴とする、請求項１０記載の液晶表示装置の駆動方法。
【請求項１２】
第１及び第２ガンマ電圧制御信号を発生する段階は、
前記第１及び第２内部信号の論理積出力を発生する段階と、
前記第１及び第２内部信号の排他的論理合出力を発生する段階と、
前記論理積出力と前記排他的論理合出力を遅延させて前記第１及び第２ガンマ電圧制御信号を出力する段階をさらに含むことを特徴とする、請求項１１記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置とその駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリックス（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ）駆動方式の液晶表示装置はスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下“ＴＦＴ”という)を利用して動画を表示している。この液晶表示装置は陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ、ＣＲＴ）に比べて小型化が可能でポータブル情報器機、事務機器、コンピューターなどで標示器に応用されることは勿論、テレビにも応用されて陰極線管を速く取り替えている。
【０００３】
このような液晶表示装置は直流オフセット成分を減少させて液晶の劣化を減らすために、隣り合う液晶セルの間から極性が反転されてフレーム期間単位で極性が反転されるインバージョン方式（Ｉｎｖｅｒｓｉｏｎ)に駆動されている。  
図１は２水平期間周期にデータ電圧の極性が反転される例(以下、"２ドットインバージョン"という)を示す波形図である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、２ドットインバージョン方式では表示ラインの間に輝度差が発生すると色歪曲が現われる。これは連続されるデータの階調が同一であるとしても２ドットインバージョン方式では隣り合う液晶セルのデータ充電量が変わるからである。図１で、前のデータ電圧の極性と相反する極性のデータ電圧を充電する液晶セルのデータ充電量は前のデータ電圧と同一な極性のデータ電圧を充電する液晶セルのデータ充電量に比べて小さい。このような充電量を償うために、ソースドライブＩＣの出力タイミングを調整するためのソース出力イネーブル信号ＳＯＥを１水平期間周期で異なるようにする方法があるが、この場合には弱充電液晶セルを基準にするので強充電液晶セルのデータ充電量を低くするので輝度損失が発生するという問題があった。
【０００５】
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、Ｎ（Ｎは２以上の整数）ドットインバージョン方式でデータの充電量を均一にさせて表示品質を高めるようにした液晶表示装置とその駆動方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の液晶表示装置はデータラインとゲートラインが交差されて液晶セルがマトリックス形態に配置された液晶表示パネルと正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧に変換して前記データラインに供給するデータ駆動回路と、前記データ電圧の極性が反転されるブランキング期間の間、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くするガンマ電圧調整部を備える。
【０００７】
前記ガンマ電圧調整部は同一な極性の電圧で連続発生される前記データ電圧の間のブランキング期間の間、前記正極性/負極性ガンマ基準電圧の電位を低くする。
【０００８】
前記液晶表示装置は前記ゲートラインにゲートパルスを供給するゲート駆動回路及び前記データ駆動回路に前記デジタルビデオデータを供給して前記データ駆動回路、前記ゲート駆動回路及び前記ガンマ電圧調整部を制御するタイミングコントローラをさらに備える。
【０００９】
前記ガンマ電圧調整部は正極性/負極性正常ガンマ基準電圧を発生するガンマ電圧発生回路と、前記タイミングコントローラの制御の下に位相がお互いに異なる第１及び第２ガンマ電圧制御信号を出力するガンマ電圧制御回路と、前記第１及び第２ガンマ電圧制御信号に応答して前記正極性/負極性正常ガンマ基準電圧それぞれの絶対値電位を調整して前記データ駆動回路に供給される正極性/負極性ガンマ基準電圧を発生するガンマ電圧調整回路を備える。
【００１０】
前記タイミングコントローラはおおよそ１水平期間周期に論理が反転される第１内部信号と、前記おおよそ１水平期間周期に発生されるパルスを含む第２内部信号を前記ガンマ電圧制御回路に供給する。
【００１１】
前記第１内部信号と前記第２内部信号は所定の時間位相差を有する。
【００１２】
前記ガンマ電圧制御回路は前記第１及び第２内部信号の論理積出力を発生するＡＮＤゲートと前記第１及び第２内部信号の排他的論理合出力を発生するＥＯＲゲートと、前記ＡＮＤゲートの出力と前記ＥＯＲゲートの出力を遅延させて前記第１及び第２ガンマ電圧制御信号を出力する複数のフリップフロップを備える。
【００１３】
前記ガンマ電圧調整回路は前記第１及び第２ガンマ電圧制御信号によって前記正極性/負極性正常ガンマ基準電圧のそれぞれの絶対値電位を選択的に調整する複数の演算増幅器を備える。
【００１４】
前記液晶表示装置の駆動方法は正極性/負極性ガンマ基準電圧を利用してデジタルビデオデータを正極性/負極性データ電圧で変換して液晶表示パネルのデータラインに供給する段階と、前記データ電圧の極性が反転されるブランキング期間の間、前記正極性/負極性ガンマ基準電圧それぞれの電位を高くする段階を含む。
【発明の効果】
【００１５】
以上説明したように本発明によれば、データ電圧の極性が反転されるＡ期間の間、正極性/負極性ガンマ基準電圧それぞれの電位を高くすることでＮ（Ｎは２以上の整数）ドットインバージョン方式でデータの充電量を均一にさせて輝度と明暗比を高めて表示品質を改善することができる。
【図面の簡単な説明】
【００１６】
【図１】２ドットインバージョン方式でデータ電圧の充電量バラ付きを例示する波形図である。
【図２】本発明の実施形態にかかる液晶表示装置を示すブロック図である。
【図３】ガンマ基準電圧調整条件を示す図である。
【図４】ＴＦＴアレイの一例を示す等価回路図である。
【図５】ＴＦＴアレイの他の例を示す等価回路図である。
【図６】図２に示されたデータ駆動回路の回路構成を示すブロック図である。
【図７】図２に示されたゲート駆動回路の回路構成を示すブロック図である。
【図８】２ドットインバージョン方式を適用する時本発明の実施形態にかかる液晶表示装置の液晶セルに充電されるデータ電圧を示す波形図である。
【図９】本発明の実施形態にかかる液晶表示装置でガンマ基準電圧の調整例を示す波形図である。
【図１０】図２に示されたガンマ電圧制御回路の回路構成を示す回路図である
【図１１】ガンマ電圧制御回路の入出力波形を示す波形図である。
【図１２】図２に示されたガンマ電圧調整回路の回路構成を示す回路図である
【図１３】３ドットインバージョン方式を適用する時本発明の実施形態にかかる液晶表示装置の液晶セルに充電されるデータ電圧を示す波形図である。
【発明を実施するための形態】
【００１７】
以下に添付図面の図１乃至図１３を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
図１乃至図３を参照すれば、本発明の実施形態にかかる液晶表示装置は液晶表示パネル１０、液晶表示パネル１０のデータライン（Ｄ１〜Ｄｍ）に接続されたデータ駆動回路１２、液晶表示パネル１０のゲートライン（Ｇ１〜Ｇｎ）に接続されたゲート駆動回路１３、データ駆動回路１２とゲート駆動回路１３を制御するためのタイミングコントローラ１１、及びデータ駆動回路１２に供給されるガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）を選択的に調整するガンマ電圧調整部を備える。ガンマ電圧調整部はガンマ基準電圧ＧＭＡＩＮを発生するガンマ電圧発生回路１５、及びガンマ基準電圧ＧＭＡＩＮを調整するためのガンマ電圧制御回路１６及びガンマ電圧調整回路１７を含む。
【００１９】
液晶表示パネル１０は液晶層を間に置いて対向する上部ガラス基板と下部ガラス基板を含む。液晶表示パネル１０はビデオデータを表示する画素アレイを含む。画素アレイは図４または図５のような薄膜トランジスタアレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ａｒｒａｙ：以下“ＴＦＴアレイ”とする）に具現されることができる。図４のようなＴＦＴアレイは（ｍ／３）×ｎの解像度を有する画素アレイの場合にｍ個のデータライン（Ｄ１〜Ｄｍ）とｎ個のゲートライン（Ｇ１〜Ｇｎ）の交差構造によってマトリックス形態に配置されるｍ×ｎ個の液晶セルを含む。図４のＴＦＴアレイで一つのピクセルはＲサブピクセル、Ｇサブピクセル及びＢサブピクセルを含み、Ｒサブピクセル、Ｇサブピクセル及びＢサブピクセルそれぞれの液晶セルはＴＦＴを経由してお互いに異なるデータラインに接続される。そして、図４のＴＦＴアレイで表示ラインそれぞれのＴＦＴは一つのゲートラインから供給されるスキャンパルス(またはゲートパルス)によってターン-オン/オフする。
【００２０】
図５のＴＦＴアレイは（ｍ／３）×ｎの解像度を有する画素アレイの場合に ｍ／２個のデータライン（Ｄ１〜Ｄｍ／２）と２ｍ個のゲートライン（Ｇ１〜Ｇ２ｎ）の交差構造によってマトリックス形態に配置されるｍ×ｎ個の液晶セルを含む。図５のＴＦＴアレイで一つのピクセルはＲサブピクセル、Ｇサブピクセル及びＢサブピクセルを含み、Ｒサブピクセル、Ｇサブピクセル及びＢサブピクセルのそれぞれは隣り合うサブピクセルの液晶セルとともにデータラインを共有する。そして、図５のＴＦＴアレイで表示ラインそれぞれのＴＦＴはゲートラインにジグザグ形態に接続されて、そのゲートラインの中でいずれか一つから供給されるスキャンパルスによってターン-オン/オフする。したがって、図５のＴＦＴアレイでは図４のＴＦＴアレイと同一な解像度を有すると仮定する時、データラインの個数が１／２に減ってゲートラインの個数が２倍で増加する。図５のＴＦＴアレイのデータライン駆動に必要なデータ駆動回路の出力チャンネル数は図４のＴＦＴアレイのそれに比べて１／２に減る。
【００２１】
図４及び図５に示されたＴＦＴアレイは液晶表示パネル１０の下部ガラス基板に形成される。ＴＦＴアレイはデータライン（Ｄ１〜Ｄｍ）、ゲートライン（Ｇ１〜Ｇｎ）、画素電極１、画素電極に接続されたＴＦＴ、及び画素電極に接続されたストレージキャパシター（Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔｏｒ、Ｃｓｔ）を含む。液晶セルはＴＦＴに接続されて画素電極１と共通電極２の間の電界によって光の透過率を調整してビデオデータによって画像を表示する。
【００２２】
液晶表示パネル１０の上部ガラス基板上にはブラックマトリックス、カラーフィルター及び共通電極が形成される。共通電極２はＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モードとＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ） モードのような垂直電界駆動方式で上部ガラス基板上に形成されて、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードとＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードのような水平電界駆動方式で画素電極１と共に下部ガラス基板上に形成される。
【００２３】
液晶表示パネル１０の上部ガラス基板と下部ガラス基板それぞれには偏光板が附着して液晶のプレチルト角（ｐｒｅ−ｔｉｌｔ  ａｎｇｌｅ）を設定するための配向膜が形成される。
【００２４】
本発明で適用可能な液晶表示パネル１０の液晶モードは前述のＴＮモード、ＶＡモード、ＩＰＳモード、ＦＦＳモードだけではなくいずれの液晶モードでも具現されることができる。また、本発明の液晶表示装置は透過型液晶表示装置、反透過型液晶表示装置、反射型液晶表示装置などいずれの形態でも具現されることができる。透過型液晶表装置と反透過型液晶表示装置ではバックライトユニットが必要である。バックライトユニットはエッジ型（ｅｄｇｅ ｔｙｐｅ）バックライトユニットや直下型（ｄｉｒｅｃｔ ｔｙｐｅ）バックライトユニットに具現されることができる。エッジ型バックライトユニットは導光板の側面に対向されるように光源が配置されて液晶表示パネルと導光板の間に複数の光学シートが配置される構造を有する。直下型バックライトユニットは液晶表示パネルの下に複数の光学シートと拡散板が積層され、拡散板の下に複数の光源が配置される構造を有する。バックライトユニットの光源は ＨＣＦＬ（Ｈｏｔ  Ｃａｔｈｏｄｅ  Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ）、 ＣＣＦＬ（Ｃｏｌｄ  Ｃａｔｈｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ）、 ＥＥＦＬ（Ｅｘｔｅｒｎａｌ Ｅｌｅｃｔｒｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）中いずれかの一つまたは二つの種類以上の光源を含むことができる。
【００２５】
データ駆動回路１２は図６のような回路構成を有する複数のソースドライブＩＣ（Ｓｏｕｒｃｅ ｄｒｉｖｅ ＩＣ）を含む。ソースドライブＩＣ それぞれはタイミングコントローラ１１からのデータタイミング制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥＯ）と極性制御信号（ＰＯＬ＿Ｈ２）に応答してタイミングコントローラ１１から入力されるデジタルビデオデータ（ＲＧＢｏｄｄ、ＲＧＢｅｖｅｎ）をサンプリングし、ラッチして並列データ体系のデータで変換する。ソースドライブＩＣそれぞれは並列データ伝送体系に変換されたデジタルビデオデータをガンマ電圧調整回路１７から入力された正極性/負極性ガンマ基準電圧（ＧＭＡＯＮ）を利用してアナログガンマ補償電圧に変換して液晶セルに充電される正極性/負極性アナログビデオデータ電圧を発生する。そしてソースドライブＩＣそれぞれは極性制御信号（ＰＯＬ＿Ｈ２）によってＮ（Ｎは２以上の整数）水平期間周期にアナログビデオデータ電圧の極性を反転させながらそのデータ電圧をデータライン（Ｄ１〜Ｄｍ）に供給する。
【００２６】
ゲート駆動回路１３には複数のゲートドライブＩＣを含む。ゲート駆動回路１３はタイミングコントローラ１１からのゲートタイミング制御信号（ＧＳＰ、ＧＳＣ、ＳＯＥ）に応答してゲート駆動電圧を順次にシフトするシフトレジスターを含みゲートラインにゲートパルス(またはスキャンパルス)を順次に供給する。
【００２７】
タイミングコントローラ１１はＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）インターフェース、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ  Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェースなどのインターフェースを通じてシステムボード１４からＲＧＢデジタルビデオデータ、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、データイネーブル信号（Ｄａｔａ  Ｅｎａｂｌｅ、ＤＥ）、ドットクロック（ＣＬＫ）などのタイミング信号が入力される。タイミングコントローラ１１はＲＧＢデジタルビデオデータをｍｉｎｉ ＬＶＤＳ インターフェース方式でデータ駆動回路１２のソースドライブＩＣに伝送する。タイミングコントローラ１１はタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ、ＣＬＫ）を利用してソースドライブＩＣの動作タイミングを制御するためのデータタイミング制御信号及び極性制御信号と、ゲート駆動回路１３の動作タイミングを制御するためのゲートタイミング制御信号を発生する。タイミングコントローラ１１は６０Ｈｚのフレーム周波数で入力されるデジタルビデオデータが６０×ｉ（ｉは正の整数）Ｈｚのフレーム周波数で液晶表示パネル１０の画素アレイで再生されることができるようにゲートタイミング制御信号とデータタイミング制御信号の周波数を６０×ｉＨｚのフレーム周波数基準にｉ倍することができる。また、タイミングコントローラ１１はガンマ電圧制御回路１６から出力される信号を制御するための制御信号を発生する。この制御信号は１水平期間単位で論理が反転される内部極性制御信号（ＰＯＬ＿Ｈ１）、１水平期間単位でパルスが発生される内部ソース出力イネーブル信号（ＳＯＥＩ）などを含む。内部極性制御信号（ＰＯＬ＿Ｈ１）と内部ソース出力イネーブル信号（ＳＯＥＩ）は既存の１ドットインバージョン方式でデータ駆動回路１２から出力されるデータ電圧の極性を１水平期間ごとに反転させる極性制御信号と、１水平期間ごとにチャージシェア電圧や共通電圧を出力するソース出力イネーブル信号と実質的に同一である。本発明はＮドットインバージョン方式で液晶表示パネルを駆動するから内部極性制御信号（ＰＯＬ＿Ｈ１）と内部ソース出力イネーブル信号（ＳＯＥＩ）はデータ駆動回路１２に入力されない。
【００２８】
データタイミング制御信号はソーススタートパルス（Ｓｏｕｒｃｅ  Ｓｔａｒｔ Ｐｕｌｓｅ、ＳＳＰ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ  Ｓａｍｐｌｉｎｇ  Ｃｌｏｃｋ、ＳＳＣ）、及びソース出力イネーブル信号（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ、ＳＯＥＯ）などを含む。ソーススタートパルス（ＳＳＰ）はデータ駆動回路１２のデータサンプリング開始時点を制御する。タイミングコントローラ１１とデータ駆動回路１２間の信号伝送体系がｍｉｎｉ ＬＶＤＳ インターフェースならソーススタートパルス(ＳＳＰ)は省略されることができる。ソースサンプリングクロック(ＳＳＣ)はライジングまたはフォーリングエッジに基準してデータ駆動回路１２内でデータのサンプリング動作を制御するクロック信号である。極性制御信号（ＰＯＬ＿Ｈ２）はデータ駆動回路１２から出力されるデータ電圧の極性をＮ水平期間の周期に反転させる。ソース出力イネーブル信号（ＳＯＥＯ)はデータ駆動回路の出力タイミングを制御する。データ駆動回路１２のソースドライブＩＣに入力されるソース出力イネーブル信号（ＳＯＥＯ）はデータライン（Ｄ１〜Ｄｍ）に供給されるデータ電圧の極性が変わる時、ハイ論理のパルスを発生する。したがって、ソース出力イネーブル信号（ＳＯＥＯ）はＮ水平期間周期に発生されるパルスを含む。
【００２９】
ソースドライブＩＣそれぞれはデータライン（Ｄ１〜Ｄｍ）に供給されるデータ電圧の極性が変わる時ソース出力イネーブル信号（ＳＯＥＯ)のパルスに応答してチャージシェア電圧（Ｃｈａｒｇｅ ｓｈａｒｅ ｖｏｌｔａｇｅ）や共通電圧（Ｖｃｏｍ）をデータライン（Ｄ１〜Ｄｍ）に供給して、ソース出力イネーブル信号（ＳＯＥＯ）のロー論理期間の間データ電圧をデータラインに供給する。チャージシェア電圧はお互いに相反した極性のデータ電圧が供給される隣り合うデータラインの平均電圧である。
【００３０】
ゲートタイミング制御信号はゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ、ＧＳＰ）、ゲートシフトクロック（Ｇａｔｅ  Ｓｈｉｆｔ  Ｃｌｏｃｋ、ＧＳＣ）、ゲート出力イネーブル信号（Ｇａｔｅ  Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ、ＧＯＥ）などを含む。ゲートスタートパルス（ＧＳＰ）は一番目ゲートパルスのタイミングを制御する。ゲートシフトクロック（ＧＳＣ）はゲートスタートパルス（ＧＳＰ）をシフトさせるためのクロック信号である。ゲート出力イネーブル信号（ＧＯＥ）はゲート駆動回路１３の出力タイミングを制御する。
【００３１】
ガンマ電圧発生回路１５は高電位電源電圧（ＶＤＤ）と低電位電源電圧（ＶＳＳ または基底電圧（ＧＮＤ）)を分圧して内部正極性ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ５）と内部負極性ガンマ基準電圧（ＧＭＡＩ６〜ＧＭＡＩ１０）を発生する。ガンマ電圧発生回路１５の分圧回路は高電位電源電圧（ＶＤＤ）供給端子と基底電圧（ＧＮＤ）供給端子の間に抵抗（Ｒ）が直列に接続されたＲストリング（ｓｔｒｉｎｇ）回路に具現されることができる。既存の液晶表示装置ではデータ駆動回路１２に内部ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ５、ＧＭＡＩ６〜ＧＭＡＩ１０）を供給する。これに比べて、本発明は図３及び図９のように選択的に内部ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ５、ＧＭＡＩ６〜ＧＭＡＩ１０）の電圧を選択的に高くするか、もしくは低くしたガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）をデータ駆動回路１２に供給する。
【００３２】
ガンマ電圧制御回路１６はタイミングコントローラ１１から入力される内部極性制御信号（ＰＯＬ＿Ｈ１）と内部ソース出力イネーブル信号（ＳＯＥＩ）によって所定の時間差を持ってそれぞれＮ水平期間周期にパルスが発生される第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）を発生する。このガンマ電圧制御回路１６はタイミングコントローラ１１内に内蔵することができ、タイミングコントローラ１１内に内蔵したロジッグ回路に取り替えられることができる。
【００３３】
ガンマ電圧調整回路１７は第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）によって内部ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ５、ＧＭＡＩ６〜ＧＭＡＩ１０）を図３のように調整してデータ駆動回路１２に供給されるガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）を発生する。図３を参照すれば、ガンマ電圧調整回路１７は第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）それぞれの論理がハイ論理である時内部ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ５、ＧＭＡＩ６〜ＧＭＡＩ１０）の絶対値電圧（ＧＭＡ）をＧＭＡ＋αに高くする一方、第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）それぞれの論理がロー論理である時、内部ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ５、ＧＭＡＩ６〜ＧＭＡＩ１０）の絶対値電圧（ＧＭＡ）をＧＭＡ−αに低くする。そしてガンマ電圧調整回路１７は第１ガンマ電圧制御信号（ＣＴ１）の論理がロー論理で、第２ガンマ電圧制御信号（ＣＴ２）の論理がハイ論理である時、内部ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ５、ＧＭＡＩ６〜ＧＭＡＩ１０）の絶対値電圧（ＧＭＡ）を調整しないでそのままデータ駆動回路１２に供給する。
【００３４】
図４は本発明の第１実施形態にかかるＴＦＴアレイの一部を示す等価回路図である。
【００３５】
図４を参照すれば、データライン（Ｄ１〜Ｄ５）の間には１列の液晶コラムが配置される。データライン（Ｄ１〜Ｄ５）それぞれはお互いに異なる液晶コラムのＴＦＴに接続される。ゲートライン（Ｇ１〜Ｇ４）はお互いに異なるラインのＴＦＴに接続される。ＴＦＴはデータライン（Ｄ１〜Ｄ５）に接続されたソース電極、ゲートライン（Ｇ１〜Ｇ４）に接続されたゲート電極、及び画素電極１に接続されたドレイン電極を含む。図４のＴＦＴアレイが適用された液晶表示装置で同一なラインに配置された液晶セルはデータ駆動回路１２から同時に出力されるデータ電圧を充電する。
【００３６】
図５は本発明の第２実施形態にかかるＴＦＴアレイの一部を示す等価回路図である。
【００３７】
図５を参照すれば、隣り合うデータライン（Ｄ１〜Ｄ６）の間には２列の液晶コラムが配置される。データライン（Ｄ１〜Ｄ６）のそれぞれはそのデータラインを間に置いて配置される左右液晶コラムのＴＦＴに接続される。ゲートライン（Ｇ１〜Ｇ８）は奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）と、偶数ゲートライン（Ｇ２、Ｇ４、Ｇ６、Ｇ８）を含む。奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）は液晶表示パネルのラインそれぞれで奇数液晶セルのＴＦＴに接続されて、偶数ゲートライン（Ｇ２、Ｇ４、Ｇ６、Ｇ８）は液晶表示パネルのラインそれぞれで偶数液晶セルのＴＦＴに接続される。ＴＦＴはデータライン（Ｄ１〜Ｄ６）に接続されたソース電極、ゲートライン（Ｇ１〜Ｇ８）に接続されたゲート電極、及び画素電極に接続されたドレイン電極を含む。奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）には奇数液晶セルに充電されたデータ電圧に同期される奇数ゲートパルスがゲート駆動回路１３から供給されて、偶数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）には偶数液晶セルに充電されたデータ電圧に同期される偶数ゲートパルスがゲート駆動回路１３から供給される。データライン（Ｄ１〜Ｄ６）にはデータ駆動回路１２によって時、分割されたデータ電圧が供給される。したがって、図５のＴＦＴアレイが適用された液晶表示装置で同一なラインに配置された奇数液晶セルと偶数液晶セルは所定の時差を置いてデータ電圧を充電する。
【００３８】
図６はデータ駆動回路１２のソースドライブＩＣの回路構成を示す図である。
【００３９】
図６を参照すれば、ソースドライブＩＣ それぞれはｋ（ｋはｍより小さな正の整数）個のデータラインを駆動して、シフトレジスター５１、データ復元部５２、第１ラッチアレイ５３、第２ラッチアレイ５４、デジタル-アナログ変換器(以下、“ＤＡＣ”とする)５５、チャージシェア回路（Ｃｈａｒｇｅ Ｓｈａｒｅ Ｃｉｒｃｕｉｔ）５６、及び出力回路５７を含む。
【００４０】
データ復元部５２はｍｉｎｉ ＬＶＤＳ インターフェース伝送体系で入力されたデジタルビデオデータ（ＲＧＢＷｏｄｄ、ＲＧＢｅｖｅｎ）を修復して第１ラッチアレイ５３に供給する。シフトレジスター５１はソースサンプリングクロック（ＳＳＣ）によってサンプリング信号をシフトさせる。また、シフトレジスター５１は第１ラッチアレイ５３のラッチ数を超過するデータが供給される時、キャリー信号（Ｃａｒｒｙ ｓｉｇｎａｌ、ＣＡＲ）を発生する。第１ラッチアレイ５３はシフトレジスター５１から順次に入力されるサンプリング信号に応答してデータ復元部５２からのデジタルビデオデータ（ＲＧＢＷｏｄｄ、 ＲＧＢＷｅｖｅｎ）をサンプリングしてラッチした後、同時に出力する。第２ラッチアレイ５４は第１ラッチアレイ５３から入力されるデータをラッチした後、ソース出力イネーブル信号（ＳＯＥＯ）のロー論理期間の間、他のソースドライブＩＣの第２ラッチアレイ５４と同時にラッチされたデータを出力する。ＤＡＣ５５は正極性ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５）と負極性ガンマ基準電圧（ＧＭＡＯ６〜ＧＭＡＯ１０）を利用して第２ラッチアレイ５４から入力されるデジタルビデオデータを正極性アナログデータ電圧と負極性アナログデータ電圧に変換する。そして、ＤＡＣ５５は極性制御信号（ＰＯＬ＿Ｈ２）に応答してＮ水平期間周期に極性が反転されるデータ電圧を出力する。このために、ＤＡＣ５５は正極性ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５）が供給されるＰ−デコーダー、負極性ガンマ基準電圧（ＧＭＡＯ６〜ＧＭＡＯ１０）が供給されるＮ−デコーダー（ＮＤＥＣ）、極性制御信号（ＰＯＬ＿Ｈ２）に応答してＰ−デコーダーの出力とＮ−デコーダーの出力を選択するマルチフレクサーを含む。２ドットインバージョン方式で極性制御信号（ＰＯＬ＿Ｈ２）の論理は図１１のように２水平期間周期に極性が反転される。したがって、２ドットインバージョン方式で、ソースドライブＩＣそれぞれは２水平期間周期に極性が反転されるデータ電圧を出力する。チャージシェア回路５６はソース出力イネーブル信号（ＳＯＥＯ）のハイ論理期間の間、隣り合うデータ出力チャンネルを短絡（ｓｈｏｒｔ）させて隣り合うデータ電圧の平均値をチャージシェア電圧に出力し、ソース出力イネーブル信号ＳＯＥのハイ論理期間の間データ出力チャンネルに共通電圧（Ｖｃｏｍ）を供給してデータライン（Ｄ１〜Ｄｍ）に供給される正極性データ電圧と負極性データ電圧の間の急激なスイング幅変化を減らす。出力回路５７はバッファーを利用してデータライン（Ｄ１〜Ｄｍ）に供給されるデータ電圧の信号減衰を最小化する。
【００４１】
図７はゲートドライブＩＣの回路構成を示す図である。
【００４２】
図７を参照すれば、ゲートドライブＩＣのそれぞれはシフトレジスター６１、レベルシフト６３、シフトレジスター６１とレベルシフト６３の間に接続された複数のＡＮＤゲート６２及びゲート出力イネーブル信号（ＧＯＥ）を反転させるためのインバーター６４を備える。
【００４３】
シフトレジスター６１は従属的に接続された複数のＤ−フリップフロップを利用してゲートスタートパルス（ＧＳＰ）をゲートシフトクロック（ＧＳＣ）によって順次にシフトさせる。ＡＮＤゲート６２のそれぞれはシフトレジスター６１の出力信号とゲート出力イネーブル信号（ＧＯＥ）の反転信号を論理積して出力を発生する。インバーター６４はゲート出力イネーブル信号（ＧＯＥ）を反転させてＡＮＤゲート６２に供給する。したがって、ゲートドライブＩＣはゲート出力イネーブル信号（ＧＯＥ）のロー論理区間である時、スキャンパルスのハイ論理電圧を出力する。レベルシフト６３は液晶表示パネル１０の画素アレイ内に形成されたＴＦＴの動作電圧範囲位、ＡＮＤゲート６２の出力電圧スイング幅をシフトさせる。レベルシフト６３の出力信号はゲートライン（Ｇ１〜Ｇｎ）に順次に供給される。一方、レベルシフト６３はシフトレジスター１２０の前段に配置されることができ、シフトレジスター６１は画素アレイのＴＦＴとともに液晶表示パネル１０のガラス基板に直接形成されることができる。
【００４４】
図８は２ドットインバージョン方式を適用する時ソースドライブＩＣから出力される正極性/負極性データ電圧の一例を示す図である。
【００４５】
図８を参照すれば、２ドットインバージョン方式でソース出力イネーブル信号（ＳＯＥＯ）のパルスは２水平期間周期に発生される。ソースドライブＩＣはソース出力イネーブル信号（ＳＯＥＯ）のロー論理期間の間、正極性/負極性データ電圧を出力する。そしてソースドライブＩＣはソース出力イネーブル信号（ＳＯＥＯ）からパルスが発生されるハイ論理期間の間チャージシェア電圧や共通電圧（Ｖｃｏｍ）を出力する。したがって、ソースドライブＩＣは２水平期間の間、正極性データ電圧(または負極性データ電圧)をデータラインに供給した後、チャージシェア電圧や共通電圧（Ｖｃｏｍ）をデータラインに供給する。続いて、ソースドライブＩＣはその次の２水平期間の間、負極性データ電圧(または正極性データ電圧)をデータラインに供給する。
【００４６】
ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の絶対値電位はガンマ電圧制御回路１６及びガンマ電圧調整回路１７によって選択的に調整される。データ電圧の極性が反転されるＡ期間中、図３及び図８のように第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）の論理はハイ論理に発生される。データ電圧の極性が反転されるＡ期間中、ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０)の絶対値電位は図３及び図９のようにＧＭＡ＋αに上昇する。連続される二つの同一極性のデータ電圧の間のＢ期間中、図３及び図８のように第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）の論理はロー論理に反転される。前のデータ電圧のような極性のデータ電圧がデータライン（Ｄ１〜Ｄｍ）に供給される前のＢ期間中、第２ガンマ電圧制御信号（ＣＴ２）のロー論理期間位ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の絶対値電位は図３及び図９のようにＧＭＡ−αに上昇する。液晶セルに充電された正極性/負極性データ電圧がデータライン（Ｄ１〜Ｄｍ）に供給されるＣ期間の間には第１及び第２ガンマ電圧制御信号の論理が相反する。このＣ期間中、ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の絶対値電位は図３及び図９のように既存と同一にＧＭＡ電位で維持される。したがって、Ａ期間の間、ソースドライブＩＣから出力される正極性/負極性データ電圧の絶対値電位は正常な電位より大きい電位に高くなる一方、Ｃ期間の間、ソースドライブＩＣから出力される正極性/負極性データ電圧の絶対値電位は正常な電位より小さな電位に低くなる。そして液晶セルに充電される正極性/負極性データ電圧がソースドライブＩＣから出力されるＢ期間の間、その正極性/負極性データ電圧は正常なガンマ補償電圧電位に発生される。第１ガンマ電圧制御信号（ＣＴ１）のパルス幅と第２ガンマ電圧制御信号（ＣＴ１）のロー論理期間は同一な極性で連続的に発生されるデータ電圧の充電量が同一になるように調整されなければならない。前記Ａ、Ｂ及びＣ期間はビデオデータがない水平ブランキング期間にあたる。
【００４７】
図１０はガンマ電圧制御回路１６の一例を示す回路図である。図１１はガンマ電圧制御回路１６の入/出力波形を示す波形図である。
【００４８】
図１０を参照すれば、ガンマ電圧制御回路１６は排他的論理合（Ｅｘｃｌｕｓｉｖｅ ＯＲ ｇａｔｅ、ＥＯＲ）ゲート、ＡＮＤゲート、及びＥＯＲゲートとＡＮＤゲートの出力端に従属的に接続された（ｃａｓｃａｄｅ）複数のＤフリップフロップ（Ｆ／Ｆ）を備える。
【００４９】
ＥＯＲゲートは内部極性制御信号（ＰＯＬ＿Ｈ１）と内部ソース出力イネーブル信号（ＳＯＥＩ）の論理がお互いに異なる時、ハイ論理の出力信号（ＣＴ２＿Ｔ）を発生して、それ以外の場合にロー論理の出力信号（ＣＴ２＿Ｔ）を発生する排他的論理合演算を処理する。ＡＮＤゲートは内部極性制御信号（ＰＯＬ＿Ｈ１）と内部ソース出力イネーブル信号（ＳＯＥＩ）の論理がハイ論理である時、ハイ論理の出力信号（ＣＴ１＿Ｔ）を発生して、それ以外の場合にロー論理の出力信号（ＣＴ１＿Ｔ）を発生する論理積演算を処理する。Ｄフリップフロップ（Ｆ／Ｆ）はクロック信号（ＣＬＫ）によって順次に出力を発生することでＡＮＤ遅延させる。したがって、第１及び第２ガンマ電圧制御信号（ＣＴ１、 ＣＴ２）はＣＴ１＿Ｔ及びＣＴ２＿Ｔ信号から所定の時間位遅延される。遅延時間はＤフリップフロップドル（Ｆ／Ｆ）の個数によって調整されることができる。
【００５０】
本発明は２ドット以上のインバージョン方式で液晶表示パネルを駆動する時、内部ソース出力イネーブル信号（ＰＯＬ＿Ｈ１）と内部ソース出力イネーブル信号（ＳＯＥＩ）を調整して前述のように第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）を図１３のように調整することができる。
【００５１】
図１２はガンマ電圧調整回路１７の一例を示す回路図である。
【００５２】
図１２を参照すれば、ガンマ電圧調整回路１７は内部正極性/負極性ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ１０）が入力される演算増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ、ＯＰ ａｍｐ）、ガンマ電圧制御回路１６の出力端子と演算増幅器それぞれの反転入力端子（−）の間に接触された抵抗（Ｒ＿ＣＴ１、Ｒ＿ＣＴ２）、及び演算増幅器それぞれの反転入力端子（−）と出力端子の間に接続された抵抗（Ｒａ＿１、Ｒａ＿２）を備える。
【００５３】
演算増幅器の非反転入力端子（＋）はガンマ電圧発生回路１５の分圧回路の出力端子に接続される。したがって、演算増幅器それぞれの非反転入力端子（＋）には内部正極性/負極性ガンマ基準電圧（ＧＭＡＩ１〜ＧＭＡＩ１０）が入力される。このような演算増幅器から出力される正極性/負極性ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の絶対値電位は下の式（１）のように第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）によって選択的に高くなるか低くなることができる。
【数１】
2010262261.tif 000003
ここで、Ｎはガンマ基準電圧のタップ（Ｔａｂ）数として１、２、．．． Ｎである。
【００５４】
前述の実施形態はデータ電圧の極性が反転されるＡ期間の間ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の電位を高くして、また、同一な極性のデータ電圧の間のＢ期間の間ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の電位を低くして、Ｎドットインバージョン方式でデータ電圧の充電量を均一にさせる例を中心に説明された。本発明は前述の実施形態によって限定されるのではない。例えば、本発明はＢ期間の間ガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の電位を低くしないでＡ期間にだけガンマ基準電圧（ＧＭＡＯ１〜ＧＭＡＯ５、ＧＭＡＯ６〜ＧＭＡＯ１０）の電位を高めることだけでＮドットインバージョン方式でデータ電圧の充電量を均一にさせることもできる。Ａ期間及びＢ期間それぞれは、前述したように第１及び第２ガンマ電圧制御信号（ＣＴ１、ＣＴ２）によって調整されることができる。
【００５５】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【図１】
2010262261.tif 000004
【図２】
2010262261.tif 000005
【図３】
2010262261.tif 000006
【図４】
2010262261.tif 000007
【図５】
2010262261.tif 000008
【図６】
2010262261.tif 000009
【図７】
2010262261.tif 000010
【図８】
2010262261.tif 000011
【図９】
2010262261.tif 000012
【図１０】
2010262261.tif 000013
【図１１】
2010262261.tif 000014
【図１２】
2010262261.tif 000015
【図１３】
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