(57)【要約】【課題】スタンバイ時に導電層からダイオードを介してビット線に電流がリークするのを抑制することが可能なメモリを提供する。【解決手段】このクロスポイント型のダイオードＲＯＭ（メモリ）は、複数のワード線ＷＬに交差するように配置される複数のビット線ＢＬと、ワード線ＷＬに沿って延びるように設けられる導電層２ｃと、導電層２ｃとビット線ＢＬとが交差する位置に配置され、導電層２ｃにカソードが接続されるダイオード３を含むメモリセル４と、メモリセル４に記憶されるデータが読み出されるソース線Ｓ０（Ｓ１〜Ｓ３）とを備え、スタンバイ時に導電層２ｃまたはビット線ＢＬの一方がフローティング状態になるように構成されている。【選択図】図１
2010123229.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差するように配置される複数のビット線と、
前記ワード線に沿って延びるように設けられる導電層と、
前記導電層と前記ビット線とが交差する位置に配置され、前記導電層にカソードが接続されるダイオードを含むメモリセルと、
前記メモリセルに記憶されるデータが読み出されるソース線とを備え、
スタンバイ時に前記導電層または前記ビット線の一方がフローティング状態になるように構成されている、メモリ。
【請求項２】
前記複数のビット線に接続されるカラムデコーダと、
前記カラムデコーダに接続される側の前記ビット線の端部と接地電位との間に設けられる第１トランジスタとをさらに備え、
前記第１トランジスタがスタンバイ時にオフ状態になることにより、前記ビット線がフローティング状態になるように構成されている、請求項１に記載のメモリ。
【請求項３】
前記第１トランジスタは、スタンバイ時にチップイネーブル信号に基づいてオフ状態となるように構成されている、請求項２に記載のメモリ。
【請求項４】
前記導電層と前記ソース線に供給される高電圧側の電位との間に設けられる第２トランジスタをさらに備え、
前記第２トランジスタがスタンバイ時にオフ状態になることにより、前記導電層がフローティング状態になるように構成されている、請求項１に記載のメモリ。
【請求項５】
前記第２トランジスタは、プリチャージ時にＨレベルとなる信号に基づいてオフ状態となるように構成されている、請求項４に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。
【０００３】
特許文献１には、複数のワード線と、複数のワード線と交差するように配置された複数のビット線と、複数のワード線の各々に接続され、対応するワード線が選択されることによりオン状態になるトランジスタと、トランジスタのソース／ドレイン領域の一方（導電層）にカソードが接続されるとともに、アノードがビット線に接続されるかまたは接続されないダイオードをそれぞれ含む複数のメモリセルとを備えるメモリが開示されている。また、特許文献１に記載のメモリでは、トランジスタのソース／ドレイン領域の一方（導電層）には、複数のダイオードのカソードが接続されている。そして、スタンバイ時に導電層がＨレベルにプリチャージされるとともに、ビット線が接地されるように構成されている。
【０００４】
【特許文献１】特開２００７−２９４０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示されたメモリでは、スタンバイ時に導電層がＨレベルにプリチャージされるとともに、ビット線が接地されるので、メモリセルのダイオードには、逆バイアスの電圧が印加される。このため、導電層からダイオードを介してビット線に電流がリークして、スタンバイ時の消費電流がダイオードのリーク分、大きくなるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、スタンバイ時に導電層からダイオードを介してビット線に電流がリークするのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面によるメモリは、複数のワード線と、複数のワード線に交差するように配置される複数のビット線と、ワード線に沿って延びるように設けられる導電層と、導電層とビット線とが交差する位置に配置され、導電層にカソードが接続されるダイオードを含むメモリセルと、メモリセルに記憶されるデータが読み出されるソース線とを備え、スタンバイ時に導電層またはビット線の一方がフローティング状態になるように構成されている。
【発明の効果】
【０００８】
この発明の一の局面によるメモリでは、上記の構成により、スタンバイ時のリーク電流の抑制を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図２は、図１に示した第１実施形態によるダイオードＲＯＭのカラムデコーダの内部構成を示した回路図である。まず、図１および図２を参照して、第１実施形態によるクロスポイント型のダイオードＲＯＭの構成について説明する。
【００１１】
本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭでは、図１に示すように、メモリセルアレイ１の内部に、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配置されている。このワード線ＷＬおよびビット線ＢＬは、それぞれ、後述するロウデコーダ１１およびカラムデコーダ１２に接続されている。なお、１０２４本のワード線ＷＬがメモリセルアレイ１の内部に配置されており、その１０２４本のワード線ＷＬの各々に、「０」と「１」とを含むビットからなる複数桁のアドレスが割り当てられている。また、図１には、１０２４本のワード線ＷＬに対して１行目から順に通し番号（０〜１０２３）を付与し、１０２４本のワード線ＷＬのうち、０〜３、１０２０および１０２３の通し番号が付与されたワード線ＷＬのみを図示している。
【００１２】
１０２４本のワード線ＷＬは、２５６本のワード線ＷＬをそれぞれ含む４つのワード線グループＧ０〜Ｇ３に分けられている。具体的には、アドレスの下２桁のビットが（０、０）であるワード線ＷＬを含むワード線グループを１つ目のワード線グループＧ０とし、アドレスの下２桁のビットが（０、１）であるワード線ＷＬを含むワード線グループを２つ目のワード線グループＧ１としている。また、アドレスの下２桁のビットが（１、０）であるワード線ＷＬを含むワード線グループを３つ目のワード線グループＧ２とし、アドレスの下２桁のビットが（１、１）であるワード線ＷＬを含むワード線グループを４つ目のワード線グループＧ３としている。
【００１３】
また、各ワード線ＷＬには、所定数の選択トランジスタ２のゲート電極が互いに所定の間隔を隔てて接続されている。この選択トランジスタ２は、一対のｎチャネルトランジスタ２ａおよび２ｂによって構成されている。また、選択トランジスタ２を構成する一対のｎチャネルトランジスタ２ａおよび２ｂは、共通のソース領域を有する。また、同一のワード線ＷＬに接続された選択トランジスタ２において、互いに隣接する一方の選択トランジスタ２（ｎチャネルトランジスタ２ａ）および他方の選択トランジスタ２（ｎチャネルトランジスタ２ｂ）は、共通のドレイン領域（導電層２ｃ）を有する。
【００１４】
また、メモリセルアレイ１の内部には、１つのダイオード３をそれぞれ含む複数のメモリセル４が設けられている。この複数のメモリセル４は、複数のワード線ＷＬおよび複数のビット線ＢＬの各々に沿ってマトリクス状に配列されているとともに、各ワード線ＷＬに選択トランジスタ２を介して所定数ずつ接続されている。具体的には、選択トランジスタ２を構成するｎチャネルトランジスタ２ａおよび２ｂのドレイン領域（導電層２ｃ）に、所定数のダイオード３の各々のカソードが接続されている。また、複数のメモリセル４のうち、所定のメモリセル４（データ「１」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されている一方、所定のメモリセル４以外のメモリセル４（データ「０」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されていない。そして、ダイオードＲＯＭでは、ビット線ＢＬに対するダイオード３のアノードの接続の有無によって、メモリセル４に保持されるデータが「０」または「１」に区別される。
【００１５】
後述するカラムデコーダ１２側とは反対側のビット線ＢＬの端部には、ｎチャネルトランジスタ５のソース／ドレイン領域の一方が接続されている。また、ｎチャネルトランジスタ５のソース／ドレイン領域の他方には、Ｈレベルの電位（ＶＤＤ）が接続されている。また、ｎチャネルトランジスタ５のゲート電極には、ＡＮＤ回路６の出力側が接続されている。ＡＮＤ回路６の入力側には、チップイネーブル信号ＣＥの反転信号ＣＥＢと、スタンバイ時のリーク現象を評価するための試験の開始信号ＴＥＳＴとが入力されるように構成されている。ここで、スタンバイ時のリーク現象とは、クロスポイント型のダイオードＲＯＭのスタンバイ時に、導電層２ｃがＨレベルにプリチャージされるとともに、ビット線ＢＬが接地されたときに、ダイオード３に逆バイアスの電圧がかかることにより、ダイオード３のカソードからアノードに向かって電流がリークする現象を意味する。
【００１６】
また、４つの信号線Ｓ０〜Ｓ３には、それぞれ、ｐチャネルトランジスタ７ａ〜７ｄが１つずつ配置されている。具体的には、ｐチャネルトランジスタ７ａは、ドレインが信号線Ｓ０に接続されているとともに、ゲートが信号線Ｓ００に接続されている。また、ｐチャネルトランジスタ７ｂは、ドレインが信号線Ｓ１に接続されているとともに、ゲートが信号線Ｓ１１に接続されている。また、ｐチャネルトランジスタ７ｃは、ドレインが信号線Ｓ２に接続されているとともに、ゲートが信号線Ｓ２２に接続されている。また、ｐチャネルトランジスタ７ｄは、ドレインが信号線Ｓ３に接続されているとともに、ゲートが信号線Ｓ３３に接続されている。また、ｐチャネルトランジスタ７ａ〜７ｄのソースには、Ｈレベルの信号が供給されている。なお、Ｈレベルの電位は、本発明の「高電圧側の電位」の一例である。
【００１７】
また、複数のワード線ＷＬとロウデコーダ１１との間に、ワード線ＷＬの電位を制御するためのワード線制御回路８が設けられている。このワード線制御回路８は、４つの信号線Ｓ００〜Ｓ３３と、４つの信号線Ｓ００〜Ｓ３３にそれぞれ対応して設けられる複数の２入力ＮＡＮＤ回路９ａ〜９ｄとにより構成されている。２入力ＮＡＮＤ回路９ａは、１つ目の信号線Ｓ００に対応する１つ目のワード線グループＧ０に含まれる各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路９ｂは、２つ目の信号線Ｓ１１に対応する２つ目のワード線グループＧ１に含まれる各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路９ｃは、３つ目の信号線Ｓ２２に対応する３つ目のワード線グループＧ２に含まれる各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路９ｄは、４つ目の信号線Ｓ３３に対応する４つ目のワード線グループＧ３に含まれる各ワード線ＷＬ毎に１つずつ配置されている。
【００１８】
また、２入力ＮＡＮＤ回路９ａの一方の入力端子は、信号線Ｓ００に接続されているとともに、２入力ＮＡＮＤ回路９ｂの一方の入力端子は、信号線Ｓ１１に接続されている。また、２入力ＮＡＮＤ回路９ｃの一方の入力端子は、信号線Ｓ２２に接続されているとともに、２入力ＮＡＮＤ回路９ｄの一方の入力端子は、信号線Ｓ３３に接続されている。また、２入力ＮＡＮＤ回路９ａ〜９ｄの他方の入力端子は、それぞれ、インバータ回路を介して、ロウデコーダ１１の対応する出力端子に接続されている。また、２入力ＮＡＮＤ回路９ａ〜９ｄの出力端子は、それぞれ、対応するワード線ＷＬに接続されている。
【００１９】
そして、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含む１つのワード線グループ（本実施形態では、Ｇ０）に対応する信号線には、ロウデコーダ１１からＨレベルの信号が供給される。その一方、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含まない３つのワード線グループ（本実施形態では、Ｇ１〜Ｇ３）に対応する信号線には、ロウデコーダ１１からＬレベルの信号が供給される。なお、信号線Ｓ００〜Ｓ３３には、それぞれ、信号Ｗ０〜Ｗ３が供給される。
【００２０】
また、メモリセルアレイ１の外部には、アドレス入力回路１０と、ロウデコーダ１１と、カラムデコーダ１２と、データ判別回路１３と、出力回路１４とが設けられている。アドレス入力回路１０は、外部から所定のアドレスが入力されることに応答して、ロウデコーダ１１およびカラムデコーダ１２にアドレスデータを供給する機能を有する。すなわち、アドレス入力回路１０の内部には、外部から入力されるアドレスに対応した信号を生成するための信号線制御回路（図示せず）が設けられている。この信号線制御回路は、選択されたワード線ＷＬに対応するアドレスの下２桁のビットに基づいて、信号Ｗ０〜Ｗ３の電位を制御する機能を有する。
【００２１】
また、図１に示すように、カラムデコーダ１２は、カラムデコーダ１２に接続されたビット線ＢＬに所定の電位を有する信号を供給する機能を有する。具体的には、カラムデコーダ１２は、アドレス入力回路１０から供給されたアドレスデータに基づいて所定のビット線ＢＬを選択し、かつ、選択されたビット線ＢＬにＨレベルの信号を供給するとともに、非選択のビット線ＢＬにＬレベルの信号を供給するように構成されている。
【００２２】
図２に示すように、カラムデコーダ１２は、ｐチャネルトランジスタ１８ａおよびｎチャネルトランジスタ１８ｂからなるインバータ回路１８と、ＮＡＮＤ回路１９とから構成されている。インバータ回路１８の出力側は、ビット線ＢＬに接続されているとともに、入力側は、ＮＡＮＤ回路１９の出力側に接続されている。なお、ＮＡＮＤ回路１９の入力側は、３本の入力端子が接続されているが、入力端子は、３本以外でもよい。また、インバータ回路１８のｐチャネルトランジスタ１８ａのソース／ドレインの一方は、Ｈレベルの信号（ＶＤＤ）に接続されている。また、インバータ回路１８のｎチャネルトランジスタ１８ｂのソース／ドレインの一方は、ｐチャネルトランジスタ１８ａのソース／ドレインの他方に接続されているとともに、ｎチャネルトランジスタ１８ｂのソース／ドレインの他方は、ｎチャネルトランジスタ２０のソース／ドレインの一方に接続されている。ｎチャネルトランジスタ２０のソース／ドレインの他方は、接地されているとともに、ｎチャネルトランジスタ２０のゲートには、チップイネーブル信号ＣＥが供給されるように構成されている。なお、選択トランジスタ２０は、本発明の「第１トランジスタ」の一例である。
【００２３】
図１に示すように、データ判別回路１３は、選択メモリセル４から読み出されたデータ（信号）の電位を判別するとともに、その判別結果に応じた信号を出力回路１４に供給する機能を有する。具体的には、選択メモリセル４に保持されたデータがＨレベルの場合には、Ｌレベルの信号がデータ判別回路１３から出力回路１４に供給されるとともに、選択メモリセル４に保持されたデータがＬレベルの場合には、Ｈレベルの信号がデータ判別回路１３から出力回路１４に供給される。また、出力回路１４は、データ判別回路１３の出力信号に応じて、外部に信号を出力する機能を有する。具体的には、Ｌレベルの信号がデータ判別回路１３から出力された場合には、Ｈレベルの信号を外部に出力するとともに、Ｈレベルの信号がデータ判別回路１３から出力された場合には、Ｌレベルの信号を外部に出力する。
【００２４】
また、データ判別回路１３は、４入力ＮＡＮＤ回路２１と、センスアンプ２２ａ〜２２ｄとを含んでいる。４入力ＮＡＮＤ回路２１の入力端子は、センスアンプ２２ａ〜２２ｄの出力端子に接続されているとともに、４入力ＮＡＮＤ回路２１の出力端子は、出力回路１４に接続されている。また、センスアンプ２２ａ〜２２ｄは、一方の入力端子に、それぞれ、信号線Ｓ００〜Ｓ３３が接続されているとともに、他方の入力端子に、それぞれ、信号線Ｓ０〜Ｓ３が接続されている。また、センスアンプ２２ａ〜２２ｄは、一方の入力端子にＬレベルの信号が供給されている場合に、Ｈレベルの信号を４入力ＮＡＮＤ回路２１の入力端子に出力するとともに、一方の入力端子にＨレベルの信号が供給されている場合に、他方の入力端子からの信号に応じてＨまたはＬレベルの信号を４入力ＮＡＮＤ回路２１の入力端子に出力するように構成されている。
【００２５】
次に、図１および図２を参照して、第１実施形態によるクロスポイント型のダイオードＲＯＭのスタンバイ時の動作について説明する。
【００２６】
まず、読み出し動作の前のスタンバイ時には、ｐチャネルトランジスタ７ａ〜７ｄがオン状態にされることにより、信号線Ｓ０〜Ｓ３がＨレベル（ＶＤＤ）に調整されるとともに、ワード線ＷＬがＨレベルにされることにより、選択トランジスタ２がオン状態となる。これにより、導電層２ｃは、Ｈレベル（ＶＤＤ−Ｖｔ：Ｖｔは選択トランジスタ２のしきい値電圧）にプリチャージされる。また、スタンバイ時には、ビット線ＢＬに接続されるインバータ回路１８には、ＮＡＮＤ回路１９からＨレベルの信号が入力されるとともに、チップイネーブル信号ＣＥがＬレベルであるので、図２に示すインバータ回路１８に接続されるｎチャネルトランジスタ２０は、オフ状態となる。これにより、ビット線ＢＬは、スタンバイ時にはフローティング状態となる。なお、従来のように、ｎチャネルトランジスタ２０が設けられない場合には、インバータ回路１８にＨレベルの信号が入力されることにより、ビット線ＢＬがＬレベル（ＧＮＤ）に調整されていた。
【００２７】
本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭでは、以下の効果を得ることができる。
【００２８】
（１）スタンバイ時に、ビット線ＢＬをフローティング状態にすることによって、スタンバイ時にビット線ＢＬが接地されている場合と異なり、ｐチャネルトランジスタ７ａ（７ｂ〜７ｄ）、ソース線Ｓ０（Ｓ１〜Ｓ３）、選択トランジスタ２、導電層２ｃおよびダイオード３を介して、Ｈレベルの電位（ＶＤＤ）から接地電位にリーク電流が流れるのを抑制することができる。
【００２９】
（２）スタンバイ時にチップイネーブル信号ＣＥに基づいてｎチャネルトランジスタ２０をオフ状態にすることによって、チップイネーブル信号ＣＥはスタンバイ時にＬレベルであるので、ｎチャネルトランジスタ２０を確実にオフ状態にすることができる。
【００３０】
（第２実施形態）
図３は、本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図４は、図３に示した第２実施形態によるダイオードＲＯＭのカラムデコーダの内部構成を示した回路図である。
【００３１】
本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭでは、図３に示すように、ソース／ドレイン領域の一方がＨレベルの電位（ＶＤＤ）に接続されるとともに、ソース／ドレイン領域の他方がｐチャネルトランジスタ７ａ〜７ｄのソース／ドレイン領域の一方に接続されているｐチャネルトランジスタ３０ａ〜３０ｄが設けられている。ｐチャネルトランジスタ３０ａ〜３０ｄのゲートには、ＮＡＮＤ回路３１の出力側が接続されている。また、ＮＡＮＤ回路３１の入力側には、チップイネーブル信号ＣＥの反転信号ＣＥＢと、プリチャージ時にＨレベルになるディープスタンバイ信号ＤＳとが入力されるように構成されている。なお、ｐチャネルトランジスタ３０ａ〜３０ｄは、本発明の「第２トランジスタ」の一例である。
【００３２】
第２実施形態のカラムデコーダ１２は、図４に示すように、上記第１実施形態と異なり、ｎチャネルトランジスタ１８ｂのソース／ドレイン領域の他方は、接地されている。
【００３３】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００３４】
次に、図３および図４を参照して、第２実施形態によるクロスポイント型のダイオードＲＯＭのスタンバイ時の動作について説明する。
【００３５】
スタンバイ時には、ディープスタンバイ信号ＤＳがＬレベルであるとともに、チップイネーブル信号ＣＥの反転信号ＣＥＢがＨレベルであるので、ＮＡＮＤ回路３１の出力側にはＨレベルの信号が出力される。これにより、ｐチャネルトランジスタ３０ａ〜３０ｄは、スタンバイ時にはオフ状態にされる。その結果、導電層２ｃ（ダイオード３のカソード）は、フローティング状態となる。なお、スタンバイ時において、導電層２ｃをプリチャージする時だけ、ディープスタンバイ信号ＤＳがＨレベルに立ち上げられる。これにより、チップイネーブル信号ＣＥの反転信号ＣＥＢがＨレベルであるので、ＮＡＮＤ回路３１からＬレベルの信号が出力される。その結果、ｐチャネルトランジスタ３０ａ〜３０ｄがオン状態となり、導電層２ｃがプリチャージされる。また、スタンバイ時には、図４に示すインバータ回路１８にはＨレベルの信号が入力されることにより、インバータ回路１８の出力側に接続されているビット線ＢＬは接地されている。
【００３６】
なお、第２実施形態のその他の動作は、上記第１実施形態と同様である。
【００３７】
本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭでは、以下の効果を得ることができる。
【００３８】
（３）スタンバイ時に、ｐチャネルトランジスタ３０ａ〜３０ｄをオフ状態にすることによって、スタンバイ時にｐチャネルトランジスタ７ａ（７ｂ〜７ｄ）、ソース線Ｓ０（Ｓ１〜Ｓ３）、選択トランジスタ２、導電層２ｃおよびダイオード３を介して、Ｈレベルの電位（ＶＤＤ）から接地電位にリーク電流が流れるのを抑制することができる。
【００３９】
（４）プリチャージ時にＨレベルになるディープスタンバイ信号ＤＳとチップイネーブル信号ＣＥの反転信号ＣＥＢに基づいてｐチャネルトランジスタ３０ａ〜３０ｄをオフ状態にすることによって、スタンバイの時間内の全ての期間においてｐチャネルトランジスタ３０ａ〜３０ｄがオフ状態にされる場合と異なり、スタンバイの時間内にｐチャネルトランジスタ３０ａ〜３０ｄをオン状態にすることができるので、導電層２ｃをプリチャージすることができる。
【００４０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４１】
たとえば、上記第１および第２実施形態では、ＡＮＤ回路６にチップイネーブル信号ＣＥの反転信号ＣＥＢが入力される例を示したが、本発明はこれに限らず、ＡＮＤ回路６にチップイネーブル信号ＣＥを入力するようにしてもよい。このとき、チップイネーブル信号ＣＥが入力されるＡＮＤ回路６の入力側にはインバータ回路が設けられ、ＡＮＤ回路６にはチップイネーブル信号ＣＥを反転した信号が入力される。
【００４２】
また、上記第２実施形態では、ＮＡＮＤ回路３１にチップイネーブル信号ＣＥの反転信号ＣＥＢが入力される例を示したが、本発明はこれに限らず、ＮＡＮＤ回路３１にチップイネーブル信号ＣＥを入力するようにしてもよい。このとき、チップイネーブル信号ＣＥが入力されるＮＡＮＤ回路３１の入力側にはインバータ回路が設けられ、ＮＡＮＤ回路３１にはチップイネーブル信号ＣＥを反転した信号が入力される。
【００４３】
また、上記第２実施形態では、ｐチャネルトランジスタ３０ａ〜３０ｄのゲートにＮＡＮＤ回路３１の出力側が接続される例を示したが、本発明はこれに限らず、ｐチャネルトランジスタ３０ａ〜３０ｄのゲートにインバータ回路の出力側を接続するとともに、インバータ回路の入力側にチップイネーブル信号ＣＥを入力するようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。
【図２】図１に示した第１実施形態によるダイオードＲＯＭのカラムデコーダの内部構成を示した回路図である。
【図３】本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。
【図４】図３に示した第２実施形態によるダイオードＲＯＭのカラムデコーダの内部構成を示した回路図である。
【符号の説明】
【００４５】
２ｃ  導電層
３  ダイオード
４  メモリセル
２０  ｎチャネルトランジスタ（第１トランジスタ）
３０ａ、３０ｂ、３０ｃ、３０ｄ  ｐチャネルトランジスタ（第２トランジスタ）
【図１】
2010123229.tif 000003
【図２】
2010123229.tif 000004
【図３】
2010123229.tif 000005
【図４】
2010123229.tif 000006