(57)【要約】【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。【解決手段】半導体装置は、電子をキャリアとする第１絶縁ゲート型電界効果トランジスタｎＭＯＳ１と、ホールをキャリアとする第２絶縁ゲート型電界効果トランジスタｐＭＯ Ｓ２と、前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱により前記第１絶縁ゲート型電界効果トランジスタに引張り応力を加える第１素子分離絶縁膜１１−１と、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱により前記第２絶縁ゲート型電界効果トランジスタに圧縮応力を加える第２素子分離絶縁膜１１−２とを具備する。【選択図】    図２７
2010123633.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられるゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられるソースまたはドレインとを備え、電子をキャリアとする第１絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に設けられるゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられるソースまたはドレインとを備え、ホールをキャリアとする第２絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱により前記第１絶縁ゲート型電界効果トランジスタに引張り応力を加える第１素子分離絶縁膜と、
前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱により前記第２絶縁ゲート型電界効果トランジスタに圧縮応力を加える第２素子分離絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項２】
前記第１，第２絶縁ゲート型電界効果トランジスタは、チャネル長方向に沿って隣接して配置され、
前記第１素子分離絶縁膜は、チャネル幅方向に沿って前記第１絶縁ゲート型電界効果トランジスタを挟むように配置され、
前記第２素子分離絶縁膜は、チャネル幅方向に沿って前記第２絶縁ゲート型電界効果トランジスタを挟むように配置され、
前記第１，第２素子分離絶縁膜は、チャネル長方向に沿って隣接して配置されること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース上または前記ドレイン上に設けられ、一部が前記第１，第２素子分離絶縁膜のフリンジ部分上に設けられるコンタクト配線を更に具備すること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板における素子分離領域の溝内に、ゲート幅方向に沿って前記第１，第２絶縁ゲート型電界効果トランジスタを挟むように埋め込み配置され、負または正の膨張係数を有し、動作熱により、前記第１，第２素子分離絶縁膜と共に、前記第１，第２絶縁ゲート型電界効果トランジスタに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、応力を加える第３素子分離絶縁膜を更に具備すること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第１素子分離絶縁膜は、アモルファスマトリックス層と前記アモルファスマトリックス層中に散在される結晶体とを有するガラスセラミックス層、またはＨｆＷ２Ｏ２層を含んで形成され、
第２素子分離絶縁膜は、ＳｉＯ２膜，Ａ１２Ｏ３膜，またはＡｌＮ膜のいずれかを含んで形成されること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関するものである。
【背景技術】
【０００２】
従来より、大規模集積回路（ＬＳＩ：large-scale integration）を構成する能動素子の一つとして、ＭＯＳ（metal oxide semiconductor）型、ＭＩＳ（metal insulator semiconductor）型に代表される絶縁ゲート型電界効果トランジスタ（以下トランジスタ）が知られている。そして、このトランジスタのますますの微細化により、ＬＳＩ中のトランジスタの数が膨大となっている。そのため、そのトランジスタの数に比例して、ＬＳＩから発生する熱量も膨大なものとなってきている。結果、トランジスタを構成するシリコン等の結晶格子の格子振動が激しくなってその熱擾乱が原因の一つになって、電子又はホール（キャリア）の移動度が低減するという問題がある。
【０００３】
そこで、例えば、絶縁材によりトランジスタのチャネル領域に所望の応力を加えて、キャリアである電子又はホールの移動度を向上させる半導体装置が提案されている（例えば、特許文献１参照）。
【０００４】
しかしながら、かかる構成では、上記絶縁材が与えることができる応力は、半導体基板等の温度上昇に対して一定である。そのため、ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇した場合には、より激しくなったシリコン等の熱擾乱により応力による効果が不十分となって、電子又はホールの移動度が低減するという問題があった。
【０００５】
上記のように従来の半導体装置では、温度が上昇するとキャリアの移動度が低減するという事情があった。
【特許文献１】特開２００４−６３５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、半導体基板上に設けられるゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられるソースまたはドレインとを備え、電子をキャリアとする第１絶縁ゲート型電界効果トランジスタと、前記半導体基板上に設けられるゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられるソースまたはドレインとを備え、ホールをキャリアとする第２絶縁ゲート型電界効果トランジスタと、前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱により前記第１絶縁ゲート型電界効果トランジスタに引張り応力を加える第１素子分離絶縁膜と、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱により前記第２絶縁ゲート型電界効果トランジスタに圧縮応力を加える第２素子分離絶縁膜とを具備する半導体装置を提供できる。
【発明の効果】
【０００８】
この発明によれば、温度が上昇するほどキャリアの移動度を向上できる半導体装置が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
［第１の実施形態（単体ｎＭＯＳトランジスタの一例）］  
＜１．構成例＞
まず、図１および図２を用いて、この発明の第１の実施形態に係る半導体装置を説明する。
【００１１】
図示するように、半導体基板（p-sub）１２の素子領域に本例に係る半導体装置（ｎＭＯＳトランジスタ）が配置される。半導体基板１２の素子分離領域に、ｎＭＯＳトランジスタを囲むように第１素子分離絶縁膜１１−１および素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）が配置される。
【００１２】
ｎＭＯＳトランジスタは、半導体基板１２中に形成されるｐウェル（p-well）１３上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１２中に隔離して設けられるソース１４Ｓまたはドレイン１４Ｄ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｎＭＯＳトランジスタは、導入されたｎ型の不純物である電子をキャリアとする絶縁ゲート型電界効果トランジスタである。
【００１３】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。  
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si）等により形成される。  
ソース１４ｓおよびドレイン１４ｄ（ｎ＋層）は、半導体基板１２中に、例えば、イオン注入法によりリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のｎ型の不純物が導入され熱拡散されることにより形成される。導入されたｎ型の不純物は、キャリアとなる自由電子を放出する。  
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。  
コンタクト配線ＳＣ，ＤＣは、ソース１４Ｓおよびドレイン１４Ｄ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。  
第１素子分離絶縁膜１１−１は、半導体基板１２における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱によりｎＭＯＳトランジスタに引張り応力（Tensile Stress）を加える。
【００１４】
負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）とは、その体積が温度の上昇に伴って低減する割合をいう。例えば、第１素子分離絶縁膜１１−１の膨張係数は、例えば、−８×１０−６／Ｋ程度である。
【００１５】
本例の第１素子分離絶縁膜１１−１は、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層である。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。
【００１６】
上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第１素子分離絶縁膜１１−１全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【００１７】
第１素子分離絶縁膜１１−１は、後述するように、ｎＭＯＳトランジスタ等のデバイスが動作する時に、その動作熱により、温度が上がるにつれて縮むようになる。結果としてチャネル長方向沿ったチャネル領域ＣＨに、引張り応力が加えられ、電子の移動度が上がり、ｎＭＯＳトランジスタの特性を向上できる点で有利である。例えば、本例の場合の引張り応力は、８０〜１００［ＧＰａ］程度である。
【００１８】
素子分離絶縁膜ＳＴＩは、例えば、半導体基板１２中に形成される素子分離用の溝中に埋め込み形成されたシリコン酸化（ＳｉＯ２）膜等により形成される。  
＜２．駆動動作の際の応力印加＞
次に、図３および図４を用いて、この発明の第１の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。  
図示するように、ｎＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極１３下の半導体基板１１中に形成されたチャネルＣＨに、キャリアである電子が移動することにより、ソース１４ｓドレイン１４ｄ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００１９】
そして、この動作熱が第１素子分離絶縁層１１−１に伝導すると、第１素子分離絶縁膜１１−１は、自身の負の膨張係数に従って圧縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向に沿って、引張り応力ＴＳ（Tensile Stress）が発生する。結果、チャネル領域ＣＨに、チャネル長方向に沿って引張り応力が加えられる。ここで、上記引張り応力ＴＳは、例えば、８０〜１００［ＧＰａ］程度である。
【００２０】
その結果、そのため、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子の移動度を向上することができる。
【００２１】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、電子の移動度の向上に対して有利であると言える。
【００２２】
尚、上記のようなｎＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｎＭＯＳトランジスタを備えたＬＳＩが動作する際の動作熱によっても同様の動作が得られることは勿論である。
【００２３】
＜３．製造方法＞
次に、図５乃至図１１を用いて、この発明の第１の実施形態に係る半導体装置の製造方法を説明する。この説明においては、図５に示すタイミングチャートに則して説明する。
【００２４】
まず、半導体基板１２中に、例えば、リン（Ｐ）等のｐ型の不純物を注入し、ｐウェル１３を形成する（図示せず）。  
続いて、図６に示すように、半導体基板１２の素子分離領域ＥＩＲ（Element Isolation Region）に、例えば、ＲＩＥ（Reactive Ion Etching）法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、ＣＶＤ（chemical vapor deposition）法を用いてシリコン酸化（ＳｉＯ２）膜等を埋め込み、シリコン酸化膜２１を形成する。
【００２５】
続いて、図７に示すように、半導体基板１２上に、例えば、フォトレジスト等を塗布し、このフォトレジストに露光および現像を行って素子領域ＡＡ（Active Area）上に残存させ、マスク層２２を形成する。
【００２６】
続いて、マスク層２２をマスクとして、シリコン酸化膜２１中に、例えば、イオン注入法により、リチウム（Ｌｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）等のイオンによる結晶種２３を注入する。
【００２７】
続いて、図８に示すように、マスク層２２を除去し、時刻ｔ１〜ｔ２の間、例えば、酸素雰囲気中において、温度Ｔ１（例えば、１０００℃程度）で時間Δｔ１（例えば、１０分程度）の間熱処理することによって、シリコン酸化膜２１を、ガラス状態（アモスファス状態）にする。
【００２８】
続いて、時刻ｔ２の際に、降温速度α１において温度Ｔ２（例えば、６００℃程度）まで冷却する。ここで、上記速度α１はできるだけ大きい（速い）ほうが望ましい。
【００２９】
続いて、図９に示すように、時刻ｔ３〜ｔ４の間、上記ガラス状態のシリコン酸化膜２１を、例えば、温度Ｔ２（例えば、６００℃程度）において時間Δｔ２（例えば、５分間程度）のアニ−ルする。そして、上記シリコン酸化膜２１におけるアモルファスマトリックス層１８中に、高密度に結晶核２５を析出させる。ここで、上記結晶核２５の大きさは、例えば、数ｎｍ（ナノメータ）程度である。
【００３０】
さらに、上記工程（時刻ｔ３〜ｔ４）において、熱処理を行う温度は、結晶核２５が最も速く析出される温度Ｔ２（この実施形態では６００℃）であることが望ましい。即ち、図１１中の実線３１に示すように、温度Ｔ２の時に結晶核２５が析出する速度が、最も速い速度Ｖ１であるため、短時間で高密度の結晶核２５が形成される。
【００３１】
続いて、時刻ｔ４の際に、上記結晶核２５を備えたアモルファスマトリックス層１８を、昇温速度α２において温度Ｔ３（例えば、６５０℃程度）まで上昇させる。ここで、昇温速度α２は、上記結晶核２５の不均一な成長を防止するために、大きい（速い）方が望ましい。
【００３２】
続いて、図１０に示すように、時刻ｔ５〜ｔ６の間、上記結晶核２５を備えたアモルファスマトリックス層１８を、例えば、温度Ｔ３（例えば、６５０℃程度）において時間Δｔ３（例えば、１０分間程度）の間アニ−ルすることによって、上記結晶核２５を成長させ、結晶体１９を形成する。同時に、上記結晶核２５を成長させて結晶体１９を形成することによって、アモルファスマトリックス層１８中に上記イオン注入工程により注入されたイオン（結晶種）２３を十分に析出させる。結果、アモルファスマトリックス層１８と結晶体１９とを備えたガラスセラミックス層による、第１素子分絶縁膜１１−１を形成することができる。ここで、上記結晶体１９の大きさは、例えば、数ｎｍ〜数十ｎｍ程度である。
【００３３】
さらに、上記工程（時刻ｔ５〜ｔ６）において、アニ−ルを行う温度は、結晶核２５が最も速く成長する温度Ｔ３であることが望ましい。即ち、図１１中の実線３２に示すように、温度Ｔ３の時に結晶核２５が成長する速度が、最も早く成長する速度Ｖ２となり、短時間で結晶核２５が成長する。
【００３４】
尚、図１１中の実線３１、３２との囲まれた領域３３でアニ−ルをすることは望ましくない。領域３３では、結晶核２５の密度も低くなり、成長も十分にできないためである。
【００３５】
続いて、時刻ｔ６の際に、第１素子分離絶縁膜１１−１を、降温速度α３で室温程度にまで冷却する。ここで、速度α３は結晶成長で生じた内部応力を緩和するために、できるだけ小さい（遅い）方が望ましい。
【００３６】
以上の工程により、ガラスセラミックス（pyroceramics）層により形成された第１素子分離絶縁膜１１−１を製造することができる。尚、この実施形態に示したガラスセラミックスの組成は、一例であり、例えば、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２等の組み合わせでアモルファス状態になれる組成であればどれでも良い。
【００３７】
続いて、図示は省略するが、半導体基板１２上の素子領域ＡＡに、例えば、熱酸化法等により、ゲート絶縁膜Ｇoxを形成する。続いて、ゲート絶縁膜Ｇox上に、ゲート電極Ｇを形成する。続いて、ゲート電極Ｇの側壁に沿ってスペーサ１５を形成する。続いて、ゲート電極Ｇおよびスペーサ１５をマスクとして、半導体基板１２中に、ｎ型の不純物を導入し、ソース１４ｓおよびドレイン１４ｄを形成する。続いて、ゲート電極Ｇ上を覆うように、層間絶縁膜１７を形成する。
【００３８】
続いて、ソース１４ｓおよびドレイン１４ｄ上における層間絶縁膜１７中に、コンタクトホールを形成し、このコンタクトホール中に例えば、ポリシリコン層等を埋め込むことにより、コンタクト配線ＳＣ、ＤＣを形成する。上記コンタクトホールを形成する際、その一部が、第１素子分離絶縁膜１１−１におけるフリンジ部分２０に接するように形成することが望ましい。
【００３９】
以上の製造方法により、第１の実施形態に係る半導体装置を形成する。
【００４０】
＜４．作用効果＞  
第１の実施形態に係る半導体装置および製造方法によれば、少なくとも下記（１）乃至（４）の効果が得られる。
【００４１】
（１）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアである電子の移動度を向上できる。
【００４２】
上記のように、ｎＭＯＳトランジスタが動作する際等に発生する動作熱が第１素子分離絶縁膜１１−１に伝導することにより、第１素子分離絶縁膜１１−１は自身の負の膨張係数に従って圧縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向に沿って、引張り応力ＴＳ（Tensile Stress）が発生する。結果、チャネル領域ＣＨにチャネル長方向に沿って、引張り応力を加えることができる。
【００４３】
ここで、ｎＭＯＳトランジスタの場合には、チャネル領域にチャネル長方向に沿った引張り応力が加えられると、電子の移動度が向上することが知られている。そのため、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタの電子の移動度を向上することができる。
【００４４】
しかも、高温になるほど引張り応力ＴＳが大きくなるので、電子の移動度向上の効果は高温になるほど顕著である。
【００４５】
また、第１素子分離絶縁膜１１−１は、温度上昇に比例してその体積が圧縮するため、チャネル領域ＣＨに温度上昇に比例した引張り応力を加えることができる。
【００４６】
そのため、ｎＭＯＳトランジスタを含むＬＳＩ等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、電子の移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
【００４７】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、電子の移動度の向上に対して有利であると言える。
【００４８】
（２）ｎＭＯＳトランジスタの電子の最適な移動度を選択できる。
【００４９】
チャネル領域ＣＨに加えられる引張り応力ＴＳの大きさは、第１素子分離絶縁膜１１−１の、例えば、体積等に比例して増大する。
【００５０】
そのため、シリコン酸化膜２１を形成する際（図６）等に、素子分離用の溝の深さ等を選択し、溝内に埋め込むシリコン酸化膜２１の体積を制御し、最適な体積等を選択することによって、ｎＭＯＳトランジスタの電子の最適な移動度を選択できる点で有利である。
【００５１】
（３）熱工程を適切に選択することにより、幅広い範囲で第１素子分離絶縁膜１１−１の膨張係数の制御が可能であるため、実際のデバイス動作に最適な負の膨張係数を選択できる。
【００５２】
図１１に示したように、第１素子分離絶縁膜１１−１は、結晶核２５が形成される実線３１で示す温度領域と、結晶核２５が成長する実線３２で示す温度領域との二つの温度領域を備えている。そのため、例えば、実線３１で示す温度領域では低い温度で熱処理をし、実線３２で示す温度領域では結晶核の成長速度が最も速い温度Ｔ３で熱処理をすると、膨張係数の比較的低い第１素子分離絶縁膜１１−１を形成できる。
【００５３】
このように、上記熱処理工程（図８−図１０）の際に、上記実線３１、３２で示す温度領域の温度（例えば、Ｔ２、Ｔ３）、時間（例えば、Δｔ２、Δｔ３）を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体１９及びアモルファスマトリックス層１８を形成できる。そのため、膨張係数のマージンを拡大でき、容易に目的の膨張係数を有した第１素子分離絶縁膜１１−１を形成できる点で有利である。
【００５４】
また、上記イオン注入工程（図７）の際に、結晶種２３の種類・組成・注入量等を選択することによって、必要な膨張係数を制御することも可能である。
【００５５】
上記のように、組成等が同様であっても、熱処理工程（図８−図１０）やイオン注入工程（図７）の際に、最適なものを多様に選択することができるため、目的に応じて幅広い範囲での膨張係数の制御が可能である。
【００５６】
（３）より具体的には、例えば、温度Ｔ２、Ｔ３、時間Δｔ２＞時間Δｔ３を選択することにより、負の膨張係数が大きく、大きな引張り応力ＴＳを加えることができる第１素子分離絶縁膜１１−１を形成することができる。
【００５７】
チャネル領域ＣＨにより大きな引張り応力を加える絶縁層として働く一観点としては、負の膨張係数がより大きいことがある。そのためには、結晶体１９がより高密度で緻密に形成されていることが望ましい。ここで、時間Δｔ２を大きく取ると結晶核２５が形成する密度を高くでき、時間Δｔ３を大きくとると１つの結晶核２５を大きく成長させて大きな結晶体１９を形成できる。
【００５８】
よって、この実施形態のように温度Ｔ２、Ｔ３を選択した場合は、温度Ｔ２、Ｔ３のいずれも結晶核の形成速度・成長速度が最も早い温度であるから（図１１）、時間Δｔ２が時間Δｔ３よりも大きく（時間Δｔ２＞時間Δｔ３）することにより、結晶体１９が高密度で緻密に形成されたガラスセラミックスの第１素子分離絶縁層１１−１を形成することができる。時間Δｔ２が小さすぎると結晶核２５の密度が低下して、結晶体１９を緻密に形成できない。一方、時間Δｔ３が大き過ぎると、１つの結晶核２５が大きく成長しすぎてストレスによるクラックが生じる可能性がある。
【００５９】
そのため、第１素子分離絶縁膜１１−１中に占める割合を、アモルファスマトリックス層１８よりも結晶体１９方がより大きくなるように形成できる。結果、第１素子分離絶縁膜１１−１の全体の膨張係数を負とさせ、負の膨張係数をより大きくできる点で有利である。
【００６０】
（４）結晶核２５の成長を均一にして、第１素子分離絶縁膜１１−１が加える引張り応力ＴＳを均一化できる。
【００６１】
速度α２をできるだけ大きく（速く）することによって、アモルファスマトリックス層１８の温度を結晶核２５が最も速く成長する温度Ｔ３に速く到達して温度の不均一を防止し、結晶核２５それぞれが成長する時刻を均一にできる。そのため、結晶核２５を均一に成長させて結晶体１９の粒径を均一にでき、第１素子分離絶縁膜１１−１が加える引張り応力ＴＳを均一化できる点で有利である。
【００６２】
［変形例（その他の第１素子分離絶縁膜の製造方法の一例）］  
次に、図１２乃至図１４を用いて、変形例に係る半導体装置およびその製造方法について、説明する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００６３】
＜構成例および駆動動作の際の応力印加＞
まず、図１２および図１３を用いて、変形例に係る半導体装置の構成例および駆動動作の際の応力印加を説明する。
【００６４】
図示するように、変形例に係る半導体装置は、第１素子分離絶縁膜１１−１が、負の膨張係数を有するＨｆＷ２Ｏ８層により形成される点で上記第１の実施形態と相違している。このＨｆＷ２Ｏ８層は、室温から約８００Ｋ程度の範囲において、例えば、−１０×１０−６／Ｋ程度の負の膨張係数を有している。
【００６５】
そのため、ｎＭＯＳトランジスタが動作する際における動作熱等により、温度が上昇した場合には、ＨｆＷ２Ｏ８層１１−１は、収縮し、チャネル長方向に沿って引張り応力ＴＳ（Tensile Stress）が発生する。結果、チャネル領域ＣＨには、チャネル長方向に沿った引張り応力を加えることができ、キャリアである電子の移動度を向上できる。
【００６６】
さらに、このＨｆＷ２Ｏ８層の膨張係数は、室温程度から変化し、かつ８００Ｋ程度までにわたる広い温度範囲において変化する。そのため、デバイスが動作する温度環境に広く対応できる点で有利である。このように、必要に応じて、第１素子分離絶縁膜１１−１を、ＨｆＷ２Ｏ８層を適用した構成とすることも可能である。
【００６７】
その他の構成・動作等は、上記第１の実施形態と同様である。
【００６８】
＜製造方法＞  
次に、図１４を用いて、変形例に係る半導体装置の製造方法について説明する。  
まず、ＨｆＯＣｌ２・６Ｈ２Ｏの水溶液をＨ２ＷＯ４のアンモニウム溶液に入れて化学反応を起こさせ、その反応物のＨｆＷ２Ｏ８を形成する。こうして得られたＨｆＷ２Ｏ８を乾燥し、６００℃／ｈで１２００℃程度まで加熱して、この温度で２時間程度保持し、ＨｆＷ２Ｏ８粉末を形成する（図示せず）。
【００６９】
続いて、図１４に示すように、上記ＨｆＷ２Ｏ８粉末をシンターリング（sintering）することによってペレット（pellet）状態にしたセラミックスターゲット３７を作製する。
【００７０】
続いて、レーザーアブレーション（laser ablation）法を用いて、光源３４から照射されたレーザービーム３５を上記ターゲット３７に照射して、ターゲット３７を熱することによって、ターゲット３７中のＨｆＷ２Ｏ８粉末を羽毛状（plume）３６にして飛ばす。
【００７１】
続いて、上記羽毛状３６に飛ばされたＨｆＷ２Ｏ８粉末を半導体基板１２のｎＭＯＳトランジスタの素子分離領域３９に蒸着させ、堆積し、ＨｆＷ２Ｏ２層による第１素子分離絶縁膜１１−１を形成することができる。  
その後、上記第１の実施形態と同様の工程を用いて、変形例に係る半導体装置を製造する。  
上記のような製造方法によれば、上記第１の実施形態と同様な効果が得られる。さらに、この変形例に係る半導体装置の製造方法では、ＨｆＷ２Ｏ８粉末を半導体基板１２のｎＭＯＳトランジスタの素子分離領域３９に蒸着させる際に、半導体基板１２の温度を、例えば、４００℃程度と低減することができる。
【００７２】
そのため、インプラプロファイルなどに対する影響が少なく、高性能デバイスを作製できる点で非常に有効である。
【００７３】
さらに、ターゲット３７から羽毛状３６に飛ばされたＨｆＷ２Ｏ８分子・原子等は、単に蒸発するだけでなく、非常に高い動的エネルギー（例えば、温度に換算すれば１億℃程度）を有している。そのため、例え同じ組成であっても、半導体基板１２に蒸着されたＨｆＷ２Ｏ８層１１−１は、より高い負の膨張係数等のその他の方法では得られない物性を得ることができる。この方法によれば、原子を一層ずつ積層することができ、制御性を向上できる点で有利である。
【００７４】
尚、上記レーザーアブレーション法に限らず、上記セラミックスターゲット３７をターゲットにしたスパッタリング法等によっても、半導体基板１２上のｎＭＯＳトランジスタの素子分離領域３９上にＨｆＷ２Ｏ８層１１−１を形成することが可能である。
【００７５】
さらに、この変形例においては、第１素子分離絶縁膜１１−１の例として、ＨｆＷ２Ｏ８層を挙げて説明したが、このＨｆＷ２Ｏ８層の代わりに、例えば、ＺｒＷ２Ｏ８層、Ｎｂ２Ｏ５層等を適用することも可能である。上記ＺｒＷ２Ｏ８層が適用された場合には、例えば、室温から約１２００℃までの範囲において、−１０×１０−６／Ｋ程度の負の膨張係数を有する。
【００７６】
［第２の実施形態（ｐＭＯＳトランジスタの適用例）］  
次に、第２の実施形態に係る半導体装置について、図１５乃至図１８を用いて説明する。本例は、ｐＭＯＳトランジスタに適用した場合の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００７７】
＜構成例＞
まず、図１５を用いて、第２の実施形態に係る半導体装置の構成例を説明する。図示するように、半導体基板（p-sub)１２の素子領域に本例に係る半導体装置（ｐＭＯＳトランジスタ）が配置される。半導体基板１２の素子分離領域に、ｐＭＯＳトランジスタを囲むように第２素子分離絶縁膜１１−２および素子分離絶縁膜ＳＴＩ(Shallow Trench Isolation）が配置される。
【００７８】
ｐＭＯＳトランジスタは、半導体基板１２中に形成されるｎウェル（n - we1l）４３上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox 上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１２中に隔離して設けられるソース１４ｄまたはドレイン１４ｄ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００７９】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。
【００８０】
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si)等により形成される。
【００８１】
ソース１４Ｓおよびドレイン１４ｄ(ｐ＋層）は、半導体基板１２中に、例えば、イオン注入法によりガリウム（Ｇａ）、インジウム（Ｉｎ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
【００８２】
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。コンタクト配線ＳＣ，ＤＣ は、ソース１４ｓおよびドレイン１４ｄ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第２素子分離絶縁膜１１−２のフリンジ部分２０上に設けられる。
【００８３】
第２素子分離絶縁膜１１−２は、半導体基板１２における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱によりｐＭＯＳトランジスタに圧縮応力（Compressive Stress）を加える。
【００８４】
正の膨張係数（正の膨張率）［△Ｖ／Ｖ／△Ｔ]（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有している。ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。例えば、本例での上記圧縮応力は、数〜数十［ＧPa］程度である。本例に係る第２素子分離絶縁膜１１−２は、シリコン酸化膜（ＳｉＯ２膜）により形成されている。ここで、殆どの物質は、温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第２素子分離絶縁膜１１−２の埋め込み材として適用可能であるといえる。既存の素子分離絶縁膜ＳＴＩ埋め込み材が、シリコン酸化膜（ＳｉＯ２膜）であることを考えると、本例のように、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた方が最善の解決策であると思われる。埋め込み材料のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２○３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数埋め込み材として使っても良い。
【００８５】
＜駆動動作の際の応力印加＞  
次に、図１７および図１８を用いて、第２の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【００８６】
図示するように、ｐＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板４３中に形成されたチャネルＣＨに、キャリアであるホールが移動することにより、ソース１４ｓドレイン１４ｄ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００８７】
そして、この動作熱が第２素子分離絶縁層１１−２に伝導すると、第２素子分離絶縁膜１１−２は、自身の正の膨張係数に従って膨張する。そのため、第２素子分離絶縁膜１１−２には、チャネル長方向に沿って、圧縮応力ＣＳ（Compressive Stress）が発生する。結果、チャネル領域ＣＨに、チャネル長方向に沿って引張り応力が加えられる。ここで、上記圧縮応力ＣＳは、例えば、数〜数十［ＧＰａ］程度である。
【００８８】
その結果、半導体基板１２等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度を向上することができる。
【００８９】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第２素子分離絶縁膜１１−２のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第２素子分離絶縁膜１１−２に直接伝導される点でも、ホールの移動度の向上に対して有利であると言える。
【００９０】
尚、上記のようなｐＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｐＭＯＳトランジスタを備えたＬＳＩが動作する際に発生する熱によっても同様の動作が得られることは勿論である。
【００９１】
＜製造方法＞  
次に、第２の実施形態に係る半導体装置の製造方法について説明する。  
図示は省略するが、まず、半導体基板１２中に、例えば、ガリウム（Ｇａ）等のｎ型の不純物を注入し、ｎウェル４３を形成する。
【００９２】
続いて、半導体基板１２の素子分離領域に、例えば、ＲＩＥ 法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、ＣＶＤ法を用いて正の膨張係数を有するシリコン酸化（ＳｉＯ２）膜等を埋め込み形成し、第２素子分離絶縁膜１１−２を形成する。
【００９３】
ここで、上記のように、殆どの物質は、温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第２素子分離絶縁膜１１−２の埋め込み材として適用可能であるといえる。既存の素子分離絶縁膜ＳＴＩ埋め込み材が、シリコン酸化膜（ＳｉＯ２膜）であることを考えると、本例のように、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた方が最善の解決策であると思われる。埋め込み材料のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正の膨張係数埋め込み材として使っても良い。
【００９４】
続いて、上記第１の実施形態と実質的に同様な製造工程を用いて、本例に係る半導体装置を製造する。
【００９５】
＜作用効果＞
この実施形態に係る半導体装置および製造方法によれば、少なくとも上記と同様の効果が得られる。さらに、本例によれば、少なくとも以下（５）の効果が得られる。
【００９６】
（５）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアであるホールの移動度を向上できる。
【００９７】
上記のように、ＰＭＯＳトランジスタが動作する際等に発生する動作熱が第２素子分離絶縁膜１１−２に伝導することにより、第２素子分離絶縁膜１１−２は自身の正の膨張係数に従って膨張する。そのため、第２素子分離絶縁膜１１−２には、チャネル長方向に沿って、圧縮応力ＣＳ（Compressive Stress）が発生する。結果、チャネル領域ＣＨにチャネル長方向に沿って、圧縮応力を加えることができる。
【００９８】
そのため、半導体基板１２等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのホールの移動度を向上することができる。
【００９９】
しかも、高温になるほど上記圧縮応力ＣＳが大きくなるので、ホールの移動度向上の効果は高温になるほど顕著である。
【０１００】
また、第２素子分離絶縁膜は、温度上昇に比例してその体積が膨張するため、チャネル領域ＣＨに、温度上昇に比例した圧縮応力を加えることができる。そのため、ｐＭＯＳトランジスタを含むＬＳＩ等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、ホールの移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
【０１０１】
［第３の実施形態（二軸方向の応力（ｐＭＯＳトランジスタ）の適用例）］  
次に、第３の実施形態に係る半導体装置について、図１９乃至図２２を用いて説明する。この実施形態は、ｐＭＯＳトランジスタのチャネル領域に二軸方向に応力を加える一例に関するものである。この説明において上記第２の実施形態と重複する部分の詳細な説明を省略する。
【０１０２】
＜構成例＞ 
まず、図１９および図２０に示すように、第３の実施形態に係る半導体装置は、ｐＭＯＳトランジスタを囲むように、素子分離絶縁領域における半導体基板１２中にも、チャネル幅方向に沿って、正の膨張係数を有する第２素子分離絶縁膜１１−２が配置されている点で上記第２の実施形態と相違する。換言すると、本例では、ｐＭＯＳトランジスタを囲むように、素子分離絶縁領域における半導体基板１２中に、チャネル長方向に沿って負の膨張係数を有する第１素子分離絶縁膜１１−１が配置され、チャネル幅方向に沿って正の膨張係数を有する第２素子分離絶縁膜１１−２が配置されている。
【０１０３】
第１素子分離絶縁膜１１−１は、上記と同様に、例えば、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。第２素子分離絶縁膜１１−２は、例えば、シリコン酸化膜等により形成される。
【０１０４】
＜駆動動作の際の応力印加＞  
次に、図２１および図２２を用いて、第３の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１０５】
図示するように、ｐＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。するとゲート電極Ｇ下の半導体基板１３中に形成されたチャネルＣＨに、キャリアであるホールが移動することにより、ソース１４ｓおよびドレイン１４ｄ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１０６】
そして、この動作熱が第１，第２素子分離絶縁層１１−１，１１−２に伝導すると、第１，第２素子分離絶縁膜１１−１，１１−２は、自身の正および負の膨張係数に従って、膨張および収縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向に沿って、圧縮応力ＣＡが発生する。第２素子分離絶縁膜１１−２には、チャネル幅方向に沿って、引張り応力ＴＳが発生する。
【０１０７】
そのため、チャネル長方向およびチャネル幅方向に沿って、同時に、圧縮応力ＣＡおよび引張り応力ＴＳが発生する。結果、チャネル領域ＣＨに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、より強い圧縮応力および引張り応力が加えられる。
【０１０８】
このように、半導体基板１２等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度をより向上することができる点で有利である。
【０１０９】
［第４の実施形態（ｎＭＯＳトランジスタ（又はｐＭＯＳトランジスタ）の二軸方向に引張り応力を加える−例）］
次に、第４の実施形態に係る半導体装置について、図２３乃至図２６を用いて説明するこの実施形態は、ｎＭＯＳトランジスタ（又はｐＭＯＳトランジスタ）の二軸方向に引張り応力を加える一例に関するものである。この説明において上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１０】
図２３および図２４に示すように、第４の実施形態に係る半導体装置は、ｎＭＯＳトランジスタを囲むように、素子分離絶縁領域における半導体基板１２中にも、チャネル長方向に沿って、負の膨張係数を有する第１素子分離絶縁膜１１−１Ｂが配置されている点で上記第１の実施形態と相違する。換言すると、本例では、ｎＭＯＳトランジスタを囲むように、素子分離絶縁領域における半導体基板１２中に、チャネル幅方向およびチャネル長方向に沿って、負の膨張係数を有する第１素子分離絶縁膜１１−１Ａ，１１一１Ｂが配置されている。
【０１１１】
第１素子分離絶縁膜１１−１Ｂは、上記第１素子分離絶縁膜１１−１Ａと同様に構成である。即ち、第１素子分離絶縁膜１１−１Ｂは、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。
【０１１２】
＜駆動動作の際の応力印加＞  
次に、図２５および図２６を用いて、第４の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１１３】
図示するように、ｎＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。するとゲート電極Ｇ下の半導体基板１３中に形成されたチャネルＣＨに、キャリアである電子が移動することにより、ソース１４ｓおよびドレイン１４ｄ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１１４】
そして、この動作熱が第１素子分離絶縁層１１−１Ａ，１１−１Ｂに伝導すると、第１素子分離絶縁膜１１−１Ａ，１１−１Ｂは、自身の負の膨張係数に従って収縮する。そのため、第１素子分離絶縁膜１１−１Ａ，１１−１Ｂには、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、引張り応力ＴＳＡ，ＴＳＢ が発生する。結果、チャネル領域ＣＨに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、より強い引張り応力が加えられる。ここで、上記引張り応力ＴＳＡ，ＴＳＢのそれぞれは、例えば、８０〜１００［ＧＰａ］程度である。
【０１１５】
その結果、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子の移動度をより向上することができる点で有利である。
【０１１６】
＜作用効果＞  
第４の実施形態に係る半導体装置は、ｎＭＯＳトランジスタを囲むように、素子分離絶縁領域において、チャネル長方向に沿って、負の膨張係数を有する第１素子分離絶縁膜１１−１Ｂが配置されている点で、上記第１の実施形態と相違する。換言すると、本例では、ｎＭＯＳトランジスタを囲むように、素子分離絶縁領域において、チャネル幅方向およびチャネル長方向に沿って、負の膨張係数を有する第１素子分離絶縁膜１１−１Ａ，１１一１Ｂが配置されている。
【０１１７】
そのため、ｎＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられると、ゲート電極Ｇ下の半導体基板１３中に形成されたチャネルＣＨに、キャリアである電子が移動することにより、ソース１４ｓおよびドレイン１４ｄ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。そして、この動作熱が第１素子分離絶縁層１１−１Ａ，１１−１Ｂに伝導すると、第１素子分離絶縁膜１１−１Ａ，１１−１Ｂは、自身の負の膨張係数に従って収縮する。そのため、第１素子分離絶縁膜１１−１Ａ，１１−１Ｂには、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、引張り応力ＴＳＡ，ＴＳＢ が発生する。結果、チャネル領域ＣＨに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、より強い引張り応力が加えられる。ここで、上記引張り応力ＴＳＡ，ＴＳＢのそれぞれは、例えば、８０〜１００［ＧＰａ］程度である。
【０１１８】
その結果、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子の移動度をより向上することができる点で有利である。
【０１１９】
尚、本例では、チャネル領域ＣＨに垂直な二軸方向に引張り応力を同時に加えることの効果について、ｎ型のｎＭＯＳトランジスタを一例に挙げたが、ｎ型に限られない。ｐＭＯＳトランジスタのチャネル領域ＣＨに垂直な二軸方向に引張り応力を同時に加える場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度を向上することができる。このように、トランジスタの導電型に限られない点でも有利である。
【０１２０】
また、第１素子分離絶縁膜１１−１Ａ，１１−１Ｂは、負の膨張係数を有していればよく、互いに異なる材料により形成することも可能である。上記のように、垂直二軸方向に沿って同時に引張り応力ＴＳＡ，ＴＳＢ が加えられた場合には、電子の移動度を向上できる。そのため、ｎＭＯＳトランジスタに対して、電子の移動度を向上できる点で非常に有利である。
【０１２１】
［第５の実施形態（複数のｎ型、ｐ型トランジスタに一軸の応力を印加する一例）］
次に、第５の実施形態に係る半導体装置について、図２７乃至図３０を用いて説明する。この実施形態は、複数のｎ型、ｐ型トランジスタに一軸方向の応力を印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２２】
＜構成例＞  
図２７および図２８を用いて、本例に係る半導体装置の構成例について、説明する。図示するように、第５の実施形態に係る半導体装置は、上記第１の実施形態に係るｎＭＯＳトランジスタｎＭＯＳ１，ｎＭＯＳ２、および上記第２の実施形態に係るｐＭＯＳトランジスタｐＭＯＳ１，ｐＭＯＳ２がチャネル長方向に沿って交互に隣接して配置されている。
【０１２３】
第１、第２素子分離絶縁膜１１−１、１１−２は、半導体基板１２中の素子分離領域にチャネル長方向に沿って、交互に隣接して配置される。第１素子分離絶縁膜１１−１は、上記と同様に、負の膨張係数を有する。第２素子分離絶縁膜１１−２ は、上記と同様に正の膨張係数を有する。
【０１２４】
＜駆動動作の際の応力印加＞
次に、図２９および図３０を用いて、第５の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１２５】
図示するように、トランジスタｎＭＯＳ１，ｎＭＯＳ２，ｐＭＯＳ１，ｐＭＯＳ２の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１２中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソース１４ｓドレイン１４ｄ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１２６】
そして、この動作熱が第１、第２素子分離絶縁層１１−１、１１−２に伝導すると、第１素子分離絶縁膜１１−１は、自身の負の膨張係数に従って収縮する。第２素子分離絶縁膜１１−２は、自身の正の膨張係数に従って膨張する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向に沿って、引張り応力ＴＳが発生する。第２素子分離絶縁膜１１−２には、チャネル長方向に沿って、圧縮応力ＣＳが発生する。この際、第１、第２素子分離絶縁層１１−１、１１−２が隣接して配置されることにより、互いの引張り応力ＴＳおよび圧縮応力ＣＳを強め合い、助け合う相乗効果により、引張り応力ＴＳおよび圧縮応力ＣＳをより増大することができる。
【０１２７】
結果、ｎＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ってより大きな引張り応力が加えられ、ｐＭＯＳトランジスタｐＭＯＳ１、ｐＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ってより大きな圧縮応力が加えられる。
【０１２８】
このように、本例によれば、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子、およびｐＭＯＳトランジスタのキャリアであるホールの移動度を、同時により向上することができる点で有利である。
【０１２９】
＜製造方法＞  
本例に係る製造方法に関しては、第１、第２素子分離絶縁膜１１−１、１１−２のいずれか一方を形成する間、他方の領域を保護膜などで覆う点で、上記第１の実施形態と相違する。
【０１３０】
例えば、ｎＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２の第１素子分離絶縁膜１１−１を形成する間、他方のｐＭＯＳトランジスタｐＭＯＳ１, ｐＭＯＳ２形成領域上に、例えば、ＣＶＤ法を用いてシリコン窒化（Ｓｉ３Ｎ４）膜等を堆積して、保護膜を形成する。続いて、第１の実施形態と同様の製造工程を用いて、第１素子分離絶縁膜１１−１を形成する。続いて、上記保護膜を除去する。
【０１３１】
続いて、ｎＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２形成領域上に、同様な保護膜を形成する。続いて、第２の実施形態と同様の製造工程を用いて、第２素子分離絶縁膜１１−２を形成する。続いて、上記と同様の製造工程を用いて、トランジスタｎＭＯＳ１、ｎＭＯＳ２、ｐＭＯＳ１、ｐＭＯＳ２を形成する。
【０１３２】
［第６の実施形態（複数のｎ型、ｐ型トランジスタに二軸の応力を印加する例）］  
次に、第６の実施形態に係る半導体装置について、図３１乃至図３２を用いて説明する。この実施形態は、複数のｎＭＯＳ、ｐＭＯＳトランジスタに二軸方向の応力を印加する一例に関するものである。この説明において、上記第５の実施形態と重複する部分の詳細な説明を省略する。
【０１３３】
＜構成例＞  
図３１を用いて、本例に係る半導体装置の構成例について説明する。図示するように、第６の実施形態に係る半導体装置は、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２を囲むように、素子分離絶縁領域における半導体基板１２中にも、チャネル長方向に沿って、負の膨張係数を有する第１素子分離絶縁膜１１−１Ｂが更に配置されている点で、上記第５の実施形態と相違する。換言すると、本例では、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２を囲むように、素子分離絶縁領域における半導体基板１２中に、チャネル幅方向およびチャネル長方向に沿って、第１、第２素子分離絶縁膜１１−１Ａ，１１−１Ｂ，１１−２が配置されている点で、上記第５の実施形態と相違している。
【０１３４】
第１素子分離絶縁膜１１−１Ｂは、上記第１素子分離絶縁膜１１−１Ａと同様に構成である。即ち、第１素子分離絶縁膜１１−１Ｂは、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。
【０１３５】
第１素子分離絶縁膜１１−１Ａ，１１−１Ｂは、上記と同様に、負の膨張係数を有する。第２素子分離絶縁膜１１−２は、上記と同様に、正の膨張係数を有する。
【０１３６】
＜駆動動作の際の応力印加＞  
次に、図３２を用いて、第６の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１３７】
図示するように、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１２中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソース１４ｓドレイン１４ｄ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１３８】
そして、この動作熱が第１、第２素子分離絶縁層１１−１Ａ，１１−１Ｂ，１１−２に伝導すると、第１素子分離絶縁膜１１−１Ａ，１１−１Ｂは、自身の負の膨張係数に従って収縮する。第２素子分離絶縁膜１１−２は、自身の正の膨張係数に従って膨張する。そのため、第１素子分離絶縁膜１１−１Ａ，１１−１Ｂには、チャネル長方向に沿って、引張り応力ＴＳＡ，ＴＳＢが発生する。第２素子分離絶縁膜１１−２には、チャネル長方向に沿って、圧縮応力ＣＳが発生する。この際、第１、第２素子分離絶縁層１１−１Ａ，１１−１Ｂが隣接して配置されることにより、互いの引張り応力ＴＳＡおよび圧縮応力ＣＳを強め合い、助け合うような相乗効果により、引張り応力ＴＳＡおよび圧縮応力ＣＳをより増大することができる。
【０１３９】
結果、ｎＭＯＳトランジスタｎＭＯＳ１，ｎＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ったより大きな引張り応力、およびチャネル幅方向に沿った引張り応力が二軸方向に同時に加えられる。同様に、ｐＭＯＳトランジスタｐＭＯＳ１，ｐＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ったより大きな圧縮応力およびチャネル幅方向に沿った引張り応力が二軸方向に同時に加えられる。
【０１４０】
このように、本例によれば、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子、およびｐＭＯＳトランジスタのキャリアであるホールの移動度を同時により向上することができる点で有利である。
【０１４１】
以上、第１乃至第６の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および上記変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および上記変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および上記変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１４２】
【図１】この発明の第１の実施形態に係る半導体装置を示す平面図。
【図２】図１中のＩＩ−ＩＩ 線に沿った断面図。
【図３】第１の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図４】第１の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図５】第１の実施形態に係る時間と温度との関係を示すタイミングチャート図。
【図６】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図７】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図８】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図９】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１０】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１１】第１の実施形態に係る温度と結晶核形成速度／結晶核成長速度との関係を示す図。
【図１２】変形例に係る半導体装置の駆動動作を説明するための平面図。
【図１３】変形例に係る半導体装置の駆動動作を説明するための断面図。
【図１４】変形例に係る半導体装置の一製造工程を説明するための図。
【図１５】第２の実施形態に係る半導体装置を示す平面図。
【図１６】図１６中のＸＶＩ−ＸＶＩ線に沿った断面図。
【図１７】第２の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図１８】第２の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図１９】第３の実施形態に係る半導体装置を示す平面図。
【図２０】図１９中のＸＸ−ＸＸ線に沿った断面図。
【図２１】第３の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２２】第３の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２３】第４の実施形態に係る半導体装置を示す平面図。
【図２４】図２３中のＸＸＩＶ−ＸＸＩＶ線に沿った断面図。
【図２５】第４の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２６】第４の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２７】第５の実施形態に係る半導体装置を示す平面図。
【図２８】図２７中のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図。
【図２９】第５の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図３０】第５の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図３１】第６の実施形態に係る半導体装置を示す平面図。
【図３２】第６の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【符号の説明】
【０１４３】
ｎＭＯＳ１，ｎＭＯＳ２… 第１絶縁ゲート型電界効果トランジスタ、ｐＭＯＳ１，ｐＭＯＳ２…第２絶縁ゲート型電界効果トランジスタ、１１−１…第１素子分離絶縁膜、１１−２…第２素子分離絶縁膜、ＳＴＩ…素子分離絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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