(57)【要約】【課題】  第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）の電位分布を均一にすること。【解決手段】半導体装置１のＬＤＭＯＳＦＥＴ１０において、ドレイン領域１５とボディ領域１１との間の部分に、ボディ領域１１と間隔を空けてフィールド絶縁膜１６を形成する。フィールド絶縁膜１６上に、第１フローティングプレート２２および第２フローティングプレート２５を、平面視で交互に配置し、関係式：Ｌ／ｄ＝一定（Ｌ：平面視で隣接する第１フローティングプレート２２および第２フローティングプレート２５のうち内側のプレートの外周、ｄ：Ｌを定義するプレートの外周とその外周に対向して隣接する第１フローティングプレート２２または第２フローティングプレート２５の内周との距離）を満たすように形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型の半導体材料からなる半導体層と、
前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、
前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、
前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、
前記半導体層の表面における前記第１不純物領域と前記第２不純物領域との間の部分に、前記第２不純物領域と間隔を空けて形成されたフィールド絶縁膜と、
前記第２不純物領域と前記フィールド絶縁膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記フィールド絶縁膜上において、一定幅を有する環状に形成された第１フローティングプレートと、
前記第１フローティングプレートの上方における同一層上において、一定幅を有する環状に形成された第２フローティングプレートとを含み、
前記第１フローティングプレートおよび前記第２フローティングプレートは、それらの幅方向中央における各周囲長がすべて異なるように合計３つ以上形成され、相対的に前記周囲長の小さいものが相対的に前記周囲長の大きいものの内側領域に収容されるように平面視で交互に配置されるとともに、関係式：Ｌ／ｄ＝一定（Ｌ：平面視で隣接する前記第１および第２フローティングプレートのうち内側のプレートの外周、ｄ：Ｌを定義するプレートの外周とそのプレートの外周に対向するように隣接する前記第１または第２フローティングプレートの内周との距離）を満たすように形成されている、半導体装置。
【請求項２】
相対的に前記周囲長の大きい前記第１フローティングプレートの幅が、相対的に前記周囲長の小さい前記第１フローティングプレートの幅よりも小さい、請求項１に記載の半導体装置。
【請求項３】
すべての前記第２フローティングプレートの幅が等しく、それら第２フローティングプレートが等間隔に配置されている、請求項２に記載の半導体装置。
【請求項４】
相対的に前記周囲長の大きい前記第２フローティングプレートの幅が、相対的に前記周囲長の小さい前記第２フローティングプレートの幅よりも小さい、請求項１に記載の半導体装置。
【請求項５】
すべての前記第１フローティングプレートの幅が等しく、それら第１フローティングプレートが等間隔に配置されている、請求項４に記載の半導体装置。
【請求項６】
すべての前記第１フローティングプレートの幅が等しく、すべての前記第２フローティングプレートの幅が等しく、かつ、前記第１フローティングプレートの幅と前記第２フローティングプレートの幅とが等しい、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、パワーＭＯＳＦＥＴに用いられる高耐圧素子として、ＬＤＭＯＳＦＥＴが知られている。
図１０は、従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、厚膜ＳＯＩ基板１０２を備えている。厚膜ＳＯＩ基板１０２は、シリコン基板１０３上に、酸化シリコンからなるＢＯＸ層１０４を介して、シリコンからなるＮ−型の活性層１０５を積層した構造を有している。
【０００３】
活性層１０５には、その表面からＢＯＸ層１０４に至る深さのディープトレンチ１０６が、層厚方向に貫通して形成されている。ディープトレンチ１０６の内側面は、シリコン酸化膜１０７で覆われている。
シリコン酸化膜１０７の内側は、ポリシリコン１０８で埋め尽くされている。これにより、活性層１０５上には、ディープトレンチ１０６に囲まれ、ＢＯＸ層１０４およびシリコン酸化膜１０７によりその周囲から絶縁分離（誘電体分離）された素子形成領域１０９が形成されている。
【０００４】
素子形成領域１０９には、ＬＤＭＯＳＦＥＴ１１０が形成されている。具体的には、素子形成領域１０９において、活性層１０５には、Ｐ型のボディ領域１１１が形成されている。ボディ領域１１１は、ディープトレンチ１０６の側面に沿って、活性層１０５の全厚にわたって形成されている。
また、素子形成領域１０９におけるボディ領域１１１以外の領域は、Ｎ−型のドリフト領域１１２である。
【０００５】
ボディ領域１１１の表層部には、ドリフト領域１１２と間隔を空けた位置に、Ｎ＋型のソース領域１１３と、Ｐ＋型のボディコンタクト領域１１４とが互いに隣接して形成されている。ドリフト領域１１２の表層部には、ボディ領域１１１と間隔を空けた位置に、Ｎ＋型のドレイン領域１１５が形成されている。
ドリフト領域１１２の表面には、ドレイン領域１１５とボディ領域１１１との間の部分に、ボディ領域１１１と間隔を空けてフィールド酸化膜１１６が形成されている。
【０００６】
ソース領域１１３とフィールド酸化膜１１６との間において、活性層１０５の表面上には、ゲート酸化膜１１７が形成されている。ゲート酸化膜１１７上には、ゲート電極プレート１１８が形成されている。ゲート電極プレート１１８は、ゲート酸化膜１１７を介してボディ領域１１１およびドリフト領域１１２に対向している。
フィールド酸化膜１１６上には、ゲート電極プレート１１８と一体をなすフィールドプレート１１９が、フィールド酸化膜１１６の周縁部に乗り上がって形成されている。
【０００７】
また、フィールド酸化膜１１６上には、４つの第１フローティングプレート１２０が形成されている。４つの第１フローティングプレート１２０は、互いに相似する一定幅の環状である。４つの第１フローティングプレート１２０は、ドレイン領域１１５に接続されるドレイン電極プレート１２２（後述）を取り囲む４重環状をなし、かつ、ドレイン電極プレート１２２とフィールドプレート１１９との間を等間隔に分割するように配置されている。各第１フローティングプレート１２０は、フィールド酸化膜１１６を介して、ドリフト領域１１２に対向している。
【０００８】
ボディ領域１１１上には、ソース領域１１３およびボディコンタクト領域１１４に跨るソース電極プレート１２１が形成されている。ソース電極プレート１２１は、ソース領域１１３およびボディコンタクト領域１１４に接続されている。
ドレイン領域１１５上には、ドレイン電極プレート１２２が形成されている。ドレイン電極プレート１２２は、ドレイン領域１１５に接続されている。
【０００９】
厚膜ＳＯＩ基板１０２上は、酸化シリコンからなる第１層間絶縁膜１２３で覆われている。
第１層間絶縁膜１２３上には、５つの第２フローティングプレート１２４が形成されている。各第２フローティングプレート１２４は、第１フローティングプレート１２０に相似する一定幅の環状である。５つの第２フローティングプレート１２４は、ドレイン電極プレート１２２とこれに隣接する第１フローティングプレート１２０との間の中央部、互いに隣接する第１フローティングプレート１２０の間の中央部、およびフィールドプレート１１９とこれに隣接する第１フローティングプレート１２０との間の中央部に対向する部分に、１つずつ振り分けられて配置されている。すなわち、ドレイン電極プレート１２２とフィールドプレート１１９との間において、５つの第２フローティングプレート１２４が等間隔に配置されるとともに、第２フローティングプレート１２４および第１フローティングプレート１２０が平面視で交互に配置されている。
【００１０】
第１層間絶縁膜１２３上は、酸化シリコンからなる第２層間絶縁膜１２５で覆われている。
第１層間絶縁膜１２３および第２層間絶縁膜１２５には、ソース電極プレート１２１に臨むソースコンタクトホール１２６が貫通して形成されている。また、第１層間絶縁膜１２３および第２層間絶縁膜１２５には、ドレイン電極プレート１２２に臨むドレインコンタクトホール１２７が貫通して形成されている。
【００１１】
第２層間絶縁膜１２５上には、ソース配線１２８およびドレイン配線１２９が形成されている。ソース配線１２８は、ソースコンタクトホール１２６に埋設されたソースコンタクトプラグ１３０を介して、ソース電極プレート１２１に接続されている。ドレイン配線１２９は、ドレインコンタクトホール１２７に埋設されたドレインコンタクトプラグ１３１を介して、ドレイン電極プレート１２２に接続されている。
【００１２】
ソース配線１２８を接地し、ドレイン配線１２９に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極プレート１１８の電位を制御することにより、ボディ領域１１１におけるゲート酸化膜１１７との界面近傍にチャネルを形成し、ドリフト領域１１２を介して、ソース領域１１３とドレイン領域１１５との間（ソース−ドレイン間）に電流を流すことができる。
【特許文献１】特開平１０−３４１０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ＬＤＭＯＳＦＥＴに代表される高耐圧素子では、ソース−ドレイン間に高電圧が印加されるため、耐圧を確保するための対策が必要である。
この対策として、半導体装置１０１では、互いに相似する４つの環状の第１フローティングプレート１２０がフィールド酸化膜１１６上に設けられている。また、互いに相似する５つの環状の第２フローティングプレート１２４が第１層間絶縁膜１２３上に設けられている。これにより、ドレイン電極プレート１２２およびフィールドプレート１１９、ならびにこれらの間に平面視で交互に配置される第２フローティングプレート１２４および第１フローティングプレート１２０が、互いに隣接するプレート同士の間で対向電極とされる１０個のキャパシタが、ＬＤＭＯＳＦＥＴ１１０の動作時（ドレイン配線１２９への電圧印加時）に形成される。
【００１４】
ドレイン電極プレート１２２およびフィールドプレート１１９の間において、第２フローティングプレート１２４および第１フローティングプレート１２０が等間隔に交互配置されることにより、すべてのキャパシタの等容量化が図られる。これにより、各キャパシタの対向電極間に一様な電界を形成し、この電界の影響により、ドリフト領域１１２の電位分布の均一化が図られる。電位分布の均一化により、ソース−ドレイン間における局所的な電界集中を解消することができるので、素子耐圧の向上が期待される。
【００１５】
しかし、４つの第１フローティングプレート１２０の大きさが互いに異なり、また、５つの第２フローティングプレート１２４の大きさも互いに異なっている。そのため、上記の構成では、すべてのキャパシタにおいて各フローティングプレートの周方向における単位長あたりの容量を同じにすることはできるものの、キャパシタの総容量を同じにすることができない。その結果、実際には各キャパシタの対向電極間の電界が一様とならず、ドリフト領域１１２内の電位分布を均一にすることができない。
【００１６】
本発明の目的は、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）の電位分布を均一にすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための請求項１記載の発明は、第１導電型の半導体材料からなる半導体層と、前記半導体層の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成され、前記半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域と、前記半導体層の表面における前記第１不純物領域と前記第２不純物領域との間の部分に、前記第２不純物領域と間隔を空けて形成されたフィールド絶縁膜と、前記第２不純物領域と前記フィールド絶縁膜との間において、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記フィールド絶縁膜上において、一定幅を有する環状に形成された第１フローティングプレートと、前記第１フローティングプレートの上方における同一層上において、一定幅を有する環状に形成された第２フローティングプレートとを含み、前記第１フローティングプレートおよび前記第２フローティングプレートは、それらの幅方向中央における各周囲長がすべて異なるように合計３つ以上形成され、相対的に前記周囲長の小さいものが相対的に前記周囲長の大きいものの内側領域に収容されるように平面視で交互に配置されるとともに、関係式：Ｌ／ｄ＝一定（Ｌ：平面視で隣接する前記第１および第２フローティングプレートのうち内側のプレートの外周、ｄ：Ｌを定義するプレートの外周とそのプレートの外周に対向するように隣接する前記第１または第２フローティングプレートの内周との距離）を満たすように形成されている、半導体装置である。
【００１８】
この構成によれば、半導体層の表層部には、第２導電型のボディ領域および半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域が、互いに間隔を空けて形成されている。ボディ領域の表層部には、半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域が形成されている。また、半導体層の表面における第１不純物領域と第２不純物領域との間の部分には、第２不純物領域と間隔を空けてフィールド絶縁膜が形成されている。第２不純物領域とフィールド絶縁膜との間において、半導体層の表面上にはゲート絶縁膜が形成されており、このゲート絶縁膜上には、ゲート電極が形成されている。
【００１９】
たとえば、第２不純物領域を接地し、第１不純物領域に正極性の電圧を印加しつつ、ゲート電極の電位を制御することにより、ボディ領域におけるゲート絶縁膜との界面近傍にチャネルを形成し、半導体層におけるボディ領域と第１不純物領域との間の部分を介して、第２不純物領域と第１不純物領域との間（第１不純物領域−第２不純物領域間）に電流を流すことができる。
【００２０】
また、請求項１に記載の半導体装置では、フィールド絶縁膜上に、一定幅を有する環状の第１フローティングプレートが形成されている。また、第１フローティングプレートの上方における同一層上には、一定幅を有する環状の第２フローティングプレートが形成されている。第１フローティングプレートおよび第２フローティングプレートは、これらの合計で３つ以上形成され、それらの幅方向中央における各周囲長がすべて異なっている。
【００２１】
そして、第１フローティングプレートおよび第２フローティングプレートは、相対的に周囲長の小さいものが相対的に周囲長の大きいものの内側領域に収容されるように平面視で交互に配置されている。これにより、フィールド絶縁膜上には、平面視で互いに隣接する第１フローティングプレートおよび第２フローティングプレートを対向電極とするキャパシタが少なくとも２つ形成される。
【００２２】
フィールド絶縁膜上に形成される各キャパシタの対向電極間に生じる電界が一様であれば、半導体層における対向電極間下方の部分の電位分布を均一にすることができる。
そこで、請求項１に記載の半導体装置では、第１フローティングプレートおよび第２フローティングプレートは、Ｌ／ｄ＝一定を満たすように形成されている。ただし、各定義値の内容は、以下の通りである。
【００２３】
Ｌ：平面視で隣接する第１および第２フローティングプレートのうち内側のプレートの外周
ｄ：Ｌを定義するプレートの外周とそのプレートの外周に対向するように隣接する第１または第２フローティングプレートの内周との距離
フィールド絶縁膜上に形成される各キャパシタの総容量Ｃは、各キャパシタにおける内側のプレートの外周Ｌの微小区間ΔＬあたりの容量ΔＣ＝ε・ΔＳ／ｄ（ΔＳ：内側のプレートのΔＬあたりの外周面の微小面積）の総和であり、Ｃ＝ε・Ｓ／ｄで表される。ΔＳが、内側プレートのΔＬあたりの外周面の面積でありΔＬに比例することから、ΔＳの総和であるＳは、ΔＬの総和であるＬに比例する。
【００２４】
そのため、第１フローティングプレートおよび第２フローティングプレートがＬ／ｄ＝一定を満たす条件に基づくと、Ｓ／ｄ＝一定が導かれる。したがって、周囲長がすべて異なる第１フローティングプレートと第２フローティングプレートとを対向電極とする複数のキャパシタにおいて、総容量をすべて同じにすることができる。
その結果、各キャパシタの対向電極間に生じる電界を一様にすることができるので、第１不純物領域−第２不純物領域間の電位分布を均一にすることができ、耐圧を向上させることができる。
【００２５】
また、請求項２記載の発明は、相対的に前記周囲長の大きい前記第１フローティングプレートの幅が、相対的に前記周囲長の小さい前記第１フローティングプレートの幅よりも小さい、請求項１に記載の半導体装置である。
この構成によれば、相対的に周囲長の大きい第１フローティングプレートの幅が、相対的に周囲長の小さい第１フローティングプレートの幅よりも小さい。
【００２６】
これにより、平面視でこれらの間に配置される第２フローティングプレートの外周と相対的に周囲長の大きい第１フローティングプレートの内周との距離（すなわち、上記関係式におけるｄの値）を、相対的に周囲長の小さい第１フローティングプレートの外周とこの第２フローティングプレートの内周との距離（すなわち、上記関係式におけるｄの値）よりも大きくすることができる。そのため、各キャパシタ間におけるＬの差を、ｄを適切な値に設定して調整することにより、上記関係式：Ｌ／ｄ＝一定を満足することができる。
【００２７】
この場合、請求項３に記載されているように、すべての前記第２フローティングプレートの幅が等しく、それら第２フローティングプレートが等間隔に配置されていてもよい。
また、請求項４記載の発明は、相対的に前記周囲長の大きい前記第２フローティングプレートの幅が、相対的に前記周囲長の小さい前記第２フローティングプレートの幅よりも小さい、請求項１に記載の半導体装置である。
【００２８】
この構成によれば、相対的に周囲長の大きい第２フローティングプレートの幅が、相対的に周囲長の小さい第２フローティングプレートの幅よりも小さい。
これにより、平面視でこれらの間に配置される第１フローティングプレートの外周と相対的に周囲長の大きい第２フローティングプレートの内周との距離（すなわち、上記関係式におけるｄの値）を、相対的に周囲長の小さい第２フローティングプレートの外周とこの第１フローティングプレートの内周との距離（すなわち、上記関係式におけるｄの値）よりも大きくすることができる。そのため、各キャパシタ間におけるＬの差を、ｄを適切な値に設定して調整することにより、上記関係式：Ｌ／ｄ＝一定を満足することができる。
【００２９】
この場合、請求項５に記載されているように、すべての前記第１フローティングプレートの幅が等しく、それら第１フローティングプレートが等間隔に配置されていてもよい。  さらに、請求項６に記載されているように、すべての前記第１フローティングプレートの幅が等しく、すべての前記第２フローティングプレートの幅が等しく、かつ、前記第１フローティングプレートの幅と前記第２フローティングプレートの幅とが等しくてもよい。
【発明を実施するための最良の形態】
【００３０】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な平面図である。図２は、図１の囲い枠IIで囲まれる領域の拡大図である。図３は、図１の半導体装置を切断線III−IIIで切断したときの断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、シリコン基板３上に、酸化シリコンからなるＢＯＸ層４を介して、シリコンからなるＮ−型の半導体層としての活性層５を積層した構造を有している。
【００３１】
ＢＯＸ層４の層厚は、たとえば、１〜６μｍである。活性層５の層厚は、たとえば、１０〜５０μｍである。活性層５のＮ型不純物濃度は、たとえば、１０１３〜１０１６ｃｍ−３である。
活性層５には、平面視矩形環状のディープトレンチ６が、層厚方向に貫通して形成されている。すなわち、活性層５には、その表面からＢＯＸ層４に至る深さを有する、平面視矩形環状のディープトレンチ６が形成されている。
【００３２】
ディープトレンチ６の内側面は、１対のシリコン酸化膜７で覆われている。シリコン酸化膜７の厚さは、たとえば、０．２〜１．５μｍである。
１対のシリコン酸化膜７の内側は、ポリシリコン８で埋め尽くされている。これにより、活性層５上には、ディープトレンチ６に囲まれ、ＢＯＸ層４およびシリコン酸化膜７によりその周囲から絶縁分離（誘電体分離）された素子形成領域９が形成されている。
【００３３】
素子形成領域９には、ＬＤＭＯＳＦＥＴ１０が形成されている。具体的には、素子形成領域９には、図１および図３の左右方向をゲート長方向とするユニットセルが同方向に沿って複数並べられてなるＬＤＭＯＳＦＥＴ１０が形成されている。なお、図１および図３では、複数のユニットセルのうち１つだけ表している。
ＬＤＭＯＳＦＥＴ１０は、活性層５において、Ｐ型のボディ領域１１と、Ｎ−型のドリフト領域１２とを備えている。
【００３４】
ボディ領域１１は、ユニットセルごとにディープトレンチ６の側面に沿う環状に形成され、その厚さが活性層５の表面からＢＯＸ層４に至っている。すなわち、ボディ領域１１は、活性層５の全厚にわたって形成されている。ボディ領域１１は、たとえば、１０１５〜１０１８ｃｍ−３の不純物濃度を有している。
ドリフト領域１２は、活性層５において活性層５の導電型が維持され、ボディ領域１１に囲まれた領域である。ドリフト領域１２は、たとえば、１０１３〜１０１６ｃｍ−３の不純物濃度を有している。
【００３５】
ボディ領域１１の表層部には、ドリフト領域１２と間隔を空けた位置に、第２不純物領域としてのＮ＋型のソース領域１３と、Ｐ＋型のボディコンタクト領域１４とが互いに隣接して（接して）形成されている。ソース領域１３およびボディコンタクト領域１４は、平面視でボディ領域１１の全周にわたって形成されている。ソース領域１３の不純物濃度は、ドリフト領域１２の不純物濃度よりも高く、たとえば、１０１９〜１０２２ｃｍ−３である。
【００３６】
ドリフト領域１２の表層部には、ボディ領域１１と間隔を空けた位置に、第１不純物領域としてのドレイン領域１５が形成されている。ドレイン領域１５は、ゲート長に沿う横方向（以下、この方向を単に「横方向」ということがある。）に対向するボディ領域１１間の略中央部において、横方向に直交するゲート幅に沿う縦方向（以下、この方向を単に「縦方向」ということがある。）に直線状に延びている。また、ドレイン領域１５は、その厚さが活性層５の表面から活性層５の層厚方向中央部に至っている。ドレイン領域１５の不純物濃度は、ドリフト領域１２の不純物濃度よりも高く、たとえば、１０１９〜１０２２ｃｍ−３である。
【００３７】
ドリフト領域１２の表面には、ドレイン領域１５とソース領域１３との間の部分に、ボディ領域１１と間隔を空けて、すなわち、平面視でソース領域１３と間隔を空けてフィールド絶縁膜１６が形成されている。フィールド絶縁膜１６は、ドレイン領域１５を取り囲む環状に形成されている。また、フィールド絶縁膜１６は、酸化シリコンからなり、たとえば、ＬＯＣＯＳ法により形成される。フィールド絶縁膜１６の厚さは、たとえば、０．５〜２μｍである。
【００３８】
活性層５の表面には、ソース領域１３とフィールド絶縁膜１６との間において、ボディ領域１１およびドリフト領域１２に跨り、フィールド絶縁膜１６の外周縁に沿う環状のゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、たとえば、酸化シリコンからなる。
また、活性層５上には、ゲート絶縁膜１７およびフィールド絶縁膜１６に跨るゲート電極プレート１８が形成されている。ゲート電極プレート１８は、ゲート絶縁膜１７の表面（上面）全域を覆う環状に形成されている。ゲート電極プレート１８の周方向に直交する幅は、周方向いずれの位置においても同じ幅（一定幅）である。また、ゲート電極プレート１８は、電極部１９と、フィールドプレート部２０とを一体的に有している。
【００３９】
電極部１９は、ゲート絶縁膜１７上に形成され、ゲート絶縁膜１７を介してボディ領域１１およびドリフト領域１２に対向している。一方、フィールドプレート部２０は、フィールド絶縁膜１６の外周縁に乗り上がっている。
また、活性層５においてドレイン領域１５上には、ドレイン電極プレート２１が形成されている。ドレイン電極プレート２１は、フィールド絶縁膜１６から露出する直線状のドレイン領域１５の表面全域に接触（コンタクト）する直線状に形成され、その周縁がフィールド絶縁膜１６の内周縁に乗り上がっている。
【００４０】
また、活性層５においてボディ領域１１上には、ソース電極プレート２３が形成されている。ソース電極プレート２３は、フィールド絶縁膜１６から露出する環状のソース領域１３およびボディコンタクト領域１４に接触（コンタクト）する、ゲート電極プレート１８に相似する環状に形成されている。
フィールド絶縁膜１６上には、４つの第１フローティングプレート２２が、ゲート電極プレート１８と別体に形成されている。４つの第１フローティングプレート２２は、すべてフィールド絶縁膜１６（同一層）上に形成されている。
【００４１】
各第１フローティングプレート２２は、ゲート電極プレート１８と相似形の環状に形成されている。したがって、各第１フローティングプレート２２の周方向に直交する幅は、周方向いずれの位置においても同じ幅（一定幅）である。
また、４つの第１フローティングプレート２２の幅方向中央における周方向の長さ（第１周囲長）は、すべての第１周囲長が異なる長さであり、いずれもゲート電極プレート１８の幅方向中央における周方向の長さ（ゲート周囲長）よりも小さい。
【００４２】
なお、本実施形態の説明において、第１周囲長の異なる第１フローティングプレート２２を特に区別する場合に、第１周囲長の最も大きいプレートから順に、第１フローティングプレート２２ａ〜２２ｄと区別することがある。
第１フローティングプレート２２の相似比は、基準とされる第１フローティングプレート２２と、このプレートよりも第１周囲長基準で一段大きいプレートとの相似比が、基準とされる第１フローティングプレート２２と、このプレートよりも第１周囲長基準で一段小さいプレートとの相似比と同じになるように設定される。
【００４３】
たとえば、第１フローティングプレート２２ｂを基準とする場合、第１フローティングプレート２２ｂの第１周囲長と、このプレート２２ｂよりも一段大きい第１フローティングプレート２２ａの第１周囲長との相似比が、第１フローティングプレート２２ｂの第１周囲長と、このプレート２２ｂよりも一段小さい第１フローティングプレート２２ｃの第１周囲長との相似比と同じになるように設定される。
【００４４】
また、第１フローティングプレート２２ａ〜２２ｄの各幅Ａ１〜Ａ４は、すべて等しい。すなわち、関係式：Ａ１＝Ａ２＝Ａ３＝Ａ４が満たされる。
そして、４つの第１フローティングプレート２２は、平面視におけるゲート電極プレート１８の内側領域において、すべてのプレート２２ａ〜２２ｄがドレイン電極プレート２１を取り囲むように配置されている。
【００４５】
また、４つの第１フローティングプレート２２は、相対的に第１周囲長の小さい第１フローティングプレート２２が、相対的に第１周囲長の大きい第１フローティングプレート２２の内側領域に収容されるように配置されている。具体的には、第１周囲長の最も大きい第１フローティングプレート２２ａが、ゲート電極プレート１８に最も近い側に配置されている。また、第１フローティングプレート２２ａよりも一段小さい第１フローティングプレート２２ｂが、第１フローティングプレート２２ａの内側領域に収容されるように配置されている。そして、第１フローティングプレート２２ｃおよび２２ｄについても、これらよりも一段大きいプレートの内側領域に収容されるように配置されている。これにより、各第１フローティングプレート２２は、フィールド絶縁膜１６を介してドリフト領域１２に対向することとなる。
【００４６】
また、４つの第１フローティングプレート２２は、ゲート電極プレート１８とドレイン電極プレート２１との間を等間隔に分割するように配置されている。すなわち、相対的に周囲長の大きいプレートの内周と、相対的に周囲長の小さいプレートの外周との間隔が等しい。
具体的には、ゲート電極プレート１８の内周と第１フローティングプレート２２ａの外周との間隔Ｂ１、第１フローティングプレート２２ａの内周と第１フローティングプレート２２ｂの外周との間隔Ｂ２、第１フローティングプレート２２ｂの内周と第１フローティングプレート２２ｃの外周との間隔Ｂ３、第１フローティングプレート２２ｃの内周と第１フローティングプレート２２ｄの外周との間隔Ｂ４、および第１フローティングプレート２２ｄの内周とドレイン電極プレート２１の外周との間隔Ｂ５が、すべて等しい。すなわち、関係式：Ｂ１＝Ｂ２＝Ｂ３＝Ｂ４＝Ｂ５が満たされる。
【００４７】
厚膜ＳＯＩ基板２上は、酸化シリコンからなる第１層間絶縁膜２４で覆われている。
第１層間絶縁膜２４上には、５つの第２フローティングプレート２５が形成されている。５つの第２フローティングプレート２５は、すべて第１層間絶縁膜２４上に形成されている。すなわち、５つの第２フローティングプレート２５は、すべて第１フローティングプレート２２の上方における同一層上に形成されている。
【００４８】
各第２フローティングプレート２５は、ゲート電極プレート１８と相似形の環状に形成されている。したがって、すべての第２フローティングプレート２５は、すべての第１フローティングプレート２２と相似形である。また、各第２フローティングプレート２５の周方向に直交する幅は、周方向いずれの位置においても同じ幅（一定幅）である。
また、５つの第２フローティングプレート２５の幅方向中央における周方向の長さ（第２周囲長）は、すべての第２周囲長が異なる長さであり、かつ、すべての第１フローティングプレート２２の第１周囲長とも異なる長さである。また、５つの第２フローティングプレート２５の第２周囲長は、いずれもゲート電極プレート１８のゲート周囲長よりも小さい。
【００４９】
なお、本実施形態の説明において、第２周囲長の異なる第２フローティングプレート２５を特に区別する場合に、第２周囲長の最も大きいプレートから順に、第２フローティングプレート２５ａ〜２５ｅと区別することがある。
また、第２フローティングプレート２５は、相対的に第２周囲長の大きい第２フローティングプレート２５の幅が、相対的に第２周囲長の小さい第２フローティングプレート２５の幅よりも小さい。
【００５０】
たとえば、第２フローティングプレート２５ｂを基準とする場合、第２フローティングプレート２５ｂの幅は、このプレート２５ｂよりも第２周囲長が一段小さい第２フローティングプレート２５ｃの幅よりも小さい。すなわち、第２フローティングプレート２５ａ〜２５ｅの各幅Ｅ１〜Ｅ５が、関係式：Ｅ１＜Ｅ２＜Ｅ３＜Ｅ４＜Ｅ５を満たす。
そして、５つの第２フローティングプレート２５は、平面視で隣接する各プレート１８，２１，２２間に、１つずつ振り分けて配置されている。これにより、ゲート電極プレート１８とドレイン電極プレート２１との間には、平面視で第１フローティングプレート２２および第２フローティングプレート２５が交互に配置される。
【００５１】
具体的には、第２周囲長の最も大きい第２フローティングプレート２５ａが、ゲート電極プレート１８に近い側、すなわち、ゲート電極プレート１８と第１フローティングプレート２２ａとの間に配置される。また、第２フローティングプレート２５ａよりも一段小さい第２フローティングプレート２５ｂが、第１フローティングプレート２２ａと第１フローティングプレート２２ｂとの間に配置される。そして、第２フローティングプレート２５ｃ〜２５ｅについても、同様に平面視で隣接する各プレート２１，２２間に配置される。
【００５２】
また、５つの第２フローティングプレート２５は、すべての幅方向中央が下方のプレート１８，２１，２２間の幅方向中央に一致するように配置されている。
第１層間絶縁膜２４上は、酸化シリコンからなる第２層間絶縁膜２６で覆われている。
第１層間絶縁膜２４および第２層間絶縁膜２６には、ソース電極プレート２３に臨むソースコンタクトホール２７が貫通して形成されている。また、第１層間絶縁膜２４および第２層間絶縁膜２６には、ドレイン電極プレート２１に臨むドレインコンタクトホール２８が貫通して形成されている。
【００５３】
第２層間絶縁膜２６上には、ソース配線２９およびドレイン配線３０が形成されている。ソース配線２９は、平面視におけるゲート電極プレート１８の外側領域において、ソース電極プレート２３の形状に沿う環状に形成されている。また、ソース配線２９は、ソースコンタクトホール２７に埋設されたソースコンタクトプラグ３１を介して、ソース電極プレート２３に接続されている。
【００５４】
ドレイン配線３０は、平面視における第２フローティングプレート２５ｅの内側領域において、ドレイン電極プレート２１の形状に沿う直線状に形成されている。また、ドレイン配線３０は、ドレインコンタクトホール２８に埋設されたドレインコンタクトプラグ３２を介して、ドレイン電極プレート２１に接続されている。
ソース配線２９を接地し、ドレイン配線３０に正極性の電圧（ドレイン電圧）を印加しつつ、ゲート電極プレート１８の電位を制御することにより、ボディ領域１１におけるゲート絶縁膜１７との界面近傍にチャネルを形成し、ドリフト領域１２を介して、ソース領域１３とドレイン領域１５との間（ソース−ドレイン間）に電流を流すことができる。
【００５５】
以上のように、半導体装置１では、フィールド絶縁膜１６上に、一定幅を有する４つの環状の第１フローティングプレート２２が形成されている。また、第１フローティングプレート２２の上方における第１層間絶縁膜２４上には、一定幅を有する５つの環状の第２フローティングプレート２５が形成されている。すべての第１フローティングプレート２２の第１周囲長およびすべての第２フローティングプレート２５の第２周囲長は、互いに異なっている。
【００５６】
そして、第１フローティングプレート２２および第２フローティングプレート２５は、平面視におけるゲート電極プレート１８とドレイン電極プレート２１との間において、相対的に周囲長（第１周囲長および第２周囲長）の小さいプレートが相対的に周囲長（第１周囲長および第２周囲長）の大きいプレートの内側領域に収容されるように、平面視で交互に配置されている。
【００５７】
これにより、フィールド絶縁膜１６上には、平面視で互いに隣接する各プレート１８，２１，２２を対向電極とするキャパシタが形成される。具体的には、第１フローティングプレート２２および第２フローティングプレート２５を対向電極とするキャパシタが８つ、ゲート電極プレート１８および第２フローティングプレート２５ａを対向電極とするキャパシタが１つ、およびドレイン電極プレート２１および第２フローティングプレート２５ｅを対向電極とするキャパシタが１つ、合計１０個のキャパシタが形成される。
【００５８】
フィールド絶縁膜１６上に形成される各キャパシタの対向電極間に生じる電界が一様であれば、ドリフト領域１２における対向電極間下方の部分の電位分布を均一にすることができる。
そこで、半導体装置１では、第１フローティングプレート２２および第２フローティングプレート２５は、Ｌ／ｄ＝一定を満たすように形成されている。ただし、各定義値の内容は、以下の通りである。
【００５９】
Ｌ：平面視で隣接する第１フローティングプレート２２および第２フローティングプレート２５のうち内側のプレートの外周
ｄ：Ｌを定義するプレートの外周とそのプレートの外周に対向するように隣接する第１フローティングプレート２２または第２フローティングプレート２５の内周との距離
具体的には、第１フローティングプレート２２は、各プレート２２ａ〜２２ｄの幅Ａ１〜Ａ４がすべて等しく、ゲート電極プレート１８とドレイン電極プレート２１との間を等間隔に分割するように配置されている。
【００６０】
一方、第２フローティングプレート２５は、相対的に第２周囲長の大きい第２フローティングプレート２５の幅が、相対的に第２周囲長の小さい第２フローティングプレート２５の幅よりも小さい。また、第２フローティングプレート２５は、相対的に第２周囲長の大きい第２フローティングプレート２５から順にゲート電極プレート１８の近くに配置されている。さらに、第２フローティングプレート２５は、すべての幅方向中央が下方のプレート１８，２１，２２間の幅方向中央に一致するように配置されている。
【００６１】
これにより、平面視における各キャパシタの対向電極の距離を、対向電極を形成するプレートの周囲長が大きくなるにしたがって大きくすることができる。
具体的には、第２フローティングプレート２５ａと、ゲート電極プレート１８および第１フローティングプレート２２ａとの距離をＦ１とする。また、第２フローティングプレート２５ｂと、第１フローティングプレート２２ａおよび第１フローティングプレート２２ｂとの距離をＦ２とする。また、第２フローティングプレート２５ｃと、第１フローティングプレート２２ｂおよび第１フローティングプレート２２ｃとの距離をＦ３とする。また、第２フローティングプレート２５ｄと、第１フローティングプレート２２ｃおよび第１フローティングプレート２２ｄとの距離をＦ４とする。また、第２フローティングプレート２５ｅと、第１フローティングプレート２２ｄおよびドレイン電極プレート２１との距離をＦ５とする。そして、半導体装置１では、これらの場合に、関係式：Ｆ１＞Ｆ２＞Ｆ３＞Ｆ４＞Ｆ５を満たすことができる。
【００６２】
そのため、各キャパシタ間におけるＬ（各プレートの外周）の差を、Ｆ１〜Ｆ５を適切な値に設定して調整することにより、上記関係式：Ｌ／ｄ＝一定を満足することができる。
そして、フィールド絶縁膜１６上に形成される各キャパシタの総容量Ｃは、各キャパシタにおける内側のフローティングプレートの外周Ｌの微小区間ΔＬあたりの容量ΔＣ＝ε・ΔＳ／ｄ（ΔＳ：内側のフローティングプレートのΔＬあたりの外周面の微小面積）の総和であり、Ｃ＝ε・Ｓ／ｄで表される。ΔＳが、内側のフローティングプレートのΔＬあたりの外周面の面積でありΔＬに比例することから、ΔＳの総和であるＳは、ΔＬの総和であるＬに比例する。
【００６３】
そのため、第１フローティングプレート２２および第２フローティングプレート２５がＬ／ｄ＝一定を満たす条件に基づくと、Ｓ／ｄ＝一定が導かれる。したがって、周囲長（第１周囲長および第２周囲長）がすべて異なる第１フローティングプレート２２と第２フローティングプレート２５とを対向電極とする複数のキャパシタにおいて、総容量をすべて同じにすることができる。
【００６４】
その結果、各キャパシタの対向電極間に生じる電界を一様にすることができるので、ソース−ドレイン間の電位分布を均一にすることができる。よって、耐圧を向上させることができる。
図４は、本発明の第２の実施形態に係る半導体装置の模式的な平面図である。図５は、図４の囲い枠Ｖで囲まれる領域の拡大図である。図６は、図４の半導体装置を切断線ＶI−ＶIで切断したときの断面図である。図４〜図６において、図１〜図３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
半導体装置４１では、フィールド絶縁膜１６上に、４つの第１フローティングプレート４２が、ゲート電極プレート１８と別体に形成されている。４つの第１フローティングプレート４２は、すべてフィールド絶縁膜１６（同一層）上に形成されている。
【００６５】
各第１フローティングプレート４２は、ゲート電極プレート１８と相似形の環状に形成されている。したがって、各第１フローティングプレート４２の周方向に直交する幅は、周方向いずれの位置においても同じ幅（一定幅）である。
また、４つの第１フローティングプレート４２の幅方向中央における周方向の長さ（第１周囲長）は、すべての第１周囲長が異なる長さであり、いずれもゲート電極プレート１８の幅方向中央における周方向の長さ（ゲート周囲長）よりも小さい。
【００６６】
なお、本実施形態の説明において、第１周囲長の異なる第１フローティングプレート４２を特に区別する場合に、第１周囲長の最も大きいプレートから順に、第１フローティングプレート４２ａ〜４２ｄと区別することがある。
また、第１フローティングプレート４２ａ〜４２ｄの各幅Ｇ１〜Ｇ４は、すべて等しい。すなわち、関係式：Ｇ１＝Ｇ２＝Ｇ３＝Ｇ４が満たされる。
【００６７】
そして、４つの第１フローティングプレート４２は、平面視におけるゲート電極プレート１８の内側領域において、すべてのプレート４２ａ〜４２ｄがドレイン電極プレート２１を取り囲むように配置されている。
また、第１フローティングプレート４２は、相対的に第１周囲長の小さい第１フローティングプレート４２が、相対的に第１周囲長の大きい第１フローティングプレート４２の内側領域に収容されるように配置されている。具体的には、第１周囲長の最も大きい第１フローティングプレート４２ａが、ゲート電極プレート１８に最も近い側に配置されている。また、第１フローティングプレート４２ａよりも一段小さい第１フローティングプレート４２ｂが、第１フローティングプレート４２ａの内側領域に収容されるように配置されている。そして、第１フローティングプレート４２ｃおよび２２ｄについても、これらよりも一段大きいプレートの内側領域に収容されるように配置されている。これにより、各第１フローティングプレート４２は、フィールド絶縁膜１６を介してドリフト領域１２に対向することとなる。
【００６８】
また、４つの第１フローティングプレート４２は、ゲート電極プレート１８とドレイン電極プレート２１との間を、フィールド絶縁膜１６の表面に沿ってゲート電極プレート１８へ向かう方向にしたがって間隔が大きくなるように配置されている。
たとえば、基準とされる第１フローティングプレート４２の外周と、このプレートよりも一段大きい第１フローティングプレート４２の内周との間隔が、基準とされる第１フローティングプレート４２の内周と、このプレートよりも一段小さい第１フローティングプレート４２の外周との間隔よりも大きくなるように配置されている。
【００６９】
具体的には、第１フローティングプレート４２ｂを基準とする場合、このプレート４２ｂの外周と第１フローティングプレート４２ａの内周との間隔Ｈ２が、第１フローティングプレート４２ｂの内周と第１フローティングプレート４２ｃの外周との間隔Ｈ３よりも大きくなるように配置されている。
また、半導体装置４１では、第１層間絶縁膜２４上に、５つの第２フローティングプレート４５が形成されている。５つの第２フローティングプレート４５は、すべて第１層間絶縁膜２４上に形成されている。すなわち、５つの第２フローティングプレート４５は、すべて第１フローティングプレート２２の上方における同一層上に形成されている。
【００７０】
各第２フローティングプレート４５は、ゲート電極プレート１８と相似形の環状に形成されている。したがって、すべての第２フローティングプレート４５は、第１フローティングプレート４２と相似形である。また、各第２フローティングプレート４５の周方向に直交する幅は、周方向いずれの位置においても同じ幅（一定幅）である。
また、５つの第２フローティングプレート４５の幅方向中央における周方向の長さ（第２周囲長）は、すべての第２周囲長が異なる長さであり、かつ、すべての第１フローティングプレート４２の第１周囲長とも異なる長さである。また、５つの第２フローティングプレート４５の第２周囲長は、いずれもゲート電極プレート１８のゲート周囲長よりも小さい。
【００７１】
なお、本実施形態の説明において、第２周囲長の異なる第２フローティングプレート４５を特に区別する場合に、第２周囲長の最も大きいプレートから順に、第２フローティングプレート４５ａ〜４５ｅと区別することがある。
また、第２フローティングプレート４５ａ〜４５ｅの各幅Ｉ１〜Ｉ５は、すべて等しく、かつ、第１フローティングプレート４２ａ〜４２ｄの各幅Ｇ１〜Ｇ４とも等しい。すなわち、すべての第１フローティングプレート４２の幅が等しく、すべての第２フローティングプレート４５の幅が等しく、かつ、第１フローティングプレート４２の幅と第２フローティングプレート４５の幅とが等しい。つまり、関係式：Ｇ１＝Ｇ２＝Ｇ３＝Ｇ４＝Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝Ｉ５が満たされる。
【００７２】
そして、５つの第２フローティングプレート４５は、平面視で隣接する各プレート１８，２１，２２間に、１つずつ振り分けて配置されている。これにより、ゲート電極プレート１８とドレイン電極プレート２１との間には、平面視で第１フローティングプレート４２および第２フローティングプレート４５が交互に配置される。
具体的には、第２周囲長の最も大きい第２フローティングプレート４５ａが、ゲート電極プレート１８に近い側、すなわち、ゲート電極プレート１８と第１フローティングプレート４２ａとの間に配置される。また、第２フローティングプレート４５ａよりも一段小さい第２フローティングプレート４５ｂが、第１フローティングプレート４２ａと第１フローティングプレート４２ｂとの間に配置される。そして、第２フローティングプレート４５ｃ〜４５ｅについても、同様に平面視で隣接する各プレート２１，４２間に配置される。
【００７３】
また、５つの第２フローティングプレート４５は、すべての幅方向中央が下方のプレート１８，２１，４２間の幅方向中央に一致するように配置されている。
以上のように、半導体装置４１では、すべての第１フローティングプレート４２の幅が等しく、すべての第２フローティングプレート４５の幅が等しく、かつ、第１フローティングプレート４２の幅と第２フローティングプレート４５の幅とが等しい。
【００７４】
また、第１フローティングプレート４２は、ゲート電極プレート１８とドレイン電極プレート２１との間を、フィールド絶縁膜１６の表面に沿ってゲート電極プレート１８へ向かう方向にしたがって間隔が大きくなるように配置されている。
一方、５つの第２フローティングプレート４５は、すべての幅方向中央が下方のプレート１８，２１，４２間の幅方向中央に一致するように配置されている。
【００７５】
これにより、平面視における各キャパシタの対向電極の距離を、対向電極を形成するプレートの周囲長が大きくなるにしたがって大きくすることができる。
具体的には、第２フローティングプレート４５ａと、ゲート電極プレート１８および第１フローティングプレート４２ａとの距離をＪ１とする。また、第２フローティングプレート４５ｂと、第１フローティングプレート４２ａおよび第１フローティングプレート４２ｂとの距離をＪ２とする。また、第２フローティングプレート４５ｃと、第１フローティングプレート４２ｂおよび第１フローティングプレート４２ｃとの距離をＪ３とする。また、第２フローティングプレート４５ｄと、第１フローティングプレート４２ｃおよび第１フローティングプレート４２ｄとの距離をＪ４とする。また、第２フローティングプレート４５ｅと、第１フローティングプレート４２ｄおよびドレイン電極プレート２１との距離をＪ５とする。そして、半導体装置４１では、これらの場合に、関係式：Ｊ１＞Ｊ２＞Ｊ３＞Ｊ４＞Ｊ５を満たすことができる。
【００７６】
そのため、各キャパシタ間におけるＬ（各プレートの外周）の差を、Ｊ１〜Ｊ５を適切な値に設定して調整することにより、上記関係式：Ｌ／ｄ＝一定を満足することができる。
したがって、周囲長（第１周囲長および第２周囲長）がすべて異なる第１フローティングプレート４２と第２フローティングプレート４５とを対向電極とする複数のキャパシタにおいて、総容量をすべて同じにすることができる。
【００７７】
その結果、各キャパシタの対向電極間に生じる電界を一様にすることができるので、ソース−ドレイン間の電位分布を均一にすることができる。よって、耐圧を向上させることができる。
図７は、本発明の第３の実施形態に係る半導体装置の模式的な平面図である。図８は、図７の囲い枠ＶIII−ＶIIIで囲まれる領域の拡大図である。図９は、図７の半導体装置を切断線IＸ−IＸで切断したときの断面図である。図７〜図９において、図１〜図３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００７８】
半導体装置７１では、フィールド絶縁膜１６上に、４つの第１フローティングプレート７２が、ゲート電極プレート１８と別体に形成されている。４つの第１フローティングプレート７２は、すべてフィールド絶縁膜１６（同一層）上に形成されている。
各第１フローティングプレート７２は、ゲート電極プレート１８と相似形の環状に形成されている。したがって、各第１フローティングプレート７２の周方向に直交する幅は、周方向いずれの位置においても同じ幅（一定幅）である。
【００７９】
また、４つの第１フローティングプレート７２の幅方向中央における周方向の長さ（第１周囲長）は、すべての第１周囲長が異なる長さであり、いずれもゲート電極プレート１８の幅方向中央における周方向の長さ（ゲート周囲長）よりも小さい。
なお、本実施形態の説明において、第１周囲長の異なる第１フローティングプレート７２を特に区別する場合に、第１周囲長の最も大きいプレートから順に、第１フローティングプレート７２ａ〜７２ｄと区別することがある。
【００８０】
また、第１フローティングプレート７２は、相対的に第１周囲長の大きい第１フローティングプレート７２の幅が、相対的に第１周囲長の小さい第１フローティングプレート７２の幅よりも小さい。
たとえば、第１フローティングプレート７２ｂを基準とする場合、第１フローティングプレート７２ｂの幅は、このプレート７２ｂよりも第１周囲長が一段小さい第１フローティングプレート７２ｃの幅よりも小さい。すなわち、第１フローティングプレート７２ａ〜７２ｄの各幅Ｋ１〜Ｋ４が、関係式：Ｋ１＜Ｋ２＜Ｋ３＜Ｋ４を満たす。
【００８１】
そして、４つの第１フローティングプレート７２は、平面視におけるゲート電極プレート１８の内側領域において、すべてのプレート７２ａ〜７２ｄがドレイン電極プレート２１を取り囲むように配置されている。
また、４つの第１フローティングプレート７２は、相対的に第１周囲長の小さい第１フローティングプレート７２が、相対的に第１周囲長の大きい第１フローティングプレート７２の内側領域に収容されるように配置されている。具体的には、第１周囲長の最も大きい第１フローティングプレート７２ａが、ゲート電極プレート１８に最も近い側に配置されている。また、第１フローティングプレート７２ａよりも一段小さい第１フローティングプレート７２ｂが、第１フローティングプレート７２ａの内側領域に収容されるように配置されている。そして、第１フローティングプレート７２ｃおよび２２ｄについても、これらよりも一段大きいプレートの内側領域に収容されるように配置されている。これにより、各第１フローティングプレート７２は、フィールド絶縁膜１６を介してドリフト領域１２に対向することとなる。
【００８２】
また、４つの第１フローティングプレート７２は、ゲート電極プレート１８とドレイン電極プレート２１との間を、フィールド絶縁膜１６の表面に沿ってゲート電極プレート１８へ向かう方向にしたがって間隔が大きくなるように配置されている。
たとえば、基準とされる第１フローティングプレート７２の外周と、このプレートよりも一段大きい第１フローティングプレート７２の内周との間隔が、基準とされる第１フローティングプレート７２の内周と、このプレートよりも一段小さい第１フローティングプレート７２の外周との間隔よりも大きくなるように配置されている。
【００８３】
具体的には、第１フローティングプレート７２ｂを基準とする場合、このプレート７２ｂの外周と第１フローティングプレート７２ａの内周との間隔Ｍ２が、第１フローティングプレート７２ｂの内周と第１フローティングプレート７２ｃの外周との間隔Ｍ３よりも大きくなるように配置されている。
また、半導体装置７１では、第１層間絶縁膜２４上に、５つの第２フローティングプレート７５が形成されている。５つの第２フローティングプレート７５は、すべて第１層間絶縁膜２４上に形成されている。すなわち、５つの第２フローティングプレート７５は、すべて第１フローティングプレート２２の上方における同一層上に形成されている。
【００８４】
各第２フローティングプレート７５は、ゲート電極プレート１８と相似形の環状に形成されている。したがって、各第２フローティングプレート７５は、第１フローティングプレート７２と相似形である。また、各第２フローティングプレート７５の周方向に直交する幅は、周方向いずれの位置においても同じ幅（一定幅）である。
また、５つの第２フローティングプレート７５の幅方向中央における周方向の長さ（第２周囲長）は、すべての第２周囲長が異なる長さであり、かつ、すべての第１フローティングプレート７２の第１周囲長とも異なる長さである。また、５つの第２フローティングプレート７５の第２周囲長は、いずれもゲート電極プレート１８のゲート周囲長よりも小さい。
【００８５】
なお、本実施形態の説明において、第２周囲長の異なる第２フローティングプレート７５を特に区別する場合に、第２周囲長の最も大きいプレートから順に、第２フローティングプレート７５ａ〜７５ｅと区別することがある。
また、第２フローティングプレート７５ａ〜７５ｅの各幅Ｎ１〜Ｎ５は、すべて等しい。すなわち、関係式：Ｎ１＝Ｎ２＝Ｎ３＝Ｎ４が満たされる。
【００８６】
そして、５つの第２フローティングプレート７５は、平面視で隣接する各プレート１８，２１，７２間に、１つずつ振り分けて配置されている。これにより、ゲート電極プレート１８とドレイン電極プレート２１との間には、平面視で第１フローティングプレート７２および第２フローティングプレート７５が交互に配置される。
具体的には、第２周囲長の最も大きい第２フローティングプレート７５ａが、ゲート電極プレート１８に近い側、すなわち、ゲート電極プレート１８と第１フローティングプレート７２ａとの間に配置される。また、第２フローティングプレート７５ａよりも一段小さい第２フローティングプレート７５ｂが、第１フローティングプレート７２ａと第１フローティングプレート７２ｂとの間に配置される。そして、第２フローティングプレート７５ｃ〜７５ｅについても、同様に平面視で隣接する各プレート２１，７２間に配置される。また、５つの第２フローティングプレート７５は、平面視で隣接するプレート７５同士の間隔が等間隔となるように配置されている。
【００８７】
以上のように、半導体装置７１では、第１フローティングプレート７２は、相対的に第１周囲長の大きい第１フローティングプレート７２の幅が、相対的に第１周囲長の小さい第１フローティングプレート７２の幅よりも小さい。また、第１フローティングプレート７２は、ゲート電極プレート１８とドレイン電極プレート２１との間を、フィールド絶縁膜１６の表面に沿ってゲート電極プレート１８へ向かう方向にしたがって間隔が大きくなるように配置されている。
【００８８】
一方、第２フローティングプレート７５は、各プレート７５ａ〜７５ｅの幅Ｎ１〜Ｎ５がすべて等しく、平面視で第１フローティングプレート７２とともに交互に配置され、平面視で隣接するプレート７５同士の間隔が等間隔となるように配置されている。  これにより、平面視における各キャパシタの対向電極の距離を、対向電極を形成するプレートの周囲長が大きくなるにしたがって大きくすることができる。
【００８９】
具体的には、第２フローティングプレート７５ａと、ゲート電極プレート１８および第１フローティングプレート７２ａとの距離をＯ１とする。また、第２フローティングプレート７５ｂと、第１フローティングプレート７２ａおよび第１フローティングプレート７２ｂとの距離をＯ２とする。また、第２フローティングプレート７５ｃと、第１フローティングプレート７２ｂおよび第１フローティングプレート７２ｃとの距離をＯ３とする。また、第２フローティングプレート７５ｄと、第１フローティングプレート７２ｃおよび第１フローティングプレート７２ｄとの距離をＯ４とする。また、第２フローティングプレート７５ｅと、第１フローティングプレート７２ｄおよびドレイン電極プレート２１との距離をＯ５とする。そして、半導体装置７１では、これらの場合に、関係式：Ｏ１＞Ｏ２＞Ｏ３＞Ｏ４＞Ｏ５を満たすことができる。
【００９０】
そのため、各キャパシタ間におけるＬ（各プレートの外周）の差を、Ｏ１〜Ｏ５を適切な値に設定して調整することにより、上記関係式：Ｌ／ｄ＝一定を満足することができる。
したがって、周囲長（第１周囲長および第２周囲長）がすべて異なる第１フローティングプレート７２と第２フローティングプレート７５とを対向電極とする複数のキャパシタにおいて、総容量をすべて同じにすることができる。
【００９１】
その結果、各キャパシタの対向電極間に生じる電界を一様にすることができるので、ソース−ドレイン間の電位分布を均一にすることができる。よって、耐圧を向上させることができる。
以上、本発明の複数の実施形態について説明したが、本発明は、他の形態で実施することもできる。
【００９２】
たとえば、第１フローティングプレート２２，４２，７２および第２フローティングプレート２５，４５，７５の数は、１つや２つであってもよいし、４つ以上あってもよい。  また、半導体装置１、半導体装置４１および半導体装置７１において、各半導体領域の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１、半導体装置４１および半導体装置７１において、Ｎ型の領域がＰ型の領域であり、かつ、Ｐ型の領域がＮ型の領域である構成が採用されてもよい。
【００９３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な平面図である。
【図２】図１の囲い枠IIで囲まれる領域の拡大図である。
【図３】図１の半導体装置を切断線III−IIIで切断したときの断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の模式的な平面図である。
【図５】図４の囲い枠Ｖで囲まれる領域の拡大図である。
【図６】図４の半導体装置を切断線ＶI−ＶIで切断したときの断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の模式的な平面図である。
【図８】図７の囲い枠ＶIII−ＶIIIで囲まれる領域の拡大図である。
【図９】図７の半導体装置を切断線IＸ−IＸで切断したときの断面図である。
【図１０】従来のＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００９５】
１    半導体装置
５    活性層（半導体層）
１１  ボディ領域
１２  ドリフト領域
１３  ソース領域（第２不純物領域）
１５  ドレイン領域（第１不純物領域）
１６  フィールド絶縁膜
１７  ゲート絶縁膜
１８  ゲート電極プレート
２２  第１フローティングプレート
２５  第２フローティングプレート
４１  半導体装置
４２  第１フローティングプレート
４５  第２フローティングプレート
７１  半導体装置
７２  第１フローティングプレート
７５  第２フローティングプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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