(57)【要約】【課題】強誘電体メモリヒューズを設けた場合でもビット線容量の増加を抑制する。【解決手段】強誘電体メモリ装置７０には、センスアンプ１、強誘電体メモリヒューズ部４０、及びセルユニットＳＵ１が設けられる。強誘電体メモリヒューズ部４０には、強誘電体メモリヒューズ２ａ、強誘電体メモリヒューズ２ｂ、セレクトトランジスタＳＴｆｆ／、及びセレクトトランジスタＳＴｆｆが設けられる。強誘電体メモリヒューズ２ａ及び２ｂは、セルユニットＳＵ１に設けられるメモリセル部１１、メモリセル部１２、メモリセル部２１、及びメモリセル部２２と同一構造を有する。強誘電体メモリヒューズ部４０には、セルユニットＳＵ１に設けられるビット線ＢＬとビット線ＢＬ／が延在されない。【選択図】図１
2010123174.tif 000002
【特許請求の範囲】
【請求項１】
ソース及びドレインの一方がビット線に接続され、ゲートが第１のセレクト線に接続される第１のセレクトトランジスタと、
前記第１のセレクトトランジスタのソース及びドレインの他方と第１のプレート線の間に設けられ、強誘電体キャパシタとメモリトランジスタが並列に接続されるメモリセルが複数縦続接続されるメモリセル部と、
前記第１のセレクトトランジスタと前記メモリセル部が前記ビット線に対して並列に複数配置されるセルユニットと、
ソース及びドレインの一方が前記ビット線の端部に接続され、ゲートが第２のセレクト線に接続される第２のセレクトトランジスタと、
前記第２のセレクトトランジスタのソース及びドレインの他方と第２のプレート線の間に設けられ、強誘電体キャパシタとメモリトランジスタが並列に接続されるメモリセルが複数縦続接続される強誘電体メモリヒューズと、
を具備し、前記第２のセレクトトランジスタ及び前記強誘電体メモリヒューズは前記セルユニットに隣接配置されることを特徴とする強誘電体メモリ装置。
【請求項２】
ソース及びドレインの一方がビット線に接続され、ゲートが第１のセレクト線に接続される第１のセレクトトランジスタと、
前記第１のセレクトトランジスタのソース及びドレインの他方に接続され、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルが複数縦続接続されるメモリセル部と、
前記メモリセル部と第１のプレート線の間に設けられ、ゲートが第１のリセット線に接続される第１のリセットトランジスタと、
前記第１のセレクトトランジスタ、前記メモリセル部、及び前記第１のリセットトランジスタが前記ビット線に対して並列に複数配置されるセルユニットと、
ソース及びドレインの一方が前記ビット線の端部に接続され、ゲートが第２のセレクト線に接続される第２のセレクトトランジスタと、
前記第２のセレクトトランジスタのソース及びドレインの他方に接続され、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルが複数縦続接続される強誘電体メモリヒューズと、
前記強誘電体メモリヒューズと第２のプレート線の間に設けられ、ゲートが第２のリセット線に接続される第２のリセットトランジスタと、
を具備し、前記第２のセレクトトランジスタ、前記強誘電体メモリヒューズ、及び前記第２のリセットトランジスタは前記セルユニットに隣接配置されることを特徴とする強誘電体メモリ装置。
【請求項３】
前記メモリセルは、ソース及びドレインの一方がローカルビット線に接続されるメモリトランジスタと、一端が前記メモリトランジスタのソース及びドレインの他方に接続され、他端がプレート線に接続される強誘電体キャパシタとから構成され、前記ローカルビット線の一方端はセレクトトランジスタを介して前記ビット線に接続され、前記ローカルビット線の他方端はリセットトランジスタに接続されることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
前記メモリセルは、一端がローカルビット線に接続される強誘電体キャパシタと、ソース及びドレインの一方が前記強誘電体キャパシタの他端に接続され、ソース及びドレインの他方がプレート線に接続されるメモリトランジスタとから構成され、前記ローカルビット線の一方端はセレクトトランジスタを介して前記ビット線に接続され、前記ローカルビット線の他方端はリセットトランジスタに接続されることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項５】
前記メモリセル部のメモリセルの縦続接続数と前記強誘電体メモリヒューズのメモリセルの縦続接続数が同一であることを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲｅＲＡＭ（Resistive  Random  Access  Memory）などがある。強誘電体メモリであるＦｅＲＡＭは、強誘電体キャパシタとメモリトランジスタからメモリセルが構成される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているＦｅＲＡＭでは、メモリセルに予め情報を書き込み、メモリの電源オン時にこの情報を読み出すことによりメモリセルをヒューズとして使用する強誘電体メモリヒューズ（Ferro  Fuseとも呼称される）がメモリセルアレイに設けられる。
【０００４】
強誘電体メモリヒューズが主メモリ領域とビット線を共有する場合では、ビット線容量が増大する。この場合、強誘電体メモリヒューズが接続されるビット線と強誘電体メモリヒューズが接続されないビット線では、ビット線容量に差が発生してセルの読み出しマージンが減少する問題点がある。強誘電体メモリヒューズが接続されないビット線の容量を増大させて、強誘電体メモリヒューズが接続されるビット線の容量と同じ値にするとチップ面積が大幅に増加するという問題点が発生する。
【０００５】
強誘電体メモリヒューズが主メモリ領域とは独立して、ビット線やセンスアンプを有する場合では、主メモリ領域のビット線容量を均一にすることができるが、ビット線、センスアンプ、及びカラムデコーダなどの制御回路の追加に伴いチップ面積が大幅に増加する問題点がある。
【特許文献１】特開２００６−１３４５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、強誘電体メモリヒューズを設けてもビット線容量の増加を抑制することができる強誘電体メモリ装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の強誘電体メモリ装置は、ソース及びドレインの一方がビット線に接続され、ゲートが第１のセレクト線に接続される第１のセレクトトランジスタと、前記第１のセレクトトランジスタのソース及びドレインの他方と第１のプレート線の間に設けられ、強誘電体キャパシタとメモリトランジスタが並列に接続されるメモリセルが複数縦続接続されるメモリセル部と、前記第１のセレクトトランジスタと前記メモリセル部が前記ビット線に対して並列に複数配置されるセルユニットと、ソース及びドレインの一方が前記ビット線の端部に接続され、ゲートが第２のセレクト線に接続される第２のセレクトトランジスタと、前記第２のセレクトトランジスタのソース及びドレインの他方と第２のプレート線の間に設けられ、強誘電体キャパシタとメモリトランジスタが並列に接続されるメモリセルが複数縦続接続される強誘電体メモリヒューズとを具備し、前記第２のセレクトトランジスタ及び前記強誘電体メモリヒューズは前記セルユニットに隣接配置されることを特徴とする。
【０００８】
更に、本発明の他態様の強誘電体メモリ装置は、ソース及びドレインの一方がビット線に接続され、ゲートが第１のセレクト線に接続される第１のセレクトトランジスタと、前記第１のセレクトトランジスタのソース及びドレインの他方に接続され、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルが複数縦続接続されるメモリセル部と、前記メモリセル部と第１のプレート線の間に設けられ、ゲートが第１のリセット線に接続される第１のリセットトランジスタと、前記第１のセレクトトランジスタ、前記メモリセル部、及び前記第１のリセットトランジスタが前記ビット線に対して並列に複数配置されるセルユニットと、ソース及びドレインの一方が前記ビット線の端部に接続され、ゲートが第２のセレクト線に接続される第２のセレクトトランジスタと、前記第２のセレクトトランジスタのソース及びドレインの他方に接続され、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルが複数縦続接続される強誘電体メモリヒューズと、前記強誘電体メモリヒューズと第２のプレート線の間に設けられ、ゲートが第２のリセット線に接続される第２のリセットトランジスタとを具備し、前記第２のセレクトトランジスタ、前記強誘電体メモリヒューズ、及び前記第２のリセットトランジスタは前記セルユニットに隣接配置される。
【発明の効果】
【０００９】
本発明によれば、強誘電体メモリヒューズを設けてもビット線容量の増加を抑制することができる強誘電体メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る強誘電体メモリ装置について、図面を参照して説明する。図１は強誘電体メモリを示す回路図、図２はメモリセル部及び強誘電体メモリヒューズを示す回路図、図３は強誘電体メモリヒューズの書き込み及び読み出し動作を示すタイミングチャートである。本実施例では、セルユニットに設けられるビット線を共有しない強誘電体メモリヒューズがセルユニットに隣接配置される。
【００１２】
図１に示すように、強誘電体メモリ装置７０には、センスアンプ１、強誘電体メモリヒューズ部４０、及びセルユニットＳＵ１が設けられる。強誘電体メモリ装置７０は、フラッシュメモリよりも高速の書き換えが可能で、且つ書き換え回数も５桁以上大きく、1つのメモリトランジスタと１つの強誘電体キャパシタが並列接続されるメモリセルが複数縦続接続されるＣｈａｉｎ  ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。
【００１３】
セルユニットＳＵ１には、メモリセル部１１、メモリセル部１２、メモリセル部２１、メモリセル部２２、セレクトトランジスタＳＴ１、セレクトトランジスタＳＴ１／、セレクトトランジスタＳＴ２、セレクトトランジスタＳＴ２／、セレクトトランジスタＳＴｍ、及びセレクトトランジスタＳＴｍ／が設けられる。セルユニットＳＵ１には、メモリセル部とセレクトトランジスタがビット線ＢＬと並行してｍ個配置され、メモリセル部とセレクトトランジスタがビット線ＢＬ／と並行してｍ個配置される。強誘電体メモリ装置７０には、ビット線ＢＬとビット線ＢＬ／に接続されるセルユニットが複数設けられ、複数のセルユニットがメモリセルアレイを構成する。
【００１４】
セレクトトランジスタＳＴ１／は、ソース及びドレインの一方がビット線ＢＬ／に接続され、ソース及びドレインの他方がメモリセル部１１に接続され、ゲートがセレクト線ＢＳ１／に接続される。セレクトトランジスタＳＴ１／は、セレクト線ＢＳ１／に送信される制御信号に基づいて、ビット線ＢＬ／とメモリセル部１１の間の接続或いは非接続の制御を行う。メモリセル部１１は、セレクトトランジスタＳＴ１／のソース及びドレインの他方とプレート線ＰＬ１／の間に設けられる。
【００１５】
セレクトトランジスタＳＴ２／は、ソース及びドレインの一方がビット線ＢＬ／に接続され、ソース及びドレインの他方がメモリセル部１２に接続され、ゲートがセレクト線ＢＳ２／に接続される。セレクトトランジスタＳＴ２／は、セレクト線ＢＳ２／に送信される制御信号に基づいて、ビット線ＢＬ／とメモリセル部１２の間の接続或いは非接続の制御を行う。メモリセル部１２は、セレクトトランジスタＳＴ２／のソース及びドレインの他方とプレート線ＰＬ１／の間に設けられる。
【００１６】
セレクトトランジスタＳＴｍ／は、ソース及びドレインの一方がビット線ＢＬ／の端部に接続され、ソース及びドレインの他方が図示しないメモリセル部１ｍに接続され、ゲートがセレクト線ＢＳｍ／に接続される。セレクトトランジスタＳＴｍ／は、セレクト線ＢＳｍ／に送信される制御信号に基づいて、ビット線ＢＬ／とメモリセル部１ｍの間の接続或いは非接続の制御を行う。
【００１７】
セレクトトランジスタＳＴ１は、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方がメモリセル部２１に接続され、ゲートがセレクト線ＢＳ１に接続される。セレクトトランジスタＳＴ１は、セレクト線ＢＳ１に送信される制御信号に基づいて、ビット線ＢＬとメモリセル部２１の間の接続或いは非接続の制御を行う。メモリセル部２１は、セレクトトランジスタＳＴ１のソース及びドレインの他方とプレート線ＰＬ１の間に設けられる。
【００１８】
セレクトトランジスタＳＴ２は、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方がメモリセル部２２に接続され、ゲートがセレクト線ＢＳ２に接続される。セレクトトランジスタＳＴ２は、セレクト線ＢＳ２に送信される制御信号に基づいて、ビット線ＢＬとメモリセル部２２の間の接続或いは非接続の制御を行う。メモリセル部２２は、セレクトトランジスタＳＴ２のソース及びドレインの他方とプレート線ＰＬ１の間に設けられる。
【００１９】
セレクトトランジスタＳＴｍは、ソース及びドレインの一方がビット線ＢＬの端部に接続され、ソース及びドレインの他方が図示しないメモリセル部２ｍに接続され、ゲートがセレクト線ＢＳｍに接続される。セレクトトランジスタＳＴｍは、セレクト線ＢＳｍに送信される制御信号に基づいて、ビット線ＢＬとメモリセル部２ｍの間の接続或いは非接続の制御を行う。
【００２０】
センスアンプ１は、ビット線ＢＬ／とビット線ＢＬの間に設けられ、ビット線ＢＬ／或いはビット線ＢＬを介して読み出されたメモリセル部の情報を増幅し、増幅した情報を図示しないカラムデコーダに送信する。
【００２１】
強誘電体メモリヒューズ部４０には、強誘電体メモリヒューズ２ａ、強誘電体メモリヒューズ２ｂ、セレクトトランジスタＳＴｆｆ／、及びセレクトトランジスタＳＴｆｆが設けられる。強誘電体メモリヒューズ部４０は、セルユニットＳＵ１に隣接配置され、セルユニットＳＵ１に設けられるビット線ＢＬ／及びビット線ＢＬが延在されない。なお、強誘電体メモリヒューズは、Ｆｅｒｒｏ  Ｆｕｓｅとも呼称される。
【００２２】
セレクトトランジスタＳＴｆｆ／は、ソース及びドレインの一方がビット線ＢＬ／の端部に接続され、ソース及びドレインの他方が強誘電体メモリヒューズ２ａに接続され、ゲートがセレクト線ＢＳｆｆ／に接続される。セレクトトランジスタＳＴｆｆ／は、セレクト線ＢＳｆｆ／に送信される制御信号に基づいて、ビット線ＢＬ／と強誘電体メモリヒューズ２ａの間の接続或いは非接続の制御を行う。強誘電体メモリヒューズ２ａは、セレクトトランジスタＳＴｆｆ／のソース及びドレインの他方とプレート線ＰＬｆｆの間に設けられる。
【００２３】
セレクトトランジスタＳＴｆｆは、ソース及びドレインの一方がビット線ＢＬの端部に接続され、ソース及びドレインの他方が強誘電体メモリヒューズ２ｂに接続され、ゲートがセレクト線ＢＳｆｆに接続される。セレクトトランジスタＳＴｆｆは、セレクト線ＢＳｆｆに送信される制御信号に基づいて、ビット線ＢＬと強誘電体メモリヒューズ２ｂの間の接続或いは非接続の制御を行う。強誘電体メモリヒューズ２ｂは、セレクトトランジスタＳＴｆｆのソース及びドレインの他方とプレート線ＰＬｆｆの間に設けられる。
【００２４】
ここで、強誘電体メモリヒューズ部が隣接配置されるセルユニットのビット線容量ＣＢＬと強誘電体メモリヒューズ部が隣接配置されないセルユニットのビット線容量ＣＢＬ×は、
CBL＝CBL×・・・・・・・・・・・・・・・式（１）
に設定される。
【００２５】
図２に示すように、強誘電体メモリヒューズ２ａ、強誘電体メモリヒューズ２ｂ、メモリセル部１１、メモリセル部１２、メモリセル部２１、及びメモリセル部２２には、それぞれ縦続接続されるｎ個のメモリセル（メモリセルＭＣ１乃至ＭＣｎ）が設けられる。
【００２６】
メモリセルＭＣ１には、メモリトランジスタＭＴ１と強誘電体キャパシタＫＣ１が並列接続される。メモリトランジスタＭＴ１のゲートがワード線ＷＬ１に接続される。
【００２７】
メモリセルＭＣ２は、メモリセルＭＣ１とメモリセルＭＣ３の間に設けられる。メモリセルＭＣ２には、メモリトランジスタＭＴ２と強誘電体キャパシタＫＣ２が並列接続される。メモリトランジスタＭＴ２のゲートがワード線ＷＬ２に接続される。
【００２８】
メモリセルＭＣ３は、メモリセルＭＣ２と図示しないメモリセルＭＣ４の間に設けられる。メモリセルＭＣ３には、メモリトランジスタＭＴ３と強誘電体キャパシタＫＣ３が並列接続される。メモリトランジスタＭＴ３のゲートがワード線ＷＬ３に接続される。
【００２９】
メモリセルＭＣｎには、メモリトランジスタＭＴｎと強誘電体キャパシタＫＣｎが並列接続される。メモリトランジスタＭＴｎのゲートがワード線ＷＬｎに接続される。
【００３０】
図３に示すように、強誘電体メモリヒューズの書き込み及び読み出し動作はメモリセル部の動作と同様に行われるので説明を省略する。ここで、読み出し動作を明瞭にするために破線表示し、書き込み動作を実線表示している。読み出し動作及び書き込み動作に係る制御線や信号線をすべて表示しているわけではなく、簡略的に表示している。
【００３１】
メモリセルアレイのビット線が延在されない強誘電体メモリヒューズ部をセルユニットに隣接配置した場合、強誘電体メモリヒューズはメイン記憶領域であるセルユニットと全く同じ読み出し及び書き込み方式でアクセスすることが可能となる。この結果、強誘電体メモリヒューズに対応する読み出し及び書き込み用回路の面積増加を大幅に抑制することができる。
【００３２】
また、ダイソータ、パッケージ、或いはモジュールなどでの強誘電体メモリヒューズの評価を容易化することができる。具体的には、強誘電体メモリヒューズ用に特別な評価装置や解析プログラムが不要であり、メイン記憶領域であるセルユニット用の評価装置や解析プログラムを用いて強誘電体メモリヒューズのテストを実行することができる。この結果、テストコストを削減でき、且つテスト時の不具合発生を大幅に抑制することができる。
【００３３】
次に、比較例の強誘電体メモリ装置について図４を参照して説明する。図４は比較例の強誘電体メモリを示す回路図である。
【００３４】
図４に示すように、比較例の強誘電体メモリ装置８０には、強誘電体メモリヒューズ３、メモリセル部２１、メモリセル部２２、メモリセル部３１、メモリセル部３２、セレクトトランジスタＳＴ１、セレクトトランジスタＳＴ２、セレクトトランジスタＳＴｎ１、セレクトトランジスタＳＴｎ２、及びセレクトトランジスタＳＴｆｆが設けられる。比較例の強誘電体メモリ装置８０では、セルユニット内に強誘電体メモリヒューズ３及びセレクトトランジスタＳＴｆｆが設けられ、強誘電体メモリヒューズ３及びセレクトトランジスタＳＴｆｆにはビット線ＢＬ１が延在されている。
【００３５】
セレクトトランジスタＳＴ１は、ソース及びドレインの一方がビット線ＢＬ１に接続され、ソース及びドレインの他方がメモリセル部２１に接続され、ゲートがセレクト線ＢＳ１に接続される。セレクトトランジスタＳＴ１は、セレクト線ＢＳ１に送信される制御信号に基づいて、ビット線ＢＬ１とメモリセル部２１の間の接続或いは非接続の制御を行う。
【００３６】
セレクトトランジスタＳＴ２は、ソース及びドレインの一方がビット線ＢＬ１に接続され、ソース及びドレインの他方がメモリセル部２２に接続され、ゲートがセレクト線ＢＳ２に接続される。セレクトトランジスタＳＴ２は、セレクト線ＢＳ２に送信される制御信号に基づいて、ビット線ＢＬ１とメモリセル部２２の間の接続或いは非接続の制御を行う。
【００３７】
セレクトトランジスタＳＴｆｆは、ソース及びドレインの一方がビット線ＢＬ１に接続され、ソース及びドレインの他方が強誘電体メモリヒューズ３に接続され、ゲートがセレクト線ＢＳｍに接続される。強誘電体メモリヒューズ３は、セレクトトランジスタＳＴｆｆのソース及びドレインの他方とプレート線ＰＬｆｆの間に設けられる。セレクトトランジスタＳＴｆｆは、セレクト線ＢＳｍに送信される制御信号に基づいて、ビット線ＢＬ１と強誘電体メモリヒューズ３の間の接続或いは非接続の制御を行う。
【００３８】
セレクトトランジスタＳＴｎ１は、ソース及びドレインの一方がビット線ＢＬｎに接続され、ソース及びドレインの他方がメモリセル部３１に接続され、ゲートがセレクト線ＢＳ１に接続される。メモリセル部３１は、セレクトトランジスタＳＴｎ１のソース及びドレインの他方とプレート線ＰＬ１の間に設けられる。セレクトトランジスタＳＴｎ１は、セレクト線ＢＳ１に送信される制御信号に基づいて、ビット線ＢＬｎとメモリセル部３１の間の接続或いは非接続の制御を行う。
【００３９】
セレクトトランジスタＳＴｎ２は、ソース及びドレインの一方がビット線ＢＬｎに接続され、ソース及びドレインの他方がメモリセル部３２に接続され、ゲートがセレクト線ＢＳ２に接続される。メモリセル部３２は、セレクトトランジスタＳＴｎ２のソース及びドレインの他方とプレート線ＰＬ１の間に設けられる。セレクトトランジスタＳＴｎ２は、セレクト線ＢＳ２に送信される制御信号に基づいて、ビット線ＢＬｎとメモリセル部３２の間の接続或いは非接続の制御を行う。
【００４０】
強誘電体メモリヒューズ３、メモリセル部３１、及びメモリセル部３２は、図２に示す強誘電体メモリヒューズ２ａ、強誘電体メモリヒューズ２ｂ、メモリセル部１１、メモリセル部１２、メモリセル部２１、及びメモリセル部２２と同様な構造を有する。
【００４１】
ビット線ＢＬ１のビット線容量をＣＢＬ１、ビット線ＢＬｎのビット線容量をＣＢＬｎとすると、ビット線ＢＬ１にはセレクトトランジスタＳＴｆｆと強誘電体メモリヒューズ３が付加されているので、ビット線容量ＣＢＬ１、ビット線容量ＣＢＬｎの関係は、
CBL1＞CBLn・・・・・・・・・・・・・・・式（２）
で表される。
【００４２】
この結果、比較例の強誘電体メモリ装置８０では、強誘電体メモリヒューズが接続されるビット線と強誘電体メモリヒューズが接続されないビット線では、ビット線容量に差が発生してセルの読み出しマージンが減少する。
【００４３】
上述したように、本実施例の強誘電体メモリ装置では、センスアンプ１、強誘電体メモリヒューズ部４０、及びセルユニットＳＵ１が設けられる。セルユニットＳＵ１には、メモリセル部１１、メモリセル部１２、メモリセル部２１、メモリセル部２２、セレクトトランジスタＳＴ１、セレクトトランジスタＳＴ１／、セレクトトランジスタＳＴ２、セレクトトランジスタＳＴ２／、セレクトトランジスタＳＴｍ、及びセレクトトランジスタＳＴｍ／が設けられる。強誘電体メモリヒューズ部４０には、強誘電体メモリヒューズ２ａ、強誘電体メモリヒューズ２ｂ、セレクトトランジスタＳＴｆｆ／、及びセレクトトランジスタＳＴｆｆが設けられる。強誘電体メモリヒューズ部４０は、セルユニットＳＵ１に隣接配置される。強誘電体メモリヒューズ２ａ及び２ｂは、セルユニットＳＵ１に設けられるメモリセル部１１、メモリセル部１２、メモリセル部２１、及びメモリセル部２２と同一構造を有する。強誘電体メモリヒューズ部４０には、セルユニットＳＵ１に設けられるビット線ＢＬとビット線ＢＬ／が延在されない。
【００４４】
このため、強誘電体メモリヒューズが接続されるビット線と強誘電体メモリヒューズが接続されないビット線では、ビット線容量に差がない。強誘電体メモリヒューズはメイン記憶領域であるセルユニットと全く同じ読み出し及び書き込み方式でアクセスすることが可能となる。したがって、強誘電体メモリヒューズに対応する読み出し及び書き込み用回路の面積増加を大幅に抑制することができる。
【００４５】
また、ダイソータ、パッケージ、或いはモジュールなどでの強誘電体メモリヒューズの評価を容易化することができる。強誘電体メモリ装置７０のテストコストを削減でき、且つテスト時の不具合発生を大幅に抑制することができる。
【００４６】
なお、本実施例では、強誘電体メモリヒューズ２ａと強誘電体メモリヒューズ２ｂではプレート線ＰＬｆｆを共有しているが、プレート線を別個にしてもよい。また、メモリセル部のメモリセルの縦続接続数と強誘電体メモリヒューズの縦続接続数を同一に設定しているが、必ずしもこれに限定されるものではなく、適宜縦続接続数を変更してもよい。
【実施例２】
【００４７】
次に、本発明の実施例２に係る強誘電体メモリ装置について、図面を参照して説明する。図５は強誘電体メモリ装置を示すブロック図である。本実施例では、強誘電体メモリヒューズ部をメモリアレイの端部に設けている。
【００４８】
図５（ａ）に示すように、強誘電体メモリ装置７１には、メモリセルブロックＭＣ１乃至ＭＣＢ６が設けられる。強誘電体メモリ装置７１は、メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが複数縦続接続されるＣｈａｉｎ  ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。
【００４９】
メモリセルブロックＭＣＢ１、メモリセルブロックＭＣＢ３、メモリセルブロックＭＣＢ４、メモリセルブロックＭＣＢ５、メモリセルブロックＭＣＢ６には、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ３、メモリセルアレイＭＣＡ４、メモリセルアレイＭＣＡ５、メモリセルアレイＭＣＡ６が、それぞれ設けられる。メモリセルブロックには、メモリセルアレイの他に図示しないセンスアンプ、カラムデコーダ、及びロウデコーダが設けられる。
【００５０】
メモリセルブロックＭＣＢ２には、メモリセルアレイＭＣＡ２及び強誘電体メモリヒューズ部４１が設けられ、更に図示しないセンスアンプ、カラムデコーダ、及びロウデコーダが設けられる。強誘電体メモリヒューズ部４１は、メモリセルアレイＭＣＡ２に隣接配置される。強誘電体メモリヒューズ部４１には、実施例１と同様にメモリセル部と同一構成を有する強誘電体メモリヒューズが設けられる。
【００５１】
図５（ｂ）に示すように、強誘電体メモリ装置７２には、メモリセルブロックＭＣ１ａ、メモリセルブロックＭＣ２、メモリセルブロックＭＣ３ａ、及びメモリセルブロックＭＣ４乃至ＭＣ６が設けられる。強誘電体メモリ装置７２は、メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが複数縦続接続されるＣｈａｉｎ  ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。
【００５２】
メモリセルブロックＭＣＢ１ａには、メモリセルアレイＭＣＡ１及び強誘電体メモリヒューズ部４２が設けられ、更に図示しないセンスアンプ、カラムデコーダ、及びロウデコーダが設けられる。強誘電体メモリヒューズ部４２は、メモリセルアレイＭＣＡ１に隣接配置される。強誘電体メモリヒューズ部４２には、実施例１と同様にメモリセル部と同一構成を有する強誘電体メモリヒューズが設けられる。
【００５３】
メモリセルブロックＭＣＢ３ａには、メモリセルアレイＭＣＡ３及び強誘電体メモリヒューズ部４３が設けられ、更に図示しないセンスアンプ、カラムデコーダ、及びロウデコーダが設けられる。強誘電体メモリヒューズ部４３は、メモリセルアレイＭＣＡ３に隣接配置される。強誘電体メモリヒューズ部４３には、実施例１と同様にメモリセル部と同一構成を有する強誘電体メモリヒューズが設けられる。なお、メモリセルアレイは、メモリマットとも呼称される。
【００５４】
強誘電体メモリ装置７１及び７２において、強誘電体メモリヒューズ部を任意のメモリブロックに配置することができる。しかも、メモリセルアレイに隣接配置される強誘電体メモリヒューズ部を有するメモリセルブロックと強誘電体メモリヒューズ部が設けられないメモリセルブロックでは、ビット線容量に差異が発生しない。この結果、強誘電体メモリヒューズを実装した場合でのチップ面積の増大を抑制することができる。また、使用する強誘電体メモリヒューズの容量に応じて、強誘電体メモリヒューズ搭載のメモリセルブロックの数を変更することができ、且つチップ面積を常に最小限度にできる配置が可能となる。
【００５５】
上述したように、本実施例の強誘電体メモリ装置では、メモリセルアレイを内蔵する複数のメモリセルブロックの内、任意のメモリセルブロックにメモリセルアレイに隣接配置される強誘電体メモリヒューズ部が設けられる。強誘電体メモリヒューズ部には、メモリセルアレイに設けられるビット線が延在されない。
【００５６】
このため、メモリセルアレイに隣接配置される強誘電体メモリヒューズ部を有するメモリセルブロックと強誘電体メモリヒューズ部が設けられないメモリセルブロックでは、ビット線容量に差異が発生しない。したがって、強誘電体メモリヒューズを実装した場合でのチップ面積の増大を抑制することができる。
【実施例３】
【００５７】
次に、本発明の実施例３に係る強誘電体メモリ装置について、図面を参照して説明する。図６は強誘電体メモリ装置を示す回路図、図７はメモリセル部及び強誘電体メモリヒューズを示す回路図である。本実施例では、メモリセル部及び強誘電体メモリヒューズの構成を変更している。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図６に示すように、強誘電体メモリ装置７３には、センスアンプ１、強誘電体メモリヒューズ部４４、及びセルユニットＳＵ２が設けられる。強誘電体メモリ装置７３は、フラッシュメモリよりも高速の書き換えが可能で、且つ書き換え回数も５桁以上大きく、１Ｔ１Ｃ型（メモリトランジスタが１つ、強誘電体キャパシタが１つ）のＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。
【００６０】
ここでは、メモリセルを１Ｔ１Ｃ型にしているが、代わりに２Ｔ２Ｃ型或いは６Ｔ４Ｃ型にしてもよい。
【００６１】
セルユニットＳＵ２には、メモリセル部５１、メモリセル部５２、セレクトトランジスタＳＴ１１、セレクトトランジスタＳＴ１１／、セレクトトランジスタＳＴ１ｍ、セレクトトランジスタＳＴ１ｍ／、リセットトランジスタＲＴ１１、及びリセットトランジスタＲＴ１１／が設けられる。セルユニットＳＵ２には、セレクトトランジスタ、メモリセル部、及びリセットトランジスタがビット線ＢＬ／に並行してｍ個配置され、セレクトトランジスタ、メモリセル部、及びリセットトランジスタがビット線ＢＬに並行してｍ個配置される。強誘電体メモリ装置７３には、ビット線ＢＬとビット線ＢＬ／に接続されるセルユニットが複数設けられ、複数のセルユニットがメモリセルアレイを構成する。
【００６２】
セレクトトランジスタＳＴ１１／は、ソース及びドレインの一方がビット線ＢＬ／に接続され、ソース及びドレインの他方がメモリセル部５１に接続され、ゲートがセレクト線ＢＳ／に接続される。セレクトトランジスタＳＴ１１／は、セレクト線ＢＳ／に送信される制御信号に基づいて、ビット線ＢＬ／とメモリセル部５１の間の接続或いは非接続の制御を行う。メモリセル部５１は、セレクトトランジスタＳＴ１１／のソース及びドレインの他方に接続される。リセットトランジスタＲＴ１１／は、ソース及びドレインの一方がメモリセル部５１のローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬ／に接続され、ゲートがリセット線ＲＳＴ／に接続される。リセットトランジスタＲＴ１１／は、リセット線ＲＳＴ／に送信される制御信号に基づいて、プレート線ＰＬ／とメモリセル部５１のローカルビット線の間の接続或いは非接続の制御を行う。なお、ローカルビット線についてはその詳細については後述する。
【００６３】
セレクトトランジスタＳＴ１ｍ／は、ソース及びドレインの一方がビット線ＢＬ／の端部に接続され、ソース及びドレインの他方が図示しない（ｍ−１）番目のメモリセル部に接続され、ゲートがセレクト線ＢＳ／に接続される。セレクトトランジスタＳＴ１ｍ／は、セレクト線ＢＳ／に送信される制御信号に基づいて、ビット線ＢＬ／と（ｍ−１）番目のメモリセル部の間の接続或いは非接続の制御を行う。
【００６４】
セレクトトランジスタＳＴ１１は、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方がメモリセル部５２に接続され、ゲートがセレクト線ＢＳに接続される。セレクトトランジスタＳＴ１１は、セレクト線ＢＳに送信される制御信号に基づいて、ビット線ＢＬとメモリセル部５２の間の接続或いは非接続の制御を行う。メモリセル部５２は、セレクトトランジスタＳＴ１１のソース及びドレインの他方に接続される。リセットトランジスタＲＴ１１は、ソース及びドレインの一方がメモリセル部５２のローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬに接続され、ゲートがリセット線ＲＳＴに接続される。リセットトランジスタＲＴ１１は、リセット線ＲＳＴに送信される制御信号に基づいて、プレート線ＰＬとメモリセル部５２のローカルビット線の間の接続或いは非接続の制御を行う。
【００６５】
セレクトトランジスタＳＴ１ｍは、ソース及びドレインの一方がビット線ＢＬの端部に接続され、ソース及びドレインの他方が図示しない（ｍ−１）番目のメモリセル部に接続され、ゲートがセレクト線ＢＳに接続される。セレクトトランジスタＳＴ１ｍは、セレクト線ＢＳに送信される制御信号に基づいて、ビット線ＢＬと（ｍ−１）番目のメモリセル部の間の接続或いは非接続の制御を行う。
【００６６】
強誘電体メモリヒューズ部４４には、強誘電体メモリヒューズ４ａ、強誘電体メモリヒューズ４ｂ、セレクトトランジスタＳＴｆｆ／、セレクトトランジスタＳＴｆｆ、リセットトランジスタＲＴｆ１１／、及びリセットトランジスタＲＴｆ１１が設けられる。強誘電体メモリヒューズ部４４は、セルユニットＳＵ２に隣接配置され、セルユニットＳＵ２に設けられるビット線ＢＬ／及びビット線ＢＬが延在されない。
【００６７】
セレクトトランジスタＳＴｆｆ／は、ソース及びドレインの一方がビット線ＢＬ／の端部に接続され、ソース及びドレインの他方が強誘電体メモリヒューズ４ａに接続され、ゲートがセレクト線ＢＳｆｆ／に接続される。セレクトトランジスタＳＴｆｆ／は、セレクト線ＢＳｆｆ／に送信される制御信号に基づいて、ビット線ＢＬ／と強誘電体メモリヒューズ４ａの間の接続或いは非接続の制御を行う。強誘電体メモリヒューズ４ａは、セレクトトランジスタＳＴｆｆ／のソース及びドレインの他方に接続される。リセットトランジスタＲＴｆ１１／は、ソース及びドレインの一方が強誘電体メモリヒューズ４ａのローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬｆｆに接続され、ゲートがリセット線ＲＳＴｆｆ／に接続される。リセットトランジスタＲＴｆ１１／は、リセット線ＲＳＴｆｆ／に送信される制御信号に基づいて、プレート線ＰＬｆｆと強誘電体メモリヒューズ４ａのローカルビット線の間の接続或いは非接続の制御を行う。
【００６８】
セレクトトランジスタＳＴｆｆは、ソース及びドレインの一方がビット線ＢＬの端部に接続され、ソース及びドレインの他方が強誘電体メモリヒューズ４ｂに接続され、ゲートがセレクト線ＢＳｆｆに接続される。セレクトトランジスタＳＴｆｆは、セレクト線ＢＳｆｆに送信される制御信号に基づいて、ビット線ＢＬと強誘電体メモリヒューズ４ｂの間の接続或いは非接続の制御を行う。強誘電体メモリヒューズ４ｂは、セレクトトランジスタＳＴｆｆのソース及びドレインの他方に接続される。リセットトランジスタＲＴｆ１１は、ソース及びドレインの一方が強誘電体メモリヒューズ４ｂのローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬｆｆに接続され、ゲートがリセット線ＲＳＴｆｆに接続される。リセットトランジスタＲＴｆ１１は、リセット線ＲＳＴｆｆに送信される制御信号に基づいて、プレート線ＰＬｆｆと強誘電体メモリヒューズ４ｂのローカルビット線の間の接続或いは非接続の制御を行う。
【００６９】
ここで、強誘電体メモリヒューズ部が隣接配置されるセルユニットのビット線容量ＣＢＬと強誘電体メモリヒューズ部が隣接配置されないセルユニットのビット線容量ＣＢＬ×は、実施例１と同様に（CBL＝CBL×）に設定される。
【００７０】
図７に示すように、強誘電体メモリヒューズ４ａ、強誘電体メモリヒューズ４ｂ、メモリセル部５１、及びメモリセル部５２には、それぞれ縦続接続されるｎ個のメモリセル（メモリセルＭＣ１１乃至ＭＣ１ｎ）が設けられる。強誘電体メモリヒューズ４ａ、強誘電体メモリヒューズ４ｂ、メモリセル部５１、及びメモリセル部５２は、Ｌａｄｄｅｒ  ＣＯＢ（Capacitance  Over  Bit  Line）構造を有する。
【００７１】
メモリセルＭＣ１１には、メモリトランジスタＭＴ１と強誘電体キャパシタＫＣ１が直列接続される。メモリトランジスタＭＴ１は、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬ１に接続される。ローカルビット線ＬＢＬの一方端はセレクトトランジスタを介してビット線ＢＬに接続される。強誘電体キャパシタＫＣ１は、一端がメモリトランジスタＭＴ１のソース及びドレインの他方に接続され、他端がプレート線ＰＬに接続される。
【００７２】
メモリセルＭＣ１２は、メモリセルＭＣ１１とメモリセルＭＣ１３の間に設けられる。メモリセルＭＣ１２には、メモリトランジスタＭＴ２と強誘電体キャパシタＫＣ２が直列接続される。メモリトランジスタＭＴ２は、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬ２に接続される。強誘電体キャパシタＫＣ２は、一端がメモリトランジスタＭＴ２のソース及びドレインの他方に接続され、他端がプレート線ＰＬに接続される。
【００７３】
メモリセルＭＣ１３は、メモリセルＭＣ１２と図示しないメモリセルＭＣ１４の間に設けられる。メモリセルＭＣ１３には、メモリトランジスタＭＴ３と強誘電体キャパシタＫＣ３が直列接続される。メモリトランジスタＭＴ３は、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬ３に接続される。強誘電体キャパシタＫＣ３は、一端がメモリトランジスタＭＴ３のソース及びドレインの他方に接続され、他端がプレート線ＰＬに接続される。
【００７４】
メモリセルＭＣ１ｎには、メモリトランジスタＭＴｎと強誘電体キャパシタＫＣｎが直列接続される。メモリトランジスタＭＴｎは、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬｎに接続される。強誘電体キャパシタＫＣｎは、一端がメモリトランジスタＭＴｎのソース及びドレインの他方に接続され、他端がプレート線ＰＬに接続される。ローカルビット線ＬＢＬの他方端は、リセットトランジスタを介してプレート線ＰＬに接続される。
【００７５】
上述したように、本実施例の強誘電体メモリ装置では、センスアンプ１、強誘電体メモリヒューズ部４４、及びセルユニットＳＵ２が設けられる。セルユニットＳＵ２には、メモリセル部５１、メモリセル部５２、セレクトトランジスタＳＴ１１、セレクトトランジスタＳＴ１１／、セレクトトランジスタＳＴ１ｍ、セレクトトランジスタＳＴ１ｍ／、リセットトランジスタＲＴ１１、及びリセットトランジスタＲＴ１１／が設けられる。強誘電体メモリヒューズ部４４には、強誘電体メモリヒューズ４ａ、強誘電体メモリヒューズ４ｂ、セレクトトランジスタＳＴｆｆ／、セレクトトランジスタＳＴｆｆ、リセットトランジスタＲＴｆ１１／、及びリセットトランジスタＲＴｆ１１が設けられる。強誘電体メモリヒューズ部４４は、セルユニットＳＵ２に隣接配置される。強誘電体メモリヒューズ４ａ及び４ｂは、セルユニットＳＵ２に設けられるメモリセル部５２及びメモリセル部５２と同一構造を有する。強誘電体メモリヒューズ部４４には、セルユニットＳＵ２に設けられるビット線ＢＬとビット線ＢＬ／が延在されない。
【００７６】
このため、強誘電体メモリヒューズが接続されるビット線と強誘電体メモリヒューズが接続されないビット線では、ビット線容量に差がない。強誘電体メモリヒューズはメイン記憶領域であるセルユニットと全く同じ読み出し及び書き込み方式でアクセスすることが可能となる。したがって、強誘電体メモリヒューズに対応する読み出し及び書き込み用回路の面積増加を大幅に抑制することができる。
【００７７】
また、ダイソータ、パッケージ、或いはモジュールなどでの強誘電体メモリヒューズの評価を容易化することができる。強誘電体メモリ装置７３のテストコストを削減でき、且つテスト時の不具合発生を大幅に抑制することができる。
【実施例４】
【００７８】
次に、本発明の実施例４に係る強誘電体メモリ装置について、図面を参照して説明する。図８は強誘電体メモリ装置を示す回路図、図９はメモリセル部及び強誘電体メモリヒューズを示す回路図である。本実施例では、メモリセル部及び強誘電体メモリヒューズの構成を変更している。
【００７９】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８０】
図８に示すように、強誘電体メモリ装置７４には、センスアンプ１、強誘電体メモリヒューズ部４５、及びセルユニットＳＵ３が設けられる。強誘電体メモリ装置７４は、フラッシュメモリよりも高速の書き換えが可能で、且つ書き換え回数も５桁以上大きく、１Ｔ１Ｃ型（メモリトランジスタが１つ、強誘電体キャパシタが１つ）のＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。
【００８１】
ここでは、メモリセルを１Ｔ１Ｃ型にしているが、代わりに２Ｔ２Ｃ型或いは６Ｔ４Ｃ型にしてもよい。
【００８２】
セルユニットＳＵ３には、メモリセル部５３、メモリセル部５４、セレクトトランジスタＳＴ１１、セレクトトランジスタＳＴ１１／、セレクトトランジスタＳＴ１ｍ、セレクトトランジスタＳＴ１ｍ／、リセットトランジスタＲＴ１１、及びリセットトランジスタＲＴ１１／が設けられる。セルユニットＳＵ３には、セレクトトランジスタ、メモリセル部、及びリセットトランジスタがビット線ＢＬ／に並行してｍ個配置され、セレクトトランジスタ、メモリセル部、及びリセットトランジスタがビット線ＢＬに並行してｍ個配置される。強誘電体メモリ装置７４には、ビット線ＢＬとビット線ＢＬ／に接続されるセルユニットが複数設けられ、複数のセルユニットがメモリセルアレイを構成する。
【００８３】
メモリセル部５３は、セレクトトランジスタＳＴ１１／のソース及びドレインの他方に接続される。リセットトランジスタＲＴ１１／は、ソース及びドレインの一方がメモリセル部５３のローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬ／に接続され、ゲートがリセット線ＲＳＴ／に接続される。リセットトランジスタＲＴ１１／は、リセット線ＲＳＴ／に送信される制御信号に基づいて、プレート線ＰＬ／とメモリセル部５３のローカルビット線の間の接続或いは非接続の制御を行う。
【００８４】
メモリセル部５４は、セレクトトランジスタＳＴ１１のソース及びドレインの他方に接続される。リセットトランジスタＲＴ１１は、ソース及びドレインの一方がメモリセル部５４のローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬに接続され、ゲートがリセット線ＲＳＴに接続される。リセットトランジスタＲＴ１１は、リセット線ＲＳＴに送信される制御信号に基づいて、プレート線ＰＬとメモリセル部５４のローカルビット線の間の接続或いは非接続の制御を行う。
【００８５】
強誘電体メモリヒューズ部４５には、強誘電体メモリヒューズ５ａ、強誘電体メモリヒューズ５ｂ、セレクトトランジスタＳＴｆｆ／、セレクトトランジスタＳＴｆｆ、リセットトランジスタＲＴｆ１１／、及びリセットトランジスタＲＴｆ１１が設けられる。強誘電体メモリヒューズ部４５は、セルユニットＳＵ３に隣接配置され、セルユニットＳＵ３に設けられるビット線ＢＬ／及びビット線ＢＬが延在されない。
【００８６】
強誘電体メモリヒューズ５ａは、セレクトトランジスタＳＴｆｆ／のソース及びドレインの他方に接続される。リセットトランジスタＲＴｆ１１／は、ソース及びドレインの一方が強誘電体メモリヒューズ５ａのローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬｆｆに接続され、ゲートがリセット線ＲＳＴｆｆ／に接続される。リセットトランジスタＲＴｆ１１／は、リセット線ＲＳＴｆｆ／に送信される制御信号に基づいて、プレート線ＰＬｆｆと強誘電体メモリヒューズ５ａのローカルビット線の間の接続或いは非接続の制御を行う。
【００８７】
強誘電体メモリヒューズ５ｂは、セレクトトランジスタＳＴｆｆのソース及びドレインの他方に接続される。リセットトランジスタＲＴｆ１１は、ソース及びドレインの一方が強誘電体メモリヒューズ５ｂのローカルビット線に接続され、ソース及びドレインの他方がプレート線ＰＬｆｆに接続され、ゲートがリセット線ＲＳＴｆｆに接続される。リセットトランジスタＲＴｆ１１は、リセット線ＲＳＴｆｆに送信される制御信号に基づいて、プレート線ＰＬｆｆと強誘電体メモリヒューズ５ｂのローカルビット線の間の接続或いは非接続の制御を行う。
【００８８】
ここで、強誘電体メモリヒューズ部が隣接配置されるセルユニットのビット線容量ＣＢＬと強誘電体メモリヒューズ部が隣接配置されないセルユニットのビット線容量ＣＢＬ×は、実施例１と同様に（CBL＝CBL×）に設定される。
【００８９】
図９に示すように、強誘電体メモリヒューズ５ａ、強誘電体メモリヒューズ５ｂ、メモリセル部５３、及びメモリセル部５４には、それぞれ縦続接続されるｎ個のメモリセル（メモリセルＭＣ２１乃至ＭＣ２ｎ）が設けられる。強誘電体メモリヒューズ５ａ、強誘電体メモリヒューズ５ｂ、メモリセル部５３、及びメモリセル部５４は、Ｌａｄｄｅｒ  ＣＣＢ（Capacitance  Coupled  Bit  Line  Cell）構造を有する。
【００９０】
メモリセルＭＣ２１には、強誘電体キャパシタＫＣ１とメモリトランジスタＭＴ１が直列接続される。強誘電体キャパシタＫＣ１は、一端がローカルビット線ＬＢＬに接続される。ローカルビット線ＬＢＬの一方端は、セレクトトランジスタを介してビット線ＢＬに接続される。メモリトランジスタＭＴ１は、ソース及びドレインの一方が強誘電体キャパシタＫＣ１の他端に接続され、ゲートがワード線ＷＬ１に接続され、ソース及びドレインの他方がプレート線ＰＬに接続される。
【００９１】
メモリセルＭＣ２２は、メモリセルＭＣ２１とメモリセルＭＣ２３の間に設けられる。メモリセルＭＣ２２には、強誘電体キャパシタＫＣ２とメモリトランジスタＭＴ２が直列接続される。強誘電体キャパシタＫＣ２は、一端がローカルビット線ＬＢＬに接続される。メモリトランジスタＭＴ２は、ソース及びドレインの一方が強誘電体キャパシタＫＣ２の他端に接続され、ゲートがワード線ＷＬ２に接続され、ソース及びドレインの他方がプレート線ＰＬに接続される。
【００９２】
メモリセルＭＣ２３は、メモリセルＭＣ２２と図示しないメモリセルＭＣ２４の間に設けられる。メモリセルＭＣ２３には、強誘電体キャパシタＫＣ３とメモリトランジスタＭＴ３が直列接続される。強誘電体キャパシタＫＣ３は、一端がローカルビット線ＬＢＬに接続される。メモリトランジスタＭＴ３は、ソース及びドレインの一方が強誘電体キャパシタＫＣ３の他端に接続され、ゲートがワード線ＷＬ３に接続され、ソース及びドレインの他方がプレート線ＰＬに接続される。
【００９３】
メモリセルＭＣ２ｎには、強誘電体キャパシタＫＣｎとメモリトランジスタＭＴｎが直列接続される。強誘電体キャパシタＫＣｎは、一端がローカルビット線ＬＢＬに接続される。メモリトランジスタＭＴｎは、ソース及びドレインの一方が強誘電体キャパシタＫＣｎの他端に接続され、ゲートがワード線ＷＬｎに接続され、ソース及びドレインの他方がプレート線ＰＬに接続される。ローカルビット線ＬＢＬの他方端は、リセットトランジスタを介してプレート線ＰＬに接続される。
【００９４】
上述したように、本実施例の強誘電体メモリ装置では、センスアンプ１、強誘電体メモリヒューズ部４５、及びセルユニットＳＵ３が設けられる。セルユニットＳＵ３には、メモリセル部５３、メモリセル部５４、セレクトトランジスタＳＴ１１、セレクトトランジスタＳＴ１１／、セレクトトランジスタＳＴ１ｍ、セレクトトランジスタＳＴ１ｍ／、リセットトランジスタＲＴ１１、及びリセットトランジスタＲＴ１１／が設けられる。強誘電体メモリヒューズ部４５には、強誘電体メモリヒューズ５ａ、強誘電体メモリヒューズ５ｂ、セレクトトランジスタＳＴｆｆ／、セレクトトランジスタＳＴｆｆ、リセットトランジスタＲＴｆ１１／、及びリセットトランジスタＲＴｆ１１が設けられる。強誘電体メモリヒューズ部４５は、セルユニットＳＵ３に隣接配置される。強誘電体メモリヒューズ５ａ及び５ｂは、セルユニットＳＵ３に設けられるメモリセル部５３及びメモリセル部５４と同一構造を有する。強誘電体メモリヒューズ部４５には、セルユニットＳＵ３に設けられるビット線ＢＬとビット線ＢＬ／が延在されない。
【００９５】
このため、強誘電体メモリヒューズが接続されるビット線と強誘電体メモリヒューズが接続されないビット線では、ビット線容量に差がない。強誘電体メモリヒューズはメイン記憶領域であるセルユニットと全く同じ読み出し及び書き込み方式でアクセスすることが可能となる。したがって、強誘電体メモリヒューズに対応する読み出し及び書き込み用回路の面積増加を大幅に抑制することができる。  また、ダイソータ、パッケージ、或いはモジュールなどでの強誘電体メモリヒューズの評価を容易化することができる。強誘電体メモリ装置７４のテストコストを削減でき、且つテスト時の不具合発生を大幅に抑制することができる。
【００９６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９７】
例えば、実施例３及び４では、メモリセル部とリセットトランジスタの間、強誘電体メモリヒューズとリセットトランジスタの間にそれぞれＤ型（ノーマリーオン型）の第２のリセットトランジスタを設けてもよい。
【００９８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ソース及びドレインの一方がビット線に接続され、ゲートが第１のセレクト線に接続される第１のセレクトトランジスタと、前記第１のセレクトトランジスタのソース及びドレインの他方に接続され、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルが複数縦続接続されるメモリセル部と、
前記メモリセル部と第１のプレート線の間に設けられ、ゲートが第１のリセット線に接続される第１のリセットトランジスタと、前記第１のセレクトトランジスタ、前記メモリセル部、及び前記第１のリセットトランジスタが前記ビット線に対して並列に複数配置されるセルユニットと、ソース及びドレインの一方が前記ビット線の端部に接続され、ゲートが第２のセレクト線に接続される第２のセレクトトランジスタと、前記第２のセレクトトランジスタのソース及びドレインの他方に接続され、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルが前記メモリセル部と同一の数だけ複数縦続接続される強誘電体メモリヒューズと、前記強誘電体メモリヒューズと第２のプレート線の間に設けられ、ゲートが第２のリセット線に接続される第２のリセットトランジスタとを具備し、前記第２のセレクトトランジスタ、前記強誘電体メモリヒューズ、及び前記第２のリセットトランジスタは前記セルユニットに隣接配置される強誘電体メモリ装置。
【００９９】
（付記２）  前記メモリセル部と前記強誘電体メモリヒューズは、１Ｔ１Ｃ型あるいは２Ｔ２Ｃである付記１に記載の強誘電体メモリ装置。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施例１に係る強誘電体メモリ装置を示す回路図。
【図２】本発明の実施例１に係るメモリセル部及び強誘電体メモリヒューズを示す回路図。
【図３】本発明の実施例１に係る強誘電体メモリヒューズの書き込み及び読み出し動作を示すタイミングチャート。
【図４】本発明の実施例１に係る比較例の強誘電体メモリ装置を示す回路図。
【図５】本発明の実施例２に係る強誘電体メモリ装置を示すブロック図。
【図６】本発明の実施例３に係る強誘電体メモリ装置を示す回路図。
【図７】本発明の実施例３に係るメモリセル部及び強誘電体メモリヒューズを示す回路図。
【図８】本発明の実施例４に係る強誘電体メモリ装置を示す回路図。
【図９】本発明の実施例４に係るメモリセル部及び強誘電体メモリヒューズを示す回路図。
【符号の説明】
【０１０１】
１  センスアンプ
２ａ、２ｂ、３、４ａ、４ｂ、５ａ、５ｂ  強誘電体メモリヒューズ
１１、１２、２１、２２、３１、３２、５１〜５４  メモリセル部
４０〜４５  強誘電体メモリヒューズ部
７０〜７４、８０  強誘電体メモリ装置
ＢＬ、ＢＬ／、ＢＬｎ  ビット線
ＢＳ、ＢＳ／、ＢＳ１、ＢＳ１／、ＢＳ２、ＢＳ２／、ＢＳｍ、ＢＳｍ／  セレクト線
ＣＢＬ１、ＣＢＬｎ  ビット線容量
ＫＣ１〜ＫＣ３、ＫＣｎ  強誘電体キャパシタ
ＬＢＬ  ローカルビット線
ＭＣ１〜ＭＣ３、ＭＣｎ、ＭＣ１１〜ＭＣ１３、ＭＣ１ｎ、ＭＣ２１〜ＭＣ２３、ＭＣ２ｎ  メモリセル
ＭＣＡ１〜ＭＣＡ６  メモリセルアレイ
ＭＣＢ１〜ＭＣＢ６、ＭＣＢ１ａ、ＭＣＢ３ａ  メモリセルブロック
ＭＴ１〜ＭＴ３、ＭＴｎ  メモリトランジスタ
ＰＬ、ＰＬ／、ＰＬ１、ＰＬ１／、ＰＬｆｆ  プレート線
ＲＳＴ、ＲＳＴ／、ＲＳＴｆｆ、ＲＳＴｆｆ／  リセット線
ＲＴ１１、ＲＴ１１／、ＲＴｆ１１、ＲＴｆ１１／  リセットトランジスタ
ＳＴ１、ＳＴ１／、ＳＴ２、ＳＴ２／、ＳＴｍ、ＳＴｍ／、ＳＴｎ１、ＳＴｎ２、ＳＴ１１、ＳＴ１１／、ＳＴ１ｍ、ＳＴ１ｍ／  セレクトトランジスタ
ＳＵ１〜ＳＵ３  セルユニット
ＷＬ１〜ＷＬ３、ＷＬｎ  ワード線
【図１】
2010123174.tif 000003
【図２】
2010123174.tif 000004
【図３】
2010123174.tif 000005
【図４】
2010123174.tif 000006
【図５】
2010123174.tif 000007
【図６】
2010123174.tif 000008
【図７】
2010123174.tif 000009
【図８】
2010123174.tif 000010
【図９】
2010123174.tif 000011