(57)【要約】【課題】半導体回路への集積化に適する簡便なハードウエア構成で、周波数を高速に検出することができるようにする。【解決手段】高域通過フィルタ１１の出力信号の半分を間引く間引き処理部１３の出力信号のレベルと低域通過フィルタ１２の出力信号の半分を間引く間引き処理部１４の出力信号のレベルを比較し、レベルが高い方の出力信号を選択して次段に出力する信号選択部などから構成されている単位フィルタ部１Ａ，１Ｂ，１Ｃが多段に従属接続されている可変フィルタ部１を設け、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃの信号選択部における出力信号の選択結果から入力信号の周波数を検出する。【選択図】図１
2010271127.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の帯域幅の２倍のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである高域通過フィルタと、上記高域通過フィルタと並列に接続され、上記高域通過フィルタと同一のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである低域通過フィルタと、上記高域通過フィルタの出力信号の半分を間引く第１の間引き処理部と、上記低域通過フィルタの出力信号の半分を間引く第２の間引き処理部と、上記第１の間引き処理部の出力信号のレベルと上記第２の間引き処理部の出力信号のレベルを比較し、レベルが高い方の出力信号を選択して次段に出力する信号選択部とから構成されている単位フィルタ部が多段に従属接続されている可変フィルタ部と、上記可変フィルタ部を構成している各段の単位フィルタ部の信号選択部における出力信号の選択結果から上記入力信号の周波数を検出する周波数検出部とを備えた周波数検出装置。
【請求項２】
各段の単位フィルタ部における高域通過フィルタと低域通過フィルタは、同相の位相特性又は逆相の位相特性を有していることを特徴とする請求項１記載の周波数検出装置。
【請求項３】
信号選択部は、第１の間引き処理部の出力信号のレベルと第２の間引き処理部の出力信号のレベルを比較する代わりに、高域通過フィルタの出力信号のレベルと低域通過フィルタの出力信号のレベルを比較し、上記高域通過フィルタの出力信号のレベルが上記低域通過フィルタの出力信号のレベルより高ければ、上記第１の間引き処理部の出力信号を選択し、上記高域通過フィルタの出力信号のレベルが上記低域通過フィルタの出力信号のレベルより低ければ、上記第２の間引き処理部の出力信号を選択することを特徴とする請求項１または請求項２記載の周波数検出装置。
【請求項４】
各段の単位フィルタ部における信号選択部は、第１の間引き処理部の出力信号のレベルと第２の間引き処理部の出力信号のレベルを比較し、その比較の結果を示すコンパレータ信号を出力するコンパレータと、上記コンパレータから出力されたコンパレータ信号にしたがって上記第１の間引き処理部の出力信号又は上記第２の間引き処理部の出力信号を選択する選択スイッチとから構成されていることを特徴とする請求項１または請求項２記載の周波数検出装置。
【請求項５】
各段の単位フィルタ部における信号選択部は、第１の間引き処理部の出力信号のレベルと第２の間引き処理部の出力信号のレベルを比較し、その比較の結果を示すコンパレータ信号を出力するコンパレータと、上記コンパレータから出力されたコンパレータ信号又は出力信号の選択先を示す外部制御信号を選択するセレクタと、上記セレクタにより選択されたコンパレータ信号又は外部制御信号にしたがって上記第１の間引き処理部の出力信号又は上記第２の間引き処理部の出力信号を選択する選択スイッチとから構成されていることを特徴とする請求項１または請求項２記載の周波数検出装置。
【請求項６】
コンパレータとして、所定のヒステリシス幅を有するヒステリシスコンパレータを使用することを特徴とする請求項４または請求項５記載の周波数検出装置。
【請求項７】
コンパレータは、比較結果が前回の比較結果と反転しても、選択スイッチに出力するコンパレータ信号が示す比較結果を変更せず、反転した比較結果が所定回数連続したとき、反転した比較結果を示すコンパレータ信号を上記選択スイッチに出力することを特徴とする請求項４または請求項５記載の周波数検出装置。
【請求項８】
入力信号の帯域幅の２倍のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである第１の高域通過フィルタと、上記第１の高域通過フィルタと並列に接続され、上記第１の高域通過フィルタと同一のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである第１の低域通過フィルタと、上記第１の高域通過フィルタの出力信号の半分を間引く第１の間引き処理部と、上記第１の低域通過フィルタの出力信号の半分を間引く第２の間引き処理部と、上記入力信号と直交している入力信号を上記第１の高域通過フィルタと同一のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである第２の高域通過フィルタと、上記第２の高域通過フィルタと並列に接続され、上記第２の高域通過フィルタと同一のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである第２の低域通過フィルタと、上記第２の高域通過フィルタの出力信号の半分を間引く第３の間引き処理部と、上記第２の低域通過フィルタの出力信号の半分を間引く第４の間引き処理部と、上記第１又は第３の間引き処理部の出力信号のレベルが上記第２又は第４の間引き処理部の出力信号のレベルより高ければ、上記第１及び第３の間引き処理部の出力信号を選択し、上記第１又は第３の間引き処理部の出力信号のレベルが上記第２又は第４の間引き処理部の出力信号のレベルより低ければ、上記第２及び第４の間引き処理部の出力信号を選択して次段に出力する信号選択部とから構成されている単位フィルタ部が多段に従属接続されている可変フィルタ部と、上記可変フィルタ部を構成している各段の単位フィルタ部の信号選択部における出力信号の選択結果から上記入力信号の周波数を検出する周波数検出部とを備えた周波数検出装置。
【請求項９】
入力信号の帯域幅の２倍のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである高域通過フィルタと、上記高域通過フィルタと並列に接続され、上記高域通過フィルタと同一のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである低域通過フィルタと、上記高域通過フィルタの出力信号の半分を間引く第１の間引き処理部と、上記低域通過フィルタの出力信号の半分を間引く第２の間引き処理部と、上記第１の間引き処理部の出力信号のレベルと上記第２の間引き処理部の出力信号のレベルを比較し、レベルが高い方の出力信号を選択して次段に出力する信号選択部とから構成されている単位フィルタ部が多段に従属接続されている可変フィルタ部と、上記可変フィルタ部を構成している最終段の単位フィルタ部の信号選択部により選択された出力信号のレベルを上記最終段の単位フィルタ部に入力される信号のレベルで除算し、その除算の結果である信号利得から上記入力信号の周波数を検出する周波数検出部とを備えた周波数検出装置。
【請求項１０】
周波数検出部は、信号利得と周波数の対応関係が記憶されているテーブルを参照して、除算の結果である信号利得に対応する周波数を特定することを特徴とする請求項９記載の周波数検出装置。
【請求項１１】
入力信号の帯域幅の２倍のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである高域通過フィルタと、上記高域通過フィルタと並列に接続され、上記高域通過フィルタと同一のサンプリングレートでサンプリングして、上記入力信号の帯域を制限するＦＩＲフィルタである低域通過フィルタと、上記高域通過フィルタの出力信号の半分を間引く第１の間引き処理部と、上記低域通過フィルタの出力信号の半分を間引く第２の間引き処理部と、上記第１の間引き処理部の出力信号又は上記第２の間引き処理部の出力信号を選択して次段に出力する信号選択部とから構成されている単位フィルタ部が多段に従属接続されている可変フィルタ部と、上記可変フィルタ部を構成している各段の単位フィルタ部の信号選択部により選択される出力信号を順次切り替えて、各段の単位フィルタ部における第１の間引き処理部の出力信号と第２の間引き処理部の出力信号を収集し、双方の出力信号のレベルを比較するレベル比較部と、上記レベル比較部の比較結果から上記入力信号の周波数を検出する周波数検出部とを備えた周波数検出装置。
【請求項１２】
可変フィルタ部を構成している各段の単位フィルタ部のうち、初段の単位フィルタ部以外の単位フィルタ部は、レベル比較部によって前段の単位フィルタ部における第１の間引き処理部の出力信号又は第２の間引き処理部の出力信号が収集される際には、上記出力信号の半分を間引いて遅延なしで次段に出力するスルー経路を備えていることを特徴とする請求項１１記載の周波数検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、周波数を高速に検出することが可能な周波数検出装置に関するものである。
【背景技術】
【０００２】
以下の非特許文献１には、アナログ信号の周波数を測定する方法として、リミッタ等を用いて、アナログ信号をパルス信号に波形整形し、カウンタを用いて、単位時間のパルス数を計数する方法（直接計数法）が開示されている。
また、非特許文献１には、アナログ信号の周波数を測定する方法として、周波数カウンタを用いて、所定数のパルスを計数する時間を測定し、パルスの計数値を時間で割る方法（レシプロカル計数法）が開示されている。
しかし、リミッタや周波数カウンタなどを使用する方法では、信号処理部とは別個に、周波数検出用のハードウエアを用意する必要があり、ハードウエア規模が増大してしまう欠点がある。
【０００３】
また、アナログ信号をデジタル信号に変換してから、演算処理で周波数を求める場合、一般的に高速フーリエ変換が用いられている。
高速フーリエ変換を用いて、周波数を演算する方法では、信号処理部内の演算で、高速フーリエ変換が行われるので、信号処理部と別個にハードウエアを用意する必要がなく、機器のハードウエア構成が簡単になるというメリットがある。
しかし、広帯域信号を処理する場合、ＡＤ変換器の高速化、高分解能化及び信号処理系の高速化が必要になる。
また、分解能に応じたサンプル数を蓄積してから、周波数解析の演算を行う必要があるため、周波数の検出速度が遅くなる欠点がある。
【０００４】
以下の特許文献１には、広帯域信号の周波数を検出する場合、表面弾性波フィルタと静磁場フィルタを組み合わせて、周波数を検出する方法が開示されている。
表面弾性波フィルタと静磁場フィルタを組み合わせて、周波数を検出する方法では、高速フーリエ変換を行う場合のように、分解能に応じたサンプル数を蓄積する必要がないので、周波数の検出速度が遅くなることはない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】実公平３−０４８５４１号公報（第３頁、図１）
【非特許文献】
【０００６】
【非特許文献１】Johansson, S.;“New frequency counting principle improves resolution”Proceedings of the 2005 IEEE International Frequency Control Symposium and Exposition, 2005.pp. Aug. 2005 29-31
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の周波数検出装置は以上のように構成されているので、表面弾性波フィルタと静磁場フィルタを組み合わせれば、広帯域信号の周波数を高速に検出することができるが、ハードウエア規模が大きくなるとともに、半導体回路への集積化を図ることができないなどの課題があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、半導体回路への集積化に適する簡便なハードウエア構成で、周波数を高速に検出することができる周波数検出装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る周波数検出装置は、入力信号の帯域幅の２倍のサンプリングレートでサンプリングして、その入力信号の帯域を制限するＦＩＲフィルタである高域通過フィルタと、その高域通過フィルタと並列に接続され、その高域通過フィルタと同一のサンプリングレートでサンプリングして、その入力信号の帯域を制限するＦＩＲフィルタである低域通過フィルタと、高域通過フィルタの出力信号の半分を間引く第１の間引き処理部と、低域通過フィルタの出力信号の半分を間引く第２の間引き処理部と、第１の間引き処理部の出力信号のレベルと第２の間引き処理部の出力信号のレベルを比較し、レベルが高い方の出力信号を選択して次段に出力する信号選択部とから構成されている単位フィルタ部が多段に従属接続されている可変フィルタ部を設け、周波数検出部が可変フィルタ部を構成している各段の単位フィルタ部の信号選択部における出力信号の選択結果から入力信号の周波数を検出するようにしたものである。
【発明の効果】
【００１０】
この発明によれば、入力信号の帯域幅の２倍のサンプリングレートでサンプリングして、その入力信号の帯域を制限するＦＩＲフィルタである高域通過フィルタと、その高域通過フィルタと並列に接続され、その高域通過フィルタと同一のサンプリングレートでサンプリングして、その入力信号の帯域を制限するＦＩＲフィルタである低域通過フィルタと、高域通過フィルタの出力信号の半分を間引く第１の間引き処理部と、低域通過フィルタの出力信号の半分を間引く第２の間引き処理部と、第１の間引き処理部の出力信号のレベルと第２の間引き処理部の出力信号のレベルを比較し、レベルが高い方の出力信号を選択して次段に出力する信号選択部とから構成されている単位フィルタ部が多段に従属接続されている可変フィルタ部を設け、周波数検出部が可変フィルタ部を構成している各段の単位フィルタ部の信号選択部における出力信号の選択結果から入力信号の周波数を検出するように構成したので、半導体回路への集積化に適する簡便なハードウエア構成で、周波数を高速に検出することができる効果がある。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１による周波数検出装置を示す構成図である。
【図２】ＦＩＲフィルタの構成例を示す説明図である。
【図３】図２のＦＩＲフィルタの周波数に対する減衰特性と位相特性を示す説明図である。
【図４】フィルタの出力スペクトルを示す説明図である。
【図５】制御部３が保有しているテーブルの一例を示す説明図である。
【図６】この発明の実施の形態２による周波数検出装置（アナログ回路で可変フィルタ部１が構成されている周波数検出装置）を示す構成図である。
【図７】アナログ演算部４２が図２のＦＩＲフィルタで構成されている場合の一例を示す構成図である。
【図８】制御パターン生成部４１により生成される繰り返し制御パターン（図３の単位フィルタ部特性を得るための制御パターン）の一例を示す説明図である。
【図９】アナログ演算部４２におけるコンパレータ部５４の構成例を示すを等価回路図である。
【図１０】制御パターン生成部４１に内蔵されている信号選択回路４１ａを示す構成図である。
【図１１】この発明の実施の形態３による周波数検出装置のヒステリシスコンパレータ１７を示す構成図である。
【図１２】この発明の実施の形態４による周波数検出装置を示す構成図である。
【図１３】ＦＩＲフィルタの構成例を示す説明図である。
【図１４】図１３のＦＩＲフィルタの周波数に対する減衰特性と位相特性を示す説明図である。
【図１５】この発明の実施の形態５による周波数検出装置を示す構成図である。
【図１６】この発明の実施の形態６による周波数検出装置を示す構成図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
図１はこの発明の実施の形態１による周波数検出装置を示す構成図である。
図１において、可変フィルタ部１は単位フィルタ部１Ａ，１Ｂ，１Ｃが従属に接続されて構成されている。
図１では、可変フィルタ部１を構成している単位フィルタ部が３段である例を示しており、１段目（初段）の単位フィルタ部１Ａの出力信号が２段目の単位フィルタ部１Ｂに入力され、２段目の単位フィルタ部１Ｂの出力信号が３段目（最終段）の単位フィルタ部１Ｃに入力される。
ただし、単位フィルタ部の段数は３段に限るものではなく、例えば、４段以上であってもよい。
【００１３】
単位フィルタ部１Ａ，１Ｂ，１Ｃは、ハイパスフィルタ１１（図１では「ＨＰＦ」と表記）、ローパスフィルタ１２（図１では「ＬＰＦ」と表記）、間引き処理部１３，１４（図１では「↓２」と表記）、絶対値変換部１５，１６、ヒステリシスコンパレータ１７、外部内部制御セレクタ１８及び信号選択スイッチ１９から構成されている。
【００１４】
信号入力端子１０は周波数検出対象の信号を入力する端子である。
ハイパスフィルタ１１はＦＩＲフィルタで構成されている高域通過フィルタ（所定の周波数より高い周波数成分の通過を許可して、所定の周波数より低い周波数成分の通過を阻止するフィルタ）であり、フィルタの減衰特性が信号帯域の中央に対して、線対称な特性を有している。
ローパスフィルタ１２はハイパスフィルタ１１と並列に接続され、ＦＩＲフィルタで構成されている低域通過フィルタ（所定の周波数より低い周波数成分の通過を許可して、所定の周波数より高い周波数成分の通過を阻止するフィルタ）であり、フィルタの減衰特性が信号帯域の中央に対して、線対称な特性を有している。
【００１５】
なお、ハイパスフィルタ１１とローパスフィルタ１２は、同相の位相特性、または、逆相の位相特性を有している。
また、ハイパスフィルタ１１とローパスフィルタ１２は、同一のサンプリングレートで信号入力端子１０から入力された信号をサンプリングする。
即ち、１段目の単位フィルタ部１Ａのハイパスフィルタ１１とローパスフィルタ１２は、入力信号の帯域幅の２倍のサンプリングレートで入力信号をサンプリングする。
２段目の単位フィルタ部１Ｂのハイパスフィルタ１１とローパスフィルタ１２は、入力信号（１段目の単位フィルタ部１Ａの出力信号）の帯域幅の２倍のサンプリングレートで入力信号をサンプリングする。
３段目の単位フィルタ部１Ｃのハイパスフィルタ１１とローパスフィルタ１２は、入力信号（２段目の単位フィルタ部１Ｂの出力信号）の帯域幅の２倍のサンプリングレートで入力信号をサンプリングする。
【００１６】
間引き処理部１３はハイパスフィルタ１１の出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。なお、間引き処理部１３は第１の間引き処理部を構成している。
間引き処理部１４はローパスフィルタ１２の出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。なお、間引き処理部１４は第２の間引き処理部を構成している。
【００１７】
絶対値変換部１５は間引き処理部１３による間引き処理後の信号のレベル（絶対値）を検出する処理を実施する。
絶対値変換部１６は間引き処理部１４による間引き処理後の信号のレベル（絶対値）を検出する処理を実施する。
ヒステリシスコンパレータ１７は所定のヒステリシス幅を有するコンパレータであり、絶対値変換部１５により検出された信号レベルと絶対値変換部１６により検出された信号レベルを比較し、その比較結果を示すコンパレータ信号を外部内部制御セレクタ１８及び制御部３に出力する処理を実施する。
【００１８】
外部内部制御セレクタ１８は制御部３から出力された外部内部制御選択信号がコンパレータ信号の選択を指示する場合、ヒステリシスコンパレータ１７から出力されたコンパレータ信号を選択して信号選択スイッチ１９に出力し、その外部内部制御選択信号が外部制御信号（信号の選択先を示す制御信号）の選択を指示する場合、制御部３から出力された外部制御信号を選択して信号選択スイッチ１９に出力する処理を実施する。
信号選択スイッチ１９は外部内部制御セレクタ１８から出力されたコンパレータ信号又は外部制御信号にしたがって、間引き処理部１３による間引き処理後の信号又は間引き処理部１４による間引き処理後の信号のうち、レベルが高い方の信号を選択して、次段の単位フィルタ部（または信号処理部２）に出力する。
なお、絶対値変換部１５，１６、ヒステリシスコンパレータ１７、外部内部制御セレクタ１８及び信号選択スイッチ１９から信号選択部が構成されている。
【００１９】
コンパレータ出力端子２０はヒステリシスコンパレータ１７から出力されたコンパレータ信号を出力する端子である。
外部制御信号入力端子２１は制御部３から出力された外部制御信号を入力する端子である。
外部内部制御選択信号入力端子２２は制御部３から出力された外部内部制御選択信号を入力する端子である。
信号出力端子２３は信号選択スイッチ１９により選択された信号を出力する端子である。
【００２０】
信号処理部２は例えばＦＦＴや復調処理などの信号処理を実施するほか、制御部３により検出された入力信号の周波数を表示するなどの処理を実施する。
制御部３は外部内部制御選択信号を外部内部制御セレクタ１８に出力して、外部内部制御セレクタ１８により選択される信号を制御するほか、ヒステリシスコンパレータ１７から出力されたコンパレータ信号を参照して、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃの信号選択スイッチ１９における信号の選択結果を把握し、その信号の選択結果から信号入力端子１０より入力される信号の周波数を検出するなどの処理を実施する。なお、制御部３は周波数検出部を構成している。
【００２１】
次に動作について説明する。
１段目の単位フィルタ部１Ａのハイパスフィルタ１１は、信号入力端子１０から信号が入力されると、その入力信号の帯域幅の２倍のサンプリングレートで入力信号をサンプリングして、入力信号の帯域を制限する。
また、１段目の単位フィルタ部１Ａのローパスフィルタ１２は、信号入力端子１０から信号が入力されると、ハイパスフィルタ１１と同じサンプリングレートで入力信号をサンプリングして、入力信号の帯域を制限する。
【００２２】
ハイパスフィルタ１１とローパスフィルタ１２は、上述したように、ＦＩＲフィルタで構成されており、フィルタの減衰特性が信号帯域の中央に対して、線対称な特性を有している。
また、ハイパスフィルタ１１とローパスフィルタ１２は、同相の位相特性、または、逆相の位相特性を有している。
図２は上記の特性を有するＦＩＲフィルタの構成例を示しており、この構成例では、３タップの直線位相のトランスバーサルフィルタ構成となっている。
図３は図２のＦＩＲフィルタの周波数に対する減衰特性と位相特性を示している。
【００２３】
間引き処理部１３は、ハイパスフィルタ１１の出力信号を受けると、その出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。
間引き処理部１４は、ローパスフィルタ１２の出力信号を受けると、その出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。
【００２４】
間引き処理部１３，１４による間引き処理によって、ハイパスフィルタ１１及びローパスフィルタ１２の出力スペクトルは、図４に示すように、０〜ｆｓ／４の帯域は変化せずに、ｆｓ／４〜ｆｓ／２の帯域が折り返す形で、信号帯域幅がｆｓ／２からｆｓ／４に変換されて出力される。
そのため、単位フィルタ部を従属接続することで、サンプリング周波数を１／２に落としつつ、信号帯域幅の１／２を切り出すことが可能になる。
したがって、単位フィルタ部をＮ段従属接続すれば、ｆｓ／２Ｎの分解能で信号周波数の検出を行うことができる。
【００２５】
絶対値変換部１５は、間引き処理部１３による間引き処理後の信号を受けると、その信号のレベル（絶対値）を検出する。
絶対値変換部１６は、間引き処理部１４による間引き処理後の信号を受けると、その信号のレベル（絶対値）を検出する。
なお、ハイパスフィルタ１１とローパスフィルタ１２が、上述したように、同相の位相特性、または、逆相の位相特性を有しているので、ハイパスフィルタ１１の出力信号の絶対値の位相とローパスフィルタ１２の出力信号の絶対値の位相とが同一であり、周波数に応じた振幅特性差を有する信号となる。
このため、絶対値変換部１５により検出された信号レベルの位相と、絶対値変換部１６により検出された信号レベルの位相が同一であるため、後述するヒステリシスコンパレータ１７において、信号レベルの比較をリアルタイムに行うことができるようになり、高速に周波数を検出することが可能になる。
【００２６】
ヒステリシスコンパレータ１７は、絶対値変換部１５，１６が信号レベルを検出すると、絶対値変換部１５により検出された信号レベルと絶対値変換部１６により検出された信号レベルを比較し、その比較結果を示すコンパレータ信号を外部内部制御セレクタ１８及び制御部３に出力する。
図１の例では、通常のコンパレータではなく、所定のヒステリシス幅を有するヒステリシスコンパレータ１７を用いている。
これにより、ｆｓ／４の領域において、振幅差が非常に小さくなることに伴うコンパレータ出力の不定を防ぐことができる。また、信号がゼロ点を通過するときにもコンパレータ出力の不定を防ぐことができる。
【００２７】
制御部３は、単位フィルタ部１Ａの内部で、自動的にフィルタの出力信号を選択させる場合、コンパレータ信号の選択を指示する外部内部制御選択信号を外部内部制御セレクタ１８に出力する。
一方、例えば、信号処理部２の演算結果等を参照して、フィルタの出力信号を選択する場合、外部制御信号（信号の選択先を示す制御信号）の選択を指示する外部内部制御選択信号を外部内部制御セレクタ１８に出力する。
【００２８】
外部内部制御セレクタ１８は、制御部３から外部内部制御選択信号を受けると、その外部内部制御選択信号がコンパレータ信号の選択を指示する場合、ヒステリシスコンパレータ１７から出力されたコンパレータ信号を選択して信号選択スイッチ１９に出力する。
一方、その外部内部制御選択信号が外部制御信号（信号の選択先を示す制御信号）の選択を指示する場合、制御部３から出力された外部制御信号を選択して信号選択スイッチ１９に出力する。
【００２９】
信号選択スイッチ１９は、外部内部制御セレクタ１８からコンパレータ信号を受けると、そのコンパレータ信号が示す比較結果を参照して、間引き処理部１３による間引き処理後の信号又は間引き処理部１４による間引き処理後の信号のうち、レベルが高い方の信号を選択して、２段目の単位フィルタ部１Ｂに出力する。
また、信号選択スイッチ１９は、外部内部制御セレクタ１８から外部制御信号を受けると、その外部制御信号が示す選択先が間引き処理部１３であれば、間引き処理部１３による間引き処理後の信号を選択して、次段の単位フィルタ部１Ｂに出力し、その外部制御信号が示す選択先が間引き処理部１４であれば、間引き処理部１４による間引き処理後の信号を選択して、２段目の単位フィルタ部１Ｂに出力する。
【００３０】
２段目の単位フィルタ部１Ｂは、１段目の単位フィルタ部１Ａの出力信号を入力すると、１段目の単位フィルタ部１Ａと同様にして、ハイパスフィルタ１１により帯域制限された信号又はローパスフィルタ１２により帯域制限された信号を選択して、３段目の単位フィルタ部１Ｃに出力する。
３段目の単位フィルタ部１Ｃは、２段目の単位フィルタ部１Ｂの出力信号を入力すると、１段目の単位フィルタ部１Ａと同様にして、ハイパスフィルタ１１により帯域制限された信号又はローパスフィルタ１２により帯域制限された信号を選択して、信号処理部２に出力する。
【００３１】
信号処理部２は、３段目の単位フィルタ部１Ｃの出力信号を受けると、例えば、ＦＦＴや復調処理などの信号処理を実施する。
なお、３段目の単位フィルタ部１Ｃから信号処理部２に出力される信号は、フィルタリング処理と信号のレート変換が行われた信号であるため、信号処理部２の処理負荷が軽減される。
【００３２】
制御部３は、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃのヒステリシスコンパレータ１７から出力されたコンパレータ信号と、入力信号の周波数領域（帯域）の関係を示すテーブルを保有している。
ここで、図５は制御部３が保有しているテーブルの一例を示す説明図である。
図５において、１段目の“Ｌ”“Ｈ”は、１段目の単位フィルタ部１Ａのヒステリシスコンパレータ１７から出力されたコンパレータ信号を示し、２段目の“Ｌ”“Ｈ”は、２段目の単位フィルタ部１Ｂのヒステリシスコンパレータ１７から出力されたコンパレータ信号を示している。
また、３段目の“Ｌ”“Ｈ”は、３段目の単位フィルタ部１Ｃのヒステリシスコンパレータ１７から出力されたコンパレータ信号を示している。
“Ｌ”はローパスフィルタ１２の出力信号（間引き処理部１４による間引き処理後の信号）が選択された旨を示し、“Ｈ”はハイパスフィルタ１１の出力信号（間引き処理部１３による間引き処理後の信号）が選択された旨を示している。
【００３３】
制御部３は、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃのヒステリシスコンパレータ１７からコンパレータ信号を受けると、図５のテーブルを参照して、１段目の単位フィルタ部１Ａに入力される信号の周波数領域（帯域）を検出する。
例えば、１段目の単位フィルタ部１Ａのヒステリシスコンパレータ１７から出力されたコンパレータ信号が“Ｌ”、２段目の単位フィルタ部１Ｂのヒステリシスコンパレータ１７から出力されたコンパレータ信号が“Ｈ”、３段目の単位フィルタ部１Ｃのヒステリシスコンパレータ１７から出力されたコンパレータ信号が“Ｈ”であれば、入力信号の周波数帯域が“３”であると判別する。
また、１段目の単位フィルタ部１Ａのヒステリシスコンパレータ１７から出力されたコンパレータ信号が“Ｈ”、２段目の単位フィルタ部１Ｂのヒステリシスコンパレータ１７から出力されたコンパレータ信号が“Ｈ”、３段目の単位フィルタ部１Ｃのヒステリシスコンパレータ１７から出力されたコンパレータ信号が“Ｌ”であれば、入力信号の周波数帯域が“５”であると判別する。
【００３４】
以上で明らかなように、この実施の形態１によれば、入力信号の帯域幅の２倍のサンプリングレートでサンプリングして、その入力信号の帯域を制限するＦＩＲフィルタである高域通過フィルタ１１と、その高域通過フィルタ１１と並列に接続され、その高域通過フィルタ１１と同一のサンプリングレートでサンプリングして、その入力信号の帯域を制限するＦＩＲフィルタである低域通過フィルタ１２と、高域通過フィルタ１１の出力信号の半分を間引く間引き処理部１３と、低域通過フィルタ１２の出力信号の半分を間引く間引き処理部１４と、間引き処理部１３の出力信号のレベルと間引き処理部１４の出力信号のレベルを比較し、レベルが高い方の出力信号を選択して次段に出力する信号選択部とから構成されている単位フィルタ部１Ａ，１Ｂ，１Ｃが多段に従属接続されている可変フィルタ部１を設け、周波数検出部３が可変フィルタ部１を構成している各段の単位フィルタ部１Ａ，１Ｂ，１Ｃの信号選択部における出力信号の選択結果から入力信号の周波数を検出するように構成したので、半導体回路への集積化に適する簡便なハードウエア構成で、周波数を高速に検出することができる効果を奏する。
【００３５】
また、この実施の形態１によれば、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃにおけるハイパスフィルタ１１とローパスフィルタ１２が、位相特性が同相又は逆相のフィルタで構成されているので、ハイパスフィルタ１１の出力信号の絶対値の位相とローパスフィルタ１２の出力信号の絶対値の位相が同一になる。このため、後段のヒステリシスコンパレータ１７では、信号レベルの比較をリアルタイムに行うことができるようになり、高速に周波数を検出することができる効果を奏する。また、ヒステリシスコンパレータ１７として、簡易なコンパレータを使用することができる効果を奏する。
【００３６】
この実施の形態１によれば、ヒステリシスコンパレータ１７から出力されたコンパレータ信号又は制御部３から出力された外部制御信号を選択する外部内部制御セレクタ１８を設け、信号選択スイッチ１９が外部内部制御セレクタ１８により選択されたコンパレータ信号又は外部制御信号にしたがって、間引き処理部１３による間引き処理後の信号又は間引き処理部１４による間引き処理後の信号を選択するように構成したので、単位フィルタ部１Ａ，１Ｂ，１Ｃの内部で、自動的にフィルタの出力信号を選択させることができる一方、信号処理部１１の演算結果等を参照して、フィルタの出力信号を選択することもできる効果を奏する。
【００３７】
また、この実施の形態１によれば、コンパレータとして、所定のヒステリシス幅を有するヒステリシスコンパレータ１７を使用するように構成したので、コンパレータ出力が不定になる事態の発生を防止することができる効果を奏する。
【００３８】
なお、この実施の形態１では、絶対値変換部１５，１６が間引き処理部１３，１４の出力信号のレベル（絶対値）を検出し、ヒステリシスコンパレータ１７が絶対値変換部１５により検出された信号レベルと絶対値変換部１６により検出された信号レベルを比較するものについて示したが、絶対値変換部１５が高域通過フィルタ１１の出力信号のレベルを検出するとともに、絶対値変換部１６が低域通過フィルタ１２の出力信号のレベルを検出して、ヒステリシスコンパレータ１７が絶対値変換部１５により検出された信号レベルと絶対値変換部１６により検出された信号レベルを比較するようにしてもよい。
【００３９】
この場合、ヒステリシスコンパレータ１７は、絶対値変換部１５により検出された信号レベル（高域通過フィルタ１１の出力信号のレベル）が、絶対値変換部１６により検出された信号レベル（低域通過フィルタ１２の出力信号のレベル）より高ければ、間引き処理部１３の出力信号を選択し、絶対値変換部１５により検出された信号レベル（高域通過フィルタ１１の出力信号のレベル）が、絶対値変換部１６により検出された信号レベル（低域通過フィルタ１２の出力信号のレベル）より低ければ、間引き処理部１４の出力信号を選択する。
【００４０】
実施の形態２．
上記実施の形態１では、単位フィルタ部１Ａ，１Ｂ，１Ｃが従属に接続されている可変フィルタ部１を示したが、可変フィルタ部１の構成は、アナログ回路でもデジタル回路でもよい。
図６はこの発明の実施の形態２による周波数検出装置（アナログ回路で可変フィルタ部１が構成されている周波数検出装置）を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
クロック生成部４はサンプリングクロックを生成して、そのサンプリングクロックを可変フィルタ部１に出力する処理を実施する。
【００４１】
図６の例では、可変フィルタ部１は、トランスコンダクタンスアンプ部３１、サンプリングクロック分周回路３２，３３（図６では「１／２」と表記）、単位フィルタ部１Ａ，１Ｂ，１Ｃ及びＡ／Ｄ変換器３４（図６では「ＡＤ」と表記）から構成されており、単位フィルタ部１Ａ，１Ｂ，１Ｃは、制御パターン生成部４１及びアナログ演算部４２から構成されている。
【００４２】
トランスコンダクタンスアンプ部３１は信号入力端子１０から入力された電圧信号を電流信号に変換する処理を実施する。
サンプリングクロック分周回路３２はクロック生成部４から出力されたサンプリングクロックを２分の１に分周する処理を実施する。
サンプリングクロック分周回路３３はサンプリングクロック分周回路３２により分周されたサンプリングクロックを２分の１に分周する処理を実施する。
Ａ／Ｄ変換器３４は単位フィルタ部１Ｃの出力信号をＡ／Ｄ変換して、デジタル信号を信号処理部２に出力する処理を実施する。
【００４３】
単位フィルタ部１Ａ，１Ｂ，１Ｃの制御パターン生成部４１はサンプリングクロックに同期して、アナログ演算部４２を構成しているスイッチの開閉を制御するための繰り返し制御パターンを生成する処理を実施する。
また、制御パターン生成部４１は後述する図７の出力バッファ部５５により選択される信号を制御する信号選択回路４１ａを内蔵している。
単位フィルタ部１Ａ，１Ｂ，１Ｃのアナログ演算部４２は主にスイッチと容量から構成されており、当該スイッチが制御パターン生成部４１により生成された繰り返し制御パターンによって開閉されることで、当該容量に対する電荷の充電等が制御される。
【００４４】
図７はアナログ演算部４２が図２のＦＩＲフィルタで構成されている場合の一例を示す構成図である。
図７において、ハイパスフィルタ部５１は図１のハイパスフィルタ１１と間引き処理部１３の組み合わせに相当する。
ローパスフィルタ部５２は図１のローパスフィルタ１２と間引き処理部１４の組み合わせに相当する。
ダミー容量部５３はハイパスフィルタ部５１及びローパフィルタ部５２の充電容量が不足するタイミングで充電動作を実施して、サンプリング区間による入力インピーダンスの変動を防止する。
コンパレータ部５４は図１の絶対値変換部１５，１６とヒステリシスコンパレータ１７の組み合わせに相当する。
出力バッファ部５５は図１の信号選択スイッチ１９に相当する。
【００４５】
図８は制御パターン生成部４１により生成される繰り返し制御パターン（図３の単位フィルタ部特性を得るための制御パターン）の一例を示す説明図である。
図９はアナログ演算部４２におけるコンパレータ部５４の構成例を示す等価回路図である。
図１０は制御パターン生成部４１に内蔵されている信号選択回路４１ａを示す構成図である。
図１０において、フリップフロップ６１はコンパレータ部５４から出力されたコンパレータ信号がＨレベルになると（ハイパスフィルタ部５１の出力電圧＞ローパスフィルタ部５２の出力電圧）、そのコンパレータ信号をΦr1またはΦr2の立ち上がりエッジで保持して、Ｈレベルの内部制御信号の出力を継続する一方、コンパレータ部５４から出力されたコンパレータ信号がＬレベルになると（ハイパスフィルタ部５１の出力電圧＜ローパスフィルタ部５２の出力電圧）、そのコンパレータ信号をΦr1またはΦr2の立ち上がりエッジで保持して、Ｌレベルの内部制御信号の出力を継続する処理を実施する。
セレクタ６２は制御部３から出力された外部内部制御選択信号がコンパレータ信号の選択を指示する場合、フリップフロップ６１から出力された内部制御信号を選択し、その外部内部制御選択信号が外部制御信号の選択を指示する場合、制御部３から出力された外部制御信号を選択する処理を実施する。
【００４６】
インバータ６３はセレクタ６２から出力された制御信号（内部制御信号又は外部制御信号）の信号レベルを反転する処理を実施する。
ＡＮＤゲート６４はセレクタ６２から出力された制御信号とΦsO1（またはΦsO2）の論理積を求め、その論理積をハイパスフィルタ出力側の電荷送出信号Φso1H（またはΦsO2H）として出力バッファ部５５に出力することで、出力バッファ部５５のスイッチを制御する処理を実施する。
ＡＮＤゲート６５はインバータ６３により反転された制御信号とΦsO1（またはΦsO2）の論理積を求め、その論理積をローパスフィルタ出力側の電荷送出信号Φso1L（またはΦsO2L）として出力バッファ部５５に出力することで、出力バッファ部５５のスイッチを制御する処理を実施する。
【００４７】
次に動作について説明する。
クロック生成部４は、図８に示すように、サンプリングクロックＣＬＫを生成して、そのサンプリングクロックＣＬＫを可変フィルタ部１の単位フィルタ部１Ａ及びサンプリングクロック分周回路３２に出力する。
サンプリングクロック分周回路３２は、クロック生成部４からサンプリングクロックＣＬＫを受けると、そのサンプリングクロックＣＬＫを２分の１に分周し、分周後のサンプリングクロックＣＬＫを単位フィルタ部１Ｂ及びサンプリングクロック分周回路３３に出力する。
サンプリングクロック分周回路３３は、サンプリングクロック分周回路３２により分周されたサンプリングクロックＣＬＫを受けると、そのサンプリングクロックＣＬＫを２分の１に分周し、分周後のサンプリングクロックＣＬＫを単位フィルタ部１Ｃに出力する。
【００４８】
トランスコンダクタンスアンプ部３１は、信号入力端子１０から入力された電圧信号を電流信号に変換し、その電流信号を単位フィルタ部１Ａに出力する。
単位フィルタ部１Ａの制御パターン生成部４１は、クロック生成部４からサンプリングクロックＣＬＫを受けると、そのサンプリングクロックＣＬＫに同期して、図８に示すような繰り返し制御パターンを生成する。
【００４９】
単位フィルタ部１Ａのアナログ演算部４２におけるハイパスフィルタ部５１は、図１のハイパスフィルタ１１と間引き処理部１３の組み合わせに相当し、制御パターン生成部４１により生成された繰り返し制御パターンによって、内部のスイッチの開閉が制御されることで、トランスコンダクタンスアンプ部３１から出力される電流信号によって、内部の容量に電荷が充電される。あるいは、当該容量に充電されていた電荷が出力バッファ部５５に出力される。
また、単位フィルタ部１Ａのアナログ演算部４２におけるローパスフィルタ部５２は、図１のローパスフィルタ１２と間引き処理部１４の組み合わせに相当し、制御パターン生成部４１により生成された繰り返し制御パターンによって、内部のスイッチの開閉が制御されることで、トランスコンダクタンスアンプ部３１から出力される電流信号によって、内部の容量に電荷が充電される。あるいは、当該容量に充電されていた電荷が出力バッファ部５５に出力される。
【００５０】
単位フィルタ部１Ａのアナログ演算部４２における出力バッファ部５５は、ハイパスフィルタ部５１及びローパスフィルタ部５２から出力された電荷を内部の容量に蓄積する。
なお、ダミー容量部５３は、ハイパスフィルタ部５１及びローパフィルタ部５２の充電容量が不足するタイミングで充電動作を実施して、サンプリング区間による入力インピーダンスの変動を防止している。
【００５１】
単位フィルタ部１Ａのアナログ演算部４２におけるコンパレータ部５４は、図１の絶対値変換部１５，１６とヒステリシスコンパレータ１７の組み合わせに相当し、ハイパスフィルタ部５１の出力電圧（絶対値）とローパスフィルタ部５２の出力電圧（絶対値）を比較し（図９を参照）、その比較結果を示すコンパレータ信号を制御パターン生成部４１内の信号選択回路４１ａに出力する。
【００５２】
制御パターン生成部４１内の信号選択回路４１ａのフリップフロップ６１は、コンパレータ部５４から出力されたコンパレータ信号がＨレベルになると（ハイパスフィルタ部５１の出力電圧＞ローパスフィルタ部５２の出力電圧）、そのコンパレータ信号をΦr1またはΦr2の立ち上がりエッジで保持して、Ｈレベルの内部制御信号の出力を継続する。
一方、コンパレータ部５４から出力されたコンパレータ信号がＬレベルになると（ハイパスフィルタ部５１の出力電圧＜ローパスフィルタ部５２の出力電圧）、そのコンパレータ信号をΦr1またはΦr2の立ち上がりエッジで保持して、Ｌレベルの内部制御信号の出力を継続する。
【００５３】
信号選択回路４１ａのセレクタ６２は、制御部３から出力された外部内部制御選択信号がコンパレータ信号の選択を指示する場合、フリップフロップ６１から出力された内部制御信号を選択してインバータ６３及びＡＮＤゲート６４に出力する。
一方、制御部３から出力された外部内部制御選択信号が外部制御信号の選択を指示する場合、制御部３から出力された外部制御信号を選択してインバータ６３及びＡＮＤゲート６４に出力する。
信号選択回路４１ａのインバータ６３は、セレクタ６２から制御信号（内部制御信号又は外部制御信号）を受けると、その制御信号の信号レベルを反転してＡＮＤゲート６５に出力する。
【００５４】
信号選択回路４１ａのＡＮＤゲート６４は、セレクタ６２から出力された制御信号とΦsO1（またはΦsO2）の論理積を求め、その論理積をハイパスフィルタ出力側の電荷送出信号Φso1H（またはΦsO2H）として出力バッファ部５５に出力することで、出力バッファ部５５のスイッチを制御する。
これにより、セレクタ６２から出力された制御信号とΦsO1（またはΦsO2）の論理積が“１”であれば、出力バッファ部５５のスイッチ（ハイパスフィルタ出力側の電荷送出信号Φso1H（またはΦsO2H）に係るスイッチ）が閉になり、出力バッファ部５５の容量に蓄積されていた電荷が、ハイパスフィルタ部５１の出力信号として、次段の単位フィルタ部１Ｂに出力される。
【００５５】
信号選択回路４１ａのＡＮＤゲート６５は、インバータ６３により反転された制御信号とΦsO1（またはΦsO2）の論理積を求め、その論理積をローパスフィルタ出力側の電荷送出信号Φso1L（またはΦsO2L）として出力バッファ部５５に出力することで、出力バッファ部５５のスイッチを制御する処理を実施する。
これにより、インバータ６３により反転された制御信号とΦsO1（またはΦsO2）の論理積が“１”であれば、出力バッファ部５５のスイッチ（ローパスフィルタ出力側の電荷送出信号Φso1L（またはΦsO2L）に係るスイッチ）が閉になり、出力バッファ部５５の容量に蓄積されていた電荷が、ローパスフィルタ部５２の出力信号として、次段の単位フィルタ部１Ｂに出力される。
【００５６】
２段目の単位フィルタ部１Ｂは、１段目の単位フィルタ部１Ａの出力信号（ハイパスフィルタ部５１の出力信号、または、ローパスフィルタ部５２の出力信号）を入力すると、１段目の単位フィルタ部１Ａと同様にして、ハイパスフィルタ部５１の出力信号、または、ローパスフィルタ部５２の出力信号を選択して、３段目の単位フィルタ部１Ｃに出力する。
３段目の単位フィルタ部１Ｃは、２段目の単位フィルタ部１Ｂの出力信号（ハイパスフィルタ部５１の出力信号、または、ローパスフィルタ部５２の出力信号）を入力すると、１段目の単位フィルタ部１Ａと同様にして、ハイパスフィルタ部５１の出力信号、または、ローパスフィルタ部５２の出力信号を選択して、Ａ／Ｄ変換器３４に出力する。
Ａ／Ｄ変換器３４は、単位フィルタ部１Ｃの出力信号をＡ／Ｄ変換して、デジタル信号を信号処理部２に出力する。
【００５７】
制御部３は、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃのコンパレータ部５４からコンパレータ信号を受けると、上記実施の形態１と同様にして、１段目の単位フィルタ部１Ａに入力される信号の周波数領域（帯域）を検出する。
【００５８】
以上で明らかなように、この実施の形態２によれば、広帯域信号に対して、ＡＤ変換器等のハードウエアの制約を受けずに周波数の検出を行うことが可能になる。
また、ハイパスフィルタ部５１又はローパスフィルタ部５２を通過した信号は、（１／２）の単位フィルタ部段数乗分にレート変換されているため、比較的性能の低いＡＤ変換器３４でも使用することが可能になる。
また、信号処理部２の中で、上記実施の形態１の周波数検出装置を実現することが可能なため、アナログ回路と組み合わせて、さらに高精度な周波数検出も可能になる。
【００５９】
実施の形態３．
上記実施の形態１，２では、所定のヒステリシス幅を有するヒステリシスコンパレータ１７を使用して、ｆｓ／４の領域で発生するコンパレータ出力の不定や、ゼロ点通過時に発生するコンパレータ出力の不定を防止するものについて示したが、ヒステリシスコンパレータ１７が有するヒステリシス幅を大きくすると、その分だけ、ｆｓ／４付近での分解能を下げることになり、周波数検出装置の周波数分解能に制限を加えることになる。
【００６０】
そこで、この実施の形態３では、ヒステリシスコンパレータ１７が有するヒステリシス幅を小さな値に設定するようにする。
ただし、この場合、比較対象の信号のレベルが近い状況下では、例えば、雑音等の影響で、ヒステリシスコンパレータ１７の比較結果が反転を繰り返してしまう可能性があるので、比較結果が前回の比較結果と反転しても、ヒステリシスコンパレータ１７が出力するコンパレータ信号が示す比較結果を直ちに変更せず、反転した比較結果が所定回数連続したときに、反転した比較結果を示すコンパレータ信号を出力するようにする。
【００６１】
ここで、図１１はこの発明の実施の形態３による周波数検出装置のヒステリシスコンパレータ１７を示す構成図である。
図１１において、ヒステリシスコンパレータ７１は図１のヒステリシスコンパレータ１７よりもヒステリシス幅が小さな値に設定されているコンパレータであり、絶対値変換部１５により検出された信号レベルと絶対値変換部１６により検出された信号レベルを比較し、その比較結果を示すコンパレータ信号をフリップフロップ７２に出力する処理を実施する。
【００６２】
フリップフロップ７２はヒステリシスコンパレータ７１から出力されたコンパレータ信号がＨレベルになると（ハイパスフィルタ１１の出力信号のレベル＞ローパスフィルタ１２の出力信号のレベル）、Ｈレベルのコンパレータ信号をサンプリングクロックの立ち上がりエッジで保持して、Ｈレベルのコンパレータ信号の出力を継続する一方、ヒステリシスコンパレータ７１から出力されたコンパレータ信号がＬレベルになると（ハイパスフィルタ１１の出力信号のレベル＜ローパスフィルタ１２の出力信号のレベル）、Ｌレベルのコンパレータ信号をサンプリングクロックの立ち上がりエッジで保持して、Ｌレベルのコンパレータ信号の出力を継続する処理を実施する。
【００６３】
フリップフロップ７３はフリップフロップ７２から出力されたコンパレータ信号がＨレベルになると、Ｈレベルのコンパレータ信号をサンプリングクロックの立ち上がりエッジで保持して、Ｈレベルのコンパレータ信号の出力を継続する一方、フリップフロップ７２から出力されたコンパレータ信号がＬレベルになると、Ｌレベルのコンパレータ信号をサンプリングクロックの立ち上がりエッジで保持して、Ｌレベルのコンパレータ信号の出力を継続する処理を実施する。
フリップフロップ７４はフリップフロップ７３から出力されたコンパレータ信号がＨレベルになると、Ｈレベルのコンパレータ信号をサンプリングクロックの立ち上がりエッジで保持して、Ｈレベルのコンパレータ信号の出力を継続する一方、フリップフロップ７３から出力されたコンパレータ信号がＬレベルになると、Ｌレベルのコンパレータ信号をサンプリングクロックの立ち上がりエッジで保持して、Ｌレベルのコンパレータ信号の出力を継続する処理を実施する。
【００６４】
４端子ＡＮＤゲート７５はフリップフロップ７２，７３，７４から出力されたコンパレータ信号及びフリップフロップ７９から出力された反転コンパレータ信号のすべてがＨレベルであれば、Ｈレベルのコンパレータ信号を出力し、少なくとも１つの信号がＬレベルであれば、Ｌレベルのコンパレータ信号を出力する処理を実施する。
４端子ＮＡＮＤゲート７６はフリップフロップ７２，７３，７４，７９から出力された反転コンパレータ信号のすべてがＬレベルであれば、Ｈレベルのコンパレータ信号を出力し、少なくとも１つの反転コンパレータ信号がＨレベルであれば、Ｌレベルのコンパレータ信号を出力する処理を実施する。
【００６５】
ＯＲゲート７７は４端子ＡＮＤゲート７５から出力されたコンパレータ信号と４端子ＮＡＮＤゲート７５から出力されたコンパレータ信号の論理和を求める処理を実施する。
ＡＮＤゲート７８はサンプリングクロックがＨレベルの期間、ＯＲゲート７７の出力信号をフリップフロップ７９に与え、サンプリングクロックがＬレベルの期間、Ｌレベルの信号をフリップフロップ７９に与える処理を実施する。
【００６６】
フリップフロップ７９は４端子ＡＮＤゲート７５から出力されたコンパレータ信号がＨレベルになると、Ｈレベルのコンパレータ信号をＡＮＤゲート７８の出力信号の立ち上がりエッジで保持して、Ｈレベルのコンパレータ信号の出力を継続する一方、４端子ＡＮＤゲート７５から出力されたコンパレータ信号がＬレベルになると、Ｌレベルのコンパレータ信号をＡＮＤゲート７８の出力信号の立ち上がりエッジで保持して、Ｌレベルのコンパレータ信号の出力を継続する処理を実施する。
また、フリップフロップ７９は外部に出力するコンパレータ信号の反転コンパレータ信号を４端子ＡＮＤゲート７５及び４端子ＮＡＮＤゲート７６に出力する。
【００６７】
以上で明らかなように、この実施の形態３によれば、ヒステリシスコンパレータ７１の後段にフリップフロップ７２〜７４等を設けることで、ヒステリシスコンパレータ７１の比較結果が前回の比較結果と反転しても、ヒステリシスコンパレータ７９が出力するコンパレータ信号が示す比較結果を直ちに変更せず、反転した比較結果が所定回数（図１１の例では、３回）連続したときに、ヒステリシスコンパレータ７９が反転した比較結果を示すコンパレータ信号を出力するように構成したので、ヒステリシスコンパレータ７１が有するヒステリシス幅を小さな値に設定しても、雑音等の影響を受けずに、安定的なコンパレータ信号を出力することができる効果を奏する。
【００６８】
実施の形態４．
図１２はこの発明の実施の形態４による周波数検出装置を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
信号入力端子１０ａは例えば直交復調回路により直交分解された信号の同相成分（Ｉ−ｃｈ）を入力する端子である。
信号入力端子１０ｂは例えば直交復調回路により直交分解された信号の直交成分（Ｑ−ｃｈ）を入力する端子である。
ハイパスフィルタ１１ａ，１１ｂは図１のハイパスフィルタ１１と同様に、ＦＩＲフィルタで構成されている高域通過フィルタであり、フィルタの減衰特性が信号帯域の中央に対して、線対称な特性を有している。
ただし、ハイパスフィルタ１１ａは、信号入力端子１０ａから入力された同相成分（Ｉ−ｃｈ）を入力し、ハイパスフィルタ１１ｂは、信号入力端子１０ｂから入力された直交成分（Ｑ−ｃｈ）を入力する。
なお、ハイパスフィルタ１１ａは第１の高域通過フィルタを構成し、ハイパスフィルタ１１ｂは第２の高域通過フィルタを構成している。
【００６９】
ローパスフィルタ１２ａ，１２ｂはハイパスフィルタ１１ａ，１１ｂと並列に接続されており、図１のローパスフィルタ１２と同様に、ＦＩＲフィルタで構成されている低域通過フィルタであり、フィルタの減衰特性が信号帯域の中央に対して、線対称な特性を有している。
ただし、ローパスフィルタ１２ａは、信号入力端子１０ａから入力された同相成分（Ｉ−ｃｈ）を入力し、ローパスフィルタ１２ｂは、信号入力端子１０ｂから入力された直交成分（Ｑ−ｃｈ）を入力する。
なお、ローパスフィルタ１２ａは第１の低域通過フィルタを構成し、ローパスフィルタ１２ｂは第２の低域通過フィルタを構成している。
【００７０】
間引き処理部１３ａはハイパスフィルタ１１ａの出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。なお、間引き処理部１３ａは第１の間引き処理部を構成している。
間引き処理部１４ａはローパスフィルタ１２ａの出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。なお、間引き処理部１４ａは第２の間引き処理部を構成している。
間引き処理部１３ｂはハイパスフィルタ１１ｂの出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。なお、間引き処理部１３ｂは第３の間引き処理部を構成している。
間引き処理部１４ｂはローパスフィルタ１２ｂの出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。なお、間引き処理部１４ｂは第４の間引き処理部を構成している。
【００７１】
絶対値変換部１５’は間引き処理部１３ａによる間引き処理後の信号のレベル（絶対値）を検出する処理を実施する。
図１２の例では、絶対値変換部１５’が間引き処理部１３ａによる間引き処理後の信号のレベルを検出しているが、間引き処理部１３ｂによる間引き処理後の信号のレベルを検出するようにしてもよい。また、ハイパスフィルタ１１ａ，１１ｂの出力信号のレベルを検出するようにしてもよい。
絶対値変換部１６’は間引き処理部１４ｂによる間引き処理後の信号のレベル（絶対値）を検出する処理を実施する。
図１２の例では、絶対値変換部１６’が間引き処理部１４ｂによる間引き処理後の信号のレベルを検出しているが、間引き処理部１４ａによる間引き処理後の信号のレベルを検出するようにしてもよい。また、ローパスフィルタ１２ａ，１２ｂの出力信号のレベルを検出するようにしてもよい。
【００７２】
信号選択スイッチ１９ａは外部内部制御セレクタ１８から出力されたコンパレータ信号又は外部制御信号にしたがって、間引き処理部１３ａによる間引き処理後の信号又は間引き処理部１４ａによる間引き処理後の信号のうち、レベルが高い方の信号を選択して、次段の単位フィルタ部（または信号処理部２）に出力する。
信号選択スイッチ１９ｂは外部内部制御セレクタ１８から出力されたコンパレータ信号又は外部制御信号にしたがって、間引き処理部１３ｂによる間引き処理後の信号又は間引き処理部１４ｂによる間引き処理後の信号のうち、レベルが高い方の信号を選択して、次段の単位フィルタ部（または信号処理部２）に出力する。
信号出力端子２３ａは信号選択スイッチ１９ａにより選択された信号を出力する端子である。
信号出力端子２３ｂは信号選択スイッチ１９ｂにより選択された信号を出力する端子である。
【００７３】
上記実施の形態１では、単位フィルタ部１Ａ，１Ｂ，１Ｃを構成しているハイパスフィルタ１１の位相特性とローパスフィルタ１２の位相特性が、同相又は逆相である必要があるため、最低でも３タップのＦＩＲフィルタで構成する必要がある（図２を参照）。
そのため、信号がフィルタに入力されてから出力されるまでに、最低３サンプルクロックの遅延が発生する。
【００７４】
そこで、この実施の形態４では、遅延の発生を抑えて、より高速な周波数検出を可能にするために、例えば、直交復調回路により直交分解された信号の同相成分（Ｉ−ｃｈ）と直交成分（Ｑ−ｃｈ）を入力するようにして、単位フィルタ部１Ａ，１Ｂ，１Ｃを構成しているハイパスフィルタ１１ａ，１１ｂ及びローパスフィルタ１２ａ，１２ｂが、２タップのＦＩＲフィルタで構成できるようにしている。
ここで、図１３は２タップのＦＩＲフィルタの構成例を示している。
【００７５】
２タップのＦＩＲフィルタで構成されているハイパスフィルタ１１ａ，１１ｂとローパスフィルタ１２ａ，１２ｂの周波数特性は、図１４に示すように、通過位相が直交しているため、ヒステリシスコンパレータ１７が接続されている端子の信号の位相が同相になっている（間引き処理部１３ａの出力信号と間引き処理部１４ｂの出力信号の位相が同相になっている）。
そのため、上記実施の形態１と同様に、ヒステリシスコンパレータ１７がリアルタイムに信号レベルを比較することができる。
【００７６】
以上で明らかなように、この実施の形態４によれば、単位フィルタ部１Ａ，１Ｂ，１Ｃを構成しているハイパスフィルタ１１ａ，１１ｂ及びローパスフィルタ１２ａ，１２ｂを、２タップのＦＩＲフィルタで構成できるようになる。このため、上記実施の形態１よりも遅延の発生を抑えて、より高速な周波数検出を行うことができる効果を奏する。
【００７７】
実施の形態５．
図１５はこの発明の実施の形態５による周波数検出装置を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
図１５において、可変フィルタ部１はＮ個の単位フィルタ部１Ａ，・・・，１Ｎが従属に接続されて構成されている。
信号保持部８１は最終段の単位フィルタ部１Ｎに入力される信号をフィルタ遅延時間（最終段の単位フィルタ部１Ｎのハイパスフィルタ１１及びローパスフィルタ１２における信号遅延時間）だけ保持する。
除算処理部８２は最終段の単位フィルタ部１Ｎの信号選択スイッチ１９により選択された出力信号のレベルを信号保持部８１により保持されている入力信号のレベルで除算し、その除算の結果（信号利得）をルックアップテーブル８３に出力する処理を実施する。
【００７８】
ルックアップテーブル８３は信号利得と周波数の対応関係を記憶しており、除算処理部８２から出力された信号利得に対応する周波数を信号処理部２に出力する処理を実施する。
なお、信号保持部８１、除算処理部８２及びルックアップテーブル８３から周波数検出部が構成されている。
【００７９】
次に動作について説明する。
最終段の単位フィルタ部１Ｎにおける入出力の利得は、ハイパスフィルタ１１及びローパスフィルタ１２の通過帯において、単調増加又は単調減少する特性を有しており、間引き処理部１３，１４の間引き処理により、ハイパスフィルタ１１の通過帯は、ローパスフィルタ１２の通過帯に重なるように折り返してくる。
そのため、選択されたフィルタ形状の情報と利得情報を簡単なルックアップテーブルで比較することで、精度が高い周波数検出を高速に行うことができる。
【００８０】
そこで、この実施の形態５では、以下のようにして、周波数を検出する。
信号保持部８１は、最終段の単位フィルタ部１Ｎに入力される信号をフィルタ遅延時間（最終段の単位フィルタ部１Ｎのハイパスフィルタ１１及びローパスフィルタ１２における信号遅延時間）だけ保持したのち、その入力信号を除算処理部８２に出力する。
除算処理部８２は、最終段の単位フィルタ部１Ｎの信号選択スイッチ１９により選択された出力信号のレベルを信号保持部８１から出力された入力信号のレベルで除算し、その除算の結果（信号利得）をルックアップテーブル８３に出力する。
ルックアップテーブル８３は、除算処理部８２から信号利得を受けると、その信号利得に対応する周波数を特定し、その周波数を信号処理部２に出力する。
【００８１】
以上で明らかなように、この実施の形態５によれば、最終段の単位フィルタ部１Ｎの選択スイッチ１９により選択された出力信号のレベルを最終段の単位フィルタ部１Ｎに入力される信号のレベルで除算し、その除算の結果である信号利得から入力信号の周波数を検出するように構成したので、上記実施の形態１と同様に、半導体回路への集積化に適する簡便なハードウエア構成で、周波数を高速に検出することができる効果を奏する。
【００８２】
実施の形態６．
図１６はこの発明の実施の形態６による周波数検出装置を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
単位フィルタ部１Ｂ，１Ｃにおける信号スルー部９１は前段の単位フィルタ部１Ａ，１Ｂから出力された信号を遅延なしで間引き処理部９２にスルーする。
単位フィルタ部１Ｂ，１Ｃにおける間引き処理部９２は信号スルー部９１の出力信号の半分を間引く処理（サンプリングレートが１／２になるように情報を間引く処理）を実施する。
なお、信号スルー部９１及び間引き処理部９２からスルー経路が構成されている。
【００８３】
単位フィルタ部１Ｂ，１Ｃにおける信号選択スイッチ９３は制御部６からスルー経路選択信号を受けると、間引き処理部９２の出力信号を選択して次段の単位フィルタ部１Ｃ（または信号処理部５）に出力し、制御部６から外部制御信号を受けると、その外部制御信号にしたがって間引き処理部１３の出力信号又は間引き処理部１４の出力信号を選択して次段の単位フィルタ部１Ｃ（または信号処理部５）に出力する処理を実施する。
なお、信号選択スイッチ９３は信号選択部を構成している。
【００８４】
信号処理部５は図１の信号処理部２と同様に、例えばＦＦＴや復調処理などの信号処理を実施するほか、単位フィルタ部１Ｃの出力信号を収集して、その出力信号を制御部６に出力する処理を実施する。
制御部６は単位フィルタ部１Ａの信号選択スイッチ１９や単位フィルタ部１Ｂ，１Ｃの信号選択スイッチ９３により選択される出力信号を順次切り替えて、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃにおける間引き処理部１３の出力信号と間引き処理部１４の出力信号を収集し、双方の出力信号のレベルを比較する処理を実施する。
また、制御部６は各段の単位フィルタ部１Ａ，１Ｂ，１Ｃにおける間引き処理部１３の出力信号と間引き処理部１４の出力信号とのレベル比較の結果から信号入力端子１０より入力された信号の周波数を検出する処理を実施する。
なお、制御部６はレベル比較部及び周波数検出部を構成している。
【００８５】
次に動作について説明する。
上記実施の形態１でも、制御部３から出力された外部制御信号によって単位フィルタ部１Ａ，１Ｂ，１Ｃの出力信号を選択することができるが、この場合、２点探索法で周波数探索を行う際に、後段のフィルタ（単位フィルタ部１Ｂ，１Ｃ）の減衰特性によって信号の観測が困難な場合があり、また、後段のフィルタの遅延によって無駄時間が発生する場合がある。
そこで、この実施の形態６では、後段のフィルタ（単位フィルタ部１Ｂ，１Ｃ）の減衰特性や遅延時間の影響を受けずに、周波数を検出することができるようにしている。
具体的には、以下の通りである。
【００８６】
まず、制御部６は、１段目の単位フィルタ部１Ａにおける間引き処理部１３の出力信号（ハイパスフィルタ１１を通過した信号）を収集する。
この場合、制御部６は、間引き処理部１３の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ａの信号選択スイッチ１９に出力し、スルー経路の選択を指示するスルー経路選択信号を単位フィルタ部１Ｂ，１Ｃの信号選択スイッチ９３に出力する。
単位フィルタ部１Ａの信号選択スイッチ１９は、制御部６から間引き処理部１３の出力信号の選択を指示する外部制御信号を受けると、間引き処理部１３の出力信号を選択して２段目の単位フィルタ部１Ｂに出力する。
【００８７】
２段目の単位フィルタ部１Ｂの信号選択スイッチ９３は、制御部６からスルー経路の選択を指示するスルー経路選択信号を受けると、間引き処理部９２の出力信号（１段目の単位フィルタ部１Ａにおける間引き処理部１３の出力信号が、信号スルー部９１を遅延なしでスルーされて、間引き処理部９２で間引かれた信号）を選択して３段目の単位フィルタ部１Ｃに出力する。
３段目の単位フィルタ部１Ｂの信号選択スイッチ９３は、制御部６からスルー経路の選択を指示するスルー経路選択信号を受けると、間引き処理部９２の出力信号（１段目の単位フィルタ部１Ａにおける間引き処理部１３の出力信号が、信号スルー部９１を遅延なしでスルーされて、間引き処理部９２で間引かれた信号）を選択して信号処理部５に出力する。
信号処理部５は、３段目の単位フィルタ部１Ｃの出力信号を受けると、その出力信号を制御部６に出力する。
【００８８】
次に、制御部６は、１段目の単位フィルタ部１Ａにおける間引き処理部１４の出力信号（ローパスフィルタ１２を通過した信号）を収集する。
この場合、制御部６は、間引き処理部１４の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ａの信号選択スイッチ１９に出力し、スルー経路の選択を指示するスルー経路選択信号を単位フィルタ部１Ｂ，１Ｃの信号選択スイッチ９３に出力する。
単位フィルタ部１Ａの信号選択スイッチ１９は、制御部６から間引き処理部１４の出力信号の選択を指示する外部制御信号を受けると、間引き処理部１４の出力信号を選択して２段目の単位フィルタ部１Ｂに出力する。
【００８９】
２段目の単位フィルタ部１Ｂの信号選択スイッチ９３は、制御部６からスルー経路の選択を指示するスルー経路選択信号を受けると、間引き処理部９２の出力信号（１段目の単位フィルタ部１Ａにおける間引き処理部１４の出力信号が、信号スルー部９１を遅延なしでスルーされて、間引き処理部９２で間引かれた信号）を選択して３段目の単位フィルタ部１Ｃに出力する。
３段目の単位フィルタ部１Ｂの信号選択スイッチ９３は、制御部６からスルー経路の選択を指示するスルー経路選択信号を受けると、間引き処理部９２の出力信号（１段目の単位フィルタ部１Ａにおける間引き処理部１４の出力信号が、信号スルー部９１を遅延なしでスルーされて、間引き処理部９２で間引かれた信号）を選択して信号処理部５に出力する。
信号処理部５は、３段目の単位フィルタ部１Ｃの出力信号を受けると、その出力信号を制御部６に出力する。
【００９０】
制御部６は、上記のようにして、信号処理部５から１段目の単位フィルタ部１Ａにおける間引き処理部１３の出力信号と、１段目の単位フィルタ部１Ａにおける間引き処理部１４の出力信号とを受けると、双方の出力信号のレベルを比較する。
制御部６は、間引き処理部１３の出力信号のレベルが間引き処理部１４の出力信号のレベルより高ければ、間引き処理部１３の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ａの信号選択スイッチ１９に出力する。
一方、間引き処理部１３の出力信号のレベルが間引き処理部１４の出力信号のレベルより低ければ、間引き処理部１４の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ａの信号選択スイッチ１９に出力する。
【００９１】
次に、制御部６は、２段目の単位フィルタ部１Ｂにおける間引き処理部１３の出力信号（ハイパスフィルタ１１を通過した信号）を収集する。
この場合、制御部６は、間引き処理部１３の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｂの信号選択スイッチ９３に出力し、スルー経路の選択を指示するスルー経路選択信号を単位フィルタ部１Ｃの信号選択スイッチ９３に出力する。
単位フィルタ部１Ｂの信号選択スイッチ９３は、制御部６から間引き処理部１３の出力信号の選択を指示する外部制御信号を受けると、間引き処理部１３の出力信号を選択して３段目の単位フィルタ部１Ｃに出力する。
【００９２】
３段目の単位フィルタ部１Ｃの信号選択スイッチ９３は、制御部６からスルー経路の選択を指示するスルー経路選択信号を受けると、間引き処理部９２の出力信号（２段目の単位フィルタ部１Ｂにおける間引き処理部１３の出力信号が、信号スルー部９１を遅延なしでスルーされて、間引き処理部９２で間引かれた信号）を選択して信号処理部５に出力する。
信号処理部５は、３段目の単位フィルタ部１Ｃの出力信号を受けると、その出力信号を制御部６に出力する。
【００９３】
次に、制御部６は、２段目の単位フィルタ部１Ｂにおける間引き処理部１４の出力信号（ローパスフィルタ１２を通過した信号）を収集する。
この場合、制御部６は、間引き処理部１４の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｂの信号選択スイッチ９３に出力し、スルー経路の選択を指示するスルー経路選択信号を単位フィルタ部１Ｃの信号選択スイッチ９３に出力する。
単位フィルタ部１Ｂの信号選択スイッチ９３は、制御部６から間引き処理部１４の出力信号の選択を指示する外部制御信号を受けると、間引き処理部１４の出力信号を選択して３段目の単位フィルタ部１Ｃに出力する。
【００９４】
３段目の単位フィルタ部１Ｃの信号選択スイッチ９３は、制御部６からスルー経路の選択を指示するスルー経路選択信号を受けると、間引き処理部９２の出力信号（２段目の単位フィルタ部１Ｂにおける間引き処理部１４の出力信号が、信号スルー部９１を遅延なしでスルーされて、間引き処理部９２で間引かれた信号）を選択して信号処理部５に出力する。
信号処理部５は、３段目の単位フィルタ部１Ｃの出力信号を受けると、その出力信号を制御部６に出力する。
【００９５】
制御部６は、上記のようにして、信号処理部５から２段目の単位フィルタ部１Ｂにおける間引き処理部１３の出力信号と、２段目の単位フィルタ部１Ｂにおける間引き処理部１４の出力信号とを受けると、双方の出力信号のレベルを比較する。
制御部６は、間引き処理部１３の出力信号のレベルが間引き処理部１４の出力信号のレベルより高ければ、間引き処理部１３の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｂの信号選択スイッチ９３に出力する。
一方、間引き処理部１３の出力信号のレベルが間引き処理部１４の出力信号のレベルより低ければ、間引き処理部１４の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｂの信号選択スイッチ９３に出力する。
【００９６】
次に、制御部６は、３段目の単位フィルタ部１Ｃにおける間引き処理部１３の出力信号（ハイパスフィルタ１１を通過した信号）を収集する。
この場合、制御部６は、間引き処理部１３の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｃの信号選択スイッチ９３に出力する。
単位フィルタ部１Ｃの信号選択スイッチ９３は、制御部６から間引き処理部１３の出力信号の選択を指示する外部制御信号を受けると、間引き処理部１３の出力信号を選択して信号処理部５に出力する。
信号処理部５は、３段目の単位フィルタ部１Ｃの出力信号を受けると、その出力信号を制御部６に出力する。
【００９７】
次に、制御部６は、３段目の単位フィルタ部１Ｃにおける間引き処理部１４の出力信号（ローパスフィルタ１２を通過した信号）を収集する。
この場合、制御部６は、間引き処理部１４の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｃの信号選択スイッチ９３に出力する。
単位フィルタ部１Ｃの信号選択スイッチ９３は、制御部６から間引き処理部１４の出力信号の選択を指示する外部制御信号を受けると、間引き処理部１４の出力信号を選択して信号処理部５に出力する。
信号処理部５は、３段目の単位フィルタ部１Ｃの出力信号を受けると、その出力信号を制御部６に出力する。
【００９８】
制御部６は、上記のようにして、信号処理部５から３段目の単位フィルタ部１Ｃにおける間引き処理部１３の出力信号と、３段目の単位フィルタ部１Ｃにおける間引き処理部１４の出力信号とを受けると、双方の出力信号のレベルを比較する。
制御部６は、間引き処理部１３の出力信号のレベルが間引き処理部１４の出力信号のレベルより高ければ、間引き処理部１３の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｃの信号選択スイッチ９３に出力する。
一方、間引き処理部１３の出力信号のレベルが間引き処理部１４の出力信号のレベルより低ければ、間引き処理部１４の出力信号の選択を指示する外部制御信号を単位フィルタ部１Ｃの信号選択スイッチ９３に出力する。
【００９９】
制御部６は、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃの出力信号を選択すると、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃの出力信号の選択結果から、上記実施の形態１と同様にして、入力信号の周波数を検出する。
【０１００】
以上で明らかなように、この実施の形態６によれば、可変フィルタ部１を構成している各段の単位フィルタ部１Ａ，１Ｂ，１Ｃの信号選択スイッチ１９，９３により選択される出力信号を順次切り替えて、各段の単位フィルタ部１Ａ，１Ｂ，１Ｃにおける間引き処理部１３の出力信号と間引き処理部１４の出力信号を収集して、双方の出力信号のレベルを比較し、その比較結果から入力信号の周波数を検出するように構成したので、後段のフィルタ（単位フィルタ部１Ｂ，１Ｃ）の減衰特性や遅延時間の影響を受けずに、半導体回路への集積化に適する簡便なハードウエア構成で、高速に周波数を検出することができる効果を奏する。
【符号の説明】
【０１０１】
１  可変フィルタ部、１Ａ，１Ｂ，１Ｃ，１Ｎ  単位フィルタ部、２  信号処理部、３  制御部（周波数検出部）、４  クロック生成部、５  信号処理部、６  制御部（レベル比較部、周波数検出部）、１０，１０ａ，１０ｂ  信号入力端子、１１  ハイパスフィルタ（高域通過フィルタ）、１１ａ  ハイパスフィルタ（第１の高域通過フィルタ）、１１ｂ  ハイパスフィルタ（第２の高域通過フィルタ）、１２  ローパスフィルタ（低域通過フィルタ）、１２ａ  ローパスフィルタ（第１の低域通過フィルタ）、１２ｂ  ローパスフィルタ（第２の低域通過フィルタ）、１３，１３ａ  間引き処理部（第１の間引き処理部）、１３ｂ  間引き処理部（第３の間引き処理部）、１４，１４ａ  間引き処理部（第２の間引き処理部）、１４ｂ  間引き処理部（第４の間引き処理部）、１５，１５’，１６，１６’  絶対値変換部（信号選択部）、１７  ヒステリシスコンパレータ（信号選択部）、１８  外部内部制御セレクタ（信号選択部）、１９，１９ａ，１９ｂ  信号選択スイッチ（信号選択部）、２０  コンパレータ出力端子、２１  外部制御信号入力端子、２２  外部内部制御選択信号入力端子、２３，２３ａ，２３ｂ  信号出力端子、３１  トランスコンダクタンスアンプ部、３２  サンプリングクロック分周回路、３３  サンプリングクロック分周回路、３４  Ａ／Ｄ変換器、４１  制御パターン生成部、４１ａ  信号選択回路、４２  アナログ演算部、５１  ハイパスフィルタ部、５２  ローパスフィルタ部、５３  ダミー容量部、５４  コンパレータ部、５５  出力バッファ部、６１  フリップフロップ、６２  セレクタ、６３  インバータ、６４，６５  ＡＮＤゲート、７１  ヒステリシスコンパレータ、７２，７３，７４，７９  フリップフロップ、７５  ４端子ＡＮＤゲート、７６  ４端子ＮＡＮＤゲート、７７  ＯＲゲート、７８  ＡＮＤゲート、８１  信号保持部（周波数検出部）、８２  除算処理部（周波数検出部）、８３  ルックアップテーブル（周波数検出部）、９１  信号スルー部（スルー経路）、９２  間引き処理部（スルー経路）、９３  信号選択スイッチ（信号選択部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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