(57)【要約】【課題】素子分離領域に埋め込まれる絶縁膜に効率良く応力を残留させる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板に形成した溝内に絶縁膜を埋め込む工程と、埋め込まれた前記絶縁膜上を覆うように被覆膜を形成する工程と、前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、を含む。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
半導体基板に形成した溝内に絶縁膜を埋め込む工程と、
埋め込まれた前記絶縁膜上を覆うように被覆膜を形成する工程と、
前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
半導体基板上に、所定のパターンを有する膜を形成する工程と、
前記膜をマスクとして用いて前記半導体基板にエッチングを施し、前記所定のパターンを有する溝を前記半導体基板に形成する工程と、
前記溝内および前記膜の前記所定のパターンの開口内に、絶縁膜を埋め込む工程と、
前記埋め込まれた前記絶縁膜上および前記膜上を覆うように被覆膜を形成する工程と、
前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項３】
前記素子分離領域は、前記素子分離領域に隣接するｎ型トランジスタのチャネル領域にチャネル方向の引張歪みを発生させる請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は、ＴＥＯＳ（Ｔｅｔｒａ-Ｅｔｈｙｌ-Ｏｒｔｈｏ-Ｓｉｌｉｃａｔｅ）膜であり、
前記熱処理により、シリコン酸化膜からなる前記素子分離領域を形成する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記被覆膜は、前記絶縁膜よりも弾性定数が高い請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の駆動力を高めるため、チャネル領域に歪みを発生させ、キャリアの移動度を高める技術が知られている。例えば、ｎ型ＭＩＳＦＥＴのチャネル領域に対してチャネル方向の引張歪みを与えることによってキャリアである電子の移動度を高めることができ、また、ｐ型ＭＩＳＦＥＴのチャネル領域に対してチャネル方向の圧縮歪みを与えることによってキャリアである正孔の移動度を高めることができる。
【０００３】
例えば、特許文献１では、素子分離領域に引張応力または圧縮応力を内包する絶縁膜を埋め込こんだ半導体装置が提案されている。この半導体装置によれば、絶縁膜の内包する引張応力または圧縮応力に基づいてチャネル領域に引張歪みまたは圧縮歪みを発生させ、キャリアの移動度を向上させることができる。
【特許文献１】特開２００７−１４２１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、素子分離領域に埋め込まれる絶縁膜に効率良く応力を残留させる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板に形成した溝内に絶縁膜を埋め込む工程と、埋め込まれた前記絶縁膜上を覆うように被覆膜を形成する工程と、前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、を含む半導体装置の製造方法を提供する。
【０００６】
また、本発明の他の一態様は、半導体基板上に、所定のパターンを有する膜を形成する工程と、前記膜をマスクとして用いて前記半導体基板にエッチングを施し、前記所定のパターンを有する溝を前記半導体基板に形成する工程と、前記溝内および前記膜の前記所定のパターンの開口内に、絶縁膜を埋め込む工程と、前記埋め込まれた前記絶縁膜上および前記膜上を覆うように被覆膜を形成する工程と、前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、素子分離領域に埋め込まれる絶縁膜に応力を効率良く残留させることができる。
【発明を実施するための最良の形態】
【０００８】
[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。この半導体装置１は、図１に示すように、主に、半導体基板２と、素子分離領域３と、素子分離領域３により互いに分離された２つのｎ型ＭＩＳＦＥＴ４と、を備えて概略構成されている。
【０００９】
半導体基板２は、Ｓｉ結晶等のＳｉを主成分とするＳｉ系結晶からなる。また、半導体基板２は、異なる結晶から構成されても良い。また、ｎ型ＭＩＳＦＥＴ４が形成される半導体基板２の面方位は、例えば{１００}である。面方位が{１００}の場合、チャネル方向に引張歪みを発生させることにより、キャリアである電子の移動度を向上させることができる。なお、{１００}とは、（１００）、および（１００）と等価な面方位を表す。
【００１０】
素子分離領域３は、ＳＴＩ（Shallow Trench Isolation）構造を有し、半導体基板２上に形成された所定のパターンを有する溝内に素子絶縁膜３３が埋め込まれたものである。この素子絶縁膜３３は、一例として、ＳｉＯ２膜であり、例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）、ポリシラザン等のＳｉを含む絶縁材料に対して熱処理を行うことによって得られるものである。なお、絶縁材料は、熱処理による体積収縮が大きいものが好ましい。
【００１１】
ｎ型ＭＩＳＦＥＴ４は、図１に示すように、ソース・ドレイン領域４０と、チャネル領域４１と、ゲート絶縁膜４２と、ゲート電極４３と、ゲート側壁４４と、を備えて概略構成されている。
【００１２】
ソース・ドレイン領域４０は、一例として、Ａｓ、Ｐ等のｎ型不純物イオンをイオン注入法によって半導体基板２の表面近傍に注入することによって形成される。
【００１３】
チャネル領域４１のチャネル方向は、例えば、<１１０>である。なお、<１１０>は、[１１０]、および[１１０]と等価な方向を表す。
【００１４】
ゲート絶縁膜４２は、一例として、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、または高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１５】
ゲート電極４３は、一例として、導電型不純物を含む多結晶シリコン、または多結晶シリコンゲルマニウムからなり、導電型不純物としてＡｓ、Ｐ等のｎ型不純物イオンが注入される。なお、ゲート電極４３は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物からなるメタルゲート電極であっても良い。
【００１６】
ゲート側壁４４は、一例として、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁４４は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であっても良い。
【００１７】
以下に、本実施の形態の半導体装置１の製造方法の一例について説明する。
【００１８】
（半導体装置の製造）
図２Ａ（ａ）〜（ｃ）および図２Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、以下においては、主に素子分離領域を形成する工程について図面を参照しながら説明する。
【００１９】
まず、図２Ａ（ａ）に示すように、例えば、熱酸化法を用いて半導体基板２の表面を酸化し、８ｎｍ程度の厚さの第１の酸化膜２１を形成する。なお、第１の酸化膜２１は、ＣＶＤ（Chemical Vapor Deposition）法によって半導体基板２上に堆積させても良い。
【００２０】
続いて、例えば、ＣＶＤ法によって、２００ｎｍ程度の厚さのマスク膜２２を第１の酸化膜２１上に堆積させる。このマスク膜２２は、後述する素子絶縁膜３３に比べて弾性定数が高い材料からなり、一例として、ＳｉＮからなる。また、マスク膜２２は、成膜されたものを第１の酸化膜２１上に貼り合わせても良い。
【００２１】
次に図２Ａ（ｂ）に示すように、半導体基板２上に所定のパターンを有するレジスト膜２３を形成する。具体的には、半導体基板２上にフォトレジストを塗布し、例えば、数μｍ程度の厚みのレジスト膜を形成する。続いて、フォトリソグラフィ法を用いてレジスト膜上に所定のパターンを形成してエッチングを施し、溝３１に対応した開口部３０を有するレジスト膜２３が形成される。
【００２２】
次に図２Ａ（ｃ）に示すように、レジスト膜２３を剥離し、マスク膜２２をマスクとして半導体基板２の表面から、例えば、深さ３００ｎｍ程度のエッチングを施し、溝３１を形成する。
【００２３】
次に図２Ｂ（ｄ）に示すように、例えば、熱酸化法等を用いて溝３１の溝内壁３２を酸化して酸化膜を形成する。
【００２４】
続いて、溝３１内に、例えば、ＣＶＤ法によってＴＥＯＳまたはポリシラザン等のＳｉを含む絶縁材料を用いてシリコン酸化物を堆積させ、素子絶縁膜３３を形成する。続いて、半導体基板２の全体の厚みが所望の厚みになるように、ＣＭＰ（Chemical Mechanical Polishing）加工を行って平坦化する。
【００２５】
次に図２Ｂ（ｅ）に示すように、例えば、ＣＶＤ法によってマスク膜２２および素子絶縁膜３３の上面を覆うように、１０ｎｍ程度の厚さの第２の酸化膜２４を堆積させる。
【００２６】
続いて、例えば、ＣＶＤ法によって、２００ｎｍ程度の厚さの被覆膜２５を第２の酸化膜２４上に堆積させる。この被覆膜２５は、素子絶縁膜３３に比べて弾性定数が高い材料からなり、一例として、ＳｉＮからなる。
【００２７】
続いて、この半導体基板２に対して、例えば、温度を１０５０℃、加熱時間を３０分間として熱処理を行い、素子絶縁膜３３を緻密化し、素子分離領域３を形成する。被覆膜２５は、熱処理に伴う素子絶縁膜３３の体積収縮を拘束するため、熱処理後に形成される素子分離領域３には、例えば、１ＧＰａ以上の体積収縮させる方向の応力（以下圧縮応力とする）が残留する。この圧縮応力は、ｎ型ＭＩＳＦＥＴ４のチャネル領域４１にチャネル方向の引張歪みを発生させる。この引張歪みは、ｎ型ＭＩＳＦＥＴ４の駆動力を向上させるものである。
【００２８】
次に図２Ｂ（ｆ）に示すように、被覆膜２５、第２の酸化膜２４、マスク膜２２および第１の酸化膜２１を剥離し、半導体基板２上の素子分離領域３に隣接する領域にｎ型ＭＩＳＦＥＴ４を形成することにより、図１に示した半導体装置１を得る。
【００２９】
以下に、本実施の形態に係る半導体装置１の素子分離領域、および比較例に係る半導体装置１Ａの素子分離領域の周辺における応力の測定をシミュレーションした結果について説明する。
【００３０】
図３（ａ）は、本発明の第１の実施の形態に係る素子分離領域周辺の断面図であり、（ｂ）は、比較例における素子分離領域周辺の断面図であり、図４は、図３（ａ）に示される本発明の第１の実施の形態に係る半導体装置１内の測定点５および図３（ｂ）に示される半導体装置１Ａ内の測定点６にそれぞれ発生する応力の推移に関するグラフである。なお、図４は、素子分離領域に残留する圧縮応力の向きを正としており、縦軸を応力、横軸を時間としている。また、■は、本実施の形態における測定点５で算出される応力を示し、◆は、比較例における測定点６で算出される応力を示している。
【００３１】
本実施の形態に係る素子分離領域３は、図３（ａ）に示すように、素子絶縁膜３３の上面を第２の酸化膜２４を介して被覆膜２５によって覆った状態で熱処理が行われる。また、比較例では、図３（ｂ）に示すように、半導体基板２上に形成された酸化膜２４Ａおよび被覆膜２５Ａに溝を形成して素子絶縁膜３３Ａを堆積させ、素子絶縁膜３３Ａの上面が開放された状態で熱処理が行われる。また、このシミュレーションでは、熱処理による緻密化によって素子絶縁膜３３、３４Ａに発生する応力に起因して測定点５および測定点６に発生する応力を算出する。なお、このシミュレーションにおける熱処理は、本実施の形態および比較例共に同条件で行われ、その条件は、一例として、温度が１０５０℃、加熱時間が３０分間であり、半導体基板２に形成された素子絶縁膜３３、３３Ａが埋め込まれた溝の深さは３００ｎｍであり、素子絶縁膜３３、３３Ａの上面の幅は１００ｎｍであり、毎分１０℃の割合で昇温した。
【００３２】
図４に示す「Ｉ」は、測定を開始した時点を表している。このときの室温は、２５℃であり、算出された測定点５および測定点６に発生する応力は、共に−１０．８ＭＰａであった。
【００３３】
図４に示す「II」は、素子絶縁膜３３、３４Ａの体積収縮、および粘性挙動による応力の低下が始まる時点を表している。このときの温度は、６５０℃であり、算出された測定点６に発生する応力は、５２０．５ＭＰａであり、測定点５に発生する応力は、１１６９．０ＭＰａであった。
【００３４】
図４に示す「III」は、９００℃の温度保持を開始した時点を表している。このとき、算出された測定点６に発生する応力は、４３５．８ＭＰａであり、測定点５に発生する応力は、８６８．２ＭＰａであった。
【００３５】
図４に示す「IV」は、９００℃の温度保持を終了した時点を表しており、温度保持を行う時間は、３０分間である。このとき、算出された測定点６に発生する応力は、２２１．０ＭＰａであり、測定点５に発生する応力は、４５５．６ＭＰａであった。
【００３６】
図４に示す「Ｖ」は、室温に戻った時点を表している。このとき算出された測定点６に発生する応力は、１３９．４ＭＰａであり、測定点５に発生する応力は、３１３．５ＭＰａであった。
【００３７】
よって、図４に示す「Ｖ」において、本実施の形態の方が、比較例よりも大きい応力が素子分離領域に残留していることが分かる。
【００３８】
なお、「Ｖ」によって残留した応力は、例えば、素子絶縁膜３３として堆積させたシリコン酸化物の体積や組成、堆積方法、被覆膜２５の厚さや材料、および熱処理における温度や時間等の条件を変えることによって制御することができる。例えば、素子絶縁膜３３をＴＥＯＳとオゾン（Ｏ３）を用いた常圧および低圧ＣＶＤ法によって形成するとき、このＣＶＤ法によって溝３１に堆積するＴＥＯＳ膜は、熱処理による体積収縮がオゾン濃度の関数となることが知られている。よってこのオゾン濃度を調整することによって所望の応力を素子絶縁膜３３に残留させることができる。
【００３９】
（第１の実施の形態の効果）
第１の実施の形態によれば、素子絶縁膜３３の上面が第２の酸化膜２４を介して被覆膜２５によって拘束された状態で熱処理が行われるため、素子分離領域３に効率良く圧縮応力を残留させることができる。
【００４０】
[第２の実施の形態]
図５（ａ）〜（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。以下に、第２の実施の形態における半導体装置の製造方法の一例について説明する。主に、素子分離領域を形成する工程について図面を参照しながら説明する。
【００４１】
（半導体装置の製造工程）
まず、図５（ａ）に示すように、半導体基板２上にフォトレジストを塗布し、例えば、数μｍ程度の厚みの所定のパターンを有するレジスト膜２３Ｂを形成する。このとき、溝３１Ｂに対応する開口部３０Ｂがレジスト膜２３Ｂ上に形成される。
【００４２】
次に、図５（ｂ）に示すように、フォトリソグラフィ法を用いてレジスト膜２３Ｂをマスクとして半導体基板２の表面から、例えば、３００ｎｍ程度のエッチングを施し、溝３１Ｂを形成する。
【００４３】
次に図５（ｃ）に示すように、例えば、熱酸化法を用いて溝３１Ｂの溝内壁３２Ｂを酸化して酸化膜を形成し、続いて、溝３１Ｂ内に、例えば、ＣＶＤ法によってＴＥＯＳまたはポリシラザン等の絶縁材料を用いてシリコン酸化物を堆積し、素子絶縁膜３５を形成する。続いて、半導体基板２の全体の厚みが所望の厚みになるように、ＣＭＰ加工を行って平坦化する。
【００４４】
続いて、例えば、ＣＶＤ法によって素子絶縁膜３５の上面を覆うように、１０ｎｍ程度の厚さの酸化膜２６を堆積させる。続いて、例えば、ＣＶＤ法によって、２００ｎｍ程度の厚さの被覆膜２７を酸化膜２６上に堆積させる。
【００４５】
続いて、この半導体基板２に対して、例えば、温度を１０５０℃、加熱時間を３０分間として熱処理を行い、素子絶縁膜３５を緻密化し、素子分離領域３Ｂを形成する。被覆膜２７は、熱処理に伴う素子絶縁膜３５の体積収縮を拘束するため、熱処理後に形成される素子分離領域３Ｂには、例えば、１ＧＰａ以上の体積収縮させる方向の圧縮応力が残留する。
【００４６】
次に図５（ｄ）に示すように、被覆膜２７および酸化膜２６、を剥離し、半導体基板２上にｎ型ＭＩＳＦＥＴ４を形成することにより、半導体装置を得る。
【００４７】
（第２の実施の形態の効果）
上記した第２の実施の形態によれば、素子絶縁膜３５の上面が酸化膜２６を介して被覆膜２７によって拘束された状態で熱処理が行われるため、素子分離領域３Ｂに効率良く圧縮応力を残留させることができる。
【００４８】
上記した第１および第２の実施の形態においては、素子分離領域に、ｎ型ＭＩＳＦＥＴのチャネル領域にチャネル方向の引張歪みを発生させる圧縮応力を残留させたが、ｐ型およびｎ型ＭＩＳＦＥＴが半導体基板上に形成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の半導体装置にこの素子分離領域を形成しても良い。素子分離領域に残留する圧縮応力は、ｐ型ＭＩＳＦＥＴに対しては、駆動力を向上させるチャネル方向の歪みとは逆向きの歪みを発生させる。しかし、例えば、ｐ型ＭＩＳＦＥＴのチャネル方向に圧縮歪みを発生させる応力を内包するＳｉＧｅを埋め込んでｐ型ＭＩＳＦＥＴのソース・ドレイン領域を形成する場合は、エッチングによって半導体基板上の素子分離領域の近傍に開口を形成し、その開口にＳｉＧｅを埋め込むので、素子分離領域の圧縮応力がｐ型ＭＩＳＦＥＴのチャネル領域に及ぼす影響を抑制することができる。
【００４９】
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
【図面の簡単な説明】
【００５０】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】図２Ａ（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】図２Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】図３（ａ）は、本発明の第１の実施の形態に係る素子分離領域周辺の断面図であり、（ｂ）は、比較例における素子分離領域周辺の断面図である。
【図４】図４は、本発明の第１の実施の形態に係る測定点に発生する応力の推移に関するグラフである。
【図５】図５（ａ）〜（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５１】
１…半導体装置、２…半導体基板、３、３Ｂ…素子分離領域、４…ｎ型ＭＩＳＦＥＴ、２５…被覆膜、３１、３１Ｂ…溝、３３、３３Ａ、３５…素子絶縁膜、４０…ソース・ドレイン領域、４１…チャネル領域
【図１】
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【図２Ａ】
2010123849.tif 000004
【図２Ｂ】
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【図３】
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【図４】
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【図５】
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