(57)【要約】【課題】ドライバ回路のドライブ能力をプリンター装置の特性に合わせて適切に設定する。【解決手段】ドライバ回路は、シフトレジスタ１、印字データ保持回路２、制御データ保持回路３、出力回路４から形成されている。印字データ保持回路２で保持された印字データData2、制御データ保持回路３に保持された制御データData1は、それぞれ出力回路４に印加される。そして、出力回路４は、制御データ保持回路３に保持された印字データData2に応じた出力電圧を出力する。この時、出力回路４のドライブ能力（出力電圧の立ち上がり時間／立ち下がり時間）は、制御データ保持回路３に保持された制御データData1に応じて可変制御されるように構成されている。【選択図】図１
2010125824.tif 000002
【特許請求の範囲】
【請求項１】
印字データに応じて、ハイレベルとローレベルの出力電圧を交互に出力する出力回路と、制御データを保持する制御データ保持回路と、を備え、
前記出力回路は、前記制御データ保持回路に保持された制御データに応じて、前記出力電圧の立ち上がり時間及び立ち下がり時間が制御可能に構成されたことを特徴とするドライバ回路。
【請求項２】
前記出力回路は、
出力端子と、
ハイレベルを供給する第１のラインと、
ローレベルを供給する第２のラインと、
前記出力端子と前記第１のラインの間に接続された複数の第１のトランジスタと、
前記出力端子と前記第２のラインの間に接続された複数の第２のトランジスタと、
前記複数の第１のトランジスタの中から選択されたトランジスタの入力端に前記印字データを印加する第１の選択回路と、
前記複数の第２のトランジスタの中から選択されたトランジスタの入力端に前記印字データを印加する第２の選択回路と、を備えることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
印字データに応じて、ハイレベルとローレベルの出力電圧を交互に出力する出力回路と、制御データを保持する制御データ保持回路と、を備え、
前記出力回路は、前記制御データ保持回路に保持された制御データに応じて、前記出力電圧のハイレベルの電圧を制御可能に構成されたことを特徴とするドライバ回路。
【請求項４】
前記出力回路は、
出力端子と、
それぞれ電圧が異なる複数のハイレベルを供給する複数の第１のラインと、
ローレベルを供給する第２のラインと、
前記出力端子と前記複数第１のラインの間にそれぞれ接続された複数の第１のトランジスタと、
前記出力端子と前記第２のラインの間に接続された第２のトランジスタと、
前記複数の第１のトランジスタの中から選択されたトランジスタの入力端に前記印字データを印加し、選択されなかったトランジスタの入力端には当該トランジスタを常にオフさせるような電圧を印加する選択回路と、を備えることを特徴とする請求項３に記載のドライバ回路。
【請求項５】
前記第１及び第２のトランジスタが前記印字データに応じて同時にオンしないように、前記印字データを前記第１のトランジスタの入力端に印加する第１の印字データと前記第２のトランジスタの入力端に印加する第２の印字データとに分離し、かつ前記第１及び第２の印字データの電圧変化のタイミングを互いにずらす、セパレーション回路を備えることを特徴とする請求項２又４に記載のドライバ回路。
【請求項６】
前記セパレーション回路は、前記制御データ保持回路に保持された制御データに応じて、前記第１及び第２の印字データの電圧変化のタイミングのずれ量を制御可能に構成されたことを特徴とする請求項５に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェットプリンター等の印字装置に対して、印字データに応じた出力電圧を供給するドライバ回路に関する。
【背景技術】
【０００２】
従来、インクジェットプリンターに対して、印字データに応じた出力電圧を供給するドライバ回路が知られている。図１０は、この種のドライバ回路のブロック図である。図示のように、ドライバ回路は、シフトレジスタ５１、印字データ保持回路５２、出力回路５３から形成されている。出力回路５３は、ｎビット出力（例えば、６４ビット）の構成であり、ｎ個の出力端子ＯＵＴ１〜ＯＵＴｎを持っている。そして、各出力端子ＯＵＴ１〜ＯＵＴｎに対して、インクジェットプリンター・ヘッドのインク噴射を制御するための圧電素子５が接続されている。
【０００３】
図１１に示すように、出力回路５３の各ビットは、出力回路５３はレベルシフト回路ＬＳＴとＣＭＯＳインバータ回路を備えている。レベルシフト回路ＬＳＴは、印字データ保持回路５２からの印字データDataをレベルシフトして、次段のＣＭＯＳインバータ回路の入力端に印加する。これは、ＣＭＯＳインバータ回路の電源電圧ＶＤＤは印字データ保持回路５２の電源電圧より高いため、印字データDataのＨレベル（ハイレベル）をＣＭＯＳインバータ回路の電源電圧ＶＤＤまでレベルシフトする必要があるためである。
【０００４】
ＣＭＯＳインバータ回路は、電源電圧ＶＤＤと接地電圧ＶＳＳの間に直列接続された、ＰＭＯＳトランジスタＭＰ、ＮＭＯＳトランジスタＭＮで形成されている。そしてＣＭＯＳインバータ回路の出力端は出力端子ＯＵＴｘに接続され、この出力端子ＯＵＴｘに圧電素子５が接続されている。
【０００５】
このドライバ回路の動作を説明すると、先ず、シフトレジスタ５１はリセット信号Resによりリセットされる。その後、クロックCLKに同期して外部からシリアル転送されて来る印字データDataが順番にシフトレジスタ５１に書き込まれる。シフトレジスタ５１に書き込まれたｎビットの印字データDataは、ロード信号LOADに基づいて印字データ保持回路５３に転送され、かつ保持される。
【０００６】
印字データ保持回路５２で保持されたｎビットの印字データDataは、出力回路５３の対応するＣＭＯＳインバータ回路に印加される。ＣＭＯＳインバータ回路は、出力電圧として、印字データDataが「０」の場合はＨレベル（ハイレベル＝ＶＤＤ）を出力し、印字データDataが「１」の場合は、Ｌレベル（ローレベル＝ＶＳＳ）を出力する。
【０００７】
図１２は、インクジェットプリンター・ヘッドの模式図であり、１つのインクジェット・ユニットを示したものである。実際には、ドライバ回路の出力端子ＯＵＴ１〜ＯＵＴｎに対応して、ｎ個のインクジェット・ユニットが並設される。このインクジェット・ユニットにおいて、インク容器１０にインクが不図示のインク注入口から注入されており、インク容器１０の可撓性のある上面膜に圧電素子５が取り付けられている。インク容器１０の側面にはインク噴出口１１が形成されている。
【０００８】
図１２（ａ）のように、ＣＭＯＳインバータ回路の出力電圧がＬレベルの場合には、圧電素子５の圧電効果は生じずに平坦であるが、図１２（ｂ）のように、ＣＭＯＳインバータ回路の出力電圧がＨレベルになると、圧電素子５の圧電効果により圧電素子５がインク容器１０の内側に撓むことで、インク容器１０の上面膜が凹んでインク容器１０の容積が小さくなり、その結果、インク容器１０内のインクがインク噴出口１１から外に噴射されるようになっている。
【０００９】
また、ＬＥＤプリンターのドライバ回路は、印字データに応じて、ＬＥＤに電流を流すことによりＬＥＤを点灯させるものである。ＬＥＤプリンターにおいては、ＬＥＤの点灯によって感光ドラムが感光することで印字が行われる。このドライバ回路においても、同様の出力回路が設けられている。
【００１０】
尚、インクジェットプリンターのドライバ回路は、特許文献１に記載されている。
【特許文献１】特開２０００−２１８８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のドライバ回路においては、出力端子に接続する圧電素子やＬＥＤなどに短時間に大電流を流す必要があり、ドライバ回路のドライブ能力（出力電圧の立ち上がり／立ち下がり時間、出力電圧の値）の設定がプリンター装置の特性に大きく影響する。そこで、ドライバ回路のドライブ能力は、プリンター装置の特性（例えば、インクジェットプリンターの場合は、インクジェット噴射特性）に合わせて適切に設定する必要がある。
【００１２】
しかしながら、従来はドライブ能力を適切に設定するために、サンプルＩＣの試作を繰り返し行わなければならず、開発期間が長くなるという問題があった。また、プリンター装置の特性にはばらつきがあることから、ドライバ回路のドライブ能力をプリンター装置の特性に合わせるのにも限界があった。
【課題を解決するための手段】
【００１３】
本発明の主な特徴は以下の通りである。
【００１４】
本発明のドライバ回路は、印字データに応じて、ハイレベルとローレベルの出力電圧を交互に出力する出力回路と、制御データを保持する制御データ保持回路と、を備え、
前記出力回路は、前記制御データ保持回路に保持された制御データに応じて、前記出力電圧の立ち上がり時間及び立ち下がり時間が制御可能に構成されたことを特徴とするものである。
【００１５】
また、本発明のドライブ回路は、印字データに応じて、ハイレベルとローレベルの出力電圧を交互に出力する出力回路と、制御データを保持する制御データ保持回路と、を備え、
前記出力回路は、前記制御データ保持回路に保持された制御データに応じて、前記出力電圧のハイレベルの電圧を制御可能に構成されたことを特徴とするものである。
【発明の効果】
【００１６】
本発明のドライバ回路によれば、そのドライブ能力をプリンター装置の特性に合わせて適切に設定することができる。特に、本発明のドライブ回路のドライブ能力は制御データに応じて制御できるので、サンプル試作を繰り返す必要がなくなり、開発期間の短縮にも寄与することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態によるドライバ回路について、図面に基づいて説明する。
【００１８】
［第１の実施形態］
本実施形態は、制御データに応じてドライバ回路の出力電圧の立ち上がり時間及び立ち下がり時間を制御するものである。
【００１９】
先ず、図１を参照してドライバ回路の全体構成を説明する。図示のように、ドライバ回路は、シフトレジスタ１、印字データ保持回路２、制御データ保持回路３、出力回路４から形成されている。出力回路４は、ｎビット出力（例えば、６４ビット）の構成であり、ｎ個の出力端子ＯＵＴ１〜ＯＵＴｎを持っている。そして、各出力端子ＯＵＴ１〜ＯＵＴｎに対して、インクジェットプリンター・ヘッドのインク噴射を制御するための圧電素子５が接続されている。
【００２０】
このドライバ回路の動作を図２のタイミング図を参照して説明する。先ず、シフトレジスタ１はリセット信号Resによりリセットされる。その後、クロックCLKに同期して外部からシリアル転送されて来る制御データData1、印字データData2が順番にシフトレジスタ１に書き込まれる。シフトレジスタ１に書き込まれたｍビットの制御データData1、ｎビットの印字データData2は、ロード信号LOADに基づいて、それぞれ印字データ保持回路２、制御データ保持回路３に転送され、かつ保持される。
【００２１】
印字データ保持回路２で保持された印字データData2、制御データ保持回路３に保持された制御データData1は、出力回路４に印加される。そして、出力回路４は、制御データ保持回路３に保持された印字データData2に応じた出力電圧を出力する。この時、出力回路４のドライブ能力は、制御データ保持回路３に保持された制御データData1に応じて可変制御されるように構成されている。
【００２２】
出力回路４の具体的な構成例について図３を参照して説明する。出力回路４は、ｎビット出力の構成を持っているが、図３においては１ビット分の回路を図示している。セパレーション回路ＳＰは、印字データData2をＰＭＯＳトランジスタ側とＮＭＯＳトランジスタ側にそれぞれ分離して印加するための回路であり、ＰＭＯＳトランジスタ側にゲート信号ＰＣ、ＮＭＯＳ側にゲート信号ＮＣを出力する。セパレーション回路ＳＰは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンしないように、ゲート信号ＰＣ、ＮＣの電圧変化が生じるタイミングをずらすために設けられている。ゲート信号ＰＣ、ＮＣの変化のずれ量は、制御データ保持回路３に保持された２ビットの制御データ（Ｓ１，Ｓ２）に応じて調節可能に構成されている。
【００２３】
セパレーション回路ＳＰは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンすることによる貫通電流を抑制するために設けられているので、出力電圧の立ち上がり時間及び立ち下がり時間を制御するという本実施形態の回路には必須のものではない。したがって、セパレーション回路ＳＰがなく、印字データData2を分離しない構成も本発明の範囲に含まれる。
【００２４】
ＮＭＯＳトランジスタ側の構成について説明すると、セパレーション回路ＳＰからのゲート信号ＮＣはレベルシフト回路ＬＳＴ１を通して、ＮＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３のゲートに供給される。ＮＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３は、接地電位ＶＳＳ（Ｌレベル）を供給する接地ラインＬＳと出力端子ＯＵＴｘとの間に並列接続される。この場合、ＭＮ０のゲートにはゲート信号ＮＣがレベルシフト回路ＬＳＴ１だけを通して印加されるが、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３のゲートには、それぞれＡＮＤ回路Ａ１、Ａ２、Ａ３を通して印加される。ＡＮＤ回路Ａ１、Ａ２、Ａ３のもう１つの入力端には、制御データ保持回路３で保持された３ビットの制御データ（Ｄ１，Ｄ２，Ｄ３）が印加される。なお、レベルシフト回路ＬＳＴ１の機能は前述の通りである。
【００２５】
一方、ＰＭＯＳトランジスタ側の構成については、セパレーション回路ＳＰからのゲート信号ＰＣはレベルシフト回路ＬＳＴ２を通して、ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３のゲートに供給される。ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３は、電源電圧ＶＤＤ（Ｈレベル）を供給する電源ラインＬＨと出力端子ＯＵＴｘとの間に並列接続される。この場合、ＭＰ０のゲートにはゲート信号ＰＣがレベルシフト回路ＬＳＴ２だけを通して印加されるが、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲートには、それぞれＮＯＲ回路Ｎ１、Ｎ２、Ｎ３を通して印加される。ＮＯＲ回路Ｎ１、Ｎ２、Ｎ３のもう１つの入力端には、制御データ保持回路３で保持された３ビットの制御データ（Ｄ１，Ｄ２，Ｄ３）の反転データが印加される。そして、出力端子ＯＵＴｘには、圧電素子５が接続される。
【００２６】
上記のように構成された出力回路４の動作を説明すると、制御データ（Ｄ１，Ｄ２，Ｄ３）が（０，０，０）の場合は、ＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ１が動作状態になり、残りのトランジスタはすべてオフに設定される。制御データ（Ｄ１，Ｄ２，Ｄ３）が（１，０，０）の場合は、ＰＭＯＳトランジスタＭＰ０，ＭＰ１、ＮＭＯＳトランジスタＭＮ０，ＭＮ１が動作状態になり、残りのトランジスタはすべてオフに設定される。制御データ（Ｄ１，Ｄ２，Ｄ３）が（１，１，０）の場合は、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ０，ＭＮ１，ＭＮ２が動作状態になり、残りのトランジスタはすべてオフに設定される。そして、制御データ（Ｄ１，Ｄ２，Ｄ３）が（１，１，１）の場合は、すべてのトランジスタ、つまり、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３、ＮＭＯＳトランジスタＭＮ０，ＭＮ１，ＭＮ２，ＭＮ３が動作状態になる。
【００２７】
したがって、この出力回路４によれば、制御データ（Ｄ１，Ｄ２，Ｄ３）に応じて、動作するトランジスタの個数を変更することにより、そのドライブ能力、すなわち、出力電圧の立ち上がり時間／立ち下がり時間を制御することができる。つまり、同時に動作するトランジスタの個数が多いほど、ドライブ能力が大きくなり、出力電圧の立ち上がり時間／立ち下がり時間は短縮されることになる。
【００２８】
ここで、出力電圧の立ち上がり時間は、出力電圧がＬレベルからＨレベルに到達するまでの時間で定義することができる。また、出力電圧の立ち上がり時間は、出力電圧がＬレベルからＨレベルのＡ％に到達するまでの時間（Ａは例えば、９０）として定義してもよい。同様に、出力電圧の立ち下がり時間は、出力電圧がＨレベルからＬレベルに到達するまでの時間で定義することができる。また、出力電圧の立ち下がり時間は、出力電圧がＨレベルから、Ｌレベルを基準としてＨレベルのＢ％に到達するまでの時間（Ｂは例えば、１０）として定義してもよい。
【００２９】
図４は、出力回路４の出力電圧の立ち上がり／立ち下がりの様子を示す図であり、破線で示す波形は、ドライブ能力が小さい場合、例えば、制御データ（Ｄ１，Ｄ２，Ｄ３）＝（１，０，０）に対応している。実線で示す波形は、ドライブ能力が中間の場合、例えば、制御データ（Ｄ１，Ｄ２，Ｄ３）＝（１，１，０）に対応している。一点鎖線で示す波形は、ドライブ能力が大きい場合、例えば、制御データ（Ｄ１，Ｄ２，Ｄ３）＝（１，１，１）に対応している。なお、並列接続するトランジスタの数は任意に選ぶことができる。
【００３０】
インクジェットプリンターのドライブ回路の場合、上述のように出力電圧の立ち上がり時間／立ち下がり時間を制御する意義について説明する。前述のように、インクジェットプリンターにおいては、出力電圧がＬレベルからＨレベルになると、図１２に示すように出力電圧が印加された圧電素子５の圧電効果により、圧電素子５がインク容器１０の内側に撓むことで、インク容器１０の上面膜が凹んでインク容器１０の容積が小さくなり、その結果、インク容器１０内のインクがインク噴出口１１から外に噴射されようになっている。
【００３１】
したがって、出力電圧の立ち上がり時間は、圧電素子５の圧電効果によりインク容器１０の上面膜が凹む時間を規定することになる。出力電圧の立ち上がり時間が短いほど、上面膜は早く凹む。同様に、出力電圧の立ち下がり時間は、上面膜が凹んだ状態から元の平坦な状態に戻るまでの時間を規定する。そうすると、出力電圧の立ち上がり時間／立ち下がり時間によってインク噴出口１１からのインクの噴射特性（例えば、噴射速度）を制御することができる。
【００３２】
ところで、圧電素子５の圧電特性にはバラツキがあるので、同じ出力電圧を与えてもインクジェットプリンター毎にインク噴射特性は異なっている。そこで、本発明によれば、ドライバ回路のドライブ能力（立ち上がり時間／立ち下がり時間）をインクジェットプリンターの特性に合わせて個別に設定することができる。
【００３３】
一方、ＬＥＤプリンターにおいても、ドライバ回路のドライブ能力はＬＥＤプリンターの特性に影響を与える。特に、出力回路４のトランジスタに大電流が流れ、その発熱により、トランジスタのドライブ能力が低下してしまうことがある。本発明によれば、制御データを用いてドライバ回路のドライブ能力の劣化を補償することができる。
【００３４】
［第２の実施形態］
本実施形態は、制御データに応じてドライバ回路の出力電圧のＨレベルを制御するものである。ドライバ回路の全体構成は、基本的には図１と同じである。出力回路４は、印字データData2に応じた出力電圧を出力する。この時、出力電圧のＨレベルは、制御データData1に応じて可変制御されるように構成されている。
【００３５】
本実施形態における出力回路４の具体的な構成例について図５を参照して説明する。出力回路４は、ｎビット出力の構成を持っているが、図４においては１ビット分の回路を図示している。
【００３６】
セパレーション回路ＳＰは、印字データData2をＰＭＯＳトランジスタ側とＮＭＯＳトランジスタ側にそれぞれ分離して印加するための回路であり、ＰＭＯＳトランジスタ側にゲート信号ＰＣ、ＮＭＯＳ側にゲート信号ＮＣを出力する。
【００３７】
セパレーション回路ＳＰは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンすることによる貫通電流を抑制するために設けられているので、出力電圧のＨレベルを可変制御するという本実施形態の回路には必須のものではない。したがって、セパレーション回路ＳＰがなく、印字データData2を分離しない構成も本発明の範囲に含まれる。
【００３８】
ＮＭＯＳトランジスタ側の構成について説明すると、セパレーション回路ＳＰからのゲート信号ＮＣはレベルシフト回路ＬＳＴ１を通して、ＮＭＯＳトランジスタＭＮ１１のゲートに供給される。ＮＭＯＳトランジスタＭＮ１１は、接地電位ＶＳＳ（Ｌレベル）を供給する接地ラインＬＳと出力端子ＯＵＴｘとの間に並列接続される。
【００３９】
一方、ＰＭＯＳトランジスタ側の構成については、電源電圧ＶＤＤ１を供給する電源ラインＬＨ１と出力端子ＯＵＴｘとの間にＰＭＯＳトランジスタＭＰ１１が接続され、電源電圧ＶＤＤ２を供給する電源ラインＬＨ２と出力端子ＯＵＴｘとの間にＰＭＯＳトランジスタＭＰ１２が接続され、更に、電源電圧ＶＤＤ３を供給する電源ラインＬＨ３と出力端子ＯＵＴｘとの間にＰＭＯＳトランジスタＭＰ１３が接続されている。
【００４０】
セパレーション回路ＳＰからのゲート信号ＰＣは、レベルシフト回路ＬＳＴ２、ＮＯＲ回路Ｎ４を通して、ＰＭＯＳトランジスタＭＰ１１のゲートに供給される。また、ゲート信号ＰＣは、レベルシフト回路ＬＳＴ２、ＮＯＲ回路Ｎ５を通して、ＰＭＯＳトランジスタＭＰ１２のゲートにも供給される。更に、ゲート信号ＰＣは、レベルシフト回路ＬＳＴ２、ＮＯＲ回路Ｎ６を通して、ＰＭＯＳトランジスタＭＰ１３のゲートにも供給される。
【００４１】
ＮＯＲ回路Ｎ４、Ｎ５、Ｎ６のもう一方の入力端には、それぞれ制御データ保持回路３からの制御データ（Ｄ４，Ｄ５，Ｄ６）の反転データが印加される。そして、出力端子ＯＵＴｘには、圧電素子５が接続される。
【００４２】
上記のように構成された出力回路４の動作を説明すると、制御データ（Ｄ４，Ｄ５，Ｄ６）が（１，０，０）の場合は、ＰＭＯＳトランジスタＭＰ１１が動作状態になり、残りのＰＭＯＳトランジスタＭＰ１２，ＭＰ１３はオフに設定される。したがって、この場合、出力電圧のＨレベルはＶＤＤ１になる。制御データ（Ｄ４，Ｄ５，Ｄ６）が（０，１，０）の場合は、ＰＭＯＳトランジスタＭＰ１２が動作状態になり、残りのＰＭＯＳトランジスタＭＰ１１，ＭＰ１３はオフに設定される。したがって、この場合、出力電圧のＨレベルはＶＤＤ２になる。また、制御データ（Ｄ４，Ｄ５，Ｄ６）が（０，０，１）の場合は、ＰＭＯＳトランジスタＭＰ１３が動作状態になり、残りのＰＭＯＳトランジスタＭＰ１１，ＭＰ１２はオフに設定される。したがって、この場合、出力電圧のＨレベルはＶＤＤ３になる。
【００４３】
したがって、この出力回路４によれば、制御データ（Ｄ１，Ｄ２，Ｄ３）に応じて、出力電圧のＨレベルを可変制御することができる。図６は、出力回路４の出力電圧波形の一例を示す図であり、破線で示す出力電圧波形は、ＶＤＤ１＝１５Ｖに対応し、実線で示す出力電圧波形は、ＶＤＤ２＝３０Ｖに対応し、一点鎖線で示す出力電圧波形は、ＶＤＤ３＝４５Ｖに対応している。尚、準備する出力電圧のＨレベルの数、Ｈレベルの値（ＶＤＤ１等の値）は任意に選ぶことができる。
【００４４】
インクジェットプリンターのドライブ回路の場合、上述のように出力電圧のＨレベルを制御する意義について説明する。前述のように、インクジェットプリンターにおいては、出力電圧がＬレベルからＨレベルになると、図１２に示すように出力電圧が印加された圧電素子５の圧電効果により、圧電素子５がインク容器１０の内側に撓むことで、インク容器１０の上面膜が凹んでインク容器１０の容積が小さくなり、その結果、インク容器１０内のインクがインク噴出口１１から外に噴射されようになっている。
【００４５】
したがって、出力電圧のＨレベルの大きさは、圧電素子５の圧電効果によるインク容器１０の上面膜の凹み量を規定する。出力電圧のＨレベルが大きいほど、上面膜の凹み量は大きくなり、インク噴出口１１からのインクの噴出量が多くなる。すると、印字ドットが大きくなる。すなわち、出力電圧のＨレベルの大きさによって、インクの噴出量、印字ドットの大きさを制御することができる。
【００４６】
最後に、上述のセパレーション回路ＳＰの構成例について図７を参照して説明する。先ず、セパレーション回路ＳＰがない場合を検討する。この場合、図９のように、ＰＭＯＳトランジスタのゲートに印加されるゲート信号ＰＣ、ＮＭＯＳトランジスタのゲートに印加されるゲート信号ＮＣは、入力される印字データData2と同じ波形になる。ＰＭＯＳトランジスタとＮＭＯＳトランジスタは前述のようにＣＭＯＳインバータを形成している。すると、印字データData2がＬレベルからＨレベルに、あるいはＨレベルからＬレベルに遷移する時に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンする期間が生じる。
【００４７】
そのため、その期間において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを貫通して流れる貫通電流が生じる。そのため、消費電力が大きくなるという問題がある。また、貫通電流が流れると、電源電圧ＶＤＤを供給する電源ライン、接地電圧ＶＳＳを供給する接地ラインにノイズが発生し、ドライバ回路のシフトレジスタ等の回路が誤動作するおそれもある。
【００４８】
そこで、セパレーション回路ＳＰは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンしないように、ゲート信号ＰＣ、ＮＣの電圧変化が生じるタイミングをずらすために設けられている。
【００４９】
図７のように、セパレーション回路ＳＰは、入力される印字データData2の波形を遅延させる直列接続された３段の遅延回路２１、２２、２３と、制御データ（Ｓ１，Ｓ２）に応じて印字データData2が通過する遅延回路の段数、つまり遅延時間を選択する遅延選択回路２４と、印字データData2と遅延選択回路２４の出力信号との論理和を作成するＯＲ回路２５、印字データData2と遅延選択回路２４の出力信号との論理積を作成するＡＮＤ回路２６とを備えている。遅延回路２１、２２、２３は例えば、偶数段のインバータ・チェーンにより形成することができる。
【００５０】
このセパレーション回路ＳＰの動作について図７、図８及び表１を参照して説明する。
【００５１】
【表１】
2010125824.tif 000003
制御データ（Ｓ１，Ｓ２）＝（０，０）の時、ＮＯＲ回路２７の出力がＨレベルになる。
【００５２】
すると、遅延選択回路２４のＡＮＤ回路Ａ５を通して２段目の遅延回路２２の出力信号が遅延選択回路２４の出力信号として出力され、その出力信号がＯＲ回路２５とＡＮＤ回路２６の両方に入力される。この場合、遅延選択回路２４の出力信号は、印字データData2を２段分の遅延回路２１、２２で規定される時間ｔだけ遅延させたものである。
【００５３】
そして、ＯＲ回路２５により、印字データData2と遅延選択回路２４の出力信号の論理和の演算がなされて、ＰＭＯＳトランジスタ側のゲート信号ＰＣが得られる。一方、ＡＮＤ回路２６により、印字データData2と遅延選択回路２４の出力信号との論理積の演算がなされて、ＮＭＯＳトランジスタ側のゲート信号ＮＣが得られる。
【００５４】
このようにして分離されたゲート信号ＰＣ、ＮＣによれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンすることがなくなる。すなわち、図７に示すように、印字データData2がＬレベルからＨレベルに変化する直前までは、ＰＭＯＳトランジスタはオン、ＮＭＯＳトランジスタはオフであるが、印字データData2がＬレベルからＨレベルに変化すると、ゲート信号ＰＣもほぼ同時にＬレベルからＨレベルに変化してＰＭＯＳトランジスタがオフする。この時、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは両方ともオフである。その後、ゲート信号ＮＣがＬレベルからＨレベルに変化してＮＭＯＳトランジスタだけがオンする。これにより、出力電圧はＨレベルからＬレベルに変化する。
【００５５】
また、その後、印字データData2がＨレベルからＬレベルに変化すると、ゲート信号ＮＣもほぼ同時にＨレベルからＬレベルに変化してＮＭＯＳトランジスタがオフする。この時も、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは両方ともオフである。その後、ゲート信号ＰＣがＨレベルからＬレベルに変化してＰＭＯＳトランジスタだけがオンする。
すると、出力電圧はＬレベルからＨレベルに変化する。
【００５６】
なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは両方ともオフしている時は、ＣＭＯＳインバータ回路の出力電圧は不安定状態となるが、実際には出力端子ＯＵＴｘには圧電素子５等の容量負荷が接続されている。このため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのいずれかがオンするまで、出力電圧の状態は容量負荷によって保持されている。
【００５７】
ゲート信号ＰＣ、ＮＣの電圧変化のずれ量の調節は、制御データ（Ｓ１，Ｓ２）に応じて遅延時間を選択する遅延選択回路２４により可能である。上述の例では、制御データ（Ｓ１，Ｓ２）＝（０，０）で２段分の遅延回路２１、２２で規定される遅延時間が選択されているが、制御データ（Ｓ１，Ｓ２）＝（１，０）の場合は、１段分の遅延回路２１で規定される遅延時間が選択される。
【００５８】
この場合、図７の回路において、ＡＮＤ回路Ａ４を通して１段目の遅延回路２１の出力信号が遅延選択回路２４の出力信号として出力される。また、制御データ（Ｓ１，Ｓ２）＝（０，１）の場合は、３段分の遅延回路２１、２２、２３で規定される遅延時間が選択される。この場合、図７の回路において、ＡＮＤ回路Ａ６を通して３段目の遅延回路２３の出力信号が遅延選択回路２４の出力信号として出力される。
【００５９】
また、このセパレーション回路ＳＰは、制御データ（Ｓ１，Ｓ２）＝（１，１）の時は、印字データData2がそのままゲート信号ＰＣ、ＮＣとして出力される。すなわち、この場合は、制御データ（Ｓ１，Ｓ２）＝（１，１）が入力されたＡＮＤ回路Ａ７の出力はＬレベルになる。すると、図７のノードａのレベルはＨレベルになる。また、遅延選択回路２４のＡＮＤ回路Ａ４，Ａ５，Ａ６の出力は全てＬレベルになり、遅延選択回路２４の出力信号はＬレベルになる。従って、この場合は、印字データData2はそのままＯＲ回路２５、ＡＮＤ回路２６から出力される。
【００６０】
このように、セパレーション回路ＳＰによれば、ゲート信号ＰＣ、ＮＣの電圧変化が生じるタイミングをずらすことで、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを貫通して流れる貫通電流を抑制することができる。
【００６１】
また、ゲート信号ＰＣ、ＮＣの電圧変化のずれ時間を制御データ（Ｓ１，Ｓ２）で調節することができる。すなわち、ずれ時間があまり短いと貫通電流の抑制効果が小さくなり、反対にずれ時間があまりに長いとドライブ回路の動作タイミング仕様を満たさなくなる。そこで、本実施形態によれば、貫通電流の抑制効果と動作タイミング仕様を両立させるために、制御データ（Ｓ１，Ｓ２）を用いて、ずれ時間を適切に調節することができる。
【００６２】
なお、本実施形態において、出力回路４は、ＭＯＳトランジスタを用いて形成されているが、これに限らず、バイポーラトランジスタ等の他のスイッチング素子を用いて形成してもよい。また、第１の実施形態は、制御データに応じてドライバ回路の出力電圧の立ち上がり時間及び立ち下がり時間を制御するものであり、第２の実施形態は、制御データに応じてドライバ回路の出力電圧のＨレベルを制御するものであるが、これらの実施形態を組み合わせても良い。すなわち、制御データに応じて、ドライバ回路の出力電圧の立ち上がり時間及び立ち下がり時間、出力電圧のＨレベルの両方を同時に制御するように構成することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態によるドライバ回路のブロック構成を示す図である。
【図２】本発明の第１の実施形態によるドライバ回路の動作タイミング図である。
【図３】本発明の第１実施形態によるドライバ回路の出力回路の回路図である。
【図４】本発明の第１の実施形態によるドライバ回路の出力電圧の波形図である。
【図５】本発明の第２実施形態によるドライバ回路の出力回路の回路図である。
【図６】本発明の第２の実施形態によるドライバ回路の出力電圧の波形図である。
【図７】セパレーション回路の回路図である。
【図８】セパレーション回路の動作を説明するタイミング図である。
【図９】セパレーション回路がない場合のＣＭＯＳインバータの動作を説明するタイミング図である。
【図１０】従来例のドライバ回路のブロック構成を示す図である。
【図１１】従来例のドライバ回路の出力回路の回路図である。
【図１２】インクジェットプリンター・ヘッドの模式図である。
【符号の説明】
【００６４】
１  シフトレジスタ      ２  印字データ保持回路
３  制御データ保持回路      ４  出力回路      ５  圧電素子
【図１】
2010125824.tif 000004
【図２】
2010125824.tif 000005
【図３】
2010125824.tif 000006
【図４】
2010125824.tif 000007
【図５】
2010125824.tif 000008
【図６】
2010125824.tif 000009
【図７】
2010125824.tif 000010
【図８】
2010125824.tif 000011
【図９】
2010125824.tif 000012
【図１０】
2010125824.tif 000013
【図１１】
2010125824.tif 000014
【図１２】
2010125824.tif 000015