(57)【要約】【課題】フッ酸に対する化学耐性を備え、６５０℃以下の低温で形成可能な窒化シリコンを堆積してキャパシタ電極のサポート用絶縁膜や薬剤浸透防止用の層間絶縁膜を備えた半導体装置の製造方法を提供する。【解決手段】コンタクトプラグがその上端を露出するように埋込まれた下部層間絶縁膜上に、薬剤浸透防止用の窒化シリコンからなる第１層間絶縁膜を形成する工程と、第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、第２層間絶縁膜上にキャパシタ素子の下部電極の立設を保持するための窒化シリコンからなるサポート用絶縁膜を形成する工程と、サポート用絶縁膜を一部残存させて、第２層間絶縁膜を湿式エッチングにより除去してキャパシタ素子の下部電極を形成する工程とを備え、第１層間絶縁膜及びサポート用絶縁膜の少なくとも一方を高密度プラズマＣＶＤ法で形成する半導体装置の製造方法とする。【選択図】図２
2010262989.tif 000002
【特許請求の範囲】
【請求項１】
コンタクトプラグがその上端を露出するように埋め込まれた下部層間絶縁膜上に、湿式エッチングの薬剤の該下部層間絶縁膜内への浸透を防止するための薬剤浸透防止用の窒化シリコンからなる第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に前記コンタクトプラグに接続するキャパシタ素子の下部電極の立設を保持するための窒化シリコンからなるサポート用絶縁膜を形成する工程と、
サポート用絶縁膜を一部残存させて、第２層間絶縁膜を湿式エッチングにより除去してキャパシタ素子の下部電極を形成する工程と、
前記キャパシタ素子の容量絶縁膜及び上部電極を形成する工程と、
を備え、
前記薬剤浸透防止用の窒化シリコンからなる第１層間絶縁膜、及び、窒化シリコンからなるサポート用絶縁膜の少なくとも一方を高密度プラズマＣＶＤ法で形成する、半導体装置の製造方法。
【請求項２】
前記第１層間絶縁膜を形成する工程の前に、前記下部層間絶縁膜上に前記コンタクトプラグに接続するコンタクトパッドを形成する段階を備え、
前記下部電極は前記コンタクトパッドを介して前記コンタクトプラグに接続する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１層間絶縁膜を形成する工程の前に、前記下部層間絶縁膜上に前記コンタクトプラグに接続するコンタクトパッドを形成する段階を備え、
前記下部電極は前記コンタクトパッドを介して前記コンタクトプラグに接続するものであり、
前記第１層間絶縁膜の形成は、バイアスパワーを印加して高密度プラズマＣＶＤ法で行う、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１層間絶縁膜を形成する工程の前に、前記下部層間絶縁膜上に前記コンタクトプラグに接続するコンタクトパッドを形成する段階を備え、
前記下部電極は前記コンタクトパッドを介して前記コンタクトプラグに接続するものであり、
前記第１層間絶縁膜は、バイアスパワーを印加して高密度プラズマＣＶＤ法で第１の膜を形成し、その第１の膜の上に、バイアスパワーを印加しないで高密度プラズマＣＶＤ法で第２の膜を積層して形成する、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１層間絶縁膜は、前記第２の膜の上にさらに、バイアスパワーを印加して又は印加しないで高密度プラズマＣＶＤ法で窒化シリコンからなる一又は二以上の膜を積層して形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記下部電極は前記コンタクトプラグに直接接続する、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記サポート用絶縁膜は窒化シリコンからなる少なくとも３層以上の積層構造であり、上端及び下端の層はバイアスパワーを印加しないで高密度プラズマＣＶＤ法で形成し、上端及び下端の層に挟まれた層の少なくとも一の層はバイアスパワーを印加して高密度プラズマＣＶＤ法で形成する、請求項１から６のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセル用のＭＯＳトランジスタとＭＯＳトランジスタにコンタクトプラグを介して接続されたキャパシタ素子を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）またはピラー型（柱型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、キャパシタの下部電極の側壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなる支持体を配置する技術が開示されている（特許文献１、２）
【０００３】
下部電極の側壁を露出させるためには、湿式エッチングによって層間絶縁膜を除去することが行われる。この際には、フッ酸（ＨＦ）を主成分として含む薬液が使用される。
フッ酸を用いた湿式エッチングを行う際には、支持体を形成するサポート用絶縁膜にダメージを与えずに酸化シリコン（ＳｉＯ２）等の層間絶縁膜を選択的に除去する必要がある。このため、サポート用絶縁膜としてはフッ酸に対して化学耐性を備えた窒化シリコン（Ｓｉ３Ｎ４）膜が用いられる。また、フッ酸がすでに形成済みのＭＯＳトランジスタ等の素子に浸透してダメージを与えるのを回避するために、薬剤浸透防止用の層間絶縁膜としても窒化シリコン膜が用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００３−１４２６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フッ酸に対して化学耐性を備えた窒化シリコン膜は、一般にＬＰ−ＣＶＤ（Low Pressure  Chemical Vapor Deposition）法で形成することができる。ＬＰ−ＣＶＤ法では原料ガスを熱反応させて堆積させるため、６５０〜８００℃程度の成膜温度に半導体基板を保持する必要がある。近年、半導体装置の微細化を進めるため、ＭＯＳトランジスタ等に加わる熱履歴（Thermal Budget）をできるだけ低減することが求められている。すなわちＭＯＳトランジスタ形成後に加わる熱履歴を低減することにより、短チャネル効果等を防止し、高性能な半導体装置を形成することが可能となる。このため、ＭＯＳトランジスタの形成後に引き続きキャパシタ素子を形成する場合には、キャパシタのサポート用絶縁膜として形成する窒化シリコン膜の成膜温度を６５０℃よりも低い温度として、熱履歴を低減することが必要であった。
【０００６】
低温で窒化シリコン膜を堆積する方法としては、平行平板型ＰＥ−ＣＶＤ（Plasma Enhanced CVD）法が知られている。しかしながら、平行平板型ＰＥ−ＣＶＤ法にて形成した窒化シリコン膜は、原料ガス中の水素原子が膜中に多く残存し、フッ酸に対する耐性が弱い膜しか形成することができない。従って、フッ酸にさらされるサポート用絶縁膜や薬剤浸透防止用の層間絶縁膜としては用いることができなかった。
また、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法を用いて、５５０℃程度の温度で窒化シリコン膜を堆積することもできる。しかしながら、ＡＬＤ法で堆積した窒化シリコン膜は、平行平板型ＰＥ−ＣＶＤ法で堆積した窒化シリコン膜に比べるとフッ酸に対する耐性は向上するものの、キャパシタ電極のサポート用絶縁膜やフッ酸の浸透を防止するための層間絶縁膜として使用するには、耐性が不足していた。また、ＡＬＤ法では、より一層の低温化を行うことも困難であった。
【０００７】
このような状況に鑑み、フッ酸に対する化学耐性を備え、６５０℃以下の低温で形成可能な窒化シリコンを堆積してキャパシタ電極のサポート用絶縁膜や、薬剤浸透防止用の層間絶縁膜を形成する方法が求められていた。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、コンタクトプラグがその上端を露出するように埋め込まれた下部層間絶縁膜上に、湿式エッチングの薬剤の該下部層間絶縁膜内への浸透を防止するための薬剤浸透防止用の窒化シリコンからなる第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に前記コンタクトプラグに接続するキャパシタ素子の下部電極の立設を保持するための窒化シリコンからなるサポート用絶縁膜を形成する工程と、サポート用絶縁膜を一部残存させて、第２層間絶縁膜を湿式エッチングにより除去してキャパシタ素子の下部電極を形成する工程と、前記キャパシタ素子の容量絶縁膜及び上部電極を形成する工程と、を備え、前記薬剤浸透防止用の窒化シリコンからなる第１層間絶縁膜、及び、窒化シリコンからなるサポート用絶縁膜の少なくとも一方を高密度プラズマＣＶＤ法で形成することを特徴とする。
【発明の効果】
【０００９】
キャパシタ素子の電極倒壊を防止するサポート用絶縁膜および湿式エッチングの薬液の浸透を防止する薬剤浸透防止用の層間絶縁膜を備えた半導体装置において、サポート用絶縁膜および薬剤浸透防止用の層間絶縁膜の少なくとも一方をＨＤＰ−ＣＶＤ法を用いて窒化シリコン膜を堆積することにより、５００℃以下の温度で形成することができる。よって、従来よりもキャパシタ素子の製造時に加えられる熱履歴が低減されるので、すでに形成済みのＭＯＳトランジスタ等の特性が高温の熱処理によって劣化するのを防止できる。このため、高性能のＤＲＡＭ素子を容易に形成できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る半導体装置の一部を示す平面図である。
【図２】図１のＡ−Ａ’線の断面図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図８】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図９】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図１０】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図１１】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す略断面図である。
【図１２】本発明の第１実施形態に係る半導体装置のキャパシタ素子の位置を示す平面図である。
【図１３】本発明の半導体装置を製造するための高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）を示す略断面図である。
【図１４】本発明の第３実施形態に係る半導体装置を示す断面図である。
【図１５】本発明の第４実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１１】
［第１の実施形態］
図１は、本発明のＤＲＡＭ素子のメモリセルの一部を示す平面図である。図２は、図１のＡ−Ａ’線の断面図である。図１の右手側は、後述するワード配線Ｗとなるゲート電極５とサイドウォール絶縁膜５ｂとを切断する面を基準とした平面図に活性領域Ｋとビット配線６とを透過的に示している。
【００１２】
図１において、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置され、６Ｆ２型メモリセルのレイアウトを形成している。各活性領域Ｋの両端部と中央部には個々に不純物拡散層８が形成され、ＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）８の真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。なお、活性領域Ｋの形状や整列方向は、図１の配置に限定されるべきものではない。
【００１３】
図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が、図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが、配置されている。個々のワード配線Ｗは、横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは、各活性領域Ｋと交差する部分において、図２に示されるゲート電極５を含むように構成されている。
【００１４】
本実施形態では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
【００１５】
メモリセルは、図２に示すように、メモリセル用のＭＯＳトランジスタＴｒとＭＯＳトランジスタＴｒに基板コンタクトプラグ９及び容量コンタクトプラグ７Ａを介して接続されたキャパシタ素子（容量部）Ｃａとから概略構成されている。
【００１６】
半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により酸化シリコン膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００１７】
図２に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００１８】
また、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜によるサイドウォール絶縁膜５ｂが形成されている。ゲート電極５上にも窒化シリコン等の絶縁膜５ｃが形成され、ゲート電極５の上面を保護している。
【００１９】
不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成される。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１に示した基板コンタクト部２０５c、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するワード配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００２０】
ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の下部層間絶縁膜４が形成され、第１の下部層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００２１】
ビット配線６を覆うように、第２の下部層間絶縁膜７が形成されている。第１の下部層間絶縁膜４及び第２の下部層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００２２】
第２の下部層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成されている。
【００２３】
容量コンタクトパッド１０を覆うように、窒化シリコンからなる第３の層間絶縁膜１１が形成されている。第１層間絶縁膜１１は、湿式エッチングの際に用いられるフッ酸が、ＭＯＳトランジスタ内に浸透することを防止する薬剤浸透防止作用を有する。第３の層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタ素子Ｃａが形成されている。
【００２４】
キャパシタ素子Ｃａは、下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。またサポート用絶縁膜１４によって構成された支持体１４Ｓが、隣接する下部電極１３との間を橋渡すように配設されている。よって下部電極１３が、製造工程の途中において倒壊するのが防止される。
【００２５】
ＤＲＡＭ素子のメモリセル以外の領域（周辺回路領域等）には記憶動作用のキャパシタ素子は配置されず、第１層間絶縁膜１１上には、酸化シリコン等の第２層間絶縁膜（図示せず）が形成されている。メモリセルは、キャパシタ素子Ｃａ上に第３層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した配線層２１、表面保護膜２２が形成されている。
【００２６】
次に、半導体装置の製造方法について、図３〜図１１を参照して説明する。図３〜図１１は、メモリセル（図１）のＡ−Ａ’線の断面図である。
【００２７】
図３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳトランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとして異方性エッチングすることによって形成する。
【００２８】
次に、図４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して厚さ４ｎｍ程度の酸化シリコン膜を形成する。酸化シリコン膜は、トランジスタ形成領域にゲート絶縁膜５ａを形成する。ゲート絶縁膜５ａとしては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−ｋ膜（高誘電体膜）等を使用してもよい。この後に、ゲート絶縁膜５ａ上にモノシラン（ＳiＨ４）及び ホスフィン(ＰＨ３)を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部は、多結晶シリコン膜で完全に充填されるような膜厚に設定する。なお、この場合、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極５に形成される。
【００２９】
次に、ゲート電極５を構成する金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、平行平板型ＰＥ−ＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。そして、フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図１）として機能する。
【００３０】
次に、図５に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。この後に、ＬＰ−ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール絶縁膜５ｂを形成する。この時点ではＭＯＳトランジスタＴｒは完成しておらず、熱処理の影響は少ないので、高温のＬＰ−ＣＶＤ法を用いても問題は無い。
【００３１】
次に、ゲート電極上の絶縁膜５ｃ及び側面のサイドウォール絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。
【００３２】
この後に、図６に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜（図示せず）を除去する。窒化シリコンで形成されている絶縁膜５ｃ、サイドウォール絶縁膜５ｂを利用してセルフアラインにてゲート電極５の間に開口を設ける。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積する。開口内に充填された多結晶シリコン膜を基板コンタクトプラグ９とする。その後、ＣＭＰ（Chemical Mechanical Polishing）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９の表面を露出させる。この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の下部層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の下部層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００３３】
次に、図７に示したように、図１の基板コンタクト部２０５ａが位置する第１の下部層間絶縁膜４に開口（コンタクトホール）を形成し、この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。ビット配線６を覆うように、酸化シリコン等で第２の下部層間絶縁膜７を形成する。
【００３４】
次に、図８に示したように、第１の下部層間絶縁膜４及び第２の下部層間絶縁膜７を貫通するように、図１の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
【００３５】
第２の下部層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズに形成する。この後に、容量コンタクトパッド１０を覆うように、ＬＰ−ＣＶＤ法にて窒化シリコンを形成して、例えば６０ｎｍの厚の第１層間絶縁膜１１を堆積する。なお、この第１層間絶縁膜１１としての窒化シリコン膜は、後述するようにＨＤＰ−ＣＶＤ法にて形成することで低温化することも可能である。
【００３６】
次に、図９に示したように、酸化シリコン等で第４２層間絶縁膜１２を、例えば２μｍの厚さで堆積した後に、支持体１４Ｓは、厚さ５０ｎｍ程度でＨＤＰ−ＣＶＤ法で形成した窒化シリコンからなるサポート用絶縁膜１４で構成される。
【００３７】
ＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法を用いて窒化シリコン膜を形成する方法について説明する。 
図１３は、ＨＤＰ−ＣＶＤ装置の構成の一例を示す断面図である。 
半導体基板３１は、チャンバー３０内のステージ３２上に載置される。チャンバー３０には原料ガスの供給管３４が設けられており、チャンバー内に原料ガスが導入される。反応後の原料ガスは排出管３５によって、チャンバー外に排出される。またチャンバー内は、ターボ分子ポンプ（図示せず）によって所定の圧力に保持される。チャンバーを取り巻くようにコイル３３が配置されており、ＲＦジェネレータ３６からマッチング手段Ｍ１を経てコイル３３に高周波電力（ソースパワー）を供給することで、チャンバー３０内に誘導結合によるプラズマを生成する。
また、ステージ３２には別に設けられたＲＦジェネレータ３７から、マッチング手段Ｍ２を経て、独立した制御用の高周波電力（バイアスパワー）を加えることができる。ＨＤＰ−ＣＶＤ装置においては、ソースパワーとバイアスパワーを独立して制御することにより、成膜に寄与するイオンの動きを制御し、堆積する膜の状態を調節できる。
【００３８】
ＨＤＰ−ＣＶＤ装置を用いて窒化シリコンを堆積する際には、原料ガスとして、シラン（ＳｉＨ４）ガス及び窒素（Ｎ２）ガスを使用し、キャリアガスとしてはアルゴン（Ａｒ）等の不活性ガスを使用する。ステージ３２上に載置した半導体基板３１の温度が４００〜５００℃の範囲となるように設定した状態で、例えばＳｉＨ４ガス流量を５０ｓｃｃｍ、Ｎ２ガス流量を１２００ｓｃｃｍ、Ａｒガス流量を２００ｓｃｃｍとなるように設定し、ソースパワーを８０００Ｗで印加、バイアスパワーを印加しない条件でチャンバー内にプラズマを発生させる。これにより、半導体基板上に窒化シリコン膜を堆積することができる。
【００３９】
上記の条件で形成した窒化シリコン膜の屈折率は１．９９〜２．０１の間となった。屈折率は堆積した膜の組成が反映する指標であり、約２．０となることで、フッ酸に対する化学耐性を備えていると判断できる。実際に、ＨＤＰ−ＣＶＤ法で形成した窒化シリコン膜と、従来のＬＰ−ＣＶＤ法（成膜温度を２種類設定）で形成した窒化シリコン膜のフッ酸（ＨＦ）に対するエッチング速度を測定した。表１に、ＨＤＰ−ＣＶＤ法で形成した窒化シリコン膜のエッチング速度で規格化した、各膜のエッチング速度を示す。
【表１】
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【００４０】
ＬＰ−ＣＶＤ法で窒化シリコン膜を形成する場合には、表１に示したように成膜温度を高くすることで、フッ酸に対する化学耐性を向上させることができるが、６８０℃で形成した場合においても、ＨＤＰ−ＣＶＤ法で形成した窒化シリコン膜の方が耐性は高い。従って、ＨＤＰ−ＣＶＤ法により、従来よりも低温で、フッ酸に対する耐性にすぐれたサポート膜を形成することができる。
【００４１】
図９で、サポート用絶縁膜１４を形成した後に、キャパシタ素子を形成する位置に開口１２Ａを異方性ドライエッチングにて形成し、容量コンタクトパッド１０の表面を露出させる。図１２は、キャパシタ素子を形成する位置を示す平面図である。図１２において、開口１２Ａの位置にキャパシタ素子の下部電極が形成される。図１２においては、容量コンタクトパッド、ビット配線の記載は省略した。
【００４２】
開口１２Ａを形成した後に、キャパシタ素子の下部電極１３を形成する。まず図９に示したように、開口１２Ａの内部を完全には充填しない膜厚で窒化チタンを堆積する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
【００４３】
次に、図１０に示したように、開口１２Ａの内部を酸化シリコン膜１３ａ等で充填し、開口１２Ａ内部の下部電極１３を保護する。この後に、ＣＭＰ法によって開口１２Ａ内の下部電極１３の上端が露出するまで研磨を行う。次に、フォトレジストで形成したパターンをマスクとしてサポート用絶縁膜１４のパターニングを行い、支持体１４Ｓを形成する。支持体１４Ｓは、下部電極の倒壊を防止するための機能を有する。支持体１４Ｓのパターン配置の具体例を図１２に示す。
【００４４】
サポート用絶縁膜１４のパターンは、フォトマスク上ではＸ方向に延在する帯状のパターンとして配置されている。サポート用絶縁膜を形成した後に、開口１２Ａを開けるので、フォトマスクから転写されて最終的に形成される支持体１４Ｓは、開口１２Ａの外部の領域にのみ残留するように形成される。支持体１４Ｓは、延在する方向において隣接する下部電極１３の間を連結すると共に、メモリセル領域の端部まで延在して配置されることにより、下部電極１３を支持する機能を有する。
【００４５】
また、支持体１４Ｓはメモリセル領域外（周辺回路領域）の上面を覆うように形成されており、湿式エッチングの際にメモリセル領域外に薬液（フッ酸）が浸透するのを防止する機能も備えている。なお、支持体１４Ｓの形状および延在する方向は、図１２に示したものには限定されない。また、支持体１４Ｓは個々の開口１２Ａに対して、少なくとも一部の領域で重なっていればよい。
【００４６】
次に、図１１に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル部の第４の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。窒化シリコンで形成されている第１層間絶縁膜１１は、この湿式エッチングの際の薬液浸透防止膜として機能し、下層に位置するＭＯＳトランジスタがエッチングされるのを防止する。またメモリセル以外の領域においては、第１層間絶縁膜１１の上面に堆積したサポート絶縁膜１４を残存させておくことにより、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極１３は、支持体１４Ｓにより保持されているので、湿式エッチングに際して倒壊するのを防止できる。
【００４７】
次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム(ＨｆＯ２)、酸化ジルコニウム（ＺｒＯ２)、酸化アルミニウム（Ａｌ２Ｏ３）や、それらの積層体等の高誘電体膜を使用できる。
【００４８】
次に、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。この後、酸化シリコン等で第３層間絶縁膜２０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭ素子のメモリセル部が完成する。
【００４９】
［第２実施形態］
第１層間絶縁膜１１に用いられる窒化シリコン膜が、湿式エッチングの薬剤浸透防止膜として用いることができるか否か検討を行った。その結果、窒化シリコン膜をＨＤＰ−ＣＶＤ法で製造した場合、次のような不具合が起きることが判明した。
【００５０】
図２に示したようなメモリセル構造では、キャパシタ素子Ｃａが、容量コンタクトパッド１０を介して容量コンタクトプラグ７Ａと接続しているので、ＨＤＰ−ＣＶＤ法で窒化シリコン膜を製造した場合、容量コンタクトパッド１０の端部（エッジ部）において、窒化シリコン膜の膜厚が薄くなりやすく、ピンホールが生じることがわかった。このため薬液の浸透防止としての機能に低下が見られた。
【００５１】
そこで、本発明者は窒化シリコン膜の堆積条件を検討した結果、ＨＤＰ−ＣＶＤ法による成膜時に、バイアスパワーを印加することで不具合を改善できることを見出した。具体的には、ＨＤＰ−ＣＶＤ法を用い、以下の条件で窒化シリコン膜を堆積した。
【００５２】
ＳｉＨ４ガス流量：２００ｓｃｃｍ
Ｎ２ガス流量：４００ｓｃｃｍ
Ａｒガス流量：２００ｓｃｃｍ
ソースパワー：８０００Ｗ
バイアスパワー：１０００Ｗ
温度については先に説明したのと同様に、４００〜５００℃の範囲で設定すればよい。
【００５３】
このようにして成膜した窒化シリコン膜は、下地パターンの段差部において、膜厚が薄くなる現象を抑制し、ピンホールの発生を回避することができた。また、フッ酸に対するエッチング速度を測定したところ、先に説明したバイアスパワーの印加無しの条件で成膜した場合に比べて、フッ酸に対するエッチング速度が２倍程度速い膜が得られた。これは、表１に示したＬＰ−ＣＶＤ法（６３０℃）で形成した場合のエッチング速度（５．５倍）よりも十分に低い値である。また、ＬＰ−ＣＶＤ法よりも低温の、５５０℃のＡＬＤ（Atomic Layer Deposition）法で堆積した窒化シリコン膜のエッチング速度を測定したところ、バイアスパワー印加無しのＨＤＰ−ＣＶＤ法で形成した膜に対して、約２．９倍であった。
【００５４】
このように、バイアスパワー無しの場合に対して、フッ酸に対するエッチング耐性は若干低下するものの、ピンホールの発生を抑えた窒化シリコン膜を５００℃以下の低温で形成できた。湿式エッチングの際にフッ酸にさらされる時間に応じて、堆積する窒化シリコン膜の膜厚は調整すればよい。キャパシタ素子のサポート用絶縁膜１４と、湿式エッチングの薬剤浸透防止用の第２層間絶縁膜１１を共にＨＤＰ−ＣＶＤ法で形成することにより、従来に比べて半導体装置に加わる熱履歴を大幅に低減することが可能となる。
【００５５】
［第３実施形態］
上述のように、ＨＤＰ−ＣＶＤ法を用い、バイアスパワーを印加して形成した窒化シリコン膜は、バイアスパワーを印加せずに形成した場合に比べて、フッ酸の化学耐性がやや低下する。そこで、薬剤浸透防止膜をバイアスパワーを印加せずにＨＤＰ−ＣＶＤ法で形成した窒化シリコン膜と、バイアスパワーを印加してＨＤＰ−ＣＶＤ法で形成した窒化シリコン膜との積層構造としてもよい。
【００５６】
図１４は、キャパシタ素子の下部に設けた薬剤浸透防止膜の積層構造を示す。２３はＨＤＰ−ＣＶＤ法を用い、バイアスパワーを印加して形成した窒化シリコン膜（膜厚４０ｎｍ程度）である。２４はＨＤＰ−ＣＶＤ法を用い、バイアスパワーを印加せずに形成した窒化シリコン膜（膜厚３０ｎｍ程度）である。
【００５７】
先に、バイアスパワーを印加して窒化シリコン膜２３を形成することにより、容量コンタクトパッド１０の端部における段差形状（エッジ形状）が緩和される。この後に、バイアスパワーを印加しない窒化シリコン膜２４を形成することで、ピンホールを生じることなく、化学耐性の高い窒化シリコンの積層膜を形成できる。窒化シリコン膜の積層方法は、バイアスパワーのオンとオフを繰り返して、２層のみでなく、３層以上としてもよい。
【００５８】
また、バイアスパワーを印加した窒化シリコン膜は、下地に配線層やパッド等のパターンに起因した段差がある場合だけではなく、層間絶縁膜中に製造工程中に生じた異物（発塵物）等に起因した凹凸がある場合のピンホール抑制対策としても効果がある。従って、下地にパターン段差の無いキャパシタ素子のサポート用絶縁膜１４として、窒化シリコン膜の積層構造を適用してもよい。サポート用絶縁膜の場合は、フッ酸にさらされる時間の長い上面と底面を共にバイアスパワー印加無しの窒化シリコン膜とし、中央にバイアスパワーを印加した窒化シリコン膜を挟んだ構造とすることが好ましい。
【００５９】
［第４実施形態］
図１５に示したように、キャパシタ素子の下部電極１３を、容量コンタクトプラグ７Ａに直接接続したメモリセル構造としてもよい。この場合には、第２の層間絶縁膜４の上面はＣＭＰ法によって平坦化されているので、ＨＤＰ−ＣＶＤ法を用い、バイアスパワーを印加せずに形成した窒化シリコン膜１１を単層で形成することで、化学耐性に優れた湿式エッチングの薬剤浸透防止膜を形成できる。
【００６０】
なお、サポート用絶縁膜と薬剤浸透防止膜の両方をＨＤＰ−ＣＶＤ法で形成すると、熱履歴の低減にもっとも効果的ではあるが、少なくとも一方のみをＨＤＰ−ＣＶＤ法で形成するだけでもよく、従来よりも熱履歴の低減効果を得られる。また、キャパシタの下部電極形状は、ピラー型（柱型）であってもよい。
【符号の説明】
【００６１】
１；半導体基板
２；ゲート絶縁用の溝パターン
３；素子分離領域
４；第１の下部層間絶縁膜
４Ａ；ビット線コンタクトプラグ
５；ゲート電極
５ａ；ゲート絶縁膜
５ｂ；サイドウォール絶縁膜
５ｃ；絶縁膜
６；ビット線
７；第２の下部層間絶縁膜
７Ａ；容量コンタクトプラグ
８；不純物拡散層
９；基板コンタクトプラグ
１０；容量コンタクトパッド
１１；第１層間絶縁膜（薬剤浸透防止膜）
１２；第２層間絶縁膜
１２Ａ；開口
１３；下部電極
１３ａ；酸化シリコン
１４；サポート用絶縁膜
１４Ｓ；支持体
１５；上部電極
２０；第３層間絶縁膜
２１；配線層
２２；表面保護層
２３；窒化シリコン膜
２４；窒化シリコン膜
２０５ａ；基板コンタクト部
２０５ｂ；基板コンタクト部
２０５ｃ；基板コンタクト部
３０；チャンバー
３１；半導体基板
３２；ステージ
３３；コイル
３４；原料ガス供給管
３５；原料ガス排出管
Ｋ；活性領域
Ｃａ；キャパシタ素子
Ｔｒ；ＭＯＳトランジスタ
Ｗ；ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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