(57)【要約】【課題】高速にロックアップ出来ると共に、十分に位相が収束してからループフィルタの時定数を切り替えることができ、局部発振信号の位相精度及びスプリアス特性を改善できるＰＬＬ回路を提供すること。【解決手段】このＰＬＬ回路は、水晶発振器１０１が基準信号を発振して位相比較器１０２に入力し、位相比較器１０２がフィードバックされた発振信号と基準信号との位相差より、制御パルス信号をチャージポンプ１０３に出力する。チャージポンプ１０３は、電圧制御信号をループフィルタ１０４を介して電圧制御発振器１０５へ与える。電圧制御発振器１０５は、発振信号を外部及びプログラマブル分周器１０６に出力し、発振信号は位相比較器１０２へフィードバックされる。位相比較器１０２では位相差が所定値に収束した時点でロック検出信号を出力し、ロック検出信号は遅延回路１０７を経由してループフィルタ１０４へ入力する。【選択図】図１
2010278751.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じて発振周波数が制御される電圧制御発振器と、
前記電圧制御発振器の出力する発振信号が入力される分周器と、
前記分周器の出力と基準信号との位相差に応じた信号を出力すると共に、位相差が所定値に収束したところでロック検出信号を出力する位相比較器と、
前記位相比較器の出力信号を制御電圧に変換すると共に交流成分をカットして前記電圧制御発振器へ印加する一方、前記ロック検出信号が印加されると第１の周波数切替え速度から該第１の周波数切替え速度よりも遅い第２の周波数切替え速度となるようにループ特性が切り替えられるループフィルタと、
前記位相比較器から出力されるロック検出信号を遅延させて前記ループフィルタに出力する遅延回路と、
を具備したことを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器と前記分周器とが１つの集積回路内に構成され、
前記遅延回路と前記ループフィルタとは、回路基板と前記回路基板上に載置されるディスクリート部品とから構成されることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記ループフィルタは、信号線路とグラウンドとの間に直列に接続された抵抗又はインダクタと第１のコンデンサとの直列回路と、前記第１のコンデンサと並列に接続された第２のコンデンサと、前記第２のコンデンサのグラウンド側端部とグラウンドとの間に接続され前記ロック検出信号が印加されると導通するスイッチと、を有することを特徴とする請求項１または請求項２記載のＰＬＬ回路。
【請求項４】
前記遅延回路は、ＲＣ積分回路で構成されたことを特徴とする請求項１から請求項３のいずれかに記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ループフィルタの時定数を切り替えて高速のロックアップタイムを実現するＰＬＬ回路に関する。
【背景技術】
【０００２】
従来、ループフィルタ（ＬＰＦ）の時定数を切り替えて高速のロックアップタイムを実現するＰＬＬ回路がある。かかるＰＬＬ回路では、発振器の発振周波数が目標周波数に安定するまではループフィルタに小さい容量（時定数）を設定することで、ロックアップタイムを高速化している。そして、発振周波数が目標周波数に安定したことを検出してロック検出信号が出力されたならば、ループフィルタに設けた容量投入用スイッチをロック検出信号で直接オンすることで追加容量を投入し、ロックアップ状態後はスプリアス特性に優れた特性に切り替えていた。
【０００３】
一方、近年の移動体通信技術のデジタル化に伴い、移動体通信の変調方式としてＧＭＳＫ（Gaussian  filtered  Minimum  Shift  Keying）やＱＰＳＫ（Quadrature  Phase  Shift  Keying）等の位相変調が採用されるようになった。また、最近では情報伝送の高速化のニーズから、１６ＱＡＭ（Quadrature  Amplitude  Modulation）やＯＦＤＭ（Orthogonal  Frequency  Division  Multiplexing）のような複雑な変調方式も採用されており、無線信号に対する位相精度の重要性が増している。局部発振信号の位相精度が低い（フェイズエラーが大きい）と、１６ＱＡＭやＯＦＤＭのような複雑な変調方式では、位相を細かく分割できなくなり、誤ったデジタル情報として処理される恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−０３０４１６号公報
【特許文献２】特開２０００−０７８００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、局部発振回路に使用されるＰＬＬ回路には、高速にロックアップ出来て、しかも位相が十分に安定している発振信号が求められるが、一般的にＰＬＬ回路において発振周波数が目標値に達した直後（ロック検出信号を出力直後）は、位相レベルでは変動があり十分に位相が収束していないケースがある。
【０００６】
ところが、ロック検出信号を直接用いてループフィルタの時定数を切り替える従来のＰＬＬ回路では、ロック検出信号をループフィルタの容量投入用のスイッチに直接入力してオンさせているので、必ずしも位相精度が十分ではなかった。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、高速にロックアップ出来ると共に、十分に位相が収束してからループフィルタの時定数を切り替えることができ、局部発振信号の位相精度及びスプリアス特性を改善できるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のＰＬＬ回路は、制御電圧に応じて発振周波数が制御される電圧制御発振器と、前記電圧制御発振器の出力する発振信号が入力される分周器と、前記分周器の出力と基準信号との位相差に応じた信号を出力すると共に、位相差が所定値に収束したところでロック検出信号を出力する位相比較器と、前記位相比較器の出力信号を制御電圧に変換すると共に交流成分をカットして前記電圧制御発振器へ印加する一方、前記ロック検出信号が印加されると第１のスイッチング速度から該第１の周波数切替え速度よりも遅い第２の周波数切替え速度となるようにループ特性が切り替えられるループフィルタと、前記位相比較器から出力されるロック検出信号を遅延させて前記ループフィルタに出力する遅延回路とを具備したことを特徴とする。
【０００９】
この構成によれば、位相比較器において位相差が所定値に収束してロック検出信号が出力されると、そのロック検出信号がループフィルタへ供給される前段で遅延回路にて遅延されるので、ループフィルタの時定数が高速の第１の周波数切替え速度から低速の第２の周波数切替え速度に切り替わるときには位相の変動が収束されており、位相精度を改善することができる。したがって、起動時におけるロックアップタイムの高速化を図ることができると共に、フェーズロック後はフェイズエラーを抑制して位相精度が改善され、スプリアス特性に優れたループ特性を実現できる。
【００１０】
また本発明は、上記ＰＬＬ回路において、前記位相比較器と前記分周器とが１つの集積回路内に構成され、前記遅延回路と前記ループフィルタとは、回路基板と前記回路基板上に戴置されるディスクリート部品とから構成されることを特徴とする。
【００１１】
この構成によれば、部品点数の多い回路を集積化して、小型化と低コスト化を実現でき、ループフィルタの時定数の切替えを容易に行うことができる。
【００１２】
また本発明は、上記ＰＬＬ回路において、前記ループフィルタは、信号線路とグラウンドとの間に直列に接続された抵抗又はインダクタと第１のコンデンサとからなる直列回路と、前記第１のコンデンサと並列に接続された第２のコンデンサと、前記第２のコンデンサのグラウンド側端部とグラウンドとの間に接続され前記ロック検出信号が印加されると導通するスイッチと、を有することを特徴とする。
【００１３】
この構成によれば、スイッチが非導通の状態では第２のコンデンサが除外されるため、容量が小さく高速の周波数切替え速度を実現でき、スイッチにロック検出信号が印加されて導通すると第１のコンデンサと第２のコンデンサの合成容量となって容量が大きくなり、スプリアス特性が改善される低速の周波数切替え速度に切り替えられる。
【００１４】
上記ＰＬＬ回路において、前記遅延回路は、ＲＣ積分回路で構成することができる。
【発明の効果】
【００１５】
本発明によれば、発振周波数のロックアップタイムを高速化できると共に、フェーズロック後はフェイズエラーが抑制されていて位相精度が改善され、スプリアス特性にも優れたループ特性を設定可能なＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係るＰＬＬ回路の機能ブロック図である。
【図２】本発明の実施の形態に係るＰＬＬ回路の回路構成図である。
【図３】（ａ）本発明の実施の形態に係るＰＬＬ回路のロック検出信号の周波数変化を示す図であり、（ｂ）ロック検出信号の位相の変化を示す図である。
【図４】（ａ）ロック検出信号の出力波形を示す概念図であり、（ｂ）本発明の実施の形態に係るロック検出信号の出力波形を示す概念図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
図１は、本実施の形態に係るＰＬＬ回路の基本的な機能ブロック図である。水晶発振器１０１が基準信号を発振して位相比較器１０２に入力し、位相比較器１０２がフィードバックされた発振信号（１／Ｎ分周）と基準信号との位相差を検出し、この位相差を基に制御パルス信号をチャージポンプ１０３に出力する。チャージポンプ１０３で位相差に対応した電荷を蓄積して直流の制御電圧に変換する。チャージポンプ１０３から出力される制御電圧は電圧制御信号としてループフィルタ１０４へ印加される。ループフィルタ１０４が交流成分をカットした電圧制御信号を電圧制御発振器１０５へ与える。電圧制御発振器１０５は電圧制御信号に対応した発振周波数で発振して外部へ発振信号を出力する。また、電圧制御発振器１０５で生成された発振信号はプログラマブル分周器１０６を介して位相比較器１０２へフィードバックする。プログラマブル分周器１０６はフィードバックされた発振信号を１／Ｎ分周してから位相比較器１０２へ入力している。
【００１８】
一方、位相比較器１０２では位相差が所定値に収束した時点でロック検出信号を出力する。ロック検出信号は遅延回路１０７を経由してループフィルタ１０４へ入力している。遅延回路１０７は、本例では主にＲＣ積分回路で構成されており、矩形波のロック検出信号の立ち上がりを所定時間ΔＴだけ遅延させる。所定時間ΔＴは、フェーズロックタイミング（ロック検出信号発生タイミング）から位相の変動が収束してフェイズエラーが許容値になるまでに要する時間に合わせて決めることが望ましい。
【００１９】
なお、位相比較器１０２とプログラマブル分周器１０６とを１つの集積回路内に構成し、遅延回路１０７とループフィルタ１０４とは、回路基板とこの回路基板上に載置されるディスクリート部品とで構成することができる。
【００２０】
図２は、本実施の形態に係るＰＬＬ回路におけるループフィルタ１０４、電圧制御発振器１０５及び遅延回路１０７を含む部分の回路構成図である。電圧制御発振器１０５は、発振トランジスタ２１のエミッタ・ベース間には第１の帰還コンデンサ２２が接続され、発振トランジスタ２１のコレクタ・エミッタ間には第２の帰還コンデンサ２３が接続され、発振トランジスタ２１のベース・コレクタ間にはインダクタ２４が接続されたコレクタ接地型のコルピッツ発振器を構成している。なお、本発明はコレクタ接地型のコルピッツ発振器以外の発振器で電圧制御発振器１０５を構成することも可能である。
【００２１】
発振トランジスタ２１のエミッタは、エミッタバイアス抵抗２５を介して接地されると共に、直流カットコンデンサ２６を介して出力端子２７（ＯＳＣｏｕｔ）に接続されている。発振トランジスタ２１のコレクタは、直流電源端子２８（Ｖｃｃ）に接続されると共に、コンデンサ２９を介して高周波的に接地されている。発振トランジスタ２１のベースは、分圧用抵抗３０、３１の中間接続点が接続されている。分圧用抵抗３０の一端は直流電源端子２８に接続され、分圧用抵抗３１の他端は接地されている。発振トランジスタ２１のベースには直流カットコンデンサ３２を介して共振回路３３が接続されている。
【００２２】
共振回路３３は、ストリップラインで構成されるインダクタ２４とコンデンサ３４とを並列接続してなる並列共振回路で構成されている。インダクタ２４の一端及びコンデンサ３４の一端が接続され、インダクタ２４の他端及びコンデンサ３４の他端はそれぞれ接地されている。また、並列共振回３３には、コンデンサ３５を介してバラクタダイオード３６が並列に接続されている。コンデンサ３５とバラクタダイオード３６の接続点には、直列接続されたチョーク用インダクタ３７、３８を介してループフィルタ１０４が接続されている。また、チョーク用インダクタ３７、３８の接続点はコンデンサ３９を介して高周波的に接地されている。
【００２３】
ループフィルタ１０４は、交流成分を除去するＬＰＦで構成されている。チャージポンプ１０３から出力される電圧制御信号をループフィルタ１０４経由で電圧制御発振器１０５へ伝える信号線路Ｌが形成されており、信号線路Ｌとグラウンドとの間に、抵抗４２とコンデンサ４３からなる直列回路が接続されている。コンデンサ４３に対して追加容量となるコンデンサ４４が並列に接続されており、コンデンサ４４のコールド側がスイッチングダイオード４５を介してコンデンサ４６で高周波的に接地されている。スイッチングダイオード４５のカソードには逆バイアス用のＤＣ電圧Ｖ２が印加され、アノードには遅延回路１０７経由でロック検出信号が印加される。スイッチングダイオード４５がオフ状態ではＬＰＦの容量成分は主にコンデンサ４３となる。ループフィルタ１０４は、ＬＰＦの容量成分は主にコンデンサ４３で形成される場合、第１の周波数切替え速度としての高速の周波数切替え速度となるループ特性（時定数）になる。また、スイッチングダイオード４５がオン状態ではコンデンサ４３とコンデンサ４４の合成容量となる。ループフィルタ１０４は、ＬＰＦの容量成分が主にコンデンサ４３とコンデンサ４４の合成容量で形成される場合、高速の周波数切替え速度よりも遅い第２の周波数切替え速度としての低速の周波数切替え速度となるループ特性（時定数）になる。ループフィルタ１０４の入力段及び出力段は、それぞれコンデンサ４７、４８を介して接地されている。
【００２４】
遅延回路１０７は、位相比較器１０２から入力されるロック検出信号を増幅出力するトランジスタ５１と、トランジスタ５１から出力されるロック検出信号の立ち上がり時間を遅らせる積分回路５２とを備える。トランジスタ５１のベースは、バイアス抵抗５３を介してロック検出信号入力端子５４に接続され、トランジスタ５１のコレクタは、バイアス抵抗５５を介して電源端子５６に接続されている。積分回路５２は、一端がトランジスタ５１のエミッタに接続された抵抗５７と、この抵抗５７の他端とグラウンドとの間に接続されたコンデンサ５８とで構成される。抵抗５７の他端とコンデンサ５８との接続点は、抵抗５９を介してスイッチングダイオード４５のアノードに接続されている。
【００２５】
次に、以上のように構成された本実施の形態の動作について説明する。
チャージポンプ１０３から出力される電圧制御信号がループフィルタ１０４を介して共振回路３３のバラクタダイオード３６のカソードに印加される。電圧制御信号は、電圧制御発振器１０５から出力される発振信号を１／Ｎ分周した発振信号と水晶発振器１０１から出力される基準信号との位相差を無くす方向に制御される。
【００２６】
フェーズロック前には、ループフィルタ１０４のスイッチングダイオード４５はオフ状態となっていて、ループフィルタ１０４におけるＬＰＦの容量は主にコンデンサ４３で構成されている。すなわち、ループフィルタ１０４は高速の周波数切替え速度を実現するループ特性（時定数）に設定されている。バラクタダイオード３６に印加された電圧制御信号（電圧）に対応した共振周波数で共振回路３３が共振してトランジスタ２１のベースに印加され、電圧制御発振器１０５が発振して発振信号を出力する。
【００２７】
電圧制御発振器１０５の発振周波数が目標周波数でフェーズロックされると、位相比較器１０２から遅延回路１０７に対してロック検出信号が出力される。図３（ａ）に矢印で示すポイントが、発振周波数が目標周波数でフェーズロックされてロック検出信号が出力されるタイミングである。同図では起動開始から１．０ｍｓでフェーズロックしている。図４（ａ）に示す矩形波のロック検出信号が遅延回路１０７に入力する。
【００２８】
遅延回路１０７では、ロック検出信号がトランジスタ５１で増幅されて積分回路５２に与えられる。積分回路５２は矩形波のロック検出信号の立ち上がり時間を、図４（ｂ）に示すように遅らせる。同図には積分回路５２の出力電圧（ロック検出信号）がスイッチングダイオード４５をオンさせる電圧ＶＳＷに到達するまでにΔＴの時間を要していることを示している。その結果、図３（ｂ）に示すようにロック検出信号の出力直後には位相が変動してフェイズエラーが大きかったが、ロック検出信号の立ち上がり時間がΔＴだけ遅れたことで、その間に位相が安定してフェイズエラーが許容値に収まっている。遅延回路１０７によって図３（ｂ）に矢印で示すタイミングまで遅延したロック検出信号がループフィルタ１０４のスイッチングダイオード４５のアノードに印加されてオンする。その結果、発振周波数の位相変動（フェーズエラー）が収束したタイミング（２．０ｍｓ）で追加容量であるコンデンサ４４がコンデンサ４３に対して並列に投入される。ループフィルタ１０４は、並列接続されたコンデンサ４３及びコンデンサ４４の合成容量と抵抗４２とによる時定数となり、ループフィルタ１０４のカットオフ周波数が低周波側にシフトし、低速の周波数切替え時間であるがスプリアス特性に優れたループ特性となる。
【００２９】
以上説明したように、本実施の形態に係るＰＬＬ回路によれば、ロック検出信号を遅延回路１０７にて位相の変動が収束する遅延時間ΔＴだけ遅延させてからスイッチングダイオード６１に印加してループフィルタ１０４のループ特性（時定数）を切り替えるようにしたので、起動時には高速で発振周波数をロックアップできると共に、発振周波数の位相精度を改善でき、起動後はスプリアス特性に優れたループ特性を実現することができる。
【００３０】
本発明は上述した実施の形態及びその変形例に限定されるものではない。その他、本発明の要旨を逸脱しない範囲において種々変形実施可能である。たとえば、上記実施の形態においてループフィルタ１０４の抵抗４２に代えてインダクタを用いても良い。
【符号の説明】
【００３１】
２１  発振トランジスタ
２２  第１の帰還コンデンサ
２３  第２の帰還コンデンサ
２４  インダクタ
３３  共振回路
３６  バラクタダイオード
４２  抵抗
４３  コンデンサ
４４  コンデンサ
４５  スイッチングダイオード
５８  積分回路
１０１  水晶発振器
１０２  位相比較器
１０３  チャージポンプ
１０４  ループフィルタ
１０５  電圧制御発振器
１０６  プログラマブル分周器
１０７  遅延回路
【図１】
2010278751.tif 000003
【図２】
2010278751.tif 000004
【図３】
2010278751.tif 000005
【図４】
2010278751.tif 000006