(57)【要約】【課題】  インバータ回路を構成するトランジスタそれぞれの遅延差を求めることができる半導体回路装置を提供する。【解決手段】  発振回路を有する半導体回路装置であって、発振回路は、電源電位に第１の電源電位接続用トランジスタを介して電源端子が接続され、接地電位に第１の接地電位接続用トランジスタを介して接地端子が接続される第１のインバータ回路と、電源電位に第２の電源電位接続用トランジスタを介して接続され、接地電位に第２の接地電位接続用トランジスタを介して接続され、第１のインバータ回路に並列接続される第２のインバータ回路を有するインバータブロック１０と、第１及び第２の電源電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に電源電位接続信号を出力し第１及び第２の接地電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に接地電位接続信号を出力するセレクタブロック２０を有する。【選択図】図１
2010087968.tif 000002
【特許請求の範囲】
【請求項１】
クロック発振回路を有する半導体回路装置において、
前記クロック発振回路は、
電源電位に第１の電源電位接続用トランジスタを介して電源端子が接続されるとともに接地電位に第１の接地電位接続用トランジスタを介して接地端子が接続される第１のインバータ回路と、前記電源電位に第２の電源電位接続用トランジスタを介して接続されるとともに前記接地電位に第２の接地電位接続用トランジスタを介して接続され、前記第１のインバータ回路に並列接続される第２のインバータ回路を有するインバータ回路ブロックと、
前記第１及び第２の電源電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に電源電位接続信号を出力するとともに、前記第１及び第２の接地電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に接地電位接続信号を出力する選択回路ブロックを有することを特徴とする半導体回路装置。
【請求項２】
前記選択回路ブロックは、
前記第１及び第２の電源電位接続用トランジスタのゲート端子のいずれか一のゲート端子に電源電位接続信号を出力する電源電位接続信号生成用デコード回路と、
前記第１及び第２の接地電位接続用トランジスタのゲート端子のいずれか一のゲート端子に接地電位接続信号を出力する接地電位接続信号生成用デコード回路と、
前記電源電位接続信号生成用デコード回路に電源電位接続設定信号を出力する第１のラッチ回路と、
前記接地電位接続信号生成用デコード回路に接地電位接続設定信号を出力する第２のラッチ回路を有することを特徴とする請求項１記載の半導体回路装置。
【請求項３】
前記第１及び第２のラッチ回路は、スキャンチェーンを構成するスキャンラッチであり、
前記電源電位接続設定信号がスキャンにより前記第１のラッチ回路に設定され、前記接地電位接続設定信号がスキャンにより前記第２のラッチ回路に設定されることを特徴とする請求項２記載の半導体回路装置。
【請求項４】
前記クロック発振回路は、
いずれか一のインバータ回路ブロックの出力端子がいずれか他のインバータ回路ブロックの入力端子に接続されることにより、奇数個の前記インバータ回路ブロックが環状に接続されるとともに、前記環状に接続された奇数個の前記インバータ回路ブロックのうち、いずれかのインバータ回路ブロックの出力端子からクロックを出力することを特徴とする請求項１記載の半導体回路装置。
【請求項５】
前記クロック発振回路はさらに、
否定的論理積回路を有し、
第１のインバータ回路ブロックの出力端子が前記否定的論理積回路の一の入力端子に接続され、クロック発振抑止信号が前記否定的論理積回路の他の入力端子に接続されるとともに、前記否定的論理積回路の出力端子が第２のインバータ回路ブロックの入力端子に接続され、前記第１のインバータ回路ブロックを除いたいずれか一のインバータ回路ブロックの出力端子が前記第２のインバータ回路ブロックを除いたいずれか他のインバータ回路ブロックの入力端子に接続されるとともに、偶数個の前記インバータ回路ブロックと前記否定的論理積回路が環状に接続され、前記否定的論理積回路の出力端子からクロックを出力することを特徴とする請求項４記載の半導体回路装置。
【請求項６】
前記半導体集積回路はさらに、
前記クロック発振抑止信号を出力するクロック発振抑止信号設定用ラッチ回路を有することを特徴とする請求項５記載の半導体回路装置。
【請求項７】
前記電源電位接続用トランジスタはＰ型トランジスタであり、前記接地電位接続用トランジスタはＮ型トランジスタであることを特徴とする請求項１〜６記載のいずれか１項に記載の半導体回路装置。
【請求項８】
クロック発振回路を有する半導体回路装置において、
前記クロック発振回路は、
電源電位に電源端子が接続されるとともに出力端子に第１の切り換え用トランジスタを介して接続される第１のＰ型トランジスタと接地電位に接地端子が接続されるとともに第２の切り換え用トランジスタを介して前記出力端子に接続される第１のＮ型トランジスタを有する第１のインバータ回路と、前記電源電位に接続されるとともに前記出力端子に第３の切り換え用トランジスタを介して接続される第２のＰ型トランジスタと前記接地電位に接続されるとともに前記出力端子に第４の切り換え用トランジスタを介して前記出力端子に接続される第２のＮ型トランジスタを有し、前記第１のインバータ回路に並列接続される第２のインバータ回路を有するインバータ回路ブロックと、
前記第１及び第２の切り換え用トランジスタのゲート端子のいずれか１つのゲート端子に電源電位接続信号を出力するとともに、前記第３及び第４の切り換え用トランジスタのゲート端子のいずれか１つのゲート端子に接地電位接続信号を出力する選択回路ブロックを有することを特徴とする半導体回路装置。
【請求項９】
遅延差算出方法であって、
電源電位に第１の電源電位接続用トランジスタを介して電源端子が接続されるとともに接地電位に第１の接地電位接続用トランジスタを介して接地端子が接続される第１のインバータ回路と、前記電源電位に第２の電源電位接続用トランジスタを介して接続されるとともに前記接地電位に第２の接地電位接続用トランジスタを介して前記第１のインバータ回路に並列接続される第２のインバータ回路を有するインバータ回路ブロックを、外部にクロックが発振するよう環状に配置したクロック発振回路に、前記第１及び第２の電源電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に電源電位接続信号を出力するとともに、前記第１及び第２の接地電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に接地電位接続信号を出力するよう設定する設定ステップと、
前記設定ステップによる設定を、前記電源電位接続信号および前記接地電位接続信号の出力が複数パタンになるよう複数回実行し、前記クロック発振回路から発振されるクロックの発振周波数をそれぞれ計測する計測ステップと、
前記計測ステップによって計測された発振周波数それぞれの差に基づき、前記第１のインバータ回路を構成するトランジスタおよび前記第２のインバータ回路を構成するトランジスタそれぞれの遅延差を算出する算出ステップと、
を実行する遅延差算出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのチップ内ばらつきの測定を行う半導体回路装置、遅延差検出方法に関する。
【背景技術】
【０００２】
情報処理装置に使われるＬＳＩ（Large Scale Integration）は、製造時の変動要因によって、同一ＬＳＩ内の同一の回路構成の回路同士でも、チップ内のばらつきによるトランジスタ特性の違いにより、回路の特性が異なることがある。通常、このチップ内の製造ばらつきを予め見込んで設計するが、設計時に想定するばらつきは、製造プロセスの立ち上げ時に、多くの工数を掛けて多数のトランジスタの特性を調査することにより求められた値を用いる。チップ内ばらつきは、トランジスタの微細化と高集積化の進展とともに大きくなり、ＬＳＩ設計をより困難にしている。
【０００３】
ＬＳＩのトランジスタ特性を測定するための、従来のリング発振器を図９に示す。図９(ａ)にて示したリング発振器４０は、複数かつ奇数のインバータ６０がリング状に直列接続され、奇数段の論理反転により発振が起こる。また、図９（ｂ）にて示したリング発振器４０Ａは、一部のインバータに代わり、発振の開始と停止を制御するための、ＮＡＮＤ回路５０を備える。
【０００４】
尚、このようなリング発振器の発振周波数ｆは、１段分のインバータ（遅延回路）の遅延時間をｔ、インバータの段数をｎとすると、
ｆ＝１／（２×ｔ×ｎ）
として求まる。また、リング発振器を構成するトランジスタの特性に違いがあると、遅延時間が変化し、発振周波数も変化する。複数のリング発振器ごとに発振周波数を観測することにより、リング発振器別のトランジスタ特性の違いを観測することができる。
【０００５】
ここで、ＬＳＩ内のばらつきを測定するための、リング発振器の配置例を図１０に示す。従来は、同一のリング発振器を図１０に示すようにＬＳＩ２００内に複数個搭載し、配置することで、リング発振器単位での発振周波数を比較することによりチップ内ばらつきを測定していた。
【０００６】
従来のリング発振器は、ＬＳＩ間のばらつきを、ＬＳＩ毎のリング発振器の発振周波数の測定により求めることができる。ＬＳＩ内のトランジスタ特性のばらつきについては、ＬＳＩ内に複数のリング発振器を配置することにより、リング発振器間のばらつきを求めることはできるが、トランジスタ一個毎のばらつきやＰ型トランジスタ／Ｎ型トランジスタそれぞれ分離してばらつきを求めることはできない。リング発振器をＬＳＩ内に複数個配置して、周波数を比較しても、その比較はリング発振器を構成する複数のトランジスタ全体を比較することになり、個々のトランジスタの特性がどのように分布しているかは不明であり、リング発振器を構成しているトランジスタの平均の特性を比較することに留まる。平均で有用なケースは、全体の傾向を知りたいときであり、ＬＳＩ内の場合は、例えばＬＳＩの周辺部と中央部とで特性が変わるか確認したい時などである。
【０００７】
なお、本発明の関連ある従来技術として、半導体集積回路に内蔵されるリングオシレータの発振周波数を外部発振子を必要とせずに自動的に補正できるようにする発振周波数補正回路が開示されている。また、発振ゲインを一定にし、低ジッタ、安定度の高い発振周波数を得ることができる電圧制御発振回路が開示されている。
【特許文献１】特開２００４−５６５６１号公報
【特許文献２】特許第３７７９４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、近年のＣＭＯＳトランジスタ（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）の製造技術の進歩により、トランジスタが微細化されて、微細化による製造ばらつき拡大の懸念が広がって来た。微細化によるチップ内ばらつきはトランジスタ当たりの不純物の絶対量の減少により、隣接するトランジスタ同士でも、大きくなってきてしまう。このために、トランジスタ単位でのＬＳＩ内ばらつきを把握する必要が高まってきたが、製品のＬＳＩに搭載できるばらつき測定回路がなかった。このために、ＬＳＩ内のばらつきは、初期の製造条件を基にした測定データしかなく、製造条件の変更による、ばらつき見込値の見直しはできていない。
【０００９】
これにより、設計時の想定しているＬＳＩ内ばらつきの妥当性の確認が困難になり、過剰な設計マージンの確保や、マージン不足が起こる可能性がある。
【００１０】
本発明は上述した問題点を解決するためになされたものであり、トランジスタ単位でのＬＳＩ内ばらつきの測定を行うことができる半導体回路装置、遅延差算出方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
半導体回路装置は、クロック発振回路を有する半導体回路装置において、前記クロック発振回路は、電源電位に第１の電源電位接続用トランジスタを介して電源端子が接続されるとともに接地電位に第１の接地電位接続用トランジスタを介して接地端子が接続される第１のインバータ回路と、前記電源電位に第２の電源電位接続用トランジスタを介して接続されるとともに前記接地電位に第２の接地電位接続用トランジスタを介して接続され、前記第１のインバータ回路に並列接続される第２のインバータ回路を有するインバータ回路ブロックと、前記第１及び第２の電源電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に電源電位接続信号を出力するとともに、前記第１及び第２の接地電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に接地電位接続信号を出力する選択回路ブロックを有するものである。
【００１２】
半導体回路装置は、クロック発振回路を有する半導体回路装置において、前記クロック発振回路は、電源電位に電源端子が接続されるとともに出力端子に第１の切り換え用トランジスタを介して接続される第１のＰ型トランジスタと接地電位に接地端子が接続されるとともに第２の切り換え用トランジスタを介して前記出力端子に接続される第１のＮ型トランジスタを有する第１のインバータ回路と、前記電源電位に接続されるとともに前記出力端子に第３の切り換え用トランジスタを介して接続される第２のＰ型トランジスタと前記接地電位に接続されるとともに前記出力端子に第４の切り換え用トランジスタを介して前記出力端子に接続される第２のＮ型トランジスタを有し、前記第１のインバータ回路に並列接続される第２のインバータ回路を有するインバータ回路ブロックと、前記第１及び第２の切り換え用トランジスタのゲート端子のいずれか１つのゲート端子に電源電位接続信号を出力するとともに、前記第３及び第４の切り換え用トランジスタのゲート端子のいずれか１つのゲート端子に接地電位接続信号を出力する選択回路ブロックを有するものである。
【００１３】
遅延差算出方法は、電源電位に第１の電源電位接続用トランジスタを介して電源端子が接続されるとともに接地電位に第１の接地電位接続用トランジスタを介して接地端子が接続される第１のインバータ回路と、前記電源電位に第２の電源電位接続用トランジスタを介して接続されるとともに前記接地電位に第２の接地電位接続用トランジスタを介して前記第１のインバータ回路に並列接続される第２のインバータ回路を有するインバータ回路ブロックを、外部にクロックが発振するよう環状に配置したクロック発振回路に、前記第１及び第２の電源電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に電源電位接続信号を出力するとともに、前記第１及び第２の接地電位接続用トランジスタのゲート端子のいずれか１つのゲート端子に接地電位接続信号を出力するよう設定する設定ステップと、前記設定ステップによる設定を、前記電源電位接続信号および前記接地電位接続信号の出力が複数パタンになるよう複数回実行し、前記クロック発振回路から発振されるクロックの発振周波数をそれぞれ計測する計測ステップと、前記計測ステップによって計測された発振周波数それぞれの差に基づき、前記第１のインバータ回路を構成するトランジスタおよび前記第２のインバータ回路を構成するトランジスタそれぞれの遅延差を算出する算出ステップと、を実行するものである。
【発明の効果】
【００１４】
インバータ回路を構成するトランジスタそれぞれの遅延差を求めることができる構成を有する半導体回路装置を提供することができ、また、この半導体回路装置を用いたトランジスタの遅延差算出方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
まず、本実施の形態の概要を説明する。
【００１６】
本実施の形態は、ＬＳＩ内ばらつきを測定できるリング発振器をＬＳＩに搭載し、リング発振器を構成するトランジスタの選択を変更しながら、発振周波数を測定することを繰り返すことにより、ＬＳＩ内ばらつきの測定のためのデータを、簡単に取得することができる回路を提供する。
【００１７】
本実施の形態のリング発振器は、電源とグランドから切り離す回路が付いたインバータを並列接続することで成るインバータブロックが、複数個リング状に接続された構成となる。電源とグランドからの切り離しは、トランジスタ選択設定回路により制御され、並列接続されたインバータのうちの一つのＰ型トランジスタと、一つのＮ型トランジスタがそれぞれ独立に選択される。さらに、このトランジスタの選択は、リング発振器を構成するインバータブロック各段独立に行われる。
【００１８】
ある段のＰ型トランジスタを順次切り換えて、リング発振器の発振周波数を測定する。これにより、測定周波数のばらつきは、Ｐ型トランジスタを切り換えたことによって発生したものとなる。インバータブロック１段内のすべてのＰ型トランジスタを切り換えることにより、Ｐ型トランジスタ特性のばらつきの分布を得ることができる。これを、インバータブロック全段分測定し、ばらつきの分布をリング段数分だけ得る。各段の分布の間の関連は厳密には求まらないが、１段内の切り換えるトランジスタ数を十分確保すれば、１段の平均がＬＳＩ内ばらつきの中心に近くなるため、１段の平均で正規化して各段の分布を重ねることにより、全段の分布を求めることができる。これにより、Ｐ型トランジスタ特性のＬＳＩ内ばらつきの分布を得ることができる。また、Ｎ型トランジスタについても同様に行える。
【００１９】
チップ内ばらつきには、パターン露光時の隣接素子形状からの影響などによる、形状に依存したばらつき成分と、不純物のチャネル内濃度分布などによるランダムなばらつき成分とがある。特に予測が難しく設計時にマージンとして考慮せざるを得ないのは、ランダムばらつきだが、本実施の形態では、リングを構成する各段の形状を同一にして、各段の測定結果の分布から形状依存のばらつきをできるだけ排除することにより、ランダムばらつきのみを抽出することができる。
【００２０】
次に、本実施の形態の具体的実施例を説明する。
【００２１】
まず、リング発振器全体の構成を図１に示す。図１に示したリング発振器１（クロック発振回路）は、内部のトランジスタを切り換えられるようにされたインバータブロック１０（インバータ回路ブロック）（図面上では「ＩＮＶ＋」と表記）が、偶数段直列接続されている。またリング発振器１は、トランジスタ切り換え信号をインバータブロック１０それぞれに出力するセレクタブロック２０（選択回路ブロック）を備える。セレクタブロック２０の出力端子は各インバータブロック１０に接続されている。
【００２２】
インバータブロック１０の最終段（第１のインバータ回路ブロック）の出力端子は、ＮＡＮＤ回路３１（否定的論理積回路）の一つの入力端子に接続され、ＮＡＮＤ回路３１の出力信号が初段のインバータブロック１０（第２のインバータブロック）に戻ることにより発振が起こる。ＮＡＮＤ回路３１のもう一方の入力端子には、スキャンによって設定されたスキャンラッチ３０（クロック発振抑止信号設定用ラッチ）から出力されたクロック発振抑止信号が入力され、クロック発振抑止信号に“１”が入ることにより発振が開始される。また、ＮＡＮＤ回路３１の出力端子からクロックが出力される。なお、リング発振器１を構成するインバータブロック１０の段数は、ばらつき測定精度確保の観点からは、発信周波数のカウントができる範囲で、できるだけ少なくしたほうが、ばらつきによる発振周波数の変化がより大きくなるため望ましい。
【００２３】
図１にて示したリング発振器１は、発振制御用にＮＡＮＤ回路３１を用いているが、ＮＡＮＤ回路３１は必ずしも必要ではない。ＮＡＮＤ回路３１を使用しないリング発振器の構成の一例を図２に示す。リング発振器１Ａは、ＮＡＮＤ回路３１の代わりにインバータブロック１０を備え、インバータブロック１０それぞれは全体で奇数段となるよう環状に直列接続されている。尚、以降の説明では図１にて示したリング発振器１に関して言及するが、図２で示したリング発振器１Ａにも適用可能である。
【００２４】
次に、リング発振器１内で直列に接続された、インバータブロック１０の１段の内部回路構成について、図３を参照しつつ説明する。インバータブロック１０は、トランジスタを切り換えられるようにされたインバータ１１（第１のインバータ回路、第２のインバータ回路）（図面上では「ＩＮＶ」と表記）が複数個並列接続されることで成り、各インバータ１１の入力端子と出力端子とが、インバータブロック１０の入力端子と出力端子とにそれぞれ接続されている。インバータのトランジスタを電源グランドから切り離すトランジスタ切り換え信号が、各インバータ１１ごとにＰ型トランジスタ用（Ｐ［０］、Ｐ［１]、・・・、Ｐ［ｎ]）とＮ型トランジスタ用（Ｎ［０］、Ｎ［１]、・・・、Ｎ［ｎ]）とに分かれてセレクタブロック２０から入ってくる。
【００２５】
トランジスタの切り換え信号により、並列接続された複数のインバータ１１のうち、１つのインバータのＰ型トランジスタと、１つのインバータのＮ型トランジスタが選択される。インバータブロック１０内のトランジスタ選択の例については、インバータブロックの最小構成を用いて後述する。
【００２６】
図３で示したインバータブロック１０の内部回路構成に対応した、内部レイアウトの一例を図４に示す。図４に示すように、インバータブロック１０内ではインバータ１１が縦列方向に連続して配置されている。インバータ１１の周囲には、それぞれのインバータの配置が均等になるようにするためのレイアウトブロック（Ａ，Ｂ，Ｃ，Ｄ）が配置されている。これは、トランジスタの周囲のレイアウト形状の違いによる、トランジスタ特性の変化を極力小さくさせるための対策である。例えば、非常に微細化されたトランジスタのゲートポリの形成のための露光工程では、隣接するゲートポリとの距離が露光精度に影響を与える可能性があるが、周囲の形状を常に同じにすることにより、露光精度を一定に保つことができる。
【００２７】
図４で示したレイアウトブロックＡは、インバータ１１の下部のトランジスタレイアウトを再現することにより、最上部のインバータ１１の上方の周辺レイアウトを、中間のインバータ１１の周辺レイアウトと同じにしている。レイアウトブロックＢとＣは、インバータ１１の左右に配置されることにより、インバータ１１の左右の周辺レイアウトをすべてのインバータで同一にしている。レイアウトブロックＤは、インバータ１１の上部のトランジスタレイアウトを再現することにより、最下部のインバータ１１の下方の周辺レイアウトが、中間のインバータ１１の周辺レイアウトと同じになるようにしている。
【００２８】
次に、インバータ１１の内部回路構成の一例を図５に示す。図５（ａ）で示すインバータ１１は、通常のインバータに対し電源とグランドとのそれぞれにつながる部分に切り換え用トランジスタが挿入された構成となっている。すなわち、インバータ１１は、Ｐ型トランジスタ（第１の電源電位接続用トランジスタ、第２の電源電位接続用トランジスタ）を介して電源端子が接続され、Ｎ型トランジスタ（第１の接地電位接続用トランジスタ、第２の接地電位接続用トランジスタ）を介して接地端子が接続される構成となっている。本構成によって、セレクタブロック２０からのトランジスタ切り換え信号(Ｐ,Ｎ)により電源やグランドとの接続、切り離しを行うことができる。
【００２９】
切り換え信号が入力されるＰ型トランジスタ、Ｎ型トランジスタは、自身のばらつきを抑えるために、複数のトランジスタから成り、これらトランジスタが並列接続した構成となっている。通常のインバータ構成部分のトランジスタが、ばらつき評価対象のトランジスタとなる。ＰチャネルとＮチャネルとが独立して切り換わることにより、インバータ１１単体のみでは、片方のトランジスタ（たとえばＰチャネルのみ）しか動作しない状態になりえる。しかし、インバータ１１が並列に複数接続されたインバータブロック１０の１段全体では、別のインバータでもう一方のトランジスタ（たとえばＮチャネル）が動作するよう制御されることで、インバータブロック１０の１段がインバータの機能を有することとなる。
【００３０】
図５（ａ）とは別の回路構成例を図５（ｂ）に示す。図５（ｂ）は、通常のインバータ構成から、出力信号(Ｏｕｔ)につながる端子に切り換え用トランジスタ（Ｐ型トランジスタ、Ｎ型トランジスタ）が挿入されている構成を示している。かかる構成においても図５(ａ)の構成と同等の動作を行うことができる。
【００３１】
次に、セレクタブロック２０の内部構成を図６に示す。セレクタブロック２０は、上述の複数のインバータ１１それぞれが有するＰ型トランジスタのゲート端子のうちで、いずれか一つのゲート端子にトランジスタ切り換え信号を出力するとともに、上述の複数のインバータ１１それぞれが有するＮ型トランジスタのゲート端子のうちでいずれか一つのゲート端子にトランジスタ切り換え信号を出力する。尚、Ｐ型トランジスタのゲート端子に出力するトランジスタ切り換え信号を電源電位接続信号と称し、Ｎ型トランジスタのゲート端子に出力するトランジスタ切り換え信号を接地電位接続信号と称す。
【００３２】
セレクタブロック２０は、トランジスタ選択情報を保持したラッチ部２２が、デコーダ部２１と接続されることで構成されている。ラッチ部２２に保持されたトランジスタ選択情報が、デコーダ部２１によってトランジスタ切り換え信号に変換されて各インバータ１１に出力される。トランジスタ選択情報は、スキャンによって発振測定のたびにラッチ部２２に設定される。また、セレクタブロック２０は、複数のデコーダのうち一つのデコーダの出力のみ他のデコーダの出力とは異なる値となるように、トランジスタ切り換え信号を出力する（１ホットデコード論理）。
【００３３】
また、デコーダ部２１は、複数のインバータ１１ごとに備えられたＰ型トランジスタのゲート端子のうち、いずれか一つのゲート端子に電源電位接続信号を出力する電源電位接続信号生成用デコード回路２１Ａと、複数のインバータ１１ごとに備えられたＮ型トランジスタのゲート端子のうち、いずれか一つのゲート端子に接地電位接続信号を出力する接地電位接続信号生成用デコード回路２１Ｂとを備える。
【００３４】
ラッチ部２２は、電源電位接続信号生成用デコード回路２１Ａに接続／切り離しの設定信号であるトランジスタ選択情報（電源電位接続設定信号と称す）を出力するラッチ回路２２Ａ（第１のラッチ回路）と、接地電位接続信号生成用デコード回路２１Ｂに接続／切り離しの設定信号であるトランジスタ選択情報（接地電位接続設定信号と称す）を出力するラッチ回路２２Ｂ（第２のラッチ回路）とを備える。
【００３５】
ラッチ部２２はスキャンチェーンを構成するスキャンラッチであり、電源電位接続設定信号がスキャンによりラッチ回路２２Ａに設定され、接地電位接続設定信号がスキャンによりラッチ回路２２Ｂに設定される。
【００３６】
次に、インバータブロック１０の最小の内部回路構成例を図７に示す。入力信号(Ｉｎ)は、ばらつき測定対象であるTpi0、Tni0、Tpi1、Tni1の４個のトランジスタのゲートに接続されて、この４個のトランジスタのドレインは、出力信号(Out)に接続されている。この４個のトランジスタはそれぞれ、P0、N0、P1、N1の信号によって、測定対象トランジスタが選択的に活性化されるように、電源とTpi0との間、および電源とTpi1との間に切り替え制御トランジスタTpg0、Tpg1がそれぞれ挿入され、グランドとTni0との間、およびグランドとTni1との間に切り替え制御トランジスタTng0、Tng1がそれぞれ挿入されている。
【００３７】
ここで、Tpi0、Tpg0、Tpi1、Tpg1はＰ型トランジスタで、Tni0、Tng0、Tni1、Tng1はＮ型トランジスタである。
【００３８】
次に、図７を用いてトランジスタの選択方法およびトランジスタ性能の差を求める手法の一例を記す。
【００３９】
まず、P0=0、N0=1、P1=1、N1=0となるようセレクタブロック２０が設定されることで、セレクタブロック２０からインバータ１１に設定された信号が出力される（設定ステップ）。
【００４０】
このように設定されることで、Tpi0、Tni0を使った発振周波数（ここでは発振周波数Ａとする）が求められる。次にP0=1、N0=1、P1=0、N1=0として、Tpi1、Tni0を使って発振周波数（ここでは発振周波数Ｂとする）を求める（計測ステップ）。
【００４１】
発振周波数Ａと発振周波数Ｂとの周波数の差は、Tpi0とTpi1とのトランジスタ性能の差に起因するものである。よって、発振周波数Ａと発振周波数Ｂの差を求めることで、Tpi0とTpi1とのトランジスタ性能の差（遅延差）を算出することができる（算出ステップ）。
【００４２】
同様に、P0=0、N0=0、P1=1、N1=1として、Tpi0、Tni1を使って発振周波数Ｃを求める。これにより、Tni0とTni1とのトランジスタ性能の差が、ＡとＣとの周波数の差になって現われている。この例では、２個のインバータでの測定だったが、このような周波数測定を多数のトランジスタで行うことにより、トランジスタ別のチップ内ばらつきを求めることができる。
【００４３】
最後に、リング発振器１がＬＳＩ上に配置された場合の一例を図８に示す。同一のリング発振器１を図８に示すようにＬＳＩ１００内に測定が必要と思われる箇所に搭載し、配置することで、リング発振器１を有する半導体回路装置として提供することができる。
【００４４】
本実施の形態によって、チップ内ばらつきの最新情報が迅速に収集されることにより、設計に最新のチップ内ばらつき情報を取り入れることができ、これにより、ＬＳＩの改版などを活用して、マージン不足の防止によるチップの歩留まりの向上と、過剰な設計マージンの削減による性能の向上を図ることができる。
【図面の簡単な説明】
【００４５】
【図１】本実施の形態に係るリング発振器の一例を示す構成図である（ＮＡＮＤ回路有り）。
【図２】本実施の形態に係るリング発振器の一例を示す構成図である（ＮＡＮＤ回路無し）。
【図３】本実施の形態に係るインバータブロックの一例を示す構成図である。
【図４】本実施の形態に係るインバータブロックの内部レイアウトの一例を示す図である。
【図５】本実施の形態に係るインバータの回路構成の一例を示す図である。
【図６】本実施の形態に係るセレクタブロックの構成の一例を示す図である。
【図７】本実施の形態に係るインバータブロックの最小の回路構成の一例を示す図である。
【図８】本実施の形態に係るリング発振器を備えたＬＳＩを示す図である。
【図９】従来のリング発振器の構成を示す図である。
【図１０】従来のリング発振器を備えたＬＳＩを示す図である。
【符号の説明】
【００４６】
１、１Ａ  リング発振器、１０  インバータブロック、１１  インバータ、２０  セレクタブロック、２１  デコーダ部、２１Ａ  電源電位接続信号生成用デコード回路、２１Ｂ  接地電位接続信号生成用デコード回路、２２  ラッチ部、２２Ａ  ラッチ回路、２２Ｂ  ラッチ回路、３０  スキャンラッチ、３１  ＮＡＮＤ回路、１００  ＬＳＩ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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