(57)【要約】【課題】MOSトランジスタとバイポーラトランジスタとが混載された半導体装置とその製造方法において、半導体装置の信頼性を高めること。【解決手段】シリコン基板２０素子分離絶縁膜２４を形成する工程と、シリコン基板２０に低電圧p型MOSトランジスタTRLVP用のLDD領域４５を形成する工程と、シリコン基板２０に高電圧p型MOSトランジスタTRHVP用のLDD領域５５をLDD領域４５よりも深く形成するのと同時に、シリコン基板２０にバイポーラトランジスタTRBIP用の第１のエミッタ領域４６を形成する工程と、各領域４５、４６、５５におけるシリコン基板２０の表層に高融点金属シリサイド層７０を形成する工程とを有する半導体装置の製造方法による。【選択図】図２４
2010278253.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１〜第３の素子形成領域を画定する素子分離絶縁膜を形成する工程と、
前記第１の素子形成領域における前記半導体基板に第１のMOS(Metal Oxide Semiconductor)トランジスタ用の第１の不純物拡散領域を形成する工程と、
前記第２の素子形成領域における前記半導体基板に、第２のMOSトランジスタ用の第２の不純物拡散領域を前記第１の不純物拡散領域よりも深く形成するのと同時に、前記第３の素子形成領域における前記半導体基板にバイポーラトランジスタ用の第３の不純物拡散領域を形成する工程と、
前記第１〜第３の不純物拡散領域における前記半導体基板の表層に高融点金属シリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の不純物拡散領域は、前記第１のMOSトランジスタのソース／ドレイン領域又はLDD(Lightly Doped Drain)領域であり、
前記第２の不純物拡散領域は、前記第２のMOSトランジスタのソース／ドレイン領域又はLDD領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の不純物拡散領域は、前記バイポーラトランジスタのエミッタ領域であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２のMOSトランジスタのゲート長を前記第１のMOSトランジスタのゲート長よりも長くすることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
素子分離絶縁膜により第１〜第３の素子形成領域が画定された半導体基板と、
前記第１の素子形成領域における前記半導体基板に形成され、第１の不純物拡散領域を備えた第１のMOSトランジスタと、
前記第２の素子形成領域における前記半導体基板に形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域を備えた第２のMOSトランジスタと、
前記第３の素子形成領域における前記半導体基板に形成され、前記第２の不純物拡散領域と同一の深さ且つ同一の不純物濃度プロファイルの第３の不純物拡散領域を備えたバイポーラトランジスタと、
前記第１〜第３の不純物形成領域における前記半導体基板の表層に形成された高融点金属シリサイド層と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置は高速化・高機能化のために微細化が進んでおり、MOS(Metal Oxide Semiconductor)トランジスタのゲート長はますます短くなる傾向にある。MOSトランジスタは、スケーリング則に沿って微細化するほど高速化が図れるが、その一方でゲート長が短くなると閾値電圧が低下するショートチャネル効果が生じる。
【０００３】
ショートチャネル効果を抑制する方法としては様々ある。例えば、イオン注入の加速エネルギを弱くしてソース／ドレイン領域の深さを浅くする方法も、ショートチャネル効果の抑制に効果があることが知られている。
【０００４】
一方、半導体装置の製品のなかには、MOSトランジスタのみを集積形成するのではなく、バイポーラトランジスタとMOSトランジスタとを混載するものがある。そのような混載デバイスにおいては、ソース／ドレイン領域のような不純物拡散領域の深さを浅くすることが、バイポーラトランジスタに有利に働くとは限らない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−２７４０４１号公報
【特許文献２】特開平１１−２３３６３９号公報
【特許文献３】特開平５−３３１４号公報
【特許文献４】特開平５−１６０１４１号公報
【特許文献５】特開平１１−１７６９４６号公報
【特許文献６】特開平１１−３９９１号公報
【特許文献７】特開２０００−２０８７６６号公報
【特許文献８】特開２００５−１５８７８６号公報
【特許文献９】特開２００５−１７５０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
MOSトランジスタとバイポーラトランジスタとが混載された半導体装置とその製造方法において、半導体装置の信頼性を高めることを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、半導体基板に、第１〜第３の素子形成領域を画定する素子分離絶縁膜を形成する工程と、前記第１の素子形成領域における前記半導体基板に第１のMOSトランジスタ用の第１の不純物拡散領域を形成する工程と、前記第２の素子形成領域における前記半導体基板に、第２のMOSトランジスタ用の第２の不純物拡散領域を前記第１の不純物拡散領域よりも深く形成するのと同時に、前記第３の素子形成領域における前記半導体基板にバイポーラトランジスタ用の第３の不純物拡散領域を形成する工程と、前記第１〜第３の不純物拡散領域における前記半導体基板の表層に高融点金属シリサイド層を形成する工程とを有する半導体装置の製造方法が提供される。
【０００８】
また、その開示の他の観点によれば、素子分離絶縁膜により第１〜第３の素子形成領域が画定された半導体基板と、前記第１の素子形成領域における前記半導体基板に形成され、第１の不純物拡散領域を備えた第１のMOSトランジスタと、前記第２の素子形成領域における前記半導体基板に形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域を備えた第２のMOSトランジスタと、前記第３の素子形成領域における前記半導体基板に形成され、前記第２の不純物拡散領域と同一の深さ且つ同一の不純物濃度プロファイルの第３の不純物拡散領域を備えたバイポーラトランジスタと、前記第１〜第３の不純物形成領域における前記半導体基板の表層に形成された高融点金属シリサイド層とを有する半導体装置が提供される。
【発明の効果】
【０００９】
以下の開示によれば、第２のMOSトランジスタ用の第２の不純物拡散領域を第１の不純物拡散領域よりも深く形成するのと同時に、第３の素子形成領域における半導体基板にバイポーラトランジスタ用の第３の不純物拡散領域を形成する。
【００１０】
よって、第２の不純物拡散領域と同様に第３の不純物拡散領域も基板深くに形成されるようになるので、該第３の不純物拡散領域上の高融点金属シリサイド層と基板とを流れる接合リーク電流が低減され、半導体装置の信頼性が高まる。
【００１１】
しかも、第２の不純物拡散領域と第３の不純物拡散領域とをこのように同一工程で形成することで、半導体装置の製造工程の簡略化を図ることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、予備的事項に係る半導体装置の平面図である。
【図２】図２は、図１のA−A線に沿う断面図である。
【図３】図３は、予備的事項に係る半導体装置において、エミッタ領域付近のシリコン基板のTEM像を基にして描いた断面図である。
【図４】図４は、予備的事項に係る半導体装置においてのエミッタ領域付近の拡大断面図である。
【図５】図５は、MOSトランジスタの世代とpn接合の深さとの関係を示す図である。
【図６】図６は、OBIRCH解析により予備的事項に係る半導体装置を観察して得られた像を基にして描いた平面図である。
【図７】図７は、予備的事項に係るpnpバイポーラトランジスタの電流―電圧特性を調査して得られたグラフである。
【図８】図８は、予備的事項に係る半導体装置が抱えるジレンマを模式的に表す図である。
【図９】図９は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１０】図１０は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１１】図１１は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１２】図１２は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１３】図１３は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１４】図１４は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１５】図１５は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１６】図１６は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１７】図１７は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１８】図１８は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図２０】図２０は、本実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図２１】図２１は、本実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図２２】図２２は、本実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図２３】図２３は、本実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図２４】図２４は、本実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図２５】図２５は、本実施形態に係る半導体装置の平面図である。
【図２６】図２６は、本実施形態に係る半導体装置のエミッタ形成領域付近の拡大断面図である。
【発明を実施するための形態】
【００１３】
以下に、本実施形態について添付図面を参照しながら詳細に説明する。
【００１４】
（予備的事項）
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
【００１５】
図１はこの半導体装置の平面図であり、図２の上側の断面図は図１のA−A線に沿う断面図である。
【００１６】
図２に示されるように、この半導体装置はバイポーラトランジスタ形成領域IとMOSトランジスタ形成領域IIとが画定されたシリコン基板１を有する。
【００１７】
そのシリコン基板１には素子領域を画定するためのSTI(Shallow Trench Isolation)用の素子分離溝１ａが形成され、該素子分離溝１ａ内に酸化シリコン膜等の素子分離絶縁膜２が埋め込まれる。
【００１８】
STIによる素子分離構造は、LOCOS(Local Oxidation of Silicon)法と比較して素子分離絶縁膜２の幅を短くすることができるので、半導体装置の微細化に好適である。
【００１９】
バイポーラトランジスタ形成領域Iの半導体基板１には、pウェル４と第１のnウェル５が形成されると共に、p型エミッタ領域１１、n型ベース領域１２、及びp型コレクタ領域１３を備えたpnpバイポーラトランジスタTR1が形成される。
【００２０】
そして、MOSトランジスタ形成領域IIにおいては、半導体基板１に第２のnウェル３が形成され、ゲート絶縁膜８、ゲート電極６、及びp型ソース／ドレイン領域１０を有するMOSトランジスタTR2が形成される。
【００２１】
更に、各領域１０〜１３を低抵抗化するために、半導体基板１の表層にはコバルトシリサイド（CoSi2）層等の高融点金属シリサイド層１５が形成される。
【００２２】
このように種類の異なるpnpバイポーラトランジスタTR1とMOSトランジスタTR2とを混載してなる半導体装置では、各トランジスタTR1、TR2を別々に作ったのでは工程数の短縮が図られず、その製造工程が非効率的になる。
【００２３】
そこで、本例では、p型ソース／ドレイン領域１０とp型エミッタ領域１１とを同一のイオン注入により形成することにより、各トランジスタTR1、TR2の製造工程に重複部分を持たせ、工程数の短縮を図るようにする。
【００２４】
これらの領域１０、１１のうち、p型ソース／ドレイン領域１０は、MOSトランジスタTR2のショートチャネル効果を抑制するために、なるべく浅く形成するのが好ましい。このようにp型ソース／ドレイン領域１０を浅く形成すると、これと同時に形成されるp型エミッタ領域１１も浅く形成されることになる。
【００２５】
但し、エミッタ領域１１が浅くなると、以下のような問題が発生することが明らかとなった。
【００２６】
図３は、エミッタ領域１１付近のシリコン基板１のTEM(Transmission Electron Microscope)像を基にして描いた断面図である。
【００２７】
図３に示されるように、高融点金属シリサイド層１５は、素子分離溝１ａの側面のシリコン基板１を侵食して形成され、シリコン基板１の深い位置まで形成されている。
【００２８】
例えば、図３の例では、断面に現れている高融点金属シリサイド層１５はその上面からD1（＝６６．３nm）の深さまで形成され、更にこの断面よりも奥の部分では高融点金属シリサイド層１５がその上面からD2（＝１２１nm）の深さにまで形成されている。
【００２９】
図４は、エミッタ領域１１付近の拡大断面図である。
【００３０】
上記のように高融点金属シリサイド層１５が深く形成されると、エミッタ領域１１と第２nウェル５との界面に形成されたpn接合１９に高融点金属シリサイド層１５が近づき、該pn接合１９と高融点金属シリサイド層１５との間隔Lが狭まる。
【００３１】
こうなると、pn接合１９付近の空乏層の厚さが薄くなるので、第２nウェル５と高融点金属シリサイド層１５とをpn接合１９の電位障壁により十分に電気的に隔離することができず、これら間にリーク電流Jが流れ易くなってしまう。そのようなリーク電流は、接合リーク電流とも呼ばれる。
【００３２】
特に、本例では、MOSトランジスタTR2のショートチャンネル効果を抑制するために、p型ソース／ドレイン領域１０と同時に形成されるp型エミッタ領域１１を浅く形成したので、pn接合１９の深さXjが浅くなる。これにより、pn接合１９と高融点金属シリサイド層１５との間隔Lが一層狭まり、上記の接合リーク電流Jが原因の不良が発生する危険性が高まる。
【００３３】
図５は、MOSトランジスタの世代とpn接合１９の深さXjとの関係を示す図である。
【００３４】
図５に示されるように、ゲート長が短くなるにつれ、ショートチャンネル効果を抑制するために深さXjが浅くなる傾向になる。よって、上記のリーク電流は、MOSトランジスタの世代が進むにつれ顕著に発生すると考えられる。
【００３５】
図６は、そのようなリーク電流が実際に発生するかどうかを確認するため、OBIRCH(Optical Beam Induced Resistance Change)解析によりこの半導体装置を観察して得られた像を基にして描いた平面図である。
【００３６】
図６に示されるように、OBIRCH解析を行うと、p型エミッタ領域１１と素子分離絶縁膜２との界面において、接合リーク電流Jの発生を示す発光箇所Fが実際に観察された。
【００３７】
また、図７は、上記のpnpバイポーラトランジスタTR1の電流―電圧特性を調査して得られたグラフである。そのグラフの横軸はベース−エミッタ間電圧Vbeを示し、縦軸はエミッタ電流Ieを示す。
【００３８】
また、この調査では、−４０℃、＋２５℃、＋８５℃のそれぞれの温度において電流−電圧特性を測定した。
【００３９】
図７に示されるように、＋２５℃と＋８５℃の温度では、エミッタ電流が１．０×１０4nA以下の範囲において、グラフが設計通りの線形となっている。
【００４０】
しかし、−４０℃の温度では、エミッタ電流が１０nA以下の範囲においてグラフが線形から外れ、半導体装置が不良となっている。これは、エミッタ電流Ieに上記の接合リーク電流Jが加わったためと考えられる。
【００４１】
本願発明者の調査によれば、このような不良は、−４０℃以下の温度且つ１０nA以下のエミッタ電流領域において、数１０ppmの頻度で発生することが分かった。また、そのような不良は、動作温度が−２０℃以下となった時点から目立ち始めることとも分かった。
【００４２】
よって、バイポーラトランジスタとMOSトランジスタとを混載してなる半導体装置では、−２０℃以下の低温且つ１０nA以下の低エミッタ電流でその動作を保証することができない。したがって、温度保証範囲が狭くなったり、高いエミッタ電流で使用せざるを得ない等、高性能で魅力のある半導体装置を提供するのが難しくなる。
【００４３】
既述のように、この半導体装置の不良の原因である接合リーク電流は、エミッタ領域１１を浅く形成したことで発生するものである。
【００４４】
よって、エミッタ領域１１を深く形成すれば接合リーク電流を低減できることになるが、これではエミッタ領域１１と同時に形成されるp型ソース／ドレイン領域１０も深くなり、MOSトランジスタTR2におけるショートチャネル効果を抑制できない。
【００４５】
図８は、このようなジレンマを模式的に表す図である。
【００４６】
図８において、横軸はpn接合１９の深さXjを示す。また、左側の縦軸は、上記のように低温（−４０℃以下）でpnpバイポーラトランジスタTR1に発生する不良の発生頻度を表すものであり、グラフAに対する縦軸となる。そして、右側の縦軸は、MOSトランジスタTR2におけるショートチャネル効果の抑制度合いを示すものであり、グラフBに対する縦軸となる。
【００４７】
図８に示されるように、深さXjが深くなるにつれ、グラフAが減少するのに対しグラブBは増大する。
【００４８】
このように、バイポーラトランジスタの不良の防止とMOSトランジスタのショートチャネル効果の抑制とはトレードオフの関係にあり、一方を満足させようとすれば他方を犠牲にしてしまう。
【００４９】
なお、このようなジレンマを解消するため、バイポーラトランジスタTR1とMOSトランジスタTR2とを別々のプロセスで独立に形成することも考えられるが、これでは工程数が増大して半導体装置のコスト増を招いてしまう。
【００５０】
更に、MOSトランジスタTR2のショートチャネル効果を抑制するためにゲート長を長くすることも考えられる。しかし、これでは素子面積が増大したり、既存のプロセスを流用して半導体装置を製造することができないといった新たな問題が発生する。
【００５１】
本願発明者は、このような知見に基づいて、以下に説明するような本実施形態に想到した。
【００５２】
（本実施形態）
図９〜図２４は、本実施形態に係る半導体装置の製造途中の断面図である。
【００５３】
この半導体装置は、バイポーラトランジスタとMOSトランジスタとを混載してなるものであり、以下のようにして製造される。
【００５４】
まず、図９に示すように、基板温度を約９００℃として酸化雰囲気中においてp型シリコン（半導体）基板２０の表面を熱酸化し、厚さが約１５nmの初期熱酸化膜２１を形成する。
【００５５】
次いで、この初期熱酸化膜２１の上にCVD(Chemical Vapor Deposition)法により窒化シリコン膜２２を厚さ約１５０nmに形成する。
【００５６】
続いて、図１０に示すように、窒化シリコン膜２２の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン２３を形成する。
【００５７】
そして、この第１のレジストパターン２３が備える窓２３ａを通じて窒化シリコン膜２２、初期熱酸化膜２１、及びシリコン基板２０をこの順にドライエッチングし、シリコン基板２０にSTI用の素子分離絶縁膜２０を形成する。
【００５８】
そのドライエッチングは例えばRIE(Reactive Ion Etching)により行われ、エッチングガスとしてCHF3、HBr、Cl2、CF4、及びO2を組み合わせたガスが使用される。
【００５９】
このドライエッチングが終了した後に、第１レジストパターン２３は除去される。
【００６０】
次に、図１１に示すように、埋め込み性に優れたHDPCVD(High Density Plasma CVD)法を用いて、窒化シリコン膜２２の上に素子分離絶縁膜２４として酸化シリコン膜を形成し、この素子分離絶縁膜２４で素子分離溝２０ａを完全に埋め込む。
【００６１】
次いで、図１２に示すように、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜２４を研磨して、窒化シリコン膜２２上の余分な素子分離絶縁膜２４を除去すると共に、素子分離溝２０ａ内にのみ素子分離絶縁膜２４を残す。
【００６２】
その後に、図１３に示すように、初期熱酸化膜２１と窒化シリコン膜２２とをウエットエッチングにより除去し、シリコン基板２０の清浄面を露出させる。このとき、窒化シリコン膜２２のエッチング液としては燐酸溶液が使用され、初期熱酸化膜２１のエッチング液としてはフッ酸溶液が使用される。
【００６３】
ここまでの工程により、シリコン基板２０の素子形成領域が素子分離絶縁膜２４によって画定されたことになる。
【００６４】
その素子形成領域は、MOSトランジスタ形成領域IIにおいては、高電圧n型MOSトランジスタ形成領域HVN、高電圧p型MOSトランジスタ形成領域HVP、低電圧n型MOSトランジスタ形成領域LVN、及び低電圧p型MOSトランジスタ形成領域LVPである。
【００６５】
また、バイポーラトランジスタ形成領域Iにおいては、エミッタ形成領域E、ベース形成領域B、及びコレクタ形成領域Cを含む領域が素子形成領域として画定される。
【００６６】
次に、図１４に示す断面構造を得るまでの工程について説明する。
【００６７】
まず、酸化雰囲気中において基板温度を約９００℃とすることで、シリコン基板２０の表面に厚さが約１０nmの熱酸化膜を形成し、その熱酸化膜を犠牲絶縁膜２７とする。
【００６８】
次いで、この犠牲絶縁膜２７をスルー膜にしながら、各領域HVN、HVPにおけるシリコン基板２０にそれぞれp型不純物とn型不純物とをイオン注入する。
【００６９】
これにより、第１及び第２のpウェル３１、３２、p型素子分離領域３３、及び第１のnウェル３４が図示のように形成される。なお、p型不純物としてはボロンが使用され、n型不純物としてはリンが使用される。そして、これらの不純物の打ち分けは不図示のレジストパターンをマスクにして行われ、このイオン注入を終了後にそのレジストパターンは除去される。
【００７０】
続いて、図１５に示すように、コレクタ形成領域Cと低電圧n型MOSトランジスタ形成領域LVNにおけるシリコン基板２０にイオン注入によりp型不純物としてボロンをイオン注入し、第３のpウェル４１を形成する。
【００７１】
更に、エミッタ形成領域E、ベース形成領域B、及び低電圧n型MOSトランジスタ形成領域LVPにおけるシリコン基板２０にイオン注入によりn型不純物としてリンをイオン注入して第２のnウェル４２を形成する。
【００７２】
そのイオン注入では犠牲絶縁膜２７がスルー膜として使用され、不図示のレジストパターンによりp型不純物とn型不純物の打ち分けが行われる。
【００７３】
この後に、フッ酸溶液により犠牲絶縁膜２７をウエットエッチングして除去する。
【００７４】
次いで、図１６に示すように、シリコン基板２０の上側全面にゲート絶縁膜４４として熱酸化膜を形成する。
【００７５】
そのゲート絶縁膜４４は、シリコン基板２０の全面に熱酸化膜を形成した後、領域LVN、LVPにおける熱酸化膜を除去し、その後に更にシリコン基板２０の全面を熱酸化することで形成され、領域HVN、HVP、HVNについては１０〜１６nm程度の厚さ、領域LVN、LVPについては３nm程度の厚さに形成される。
【００７６】
そして、図１７に示すように、素子分離絶縁膜２４とゲート絶縁膜４４のそれぞれの上にCVD法によりポリシリコン膜を約１８０nmの厚さに形成し、そのポリシリコン膜を導電膜４９とする。
【００７７】
更に、その導電膜４９の上に反射防止膜４８を形成する。その反射防止膜４８は、例えば、CVD法で形成された酸窒化シリコン膜である。
【００７８】
その後に、この反射防止絶縁膜４８の上にフォトレジストを塗布し、それを露光、現像して、ゲート電極形状の第２のレジストパターン４３を形成する。
【００７９】
続いて、図１８に示すように、第２のレジストパターン４３をマスクにしながら反射防止絶縁膜４８と導電膜４９とをドライエッチングし、MOSトランジスタ形成領域IIにゲート電極４９ａを形成する。
【００８０】
ゲート電極４９ａのゲート長はMOSトランジスタの駆動電圧によって異なる。
【００８１】
例えば、低電圧n型MOSトランジスタ形成領域LVNと低電圧p型MOSトランジスタ形成領域LVPでは、トランジスタの高速化を優先してゲート長D1をなるべく短くするのが好ましく、例えばゲート長さD1を０．１８μm程度とする。
【００８２】
これに対し、高電圧n型MOSトランジスタ形成領域HVNと高電圧p型MOSトランジスタ形成領域HVPでは、ソース−ドレイン間の耐圧の向上を優先し、ゲート長D2をゲート長D1よりも長くするのが好ましく、例えばゲート長D2を０．７μmとする。
【００８３】
その後、反射防止絶縁膜４８と第２のレジストパターン４３は除去される。
【００８４】
次に、図１９に示すように、各領域LVP、LVNにおけるシリコン基板２０にそれぞれp型不純物とn型不純物をイオン注入し、ゲート電極４９ａの横のシリコン基板２０に低電圧用p型LDD(Lightly Doped Drain)領域４５と低電圧用n型LDD領域４７を形成する。
【００８５】
なお、各領域LVP、LVNへの不純物の打ち分けは不図示のレジストパターンを用いて行われる。
【００８６】
また、このイオン注入の条件は特に限定されないが、低電圧用p型LDD領域４５については、例えば、加速エネルギが５keV、ドーズ量が５．０×１０14cm-2の条件でボロンをイオン注入する。
【００８７】
また、低電圧用n型LDD領域４７については、n型不純物として砒素を使用し、それを加速エネルギが１０keV、ドーズ量が５．０×１０14cm-2の条件でイオン注入する。
【００８８】
次いで、図２０に示すように、高電圧p型MOSトランジスタ形成領域HVPに、各nウェル３４、４２とは反対の導電型のp型不純物としてボロンをイオン注入し、ゲート電極４９ａの横のシリコン基板２０に高電圧用p型LDD領域５２を形成する。
【００８９】
本工程では、このイオン注入をエミッタ形成領域Eに対しても同時に行い、該エミッタ形成領域Eにおけるシリコン基板２０に第１のエミッタ用p型不純物拡散領域４６を形成する。
【００９０】
このように各領域４６、５２を同一のイオン注入工程で形成することで、各領域４６、５２は同一の深さ且つ同一の不純物濃度プロファイルを有することになる。
【００９１】
また、そのイオン注入は、高電圧用p型LDD領域５２と第１のエミッタ用p型不純物拡散領域４６のそれぞれが低電圧用p型LDD領域４５よりも深く形成される条件で行われ、例えば加速エネルギ８０keV、ドーズ量４．５×１０13cm-2の条件で行われる。
【００９２】
高電圧p型MOSトランジスタ形成領域HVPにおけるゲート長は、低電圧p型MOSトランジスタ形成領域LVPにおけるよりも長いので、このように高電圧用p型LDD領域５２を深く形成してもショートチャネル効果が顕著に発生することはない。
【００９３】
よって、高電圧p型MOSトランジスタ形成領域HVPにおいては、ショートチャネル効果の抑制よりも、後で形成されるトランジスタの耐圧向上を優先させ、このように高電圧用p型LDD領域５２を深く形成するのが好ましい。
【００９４】
なお、このイオン注入の際、エミッタ形成領域Eと高電圧p型MOSトランジスタ形成領域HVP以外の領域は不図示のレジストパターンで覆われており、これらの領域E、HVP以外の領域のシリコン基板２０にボロンがイオン注入されることはない。
【００９５】
続いて、図２１に示すように、不図示のレジストパターンをマスクにしながら、高電圧n型MOSトランジスタ形成領域HVNにn型不純物を選択的にイオン注入し、ゲート電極４９ａの横のシリコン基板２０に高電圧用n型LDD領域５１を形成する。
【００９６】
そのn型不純物は、例えばリンである。また、イオン注入の条件としては、加速エネルギ４０keV、ドーズ量５．０×１０14cm-2が採用される。このような条件を採用することにより、高電圧用n型LDD領域５１は、低電圧用n型LDD領域４７よりも深く形成されることになる。
【００９７】
次に、図２２に示す断面構造を得るまでの工程について説明する。
【００９８】
まず、シリコン基板２０の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極４９ａの横に絶縁性サイドウォール５４として残す。その絶縁膜は、例えば、CVD法により形成された酸化シリコン膜である。
【００９９】
次いで、シリコン基板２０の上に不図示のレジストパターンを形成し、絶縁性サイドウォール５４とゲート電極４９ａとをマスクにしながら、p型不純物としてボロンをシリコン基板２０にイオン注入する。
【０１００】
これにより、各領域HVP、LVPのそれぞれに、高電圧用p型ソース／ドレイン領域５５と低電圧用p型ソース／ドレイン領域６５が、高電圧用p型LDD領域５２よりも浅い深さに選択的に形成される。
【０１０１】
そのイオン注入の条件は、例えば、加速エネルギが５keV、ドーズ量が２．０×１０15cm-2である。
【０１０２】
本工程では、このイオン注入をエミッタ形成領域Eとコレクタ領域Cのシリコン基板２０に対しても同時に行う。
【０１０３】
その結果、エミッタ領域Eにおいては、第２のエミッタ用p型不純物拡散領域５６が形成され、各不純物拡散領域４６、５６を備えたp型エミッタ領域５７が形成される。
【０１０４】
一方、コレクタ領域Cにはp型コレクタ領域５８が形成される。
【０１０５】
次いで、図２３に示すように、高電圧n型MOSトランジスタ形成領域HVN、低電圧n型MOSトランジスタ形成領域LVN、及びベース形成領域Bのそれぞれにおけるシリコン基板２０にn型不純物をイオン注入する。
【０１０６】
これにより、各領域HVN、LVNにはそれぞれ高電圧用n型ソース／ドレイン領域６１と低電圧用n型ソース／ドレイン領域６６が形成され、ベース形成領域Bにはn型ベース領域６２が形成される。
【０１０７】
なお、そのイオン注入の条件は特に限定されないが、本実施形態ではn型不純物としてリンを加速エネルギ１５keV、ドーズ量２．０×１０15cm-2の条件でイオン注入する。
【０１０８】
続いて、図２４に示すように、シリコン基板２０の上側全面に高融点金属膜としてスパッタ法によりコバルト膜を形成し、それをアニールしてシリコンと反応させる。これにより、シリコン基板２０とゲート電極４９ａのそれぞれの表層部分に低抵抗化のための高融点金属シリサイド層７０としてコバルトシリサイド層が形成される。
【０１０９】
その後、素子分離絶縁膜２４の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。
【０１１０】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０１１１】
その半導体装置においては、バイポーラトランジスタ形成領域Iにエミッタ領域５７、ベース領域６２、及びコレクタ領域５８を備えたpnpバイポーラトランジスタTRBIPが形成される。
【０１１２】
一方、MOSトランジスタ形成領域IIには、高電圧n型MOSトランジスタTRHVN、高電圧p型MOSトランジスタTRHVP、低電圧n型MOSトランジスタTRLVN、低電圧p型MOSトランジスタTRLVPが図示のように形成される。
【０１１３】
これらのMOSトランジスタのうち、高電圧n型MOSトランジスタTRHVNは低電圧n型MOSトランジスタTRLVNよりも駆動電圧が高く、高電圧p型MOSトランジスタTRHVPは低電圧p型MOSトランジスタTRLVPよりも駆動電圧が高い。
【０１１４】
各トランジスタの使用用途は限定されないが、本実施形態では高電圧トランジスタTRHVN、TRHVPを入出力回路として使用する。一方、低電圧トランジスタTRLVN、TRLVPについては、pnpバイポーラトランジスタTRBIPと共にロジック回路に使用する。
【０１１５】
図２５は、この半導体装置の平面図であり、先の図２４は図２５のＢ−Ｂ線に沿う断面図である。
【０１１６】
図２５に示されるように、p型エミッタ領域５７とn型ベース領域６２は矩形状の平面形状を有し、これらの領域５７、６２を囲むようにしてp型コレクタ領域５８が形成される。
【０１１７】
このような半導体装置の製造方法によれば、図２０に示したように、低電圧用p型LDD領域４５よりも深い高電圧用p型LDD領域５２を形成するイオン注入において、第１のエミッタ用p型不純物拡散領域４６を形成した。
【０１１８】
図２６は、エミッタ形成領域Eの拡大断面図である。
【０１１９】
上記のように第１のエミッタ用p型不純物拡散領域４６を深く形成したので、該p型不純物拡散領域４６とnウェル４２とのpn接合８０を、高融点金属シリサイド層７０の表面から十分な深さXjに形成することができる。
【０１２０】
よって、高融点金属シリサイド層７０が素子分離溝２０ａの側面のシリコン基板２０を侵食して形成されていても、pn接合８０と高融点金属シリサイド層７０との間隔Lが十分に広くなる。
【０１２１】
その結果、エミッタ領域５７とnウェル４２との間の接合リーク電流Jを低減できるようになり、接合リーク電流Jが原因で図７のように電圧（Vbe）−電流（Ie）特性が線形から外れるのを防止でき、設計に近い特性の半導体装置を提供することができる。
【０１２２】
特に、電圧（Vbe）−電流（Ie）特性の設計値からの乖離は、１００nA以下の低エミッタ電流且つ−２０℃以下の低温において顕在化するようになるので、本実施形態ではそのような低エミッタ電流且つ低温での半導体装置の動作を保証できるようになる。
【０１２３】
また、エミッタ領域５７はエミッタ電流Ieの供給源であるから、エミッタ領域５７とnウェル４２との間の接合リーク電流Jはエミッタ電流Ieに大きな影響を与える。よって、ベース領域６２やコレクタ領域５８の接合深さを深くするのと比較して、エミッタ領域５７の接合の深さXjを上記のように深くすることは、電圧（Vbe）−電流（Ie）特性を線形に維持するうえで特に有効である。
【０１２４】
しかも、本実施形態では、図２０のように高電圧用p型LDD領域５２の形成工程を利用して第１のエミッタ用p型不純物形成領域４６を深く形成するので、該p型不純物形成領域４６を深く形成するためだけの余計なイオン注入工程を追加する必要がない。
【０１２５】
なお、図２０に示したように、第１のエミッタ用p型不純物形成領域４６と同時に形成される高電圧用p型LDD領域５２は、領域LNPにおけるよりもゲート長の長い領域HVPに形成されるものである。したがって、第１のエミッタ用p型不純物形成領域４６を上記のように深く形成しても、領域HVPでショートチャネル効果が顕著に発生することはない。
【０１２６】
その結果、本実施形態では、MOSトランジスタのショートチャネル効果の抑制と、バイポーラトランジスタのリーク電流の抑制とを両立することができ、これらのトランジスタを混載した半導体装置の信頼性を向上させることが可能となる。
【０１２７】
以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。
【０１２８】
例えば、上記ではバイポーラトランジスタTRBIPが備える不純物拡散領域のうち第１のエミッタ用p型不純物拡散領域４６を深く形成したが、ベース領域６２やコレクタ領域５８を深く形成するようにしてもよい。その場合、これらの領域６２、５８と同時に形成される高電圧MOSトランジスタTRHVN、TRHVPの深い不純物拡散領域としては高電圧用LDD領域５１、５５がある。
【０１２９】
更に、高電圧MOSトランジスタTRHVP、TRHVNのソース／ドレイン領域５２、６１を低電圧MOSトランジスタTRLVP、TRLVNのソース／ドレイン領域６５、６６よりも深く形成してもよい。そして、これらのソース／ドレイン領域６５、６６の形成と同時に、バイポーラトランジスタTRBIPのエミッタ領域５７、ベース領域６２、及びコレクタ領域５８を深く形成するようにしてもよい。
【０１３０】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１３１】
（付記１）  半導体基板に、第１〜第３の素子形成領域を画定する素子分離絶縁膜を形成する工程と、
前記第１の素子形成領域における前記半導体基板に第１のMOSトランジスタ用の第１の不純物拡散領域を形成する工程と、
前記第２の素子形成領域における前記半導体基板に、第２のMOSトランジスタ用の第２の不純物拡散領域を前記第１の不純物拡散領域よりも深く形成するのと同時に、前記第３の素子形成領域における前記半導体基板にバイポーラトランジスタ用の第３の不純物拡散領域を形成する工程と、
前記第１〜第３の不純物拡散領域における前記半導体基板の表層に高融点金属シリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１３２】
（付記２）  前記第１の不純物拡散領域は、前記第１のMOSトランジスタのソース／ドレイン領域又はLDD領域であり、
前記第２の不純物拡散領域は、前記第２のMOSトランジスタのソース／ドレイン領域又はLDD領域であることを特徴とする付記１に記載の半導体装置の製造方法。
【０１３３】
（付記３）  前記第３の不純物拡散領域は、前記バイポーラトランジスタのエミッタ領域であることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
【０１３４】
（付記４）  前記素子分離絶縁膜を形成する工程は、前記半導体基板に素子分離溝を形成し、該素子分離溝内に前記素子分離絶縁膜を埋め込むことにより行われることを特徴とする付記１〜３のいずれかに記載の半導体装置の製造方法。
【０１３５】
（付記５）  前記第２のMOSトランジスタのゲート長を前記第１のMOSトランジスタのゲート長よりも長くすることを特徴とする付記１〜４のいずれかに記載の半導体装置の製造方法。
【０１３６】
（付記６）  前記第３の素子形成領域にウェルを形成する工程を更に有し、
前記第２の不純物拡散領域と前記第３の不純物拡散領域とを同時に形成する工程において、前記ウェルとは反対の導電型の不純物を前記第２の素子形成領域と前記第３の素子形成領域のそれぞれにおける前記半導体基板にイオン注入し、前記前記第２の不純物拡散領域と前記第３の不純物拡散領域とを形成することを特徴とする付記１〜５のいずれかに記載の半導体装置の製造方法。
【０１３７】
（付記７）  前記第１〜第３の不純物拡散領域は同じ導電型であることを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。
【０１３８】
（付記８）  素子分離絶縁膜により第１〜第３の素子形成領域が画定された半導体基板と、
前記第１の素子形成領域における前記半導体基板に形成され、第１の不純物拡散領域を備えた第１のMOSトランジスタと、
前記第２の素子形成領域における前記半導体基板に形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域を備えた第２のMOSトランジスタと、
前記第３の素子形成領域における前記半導体基板に形成され、前記第２の不純物拡散領域と同一の深さ且つ同一の不純物濃度プロファイルの第３の不純物拡散領域を備えたバイポーラトランジスタと、
前記第１〜第３の不純物形成領域における前記半導体基板の表層に形成された高融点金属シリサイド層と、
を有することを特徴とする半導体装置。
【０１３９】
（付記９）  前記第１の不純物拡散領域は、前記第１のMOSトランジスタのソース／ドレイン領域又はLDD領域であり、
前記第２の不純物拡散領域は、前記第２のMOSトランジスタのソース／ドレイン領域又はLDD領域であることを特徴とする付記８に記載の半導体装置。
【０１４０】
（付記１０）  前記第３の不純物拡散領域は、前記バイポーラトランジスタのエミッタ領域であることを特徴とする付記８又は付記９に記載の半導体装置。
【０１４１】
（付記１１）  前記第２のMOSトランジスタのゲート長は、前記第１のMOSトランジスタのゲート長よりも長いことを特徴とする付記８〜１０のいずれかに記載の半導体装置。
【符号の説明】
【０１４２】
１、２０…シリコン基板、１ａ、２０ａ…素子分離溝、２…素子分離絶縁膜、３…第２のnウェル、４…pウェル、５…第１のnウェル、６…ゲート電極、８…ゲート絶縁膜、１０…p型ソース／ドレイン領域、１１…p型エミッタ領域、１２…n型ベース領域、１３…p型コレクタ領域、１５…高融点金属シリサイド層、１９…pn接合、２１…初期熱酸化膜、２２…窒化シリコン膜、２３…第１のレジストパターン、２３ａ…窓、２４…素子分離絶縁膜、２７…犠牲絶縁膜、３１、３２…第１及び第２のpウェル、３３…p型素子分離領域、３４…第１のnウェル、４１…第３のpウェル、４２…第２のnウェル、４３…第２のレジストパターン、４４…ゲート絶縁膜、４５…低電圧用p型LDD領域、４６…第１のエミッタ用p型不純物拡散領域、４７…低電圧用n型LDD領域、４８…反射防止膜、４９…導電膜、５１…高電圧用n型LDD領域、５２…高電圧用p型LDD領域、５４…絶縁性サイドウォール、５５…高電圧用p型ソース／ドレイン領域、５６…第２のエミッタ用p型不純物拡散領域、５７…p型エミッタ領域、５８…p型コレクタ領域、６１…高電圧用n型ソース／ドレイン領域、６２…n型ベース領域、６５…低電圧用p型ソース／ドレイン領域、６６…低電圧用n型ソース／ドレイン領域、７０…高融点金属シリサイド層、８０…pn接合、TR1…pnpバイポーラトランジスタ、TR2…MOSトランジスタ、TRBIP…pnpバイポーラトランジスタ、TRHVN…高電圧n型MOSトランジスタ、TRHVP…高電圧p型MOSトランジスタ、TRLVN…低電圧n型MOSトランジスタ、TRLVP…低電圧p型MOSトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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