(57)【要約】【課題】エッチング量の変動に伴う画素特性への影響を抑制することが可能な画像表示装置を提供する。【解決手段】流れる電流量に基づいて発光する有機ＥＬ素子ＯＬＥＤと、前記有機ＥＬ素子ＯＬＥＤに流れる電流量を調整する駆動トランジスタＴdと、前記駆動トランジスタＴdに印加する電位に応じた電荷が蓄積される保持容量Ｃsとを備え、前記保持容量Ｃsを構成する一対の電極のうち、一方の電極は平面視して切り込みが形成されている。【選択図】図７
2010175987.tif 000002
【特許請求の範囲】
【請求項１】
流れる電流量に基づいて発光する発光素子と、
前記発光素子に流れる電流量を調整するドライバ素子と、
前記ドライバ素子に印加する電位に応じた電荷が蓄積される容量素子とを備え、
前記容量素子を構成する一対の電極のうち、一方の電極は平面視して切り込みが形成されていることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記容量素子は、前記発光素子の発光輝度に応じた電荷を前記容量素子に供給する画像信号線と接続されており、
前記容量素子の前記一方の電極は、前記画像信号線と接続される電極であることを特徴とする画像表示装置。
【請求項３】
請求項２に記載の画像表示装置において、
前記容量素子に接続され、オン状態又はオフ状態に切り替えられるスイッチング素子と、
前記スイッチング素子のオン状態又はオフ状態を切り替える信号線と、
前記信号線と平面視して重なる領域に発生する寄生容量素子とを更に備え、
前記容量素子の前記一方の電極の外周の長さ及び該容量素子の面積の比が、前記寄生容量素子を構成する一対の電極のうち、一方の電極の外周の長さ及び該寄生容量素子の面積の比と共通の値となることを特徴とする画像表示装置。
【請求項４】
請求項３に記載の画像表示装置において、
前記スイッチング素子は、前記容量素子に蓄積される電荷を利用して、前記ドライバ素子の閾値電圧を検出することを特徴とする画像表示装置。
【請求項５】
請求項１に記載の画像表示装置において、
前記容量素子の前記一方の電極は、複数の切り込みが形成されていることを特徴とする画像表示装置。
【請求項６】
請求項３に記載の画像表示装置において、
前記寄生容量素子は、前記スイッチング素子の寄生容量であることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関する。
【背景技術】
【０００２】
従来、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro  Luminescence）素子を用いた画像表示装置が提案されている。画像表示装置として、例えば、アモルファスシリコン又は多結晶シリコン等で形成される薄膜トランジスタ（Thin  Film  Transistor；以下「ＴＦＴ」という）と、有機発光ダイオード（Organic  Light  Emitting  Diode）等を有する画素をマトリックス状に配置したものがある。
【０００３】
上述した画像表示装置で用いる表示パネルの製造工程では、成膜、レジスト塗布、露光、現像、エッチング及びレジスト剥離等からなるフォトリソグラフィー技術を用いてパターンを形成するが、露光時に用いる露光機の機械精度によりパターンにずれが生じる可能性がある。そのため、従来、露光時におけるパターンずれの影響を抑制するための技術が提案されている（例えば、特許文献１，２，３及び非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４１３３９１９号公報
【特許文献２】特許第３１２５７６６号公報
【特許文献３】特開２００２−１９０６０５号公報
【非特許文献】
【０００５】
【非特許文献１】International  Business  Machines  Technical  Disclosure  Bulletin  JA8-98-0179:  A  Method  of  Capacitance  Stabilization  of  Active  Matrix  Liquid  Crystal  Display  Pixels,  by  Shinji  Takasugi
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述した表示パネルの製造工程でのエッチング処理時には、エッチング条件の変動によりエッチング量にバラツキが生じる可能性がある。エッチング量が変動すると、容量素子を形成するパターンの面積が変化し、複数の容量素子間での容量値の比も変動することになるため、画素回路の画素特性が変化する可能性がある。
【０００７】
本発明は、上記に鑑みてなされたものであって、エッチング量の変動に伴う画素特性への影響を抑制することが可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、本発明に係る画像表示装置は、流れる電流量に基づいて発光する発光素子と、前記発光素子に流れる電流量を調整するドライバ素子と、前記ドライバ素子に印加する電位に応じた電荷が蓄積される容量素子とを備え、前記容量素子を構成する一対の電極のうち、一方の電極は平面視して切り込みが形成されていることを特徴とする。
また、本発明に係る画像表示装置において、前記容量素子は、前記発光素子の発光輝度に応じた電荷を前記容量素子に供給する画像信号線と接続されており、前記容量素子の前記一方の電極は、前記画像信号線と接続される電極であることを特徴とする。
また、本発明に係る画像表示装置において、前記容量素子に接続され、オン状態又はオフ状態に切り替えられるスイッチング素子と、前記スイッチング素子のオン状態又はオフ状態を切り替える信号線と、前記信号線と平面視して重なる領域に発生する寄生容量素子とを更に備え、前記容量素子の前記一方の電極の外周の長さ及び該容量素子の面積の比が、前記寄生容量素子を構成する一対の電極のうち、一方の電極の外周の長さ及び該寄生容量素子の面積の比と共通の値となることを特徴とする。
また、本発明に係る画像表示装置において、前記スイッチング素子は、前記容量素子に蓄積される電荷を利用して、前記ドライバ素子の閾値電圧を検出することを特徴とする。
また、本発明に係る画像表示装置において、前記容量素子の前記一方の電極は、複数の切り込みが形成されていることを特徴とする。
また、本発明に係る画像表示装置において、前記寄生容量素子は、前記スイッチング素子の寄生容量であることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、エッチング量の変動に伴う画素特性への影響を抑制することが可能な画像表示装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。
【図２】図２は、図１に示した画素回路の構成の一例を示した回路図である。
【図３】図３は、図２の画素回路を示した透過上面図である。
【図４】図４は、図３のＡ−Ａ矢視断面図である。
【図５】図５は、図３の閾値電圧検出用トランジスタＴth及び保持容量Ｃsについて、エッチング量の変動による影響箇所を示した図である。
【図６−１】図６−１は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−２】図６−２は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−３】図６−３は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−４】図６−４は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−５】図６−５は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−６】図６−６は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−７】図６−７は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−８】図６−８は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−９】図６−９は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１０】図６−１０は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１１】図６−１１は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１２】図６−１２は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１３】図６−１３は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１４】図６−１４は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１５】図６−１５は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１６】図６−１６は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１７】図６−１７は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図６−１８】図６−１８は、図３のＡ−Ａを表した画素回路の工程断面図である。
【図７】図７は、図２の画素回路の変形例を示した透過上面図である。
【図８】図８は、図７のＡ−Ａ矢視断面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して、本発明の一実施形態に係る画像表示装置を詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００１２】
＜画像表示装置の構成＞
図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。同図に示したように、画像表示装置は、複数の画素回路１０が行列状に配置された表示パネル１と、制御回路２と、第１電源供給回路３と、走査線駆動回路４と、第２電源供給回路５と、画像信号線駆動回路６とを備えている。
【００１３】
表示パネル１には、画面水平方向にＶDD線１１、走査線１２及びＶSS線１３が配設されている。また、画面垂直方向に画像信号線１４が配設されている。ここで、ＶDD線１１は、第１電源供給回路３と電気的に接続されており、走査線１２は、走査線駆動回路４と電気的に接続されており、ＶSS線１３は、第２電源供給回路５と電気的に接続されている。また、画像信号線１４は、画像信号線駆動回路６と電気的に接続されている。
【００１４】
制御回路２は、例えば演算回路、論理回路などを内部に含むＩＣやカウンタなどの制御機器を用いて構成することができる。制御回路２は、表示の対象となる画像データを表示パネル１に表示させるための電源を、第１電源供給回路３、走査線駆動回路４、第２電源供給回路５及び画像信号線駆動回路６から供給するタイミングを制御する。
【００１５】
第１電源供給回路３は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。第１電源供給回路３は、制御回路２から入力されるクロック信号に基づき、自己の内部で生成した電位をＶDD線１１に印加する。
【００１６】
走査線駆動回路４は、例えば半導体素子などを内部に含むＩＣなどを用いて構成することができる。走査線駆動回路４は、制御回路２から入力されるクロック信号に基づき、自己の内部で生成した電位を走査線１２に印加する。
【００１７】
第２電源供給回路５は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。第２電源供給回路５は、制御回路２から入力されるクロック信号に基づき、自己の内部で生成した電位をＶSS線１３に印加する。
【００１８】
画像信号線駆動回路６は、例えば演算回路などを内部に含むＩＣなどを用いて構成することができる。画像信号線駆動回路６は、制御回路２から入力される画像信号から、当該画像信号に対応する電圧（以下、画像データ電位と言う）を生成し、制御回路２から入力されるクロック信号に基づいて、画像信号線１４に供給する。
【００１９】
なお、図１の構成において、ＶDD線１１、走査線１２、ＶSS線１３及び画像信号線１４、ならびに制御回路２、第１電源供給回路３、走査線駆動回路４、第２電源供給回路５及び画像信号線駆動回路６に関するレイアウトは、その一例を示すものであり、これに限られるものではない。例えば、図１では、制御回路２、第１電源供給回路３、走査線駆動回路４、第２電源供給回路５及び画像信号線駆動回路６を表示パネル１の外部に配置しているが、これら回路の何れか又は全てを表示パネル１に内蔵する形態としてもよい。
【００２０】
＜画像回路の構成＞
次に、表示パネル１を構成する画素回路１０について説明する。図２は、図１に示した画素回路１０（１画素）の構成の一例を示した回路図である。また、図３は、図２の画素回路１０を示した透過上面図であり、図４は、図３のＡ−Ａ矢視断面図であり、図５は、図３の閾値電圧検出用トランジスタＴth及び保持容量Ｃsについて、エッチング量の変動による影響箇所を示した図である。なお、図３〜図５において、ＶDD線１１及び有機ＥＬ素子ＯＬＥＤは、後述する平坦化膜３７の上部に存在するため図示を省略している。
【００２１】
ＶDD線１１は、有機ＥＬ素子ＯＬＥＤに電源を供給する。信号線としての走査線１２は、スイッチング素子としての閾値電圧検出用トランジスタＴthを制御するための信号を供給する。ＶSS線１３は、駆動トランジスタＴdに電源を供給する。画像信号線１４は、画像信号を供給する。なお、信号線は、画素回路内に所定電位を供給する配線のことであって、本実施形態では走査線に相当する。また、スイッチング素子は、画素回路内に信号線を介してオン状態又はオフ状態に切り替えられるものであって、本実施形態では閾値電圧検出用トランジスタＴthに相当する。
【００２２】
画素回路１０は、発光素子としての有機ＥＬ素子ＯＬＥＤと、ドライバ素子としての駆動トランジスタＴdと、閾値電圧検出用トランジスタＴthと、容量素子としての保持容量Ｃsとを備えている。なお、容量素子は、ドライバ素子に印加する電位に応じた電荷が蓄積される機能を備えていればよい。本実施形態においては、保持容量Ｃsが容量素子に相当するが、仮に、画素回路中に複数のコンデンサ素子が存在する場合、その何れか一つを容量素子としてもよい。
【００２３】
駆動トランジスタＴdは、有機ＥＬ素子ＯＬＥＤに流れる電流量を調整する機能を備えている。かかる駆動トランジスタＴdは、第１電極ｔ１１、第２電極ｔ１２及び第３電極ｔ１３を有している。第１電極ｔ１１は、保持容量Ｃsの第２電極ｔ３２と電気的に接続されている。また、第２電極ｔ１２は、有機ＥＬ素子ＯＬＥＤのカソード電極と電気的に接続されており、第３電極ｔ１３は、ＶSS線１３と電気的に接続されている。
【００２４】
ここで、第１電極ｔ１１はゲート電極（ゲート）に対応し、第２電極ｔ１２及び第３電極ｔ１３のうち何れか一方がドレイン電極（ドレイン）に、他方がソース電極（ソース）に対応する。
【００２５】
本実施形態で使用するｎ型のトランジスタにおいては、チャネル層１６を挟んで配置された２つの端子、即ち第２電極ｔ１２及び第３電極ｔ１３のうち、高電位側の端子が「ドレイン」となり、低電位側の端子が「ソース」となる。なお、ドレイン及びソースは、第２電極ｔ１２及び第３電極ｔ１３に印加される相対的な電位関係により定義されるが、以下では第２電極ｔ１２をドレインとし、第３電極ｔ１３をソースとして説明する。
【００２６】
駆動トランジスタＴdでは、第１電極ｔ１１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間のチャネル層１６に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。
【００２７】
なお、図３において、ゲート層１５とソース・ドレイン層２０とが重畳する部位（平面視して重なり合う領域）に、図１に示した駆動トランジスタＴdのゲート・ソース間の寄生容量ＣgsTdが寄生容量素子として形成されている。また、ゲート層１５とソース・ドレイン層１８とが重畳する部位に、図１に示した駆動トランジスタＴdのゲート・ドレイン間の寄生容量ＣgdTdが寄生容量素子として形成されている。
【００２８】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に有機ＥＬ素子ＯＬＥＤの導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間の有機発光層に電流が流れ、流れる電流量に応じて当該有機発光層が発光する。具体的に、有機ＥＬ素子ＯＬＥＤは、有機発光層に注入された正孔と電子とが再結合することによって光を生じる。
【００２９】
ここで、アノード電極としては、アルミニウム、銀等の金属或いはこれらの合金等を用いることができる。カソード電極としては、インジウム錫酸化膜（ＩＴＯ）等の光透過性を有する導電材料、マグネシウム、銀、アルミニウム又はカルシウム等の材料等を用いることができる。
【００３０】
また、有機発光層としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして発光層を構成してもよい。発光層を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、発光層の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。また、発光層は、１層構造に限られることはなく、複数層構造としてもよい。
【００３１】
なお、有機ＥＬ素子ＯＬＥＤは、逆電圧印加時にコンデンサとして機能するため、図２ではこれを有機ＥＬ素子容量Ｃoledとして等価的に表している。
【００３２】
有機ＥＬ素子ＯＬＥＤのアノード電極は、ＶDD線１１と電気的に接続され、カソード電極は、駆動トランジスタＴdの第２電極ｔ１２と電気的に接続されている。また、本実施形態で用いる画素回路では、有機ＥＬ素子ＯＬＥＤのアノード電極が、画像表示装置を構成する全ての画素回路で共通となるコモンアノード型となっている。つまり、基板３１上に、アノード電極、有機発光層さらにカソード電極を順に形成した構造であって、且つアノード電極は全ての画素回路にて共通の電極である。
【００３３】
閾値電圧検出用トランジスタＴthは、第１電極ｔ２１、第２電極ｔ２２及び第３電極ｔ２３を有している。第１電極ｔ２１は、走査線１２と電気的に接続されている。第２電極ｔ２２は、駆動トランジスタＴdの第１電極ｔ１１と、保持容量Ｃsの第２電極ｔ３２とを電気的に接続する配線に対して導電可能に接続されている。また、第３電極ｔ２３は、駆動トランジスタＴdの第２電極ｔ１２と有機ＥＬ素子ＯＬＥＤのカソード電極とを電気的に接続する配線に対して導電可能に接続されている。
【００３４】
ここで、第１電極ｔ２１がゲートに対応し、第２電極ｔ２２及び第３電極ｔ２３の何れか一方がソースに、他方がドレインに夫々対応する。本実施形態で使用するｎ型のトランジスタにおいては、チャネル層１７を挟んで配置された２つの端子（すわなち、第２電極ｔ２２と第３電極ｔ２３）のうち、高電位側の端子が「ドレイン」となり、低電位側の端子が「ソース」となる。なお、ドレイン及びソースは、第２電極ｔ２２及び第３電極ｔ２３に印加される相対的な電位関係により定義されるが、以下では第２電極ｔ２２をソースとし、第３電極ｔ２３をドレインとして説明する。
【００３５】
閾値電圧検出用トランジスタＴthでは、第１電極ｔ２１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間のチャネル層１７に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。
【００３６】
また、閾値電圧検出用トランジスタＴthは、自身がオン状態となったときに、駆動トランジスタＴdのゲートとドレインとを電気的に接続する機能を有する。さらに、閾値電圧検出用トランジスタＴthは、駆動トランジスタＴdのゲート・ソース間の電位差が駆動トランジスタＴdの閾値電圧Ｖthとなるまで、駆動トランジスタＴdのゲートからドレインに向かって電流を流すことで、駆動トランジスタＴdの閾値電圧Ｖthを検出する機能を有する。
【００３７】
なお、図３及び図４において、走査線１２（第１電極ｔ２１）とソース・ドレイン層１９（第２電極ｔ２２）とが重畳する部位に、閾値電圧検出用トランジスタＴthのゲート・ソース間の寄生容量ＣgsTthが寄生容量素子として形成されている。また、走査線１２（第１電極ｔ２１）とソース・ドレイン層１８（第３電極ｔ２３）とが重畳する部位に、閾値電圧検出用トランジスタＴthのゲート・ドレイン間の寄生容量ＣgdTthが寄生容量素子として形成されている。
【００３８】
保持容量Ｃsは、画像信号線１４を介して画像信号線駆動回路６から供給される画像データ電位を保持するための容量素子である。保持容量Ｃsが画像データ電位を保持すると、駆動トランジスタＴdのゲートに印加される電位（ゲート電位）が増大し、それに応じた電流が駆動トランジスタＴdのソース・ドレイン間（チャネル層１６）に流れることで、有機ＥＬ素子ＯＬＥＤが発光する。なお、ここで画像データ電位とは、発光素子の発光輝度に応じた信号のことであって、保持容量Ｃsは、該画像データ信号に応じた電荷が蓄積される。
【００３９】
ここで、保持容量Ｃsは、図３及び図４に示したように、後述する第１絶縁層３３を介して対向配置されたゲート層１５と、画像信号線１４との重畳部分により形成されている。なお、この重畳部分のうち、画像信号線１４の重畳部分が第１電極ｔ３１に対応し、ゲート層１５の重畳部分が第２電極ｔ３２に対応する。
【００４０】
画像信号線１４及びソース・ドレイン層１８〜２０は、後述するように成膜、レジスト、露光、現像、エッチング及びレジスト剥離からなるフォトリソグラフィー技術を用いて形成されているが、エッチング条件の変動によりエッチング量にバラツキが生じる可能性がある。
【００４１】
例えば、閾値電圧検出用トランジスタＴth及び保持容量Ｃsに着目すると、図５の太線部で示したように、エッチング量が増大することで寄生容量ＣgsTth、ＣgdTth及び保持容量Ｃsを構成する一方の電極の外縁部が、図３に示したパターンよりも多く削られることになる。このように、エッチング量が変動すると、保持容量Ｃsや各寄生容量を形成するパターンが所望するパターンよりも大きくなったり、小さくなったりすることで平行平板の面積にズレが生じる。その結果、所望する容量値からズレが生じ、異なる画素同士において容量素子の容量値の違いが生じてしまう。ひいては、異なる画素同士で同等の画像データ信号を付与したとしても、異なる画素同士で容量素子の容量値の大きさの違いが大きいため、発光素子の発光輝度が異なり、輝度ムラが発生することがある。
【００４２】
ところで、画素回路の画素特性は、一般に画素回路を構成する個々の容量素子の容量値ではなく、一画素内における複数の容量素子間での容量値の比によって定まる。つまり、エッチング量の変動に伴い、異なる画素同士において、例えば保持容量Ｃsの容量値が異なっていても、一画素回路内における複数の容量素子間（例えば、閾値電圧検出用トランジスタＴthと保持容量Ｃs）での容量値の比が変化しなければ画素回路の特性は変化しない。なお、ここで画素特性とは、各画素に入力される画像データ信号に対して、所望する発光輝度で画素が発光する画素の特性をいう。かかる画素特性を有する画素回路は、隣接する画素にて発光輝度を略一定の誤差範囲に抑えることができ、画像表示装置の輝度ムラを抑制することができる。
【００４３】
画素回路１０では、上記の原理に従い、保持容量Ｃsと、少なくとも１以上の寄生容量素子とにおいて、当該保持容量Ｃs及び寄生容量素子の各々を構成する基板３１上に重畳配置された一対の電極部分のうち、エッチング変動の影響を受けやすい電極部分、即ち外縁部の周長が大なる一方の電極部分の周長と、当該電極部分の面積（以下、電極面積という）との比（以下、周長面積比という）が共通の値となるよう形成されている。ここで、外縁部の周長が大なる一方の電極部分の周長とは、例えば、保持容量Ｃsに着目すると、平面視してゲート層１５と対向する電極部分（画像信号線と同層に形成される電極）の外周の長さのことをいう。また、電極面積とは、例えば、保持容量Ｃsに着目すると、平面視してゲート層１５と対向する電極部分の面積のことをいう。
【００４４】
具体的に、画素回路１０では、保持容量Ｃsと、寄生容量素子の一つである寄生容量ＣgsTthとについて、周長面積比が一定となるよう形成されている。以下、画素回路１０における、保持容量Ｃsと、寄生容量ＣgsTthとの周長面積比について具体的に説明する。
【００４５】
保持容量Ｃsは、基板３１上に重畳配置された一対の電極部分、即ちゲート層１５と画像信号線１４との重畳部分により構成されている。これら一対の電極部分のうち、画像信号線１４と接続された保持容量Ｃsの電極部分は、後述するようにエッチングにより形成され、且つ平面視してゲート層１５内に納まるように設計されている。したがって、画像信号線１４と接続された保持容量Ｃsの電極部分は、ゲート層１５と接続される保持容量Ｃsに相当する電極部分と比較し外縁部の周長は大なる。これは、ゲート層１５を画像信号線１４よりも先に形成し、その後、該ゲート層１５に対向する電極部分を形成することによって、保持容量Ｃsを形成することに起因している。つまり、大きめにゲート層側の電極部分を作成し、画像信号線側の電極部分の大きさを調整することによって、保持容量Ｃsの容量値を決定しやすくしている。
【００４６】
ここで、画像信号線１４における保持容量Ｃsの電極部分（第１電極ｔ３１）の外縁部の周長を“ｄ”とし、当該電極部分の面積が“Ｓ”であるとする。このとき、画像信号線１４の電極部分がエッチングされる際のエッチング量（図５に示した保持容量Ｃsの太線部分の太さに相当）が“ｘ”であったとすると、実際に形成される保持容量Ｃsの電極面積は、“Ｓ−ｘｄ”と近似的に表すことができる。なお、エッチング量の変動が生じない規定値のときはｘ＝０であるとする。
【００４７】
また、ソース・ドレイン層１９における寄生容量ＣgsTthの電極部分の外縁部の周長を“ｄ’”とし、当該電極部分の面積が“Ｓ’”であるとする。このとき、ソース・ドレイン層１９の電極部分がエッチングされる際のエッチング量（図５に示した寄生容量ＣgsTthの太線部分の太さに相当）が、画像信号線１４でのエッチング量と同様“ｘ”であったとすると、実際に形成される寄生容量ＣgsTthの電極面積は、“Ｓ’−ｘｄ’”と近似的に表すことができる。
【００４８】
実際に形成された保持容量Ｃsと、寄生容量ＣgsTthとの電極面積の比は、下記式（１）のように表すことができる。
（Ｓ’−ｘｄ’）／（Ｓ−ｘｄ）      （１）
【００４９】
上述したように、画素回路１０では、保持容量Ｃsと寄生容量ＣgsTthとについて、外縁部の周長が大なる一方の電極の周長ｄ及びｄ’と、その電極面積Ｓ及びＳ’との比が夫々共通の値、即ち周長面積比が一定となるよう設計されている。具体的には、保持容量Ｃsの画像信号線１４と接続される電極の外周の長さ及び保持容量Ｃsの面積の比が、寄生容量ＣgsTthを構成するソース・ドレイン層１９と接続される電極の外周の長さ及び寄生容量ＣgsTthの面積の比と共通の値となるように設計されている。そのため、下記式（２）の関係を満たすことになる。なお、関係式（２）、（３）におけるａは、周長面積比（一定）を示している。
ｄ／Ｓ＝ｄ’／Ｓ’＝周長面積比（一定）＝ａ      （２）
【００５０】
ここで、上記式（２）を用いて上記式（１）を変形すると、エッチング量ｘの値に依存しない、Ｓ’とＳとの関係式（３）が導出できる。
（Ｓ’−ｘｄ’）／（Ｓ−ｘｄ）＝｛Ｓ’（１−ａｘ）｝／｛Ｓ（１−ａｘ）｝
＝Ｓ’／Ｓ      （３）
【００５１】
上記式（３）から明らかなように、かかる画素回路１０では、エッチング量ｘの変動に依らず、保持容量Ｃs及び寄生容量ＣgsTthの容量比を一定に保つことができる。つまり、画素回路１０では、エッチング量の変動に伴う画像特性への影響を抑制することが可能となっている。
【００５２】
上述した実施形態においては、保持容量Ｃsの一方の電極（例えば、画像信号線と同層に形成される電極）の外周の長さ及び保持容量Ｃsの面積の比が、寄生容量ＣgsTthを構成する一対の電極のうち、一方の電極（保持容量Ｃsの一方の電極と同層に形成される電極）の外周の長さ及び寄生容量ＣgsTthの面積の比と共通の値に設計されている。かかる共通の値とは、±１５％以内の許容範囲内であればよい。
【００５３】
なお、本実施形態では、保持容量Ｃs及び寄生容量ＣgsTthの周長面積比を共通の値としたが、これに限らず、他の寄生容量素子（例えば寄生容量ＣgsTd、ＣgdTd、ＣgdTth）についても、周長面積比が保持容量Ｃsと共通の値となるよう設計・形成する形態としてもよい。また、図示しない他の追加保持容量（例えば、閾値電圧Ｖthを保持するための保持容量）を追加した構成の場合においても、その周長面積比を共通の値とすることで上記と同様の効果を奏することができる。また、周長面積比となる値は、設計に応じて適切な値を選べば良い。
【００５４】
また、図４に示したように、画素回路１０は、さらに基板３１と、第１絶縁層３３と、第２絶縁層３６と、平坦化膜３７とを備えて構成されている。
【００５５】
ここで、基板３１は、ガラスやプラスチック等の光透過性の材料からなり、この基板３１上に上述した画素回路１０の各部が形成されている。第１絶縁層３３は、窒化珪素、酸化珪素又は参加窒化珪素等の光透過性の絶縁材料からなり、走査線１２、ＶSS線１３及びゲート層１５と、画像信号線１４及びソース・ドレイン層１８〜２０と、を絶縁するために設けられている。なお、第１絶縁層３３には、ゲート層１５とソース・ドレイン層１９とを電気的に接続するための絶縁膜穴Ｈ１と、ＶSS線１３とソース・ドレイン層２０とを電気的に接続するための絶縁膜穴Ｈ２とが設けられている。
【００５６】
第２絶縁層３６は、第１絶縁層３３と同様、窒化珪素、酸化珪素又は参加窒化珪素等の光透過性の絶縁材料からなり、第１絶縁層３３とともに画像信号線１４及びソース・ドレイン層１８〜２０を挟持するよう構成されている。
【００５７】
第２絶縁層３６上には、画像信号線１４及びソース・ドレイン層１８〜２０に起因する表面の凹凸を低減するため、平坦化膜３７が形成されている。平坦化膜３７には、例えばノボラック樹脂、アクリル樹脂、エポキシ樹脂又はシリコン樹脂等の光透過性で且つ絶縁性を有した有機材料を用いることができる。なお、第２絶縁層３６及び平坦化膜３７には、ソース・ドレイン層１８と、後述する第１電極層３８とを電気的に接続するための、平坦化膜穴Ｈ３が設けられている。
【００５８】
＜画像表示装置の製造方法＞
次に、本実施形態に係る画像表示装置（画素回路１０）の製造方法について説明する。ここで、図６−１〜図６−１８は、図３のＡ−Ａを表した画素回路１０の工程断面図である。
【００５９】
まず、基板３１上に第１金属層３２を成膜する（図６−１参照）。基板３１の素材としては、上述したように光透過性のガラス等が用いられ、その厚さは、本実施形態では０．７ｍｍである。また、第１金属層３２の素材としては、例えば、アルミニウム合金又はモリブデン合金が用いられ、その厚さは、本実施形態では３００ｎｍである。
【００６０】
第１金属層３２の成膜後、レジストの塗布、露光、現像、第１金属層３２のエッチング、レジストの剥離を順に行うことで、第１金属層３２を所定の形状にパターニングする（図６−２参照）。これにより、第１金属層３２から走査線１２、ＶSS線１３及びゲート層１５が夫々形成される。
【００６１】
続いて、走査線１２、ＶSS線１３及びゲート層１５上に第１絶縁層３３を成膜した後、この第１絶縁層３３上に半導体（アモルファスシリコン）層３４を成膜する（図６−３参照）。ここで、第１絶縁層３３の材料としては、上述したように光透過性の窒化珪素等が用いられ、その厚さは、本実施形態では３５０ｎｍである。また、半導体層３４の厚さは、本実施形態では１００ｎｍであるとする。
【００６２】
次に、半導体層３４に対し、レジストの塗布、露光、現像、半導体層３４のエッチング、レジストの剥離を順に行うことで、半導体層３４を所定の形状にパターニングする（図６−４参照）。これにより、半導体層３４から閾値電圧検出用トランジスタＴthのチャネル層１７が形成される。なお、図示しないが、駆動トランジスタＴdのチャネル層１６も、この工程で同様に形成される。
【００６３】
さらに、第１絶縁層３３に対し、レジストの塗布、露光、現像、第１絶縁層３３のエッチング、レジストの剥離を順に行うことで、第１絶縁層３３を所定の形状にパターニングする（図６−５参照）。これにより、第１絶縁層３３上に絶縁膜穴Ｈ１、Ｈ２が形成される。
【００６４】
続いて、チャネル層１７及び第１絶縁層３３上に、第２金属層３５を成膜する（図６−６参照）。ソース・ドレイン層の素材としては、例えば、アルミ二ウム又はモリブデン等の導電材料が用いられ、その厚さは、本実施形態では３００ｎｍである。
【００６５】
その後、レジストの塗布、露光、現像、第２金属層３５のエッチング、レジストの剥離を順に行うことで、第２金属層３５を所定の形状にパターニングする（図６−７参照）。これにより、第２金属層３５から画像信号線１４及びソース・ドレイン層１８〜２０が夫々形成される。
【００６６】
また、図６−７において、第１絶縁層３３を隔てて平行配置されたゲート層１５と画像信号線１４との重畳部分、即ち第１電極ｔ３１及び第２電極ｔ３２により、保持容量Ｃsが形成される。さらに、第１絶縁層３３及びチャネル層１７を隔てて平行配置された走査線１２（第１電極ｔ２１）と、ソース・ドレイン層１８（第３電極ｔ２３）及びソース・ドレイン層１９（第２電極ｔ２２）とにより閾値電圧検出用トランジスタＴthが形成され、第１電極ｔ２１と、第２電極ｔ２２及び第３電極ｔ２３との重畳部分により、閾値電圧検出用トランジスタＴthの寄生容量ＣgsTth及びＣgdTthが形成される。
【００６７】
なお、上述したように、画素回路１０では、保持容量Ｃsと寄生容量ＣgsTthとについて、周長面積比が共通の値となるよう予め設計されており、この設計内容に基づいて保持容量Ｃs及び寄生容量ＣgsTthが形成される。
【００６８】
次に、第２絶縁層３６を成膜する（図６−８参照）。ここで、第２絶縁層３６の素材としては、上述したように光透過性の窒化珪素等が用いられ、その厚さは、本実施形態では３５０μｍである。第２絶縁層３６の成膜後、レジストの塗布、露光、現像、第２絶縁層３６のエッチング、レジストの剥離を順に行うことで、第２絶縁層３６を所定の形状にパターニングする（図６−９参照）。これにより、ソース・ドレイン層１８の露出した平坦化膜穴Ｈ３のための開口部Ｈ３１が、第２絶縁層３６に設けられる。
【００６９】
次に、第２絶縁層３６の表面の凹凸を低減するため、平坦化膜３７を塗布する（図６−１０参照）。ここで、平坦化膜３７の材料としては、上述したようにアクリル樹脂、ポリイミド樹脂又はノボラック樹脂等の光透過性を有した有機材料が用いられ、その厚さは、本実施形態では３μｍである。その後、露光、現像、硬化処理を順に行うことで、平坦化膜穴Ｈ３を有した平坦化膜３７を形成する（図６−１１参照）。
【００７０】
続いて、平坦化膜３７上に第１電極層３８を成膜する（図６−１２参照）。この第１電極層３８の材料としては、例えば、アルミ二ウム、銀等の金属、あるいはこれらの合金等の材料が用いられ、その厚さは、本実施形態では４５０ｎｍである。
【００７１】
その後、レジストの塗布、露光、現像、第１電極層３８のエッチング、レジストの剥離を順位行うことで、第１電極層３８を所定の形状にパターニングする（図６−１３参照）。これにより、第１電極層３８は、アノード電極層３８１と、層間通電層３８２とに分断され、当該アノード電極層３８１により有機ＥＬ素子ＯＬＥＤのアノード電極が形成される。
【００７２】
次に、第１有機絶縁膜３９を塗布する（図６−１４参照）。ここで、第１有機絶縁膜３９の材料としては、例えば、アクリル樹脂、ポリイミド樹脂又はノボラック樹脂が用いられ、その厚さは、本実施形態では１μｍである。その後、露光、現像、硬化処理を順に行うことで、第１電極層３８の上部が露出した層間絶縁膜３９１を形成する（図６−１５参照）。
【００７３】
続いて、第２有機絶縁膜４０を成膜する（図６−１６参照）。ここで、第２有機絶縁膜４０の材料としては、上記平坦化膜３７の材料と同様のアクリル樹脂、ポリイミド樹脂又はノボラック樹脂等の光透過性を有した有機材料が用いられ、その厚さは、本実施形態では２μｍである。その後、露光、現像、硬化処理を順に行うことで、各画素回路を隔離するための画素隔壁４０１を形成する（図６−１７参照）。
【００７４】
そして、有機ＥＬ素子ＯＬＥＤの有機発光層となる有機発光層４１をアノード電極層３８１上に蒸着した後、さらに、有機ＥＬ素子ＯＬＥＤのカソード電極となる第２電極層４２を成膜する（図６−１８参照）。ここで、有機発光層４１の材料としては、上述したようにＡｌｑ３等が用いられ、その厚さは、本実施形態では０．５ｎｍである。また、第２電極層４２の材料としては、例えば、カルシウム又はマグネシウムが用いられ、その厚さは、本実施形態では１００ｎｍである。この工程により、第２電極層４２は、層間通電層３８２と電気的に接続され、これにより、ソース・ドレイン層１８即ち閾値電圧検出用トランジスタＴthの第３電極ｔ２３と、第２電極層４２とが電気的に接続される。以上の工程を経て、図２〜図４に示した構成を有するコモンアノード型の画素回路１０が完成する。
【００７５】
なお、本実施形態では、保持容量Ｃsの第１電極ｔ３１となる画像信号線１４を、矩形状にパターニングした形態について説明したが、パターニングの形状はこれに限定されないものとする。
【００７６】
例えば、保持容量Ｃsと寄生容量ＣgsTthとの電極形状が相似形である場合、周長がｎ倍になると、その電極面積はｎ2倍となる。この場合、大面積になるほど電極面積に対する周長の比が小さく、小面積になるほど電極面積に対する周長の比が大きくなる。
【００７７】
このような場合、電極面積がより大きな保持容量Ｃsを形成する電極（第１電極ｔ３１）のレジストパタンについて、図７及び図８に示したように、保持容量Ｃsを構成する一対の電極のうち、一方の電極は切り込みをいれた形状とすることで、電極面積の減少を抑えつつ、その周長を拡大することができる。なお、切り込みは、単数よりも複数形成することで、電極面積の減少をより抑制しつつ、その周長をより大きく拡大することができる。これにより、周長面積比を共通の値とすることが容易となる。ここで、図７は、図２の画素回路１０の変形例を示した透過上面図であり、図８は図７のＡ−Ａ矢視断面図である。なお、図７及び図８において、ＶDD線１１及び有機ＥＬ素子ＯＬＥＤは、平坦化膜３７の上部に存在するため図示を省略している。
【００７８】
図７及び図８に示した画素回路を製造する場合においても、図６−１〜図６−１８で説明した製造工程のうち、図６−７で説明した第２金属層３５（第１電極ｔ３１）のレジストパタンの形状が異なるのみであるため、詳細な説明は省略する。
【００７９】
以上、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。上述した実施形態では、図７に示すように、保持容量Ｃsを構成する一対の電極のうち、保持容量Ｃsの外周から内部に向けて切り込みをいれた形状とすることで、周長を調整しているが、例えば、保持容量Ｃsを構成する一対の電極のうち、保持容量Ｃsの外周で囲まれた内部に切り込みをいれた形状であってもよい。
【産業上の利用可能性】
【００８０】
以上のように、本発明に係る画像表示装置は、有機ＥＬディスプレイ装置等の画像表示装置に有用であり、特に、画素回路のパターニング時におけるエッチング量の変動に伴う画素特性への影響を抑制するのに有用である。
【符号の説明】
【００８１】
１  表示パネル
２  制御回路
３  第１電源供給回路
４  走査線駆動回路
５  第２電源供給回路
６  画像信号線駆動回路
１０  画素回路
１１  ＶDD線
１２  走査線
１３  ＶSS線
１４  画像信号線
１６  チャネル層
１７  チャネル層
１８  ソース・ドレイン層
１９  ソース・ドレイン層
２０  ソース・ドレイン層
３１  基板
３２  第１金属層
３３  第１絶縁層
３４  半導体層
３５  第２金属層
３６  第２絶縁層
３７  平坦化膜
３８  第１電極層
３８１  アノード電極層
３８２  層間通電層
３９  第１有機絶縁膜
３９１  層間絶縁膜
４０  第２有機絶縁膜
４０１  画素隔壁
４１  有機発光層
４２  第２電極層
ＣgdTd  寄生容量
ＣgsTd  寄生容量
ＣgdTth  寄生容量
ＣgsTth  寄生容量
Ｃoled  有機ＥＬ素子容量
Ｃs  保持容量
Ｈ１  絶縁膜穴
Ｈ２  絶縁膜穴
Ｈ３  平坦化膜穴
ＯＬＥＤ  有機ＥＬ素子
Ｔd  駆動トランジスタ
Ｔth  閾値電圧検出用トランジスタ
【図１】
2010175987.tif 000003
【図２】
2010175987.tif 000004
【図３】
2010175987.tif 000005
【図４】
2010175987.tif 000006
【図５】
2010175987.tif 000007
【図６−１】
2010175987.tif 000008
【図６−２】
2010175987.tif 000009
【図６−３】
2010175987.tif 000010
【図６−４】
2010175987.tif 000011
【図６−５】
2010175987.tif 000012
【図６−６】
2010175987.tif 000013
【図６−７】
2010175987.tif 000014
【図６−８】
2010175987.tif 000015
【図６−９】
2010175987.tif 000016
【図６−１０】
2010175987.tif 000017
【図６−１１】
2010175987.tif 000018
【図６−１２】
2010175987.tif 000019
【図６−１３】
2010175987.tif 000020
【図６−１４】
2010175987.tif 000021
【図６−１５】
2010175987.tif 000022
【図６−１６】
2010175987.tif 000023
【図６−１７】
2010175987.tif 000024
【図６−１８】
2010175987.tif 000025
【図７】
2010175987.tif 000026
【図８】
2010175987.tif 000027