(57)【要約】【課題】ループ帯域幅に変動が起こっても、容易に対応できるＰＬＬ回路を提供する。【解決手段】位相比較回路は、帰還信号と外部より入力される基準信号との位相差を検出してチャージポンプに出力し、さらに帰還信号のみが入力した場合、帰還信号に同期したＵＰ信号のみを出力するＵＰパルス制御を備えておりチャージポンプにその出力を入力し、チャージポンプの出力が入力したループフィルタの出力は電圧制御発振回路に入力し、さらにループフィルタの出力は比較回路の入力に接続され、比較回路の他の入力には基準電圧が入力し、基準電圧は電圧制御発振回路に入力し、比較回路の出力はラッチ回路に接続され、さらに基準信号が入力されたカウンタ回路の出力がラッチ回路に入力し、チャージポンプはラッチされたカウンタ回路によりカウントされた値に従って電流源を選択する選択手段を備えている。【選択図】図１
2010062620.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、チャージポンプを備えた位相比較回路と、ループフィルタと、電圧制御発振回路とからなるＰＬＬ回路において、
位相比較回路は、電圧制御発振回路から出力される帰還信号と、外部より入力される基準信号とが２入力にそれぞれ接続され、帰還信号と外部より入力される基準信号との位相差を検出してチャージポンプに出力し、さらに２入力間にはスイッチ１が設けられ、スイッチ１が接続され帰還信号のみが入力した場合、帰還信号に同期したＵＰ信号のみを出力するＵＰパルス制御を備えておりチャージポンプにその出力を入力し、チャージポンプは出力がループフィルタに入力し、ループフィルタの出力はスイッチ２を介して電圧制御発振回路に入力し、さらにループフィルタの出力は比較回路の入力に接続され、比較回路の他の入力には基準電圧が入力し、基準電圧はさらにスイッチ３を介して電圧制御発振回路に入力し、比較回路の出力はラッチ回路にラッチ信号として接続され、さらに基準信号が入力されたカウンタ回路の出力がラッチ回路に入力し、比較回路の２入力が同じ値になったときに比較回路からラッチ信号を出力し、チャージポンプは種々の位相比較回路の利得に対応した電流源を備え、ラッチされたカウンタ回路によりカウントされた値に従って電流源を選択する選択手段を備えたことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関するものである。
【背景技術】
【０００２】
従来よりＰＬＬ回路は広く利用されているが、その基本的な回路構成を図３に示した。ＰＬＬ回路１は一般に、位相比較回路（ＰＦＤ）２と、ループフィルタ（ＬＦ）３と、電圧制御発振回路（ＶＣＯ）４より構成されている。位相比較回路２には外部からの基準信号ＲＥＦと分周器からの帰還信号ＦＢが入力しており、この位相比較回路２によりその位相差信号がチャージポンプを介して、ループフィルタ３に接続される。ループフィルタ３では位相差信号の不要成分を取り除いて、その出力に応じて直流電圧に変換し、電圧制御発振回路４に駆動入力する。この発振回路４では、直流電圧によって周波数の変化した信号を出力し、これがＰＬＬ回路１の出力となる。又この出力は、帰還信号ＦＢとして位相比較回路２に入力している。基準信号ＲＥＦを入力してから、このＰＬＬ回路１では信号がループを繰返し、最終的に、ＰＬＬ回路１の安定した出力となる。この出力が安定するまでの期間をロックアップタイムという。このＰＬＬ回路は、シンセサイザ、データ伝送での復調回路、ＦＭ復調回路、あるいはモータ回転数制御など多様に応用されている。
【０００３】
このようなＰＬＬ回路は一般に、ＰＬＬ回路が安定して出力される周波数帯域を示すループ帯域幅を決めて設計される。
【０００４】
公知文献を以下に示す。
【特許文献１】特開２００８−１７７６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＰＬＬ回路は、通常半導体集積回路としてウェハープロセスにより製造される。そしてウェハープロセスで、製造のバラツキにより、ループ帯域幅にバラツキが生じることが起こっていた。また、温度等の使用環境により、ループ帯域幅が変動することもあった。このため、設計のマージンが小さくなり、設計仕様を満足できないことが起こっていた。
【０００６】
本発明はこのような問題点を解決するもので、ウェハープロセスで、製造のバラツキにより、あるいは環境の変化により、ループ帯域幅に変動が起こっても、容易に変動に対応できるＰＬＬ回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明はかかる課題に鑑みなされたもので、請求項１の発明は、
少なくとも、チャージポンプを備えた位相比較回路と、ループフィルタと、電圧制御発振回路とからなるＰＬＬ回路において、
位相比較回路は、電圧制御発振回路から出力される帰還信号と、外部より入力される基準信号とが２入力にそれぞれ接続され、帰還信号と外部より入力される基準信号との位相差を検出してチャージポンプに出力し、さらに２入力間にはスイッチ１が設けられ、スイッチ１が接続され帰還信号のみが入力した場合、帰還信号に同期したＵＰ信号のみを出力するＵＰパルス制御を備えておりチャージポンプにその出力を入力し、チャージポンプは出力がループフィルタに入力し、ループフィルタの出力はスイッチ２を介して電圧制御発振回路に入力し、さらにループフィルタの出力は比較回路の入力に接続され、比較回路の他の入力には基準電圧が入力し、基準電圧はさらにスイッチ３を介して電圧制御発振回路に
入力し、比較回路の出力はラッチ回路にラッチ信号として接続され、さらに基準信号が入力されたカウンタ回路の出力がラッチ回路に入力し、比較回路の２入力が同じ値になったときに比較回路からラッチ信号を出力し、チャージポンプは種々の位相比較回路の利得に対応した電流源を備え、ラッチされたカウンタ回路によりカウントされた値に従って電流源を選択する選択手段を備えたことを特徴とするＰＬＬ回路としたものである。
【発明の効果】
【０００８】
本発明は以上のような構成であるので、ループ帯域幅に変動が起こっても、容易に変動に対応できるＰＬＬ回路とすることができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明を実施するための最良の形態につき説明する。
【００１０】
ＰＬＬループ帯域幅はそのオープンループ利得が０ｄＢになるときの周波数であり、伝達関数は、
Ｇ（ｓ）＝Ｋｐ×Ｋｖ×Ｚ（ｓ）／ｓ
と表すことができる。
ここで、ＫｖはＶＣＯ制御電圧利得、Ｋｐはチャージポンプを含めた位相比較回路の利得（ＣＰ利得）、Ｚ（ｓ）はローパスフィルタＬＰＦの伝達関数である。ゆえに変動が起こっても、ＰＬＬループ帯域幅を一定の値にするためには、ＫｐとＫｖの積を一定にすればよい。本発明のＰＬＬは、このＫｐとＫｖの積を一定にすることで、課題を解決するものである。その積を一定にする手法としてＫｖ変動差に対して、Ｋｐをフィードバックする。本発明では、オープンループ利得の変動ついては回路設計により最適化するのではなく、実動作上のＫｖのばらつきに応じて、最適なＫｐをデジタルコードで選択することにある。
【００１１】
図４は、ＫｐとＰＬＬループ帯域幅との特性を、Ｋｖをパラメタとして示した図で、横軸がＫｐ（単位μＡ／２π）、縦軸がＰＬＬループ帯域幅（単位ｋＨｚ）である。図では、ＰＬＬループ帯域幅が設計値として４００ｋＨｚと例示しており、Ｋｖが設計値（×１．０）であれば、ＰＬＬループ帯域幅が設計値となるためには、Ｋｐが１０（μＡ／２π）としている。そして、Ｋｖが設計値の０．５倍（×０．５）に変動した場合、ループ帯域幅が設計値となるためには、Ｋｐが２０（μＡ／２π）、また、Ｋｖが設計値の１．５倍（×１．５）に変動した場合、Ｋｐが７．５（μＡ／２π）の値となれば良いことを示している。これから、Ｋｖの値に対して、Ｋｐの値を２進コード化して、適切な値を選択して、その積を一定値にすることができる。
【００１２】
図５は、ＶＣＯ周波数と、制御電圧との特性を、Ｋｖをパラメタとし、模式的に示している。縦軸がＶＣＯ周波数Ｆｏｓｃ（単位Ｈｚ）、横軸がＶＣＯ制御電圧ＶＣ（単位Ｖ）である。Ｋｖ＝ΔＦｏｓｃ／ΔＶｃの関係が成り立つ。図で、Ｋｖ（ｎｏｍ）が設計値、Ｋｖ＋が設計値より大きな値、Ｋｖ−が設計値より小さな値を示す。それぞれの値に対応するＦｏｓｃの値が、Ｆｏｓｃ（ｎｏｍ）、Ｆｏｓｃ＋、Ｆｏｓｃ−である。ＶＣの値が一定値Ｖｔｈであれば、Ｋｖは、Ｆｏｓｃに比例することがわかる。
【００１３】
次に、本発明に係るＫｐ（ＣＰ利得）をコード化する方法について述べる。図６（ａ）は、コード化するための回路の一部を例示したものである。位相比較回路２には、ＵＰパルス制御回路を追加されたＰＦＤ２１と、この出力に接続されたチャージポンプ２２からなる。２入力間には、スイッチ１（Ｓ１）が設けられている。ＵＰパルス制御回路は、スイッチ１（Ｓ１）をＯＮ（接続状態）にし、ＰＦＤ２１の２入力にＶＣＯの信号を入力した場合に、クロックに同期してＵＰパルスのみを出力するように制御する回路である。チャージポンプ２２の出力はループフィルタ３に入力し、電荷をチャージする。そしてチャージポンプ２２は、出力電圧ＶＣを得るが、本回路ではＶＣＯ４の入力には接続されない。ＶＣＯ４の入力は、定電圧電源５から出力される電圧Ｖｔｈを印加するようにしてある。したがってこの場合、ＶＣＯ４は自走発振する。このような回路で、まずループフィルタをスイッチにより電荷を放電し、初期化する。次にＶＣＯ４に基準電圧Ｖｔｈを印加すると同時に、スイッチ１（Ｓ１）をＯＮにしてＰＦＤ２１の２入力を短絡し、ＶＣＯの出力でＰＦＤ２１の駆動を開始する。この結果、ＶＣＯクロックがＰＦＤ２１に入力され、ＵＰパルス制御により、ＶＣＯクロックに同期してＵＰパルスのみチャージポンプ２２に入力され、ループフィルタは電荷をチャージし続けることになる。
【００１４】
図７（ｂ）は、図６（ａ）の回路で、ＶＣＯに定電圧を入力してからの時間Ｔと、ループフィルタ３の出力ＶＣとの特性を、Ｋｖをパラメタとし、模式的に示している。図７（ａ）（図５と同じ図）の周波数を積分した値に換算した場合に相当する。縦軸がＶＣＯ制御電圧ＶＣ（単位Ｖ）、横軸が定電圧を入力してからの時間Ｔ（単位ｓｅｃ）である。これから、ＴとＫｖとの値が対応し、ＶＣが基準電圧Ｖｔｈに達するのは、Ｋｖが高いほど時間が短くて、チャージポンプ出力電流積分値が小さいことがわかる。
【００１５】
図６（ｂ）は、コード化するために、比較回路６、ラッチ回路８、カウンタ回路７を図（ａ）の回路に追加した回路である。比較回路６はループフィルタ３の出力ＶＣと、定電圧電源５から出力される基準電圧力ｔｈが入力され、これらの値が一致したときに一致信号が出力される。そしてその一致信号がラッチ回路８へラッチ信号として入力している。ラッチ回路８は、カウンタ回路７の出力が入力されているので、ラッチ回路８では、ＶＣの値がＶｔｈとなる時の２進のカウント値がラッチされる。カウンタ回路には、基準信号が入力されており、ＶＣＯ４に定電圧を入力してからカウントするようにしている。
【００１６】
図７（ｃ）は、カウンタの２進カウント値（横軸）と、比較回路の出力値（縦軸）の関係を模式的に示した図である。ＶＣがＶｔｈの値になったときの２進カウント値とカウンタの出力値を示している。これから、Ｋｖの値が大きい場合、カウント値が小さくなり、Ｋｖの値が小さいと、カウント値が大きくなることが解る。このようにして、Ｋｖの値が２進化コード値としてラッチ回路から出力される。したがってＫｖに変動が起こった場合、その変動した値がコード化されて出力されることになる。
【００１７】
これに基づき、予め、それぞれのコード値のＫｖに対応したＫｐとなる電流源を用意しておく。すなわち、ＫｖとＫｐの積が、ループ帯域幅の設計値に対応するように、電流源を用意しておく。具体的には、例えばそのようなＫｐに対応する電流源を用意しておけばよい。したがってこれらの電流源を選択接続する選択手段を用意しておき、コード値で指定された電流源を選択することで、変動したＫｖに対し、設計したＰＬＬループ帯域幅を有する回路を構成することが出来る。
【００１８】
Ｃｐ電流の２進コード化の例を図８に示した。図８（ａ）は、Ｃｐ電流と６ｂｉｔ−Ｃｏｄｅとの対応を示す表で、５μＡをオフセット電流、０．５μＡを最小単位電流としている。このための電流源として、各々の２倍で６階調の電流源を並列に接続する（Ｐｃｈ、Ｎｃｈ電流源両方）。図８（ｂ）に、これらの電流源をループフィルタに接続した回路を模式的に示した。全ての電流源は、スイッチを経由しＣＰの駆動電流としてループフィルタに接続される。そして、これらのスイッチ（図は簡略して示している）を図８（ａ）の６ｂｉｔ−Ｃｏｄｅとに対応するようにすることで、電流源経路のＯＰＥＮ／ＳＨＯＲＴの組合せで得られるＣＰ電流（ｕＡ）を２進コード化し、コード値で指定された電流源を選択することができる。
【００１９】
本発明のＰＬＬ回路は、以上のような知見に基づき、発明されたものであり、図を基に説明する。図１は、本発明のＰＬＬ回路の一例を示す回路図である。
【００２０】
本発明のＰＬＬ回路は、少なくとも、チャージポンプ２２を備えた位相比較回路２と、ループフィルタ３と、電圧制御発振回路４とからなる構成を前提とする。位相比較回路２は、電圧制御発振回路４から出力される帰還信号と、外部より入力される基準信号とが２入力にそれぞれ接続され、帰還信号と外部より入力される基準信号との位相差を検出してチャージポンプ２２に出力する。さらに２入力間にはスイッチ１（Ｓ１）が設けられ、スイッチ１（Ｓ１）が接続され帰還信号のみが入力した場合、帰還信号に同期したＵＰ信号のみを出力するＵＰパルス制御を備えおり、チャージポンプ２２にその出力を入力する。本例では、ＵＰパルス制御を備えたチャージポンプを除く位相比較機能をＰＦＤ２１とする。チャージポンプ２２は出力がループフィルタ３に入力し、ループフィルタ３を充放電する。ループフィルタ３の出力はスイッチ２（Ｓ２）を介して電圧制御発振回路４に入力し、さらにループフィルタ３の出力は比較回路６の入力に接続されている。比較回路６の他の入力には定電圧源５から出力される基準電圧が入力し、基準電圧はさらにスイッチ３（Ｓ３）を介して電圧制御発振回路４に入力している。比較回路６の出力はラッチ回路８にラッチ信号として接続され、さらに基準信号が入力されたカウンタ回路７の出力がラッチ回路８に入力している。比較回路６の２入力が同じ値になったときに比較回路６からラッチ信号を出力し、ラッチする。チャージポンプ２２は種々の位相比較回路の利得に対応した電流源を備え、ラッチされたカウンタ回路７によりカウントされた値に従って電流源を選択する選択手段を備えている。
【００２１】
図１では、スイッチ１（Ｓ１）がＯＮ（接続状態）、スイッチ２（Ｓ２）がＯＦＦ（切断状態）、スイッチ３（Ｓ３）がＯＮ（接続状態）、基準信号と位相比較回路２間に設けたスイッチ４（Ｓ４）がＯＦＦ（切断状態）としている。また、ＵＰパルス制御も、接続されている。この状態の回路は、図６（ｂ）に示した回路と同じである。従ってこの回路から、ＶＣＯ制御電圧利得であるＫｖに変動があった場合でも、設計したＰＬＬループ帯域幅を有する回路を構成することが出来る。
【００２２】
図２では、スイッチ１（Ｓ１）がＯＦＦ（切断状態）、スイッチ２（Ｓ２）がＯＮ（接続状態）、スイッチ３（Ｓ３）がＯＦＦ（切断状態）、基準信号と位相比較回路２間に設けたスイッチ４（Ｓ４）がＯＮ（接続状態）としている。また、ＵＰパルス制御は、切断状態にある。したがって、位相比較回路（ＰＦＤ）２と、ループフィルタ（ＬＦ）３と、電圧制御発振回路（ＶＣＯ）４がそれぞれ接続され、基準信号が位相比較回路（ＰＦＤ）２に入力した通常のＰＬＬ１回路を構成している。すなわち本回路は、図１の回路でＣＰ利得であるＫｐを適切にし、ＫｐとＫｖの積を設計したＰＬＬループ帯域幅対応した値にすることで、設計したＰＬＬループ帯域幅を有するＰＬＬ回路を構成することが出来る。
【図面の簡単な説明】
【００２３】
【図１】本発明のＰＬＬ回路の一例の回路図である。
【図２】本発明のＰＬＬ回路の他の例の回路図である。
【図３】従来のＰＬＬ回路の一例の基本的な回路構成図である。
【図４】ＰＬＬループ帯域幅とＫｐとの関係を模式的に示した図である。
【図５】ＶＣＯ周波数と制御電圧との関係を模式的に示した図である。
【図６】Ｋｐのコード化の回路の例を示した説明図である。
【図７】Ｋｐのコード化の回路の他の例を示した説明図である。
【図８】２進コード化方法の例を示した説明図である。
【符号の説明】
【００２４】
１・・・・ＰＬＬ回路
２・・・・位相比較回路
２１・・・ＰＦＤ
２２・・・チャージポンプ
３・・・・ループフィルタ
４・・・・電圧制御発振回路
５・・・・定電圧電源
６・・・・比較回路
７・・・・カウンタ回路
８・・・・ラッチ回路
Ｓ１・・・・スイッチ（１）
Ｓ２・・・・スイッチ（２）
Ｓ３・・・・スイッチ（３）
Ｓ４・・・・スイッチ（４）
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図４】
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