(57)【要約】【課題】少ない工数での検証が可能な半導体試験回路を提供する。【解決手段】半導体試験回路１に、半導体装置２０及び試験装置１０に共通のテストパターンを入力する端子Ｐ１を設け、互いに共通のアドレスが割り当てられた回路ブロック配置領域を有する半導体装置２０及び試験装置１０において、同一のアドレスで指定される一方の前記回路ブロック配置領域にのみ回路ブロックを配置する。これにより、あたかも１つのデバイスであるかのように検証を行え、少ない工数での検証が可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
試験対象の半導体装置と前記半導体装置を試験する試験装置を具備した半導体試験回路において、
前記半導体装置及び前記試験装置に共通のテストパターンを入力する端子を有し、
前記半導体装置及び前記試験装置は、互いに共通のアドレスが割り当てられた回路ブロック配置領域を有し、同一のアドレスで指定される一方の前記回路ブロック配置領域にのみ回路ブロックが配置されていることを特徴とする半導体試験回路。
【請求項２】
前記半導体装置及び前記試験装置は、前記回路ブロックを制御する、互いに同一の回路構成である制御回路を有していることを特徴とする請求項１記載の半導体試験回路。
【請求項３】
前記半導体装置及び前記試験装置に共通のアドレス信号を入力する端子を有していることを特徴とする請求項１または２に記載の半導体試験回路。
【請求項４】
前記半導体装置及び前記試験装置に共通のデータまたは共通の制御信号を入力する端子を有していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体試験回路。
【請求項５】
前記半導体装置単体での試験を行うために前記試験装置を切り離すスイッチを有していることを特徴とする請求項１乃至４のいずれか一項に記載の半導体試験回路。
【請求項６】
互いに共通のアドレスが割り当てられた回路ブロック配置領域を有し、同一のアドレスで指定される一方の前記回路ブロック配置領域にのみ回路ブロックが配置された、半導体装置及び試験装置を、前記半導体装置の前記回路ブロックが配置されていない前記回路ブロック配置領域に、前記試験装置の前記回路ブロックを仮想的に配置した１つのデバイスモデルとして検証することを特徴とする検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体試験回路及び検証方法に関し、特に、試験対象の半導体装置と試験装置を搭載した半導体試験回路及び検証方法に関する。
【背景技術】
【０００２】
半導体装置の高速化、高機能化に伴い、それを試験する半導体試験装置（以下テスタという）も高機能化が必要とされている。しかしながら、そのようなテスタは高価であり、試験コストの増大につながる。そのため、試験対象の半導体装置を搭載する試験ボード（半導体試験回路）上にＬＳＩ（Large Scale Integrated circuit）などによる試験装置を配置し、この試験装置を用いて行った試験の結果をテスタで検出する手法が知られている。このような手法を用いることにより、比較的安価なテスタを用いることができる。
【０００３】
また、機能マクロ（固有の機能を有する回路ブロック）を有した半導体装置を試験する半導体試験回路として、機能マクロを特定する信号とテストパターンを共通の端子で入力し、端子数を削減する技術があった（たとえば、特許文献１参照）。
【特許文献１】特開２００５−６９７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体装置と試験装置を搭載した半導体試験回路をシミュレーションで検証する際、試験装置及び半導体試験回路のシミュレーションモデルまたはネットリストを作成し、これらを考慮したシミュレーションを行う必要があった。これにより工数が増加してしまう問題があった。
【０００５】
上記の点を鑑みて、本発明者は、少ない工数での検証が可能な半導体試験回路及び検証方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、試験対象の半導体装置と前記半導体装置を試験する試験装置を具備した半導体試験回路が提供される。この半導体試験回路は、前記半導体装置及び前記試験装置に共通のテストパターンを入力する端子を有し、前記半導体装置及び前記試験装置は、互いに共通のアドレスが割り当てられた回路ブロック配置領域を有し、同一のアドレスで指定される一方の前記回路ブロック配置領域にのみ回路ブロックが配置されている。
【０００７】
また、上記目的を達成するために、以下のような検証方法が提供される。この検証方法は、互いに共通のアドレスが割り当てられた回路ブロック配置領域を有し、同一のアドレスで指定される一方の前記回路ブロック配置領域にのみ回路ブロックが配置された、半導体装置及び試験装置を、前記半導体装置の前記回路ブロックが配置されていない前記回路ブロック配置領域に、前記試験装置の前記回路ブロックを仮想的に配置した１つのデバイスモデルとして検証する。
【発明の効果】
【０００８】
シミュレーションによる検証の際に、半導体試験回路のネットリストを作成する必要がなくなり、少ない工数での検証が可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体試験回路（試験ボード）の構成を示す図である。
半導体試験回路１は、試験装置１０と試験対象の半導体装置２０とを搭載している。また、試験装置１０と半導体装置２０に共通のアドレス信号（後述の機能マクロ配置領域を選択する選択信号と呼ぶこともできる）を入力する端子Ｐ１を有している。端子Ｐ１は、試験装置１０と半導体装置２０に共通のテストパターンを入力する端子としても機能している。また、試験装置１０と半導体装置２０に共通の各種制御信号やデータを入力するための端子Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６と、試験結果を出力する端子Ｐ７を有している。
【００１０】
試験装置１０は、試験制御回路１１と、試験制御回路１１で制御される機能マクロ１２ａ，１２ｂを有している。機能マクロ１２ａ，１２ｂは、機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄのいずれかに配置されている。
【００１１】
半導体装置２０も同様に、試験制御回路２１と、機能マクロ２２ａ，２２ｂを有している。機能マクロ２２ａ，２２ｂは、機能マクロ配置領域２３ａ，２３ｂ，２３ｃ，２３ｄのいずれかに配置されている。
【００１２】
ここで、試験装置１０の機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄと、半導体装置２０の機能マクロ配置領域２３ａ，２３ｂ，２３ｃ，２３ｄには、互いに共通のアドレスが割り当てられている。そして、機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄ，２３ａ，２３ｂ，２３ｃ，２３ｄには、同一のアドレスで指定される一方の領域にのみ、機能マクロ１２ａ，１２ｂ，２２ａ，２２ｂが配置されている。
【００１３】
たとえば、機能マクロ配置領域１３ａ，２３ａのアドレスが２ビットで“００”、機能マクロ配置領域１３ｂ，２３ｂが“０１”、機能マクロ配置領域１３ｃ，２３ｃが“１０”、機能マクロ配置領域１３ｄ，２３ｄが“１１”とした場合について説明する。試験装置１０の機能マクロ１２ａが機能マクロ配置領域１３ｃに配置されている場合、同一アドレスで指定される半導体装置２０の機能マクロ配置領域２３ｃには機能マクロが配置されていない。同様に、半導体装置２０の機能マクロ２２ａが機能マクロ配置領域に配置されている場合、同一アドレスで指定される試験装置１０の機能マクロ配置領域１３ａには機能マクロが配置されない。機能マクロが配置されない機能マクロ配置領域１３ａ，１３ｂ，２３ｃ，２３ｄには、配線や他の回路などを配置するようにしてもよい。
【００１４】
なお、配置された半導体装置２０の機能マクロ２２ａと、試験装置１０の機能マクロ１２ａは互いに接続されており、半導体装置２０の機能マクロ２２ｂと、試験装置１０の機能マクロ１２ｂは互いに接続されており、対向試験が可能な構成となっている。
【００１５】
機能マクロ１２ａ，１２ｂ，２２ａ，２２ｂは、特に限定されないが、たとえば、Ａ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、高速差動信号の送受信回路などである。
【００１６】
図１では、さらに試験制御回路１１，２１の一例の回路構成を示している。
試験制御回路１１は、フリップフロップ１１ａ，１１ｂ、セレクタ１１ｃ，１１ｄ，１１ｅを有している。フリップフロップ１１ａ，１１ｂは直列に接続されている。初段のフリップフロップ１１ａには、端子Ｐ１から、機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄのいずれかを選択するための２ビットのアドレス信号がシリアルで入力される。そして、端子Ｐ６から入力されるクロック信号に応じてフリップフロップ１１ａ，１１ｂから１ビットずつアドレス信号が出力される。セレクタ１１ｃ，１１ｄは、２ビットのアドレス信号に応じて、機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄのいずれかを選択して、端子Ｐ５，Ｐ４から入力される制御信号を供給する。セレクタ１１ｅは、アドレス信号に応じて機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄからのいずれかの信号を選択して出力する。ただし、機能マクロ１２ａ，１２ｂが配置されていない機能マクロ配置領域１３ａ，１３ｂからの信号は不定となる。
【００１７】
半導体装置２０の試験制御回路２１も、試験装置１０の試験制御回路１１と同様に、フリップフロップ２１ａ，２１ｂ、セレクタ２１ｃ，２１ｄ，２１ｅを有している。回路構成は、試験制御回路１１と同一であるが、セレクタ２１ｅは、機能マクロが配置されていない機能マクロ配置領域２３ｃ，２３ｄのアドレスが選択された場合、試験装置１０のセレクタ１１ｅからの出力信号を選択して出力する。
【００１８】
なお、端子Ｐ２からは、たとえば、テストデータが入力され、端子Ｐ３からは機能マクロ１２ａ，１２ｂ，２２ａ，２２ｂの出力を外部に読み出すための、取り込み信号が入力される。
【００１９】
また、端子Ｐ４，Ｐ５から入力される制御信号は、たとえば、異なるクロック信号である。これらの信号は、試験装置１０及び半導体装置２０で共通のものである。
上記の制御信号をもとに、テストデータやテストパターンを機能マクロ１２ａ，１２ｂ，２２ａ，２２ｂに入力する構成や、信号を出力する構成などの詳細については、特開２００５−６９７５２にその一例が記載されているので（たとえば、第１図）、図示を省略する。
【００２０】
以下、本実施の形態の半導体試験回路１の動作を説明する。
半導体装置２０の機能マクロ２２ａと、試験装置１０の機能マクロ１２ａとの対向試験を行う場合について説明する。なお、機能マクロ配置領域１３ａ，２３ａに割り当てられたアドレスが“００”、機能マクロ配置領域１３ｂ，２３ｂが“０１”、機能マクロ配置領域１３ｃ，２３ｃが“１０”、機能マクロ配置領域１３ｄ，２３ｄが“１１”とした場合について説明する。
【００２１】
端子Ｐ１に、図示しないテスタからアドレス信号“００”がシリアルに入力されると、アドレス信号は、端子Ｐ６に入力されるクロック信号に同期して、フリップフロップ１１ａ，１１ｂ，２１ａ，２１ｂにラッチされる。これにより、セレクタ１１ｃ，１１ｄ，２１ｃ，２１ｄにおいて、機能マクロ配置領域１３ａ，２３ａが選択されることになり、端子Ｐ４，Ｐ５からの制御信号が供給される。また、機能マクロ配置領域１３ａ，２３ａからの出力信号がセレクタ１１ｅ，２１ｅから出力される。
【００２２】
選択する機能マクロ配置領域１３ａ，２３ａが決定すると、端子Ｐ６からのクロック信号を、たとえば、ロウレベルで固定し、試験時に、選択されている機能マクロ配置領域１３ａ，２３ａが変わらないようにする。
【００２３】
引き続き、図示しないテスタから、端子Ｐ１にテストパターンが入力され、たとえば、端子Ｐ２からテストデータが入力されると、選択された機能マクロ配置領域２３ａに配置された機能マクロ２２ａにて所定の動作が行われる。たとえば、機能マクロ２２ａがＡ／Ｄ変換回路の場合には、テストパターン及びテストデータに基づいたＡ／Ｄ変換結果を出力する。
【００２４】
なお、このとき、試験装置１０側の機能マクロ配置領域１３ａにも、同様のテストパターン及びテストデータが供給されるが、機能マクロが配置されていないので、動作は行われない。
【００２５】
次に、端子Ｐ１に、図示しないテスタから、アドレス信号“１０”がシリアルに入力されると、端子Ｐ６に入力されるクロック信号に同期して、フリップフロップ１１ａ，１１ｂ，２１ａ，２１ｂにラッチされる。これにより、セレクタ１１ｃ，１１ｄ，２１ｃ，２１ｄにおいて、機能マクロ配置領域１３ｃ，２３ｃが選択されることになり、端子Ｐ４，Ｐ５からの制御信号が供給される。また、機能マクロ配置領域１３ｃ，２３ｃからの出力信号がセレクタ１１ｅ，２１ｅから出力される。
【００２６】
選択する機能マクロ配置領域１３ｃ，２３ｃが決定すると、端子Ｐ６からのクロック信号を、たとえば、ロウレベルで固定し、試験時に選択されている機能マクロ配置領域１３ｃ，２３ｃが変わらないようにする。
【００２７】
引き続き、図示しないテスタから、端子Ｐ１にテストパターンが入力されると、選択された機能マクロ配置領域１３ｃに配置された機能マクロ１２ａでは、半導体装置２０の機能マクロ２２ａからのデータをもとに所定の動作を行う。たとえば、機能マクロ２２ａがＡ／Ｄ変換回路で、機能マクロ１２ａがＤ／Ａ変換回路の場合、試験装置１０では入力されたＡ／Ｄ変換結果を再びアナログ信号に変換して出力する。
【００２８】
なお、このとき、半導体装置２０側の機能マクロ配置領域２３ｃにも、同様のテストパターンが供給されるが、機能マクロが配置されていないので、動作は行われない。
機能マクロ配置領域１３ｃからの出力は、セレクタ１１ｅで選択されて出力される。セレクタ１１ｅの出力は、半導体装置２０のセレクタ２１ｅに入力される。このときセレクタ２１ｅでも“１０”の機能マクロ配置領域２３ｃの出力を選択するように、アドレス信号が入力されているので、結局、試験装置１０のセレクタ１１ｅからの信号が選択されて端子Ｐ７から出力される。図示しないテスタでは、端子Ｐ７から出力される試験結果をもとに、半導体装置２０の機能マクロ２２ａが正しく動作しているか判定する。
【００２９】
なお、上記の対向試験の説明では、機能マクロ２２ａを先に動作させ、次に機能マクロ１２ａを動作させるようにしたが、逆にしてもよい。たとえば、機能マクロ２２ａが差動信号の受信回路で、機能マクロ１２ａが差動信号の送信回路のような場合、先に機能マクロ１２ａを動作させて機能マクロ２２ａに差動信号を送信させる。次に、機能マクロ２２ａを動作させて受信結果を出力させ、正しく受信できているかを図示しないテスタで判定させるようにしてもよい。
【００３０】
このような半導体試験回路１によれば、試験装置１０と半導体装置２０を、あたかも１つの装置のように扱え、テストパターン、制御信号、データなどを共通化することができる。そしてシミュレーションによる検証の際に、以下のような効果を得ることができる。
【００３１】
以下、コンピュータ上で上記の半導体試験回路１を検証する方法を説明する。
まず、比較例として、テスタから別々の制御信号で制御される半導体装置及び試験装置を、半導体試験回路に搭載した構成における検証方法を説明する。
【００３２】
図２は、比較例の構成における検証方法を示すフローチャートである。
図のように、まず試験対象の半導体装置のテストパターン３０と、ネットリスト（チップネットリスト）３１、機能マクロシミュレーションモデル３２、他の回路ブロックのシミュレーションモデル３３をもとに、シミュレーションを行う（ステップＳ１）。その後、所望の結果が得られたか判定し（ステップＳ２）、所望の結果が得られていない場合には、各種シミュレーションモデルやネットリストなどを変更して再びシミュレーションを行う。
【００３３】
所望の結果が得られた場合には、次に、半導体試験回路上に搭載される試験装置を含めたシミュレーションを行う（ステップＳ３）。このとき、半導体装置の各種シミュレーションモデルやネットリストとともに、試験装置のシミュレーションモデル３４と、半導体試験回路のネットリスト（ボードネットリスト）３５を考慮して、テストパターン３０を作成してシミュレーションを行う。
【００３４】
その後、所望の結果が得られたか判定し（ステップＳ４）、所望の結果が得られていない場合には、ボードネットリスト３５を変更したり、半導体装置自体の各種シミュレーションモデルやネットリストを変更し、再びシミュレーションを行う。所望の結果が得られていれば終了する。
【００３５】
図３は、本実施の形態の半導体試験回路における検証方法を示すフローチャートである。
まず、半導体装置２０の各種シミュレーションモデルとネットリスト（図２と同じ符号を付している）の他に、試験装置１０の機能マクロ１２ａ，１２ｂのシミュレーションモデル４０とテストパターン４１をもとに、シミュレーションを行う（ステップＳ１０）。
【００３６】
その後、所望の結果が得られたか判定し（ステップＳ１１）、所望の結果が得られていない場合には、各種シミュレーションモデルやネットリストなどを変更して再びシミュレーションを行う。所望の結果が得られていれば終了する。
【００３７】
図４は、シミュレーションで用いるコンピュータの一例の構成を示す図である。
コンピュータ５０は、ＣＰＵ（Central Processing Unit）５１、ＲＯＭ（Read Only Memory）５２、ＲＡＭ（Random Access Memory）５３、ＨＤＤ（Hard Disk Drive）５４、グラフィック処理部５５、入力Ｉ／Ｆ（Interface）５６などによって構成され、これらはバス５７を介して相互に接続されている。
【００３８】
ここで、ＣＰＵ５１は、ＲＯＭ５２やＨＤＤ５４に格納されているプログラム及び各種データに応じて各部を制御し、図３に示したシミュレーションを行う。
ＲＯＭ５２は、ＣＰＵ５１が実行する基本的なプログラムやデータを格納している。
【００３９】
ＲＡＭ５３は、ＣＰＵ５１が実行途中のプログラムや演算途中のデータを格納している。
ＨＤＤ５４は、ＣＰＵ５１が実行するＯＳ（Operation System）、シミュレーションを実行するプログラム、図３のような各種シミュレーションモデルやネットリストなどを格納する。
【００４０】
グラフィック処理部５５には、表示装置として、たとえば、ディスプレイ５５ａが接続されており、ＣＰＵ５１からの描画命令に従って、ディスプレイ５５ａ上に、シミュレーションによる検証結果などを表示する。
【００４１】
入力Ｉ／Ｆ５６には、マウス５６ａやキーボード５６ｂなどの入力装置が接続されており、ユーザにより入力された情報（たとえば、テストパターンやテストデータなど）を受信し、バス５７を介してＣＰＵ５１に伝送する。
【００４２】
本実施の形態の半導体試験回路１では、ＣＰＵ５１は、図３のような各種シミュレーションモデルやネットリストをもとに、以下のようなモデルを用いてシミュレーションすることができる。
【００４３】
図５は、シミュレーションの際に使用するモデルの例を示す図である。
図１と同じ構成については同一符号を付している。
ここでのモデル６０は、実際の半導体装置２０では機能マクロが配置されていない機能マクロ配置領域２３ｃ，２３ｄに、試験装置１０の機能マクロ１２ａ，１２ｂを仮想的に配置しており、１つのデバイスモデルとしている。
【００４４】
これにより、図２のようなボードネットリスト３５を作成する必要がなくなり、これを考慮してテストパターンを作成する必要もなくなる。したがって、図３のように、シミュレーションの工数を減らすことができる。
【００４５】
このように、本実施の形態の半導体試験回路１及び検証方法によれば、シミュレーションによる検証時に、１つのデバイスモデルとして検証することができ、少ない工数での検証が可能になる。
【００４６】
ところで、上記では、半導体装置２０の機能マクロ２２ａ，２２ｂと、試験装置１０の機能マクロ１２ａ，１２ｂとの対向試験を行う場合について説明したが、半導体装置２０単体で試験が可能なような構成にしてもよい。
【００４７】
図６は、半導体装置単体での試験を可能とする半導体試験回路の構成を示す図である。
図１の半導体試験回路１と同一の構成要素については同一符号を付している。
この半導体試験回路１ａでは、端子Ｐ１〜Ｐ６からの信号が試験装置１０に入力されないように、試験装置１０を切り離すことが可能なスイッチ７０を有している。また、試験装置１０の出力が半導体装置２０に入力されないように、試験装置１０を切り離すことが可能なスイッチ７１を有している。
【００４８】
これらのスイッチ７０，７１は、図示しないテスタによってオンオフが制御され、対向試験を行う場合にはオン、半導体装置２０単体の試験を行う場合にはオフに制御される。
このような構成により、半導体装置２０単体での試験を行うことが可能になる。
【００４９】
また、試験装置１０及び半導体装置２０の試験制御回路１１，２１は、上記の構成に限定されず、以下のような構成としてもよい。
図７は、他の試験制御回路を用いた半導体試験回路の構成を示す図である。
【００５０】
図１の半導体試験回路１と同一の構成要素については同一符号を付している。
この半導体試験回路１ｂでは、試験装置１０ｘの試験制御回路１１ｘのセレクタ１１ｃ，１１ｄ，１１ｅと、半導体装置２０ｘの試験制御回路２１ｘのセレクタ２１ｃ，２１ｄ，２１ｅに、直接２ビットのアドレス信号を供給する端子Ｐ８を設けている。これにより、図１のフリップフロップ１１ａ，１１ｂ，２１ａ，２１ｂと、クロック信号を入力する端子Ｐ６を削除した構成としている。
【００５１】
たとえば、図示しないテスタから２ビットのアドレス信号が端子Ｐ８に入力されると、セレクタ１１ｃ，１１ｄは、そのアドレス信号に応じて機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄのいずれかに端子Ｐ４，Ｐ５からの制御信号を供給する。セレクタ２１ｃ，２１ｄも同様に、入力されたアドレス信号に応じて機能マクロ配置領域２３ａ，２３ｂ，２３ｃ，２３ｄのいずれかに端子Ｐ４，Ｐ５からの制御信号を供給する。
【００５２】
また、上記では、試験装置１０ｘと半導体装置２０ｘが、それぞれ２つの機能マクロ１２ａ，１２ｂ，２２ａ，２２ｂを有している場合について説明したが、この数に限定されず、それぞれ１つ、または３つ以上設けてもよい。
【００５３】
図８は、試験装置及び半導体装置がそれぞれ３つの機能マクロを有した場合の半導体試験回路の構成を示す図である。
図７の半導体試験回路１ｂと同一の構成要素については同一符号を付している。
【００５４】
この半導体試験回路１ｃは、機能マクロ１２ａ，１２ｂ，１２ｃを有した試験装置１０ｙと、機能マクロ２２ａ，２２ｂ，２２ｃを有した半導体装置２０ｙを搭載している。機能マクロ配置領域１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆに３ビットの“０００”〜“１０１”のアドレスが割り当てられているとした場合、同様のアドレスが機能マクロ配置領域２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆにも割り当てられる。そして、機能マクロ配置領域１３ｄ，１３ｅ，１３ｆ，２３ａ，２３ｂ，２３ｃのうち、同一のアドレスで指定される一方の領域にのみ、機能マクロ１２ａ，１２ｂ，１２ｃ，２２ａ，２２ｂ，２２ｃが配置されている。
【００５５】
これらの機能マクロ１２ａ，１２ｂ，１２ｃ，２２ａ，２２ｂ，２２ｃの選択は、端子Ｐ８を介してセレクタ１１Ｃ，１１Ｄ，１１Ｅ，２１Ｃ，２１Ｄ，２１Ｅに入力される３ビットのアドレス信号によって行われる。
【００５６】
このような半導体試験回路１ｃにおいても同様に、シミュレーションによる検証時に、１つのデバイスモデルとして検証することができ、少ない工数でシミュレーションによる検証が可能になる。
【図面の簡単な説明】
【００５７】
【図１】本実施の形態の半導体試験回路（試験ボード）の構成を示す図である。
【図２】比較例の構成における検証方法を示すフローチャートである。
【図３】本実施の形態の半導体試験回路における検証方法を示すフローチャートである。
【図４】シミュレーションで用いるコンピュータの一例の構成を示す図である。
【図５】シミュレーションの際に使用するモデルの例を示す図である。
【図６】半導体装置単体での試験を可能とする半導体試験回路の構成を示す図である。
【図７】他の試験制御回路を用いた半導体試験回路の構成を示す図である。
【図８】試験装置及び半導体装置がそれぞれ３つの機能マクロを有した場合の半導体試験回路の構成を示す図である。
【符号の説明】
【００５８】
１  半導体試験回路（試験ボード）
１０  試験装置
１１，２１  試験制御回路
１１ａ，１１ｂ，２１ａ，２１ｂ  フリップフロップ
１１ｃ，１１ｄ，１１ｅ，２１ｃ，２１ｄ，２１ｅ  セレクタ
１２ａ，１２ｂ，２２ａ，２２ｂ  機能マクロ
１３ａ，１３ｂ，１３ｃ，１３ｄ，２３ａ，２３ｂ，２３ｃ，２３ｄ  機能マクロ配置領域
２０  半導体装置
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７  端子
【図１】
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【図２】
2010060306.tif 000004
【図３】
2010060306.tif 000005
【図４】
2010060306.tif 000006
【図５】
2010060306.tif 000007
【図６】
2010060306.tif 000008
【図７】
2010060306.tif 000009
【図８】
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