(57)【要約】      （修正有）【課題】セル間干渉を抑制し、カップリング係数を大きくできる半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０３と、それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層１０４と、前記トンネル絶縁膜間の前記半導体基板表面部に前記第１の方向に直交する第２の方向に沿って形成され、絶縁膜１０８と、前記絶縁膜上に形成され上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い空洞部１０９と、を有する素子分離領域１０７と、前記電荷蓄積層の上面及び側面と、前記空洞部の上面とを覆い、前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜１０５と、前記インターポリ絶縁膜上に形成された制御ゲート電極１０６と、を備える。【選択図】図２
2010027922.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、
それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層と、
前記トンネル絶縁膜間の前記半導体基板表面部に前記第１の方向に直交する第２の方向に沿って形成され、絶縁膜と、前記絶縁膜上に形成され上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い空洞部と、を有する素子分離領域と、
前記電荷蓄積層の上面及び側面と、前記空洞部の上面とを覆い、前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、
前記インターポリ絶縁膜上に形成された制御ゲート電極と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、
それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層と、
前記トンネル絶縁膜間の前記半導体基板表面部に前記第１の方向に直交する第２の方向に沿ってＵ字型に形成された絶縁膜と、前記Ｕ字型の内壁部に形成された空洞部を有し、前記空洞部の上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い素子分離領域と、
前記電荷蓄積層の上面及び側面と、前記素子分離領域の上面とを覆い、前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、
前記インターポリ絶縁膜上に形成された制御ゲート電極と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
前記素子分離領域の上面は前記トンネル絶縁膜の上面より高いことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記空洞部の下面と前記絶縁膜との間にポリシラザン膜をさらに備えることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に電荷蓄積層となる第１の電極層を形成し、
所定間隔を空けて第１の方向に沿って前記第１の電極層、前記トンネル絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成し、
前記第１の溝内に上面が前記トンネル絶縁膜の上面より高く、かつ前記第１の電極層の上面より低くなるように第２の絶縁膜を埋め込み、
前記第１の溝内の前記絶縁膜上に、上面が前記第１の電極層の上面より低くなるように犠牲膜を形成し、
前記第１の電極層の上面及び側面と、前記犠牲膜の上面とを覆うように第３の絶縁膜を形成し、
前記第３の絶縁膜上に制御ゲート電極となる第２の電極層を形成し、
所定間隔を空けて前記第１の方向に直交する第２の方向に沿って複数のワードラインを加工して前記半導体基板及び前記犠牲膜の表面を露出し、
前記犠牲膜を除去し、
前記ワードライン間に第４の絶縁膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に電荷蓄積層となる第１の電極層を形成し、
所定間隔を空けて第１の方向に沿って前記第１の電極層、前記トンネル絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成し、
前記第１の溝の側壁部及び底部にＵ字型に第２の絶縁膜を形成し、
前記Ｕ字型の内壁部に犠牲膜を形成し、
前記第１の電極層の上面、側面、前記第２の絶縁膜の上面、及び前記犠牲膜の上面を覆うように第３の絶縁膜を形成し、
前記第３の絶縁膜上に制御ゲート電極となる第２の電極層を形成し、
所定間隔を空けて前記第１の方向に直交する第２の方向に沿って複数のワードラインを加工して前記半導体基板及び前記犠牲膜の表面を露出し、
前記犠牲膜を除去し、
前記ワードライン間に第４の絶縁膜を形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性半導体記憶装置は、互いに直交するワードラインとビットラインの交差位置に、順に積層されたトンネル絶縁膜、浮遊ゲート電極、インターポリ絶縁膜、及び制御ゲート電極を有するメモリセルを備える。ワードライン方向に隣接するメモリセル間にはＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜が形成されている。
【０００３】
素子分離絶縁膜には例えばシリコン酸化膜（誘電率約３．９）が用いられているが、素子の微細化に伴うメモリセル間隔の短縮化により、隣接する浮遊ゲート電極間の寄生容量が増加し、セル間干渉効果（隣接するメモリセルの誤書き込み・誤読み出し）が発生するという問題があった。
【０００４】
このような問題を解決するため、カバレッジの悪いシリコン酸化膜でトレンチを埋めることで、素子分離領域内にエアギャップ（空洞）を形成する手法が提案されている（例えば特許文献１参照）。
【０００５】
しかし、このような手法では制御ゲート電極（ワードライン）が浮遊ゲート電極より高い位置に形成される。これは、制御ゲート電極と浮遊ゲート電極の対向面積を大きくすることを妨げ、カップリング係数の増加を妨げるという問題を有していた。
【特許文献１】米国特許出願公開第２００７／０２５７３０５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はセル間干渉を抑制し、カップリング係数を大きくできる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層と、前記トンネル絶縁膜間の前記半導体基板表面部に前記第１の方向に直交する第２の方向に沿って形成され、絶縁膜と、前記絶縁膜上に形成され上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い空洞部と、を有する素子分離領域と、前記電荷蓄積層の上面及び側面と、前記空洞部の上面とを覆い、前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、前記インターポリ絶縁膜上に形成された制御ゲート電極と、を備えるものである。
【０００８】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層と、前記トンネル絶縁膜間の前記半導体基板表面部に前記第１の方向に直交する第２の方向に沿ってＵ字型に形成された絶縁膜と、前記Ｕ字型の内壁部に形成された空洞部を有し、前記空洞部の上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い素子分離領域と、前記電荷蓄積層の上面及び側面と、前記素子分離領域の上面とを覆い、前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜と、前記インターポリ絶縁膜上に形成された制御ゲート電極と、を備えるものである。
【０００９】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に電荷蓄積層となる第１の電極層を形成し、所定間隔を空けて第１の方向に沿って前記第１の電極層、前記トンネル絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成し、前記第１の溝内に上面が前記トンネル絶縁膜の上面より高く、かつ前記第１の電極層の上面より低くなるように第２の絶縁膜を埋め込み、前記第１の溝内の前記絶縁膜上に、上面が前記第１の電極層の上面より低くなるように犠牲膜を形成し、前記第１の電極層の上面及び側面と、前記犠牲膜の上面とを覆うように第３の絶縁膜を形成し、前記第３の絶縁膜上に制御ゲート電極となる第２の電極層を形成し、所定間隔を空けて前記第１の方向に直交する第２の方向に沿って複数のワードラインを加工して前記半導体基板及び前記犠牲膜の表面を露出し、前記犠牲膜を除去し、前記ワードライン間に第４の絶縁膜を形成するものである。
【００１０】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に電荷蓄積層となる第１の電極層を形成し、所定間隔を空けて第１の方向に沿って前記第１の電極層、前記トンネル絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成し、前記第１の溝の側壁部及び底部にＵ字型に第２の絶縁膜を形成し、前記Ｕ字型の内壁部に犠牲膜を形成し、前記第１の電極層の上面、側面、前記第２の絶縁膜の上面、及び前記犠牲膜の上面を覆うように第３の絶縁膜を形成し、前記第３の絶縁膜上に制御ゲート電極となる第２の電極層を形成し、所定間隔を空けて前記第１の方向に直交する第２の方向に沿って複数のワードラインを加工して前記半導体基板の表面及び前記犠牲膜を露出し、前記犠牲膜を除去し、前記ワードライン間に第４の絶縁膜を形成するものである。
【発明の効果】
【００１１】
本発明によれば、セル間干渉を抑制し、カップリング係数を大きくできる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１３】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体記憶装置の上面図を示す。複数のワードラインＷＬと複数のビットラインＢＬとが互いに直交する。ワードラインＷＬとビットラインＢＬの交差位置にメモリセルトランジスタＭＣが設けられている。
【００１４】
メモリセルトランジスタＭＣは、ワードライン方向及びこのワードライン方向に直交するビットライン方向に沿って所定間隔を空けて形成されている。また、ワードライン方向において隣接するメモリセルトランジスタＭＣ間にはビットライン方向に沿って素子分離領域が形成されている。
【００１５】
図１のＡ−Ａ線に沿った縦断面を図２（ａ）、Ｂ−Ｂ線に沿った縦断面を図２（ｂ）、Ｃ−Ｃ線に沿った縦断面を図２（ｃ）に示す。
【００１６】
図２（ａ）に示すように、半導体基板１０１表面部分には所定間隔を空けて不純物拡散層１０２が形成される。不純物拡散層１０２間の半導体基板１０１上にはそれぞれトンネル絶縁膜１０３、浮遊ゲート電極１０４、インターポリ絶縁膜１０５、制御ゲート電極１０６が順に積層された複数のメモリセルトランジスタＭＣが形成されている。制御ゲート電極１０６はポリシリコン層１０６ａ及びシリサイド層１０６ｂを有する。メモリセルトランジスタＭＣ間には層間絶縁膜１１３が形成されている。この層間絶縁膜１１３と半導体基板１０１間には空隙が形成されている。
【００１７】
図２（ｂ）に示すように、半導体基板１０１に所定間隔を空けて複数の素子分離領域１０７が形成される。素子分離領域１０７は埋め込み型の絶縁膜１０８及び絶縁膜１０８上に形成された空洞部１０９を有する。素子分離領域１０７の間の半導体基板１０１上にはトンネル絶縁膜１０３が形成され、トンネル絶縁膜１０３上には上面の高さが素子分離領域１０７の上面より高い浮遊ゲート電極１０４が形成されている。
【００１８】
図２（ｃ）に示すように、絶縁膜１０８上に空洞部１０９を介してインターポリ絶縁膜１０５、制御ゲート電極１０６が順に積層されている。また、空洞部１０９の両側面は層間絶縁膜１１３によって挟まれている。
【００１９】
浮遊ゲート電極１０４の上面及び側面の上部と、素子分離領域１０７上（空洞部１０９の上面）とにインターポリ絶縁膜１０５が形成されている。インターポリ絶縁膜１０５は下層の浮遊ゲート電極１０４及び素子分離領域１０７の表面形状に応じた凹凸のある形状になっている。
【００２０】
このインターポリ絶縁膜１０５の上には制御ゲート電極１０６が形成されている。この制御ゲート電極１０６の下面は下層のインターポリ絶縁膜１０５の表面形状に応じた凹凸のある形状になっている。
【００２１】
この半導体記憶装置は、浮遊ゲート電極１０４間に空洞部１０９を有するため、浮遊ゲート電極１０４間の寄生容量が低減し、セル間干渉を抑制できる。また、浮遊ゲート電極１０４の側面にも制御ゲート電極１０６と対向する領域があるため、制御ゲート電極１０６と浮遊ゲート電極１０４の対向面積を大きくすることができ、カップリング係数を大きくできる。
【００２２】
次に、本実施形態に係る半導体装置の製造方法を図３〜図９に示す工程断面図を用いて説明する。工程断面図は図２と同様に同一の工程に対して、（ａ）素子領域上のビットライン方向（図１におけるＡ−Ａ線に相当）に沿った縦断面と、（ｂ）ワードライン方向（図１におけるＢ−Ｂ線に相当）に沿った縦断面と、（ｃ）素子分離絶縁膜上のビットライン方向（図１におけるＣ−Ｃ線に相当）の縦断面と、を示している。
【００２３】
まず、図３に示すように半導体基板１０１上に化学気相成長（ＣＶＤ）法により例えばシリコン酸化膜からなるトンネル絶縁膜１０３を形成する。その上に例えばリンがドープされたポリシリコン膜からなる浮遊ゲート電極１０４を形成する。
【００２４】
そして、浮遊ゲート電極１０４上にシリコン窒化膜１１０を形成した後、リソグラフィ処理を用いて所定間隔を空けてビットライン方向に沿った帯状となるようにシリコン窒化膜１１０のパターン加工を行う。
【００２５】
続いて、シリコン窒化膜１１０をマスクとして、浮遊ゲート電極１０４、トンネル絶縁膜１０３、及び半導体基板１０１をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝Ｔ１を形成する。
【００２６】
図４に示すように、複数の溝Ｔ１に例えば高密度プラズマＣＶＤ法により例えばシリコン酸化膜を埋め込み、ＲＩＥにより所定の高さまでエッチバックし、絶縁膜１０８を形成する。ここでは絶縁膜１０８の上面がトンネル絶縁膜１０３の上面より高くなるようにしている。
【００２７】
図５に示すように、絶縁膜１０８上に溝Ｔ１を埋め込むように例えばＰＳＺ（ポリシラザン）膜１１１を塗布し、シリコン窒化膜１１０をストッパとしてＣＭＰ（化学的機械研磨）により平坦化処理を行う。そして、ＲＩＥを用いてＰＳＺ膜１１１を所定の高さまでエッチバックする。
【００２８】
ＰＳＺ膜１１１は後の工程で除去され、ＰＳＺ膜１１１が形成されていた領域を空洞とする犠牲膜の役割を果たす。従って、空洞を形成したい領域に基づいてＰＳＺ膜１１１のエッチバックを行う。ここでは、ＰＳＺ膜１１１の上面が浮遊ゲート電極１０４の上面より低くなるようにする。さらにシリコン窒化膜１１０を除去して浮遊ゲート電極１０４の上面を露出させる。
【００２９】
図６に示すように、浮遊ゲート電極１０４の上面及び側面の上部と、ＰＳＺ膜１１１の上面とに、例えばＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）、ＮＯＮＯＮ膜（シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層膜）、又はＮＯＡＯＮ膜（シリコン窒化膜／シリコン酸化膜／アルミナ膜／シリコン酸化膜／シリコン窒化膜の積層膜）からなるインターポリ絶縁膜１０５を形成する。インターポリ絶縁膜１０５は下層の浮遊ゲート電極１０４及びＰＳＺ膜１１１の表面形状に応じた凹凸のある形状になる。
【００３０】
図７に示すように、インターポリ絶縁膜１０５上にＣＶＤ法によりポリシリコン膜１０６ａを形成する。そしてポリシリコン膜１０６ａの一部をシリサイド化してシリサイド層１０６ｂを形成し、制御ゲート電極１０６を形成する。また、このシリサイド化はゲート電極を加工した後に行うことも可能である。
【００３１】
図８に示すように、制御ゲート電極１０６上にシリコン窒化膜１１２を形成した後、リソグラフィ処理を用いて所定間隔を空けてワードライン方向に沿った帯状となるようにシリコン窒化膜１１２のパターン加工を行う。
【００３２】
続いて、シリコン窒化膜１１２をマスクとして、制御ゲート電極１０６、インターポリ絶縁膜１０５、浮遊ゲート電極１０４、及びトンネル絶縁膜１０３をＲＩＥ等の異方性エッチングにより除去して、図８（ａ）においては半導体基板１０１の表面を露出し、図８（ｃ）においてはＰＳＺ膜１１１の表面を露出する複数の溝Ｔ２を形成する。これによりワードラインが形成され、メモリセルトランジスタの形状が決定する。また、半導体基板１０１のオーバーエッチングを防ぐため、溝Ｔ２の形成の際、トンネル絶縁膜１０３は除去しなくてもよい。
【００３３】
また、ＰＳＺ膜１１１は浮遊ゲート電極１０４をエッチングする際にエッチバックされる。但し、エッチング選択比の関係によりＰＳＺ膜１１１がほとんどエッチバックされない場合もある。一方、エッチング選択比の関係によりシリコン窒化膜１１２で覆われていない部分のＰＳＺ膜１１１が全てエッチングされ絶縁膜１０８の表面が露出する場合もある。
【００３４】
その後、ワードラインをマスクとして半導体基板１０１に不純物を注入し熱処理を行い、拡散層１０２を形成する。
【００３５】
図９に示すように、例えばフッ酸（ＨＦ）、または希釈フッ酸（ＢＨＦ）を用いたウェットエッチングによりＰＳＺ膜１１１を除去する。このウェットエッチングではシリコン酸化膜よりもＰＳＺ膜のエッチングレートの方が早いため、絶縁膜１０８及びインターポリ絶縁膜１０５を残存させつつＰＳＺ膜１１１を除去することが可能となる。さらに、インターポリ絶縁膜１０５の最下層にシリコン窒化膜を用いた積層膜、例えばＮＯＮＯＮ膜等、の場合、このウェットエッチングにおけるＰＳＺ膜１１１とのエッチング選択比が大きく取れる。
【００３６】
そして、プラズマＣＶＤ法やＬＰＣＶＤ（減圧化学気相成長）法等を用いてＴＥＯＳ膜の堆積を行い、層間絶縁膜１１３を形成する。プラズマＣＶＤ法やＬＰＣＶＤ法は埋め込み性が良くない堆積方法であるため、ＰＳＺ膜１１１が除去された領域に層間絶縁膜１１３が入り込まず、空洞（エアギャップ）１０９とすることができる。さらにはビットライン方向にも空洞を形成することができ、セル間干渉を低減することができる。
【００３７】
このようにして、浮遊ゲート電極１０４間の素子分離領域に空洞１０９を形成し、浮遊ゲート電極１０４間の寄生容量を低減することができる。また、素子分離領域（空洞１０９）の上面を浮遊ゲート電極１０４の上面より低くすることで制御ゲート電極１０６と浮遊ゲート電極１０４の対向面積を大きくし、カップリング係数を大きくすることができる。
【００３８】
本実施形態では、絶縁膜１０８の上面がトンネル絶縁膜１０３の上面より高くなるようにしていたが（図４）、低くなるようにしてもよい。この時、図１０に示すように、素子分離領域の空洞部１０９の下面はトンネル絶縁膜１０３の上面より低くなる。空洞部１０９の領域を大きくできるので、浮遊ゲート電極１０４間の寄生容量をさらに低減することができる。
【００３９】
また、ワードライン形状の加工（図８）を行った後、図１１に示すように、ワードライン側壁部に例えばＨＴＯ（High Temperature Oxide）からなる保護膜１１４を形成するようにしてもよい。保護膜１１４は、ＰＳＺ膜１１１を除去するウェットエッチングの際に、トンネル絶縁膜１０３及びインターポリ絶縁膜１０５を保護する。なお、図１１（ｃ）に示すような絶縁膜１０８とインターポリ絶縁膜１０５間に形成されたＰＳＺ膜１１１の除去は、ＰＳＺ膜１１１が露出された部分をエッチングすることにより、保護膜１１４の下からエッチング液が進入しエッチングされる。
【００４０】
また、保護膜１１４を形成することでワードライン間隔が狭くなり、ＰＳＺ膜１１１が除去された領域に層間絶縁膜１１３が入り込むことをさらに抑制でき、空洞領域を確保することができる。
【００４１】
（第２の実施形態）図１２に本発明の第２の実施形態に係る半導体記憶装置の概略構成を示す。上面図は図１に示す上記第１の実施形態と同様であり、図１のＡ−Ａ線に沿った縦断面を図１２（ａ）、Ｂ−Ｂ線に沿った縦断面を図１２（ｂ）、Ｃ−Ｃ線に沿った縦断面を図１２（ｃ）に示す。
【００４２】
図１２（ａ）に示すように、半導体基板２０１表面部分には所定間隔を空けて不純物拡散層２０２が形成される。不純物拡散層２０２間の半導体基板２０１上にはそれぞれトンネル絶縁膜２０３、浮遊ゲート電極２０４、インターポリ絶縁膜２０５、制御ゲート電極２０６が順に積層された複数のメモリセルトランジスタＭＣが形成されている。制御ゲート電極２０６はポリシリコン層２０６ａ及びシリサイド層２０６ｂを有する。メモリセルトランジスタＭＣ間には層間絶縁膜２１３が形成されている。この層間絶縁膜２１３と半導体基板２０１間には空隙が形成されている。
【００４３】
図１２（ｂ）に示すように、半導体基板２０１に所定間隔を空けて複数の素子分離領域２０７が形成される。素子分離領域２０７は底部と側部を有するＵ字型の絶縁膜２０８及びインターポリ絶縁膜２０５に囲まれた空洞部２０９を有する。素子分離領域２０７の間の半導体基板２０１上にはトンネル絶縁膜２０３が形成され、トンネル絶縁膜２０３上には上面の高さが素子分離領域２０７の上面より高い浮遊ゲート電極２０４が形成されている。ここで、素子分離領域２０７の上面は、絶縁膜２０８の側部の上面及び空洞部２０９の上面から構成される面を意味する。
【００４４】
浮遊ゲート電極２０４の上面及び側面の上部と、素子分離領域２０７の上面とにインターポリ絶縁膜２０５が形成されている。インターポリ絶縁膜２０５は下層の浮遊ゲート電極２０４及び素子分離領域２０７の表面形状に応じた凹凸のある形状になっている。
【００４５】
このインターポリ絶縁膜２０５の上には制御ゲート電極２０６が形成されている。この制御ゲート電極２０６の下面は下層のインターポリ絶縁膜２０５の表面形状に応じた凹凸のある形状になっている。
【００４６】
図１２（ｃ）に示すように、絶縁膜２０８上に空洞部２０９を介してインターポリ絶縁膜２０５、制御ゲート電極２０６が順に積層されている。また、空洞部２０９の両側面は層間絶縁膜２１３によって挟まれている。また、第１の実施形態の絶縁膜１０８に比べて絶縁膜２０８の膜厚は薄くなる。すなわち、第１の実施形態に比べて空洞部２０９の高さを大きくすることができる。
【００４７】
この半導体記憶装置は、浮遊ゲート電極２０４間に空洞部２０９を有するため、浮遊ゲート電極２０４間の寄生容量が低減し、セル間干渉を抑制できる。また、浮遊ゲート電極２０４の側面にも制御ゲート電極２０６と対向する領域があるため、制御ゲート電極２０６と浮遊ゲート電極２０４の対向面積を大きくすることができ、カップリング係数を大きくできる。
【００４８】
また、空洞部２０９の高さを大きくすることができるので、浮遊ゲート電極２０４間の寄生容量を効果的に減らすことができる。
【００４９】
次に、本実施形態に係る半導体装置の製造方法を図１３〜図１９に示す工程断面図を用いて説明する。工程断面図は上記第１の実施形態と同様に同一の工程に対して、（ａ）ビットライン方向に沿った縦断面と、（ｂ）ワードライン方向に沿った縦断面の２方向の縦断面を示している。
【００５０】
まず、図１３に示すように半導体基板２０１上に化学気相成長（ＣＶＤ）法により例えばシリコン酸化膜からなるトンネル絶縁膜２０３を形成する。その上に例えばリンがドープされたポリシリコン膜からなる浮遊ゲート電極２０４を形成する。
【００５１】
そして、浮遊ゲート電極２０４上にシリコン窒化膜２１０を形成した後、リソグラフィ処理を用いて所定間隔を空けてビットライン方向に沿った帯状となるようにシリコン窒化膜２１０のパターン加工を行う。
【００５２】
続いて、シリコン窒化膜２１０をマスクとして、浮遊ゲート電極２０４、トンネル絶縁膜２０３、及び半導体基板２０１をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝Ｔ１を形成する。
【００５３】
図１４に示すように、例えばＬＰＣＶＤ法、ＡＬＤ法（Atomic Layer Deposition）によりＴＥＯＳ膜を堆積し、絶縁膜２０８を形成する。絶縁膜２０８は溝Ｔ１の底部及び側壁部にＵ字型に形成され、溝Ｔ１は完全に埋め込まれない程度の膜厚に堆積される。なお、Ｕ字型の絶縁膜２０８は熱酸化法で形成することも可能である。そして、ＰＳＺ膜２１１を塗布して溝Ｔ１を埋め込む。
【００５４】
続いて、シリコン窒化膜１１０をストッパとしてＣＭＰ（化学的機械研磨）により平坦化処理を行う。
【００５５】
図１５に示すように、例えばＲＩＥ法を用いて絶縁膜２０８及びＰＳＺ膜２１１の上面を所定の高さまでエッチバックする。ここでは浮遊ゲート電極２０４の上面より低く、かつ下面より高くなるようにエッチバックを行う。さらにシリコン窒化膜２１０を除去して浮遊ゲート電極２０４の上面を露出させる。
【００５６】
図１６に示すように、浮遊ゲート電極２０４の上面及び側面、絶縁膜２０８、及びＰＳＺ膜２１１上面に、例えばＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）、ＮＯＮＯＮ膜（シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層膜）、又はＮＯＡＯＮ膜（シリコン窒化膜／シリコン酸化膜／アルミナ膜／シリコン酸化膜／シリコン窒化膜の積層膜）からなるインターポリ絶縁膜２０５を形成する。インターポリ絶縁膜２０５は下層の浮遊ゲート電極２０４、絶縁膜２０８、及びＰＳＺ膜２１１の表面形状に応じた凹凸のある形状になる。
【００５７】
図１７に示すように、インターポリ絶縁膜２０５上にＣＶＤ法によりポリシリコン膜２０６ａを形成する。そしてポリシリコン膜２０６ａの一部をシリサイド化してシリサイド層２０６ｂを形成し、制御ゲート電極２０６を形成する。また、このシリサイド化はゲート電極を加工した後に行うことも可能である。
【００５８】
図１８に示すように、制御ゲート電極２０６上にシリコン窒化膜２１２を形成した後、リソグラフィ処理を用いて所定間隔を空けてワードライン方向に沿った帯状となるようにシリコン窒化膜２１２のパターン加工を行う。
【００５９】
続いて、シリコン窒化膜２１２をマスクとして、制御ゲート電極２０６、インターポリ絶縁膜２０５、浮遊ゲート電極２０４、及びトンネル絶縁膜２０３をＲＩＥ等の異方性エッチングにより除去して、図１８（ａ）においては半導体基板２０１の表面を露出し、図１８（ｃ）においてはＰＳＺ膜２１１の表面を露出する複数の溝Ｔ２を形成する。これによりワードラインが形成され、メモリセルトランジスタの形状が決定する。
【００６０】
また、ＰＳＺ膜２１１は浮遊ゲート電極２０４をエッチングする際にエッチバックされる。ただし、エッチング選択比の関係によりＰＳＺ膜２１１がほとんどエッチバックされない場合もある。一方、エッチング選択比の関係によりシリコン窒化膜２１２で覆われていない部分のＰＳＺ膜２１１が全てエッチングされ絶縁膜２０８の表面が露出する場合もある。
【００６１】
その後、ワードラインをマスクとして半導体基板２０１に不純物を注入し熱処理を行い、拡散層２０２を形成する。
【００６２】
図１９に示すように、例えばフッ酸（ＨＦ）、又は希釈フッ酸（ＢＨＦ）を用いたウェットエッチングによりＰＳＺ膜２１１を除去する。このウェットエッチングではシリコン酸化膜よりもＰＳＺ膜のエッチングレートの方が早いため、絶縁膜２０８及びインターポリ絶縁膜２０５を残存させつつＰＳＺ膜２１１を除去することが可能となる。また、Ｕ字型の絶縁膜２０８でトンネル絶縁膜２０３の側面を覆っているので、このウェットエッチングでトンネル絶縁膜２０３がエッチングされるのを防止している。さらに、インターポリ絶縁膜２０５の最下層にシリコン窒化膜を用いた積層膜、例えばＮＯＮＯＮ膜等、の場合、このウェットエッチングにおけるＰＳＺ膜１１１とのエッチング選択比が大きく取れる。
【００６３】
そしてプラズマＣＶＤ法やＬＰＣＶＤ（減圧化学気相成長）法等を用いてＴＥＯＳ膜の堆積を行い、層間絶縁膜２１３を形成する。プラズマＣＶＤ法やＬＰＣＶＤ法は埋め込み性が良くない堆積方法であるため、ＰＳＺ膜２１１が除去された領域に層間絶縁膜２１３が入り込まず、空洞（エアギャップ）２０９とすることができる。さらには、ビットライン方向にも空洞を形成することができ、セル間干渉を低減することができる。
【００６４】
このようにして、浮遊ゲート電極２０４間の素子分離領域に空洞２０９を形成し、浮遊ゲート電極２０４間の寄生容量を低減することができる。また、素子分離領域２０７の上面を浮遊ゲート電極２０４の上面より低くすることで制御ゲート電極２０６と浮遊ゲート電極２０４の対向面積を大きくし、カップリング係数を大きくすることができる。
【００６５】
本実施形態では、ワードライン形状の加工（図１８）を行った後、図２０に示すように、ワードライン側壁部に例えばＨＴＯ（High Temperature Oxide）からなる保護膜２１４を形成するようにしてもよい。保護膜２１４は、ＰＳＺ膜２１１を除去するウェットエッチングの際に、トンネル絶縁膜２０３及びインターポリ絶縁膜２０５を保護する。なお、図２０（ｃ）に示すような絶縁膜２０８とインターポリ絶縁膜２０５間に形成されたＰＳＺ膜２１１の除去は、ＰＳＺ膜２１１が露出された部分をエッチングすることにより、保護膜２１４の下からエッチング液が進入しエッチングされる。
【００６６】
また、保護膜２１４を形成することでワードライン間隔が狭くなり、ＰＳＺ膜２１１が除去された領域に層間絶縁膜２１３が入り込むことをさらに抑制でき、空洞領域を確保することができる。
【００６７】
また、ＰＳＺ膜２１１のウェットエッチングの際にインターポリ絶縁膜２０５と接する部分の絶縁膜２０８が一部除去され、空洞部２０９が図２１に示すような、絶縁膜２０８とインターポリ絶縁膜２０５間にスペースが形成された形状になる場合がある。なお、この形状は、絶縁膜２０８及びＰＳＺ膜２１１の上面を所定の高さまでエッチバックする工程（図１５）において、ＰＳＺ膜２１１よりも絶縁膜２０８のエッチングレートを高くすることによっても得られる。この形状にすることにより、空洞部２０９の領域が大きくなるため、浮遊ゲート電極２０４間の寄生容量がさらに低減され得る。
【００６８】
（第１及び第２の実施形態の変形例）
第１及び第２の実施形態ではＰＳＺ膜１１１、２１１が全て除去され空洞部１０９、２０９が形成される例を述べた。しかし、ウェットエッチングの選択比の関係から、図２２（ａ）、（ｂ）に示すようにＰＳＺ膜１１１、２１１が空洞部１０９、２０９の底部に一部残存することも起こり得る。例えばインターポリ絶縁膜１０５、２０５にウェットエッチングにおけるダメージが入らないように、エッチング時間を短くした場合等である。
【００６９】
しかし、浮遊ゲート電極１０４、２０４間のＰＳＺ膜１１１、２１１が除去されて空洞部１０９、２０９が形成されていれば、浮遊ゲート電極間の寄生容量を低減することができる。
【００７０】
上記実施形態では空洞部を形成するための犠牲膜としてＰＳＺ膜を用いていたが、樹脂系材料やレジスト等を用いても良い。
【００７１】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態に係る半導体記憶装置の上面図である。
【図２】同第１の実施形態に係る半導体記憶装置の縦断面図である。
【図３】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】変形例による半導体記憶装置の縦断面図である。
【図１１】変形例による工程断面図である。
【図１２】本発明の第２の実施形態に係る半導体記憶装置の縦断面図である。
【図１３】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】図１５に続く工程断面図である。
【図１７】図１６に続く工程断面図である。
【図１８】図１７に続く工程断面図である。
【図１９】図１８に続く工程断面図である。
【図２０】変形例による工程断面図である。
【図２１】変形例による半導体記憶装置の縦断面図である。
【図２２】変形例による半導体記憶装置の縦断面図である。
【符号の説明】
【００７３】
１０１  半導体基板
１０２  不純物拡散層
１０３  トンネル絶縁膜
１０４  浮遊ゲート電極
１０５  インターポリ絶縁膜
１０６  制御ゲート電極
１０７  素子分離領域
１０８  絶縁膜
１０９  空洞部
１１３  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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