(57)【要約】【課題】配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することを目的とする。【解決手段】隣接する配線との最小スペース幅１３によって、設けられる配線幅１２の最大値を規定することにより、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することができる。【選択図】図２
2010212462.tif 000002
【特許請求の範囲】
【請求項１】
ダマシン法により配線層が形成される半導体装置であって、
前記配線層の配線幅が、隣接する配線層との最小スペース幅の３．５倍以内であることを特徴とする半導体回路装置。
【請求項２】
前記配線層の配線間の最小スペース幅が６５ｎｍ以下であることを特徴とする請求項１記載の半導体回路装置。
【請求項３】
前記配線層を互いに電気的に接続された多層構造とすることを特徴とする請求項１または請求項２のいずれかに記載の半導体回路装置。
【請求項４】
前記配線層の、少なくとも隣接する配線層とのスペースに隣接する領域にスリットを設け、前記スリットと前記スペースとの間隔を前記配線幅とすることを特徴とする請求項１〜請求項３のいずれかに記載の半導体回路装置。
【請求項５】
前記配線幅を規定する前記配線層として、電源用配線を対象とすることを特徴とする請求項１〜請求項４のいずれかに記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダマシン法により銅配線を形成する半導体回路装置に関する。
【背景技術】
【０００２】
近年シリコン半導体製品の微細化と高性能化に伴い、銅（Ｃｕ）配線が多用されている。Ｃｕ配線の形成は、銅のドライエッチングが極めて困難なことから、一般に、配線間絶縁膜のドライエッチングによる配線溝形成工程と、形成された配線溝への電解めっきによる銅の埋め込み工程と、化学機械研磨（ＣＭＰ）による余剰なＣｕ膜の除去工程及び平坦化工程とを備えた一連の工程（ダマシン法）により行われている。
【０００３】
ＣＭＰ工程直後の半導体基板の表面には、研磨剤及び研磨屑等のパーティクル及び金属が多量に残留しており、これらの残留物を除去するために基板の洗浄が実施される。残留物の除去が不十分であると、配線性能の劣化、特に配線間のショートを引き起こすので半導体デバイスの性能にとって大きな問題となる。
【０００４】
そこでＣＭＰ工程によって半導体基板の上にＣｕ配線を形成する際に発生する残留物及び配線間ブリッジを、過酸化水素水により酸化して酸化銅とした後、シュウ酸溶液により酸化銅を溶解して除去する方法が考案された。
【０００５】
以下、図１３，図１４を用いて、従来の配線層製造工程における異物除去方法について説明する。
図１３は従来の配線層製造工程を説明する工程断面図、図１４は従来の配線間ショートの様子を示す図である。
【０００６】
図１３に示すように、半導体基板１０１の上に形成された配線間絶縁膜１０２をドライエッチングすることにより配線溝を形成した後、スパッタリングによってバリア膜１０３及びＣｕシード膜１０４を形成し、さらに電解めっきによって配線溝にＣｕ膜１０５を埋め込む（図１３（ａ））。次に、Ｃｕ膜１０５をアニール処理した後、配線間絶縁膜１０２の上に形成された余剰のＣｕ膜１０５をＣＭＰ工程によって除去することにより図１３（ｂ）に示すようなＣｕ配線１０６が形成される。
【０００７】
ＣＭＰ工程の終了直後の基板表面には図１３（ａ）に示すように、研磨剤及び研磨屑等のパーティクル１０７並びに金属汚染物質１０８等の残留物やＣｕ配線１０６の間を導通させる配線間ブリッジ１０９が存在しており、これらを除去する必要がある。特に配線間ブリッジ１０９は、Ｃｕ配線１０６の間をショートさせるため半導体製品の歩留り低下の原因となるので確実に除去する必要がある。
【０００８】
ＣＭＰ工程によって半導体基板１０１の上にＣｕ配線１０６を形成する際に発生する残留物及び配線間ブリッジ１０９を、過酸化水素水により酸化して酸化銅とした後、シュウ酸溶液により酸化銅を溶解して除去する。これによりＣｕ配線１０６の本体にはダメージを与えることなく残留異物及び配線間ブリッジ１０９を除去することができる（図１３（ｂ））（例えば、特許文献１参照）。
【特許文献１】特開２００５−１０１５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、配線幅の微細化により、従来のような除去方法では解消できない不具合が発生するようになってきた。例えば、ＣＭＰ研磨工程において研磨中のスラリー上に異物が落下し、落下した異物がスラリーとともにＣｕ配線１０６上に載り、Ｃｕを押し出して、図１４に示すように隣接する配線をショートさせる配線間ブリッジ１０９が発生するという問題点があった。特に、ゲート長が４５ｎｍプロセス以下の設計ルールを用いた微細化プロセスにおいては、配線パターンの配線間のスペース幅はゲート長が６５ｎｍプロセスの９０ｎｍから６５ｎｍ以下と狭くなっている。そのため、電源配線等の配線幅の太い配線に載った異物は配線幅に比例した長さに相当するＣｕを押し出す。そして、押し出されたＣｕからなる異物は隣接する配線に接触し配線ショートとなる。さらに、多数の異物が落下すれば、従来の一律的な異物除去による歩留対策だけでは、除去率が追いつかず配線ショート１０９を除去しきれなくなる。そこで、研磨工程の能力を考慮した配線レイアウトの設計が必要となっている。
【００１０】
本発明は、前記従来の課題を解決し、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の半導体回路装置は、ダマシン法により配線層が形成される半導体装置であって、前記配線層の配線幅が、隣接する配線層との最小スペース幅の３．５倍以内であることを特徴とする。
【００１２】
また、前記配線層の配線間の最小スペース幅が６５ｎｍ以下であることを特徴とする。
また、前記配線層を互いに電気的に接続された多層構造とすることを特徴とする。
また、前記配線層の、少なくとも隣接する配線層とのスペースに隣接する領域にスリットを設け、前記スリットと前記スペースとの間隔を前記配線幅とすることを特徴とする。
【００１３】
また、前記配線幅を規定する前記配線層として、電源用配線を対象とすることを特徴とする。
以上により、配線が微細化された半導体回路装置でも、配線間ブリッジ等による配線ショートの発生を予防することを目的とする。
【発明の効果】
【００１４】
以上のように、隣接する配線との最小スペース幅によって、設けられる配線幅の最大値を規定することにより、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することができる。
【発明を実施するための最良の形態】
【００１５】
Ｃｕ配線を有する半導体回路装置において、ＣＭＰ研磨中に装置からスラリー上に落下した異物等を要因とする、Ｃｕからなる残留物及び配線間ブリッジによるショート等により、半導体回路装置に不良が発生し、半導体回路装置の歩留りを低下させている。
【００１６】
本発明の半導体回路装置は、半導体基板上に配置されたＮチャンネルトランジスタとＰチャンネルトランジスタを、電源を供給する電源ラインとメタル配線等にて結線して形成された論理回路からなる。
【００１７】
本発明においては、隣接する配線間のスペースの幅によって、隣接する配線の内の最も幅の広い配線の幅、特に電源ライン等の幅広配線の幅を規制することにより、配線幅に比例したＣｕから成る押し出された異物の長さが制限されるため、配線上に落下した異物によるスクラッチによる配線ショートを抑制することができ、歩留まりの低下を抑制することができる。
【００１８】
以下、本発明の実施例における半導体回路装置及び半導体回路装置の製造方法について、図面を参照しながら説明する。
（実施例１）
まず、実施例１における半導体回路装置及び半導体回路装置の製造方法について、図１〜図８を用いて説明する。
【００１９】
図１は実施例１に係る半導体回路装置を構成するセルの配置を示す図であり、通常のメタル配線は複数の層から成るが、ここでは、第１層までを表示している。
図１において、１はＰウェル、２はＮウェル、３はウェル境界線、４はソースドレインの拡散層（Ｐウェル１上ではＮ型の拡散層、Ｎウェル２上ではＰ型の拡散層）、５はゲート電極、６は拡散層４またはゲート電極５と第１層目のメタル配線とを接続するコンタクトホール、７はＮチャンネルトランジスタ、８はＰチャンネルトランジスタ、９は１層目のＶＳＳ電源ライン、１０は１層目のＶＤＤ電源ライン、１１は１層目のメタル配線である。
【００２０】
図２は実施例１に係る半導体回路装置の配線層の構成を示す図であり、図１におけるメタル層のみのレイアウトを示す。９は図１で示す１層目のＶＳＳ電源ライン、１０は図１で示す１層目のＶＤＤ電源ライン、１１は同じく図１で示す１層目のメタル配線である。
【００２１】
また、１２はＶＳＳ電源ライン９の幅Ｗを示し、１３は同じくＶＳＳの電源ライン９と隣接する他の配線層との間のスペース幅Ｓを示している。
図３は実施例１に係る配線幅とスペース幅の関係を示す断面図であり、図２のＡ−Ｂ間の断面図である。図３において、１４は図１に示すＶＳＳライン９であり、１５は同じく図１に示すメタル配線１１である。なおメタル配線の断面がわかるように、配線間絶縁膜上の配線溝に埋め込まれたメタル配線を図示しており、半導体基板上に形成されたＳＴＩ分離層やＭＯＳトランジスタ等は省略している。
【００２２】
図４は本発明の半導体回路装置の製造方法におけるＣＭＰ工程を示すフロー図であり、本発明の銅（Ｃｕ）配線の成形方法について説明する。尚、ダマシン法によるＣｕ配線の製造工程は、従来方法と同じなので説明を省略する。
【００２３】
化学機械研磨（ＣＭＰ）工程２１において、スラリー研磨ステップ２２ではスラリーがウェーハとパッド表面との間に供給され、砥粒と化学成分が混在してケミカル作用によりＣｕ表面が変質され、メカニカル作用により変質層に砥粒が作用して研磨される。
【００２４】
ここで、スラリー上に落下した異物も砥粒と同様の作用を成してウェーハ表面のＣｕを研磨するためスクラッチが発生する。
Ｃｕ研磨後のパッドリンスステップ２３では、搬送装置や次の洗浄工程でのスラリー成分によるケミカル汚染を回避するためパッド表面をリンスする。これにより、パッド表面のスラリーの化学成分が除去される。
【００２５】
次のＤＩＷ（純水）研磨ステップ２４にて、ＤＩＷ（純水）研磨が実施される。ここでもＣｕ表面上の砥粒や落下した異物が残留した状態で研磨されるため残留した異物がＣｕ表面を押し出して、配線上にスクラッチを発生させ、図１４に示すような押し出されたＣｕの異物が配線ショートを発生させる。その後、洗浄工程２５が実施される。
【００２６】
図５は半導体回路装置に設けられる電源配線の配線幅と不良率との関係を示す図である。ここでは、１８０ｎｍ幅と３５０ｎｍ幅の電源ラインを複数の割合で混在させた、ゲート長が４５ｎｍのデザインルールにて設計されたＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）を用いて、配線ショート不良が発生した製品と同じ条件にて実験した結果を示している。３５０ｎｍ幅の電源ラインが設けられたセルの搭載率とそのブロックにおける配線ショート等による不良率との関係を示したもので、横軸にブロックの３５０ｎｍセル搭載率を、縦軸にブロックの不良発生率を示している。図５に示すように、配線上にスクラッチ等による配線ショートが発生していた場合、３５０ｎｍ幅の電源ラインのセルを搭載しないブロックの不良率は平均１．０％と低く、３５０ｎｍ幅の電源ラインセルのみにて構成されたブロックの不良率は平均８．０％と高くなり、３５０ｎｍ幅の電源セルを搭載する搭載率とブロックの不良率との相関が高くなっている。従って、配線幅の太い配線の方が細い配線に比べて、配線幅に比例した押し出されたＣｕからなる異物の長さが長くなるため、ＣＭＰ処理にて生じた異物による配線ショート等によって発生する不良が発生し易くなることがわかる。
【００２７】
図６は前記実験結果より、半導体回路装置に設けられる配線の配線幅と配線間スペースと不良率との関係を示した図である。前記実験において、電源を含む配線の配線幅と、その配線幅と配線間の最小スペース幅の比との関係、および電源を含む配線幅とブロックの平均不良率との関係を示している。横軸に電源を含む配線の配線幅を、左縦軸に配線幅（Ｗ）と最小スペース幅（Ｓ）との比（Ｗ／Ｓ）を示し、右縦軸にはブロックの不良率を示す。なお、ブロックの最小スペース幅は一定である。
【００２８】
図５，図６からわかるように、配線ショートによって発生する不良は、スラリー上に落下した異物が、研磨時に配線上のＣｕを押し出し、押し出されたＣｕから成る異物は配線幅に比例した長さになるため、配線幅の太い配線においてショートが発生し易く、配線幅とその配線に隣接する他の配線との最小配線間距離であるスペースの幅との比が大きいほど発生し易いことがわかる。具体的には、配線間の最小スペース幅が６５ｎｍの場合、図６からブロック不良率が許容できる最大の配線幅はスペース幅の３．５倍となる２２７．５ｎｍであり、ブロック不良率は１％以下であることがわかる。一方、スペース幅の３．５倍を超えた、配線幅が３５０ｎｍでは、ブロック不良率が８％と急激に高くなっていることがわかる。従って、特に配線幅が太い配線においては、配線幅を隣接するスペース幅の３．５倍以下にすることにより、異物による配線ショート等によって発生する不良を低減させることができる。
【００２９】
なお、上述の配線幅の規定は、配線間の最小スペース幅が６５ｎｍの場合について実験から導き出したが、配線幅と配線間の最小スペース幅の比の関係が変わらなければ、この条件に限らない。特に、スペース幅が６５ｎｍよりも小さい場合に、ＣＭＰ研磨に起因した銅配線のショート不良はより顕著になるので、配線幅を隣接するスペース幅の３．５倍以下にすることにより、異物による配線ショート等によって発生する不良を低減させることができる。
【００３０】
図７はＣＭＰ工程における研磨量と欠陥数の関係を示す図であり、ＣＭＰ装置によるＣＭＰ工程において、研磨時の研磨ヘッドの位置を変更することで、研磨量を増減させたときの欠陥数を評価した実験結果である。横軸は研磨パッドの中心から研磨ヘッドの中心までの距離を示し、縦軸は欠陥数を示す。
【００３１】
ここで、図８はＣＭＰ装置におけるウェーハと研磨ヘッドの動作を説明する図であり、前記実験における研磨ヘッド位置と研磨量との関係を説明する図である。図８に示すように、研磨ヘッドにはウェーハが載っている。研磨ヘッドおよび研磨パッドは図に示すようにそれぞれ一定に回転しているため、研磨パッド中心から研磨ヘッドまでの距離Ｌに比例して、ウェーハは研磨パッドと接触する面積が増えることになる。このように研磨パッドの中心からの距離を変えることで研磨量を増加させている。
【００３２】
図７に示すように、研磨パッド中心からの距離を変えて研磨量を増加させても、欠陥数は大きくは変動していないことがわかる。ここでの欠陥数は電子式パターン欠陥検査装置での測定結果を示す。そのため、欠陥等の不良が、ＣＭＰによる研磨が原因で発生するのではなく、異物を要因とする配線ショート等によって発生していることがわかる。
【００３３】
以上より、異物を主因とする配線ショート等によって発生する不良は配線幅に大きく依存していることがわかる。また、配線幅がスペース幅の３．５倍を越えると不良が多発する。そのため、特に電源配線等の許容電流を増加する必要があり、配線幅を広くした配線、例えば３５０ｎｍ以上の幅の配線幅（Ｗ）１２は、隣接するスペース幅（Ｓ）１３の３．５倍以下となるように配線を形成することにより、異物を主因とする配線ショート等によって発生する不良を抑制することができる。
【００３４】
本実施例によれば、配線間の最小スペース幅が６５ｎｍ以下の半導体回路装置において、電源ライン等の幅広配線の線幅を隣接する配線とのスペース幅の最小値と比較してＣＭＰ工程で発生する異物等による不良を低減するために許容される最大幅以下となるような幅で形成することで、配線間ブリッジの低減が可能になるので、配線ショートが減少して歩留向上効果を奏する。この時、配線幅をスペース幅の３．５倍以内の幅にすることが好ましい。
【００３５】
（実施例２）
上述のように、ＣＭＰ工程で発生する異物等による不良を低減するためには、配線幅と配線間のスペース幅とを一定の比内で形成する必要がある。しかし、特に電源配線については、許容電流を増加させるために幅を太くする必要があり、高集積との関係でスペース幅を確保することが困難となる場合がある。そこで、実施例２では、スペース幅を確保することが困難な配線中にスリットを設けることにより、スペースに隣接する部分の配線幅を見かけ上細くすることを特徴とする。
【００３６】
以下、図９，図１０を用いて実施例２における半導体回路装置について説明する。なお、製造方法は実施例１と同様である。
配線間の最小スペース幅が６５ｎｍ以下の半導体回路装置において、図９は実施例２に係る半導体回路装置を構成するセルの配置を示す図である。
【００３７】
図９において、９は１層目のＶＳＳ電源ライン、１０は１層目のＶＤＤ電源ライン、１１は１層目のメタル配線である。１７は電源ライン等の幅広配線中央に設けたスリットである。スリット１７を、スペース幅に対して必要な配線幅を確保することが困難な配線に対して設けることにより、スペースに隣接する部分の配線幅を見かけ上細くすることができる。そのため、配線に必要な許容電流を確保しながら、異物を主因とする配線ショート等によって発生する不良を抑制し、歩留りの低下を抑制することができる。
【００３８】
図１０は実施例２に係る半導体回路装置の配線層の構成を示す図であり、図９における第１層目の配線のみのレイアウトを示す。
図１０において、９は図９で示す１層目のＶＳＳ電源ライン、１０は図９で示す１層目のＶＤＤ電源ライン、１１は同じく図９で示す１層目のメタル配線である。１７は図９で示す１層目の電源ライン等の幅広配線中に設けたスリットである。
【００３９】
１６はＶＳＳ電源ライン９のスリット１７の幅を考慮した実質的な幅Ｗａを示し１３は同じくＶＳＳの電源ライン９に隣接するスペース幅Ｓを示している。ＶＳＳ電源ライン９における幅Ｗａ１６は、隣接するスペースの幅Ｓ１３に対して、ＣＭＰ工程で発生する異物等による不良を低減するために許容される最大幅以下となるような幅で形成され、かつ、ＶＳＳ電源ライン９のスリット１７を除いた部分の幅の合計で、許容電流を増加させるために必要な幅が確保されるように形成される。
【００４０】
ここで、実施例１と同様に、スリット１７とスペースとの間の配線幅Ｗａ１６は、隣接するスペースの幅Ｓ１３の３．５倍以下となるようにスリット１７を設けることが望ましい。
【００４１】
本実施例によれば、配線間の最小スペース幅が６５ｎｍ以下の半導体回路装置において、電源ライン等の配線の幅を太くすると共に配線中にスリットを設ける構成により、スリットを除いた部分の配線幅の合計で必要な配線幅を確保することで最大許容電流量を増し、スリット１７からスペースまでの配線幅Ｗａ１６をスペース幅Ｓ１３に対して一定の割合以下の幅とすることにより、Ｃｕ配線上に落下した異物によりＣｕが押し出されても、Ｃｕを同電位のスリット間で捕捉することも可能になり、配線ショートが減少し歩留の低下を抑制することができる。
【００４２】
なお、本実施例ではスリットを電源ライン中に１つ挿入しているが、複数のスリットを挿入しても同様の効果が得られる。
また、以上の実施例においては、第１層目の配線をスペースとの関係で調整したが、多層配線の場合、他の配線層においても同様の調整を行う。
【００４３】
（実施例３）
上述のようなスペース幅に対して配線幅を太くする場合であって、さらに、回路設計上、配線にスリットを設けるスペースが無い場合に、配線幅を太くする代わりに配線を多層化することが実施例３の特徴である。
【００４４】
以下、図１１，図１２を用いて実施例３における半導体回路装置について説明する。なお、製造方法は実施例１と同様である。
図１１は実施例３に係る半導体回路装置を構成するセルの配置を示す図であり、電源ラインを２層にした構成である。
【００４５】
図１１において、９は１層目のＶＳＳ電源ライン、１０は１層目のＶＤＤ電源ライン、１１は１層目のメタル配線である。
また、１８は２層目のＶＳＳ電源ライン、１９は２層目のＶＤＤライン、２０は１層目と２層目のメタル配線を接続するコンタクトヴィアである。
【００４６】
図１２は実施例３に係る半導体回路装置の配線層の構成を示す図であり、図１１における第１層目と２層目との配線構成を示す。９は図１１で示す１層目のＶＳＳ電源ライン、１０は図９で示す１層目のＶＤＤ電源ライン、１１は同じく図９で示す１層目のメタル配線である。
【００４７】
また、１８は２層目のＶＳＳ電源ライン、１９は２層目のＶＤＤライン、２０は１層目と２層目のメタル配線を接続するコンタクトヴィアである。
図１１，図１２において、メタル配線１１とスペースの幅Ｓ１３を隔てて同層に形成される電源等の配線の幅Ｗ１２を、ＣＭＰ工程で発生する異物等による不良を低減するために許容される最大幅以下となるような幅で形成し、かつ、配線を電気的に接続された複数層に積層して形成することにより、許容電流を増加させるために必要な幅が確保される。
【００４８】
ここで、実施例１と同様に、スペースと隣接する配線の幅Ｗ１２を隣接するスペースの幅Ｓ１３の３．５倍以下とすることが望ましい。
本実施例によれば、配線間の最小スペース幅が６５ｎｍ以下の半導体回路装置において、電源等の配線幅をＣＭＰ工程で発生する異物等による不良を低減するために許容される最大幅以下となるような幅で形成しながら、配線を多層構造にすることで許容電流を増加させることができる。また、異物等による不良を低減するために許容される配線幅を十分満足する場合であっても、積層構造にすることによって、ブロックサイズを拡大することなく、配線の最大許容電流量を増やすこともできる。そのため、配線に必要な許容電流を確保しながら、異物を主因とする配線ショート等によって発生する不良を抑制することができる。
【００４９】
なお、本実施例では、電源等の配線を２層にして１層目の配線幅を調節しているが、スペースとの関係で２層目の配線幅を調節しても良く、３層以上の配線を調整しても同様の効果が得られる。
【産業上の利用可能性】
【００５０】
本発明の半導体回路装置の製造方法及び半導体回路装置は、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる残留物及び配線間ブリッジによる配線ショートの発生を予防することができ、ダマシン法により銅配線を形成する半導体回路装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５１】
【図１】実施例１に係る半導体回路装置を構成するセルの配置を示す図
【図２】実施例１に係る半導体回路装置の配線層の構成を示す図
【図３】実施例１に係る配線幅とスペース幅の関係を示す断面図
【図４】本発明の半導体回路装置の製造方法におけるＣＭＰ工程を示すフロー図
【図５】半導体回路装置に設けられる電源配線の配線幅と不良率との関係を示す図
【図６】半導体回路装置に設けられる配線の配線幅と配線間スペースと不良率との関係を示す図
【図７】ＣＭＰ工程における研磨量と欠陥数の関係を示す図
【図８】ＣＭＰ装置におけるウェーハと研磨ヘッドの動作を説明する図
【図９】実施例２に係る半導体回路装置を構成するセルの配置を示す図
【図１０】実施例２に係る半導体回路装置の配線層の構成を示す図
【図１１】実施例３に係る半導体回路装置を構成するセルの配置を示す図
【図１２】実施例３に係る半導体回路装置の配線層の構成を示す図
【図１３】従来の配線層製造工程を説明する工程断面図
【図１４】従来の配線間ショートの様子を示す図
【符号の説明】
【００５２】
１    Ｐウェル
２    Ｎウェル
３    ウェル境界線
４    ソースドレインの拡散層
５    ゲート電極
６    コンタクトホール
７    Ｎチャンネルトランジスタ
８    Ｐチャンネルトランジスタ
９    １層目のＶＳＳ電源ライン
１０    １層目のＶＤＤ電源ライン
１１    １層目のメタル配線
１２    電源ラインの幅（Ｗ）
１３    スペース幅（Ｓ）
１４    １層目のＶＳＳ電源ライン
１５    １層目のメタル配線
１６    電源ラインの幅（Ｗａ）
１７    スリット
１８    ２層目のＶＳＳ電源ライン
１９    ２層目のＶＤＤ電源ライン
２０    コンタクトヴィア
２１    ＣＭＰ（化学機械研磨）工程
２２    スラリー研磨ステップ
２３    パッドリンスステプ
２４    ＤＩＷ（純水）研磨ステップ
２５    洗浄工程
１０１    半導体基板
１０２    配線間絶縁膜
１０３    バリア膜
１０４    Ｃｕシード膜
１０５    Ｃｕ膜
１０６    Ｃｕ配線
１０７    パーティクル
１０８    金属汚染物質
１０９    配線間ブリッジ
【図１】
2010212462.tif 000003
【図２】
2010212462.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010212462.tif 000009
【図８】
2010212462.tif 000010
【図９】
2010212462.tif 000011
【図１０】
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【図１１】
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【図１２】
2010212462.tif 000014
【図１３】
2010212462.tif 000015
【図１４】
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