(57)【要約】【課題】エッジ検出やクロック成分抽出を差動回路で行うとともに遅延手段を不要にし、チップ面積の縮小化が図れ、ビットレートフリー動作が可能で低消費電力のクロック再生回路を提供すること。【解決手段】２入力データを増幅し、差動データを出力する少なくとも１つの差動回路と、この差動回路と縦続接続され、基準電圧と差動出力データとの交点電圧の差に基づきクロック信号成分を抽出するクロック成分発生回路、とで構成されたことを特徴とするクロック再生回路。【選択図】    図１
2010062804.tif 000002
【特許請求の範囲】
【請求項１】
２入力データを増幅し、差動データを出力する少なくとも１つの差動回路と、
この差動回路と縦続接続され、基準電圧と差動出力データとの交点電圧の差に基づきクロック信号成分を抽出するクロック成分発生回路、
とで構成されたことを特徴とするクロック再生回路。
【請求項２】
前記クロック成分発生回路は、
２組のペアトランジスタを有し、一方のペアトランジスタで基準電圧と差動出力の正側データとの交点電圧を検出し、他方のペアトランジスタで基準電圧と差動出力の負側データとの交点電圧を検出することを特徴とする請求項１記載のクロック再生回路。
【請求項３】
前記クロック成分発生回路は、
ベースに差動出力の正側データの電圧が入力される第１のトランジスタと、ベースに差動出力の負側データの電圧が入力される第２のトランジスタと、ベースに基準電圧が入力される第３のトランジスタとを有し、これら３個のトランジスタのエミッタを共通に接続することにより、前記基準電圧と差動出力の正側データとの交点電圧および基準電圧と差動出力の負側データとの交点電圧を検出することを特徴とする請求項１記載のクロック再生回路。
【請求項４】
前記クロック成分発生回路は、
ゲートに差動出力の正側データの電圧が入力される第１の電界効果トランジスタと、ゲートに差動出力の負側データの電圧が入力される第２の電界効果トランジスタと、ゲートに基準電圧が入力される第３の電界効果トランジスタとを有し、これら３個の電界効果トランジスタのソースを共通に接続することにより、前記基準電圧と差動出力の正側データとの交点電圧および基準電圧と差動出力の負側データとの交点電圧を検出することを特徴とする請求項１記載のクロック再生回路。
【請求項５】
前記クロック再生回路は、１チップ集積回路として構成されることを特徴とする請求項１〜４のいずれかに記載のクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生回路に関し、詳しくは、高速な光通信におけるクロック再生回路におけるエッジ検出に関するものである。
【背景技術】
【０００２】
大伝送容量を持つ光通信システム、たとえばＷＤＭシステムでは、受信部はデータ信号のみを受信してデータ信号からクロック成分を抽出し、この抽出したクロック成分を用いてデータ信号を処理することが行われている。この機能をＣＤＲ（Clock Data Recovery）という。
【０００３】
図１１は、従来のオープンループ形ＣＤＲの一例を示す構成図である。図１１（ａ）において、入力データＤｉｎ（ｔ）はエッジ検出器１に入力されるとともに、判定回路４の一方の入力端子にも入力されている。エッジ検出器１の出力信号はバンドパスフィルタ２を介して位相調整器３に入力されている。位相調整器３の出力信号は、判定回路４の他方の入力端子に入力されるとともに、クロックＣＫとして外部にも出力される。判定回路４から、出力データＤｏｕｔ（ｔ）が出力される。
【０００４】
図１１（ｂ）はエッジ検出器１の一例を示す構成図である。エッジ検出器１は、入力データＤｉｎ（ｔ）に所定の遅延時間を与える位相遅延部１ａと、この位相遅延部１ａの入力信号Ｄｉｎ（ｔ）と出力信号Ｄ’ｉｎ（ｔ）を入力として排他的論理和演算を行う排他的論理和演算（ＥＸＯＲ）回路１ｂで構成されている。
【０００５】
図１２は、図１１の動作の一例を示すタイムチャートである。（ａ）は入力データＤｉｎ（ｔ）であり、たとえば４０Ｇｂｐｓとする。（ｂ）は位相遅延部１ａの出力信号Ｄ’ｉｎ（ｔ）であり、１ビットが送られる時間２５ｐｓの半分１２．５ｐｓの遅延量を与えられているものとする。（ｃ）はこれらＤ’ｉｎ（ｔ）とＤｉｎ（ｔ）とのＥＸＯＲ出力Ｄ’ｏｕｔ（ｔ）である。（ｄ）は目標としているクロック信号Ｄｐｅｒ（ｔ）、（ｅ）は雑音Ｄｎｏｉｓｅ（ｔ）である。
【０００６】
（ｃ）に示すＥＸＯＲ出力Ｄ’ｏｕｔ（ｔ）は、（ｄ）に示すクロック信号Ｄｐｅｒ（ｔ）と（ｅ）に示す雑音Ｄｎｏｉｓｅ（ｔ）との重ね合わせであるため、（ｃ）に示すＤ’ｏｕｔ（ｔ）をバンドパスフィルタ２に入力することにより（ｅ）に示す雑音Ｄｎｏｉｓｅ（ｔ）をフィルタリング除去することができ、（ｄ）に示すクロック信号Ｄｐｅｒ（ｔ）を得ることができる。
【０００７】
なお、ＥＸＯＲ回路としては、たとえば従来から公知の図１３に示すようなギルバートセル回路が使用される。図１３において、トランジスタＱ２１のベースにデータ入力端子Ａ*が接続され、トランジスタＱ２１のコレクタにはデータ出力端子Ｑ*が接続されるとともに抵抗Ｒ１２を介してＧＮＤが接続されている。トランジスタＱ２２のベースにデータ入力端子Ａが接続され、トランジスタＱ２２のコレクタにはデータ出力端子Ｑが接続されるとともに抵抗Ｒ１１を介してＧＮＤが接続されている。トランジスタＱ２１、Ｑ２２のエミッタは共通にトランジスタＱ２３のコレクタに接続されている。トランジスタＱ２３のベースにはデータ入力端子Ｂが接続され、トランジスタＱ２３のエミッタはトランジスタＱ２７のコレクタに接続されている。トランジスタＱ２７のベースには電圧端子Ｖｃｓが接続され、トランジスタＱ２７のエミッタには抵抗Ｒ１３を介してＧＮＤが接続されている。
【０００８】
トランジスタＱ２４のベースにはトランジスタＱ２２のベースおよびデータ入力端子Ａが接続され、トランジスタＱ２４のコレクタにはトランジスタＱ２１のコレクタとデータ出力端子Ｑ*が接続されるとともに抵抗Ｒ１２を介してＧＮＤが接続されている。
トランジスタＱ２５のベースにはトランジスタＱ２１のベースおよびデータ入力端子Ａ*が接続され、トランジスタＱ２５のコレクタにはトランジスタＱ２２のコレクタとデータ出力端子Ｑが接続されるとともに抵抗Ｒ１１を介してＧＮＤが接続されている。トランジスタＱ２４、Ｑ２５のエミッタは共通にトランジスタＱ２６のコレクタに接続されている。トランジスタＱ２６のベースにはデータ入力端子Ｂ*が接続され、トランジスタＱ２６のエミッタはトランジスタＱ２３のエミッタに接続されるとともにトランジスタＱ２７のコレクタに接続されている。
【０００９】
特許文献１は、クロック復元回路および方法とこれを用いた高速データ送受信回路に関するものである。
【００１０】
【特許文献１】特開２００６−２５４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図１１のような従来のエッジ検出器１では、エッジを検出するための遅延量として、１ビットを送信するのに必要な時間の半分に設定する必要がある。ビットレートが大幅に変わる場合、遅延量はビットレートに比例することから、伝送線路上でかつビットレートが固定されている場合には変化に対応することは困難であり、チップ面積が大きくなるという問題もある。
【００１２】
また、ＥＸＯＲ回路として用いるギルバートセル回路では、論理レベルを遅延まで含めて調節する必要がある。また、どれか１つの差動入力をＯＮにするために、図１３のトランジスタＱ２１とＱ２２をＱ２３と、Ｑ２４とＱ２５をＱ２６とそれぞれ縦続接続しなければならず高電圧が必要になり、消費電力が増大するという問題もある。
【００１３】
本発明は、これらの問題点を解決するものであり、エッジ検出やクロック成分抽出を差動回路で行うとともに遅延手段を不要にし、チップ面積の縮小化が図れ、ビットレートフリー動作が可能で低消費電力のクロック再生回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記のような目的を達成するために、本発明の請求項１は、
２入力データを増幅し、差動データを出力する少なくとも１つの差動回路と、
この差動回路と縦続接続され、基準電圧と差動出力データとの交点電圧の差に基づきクロック信号成分を抽出するクロック成分発生回路、
とで構成されたことを特徴とするクロック再生回路である。
【００１５】
請求項２は、請求項１記載のクロック再生回路において、
前記クロック成分発生回路は、
２組のペアトランジスタを有し、一方のペアトランジスタで基準電圧と差動出力の正側データとの交点電圧を検出し、他方のペアトランジスタで基準電圧と差動出力の負側データとの交点電圧を検出することを特徴とする。
【００１６】
請求項３は、請求項１記載のクロック再生回路において、
前記クロック成分発生回路は、
ベースに差動出力の正側データの電圧が入力される第１のトランジスタと、ベースに差動出力の負側データの電圧が入力される第２のトランジスタと、ベースに基準電圧が入力される第３のトランジスタとを有し、これら３個のトランジスタのエミッタを共通に接続することにより、前記基準電圧と差動出力の正側データとの交点電圧および基準電圧と差動出力の負側データとの交点電圧を検出することを特徴とする。
【００１７】
請求項４は、請求項１記載のクロック再生回路において、
前記クロック成分発生回路は、
ゲートに差動出力の正側データの電圧が入力される第１の電界効果トランジスタと、ゲートに差動出力の負側データの電圧が入力される第２の電界効果トランジスタと、ゲートに基準電圧が入力される第３の電界効果トランジスタとを有し、これら３個の電界効果トランジスタのソースを共通に接続することにより、前記基準電圧と差動出力の正側データとの交点電圧および基準電圧と差動出力の負側データとの交点電圧を検出することを特徴とする。
【００１８】
請求項５は、請求項１〜４のいずれかに記載のクロック再生回路において、
前記クロック再生回路は、１チップ集積回路として構成されることを特徴とする。
【発明の効果】
【００１９】
このように構成することにより、遅延手段が不要になることから、チップ面積の縮小化およびビットレートフリーでの動作が可能になり、さらに低消費電力で駆動できるクロック再生回路が実現できる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて、本発明のクロック再生回路を説明する。図１は本発明の一実施例を示す回路図であり、差動信号の立ち上がりエッジと立ち下がりエッジが抽出できるように２段の差動回路１０ａと１０ｂが縦続接続されるとともに、２段目の差動回路１０ｂにはクロック成分発生回路２０が接続されている。ここで、２段の差動回路１０ａと１０ｂを設けたのは、出力信号の対称性を高めるためである。つまり、差動回路１０を多く設けるほど、出力信号の対称性は良好になる。なお、入力信号が対称性の良い差動信号の場合は、差動回路１０は不要である。
【実施例１】
【００２１】
一般に、ＮＲＺ(Non Return to Zero)信号はシングル入力されるものであり、差動回路１０を通すことにより信号を（相補）対称な差動信号に変換することができる。
【００２２】
図２は、差動回路１０の具体例を示す回路図である。
差動ペアのトランジスタＱ１、Ｑ２のベースにそれぞれデータ入力端子ＩＮＰ、ＩＮＮが接続され、トランジスタＱ１のコレクタには抵抗Ｒ１を介してＧＮＤが接続され、トランジスタＱ２のコレクタには抵抗Ｒ２を介してＧＮＤが接続されている。トランジスタＱ１、Ｑ２のエミッタは共通に接続されるとともに、抵抗Ｒ３を介して負の電源端子ＶＥＥに接続されている。トランジスタＱ１のコレクタはトランジスタＱ３のベースに接続され、トランジスタＱ２のコレクタはトランジスタＱ４のベースに接続されている。トランジスタＱ３のエミッタにはデータ出力端子ＯＵＴＮが接続されるとともにトランジスタＱ５および抵抗Ｒ４を介して電源端子ＶＥＥに接続され、トランジスタＱ４のエミッタにはデータ出力端子ＯＵＴＰが接続されるとともにトランジスタＱ６および抵抗Ｒ５を介して電源端子ＶＥＥに接続されている。トランジスタＱ３、Ｑ４のコレクタはＧＮＤに接続されている。なお、ＧＮＤと電源端子ＶＥＥの両端に電位差が生じるように電圧が印加されているが、図２のＧＮＤとＶＥＥを入れ替えて電位差を生じるようにしてもよい。
【００２３】
図３は、クロック成分発生回路の第１の具体例２０Ａを示す回路図である。
トランジスタＱ７のベースにデータ入力端子ｍｉｄ_ｉｎｐが接続され、トランジスタＱ７のコレクタには抵抗Ｒ６を介してＧＮＤが接続されている。トランジスタＱ９のベースに基準電圧入力端子ＲＥＦが接続され、トランジスタＱ９のコレクタには抵抗Ｒ７を介してＧＮＤが接続されている。トランジスタＱ７、Ｑ９のエミッタは共通に接続されるとともに、抵抗Ｒ１０を介して負の電源端子ＶＥＥに接続されている。トランジスタＱ７のコレクタはトランジスタＱ１１のベースに接続され、トランジスタＱ９のコレクタはトランジスタＱ１２のベースに接続されている。
【００２４】
トランジスタＱ１１のエミッタにはデータ出力端子ｏｕｔＮが接続されるとともにトランジスタＱ１３および抵抗Ｒ１２を介して電源端子ＶＥＥに接続され、トランジスタＱ１２のエミッタにはデータ出力端子ｏｕｔＰが接続されるとともにトランジスタＱ１４および抵抗Ｒ１３を介して電源端子ＶＥＥに接続されている。トランジスタＱ８のベースにデータ入力端子ｍｉｄ_ｉｎｎが接続され、トランジスタＱ８のコレクタはトランジスタＱ１２のベースに接続されている。トランジスタＱ１０のベースに基準電圧入力端子ＲＥＦおよびトランジスタＱ９のベースが接続され、トランジスタＱ１０のコレクタはトランジスタＱ１１のベースに接続されている。トランジスタＱ８、Ｑ１０のエミッタは共通に接続されるとともに、抵抗Ｒ１１を介して電源端子ＶＥＥに接続されている。
【００２５】
図４は、図３の直流成分解析結果(基準電圧ＲＥＦは約−０．８９Ｖ)の一例を示す波形図である。図４（ａ）は各電圧値に対応するクロック成分発生回路２０Ａへの３つの入力電圧、つまりデータ入力端子ＩＮＰおよびＩＮＮ、基準電圧入力端子ＲＥＦに入力される電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２、およびＲＥＦの変化を示し、図４（ｂ）は各電圧値に対応する図３の４つのヘテロ接合バイポーラトランジスタ（以下ＨＢＴという）Ｑ７、Ｑ８、Ｑ９、Ｑ１０のコレクタ電流Ｑ７_ＩＣ、Ｑ８_ＩＣ、Ｑ９_ＩＣ、Ｑ１０_ＩＣの変化を示し、図４（ｃ）は各電圧値に対応する出力電圧、つまりデータ出力端子ＯＵＴＰおよびＯＵＴＮから出力される電圧ｏｕｔｐおよびｏｕｔｎの変化を示している。
【００２６】
図４（ａ）、（ｃ）より、入力の差動電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２が単調に変化する場合、一方の差動出力ｏｕｔｎは上側に凸のパルス、他方の差動出力ｏｕｔｐは下側に凸のパルスが生じていることが確認できる。この出力パルスの振幅は、基準電圧値ＲＥＦによって異なる。
【００２７】
すなわち、基準電圧入力端子ＲＥＦと正側入力端子ＩＮＰ、基準電圧入力端子ＲＥＦと負側入力端子ＩＮＮの波形の交点、つまり交点の電圧値ｄｏｕｔｐ２、ｄｏｕｔｎ２が異なる場合、図４（ｂ）のコレクタ電流の波形はＨＢＴＱ７とＱ９、ＨＢＴＱ８とＱ１０とがそれぞれ入力電圧−１Ｖを軸として非対称になってしまう。
【００２８】
このコレクタ電流の波形は、図３のＨＢＴＱ７およびＱ８と、Ｑ９およびＱ１０がそれぞれ差動入力ペアになっているため、基準電圧ＲＥＦと入力電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２の交点が異なる場合、ＨＢＴＱ７とＱ９、ＨＢＴＱ８とＱ１０とがそれぞれ入力電圧−１Ｖを軸として非対称になってしまう。コレクタ電流の波形が非対称になる場合、入力波形が時間変化すると、出力波形にパルスが生じる。
【００２９】
なお、正側の入力電圧および負側の入力電圧の交点電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２と基準電圧ＲＥＦがほぼ等しい場合、回路のバランスが保たれているため、出力波形にパルスが生じない。
【００３０】
図４（ｃ）より、出力波形の一方、たとえばｏｕｔｎに注目すると、入力波形のＩＮＰが−１．１５Ｖから−０．８５Ｖの方向、若しくは−０．８５Ｖから−１．１５Ｖの方向に変化する場合のどちらの場合も、上に凸パルスが生じることが明らかである。
【００３１】
また、図４（ｃ）に示したｏｕｔｐとｏｕｔｎのレベルは合っていないので、このまま差動信号としては使えない。しかし、高速信号は通常シングルなので、差動出力の一方をシングル使用することができる。また、バイアスティでレベルを合わせて差動信号として使用することもできる。
【００３２】
図５は、クロック成分発生回路の第２の具体例２０Ｂを示す回路図である。第２の具体例２０Ｂも第１の具体例２０Ａと同様に、データ入力端子をＩＮＰ、ＩＮＮ、基準電圧入力端子をＲＥＦ、データ出力端子をＯＵＴＰおよびＯＵＴＮとしている。
【００３３】
トランジスタＱ１５のベースにデータ入力端子ＩＮＰが接続され、トランジスタＱ１６のベースにデータ入力端子ＩＮＮが接続され、トランジスタＱ１７のベースに基準電圧入力端子ＲＥＦが接続されている。トランジスタＱ１５〜Ｑ１７のエミッタは共通に接続されるとともに、抵抗Ｒ１７を介して電源端子ＶＥＥに接続されている。トランジスタＱ１５、Ｑ１６のコレクタは共通に接続されてトランジスタＱ１８のベースに接続されるとともに、抵抗Ｒ１５を介してＧＮＤが接続されている。トランジスタＱ１７のコレクタはトランジスタＱ１９のベースに接続されるとともに、抵抗Ｒ１６を介してＧＮＤが接続されている。
【００３４】
トランジスタＱ１８のエミッタにはデータ出力端子ｏｕｔＰが接続されるとともにトランジスタＱ２０および抵抗Ｒ１８を介して電源端子ＶＥＥに接続され、トランジスタＱ１９のエミッタにはデータ出力端子ｏｕｔＮが接続されるとともにトランジスタＱ２１および抵抗Ｒ１９を介して電源端子ＶＥＥに接続されている。
【００３５】
なお、図５の次段に差動回路１０を使用する場合には、前述のようなバイアスティを介した高周波結合、または抵抗Ｒ１５およびＲ１６の上端の電圧をＧＮＤ以外の値に変えるなどして、入力信号に合わせてプラスマイナスを調整すればよい。
【００３６】
図６は、図５の直流成分解析結果(基準電圧ＲＥＦは約−０．８９Ｖ)の一例を示す波形図である。図６（ａ）は各電圧値に対応するクロック成分発生回路２０Ｂへの３つの入力電圧、つまりデータ入力端子ＩＮＰおよびＩＮＮ、基準電圧入力端子ＲＥＦに入力される電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２、およびＲＥＦの変化を示し、図６（ｂ）は各電圧値に対応する図５の３つのＨＢＴＱ１５、Ｑ１６、Ｑ１７のコレクタ電流Ｑ１５_ＩＣ、Ｑ１６_ＩＣ、Ｑ１７_ＩＣの変化を示し、図６（ｃ）は各電圧値に対応する出力電圧、つまりデータ出力端子ＯＵＴＰおよびＯＵＴＮから出力される電圧ｏｕｔｐおよびｏｕｔｎの変化を示している。
【００３７】
図６（ａ）、（ｃ）より、入力の差動電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２が単調に変化する場合、差動出力の一方ｏｕｔｎは上側に凸のパルス、差動出力の他方ｏｕｔｐは下側に凸のパルスが生じていることが確認できる。この出力パルスの振幅は、基準電圧値ＲＥＦによって異なる。
【００３８】
すなわち、基準電圧の入力端子ＲＥＦと正側の入力端子ＩＮＰ、基準電圧の入力端子ＲＥＦと負側の入力端子ＩＮＮの波形の交点、つまり交点の電圧値ｄｏｕｔｐ２、ｄｏｕｔｎ２が異なる場合、図６（ｂ）のコレクタ電流の波形が非対称になる。
【００３９】
このコレクタ電流の波形は、図５のＨＢＴＱ１５およびＱ１６が差動入力ペアになっているため、基準電圧ＲＥＦと入力電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２の交点が異なる場合、非対称になってしまう。コレクタ電流の波形が非対称になる場合、出力波形にパルスが生じる。
【００４０】
なお、正側の入力電圧および負側の入力電圧の交点電圧ｄｏｕｔｐ２、ｄｏｕｔｎ２と基準電圧ＲＥＦがほぼ等しい場合、回路のバランスが保たれているため、出力波形にパルスが生じない。
【００４１】
図３と同様に、基準電圧ＲＥＦを変化させる場合、出力波形のパルスも変化することが確認できる。また、図６（ａ）、（ｃ）より、基準電圧ＲＥＦを約−０．８９Ｖにする場合、正側および負側の入力電圧波形のクロスポイントが、出力波形パルスの中点になっていることが確認できる。
【００４２】
なお、入力電圧波形のクロスポイントが出力波形パルスの中点になっている、つまり次段に接続される回路の入力波形の対称性がよい波形になるために、次段に差動回路１０を使用する場合には、差動回路１０を直接に接続できる。
【００４３】
図７（ａ）は、時間の変化に対応した正側および負側の入力電圧ｉｎｐ、ｉｎｎの変化を表した波形例図である。図１の回路入力は、ＩＮＰに４０ＧｂｐｓのＰＲＢＳ信号、たとえば（２4−１）を与え、ＩＮＮにはＰＲＢＳ信号の中央のレベル、つまり基準電圧ＲＥＦを与えている。
【００４４】
図７（ｂ）は、ＰＲＢＳ信号のスペクトラム例図である。４０ＧＨｚで波形レベルが２０ｄＢ程度下がっていることが確認できる。なお、ＰＲＢＳ信号の段数が十分に長い場合は、ｓｉｎｃ関数になるため、４０ＧＨｚの信号はほとんど現れない。
【００４５】
図８は、図１の差動回路１０の初段と２段目の出力波形例図である。対称性は、図８（ａ）初段の差動回路１０の出力波形よりも図８（ｂ）２段目の差動回路１０の出力波形の方が改善されていることが確認できる。すなわち、使用する差動回路１０の数が多いほど差動出力波形の対称性はよくなることがわかる。
【００４６】
図９（ａ）は、クロック成分発生回路２０Ａの出力波形例図である。この図は、データ出力端子ＯＵＴＰおよびＯＵＴＮの出力波形ｏｕｔｐおよびｏｕｔｎと、差動回路１０の２段目のデータ出力波形ｄｏｕｔｐ２を比較するために、同じグラフ上に表した。
【００４７】
また、図９（ｂ）は、出力波形のデータ出力端子ＯＵＴＰとデータ出力端子ＯＵＴＮの出力波形ｏｕｔｐおよびｏｕｔｎの差をとった場合のスペクトラム例図である。周波数４０GHzに１０ｄB程度のピーク、周波数２０GHｚにも緩やかなピークが確認できる。この４０GHz帯のスペクトルをバンドパスフィルタで取り出すことにより、クロック信号が得られる。
【００４８】
また、実際の信号は、上記実施例で説明した（２4−１）のＰＲＢＳ信号よりもランダム性が高いため、雑音のエンベロープは滑らかになり、クロック成分のスペクトラムは顕著になる。従って、レベルが低く、容易にクロック信号を抽出できる。
【００４９】
図１０（ａ）は、クロック成分発生回路２０Ｂの出力波形例図である。クロック成分発生回路２０Ｂの出力波形のデータ出力端子ＯＵＴＰおよびデータ出力端子ＯＵＴＮの出力波形ｏｕｔｐおよびｏｕｔｎと差動回路１０の２段目のデータ出力波形ｄｏｕｔｐ２を比較するため同じグラフ上に表し、基準電圧ＲＥＦ値を−０．８５Vとした。出力波形の振幅は、データ出力端子ＯＵＴＰおよびデータ出力端子ＯＵＴＮの出力波形ｏｕｔｐおよびｏｕｔｎとも約８０ｍVｐｐであり、クロック成分発生回路２０Ａとほぼ同等の出力振幅であることが確認できる。
【００５０】
また、図１０（ｂ）は、出力波形のデータ出力端子ＯＵＴＰとデータ出力端子ＯＵＴＮの出力波形ｏｕｔｐおよびｏｕｔｎの差をとった場合のスペクトラム例図である。クロック成分発生回路２０Ａと同様に、周波数４０GHzに１０ｄB程度のピークが確認できる。このスペクトルをバンドパスフィルタで取り出すことにより、クロック信号が得られる。
【００５１】
以上説明したように、本発明によれば、従来の遅延手段を不要にでき、チップ面積の縮小化およびビットレートフリーでの動作を可能にし、さらに低消費電力で駆動できるクロック再生回路を実現できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の差動回路１０の具体例を示す回路図である。
【図３】本発明のクロック成分発生回路の第１の具体例２０Ａを示す回路図である。
【図４】本発明の図３の直流成分解析結果(基準電圧であるＲＥＦは約−０．８９Ｖ)の一例を示す波形である。
【図５】本発明のクロック成分発生回路の第２の具体例２０Ｂを示す回路図である。
【図６】本発明の図５の直流成分解析結果(基準電圧であるＲＥＦは約−０．８９Ｖ)の一例を示す波形である。
【図７】（ａ）は時間変化に対応した正側および負側の入力電圧変化を表した波形例図であり、（ｂ）はＰＲＢＳ信号のスペクトラム例図である。
【図８】図１の差動回路１０の初段と２段目の出力波形例図である。
【図９】（ａ）はクロック成分発生回路２０Ａの出力波形例図であり、（ｂ）は出力波形のデータ出力端子ＯＵＴＰとデータ出力端子ＯＵＴＮの出力波形ｏｕｔｐおよびｏｕｔｎの差をとった場合のスペクトラム例図である。
【図１０】（ａ）は、クロック成分発生回路２０Ｂの出力波形例図であり、（ｂ）は出力波形のデータ出力端子ＯＵＴＰとデータ出力端子ＯＵＴＮの出力波形ｏｕｔｐおよびｏｕｔｎの差をとった場合のスペクトラム例図である。
【図１１】従来のオープンループ形ＣＤＲの一例を示す構成図である。
【図１２】従来のクロック再生回路とバンドパスフィルタによりクロックが発生する原理の一例を示すタイムチャートである。
【図１３】従来のＥＸＯＲ回路の一例を示す回路図である。
【符号の説明】
【００５３】
１  クロック再生回路
１ａ  位相遅延部
１ｂ  排他的論理和演算（ＥＸＯＲ）回路
２  バンドパスフィルタ
３  位相調整器
４  判定回路
１０  差動回路
２０  クロック成分発生回路
【図１】
2010062804.tif 000003
【図２】
2010062804.tif 000004
【図３】
2010062804.tif 000005
【図５】
2010062804.tif 000006
【図１１】
2010062804.tif 000007
【図１２】
2010062804.tif 000008
【図１３】
2010062804.tif 000009
【図４】
2010062804.tif 000010
【図６】
2010062804.tif 000011
【図７】
2010062804.tif 000012
【図８】
2010062804.tif 000013
【図９】
2010062804.tif 000014
【図１０】
2010062804.tif 000015