(57)【要約】【課題】リードアウト回路とイメージ感知部を連結するコンタクトプラグにおいて、電気的ショートを防止できるイメージセンサ及びその製造方法を提供する。【解決手段】本発明によるイメージセンサは第１基板に形成されたリードアウト回路と、前記第１基板上に形成された層間絶縁層と、前記リードアウト回路と電気的に連結されて前記層間絶縁層に形成された配線と、第１導電型伝導層と第２導電型伝導層を含んで前記配線上に形成されたイメージ感知部と、前記イメージ感知部の第１導電型伝導層と前記配線を電気的に連結するコンタクト領域と、前記イメージ感知部のピクセル境界に形成されたピクセル間分離層と、を含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１基板に形成されたリードアウト回路と、
前記第１基板上に形成された層間絶縁層と、
前記リードアウト回路と電気的に連結されて前記層間絶縁層に形成された配線と、
第１導電型伝導層と第２導電型伝導層を含んで前記配線上に形成されたイメージ感知部と、
前記イメージ感知部の第１導電型伝導層と前記配線を電気的に連結するコンタクト領域と、
前記イメージ感知部のピクセル境界に形成されたピクセル間分離層と、
を含むことを特徴とするイメージセンサ。
【請求項２】
前記コンタクト領域は、前記イメージ感知部の一部を除去して前記配線を露出するトレンチに形成されたことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記コンタクト領域は、
前記トレンチの表面に形成されたバリアー金属層と、
前記バリアー金属層の上に形成されて前記トレンチを埋めるコンタクトプラグと、
を含むことを特徴とする請求項２に記載のイメージセンサ。
【請求項４】
前記コンタクト領域と前記第２導電型伝導層の間に形成された第１導電型イオン注入領域をさらに含むことを特徴とする請求項２に記載のイメージセンサ。
【請求項５】
前記第１導電型伝導層は、前記配線上側の前記第２導電型伝導層の深さまで形成されたことを特徴とする請求項２に記載のイメージセンサ。
【請求項６】
前記第１導電型伝導層は、前記配線上側の前記第２導電型伝導層の深さより深く形成されたことを特徴とする請求項２に記載のイメージセンサ。
【請求項７】
前記第１基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域をさらに含むことを特徴とする請求項２に記載のイメージセンサ。
【請求項８】
前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記電気接合領域と前記配線の間に形成された第１導電型連結領域をさらに含み、
前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項７に記載のイメージセンサ。
【請求項１０】
前記電気接合領域と前記配線の間に形成された第１導電型連結領域をさらに含み、
前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項７に記載のイメージセンサ。
【請求項１１】
第１基板にリードアウト回路を形成する段階と、
前記第１基板上に層間絶縁層を形成し、前記リードアウト回路と電気的に連結される配線を前記層間絶縁層に形成する段階と、
前記配線上に第１導電型伝導層と第２導電型伝導層を含むイメージ感知部を形成する段階と、
前記イメージ感知部にピクセル間分離層を形成する段階と、
前記イメージ感知部の第１導電型伝導層と前記配線を電気的に連結するコンタクト領域を形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。
【請求項１２】
前記イメージ感知部の第１導電型伝導層と前記配線を電気的に連結するコンタクト領域を形成する段階は、
前記配線上側の前記第２導電型伝導層に第１導電型イオン注入領域を形成する段階と、
前記イメージ感知部の一部を除去して前記配線を露出するトレンチを形成する段階と、
前記トレンチを埋めるコンタクト領域を形成する段階と、
を含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１３】
前記トレンチを埋めるコンタクト領域を形成する段階は、
前記トレンチの表面にバリアー金属層を形成する段階と、
前記バリアー金属層の上に形成されて前記トレンチを埋めるコンタクトプラグを形成する段階と、
を含むことを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１４】
前記配線上側の前記第２導電型伝導層に第１導電型イオン注入領域を形成する段階は、
前記配線上側の前記第２導電型伝導層の深さまで前記第１導電型イオン注入領域を形成することを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１５】
前記配線上側の前記第２導電型伝導層に第１導電型イオン注入領域を形成する段階は、
前記配線上側の前記第２導電型伝導層の深さより深く前記１導電型イオン注入領域を形成することを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１６】
前記イメージ感知部の一部を除去して前記配線を露出するトレンチを形成する段階は、前記第１導電型イオン注入領域の幅より狭い幅で前記イメージ感知部の一部を除去することを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１７】
前記第１基板に前記リードアウト回路と電気的に連結される電気接合領域を形成する段階をさらに含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１８】
前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項１９】
前記電気接合領域と前記配線の間に第１導電型連結領域を形成する段階をさらに含み、
前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成されることを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項２０】
前記電気接合領域と前記配線の間に第１導電型連結領域を形成する段階をさらに含み、
前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成されることを特徴とする請求項１７に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けられる。
【０００３】
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少することによって、受光部の面積が縮小し、画像特性（Image Quality）が低下する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほど積層高さが減少せず、エアリーディスクと呼ばれる光の回折現象により、受光部に入射されるフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着、またはウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法でリードアウト回路をシリコン基板に形成させ、フォトダイオードはリードアウト回路の上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。フォトダイオードとリードアウト回路は配線を介在して連結される。
【０００６】
一方、従来技術によればリードアウト回路とフォトダイオードを連結するコンタクトプラグによりフォトダイオード内でショートが発生する問題があった。
【０００７】
また、従来技術によれば、トランスファトランジスタ両端のソース及びドレーン共に高濃度のＮ型にドーピングされているので、チャージシェアリングが発生するような問題がある。チャージシェアリングが発生すれば、出力画像の感度を低下させ、画像エラーを発生させるなどといった問題を起こす。
【０００８】
また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージ（光電荷/Photo Charge）が円滑に移動することができず、暗電流、サチュレーション及び感度低下が発生している。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はリードアウト回路とイメージ感知部を連結するコンタクトプラグにおいて、電気的ショートを防止できるイメージセンサ及びその製造方法を提供する。
【００１０】
また、本発明はフィルファクター（ＦＦ）を高め、かつチャージシェアリングの発生を防ぐことのできるイメージセンサ及びその製造方法を提供する。
【００１１】
また、本発明はフォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度低下を防止できるイメージセンサ及びその製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明のある態様によるイメージセンサは第１基板に形成されたリードアウト回路と、前記第１基板上に形成された層間絶縁層と、前記リードアウト回路と電気的に連結されて前記層間絶縁層に形成された配線と、第１導電型伝導層と第２導電型伝導層を含んで前記配線上に形成されたイメージ感知部と、前記イメージ感知部の第１導電型伝導層と前記配線を電気的に連結するコンタクト領域と、前記イメージ感知部のピクセル境界に形成されたピクセル間分離層と、を含むことを特徴とする。
【００１３】
また、本発明の他の態様によるイメージセンサの製造方法は第１基板にリードアウト回路を形成する段階と、前記第１基板上に層間絶縁層を形成し、前記リードアウト回路と電気的に連結される配線を前記層間絶縁層に形成する段階と、前記配線上に第１導電型伝導層と第２導電型伝導層を含むイメージ感知部を形成する段階と、前記イメージ感知部にピクセル間分離層を形成する段階と、前記イメージ感知部の第１導電型伝導層と前記配線を電気的に連結するコンタクト領域を形成する段階と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によるイメージセンサ及びその製造方法によれば、コンタクトプラグと接する第２導電型伝導層に第１導電型イオン注入領域を形成することで、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【００１５】
また、本発明によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）を可能とすることができる。
【００１６】
また、本発明によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成し、フォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度の低下を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施例によるイメージセンサの断面図である。
【図２】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図３】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図４】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図５】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図６】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図７】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図８】本発明の第２実施例によるイメージセンサの断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明によるイメージセンサ及びその製造方法を添付された図面を参照しながら説明する。本発明はＣＭＯＳイメージセンサに限定されるのではなく、フォトダイオードが必要なイメージセンサに適用が可能である。
【００１９】
（第１実施例）
図１は第１実施例によるイメージセンサの断面図である。
【００２０】
第１実施例によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０（図３を参照）と、前記第１基板１００の上に形成された層間絶縁層１６０と、前記リードアウト回路１２０と電気的に連結されて前記層間絶縁層１６０に形成された配線１５０と、第１導電型伝導層２１４と第２導電型伝導層２１６を含んで前記配線１５０の上に形成されたイメージ感知部２１０と、前記イメージ感知部の第１導電型伝導層２１４と前記配線１５０を連結するコンタクト領域２７０と、前記イメージ感知部２１０のピクセル境界に形成されたピクセル間分離層２５０と、を含むことを特徴とする。
【００２１】
前記イメージ感知部２１０はフォトダイオードからなることができるが、これに限定されるものではなく、フォトゲート、フォトダイオードとフォトゲートの結合形態などからなることができる。一方、実施例はフォトダイオードが結晶型半導体層に形成されたものを例にしているが、これに限定されるものではなく、非晶質半導体層に形成されたものを含む。図１の図面符号中、説明されていない符号は、以下、イメージセンサの製造方法において説明することにする。
【００２２】
以下、図２乃至図７を参照して、第１実施例によるイメージセンサの製造方法を説明する。
【００２３】
まず、図２は配線１５０が形成された第１基板１００の概略図であり、図３は図２の詳細図である。以下、図３を基準として説明することにする。
【００２４】
図３に示しているように、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義し、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２５】
実施例は、前記第１基板１００に電気接合領域１４０を形成する段階及び前記電気接合領域１４０の上部に前記配線１５０と連結される第１導電型連結領域１４７を形成する段階を含むことができる。
【００２６】
例えば、前記電気接合領域１４０は、ＰＮ接合１４０からなることができるが、これに限定されるものではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図２のように、Ｐ０１４５/Ｎ−１４３/Ｐ−１４１接合からなることができるが、これに限定されるものではない。前記第１基板１００は、第２導電型に導電されてなることができるが、これに限定されるものではない。
【００２７】
実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）を可能とすることができる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされ、出力画像の感度を高めることができる。
【００２８】
すなわち、実施例は、図３に示しているようにリードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両端のソース/ドレーン間に電圧差があるようにし、フォトチャージの完全なダンピングを可能とすることができる。
【００２９】
以下、実施例のフォトチャージのダンピング構造について具体的に説明する。
【００３０】
実施例において、Ｎ＋接合であるフローティングディフュージョン１３１ノードと違って、電気接合領域１４０であるＰＮＰ接合１４０は印加電圧が完全に伝達されず、一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage)といい、ピニング電圧は、Ｐ０１４５及びＮ−１４３のドーピング濃度に依存する。
【００３１】
具体的に、フォトダイオード２１０より生成された電子は、ＰＮＰ接合１４０に移動して、トランスファトランジスタ１２１がオンの時、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。
【００３２】
Ｐ０/Ｎ−/Ｐ−接合１４０の最大電圧値はピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値はＶｄｄ-Ｒｘ Ｖｔｈになるので、トランスファトランジスタ１２１両端間の電圧差によってチャージシェアリングがおこらず、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされることができる。
【００３３】
すなわち、実施例において、第１基板１００であるシリコン基板に、Ｎ＋/Ｐウェル接合ではなくＰ０/Ｎ−/Ｐウェル接合を形成させた理由は、４-Ｔr ＡＰＳリセット動作時、Ｐ０/Ｎ−/Ｐウェル接合のＮ−１４３に＋電圧が印加され、Ｐ０１４５及びＰウェル１４１には接地電圧が印加されるので、一定の電圧以上ではＰ０/Ｎ−/Ｐウェル二重接合がバイポーラ接合トランジスタ(ＢＪＴ)構造の場合のようにピンチオフが発生するようになり、これをピニング電圧という。したがって、トランスファトランジスタ１２１両端のソース及びドレーン間に電圧差が発生し、トランスファトランジスタのオン/オフの動作時、フォトチャージがＮ−ウェルからトランスファトランジスタを通じてフローティングディフュージョンに完全にダンピングされることで、チャージシェアリングを防止することができる。
【００３４】
よって、従来技術のように、単純にフォトダイオードがＮ＋接合に連結された場合と違い、本発明によればサチュレーション及び感度の低下などの問題を防止することができる。
【００３５】
また、本発明によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーションの低下及び感度の低下を防止することができる。
【００３６】
このためには、第１実施例は、Ｐ０/Ｎ−/Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７として、Ｎ＋ドーピング領域を形成することができる。前記Ｎ＋領域１４７は、前記Ｐ０１４５を貫通してＮ−１４３に接触するように形成することができる。
【００３７】
一方、このような第１導電型連結領域１４７が漏出源(Leakage Source)になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、本発明は、第１メタルコンタクト１５１ａのエッチングの後にプラグインプラント(Plug Implant)を行うことができるが、これに限定されるものではない。例えば、イオン注入パターン(図示していない)を形成して、これをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。
【００３８】
すなわち、第１実施例のように、コンタクト形成部にのみ局所的にＮ＋ドーピングを施したのは、暗信号を最小化しながらオーミックコンタクトの形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をＮ＋ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
【００３９】
続いて、前記第１基板１００上に層間絶縁層１６０を形成し、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３を含むことができるが、これに限定されるものではない。
【００４０】
以後、前記配線１５０上に第２層間絶縁層１６２を形成する。例えば、酸化膜または窒化膜などの絶縁層から第２層間絶縁層１６２を形成することができる。前記第２層間絶縁層１６２は第１基板１００とイメージ感知部２１０が形成された第２基板（図示していない）のボンディング力を増大させることができる。
【００４１】
次に、図４に示しているように、前記第２層間絶縁層１６２の上に第１導電型伝導層２１４と第２導電型伝導層２１６を含むイメージ感知部２１０を形成する。イメージ感知部２１０下側の構成は、図２の概略図を用いて図示する。
【００４２】
例えば、第２基板（図示していない）の結晶型半導体層にＮ−層２１４、Ｐ＋層２１６を含むフォトダイオードを形成することができる。また、オーミックコンタクトのためのＮ＋層２１２をさらに含むことができる。実施例は、前記第１導電型伝導層２１４の厚さが前記第２導電型伝導層２１６の厚さより厚く形成されることによって、電荷貯蔵容量を増加させることができる。すなわち、Ｎ−層２１４をより厚く形成して面積を拡張させることによって、光電子を含有できるキャパシティーを向上させることができる。
【００４３】
次に、図５に示しているように、前記配線１５０上側の前記第２導電型伝導層２１６に第１導電型イオン注入領域２３０を形成することができる。例えば、配線１５０上側の第２導電型伝導層２１６を露出する感光膜パターン３１０をイオン注入マスクとして、高濃度のＮ型イオンを注入することができる。
【００４４】
この時、前記第１導電型イオン注入領域２３０は、少なくとも前記配線１５０上側の前記第２導電型伝導層２１６の深さまで形成されるようにする。
【００４５】
すなわち、実施例によるイメージセンサ及びその製造方法によれば、コンタクトプラグと接する第２導電型伝導層に第１導電型イオン注入領域を形成することで、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【００４６】
一方、前記第１導電型イオン注入領域２３０は、前記配線１５０上側の前記第２導電型伝導層２１６の深さより深く形成されることで、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートをより確実に防止することができる。
【００４７】
次に、図６に示すように、示前記イメージ感知部２１０をピクセル毎に分離するピクセル間分離層２５０を形成することができる。例えば、ピクセル間分離絶縁層またはピクセル間分離イオン注入層などによってピクセル間分離層を形成することができる。このようなピクセル間分離層の形成は、コンタクト領域２７０が形成された後に行うこともできる。
【００４８】
実施例では、前記第１導電型イオン注入領域２３０と前記ピクセル間分離層２５０のためのイオン注入の後に、レーザーアニーリングによってアクティベーションさせることができるが、これに限定されるものではない。
【００４９】
次に、図７に示しているように、前記イメージ感知部の第１導電型伝導層２１４と前記配線１５０を電気的に連結するコンタクト領域２７０を形成する。
【００５０】
例えば、前記配線１５０上側のイメージ感知部２１０と第２層間絶縁層１６２を一部除去して前記配線１５０を露出するトレンチを形成する。前記トレンチを形成するエッチングは乾式エッチングまたは湿式エッチングを用いることができる。また、イメージ感知部２１０と第２層間絶縁層１６２をそれぞれエッチングする二段階エッチングを行うことができる。
【００５１】
この時、前記第１導電型イオン注入領域２３０の幅より狭い幅で前記イメージ感知部の一部を除去することで、後から形成されるコンタクト領域２７０と第２導電型伝導層２１６の間に前記第１導電型イオン注入領域２３０が残るようにする。
【００５２】
すなわち、実施例によるイメージセンサ及びその製造方法によれば、コンタクトプラグと接する第２導電型伝導層に第１導電型イオン注入領域を形成することで、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【００５３】
以後、前記トレンチを埋めるコンタクト領域２７０を形成する。前記トレンチを埋めるコンタクト領域２７０は、前記トレンチの表面にバリアー金属層２７１を形成し、前記バリアー金属層２７１の上に形成されて前記トレンチを埋めるコンタクトプラグ２７３を形成することができる。前記バリアー金属層２７１はＴｉ層、ＴｉＮの単一または二重層からなることができ、前記コンタクトプラグ２７３はタングステンＷからなることができるが、これに限定されるものではない。
【００５４】
以後、前記第２導電型伝導層２１６に対してグラウンド工程を行うことができる。
【００５５】
本発明によるイメージセンサ及びその製造方法によれば、コンタクトプラグと接する第２導電型伝導層に第１導電型イオン注入領域を形成することで、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【００５６】
（第２実施例）
図８は第２実施例によるイメージセンサの断面図であり、配線１５０が形成された第１基板１００に対する詳細図である。
【００５７】
第２実施例は前記第１実施例の技術的特徴を採用することができる。
【００５８】
一方、第２実施例は第１実施例とは違い、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。
【００５９】
実施例によれば、Ｐ０/Ｎ−/Ｐ−接合１４０にオーミックコンタクトのためのＮ＋連結領域１４８を形成することができるが、この時、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａの形成工程において、漏出源が発生することがある。即ち、Ｐ０/Ｎ−/Ｐ−接合１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部において、コンタクトの形成工程中に発生する結晶欠陥は漏出源になる。
【００６０】
また、Ｎ＋連結領域１４８をＰ０/Ｎ−/Ｐ−接合１４０の表面に形成させる場合、Ｎ＋/Ｐ０接合１４８/１４５による電界が加わるので、これもまた漏出源になることがある。
【００６１】
よって、第２実施例は、Ｐ０層にドーピングされず、Ｎ＋連結領域１４８より構成されたアクティブ領域に第１メタルコンタクト１５１ａを形成し、これをＮ−接合１４３と連結させるレイアウトを提示する。
【００６２】
第２実施例によれば、基板表面の電界が発生しなくなり、これは３次元集積(３-Ｄ Integrated)ＣＩＳの暗電流減少に寄与することができる。
【符号の説明】
【００６３】
１００  第１基板、１１０  素子分離膜、１２０  リードアウト回路、１３０  イオン注入領域、１４０  電気接合領域、１４７  第１導電型連結領域、１５０  配線、１６０  層間絶縁層、１６２  第２層間絶縁層、２１０  イメージ感知部、２１４  第１導電型伝導層、２１６  第２導電型伝導層、２３０  第１導電型イオン注入領域、２５０  ピクセル間分離層、２７０  コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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