(57)【要約】【課題】本発明は、半導体基板表面の斜面に不揮発性素子のチャネル領域を形成して素子の微細化を図ることを最も主要な特徴とする。【解決手段】素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域１３を有する半導体基板と、素子形成領域上に形成されたトンネル絶縁膜１４と、素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、トンネル絶縁膜１４を介して形成された浮遊ゲート１５と、浮遊ゲート上に形成されたゲート間絶縁膜１６と、ゲート間絶縁膜上に形成された制御ゲート１１と、浮遊ゲートに隣接するように凹部に形成された拡散層１７とを具備する。【選択図】    図２
2010212286.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲートと、
前記浮遊ゲートに隣接するように前記凹部に形成されたソース／ドレイン拡散層
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲートと、
前記浮遊ゲートに隣接するように前記凹部及び前記凸部のそれぞれに形成されたソース／ドレイン拡散層
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項３】
素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された電荷捕獲膜と、
前記電荷捕獲層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲートと、
前記電荷捕獲膜に隣接するように前記凹部に形成されたソース／ドレイン拡散層
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項４】
素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された電荷捕獲膜と、
前記電荷捕獲層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲートと、
前記電荷捕獲膜に隣接するように前記凹部及び前記凸部のそれぞれに形成されたソース／ドレイン拡散層
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項５】
素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された電荷捕獲膜と、
前記電荷捕獲層上に形成され、前記素子形成領域の凸部上の部分に比べて前記素子形成領域の凹部上の部分における膜厚が厚くされたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲートと、
前記電荷捕獲膜に隣接するように前記凹部に形成されたソース／ドレイン拡散層
とを具備したことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、EEPROMなどの不揮発性半導体記憶装置に係り、特にNAND型フラッシュメモリのメモリセルの構造に関する。
【背景技術】
【０００２】
EEPROMなどのメモリセルは通常、半導体基板上に電荷蓄積層と制御ゲートとを積層したMISFET構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、電荷を放出した状態とのしきい値の差によりデータを不揮発に記憶する。電荷の注入及び放出は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介して流れるトンネル電流によって行われる。EEPROMのなかで、複数のメモリセルを直列接続してNANDセルユニットを構成するいわゆるNAND型EEPROM（NANDフラッシュメモリ）は、NOR型EEPROM（NOR フラッシュメモリ）と比べて、選択トランジスタの数が少なくて済む。よって、NANDフラッシュメモリはNOR フラッシュメモリより高密度化が可能である。
【０００３】
NANDフラッシュメモリにおける消去動作は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜にトンネル電流を流し、予め電荷蓄積層に蓄積されている電子電荷を逃がすことにより行われる。NANDフラッシュメモリでは、単位時間に消去されるメモリセルの数を増やすために、複数のメモリセルで同時に消去が行われる。すなわち、複数のメモリセルが形成されている半導体ウェル領域に、10V 以上、例えば20V の正極性の電圧を印加することにより、複数のメモリセルの電荷蓄積層から半導体ウェル領域に電子が引き抜かれる。一方、書き込みは、電荷蓄積層に電子を注入することにより行われる。具体的には、チャネルの電位を0Vに保ち、半導体ウェル領域よりも充放電容量の小さいメモリセルのゲート電極に18V〜20V程度の正の電圧を印加して書込みを行なう。これにより、半導体ウェル領域を充放電する場合よりも電力が削減でき、かつ書き込み動作速度が高速化できる。
【０００４】
ところで、NANDフラッシュメモリを始めとする不揮発性半導体記憶装置において、これまで大容量化はメモリセルを微細化することにより達成されてきた。しかしながら、従来のメモリセル構造では、メモリセルを微細化するとチャネル領域も微細化される。その結果、短チャネル効果によるいわゆるＳ値の劣化や、パンチスルーなどの問題が生じる。
【０００５】
なお、特許文献１には、基板にトレンチを形成し、トレンチの傾斜部分がチャネルの一部となるように基板上部にゲートパターンを形成するトランジスタの製造方法が開示されている。また、特許文献２には、シリコン基板に溝を形成し、溝の斜面上にゲート電極を形成するトランジスタの製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２８６１３号公報
【特許文献２】特開２００７−２２０７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、メモリセルの大容量化が容易に図れるとともに、短チャネル効果が抑制できる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置は、素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、前記浮遊ゲートに隣接するように前記凹部に形成されたソース／ドレイン拡散層とを具備したことを特徴とする。
【０００９】
本発明の不揮発性半導体記憶装置は、素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、前記浮遊ゲートに隣接するように前記凹部及び前記凸部のそれぞれに形成されたソース／ドレイン拡散層とを具備したことを特徴とする。
【００１０】
本発明の不揮発性半導体記憶装置は、素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された電荷捕獲膜と、前記電荷捕獲層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲートと、前記電荷捕獲膜に隣接するように前記凹部に形成されたソース／ドレイン拡散層とを具備したことを特徴とする。
【００１１】
本発明の不揮発性半導体記憶装置は、素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された電荷捕獲膜と、前記電荷捕獲層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲートと、前記電荷捕獲膜に隣接するように前記凹部及び前記凸部のそれぞれに形成されたソース／ドレイン拡散層とを具備したことを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置は、素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、前記トンネル絶縁膜を介して形成された電荷捕獲膜と、前記電荷捕獲層上に形成され、前記素子形成領域の凸部上の部分に比べて前記素子形成領域の凹部上の部分における膜厚が厚くされたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲートと、前記電荷捕獲膜に隣接するように前記凹部に形成されたソース／ドレイン拡散層とを具備したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、メモリセルの大容量化が容易に図れるとともに、短チャネル効果が抑制できる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態のNANDフラッシュメモリのメモリセルアレイの平面図。
【図２】図１中のＡ−Ａ線に沿った素子構造を示す断面図。
【図３】第２の実施形態のNANDフラッシュメモリのメモリセルアレイの断面図。
【図４】第１、第２の実施形態に係るNANDフラッシュメモリの製造方法の最初の工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】第３の実施形態のNANDフラッシュメモリのメモリセルアレイの断面図。
【図１５】第４の実施形態のNANDフラッシュメモリのメモリセルアレイの断面図。
【図１６】第５の実施形態のNANDフラッシュメモリのメモリセルアレイの断面図。
【図１７】第３、第４、第５の実施形態に係るNANDフラッシュメモリの製造方法の最初の工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】図１９に続く工程を示す断面図。
【図２１】図２０に続く工程を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】図２３に続く工程を示す断面図。
【図２５】図２４に続く工程を示す断面図。
【図２６】図２５に続く工程を示す断面図。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を実施の形態により説明する。なお、種々の実施形態の説明に際し、対応する箇所には同じ符号を付して重複する説明は避ける。
【００１６】
（第１の実施の形態）
図１は、本発明の不揮発性半導体記憶装置を、浮遊ゲート型（FG）型のメモリセルトランジスタを有するNANDフラッシュメモリに実施した場合のメモリセルアレイの平面図である。図１において、ワード線（WL）方向に複数の制御ゲート１１が互いに平行に延長して形成されており、さらにビット線（BL）方向には、トレンチ型の素子分離領域（STI ）１２によって区画された複数の素子形成領域１３が互いに平行にかつワード線方向と交差する方向に延長して形成されている。そして、複数の各素子形成領域１３では、制御ゲート１１と交差する位置に不揮発性トランジスタからなるメモリセルトランジスタがそれぞれ形成されている。これらのメモリセルトランジスタは、ビット線方向で直列に接続されてNANDセルユニットを構成している。なお、実際のNANDセルユニットは、直列接続された複数個のメモリセルトランジスタからなる直列回路の一端側及び他端側にそれぞれ接続された選択トランジスタを有するが、図１ではこの選択トランジスタは図示を省略している。
【００１７】
図２は図１中のＡ−Ａ線に沿った素子構造を示す断面図であり、NANDセルユニットを構成する複数個のメモリセルトランジスタをビット線方向で切断した状態を示している。シリコン半導体基板上には、図１中に示される素子分離領域１２によって区画された例えばｐ型の素子形成領域１３が形成されている。この素子形成領域１３は、図２に示すように、表面が凹凸を連続的に繰り返し、隣接する凹部と凸部の間に斜面を有するように形成されている。
【００１８】
そして、素子形成領域１３の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、例えばシリコン酸化膜等からなるトンネル絶縁膜１４を介して浮遊ゲート１５が形成されている。すなわち、浮遊ゲート１５は、凹凸形状を持つ素子形成領域１３の丸まった角部を覆うように形成されている。また、浮遊ゲート１５の上面は、シリコン半導体基板の主平面に対して平行になっている。さらに各浮遊ゲート１５上にはゲート間絶縁膜１６が形成されており、さらにゲート間絶縁膜１６上には制御ゲート１１が形成されている。制御ゲート１１の下面も、シリコン半導体基板の主平面に対して平行になっている。浮遊ゲート１５及び制御ゲート１１は例えばポリシリコンにより構成されており、各制御ゲート１１はワード線として機能する。また、浮遊ゲート１５に隣接するように、素子形成領域１３の各凹部にはｎ＋型の拡散層１７が形成されている。
【００１９】
一般的なNANDフラッシュメモリは、平坦な半導体基板上にメモリセルトランジスタを直列に配置した構造を有する。しかし、本実施形態のNANDフラッシュメモリでは、周期的な凹凸の形状を持つ素子形成領域１３の斜面の領域にチャネル領域が位置するようにメモリセルトランジスタが配置されている。素子形成領域１３の各凹部に形成された拡散層１７は、各メモリセルトランジスタのソース／ドレイン拡散層の一方を構成する。各メモリセルトランジスタのソース／ドレイン拡散層の他方は、隣接する制御ゲート１１のフリンジ電界により素子形成領域１３の各凸部に生成される反転層により構成される。
【００２０】
これは、制御ゲート１１の下面から素子形成領域１３の各凸部までの距離が、制御ゲート１１の下面から素子形成領域１３の各凹部までの距離と近いことによる。メモリセルトランジスタを動作させるためには、制御ゲート１１に電圧を加える。この際、素子形成領域１３の各凸部は制御ゲート１１からの電界が強いため、素子形成領域１３の各凸部には反転層が形成される。一方、素子形成領域１３の各凹部は制御ゲート１１からの電界が弱いため、素子形成領域１３の各凹部には反転層が形成されない。そのため、素子形成領域１３の各凹部には拡散層１７が形成されている。
【００２１】
このようにメモリセルトランジスタのチャネル領域を周期的な凹凸の形状を持つ素子形成領域の斜面の領域に配置することにより、制御ゲート１１の加工寸法よりもチャネル長を長くすることができ、その結果、短チャネル効果を抑制することができる。例えば、(001)面のシリコン半導体基板表面を異方性エッチング技術によりエッチングして、側面のファセット（微小面）として(111)面を選択した場合、制御ゲート１１の加工寸法（図２中のＬ）に対して、実効チャネル長は約1.73Ｌとなる。
【００２２】
ここで、素子形成領域１３の凹部及び凸部の両方に深い拡散層を形成すると実効チャネル長を伸ばした効果を活かせない。例えば、素子形成領域１３の各凸部に形成された拡散層の底部が拡散層１７の上面より低くなってしまうと、これら拡散層間の距離は制御ゲート１１の加工寸法Ｌになってしまうからである。そこで、本実施形態のように凸部には拡散層を形成しないで、制御ゲートにバイアスを印加することにより生じるフリンジ電界により反転層を形成するほうが良い。
【００２３】
さらに、本実施形態のNANDフラッシュメモリでは、凹凸形状を持つ素子形成領域１３の丸まった角部を覆うように浮遊ゲート１５が形成されている。これにより、制御ゲート１１に制御電圧を印加した際に、素子形成領域１３の角部に電気力線が集中するので、従来に比べて書き込み特性が格段に向上する。
【００２４】
このように、本実施形態のNANDフラッシュメモリでは、周期的な凹凸の形状を持つ素子形成領域の斜面の領域にメモリセルトランジスタのチャネル領域を配置したことにより、短チャネル効果を回避すると同時に書き込み消去特性を向上できる。また、メモリセルトランジスタのソース／ドレイン拡散層である拡散層１７は、素子形成領域１３の各凹部にのみ形成されており、素子形成領域１３の各凸部には形成されていない。この結果、素子形成領域１３の凹凸両部に拡散層が形成されることにより発生するパンチスルーや短チャネル効果を回避できる。
【００２５】
（第２の実施の形態）
図３は、本発明の不揮発性半導体記憶装置を、浮遊ゲート型（FG）型のメモリセルトランジスタを有するNANDフラッシュメモリに実施した場合のメモリセルアレイの断面図であり、図１の平面図中のＡ−Ａ線に沿った素子構造を示している。
【００２６】
本実施形態のNANDフラッシュメモリが図２に示す第１の実施形態のものと異なる点は、素子形成領域１３の各凸部にｎ＋型の拡散層１８を形成したことである。
【００２７】
すなわち、第２の実施の形態のNANDフラッシュメモリでは、浮遊ゲート１５に隣接するように、素子形成領域１３の各凹部及び各凸部にｎ＋型の拡散層１７、１８が形成されている。ｎ＋型の拡散層１７、１８の一方はメモリセルトランジスタのソース／ドレイン拡散層の一方を構成し、他方はソース／ドレイン拡散層の他方を構成する。
【００２８】
本実施形態のNANDフラッシュメモリにおいても、周期的な凹凸の形状を持つ素子形成領域の斜面の領域にメモリセルトランジスタのチャネル領域を配置したことにより、短チャネル効果を回避すると同時に書き込み消去特性を向上できる。また、素子形成領域１３の各凹部及び各凸部にｎ＋型の拡散層１７、１８が形成されているので、第１の実施形態の場合よりもセル電流を増やすことが可能となる。
【００２９】
なお、短チャネル効果を回避する点から、ｎ＋型の拡散層１８の底面はｎ＋型の拡散層１７の上面よりも高いことが好ましい。
【００３０】
次に、第１、第２の実施形態に係るNANDフラッシュメモリの製造方法を図４〜図１３を参照して説明する。図４〜図１３の各図（ａ）は図１中のＡ−Ａ線に沿った断面を示し、各図（ｂ）は図１中のＢ−Ｂ線に沿った断面を示している。なお、実際のNANDフラッシュメモリの製造プロセスでは、メモリセルアレイ部分と周辺回路部分とで数種類のトランジスタを作り分ける必要があるが、本発明は、主にメモリセルトランジスタ（メモリセルアレイ）に対して効果があるので、作り分けの製造工程については説明を省略する。また、本発明は素子形成領域（AA）や制御ゲートの加工を行なう工程であるいわゆるフロント・エンド・プロセスに特徴があるので、コンタクトや配線を形成する工程であるいわゆるバック・エンド・プロセスについても説明を省略する。
【００３１】
まず、図４（ａ）、（ｂ）に示すように、シリコン半導体基板２０上にストライプ状のエッチング用パターニングを形成した後、例えばKOH（水酸化カリウム）を用いたウェットエッチングやCDE により異方性エッチングして、基板表面を凹凸状に加工する。続いて、図５（ａ）、（ｂ）に示すように、例えば、ラジカル酸化プロセスにより、基板２０上にシリコン酸化膜からなるトンネル酸化膜１４を成膜する。この酸化方法を選択した場合、基板２０の凹凸部分の表面及び側面には同程度の膜厚の酸化膜が形成される。
【００３２】
次に、図６（ａ）、（ｂ）に示すように、浮遊ゲート用のポリシリコン膜１５ａを100nm 程度、シリコン窒化膜（Pad-SiN ）２１を50nm程度、シリコン酸化膜（SiO2）２２を200nm 程度、シリコン窒化膜（SiN ）２３を50nm程度、シリコン酸化膜（SiO2）２４を200nm 程度、順次成膜する。なお、ポリシリコン膜１５ａは堆積する膜厚を調整し、ポリシリコン膜１５ａの上面がほぼ平坦になるように形成することが好ましい。その後、LPCVD によりアモルファスシリコン膜２５を50nm程度堆積する。その後、フォトレジスト２６を塗布し、リソグラフィーを行ってフォトレジスト２６を素子分離領域の延長方向と平行する方向にストライプ状にパターニングする。
【００３３】
次に側壁加工プロセスを行う。先ず、図７（ａ）、（ｂ）に示すように、アモルファスシリコン膜２５及びシリコン酸化膜２４をRIE により加工後、残ったシリコン酸化膜２４のスリミング（Sliming）を行い、アモルファスシリコン膜２７を側壁に形成する。
【００３４】
続いて、シリコン酸化膜２４をウェット処理により除去した後、図８（ａ）、（ｂ）に示すように、アモルファスシリコン膜２７をマスクに用いて、シリコン窒化膜２３、シリコン酸化膜２２、シリコン窒化膜２１、ポリシリコン膜１５ａ、トンネル酸化膜１４及びシリコン半導体基板２０の順にエッチングする。以上の工程により、シリコン半導体基板２０には複数の素子形成領域１３が形成され、素子形成領域１３相互間にはSTI 用の溝２８が形成される。
【００３５】
その後、埋め込み性の良いシリコン酸化膜（SiO2）２９でSTI 用の溝２８を埋め込み、 CMP にて研磨する。この研磨の際、シリコン窒化膜（Pad-SiN ）２１がCMP ストッパーとして用いられる。次に、図９（ａ）、（ｂ）に示すように、Ｂ−Ｂ断面におけるポリシリコン膜１５ａ相互間のシリコン酸化膜２９をエッチングして落とし込み、その後、シリコン窒化膜２１を燐酸などの薬液で除去する。
【００３６】
続いて、図１０（ａ）、（ｂ）に示すように、IPD 膜(Inter Poly Dielectric)３０を成膜し、制御ゲート用のポリシリコン膜３１を成膜する。次に、AA工程と同様に側壁加工プロセスを行う。先ずAA工程と同様に、シリコン窒化膜（Pad-SiN ）３２を50nm程度、シリコン酸化膜（SiO2）３３を200nm 程度、シリコン窒化膜（SiN ）３４を50nm程度、シリコン酸化膜（SiO2）３５を200nm 程度、順次成膜する。その後、LPCVD によりアモルファスシリコン膜３６を50nm程度堆積した後、フォトレジスト３７を塗布し、リソグラフィーを行ってフォトレジスト３７を素子分離領域の延長方向と交差する方向にストライプ状にパターニングする。ここで、図１０（ａ）の断面に示すように、フォトレジスト３７のパターンの中心は素子形成領域１３の各凸部の中心と一致するように形成する。
【００３７】
次に、図１１（ａ）、（ｂ）に示すように、アモルファスシリコン膜３６及びシリコン酸化膜３５をRIE により加工後、残ったシリコン酸化膜３５のスリミング（Sliming）を行う。その後、シリコン酸化膜３５の側壁にアモルファスシリコン膜３８を形成する。その結果、アモルファスシリコン膜３８は凹凸形状を持つ素子形成領域１３の丸まった角部上に形成される。ここで、AA工程での側壁加工プロセスとは異なり、真材であるシリコン酸化膜３５は除去せずにそのまま残した状態でRIE 加工を行う。
【００３８】
このとき、RIE の材料によるエッチング・レートの選択比を調整することにより、図１２（ａ）、（ｂ）に示すように、シリコン酸化膜３５が残されていた領域に、ポリシリコン膜１５ａが一部残った状態でエッチングされる。同時に、IPD 膜３０及びポリシリコン膜３１が個々のメモリセルトランジスタ毎に分離されてゲート間絶縁膜１６及び制御ゲート１１が形成される。この後、シリコン窒化膜３２及びポリシリコン膜１５ａをマスクとして拡散層のイオン注入を行う。これにより、素子形成領域１３の各凸部にはイオンが届かないため、素子形成領域１３の各凹部にのみｎ＋型の拡散層１７が形成される。
【００３９】
このとき、イオン注入の際の加速電圧、もしくは素子形成領域１３の各凸部上に残されているポリシリコン膜１５ａの部分の膜厚を変えることにより、第２の実施形態のNANDフラッシュメモリのように素子形成領域１３の各凹部及び各凸部にｎ＋型の拡散層１７、１８（図３に図示）を同時に形成することができる。さらに、ｎ＋型の拡散層１７の底部をｎ＋型の拡散層１８の上面よりも高くすることも可能となる。これにより、セル電流を増やすことが可能となる。
【００４０】
続いて、図１３（ａ）、（ｂ）に示すように、シリコン窒化膜３２及び各凸部上のポリシリコン膜１５ａをRIE にて除去することにより、ポリシリコン膜１５ａを個々のメモリセルトランジスタ毎に分離して浮遊ゲート１５を形成する。この後は、層間絶縁膜の堆積、コンタクト及び配線を形成することにより、周期的な凹凸の形状を持つ素子形成領域の斜面の領域にチャネル領域が位置する浮遊ゲート型（FG）型のメモリセルトランジスタを有するNANDフラッシュメモリが完成する。
【００４１】
（第３の実施の形態）
図１４は、本発明の不揮発性半導体記憶装置を、MONOS 型のメモリセルトランジスタを有するNANDフラッシュメモリに実施した場合のメモリセルアレイの素子構造を示す断面図である。なお、本実施形態のメモリセルアレイの平面図は図１と同様であり、図１４は図１中のＡ−Ａ線に沿った素子構造を示している。
【００４２】
シリコン半導体基板上には、図１中に示される素子分離領域１２によって区画された例えばｐ型の素子形成領域１３が形成されている。この素子形成領域１３は、図１４に示すように、表面が凹凸を連続的に繰り返し、隣接する凹部と凸部の間に斜面を有するように形成されている。そして、素子形成領域１３の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、トンネル絶縁膜１４を介して例えばシリコン窒化膜等で構成された電荷捕獲膜（チャージトラップ膜）４１が形成されている。
【００４３】
すなわち、電荷捕獲膜４１は、凹凸形状を持つ素子形成領域１３の丸まった角部を覆うように形成されている。さらに各電荷捕獲膜４１上には一様の厚さのブロック絶縁膜４２が形成されており、さらにブロック絶縁膜４２上には制御ゲート１１が形成されている。ブロック絶縁膜４２は例えばAl203 等の高誘電体膜により構成され、制御ゲート１１は例えばポリシリコン等の導電体膜で構成されており、各制御ゲート１１はワード線として機能する。また、電荷捕獲膜４１に隣接するように、素子形成領域１３の各凹部にはｎ＋型の拡散層１７が形成されている。
【００４４】
本実施形態のNANDフラッシュメモリでは、周期的な凹凸の形状を持つ素子形成領域１３の斜面の領域にチャネル領域が位置するようにメモリセルトランジスタが配置されている。素子形成領域１３の各凹部に形成された拡散層１７は、各メモリセルトランジスタのソース／ドレイン拡散層の一方を構成する。各メモリセルトランジスタのソース／ドレイン拡散層の他方は、隣接する制御ゲート１１のフリンジ電界により素子形成領域１３の各凸部に生成される反転層により構成される。
【００４５】
このようにメモリセルトランジスタのチャネル領域を周期的な凹凸の形状を持つ素子形成領域の斜面の領域に配置することにより、制御ゲート１１の加工寸法よりもチャネル長を長くすることができ、その結果、短チャネル効果を抑制することができる。ここで、素子形成領域１３の凹部及び凸部の両方に深い拡散層を形成すると実効チャネル長を伸ばした効果を活かせないので、本実施形態のように凸部には拡散層を形成しないで、制御ゲートにバイアスを印加することにより生じるフリンジ電界により反転層を形成するほうが良い。
【００４６】
さらに、本実施形態のNANDフラッシュメモリでは、凹凸形状を持つ素子形成領域１３の丸まった角部を覆うように電荷捕獲膜４１が形成されている。これにより、制御ゲート１１に制御電圧を印加した際に、素子形成領域１３の角部に電気力線が集中するので、従来に比べて書き込み特性が格段に向上する。
【００４７】
このように、本実施形態のNANDフラッシュメモリでは、周期的な凹凸の形状を持つ素子形成領域の斜面の領域にメモリセルトランジスタのチャネル領域を配置したことにより、短チャネル効果を回避すると同時に書き込み消去特性を向上できる。また、メモリセルトランジスタのソース／ドレイン拡散層である拡散層１７は、素子形成領域１３の各凹部にのみ形成されており、素子形成領域１３の各凸部には形成されていない。この結果、素子形成領域１３の凹凸両部に拡散層が形成されることにより発生するパンチスルーや短チャネル効果を回避できる。
【００４８】
また、ブロック絶縁膜４２が一様の膜厚に形成されている。ここで、ブロック絶縁膜４２の上面がシリコン基板の主平面と平行になるように形成してしまうと、ブロック絶縁膜４２の膜厚は素子形成領域１３の各凸部で薄く、各凹部で厚くなってしまう。すると、素子形成領域１３の各凹部付近では、制御ゲート１１から電荷捕獲膜４１に加わる電界が弱くなり十分に書き込みが行われない。さらに、電荷捕獲膜４１は通常、絶縁膜であるため、素子形成領域１３の各凸部付近で捕獲された電子が、各凹部付近まで移動することはない。その結果、書き込み不良等が発生してしまう。
【００４９】
一方、ブロック絶縁膜４２が一様の膜厚に形成されていれば、素子形成領域１３の各凹部付近で制御ゲート１１から電荷捕獲膜４１に加わる電界が弱くなることがない。その結果、メモリセル動作の信頼性を高めることができる。
【００５０】
（第４の実施の形態）
図１５は、本発明の不揮発性半導体記憶装置を、MONOS 型のメモリセルトランジスタを有するNANDフラッシュメモリに実施した場合のメモリセルアレイの断面図であり、図１の平面図中のＡ−Ａ線に沿った素子構造を示している。
【００５１】
本実施形態のNANDフラッシュメモリが図１４に示す第３の実施形態のものと異なる点は、素子形成領域１３の各凸部にｎ＋型の拡散層１８を形成したことである。
【００５２】
なお、先に述べたように、短チャネル効果を回避する点から、ｎ＋型の拡散層１８の底面はｎ＋型の拡散層１７の上面よりも高くすることが好ましい。
【００５３】
すなわち、第４の実施の形態のNANDフラッシュメモリでは、電荷捕獲膜４１に隣接するように、素子形成領域１３の各凹部及び各凸部にｎ＋型の拡散層１７、１８が形成されている。ｎ＋型の拡散層１７、１８の一方はメモリセルトランジスタのソース／ドレイン拡散層の一方を構成し、他方はソース／ドレイン拡散層の他方を構成する。
【００５４】
本実施形態のNANDフラッシュメモリにおいても、周期的な凹凸の形状を持つ素子形成領域の斜面の領域にメモリセルトランジスタのチャネル領域を配置したことにより、短チャネル効果を回避すると同時に書き込み消去特性を向上できる。また、素子形成領域１３の各凹部及び各凸部にｎ＋型の拡散層１７、１８が形成されているので、第３の実施形態の場合よりもセル電流を増やすことが可能となる。
【００５５】
（第５の実施の形態）
図１６は、本発明の不揮発性半導体記憶装置を、MONOS 型のメモリセルトランジスタを有するNANDフラッシュメモリに実施した場合のメモリセルアレイの断面図であり、図１の平面図中のＡ−Ａ線に沿った素子構造を示している。
【００５６】
本実施形態の場合にも、素子形成領域１３の各凹部にのみｎ＋型の拡散層１７が形成されている。この拡散層１７は、各メモリセルトランジスタのソース／ドレイン拡散層の一方を構成する。各メモリセルトランジスタのソース／ドレイン拡散層の他方は、隣接する制御ゲート１１のフリンジ電界により素子形成領域１３の各凸部に生成される反転層により構成される。
【００５７】
これは、制御ゲート１１の下面から素子形成領域１３の各凸部までの距離が、制御ゲート１１の下面から素子形成領域１３の各凹部までの距離と近いことによる。メモリセルトランジスタを動作させるためには、制御ゲート１１に電圧を加える。この際、素子形成領域１３の各凸部は制御ゲート１１からの電界が強いため、素子形成領域１３の各凸部には反転層が形成される。一方、素子形成領域１３の各凹部は制御ゲート１１からの電界が弱いため、素子形成領域１３の各凹部に反転層が形成されない。そのため、素子形成領域１３の各凹部に拡散層１７が形成されている。
【００５８】
図１４に示す第３の実施形態のNANDフラッシュメモリでは、各メモリセルトランジスタのブロック絶縁膜４２が一様の厚さにされている。これに対して、本実施形態のNANDフラッシュメモリでは、各メモリセルトランジスタのブロック絶縁膜４２は、素子形成領域１３の凸部上の部分に比べて凹部上の部分における膜厚が連続して厚くなるように膜変調されている。
【００５９】
本実施形態のNANDフラッシュメモリにおいても、周期的な凹凸の形状を持つ素子形成領域の斜面の領域にメモリセルトランジスタのチャネル領域を配置したことにより、短チャネル効果を回避すると同時に書き込み消去特性を向上できる。しかも、本実施形態のNANDフラッシュメモリでは、メモリセルトランジスタのブロック絶縁膜４２は、素子形成領域１３の凸部上の部分に比べて凹部上の部分における膜厚が厚くなるように膜変調されているので、制御ゲート１１を隣接メモリセルトランジスタの電荷捕獲膜４１から遠ざけることができて、セル間干渉を弱めることができる。また、局所的にブロック絶縁膜４２が厚くなるので、Back Tunneling効果を抑制でき、消去特性を改善できる。
【００６０】
なお、素子形成領域１３の各凹部付近では、制御ゲート１１から電荷捕獲膜４１に加わる電界が弱くなる。しかし、全体のブロック絶縁膜４２の膜厚を薄くすることにより、素子形成領域１３の各凹部付近の電界を強くすることができる。
【００６１】
次に、第３、第４、第５の各実施形態に係るNANDフラッシュメモリの製造方法を図１７〜図２６を参照して説明する。図１７〜図２６の各図（ａ）は図１中のＡ−Ａ線に沿った断面を示し、各図（ｂ）は図１中のＢ−Ｂ線に沿った断面を示している。なお、実際のNANDフラッシュメモリの製造プロセスでは、メモリセルアレイ部分と周辺回路部分とで数種類のトランジスタを作り分ける必要があるが、本発明は、主にメモリセルトランジスタ（メモリセルアレイ）に対して効果があるので、作り分けの製造工程については説明を省略する。また、本発明は素子形成領域（AA）や制御ゲートの加工を行なう工程であるいわゆるフロント・エンド・プロセスに特徴があるので、コンタクトや配線を形成する工程であるいわゆるバック・エンド・プロセスについても説明を省略する。
【００６２】
まず、図１７（ａ）、（ｂ）に示すように、シリコン半導体基板２０上にストライプ状のエッチング用パターニングを形成した後、例えばKOH を用いたウェットエッチングやCDE により異方性エッチングして、基板表面を凹凸状に加工する。続いて、図１８（ａ）、（ｂ）に示すように、ラジカル酸化プロセスにより、基板２０上にシリコン酸化膜からなるトンネル酸化膜１４を4nm 程度成膜する。この酸化方法を選択した場合、基板２０の凹凸部分の表面及び側面には同程度の膜厚の酸化膜が形成される。続いて、電荷捕獲膜用のシリコン窒化膜（SiN ）４１ａを5nm 程度、シリコン酸化膜（Pad-SiO2）４３を5nm 程度、順次成膜し、その後、LPCVD によりアモルファスシリコン膜４４を50nm程度堆積する。なお、アモルファスシリコン膜４４の上面を平坦化すれば、後の工程における加工マージンが向上する。
【００６３】
続いて、図１９（ａ）、（ｂ）に示すように、シリコン窒化膜（Pad-SiN ）４５を70nm程度、シリコン酸化膜（SiO2）４６を200nm 程度、シリコン窒化膜（SiN ）４７を50nm程度、シリコン酸化膜（SiO2）４８を200nm 程度、順次成膜し、その後、LPCVD によりアモルファスシリコン膜４９を80nm程度堆積した後、フォトレジスト５０を塗布し、リソグラフィーを行ってフォトレジスト５０を素子分離領域の延長方向と平行する方向にストライプ状にパターニングする。
【００６４】
次に側壁加工プロセスを行う。先ず、図２０（ａ）、（ｂ）に示すように、アモルファスシリコン膜４９及びシリコン酸化膜４８をRIE により加工する。その後、残ったシリコン酸化膜４８のスリミング（Sliming）を行い、アモルファスシリコン膜５１を側壁に形成する。続いて、シリコン酸化膜４８をウェット処理により除去した後、図２１（ａ）、（ｂ）に示すように、アモルファスシリコン膜５１をマスクに用いて、シリコン窒化膜４７、シリコン酸化膜４６、シリコン窒化膜４５、アモルファスシリコン膜４４、シリコン酸化膜４３、シリコン窒化膜４１ａ、トンネル酸化膜１４及びシリコン半導体基板２０の順にエッチングする。以上の工程により、シリコン半導体基板２０には複数の素子形成領域１３が形成され、素子形成領域１３相互間にはSTI 用の溝５２が形成される。
【００６５】
その後、埋め込み性の良いシリコン酸化膜（SiO2）５３でSTI 用の溝５２を埋め込み、 CMP にて研磨する。この研磨の際、シリコン窒化膜（Pad-SiN ）４５がCMP ストッパーとして用いられる。
【００６６】
次に、図２２（ａ）、（ｂ）に示すように、素子形成領域１３相互間のシリコン酸化膜５３をエッチングして落とし込む。その後、シリコン窒化膜４５、アモルファスシリコン膜４４、シリコン酸化膜４３を燐酸などの薬液で除去する。続いて、ブロック絶縁膜用の高誘電体膜、例えばAl203 膜５４を10nm程度成膜する。ここでAl203 膜５４の成膜条件を選択することで、図１６に示す第５の実施形態のNANDフラッシュメモリのようにブロック絶縁膜を変調させることができる。
【００６７】
その後、AA工程と同様に側壁加工プロセスを行う。図２３（ａ）、（ｂ）に示すように、アモルファスポリシリコン膜５５を50nm程度、シリコン窒化膜（Pad-SiN ）５６を70nm程度、シリコン酸化膜（SiO2）５７を150nm 程度、シリコン窒化膜（SiN ）５８を50nm程度、シリコン酸化膜（SiO2）５９を150nm 程度、順次成膜する。その後、LPCVD によりアモルファスシリコン膜６０を80nm程度堆積した後、フォトレジスト６１を塗布し、リソグラフィーを行ってフォトレジスト６１を素子分離領域の延長方向と交差する方向にストライプ状にパターニングする。ここで、図２３（ａ）の断面に示すように、フォトレジスト６１のパターンの中心は素子形成領域１３の各凸部の中心と一致するように形成する。
【００６８】
次に、図２４（ａ）、（ｂ）に示すように、RIE によりアモルファスシリコン膜６０及びシリコン酸化膜５９を加工した後、残ったシリコン酸化膜５９のスリミング（Sliming）を行う。その後、シリコン酸化膜５９の側壁にアモルファスシリコン膜６２を形成する。その結果、アモルファスシリコン膜６２は凹凸形状を持つ素子形成領域１３の丸まった角部上に形成される。ここで、AA工程での側壁加工プロセスとは異なり、真材であるシリコン酸化膜５９は除去せずにそのまま残した状態でRIE 加工を行う。
【００６９】
このとき、RIE の材料によるエッチング・レートの選択比を調整することにより、図２５（ａ）、（ｂ）に示すように、シリコン酸化膜５９が残されていた領域に、Al203 膜５４が一部残った状態でエッチングされる。同時に、アモルファスポリシリコン膜５５が個々のメモリセルトランジスタ毎に分離されて制御ゲート１１が形成される。この後、シリコン窒化膜５６、４１ａをマスクとして拡散層のイオン注入を行う。
【００７０】
これにより、素子形成領域１３の各凸部にはイオンが届かないため、素子形成領域１３の各凹部にのみｎ＋型の拡散層１７が形成される。このとき、イオン注入の際の加速電圧、もしくは素子形成領域１３の各凸部上に残されているAl203 膜５４の部分の膜厚を変えることにより、第４の実施形態のNANDフラッシュメモリのように素子形成領域１３の各凹部及び各凸部にｎ＋型の拡散層１７、１８（図１５に図示）を同時に形成することができる。さらに、ｎ＋型の拡散層１７、１８で拡散深さを異ならせることも可能となる。ｎ＋型の拡散層１７、１８を形成する場合には、先に述べたように、短チャネル効果を回避する点から、拡散層１８の底面は拡散層１７の上面より高くすることが好ましい。拡散層１７、１８の両方を形成することにより、セル電流を増やすことが可能となる。
【００７１】
続いて、図２６（ａ）、（ｂ）に示すように、シリコン窒化膜５６、各凸部上のAl203 膜５４及びシリコン窒化膜４１ａをRIE にて除去することにより、Al203 膜５４及びシリコン窒化膜４１ａを個々のメモリセルトランジスタ毎に分離してブロック絶縁膜４２及び電荷捕獲膜４１を形成する。この後は、層間絶縁膜の堆積、コンタクト及び配線を形成することにより、周期的な凹凸の形状を持つ素子形成領域の斜面の領域にチャネル領域が位置するMONOS 型のメモリセルトランジスタを有するNANDフラッシュメモリが完成する。
【００７２】
以上、実施形態を用いて本発明を説明したが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することができる。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７３】
１１…制御ゲート、１２…素子分離領域、１３…素子形成領域、１４…トンネル絶縁膜、１５…浮遊ゲート、１６…ゲート間絶縁膜、１７、１８…拡散層、４１…電荷捕獲膜、４２…ブロック絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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