(57)【要約】【課題】不揮発メモリトランジスタの閾値電圧のばらつき等を抑えて高画質化を図ることが可能な固体撮像素子を提供する。【解決手段】画素部１００を複数有する固体撮像素子１０であって、画素部１００は、光電変換部３と、光電変換部３で発生した電荷を蓄積可能なフローティングゲートＦＧ１，ＦＧ２をそれぞれ含む不揮発性メモリトランジスタＭＴ１，ＭＴ２とを有し、光電変換部３のリセット後に光電変換部３で発生した電荷をフローティングゲートＦＧ１，ＦＧ２に蓄積し、次いで、露光期間中に光電変換部３で発生した電荷をフローティングゲートＦＧ１に蓄積する制御部４０と、フローティングゲートＦＧ１に蓄積された電荷に応じた第一の信号と、フローティングゲートＦＧ２に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す読み出し回路２０とを備える。【選択図】図５
2010278143.tif 000002
【特許請求の範囲】
【請求項１】
画素部を複数有する固体撮像素子であって、
前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部と第二の電荷蓄積部とを有し、
前記光電変換部のリセット後に、前記光電変換部で発生した電荷を前記第一の電荷蓄積部及び前記第二の電荷蓄積部の各々に同時に蓄積し、次いで、露光期間中に前記光電変換部で発生した電荷を前記第一の電荷蓄積部に蓄積する書き込み手段と、
前記第一の電荷蓄積部に蓄積された電荷に応じた第一の信号と、前記第二の電荷蓄積部に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す信号読み出し手段とを備える固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子であって、
前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、
前記第二の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、
前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々が、前記書き込み手段によって前記電荷が蓄積される領域である固体撮像素子。
【請求項３】
請求項２記載の固体撮像素子であって、
前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである固体撮像素子。
【請求項４】
請求項２又は３記載の固体撮像素子であって、
前記半導体基板上方に設けられ、前記光電変換部の一部の上方に開口が形成された遮光膜を備え、
前記第一のトランジスタの前記第一の電荷蓄積領域及びチャネル領域と前記第二のトランジスタの前記第二の電荷蓄積領域及びチャネル領域が前記遮光膜によって覆われており、
前記光電変換部が、前記第一のトランジスタのチャネル領域と前記第二のトランジスタのチャネル領域の下まで延在している固体撮像素子。
【請求項５】
請求項２〜４のいずれか１項記載の固体撮像素子であって、
前記第一のトランジスタのチャネル長及びチャネル幅と前記第二のトランジスタのチャネル長及びチャネル幅とが同一となっている固体撮像素子。
【請求項６】
請求項２〜５のいずれか１項記載の固体撮像素子であって、
前記信号読み出し手段が、前記第一のトランジスタと前記第二のトランジスタとに共通接続された出力信号線に接続された１つの回路で構成されている固体撮像素子。
【請求項７】
請求項１〜６のいずれか１項記載の固体撮像素子であって、
前記書き込み手段が、前記露光期間中に前記光電変換部で発生した電荷の蓄積先を、前記第一の電荷蓄積部と前記第二の電荷蓄積部とで一定期間毎に交互に切り替える固体撮像素子。
【請求項８】
請求項１〜７のいずれか１項記載の固体撮像素子を備える撮像装置。
【請求項９】
画素部を複数有する固体撮像素子を用いた撮像方法であって、
前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部と第二の電荷蓄積部とを有し、
前記光電変換部のリセット後に、前記光電変換部で発生した電荷を前記第一の電荷蓄積部及び前記第二の電荷蓄積部の各々に同時に蓄積し、次いで、露光期間中に前記光電変換部で発生した電荷を前記第一の電荷蓄積部に蓄積する書き込みステップと、
前記第一の電荷蓄積部に蓄積された電荷に応じた第一の信号と、前記第二の電荷蓄積部に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す信号読み出しステップとを備える撮像方法。
【請求項１０】
請求項９記載の撮像方法であって、
前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、
前記第二の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、
前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々が、前記書き込み手段によって前記電荷が蓄積される領域である撮像方法。
【請求項１１】
請求項１０記載の撮像方法であって、
前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである撮像方法。
【請求項１２】
請求項９〜１１のいずれか１項記載の撮像方法であって、
前記書き込みステップでは、前記露光期間中に前記光電変換部で発生した電荷の蓄積先を、前記第一の電荷蓄積部と前記第二の電荷蓄積部とで一定期間毎に交互に切り替える撮像方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、撮像装置、撮像方法に関する。
【背景技術】
【０００２】
光電変換によって発生した電荷をフローティングゲート等の電荷蓄積領域を有する不揮発性ＭＯＳメモリトランジスタによって記録し、該電荷によるメモリトランジスタの閾値電圧の変化を撮像信号として読み出す固体撮像素子が提案されている（特許文献１、２参照）。
【０００３】
このような固体撮像素子では、メモリトランジスタのトンネル酸化膜の厚みが製造工程によってばらつくと、閾値電圧の上昇が大きいメモリトランジスタと閾値電圧の上昇が小さいメモリトランジスタとが存在することになる。このような閾値電圧のばらつきは、読み出し時に画像データの明るさのむらとなって現れるため、できるだけ小さくすることが好ましい。
【０００４】
特許文献２には、不揮発性ＭＯＳメモリトランジスタを有する固体撮像素子において、上述した閾値電圧のばらつきを減少させる方法が開示されている。この方法では、まず、全ての画素のメモリトランジスタに弱い書き込み条件でダミー情報を書き込む。次に、各画素に書き込んだダミー情報を読み出してメモリに記憶する。次に、メモリに記憶された画素のダミー情報に応じた電圧で、該画素のメモリトランジスタのチャネル領域を予備充電する。この状態で、露光を開始するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２８０５３７号公報
【特許文献２】特開２００１−８５６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２に記載の方法では、露光開始までの間の駆動ステップが複雑化し、撮像、信号処理速度の低下が懸念される。また、ダミー情報を記憶しておくための外部メモリが必要となるため、例えば全画素を同時に露光するグローバルシャッタを実現しようとした場合には、全画素のダミー情報を記憶できるだけの大容量メモリが必要となる。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、駆動を複雑にすることなく、高画質化を図ることが可能な小型の固体撮像素子、これを備えた撮像装置、及びこの固体撮像素子を用いた撮像方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の固体撮像素子は、画素部を複数有する固体撮像素子であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部と第二の電荷蓄積部とを有し、前記光電変換部のリセット後に、前記光電変換部で発生した電荷を前記第一の電荷蓄積部及び前記第二の電荷蓄積部の各々に同時に蓄積し、次いで、露光期間中に前記光電変換部で発生した電荷を前記第一の電荷蓄積部に蓄積する書き込み手段と、前記第一の電荷蓄積部に蓄積された電荷に応じた第一の信号と、前記第二の電荷蓄積部に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す信号読み出し手段とを備える。
【０００９】
本発明の撮像装置は、前記固体撮像素子を備える。
【００１０】
本発明の撮像方法は、画素部を複数有する固体撮像素子を用いた撮像方法であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部と第二の電荷蓄積部とを有し、前記光電変換部のリセット後に、前記光電変換部で発生した電荷を前記第一の電荷蓄積部及び前記第二の電荷蓄積部の各々に同時に蓄積し、次いで、露光期間中に前記光電変換部で発生した電荷を前記第一の電荷蓄積部に蓄積する書き込みステップと、前記第一の電荷蓄積部に蓄積された電荷に応じた第一の信号と、前記第二の電荷蓄積部に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す信号読み出しステップとを備える。
【発明の効果】
【００１１】
本発明によれば、駆動を複雑にすることなく、高画質化を図ることが可能な小型の固体撮像素子、これを備えた撮像装置、及びこの固体撮像素子を用いた撮像方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態を説明するための固体撮像素子の概略構成を示す平面模式図
【図２】図１に示す固体撮像素子の画素部の等価回路図
【図３】図２に示す画素部の平面レイアウト例を示す平面模式図
【図４】図３に示す画素部のＡ−Ａ’線断面模式図
【図５】図３に示す画素部のＢ−Ｂ’線断面模式図
【図６】図１に示す固体撮像素子の駆動方法を説明するためのタイミングチャート
【図７】図１に示す固体撮像素子の撮像動作中の不揮発性メモリトランジスタの閾値電圧の分布の変化を示した図
【図８】図１に示した固体撮像素子の画素部の第一の変形例を示す等価回路図
【図９】図１に示した固体撮像素子の画素部の第二の変形例を示す等価回路図
【図１０】図９に示した等価回路図の平面レイアウト例を示した図
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態を説明するための固体撮像素子について図面を参照して説明する。この固体撮像素子は、デジタルカメラやデジタルビデオカメラ等の撮像装置、携帯電話機や電子内視鏡等に内蔵される撮像ユニットに搭載して用いられるものである。
【００１４】
図１は、本発明の一実施形態を説明するための固体撮像素子の概略構成を示す平面模式図である。図１（ａ）は固体撮像素子の全体を示した図であり、図１（ｂ）は（ａ）の固体撮像素子の読み出し回路の構成例を示した図である。図１に示す固体撮像素子１０は、画素部１００と、読み出し回路２０と、出力回路（トランジスタ３０、信号線７０、水平シフトレジスタ５０、出力部６０）と、制御部４０と、統括制御部８０とを備える。
【００１５】
画素部１００は、複数設けられ、半導体基板Ｋの列方向とこれに直交する行方向に二次元状（この例では正方格子状）に配列されている。
【００１６】
読み出し回路２０は、列方向に並ぶ画素部１００からなる画素部列毎に設けられ、各画素部１００から撮像信号を読み出すためのものである。
【００１７】
出力回路は、読み出し回路２０で読み出された１画素部行分の撮像信号を出力するための回路である。
【００１８】
制御部４０は、各画素部１００を制御するものである。
【００１９】
統括制御部８０は、固体撮像素子１０全体を統括制御するものである。固体撮像素子１０は、それを搭載する撮像装置のシステム制御部からの制御により、統括制御部８０が各部を制御することで動作する。
【００２０】
図２は、図１に示した固体撮像素子における画素部の等価回路を示した図である。図２に示すように、画素部１００は、光電変換部３と、不揮発性メモリトランジスタＭＴ１と、不揮発性メモリトランジスタＭＴ２と、リセットトランジスタＲＴとを備える。
【００２１】
光電変換部３は半導体基板Ｋ内に形成されている。不揮発性メモリトランジスタＭＴ１は、半導体基板Ｋ上方に形成された電荷蓄積領域であるフローティングゲートＦＧ１及びゲート電極であるコントロールゲートＣＧ１を含むＭＯＳトランジスタ構造となっている。不揮発性メモリトランジスタＭＴ２は、半導体基板Ｋ上方に形成された電荷蓄積領域であるフローティングゲートＦＧ２及びゲート電極であるコントロールゲートＣＧ２を含むＭＯＳトランジスタ構造となっている。リセットトランジスタＲＴは、光電変換部３の電荷をリセットするためのものである。不揮発性メモリトランジスタＭＴ１と不揮発性メモリトランジスタＭＴ２は、それぞれ、光電変換部３で発生した電荷を蓄積可能な電荷蓄積部として機能する。
【００２２】
不揮発性メモリトランジスタＭＴ１と不揮発性メモリトランジスタＭＴ２の各々の出力（ドレイン領域Ｄ１，Ｄ２）は、画素部列毎に設けられた出力信号線である列信号線１２に共通接続されており、この列信号線１２には読み出し回路２０が接続されている。不揮発性メモリトランジスタＭＴ１，ＭＴ２のソース領域Ｓは、画素部列毎に設けられたソース線ＳＬに共通接続されている。
【００２３】
リセットトランジスタＲＴは、リセットドレインＲＤと、ソース領域として機能する光電変換部３と、ゲート電極であるリセットゲートＲＧとを備えたＭＯＳ構造となっている。リセットドレインＲＤには、リセット電圧を供給するためのリセット電源線Ｖｃｃが接続されている。
【００２４】
不揮発性メモリトランジスタＭＴ１のコントロールゲートＣＧ１には、行方向に並ぶ画素部からなるライン毎に設けられたゲート制御線ＣＧＬ１が接続されている。各ラインのゲート制御線ＣＧＬ１は制御部４０に接続されており、ライン毎に独立に電圧を印加できるようになっている。
【００２５】
不揮発性メモリトランジスタＭＴ２のコントロールゲートＣＧ２には、ライン毎に設けられたゲート制御線ＣＧＬ２が接続されている。各ラインのゲート制御線ＣＧＬ２は制御部４０に接続されており、ライン毎に独立に電圧を印加できるようになっている。
【００２６】
リセットトランジスタＲＴのリセットゲートＲＧには、ライン毎に設けられたリセット制御線ＲＬが接続されている。各ラインのリセット制御線ＲＬは制御部４０に接続されており、ライン毎に独立に電圧を印加できるようになっている。制御部４０からリセット制御線ＲＬを介してリセットパルスが印加されることで、リセットトランジスタＲＴがオンし、光電変換部３に蓄積されている電荷がリセットトランジスタＲＴのドレインＲＤへと排出される構成となっている。
【００２７】
読み出し回路２０は、不揮発性メモリトランジスタＭＴ１のフローティングゲートＦＧ１に蓄積された電荷に応じた第一の信号と、不揮発性メモリトランジスタＭＴ２のフローティングゲートＦＧ２に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す信号読み出し手段である。
【００２８】
読み出し回路２０は、図１（ｂ）に示すように、読み出し制御部２０ａと、センスアンプ２０ｂと、プリチャージ回路２０ｃと、ランプアップ回路２０ｄと、トランジスタ２０ｅ，２０ｆと、カウント方向切替部２０ｇとを備えた構成となっている。
【００２９】
読み出し制御部２０ａは、トランジスタ２０ｅ，２０ｆのオンオフを制御する。プリチャージ回路２０ｃは、列信号線１２に所定の電圧を供給して、列信号線１２をプリチャージするための回路である。センスアンプ２０ｂは、列信号線１２の電圧を監視し、この電圧が変化したことを検出し、ランプアップ回路２０ｄにその旨を通知する。例えば、プリチャージ回路２０ｃによってプリチャージされたドレイン電圧が降下したことを検出しセンスアンプ出力を反転させる。
【００３０】
ランプアップ回路２０ｄは、Ｎ−ｂｉｔカウンタ（例えばＮ＝８〜１２）を内蔵しており、制御部４０を介して画素部１００のコントロールゲートＣＧ１，ＣＧ２に漸増または漸減するランプ波形電圧を供給すると共に、ランプ波形電圧の値に対応するカウント値（Ｎ個の１、０の組み合わせ）を出力する。
【００３１】
カウント方向切替部２０ｇは、ランプアップ回路２０ｄに内蔵されるカウンタによるカウント方向をアップカウントとダウンカウントとのいずれかに設定する制御を行う。
【００３２】
列信号線１２がプリチャージされた状態でコントロールゲートＣＧ１の電圧が不揮発性メモリトランジスタＭＴ１の閾値電圧を越えると不揮発性メモリトランジスタＭＴ１が導通し、このとき、プリチャージされていた列信号線１２の電位が降下する。これがセンスアンプ２０ｂによって検出されて反転信号が出力される。ランプアップ回路２０ｄは、この反転信号を受けた時点におけるランプ波形電圧の値に対応するカウント値を保持（ラッチ）する。これにより、デジタル値（１，０の組み合わせ）として不揮発性メモリトランジスタＭＴ１の閾値電圧を信号として読み出すことができる。
【００３３】
列信号線１２がプリチャージされた状態でコントロールゲートＣＧ２の電圧が不揮発性メモリトランジスタＭＴ２の閾値電圧を越えると不揮発性メモリトランジスタＭＴ２が導通し、このとき、プリチャージされていた列信号線１２の電位が降下する。これがセンスアンプ２０ｂによって検出されて反転信号が出力される。ランプアップ回路２０ｄは、この反転信号を受けた時点におけるランプ波形電圧の値に対応するカウント値を保持する。これにより、デジタル値として不揮発性メモリトランジスタＭＴ２の閾値電圧を信号として読み出すことができる。
【００３４】
読み出し回路２０では、不揮発性メモリトランジスタＭＴ１からの信号の読み出しと、不揮発性メモリトランジスタＭＴ２からの信号の読み出しとを連続して行い、それぞれの信号読み出し時のＮｂｉｔカウンタのカウント方向を逆にすることで、この２つの信号の差分をとった信号を、撮像信号として読み出すことを可能にしている。
【００３５】
水平シフトレジスタ５０により１つの水平選択トランジスタ３０が選択されると、その水平選択トランジスタ３０に接続されたランプアップ回路２０ｄで保持されているカウンタ値が信号線７０に出力され、これが撮像信号として出力部６０から出力される。
【００３６】
なお、不揮発性メモリトランジスタＭＴ１，ＭＴ２の閾値電圧を信号として読み出す方法としては上述したものに限らない。例えば、コントロールゲートＣＧ１とドレイン領域Ｄ１に一定の電圧を印加した場合の不揮発性メモリトランジスタＭＴ１のドレイン電流と、コントロールゲートＣＧ２とドレイン領域Ｄ２に一定の電圧を印加した場合の不揮発性メモリトランジスタＭＴ２のドレイン電流とを信号として読み出しても良い。
【００３７】
制御部４０は、不揮発性メモリトランジスタＭＴ１，ＭＴ２を制御し、光電変換部３で発生した電荷をフローティングゲートＦＧ１，ＦＧ２に注入して蓄積させる駆動を行う。不揮発性メモリトランジスタＭＴ１（ＭＴ２）では、コントロールゲートＣＧ１（ＣＧ２）に書き込みパルスが印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部３で発生した電荷がフローティングゲートＦＧ１（ＦＧ２）に注入されて蓄積されるようになっている。
【００３８】
また、制御部４０は、各画素部１００の光電変換部３で発生して蓄積された電荷を外部に排出して光電変換部３を空の状態にするリセット駆動と、フローティングゲートＦＧ１，ＦＧ２に蓄積された電荷を半導体基板に排出して消去する電荷消去駆動も行う。
【００３９】
図３は、図１に示した固体撮像素子の画素部の平面レイアウト例を示す平面模式図である。図４は、図３に示す画素部のＡ−Ａ’線断面模式図である。図５は、図３に示す画素部のＢ−Ｂ’線断面模式図である。
【００４０】
図４に示すように、光電変換部３は、Ｎ型シリコン基板１上のＰウェル層２内に形成されたＮ型不純物領域であり、このＮ型不純物領域とＰウェル層２とのＰＮ接合により、光電変換機能を実現している。この光電変換部３は、その表面に完全空乏化や暗電流抑制のためにＰ型不純物層５が形成された、所謂埋め込み型フォトダイオードとなっている。なお、Ｎ型シリコン基板１とＰウェル層２とにより上記半導体基板Ｋが構成されている。
【００４１】
隣接する画素部１００同士は、ｐウェル層２内に形成された素子分離層４によって分離されている。素子分離法には、ＬＯＣＯＳ（Local Oxidation of Silicon）法、ＳＴＩ（Shallow Trench Isolation）法、及び高濃度不純物イオン注入による方法等が適用できる。
【００４２】
不揮発性メモリトランジスタＭＴ１のソース領域Ｓは、光電変換部３の列方向隣に離間して設けられたＮ型不純物領域である。また、不揮発性メモリトランジスタＭＴ１のドレイン領域Ｄ１は、ソース領域Ｓの行方向隣に離間して設けられたＮ型不純物領域である。ソース領域Ｓとドレイン領域Ｄ１との間にはＰ型不純物領域であるチャネル領域６ａが形成されている。フローティングゲートＦＧ１は、ソース領域Ｓとドレイン領域Ｄ１との間の半導体基板上方に絶縁膜７を介して設けられており、フローティングゲートＦＧ１の上方に絶縁膜１４を介してコントロールゲートＣＧ１が設けられている。なお、チャネル領域６ａは、コントロールゲートＣＧ１に印加される電圧に応じてキャリアが流れる領域である。ここでは、ソース領域Ｓとドレイン領域Ｄ１とで挟まれた領域にＰ型不純物を注入してチャネル領域６ａを形成しているが、ここをｐウェル層２のままとしても良い。
【００４３】
不揮発性メモリトランジスタＭＴ１のドレイン領域Ｄ２は、ソース領域Ｓの行方向隣に離間して設けられたＮ型不純物領域である。ソース領域Ｓとドレイン領域Ｄ２との間にはＰ型不純物領域であるチャネル領域６ｂが形成されている。フローティングゲートＦＧ２は、ソース領域Ｓとドレイン領域Ｄ２との間の半導体基板上方に絶縁膜７を介して設けられており、フローティングゲートＦＧ２の上方に絶縁膜１４を介してコントロールゲートＣＧ２が設けられている。なお、チャネル領域６ｂは、コントロールゲートＣＧ２に印加される電圧に応じてキャリアが流れる領域である。ここでは、ソース領域Ｓとドレイン領域Ｄ２とで挟まれた領域にＰ型不純物を注入してチャネル領域６ｂを形成しているが、ここをｐウェル層２のままとしても良い。
【００４４】
コントロールゲートＣＧ１，ＣＧ２を構成する導電性材料は、例えばポリシリコンを用いることができる。リン（Ｐ）、砒素（Ａｓ）、ボロン（Ｂ）を高濃度にドープしたドープドポリシコンでも良い。あるいは、チタン（Ｔｉ）やタングステン（Ｗ）等の各種金属とシリコンを組み合わせたシリサイド（Silicide）やサリサイド（Self-alingn Silicide）でも良い。フローティングゲートＦＧ１，ＦＧ２を構成する導電性材料は、コントロールゲートＣＧ１，ＣＧ２と同じものを用いることができる。
【００４５】
図３のレイアウト例では、ソース領域Ｓとドレイン領域Ｄ１，Ｄ２が行方向に並べて配置されており、これらの間を、フローティングゲートＦＧ１，ＦＧ２及びコントロールゲートＣＧ１，ＣＧ２が列方向に延びるように細長く形成されている。コントロールゲートＣＧ１は、行方向に延びるアルミ配線であるゲート制御線ＣＧＬ１の下方まで延びており、ここで、アルミニウム等で形成されたコンタクト部１１によりゲート制御線ＣＧＬ１と接続されている。
【００４６】
コントロールゲートＣＧ２は、行方向に延びるアルミ配線であるゲート制御線ＣＧＬ２の下方まで延びており、ここで、アルミニウム等で形成されたコンタクト部１６によりゲート制御線ＣＧＬ２と接続されている。
【００４７】
ドレイン領域Ｄ１，Ｄ２上方には、列方向に延びるアルミ配線である列信号線１２の一部が延びてきており、この一部とドレイン領域Ｄ１とがアルミニウム等で形成されたコンタクト部９により電気的に接続され、この一部とドレイン領域Ｄ２とがアルミニウム等で形成されたコンタクト部１０ａにより電気的に接続されている。
【００４８】
ソース領域Ｓ上にはアルミニウム等で形成されたコンタクト部８ａが形成され、コンタクト部８ａには配線８が接続されている。配線８は、列方向に延びるアルミ配線であるリセット電源線Ｖｃｃの下を通過してソース線ＳＬの下まで延びている。配線８とソース線ＳＬはアルミニウム等で形成されたコンタクト部８ｂにより電気的に接続されている。ソース線ＳＬは、列方向に並ぶ画素部１００からなる列毎に設けられており、所定の電位（例えば接地電位）に接続されている。
【００４９】
リセットトランジスタＲＴは、ソース領域として機能する光電変換部３と、光電変換部３の列方向隣に離間して設けられたＮ型不純物領域であるドレイン領域ＲＤと、光電変換部３とドレイン領域ＲＤとの間の半導体基板上方に絶縁膜７を介して設けられたリセットゲートＲＧとを備えたＭＯＳトランジスタ構造となっている。
【００５０】
図３のレイアウト例では、リセットゲートＲＧは、行方向に延びるアルミ配線であるリセット制御線ＲＬの下に配置されており、ここで、アルミニウム等で形成されたコンタクト部ＲＧａによりリセット制御線ＲＬと接続されている。
【００５１】
ドレイン領域ＲＤ上方には、リセット電源線Ｖｃｃの一部が延びてきており、この一部とドレイン領域ＲＤとがアルミニウム等で形成されたコンタクト部ＲＤａにより電気的に接続されている。リセット電源線Ｖｃｃは、列方向に並ぶ画素部１００からなる列毎に設けられており、所定の電源電圧に接続されている。
【００５２】
なお、リセットトランジスタＲＴや不揮発性メモリトランジスタＭＴ１，ＭＴ２の配置は、図３に示したものに限らず、スペースに応じて適当に配置すれば良い。
【００５３】
各種配線の位置関係は、ゲート制御線ＣＧＬ１，ＣＧＬ２、リセット制御線ＲＬ、及び配線８よりも、ソース線ＳＬ、リセット電源線Ｖｃｃ、及び列信号線１２の方が上層に形成されたものとなっている。
【００５４】
画素部１００は、例えばタングステン等で構成された遮光膜Ｗによって、光電変換部３の一部以外の領域に光が入射しない構造になっている。図４及び図５に示したように、半導体基板上方（ソース線ＳＬ、リセット電源線Ｖｃｃ、及び列信号線１２よりも上）には光電変換部３の一部の上方に開口ＷＨが形成された遮光膜Ｗが形成されている。
【００５５】
固体撮像素子１０では、フローティングゲートＦＧ１，ＦＧ２への電荷注入効率向上を目的として、図４及び図５に示したように、光電変換部３が、遮光膜Ｗの開口ＷＨの下方だけでなく、不揮発性メモリトランジスタＭＴ１，ＭＴ２のチャネル領域６ａ，６ｂの下まで延在している。
【００５６】
図４，５に示すように、光電変換部３は、開口ＷＨ下方に形成された本体部３ａと、そこからチャネル領域６ａ（６ｂ）の下まで延びる延在部３ｂとで構成されている。なお、図４では本体部３ａと延在部３ｂとに境界線（破線）を記してあるが、これは説明のためであり、実際にはこのような境界は存在しない。
【００５７】
本体部３ａは、光を受光するために開口ＷＨの下方に形成した部分である。延在部３ｂは、ｐウェル層２内部で不揮発性メモリトランジスタＭＴ１，ＭＴ２のチャネル領域６ａ，６ｂの下まで本体部３ａから延在させた部分である。延在部３ｂは、平面視においては、本体部３ａのソース領域Ｓとドレイン領域Ｄ１，Ｄ２の間の領域に対向する位置から、該領域に向かって列方向に延びて形成されている。即ち、平面視において不揮発性メモリトランジスタＭＴ１，ＭＴ２やリセットトランジスタＲＴの形成される領域においては、不揮発性メモリトランジスタＭＴ１，ＭＴ２のチャネル領域６ａ，６ｂの下にのみ光電変換部３が存在するように、光電変換部３を形成した構成となっている。なお、チャネル領域６ａ，６ｂの下のみだけでなく、不揮発性メモリトランジスタＭＴ１，ＭＴ２の全体の下まで光電変換部３が存在するように延在部３ｂを形成した構成としても良い。
【００５８】
チャネル領域６ａ（６ｂ）は、コントロールゲートＣＧ１（ＣＧ２）及びフローティングゲートＦＧ１（ＦＧ２）の直下にある。このため、このチャネル領域６ａ（６ｂ）の下（好ましくはチャネル領域６ａ（６ｂ）と平面視で重なる範囲の全て）まで光電変換部３を延在させることで、光電変換部３の電荷をＦＮトンネル注入或いはダイレクトトンネル注入によってフローティングゲートＦＧ１（ＦＧ２）に注入する場合に、コントロールゲートＣＧ１（ＣＧ２）に印加した電圧（ＣＧ電圧）によってほぼ垂直方向に光電変換部３からフローティングゲートＦＧ１（ＦＧ２）に電界を加えることができる。これにより、光電変換部３の電荷がコントロールゲートＣＧ１（ＣＧ２）の方向に向かって加速されやすくなる。この結果、低いＣＧ電圧でトンネリングを起こさせることができる。
【００５９】
固体撮像素子１０では、チャネル領域６ａ（６ｂ）を確保しつつ、このチャネル領域６ａ（６ｂ）の下に光電変換部３を延在させているため、光電変換部３とコントロールゲートＣＧ１（ＣＧ２）との重なり部分の大きさには制限がなくなり、電界方向をほぼ垂直にすることができる。この結果、効率的にトンネル電流を発生させることができる。
【００６０】
光電変換部３は、イオン注入の際のマスクパターンの制御によって基板表面に平行な方向の長さを制御することでき、イオン注入エネルギの制御によって基板表面に垂直な方向の長さを制御することできる。このようにすることで、本体部３ａと延在部３ｂからなる光電変換部３を形成することが可能である。
【００６１】
次に、以上のように構成された固体撮像素子１０の駆動方法を説明する。
【００６２】
図６は、図１に示す固体撮像素子の駆動方法を説明するためのタイミングチャートである。図６では、任意のラインの画素部１００内の各部に供給される電圧変化を時間と共に示してある。
【００６３】
固体撮像素子１０では、撮影指示を受けると、これをスタートトリガとして、制御部４０が、全ての画素部１００のリセットトランジスタＲＴのリセットゲートＲＧにリセットパルスを供給すると共に、全ての画素部１００のコントロールゲートＣＧ１，ＣＧ２にリセットパルスと逆極性の電圧を供給する。これにより、光電変換部３に蓄積されていた不要電荷がリセットトランジスタＲＴのドレインＲＤに排出されると共に、フローティングゲートＦＧ１，ＦＧ２に蓄積されていた電荷も、光電変換部３を介してドレインＲＤに排出されて、フローティングゲートＦＧ１，ＦＧ２は空の状態となる。リセットパルスの印加が終了すると、光電変換部３にはリセット動作によるリセットノイズ電荷が蓄積された状態となる。
【００６４】
リセットパルスの印加が終了すると、制御部４０は、全ての画素部１００のコントロールゲートＣＧ１，ＣＧ２に書き込みパルス（例えば７Ｖの電圧）を同時に印加して、光電変換部３に蓄積されているリセットノイズ電荷をフローティングゲートＦＧ１，ＦＧ２に注入する。
【００６５】
全ての画素部１００のコントロールゲートＣＧ１，ＣＧ２への書き込みパルスの印加が終了すると、全ての画素部１００で露光期間（電荷蓄積期間）が開始される。
【００６６】
露光期間の終了直前、制御部４０は、全ての画素部１００のコントロールゲートＣＧ１に書き込み電圧（例えば７Ｖ）を供給して、露光期間開始から現時点までに光電変換部３で発生した電荷をフローティングゲートＦＧ１に注入する。この書き込み電圧の印加中も、光電変換部３には光が入射しているため、この光に応じて光電変換部３で発生した電荷もフローティングゲートＦＧ１に注入される。光電変換部３に蓄積された電荷は、本体部３ａから延在部３ｂに移動し、この延在部３ｂからチャネル領域６ａを介してフローティングゲートＦＧ１へと注入される。
【００６７】
コントロールゲートＣＧ１への書き込み電圧の印加が終了すると露光期間が終了する。そして、露光期間終了後、読み出し制御部２０ａがトランジスタ２０ｆをオンして列信号線１２をプリチャージする。次に、読み出し制御部２０ａがトランジスタ２０ｅをオンして、列信号線１２とセンスアンプ２０ｂとを導通する。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ２へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。
【００６８】
ランプ波形電圧の印加後、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ２のドレイン電位が降下すると、その時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。読み出し回路２０のＮ−ｂｉｔカウンタは、カウント方向切替部２０ｇの制御により、例えばカウント値“０”を初期値として、初期値からダウンカウントし、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ２のドレイン電位が降下した時点でのカウント値（以下、第一のカウント値という）を保持する。
【００６９】
次に、ランプアップ回路２０ｄがコントロールゲートＣＧ１へのランプ波形電圧の印加を停止し、トランジスタ２０ｆをオフする。この状態で、読み出し制御部２０ａがトランジスタ２０ｆを再びオンして、列信号線１２をプリチャージする。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ１へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。
【００７０】
ランプ波形電圧の印加後、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ１のドレイン電位が降下すると、その時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。読み出し回路２０のＮ−ｂｉｔカウンタは、カウント方向切替部２０ｇの制御により、先に保持された第一のカウント値を初期値として、該初期値からアップカウントし、１ライン目の不揮発性メモリトランジスタＭＴ１のドレイン電位が降下した時点でのカウント値を保持する。そして、このカウント値が撮像信号として出力アンプ６０から出力される。
【００７１】
第一のカウント値はマイナスとなっているため、このアップカウントにより、リセットノイズ電荷と露光期間中に光電変換部３で発生した電荷とを併せた電荷に応じた信号から、リセットノイズ電荷に応じた信号を減算した信号、つまり、露光期間中に光電変換部３で発生した電荷に応じた信号のみを撮像信号として読み出すことができる。なお、アップカウントとダウンカウントを組み合わせる方法の例については、特開２００７−６００８０号公報にも開示されている。
【００７２】
２ライン目以降の画素部１００についても同様の駆動が行われ、全ラインから撮像信号が出力される。その後、制御部４０が、全ての画素部１００のコントロールゲートＣＧ１，ＣＧ２に負極性の消去電圧を印加し、半導体基板に正極性の電圧を印加する。これによりフローティングゲートＦＧ１，ＦＧ２に蓄積されていた電荷は、半導体基板に引き抜かれて消去される。
【００７３】
図７は、撮像動作中の不揮発性メモリトランジスタＭＴ１，ＭＴ２の閾値電圧の分布の変化を示した図である。図７に示すように、フローティングゲートＦＧ１，ＦＧ２の電荷を消去した直後と、電荷を消去してからリセットノイズ電荷を注入した後とでは、リセットノイズ電荷を注入した後の方が閾値電圧の分布幅は狭くなる。このように閾値電圧のばらつきを抑制した状態で、露光期間中に光電変換部３で発生した電荷をフローティングゲートＦＧ１に注入することができるため、露光期間中に発生した電荷による不揮発性メモリトランジスタＭＴ１の閾値電圧の変化のばらつきも小さいものとなり、画像のむらを抑えることができる。また、フローティングゲートＦＧ１とフローティングゲートＦＧ２のいずれにも、リセットノイズ電荷が同じ量だけ注入されており、光電変換部３のリセット完了後にフローティングゲートＦＧ１に蓄積された電荷に応じた信号から、光電変換部３のリセット完了後にフローティングゲートＦＧ２に蓄積された電荷に応じた信号を減算する処理が読み出し回路２０により行われるため、リセットノイズを除去した撮像信号を得ることができる。このように、固体撮像素子１０によれば、閾値電圧のばらつきに起因する画質劣化と、フローティングゲート中の電荷消去時又はフォトダイオードリセット時に発生するノイズを抑制することができる。
【００７４】
また、固体撮像素子１０によれば、光電変換部３の電荷をリセットした後に、フローティングゲートＦＧ１とフローティングゲートＦＧ２にリセットノイズ電荷を注入する処理を追加するだけでよいため、駆動ステップが複雑となることはなく、撮像、信号処理速度の向上を図ることができる。
【００７５】
また、固体撮像素子１０によれば、不揮発性メモリトランジスタＭＴ１のチャネル領域６ａと不揮発性メモリトランジスタＭＴ２のチャネル領域６ｂの下に光電変換部３が存在することになるため、遮光膜開口ＷＨから入った光に応じて光電変換部３で発生した電荷を、光電変換部３のチャネル領域６ａ，６ｂとの重なり部分から該チャネル領域６ａ，６ｂを介してフローティングゲートＦＧ１，ＦＧ２へと効率的に注入することができ、感度向上を図ることができる。
【００７６】
なお、制御部４０は、露光期間中に光電変換部３で発生した電荷の蓄積先を、不揮発性メモリトランジスタＭＴ１と不揮発性メモリトランジスタＭＴ２とで一定期間毎に交互に切り替えるようにすることが好ましい。露光期間中に光電変換部３で発生した電荷の蓄積先を、不揮発性メモリトランジスタＭＴ２にした場合には、不揮発性メモリトランジスタＭＴ１からの信号をダウンカウントによって先に読み出し、その後、不揮発性メモリトランジスタＭＴ２からの信号をアップカウントによって読み出して撮像信号を出力するようにすれば良い。
【００７７】
また、以上の説明では、リセットノイズ電荷のみが蓄積されたフローティングゲートＦＧ２からの信号の読み出しを先に行うものとしたが、フローティングゲートＦＧ１からの信号の読み出しの後に、フローティングゲートＦＧ２からの信号の読み出しを行うものとしても良い。また、フローティングゲートＦＧ２からの信号の読み出し時にカウント方向をダウンカウントとし、フローティングゲートＦＧ１からの信号の読み出し時にカウント方向をアップカウントとしたが、これは逆であっても良い。いずれであっても、フローティングゲートＦＧ１に蓄積された電荷に応じた信号とフローティングゲートＦＧ２に蓄積された電荷に応じた信号との差分を撮像信号として読み出すことが可能である。
【００７８】
また、固体撮像素子１０では、リセットノイズを効果的になくすため、不揮発性メモリトランジスタＭＴ１のチャネル長及びチャネル幅と、不揮発性メモリトランジスタＭＴ２のチャネル長及びチャネル幅は同一となるように設計しておくことが好ましい。
【００７９】
また、以上の説明では、不揮発性メモリトランジスタＭＴ１，ＭＴ２としてフローティングゲートＦＧ１，ＦＧ２を有するＭＯＳトランジスタを例にしたが、不揮発性メモリトランジスタＭＴ１，ＭＴ２にはＭＯＳ構造以外の構造も採用することができる。例えば、フローティングゲートＦＧ１，ＦＧ２を窒化膜にし、コントロールゲートＣＧ１，ＣＧ２を該窒化膜上に直接形成したＭＮＯＳ型のトランジスタ構造や、フローティングゲートＦＧ１，ＦＧ２を窒化膜にしたＭＯＮＯＳ型のトランジスタ構造であっても良い。いずれの場合も、窒化膜が電荷を蓄積する電荷蓄積領域として機能する。
【００８０】
また、以上の説明では、取り扱い電荷（信号として取り出す電荷）が電子の場合を想定しているが、取り扱い電荷が正孔の場合でも考え方は一緒である。取り扱い電荷が正孔の場合には、図面においてＮ型領域とＰ型領域を入れ替え、各部に印加する電圧の極性を逆にすれば良い。
【００８１】
以下、図１に示した固体撮像素子１０の変形例について説明する。
【００８２】
（第一の変形例）
図８は、図１に示した固体撮像素子の画素部の第一の変形例を示した等価回路図である。図８において図２と同じ構成には同一符号を付してある。図８に示した固体撮像素子と図２に示した固体撮像素子との違いは、列方向に並ぶ画素部からなる列毎に、読み出し回路２０を１つではなく２つ設けた点である。図８に示した固体撮像素子では、不揮発性メモリトランジスタＭＴ１の出力（ドレイン領域Ｄ１）と、不揮発性メモリトランジスタＭＴ２の出力（ドレイン領域Ｄ２）とに、それぞれ別の列信号線１２ａ，１２ｂが接続され、列信号線１２ａ，１２ｂのそれぞれに、読み出し回路２０が接続された構成となっている。
【００８３】
図８に示した読み出し回路２０は、図１（ｂ）に示した構成からカウント方向切替部２０ｇを削除した構成であり、ランプアップ回路２０ｄに内蔵されるＮ−ｂｉｔカウンタは、例えば初期値を“０”としたアップカウントを行って、列信号線１２ａ，１２ｂの電位が変化したときのランプ波形電圧の値に対応するカウント値を保持するものとなっている。
【００８４】
図８に示した固体撮像素子では、さらに、列毎に差分回路２１が設けられている。差分回路２１は、対応する列の２つの読み出し回路２０に接続され、２つの読み出し回路２０から読み出された２つの撮像信号の差分を演算するものである。演算して得られた撮像信号は、水平シフトレジスタ５０の制御により、選択トランジスタ３０、信号線７０を介して出力部６０から出力される。
【００８５】
以上のように構成された固体撮像素子の撮像動作を説明する。露光期間で発生した電荷がフローティングゲートＦＧ１に蓄積されるまでの動作は図６で説明したのと同じである。
【００８６】
フローティングゲートＦＧ１への電荷注入終了後、列信号線１２ａに接続された読み出し回路２０により信号の読み出しが行われる。まず、読み出し制御部２０ａがトランジスタ２０ｆをオンして、列信号線１２ａをプリチャージする。次に、読み出し制御部２０ａがトランジスタ２０ｅをオンして、列信号線１２ａとセンスアンプ２０ｂとを導通する。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ１へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。そして、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ１のドレイン電位が降下した時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。
【００８７】
次に、列信号線１２ｂに接続された読み出し回路２０により信号の読み出しが行われる。まず、読み出し制御部２０ａがトランジスタ２０ｆをオンして、列信号線１２ｂをプリチャージする。次に、読み出し制御部２０ａがトランジスタ２０ｅをオンして、列信号線１２ｂとセンスアンプ２０ｂとを導通する。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ２へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。そして、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ２のドレイン電位が降下した時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。
【００８８】
次に、差分回路２１により、列信号線１２ａに接続された読み出し回路２０で保持されたカウント値から、列信号線１２ｂに接続された読み出し回路２０で保持されたカウント値が減算され、これが撮像信号として出力される。
【００８９】
２ライン目以降の画素部１００についても同様の駆動が行われて全ラインから撮像信号が出力される。全ラインから撮像信号が出力された後、制御部４０は、全ての画素部１００のコントロールゲートＣＧ１，ＣＧ２に負極性の消去電圧を印加し、半導体基板に正極性の電圧を印加する。これによりフローティングゲートＦＧ１，ＦＧ２に蓄積されていた電荷は、半導体基板に引き抜かれて消去される。
【００９０】
以上のように、図８に示した構成であっても、閾値電圧のばらつきと、フローティングゲート中の電荷消去時又はフォトダイオードリセット時に発生するノイズを抑制して画質向上を図ることができる。図２に示した構成は、不揮発性メモリトランジスタＭＴ１と不揮発性メモリトランジスタＭＴ２とで読み出し回路２０を共通化した構成であるため、図８に示した構成よりも回路規模を縮小できる利点がある。
【００９１】
（第二の変形例）
図９は、図１に示した固体撮像素子の画素部の第二の変形例を示した等価回路図である。この変形例では、図２に示した不揮発性メモリトランジスタＭＴ１を、フローティングゲートＦＧ１への電荷の書き込み用の書き込みトランジスタＷＴ１と、フローティングゲートＦＧ１に蓄積された電荷に応じた不揮発性メモリトランジスタＭＴ１の閾値電圧を検出するための読み出しトランジスタＲＴ１との２つで構成し、それぞれでフローティングゲートＦＧ１を共有した特許文献１に記載のような構成となっている。不揮発性メモリトランジスタＭＴ２も同様に、書き込みトランジスタＷＴ２と読み出しトランジスタＲＴ２とで構成され、それぞれのトランジスタでフローティングゲートＦＧ２を共有した構造となっている。
【００９２】
また、図９では、光電変換部３と書き込みトランジスタＷＴ１，ＷＴ２のソース領域とが接続された構成としている。また、読み出しトランジスタＲＴ１，ＲＴ２のドレイン領域が列信号線１２に共通接続され、列信号線１２に図１（ｂ）に示した読み出し回路２０が接続された構成となっている。書き込みトランジスタＷＴ１のゲート電極（書き込みコントロールゲート）はＷＣＧ１で示し、書き込みトランジスタＷＴ２のゲート電極（書き込みコントロールゲート）はＷＣＧ２で示し、読み出しトランジスタＲＴ１のゲート電極（読み出しコントロールゲート）はＲＣＧ１で示し、読み出しトランジスタＲＴ２のゲート電極（読み出しコントロールゲート）はＲＣＧ２で示してある。書き込みコントロールゲートＷＣＧ１には配線ｗｃｇ１が接続され、書き込みコントロールゲートＷＣＧ２には配線ｗｃｇ２が接続され、読み出しコントロールゲートＲＣＧ１には配線ｒｃｇ１が接続され、読み出しコントロールゲートＲＣＧ２には配線ｒｃｇ２が接続されている。配線ｗｃｇ１，ｗｃｇ２，ｒｃｇ１，ｒｃｇ２は、それぞれ行方向に並ぶ画素部１００のライン毎に設けられ、制御部４０によって電圧を印加できるようになっている。
【００９３】
図１０は、図９に示した等価回路図の平面レイアウト例を示した図である。図１０では、行方向に隣接する２つの画素部１００を図示している。各ラインは、図１０に示した２つの画素部１００のパターンが、行方向に複数配列されたものとなっている。図１０に示す２つの画素部はリセットトランジスタＲＴのドレイン３２を境に左右対称となっているため、以下では左側の画素部１００についてのみ説明する。
【００９４】
画素部１００のＰウェル層には、光電変換部３が形成され、その左隣には少し離間して読み出しトランジスタＲＴ１のドレイン３４と、読み出しトランジスタＲＴ１，ＲＴ２で共通化されたソース３３と、読み出しトランジスタＲＴ２のドレイン３５とが列方向に並べて形成されている。また、光電変換部３の右隣には少し離間してリセットトランジスタＲＴのドレイン３２が形成されている。
【００９５】
Ｐウェル層上には図示しない絶縁膜が形成されており、この上にフローティングゲートＦＧ１とフローティングゲートＦＧ２が形成されている。フローティングゲートＦＧ１は、光電変換部３の上辺から左辺に沿ってドレイン３４とソース３３との間の上方まで延びて形成されている。フローティングゲートＦＧ２は、光電変換部３の下辺から左辺に沿ってドレイン３５とソース３３との間の上方まで延びて形成されている。
【００９６】
フローティングゲートＦＧ１，ＦＧ２の上には絶縁膜が設けられ、この上層に書き込みコントロールゲートＷＣＧ１，ＷＣＧ２、読み出しコントロールゲートＲＣＧ１，ＲＣＧ２、リセットゲートＲＧが形成されている。
【００９７】
書き込みコントロールゲートＷＣＧ１はフローティングゲートＦＧ１と重なるように形成されている。読み出しコントロールゲートＲＣＧ１は、ドレイン３４とソース３３との間の上方のフローティングゲートＦＧ１と重なるように形成されている。
【００９８】
書き込みコントロールゲートＷＣＧ２はフローティングゲートＦＧ２と重なるように形成されている。読み出しコントロールゲートＲＣＧ２は、ドレイン３５とソース３３との間の上方のフローティングゲートＦＧ２と重なるように形成されている。
【００９９】
リセットゲートＲＧは、光電変換部３とドレイン３２との間の上方に形成されている。なお、図１０のレイアウト例では、リセットトランジスタＲＴのドレイン３２が隣接する２つの画素部１００で共通化されており、リセットゲートＲＧは、隣の画素部１００の光電変換部３とドレイン３２との間の上方にも延びて形成されている。
【０１００】
書き込みコントロールゲートＷＣＧ１，ＷＣＧ２、読み出しコントロールゲートＲＣＧ１，ＲＣＧ２、リセットゲートＲＧの上層には絶縁膜を介して、行方向に延びるグローバル配線（読み出し制御線ｒｃｇ１、書き込み制御線ｗｃｇ１、書き込み制御線ｗｃｇ２、読み出し制御線ｒｃｇ２、及びリセット線ＲＬ）が形成されている。
【０１０１】
読み出し制御線ｒｃｇ１と書き込み制御線ｗｃｇ１は、画素部１００のラインの上側部に行方向に延びて形成されている。書き込み制御線ｗｃｇ２と読み出し制御線ｒｃｇ２とリセット線ＲＬは、画素部１００のラインの下側部に行方向に延びて形成されている。
【０１０２】
読み出しコントロールゲートＲＣＧ１は、読み出し制御線ｒｃｇ１下方まで延びており、ここでコンタクトビア３８を介して読み出し制御線ｒｃｇ１と電気的に接続されている。書き込みコントロールゲートＷＣＧ１は、書き込み制御線ｗｃｇ１下方まで延びており、ここでコンタクトビア３７を介して書き込み制御線ｗｃｇ１と電気的に接続されている。
【０１０３】
読み出しコントロールゲートＲＣＧ２は、読み出し制御線ｒｃｇ２下方まで延びており、ここでコンタクトビア３９を介して読み出し制御線ｒｃｇ２と電気的に接続されている。書き込みコントロールゲートＷＣＧ２は、書き込み制御線ｗｃｇ２下方まで延びており、ここでコンタクトビア３６を介して書き込み制御線ｗｃｇ２と電気的に接続されている。
【０１０４】
リセットゲートＲＧは、リセット線ＲＬ下方まで延びており、ここでコンタクトビアＲＧａを介してリセット線ＲＬと電気的に接続されている。
【０１０５】
読み出し制御線ｒｃｇ１、書き込み制御線ｗｃｇ１、書き込み制御線ｗｃｇ２、読み出し制御線ｒｃｇ２、及びリセット線ＲＬ上には絶縁膜が形成され、この上層に、列方向に延びるグローバル配線（列信号線１２、ソース線ＳＬ、リセットドレイン線Ｖｃｃ）が形成されている。
【０１０６】
列信号線１２とソース線ＳＬは画素部１００の列毎に設けられ、リセットドレイン線Ｖｃｃは２列に１つ設けられている。
【０１０７】
列信号線１２は、ドレイン３４の上方まで延びており、ここでコンタクトビア３４ａを介してドレイン３４と電気的に接続されている。列信号線１２は、ドレイン３５の上方にも延びており、ここでコンタクトビア３５ａを介してドレイン３５と電気的に接続されている。
【０１０８】
ソース線ＳＬは、ソース３３の上方まで延びており、ここでコンタクトビア３３ａを介してソース３３と電気的に接続されている。
【０１０９】
リセットドレイン線Ｖｃｃは、ドレイン３２の上方を通過するように形成されており、ドレイン３２の上方でコンタクトビア３２ａを介してドレイン３２と電気的に接続されている。
【０１１０】
なお、図１０のレイアウト例では、書き込みトランジスタＷＴ１，ＷＴ２のドレインを省略し、書き込みトランジスタＷＴ１，ＷＴ２を、それぞれ、ソース（ドレインと兼用）が光電変換部３に接続された２端子構成のＭＯＳトランジスタとしている。２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチングや信号増幅のようなアクティブ（能動）デバイスでは存在しない。
【０１１１】
一般的な固体撮像素子における画素選択、リセット、信号記録、及び読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらしていない。
【０１１２】
図１０の固体撮像素子の構造は、書き込みトランジスタＷＴ１と読み出しトランジスタＲＴ１とでフローティングゲートＦＧ１を共有した構造をとっているため、書き込みトランジスタＷＴ１は専ら書き込み（フローティングゲートＦＧ１への電荷注入及び記録）という単一動作及び一方向のみの電荷移動しか求められておらず、信号読み出し時には、上記共有ＦＧ構造によって、隣接する読み出しトランジスタＲＴ１側においても信号の読み出しを行えるので、書き込みトランジスタＷＴ１が２端子構造であっても動作上は何ら問題がないことが分かった。これは、書き込みトランジスタＷＴ２についても同様である。
【０１１３】
図１０に示した固体撮像素子では、画素部１００内に複数の読み出し部を形成する必要があるため、設計自由度は低下してしまう。そこで、書き込みトランジスタＷＴ１，ＷＴ２を、光電変換部１１に接続されたソースと書き込みコントロールゲートとの２端子構造とすることで、構成の簡略化を図ることが有効となる。これに加えて、図１０の例では、読み出しトランジスタＲＴ１と読み出しトランジスタＲＴ２のソースも共通化し、更に、隣接する２つの画素部１００のリセットトランジスタＲＴも共通化している。このため、画素部１００のサイズやチップサイズを小さくすることができ、多画素化や小型化等が実現可能となる。
【０１１４】
図９に示した固体撮像素子の撮像動作は、図１に示したものと同様である。具体的には、光電変換部３をリセットした後に、書き込みコントロールゲートＷＣＧ１，ＷＣＧ２に書き込み電圧を印加してリセットノイズ電荷をフローティングゲートＦＧ１，ＦＧ２に蓄積する。次いで、露光期間中に発生した電荷をフローティングゲートＦＧ１に蓄積する。電荷の蓄積が終了すると、読み出し回路２０が、読み出しトランジスタＲＴ２の閾値電圧を信号として読み出し、その後、読み出しトランジスタＲＴ１の閾値電圧を信号として読み出すことで、撮像信号が出力される。
【０１１５】
このように、図９に示した共有ＦＧ構造であっても、閾値電圧のばらつきと、フローティングゲート中の電荷消去時又はフォトダイオードリセット時に発生するノイズを抑制して高画質撮像を可能にすることができる。なお、図１０に示した構成においても、書き込みトランジスタＷＴ１のフローティングゲートＦＧ１及びチャネル領域と書き込みトランジスタＷＴ２のフローティングゲートＦＧ２及びチャネル領域を遮光膜によって遮光し、光電変換部３を、書き込みトランジスタＷＴ１のチャネル領域と書き込みトランジスタＷＴ２のチャネル領域の下まで延在させた構成とすることで、電荷注入効率を向上させることができる。
【０１１６】
以上のように、本明細書には次の事項が開示されている。
【０１１７】
開示された固体撮像素子は、画素部を複数有する固体撮像素子であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部と第二の電荷蓄積部とを有し、前記光電変換部のリセット後に、前記光電変換部で発生した電荷を前記第一の電荷蓄積部及び前記第二の電荷蓄積部の各々に同時に蓄積し、次いで、露光期間中に前記光電変換部で発生した電荷を前記第一の電荷蓄積部に蓄積する書き込み手段と、前記第一の電荷蓄積部に蓄積された電荷に応じた第一の信号と、前記第二の電荷蓄積部に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す信号読み出し手段とを備える。
【０１１８】
この構成により、ノイズを抑制した撮像信号を得ることができ、高画質化を図ることができる。
【０１１９】
開示された固体撮像素子は、前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、前記第二の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々が、前記書き込み手段によって前記電荷が蓄積される領域である。
【０１２０】
この構成により、光電変換部のリセット後に第一の電荷蓄積領域及び第二の電荷蓄積領域の各々に光電変換部の電荷が蓄積されるため、各画素部のトランジスタの閾値電圧のバラツキの正規分布を狭くすることができる。このように正規分布を狭くした状態で第一の信号と第二の信号の差分が撮像信号として出力されるため、閾値電圧のばらつきと、フローティングゲート中の電荷消去時又はフォトダイオードリセット時に発生するノイズを抑制した撮像信号を得ることができ、高画質化を図ることができる。
【０１２１】
開示された固体撮像素子は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである。
【０１２２】
この構成により、ノイズを更に抑えることが可能となる。
【０１２３】
開示された固体撮像素子は、前記半導体基板上方に設けられ、前記光電変換部の一部の上方に開口が形成された遮光膜を備え、前記第一のトランジスタの前記第一の電荷蓄積領域及びチャネル領域と前記第二のトランジスタの前記第二の電荷蓄積領域及びチャネル領域が前記遮光膜によって覆われており、前記光電変換部が、前記第一のトランジスタのチャネル領域と前記第二のトランジスタのチャネル領域の下まで延在している。
【０１２４】
この構成により、第一のトランジスタと第二のトランジスタのチャネル領域の下に光電変換部が存在することになるため、遮光膜開口から入った光に応じて光電変換部で発生した電荷を、光電変換部のチャネル領域との重なり部分から該チャネル領域を介して電荷蓄積部へと効率的に注入することができる。
【０１２５】
開示された固体撮像素子は、前記第一のトランジスタのチャネル長及びチャネル幅と前記第二のトランジスタのチャネル長及びチャネル幅とが同一となっている。
【０１２６】
この構成により、更なる高画質化を図ることができる。
【０１２７】
開示された固体撮像素子は、前記信号読み出し手段が、前記第一のトランジスタと前記第二のトランジスタとに共通接続された出力信号線に接続された１つの回路で構成されている。
【０１２８】
開示された固体撮像素子は、前記書き込み手段が、前記露光期間中に前記光電変換部で発生した電荷の蓄積先を、前記第一の電荷蓄積部と前記第二の電荷蓄積部とで一定期間毎に交互に切り替える。
【０１２９】
この構成により、固体撮像素子の長寿命化が期待できる。
【０１３０】
開示された撮像装置は前記固体撮像素子を備える。
【０１３１】
この構成により、回路規模を小さくすることができる。
【０１３２】
開示された撮像方法は、画素部を複数有する固体撮像素子を用いた撮像方法であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部と第二の電荷蓄積部とを有し、前記光電変換部のリセット後に、前記光電変換部で発生した電荷を前記第一の電荷蓄積部及び前記第二の電荷蓄積部の各々に同時に蓄積し、次いで、露光期間中に前記光電変換部で発生した電荷を前記第一の電荷蓄積部に蓄積する書き込みステップと、前記第一の電荷蓄積部に蓄積された電荷に応じた第一の信号と、前記第二の電荷蓄積部に蓄積された電荷に応じた第二の信号との差分を撮像信号として読み出す信号読み出しステップとを備える。
【０１３３】
開示された撮像方法は、前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、前記第二の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々が、前記書き込み手段によって前記電荷が蓄積される領域である。
【０１３４】
開示された撮像方法は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである。
【０１３５】
開示された撮像方法は、前記書き込みステップでは、前記露光期間中に前記光電変換部で発生した電荷の蓄積先を、前記第一の電荷蓄積部と前記第二の電荷蓄積部とで一定期間毎に交互に切り替える。
【符号の説明】
【０１３６】
３  光電変換部
１０  固体撮像素子
２０  読み出し回路
４０  制御部
１００  画素部
ＲＴ  リセットトランジスタ
ＷＴ１，ＷＴ２  不揮発性メモリトランジスタ
ＦＧ１，ＦＧ２  フローティングゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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