(57)【要約】【課題】容量素子を構成する第１電極及び第２電極を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも容量ばらつきを抑制できる半導体装置を提供する。【解決手段】複数の配線層Ｌ１〜Ｌ５のそれぞれは、絶縁膜１０３〜１０６と、当該絶縁膜中に相互に離隔し且つ向かい合うように埋め込まれた第１電極１０１及び第２電極１０２とを有する。一の配線層の第１電極１０１と、その上方又は下方に設けられた他の配線層の第２電極１０２とは相互に向かい合うように配置されている。一の配線層の第１電極１０１の幅と、他の配線層の第２電極１０２の幅とは異なっている。【選択図】図１
2010212629.tif 000002
【特許請求の範囲】
【請求項１】
相互に積層された複数の配線層を備えた半導体装置であって、
前記複数の配線層のそれぞれは、絶縁膜と、当該絶縁膜中に相互に離隔し且つ向かい合うように埋め込まれた第１電極及び第２電極とを有し、
前記複数の配線層において、一の配線層の前記第１電極とその上方又は下方に設けられた他の配線層の前記第１電極とは電気的に接続されていると共に、前記一の配線層の前記第２電極と前記他の配線層の前記第２電極とは電気的に接続されており、
前記一の配線層の前記第１電極と前記他の配線層の前記第２電極とは相互に向かい合うように配置されていると共に、前記一の配線層の前記第２電極と前記他の配線層の前記第１電極とは相互に向かい合うように配置されており、
前記一の配線層の前記第１電極の幅と、前記他の配線層の前記第２電極の幅とは異なっていると共に、前記一の配線層の前記第２電極の幅と、前記他の配線層の前記第１電極の幅とは異なっていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記一の配線層の前記第１電極と前記他の配線層の前記第１電極とは、前記一の配線層又は前記他の配線層に設けられた第１ビアにより電気的に接続されており、
前記一の配線層の前記第２電極と前記他の配線層の前記第２電極とは、前記一の配線層又は前記他の配線層に設けられた第２ビアにより電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記複数の配線層の積層方向から見て、前記一の配線層の前記第１電極及び前記他の配線層の前記第２電極のうち小さい幅を有する電極の配置領域の全体が、前記一の配線層の前記第１電極及び前記他の配線層の前記第２電極のうち大きい幅を有する電極の配置領域に含まれていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記一の配線層の前記第１電極の幅をａとし、前記他の配線層の前記第２電極の幅をｂとしたとき、
前記一の配線層の前記第２電極の幅はｂであり、前記他の配線層の前記第１電極の幅はａであることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記一の配線層の前記第１電極の幅をａとし、前記他の配線層の前記第２電極の幅をｂとしたとき、
前記一の配線層の前記第２電極の幅はａであり、前記他の配線層の前記第２電極の幅はｂであることを特徴とする半導体装置。
【請求項６】
請求光１〜５のいずれか１項に記載の半導体装置において、
前記複数の配線層の層数は３層以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、容量素子を有する半導体装置の配線構造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路として、例えばアナログＩＣ（Integrated Circuit）と呼称される半導体集積回路が知られている。このアナログＩＣにおいては、小面積で大容量の容量素子の搭載が要望されている。容量素子の容量は、第１電極と第２電極との間における誘電体膜の有効面積に比例し、当該誘電体膜の膜厚に反比例するため、誘電体膜の膜厚を一定とした場合には誘電体膜の有効面積を増加して大容量化を図る必要がある。
【０００３】
しかしながら、従来の容量素子は、１つの第１電極と１つの第２電極とによって平面的に誘電体膜をはさみこんだ構造を有しているため、誘電体膜の有効面積の増加に伴って容量素子の占有面積が増加してしまう。すなわち、従来の容量素子においては、小面積で大容量化を図ることが困難である。
【０００４】
前述の問題を解決するための従来技術（特許文献１参照）について、図面を参照しながら説明する。
【０００５】
図８に示すように、従来の半導体装置においては、半導体基板１０上に、相互に向かい合う第１電極１３及び第２電極１４が埋め込まれた層間絶縁膜１１が形成されており、層間絶縁膜１１上に、相互に向かい合う第１電極１７及び第２電極１８が埋め込まれた層間絶縁膜１５が形成されている。すなわち、平面方向（横方向）において、第１電極１３（１３Ｂ、１３Ｃ）及び第２電極１４（１４Ｂ、１４Ｃ）は層間絶縁膜１１を挟んで相互に向かい合うように配置されていると共に第１電極１７（１７Ｂ、１７Ｃ）及び第２電極１８（１８Ｂ、１８Ｃ）は層間絶縁膜１５を挟んで相互に向かい合うように配置されている。また、厚さ方向（縦方向）において、第１電極１３及び第２電極１８は層間絶縁膜１５を挟んで相互に向かい合うように配置されていると共に第２電極１４及び第１電極１７は層間絶縁膜１５を挟んで相互に向かい合うように配置されている。以上のように、相互に向かい合う第１電極１３及び第２電極１４、相互に向かい合う第１電極１７及び第２電極１、相互に向かい合う第１電極１３及び第２電極１８、並びに相互に向かい合う第２電極１４及び第１電極１７によってそれぞれ容量素子Ｃが構成されている。
【０００６】
図８に示す従来の半導体装置によると、第１電極（１３、１７）と第２電極（１４、１８）とによって挟まれる誘電体膜（層間絶縁膜１１、１５）を平面方向及び厚さ方向にそれぞれ設けることができるので、容量素子Ｃの占有面積を増加させることなく、第１電極と第２電極との間における誘電体膜の有効面積を増加させることができる。
【０００７】
また、図８に示す従来の半導体装置によると、通常の半導体装置の配線層を第１電極及び第２電極に用いることが可能となるため、容量素子形成のために新たに製造工程を追加する必要がないので、製造コストの増加なく、容量素子を有する半導体装置を提供することができる。
【特許文献１】特開２００１−１７７０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図８に示す従来の半導体装置によると、平面方向（横方向）及び厚さ方向（縦方向）のそれぞれにおいて互いに向かい合うように第１電極及び第２電極を複数配置する際に、第１電極又は第２電極のパターンを形成するためのリソグラフィ工程で重ね合わせズレが生じる結果、厚さ方向における第１電極及び第２電極の対向幅（互いにオーバーラップする幅）にばらつきが生じてしまう。このため、厚さ方向において互いに向かい合う第１電極及び第２電極によって形成される容量にばらつきが発生し、その結果、容量素子の総容量にもばらつきが発生するので、容量精度が劣化してしまう。この容量精度の劣化は、スイッチトキャパシタ（switched capacitor）回路などのアナログ回路の特性不良を招くので、アナログＩＣの製品不良が生じてしまう。
【０００９】
前記に鑑み、本発明は、容量素子を有する半導体装置において、容量素子を構成する第１電極及び第２電極を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも容量ばらつきを抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者らは、ＭＯＳ（metal oxide semiconductor）トランジスタ等の能動素子の他に、容量素子等の受動素子も同一ＬＳＩ（large-scale integration ）チップに搭載された半導体装置を対象として、誘電体膜を挟みこむ第１電極及び第２電極を平面方向（横方向）及び厚さ方向（縦方向）において互いに向かい合うように複数配置する際に、厚さ方向において互いに向かい合う第１電極及び第２電極のそれぞれの幅を互いに異なる幅に設定するという発明を想到した。
【００１１】
すなわち、本発明に係る半導体装置は、相互に積層された複数の配線層を備えた半導体装置であって、前記複数の配線層のそれぞれは、絶縁膜と、当該絶縁膜中に相互に離隔し且つ向かい合うように埋め込まれた第１電極及び第２電極とを有し、前記複数の配線層において、一の配線層の前記第１電極とその上方又は下方に設けられた他の配線層の前記第１電極とは電気的に接続されていると共に、前記一の配線層の前記第２電極と前記他の配線層の前記第２電極とは電気的に接続されており、前記一の配線層の前記第１電極と前記他の配線層の前記第２電極とは相互に向かい合うように配置されていると共に、前記一の配線層の前記第２電極と前記他の配線層の前記第１電極とは相互に向かい合うように配置されており、前記一の配線層の前記第１電極の幅と、前記他の配線層の前記第２電極の幅とは異なっていると共に、前記一の配線層の前記第２電極の幅と、前記他の配線層の前記第１電極の幅とは異なっている。
【００１２】
本発明に係る半導体装置によると、一の配線層の第１電極の幅と、他の配線層の第２電極の幅とは異なっている。言い換えると、厚さ方向において互いに向かい合う第１電極及び第２電極のそれぞれの幅が互いに異なる幅に設定されている。このため、第１電極及び第２電極を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも、小さい幅を有する電極の配置領域の全体が、大きい幅を有する電極の配置領域に含まれるようにすることが可能となる。これにより、厚さ方向における第１電極及び第２電極の対向幅にばらつきが生じることを防止できるため、厚さ方向において形成される容量のばらつきを抑制して容量の高精度化を図ることが可能となる。
【００１３】
本発明に係る半導体装置において、前記一の配線層の前記第１電極と前記他の配線層の前記第１電極とは、前記一の配線層又は前記他の配線層に設けられた第１ビアにより電気的に接続されており、前記一の配線層の前記第２電極と前記他の配線層の前記第２電極とは、前記一の配線層又は前記他の配線層に設けられた第２ビアにより電気的に接続されていてもよい。
【００１４】
本発明に係る半導体装置において、前記複数の配線層の積層方向から見て、前記一の配線層の前記第１電極及び前記他の配線層の前記第２電極のうち小さい幅を有する電極の配置領域の全体が、前記一の配線層の前記第１電極及び前記他の配線層の前記第２電極のうち大きい幅を有する電極の配置領域に含まれていると、前述の効果を確実に得ることができる。
【００１５】
本発明に係る半導体装置において、前記一の配線層の前記第１電極の幅をａとし、前記他の配線層の前記第２電極の幅をｂとしたとき、前記一の配線層の前記第２電極の幅はｂであり、前記他の配線層の前記第１電極の幅はａであってもよい。
【００１６】
本発明に係る半導体装置において、前記一の配線層の前記第１電極の幅をａとし、前記他の配線層の前記第２電極の幅をｂとしたとき、前記一の配線層の前記第２電極の幅はａであり、前記他の配線層の前記第２電極の幅はｂであってもよい。
【００１７】
本発明に係る半導体装置において、前記複数の配線層の層数が３層以上であると、従来技術と比べて、前述の効果が顕著に発揮される。また、容量構造を縦積構造とする効果が顕著になり、単位面積当たりの容量値を大きくすることができる。
【発明の効果】
【００１８】
本発明によれば、厚さ方向において互いに向かい合う第１電極及び第２電極のそれぞれの幅が互いに異なる幅に設定されているため、第１電極及び第２電極を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも、厚さ方向における第１電極及び第２電極の対向幅にばらつきが生じることを防止できる。従って、厚さ方向において形成される容量のばらつきを抑制できるので、容量の高精度化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１９】
（実施形態）
以下、本発明の一実施形態に係る半導体装置、具体的には、ＭＯＳトランジスタ等の能動素子の他に、容量素子等の受動素子も同一ＬＳＩチップに搭載された半導体装置について、図面を参照しながら説明する。
【００２０】
図１は、本実施形態に係る半導体装置における容量素子形成領域の断面図である。図１に示すように、本実施形態に係る半導体装置においては、基板（図示省略）上に、第１〜第５配線層Ｌ１〜Ｌ５が下から順に積層されている。
【００２１】
第１配線層Ｌ１は、第１絶縁層１０３Ａ、第２絶縁層１０４Ａ及び第４絶縁層１０６Ａが下から順に積層された構造を有しており、第４絶縁層１０６Ａの上面から第１絶縁層１０３Ａの上部までに、第１電極１０１Ａ及び第２電極１０２Ａが相互に離隔し且つ向かい合うように埋め込まれている。ここで、第１電極１０１Ａ及び第２電極１０２Ａのそれぞれの厚さは同じに設定されているが、第１電極１０１Ａの幅ａは、第２電極１０２Ａの幅ｂよりも小さく設定されている。
【００２２】
第２配線層Ｌ２は、第１配線層Ｌ１の第１電極１０１Ａ及び第２電極１０２Ａを覆う第２絶縁層１０４Ｂ、第３絶縁層１０５Ｂ及び第４絶縁層１０６Ｂが下から順に積層された構造を有しており、第４絶縁層１０６Ｂの上面から第３絶縁層１０５Ｂの上部までに、第１電極１０１Ｂ及び第２電極１０２Ｂが相互に離隔し且つ向かい合うように埋め込まれている。ここで、第１電極１０１Ｂ及び第２電極１０２Ｂのそれぞれの厚さは同じに設定されているが、第１電極１０１Ｂの幅ａは、第２電極１０２Ｂの幅ｂよりも小さく設定されている。また、第２配線層Ｌ２の第２電極１０２Ｂは、第１配線層Ｌ１の第１電極１０１Ａと相互に向かい合うように配置されており、第２配線層Ｌ２の第２電極１０２Ｂの幅ｂは、第１配線層Ｌ１の第１電極１０１Ａの幅ａよりも大きく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第１配線層Ｌ１の第１電極１０１Ａの配置領域の全体は、大きい幅ｂを有する第２配線層Ｌ２の第２電極１０２Ｂの配置領域に含まれている。同様に、第２配線層Ｌ２の第１電極１０１Ｂは、第１配線層Ｌ１の第２電極１０２Ａと相互に向かい合うように配置されており、第２配線層Ｌ２の第１電極１０１Ｂの幅ａは、第１配線層Ｌ１の第２電極１０２Ａの幅ｂよりも小さく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第２配線層Ｌ２の第１電極１０１Ｂの配置領域の全体は、大きい幅ｂを有する第１配線層Ｌ１の第２電極１０２Ａの配置領域に含まれている。
【００２３】
第３配線層Ｌ３は、第２配線層Ｌ２の第１電極１０１Ｂ及び第２電極１０２Ｂを覆う第２絶縁層１０４Ｃ、第３絶縁層１０５Ｃ及び第４絶縁層１０６Ｃが下から順に積層された構造を有しており、第４絶縁層１０６Ｃの上面から第３絶縁層１０５Ｃの上部までに、第１電極１０１Ｃ及び第２電極１０２Ｃが相互に離隔し且つ向かい合うように埋め込まれている。ここで、第１電極１０１Ｃ及び第２電極１０２Ｃのそれぞれの厚さは同じに設定されているが、第１電極１０１Ｃの幅ａは、第２電極１０２Ｃの幅ｂよりも小さく設定されている。また、第３配線層Ｌ３の第２電極１０２Ｃは、第２配線層Ｌ２の第１電極１０１Ｂと相互に向かい合うように配置されており、第３配線層Ｌ３の第２電極１０２Ｃの幅ｂは、第２配線層Ｌ２の第１電極１０１Ｂの幅ａよりも大きく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第２配線層Ｌ２の第１電極１０１Ｂの配置領域の全体は、大きい幅ｂを有する第３配線層Ｌ３の第２電極１０２Ｃの配置領域に含まれている。同様に、第３配線層Ｌ３の第１電極１０１Ｃは、第２配線層Ｌ２の第２電極１０２Ｂと相互に向かい合うように配置されており、第３配線層Ｌ３の第１電極１０１Ｃの幅ａは、第２配線層Ｌ２の第２電極１０２Ｂの幅ｂよりも小さく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第３配線層Ｌ３の第１電極１０１Ｃの配置領域の全体は、大きい幅ｂを有する第２配線層Ｌ２の第２電極１０２Ｂの配置領域に含まれている。
【００２４】
第４配線層Ｌ４は、第３配線層Ｌ３の第１電極１０１Ｃ及び第２電極１０２Ｃを覆う第２絶縁層１０４Ｄ、第３絶縁層１０５Ｄ及び第４絶縁層１０６Ｄが下から順に積層された構造を有しており、第４絶縁層１０６Ｄの上面から第３絶縁層１０５Ｄの上部までに、第１電極１０１Ｄ及び第２電極１０２Ｄが相互に離隔し且つ向かい合うように埋め込まれている。ここで、第１電極１０１Ｄ及び第２電極１０２Ｄのそれぞれの厚さは同じに設定されているが、第１電極１０１Ｄの幅ａは、第２電極１０２Ｄの幅ｂよりも小さく設定されている。また、第４配線層Ｌ４の第２電極１０２Ｄは、第３配線層Ｌ３の第１電極１０１Ｃと相互に向かい合うように配置されており、第４配線層Ｌ４の第２電極１０２Ｄの幅ｂは、第３配線層Ｌ３の第１電極１０１Ｃの幅ａよりも大きく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第３配線層Ｌ３の第１電極１０１Ｃの配置領域の全体は、大きい幅ｂを有する第４配線層Ｌ４の第２電極１０２Ｄの配置領域に含まれている。同様に、第４配線層Ｌ４の第１電極１０１Ｄは、第３配線層Ｌ３の第２電極１０２Ｃと相互に向かい合うように配置されており、第４配線層Ｌ４の第１電極１０１Ｄの幅ａは、第３配線層Ｌ３の第２電極１０２Ｃの幅ｂよりも小さく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第４配線層Ｌ４の第１電極１０１Ｄの配置領域の全体は、大きい幅ｂを有する第３配線層Ｌ３の第２電極１０２Ｃの配置領域に含まれている。
【００２５】
第５配線層Ｌ５は、第４配線層Ｌ４の第１電極１０１Ｄ及び第２電極１０２Ｄを覆う第２絶縁層１０４Ｅ、第３絶縁層１０５Ｅ及び第４絶縁層１０６Ｅが下から順に積層された構造を有しており、第４絶縁層１０６Ｅの上面から第３絶縁層１０５Ｅの上部までに、第１電極１０１Ｅ及び第２電極１０２Ｅが相互に離隔し且つ向かい合うように埋め込まれている。ここで、第１電極１０１Ｅ及び第２電極１０２Ｅのそれぞれの厚さは同じに設定されているが、第１電極１０１Ｅの幅ａは、第２電極１０２Ｅの幅ｂよりも小さく設定されている。また、第５配線層Ｌ５の第２電極１０２Ｅは、第４配線層Ｌ４の第１電極１０１Ｄと相互に向かい合うように配置されており、第５配線層Ｌ５の第２電極１０２Ｅの幅ｂは、第４配線層Ｌ４の第１電極１０１Ｄの幅ａよりも大きく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第４配線層Ｌ４の第１電極１０１Ｄの配置領域の全体は、大きい幅ｂを有する第５配線層Ｌ５の第２電極１０２Ｅの配置領域に含まれている。同様に、第５配線層Ｌ５の第１電極１０１Ｅは、第４配線層Ｌ４の第２電極１０２Ｄと相互に向かい合うように配置されており、第５配線層Ｌ５の第１電極１０１Ｅの幅ａは、第４配線層Ｌ４の第２電極１０２Ｄの幅ｂよりも小さく設定されている。また、配線層Ｌ１〜Ｌ５の積層方向（厚さ方向）から見て、小さい幅ａを有する第５配線層Ｌ５の第１電極１０１Ｅの配置領域の全体は、大きい幅ｂを有する第４配線層Ｌ４の第２電極１０２Ｄの配置領域に含まれている。
【００２６】
尚、第５配線層Ｌ５上には、第４配線層Ｌ４の第１電極１０１Ｄ及び第２電極１０２Ｄを覆うように第２絶縁層１０４Ｆが形成されている。
【００２７】
また、第１〜第５配線層Ｌ１〜Ｌ５の第１電極１０１Ａ〜１０１Ｅは、第１〜第５配線層Ｌ１〜Ｌ５に形成された第１ビア（図示省略）により電気的に接続されており、第１〜第５配線層Ｌ１〜Ｌ５の第２電極１０２Ａ〜１０２Ｅは、第１〜第５配線層Ｌ１〜Ｌ５に形成された第２ビア（図示省略）により電気的に接続されている。
【００２８】
また、第１電極１０１及び第２電極１０２は、半導体装置の配線材料から構成されている。
【００２９】
以上に説明した本実施形態の半導体装置においては、平面方向（基板主面方向）及び厚さ方向（縦方向）のそれぞれにおいて絶縁膜を挟んで向かい合う第１電極１０１及び第２電極１０１によって容量が形成される。ここで、本実施形態の特徴として、厚さ方向において互いに向かい合う第１電極１０１及び第２電極１０２のそれぞれの幅が互いに異なる幅に設定されている。このため、第１電極１０１及び第２電極１０２を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも、小さい幅を有する電極（本実施形態では第１電極１０１）の配置領域の全体が、大きい幅を有する電極（本実施形態では第２電極１０２）の配置領域に含まれるようにすることが可能となる。これにより、厚さ方向における第１電極１０１及び第２電極１０２の対向幅にばらつきが生じることを防止できるため、厚さ方向において形成される容量のばらつきを抑制して容量の高精度化を図ることが可能となる。
【００３０】
尚、本実施形態において、配線層の層数は５層であったが、相互に積層される配線層の層数は特に限定されない。但し、配線層の層数が３層以上であると、従来技術と比べて、前述の効果が顕著に発揮される。また、容量構造を縦積構造とする効果が顕著になり、単位面積当たりの容量値を大きくすることができる。
【００３１】
以下、本実施形態による容量の高精度化の効果について、比較例に係る半導体装置の配線構造によって形成される容量と比較しながら説明する。
【００３２】
図２は、比較例に係る半導体装置においてリソグラフィ工程での重ね合わせズレが生じなかった場合おける容量素子形成領域の断面図である。また、図３は、比較例に係る半導体装置においてリソグラフィ工程での重ね合わせズレが生じた場合おける容量素子形成領域の断面図である。尚、図２及び図３において、図１に示す本実施形態に係る半導体装置と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
【００３３】
図２及び図３に示す比較例に係る半導体装置が図１に示す本実施形態に係る半導体装置と異なっている点は、厚さ方向において互いに向かい合う第１電極１０１（１０１Ａ〜１０１Ｅ）及び第２電極１０２（１０２Ａ〜１０２Ｅ）のそれぞれの幅が同じに設定されていることである。
【００３４】
具体的には、図２及び図３に示す比較例に係る半導体装置において、第１電極１０１及び第２電極１０２のそれぞれの幅は同じ２１０ｎｍであり、平面方向において互いに向かい合う第１電極１０１及び第２電極１０２間の距離は１７０ｎｍであり、第１電極１０１及び第２電極１０２のそれぞれの厚さは同じ３３０ｎｍであり、第２絶縁層１０４（１０４Ａ〜１０４Ｆ）はシリコン窒化膜（比誘電率：６．５、厚さ：１７０ｎｍ）であり、第３絶縁層１０５はＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（比誘電率：４．２、厚さ：２９０ｎｍ）であり、第４絶縁層１０６はＦＳＧ（Fluorinated Silica Glass）膜（比誘電率：３．７、厚さ：３２０ｎｍ）である。
【００３５】
この場合、図２に示すように、第１電極１０１及び第２電極１０２を形成するためのリソグラフィ工程で重ね合わせズレが生じなかったとすると、単位長さ当たりの容量は、６．２３×１０-4ｆＦ／ｎｍとなる。
【００３６】
一方、図３に示すように、第１電極１０１及び第２電極１０２を形成するためのリソグラフィ工程で重ね合わせズレが生じたとすると、例えば、厚さ方向における第１電極１０１及び第２電極１０２の対向幅（重なり幅）が１１５ｎｍまで小さくなったとすると、単位長さ当たりの容量は、５．２２×１０-4ｆＦ／ｎｍとなり、１６．２％もの容量ばらつきが発生してしまう。
【００３７】
それに対して、図１に示す本実施形態の半導体装置において、例えば第１電極１０１の幅が１１０ｎｍであり、第２電極１０２の幅が２１０ｎｍであり、平面方向において互いに向かい合う第１電極１０１及び第２電極１０２間の距離が２２０ｎｍであるとすると、第１電極１０１及び第２電極１０２を形成するためのリソグラフィ工程において予想されるばらつきの範囲内で重ね合わせズレが生じたとしても、厚さ方向における第１電極１０１及び第２電極１０２の対向幅（重なり幅）は、重ね合わせズレが生じなかった場合と同じ１１０ｎｍのままである。従って、重ね合わせズレに起因する容量ばらつきを解消することができるので、容量の高精度化を図ることが可能となる。
【００３８】
尚、図１に示す本実施形態の半導体装置において、第２絶縁層１０４（１０４Ａ〜１０４Ｆ）はシリコン窒化膜（比誘電率：６．５、厚さ：１７０ｎｍ）であり、第３絶縁層１０５はＴＥＯＳ膜（比誘電率：４．２、厚さ：２９０ｎｍ）であり、第４絶縁層１０６はＦＳＧ膜（比誘電率：３．７、厚さ：３２０ｎｍ）である。
【００３９】
また、図１に示す本実施形態の半導体装置においては、厚さ方向において互いに向かい合う第１電極１０１及び第２電極１０２のそれぞれの幅が互いに異なる幅となるように、第１〜第５配線層Ｌ１〜Ｌ５の第１電極１０１Ａ〜１０１Ｅの幅を相対的に小さい幅ａに設定し、第１〜第５配線層Ｌ１〜Ｌ５の第２電極１０２Ａ〜１０２Ｅの幅を相対的に大きい幅ｂに設定した。
【００４０】
しかし、これに代えて、図４に示す本実施形態の変形例に係る半導体装置のように、第１配線層Ｌ１の第１電極１０１Ａ及び第２電極１０２Ａの幅を相対的に大きい幅ｂに設定し、第２配線層Ｌ２の第１電極１０１Ｂ及び第２電極１０２Ｂの幅を相対的に小さい幅ａに設定し、第３配線層Ｌ３の第１電極１０１Ｃ及び第２電極１０２Ｃの幅を相対的に大きい幅ｂに設定し、第４配線層Ｌ４の第１電極１０１Ｄ及び第２電極１０２Ｄの幅を相対的に小さい幅ａに設定し、第５配線層Ｌ５の第１電極１０１Ｅ及び第２電極１０２Ｅの幅を相対的に大きい幅ｂに設定してもよい。この場合にも、厚さ方向において互いに向かい合う第１電極１０１及び第２電極１０２のそれぞれの幅が互いに異なる幅に設定されているため、前述の本実施形態と同様の効果を得ることができる。
【００４１】
以下、本実施形態の半導体装置の平面構成について、図１に示す本実施形態の半導体装置の断面構成に対応する平面構成を例として、図面を参照しながら説明する。
【００４２】
図５（ａ）及び（ｂ）は、厚さ方向において互いに隣接する一対の配線層のそれぞれのレイアウトを示しており、図５（ａ）は下層側の配線層のレイアウト図であり、図５（ｂ）は上層側の配線層のレイアウト図である。尚、図５（ａ）及び（ｂ）において、１０１Ａは下層側の配線層の第１電極であり、１０１Ｂは上層側の配線層の第１電極であり、１０２Ａは下層側の配線層の第２電極であり、１０２Ｂは下層側の配線層の第２電極であり、１０７は下層側の第１電極１０１Ａと上層側の第１電極１０１Ｂとを接続する第１ビアであり、１０８は下層側の第２電極１０２Ａと上層側の第２電極１０２Ｂとを接続する第２ビアである。
【００４３】
図５（ａ）に示すように、下層側の第１電極１０１Ａは、Ｘ方向に延在する部分とＹ方向に延在する部分とからなるコの字型パターンに形成されていると共に、下層側の第２電極１０２Ａも、Ｘ方向に延在する部分とＹ方向に延在する部分とからなるコの字型パターンに形成されている。ここで、第１電極１０１ＡのうちＹ方向に延在する部分と、第２電極１０２ＡのうちＹ方向に延在する部分とが平面方向（Ｘ方向）において互いに向かい合うように、コの字状の第１電極１０１Ａとコの字状の第２電極１０２Ａとは互いに入れ子関係になるように配置されている。
【００４４】
同様に、図５（ｂ）に示すように、上層側の第１電極１０１Ｂは、Ｘ方向に延在する部分とＹ方向に延在する部分とからなるコの字型パターンに形成されていると共に、上層側の第２電極１０２Ｂも、Ｘ方向に延在する部分とＹ方向に延在する部分とからなるコの字型パターンに形成されている。ここで、第１電極１０１ＢのうちＹ方向に延在する部分と、第２電極１０２ＢのうちＹ方向に延在する部分とが平面方向（Ｘ方向）において互いに向かい合うように、コの字状の第１電極１０１Ｂとコの字状の第２電極１０２Ｂとは互いに入れ子関係になるように配置されている。
【００４５】
また、図５（ａ）及び（ｂ）に示すように、下層側の第１電極１０１Ａと上層側の第１電極１０１Ｂとは、当該両電極１０１Ａ及び１０１ＢのＸ方向に延在する部分に設けられた第１ビア１０７を通じて電気的に接続されていると共に、下層側の第２電極１０２Ａと上層側の第２電極１０２Ｂとは、当該両電極１０２Ａ及び１０２ＢのＸ方向に延在する部分に設けられた第２ビア１０８を通じて電気的に接続されている。
【００４６】
また、図５（ａ）及び（ｂ）に示すように、下層側の第１電極１０１ＡのうちＹ方向に延在する部分と、上層側の第１電極１０１ＢのうちＹ方向に延在する部分とが厚さ方向において向かい合い、且つ下層側の第２電極１０２ＡのうちＹ方向に延在する部分と、上層側の第２電極１０２ＢのうちＹ方向に延在する部分とが厚さ方向において向かい合うように、下層側の第１電極１０１Ａ及び第２電極１０２Ａ並びに上層側の第１電極１０１Ｂ及び第２電極１０２Ｂはレイアウトされている。
【００４７】
尚、図５（ａ）及び（ｂ）に示す配線層のレイアウトは、図１に示す本実施形態の半導体装置の断面構成に対応するものであるが、図４に示す本実施形態の変形例の半導体装置の断面構成に対応する配線層のレイアウトも、図５（ａ）及び（ｂ）の例と同様に容易に構成できることは言うまでもない。
【００４８】
以下、本実施形態の半導体装置の製造方法について、図１に示す本実施形態の半導体装置を製造する場合を例として、図面を参照しながら説明する。図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００４９】
まず、図６（ａ）に示すように、半導体基板１００の主面上にトランジスタ素子等を形成した後、半導体基板１００の主面上に、例えばＮＳＧ（Non doped Silicate Glass )膜からなる第１絶縁層１０３Ａを形成する。続いて、第１絶縁層１０３Ａ上に、例えばシリコン窒化膜からなる第２絶縁層１０４Ａを形成した後、第２絶縁層１０４Ａ上に、例えばＦＳＧ（Fluorinated Silica Glass）膜からなる第４絶縁層１０６Ａを形成し、その後、第４絶縁層１０６Ａの表面をＣＭＰ（Chemical Mechanical Polishing ）法によって平坦化する。
【００５０】
その後、図６（ａ）に示すように、第４絶縁層１０６Ａの上面から第１絶縁層１０３Ａの上部までに、第１電極形成用溝１１１Ａ及び第２電極形成用溝１１２Ａを形成する。ここで、第１電極形成用溝１１１Ａ及び第２電極形成用溝１１２Ａは、例えば図５（ａ）に示すようなコの字型の平面パターンを有している。尚、第２電極形成用溝１１２Ａは、上下に隣接する一対の配線層の第２電極同士を電気的に接続するためのコンタクトの形成領域１１２Ａ’を有している。また、第１電極形成用溝１１１Ａのコンタクト形成領域については、図示を省略している。
【００５１】
次に、図６（ｂ）に示すように、第１電極形成用溝１１１Ａ及び第２電極形成用溝１１２Ａ（コンタクト形成領域１１２Ａ’を含む：以下同じ）の内部を含む第４絶縁層１０６Ａ上の全面に、例えばＣｕ膜からなる導電層１１４を形成した後、各溝１１１Ａ及び１１２Ａの内部に導電層１１４が残るように、第４絶縁層１０６Ａの表面上の余分な導電層１１４をＣＭＰ法によって除去する。これにより、図６（ｃ）に示すように、第１電極形成用溝１１１Ａの内部に第１電極１０１Ａが形成されると共に、第２電極形成用溝１１２Ａの内部に第２電極１０２Ａが形成される。尚、第２電極１０２Ａはコンタクト形成領域１０２Ａ’を有している。また、第１電極１０１Ａのコンタクト形成領域については、図示を省略している。
【００５２】
次に、図６（ｄ）に示すように、第１電極１０１Ａ及び第２電極１０２Ａ（コンタクト形成領域１０２Ａ’を含む：以下同じ）のそれぞれの上を含む第４絶縁層１０６Ａ上の全面に、例えばシリコン窒化膜からなる第２絶縁層１０４Ｂを形成する。続いて、第２絶縁層１０４Ｂ上に、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなる第３絶縁層１０５Ｂを形成した後、第３絶縁層１０５Ｂ上に、例えばＦＳＧ膜からなる第４絶縁層１０６Ｂを形成する。その後、第４絶縁層１０６Ｂの表面をＣＭＰ法によって平坦化した後、第４絶縁層１０６Ｂ、第３絶縁層１０５Ｂ及び第２絶縁層１０４Ｂに、第２電極１０２Ａのコンタクト形成領域１０２Ａ’に達するホール１１６を形成する。ここで、ホール１１６を形成するためのリソグラフィ工程での重ね合わせは、例えば、下層の第２電極１０２Ａのパターンをアライメント対象として行われる。
【００５３】
次に、図７（ａ）に示すように、第４絶縁層１０６Ｂの上面から第３絶縁層１０５Ｂの上部までに、第１電極形成用溝１１１Ｂ及び第２電極形成用溝１１２Ｂを形成する。ここで、第１電極形成用溝１１１Ｂ及び第２電極形成用溝１１２Ｂは、例えば図５（ｂ）に示すようなコの字型の平面パターンを有している。尚、第２電極形成用溝１１２Ｂは、上下に隣接する一対の配線層の第２電極同士を電気的に接続するためのコンタクトの形成領域１１２Ｂ’を有している。ここで、第２電極形成用溝１１２Ｂのコンタクト形成領域１１２Ｂ’は、ホール１１６と接続するように形成される。また、第１電極形成用溝１１１Ｂ及び第２電極形成用溝１１２Ｂを形成するためのリソグラフィ工程での重ね合わせは、例えば、ホール１１６のパターンをアライメント対象として行われる。また、第１電極形成用溝１１１Ｂのコンタクト形成領域については、図示を省略している。
【００５４】
次に、図７（ｂ）に示すように、第１電極形成用溝１１１Ｂ及び第２電極形成用溝１１２Ｂ（コンタクト形成領域１１２Ｂ’及びホール１１６を含む：以下同じ）の内部を含む第４絶縁層１０６Ｂ上の全面に、例えばＣｕ膜からなる導電層１１８を形成した後、各溝１１１Ｂ及び１１２Ｂの内部に導電層１１８が残るように、第４絶縁層１０６Ｂの表面上の余分な導電層１１８をＣＭＰ法によって除去する。これにより、図７（ｃ）に示すように、第１電極形成用溝１１１Ｂの内部に第１電極１０１Ｂが形成されると共に、第２電極形成用溝１１２Ｂの内部に第２電極１０２Ｂが形成される。尚、第２電極１０２Ｂはコンタクト形成領域１０２Ｂ’を有している。ここで、第２電極１０２Ｂのコンタクト形成領域１０２Ｂ’と、下層の配線層における第２電極１０２Ａのコンタクト形成領域１０２Ａ’とは、第１電極１０１Ｂ及び第２電極１０２Ｂと同時に形成される第２ビア１０８を通じて電気的に接続されている。また、第１電極１０１Ｂのコンタクト形成領域、及び当該コンタクト形成領域と下層の配線層における第１電極１０１Ａのコンタクト形成領域とを接続する第１ビアについては、図示を省略している。
【００５５】
以上に説明した図６（ｄ）及び図７（ａ）〜（ｃ）に示す工程と同様の工程を繰り返し実施することによって、図１に示す本実施形態の半導体装置のように、複数の配線層を積層していくことができる。
【００５６】
また、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）に示す本実施形態の半導体装置の製造方法においては、厚さ方向において互いに向かい合う第１電極１０１及び第２電極１０２のそれぞれの幅が互いに異なる幅に設定されている。このため、第１電極形成用溝１１１及び第２電極形成用溝１１２のパターンを形成するためのリソグラフィ工程における重ね合わせマージンを大きく設定することができるので、当該リソグラフィ工程での加工を従来技術と比較して容易に実施することが可能となる。
【００５７】
尚、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）に示す製造方法は、図１に示す本実施形態の半導体装置に対応するものであるが、図４に示す本実施形態の変形例の半導体装置に対応する製造方法も、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）の例と同様に容易に構成できることは言うまでもない。
【００５８】
また、図１に示す本実施形態の半導体装置や図４に示す本実施形態の変形例の半導体装置の説明においては、互いに積層された配線層の層数が５層である場合についての効果を示したが、これらの配線層数は限定されるものではなく、例えば３層、４層又は５層以上の任意の配線層数の構成についても同様の効果が得られる。
【００５９】
また、図１に示す本実施形態の半導体装置や図４に示す本実施形態の変形例の半導体装置の説明においては、同じ配線層内において容量素子を構成する配線の数（例えば図５（ａ）又は（ｂ）に示す第１電極１０１及び第２電極１０２のうちＹ方向に延在する部分の数）が３本の場合についての効果を示したが、これらの配線数は限定されるものではなく、例えば３本以上の任意の配線数の構成についても同様の効果が得られる。
【産業上の利用可能性】
【００６０】
本発明は、容量素子を用いて構成されるアナログ回路又はデジタル回路を有する半導体装置に適用することができる。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明の一実施形態に係る半導体装置の断面図である。
【図２】図２は、比較例に係る半導体装置においてリソグラフィ工程での重ね合わせズレが生じなかった場合の断面図である。
【図３】図３は、比較例に係る半導体装置においてリソグラフィ工程での重ね合わせズレが生じた場合の断面図である。
【図４】図４は、本発明の一実施形態の変形例に係る半導体装置の断面図である。
【図５】図５（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置における厚さ方向において互いに隣接する一対の配線層のそれぞれの平面レイアウトを示しており、図５（ａ）は下層側の配線層の平面レイアウト図であり、図５（ｂ）は上層側の配線層の平面レイアウト図である。
【図６】図６（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８は、特許文献１に記載の従来の半導体装置の断面図である。
【符号の説明】
【００６２】
１０１Ａ〜１０１Ｅ  第１電極
１０２Ａ〜１０２Ｅ  第２電極
１０３Ａ            第１絶縁層
１０４Ａ〜１０４Ｆ  第２絶縁層
１０５Ａ〜１０５Ｅ  第３絶縁層
１０６Ａ〜１０６Ｅ  第４絶縁層
１０７              第１ビア
１０８              第２ビア
１１１Ａ、１１１Ｂ  第１電極形成用溝
１１２Ａ、１１２Ｂ  第２電極形成用溝
１１４、１１８      導電層
１１６              ホール
Ｌ１〜Ｌ５          配線層
【図１】
2010212629.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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