(57)【要約】      （修正有）【課題】増幅集積回路素子のＥＳＤ耐量の向上及び部品点数を削減する。【解決手段】増幅素子にＥＳＤ保護用の抵抗またはインダクタと、３端子のうち２端子をダイオード接続したＭＯＳＦＥＴを接続し、１チップ化した増幅集積回路素子を実現する。また外付けでバリスタダイオードまたはチップコンデンサを接続する。増幅素子はインダクタ又は抵抗とＭＯＳＦＥＴによって保護され、増幅集積回路素子はバリスタダイオード又はチップコンデンサによって保護される。更に、抵抗（インダクタ）のインピーダンス、ＭＯＳＦＥＴの容量と、バリスタダイオード（チップコンデンサ）の容量によるＬＰＦで、部品点数の削減とそれに伴うコストの削減および装置の小型化が実現する。【選択図】図１
2010087567.tif 000002
【特許請求の範囲】
【請求項１】
エレクトレットコンデンサマイクロホンに用いられる増幅集積回路装置であって、
増幅集積回路素子と、
該増幅集積回路素子の高電圧側の出力端子と一端が接続し、前記増幅集積回路素子の低電圧側の出力端子と他端が接続した容量素子とを具備し、
前記増幅集積回路素子は、増幅素子と、該増幅素子を保護する保護素子と、抵抗またはインダクタと、を１チップに集積化してなり、前記増幅素子は、入力端子が前記増幅集積回路素子の入力端子と接続し、高電圧側の出力端子が前記抵抗またはインダクタの一端と接続し、低電圧側の出力端子が前記増幅素子を保護する保護素子の低電圧側の端子と接続し、前記抵抗またはインダクタの他端は前記増幅素子を保護する保護素子の高電圧側の端子と接続することを特徴とする増幅集積回路装置。
【請求項２】
前記増幅素子を保護する保護素子は３端子のうち２端子をダイオード接続したトランジスタであることを特徴とする請求項１に記載の増幅集積回路装置。
【請求項３】
前記増幅素子を保護する保護素子はツェナーダイオードであることを特徴とする請求項１に記載の増幅集積回路装置。
【請求項４】
前記容量素子は、バリスタダイオードまたはチップコンデンサであることを特徴とする請求項２または請求項３に記載の増幅集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトレットコンデンサマイクロホンに用いられる増幅集積回路装置に係り、特にＲＦ(Radio  Frequency)ノイズの改善と静電破壊耐量の向上を実現した増幅集積回路装置に関する。
【背景技術】
【０００２】
エレクトレットコンデンサマイクロホン（Electret  Condenser  Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、増幅素子が用いられている。増幅素子は例えば、接合型電界効果トランジスタ（Junction  Field  Effect  Transistor：以下Ｊ−ＦＥＴ）や、増幅集積回路素子により構成される。
【０００３】
ところで、ＥＣＭが例えば携帯電話などに搭載された場合に、携帯電話の無線周波数の電波が配線や関連部品に影響を与え、ＥＣＭのノイズとして検出されてしまう。
【０００４】
そこで、信号などの配線を介したノイズの漏洩や侵入を防止し、ＲＦＩ(Radio  Frequency  Interference)を改善するために、様々なノイズフィルタが用いられている（例えば特許文献１参照）。
【０００５】
図４は、従来のインピーダンス変換用の増幅集積回路装置を示す回路図である。
【０００６】
図４（Ａ）の増幅集積回路装置１００は、増幅集積回路素子１１０にノイズフィルタ１２０を接続したものである。増幅集積回路素子１１０は、増幅素子（例えばＪ−ＦＥＴ）１１１とｐチャネル型ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect Transistor）１１２およびをｎチャネル型ＭＯＳＦＥＴ１１３を集積化してなり、増幅素子１１１の高電圧側の出力端子と低電圧側の出力端子の間にｎチャネル型ＭＯＳＦＥＴ１１３とｐチャネル型ＭＯＳＦＥＴ１１２が並列接続される。ｎチャネル型ＭＯＳＦＥＴ１１３とｐチャネル型ＭＯＳＦＥＴ１１２は、共に３端子のうち２端子がダイオード接続されており、増幅素子１１１に印加される静電気放電（electrostatic  discharge：ＥＳＤ）を遮断する保護用のトランジスタとなる。ノイズフィルタ１２０は、上記の増幅集積回路素子１１０の高電圧側の出力端子と、低電圧側の出力端子の間に、容量Ｃ１１，Ｃ１２を並列接続してなる。容量Ｃ１１、Ｃ１２はそれぞれ自己インダクタＬ１、Ｌ２を有し、共振型フィルタを構成する。
【０００７】
また図４（Ｂ）の増幅集積回路装置１５０は、増幅集積回路素子１１０に、電磁干渉を防止するための低域通過フィルタ（Low-Pass  Filter：ＬＰＦ）１６０を接続したものであり、２つの容量Ｃ２１、Ｃ２２を増幅集積回路素子１１０の高電圧側の出力端子と低電圧側の出力端子間に並列に接続し、２つの容量Ｃ２１、Ｃ２２の高電圧側の一端の間に抵抗またはインダクタＺが直列接続した構成である。増幅集積回路素子１１０は図４（Ａ）と同様である。
【特許文献１】特許公開２００７−２６７１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の方法では、増幅集積回路素子１１０に内蔵される保護用のＭＯＳＦＥＴ１１２、１１３の耐圧やブレークダウン時の抵抗が十分低くないと、ＥＳＤの吸収が不十分となり、増幅素子１１１にダメージを与える問題があった。ＭＯＳＦＥＴ１１２、１１３のＥＳＤの吸収を高めるには、そのサイズ（トランジスタセル数）を大きくする必要があり、増幅集積回路素子１１０のサイズが大きくなる問題がある。
【０００９】
また、増幅集積回路装置１００、１５０のＲＦノイズによる出力ノイズを抑制するために外付けされるノイズフィルタ１２０、１６０は、それぞれ容量Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、や抵抗Ｚなど２個〜３個の外付け部品が必要となり、増幅集積回路装置１００、１５０およびこれを接続するＥＣＭの小型化の妨げになると共に、コスト低減が進まない要因となっていた。
【課題を解決するための手段】
【００１０】
本発明はかかる課題に鑑みてなされ、エレクトレットコンデンサマイクロホンに用いられる増幅集積回路装置であって、増幅集積回路素子と、該増幅集積回路素子の高電圧側の出力端子と一端が接続し、前記増幅集積回路素子の低電圧側の出力端子と他端が接続した容量素子とを具備し、前記増幅集積回路素子は、増幅素子と、該増幅素子を保護する保護素子と、抵抗またはインダクタと、を１チップに集積化してなり、前記増幅素子は、入力端子が前記増幅集積回路素子の入力端子と接続し、高電圧側の出力端子が前記抵抗またはインダクタの一端と接続し、低電圧側の出力端子が前記増幅素子を保護する保護素子の低電圧側の端子と接続し、前記抵抗またはインダクタの他端は前記増幅素子を保護する保護素子の高電圧側の端子と接続することにより解決するものである。
【発明の効果】
【００１１】
本発明によれば、第１に、従来と同等のサイズを維持して増幅集積回路素子のＥＳＤ耐量を向上させることができ、その増幅集積回路素子を内蔵した増幅集積回路装置の部品点数の削減を実現できる。増幅集積回路素子に抵抗又はインダクタを内蔵することにより、保護用のＭＯＳＦＥＴのＥＳＤ吸収が従来と同等であっても、増幅集積回路素子のＥＳＤ耐量を従来より高めることができる。つまり保護用ＭＯＳＦＥＴのサイズを変えることなく、あるいはＭＯＳＦＥＴのサイズを小型化しても、増幅集積回路素子のＥＳＤ耐量を高めることができる。
【００１２】
第２に、増幅集積回路素子に外付けで１つの容量またはバリスタダイオードを接続することで、増幅集積回路素子内の抵抗又はインダクタのインピーダンスと、ＭＯＳＦＥＴの容量と共にＬＰＦを構成してＲＦＩを改善できる。この場合、増幅集積回路素子の外付け部品としてはチップコンデンサなどの容量またはバリスタダイオードのいずれか１つでよいため、従来の外付けのノイズフィルタ（共振型フィルタ又はＬＰＦ）と比較して部品点数を削減できる。従って、増幅集積回路装置の小型化および低コスト化が実現できる。また、バリスタダイオードを用いた場合、保護用ＭＯＳＦＥＴと合わせてＥＳＤを吸収するため、さらにＥＳＤ耐量が向上する。
【００１３】
第３に、増幅素子と受動素子および保護用のＭＯＳＦＥＴを同一基板（チップ）に集積化することにより、回路保護設計が容易となる利点を有する。
【００１４】
第４に、増幅素子に集積化する容量として２端子をダイオード接続したＭＯＳＦＥＴあるいはツェナーダイオードを採用することにより、ブレークダウンによってＥＳＤを吸収できる。従って、静電容量を利用した容量素子を接続する場合と比較して、ＥＳＤ耐量を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態を、図１から図３を参照して説明する。
【００１６】
図１は、本発明の第１の実施形態の増幅集積回路装置１を示す回路図である。増幅集積回路装置１は、増幅集積回路素子２と、容量素子３を有する。
【００１７】
増幅集積回路素子２は、増幅素子２１と、抵抗またはインダクタ２２と、トランジスタ２３とを１チップに集積化してなる。容量素子３は、バリスタダイオードまたはチップコンデンサである。
【００１８】
増幅集積回路素子２は、入力端子Ｉ１が増幅素子２１の入力端子Ｉ２と接続する。また増幅集積回路素子２の入力端子Ｉ１は、ＥＣＭ（不図示）に接続する。増幅集積回路素子２の高電圧側の出力端子Ｏ２１と低電圧型の出力端子Ｏ２２間には並列に容量素子（ここではバリスタダイオード）３が接続する。
【００１９】
増幅素子２１は、例えばＪ−ＦＥＴ単体、あるいはＣＭＯＳによるアンプ回路により構成される。
【００２０】
抵抗又はインダクタ２２は、その抵抗値が５０Ω〜１００Ω程度、インダクタンス値が０．２５μＨ〜１μＨ程度である。なお以下の説明では抵抗２２で総称するが、インダクタであっても同様である。
【００２１】
トランジスタ２３は、ソースＳ、ドレインＤ、ゲートＧおよび、ソースＳに接続されたバックゲートＢＧを有するｐチャネル型ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor)であり、ソースＳとゲートＧがダイオード接続してアノードとなり、ドレインＤがカソードとなる。なお、以下トランジスタ２３をＭＯＳＦＥＴ２３として説明するが、トランジスタ２３はバイポーラ・トランジスタ２３でもよい。その場合は、エミッタＥとベースＢがダイオード接続してアノードとなり、コレクタＣがカソードとなる。
【００２２】
増幅素子２１は、高電圧側の出力端子Ｏ１１が抵抗２２の一端と接続し、低電圧側の出力端子Ｏ１２がＭＯＳＦＥＴ２３の低電圧側の端子（ドレインＤ）と接続し、インダクタ２２の他端はＭＯＳＦＥＴ２３の高電圧側の端子（ソースＳ、ゲートＧ）と接続する。この場合ＭＯＳＦＥＴ２３のｐｎ接合には逆バイアスが印加される。つまりＭＯＳＦＥＴ２３がブレークダウンすることによりＥＳＤを吸収し、増幅素子２１のＥＳＤ破壊を防止する。
【００２３】
更に、抵抗２２のインピーダンスＺによって、増幅素子２１への静電気の流入を抑制する。つまり本実施形態の増幅素子２１は、ＭＯＳＦＥＴ２３だけでなく同一チップに集積化された抵抗２２によってもＥＳＤから保護される。従って、ＭＯＳＦＥＴ２３のサイズ（セル数）を増加させることなく、ＥＳＤ耐量を高めることができ、増幅集積回路素子２の小型化が実現する。例えば、抵抗２２をＭＯＳＦＥＴ２３より小面積にした場合、従来の増幅集積回路素子の如く、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを用いるよりも抵抗２２とｐチャネル型ＭＯＳＦＥＴ２３の保護回路にすることで小型で同等以上のＥＳＤ耐量を実現できる。あるいは同じＥＳＤ耐量であれば増幅集積回路素子の小型化が実現する。
【００２４】
また、増幅素子２１のＥＳＤ保護として抵抗２２を用いることで、ＭＯＳＦＥＴ２３については保護用トランジスタとしての柔軟な設計変更が可能である。例えば、ＭＯＳＦＥＴ２３のチャネル領域とソース領域の距離を広げてＭＯＳＦＥＴ２３のブレークダウン電圧を高めることができる。ブレークダウン電圧を高く設計することによって、ＥＳＤによるＭＯＳＦＥＴ２３自身の破壊を抑制できる。一方でブレークダウン電圧が高すぎると、増幅素子２１がＥＳＤによって破壊され保護ダイオードとしての機能が落ちることになるが、抵抗２２により静電気の流入を抑制しているため、増幅素子２１のＥＳＤ耐量は低下しにくい。つまり、ＭＯＳＦＥＴ２３のブレークダウン電圧は、要求されるＥＳＤ耐量に応じて柔軟に変更できることが望ましい。
【００２５】
本実施形態では、ＭＯＳＦＥＴ２３のＥＳＤ耐量を変動させた場合であっても、それに伴って抵抗２２の抵抗値を変化させることで、増幅素子２１の保護に十分なＥＳＤ耐量を確保できる。
【００２６】
また、抵抗２２とＭＯＳＦＥＴ２３を被保護素子である増幅素子２１と１チップに集積化して増幅集積回路素子２とすることで、増幅集積回路素子２単体で取り扱う場合にもＥＳＤから保護することができる。
【００２７】
更に、増幅素子２１、抵抗２２、およびＭＯＳＦＥＴ２３を同一チップ（同一基板）に集積化することにより、回路保護設計が容易となる。
【００２８】
本実施形態では、上記の構成の増幅集積回路素子２の高電圧側の出力端子Ｏ２１と低電圧側の出力端子Ｏ２２に並列に、容量素子としてバリスタダイオード３を接続する。バリスタダイオード３は、通常（印加電圧が低いとき）は、静電容量と同様に機能してＥＳＤが入った際に電圧上昇しにくい。また、電圧上昇によりバリスタ電圧を超えるとバリスタダイオード３で電流を消費して電圧上昇を抑制する（電圧クランプ）。つまり、バリスタダイオード３の容量ＣＶＤＲと電圧クランプによって、増幅集積回路素子２をＥＳＤ破壊から保護することができる。これにより、増幅集積回路素子２内のＭＯＳＦＥＴ２３のサイズを従来どおりに維持した場合に、それだけでは増幅集積回路装置１のＥＳＤ保護として不十分になる場合があっても、バリスタダイオード３の容量ＣＶＤＲと電圧クランプ特性を適宜選択することにより必要なＥＳＤ耐量を確保できる。さらに、バリスタダイオード３の容量ＣＶＤＲと、増幅集積回路素子２の抵抗２２のインピーダンスＺ、およびＭＯＳＦＥＴ２３の容量によって、ＬＰＦを構成することができる。従って、ＥＳＤ耐量を高め、更にＲＦノイズに強い増幅集積回路装置１を構成することができる。
【００２９】
この場合、増幅集積回路素子２の外付け部品は、バリスタダイオード３のみである。従来（図４）では、増幅集積回路素子２のノイズフィルタとして、共振型フィルタ１２０の場合には容量Ｃ１１、Ｃ１２が必要であり、ＬＰＦ１６０の場合には容量Ｃ２１、Ｃ２２、および抵抗Ｚが必要であった。つまりノイズフィルタを構成するために２個〜３個の外付け部品が必要であった。
【００３０】
しかし本実施形態によれば、外付け部品としてバリスタダイオード３のみを用いれば増幅集積回路素子２の抵抗２２のインピーダンスＺおよびＭＯＳＦＥＴ２３の容量ＣＯＵＴと共にＬＰＦを構成できる。つまり、増幅集積回路素子２が従来と同等のサイズであれば、従来の共振型フィルタ１２０や、ＬＰＦフィルタ１６０を外付けで接続する場合（図４参照）と比較して、部品点数を削減し、それによるコスト削減が実現する。また増幅集積回路装置１の小型化が実現する。
【００３１】
また、外付けの容量ＣＶＤＲを適宜選択することにより、ＲＦノイズ耐量の改善が可能となる。
【００３２】
更に上記の如く、本実施形態の増幅集積回路素子２のＥＳＤ耐量を同等に設計する場合、ｎチャネル型およびｐチャネル型のＭＯＳＦＥＴを（２個）使用した従来の増幅回路素子１１０（図４）と比較してチップサイズを小さくできるので、増幅集積回路装置１の小型化に寄与できる。
【００３３】
図２は、本発明の第２の実施形態として、バリスタダイオードに変えて静電容量を利用したチップコンデンサ３を容量素子として接続した場合の回路図である。図１と同じ構成要素は同一符号で示し、説明は省略する。
【００３４】
この場合も、チップコンデンサ３の容量ＣＣによって、ＥＳＤが入った際に電圧上昇を抑制することで増幅集積回路素子２のＥＳＤ耐量は向上するが、電圧クランプ特性がない分、バリスタダイオードを用いた場合よりもＥＳＤ耐量は低下する。また、増幅集積回路素子２の抵抗２２のインピーダンスＺ、ＭＯＳＦＥＴ２３の容量および外付け容量であるチップコンデンサの容量ＣＣによって、ＬＰＦが構成され、ＲＦノイズ耐性を改善できる。尚、バリスタダイオード３は、印加電圧が高くなるとブレークダウンし、ＭＯＳＦＥＴ２３と同時にＥＳＤを吸収するため、静電容量による容量素子（チップコンデンサ）よりＥＳＤ耐量については有利である。
【００３５】
一方、チップコンデンサを用いた場合は、バリスタダイオード３を用いる場合よりコストが低減できる。
【００３６】
図３は、本発明の第３の実施形態として、増幅集積回路素子２の保護素子にツェナーダイオード２４を接続した場合の回路図を示す。図１と同じ構成要素は同一符号で示し、説明は省略する。
【００３７】
この場合も、抵抗２２及びツェナーダイオード２４のＥＳＤ吸収により、増幅素子２１をＥＳＤから保護することができる。更に、バリスタダイオード３の容量ＣＶＤＲと電圧クランプ特性とツェナーダイオード２４の容量ＣＯＵＴによって、増幅集積回路素子２をＥＳＤ破壊から保護することができる。また、増幅集積回路素子２の抵抗２２のインピーダンスＺ、ツェナーダイオード２４の容量ＣＯＵＴおよび外付け容量であるバリスタダイオード３の容量ＣＶＤＲによって、ＬＰＦが構成され、ＲＦノイズ耐性を改善できる。尚バリスタダイオード３をチップコンデンサに代えてもよい。
【００３８】
また増幅集積回路装置１としての部品点数も従来構造（図４）より削減できる。  
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態の増幅集積回路装置を説明する回路図である。
【図２】本発明の第２の実施形態の増幅集積回路装置を説明する回路図である。
【図３】本発明の第３の実施形態の増幅集積回路装置を説明する回路図である。
【図４】従来の増幅集積回路装置を説明する回路図である。
【符号の説明】
【００４０】
１    増幅集積回路装置
２    増幅集積回路素子
３    容量素子
２１  増幅素子
２２  インダクタ又は抵抗
２３  （ｐチャネル型）ＭＯＳＦＥＴ
２４  ツェナーダイオード
Ｉ１  増幅集積回路素子の入力端子
Ｉ２  増幅素子の入力端子
Ｏ１１    高電圧側の出力端子（増幅素子）
Ｏ１２    低電圧側の出力端子（増幅素子）
Ｏ２１    高電圧側の出力端子（増幅集積回路素子）
Ｏ２２    低電圧側の出力端子（増幅集積回路素子）
【図１】
2010087567.tif 000003
【図２】
2010087567.tif 000004
【図３】
2010087567.tif 000005
【図４】
2010087567.tif 000006