(57)【要約】【課題】消費電力が少なく、回路規模が小さく、受信側のデータ判定に用いる閾値の設定精度が緩和された情報処理装置を提供すること。【解決手段】互いに異なる第１及び第２のビット値を含む入力データに対し、第１のビット値を複数の第１の振幅値で表現し、第２のビット値を第１の振幅値とは異なる第２の振幅値で表現し、連続して同じ振幅値をとらず、かつ、一周期毎に振幅値の極性が反転するように符号化された信号を受信する信号受信部と、入力信号を一周期分だけ遅延させて遅延後の信号を遅延前の信号に加算する変換処理を信号受信部により受信された信号に施す変換処理部と、変換処理の逆処理を変換処理部から出力された信号に施す逆変換処理部と、逆変換処理部から出力された信号の振幅値に基づいて第１及び第２のビット値を判定し、入力データを復号する入力データ復号部と、を備える、情報処理装置が提供される。【選択図】図１５
2010062863.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる第１及び第２のビット値を含む入力データに対し、前記第１のビット値を複数の第１の振幅値で表現し、前記第２のビット値を前記第１の振幅値とは異なる第２の振幅値で表現し、連続して同じ振幅値をとらず、かつ、一周期毎に振幅値の極性が反転するように符号化された信号を受信する信号受信部と、
入力信号を前記一周期分だけ遅延させて遅延後の信号を遅延前の信号に加算する変換処理を前記信号受信部により受信された信号に施す変換処理部と、
前記変換処理の逆処理を前記変換処理部から出力された信号に施す逆変換処理部と、
前記逆変換処理部から出力された信号の振幅値に基づいて前記第１及び第２のビット値を判定し、前記入力データを復号する入力データ復号部と、
を備える、情報処理装置。
【請求項２】
前記逆変換処理部は、
入力信号を一周期分だけ遅延させる遅延回路と、
第１及び第２の信号が入力された場合に前記第１の信号から前記第２の信号を減算する減算回路と、
を含み、
前記遅延回路には、前記減算回路の出力信号が入力され、
前記減算回路には、前記第１の信号として前記変換処理部の出力信号が入力され、前記第２の信号として前記遅延回路の出力信号が入力される、請求項１に記載の情報処理装置。
【請求項３】
前記信号受信部により受信された符号化信号の振幅値が有する極性の反転周期を検出し、当該反転周期に基づいて当該符号化信号のクロック成分を検出するクロック成分検出部をさらに備え、
前記入力データ復号部は、前記クロック成分検出部により検出されたクロック成分を用いて前記入力データを復号する、請求項２に記載の情報処理装置。
【請求項４】
前記第１のビット値が振幅値０で表現され、かつ、前記第２のビット値が振幅値Ａ及び−Ａ（Ａは任意の実数）の繰り返しで表現される伝送速度Ｆｂの符号化信号Ｘを生成する符号化信号生成部と、
前記符号化信号生成部により生成された伝送速度Ｆｂの符号化信号Ｘに、振幅値ｎ＊Ａ（ｎ＞１）及び周波数Ｆｂ／２を有するクロック信号を加算するクロック信号加算部と、
前記クロック信号加算部から出力された信号を所定の伝送経路を通じて前記信号受信部に伝送する信号伝送部と、
をさらに備える、請求項１に記載の情報処理装置。
【請求項５】
前記所定の伝送線路は、直流電流が流れる電源線路であり、
前記クロック信号加算部の出力信号は、前記信号伝送部により前記直流電流に重畳された上で伝送され、前記信号受信部により前記直流電流から分離される、請求項４に記載の情報処理装置。
【請求項６】
前記変換処理部は、前記変換処理を施した信号から、２つのコンパレータを用いて前記第１のビット値に対応する２つの振幅値と、前記第２のビット値に対応する１つの振幅値とを抽出して前記逆変換処理部に入力する、請求項１に記載の情報処理装置。
【請求項７】
前記逆変換処理部は、前記変換処理の逆処理を施した信号から、２つのコンパレータを用いて前記第１のビット値に対応する２つの振幅値と、前記第２のビット値に対応する１つの振幅値とを抽出して前記入力データ復号部に入力する、請求項１に記載の情報処理装置。
【請求項８】
互いに異なる第１及び第２のビット値を含む入力データに対し、前記第１のビット値を複数の第１の振幅値で表現し、前記第２のビット値を前記第１の振幅値とは異なる第２の振幅値で表現し、連続して同じ振幅値をとらず、かつ、一周期毎に振幅値の極性が反転するように符号化された信号が受信される信号受信ステップと、
入力信号を前記一周期分だけ遅延させて遅延後の信号を遅延前の信号に加算する変換処理が、前記信号受信ステップで受信された信号に施される変換処理ステップと、
前記変換処理の逆処理が、前記変換処理ステップで変換処理された信号に施される逆変換処理ステップと、
前記逆変換処理ステップで逆処理が施された信号の振幅値に基づいて前記第１及び第２のビット値が判定され、前記入力データが復号される入力データ復号ステップと、
を含む、信号判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、及び信号判定方法に関する。
【背景技術】
【０００２】
携帯電話等に代表される携帯端末においては、ユーザが操作する操作部分と、情報が表示される表示部分との接続部分に可動部材が用いられていることが多い。例えば、折り畳み式の携帯電話の開閉構造等が代表的なものである。さらに、最近の携帯電話は、通話機能やメール機能の他にも、映像の視聴機能や撮像機能等が搭載されており、ユーザの用途に応じて上記の接続部分が複雑に可動することが求められる。例えば、映像の視聴機能を利用する場合、ユーザは、表示部分を自身の側に向け、視聴に不要な操作部分を収納したいと考えるであろう。このように、携帯電話を通常の電話として利用する場合や、デジタルカメラとして利用する場合、或いは、テレビジョン受像機として利用する場合、その用途に合わせて表示部分の向きや位置を簡単に変更出来るような構造が求められている。
【０００３】
ところが、操作部分と表示部分との間の接続部分には、多数の信号線や電力線が配線されている。例えば、表示部分には、数十本の配線がパラレルに接続されている（図１を参照）。そのため、上記のように複雑な動きができる可動部材を接続部分に用いると、配線の信頼性等が著しく低下してしまう。こうした理由から、接続部分の信号線を減らすためにパラレル伝送方式からシリアル伝送方式（図２を参照）に技術がシフトしてきている。もちろん、同様の理由による技術的なシフトは、携帯電話の世界に限らず、複雑な配線が求められる様々な電子機器の世界においても生じている。なお、シリアル化する理由としては、上記の他、放射電磁雑音（ＥＭＩ；Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減したいというものもある。
【０００４】
さて、上記のようなシリアル伝送方式においては、伝送データが所定の方式で符号化されてから伝送される。この符号化方式としては、例えば、ＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）符号方式やマンチェスター符号方式、或いは、ＡＭＩ（Ａｌｔｅｒｎａｔｅ  Ｍａｒｋ  Ｉｎｖｅｒｓｉｏｎ）符号方式等が利用される。例えば、下記の特許文献１には、バイポーラ符号の代表例であるＡＭＩ符号を利用してデータ伝送する技術が開示されている。また、同文献には、データクロックを信号レベルの中間値で表現して伝送し、受信側で信号レベルに基づいてデータクロックを再生する技術が開示されている。
【０００５】
【特許文献１】特開平３−１０９８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の符号化方式のうち、ＮＲＺ符号方式の信号には直流成分が含まれてしまう。そのため、ＮＲＺ符号方式の信号は、電源等の直流成分と一緒に伝送することが難しい。一方、マンチェスター符号方式やＡＭＩ符号方式の信号には直流成分が含まれない。そのため、電源等の直流成分と一緒に伝送することができる。しかしながら、マンチェスター符号方式やＡＭＩ符号方式は、受信側で信号のデータクロックを再生するためにＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が必要になる。そのため、ＰＬＬ回路が受信側に設けられた分だけ消費電流量が増大してしまう。また、マンチェスター符号方式は、振幅の立ち上がりと立ち下がりを利用してデータレートの２倍のクロックでデータが伝送される。その結果、高クロック動作により消費電流が増加してしまう。
【０００７】
こうした問題点に鑑み、直流成分を含まず、かつ、クロック再生時にＰＬＬ回路が不要な符号及びこれを用いた信号伝送技術が開発された。この技術は、互いに異なる第１及び第２のビット値を含む入力データに対し、前記第１のビット値を複数の第１の振幅値で表現し、前記第２のビット値を前記第１の振幅値とは異なる第２の振幅値で表現し、連続して同じ振幅値をとらず、かつ、一周期毎に振幅値の極性が反転するように符号化して伝送するというものである。しかしながら、当該技術により符号化された伝送信号から第１及び第２のビット値を判定するには、何度も閾値判定処理を繰り返す必要がある。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、直流成分を含まず、かつ、クロック再生時にＰＬＬ回路が不要な符号からビット値を復号する際に行う閾値判定処理の回数を低減させることが可能な、新規かつ改良された情報処理装置、及び信号判定方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、互いに異なる第１及び第２のビット値を含む入力データに対し、前記第１のビット値を複数の第１の振幅値で表現し、前記第２のビット値を前記第１の振幅値とは異なる第２の振幅値で表現し、連続して同じ振幅値をとらず、かつ、一周期毎に振幅値の極性が反転するように符号化された信号を受信する信号受信部と、入力信号を前記一周期分だけ遅延させて遅延後の信号を遅延前の信号に加算する変換処理を前記信号受信部により受信された信号に施す変換処理部と、前記変換処理の逆処理を前記変換処理部から出力された信号に施す逆変換処理部と、前記逆変換処理部から出力された信号の振幅値に基づいて前記第１及び第２のビット値を判定し、前記入力データを復号する入力データ復号部と、を備える、情報処理装置が提供される。
【００１０】
また、前記逆変換処理部は、例えば、入力信号を一周期分だけ遅延させる遅延回路と、第１及び第２の信号が入力された場合に前記第１の信号から前記第２の信号を減算する減算回路と、を含み、前記遅延回路には、前記減算回路の出力信号が入力され、前記減算回路には、前記第１の信号として前記変換処理部の出力信号が入力され、前記第２の信号として前記遅延回路の出力信号が入力される。
【００１１】
上記の情報処理装置は、例えば、前記信号受信部により受信された符号化信号の振幅値が有する極性の反転周期を検出し、当該反転周期に基づいて当該符号化信号のクロック成分を検出するクロック成分検出部をさらに備え、前記入力データ復号部は、前記クロック成分検出部により検出されたクロック成分を用いて前記入力データを復号する。
【００１２】
また、上記の情報処理装置は、例えば、前記第１のビット値が振幅値０で表現され、かつ、前記第２のビット値が振幅値Ａ及び−Ａ（Ａは任意の実数）の繰り返しで表現される伝送速度Ｆｂの符号化信号Ｘを生成する符号化信号生成部と、前記符号化信号生成部により生成された伝送速度Ｆｂの符号化信号Ｘに、振幅値ｎ＊Ａ（ｎ＞１）及び周波数Ｆｂ／２を有するクロック信号を加算するクロック信号加算部と、前記クロック信号加算部から出力された信号を所定の伝送経路を通じて前記信号受信部に伝送する信号伝送部とをさらに備える。
【００１３】
また、前記所定の伝送線路は、例えば、直流電流が流れる電源線路であり、前記クロック信号加算部の出力信号は、前記信号伝送部により前記直流電流に重畳された上で伝送され、前記信号受信部により前記直流電流から分離される。
【００１４】
また、前記変換処理部は、例えば、前記変換処理を施した信号から、２つのコンパレータを用いて前記第１のビット値に対応する２つの振幅値と、前記第２のビット値に対応する１つの振幅値とを抽出して前記逆変換処理部に入力する。
【００１５】
また、前記逆変換処理部は、例えば、前記変換処理の逆処理を施した信号から、２つのコンパレータを用いて前記第１のビット値に対応する２つの振幅値と、前記第２のビット値に対応する１つの振幅値とを抽出して前記入力データ復号部に入力する。
【００１６】
また、上記課題を解決するために、本発明の別の観点によれば、互いに異なる第１及び第２のビット値を含む入力データに対し、前記第１のビット値を複数の第１の振幅値で表現し、前記第２のビット値を前記第１の振幅値とは異なる第２の振幅値で表現し、連続して同じ振幅値をとらず、かつ、一周期毎に振幅値の極性が反転するように符号化された信号が受信される信号受信ステップと、入力信号を前記一周期分だけ遅延させて遅延後の信号を遅延前の信号に加算する変換処理が、前記信号受信ステップで受信された信号に施される変換処理ステップと、前記変換処理の逆処理が、前記変換処理ステップで変換処理された信号に施される逆変換処理ステップと、前記逆変換処理ステップで逆処理が施された信号の振幅値に基づいて前記第１及び第２のビット値が判定され、前記入力データが復号される入力データ復号ステップと、を含む、信号判定方法が提供される。
【００１７】
また、上記課題を解決するために、本発明の別の観点によれば、上記の情報処理装置が有する機能をコンピュータに実現させるためのプログラムが提供される。さらに、当該プログラムが記録されたコンピュータにより読み取り可能な記録媒体が提供される。
【発明の効果】
【００１８】
以上説明したように本発明によれば、直流成分を含まず、かつ、クロック再生時にＰＬＬ回路が不要な符号からビット値を復号する際に行う閾値判定処理の回数を低減させることが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２０】
［説明の流れについて］
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図１を参照しながら、パラレル伝送方式を採用した携帯端末等が抱える技術的課題について簡単に説明する。次いで、図２〜図６を参照しながら、シリアル伝送方式を採用した信号伝送技術が抱える課題について説明する。
【００２１】
次いで、図７〜図１３を参照しながら、シリアル伝送方式を採用した信号伝送技術が抱える課題を解決するために考案された新規な信号伝送技術について説明する。ここで言う新規な信号伝送技術は、直流成分を含まず、かつ、クロック再生時にＰＬＬ回路が不要な符号を用いて信号を伝送する方式に関するものである。後述する本発明の実施形態に係る技術は、このような符号を用いる場合に、信号からビット値を抽出する際の復号処理を効率化する技術に関するものである。
【００２２】
次いで、図１４を参照しながら、本発明の一実施形態に係る携帯端末の機能構成について説明する。さらに、図１５〜図１８を参照しながら、当該携帯端末が有する信号処理部の回路構成等について説明する。次いで、図１９、図２０を参照しながら、同実施形態に係る信号処理方法の全体的な流れ、及び当該信号処理方法を実施するための全体的な回路構成について説明する。そして、図２１を参照しながら、当該信号処理方法を適用した場合に得られる効果について説明する。さらに、図２２を参照しながら、同実施形態に係る信号処理部の変形例について説明する。最後に、同実施形態の技術的思想について纏め、当該技術的思想から得られる作用効果について簡単に説明する。
【００２３】
［課題の整理］
まず、本発明の一実施形態に係る技術について詳細な説明をするに先立ち、同実施形態が解決しようとする課題について簡単に纏める。
【００２４】
（パラレル伝送方式について）
まず、図１を参照しながら、パラレル伝送方式を採用した携帯端末１００の構成例について簡単に説明する。図１は、パラレル伝送方式を採用した携帯端末１００の構成例を示す説明図である。なお、図１には、携帯端末１００の一例として携帯電話が模式的に描画されている。しかし、以下で説明される技術の適用範囲は、携帯電話に限定されるものではない。
【００２５】
図１に示すように、携帯端末１００は、主に、表示部１０２と、液晶部１０４（ＬＣＤ；Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）と、接続部１０６とを有する。さらに、携帯端末１００は、操作部１０８と、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路１１２とを有する。以下の説明において、表示部１０２を表示側、操作部１０８を本体側と呼ぶ場合がある。また、映像信号が本体側から表示側へと伝送される場合について説明する。もちろん、以下で説明される技術は、これに限定されるものではない。
【００２６】
図１に示すように、表示部１０２には、液晶部１０４が設けられている。そして、液晶部１０４には、パラレル信号線路１１２を介して伝送された映像信号が表示される。また、接続部１０６は、表示部１０２と操作部１０８とを接続する部材である。この接続部１０６を形成する接続部材は、例えば、表示部１０２をＺ−Ｙ平面内で１８０度回転できる構造を有する。また、この接続部材は、Ｘ−Ｚ平面内で表示部１０２が回転可能に形成され、携帯端末１００を折り畳みできる構造を有する。なお、任意の方向に表示部１０２が向くように複雑な可動形態を有する接続部材が用いられていてもよい。
【００２７】
さて、ベースバンドプロセッサ１１０は、携帯端末１００の通信制御、及びアプリケーションの実行機能を提供する演算処理部である。ベースバンドプロセッサ１１０から出力されるパラレル信号は、パラレル信号線路１１２を通じて表示部１０２の液晶部１０４に伝送される。パラレル信号線路１１２には、多数の信号線が配線されている。例えば、携帯電話の場合、この信号線数ｎは５０本程度である。また、映像信号の伝送速度は、液晶部１０４の解像度がＱＶＧＡの場合、１３０Ｍｂｐｓ程度となる。そして、パラレル信号線路１１２は、接続部１０６を通るように配線されている。
【００２８】
つまり、接続部１０６には、パラレル信号線路１１２を形成する多数の信号線が配線されている。上記のように、接続部１０６の可動範囲が広いと、接続部１０６が動かされた場合にパラレル信号線路１１２に損傷が発生してしまう。そのため、パラレル信号線路１１２の信頼性が損なわれてしまう。一方で、パラレル信号線路１１２の信頼性を維持しようとすると、接続部１０６の可動範囲が制約されてしまう。こうした理由から、接続部１０６を形成する可動部材の自由度、及びパラレル信号線路１１２の信頼性を両立させる目的で、シリアル伝送方式が携帯電話等に採用されることが多くなってきている。また、放射電磁雑音（ＥＭＩ）を抑制するという観点からも、伝送線路のシリアル化が進められている。
【００２９】
（シリアル伝送方式について）
そこで、図２を参照しながら、シリアル伝送方式を採用した携帯端末１３０の構成例について簡単に説明する。図２は、シリアル伝送方式を採用した携帯端末１３０の構成例を示す説明図である。なお、図２には、携帯端末１３０の一例として携帯電話が模式的に描画されている。しかし、以下で説明される技術の適用範囲は、携帯電話に限定されるものではない。また、図１に示したパラレル伝送方式の携帯端末１００と実質的に同一の機能を有する構成要素については、同一の符号を付することにより詳細な説明を省略する。
【００３０】
図２に示すように、携帯端末１３０は、主に、表示部１０２と、液晶部１０４（ＬＣＤ）と、接続部１０６と、操作部１０８とを有する。さらに、携帯端末１３０は、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路１３２、１４０と、シリアライザ１３４と、シリアル信号線路１３６と、デシリアライザ１３８とを有する。
【００３１】
携帯端末１３０は、上記の携帯端末１００とは異なり、接続部１０６に配線されたシリアル信号線路１３６を通じ、シリアル伝送方式に基づいて映像信号等（シリアル信号）を伝送している。そのため、操作部１０８には、ベースバンドプロセッサ１１０から出力されたパラレル信号をシリアル化するためのシリアライザ１３４が設けられている。一方、表示部１０２には、シリアル信号線路１３６を通じて伝送されたシリアル信号をパラレル化するためのデシリアライザ１３８が設けられている。
【００３２】
シリアライザ１３４は、ベースバンドプロセッサ１１０から出力され、かつ、パラレル信号線路１３２を介して入力されたパラレル信号をシリアル信号に変換する。シリアライザ１３４から出力されたシリアル信号は、シリアル信号線路１３６を通じてデシリアライザ１３８に入力される。そして、デシリアライザ１３８は、入力されたシリアル信号を元のパラレル信号に復元し、パラレル信号線路１４０を通じて液晶部１０４に入力する。
【００３３】
シリアル信号線路１３６には、例えば、ＮＲＺ符号方式で符号化されたデータ信号が単独で伝送されるか、或いは、データ信号とクロック信号とが一緒に伝送される。シリアル信号線路１３６の配線数ｋは、図１の携帯端末１００が有するパラレル信号線路１１２の配線数ｎよりも大幅に少ない（１≦ｋ≪ｎ）。例えば、配線数ｋは、数本程度まで削減することができる。
【００３４】
そのため、シリアル信号線路１３６が配線される接続部１０６の可動範囲に関する自由度は、パラレル信号線路１１２が配線される接続部１０６に比べて非常に大きいと言える。このように信号の伝送線路をシリアル化することで、シリアル信号線路１３６の信頼性を格段に高めることができる。なお、シリアル信号線路１３６を流れるシリアル信号には、多くの場合、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）等の差動信号が用いられている。
【００３５】
（機能構成）
ここで、図３を参照しながら、シリアル伝送方式を採用した携帯端末１３０の機能構成について説明する。図３は、シリアル伝送方式を採用した携帯端末１３０の機能構成の一例を示す説明図である。但し、図３は、シリアライザ１３４、及びデシリアライザ１３８の機能構成を中心に描画した説明図であり、他の構成要素に関する記載を省略している。
【００３６】
（シリアライザ１３４）
図３に示すように、シリアライザ１３４は、Ｐ／Ｓ変換部１５２と、エンコーダ１５４と、ＬＶＤＳドライバ１５６と、ＰＬＬ部１５８と、タイミング制御部１６０とにより構成される。
【００３７】
まず、シリアライザ１３４には、ベースバンドプロセッサ１１０からパラレル信号（Ｐ−ＤＡＴＡ）、及びパラレル信号用クロック（Ｐ−ＣＬＫ）が入力される。シリアライザ１３４に入力されたパラレル信号は、Ｐ／Ｓ変換部１５２によりシリアル信号に変換される。Ｐ／Ｓ変換部１５２により変換されたシリアル信号は、エンコーダ１５４に入力される。エンコーダ１５４は、シリアル信号にヘッダ等を付加してＬＶＤＳドライバ１５６に入力する。ＬＶＤＳドライバ１５６は、入力されたシリアル信号をＬＶＤＳによる差動伝送方式でデシリアライザ１３８に伝送する。
【００３８】
なお、シリアライザ１３４に入力されたパラレル信号用クロックは、ＰＬＬ部１５８に入力される。ＰＬＬ部１５８は、パラレル信号用クロックからシリアル信号用クロックを生成し、Ｐ／Ｓ変換部１５２、及びタイミング制御部１６０に入力する。タイミング制御部１６０は、入力されるシリアル信号用クロックに基づいてエンコーダ１５４によるシリアル信号の送信タイミングを制御する。
【００３９】
（デシリアライザ１３８）
デシリアライザ１３８は、主に、ＬＶＤＳレシーバ１７２と、デコーダ１７４と、Ｓ／Ｐ変換部１７６と、クロック再生部１７８と、ＰＬＬ部１８０と、タイミング制御部１８２とにより構成される。
【００４０】
デシリアライザ１３８には、ＬＶＤＳによる差動伝送方式でシリアライザ１３４からシリアル信号が伝送される。このシリアル信号は、ＬＶＤＳレシーバ１７２により受信される。ＬＶＤＳレシーバ１７２により受信されたシリアル信号は、デコーダ１７４、及びクロック再生部１７８に入力される。デコーダ１７４は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、Ｓ／Ｐ変換部１７６に入力する。Ｓ／Ｐ変換部１７６は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部１７６で変換されたパラレル信号は液晶部１０４に出力される。
【００４１】
一方、クロック再生部１７８は、外部から入力されるリファレンスクロックを参照し、内蔵するＰＬＬ部１８０を用いてシリアル信号用クロックからパラレル信号用クロックを再生する。クロック再生部１７８により再生されたパラレル信号用クロックは、デコーダ１７４、及びタイミング制御部１８２に入力される。タイミング制御部１８２は、クロック再生部１７８から入力されたパラレル信号用クロックに基づいて受信タイミングを制御する。また、タイミング制御部１８２に入力されたパラレル信号用クロック（Ｐ−ＣＬＫ）は、液晶部１０４に出力される。
【００４２】
このように、ベースバンドプロセッサ１１０からシリアライザ１３４に入力されたパラレル信号（Ｐ−ＤＡＴＡ）、及びパラレル信号用クロック（Ｐ−ＣＬＫ）は、シリアル信号に変換されてデシリアライザ１３８に伝送される。そして、入力されたシリアル信号は、デシリアライザ１３８により元のパラレル信号、及びパラレル信号用クロックに復元され、液晶部１０４に出力される。
【００４３】
以上説明した携帯端末１３０のように、パラレル信号をシリアル信号に変換して伝送することにより、その伝送線路がシリアル化される。その結果、シリアル信号線路が配置される部分の可動範囲が拡大し、表示部１０２の配置に関する自由度が向上する。そのため、例えば、携帯端末１３０を利用してテレビジョン放送等を視聴する場合に、表示部１０２の配置がユーザから見て横長になるように携帯端末１３０を変形させることができるようになるのである。こうした自由度の向上に伴い、携帯端末１３０の用途が広がり、通信端末としての各種機能に加えて、映像や音楽の視聴等、様々な利用形態が生まれている。
【００４４】
（応用例：電源線を利用したデータ伝送方式）
ところで、上記の携帯端末１３０のエンコーダ１５４は、例えば、直流成分を含まないマンチェスター符号方式等に基づいて入力データを符号化するように構成されていてもよい。この場合、符号化信号は直流成分を含まないため、電源に重畳して伝送することが可能になる。そこで、上記の携帯端末１３０を電源線伝送方式に適用した携帯端末２３０の構成について説明する。
【００４５】
（機能構成）
まず、図４を参照しながら、電源線を利用してデータを伝送することが可能な携帯端末２３０の機能構成について説明する。図４は、電源線を利用してデータ伝送することが可能な携帯端末２３０の機能構成の一例を示す説明図である。但し、図４は、シリアライザ１３４、及びデシリアライザ１３８の機能構成を中心に描画した説明図であり、他の構成要素に関する記載を省略している。また、携帯端末２３０が有する各構成要素のうち、既に述べた携帯端末１３０と実質的に同一の機能構成を有する構成要素については同一の符号を付することにより詳細な説明を省略した。
【００４６】
（シリアライザ１３４）
シリアライザ１３４は、Ｐ／Ｓ変換部１５２と、エンコーダ１５４と、ＬＶＤＳドライバ１５６と、ＰＬＬ部１５８と、タイミング制御部１６０とにより構成される。
【００４７】
シリアライザ１３４には、ベースバンドプロセッサ１１０から、パラレル信号（Ｐ−ＤＡＴＡ）、及びパラレル信号用クロック（Ｐ−ＣＬＫ）が入力される。シリアライザ１３４に入力されたパラレル信号は、Ｐ／Ｓ変換部１５２によりシリアル信号に変換される。Ｐ／Ｓ変換部１５２により変換されたシリアル信号は、エンコーダ１５４に入力される。エンコーダ１５４は、シリアル信号にヘッダ等を付加し、マンチェスター符号方式等の直流成分の無い（又は少ない）方式で符号化する。エンコーダ１５４から出力された信号は、ＬＶＤＳドライバ１５６に入力される。
【００４８】
ＬＶＤＳドライバ１５６は、入力されたシリアル信号をＬＶＤＳにして重畳部２３２に入力する。重畳部２３２は、ＬＶＤＳドライバ１５６から入力された信号を電源ラインに重畳させてデシリアライザ１３８に伝送する。例えば、重畳部２３２は、信号をコンデンサで結合させ、電源をチョークコイルで結合させる。そして、重畳部２３２により電源に重畳された信号は、電源ラインを通じてデシリアライザ１３８に入力される。電源ラインは、操作部１０８から表示部１０２に電力を供給するために設けられた線路である。電源ラインには、例えば、伝送線路として同軸ケーブルが用いられる。
【００４９】
なお、シリアライザ１３４に入力されたパラレル信号用クロックは、ＰＬＬ部１５８に入力される。ＰＬＬ部１５８は、パラレル信号用クロックからシリアル信号用クロックを生成し、Ｐ／Ｓ変換部１５２、及びタイミング制御部１６０に入力する。タイミング制御部１６０は、入力されたシリアル信号用クロックに基づいてエンコーダ１５４によるシリアル信号の送信タイミングを制御する。
【００５０】
（デシリアライザ１３８）
デシリアライザ１３８は、主に、ＬＶＤＳレシーバ１７２と、デコーダ１７４と、Ｓ／Ｐ変換部１７６と、クロック再生部１７８と、ＰＬＬ部１８０と、タイミング制御部１８２と、分離部２３４とにより構成される。
【００５１】
デシリアライザ１３８には、電源ライン（同軸ケーブル）を通じて電源にシリアル信号を重畳した信号が入力される。この重畳信号の周波数スペクトラムは、図５のようになる。図５に示すように、マンチェスター符号の周波数スペクトラムは、直流成分を持たない。そのため、図５から、マンチェスター符号方式で符号化されたデータの伝送信号（符号化信号）が電源（ＤＣ）と一緒に伝送できることが分かる。
【００５２】
再び図４を参照する。上記の重畳信号は、分離部２３４によりシリアル信号と電源とに分離される。例えば、分離部２３４は、コンデンサで直流成分をカットしてシリアル信号を取り出し、チョークコイルで高周波成分をカットして電源を取り出す。分離部２３４により分離されたシリアル信号は、ＬＶＤＳレシーバ１７２により受信される。
【００５３】
ＬＶＤＳレシーバ１７２により受信されたシリアル信号は、デコーダ１７４、及びクロック再生部１７８に入力される。デコーダ１７４は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、マンチェスター符号方式で符号化されたシリアル信号を復号してＳ／Ｐ変換部１７６に入力する。Ｓ／Ｐ変換部１７６は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部１７６で変換されたパラレル信号は、液晶部１０４に出力される。
【００５４】
一方、クロック再生部１７８は、外部から入力されるリファレンスクロックを参照し、内蔵するＰＬＬ部１８０を用いてシリアル信号用クロックからパラレル信号用クロックを再生する。クロック再生部１７８により再生されたパラレル信号用クロックは、デコーダ１７４、及びタイミング制御部１８２に入力される。タイミング制御部１８２は、クロック再生部１７８から入力されたパラレル信号用クロックに基づいて受信タイミングを制御する。また、タイミング制御部１８２に入力されたパラレル信号用クロック（Ｐ−ＣＬＫ）は、液晶部１０４に出力される。
【００５５】
このように、上記の携帯端末２３０は、電源とシリアル信号（映像信号等）とを同軸ケーブル１本で伝送することができる。そのため、操作部１０８と表示部１０２との間を繋ぐ配線は１本だけとなり、表示部１０２の可動性が向上し、複雑な形状に携帯端末２３０を変形させることが可能になる。その結果、携帯端末２３０の用途がさらに広がり、ユーザの利便性が向上する。
【００５６】
（課題の整理１）
上記の通り、操作部１０８と表示部１０２との相対的な位置関係を自由に変化させるには、上記の携帯端末１００のようにパラレル伝送方式には不都合があった。そこで、上記の携帯端末１３０のように、シリアライザ１３４、及びデシリアライザ１３８を設けることで、映像信号等のシリアル伝送を可能にし、表示部１０２の可動範囲を広げた。さらに、携帯端末１３０で利用される符号化方式の特性を生かして、電源ラインに信号を重畳させて伝送する方式を用いて表示部１０２の可動性をさらに向上させた。
【００５７】
ところが、図３、図４に示すように、携帯端末１３０、２３０には、受信したシリアル信号のクロックを再生するためにＰＬＬ部１８０（以下、ＰＬＬ）が設けられていた。このＰＬＬは、マンチェスター符号方式等により符号化された信号からクロックを抽出するために必要なものである。しかしながら、ＰＬＬ自体の電力消費量が少なくないため、ＰＬＬを設けることにより、その分だけ携帯端末１３０、２３０の消費電力が大きくなってしまう。こうした電力消費量の増大は、携帯電話等の小さな装置にとって非常に大きな問題となる。
【００５８】
上記のような技術的課題に対し、デシリアライザ１３８にＰＬＬを設けずに済むような工夫が求められている。こうした要求に対し、最近、「直流成分を含まず、かつ、クロック再生時にＰＬＬが不要な符号」を用いて信号を伝送する新規な信号伝送方式が考案された。後述する本発明の実施形態に係る技術は、この新規な信号伝送方式を基盤とする技術である。そこで、この新規な信号伝送方式について、ここで説明しておくことにする。なお、以下の説明において、この新規な信号伝送方式のことを新方式と呼ぶ場合がある。
【００５９】
＜基盤技術：新方式について＞
以下、直流成分を含まず、かつ、ＰＬＬを利用せずにクロックを再生することが可能な符号を用いて信号を伝送する新規な信号伝送方式（新方式）について説明する。まず、新方式の符号化方法について説明を行う上で基本となるＡＭＩ（Ａｌｔｅｒｎａｔｅ  Ｍａｒｋ  Ｉｎｖｅｒｓｉｏｎ）符号の特性について簡単に説明する。その後、新方式に係る携帯端末３００の機能構成、及び新方式に係る符号化／復号方法について説明する。
【００６０】
（ＡＭＩ符号の信号波形について）
まず、図６を参照しながら、ＡＭＩ符号の信号波形、及びその特徴について説明する。図６は、ＡＭＩ符号の信号波形の一例を示す説明図である。但し、以下の説明において、Ａは任意の正数であるとする。
【００６１】
ＡＭＩ符号は、データ０を電位０で表現し、データ１を電位Ａ又は−Ａで表現する符号である。但し、電位Ａと電位−Ａとは交互に繰り返される。つまり、電位Ａでデータ１が表現された後、次にデータ１が現れた場合、そのデータ１は電位−Ａで表現されるというものである。このように、極性反転を繰り返してデータが表現されるため、ＡＭＩ符号には直流成分が含まれない。
【００６２】
なお、ＡＭＩ符号と似た特性を持つ符号としては、例えば、ＰＲ（１，−１）、ＰＲ（１，０，−１）、ＰＲ（１，０，…，−１）等で表現されるパーシャル・レスポンス方式の符号がある。このように極性反転を用いた伝送符号はバイポーラ符号と呼ばれる。新方式に係る信号伝送方法には、このようなバイポーラ符号を用いることもできる。さらに、新方式に係る信号伝送方式には、ダイコード方式の符号等を適用することもできる。ここでは、説明の都合上、デューティ１００％のＡＭＩ符号を例に挙げて説明する。
【００６３】
図６には、ビット間隔Ｔ１、Ｔ２、…、Ｔ１４のＡＭＩ符号が模式的に記載されている。図中において、データ１は、ビット間隔Ｔ２、Ｔ４、Ｔ５、Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１４に現れている。ビット間隔Ｔ２において電位Ａである場合、ビット間隔Ｔ４では電位−Ａとなる。また、ビット間隔Ｔ５では電位Ａとなる。このように、データ１に対応する振幅は、プラスとマイナスとが交互に反転する。これが上記の極性反転である。
【００６４】
一方、データ０に関しては全て電位０で表現される。こうした表現によりＡＭＩ符号は直流成分を含まないが、ビット間隔Ｔ６、…、Ｔ９に見られるように電位０が連続することがある。このように電位０が連続すると、受信側でＰＬＬを用いずに信号波形からクロック成分を取り出すことが難しい。そこで、新方式においては、ＡＭＩ符号（及びこれと同等の特性を有する符号）にクロック成分を含ませて伝送する技術が用いられる。以下、この技術について説明する。
【００６５】
（機能構成）
次に、図７を参照しながら、新方式に係る携帯端末３００の機能構成について説明する。図７は、新方式に係る携帯端末３００の機能構成例を示す説明図である。但し、図７は、シリアライザ１３４、及びデシリアライザ１３８の機能構成を中心に描画した説明図であり、他の構成要素に関する記載を省略している。また、携帯端末３００が有する各構成要素のうち、既に述べた携帯端末１３０と実質的に同一の機能構成を有する構成要素については同一の符号を付することにより詳細な説明を省略した。
【００６６】
（シリアライザ１３４）
シリアライザ１３４は、Ｐ／Ｓ変換部１５２と、ＬＶＤＳドライバ１５６と、ＰＬＬ部１５８と、タイミング制御部１６０と、エンコーダ３１２とにより構成される。上記の携帯端末１３０との主な相違点はエンコーダ３１２が有する機能にある。
【００６７】
まず、シリアライザ１３４には、ベースバンドプロセッサ１１０から、パラレル信号（Ｐ−ＤＡＴＡ）、及びパラレル信号用クロック（Ｐ−ＣＬＫ）が入力される。シリアライザ１３４に入力されたパラレル信号は、Ｐ／Ｓ変換部１５２によりシリアル信号に変換される。Ｐ／Ｓ変換部１５２により変換されたシリアル信号は、エンコーダ３１２に入力される。エンコーダ３１２は、シリアル信号にヘッダ等を付加し、所定の符号化方式（新方式）に基づいて符号化することで符号化信号を生成する。
【００６８】
ここで、図８を参照しながら、エンコーダ３１２による新方式の符号化方法について説明する。図８は、新方式に係る符号化方法の一例を示す説明図である。なお、図８には、ＡＭＩ符号をベースとする符号の生成方法が記載されている。しかし、新方式に係る技術はこれに限定されず、ＡＭＩ符号と似た特性を有する符号に対しても同様に適用される。例えば、バイポーラ符号やパーシャル・レスポンス方式の符号等にも適用できる。
【００６９】
（Ａ）に示された信号は、入力データをＡＭＩ符号方式に基づいて符号化したものである。一方、（Ｃ）に示された信号は、（Ａ）の信号に基づいて新方式の符号化方法で符号化された信号である。この信号では、データ１が複数の電位Ａ１（−１、−３、１、３）で表現され、データ０が電位Ａ１とは異なる複数の電位Ａ２（−２、２）で表現される。また、この信号は、一周期毎に極性反転し、連続して同じ電位とならないように構成されている。
【００７０】
例えば、（Ａ）においては、ビット間隔Ｔ６、…、Ｔ９でデータ０が続く区間が存在し、電位０の連続区間として表現されている。しかし、（Ｃ）においては、同区間において電位が−２、２、−２、２となっている。このように、（Ｃ）の信号は、同じデータ値が連続して現れても一周期毎に極性が反転するように構成されている。そのため、（Ｃ）の信号をデータ伝送に用いると、受信側で立ち上がり、立ち下がりの両エッジを検出することでクロック成分を再生することが可能になる。以下、新方式に係る（Ｃ）の信号を生成する方法について説明する。
【００７１】
エンコーダ３１２は、上記（Ｃ）のような符号を生成するため、加算器ＡＤＤを備えている。エンコーダ３１２は、例えば、入力されたシリアル信号をＡＭＩ符号（Ａ）に符号化して加算器ＡＤＤに入力する。さらに、エンコーダ３１２は、伝送速度Ｆｂを有するＡＭＩ符号の半分の周波数（Ｆｂ／２）を持つクロック（Ｂ）を生成して加算器ＡＤＤに入力する。但し、クロックの振幅は、ＡＭＩ符号のＮ倍（Ｎ＞１；図８の例ではＮ＝２）とする。そして、エンコーダ３１２は、加算器ＡＤＤによりＡＭＩ符号とクロックとを加算して符号（Ｃ）を生成する。このとき、ＡＭＩ符号とクロックとは同期され、エッジを揃えて加算される。
【００７２】
再び図７を参照する。エンコーダ３１２により符号化されたシリアル信号は、ＬＶＤＳドライバ１５６に入力される。ＬＶＤＳドライバ１５６は、入力されたシリアル信号をＬＶＤＳによる差動伝送方式でデシリアライザ１３８に伝送する。ところで、シリアライザ１３４に入力されたパラレル信号用クロックは、ＰＬＬ部１５８に入力される。ＰＬＬ部１５８は、パラレル信号用クロックからシリアル信号用クロックを生成し、Ｐ／Ｓ変換部１５２、及びタイミング制御部１６０に入力する。タイミング制御部１６０は、入力されるシリアル信号用クロックに基づいてエンコーダ３１２によるシリアル信号の送信タイミングを制御する。
【００７３】
（デシリアライザ１３８）
デシリアライザ１３８は、主に、ＬＶＤＳレシーバ１７２と、Ｓ／Ｐ変換部１７６と、タイミング制御部１８２と、クロック検出部３３２と、デコーダ３３４とにより構成される。上記の携帯端末１３０との主な相違点は、ＰＬＬを持たないクロック検出部３３２の機能にある。
【００７４】
デシリアライザ１３８には、ＬＶＤＳによる差動伝送方式でシリアライザ１３４からシリアル信号が伝送される。このシリアル信号は、ＬＶＤＳレシーバ１７２により受信される。ＬＶＤＳレシーバ１７２により受信されたシリアル信号は、デコーダ３３４、及びクロック検出部３３２に入力される。デコーダ３３４は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、エンコーダ３１２が用いた符号化方式に従って符号化されたシリアル信号を復号する。
【００７５】
ここで、図８を参照しながら、デコーダ３３４による復号方法について簡単に説明する。デコーダ３３４の詳細な回路構成については後述する。上記の通り、シリアル信号は、エンコーダ３１２により、（Ｃ）に示す形式に符号化されている。そこで、デコーダ３３４は、受信した信号の振幅がＡ１であるか、Ａ２であるかを判定することで、元のシリアル信号を復号することができる。データ１に対応する振幅Ａ１（−１、−３、１、３）と、データ０に対応する振幅Ａ２（−２、２）とを判定するためには、図８に示した４つの閾値（Ｌ１、Ｌ２、Ｌ３、Ｌ４）が用いられる。そこで、デコーダ３３４は、入力された信号の振幅と上記の４つの閾値とを比較して振幅がＡ１であるか、或いは、Ａ２であるかを判定し、元のシリアル信号を復号する。
【００７６】
再び図７を参照する。デコーダ３３４により復号されたシリアル信号はＳ／Ｐ変換部１７６に入力される。Ｓ／Ｐ変換部１７６は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部１７６で変換されたパラレル信号は、液晶部１０４に出力される。
【００７７】
一方、クロック検出部３３２は、ＬＶＤＳレシーバ１７２により受信された信号からクロック成分を検出する。このとき、クロック検出部３３２は、信号の振幅値と閾値Ｌ０（電位０）とを比較して極性反転の周期を検出し、その周期に基づいてクロック成分を検出することで元のクロックを再生する。このように、クロック検出部３３２は、信号からクロック成分を検出する際にＰＬＬを用いない。そのため、デシリアライザ１３８の側にＰＬＬを設けずに済み、デシリアライザ１３８の消費電力を低減させることが可能になる。
【００７８】
さて、クロック検出部３３２により再生されたクロックは、デコーダ３３４、及びタイミング制御部１８２に入力される。タイミング制御部１８２は、クロック検出部３３２から入力されたクロックに基づいて受信タイミングを制御する。また、タイミング制御部１８２に入力されたクロック（Ｐ−ＣＬＫ）は液晶部１０４に出力される。
【００７９】
このように、直流成分を含まず（図９を参照）、極性反転周期からクロック成分を検出することが可能な符号を利用することで、クロックの再生にＰＬＬを用いずに済み、携帯端末の消費電力を大きく低減させることが可能になる。なお、新方式で用いる符号の周波数スペクトラムは、例えば、図９に示すような形状になる。エンコーダ３１２の加算器ＡＤＤで加算されたクロックの周波数Ｆｂ／２に線スペクトルが現れ、それに加えてＡＭＩ符号のブロードな周波数スペクトラムが現れている。なお、この周波数スペクトラムには、周波数Ｆｂ、２Ｆｂ、３Ｆｂ、…にヌル点が存在する。
【００８０】
（復号処理の詳細について）
次に、図１０〜図１３を参照しながら、新方式における復号処理の詳細について説明する。図１０は、クロック検出部３３２の回路構成例を示す説明図である。図１１は、デコーダ３３４の回路構成例を示す説明図である。図１２は、データ判定用の判定テーブルの構成例を示す説明図である。図１３は、新方式を適用した場合の受信信号波形（図中には、アイパターンが示されている。）を示す説明図である。
【００８１】
（クロック検出部３３２の回路構成例）
まず、図１０を参照する。図１０に示すように、クロック検出部３３２の機能は、コンパレータ３５２により実現される。
【００８２】
コンパレータ３５２には、新方式で符号化された信号の振幅値が入力データとして入力される。入力データが入力されると、コンパレータ３５２は、入力された振幅値と所定の閾値とを比較する。例えば、コンパレータ３５２は、入力データが所定の閾値よりも大きい値であるか否かを判定する。このコンパレータ３５２は、新方式の符号（図８の（Ｃ）を参照）からクロックを抽出するためのものである。そのため、所定の閾値としては閾値Ｌ０を用いる。
【００８３】
例えば、入力データが所定の閾値よりも大きい値である場合、コンパレータ３５２は、入力データが所定の閾値よりも大きい値であることを示す判定値（例えば、１）を出力する。一方、入力データが所定の閾値よりも小さい値である場合、コンパレータ３５２は、入力データが所定の閾値よりも大きい値でなかったことを示す判定値（例えば、０）を出力する。コンパレータ３５２の出力結果は、クロックとしてデコーダ３３４及びタイミング制御部１８２に入力される。
【００８４】
（デコーダ３３４の回路構成例）
次に、図１１を参照する。図１１に示すように、デコーダ３３４の機能は、複数のコンパレータ３５４、３５６、３５８、３６０、及びデータ判定部３６２により実現される。また、データ判定部３６２には、記憶部３６４が設けられている。記憶部３６４には、図１２に示すデータ判定用の判定テーブルが格納されている。
【００８５】
複数のコンパレータ３５４、３５６、３５８、３６０には、互いに異なる閾値が設定されている。例えば、コンパレータ３５４には閾値Ｌ１が、コンパレータ３５６には閾値Ｌ２が、コンパレータ３５８には閾値Ｌ３が、コンパレータ３６０には閾値Ｌ４が設定されている。但し、図８の（Ｃ）に示したように、閾値Ｌ１、Ｌ２、Ｌ３、Ｌ４は、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４の関係を有するものである。
【００８６】
まず、複数のコンパレータ３５４、３５６、３５８、３６０には、新方式で符号化された信号の振幅値が入力データとして入力される。このとき、複数のコンパレータ３５４、３５６、３５８、３６０には、同じ入力データが並行して入力される。
【００８７】
入力データが入力されると、コンパレータ３５４は、入力データと閾値Ｌ１とを比較し、入力データが閾値Ｌ１よりも大きい値であるか否かを判定する。入力データが閾値Ｌ１よりも大きい値である場合、コンパレータ３５４は、入力データが閾値Ｌ１よりも大きい値であることを示す判定値（例えば、１）を出力する。一方、入力データが閾値Ｌ１よりも大きい値でない場合、コンパレータ３５４は、入力データが閾値Ｌ１よりも大きい値でないことを示す判定値（例えば、０）を出力する。
【００８８】
同様に、コンパレータ３５６は、入力データと閾値Ｌ２とを比較し、入力データが閾値Ｌ２よりも大きい値であるか否かを判定する。また、コンパレータ３５８は、入力データと閾値Ｌ３とを比較し、入力データが閾値Ｌ３よりも大きい値であるか否かを判定する。さらに、コンパレータ３６０は、入力データと閾値Ｌ４とを比較し、入力データが閾値Ｌ４よりも大きい値であるか否かを判定する。複数のコンパレータ３５４、３５６、３５８、３６０から出力された判定値は、データ判定部３６２に入力される。
【００８９】
データ判定部３６２は、複数のコンパレータ３５４、３５６、３５８、３６０から出力された判定値に基づいて入力データが示すビット値を判定する。このとき、データ判定部３６２は、記憶部３６４に格納されたデータ判定用の判定テーブル（図１２を参照）に基づいて入力データが示すビット値を判定する。データ判定用の判定テーブルとしては、例えば、図１２に示すようなものが用いられる。図１２に例示した判定テーブルには、複数のコンパレータ３５４、３５６、３５８、３６０から出力された値の各組み合わせとビット値（０又は１）との対応関係が示されている。
【００９０】
例えば、コンパレータ３５４の出力値が１の場合について考えてみる。この場合、入力データが閾値Ｌ１よりも大きい値である。上記の通り、閾値は、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４の関係を有している。そのため、この関係から、コンパレータ３５６、３５８、３６０の出力値も１になるはずである。また、閾値Ｌ１よりも大きい値をもつ振幅に対応するビット値は１である。そのため、判定テーブルには、コンパレータ３５４、３５６、３５８、３６０の出力値が全て１の組み合わせとビット値１との対応関係が示されている。
【００９１】
他の条件についても考えてみる。ここでは、説明の都合上、コンパレータ３５４、３５６、３５８、３６０の出力値をそれぞれｄ１、ｄ２、ｄ３、ｄ４と表現し、その組み合わせを（ｄ１，ｄ２，ｄ３，ｄ４）と表記する。例えば、（ｄ１，ｄ２，ｄ３，ｄ４）＝（０，１，１，１）の組み合わせは、入力データｄがＬ１＞ｄ＞Ｌ２であることを意味している。入力データｄがＬ１＞ｄ＞Ｌ２の場合、ビット値は０である。
【００９２】
同様に、（ｄ１、ｄ２、ｄ３、ｄ４）＝（０，０，１，１）の組み合わせは、入力データｄがＬ２＞ｄ＞Ｌ３であることを意味している。入力データｄがＬ２＞ｄ＞Ｌ３の場合、ビット値は１である。また、（ｄ１、ｄ２、ｄ３、ｄ４）＝（０，０，０，１）の組み合わせは、入力データｄがＬ３＞ｄ＞Ｌ４であることを意味している。入力データｄがＬ３＞ｄ＞Ｌ４の場合、ビット値は０である。さらに、（ｄ１、ｄ２、ｄ３、ｄ４）＝（０，０，０，０）の組み合わせは、入力データｄがＬ４＞ｄであることを意味している。入力データｄがＬ４＞ｄの場合、ビット値は１である。
【００９３】
上記の通り、コンパレータ３５４、３５６、３５８、３６０から各々出力された出力値の組み合わせとビット値とを対応付けるために、そのような組み合わせとビット値との対応関係をテーブル形式に纏めたものが図１２に例示した判定テーブルである。つまり、この判定テーブルは、データ判定部３６２によるビット値判定の判定アルゴリズムを示している。データ判定部３６２は、この判定テーブルに基づき、複数のコンパレータ３５４、３５６、３５８、３６０から出力された出力値の組み合わせからビット値を判定する。データ判定部３６２により判定されたビット値は、Ｓ／Ｐ変換部１７６に入力される。
【００９４】
（課題の整理２）
このように、新方式の符号を復号するには、クロック検出部３３２を構成する１つのコンパレータ３５２と、デコーダ３３４を構成する４つのコンパレータ３５４、３５６、３５８、３６０とが必要になる。上記の通り、新方式の符号は、直流成分を含まず、ＰＬＬ回路を用いずにクロックを再生することが可能である点で非常に優れている。しかしながら、２つのビット値を判定するのに、合計で５つものコンパレータが必要になってしまう。その結果、回路規模が大きくなったり、消費電力が大きくなったりしてしまう。
【００９５】
さらに、振幅方向に５つもの閾値を設けてデータの判定処理を行うことになるため、信号振幅の最大幅（振幅レンジ）が決まっているような場合において、図１３に示すように、個々の閾値の間隔が狭くなってしまう。その結果、閾値の設定精度、及びビット値の判定精度に高いレベルが要求されることになる。近年、半導体プロセスの微細化が進み、動作電圧が低くなってきている。それに伴い、信号の振幅レンジが小さくなってきている。また、振幅方向に複数のビット値を持たせた符号を利用するには、信号振幅の最大値及び最小値が上記のような動作電圧の範囲に収まっている必要がある。こうした状況下にあって、振幅方向に５つもの閾値を設けてデータの判定処理を行うには、非常に高い設定精度で閾値を設定する必要があり、あまり現実的ではない。
【００９６】
こうした技術的課題に鑑み、後述する実施形態の目的は、新方式に係る符号を復号する際に用いるコンパレータの数（閾値の数）を低減させ、回路規模を低減させると共に、閾値の設定精度の緩和を実現することにある。また、以下で説明する実施形態は、当然に、上記の（課題の整理１）において述べた課題についても解決するものである。以下、このような目的を達成することが可能な実施形態について説明する。
【００９７】
＜実施形態＞
本発明の一実施形態について説明する。本実施形態は、直流成分を含まず、かつ、クロック再生時にＰＬＬ回路が不要な符号からビット値を復号する際に行う閾値判定処理の回数を低減させることを目的とするものである。特に、本実施形態は、上記の新方式に係る技術を基盤とし、受信側においてクロック信号を効率的に除去する技術に関する。
【００９８】
［携帯端末４００の機能構成］
まず、図１４を参照しながら、本実施形態に係る携帯端末４００の機能構成について説明する。図１４は、本実施形態に係る携帯端末４００の機能構成例を示す説明図である。但し、図１４は、シリアライザ１３４、及びデシリアライザ１３８の機能構成を中心に描画した説明図であり、他の構成要素に関する記載を省略している。また、携帯端末４００が有する各構成要素のうち、既に述べた携帯端末３００と実質的に同一の機能構成を有する構成要素については同一の符号を付することにより詳細な説明を省略した。
【００９９】
（シリアライザ１３４）
シリアライザ１３４は、Ｐ／Ｓ変換部１５２と、ドライバ１５６と、ＰＬＬ部１５８と、タイミング制御部１６０と、重畳部２３２と、エンコーダ３１２とにより構成される。このように、携帯端末４００のシリアライザ１３４は、重畳部２３２が設けられている点を除いて上記の携帯端末３００と実質的に同一である。また、重畳部２３２の機能構成は、携帯端末２３０に設けられた重畳部２３２と実質的に同一である。
【０１００】
まず、シリアライザ１３４には、ベースバンドプロセッサ１１０から、パラレル信号（Ｐ−ＤＡＴＡ）、及びパラレル信号用クロック（Ｐ−ＣＬＫ）が入力される。シリアライザ１３４に入力されたパラレル信号は、Ｐ／Ｓ変換部１５２によりシリアル信号に変換される。Ｐ／Ｓ変換部１５２により変換されたシリアル信号は、エンコーダ３１２に入力される。エンコーダ３１２は、シリアル信号にヘッダ等を付加し、所定の符号化方式（新方式）に基づいて符号化することで符号化信号を生成する。
【０１０１】
エンコーダ３１２により生成された符号化信号は、ドライバ１５６に入力される。ドライバ１５６は、入力されたシリアル信号をＬＶＤＳにして重畳部２３２に入力する。重畳部２３２は、ドライバ１５６から入力された信号を電源ラインに重畳させてデシリアライザ１３８に伝送する。例えば、重畳部２３２は、信号をコンデンサで結合させ、電源をチョークコイルで結合させる。そして、重畳部２３２により電源に重畳された信号は、電源ラインを通じてデシリアライザ１３８に入力される。
【０１０２】
一方、シリアライザ１３４に入力されたパラレル信号用クロックは、ＰＬＬ部１５８に入力される。ＰＬＬ部１５８は、パラレル信号用クロックからシリアル信号用クロックを生成し、Ｐ／Ｓ変換部１５２、及びタイミング制御部１６０に入力する。タイミング制御部１６０は、入力されるシリアル信号用クロックに基づいてエンコーダ３１２によるシリアル信号の送信タイミングを制御する。
【０１０３】
（デシリアライザ１３８）
デシリアライザ１３８は、主に、分離部２３４と、レシーバ１７２と、Ｓ／Ｐ変換部１７６と、タイミング制御部１８２と、復号処理部４０２とにより構成される。また、復号処理部４０２には、デコーダ４０４と、クロック検出部４０６とが含まれている。上記の携帯端末３００と同様に、クロック検出部４０６にはＰＬＬが設けられていない。また、上記の携帯端末３００との間の主な相違点は、復号処理部４０２の機能にある。
【０１０４】
まず、デシリアライザ１３８には、電源ライン（同軸ケーブル）を通じて電源にシリアル信号を重畳した信号が入力される。この重畳信号は、分離部２３４によりシリアル信号と電源とに分離される。例えば、分離部２３４は、コンデンサで直流成分をカットしてシリアル信号を取り出し、チョークコイルで高周波成分をカットして電源を取り出す。分離部２３４により分離されたシリアル信号は、レシーバ１７２により受信される。
【０１０５】
レシーバ１７２により受信されたシリアル信号は、復号処理部４０２に含まれるデコーダ４０４、及びクロック検出部４０６に入力される。デコーダ４０４は、入力されたシリアル信号のヘッダを参照してデータの先頭部分を検出し、エンコーダ３１２が用いた符号化方式に従って符号化されたシリアル信号を復号する。デコーダ４０４により復号されたシリアル信号はＳ／Ｐ変換部１７６に入力される。Ｓ／Ｐ変換部１７６は、入力されたシリアル信号をパラレル信号（Ｐ−ＤＡＴＡ）に変換する。Ｓ／Ｐ変換部１７６で変換されたパラレル信号は、液晶部１０４に出力される。
【０１０６】
一方、クロック検出部４０６は、レシーバ１７２により受信された信号からクロック成分を検出する。このとき、クロック検出部４０６は、信号の振幅値と閾値Ｌ０（電位０）とを比較して極性反転の周期を検出し、その周期に基づいてクロック成分を検出することで元のクロックを再生する。そして、クロック検出部４０６により再生されたクロックは、デコーダ４０４、及びタイミング制御部１８２に入力される。タイミング制御部１８２は、クロック検出部４０６から入力されたクロックに基づいて受信タイミングを制御する。また、タイミング制御部１８２に入力されたクロック（Ｐ−ＣＬＫ）は液晶部１０４に出力される。
【０１０７】
（復号処理部４０２の回路構成例）
ここで、図１５を参照しながら、復号処理部４０２の回路構成について説明する。図１５は、復号処理部４０２の１つの回路構成例を示す説明図である。
【０１０８】
図１５に示すように、復号処理部４０２は、コンパレータ４１２（クロック再生）と、遅延回路４１４と、加算器４１６と、コンパレータ４１８、４２０（データ抽出）と、逆変換部４２２と、タイミング発生回路４２４と、データ判定部４２６とを有する。コンパレータ４１２（クロック再生）は、クロック検出部４０６に対応する。また、クロック検出部４０６を除く他の構成要素は、デコーダ４０４に対応する。
【０１０９】
まず、復号処理部４０２にシリアル信号が入力されると、その入力信号は、コンパレータ４１２、遅延回路４１４、及び加算器４１６に入力される。コンパレータ４１２には図８に示した閾値Ｌ０が設定されており、入力信号の振幅値と閾値Ｌ０とが比較される。例えば、入力信号の振幅値が閾値Ｌ０を上回っている場合にコンパレータ４１２から判定値１が出力され、下回っている場合に判定値０が出力される。コンパレータ４１２から出力される判定値の変化周期を検出することにより、入力信号の極性反転周期が検出される。つまり、コンパレータ４１２の出力値に基づいて入力信号のクロック成分が抽出される。このクロック成分は、逆変換部４２２、タイミング発生回路４２４等に入力される。
【０１１０】
一方、遅延回路４１４に入力された入力信号は１／２クロック分だけ遅延される。そして、この遅延信号は、加算器４１６に入力される。加算器４１６には、遅延回路４１４から入力された遅延信号の他に、入力信号が入力される。加算器４１６に遅延信号と入力信号とが入力されると、加算器４１６により、遅延信号と入力信号とが加算される。加算器４１６により加算された加算信号は、コンパレータ４１８、４２０に入力される。コンパレータ４１８には閾値Ｌ２’が設定されており、加算信号の振幅値と閾値Ｌ２’とが比較される。また、コンパレータ４２０には、閾値Ｌ３’が設定されており、加算信号の振幅値と閾値Ｌ３’とが比較される。
【０１１１】
後段において詳述するように、加算器４１６において実行された加算処理により、入力信号、及び遅延信号に含まれていたクロック成分は相殺されて除去される。そのため、加算器４１６から出力される加算信号には、クロック成分が含まれていない。
【０１１２】
コンパレータ４１８に加算信号が入力されると、コンパレータ４１８は、加算信号の振幅値と閾値Ｌ２’とを比較し、加算信号の振幅値が閾値Ｌ２’よりも大きい値であるか否かを判定する。加算信号の振幅値が閾値Ｌ２’よりも大きい場合、コンパレータ４１８は、加算信号の振幅値が閾値Ｌ２’よりも大きい値であることを示す判定値（例えば、１）を出力する。一方、加算信号の振幅値が閾値Ｌ２’よりも大きい値でない場合、コンパレータ４１８は、加算信号の振幅値が閾値Ｌ２’よりも大きい値でないことを示す判定値（例えば、０）を出力する。同様に、コンパレータ４２０は、加算信号の振幅値と閾値Ｌ３’とを比較し、加算信号の振幅値が閾値Ｌ３’よりも大きい値であるか否かを判定する。コンパレータ４１８、４２０から出力された判定値は、逆変換部４２２に入力される。
【０１１３】
逆変換部４２２は、遅延回路４１４、加算器４１６により行われた信号処理の逆変換に相当する信号処理を行う手段である。逆変換部４２２の機能は、例えば、図１６に示す回路構成により実現される。図１６に示すように、逆変換部４２２は、遅延回路４３２、及び減算器４３４により構成される。図１６において、「データ入力」と表記された端子には、コンパレータ４１８、４２０から出力された判定値が入力される。また、「データ出力」と表記された端子は、データ判定部４２６に接続される。
【０１１４】
図１６から理解される通り、遅延回路４３２は、減算器４３４の後段に設けられており、減算器４３４の出力データを遅延させて減算器４３４に入力するものである。また、遅延回路４３２は、１／２クロック分だけ減算器４３４の出力データを遅延させる。そのため、減算器４３４に対してコンパレータ４１８、４２０から出力された判定値が入力されると、減算器４３４は、入力された判定値のデータから、前段において自身が出力したデータの遅延データを減算する。なお、遅延回路４１４、加算器４１６による処理は、下記の式（１）に示すＺ変換に相当する。一方、逆変換部４２２による処理は、下記の式（２）に示す逆変換に相当する。
【０１１５】
Ｙ  ＝（１＋Ｚ−１）＊Ｘ  ；  Ｘ  ：入力、Ｙ  ：出力    …（１）
Ｙ’＝Ｘ’−Ｚ−１＊Ｙ’  ；  Ｘ’：入力、Ｙ’：出力    …（２）
【０１１６】
なお、コンパレータ４１８、４２０の出力と逆変換前のデータとの対応関係（入力データ値変換アルゴリズム）は、図１７のように表現される。例えば、コンパレータ４１８の出力が１、コンパレータ４２０の出力が１の場合、これらの出力結果は、逆変換部４２２に入力された直後、データ「１」に変換される。同様に、コンパレータ４１８の出力が０、コンパレータ４２０の出力が１の場合、これらの出力結果は、逆変換部４２２に入力された直後、データ「０」に変換される。さらに、コンパレータ４１８の出力が０、コンパレータ４２０の出力が０の場合、これらの出力結果は、逆変換部４２２に入力された直後、データ「−１」に変換される。その後、逆変換部４２２は、変換後のデータを用いて逆変換処理を実行する。逆変換後のデータは、データ判定部４２６に入力される。
【０１１７】
再び図１５を参照する。上記の通り、データ判定部４２６には、逆変換部４２２から逆変換後のデータが入力される。また、データ判定部４２６には、コンパレータ４１２により検出されたクロック成分がタイミング発生回路４２４を介して入力される。そこで、データ判定部４２６は、逆変換部４２２により入力されたデータから元のデータを復元する。このとき、データ判定部４２６は、図１８に示すアルゴリズムに基づいて元のデータを復元し、Ｓ／Ｐ変換部１７６に出力する。
【０１１８】
例えば、逆変換部４２２からデータ１が入力されると、データ判定部４２６は、データ１を出力する。また、逆変換部４２２からデータ０が入力されると、データ判定部４２６は、データ０を出力する。さらに、逆変換部４２２からデータ−１が入力されると、データ判定部４２６は、データ１を出力する。これらの処理は、図８の符号（Ａ）から元のデータを復元する処理に相当する。図８の符号（Ａ）は、データ１に振幅−１、１を割り当て、データ０に振幅０を割り当てるものであった。そこで、データ判定部４２６は、振幅−１、１をデータ１に復元し、振幅０をデータ０に復元しているのである。
【０１１９】
（信号処理の全体的な流れ）
ここで、図１９、図２０を参照しながら、携帯端末４００のシリアライザ１３４、デシリアライザ１３８に係る信号処理の全体的な流れについて説明する。図１９は、当該信号処理の全体的な流れを示す説明図である。また、図２０は、当該信号処理を実現することが可能な回路構成例を示す説明図である。
【０１２０】
まず、図１９を参照する。図１９には、各ステップにおける符号の形状（Ａ）〜（Ｈ）が描画されている。
【０１２１】
まず、シリアライザ１３４に入力データ（Ａ）が入力される。この入力データ（Ａ）は、エンコーダ３１２により符号化処理（Ｓ１０２）が施され、符号（Ｂ）が生成される。さらに、エンコーダ３１２には、ＰＬＬ部１５８により生成されたクロック（Ｃ）が入力され、符号（Ｂ）とクロック（Ｃ）との加算処理（Ｓ１０４）が実行される。この加算処理（Ｓ１０４）により、符号（Ｄ）が生成される。既に述べた通り、携帯端末４００においては、符号（Ｄ）が電源線に重畳させてデシリアライザ１３８に伝送される。
【０１２２】
デシリアライザ１３８に符号（Ｄ）が入力されると、符号（Ｄ）は、遅延回路４１４により１／２クロック分だけ遅延され（Ｓ１０６）、遅延信号（Ｅ）が生成される。さらに、加算器４１６により遅延前の符号（Ｄ）と遅延信号（Ｅ）とが加算される（Ｓ１０８）。このとき、符号（Ｄ）に含まれていたクロック成分が相殺されて符号（Ｆ）が生成される。このように、クロック（Ｃ）のように振幅の絶対値が一定で半周期毎に極性が反転する信号は、位相を半周期分だけずらして加算することにより除去することができる。
【０１２３】
しかし、符号（Ｂ）に相当する成分についても、１／２クロック分だけ遅延されて加算されている。そこで、逆変換部４２２により、符号（Ｆ）に対して上記の式（２）に相当する逆変換処理（Ｓ１１０）が実行される。なお、上記の遅延処理（Ｓ１０６）、及び加算処理（Ｓ１０８）がクロック成分を含む符号（Ｄ）に対して実行されているのに対し、上記の逆変換処理（Ｓ１１０）はクロック成分を除去した後の符号（Ｅ）に対して実行される。しかし、上記の式（１）が示すＺ変換は、下記の式（３）のように展開することができるため、符号（Ｄ）に対して逆変換を施しても、符号（Ｆ）に対して逆変換を施しても同じ結果が得られるのである。
【０１２４】
・Ｘ  ＝  Ｘ０＋Ｃ；  Ｘ０：符号（Ｂ）、Ｃ：クロック（Ｃ）
・Ｙ  ＝  （１＋Ｚ−１）＊Ｘ
＝  （１＋Ｚ−１）＊（Ｘ０＋Ｃ）
＝  Ｘ０＋Ｃ＋Ｚ−１＊Ｘ０＋Ｚ−１＊Ｃ
＝  Ｘ０＋Ｚ−１＊Ｘ０＋（Ｃ＋Ｚ−１＊Ｃ）
＝  Ｘ０＋Ｚ−１＊Ｘ０
…（３）
【０１２５】
但し、（Ｃ＋Ｚ−１＊Ｃ）は、クロック（Ｃ）を半周期分だけ遅延させた遅延クロック（Ｚー１＊Ｃ）と元のクロック（Ｃ）とを加えたものである。つまり、絶対値が同じで正負が異なる信号を加えることになる。そのため、両者が相殺され、（Ｃ＋Ｚ−１＊Ｃ）＝０となる。上式（３）のＹに関する第４番目の等号は、このような理由により成り立つ。
【０１２６】
上記の逆変換処理（Ｓ１１０）が実行されると、再生符号（Ｇ）が生成される。この再生符号（Ｇ）は、上記の符号（Ｂ）に対応するものである。そこで、入力データ（Ａ）から符号（Ｂ）を生成する際に用いた符号化方式に基づいてデータを復号する（Ｓ１１２）。この復号処理（Ｓ１１２）の結果、復号データ（Ｈ）が得られる。上記の通り、遅延処理（Ｓ１０６）、及び遅延信号の加算処理（Ｓ１０８）を実行することでクロック成分が除去され、判定すべき振幅値の数が低減されるのである。
【０１２７】
ここで、上記の逆変換処理（Ｓ１１０）について、具体例を挙げて詳細に説明する。図１９に示した符号（Ｆ）から符号（Ｇ）を生成する処理は、下表で表現される。但し、説明の都合上、その他の処理も含まれている。また、下表の列＜１＞〜＜９＞は、タイミングを表している。
【０１２８】
【表１】
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【０１２９】
上記のように、符号（Ｂ）から符号（Ｄ）が生成され、符号（Ｄ）を１／２クロック分だけ遅延させて符号（Ｅ）が生成される。さらに、符号（Ｄ）と符号（Ｅ）とが加算され、符号（Ｆ）が生成される。そして、符号（Ｆ）に基づいて符号（Ｇ）が生成される。
【０１３０】
符号（Ｆ）から符号（Ｇ）が生成される処理については、図１６を併せて参照しながら説明する。まず、列＜８＞に記載された符号（Ｆ）の振幅値０に注目する。当該振幅値０が減算器４３４に入力されるタイミングにおいて、前のタイミングで減算器４３４から出力されて遅延回路４３２で遅延された出力値−１が減算器４３４に入力される。そして、符号（Ｆ）の振幅値０から遅延回路４３２の出力値−１が減算され、減算器４３４から出力値１が出力される。同様に、列＜２＞〜＜７＞において減算器４３４から逆変換後のデータ（Ｇ）が出力される。
【０１３１】
但し、列＜１＞に係る処理については若干の注意が必要である。上記の通り、符号（Ｆ）は、符号（Ｄ）を１／２クロック分だけ遅延させた符号（Ｅ）に基づいて生成される。そのため、符号（Ｅ）にデータが含まれていない列＜１＞については減算器４３４の出力値が確定しない。そこで、列＜１＞における減算器４３４の出力値については、例えば、予め設定された値が用いられる。つまり、入力データの先頭１ビットには、所定のビット値が割り当てられる。上表の例においては、ビット値１が割り当てられている。そのため、列＜１＞のタイミングにおける符号（Ｂ）の振幅値が１、減算器４３４の出力値が１に設定される。上表において括弧書きで示された数字は、これらの値を意味している。
【０１３２】
このように、遅延処理（Ｓ１０６）、遅延信号の加算処理（Ｓ１０８）、逆変換処理（Ｓ１１０）を通じて、符号（Ｄ）から符号（Ｂ）が再生される。
【０１３３】
図１９に示した一連の処理を実現することが可能な回路構成の一例を示したのが、図２０である。図２０に示すように、入力データ（Ａ）が符号化部４５２に入力され、符号（Ｂ）が生成される。符号化部４５２により生成された符号（Ｂ）は、加算器４５６に入力される。このとき、加算器４５６には、クロック発生部４５４により発生されたクロック（Ｃ）が入力される。そして、加算器４５６により符号（Ｂ）とクロック（Ｃ）とが加算され、符号（Ｄ）が生成される。
【０１３４】
符号（Ｄ）は、シリアライザ１３４からデシリアライザ１３８に伝送され、遅延回路４５８、及び加算器４６０に入力される。遅延回路４５８は、符号（Ｄ）を１／２クロック分だけ遅延させ、遅延信号（Ｅ）を加算器４６０に入力する。加算器４６０は、符号（Ｄ）と遅延信号（Ｅ）とを加算して符号（Ｆ）を減算器４６２に入力する。減算器４６２は、符号（Ｆ）から遅延回路４６４の出力値を減算する。上記の通り、遅延回路４６４には、１つ前のタイミングで減算器４６２から出力されたデータが入力されている。そして、遅延回路４６４により１／２クロック分だけ遅延されたデータが減算器４６２に入力される。また、減算器４６２から出力された符号（Ｇ）は、復号部４６６に入力される。復号部４６６により符号（Ｇ）が復号され、復号データ（Ｈ）が出力される。
【０１３５】
（効果）
上記の遅延処理（Ｓ１０６）、及び遅延信号の加算処理（Ｓ１０８）が実行されることで、図２１に示すような信号波形に変換される。既に述べた通り、これらの処理が実行されたことで信号からクロック成分が除去されている。そのため、２つのデータ判定用閾値（例えば、閾値Ｌ３、Ｌ４）を用いてデータを判定することができる。このように、クロック成分を除去することで、データ判定用閾値の数を低減させることができる。その結果、データ判定処理に用いるコンパレータの数を低減させることが可能になり、携帯端末４００の回路規模を低減させることができる。さらに、図１３に示した新方式の信号波形に比べ、閾値の間隔を広く設定することが可能になり、データ判定用閾値の設定精度を緩和することができる。
【０１３６】
（変形例：逆変換後にデジタル化する構成）
次に、図２２を参照しながら、復号処理部４０２の一変形例について説明する。図２２には、復号処理部４０２の回路構成例が描画されている。図１５に示した回路構成例と図２２に示した回路構成例との違いは、コンパレータ４１８、４２０の配置にある。図２２の例では、コンパレータ４１８、４２０が逆変換部４２２の後段に設けられている。つまり、逆変換処理が施された信号の振幅値を判定してデジタル化しているのである。このようにコンパレータ４１８、４２０の配置を変更しても、図１５に示した回路構成例の場合と同様の効果が得られる。
【０１３７】
以上、本実施形態に係る携帯端末４００の機能構成、信号処理方法、復号処理部４０２の回路構成等について説明した。上記の通り、本実施形態においては、送信側から新方式の符号化信号が伝送され、受信側で遅延加算の処理を行うことによりクロック成分が除去される。その結果、データ判定に用いる閾値の数が低減され、データ判定に用いる回路の規模が低減される。さらに、データ判定用閾値の間の間隔が広くなるため、閾値の設定精度が緩和される。なお、クロック成分が除去された信号は、上記の通り、逆変換処理が施され、さらに、逆変換後の信号から元のデータが復元される。
【０１３８】
［まとめ］
最後に、本実施形態の携帯端末が有する機能構成と、当該機能構成により得られる作用効果について簡単に纏める。当該携帯端末は、操作部１０８に相当する第１の情報処理モジュールと、表示部１０２に相当する第２の情報処理モジュールとを有する。
【０１３９】
第１の情報処理モジュールは、互いに異なる第１及び第２のビット値を含む入力データに対し、前記第１のビット値を複数の第１の振幅値で表現し、前記第２のビット値を前記第１の振幅値とは異なる第２の振幅値で表現し、連続して同じ振幅値をとらず、かつ、一周期毎に振幅値の極性が反転するように符号化された信号を送信する機能を有する。
【０１４０】
第２の情報処理モジュールは、信号受信部と、変換処理部と、逆変換処理部と、入力データ復号部とを有する。上記の信号受信部は、第１の情報処理モジュールから送信された信号を受信するものである。上記の通り、この信号は、一周期毎に振幅値の極性が反転するように構成されている。そのため、信号の極性反転周期を検出することにより、ＰＬＬ等を用いずともクロックを再生することができる。また、上記の変換処理部は、入力信号を一周期分だけ遅延させて遅延後の信号を遅延前の信号に加算する変換処理を前記信号受信部により受信された信号に施すものである。この変換処理により、受信した信号に含まれているクロック成分を除去することができる。
【０１４１】
また、上記の逆変換処理部は、前記変換処理の逆処理を前記変換処理部から出力された信号に施すものである。上記の変換処理部によりクロック成分が除去されるが、除去された時点で、クロックが重畳される前の信号も遅延加算されてしまっている。そこで、上記の逆変換処理部は、遅延加算された信号に対して上記の変換処理の逆処理を施し、クロックが重畳される前の信号を復元する。さらに、入力データ復号部は、前記逆変換処理部から出力された信号の振幅値に基づいて前記第１及び第２のビット値を判定し、前記入力データを復号する。上記の変換処理が施された段階で信号からクロック成分が除去されており、データ判定に用いる信号の振幅値の数が低減されている。その結果、データ判定処理に用いる閾値の数が低減される。また、閾値間の間隔が広くなり、データ判定に用いる閾値の設定精度が緩和される。
【０１４２】
また、前記逆変換処理部は、入力信号を一周期分だけ遅延させる遅延回路と、第１及び第２の信号が入力された場合に前記第１の信号から前記第２の信号を減算する減算回路とを含むものであってもよい。この場合、前記遅延回路には、前記減算回路の出力信号が入力されるように構成される。さらに、前記減算回路には、前記第１の信号として前記変換処理部の出力信号が入力され、前記第２の信号として前記遅延回路の出力信号が入力されるように構成される。このような回路構成により、上記の逆変換処理が実現される。
【０１４３】
また、第２の情報処理モジュールは、前記信号受信部により受信された符号化信号の振幅値が有する極性の反転周期を検出し、当該反転周期に基づいて当該符号化信号のクロック成分を検出するクロック成分検出部をさらに備えていてもよい。このような構成にすることで、クロック成分検出部によりＰＬＬを用いずにクロックが再生できる。この場合、前記入力データ復号部は、前記クロック成分検出部により検出されたクロック成分を用いて前記入力データを復号することができる。
【０１４４】
また、第１の情報処理モジュールは、前記第１のビット値が振幅値０で表現され、かつ、前記第２のビット値が振幅値Ａ及び−Ａ（Ａは任意の実数）の繰り返しで表現される伝送速度Ｆｂの符号化信号Ｘを生成する符号化信号生成部と、前記符号化信号生成部により生成された伝送速度Ｆｂの符号化信号Ｘに、振幅値ｎ＊Ａ（ｎ＞１）及び周波数Ｆｂ／２を有するクロック信号を加算するクロック信号加算部と、前記クロック信号加算部から出力された信号を所定の伝送経路を通じて前記信号受信部に伝送する信号伝送部とをさらに備えていてもよい。このように、第１の情報処理モジュールから伝送される上記の信号は、所定の符号化方式に従って符号化された信号にクロックを加算して生成されうる。
【０１４５】
また、前記所定の伝送線路は、直流電流が流れる電源線路であってもよい。この場合、前記クロック信号加算部の出力信号は、前記信号伝送部により前記直流電流に重畳された上で伝送され、前記信号受信部により前記直流電流から分離される。第１の情報処理モジュールから第２の情報処理モジュールに伝送される上記の符号化信号には、直流成分が含まれていない。そのため、直流電流が導通する電源線を通じて伝送することができる。その結果、第１及び第２の情報処理モジュールを接続する部分に電源線１本を設けるだけで電力と信号とが伝送できるようになり、接続部分の変形自由度を向上させることが可能になる。
【０１４６】
また、前記変換処理部は、前記変換処理を施した信号から、２つのコンパレータを用いて前記第１のビット値に対応する２つの振幅値と、前記第２のビット値に対応する１つの振幅値とを抽出して前記逆変換処理部に入力するように構成されていてもよい。また、前記逆変換処理部は、前記変換処理の逆処理を施した信号から２つのコンパレータを用いて前記第１のビット値に対応する２つの振幅値と、前記第２のビット値に対応する１つの振幅値とを抽出して前記入力データ復号部に入力されるように構成されていてもよい。このように、２つのコンパレータを用いて振幅値を判定する処理は、前記逆変換処理部の前段において実行されてもよいし、或いは、前記逆変換処理部において、前記変換処理の逆変換処理後に実行されてもよい。
【０１４７】
（備考）
上記のレシーバ１７２、分離部２３４は、信号受信部の一例である。上記の復号処理部４０２、デコーダ４０４、遅延回路４１４、４５８、加算器４１６、４６０は、変換処理部の一例である。上記の復号処理部４０２、デコーダ４０４、逆変換部４２２は、逆変換処理部の一例である。上記のデータ判定部４２６、復号部４６６は、入力データ復号部の一例である。上記のコンパレータ４１８、４２０は、変換処理部、逆変換処理部、又は入力データ復号部の一例である。上記の遅延回路４３２、４６４は、逆変換処理部に含まれる遅延回路の一例である。上記の減算器４３４、４６２は、逆変換処理部に含まれる減算回路の一例である。上記のクロック検出部４０６、コンパレータ４１２は、クロック成分検出部の一例である。上記のエンコーダ３１２、符号化部４５２、加算器４５６は、符号化信号生成部、クロック信号加算部の一例である。上記のドライバ１５６、重畳部２３２は、信号伝送部の一例である。
【０１４８】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１４９】
例えば、上記の実施形態においては、加算器ＡＤＤに入力される符号として、ＡＭＩ符号を例に挙げて説明したが、本発明の技術はこれに限定されない。既に述べたように、各種のバイポーラ符号やパーシャル・レスポンス方式の符号ＰＲ（１，−１）、ＰＲ（１，０，−１）、ＰＲ（１，０，…，０，−１）等が利用される。このように、極性反転を利用した符号形式が好適に用いられる。こうした符号はビットシフト等により生成することもできる。このように、符号の生成方法に関して、いくつかの変形例が想定されうる。
【０１５０】
さて、上記の説明においては、携帯端末４００を形成するシリアライザ１３４とデシリアライザ１３８との間の信号伝送に本実施形態の技術を適用するケースが例示され、この例に基づいて説明を行った。しかしながら、本実施形態に係る技術は、任意の形態を有する２つの情報処理モジュールの間で信号を伝送する際に用いることができる。例えば、２つの情報処理装置の間を電源線で接続するケース等に用いることができる。この場合、２つの情報処理装置は別体で形成される。また、このような情報処理装置の形態は任意であり、例えば、携帯電話、ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ−ｐｈｏｎｅ  Ｓｙｓｔｅｍ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等の携帯情報端末が含まれる。さらに、家庭用ゲーム機、テレビジョン受像機、録画再生装置等も上記の情報処理装置に含まれる。
【図面の簡単な説明】
【０１５１】
【図１】携帯端末の一構成例を示す説明図である。
【図２】携帯端末の一構成例を示す説明図である。
【図３】シリアル伝送に係る携帯端末の機能構成例を示す説明図である。
【図４】シリアル伝送に係る携帯端末の機能構成例を示す説明図である。
【図５】マンチェスター符号の周波数スペクトラムの一例を示す説明図である。
【図６】ＡＭＩ符号の信号波形の一例を示す説明図である。
【図７】新方式に係る携帯端末の機能構成例を示す説明図である。
【図８】新方式に係る信号生成方法を示す説明図である。
【図９】新方式に係る信号の周波数スペクトラムの一例を示す説明図である。
【図１０】クロック検出部の回路構成例を示す説明図である。
【図１１】デコーダの回路構成例を示す説明図である。
【図１２】データ判定用判定テーブルの構成例を示す説明図である。
【図１３】受信信号波形とデータ判定用閾値との関係を示す説明図である。
【図１４】本発明の一実施形態に係る携帯端末の機能構成例を示す説明図である。
【図１５】同実施形態に係る信号処理部の回路構成例を示す説明図である。
【図１６】同実施形態に係る逆変換部の回路構成例を示す説明図である。
【図１７】同実施形態に係る逆変換部の入力におけるコンパレータ出力と入力データ値変換アルゴリズムの一例を示す説明図である。
【図１８】同実施形態に係るデータ判定アルゴリズムの一例を示す説明図である。
【図１９】同実施形態に係る信号処理方法の一例を示す説明図である。
【図２０】同実施形態の信号処理方法に係る回路構成の一例を示す説明図である。
【図２１】同実施形態に係るデータ判定方法の一例を示す説明図である。
【図２２】同実施形態に係る信号処理部の回路構成例を示す説明図である。
【符号の説明】
【０１５２】
１００、１３０、２３０、３００    携帯端末
１０２    表示部
１０４    液晶部
１０６    接続部
１０８    操作部
１１０    ベースバンドプロセッサ
１１２、１３２、１４０    パラレル信号線路
１３４    シリアライザ
１３６    シリアル信号線路
１３８    デシリアライザ
１５２    Ｐ／Ｓ変換部
１５４、３１２    エンコーダ
１５６    ドライバ
１５８、１８０    ＰＬＬ部
１６０    タイミング制御部
１７２    レシーバ
１７４、３３４    デコーダ
１７６    Ｓ／Ｐ変換部
１７８    クロック再生部
１８２    タイミング制御部
２３２    重畳部
２３４    分離部
３３２    クロック検出部
３５２、３５４、３５６、３５８、３６０    コンパレータ
３６２    データ判定部
３６４    記憶部
４００    携帯端末
４０２    復号処理部
４０４    デコーダ
４０６    クロック検出部
４１２、４１８、４２０    コンパレータ
４１４、４３２、４５８、４６４    遅延回路
４１６、４５６、４６０    加算器
４２２    逆変換部
４２４    タイミング発生回路
４２６    データ判定部
４３４、４６２    減算器
４５２    符号化部
４５４    クロック発生部
４６６    復号部
ＡＤＤ    加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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