(57)【要約】【課題】低コスト化及び高出力化を図ることができるとともに、通電劣化を抑制することができるリッジ型半導体レーザ素子を提供する。【解決手段】  第１導電型クラッド層（３）と、第１導電型クラッド層（３）上に形成された活性層（４）と、活性層（４）上に形成され、平坦部と、前記平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型クラッド層（５，６，７）と、前記凸部の側面上及び前記平坦部上に形成される電流ブロック層（９）とを備え、電流ブロック層（９）が窒化珪素からなり、電流ブロック層（９）の屈折率が１．８６以下であるリッジ型半導体レーザ素子。【選択図】図１
2010278049.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型クラッド層と、
前記第１導電型クラッド層上に形成された活性層と、
前記活性層上に形成され、平坦部と、前記平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型クラッド層と、
前記凸部の側面上及び前記平坦部上に形成される電流ブロック層とを備え、
前記電流ブロック層が窒化珪素からなり、前記電流ブロック層の屈折率が１．８６以下であることを特徴とするリッジ型半導体レーザ素子。
【請求項２】
第１導電型クラッド層を形成する工程と、
活性層を、前記第１導電型クラッド層上に形成する工程と、
平坦部と、前記平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型クラッド層を、前記活性層上に形成する工程と、
窒化珪素からなり、屈折率が１．８６以下である電流ブロック層を、前記凸部の側面上及び前記平坦部上に形成する工程とを備えることを特徴とするリッジ型半導体レーザ素子の製造方法。
【請求項３】
前記電流ブロック層の形成に、プラズマＣＶＤ法を用いることを特徴とする請求項２に記載のリッジ型半導体レーザ素子の製造方法。
【請求項４】
前記電流ブロック層を前記凸部の側面上及び前記平坦部上に形成する工程前の直前処理に臭化水素酸系エッチング液を使用することを特徴とする請求項２又は請求項３に記載のリッジ型半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リッジ型半導体レーザ素子及びその製造方法に関する。
【背景技術】
【０００２】
従来より、リッジ型半導体レーザ素子の低コスト化及び高出力化が求められている。このような要求に対する解決策の一つとして、電流ブロック層を窒化珪素とすることが知られている。電流ブロック層を窒化珪素としたリッジ型半導体レーザ素子としては、例えば特許文献１や特許文献２で提案されているものがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−８６２１８号公報（段落００２９、段落００３６）
【特許文献２】特開２００５−６４３２８号公報（段落０００９、第８図）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
また、半導体レーザ素子では、初期状態では低閾値電流であっても、通電後に閾値電流が増幅する通電劣化現象が発生するので、長寿命化を図るためには通電劣化を抑制することが重要となる。
【０００５】
本発明は、上記の状況に鑑み、低コスト化及び高出力化を図ることができるとともに、通電劣化を抑制することができるリッジ型半導体レーザ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明に係るリッジ型半導体レーザ素子は、第１導電型クラッド層と、前記第１導電型クラッド層上に形成された活性層と、前記活性層上に形成され、平坦部と、前記平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型クラッド層と、前記凸部の側面上及び前記平坦部上に形成される電流ブロック層とを備え、前記電流ブロック層が窒化珪素からなり、前記電流ブロック層の屈折率が１．８６以下であるようにしている。
【０００７】
また、上記目的を達成するために本発明に係るリッジ型半導体レーザ素子の製造方法は、第１導電型クラッド層を形成する工程と、活性層を、前記第１導電型クラッド層上に形成する工程と、平坦部と、前記平坦部から突出するように形成されたリッジ部を構成する凸部とを有する第２導電型クラッド層を、前記活性層上に形成する工程と、窒化珪素からなり、屈折率が１．８６以下である電流ブロック層を、前記凸部の側面上及び前記平坦部上に形成する工程とを備えるようにしている。
【０００８】
上記のように、前記電流ブロック層を窒化珪素とすることで、リッジ型半導体レーザ素子の低コスト化及び高出力化を図ることができ、さらに、窒化珪素からなる前記電流ブロック層の屈折率を１．８６以下にすることにより、リッジ型半導体レーザ素子の通電劣化を抑制することができる。
【０００９】
また、前記電流ブロック層の形成に、プラズマＣＶＤ法を用いるようにしてもよい。この場合、原料ガスの流量比を変更することにより前記電流ブロック層の屈折率を簡単に変更することができる。
【００１０】
また、前記電流ブロック層を前記凸部の側面上及び前記平坦部上に形成する工程前の直前処理に臭化水素酸系エッチング液を使用してもよい。この場合、リッジ型半導体レーザ素子のファー・フィールド・パターンのリップル値を減少（改善）させることができる。
【発明の効果】
【００１１】
本発明に係るリッジ型半導体レーザ素子及びその製造方法では、リッジ型半導体レーザ素子の電流ブロック層を窒化珪素とすることで、リッジ型半導体レーザ素子の低コスト化及び高出力化を図ることができ、さらに、リッジ型半導体レーザ素子の窒化珪素からなる電流ブロック層の屈折率を１．８６以下にすることにより、リッジ型半導体レーザ素子の通電劣化を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係るリッジ型赤色半導体レーザ素子の一構造例を示した断面図である。
【図２】図１に示す半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３】図１に示す半導体レーザ素子の製造プロセスを説明するための断面図である。
【図４】図１に示す半導体レーザ素子の製造プロセスを説明するための断面図である。
【図５】図１に示す半導体レーザ素子の製造プロセスを説明するための断面図である。
【図６】通電劣化特性を示す図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態について図面を参照して以下に説明する。
＜本発明に係るリッジ型半導体レーザ素子の構造例＞
図１は、本発明に係るリッジ型赤色半導体レーザ素子の一構造例を示した断面図である。
【００１４】
図１に示す半導体レーザ素子では、ｎ型ＧａＡｓ基板１の（１００）面上に、約０．４μｍの厚みを有するｎ型Ｉｎ0.5Ｇａ0.5Ｐからなるバッファ層２が形成されている。バッファ層２上には、約２μｍの厚みを有するｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｎ型クラッド層３が形成されている。
【００１５】
また、ｎ型クラッド層３上には、多重量子井戸構造を有する活性層４が形成されている。
【００１６】
活性層４上には、約０．２μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなる第１のｐ型クラッド層５が形成され、第１のｐ型クラッド層５上には、約１０ｎｍの厚みを有するとともに、エッチングストップ層として機能するｐ型Ｉｎ0.5Ｇａ0.5Ｐからなる第２のｐ型クラッド層６が形成され、第２のｐ型クラッド層６上の中央部付近には、高さ約１．４μｍ幅約２．４μｍの略長方形の断面形状を有するとともに、ストライプ状の奥行き形状を有する（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなる第３のｐ型クラッド層７が形成されている。すなわち、活性層４上には、第１のｐ型クラッド層５、第２のｐ型クラッド層６、及び第３のｐ型クラッド層７によって構成されるｐ型クラッド層が形成されている。
【００１７】
第３のｐ型クラッド層７上には、約０．１μｍの厚みを有するｐ型Ｉｎ0.5Ｇａ0.5Ｐ層と、約０．２μｍの厚みを有するｐ型ＧａＡｓ層とを積層したｐ型コンタクト層８が形成されている。第３のｐ型クラッド層７とｐ型コンタクト層８とによって、約１．７μｍの高さを有する電流注入領域となるリッジ部が構成されている。
【００１８】
第３のｐ型クラッド層７とｐ型コンタクト層８とにより構成されるリッジ部の側面と、第２のｐ型クラッド層６の上面とを覆うように、約０．２μｍの厚みを有する電流ブロック層９が形成されている。電流ブロック層９は、リッジ部のみに電流を供給するための電流阻止層としての機能と、リッジ部に対して屈折率差を設けて光閉じ込めを行う機能との２つの機能を有している。
【００１９】
また、ｐ型コンタクト層８上及び電流ブロック層９上には、Ｃｒ／Ｐｔ／Ａｕ層からなるｐ側電極１０が形成されている。一方、ｎ型ＧａＡｓ基板１の裏面上には、基板側から約０．２μｍの厚みを有するＡｕＧｅ層と約１０ｎｍの厚みを有するＮｉ層と約０．６μｍの厚みを有するＡｕ層とからなるｎ側電極１１が形成されている。なお、図１に示す本発明に係るリッジ型赤色半導体レーザ素子の幅は、約２００μｍであり、共振器は、約１．５ｍｍである。
【００２０】
本発明者は、リッジ型半導体レーザ素子の通電劣化を抑制する手法について鋭意検討を重ねた結果、電流ブロック層９が通電劣化特性と密接に関連していることを見出し、この知見に基づいて、電流ブロック層９を窒化珪素（ＳｉＮ）とした場合、そのＳｉＮからなる電流ブロック層９の屈折率を通常のように２以上（特許文献１及び特許文献２参照）にするのではなく、通常よりもかなり小さい１．８６以下とすればよいことを見出した。この通電劣化抑制のメカニズムについては現時点では解明されていないが、ＳｉＮからなる電流ブロック層９の屈折率が１．８６以下である場合、電流ブロック層９がシリコンプアになることで、電流ブロック層９から活性層４へのキャリア拡散が抑制され、その結果、通電劣化が抑制されているものと考えられる。
【００２１】
なお、ＳｉＮからなる電流ブロック層９の屈折率を小さくした場合、リッジ型半導体レーザ素子のファー・フィールド・パターンのリップル値が増大（悪化）してしまうことが特許文献１に記載されているが、例えば、ＳｉＮからなる電流ブロック層９の形成工程前の直前処理に臭化水素酸系エッチング液を使用することにより、リッジ型半導体レーザ素子のファー・フィールド・パターンのリップル値を減少（改善）させることができる。
【００２２】
そこで、図１に示す半導体レーザ素子では、ＳｉＮからなる電流ブロック層９の屈折率を１．８６以下としている。このようにすることにより、通電劣化を抑制することができる。ＳｉＮからなる電流ブロック層９の屈折率は、電流ブロック層９となるＳｉＮ薄膜の成膜条件を変更することにより比較的簡単に変更することができるので、コストをかけずに通電劣化を抑制することができる。
＜本発明に係るリッジ型半導体レーザ素子の製造方法例＞
次に、図１に示す半導体レーザ素子の製造プロセスについて図２〜図５を参照して説明する。図２〜図５は、図１に示す半導体レーザ素子の製造プロセスを説明するための断面図である。
【００２３】
まず、図２に示すように、ｎ型ＧａＡｓ基板１上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy：有機金属気相成長）法を用いて、基板温度を約８００℃に保持した状態で、約０．４μｍの厚みを有するｎ型Ｉｎ0.5Ｇａ0.5Ｐからなるバッファ層２、約２μｍの厚みを有するｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなるｎ型クラッド層３、活性層４、約０．２μｍの厚みを有するｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐからなる第１のｐ型クラッド層５、約１０ｎｍの厚みを有するｐ型（Ａｌ0.5Ｇａ0.5）Ｐからなる第２のｐ型クラッド層６、約１．４μｍの厚みを有するｐ型（ＡｌxＧａ1-x）0.5Ｉｎ0.5Ｐからなる第３のｐ型クラッド層７、及び、約０．１μｍの厚みを有するｐ型Ｉｎ0.5Ｇａ0.5Ｐ層と約０．２μｍの厚みを有するｐ型ＧａＡｓ層とを積層したｐ型コンタクト層８を順次形成する。
【００２４】
なお、活性層４は、約６ｎｍの厚みを有するアンドープＩｎ0.5Ｇａ0.5Ｐからなる３層の井戸層と、約４ｎｍの厚みを有するアンドープ（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐからなる２層の障壁層とを交互に成長させることによって形成する。
【００２５】
また、図２に示したｐ型コンタクト層８上の所定領域に、フォトレジスト１２を形成する。そして、フォトレジスト１２をマスクとして、たとえば、塩酸系エッチング液を用いて、ｐ型コンタクト層８及び第３のｐ型クラッド層７を、図３に示すように、第２のｐ型クラッド層６が露出するまでウェットエッチングする。これにより、素子中央部付近に電流注入領域となるリッジ部が形成される。
【００２６】
なお、本実施形態では、第３のｐ型クラッド層７を（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐとしたが、例えば、第３のｐ型クラッド層７を（ＡｌxＧａ1-x）0.5Ｉｎ0.5Ｐとし、下部（底部）でｘ＝０．７、上部でｘ＝０．６になるように、第３のｐ型クラッド層７のＡｌ組成を層内で変化させてもよい。この場合、サイドエッチング速度が上部にいくほど小さくなる。つまり、上部に行くほどサイドエッチングされにくくなり、例えば、高さ約１．４μｍ、上部幅約２μｍ、下部幅（底部幅）約２．４μｍの台形形状の断面形状を得ることができる。これにより、ウェットエッチングを行った場合にも、上部が下部に対して小さくなりすぎて電気抵抗が増大するという不都合が発生するのを防止することができるとともに、リッジ部の上部と下部との幅の差を適度に制御して順テーパ形状にすることができる。
【００２７】
リッジ部が形成された後、フォトレジスト１２を除去する。
【００２８】
次に、リッジ型半導体レーザ素子のファー・フィールド・パターンのリップル値を減少（改善）させる観点から、本実施形態では、等量の臭化水素酸（ＨＢｒ）と過酸化水素水（Ｈ2Ｏ2）を、水（Ｈ2Ｏ2）で希釈した溶液（臭化水素酸系エッチング液の一例）を用いて常温で数十秒間エッチング処理を行う。そして、当該エッチング処理の直後に、図４に示すように、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相堆積）法を用いて、ＳｉＮ膜からなる電流ブロック層９を約０．２μｍの厚みで形成する。
【００２９】
次に、図５に示すように、リッジ部に開口部を有するフォトレジスト１３を形成する。そして、このフォトレジスト１３をマスクとして、ｐ型コンタクト層８上の電流ブロック層９をエッチングすることにより、ｐ型コンタクト層８の上面を露出させる。この後、フォトレジスト１３を除去する。
【００３０】
次に、真空蒸着法を用いて、Ｃｒ／Ｐｔ／Ａｕ層からなるからなるｐ側電極１０を形成する。それから、ｎ型ＧａＡｓ基板１の裏面を硫酸などを用いてエッチングすることにより、例えば、ｎ型ＧａＡｓ基板１を１００μｍ程度の厚みまで薄くする。そして、そのｎ型ＧａＡｓ基板１の裏面上に、真空蒸着法を用いて、基板側から、０．２μｍの厚みを有するＡｕＧｅ層、約１０ｎｍの厚みを有するＮｉ層および約０．６μｍの厚みを有するＡｕ層からなるｎ側電極１１を形成する。
【００３１】
その後、へき開およびブレーキングを行うことによって、図１に示す半導体レーザ素子が得られる。
＜本発明に係るリッジ型半導体レーザ素子の通電劣化特性例＞
次に、本発明に係るリッジ型半導体レーザ素子の通電劣化特性例について図６を参照して説明する。
【００３２】
図６中の通電劣化特性Ｔ１は、比較例の通電劣化特性であり、具体的には、図１に示す半導体レーザ素子と同様の構成であるが電流ブロック層９の屈折率を通常よりは小さくしているものの本発明の範囲外である１．９３としたレーザ素子の通電劣化特性である。一方、図６中の通電劣化特性Ｔ２及びＴ３はそれぞれ本発明の実施例の通電劣化特性であり、具体的には、通電劣化特性Ｔ２は図１に示す半導体レーザ素子であり且つ電流ブロック層９の屈折率を１．８６としたレーザ素子の通電劣化特性であり、通電劣化特性Ｔ３は図１に示す半導体レーザ素子であり且つ電流ブロック層９の屈折率を１．８３としたレーザ素子の通電劣化特性である。なお、電流ブロック層９の屈折率は、エリプソメータ（Gaertner社製、型番L115）を用いて測定している。
【００３３】
上記の比較例及び本発明の実施例は、電流ブロック層９となるＳｉＮ膜をプラズマＣＶＤ法で成膜する際の成膜条件の一つである原料ガスの流量比（成膜時に成膜チャンバ内に供給される原料ガスの流量比）を変更することで、各例を実現している。比較例では、Ｎ2希釈ＳｉＨ4ガス（Ｎ2：９５mol％、ＳｉＨ4：５mol％）とＮＨ3ガスの流量比を６：１とし、電流ブロック層９の屈折率が１．８６である本発明の実施例では、Ｎ2希釈ＳｉＨ4ガス（Ｎ2：９５mol％、ＳｉＨ4：５mol％）とＮＨ3ガスの流量比を２：１とし、電流ブロック層９の屈折率が１．８３である本発明の実施例では、Ｎ2希釈ＳｉＨ4ガス（Ｎ2：９５mol％、ＳｉＨ4：５mol％）とＮＨ3ガスの流量比を３：１４としている。
【００３４】
図６中の「初期」では、半導体レーザ素子に予め通電を行うことなく、素子温度２５℃、レーザ出力５ｍＷでの閾値電流を測定している。また、図６中の「第１の通電後」では、半導体レーザ素子に素子温度８５℃、レーザ出力５ｍＷとなる通電を行ったのち、素子温度２５℃、レーザ出力５ｍＷでの閾値電流を測定している。また、図６中の「第２の通電後」では、半導体レーザ素子に素子温度８５℃、レーザ出力５ｍＷとなる通電を行い、さらに素子温度８５℃、レーザ出力３０ｍＷとなる通電を行ったのち、素子温度２５℃、レーザ出力５ｍＷでの閾値電流を測定している。
【００３５】
図６から明らかなように、本発明の実施例は、比較例と比べて通電劣化を良好に抑制している。
＜その他＞
なお、本発明は上述した実施形態に限定されることはなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、本発明に係るリッジ型半導体レーザ素子は、赤色レーザ光以外のレーザ光を発振する素子であってもよい。また、例えば、本発明の特徴部分であるＳｉＮ膜からなる電流ブロック層が、光ＣＶＤ法やスパッタリング法等のプラズマＣＶＤ法以外の方法で形成されるようにしても構わない。
【符号の説明】
【００３６】
１  ｎ型ＧａＡｓ基板
２  バッファ層
３  ｎ型クラッド層
４  活性層
５  第１のｐ型クラッド層
６  第２のｐ型クラッド層
７  第３のｐ型クラッド層
８  ｐ型コンタクト層
９  電流ブロック層
１０  ｐ側電極
１１  ｎ側電極
１２、１３  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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