(57)【要約】【課題】  ゲート線駆動ＴＦＴの駆動力を向上させた画像表示装置およびその製造方法の提供。【解決手段】複数の互いに交差するゲート線とドレイン線と、隣接する一対のゲート線と隣接する一対のドレイン線とで囲まれる画素内に設けられる画素ＴＦＴと、  前記ゲート線のそれぞれに接続され前記ゲート線を駆動するゲート線駆動ＴＦＴと、  前記ゲート線駆動ＴＦＴを介し前記ゲート線を選択するシフトレジスタが形成されたＴＦＴ基板を備える画像表示装置であって、  画素ＴＦＴとゲート線駆動ＴＦＴは非晶質の半導体膜をチャネルとして構成され、  画素ＴＦＴは前記半導体膜下部にゲートを有するボトムゲート型として構成され、  前記ゲート線駆動ＴＦＴは半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型で構成され、  前記ゲート線駆動ＴＦＴの半導体膜の上部表面側の移動度が前記画素ＴＦＴの半導体膜の上部表面側の移動度より大である。【選択図】  図１
2010027851.tif 000002
【特許請求の範囲】
【請求項１】
複数の互いに交差するゲート線とドレイン線と、
隣接する一対のゲート線と隣接する一対のドレイン線とで囲まれる画素内に設けられる画素ＴＦＴと、
前記ゲート線のそれぞれに接続され前記ゲート線を駆動するゲート線駆動ＴＦＴと、
前記ゲート線駆動ＴＦＴを介し前記ゲート線を選択するシフトレジスタが形成されたＴＦＴ基板を備える画像表示装置であって、
画素ＴＦＴとゲート線駆動ＴＦＴは非晶質の半導体膜をチャネルとして構成され、
画素ＴＦＴは前記半導体膜下部にゲートを有するボトムゲート型として構成され、
前記ゲート線駆動ＴＦＴは半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型で構成され、
前記ゲート線駆動ＴＦＴの半導体膜の上部表面側の移動度が前記画素ＴＦＴの半導体膜の上部表面側の移動度より大であることを特徴とする画像表示装置。
【請求項２】
画素ＴＦＴとゲート線駆動ＴＦＴは、それぞれ、そのソースとドレインの前記半導体膜との界面にコンタクト層が介在されていることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記画素ＴＦＴのソースとドレインに覆われていない半導体膜の厚さが、前記ゲート線駆動ＴＦＴのソースとドレインに覆われていない半導体膜の厚さより大であることを特徴とする請求項１に記載の画像表示装置。
【請求項４】
前記ＴＦＴ基板に液晶を介して対向基板が配置されていることを特徴とする請求項１に記載の画像表示装置。
【請求項５】
同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
それぞれのＴＦＴの前記積層体上にソースおよびドレインを形成した後に前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程と、
少なくとも前記ゲート線駆動ＴＦＴの形成領域をマスクによって被った状態で、画素ＴＦＴの前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程を備えることを特徴とする画像表示装置の製造方法。
【請求項６】
同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
それぞれのＴＦＴの前記積層体上にソースおよびドレインを形成した後に前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程と、
それぞれのＴＦＴの前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程と、
少なくとも前記画素ＴＦＴの形成領域をマスクによって被った状態で、前記ゲート線駆動ＴＦＴの半導体膜面に形成された前記低移動度層を除去する工程を備えることを特徴とする画像表示装置の製造方法。
【請求項７】
同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
前記ゲート線駆動ＴＦＴの形成領域を第１のマスクで被った状態で、前記画素ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングし、前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程と、
前記画素ＴＦＴの形成領域を第２のマスクで被った状態で、前記ゲート線駆動ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程を備えることを特徴とする画像表示装置の製造方法。
【請求項８】
同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
前記画素ＴＦＴの形成領域を第１のマスクで被った状態で、前記ゲート線駆動ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程と、
前記ゲート線駆動ＴＦＴの形成領域を第２のマスクで被った状態で、前記画素ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングし、前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程を備えることを特徴とする画像表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像表示装置およびその製造方法に係り、特に基板上に駆動回路を有する駆動回路内蔵型の画像表示装置およびその製造方法に関する。
【背景技術】
【０００２】
アモルファスSiからなる半導体膜を用いた薄膜トランジスタ（ＴＦＴ: Thin Film Transistor、以下、単にＴＦＴと称する場合がある）、特に半導体膜の基板側の下方にゲート電極を設けたいわゆるボトムゲート型のＴＦＴを、画素を選択する際のスイッチング素子（このようなＴＦＴを、以下、画素ＴＦＴと称する場合がある）として用いる液晶表示装置が知られている。
【０００３】
さらに、上述のようなボトムゲート型のＴＦＴにおいて、ゲート、ゲート酸化膜、半導体膜およびコンタクト層の順次積層体をパターン化して形成し、該積層体を被うようにして金属膜を形成した後に、該金属膜をソース及びドレインに加工するとともに、これら各電極に覆われていない部分のコンタクト層とその下の半導体膜の一部をエッチングして形成する、いわゆるチャネルエッチ方式のＴＦＴを用いたものが知られている。
【０００４】
そして、このような構成からなるＴＦＴは、ゲート電極からの電界の影響が半導体膜の表面側に及び難いが、半導体膜の表面側に上方からの電界の影響が及び安く、これにより半導体膜の表面側にリーク電流が生じる問題がある。
【０００５】
このような不都合を解消するため、半導体膜の表面を多孔質化して低移動度とし、外部からの電界によるリーク電流を低減する例が、たとえば下記特許文献１に記載されている。また、低移動度の層を形成する方法としては下記特許文献１に記載されたイオンを照射する方法のほか、たとえば下記特許文献２に記載された酸素プラズマ及び水素プラズマによる方法などが知られている。
【０００６】
なお、本発明に関連する他の文献としては、下記特許文献３において、液晶表示装置にＴＦＴを用いた駆動回路を内蔵し、該ＴＦＴはアモルファスSiの半導体膜が用いた例が開示されている。また、下記特許文献３、４において、液晶表示装置の駆動回路として一部に半導体膜の上下にゲートを持ついわゆるデュアルゲートＴＦＴを用いた例が開示されている。
【特許文献１】特開2002-305306号公報
【特許文献２】特開2003-37270号公報
【特許文献３】特開2007-95190号公報
【特許文献４】特開2002-175053号公報
【特許文献５】特開2006-174294号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述した画像表示装置において、アモルファスSiを用いたＴＦＴで画素のゲートを駆動する回路を構成した（このようにして用いられるＴＦＴを、以下、ゲート線駆動ＴＦＴと称する）場合、ゲート線に書き込みを行うゲート線駆動ＴＦＴのサイズが大きくなり、回路幅が増大するという問題がある。
【０００８】
これに対し、多結晶Siからなる半導体膜を用いたＴＦＴは駆動力に優れ、ＴＦＴサイズを縮小できる。しかし、多結晶Siを用いたＴＦＴの製造にはアモルファスSiを用いたＴＦＴの製造ラインで用いられていない結晶化、不純物注入、および活性化などの各処理が必要となるという問題がある。
【０００９】
また、ゲート線駆動ＴＦＴの半導体膜上に第２のゲート絶縁膜を介してトップゲートを形成し、半導体膜の表面側にもチャネルが形成されるいわゆるデュアルゲート型のＴＦＴとすることで駆動力を向上できる。駆動力向上のためには半導体膜の表面側の移動度は高いことが望ましいからである。しかし、一方において、画素スイッチとして用いるＴＦＴは、リーク電流を抑制するため、半導体膜の表面の移動度は低いことが望ましい。
【００１０】
このことから、従来は、画素ＴＦＴとゲート線駆動ＴＦＴの半導体膜の表面側の移動度についてはプロセス上差を設けるなどの配慮がなされておらず、両者に必要な特性を両立させることは困難となっていた。
【００１１】
本発明の目的は、画素ＴＦＴのリークを抑制し、かつ、ゲート線駆動ＴＦＴの駆動力を向上させた画像表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の目的は、画素ＴＦＴの半導体膜の表面には低移動度層を形成しつつ、デュアルゲート化したゲート線駆動ＴＦＴの半導体膜の表面には低移動度層を形成しない、あるいはゲート線駆動ＴＦＴの半導体膜表面の低移動度を選択的に除去することで、画素ＴＦＴのリークを抑制しつつ、ゲート線駆動ＴＦＴの駆動力を向上できる。
【００１３】
低移動度層を画素ＴＦＴの半導体膜表面に形成する際、ゲート線駆動ＴＦＴの半導体膜表面を保護することで、画素ＴＦＴのみに低移動度層が形成され、ゲート線駆動ＴＦＴの半導体膜表面の移動度を画素ＴＦＴの半導体膜表面の移動度より大とすることができる。また、画素ＴＦＴとゲート線駆動ＴＦＴの両方の半導体膜の表面に低移動度層を形成後、ゲート線駆動ＴＦＴの半導体膜表面の低移動度層のみをエッチングすることで、同様にゲート線ＴＦＴの半導体膜表面の移動度を画素ＴＦＴの半導体膜表面の移動度より大とすることができる。
【００１４】
また、ＴＦＴの形成に際し、ソース及びドレインの形成を画素ＴＦＴについて行い、半導体膜表面に低移動度層を形成した後、画素ＴＦＴを保護した状態でゲート線駆動ＴＦＴのソース及びドレインを形成することで、同様にゲート線駆動ＴＦＴの半導体膜表面の移動度を画素ＴＦＴの半導体膜表面の移動度より大とすることができる。また、ＴＦＴの形成に際し、ゲート線駆動ＴＦＴのソース及びドレインの形成を画素ＴＦＴについて行った後、ゲート線駆動ＴＦＴの表面を保護した状態で画素ＴＦＴのソース及びドレインの形成と半導体膜表面への低移動度層の形成を行うことにより、ゲート線駆動ＴＦＴの半導体膜表面の移動度を画素ＴＦＴの半導体膜表面の移動度より大とすることができる。
【００１５】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１６】
（１）本発明の画像表示装置は、たとえば、複数の互いに交差するゲート線とドレイン線と、
隣接する一対のゲート線と隣接する一対のドレイン線とで囲まれる画素内に設けられる画素ＴＦＴと、
前記ゲート線のそれぞれに接続され前記ゲート線を駆動するゲート線駆動ＴＦＴと、
前記ゲート線駆動ＴＦＴを介し前記ゲート線を選択するシフトレジスタが形成されたＴＦＴ基板を備える画像表示装置であって、
画素ＴＦＴとゲート線駆動ＴＦＴは非晶質の半導体膜をチャネルとして構成され、
画素ＴＦＴは前記半導体膜下部にゲートを有するボトムゲート型として構成され、
前記ゲート線駆動ＴＦＴは半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型で構成され、
前記ゲート線駆動ＴＦＴの半導体膜の上部表面側の移動度が前記画素ＴＦＴの半導体膜の上部表面側の移動度より大であることを特徴とする。
【００１７】
（２）本発明の画像表示装置は、たとえば、（１）において、画素ＴＦＴとゲート線駆動ＴＦＴは、それぞれ、そのソースとドレインの前記半導体膜との界面にコンタクト層が介在されていることを特徴とする。
【００１８】
（３）本発明の画像表示装置は、たとえば、（１）において、前記画素ＴＦＴのソースとドレインに覆われていない半導体膜の厚さが、前記ゲート線駆動ＴＦＴのソースとドレインに覆われていない半導体膜の厚さより小であることを特徴とする。
【００１９】
（４）本発明の画像表示装置は、たとえば、（１）において、前記ＴＦＴ基板に液晶を介して対向基板が配置されていることを特徴とする。
【００２０】
（５）本発明の画像表示装置の製造方法は、たとえば、同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
それぞれのＴＦＴの前記積層体上にソースおよびドレインを形成した後に前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程と、
少なくとも前記ゲート線駆動ＴＦＴの形成領域をマスクによって被った状態で、画素ＴＦＴの前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程を備えることを特徴とする。
【００２１】
（６）本発明の画像表示装置の製造方法は、たとえば、同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
それぞれのＴＦＴの前記積層体上にソースおよびドレインを形成した後に前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程と、
それぞれのＴＦＴの前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程と、
少なくとも前記画素ＴＦＴの形成領域をマスクによって被った状態で、前記ゲート線駆動ＴＦＴの半導体膜面に形成された前記低移動度層を除去する工程を備えることを特徴とする。
【００２２】
（７）本発明の画像表示装置の製造方法は、たとえば、同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
前記ゲート線駆動ＴＦＴの形成領域を第１のマスクで被った状態で、前記画素ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングし、前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程と、
前記画素ＴＦＴの形成領域を第２のマスクで被った状態で、前記ゲート線駆動ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程を備えることを特徴とする。
【００２３】
（８）本発明の画像表示装置は、たとえば、同一基板上に、半導体膜の下部にゲートを有するボトムゲート型の画素ＴＦＴと、半導体膜の下部と上部にそれぞれゲートを有するデュアルゲート型のゲート線駆動ＴＦＴを備える画像表示装置の製造方法であって、
それぞれのＴＦＴの半導体層およびコンタクト層の順次積層体を形成する工程と、
前記画素ＴＦＴの形成領域を第１のマスクで被った状態で、前記ゲート線駆動ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングする工程と、
前記ゲート線駆動ＴＦＴの形成領域を第２のマスクで被った状態で、前記画素ＴＦＴの形成領域における前記積層体上にソースおよびドレインを形成した後に、前記ソースおよびドレインから露出した前記コンタクト層をその下層の半導体膜が露呈するまでエッチングし、前記ソースおよびドレインから露出した半導体膜面に低移動度層を形成する工程を備えることを特徴とする。
【００２４】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００２５】
このように構成した画像表示装置およびその製造方法によれば、画素ＴＦＴのリークを抑制し、かつ、ゲート線駆動ＴＦＴの駆動力を向上させることができる。
【００２６】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施例を、図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【００２８】
図１は、本発明による画素ＴＦＴとゲート線駆動ＴＦＴの構成を示す断面図である。図中左側に画素ＴＦＴを、図中右側にゲート線駆動ＴＦＴを示している。なお、画素ＴＦＴの断面図は後述の図３のＡ−Ａ'における断面の図に相当する。  また、ゲート線駆動ＴＦＴの断面図は後述の図４のＢ−Ｂ'における断面の図に相当する。
【００２９】
図１に示すように、画素ＴＦＴは、ゲート線ＧＬの一部をゲートＧＴとするボトムゲート型のＴＦＴである。たとえばガラスからなる基板ＳＵＢ１上に設けられたゲートＧＴの上に、第１のゲート絶縁膜ＧＩ１を介してアモルファスSiからなる半導体膜ＡＳが形成されている。半導体膜ＡＳはドレイン線ＤＬに接続されたドレインＤＴと、スルーホールＴＨ１を介して透明電極からなる画素電極ＰＸに接続されたソースＳＴに、ｎ+Siからなるコンタクト層ＣＮを介して接続されている。ソースＳＴは画素電極ＰＸの電圧を保持する保持容量とも接続される。該保持容量はゲート絶縁膜ＧＩ１を誘電体膜とする前記ソースと容量線ＣＬで構成される。画素ＴＦＴの半導体膜ＡＳの上部には低移動度層ＬＭＬが形成され、画素ＴＦＴの上部の保護膜ＰＡＳ等の固定電荷や画素電極ＰＸからの電界によるリークを抑制している。
【００３０】
ゲート線駆動ＴＦＴは、アモルファスSiからなる半導体膜ＡＳの上下にそれぞれゲートＧＴ１、ＧＴ２が形成されたデュアルゲート型のＴＦＴとなっている。第１のゲートＧＴ１は画素ＴＦＴのゲートＧＴと同層の金属膜で構成されており、第１のゲート絶縁膜ＧＩ１を介して半導体膜ＡＳと対向している。また、第2のゲートＧＴ２は画素電極ＰＸと同層の透明導電膜により構成されている。第２のゲートＧＴ２はキャリアを誘起しやすいよう、半導体膜ＡＳと第２のゲート絶縁膜ＧＩ２のみを介して対向する領域が保護膜ＰＡＳの開口部ＯＰに設けられている。ゲート線駆動ＴＦＴの半導体膜ＡＳ表面には低移動度層は形成されておらず、ボトムゲート型に比べ同一のサイズで約２倍の電流駆動力を有する。このことから、駆動力を得るのに約半分のサイズのＴＦＴで済み、回路幅が縮小できる。
【００３１】
これにより、ゲート線駆動ＴＦＴの半導体膜ＡＳの表面側の移動度は、画素ＴＦＴの半導体膜ＡＳの表面側のＴＦＴの移動度より大となり、ゲート線駆動ＴＦＴに必要な駆動力と、画素ＴＦＴに必要な低リーク性を両立させた構成となっている。
【００３２】
図２に、本発明による画像表示装置の等価回路の例を示す。基板ＳＵＢ１上に互いに交差する複数のドレイン線ＤＬとゲート線ＧＬが形成され、ゲート線ＧＬとドレイン線ＤＬの交差部付近にスイッチとなる画素ＴＦＴが形成されている。画素ＴＦＴは、半導体膜ＡＳの下部のみにゲートＧＴを持つボトムゲート型のＴＦＴであり、半導体膜ＡＳ表面に低移動度の層が形成されている。また、同一の基板ＳＵＢ１上に、ゲート線ＧＬを駆動するゲート駆動回路Ｖが形成されている。
【００３３】
画素ＰＩＸには画素電極ＰＸの電圧を保持するための保持容量Ｃが形成されており、容量線ＣＬと画素ＴＦＴのソースＳＴに接続されている。画素ＴＦＴのドレインＤＴはドレイン線ＣＬに接続されている。画素ＴＦＴのゲートＧＴはゲート線ＧＬと接続されている。ゲート線ＧＬはゲート駆動回路Ｖに含まれる、ゲート線駆動ＴＦＴに接続されている。ゲート線駆動回路Ｖはゲート線ＧＬを１段ずつ順次選択してオンに相当する電圧VGHを印加する。選択されたゲート線ＧＬに接続された画素ＴＦＴがオン状態となり、ドレイン線ＤＬからの信号が画素ＴＦＴを介して保持容量Ｃに書き込まれる。書き込み後、ゲート線ＧＬの電圧をオフに相当する電圧VGLとして画素ＴＦＴをオフとし、保持容量Ｃに書き込まれた電圧を保持する。全てのゲート線ＧＬを順次選択し、各ゲート線ＧＬに接続された画素に書き込みを行って、全ての画素の保持容量Ｃに画像に相当する電圧を保持し、液晶ＬＣに電圧を印加して画像を表示する。
【００３４】
ゲート駆動回路Ｖは、シフトレジスタＳＲＴと、接続されたゲート線ＧＬに画素ＴＦＴをオンとする電圧VGHを印加するためのデュアルゲート型のゲート線駆動ＴＦＴを含む。ゲート線駆動ＴＦＴは接続されたゲート線が選択された期間、そのゲートＧＴにオンとなる高電圧が印加される。例えばｎ番目のゲート線Gnが選択されている期間には、ゲート線Gnに接続されたゲート線駆動ＴＦＴにはシフトレジスタのノードSout1から電圧VGH以上の高電圧が印加される。  また、ゲート線Gnが選択されるとゲート線駆動ＴＦＴのドレインに接続されたシフトレジスタのノードSout2に高電圧が印加され、ゲート線駆動ＴＦＴのソースに電圧VGHが出力される。ゲート線Gnに接続された画素への書き込み後、シフトレジスタのノードSout2は低電圧となり、ゲート線Gnにはゲート線駆動ＴＦＴを介しゲート線Gnに接続された画素ＴＦＴをオフとする電圧VGLが印加される。次段のゲート線Gn+1が選択されるとSout1には低電圧が印加され、前段のゲート線Gnに接続されたゲート線駆動ＴＦＴはオフとなり、次に選択されるまでオフ状態に保持される。また、ゲート線駆動ＴＦＴのソースはシフトレジスタのノードSout3に接続されており、Sout3にはゲート線Gnが選択されていない期間、ゲート線Gnに接続されている画素ＴＦＴをオフとするための電圧VGLが出力される。他のゲート線についても順次同様の電圧印加が行われる。ゲート線駆動ＴＦＴは短時間でゲート線ＧＬに充放電を行う必要があり、大きい駆動力の大サイズのＴＦＴが必要となる。本発明によれば画素ＴＦＴのリークを抑えながら、同一の基板ＳＵＢ１上で半導体膜ＡＳの表面の移動度が大であるデュアルゲート型のＴＦＴを用いることで単位面積あたり約２倍の駆動力のＴＦＴを用いることができ、ＴＦＴサイズを従来の約半分に縮小できる。特に移動度の小さいアモルファスSiを用いたＴＦＴによるゲート駆動回路では、ゲート線駆動ＴＦＴのサイズが回路幅を左右しており、この部分のＴＦＴを縮小することで回路幅を縮小できる。
【００３５】
図３は、本発明による画像表示装置のＴＦＴ基板側に形成された画素の平面図である。図３はいわゆる縦電界型の液晶表示装置の例を示し、ＴＦＴ基板（図１の基板ＳＵＢ１に相当する）と対向基板（図示せず）との間に液晶ＬＣを保持し、ＴＦＴ基板に形成された画素電極ＰＸと対向基板に形成された対向電極（図示せず）との間に電圧を印加して液晶ＬＣを駆動する。ＴＦＴ基板側には画素ＴＦＴを含む画素が形成されている。画素ＴＦＴはゲート線ＧＬの一部をゲートＧＴとしている。また、上述したように、表面に低移動度層が設けられたアモルファスSiからなる半導体膜ＡＳがゲートＧＴ上に形成されている。半導体膜ＡＳにはコンタクト層ＣＮを介して、ドレイン線ＤＬに接続されたドレインＤＴと、保持容量Ｃ及び画素電極ＰＸに接続されたソースＳＴが接続されている。なお、図中Ａ−Ａ'における断面図が図１の左側の図になることは上述した通りである。
【００３６】
図４は、本発明による画像表示装置のＴＦＴ基板側のゲート線駆動回路Ｖの、ゲート線駆動ＴＦＴを示した平面図である。  図中Ｂ−Ｂ'における断面図が図１の右側の図になることは上述した通りである。また、図５は図４のＣ−Ｃ'における断面図を示す。
【００３７】
ゲート線駆動ＴＦＴにはアモルファスSiからなる半導体膜ＡＳの下部に第１のゲート絶縁膜ＧＩ１を介して第1のゲートＧＴ１が形成され、また半導体膜ＡＳの上部に保護膜ＰＡＳの開口部ＯＰにおいて第2のゲート絶縁膜ＧＩ２を介し第2のゲートＧＴ２が形成されている。半導体膜ＡＳの上部には低移動度層は形成されていない。第2のゲートＧＴ２は画素電極ＰＸとなる透明電極と同層の導電膜で形成され、保護膜ＰＡＳ及び第2のゲート絶縁膜ＧＩ２に形成されたスルーホールＴＨ２を介してシフトレジスタＳＲＴのノードSout1に接続される。また、第１のゲートＧＴ１は保護膜ＰＡＳ、第１及び第２のゲート絶縁膜ＧＩ１、ＧＩ２に形成されたスルーホールＴＨ３を介して第２のゲートＧＴ２に接続されている。ゲート線駆動ＴＦＴのドレインＤＴはシフトレジスタＳＲＴのノードSout2に接続されている。また、ゲート線駆動ＴＦＴのソースＳＴはノードSout3に接続されており、同時に第２のゲートＧＴ２と同層の導電膜を介し、ゲート線ＧＬに接続されている。
【００３８】
図６ないし図１１は、図１に示した画素ＴＦＴ及びゲート線駆動ＴＦＴの製造方法の一実施例を工程順に示した図である。図１と同様に、図中左側に画素ＴＦＴの製造方法を、図中右側にゲート線駆動ＴＦＴの製造方法を示している。
【００３９】
まず、図６において、たとえばガラスからなる基板ＳＵＢ１の上面に、Mo合金をスパッタにより堆積し、ホトリソを用いて画素ＴＦＴのゲートＧＴ、容量線ＣＬ、及びゲート線駆動ＴＦＴの第一のゲートＧＴ１に加工する。
【００４０】
次に、図７に示すように、たとえばSiNからなる第１のゲート絶縁膜ＧＩ１と、アモルファスSiからなる半導体膜ＡＳと、リンを含むアモルファスSiであるｎ+Siからなるコンタクト層ＣＮを順次プラズマCVDにより堆積したのち、ホトリソを用いて半導体膜とコンタクト層を加工し図中の形状とする。
【００４１】
次に、図８に示すように、Mo合金でAl合金を挟んだ３層の金属膜ＭＴをスパッタにより堆積する。ホトリソを用いて金属膜ＭＴを画素ＴＦＴ及びゲート線駆動ＴＦＴのソースＳＴ及びドレインＤＴに加工する。さらに、ドレインＤＴ及びソースＳＴを加工する際のレジスト（図示せず）をマスクとしてコンタクト層ＣＮをエッチングする。このとき、半導体膜の一部もエッチングする。
【００４２】
次に、図９に示すように、ホトレジスト膜ＲＳＴによってゲート線駆動ＴＦＴ側を被い、画素ＴＦＴ側が開口されたレジストパタンを形成する。ホトレジスト膜ＲＳＴをマスクとして、画素ＴＦＴの半導体膜ＡＳの表面（ドレインＤＴとソースＳＴの間の表面）に、たとえば水素プラズマを照射して低移動度層ＬＭＬを形成する。
【００４３】
次に、図１０に示すように、たとえばSiNからなる第２のゲート絶縁膜ＧＩ２をプラズマCVDにより堆積したのち、画素ＴＦＴにおいて、第２のゲート絶縁膜ＧＩ２に画素電極ＰＸと接続するためのスルーホールＴＨ１'をホトリソにより加工する。
【００４４】
そして、図１１に示すように、画素電極と配線間の容量を削減するための感光性の透明有機膜である有機材を塗布して保護膜ＰＡＳを形成する。保護膜ＰＡＳを露光・現像することにより、画素ＴＦＴ側においてスルーホールＴＨ１を形成する。このスルーホールＴＨ１は第２のゲート絶縁膜ＧＩ２に形成したスルーホールＴＨ１'と同心的に形成される。また、ゲート線駆動ＴＦＴ側において開口部ＯＰを形成し半導体膜ＡＳの上部を開口する。最後にITO（Indium-Tin-Oxide）からなる透明電極をスパッタにより堆積したのち、ホトリソにより画素電極ＰＸ及び第２のゲートＧＴ２に加工して、図１に示した構成の画素ＴＦＴ及びゲート線駆動ＴＦＴを得る。
【００４５】
なお、本例では低移動度層ＬＭＬの形成に水素プラズマ処理を用いた。しかし、例えばHeプラズマ処理、Arプラズマ処理など他の方法を用いることもできる。
【００４６】
図１２は、本発明による画素ＴＦＴとゲート線駆動ＴＦＴの第２の実施例を示す断面図で、図１に対応させて描いている。画素ＴＦＴに、図１と同様に半導体膜ＡＳの表面に低移動度層ＬＭＬが形成されている。ゲート線駆動ＴＦＴのソースＳＴ及びドレインＤＴで覆われていない部分の半導体膜ＡＳは画素ＴＦＴのソースＳＴ及びドレインＤＴで覆われている部分の半導体膜ＡＳより薄く形成されており、画素ＴＦＴの低移動度層を含む半導体膜の一部が除去されている。本実施例においても、ゲート線駆動ＴＦＴの半導体膜ＡＳ表面の移動度は画素ＴＦＴの半導体膜表面の移動度より大であり、駆動力の大きいデュアルゲート型のＴＦＴであるゲート線駆動ＴＦＴと、低リークの画素ＴＦＴが同一の基板ＳＵＢ１上に形成できる。
【００４７】
図１３及び図１４は、図１２に示した画素ＴＦＴ及びゲート線駆動ＴＦＴの製造工程のうち、特徴となる部分の工程を示している。
【００４８】
すなわち、前述の図６から図８と同様の工程を行った後、全面に低移動度層ＬＭＬを形成するプラズマ処理を行い、画素ＴＦＴとゲート線駆動ＴＦＴの半導体膜ＡＳの表面に低移動度層を形成し図１３に示す構成とする。そして、図１４に示すように、画素ＴＦＴを覆いゲート線駆動ＴＦＴを開口したホトレジストＲＳＴを形成したのち、ゲート線駆動ＴＦＴの半導体膜ＡＳ表面の低移動度層ＬＭＬをエッチングする。この時、半導体膜ＡＳの一部もエッチングされ、低移動度層ＬＭＬより高い移動度をもつ表面が形成される。本実施例においては例えば半導体膜ＡＳを200nm、コンタクト層ＣＮを30nm形成したのち図８に示す工程でコンタクト層ＣＮを除去し、半導体膜ＡＳを50nmエッチングしてソースＳＴ、ドレインＤＴで覆われていない部分の膜厚を150nmとする。低移動度層ＬＭＬは例えば20nm程度形成する。図１４において半導体膜ＡＳを低移動度層ＬＭＬを含め50nmエッチングして、ゲート線駆動ＴＦＴの半導体膜ＡＳのソースＳＴ及びドレインＤＴで被われていない部分の厚さを100nmとする。次いで、図１０から図１１と同様の工程を行って、図１４に示す構成を得る。本例では、半導体膜ＡＳが薄膜化され、膜中の総欠陥数が低減されるため、ゲート線駆動ＴＦＴを駆動するための電圧が低減できるという利点がある。
【００４９】
図１５及び図１６は、本発明による画素ＴＦＴとゲート線駆動ＴＦＴの製造方法の他の実施例を示す図で、特徴となる部分の工程を示している。
【００５０】
前述の図７に示す構成を形成した後、同様に、Mo合金とAｌ合金の３層からなる金属膜ＭＴをスパッタにより堆積する。図１５に示すように、ゲート線駆動ＴＦＴとなる領域を被い画素ＴＦＴのソースＳＴ及びドレインＤＴを加工するためのホトレジストＲＳＴを形成し、金属膜ＭＴをエッチングする。さらに、露出した部分のコンタクト層ＣＮと半導体膜ＡＳの一部をエッチングしたのち、プラズマ処理を行って画素ＴＦＴの半導体膜ＡＳ表面に低移動度層ＬＭＬを形成する。次に、図１６に示すように、ホトレジストＲＳＴの除去後に再度ホトを行い、画素ＴＦＴを覆いゲート線駆動ＴＦＴのソースＳＴ及びドレインＤＴを形成するためのホトレジストＲＳＴ２を形成する。そして、金属膜ＭＴ、コンタクト層ＣＮ及び半導体膜ＡＳの一部をエッチングし、図１０に示す工程およびそれ以降の工程を経ることにより、ゲート線駆動ＴＦＴの半導体膜の表面側の移動度が画素ＴＦＴの半導体膜の表面側の移動度より大である構成を得る。
【００５１】
この実施例においては、画素ＴＦＴとゲート線駆動ＴＦＴの半導体膜ＡＳのエッチングが独立となるため、図１２に示した例と同様に、ゲート線駆動ＴＦＴのソースＳＴ、ドレインＤＴで覆われていない部分の半導体膜ＡＳの厚みを画素ＴＦＴの半導体膜ＡＳのソースＳＴ及びドレインＤＴで覆われていない部分の厚みより小とすることによって特性を向上できる。また、個々のＴＦＴの半導体膜ＡＳについてはソースＳＴ及びドレインＤＴで覆われていない部分のエッチング回数が１回となり、複数回のエッチングをする図１３、図１４の場合に比べ、半導体膜ＡＳの膜厚精度を向上できる利点がある。また、この実施例とは逆に、画素ＴＦＴとなる領域を覆うレジストパタンを用いて最初にゲート線駆動ＴＦＴのソースＳＴ及びドレインＤＴを形成したのち、ゲート線駆動ＴＦＴを覆うレジストパタンを用いて画素ＴＦＴのソースＳＴ、ドレインＤＴ及び半導体膜ＡＳの表面の低移動度層を形成することもでき、同様の利点を有する。
【００５２】
図１７は、本発明を用いた横電界型の液晶表示装置の等価回路の例を示し、図２と対応させて描画している。図２と同様にＴＦＴを用いた画素とゲート線駆動回路Ｖが同一の基板ＳＵＢ１上に形成されている。横電界型の液晶表示装置では、画素電極ＰＸと対向電極ＣＴが共にＴＦＴ基板ＳＵＢ１側に形成されている。対向電極ＣＴには対向電圧線ＣＴＬを介して画素電極ＰＸに印加される電圧に対して基準となる電圧が印加される。また、画素電極ＰＸは対向電極ＣＴとの間に保持容量が形成されるようになっている。画素には画素ＴＦＴが形成されており、画素ＴＦＴの半導体膜ＡＳの表面には低移動度層ＬＭＬが形成されている。また、ゲート線駆動回路Ｖには、デュアルゲート型のゲート線駆動ＴＦＴが形成されており、シフトレジスタＳＲＴからの出力によりゲート線ＧＬを駆動する。ゲート線駆動ＴＦＴの半導体膜ＡＳの表面には低移動度層は形成されておらず、半導体膜ＡＳの表面側の移動度は画素ＴＦＴの半導体膜ＡＳの表面側の移動度よりも大となっている。ゲート線駆動ＴＦＴの上下のゲートＧＴ１、ＧＴ２にはシフトレジスタＳＲＴのノードSout1が接続され、同時にゲート線駆動ＴＦＴのドレインＤＴとの間に容量Cgdが形成されている。容量Cgdは、Sout1からの電圧を保持する機能を有する。例えばゲート線Gn-1が選択された場合、次段のゲート線Gnに接続されたゲート線駆動ＴＦＴの上下のゲートＧＴ１、ＧＴ２には、Sout1より高電圧VGHが印加され、ドレイン線ＤＬには低電圧VGLが印加され、容量Cgdには電位差VGH−VGLが保持される。次にゲート線Gnが選択されると、ノードSout1はフローティングとなり、ノードSout2には高電圧VGHが印加される。この時、容量Cgdにより、ゲート線駆動ＴＦＴの上下のゲートＧＴ、ＧＴ２には、ノードSout2からのVGH以上の電圧が印加され、ソースＳＴ及びソースＳＴに接続されたゲート線ＧＬには高電圧VGHが印加される。この方式では、ノードSout2にVGH以上の高電圧を印加する必要がないため、電源電圧に回路を内蔵しない場合と同じ電圧を用いることができるという利点があるが、容量Cgdを形成する面積が必要となる。
【００５３】
図１８は、図１７に示した画素ＴＦＴとゲート線駆動ＴＦＴの断面図で、図１に対応させて描画している。画素ＴＦＴは、図中左側において後述の図１９のＤ−Ｄ'線に相当する断面を示し、ゲート線駆動ＴＦＴは、図中右側において後述の図２０のＥ−Ｅ'線に相当する断面を示している。
【００５４】
図１８の場合においても、画素に形成された画素ＴＦＴの半導体膜ＡＳの表面には低移動度層ＬＭＬが形成されており、ＴＦＴ上部の保護膜ＰＡＳ及び対向電極ＣＴからの電界によるリークを抑制している。
【００５５】
また、ゲート線駆動ＴＦＴは、画素ＴＦＴのゲートＧＴと同層の金属膜からなる第１のゲートＧＴ１と、対向電極ＣＴと同層の透明導電膜からなる第２のゲートＧＴ２が形成されたデュアルゲート型のＴＦＴとなっている。半導体膜ＡＳは第１のゲートＧＴ１上に第１のゲート絶縁膜ＧＩ１を介して形成されている。半導体膜ＡＳの表面には低移動度層は形成されていないため、第２のゲートＧＴ２により駆動力が向上するようになっている。第２のゲートＧＴ２は半導体膜ＡＳ、ソースＳＴ及びドレインＤＴ上に形成された第２のゲート絶縁膜ＧＩ２のみを介して半導体膜ＡＳと対向する領域を、保護膜ＰＡＳの開口部ＯＰに有している。また、ドレインＤＴと第１のゲートＧＴ１の間、及びドレインＤＴと第２のゲートＧＴ２の間にはそれぞれ第１のゲート絶縁膜ＧＩ１と第２のゲート絶縁膜ＧＩ２を介して容量Cgdが形成されている。本実施例では、容量Cgdが第１のゲートＧＴ１とドレインＤＴの間に加えて第２のゲートＧＴ２とドレインＤＴの間にも形成されており、単位面積あたりの容量を増加することができるため、容量を形成するのに必要な面積が少なくてすみ、回路幅を削減できる利点を有する。
【００５６】
本例では、画素電極ＰＸ及び対向電極ＣＴとして、例えばいずれも透明導電膜であるITOを用いることができる。また、ソースＳＴ及びドレインＤＴとして、Cr,MoやW及びそれらの合金などn+Si及びITOとのコンタクト性に優れる高融点金属の単層の金属膜を用いることができる。第１及び第２のゲート絶縁膜ＧＩ１、ＧＩ２、また容量絶縁膜ＩＮにはいずれもプラズマCVDにより堆積されたSiN膜を用いることができる。半導体膜ＡＳの表面は図６から図１１（あるいは図１３、図１４）に示したものと同様の工程により、ゲート線駆動ＴＦＴの半導体膜ＡＳの表面側の移動度が画素ＴＦＴの半導体膜ＡＳの表面側の移動度より大であるように形成される。
【００５７】
図１９は、図１８に示した素ＴＦＴを含む横電界型の液晶表示装置のＴＦＴ基板の画素部分の平面図である。図１９のＤ−Ｄ'線における断面図が図１８の左側の断面であることは上述した。横電界型の液晶表示装置でも、ＴＦＴ基板ＳＵＢ１と対向基板（図示せず）の間に液晶を挟持する。ＴＦＴ基板ＳＵＢ１側に形成された画素電極ＰＸと対向電極ＣＴの間に発生する電界を液晶に印加して画像を表示する。画素電極ＰＸは液晶に面内方向の電界を印加するため、櫛歯型の形状としている。画素電極ＰＸは、その下に形成された対向電極ＣＴとの間に液晶を駆動するための電界を発生する。また、画素電極ＰＸと対向電極ＣＴの間には、容量絶縁膜ＩＮを介して保持容量が形成されている。画素電極ＰＸは画素ＴＦＴのソースＳＴに、第２のゲート絶縁膜ＧＩ２、保護膜ＰＡＳ、対向電極ＣＴ及び容量絶縁膜ＩＮの開口部を通して接続されている。また、画素ＴＦＴのゲートＧＴはゲート線ＧＬに、ドレインＤＴはドレイン線ＤＬにそれぞれ接続されている。
【００５８】
図２０は、図１８に示したゲート線駆動ＴＦＴを含む、ＴＦＴ基板のゲート線駆動回路部分の平面図である。図２０のＥ−Ｅ'線における断面図が図１８の右側の図であることは上述した。なお、図２１は、図２０のＦ−Ｆ'における断面を示した図である。
【００５９】
ゲート線駆動ＴＦＴにはアモルファスSiからなる半導体膜ＡＳの下部に第１のゲート絶縁膜ＧＩ１を介して第1のゲートＧＴ１が形成され、また半導体膜ＡＳ及びドレインＤＴの上部の保護膜ＰＡＳの開口部ＯＰにおいて第2のゲート絶縁膜ＧＩ２を介し第2のゲートＧＴ２が形成されている。半導体膜ＡＳの上部には低移動度層は形成されていない。第2のゲートＧＴ２は対向電極ＣＴとなる透明電極と同層の導電膜で形成され、保護膜ＰＡＳ及び第2のゲート絶縁膜ＧＩ２のスルーホールＴＨ２を介してシフトレジスタＳＲＴのノードSout1に接続される。また、第１のゲートＧＴ１は保護膜ＰＡＳ、第１及び第２のゲート絶縁膜ＧＩ１、ＧＩ２に形成されたスルーホールＴＨ３を介して第２のゲートＧＴ２に接続されている。ゲート線駆動ＴＦＴのドレインＤＴはシフトレジスタＳＲＴのノードSout2に接続されている。また、ドレインＤＴの下部において第１のゲート絶縁膜ＧＩ１を介し第１のゲートＧＴ１と、保護膜ＰＡＳの開口部ＯＰにおいて第２のゲート絶縁膜ＧＩ２を介して第２のゲートＧＴ２との間にそれぞれ容量を形成しており、合わせて容量Cdgとして機能する。また、ゲート線駆動ＴＦＴのソースはノードSout3に接続されており、同時に第２のゲートＧＴ２と同層の導電膜を介し、ゲート線ＧＬに接続されている。
【００６０】
本実施例においても、ゲート線駆動ＴＦＴの半導体膜ＡＳの表面の移動度は画素ＴＦＴの半導体膜ＡＳの表面の移動度より大となっており、画素ＴＦＴのリークを抑制しつつゲート線駆動ＴＦＴの上部のゲートＧＴ２による駆動力を増加し、ＴＦＴサイズを縮小して回路幅を削減できる効果がある。
【００６１】
なお、本実施例ではゲート線駆動ＴＦＴの第２のゲートＧＴ２として、対向電極ＣＴと同層の透明導電膜を用いたが、代わりに画素電極ＰＸと同層の透明導電膜を用いることもできる。この場合は第２のゲート絶縁膜ＧＩ２を設けず、代わりに容量絶縁膜ＩＮを第２のゲートＧＴ２と半導体膜ＡＳの間の絶縁膜として用いることもできる。第２のゲートＧＴ２及び第２のゲート絶縁膜ＧＩ２の構成については、半導体膜ＡＳの表面の移動度の大小関係が画素ＴＦＴとゲート線駆動ＴＦＴの間で維持される範囲で、適時選択してもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明による画像表示装置の画素ＴＦＴ及びゲート線駆動ＴＦＴの一実施例を示した断面図である。
【図２】本発明による画像表示装置の一実施例の等価回路を示した図である。
【図３】本発明による画像表示装置の画素の一実施例を示す平面図である。
【図４】本発明による画像表示装置のゲート線駆動ＴＦＴの一実施例を示す平面図である。
【図５】図４のＣ−Ｃ'における断面を示した図である。
【図６】本発明による画像表示装置の製造方法の一実施例の第１工程を示す図である。
【図７】本発明による画像表示装置の製造方法の一実施例の第２工程を示す図である。
【図８】本発明による画像表示装置の製造方法の一実施例の第３工程を示す図である。
【図９】本発明による画像表示装置の製造方法の一実施例の第４工程を示す図である。
【図１０】本発明による画像表示装置の製造方法の一実施例の第５工程を示す図である。
【図１１】本発明による画像表示装置の製造方法の一実施例の第６工程を示す図である。
【図１２】本発明による画像表示装置の画素ＴＦＴ及びゲート線駆動ＴＦＴの他の実施例を示した断面図である。
【図１３】本発明による画像表示装置の製造方法の他の実施例における一工程を示す図である。
【図１４】本発明による画像表示装置の製造方法の他の実施例における一工程を示す図である。
【図１５】本発明による画像表示装置の製造方法の他の実施例における一工程を示す図である。
【図１６】本発明による画像表示装置の製造方法の他の実施例における一工程を示す図である。
【図１７】本発明による画像表示装置の他の実施例の等価回路を示した図である。
【図１８】本発明による画像表示装置の画素ＴＦＴ及びゲート線駆動ＴＦＴの他の実施例を示した断面図である。
【図１９】本発明による画像表示装置の画素の他の実施例を示す平面図である。
【図２０】本発明による画像表示装置のゲート線駆動ＴＦＴの他の実施例を示す平面図である。
【図２１】図２０のＦ−Ｆ'線における断面図である。
【符号の説明】
【００６３】
ＳＵＢ１……基板（ＴＦＴ基板）、ＧＴ……ゲート、ＣＬ……容量線、ＧＩ１……第一のゲート絶縁膜、ＧＩ２……第２のゲート絶縁膜、ＡＳ……半導体膜、ＣＮ……コンタクト層、ＬＭＬ……低移動度層、ＤＴ……ドレイン、ＳＴ……ソース、ＰＡＳ……保護膜、ＰＸ……画素電極、ＴＨ１、ＴＨ２、ＴＨ３……スルーホール、ＯＰ……開口部、ＳＲＴ……シフトレジスタ、ＭＴ……金属膜、ＲＳＴ……ホトレジスト膜、ＣＴＬ……対向電圧線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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