(57)【要約】【課題】簡単な回路構成で、簡単な演算処理機能を備え、低ノイズの高ゲインアンプと広い測定レンジとの両方の機能を同時に合わせ持ったＡＤ変換装置を提供すること。【解決手段】入力信号に対してリファレンス信号を正転又は反転して加算して加算入力信号を生成し、加算入力信号を差動入力端子に入力して差動増幅してアナログ出力信号を生成し、該生成されたアナログ出力信号の大きさを判定し、アナログ出力信号の判定結果に基づいてリファレンス信号を正転又は反転させると共に、アナログ出力信号の判定結果に基づいて計数処理を実行してデジタル信号を出力する。【選択図】図１
2010062735.tif 000002
【特許請求の範囲】
【請求項１】
微小なアナログの入力信号を増幅してデジタル信号に変換するＡＤ変換装置であって、
前記入力信号に対してリファレンス信号を正転又は反転して積分しながら加算することにより、加算入力信号を生成する加算入力信号生成手段と、
前記生成された加算入力信号を差動入力端子に入力し、該差動入力された前記加算入力信号を増幅してアナログ出力信号を生成し、該生成されたアナログ出力信号の大きさを判定するアナログ出力信号判定手段と、
前記アナログ出力信号の判定結果に基づいて、前記リファレンス信号を正転又は反転させるリファレンス信号制御手段と、
前記アナログ出力信号の判定結果に基づいて計数処理を実行し、該計数処理により算出された所定の計数値を前記デジタル信号として出力するデジタル信号出力手段と
を具えたことを特徴とするＡＤ変換装置。
【請求項２】
前記加算入力信号生成手段は、
前記入力信号および前記加算入力信号のそれぞれの入力を正転又は反転に切替える切替スイッチと、
前記入力信号および前記リファレンス信号を積分する積分器と
を含むことを特徴とする請求項１記載のＡＤ変換装置。
【請求項３】
前記アナログ出力信号判定手段は、
前記差動入力端子にされた前記加算入力信号を増幅してアナログ出力信号を生成する増幅器と、
前記増幅器により生成された前記アナログ出力信号の正又は負を判定する比較器と
を含むことを特徴とする請求項１又は２記載のＡＤ変換装置。
【請求項４】
前記増幅器は、
前記加算入力信号が入力される前記差動入力端子を有する差動入力部と、
前記差動入力部の後段に設けられ、前記差動入力部からの前記加算入力信号の入力を正転又は反転に切替える切替スイッチと
を含むことを特徴とする請求項３記載のＡＤ変換装置。
【請求項５】
前記リファレンス信号制御手段は、
前記アナログ出力信号が、正の値ならば前記リファレンス信号を反転させ、負の値ならば前記リファレンス信号を正転とする乗算器
からなることを特徴とする請求項１ないし４のいずれかに記載のＡＤ変換装置。
【請求項６】
前記デジタル信号出力手段は、
前記アナログ出力信号が、正の値ならばアップカウントし、負の値ならばダウンカウントするカウンタを含み、該カウンタのカウント値を前記デジタル信号として出力することを特徴とする請求項１ないし５のいずれかに記載のＡＤ変換装置。
【請求項７】
前記アナログ出力信号判定手段での増幅機能により、前記入力信号の高域の帯域制限を実行することを特徴する請求項１ないし６のいずれかに記載のＡＤ変換装置。
【請求項８】
前記加算入力信号生成手段と、前記アナログ出力信号判定手段と、前記リファレンス信号制御手段とを、チョッパー動作により駆動制御する制御部をさらに具え、
前記制御部に基づいてチョッパー動作が実行される各素子に関して、ノイズ信号についての低域および高域の帯域制限を実行することを特徴する請求項１ないし７のいずれかに記載のＡＤ変換装置。
【請求項９】
前記加算入力信号生成手段は、差動のスイッチドキャパシタ回路を含むことを特徴とする請求項１ないし８のいずれかに記載のＡＤ変換装置。
【請求項１０】
前記加算入力信号生成手段は、
前記アナログ出力信号判定手段の増幅処理に用いられる前記加算入力信号の大きさを調整するサンプル用容量を含み、
前記サンプル用容量の容量値を制御することにより、当該ＡＤ変換処理の測定レンジを可変することを特徴とする請求項１ないし９のいずれかに記載のＡＤ変換装置。
【請求項１１】
前記加算入力信号生成手段は、
減衰器と、前記減衰器の入力または出力に配置されたボリュームとを有し、当該ＡＤ変換処理の測定レンジを可変するリファレンス発生回路をさらに具えたことを特徴とする請求項１ないし１０のいずれかに記載のＡＤ変換装置。
【請求項１２】
前記加算入力信号生成手段は、
第２の入力信号を入力する入力手段をさらに具え、
前記入力手段は、減衰器と、前記減衰器の入力または出力に配置されたボリュームとを有し、当該ＡＤ変換処理の測定レンジを可変する第２のリファレンス発生回路を含み、
第２のリファレンス発生回路において、リファレンス電圧に調整データに基づく可変の直流電圧を加算することにより、オフセット調整又はレベルシフトを実行する直流調整回路を設けたことを特徴とする請求項１ないし１１のいずれかに記載のＡＤ変換装置。
【請求項１３】
前記直流調整回路は、減衰器と、前記減衰器の入力または出力に配置されたボリュームとを有することを特徴とする請求項１２記載のＡＤ変換装置。
【請求項１４】
前記第２の入力信号は複数のデータからなり、
前記複数のデータをマルチセレクトし、かつ、前記調整データをマルチセレクトして、前記複数のデータの時分割動作をするマルチプレクサ手段をさらに具えたことを特徴とする請求項１２又は１３記載のＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ等の微小な信号を低ノイズで検出するＡＤ変換装置に関する。
【背景技術】
【０００２】
加速度センサ、圧力センサ、磁気センサ等の各種センサから得られる出力信号は、一般に微小な信号であり、オフセットや感度のばらつきも大きい。従って、従来のＡＤ変換装置として、オフセットを調整して増幅した後、ＡＤ変換処理を行う装置や、ＡＤ変換処理を行った後にオフセットを調製できるように、広い入力レンジを持つ（つまり多ビットの）ＡＤ変換機能を備えた装置を使用することが必要であった。
【０００３】
また、これらセンサのサンプルレートは特に高速である必要はなく、加速度センサや磁気センサは３軸成分を検出可能な製品も多いので、従来のＡＤ変換装置においては、間欠動作や、各軸成分の出力信号をマルチプレクサして、回路規模と消費電力を小さくする手段が施されている。
【０００４】
【特許文献１】特開２００６−９０９５９号公報
【特許文献２】特開２００６−９８３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＡＤ変換装置においては、上記のように多々工夫は施されてはいるものの、増幅部とＡＤ変換部とは、各々別個の回路であり、これにより、回路全体の構成および消費電力が大きくなるという問題がある。
【０００６】
また、従来のＡＤ変換装置は、ノイズを軽減する手段を備えておらず、これにより、別途の制御部等において、ＡＤ変換値をデジタルでフィルタリングするなどのＣＰＵの演算処理が必要となり、ＡＤ変換処理が複雑化するという問題がある。
【０００７】
さらに、センサ等の微小信号を検出してデジタル信号に変換する場合、低ノイズの高ゲインアンプと広い測定レンジとの両方の機能を同時に合わせ持ったＡＤ変換装置がなく、適用可能な応用分野が制限されていた。
【課題を解決するための手段】
【０００８】
本発明は、微小なアナログの入力信号を増幅してデジタル信号に変換するＡＤ変換装置であって、前記入力信号に対してリファレンス信号を正転又は反転して積分しながら加算することにより、加算入力信号を生成する加算入力信号生成手段と、前記生成された加算入力信号を差動入力端子に入力し、該差動入力された前記加算入力信号を増幅してアナログ出力信号を生成し、該生成されたアナログ出力信号の大きさを判定するアナログ出力信号判定手段と、前記アナログ出力信号の判定結果に基づいて、前記リファレンス信号を正転又は反転させるリファレンス信号制御手段と、前記アナログ出力信号の判定結果に基づいて計数処理を実行し、該計数処理により算出された所定の計数値を前記デジタル信号として出力するデジタル信号出力手段とを具えたことを特徴とする。
【０００９】
前記加算入力信号生成手段は、前記入力信号および前記加算入力信号のそれぞれの入力を正転又は反転に切替える切替スイッチと、前記入力信号および前記リファレンス信号を積分する積分器とを含むことを特徴とする。
【００１０】
前記アナログ出力信号判定手段は、前記差動入力端子にされた前記加算入力信号を増幅してアナログ出力信号を生成する増幅器と、前記差動増幅器により生成された前記アナログ出力信号の正又は負を判定する比較器とを含むことを特徴とする。
【００１１】
前記増幅器は、前記加算入力信号が入力される前記差動入力端子を有する差動入力部と、前記差動入力部の後段に設けられ、前記入力部からの前記加算入力信号の入力を正転又は反転に切替える切替スイッチとを含むことを特徴とする
前記リファレンス信号制御手段は、前記アナログ出力信号が、正の値ならば前記リファレンス信号を反転させ、負の値ならば前記リファレンス信号を正転とする乗算器からなることを特徴とする。
【００１２】
前記デジタル信号出力手段は、前記アナログ出力信号が、正の値ならばアップカウントし、負の値ならばダウンカウントするカウンタを含み、該カウンタのカウント値を前記デジタル信号として出力することを特徴とする。
【００１３】
前記アナログ出力信号判定手段での増幅機能により、前記入力信号の高域の帯域制限を実行することを特徴する。
【００１４】
前記加算入力信号生成手段と、前記アナログ出力信号判定手段と、リファレンス信号制御手段とを、チョッパー動作により駆動制御する制御部をさらに具え、前記制御部に基づいてチョッパー動作が実行される各素子に関して、ノイズ信号についての低域および高域の帯域制限を実行することを特徴する。
【００１５】
前記加算入力信号生成手段は、差動のスイッチドキャパシタ回路を含むことを特徴とする。
【００１６】
前記加算入力信号生成手段は、前記アナログ出力信号判定手段の増幅処理に用いられる前記加算入力信号の大きさを調整するサンプル用容量を含み、前記サンプル用容量の容量値を制御することにより、当該ＡＤ変換処理の測定レンジを可変することを特徴とする。
【００１７】
前記加算入力信号生成手段は、減衰器と、前記減衰器の入力または出力に配置されたボリュームとを有し、当該ＡＤ変換処理の測定レンジを可変するリファレンス発生回路をさらに具えたことを特徴とする。
【００１８】
前記加算入力信号生成手段は、第２の入力信号を入力する入力手段をさらに具え、前記入力手段は、減衰器と、前記減衰器の入力または出力に配置されたボリュームとを有し、当該ＡＤ変換処理の測定レンジを可変する第２のリファレンス発生回路を含み、第２のリファレンス発生回路において、リファレンス電圧に調整データに基づく可変の直流電圧を加算することにより、オフセット調整又はレベルシフトを実行する直流調整回路を設けたことを特徴とする。
【００１９】
前記直流調整回路は、減衰器と、前記減衰器の入力または出力に配置されたボリュームとを有することを特徴とする。
【００２０】
前記第２の入力信号は複数のデータからなり、前記複数のデータをマルチセレクトし、かつ、前記調整データをマルチセレクトして、前記複数のデータの時分割動作をするマルチプレクサ手段をさらに具えたことを特徴とする。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【００２２】
［第１の例］
本発明の第１の実施の形態を、図１〜図６に基づいて説明する。
【００２３】
図１は、本発明に係るＡＤ変換装置１００の概略構成を示すブロック図である。
【００２４】
ＡＤ変換装置１００は、加算入力信号生成部１０１と、アナログ出力信号判定部１０２と、リファレンス信号制御部１０３と、デジタル信号出力部１０４とに大別される。
【００２５】
加算入力信号生成部１０１では、加算器１０１ａにおいて、入力信号ＶＩＮに対してリファレンス信号ＶＲＥＦを正転又は反転して積分しながら加算することにより、加算入力信号１１０を生成する機能をもつ。
【００２６】
アナログ出力信号判定部１０２では、まず、積分器１０２ａにおいて加算入力信号１１０を増幅して所定の振幅を有するアナログ出力信号１１１を生成し、次に、比較器１０２ｂにおいて該生成されたアナログ出力信号１１１の振幅の大きさを判定する機能をもつ。
【００２７】
リファレンス信号制御部１０３では、乗算器１０３ａにおいて、アナログ出力信号１１１の大きさの判定結果を示す信号１１２に基づいて、リファレンス信号ＶＲＥＦを正転又は反転させる機能をもつ。
【００２８】
デジタル信号出力部１０４では、カウンタ１０４ａにおいて、アナログ出力信号１１１の大きさの判定結果を示す信号１１２に基づいて計数処理を実行し、これにより算出された所定の計数値をデジタル信号ＤＴとして出力する機能をもつ。
【００２９】
＜回路構成例＞
以下、具体的な構成について例を挙げて説明する。
【００３０】
図２（ａ）は、図１のＡＤ変換装置１００の回路構成例を示す。
【００３１】
図２（ｂ）は、制御部５０の構成例を示す。
【００３２】
この制御部５０は、図２（ａ）に示すＡＤ変換装置１００を駆動制御するための各種の制御信号として、クロック信号Φ１、Φ２、チョッパー動作信号Ｐ０，Ｐ１８０、リセット（Ｒｅｓｅｔ）信号、ホールド（Ｈｏｌｄ）信号をそれぞれ出力する。
【００３３】
以下、ＡＤ変換装置１００の各部の構成について説明する。
【００３４】
（加算入力信号生成部）
加算入力信号生成部１０１について説明する。
【００３５】
１は、入力信号ＶＩＮとしての入力電圧Ｖｉｐ,Ｖｉｎが入力されるチョッパー動作用スイッチ（ＳＷ）である。
【００３６】
１ａ，１ｂは、入力電圧Ｖｉｐ,Ｖｉｎが入力される入力端子である。
【００３７】
本例では、チョッパー動作として、８回ずつ、１６回毎に１８０°チョッパーを行うが、これに限定されるものではない。
【００３８】
このチョッパー動作用スイッチ１は、制御部５０からのチョッパー動作信号（Ｐ０，Ｐ１８０）の指令に基づいて、前半の８回（Ｐ０）においては入力端子１ａ，１ｂを正転で接続し、後半の８回（Ｐ１８０）においては入力端子１ａ，１ｂを反転して接続する。
【００３９】
制御部５０からのホールド信号（Ｈｏｌｄ）の指令に基づいて、ホールド時は、正転／反転の接続を開放して、出力をシステムグランドに接続する。
【００４０】
２は、リファレンス信号ＶＲＥＦとしてのリファレンス電圧Ｖｒｐ，Ｖｒｎが入力されるリファレンス用スイッチ（ＳＷ）である。
【００４１】
２ａ，２ｂは、リファレンス電圧Ｖｒｐ，Ｖｒｎが入力されるリファレンス入力端子である。
【００４２】
リファレンス用スイッチ２は、乗算器１８から出力された切替制御信号Ｖｃに基づいて、リファレンス入力端子２ａ，２ｂを切替え接続する。
【００４３】
この場合、切替制御信号Ｖｃが、Ｌならリファレンス入力端子２ａ，２ｂを正転して接続し、Ｈならリファレンス入力端子２ａ，２ｂを反転して接続する。
【００４４】
３，４、５，６、７，８は、それぞれスイッチドキャパシタ（ＳＣ）用スイッチである。
【００４５】
スイッチドキャパシタ（ＳＣ）用スイッチ３〜８は、制御部５０からのクロック信号（Φ１，Φ２）の指令に基づいて、クロック信号Φ１でシステムグランドに接続され、クロック信号Φ２で容量に接続される。
【００４６】
９，１０は、入力用コンデンサである。
【００４７】
積分器としてのスイッチドキャパシタ（ＳＣ）回路は、スイッチドキャパシタ（ＳＣ）用スイッチ３，４と、入力用コンデンサ９，１０とから構成される。
【００４８】
Ｃｉは、入力電圧Ｖｉｐ,Ｖｉｎのサンプル用容量である。
【００４９】
入力用コンデンサ９，１０のそれぞれのサンプル電圧Ｖｉは、Ｖｉ＝Ｖｉｐ−Ｖｉｎである。
【００５０】
１１，１２は、サンプル用コンデンサである。
【００５１】
積分器としてのスイッチドキャパシタ（ＳＣ）回路は、スイッチドキャパシタ（ＳＣ）用スイッチ７，８と、入力用コンデンサ１１，１２とから構成される。
【００５２】
Ｃｒは、リファレンス電圧Ｖｒｐ，Ｖｒｎのサンプル用容量である。
【００５３】
サンプル用コンデンサ１１，１２のそれぞれのサンプル電圧Ｖｒは、Ｖｒ＝Ｖｒｐ−Ｖｒｎである。
【００５４】
１３は、スイッチ１と同様なチョッパー動作用スイッチ（ＳＷ）である。
【００５５】
このチョッパー動作用スイッチ１３は、制御部５０からのチョッパー動作信号（Ｐ０，Ｐ１８０）の指令に基づいて、Ｐ０でスイッチドキャパシタ（ＳＣ）用スイッチ５，６を正転して接続し、Ｐ１８０でスイッチドキャパシタ（ＳＣ）用スイッチ５，６を反転して接続する。
【００５６】
（アナログ出力信号判定部）
アナログ出力信号判定部１０２について説明する。
【００５７】
２０，２１は、加算入力信号１１０が入力される差動入力端子である。
【００５８】
加算入力信号１１０は、Ｖａ＝Ｖｉ＋Ｖｒとして表される。
【００５９】
２２は、増幅器としてのオペアンプであり、内部にチョッパー動作用のスイッチを有する全差動アンプとして構成される。
【００６０】
このオペアンプ２２は、２ステージ以上の構成がとられ、ノイズに有感な第１ステージとしての差動入力部２２ａ（つまり差動対）と、第１ステージの出力を正転／反転に切り替えることが可能な第２ステージとしての切替スイッチ２２ｂとからなる。
【００６１】
切替スイッチ２２ｂは、制御部５０からのチョッパー動作信号（Ｐ０，Ｐ１８０）の指令に基づいて、Ｐ０で差動入力部２２ａの出力を正転して接続し、Ｐ１８０で差動入力部２２ａの出力を反転して接続する。
【００６２】
オペアンプ２２は、Ｃｉ＊ＶｉにＣｒ＊Ｖｒを加減算した電荷を反転増幅し、アナログ出力信号１１１として、Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎを出力する。
【００６３】
２３，２４は、オペアンプ２２に接続された積分用コンデンサである。Ｃｏｐ，Ｃｏｎは、積分用容量である。
【００６４】
２５，２６は、リセット用スイッチである。
【００６５】
このリセット用スイッチ２５，２６は、制御部５０からのリセット信号（Ｒｅｓｅｔ）の指令に基づいて、リセット時に接続され、積分用コンデンサ２３，２４の電荷を０にする。
【００６６】
２７は、オペアンプ２２により生成されたアナログ出力信号Ｖｏｕｔ（＝Ｖｏｐ−Ｖｏｎ）の正又は負を判定する比較器である。
【００６７】
この比較器２７は、アナログ出力信号Ｖｏｕｔの大きさの判定結果を示す信号１１２として、Ｖｏｐ＞ＶｏｎならばＨとなる出力信号ＣＯＭＯＵＴを出力し、Ｖｏｎ＜ＶｏｐならばＬとなる出力信号ＣＯＭＯＵＴを出力する。
【００６８】
２８は、フリップフロップ回路（Ｆ／Ｆ）である。このフリップフロップ２８は、クロック信号Φ２の立ち上がりで比較器２７の判定結果を取り込み、フリップフロップ信号ＵＰＨ／ＤＮＬを出力する。
【００６９】
オペアンプ２２により、入力信号の高域の帯域制限を実行することができる。
【００７０】
オペアンプ２２に入力される加算入力信号１１０のサンプル用容量Ｃｒを制御することにより、当該ＡＤ変換処理の測定レンジを可変することができる。
【００７１】
チョッパー動作により、該チョッパー動作が実行された各素子（チョッパー動作用スイッチ１、チョッパー動作用スイッチ１３、切替スイッチ２２ｂ、乗算器３０）に関して、ノイズ信号についての低域および高域の帯域制限を実行することができる。
【００７２】
（リファレンス信号制御部）
リファレンス信号制御部１０３について説明する。
【００７３】
３０は、乗算器である。
【００７４】
この乗算器３０は、制御部５０からのチョッパー動作信号（Ｐ０，Ｐ１８０）の指令に基づいて、Ｐ０でフリップフロップ信号ＵＰＨ／ＤＮＬを正転させ、Ｐ１８０でフリップフロップ信号ＵＰＨ／ＤＮＬを反転させる。このようにして正転又は反転された切替制御信号Ｖｃが、リファレンス用スイッチ（ＳＷ）２に切替え制御用として入力される。
【００７５】
この乗算器３０としては、例えば、排他的論理和回路（ＥＸＯＲ）を用いて構成される。
【００７６】
（デジタル信号出力部）
デジタル信号出力部１０４について説明する。
【００７７】
４０は、アップダウンカウンタである。このアップダウンカウンタ４０は、リセット時にはオールゼロとなり、クロック信号Φ１の立ち上がりで、フリップフロップ信号ＵＰＨ／ＤＮＬがＨならばアップカウントし、Ｌならばダウンカウントする。
【００７８】
（リファレンス発生回路）  
図３は、リファレンス電圧発生回路２００の構成例を示す。
【００７９】
リファレンス電圧発生回路２００は、図２（ａ）に示すＡＤ変換装置１００のリファレンス信号ＶＲＥＦとしてのリファレンス電圧Ｖｒｐ，Ｖｒｎが入力されるリファレンス入力端子２ａ，２ｂに接続される。
【００８０】
ＶＲＨは、十分大きな値を有するリファレンス電圧である。
【００８１】
例として、ＶＲＨ＝１Ｖ、ＶＲＥＦ＝１０ｍＶに設定してもよい。
【００８２】
２０１は、減衰器としてのアンプである。このアンプ２０１には、リファレンス電圧ＶＲＨが入力される。
【００８３】
２０２は、抵抗値を可変可能な抵抗である。この抵抗２０２から、リファレンス信号ＶＲＥＦとしてのリファレンス電圧Ｖｒｐ，Ｖｒｎが出力される。
【００８４】
（カウンタ）
図４は、アップダウンカウンタ４０の構成例を示す。
【００８５】
アップダウンカウンタ４０は、排他的論理和回路（ＥＸＯＲ）４１と、加算器４２と、フリップフロップ回路（Ｆ／Ｆ）４３とから構成される。
【００８６】
排他的論理和回路（ＥＸＯＲ）４１において、その一方の入力端子４１ａには、図２（ａ）に示すフリップフロップ信号ＵＰＨ／ＤＮＬが入力され、また、その他方の入力端子４１ｂに接続された入力部４４には、所定のデータが入力される。
【００８７】
１２ビットのＡＤ変換を実行するには、オーバーフローを考慮して、１３ビットのカウンタが必要となるため、本例では、アップダウンカウンタ４０を１３ビットのカウンタとして構成する場合について説明する。この場合、入力部４４には、データとして、００１０ｈ，０００１ｈが入力される。
【００８８】
アップダウンカウンタ４０は、アナログ出力信号Ｖｏｕｔ（＝Ｖｏｐ−Ｖｏｎ）が、正の値ならばアップカウントし、負の値ならばダウンカウントすることにより、カウント値をデジタル信号ＤＴとして出力する。
【００８９】
以下、動作について説明する。
【００９０】
＜概略動作＞
まず、図１のＡＤ変換装置１００を用いて、本発明に係る動作の概略について説明する。
【００９１】
図５は、図１のＡＤ変換装置１００のチョッパー動作前における概略動作を示すタイミングチャートである。
【００９２】
まず、加算器１０１ａにおいて、入力信号ＶＩＮに対して、リファレンス電圧ＶＲＥＦを正転又は反転させて積分して加算入力することにより、加算入力信号１１０を生成する。
【００９３】
次に、積分器１０２ａにおいて、その加算入力信号１１０を入力して増幅処理することにより、アナログ出力信号１１１する。
【００９４】
次に、比較器１０２ｂにおいて、アナログ出力信号１１１の正／負を判定する。
【００９５】
比較器１０２ｂの判定値が正ならば、リファレンス電圧ＶＲＥＦを反転入力し、カウンタ１０４ａのカウンタ値をアップする。
【００９６】
比較器１０２ｂの判定値が負ならば、リファレンス電圧ＶＲＥＦを正転入力し、カウンタ１０４ａのカウンタ値をダウンする。
【００９７】
このようなカウント動作を繰り返すことによって、カウンタ１０４ａの出力値をデジタル信号ＤＴとして出力することができる。
【００９８】
また、積分器１０２ａの高域の帯域制限と、チョッパー動作と、低ノイズの図３に示したリファレンス電圧発生回路２００とにより、高性能の高ゲイン積分型ＡＤＣを作製することができる。
【００９９】
＜回路動作＞
次に、図２（ａ）（ｂ）のＡＤ変換装置１００を用いて、本発明に係る回路動作を具体的に説明する。
【０１００】
図６は、図２（ａ）のＡＤ変換装置１００のチョッパー動作を含む回路動作を示すタイミングチャートである。
【０１０１】
（増幅処理）
まず、ＡＤ変換装置１００において、入力値を積分する機能について説明する。
【０１０２】
例えば、４．０９６ＭｅｇＨｚで０．５ｍＳｅｃ、２＾１１＝２０４８回積分した場合
Ｃｉ＊Ｖｉの積分動作にだけ着目するならば、この積分器の伝達関数は、
Ｖsout＝- 2048 * (Ci/Co) * Vi * [1-Z^(-11)] [1-Z^(-10)] [1-Z^(-9)] [1-Z^(-8)][1-Z^(-7)]
* [1-Z^(-6)] [1-Z^(-5)] [1-Z^(-4)] * [1-Z^(-3)] [1+Z^(-2)] [1-Z^(-1)]
…（１）
つまり、２０４８＊（Ｃｉ／Ｃｏ）と高いＤＣゲイン（Ｇａｉｎ）が得られ、高周波の帯域制限においてはｆｃ＝１ｋＨｚのＬＰＦ相当の周波数特性が得られる。また、折り返し雑音もオペアンプのＡＣ特性により帯域制限される。
【０１０３】
しかしながら、積分回数が多いと素子やオペアンプ２２のノイズやエラーも積分されて増加する。
その対策としてチョッパー動作を行う。
【０１０４】
このチョッパー動作について、８回ずつ、１６回毎に１８０°チョッパーを行った例で説明する。
【０１０５】
チョッパー用スイッチ（ＳＷ）は、前半部の８回（Ｐ０）においては正転で接続され、後半部の８回（Ｐ１８０）においては反転で接続される。
【０１０６】
オペアンプ２２は、前半部の８回（Ｐ０）において、正転（第１ステージ）、正転（第２ステージ）で接続され、後半部の８回（Ｐ１８０）において、反転（第１ステージ）、反転（第２ステージ）で接続される。
【０１０７】
このＰ０とＰ１８０の切り替えは、Φ１＝Ｈのときに行う。
【０１０８】
このとき、スイッチドキャパシタ（ＳＣ）のノードは、システムグランドに接続されているため、エラーやノイズは発生しない。
【０１０９】
このチョッパー動作の伝達関数は
Ｖｎｏｕｔ＝ 2048 * (Ci/Co) *Vn * [1-Z^(-11)] [1-Z^(-10)] [1-Z^(-9)] [1-Z^(-8)]
* [1-Z^(-7)][1-Z^(-6)] [1-Z^(-5)]
* [1+Z^(-4)] * [1-Z^(-3)] [1+Z^(-2)] [1-Z^(-1)]
…（２）
Ｖｎｏｕｔ：増幅経路で積分動作とチョッパー動作した時に発生するノイズ
Ｖｎ：増幅経路で連続動作した時に発生するノイズ
となる。
【０１１０】
具体的には、増幅経路で発生したノイズは２５６ｋＨｚとその奇数倍の周波数周辺には残るが、その他の周波数領域では殆ど除去され、低ノイズ増幅が可能となる。
【０１１１】
規定の積分回数が終わったときは、入力をシステムグランドに短絡させるか、又は、３，４のスイッチ（ＳＷ）をΦ１の状態で固定すれば、積分した結果はホールドされる。
【０１１２】
上記の指定回数積分した全電荷がＡＤ変換されるアナログ信号となる。
【０１１３】
（加減算動作）
次に、ＡＤ変換処理を行うための、リファレンス信号ＶＲＥＦの加減算動作について説明する。
【０１１４】
ＡＤ変換処理を行うためには、上記積分されたアナログ信号と同じ量の電荷を加減算すれはよい。
【０１１５】
今仮に、Ｎｕは、リファレンス信号ＶＲＥＦを減算した回数とする。Ｎｄは、リファレンス信号ＶＲＥＦを加算した回数とすると、
Ｖｓｏｕｔ＋ＶＲＥＦ（Ｎｄ−Ｎｕ）＝０          …（３）
この結果、ホールド時に増幅器（オペアンプ２２）の出力がほぼ０となっているときの加減算した回数がＡＤ変換値となる。
ＡＤ変換値：Ｎ＝Ｎｕ−Ｎｄ            …（４）
【０１１６】
（動作タイミング）
ＡＤ変換装置１００の動作タイミングを、図６に基づいて説明する。
【０１１７】
このリファレンス信号ＶＲＥＦの加減算動作は、いつ実効してもよいので、積分開始と同時に開始する。
【０１１８】
増幅器（オペアンプ２２）の出力が０に近づくように、出力Ｖｏｐ、Ｖｏｎを比較する比較器２７を配置し、下記のようにリファレンス信号ＶＲＥＦの加減算を、繰り返し制御する。
【０１１９】
比較器２７は、増幅器（オペアンプ２２）出力である信号Ｖｏｕｔが正（Ｖｏｐ＞Ｖｏｎ）ならＨを、負（Ｖｏｐ＜Ｖｏｎ）ならＬを出力する。
【０１２０】
Φ２のタイミングにおいて、フリップフロップ回路（Ｆ／Ｆ）２８に比較器２７の結果を、取り込む。そして、フリップフロップ回路（Ｆ／Ｆ）２８の出力が、Ｈなら反転、Ｌなら正転として、リファレンス用スイッチ（ＳＷ）２を接続する。
【０１２１】
Φ１のタイミングにおいて、フリップフロップ回路（Ｆ／Ｆ）２８の出力が、Ｈならアップダウンカウンタ４０をアップカウントし、Ｌならアップダウンカウンタ４０をダウンカウントする。そして、入力信号ＶＩＮと、反転／正転されたリファレンス信号ＶＲＥＦとを加算して、増幅器（オペアンプ２２）に入力する。
【０１２２】
チョッパー動作、Ｐ１８０のときは、Ｖｉと同様、リファレンス信号ＶＲＥＦも反転して入力する。
【０１２３】
乗算器（たとえばＥＸＯＲ）３０は、フリップフロップ回路（Ｆ／Ｆ）２８の出力をＰ１８０＝Ｈ時に反転する。この動作により、リファレンス信号ＶＲＥＦもＰ１８０＝Ｈ時に反転入力となる。
【０１２４】
なお、ホールド時において、この加減算動作を続けた場合、増幅器（オペアンプ２２）の出力がほぼ０となった後は、アップ／ダウンを繰り返し、ＡＤ変換値も１ＬＳＢ（最下位ビット）しか変化しない。
【０１２５】
いまここで、増幅器（オペアンプ２２）の出力Ｖｏｕｔ＝０とすると、入力を２０４８回積分した結果と、リファレンス信号ＶＲＥＦを加減算しながら積分した結果とは同じ値になるので、
2048*(Ci/Co)* Vi ＝ (Cr/Co)*Vr*(Nu-Nd) =(Cr/Co)*Vr* N      …（５）
N＝2048*Ci/Cr * Vi/Vr                                      …（６）
Vr＝2048* Ci/(N*Cr) * Vi                                   …（７）
Ｎ＝Ｎｕ−Ｎｄ：カウント値
Ｎｕ：Ｕｐカウント数
Ｎｄ：Ｄｏｗｎカウント数
加減算動作が２０４８回以上ならば、下記のとおりオーバー／アンダーのフロー検出ができる。
カウント値Ｎ＝−２０４８〜＋２０４７ならば、正常に１２ビットのＡＤ変換ができる。
カウント値Ｎ＞２０４７ならば、オーバーフロー
カウント値Ｎ＜−２０４８ならば、アンダーフロー
また、最大入力レンジＶｉｍａｘならば、リファレンス電圧は、
Ｖｒ＝Ｃｉ／Ｃｒ＊Ｖｉｍａｘ                  …（８）
となる。
【０１２６】
また、動作回数により、ＡＤ変換のビット数も制御できる。
【０１２７】
リファレンス信号ＶＲＥＦの加減算におけるチョッパー動作について、入力信号ＶＩＮの説明と同様、８回ずつ、１６回毎に１８０°チョッパーを行った例で説明する。
【０１２８】
リファレンス用スイッチ（ＳＷ）２は、前半部の８回（Ｐ０）はフリップフロップ回路（Ｆ／Ｆ）２８の結果を、後半部の８回（Ｐ１８０）はフリップフロップ回路（Ｆ／Ｆ）２８の結果を反転する乗算器（たとえばＥＸＯＲ）で制御する。
【０１２９】
その結果、Ｐ０のときは、リファレンス信号ＶＲＥＦはそのままとし、Ｐ１８０のときは、リファレンス用スイッチ（ＳＷ）２で反転し、さらに、チョッパー動作用スイッチ（ＳＷ）で反転し（結果は、そのまま）、加減算しながら積分する。
【０１３０】
この場合、リファレンス信号ＶＲＥＦは、入力信号ＶＩＮと同様、チョッパー動作の効用は無いため、ノイズを軽減する手段が必要になる。
【０１３１】
（ノイズ対策）
次に、リファレンス信号ＶＲＥＦのノイズ対策について説明する。
【０１３２】
ノイズの形状は、カウント値によって異なる。
【０１３３】
例えば、カウント値が０のときはアップ／ダウンを毎回繰り返し、２０４８ｋＨｚにノイズは残るが、その他の周波数領域のノイズは、殆ど除去される。
【０１３４】
フルスケール時は入力信号ＶＩＮと同様に積分されるので、低域のノイズは除去されない。よって、リファレンス信号ＶＲＥＦの１／Ｆ雑音を軽減する必要がある。
【０１３５】
一般的に、１／Ｆ雑音はＭＯＳで発生し、抵抗では発生しない。図２に示すように、Ｖｒｎはノイズが殆ど無いシステムグランドとし、Ｖｒｐは充分大きいリファレンス電圧ＶＲＨをオペアンプ２２で受けて、対システムグランドに抵抗でアッテネートする。
【０１３６】
回路全体的には、抵抗による熱雑音は増加するものの、リファレンス信号ＶＲＥＦ電圧自体は減衰するので、アンプのノイズも抵抗の熱雑音も減衰する。
例えば抵抗で、１／１００に減衰した場合、回路に加わるアンプのＮｏｉｓｅは２０４８倍から２０．４８倍に軽減される。
【０１３７】
（ＡＤ変換処理）
次に、短時間でＡＤ変換処理を行う方法について説明する。
【０１３８】
前述したＡＤ変換は、１回毎のＡＤ変換動作は１ＬＳＢ分であり、ＡＤ変換値のフルスケールビットに応じた数回の動作が必要である。
【０１３９】
例えば、ＡＤデータが１２ビットでフルスケールビットが、−２０４８〜＋２０４７ならＡＤ動作は２０４８回以上必要である。
【０１４０】
感度が比較的大きい場合は、短時間でＡＤ変換することができる。
【０１４１】
以下、入力レンジの１６倍の感度を持つセンサを例に挙げて、短時間でＡＤ変換処理を行う方法について説明する。
【０１４２】
今、（Ａ），（Ｂ）のように動作制御することにより、正確に検出することができる。
（Ａ）：積分時…  ＶＲＥＦ＊１６加減算  アップダウンカウント値１６ＬＳＢ  １２８回
（Ｂ）：ホールド時…  ＶＲＥＦ加減算  アップダウンカウント値１ＬＳＢ  １６回
まず、（Ａ）の積分が終了した時点では、（−１２８〜＋１２８）＊１６までアップダウンカウントする。これは１２ビットのうち、ＭＳＢ８ビット分のＡＤ変換ができたということである。
【０１４３】
さらに、このとき、増幅器（オペアンプ２２）には、ＶＲＥＦ＊１６以下相当の残留電荷がホールドされる。
【０１４４】
次に、（Ｂ）において、この残留電荷に対し１６〜＋１６までアップダウンカウントしてＡＤ変換する。これは１２ビットの内、ＬＳＢ４ビット分のＡＤ変換ができたということである。
【０１４５】
よって、１４４回のＡＤ動作で、±（１２８＊１６＋１６）＝±２０６４ＬＳＢ（１２ビットのフルスケール以上、オーバーフロー検出も可能）のＡＤ変換が可能となる。
【０１４６】
ＡＤ変換で発生するノイズにおいては、１６倍の感度があるということは、シグナル・レベルは１６倍向上している。これにより、発生するノイズが１６倍以下なら問題は無いということを意味する。
【０１４７】
リファレンス信号ＶＲＥＦのレベルを１６倍にしたとき、ＶＲＥＦのノイズレベルは１６倍となる。
【０１４８】
また、センサ出力の積分時間を１／１６にしたとき、信号のノイズレベルは４倍となる。
【０１４９】
よって、リファレンス信号ＶＲＥＦを１６倍、積分時間を１／１６にしても、ノイズは問題とはならない。
【０１５０】
リファレンス信号ＶＲＥＦにおいては、ＶＲＥＦは前述のとおり、抵抗分割されたアッテネータ値であり、１６ＶＲＥＦ＝１６／１００とＶＲＥＦ／１６＝１／１００の電圧値を切り替えるだけでよい。又は、電圧は一定として、リファレンス信号ＶＲＥＦの入力容量を１６個と１個に切り替えてもよい。
【０１５１】
（アップダウンカウンタ）
図４のアップダウンカウンタ４０について説明する。
【０１５２】
１２ビットのＡＤ変換を実行するには、オーバーフローを考慮して、１３ビットのカウンタが必要となる。１３ビットのカウンタを構成する場合には、各々１３ビット分の排他的論理和回路（ＥＸＯＲ）４１と、加算器４２と、フリップフロップ回路４３と用いて構成される。
【０１５３】
１ＬＳＢアップダウンカウンタでは、排他的論理和回路（ＥＸＯＲ）４１の一方の入力端子には０００１ｈの１３ビットデータを入力し、他方の入力端子にはアップ時は０を、ダウン時には１をそれぞれ入力する。つまり、アップ時は０００１ｈ（＝＋１）、ダウン時は１ＦＦＥｈ（＝−１）を出力する。
【０１５４】
加算器４２は、排他的論理和回路（ＥＸＯＲ）４１の出力と、フリップフロップ回路４３との加算を行う。次のクロックＣＬＫにおいて、フリップフロップ回路４３は、加算器４２の結果を取り込む。
【０１５５】
１６ＬＳＢのアップダウンカウントを行う場合には、排他的論理和回路（ＥＸＯＲ）４１の入力を００１０ｈ（＋１６）に切り替えればよい。
【０１５６】
よって、１４４回のＡＤ動作で、±（１２８＊１６＋１６）＝±２０６４ＬＳＢの検出が可能となる。
【０１５７】
以上説明したように、ＡＤ変換装置１００は、全差動のスイッチドキャパシタ（ＳＣ）回路で構成されているので、数ＭＨｚでの高速動作が可能となる。
【０１５８】
また、チョッパー動作もパスの切替えのみで簡単に動作制御できるので、ＡＤ変換処理の制御を容易に行うことが可能となる。
【０１５９】
従って、本発明に係るＡＤ変換装置１００は、以下の利点を有する。
【０１６０】
ＡＤ変換装置１００は、増幅部とＡＤ変換部とを一体に構成したので、回路全体の構成および消費電力を大幅に低減させることができる。
【０１６１】
また、ＡＤ変換装置１００は、ノイズを軽減する手段を備えているので、別途の制御部等において、ＡＤ変換値をデジタルでフィルタリングするなどのＣＰＵの演算処理が不要となり、ＡＤ変換処理の負担を大幅に軽減化することができる。
【０１６２】
さらに、ＡＤ変換装置１００は、センサ等の微小信号を検出してデジタル信号に変換する場合、低ノイズの高ゲインアンプと広い測定レンジとの両方の機能を同時に合わせ持つことができると共に、簡単な回路構成で、簡単な演算処理機能を備えた装置として、センサ等の応用分野での利用をさらに拡大することができる。
【０１６３】
［第２の例］
本発明の第２の実施の形態を、図７〜図８に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。
【０１６４】
本例は、本発明に係るＡＤ変換装置３００を、３軸加速度センサ４００に適用した場合の例である。
【０１６５】
図７は、本発明に係るＡＤ変換装置３００の構成を示すブロック図である。
【０１６６】
ＡＤ変換装置３００は、前述した図１のＡＤ変換装置１００に、２つのリファレンス発生回路を備えて構成した場合の例である。
【０１６７】
３１０は、オフセット調整用のリファレンス電圧発生回路（ＤＡＣ１）である。
【０１６８】
３２０は、感度調整用のリファレンス電圧発生回路（ＤＡＣ２）である。
【０１６９】
３３０は、入力信号ＶＩＮが入力される入力部である。
【０１７０】
なお、ＡＤ変換装置３００のその他の部分の構成については、ＡＤ変換装置１００の構成と同様である。
【０１７１】
図８は、リファレンス電圧発生回路３１０，３２０の構成例を示す。
【０１７２】
３１１，３２１は、減衰器としてのアンプである。これらのアンプ３１１，３２１には、リファレンス電圧ＶＲＨが入力される。
【０１７３】
３１２，３２２は、抵抗値を可変可能な抵抗である。抵抗３１２に接続された端子から、オフセット信号としてのオフセット電圧Ｖｏｆｒｐ，Ｖｏｆｒｎが出力される。抵抗３２２に接続された端子から、リファレンス信号ＶＲＥＦとしてのリファレンス電圧Ｖｒｐ，Ｖｒｎ、１６Ｖｒｐ，１６Ｖｒｎが出力される。
【０１７４】
リファレンス電圧発生回路３１０から出力されたオフセット電圧Ｖｏｆｒｐ，Ｖｏｆｒｎは、ＡＤ変換装置３００の加算器１０１ａに入力される。
【０１７５】
リファレンス電圧発生回路３２０から出力されたリファレンス電圧Ｖｒｐ，Ｖｒｎ、１６Ｖｒｐ，１６Ｖｒｎは、ＡＤ変換装置３００の乗算器１０３ａに入力される。
【０１７６】
＜動作＞
このようにして構成されたＡＤ変換装置３００は、一例として、３軸加速度センサ４００からのセンサ出力を時分割で測定するための装置として用いることが可能である。
【０１７７】
３軸加速度センサ４００を入力信号ＶＩＮとする場合、リファレンス電圧発生回路３１０，３２０は、時分割動作として駆動制御することが可能である。
【０１７８】
Ｘ，Ｙ，Ｚ軸の３軸加速度センサ４００からのセンサ出力信号Ｘｉｎ，Ｙｉｎ，Ｚｉｎを、入力部３３０の入力信号ＶＩＮとして入力する。実際には、入力部３３０としてのマルチプレクサに、センサ出力信号Ｘｉｎ，Ｙｉｎ，Ｚｉｎをマルチプレクスして入力する。
【０１７９】
オフセット調整用のリファレンス電圧発生回路（ＤＡＣ１）３１０からの出力信号であるＸ，Ｙ，Ｚ軸の調整値（図８のオフセット電圧Ｖｏｆｒｐ，Ｖｏｆｒｎ）をマルチプレクスして、加算器１０１ａに入力することにより、センサ出力信号Ｘｉｎ，Ｙｉｎ，Ｚｉｎのオフセット調整を行う。
【０１８０】
感度調整用のリファレンス電圧発生回路（ＤＡＣ２）３２０からの出力信号であるＸ，Ｙ，Ｚ軸の調整値（図８のリファレンス電圧Ｖｒｐ，Ｖｒｎ、１６Ｖｒｐ，１６Ｖｒｎ）をマルチプレクスして、乗算器１０３ａに入力することにより、リファレンス電圧の感度調整を行う。
【０１８１】
また、リファレンス電圧発生回路３１０，３２０は、多ビットには対応できるので、デジタル演算処理も行うことが可能である。
【０１８２】
ただし、加速度センサなどのオフセットは測定レンジの何倍、何十倍というオフセットを持つ物もあり、感度バラツキも大きい。したがって、アナログ値の補正方法として、かなり有効である。
【０１８３】
以上により、非常に簡単な回路構成で、高精度な３軸加速度センサ４００の測定が可能となる。
【図面の簡単な説明】
【０１８４】
【図１】本発明の第１の実施の形態である、ＡＤ変換装置の概略構成を示すブロック図である。
【図２】（ａ）はＡＤ変換装置の構成を示す回路図、（ｂ）は制御部を示す図である。
【図３】リファレンス電圧発生回路の構成を示す回路図である。
【図４】アップダウンカウンタの構成を示すブロック図である。
【図５】図１の構成に対応した回路動作を示すタイミングチャートである。
【図６】図２の構成に対応した回路動作を示すタイミングチャートである。
【図７】本発明の第２の実施の形態である、ＡＤ変換装置の概略構成を示すブロック図である。
【図８】各種のリファレンス電圧発生回路の構成を示す回路図である。
【符号の説明】
【０１８５】
１  チョッパー動作用スイッチ（ＳＷ）
１ａ，１ｂ  入力端子
２  リファレンス用スイッチ（ＳＷ）
２ａ，２ｂ  リファレンス入力端子
３，４、５，６、７，８  スイッチドキャパシタ（ＳＣ）用スイッチ
９，１０  入力用コンデンサ
１１，１２  サンプル用コンデンサ
１３  チョッパー動作用スイッチ（ＳＷ）
２０，２１  差動入力端子
２２  オペアンプ（全差動アンプ）
２２ａ  差動入力部
２２ｂ  切替スイッチ
２３，２４  積分用コンデンサ
２５，２６  リセット用スイッチ
２７  比較器
２８  フリップフロップ回路（Ｆ／Ｆ）
３０  乗算器
４０  アップダウンカウンタ
４１ 排他的論理和回路（ＥＸＯＲ）
４２ 加算器
４３ フリップフロップ回路
５０  制御部
１００  ＡＤ変換装置
１０１ａ  加算器
１０１  加算入力信号生成部
１０２  アナログ出力信号判定部
１０２ａ  積分器
１０２ｂ  比較器
１０３  リファレンス信号制御部
１０３ａ  乗算器
１０４  デジタル信号出力部
１０４ａ  カウンタ
１１１  アナログ出力信号
１１２  判定結果を示す信号
２００  リファレンス電圧発生回路
２０１  減衰器(アンプ)
２０２  抵抗
３００  ＡＤ変換装置
３１０  オフセット調整用のリファレンス電圧発生回路（ＤＡＣ１）
３２０  感度調整用のリファレンス電圧発生回路（ＤＡＣ２）
３３０  入力部（マルチプレクサ）
３１１，３２１  減衰器（アンプ）
３１２，３２２  抵抗
４００  ３軸加速度センサ
【図１】
2010062735.tif 000003
【図２】
2010062735.tif 000004
【図３】
2010062735.tif 000005
【図４】
2010062735.tif 000006
【図５】
2010062735.tif 000007
【図６】
2010062735.tif 000008
【図７】
2010062735.tif 000009
【図８】
2010062735.tif 000010