(57)【要約】【課題】インバータ及びその動作方法並びにインバータを含む論理回路を提供する。【解決手段】負荷トランジスタと駆動トランジスタとを含み、負荷トランジスタと駆動トランジスタとのうち、少なくとも一つは、ダブルゲート構造を有するインバータである。該ダブルゲート構造によって、負荷トランジスタまたは前記駆動トランジスタのスレショルド電圧が調節され、従って、該インバータは、Ｅ／Ｄ（enhancement／depletion）モードでありうる。【選択図】図１
2010087518.tif 000002
【特許請求の範囲】
【請求項１】
負荷トランジスタと、
前記負荷トランジスタと連結された駆動トランジスタとを含み、
前記負荷トランジスタ及び前記駆動トランジスタのうち、少なくともいずれか一つは、ダブルゲート構造を有するインバータ。
【請求項２】
前記負荷トランジスタは、空乏型であり、前記駆動トランジスタは、前記ダブルゲート構造を有する増加型であることを特徴とする請求項１に記載のインバータ。
【請求項３】
前記負荷トランジスタは、前記ダブルゲート構造を有する空乏型であり、前記駆動トランジスタは、増加型であることを特徴とする請求項１に記載のインバータ。
【請求項４】
前記負荷トランジスタ及び前記駆動トランジスタは、酸化物薄膜トランジスタであることを特徴とする請求項１に記載のインバータ。
【請求項５】
前記負荷トランジスタ及び前記駆動トランジスタのチャンネル層は、ＺｎＯ系の酸化物を含むことを特徴とする請求項４に記載のインバータ。
【請求項６】
前記負荷トランジスタ及び前記駆動トランジスタは、トップゲート構造のトランジスタを含み、
前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記トップゲート構造のトランジスタの下に、ボトムゲートをさらに含むことを特徴とする請求項１に記載のインバータ。
【請求項７】
前記負荷トランジスタ及び前記駆動トランジスタは、チャンネル領域、ソース領域及びドレイン領域を有する活性層を含むことを特徴とする請求項６に記載のインバータ。
【請求項８】
前記負荷トランジスタ及び前記駆動トランジスタは、チャンネル層、前記チャンネル層の一端に接触されたソース層及び前記チャンネル層の他端に接触されたドレイン層を含むことを特徴とする請求項６に記載のインバータ。
【請求項９】
前記負荷トランジスタ及び前記駆動トランジスタは、ボトムゲート構造のトランジスタを含み、
前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記ボトムゲート構造のトランジスタ上側に、トップゲートをさらに含むことを特徴とする請求項１に記載のインバータ。
【請求項１０】
前記負荷トランジスタ及び前記駆動トランジスタのうち、前記ダブルゲート構造を有するトランジスタの２つのゲートは、互いに分離されたことを特徴とする請求項１に記載のインバータ。
【請求項１１】
前記負荷トランジスタ及び前記駆動トランジスタのうち、前記ダブルゲート構造を有するトランジスタの２つのゲートは、電気的に互いに連結されたことを特徴とする請求項１に記載のインバータ。
【請求項１２】
前記負荷トランジスタ及び前記駆動トランジスタは、前記ダブルゲート構造を有することを特徴とする請求項１に記載のインバータ。
【請求項１３】
請求項１ないし請求項１２のうち、いずれか１項に記載のインバータを複数個含む論理回路。
【請求項１４】
前記各インバータの前記負荷トランジスタ及び前記駆動トランジスタは、トップゲート構造のトランジスタを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記トップゲート構造のトランジスタの下に、ボトムゲートをさらに含み、
前記各インバータで、前記ボトムゲートは、それに対応するトップゲートと互いに分離され、
前記ボトムゲートは、電気的に互いに連結されたことを特徴とする請求項１３に記載の論理回路。
【請求項１５】
前記各インバータの前記負荷トランジスタ及び前記駆動トランジスタは、ボトムゲート構造のトランジスタを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記ボトムゲート構造のトランジスタ上側に、トップゲートをさらに含み、
前記各インバータで、前記トップゲートは、それに対応するボトムゲートと互いに分離され、
前記トップゲートは、電気的に互いに連結されたことを特徴とする請求項１３に記載の論理回路。
【請求項１６】
前記論理回路はＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、ＭＵＸ、ＤＥＭＵＸ及びセンスアンプのうち、少なくとも一つを含む請求項１３に記載の論理回路。
【請求項１７】
前記負荷トランジスタ及び前記駆動トランジスタは、前記ダブルゲート構造を有することを特徴とする請求項１３に記載の論理回路。
【請求項１８】
請求項１ないし請求項１２のうち、いずれか１項に記載のインバータの動作方法において、
前記負荷トランジスタ及び前記駆動トランジスタのうち、前記ダブルゲート構造を有するトランジスタのスレショルド電圧を変化させる段階を含むインバータの動作方法。
【請求項１９】
前記スレショルド電圧を変化させる段階は、前記ダブルゲート構造を有するトランジスタの２つのゲートのうち、少なくとも一つに電圧を印加する段階を含むことを特徴とする請求項１８に記載のインバータの動作方法。
【請求項２０】
前記ダブルゲート構造を有するトランジスタが前記駆動トランジスタであるとき、
前記スレショルド電圧を変化させる段階は、前記駆動トランジスタの２つのゲートのうち、いずれか一つに負（−）の電圧を印加する段階を含むことを特徴とする請求項１９に記載のインバータの動作方法。
【請求項２１】
前記ダブルゲート構造を有するトランジスタが前記駆動トランジスタであるとき、
前記スレショルド電圧を変化させる段階は、前記駆動トランジスタの２つのゲートに、正（＋）の電圧を印加する段階を含むことを特徴とする請求項１９に記載のインバータの動作方法。
【請求項２２】
前記ダブルゲート構造を有するトランジスタが前記負荷トランジスタであるとき、
前記スレショルド電圧を変化させる段階は、前記負荷トランジスタの２つのゲートのうち、いずれか一つに正（＋）の電圧を印加する段階を含むことを特徴とする請求項１９に記載のインバータの動作方法。
【請求項２３】
前記スレショルド電圧を調節する段階後、前記インバータに正常動作電圧を印加する段階をさらに含むことを特徴とする請求項１８に記載のインバータの動作方法。
【請求項２４】
前記負荷トランジスタ及び前記駆動トランジスタは、前記ダブルゲート構造を有することを特徴とする請求項１８に記載のインバータの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ及びそれを含む論理回路と半導体素子とに関する。
【背景技術】
【０００２】
ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、不揮発性メモリ、液晶表示装置及び有機発光表示装置など多様な半導体集積回路で、ＮＡＮＤ（not and）及びＮＯＲ回路のようなさまざまな論理回路が使われる。かような論理回路の基本になるのがインバータ（inverter）である。
【０００３】
一般的に、シリコン（Ｓｉ）基盤のインバータは、ＮＭＯＳ（ｎ−channel metal-oxide semiconductor）トランジスタと、ＰＭＯＳ（ｐ−channel metal-oxide semiconductor）トランジスタとを共に具備するＣＭＯＳ（complementary metal-oxide semiconductor）インバータである。チャンネル層としてＳｉ層を使用する場合、チャンネル層にドーピングする元素の種類を異ならせることによって、ＮＭＯＳまたはＰＭＯＳトランジスタを容易に製造でき、従って、ＣＭＯＳインバータの製造が容易である。例えば、Ｓｉ層にボロン（Ｂ）のような３族元素をドーピングすれば、ｐ−チャンネル層になる。
【０００４】
ところで、酸化物半導体でチャンネル層を形成する場合、酸化物半導体の材料特性によって、ｐ−チャンネル層を具現し難い。すなわち、酸化物半導体で形成したチャンネル層は、ほとんどｎ−チャンネル層である。従って、酸化物半導体をチャンネル層に適用したトランジスタを利用する場合、ｎ−チャンネルトランジスタとｐ−チャンネルトランジスタとをいずれも有するインバータの具現が容易でない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、Ｅ／Ｄ（enhancement／depletion）モードインバータを提供することである。
【０００６】
本発明が解決しようとする課題はまた、前記インバータの動作方法を提供することである。
【０００７】
本発明が解決しようとする課題はまた、前記インバータを含む論理回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態は、負荷（load）トランジスタと、前記負荷トランジスタと連結された駆動（driving）トランジスタとを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち、少なくともいずれか一つは、ダブルゲート構造を有するインバータを提供する。
【０００９】
前記負荷トランジスタは、空乏型（depletion mode）であり、前記駆動トランジスタは、前記ダブルゲート構造を有する増加型（enhancement mode）でありうる。
【００１０】
前記負荷トランジスタは、前記ダブルゲート構造を有する空乏型であり、前記駆動トランジスタは、増加型でありうる。
【００１１】
前記負荷トランジスタ及び前記駆動トランジスタは、酸化物薄膜トランジスタでありうる。
【００１２】
前記負荷トランジスタ及び前記駆動トランジスタのチャンネル層は、ＺｎＯ系の酸化物を含むことができる。
【００１３】
前記負荷トランジスタ及び前記駆動トランジスタは、トップゲート構造のトランジスタを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記トップゲート構造のトランジスタの下に、ボトムゲートをさらに含むことができる。
【００１４】
この場合、前記負荷トランジスタ及び前記駆動トランジスタは、チャンネル領域、ソース領域及びドレイン領域を有する活性層を含んだり、またはチャンネル層と、前記チャンネル層の一端に接触されたソース層及び前記チャンネル層の他端に接触されたドレイン層とを含むことができる。
【００１５】
前記負荷トランジスタ及び前記駆動トランジスタは、ボトムゲート構造のトランジスタを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記ボトムゲート構造のトランジスタ上側に、トップゲートをさらに含むことができる。
【００１６】
前記負荷トランジスタ及び前記駆動トランジスタのうち、前記ダブルゲート構造を有するトランジスタの２つのゲートは、互いに分離されうる。
【００１７】
前記負荷トランジスタ及び前記駆動トランジスタのうち、前記ダブルゲート構造を有するトランジスタの２つのゲートは、電気的に互いに連結されうる。
【００１８】
前記負荷トランジスタ及び前記駆動トランジスタは、いずれも前記ダブルゲート構造を有することができる。
【００１９】
本発明の他の実施形態によれば、前述の本発明の実施形態によるインバータを複数個含む論理回路を提供する。
【００２０】
前記各インバータの前記負荷トランジスタ及び前記駆動トランジスタは、トップゲート構造のトランジスタを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記トップゲート構造のトランジスタの下に、ボトムゲートをさらに含むことができる。この場合、前記各インバータで、前記ボトムゲートは、それに対応するトップゲートと互いに分離され、前記ボトムゲートは、電気的に互いに連結されうる。
【００２１】
前記各インバータの前記負荷トランジスタ及び前記駆動トランジスタは、ボトムゲート構造のトランジスタを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち一つは、前記ボトムゲート構造のトランジスタ上側に、トップゲートをさらに含むことができる。この場合、前記各インバータで、前記トップゲートは、それに対応するボトムゲートと互いに分離され、前記トップゲートは電気的に互いに連結されうる。
【００２２】
前記論理回路は、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ（encoder）、デコーダ（decorder）、ＭＵＸ（multiplexer）、ＤＥＭＵＸ（demultiplexer）及びセンスアンプ（sense amplifier）のうち、少なくとも一つを含むことができる。
【００２３】
前記負荷トランジスタ及び前記駆動トランジスタは、前記ダブルゲート構造を有することができる。
【００２４】
本発明のさらに他の実施形態は、負荷トランジスタと、前記負荷トランジスタと連結された駆動トランジスタとを含み、前記負荷トランジスタ及び前記駆動トランジスタのうち、少なくともいずれか一つは、ダブルゲート構造を有するインバータの動作方法において、前記負荷トランジスタ及び前記駆動トランジスタのうち、前記ダブルゲート構造を有するトランジスタのスレショルド電圧を変化させる段階を含むインバータの動作方法を提供する。
【００２５】
前記スレショルド電圧を変化させる段階は、前記ダブルゲート構造を有するトランジスタの２つのゲートのうち、少なくとも一つに電圧を印加する段階を含むことができる。
【００２６】
前記ダブルゲート構造を有するトランジスタが前記駆動トランジスタであるとき、前記スレショルド電圧を変化させる段階は、前記駆動トランジスタの２つのゲートのうち、いずれか一つに負（−）の電圧を印加する段階を含むことができる。
【００２７】
前記ダブルゲート構造を有するトランジスタが前記駆動トランジスタであるとき、前記スレショルド電圧を変化させる段階は、前記駆動トランジスタの２つのゲートに、正（＋）の電圧を印加する段階を含むことができる。
【００２８】
前記ダブルゲート構造を有するトランジスタが前記負荷トランジスタであるとき、前記スレショルド電圧を変化させる段階は、前記負荷トランジスタの２つのゲートのうち、いずれか一つに正（＋）の電圧を印加する段階を含むことができる。
【００２９】
前記スレショルド電圧を調節する段階後、前記インバータに正常動作電圧を印加する段階をさらに含むことができる。
【００３０】
前記負荷トランジスタ及び前記駆動トランジスタは、前記ダブルゲート構造を有することができる。
【発明の効果】
【００３１】
本発明の実施形態によれば、スレショルド電圧が容易に制御されるトランジスタを含むインバータを具現できる。前記トランジスタは、、ダブルゲート構造を有しており、これを含むインバータは、優秀な性能を示すことができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態によるインバータの断面図である。
【図２】本発明の実施形態によるインバータの断面図である。
【図３】本発明の実施形態によるインバータの断面図である。
【図４】本発明の実施形態によるインバータの断面図である。
【図５】本発明の実施形態によるインバータの断面図である。
【図６】本発明の実施形態によるインバータの断面図である。
【図７】本発明の実施形態によるインバータの回路図である。
【図８】本発明の実施形態によるインバータに含まれるダブルゲートトランジスタの第１ゲート電圧による、第２ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示すグラフである。
【図９】本発明の他の実施形態によるインバータに含まれるダブルゲートトランジスタの、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示すグラフである。
【図１０】比較例によるシングルゲートトランジスタの、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示すグラフである。
【図１１】本発明の実施形態によるインバータに含まれる負荷トランジスタの、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性を示すグラフである。
【図１２】本発明の実施形態によるインバータに含まれる駆動トランジスタの、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性を示すグラフである。
【図１３】本発明の実施形態による、インバータの入力電圧（ＶＩ）−出力電圧（ＶＯ）特性を示すグラフである。
【図１４】本発明の他の実施形態によるインバータを示す断面図である。
【図１５】本発明の他の実施形態によるインバータを示す断面図である。
【図１６】本発明の他の実施形態によるインバータを示す断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態によるインバータ、インバータの動作方法、インバータを含む論理回路及び半導体素子について、添付された図面を参照しつつ詳細に説明する。添付された図面に図示された層や領域の幅及び厚さは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって同じ参照番号は、同じ構成要素を示す。
【００３４】
図１は、本発明の一実施形態によるインバータの断面図である。
【００３５】
図１を参照すれば、基板ＳＵＢ１上に電気的に互いに連結された負荷トランジスタ（load transistor）Ｔ１と駆動トランジスタ（driving transistor）Ｔ２とが備わっている。負荷トランジスタＴ１と駆動トランジスタＴ２とのうち、少なくともいずれか一つは、ダブルゲート構造を有することができる。本実施形態では、駆動トランジスタＴ２がダブルゲート構造を有する。負荷トランジスタＴ１は、空乏型（depletion mode）トランジスタであって、駆動トランジスタＴ２は、増加型（enhancement mode）トランジスタでありうる。空乏型トランジスタは、ゲート電圧が０Ｖであるとき、実質的に無視できない電流が流れる「オン（ＯＮ）」状態である。増加型トランジスタは、ゲート電圧が０Ｖであるとき、「オフ（ＯＦＦ）」状態である。従って、前記空乏型トランジスタのスレショルド電圧は、０Ｖより小さく、前記増加型トランジスタのスレショルド電圧は、ＯＶより大きくありうる。
【００３６】
さらに詳細に説明すれば、基板ＳＵＢ１上にボトムゲートＢＧ１が備わり、ボトムゲートＢＧ１を覆う絶縁層ＩＬ１が備わることができる。絶縁層ＩＬ１の上面は平坦であり、絶縁層ＩＬ１上に互いに離隔された第１活性層Ａ１と第２活性層Ａ２とが備わりうる。第２活性層Ａ２は、ボトムゲートＢＧ１上側に備わりうる。第１活性層Ａ１及び第２活性層Ａ２は、酸化物半導体、例えば、ＺｎＯ、ＩｎＺｎＯ、ＧａＩｎＺｎＯ及びＺｎＳｎＯのようなＺｎＯ系の酸化物半導体を含み、他の元素、例えば、少なくとも１つの２族元素（例：Ｍｇなど）、少なくとも１つの３族元素（例：Ｙ、Ｌａなど）、少なくとも１つの４族元素（例：Ｔｉ、Ｈｆ、Ｚｒなど）、少なくとも１つの５族元素（例：Ｔａなど）、少なくとも１つの６族元素（例：Ｃｒなど）、少なくとも１つの１２族元素（例：Ｃｄなど）、少なくとも１つの１３族元素（例：Ａｌ、Ｇａなど）及び少なくとも１つの１５族元素（例：Ｎなど）をさらに含むことができる。しかし、第１活性層Ａ１及び第２活性層Ａ２の物質は、酸化物に限定されるものではない。すなわち、第１活性層Ａ１及び第２活性層Ａ２は、非酸化物層でもありうる。第１活性層Ａ１の両端内に、それぞれ第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１が備わりうる。第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、プラズマ処理された領域でありうる。例えば、第１活性層Ａ１の前記両端を単一ガスプラズマ（例：アルゴン（Ａｒ）プラズマ、キセノン（Ｘｅ）プラズマ、水素（Ｈ）プラズマ、水素（Ｈ）を含んだガスのプラズマなど）、または混合ガスプラズマ（例：ＳＦ６とＯ２との混合ガスのプラズマなど）で処理すれば、導電性を有することになり、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１になりうる。しかし、前記プラズマ処理の代わりに、または前記プラズマ処理と並行し、第１活性層Ａ１の前記両端に導電性不純物を注入することによって、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１を形成することもできる。第１ソース領域Ｓ１と第１ドレイン領域Ｄ１との間の第１活性層Ａ１領域は、第１チャンネル領域Ｃ１でありうる。これと同様に、第２活性層Ａ２は、第２チャンネル領域Ｃ２、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２を有することができる。図示されていないが、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１それぞれは、電気伝導度が高い第１導電領域と、前記第１導電領域と第１活性層Ａ１との間に、電気伝導度が相対的に低い第２導電領域とを含むことができる。すなわち、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、ＬＤＤ（lightly doped drain）構造と類似した構造を有することができる。これと同様に、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２も、ＬＤＤ構造と類似した構造を有することができる。また、第１活性層Ａ１及び第２活性層Ａ２のうちいずれか一つと、絶縁層ＩＬ１との間に、少なくとも１層の他の絶縁層がさらに備わりうる。そして、第１活性層Ａ１及び第２活性層Ａ２は、分離されていない一体型に形成され、この場合、第１ソース領域Ｓ１と第２ドレイン領域Ｄ２とが互いに接触するように形成されうる。
【００３７】
第１チャンネル領域Ｃ１の上側に、第１ゲート絶縁層ＧＩ１と第１トップゲートＴＧ１とが備わり、これと同様に、第２チャンネル領域Ｃ２の上側に、第２ゲート絶縁層ＧＩ２と第２トップゲートＴＧ２とが備わりうる。従って、駆動トランジスタＴ２は、第２チャンネル領域Ｃ２の両側に、ゲートＢＧ１，ＴＧ２を有するダブルゲート構造でありうる。駆動トランジスタＴ２で、第２チャンネル領域Ｃ２、第２ソース領域Ｓ２、第２ドレイン領域Ｄ２、第２ゲート絶縁層ＧＩ２及び第２トップゲートＴＧ２は、トップゲート構造の薄膜トランジスタを構成する。従って、駆動トランジスタＴ２は、トップゲート構造の薄膜トランジスタの下に、ボトムゲートＢＧ１を有するダブルゲート薄膜トランジスタでありうる。ボトムゲートＢＧ１は、第２トップゲートＴＧ２と互いに分離されるか、電気的に互いに連結されうる。ボトムゲートＢＧ１と第２トップゲートＴＧ２は、導電性プラグによって互いに連結されうる。
【００３８】
第１ドレイン領域Ｄ１に、電源ＶＤＤが連結され、第２トップゲートＴＧ２に、入力端子Ｖｉｎが連結されうる。第１ソース領域Ｓ１及び第２ドレイン領域Ｄ２は、出力端子Ｖｏｕｔに共通に連結され、第１トップゲートＴＧ１及び第２ソース領域Ｓ２は、接地されうる。第１トップゲートＴＧ１は、接地される代わりに、出力端子Ｖｏｕｔに連結されてもよい。
【００３９】
駆動トランジスタＴ２は、ダブルゲート構造を有するために、増加型トランジスタになりうる。これについてさらに詳細に説明すれば、駆動トランジスタＴ２で、第２チャンネル領域Ｃ２、第２ソース領域Ｓ２、第２ドレイン領域Ｄ２、第２ゲート絶縁層ＧＩ２及び第２トップゲートＴＧ２が構成するトップゲート構造の薄膜トランジスタは、空乏型トランジスタであるが、前記トップゲート構造の薄膜トランジスタの下に備わるボトムゲートＢＧ１に印加される電圧によって、駆動トランジスタＴ２は、増加型トランジスタになりうる。例えば、ボトムゲートＢＧ１に、所定の負（−）の電圧を印加すれば、第２チャンネル領域Ｃ２に電子が減少するために、すなわち、第２チャンネル領域Ｃ２に空乏領域が形成されるために、第２チャンネル領域Ｃ２に、ｎ−チャンネルを形成し難くなる。これは、スレショルド電圧の増加を意味する。換言すれば、ボトムゲートＢＧ１に、所定の負（−）の電圧を印加した場合、そうではない場合に比べ、第２トップゲートＴＧ２に相対的に大きい電圧を印加してこそ、第２チャンネル領域Ｃ２にｎ−チャンネルが形成されうる。従って、駆動トランジスタＴ２は、スレショルド電圧が０Ｖより大きい増加型トランジスタでありうる。ボトムゲートＢＧ１に電圧が印加されていない状態では、駆動トランジスタＴ２が空乏型でありうるが、実際の動作時には、駆動トランジスタＴ２が増加型として使われるために、本願の詳細な説明では、駆動トランジスタＴ２を増加型トランジスタとする。一般的に、酸化物半導体をチャンネル層として使用する場合、増加型トランジスタを具現するのが容易ではない。しかし、本実施形態では、ダブルゲート構造を利用することによって、酸化物チャンネル層を有する増加型トランジスタを容易に具現できる。
【００４０】
付け加えて述べるならば、ボトムゲートＢＧ１と第２トップゲートＴＧ２とに、所定の正（＋）の電圧を印加する場合にも、前記正（＋）の電圧によって、駆動トランジスタＴ２のスレショルド電圧が増加しうる。そのメカニズムについては、ボトムゲートＢＧ１に印加された前記正（＋）の電圧によって、ボトムゲートＢＧ１と第２チャンネル領域Ｃ２との間の絶縁層ＩＬ１部分（すなわち、ゲート絶縁層）に電子がトラップされ、これと同様に、第２トップゲートＴＧ２に印加された前記正（＋）の電圧によって、第２ゲート絶縁層Ｇｌ２に電子がトラップされ、前記トラップされた電子によって、第２チャンネル領域Ｃ２に、ｎ−チャンネルが形成され難くなるという点を考慮することができる。しかしそれ以外の要因によって、スレショルド電圧が増加することもある。このように、ボトムゲートＢＧ１と第２トップゲートＴＧ２とに、正（＋）の電圧を印加し、駆動トランジスタＴ２のスレショルド電圧を増加させる場合には、スレショルド電圧を増加させた後、インバータの正常動作のために、ボトムゲートＢＧ１と第２トップゲートＴＧ２とのうち、いずれか一つ、例えば、第２トップゲートＴＧ２に、正常動作電圧を印加できる。前記正常動作時に、第２トップゲートＴＧ２に印加する電圧の強さは、スレショルド電圧増加のために、ボトムゲートＢＧ１と第２トップゲートＴＧ２とに印加する電圧より小さくありうる。
【００４１】
一方、負荷トランジスタＴ１は、空乏型トランジスタでありうる。従って、本実施形態によるインバータは、Ｅ／Ｄ（enhancement／depletion）モードインバータでありうる。かようなＥ／Ｄモードインバータは、空乏型の負荷トランジスタと空乏型の駆動トランジスタとを有するインバータより優秀な動作特性を有する。
【００４２】
図２は、本発明の他の実施形態によるインバータの断面図である。
【００４３】
図２を参照すれば、ボトムゲートＢＧ１’が第１チャンネル領域Ｃ１’下に位置している。従って、負荷トランジスタＴ１’は、ダブルゲート構造、駆動トランジスタＴ２’は、シングルゲート構造を有する。ボトムゲートＢＧ１’の位置を除外した残りの構成は、図１のそれと類似している。図２で、参照番号ＳＵＢ１’、ＩＬ１’、Ａ１’、Ａ２’、Ｓ１’、Ｓ２’、Ｄ１’、Ｄ２’、ＧＩ１’、ＧＩ２’、ＴＧ１’及びＴＧ２’は、それぞれ基板、絶縁層、第１活性層、第２活性層、第１ソース領域、第２ソース領域、第１ドレイン領域、第２ドレイン領域、第１ゲート絶縁層、第２ゲート絶縁層、第１トップゲート及び第２トップゲートを示す。ここで、第１活性層Ａ１’及び第２活性層Ａ２’は、図１の第１活性層Ａ１及び第２活性層Ａ２と異なる物質、及び／または異なる工程で形成された層でありうる。第１活性層Ａ１’及び第２活性層Ａ２’が図１の第１活性層Ａ１及び第２活性層Ａ２と異なる物質及び／または異なる工程で形成されたことと関連し、図１の負荷トランジスタＴ１は、空乏型である一方、これと類似した構造を有する図２の駆動トランジスタＴ２’は、増加型でありうる。具体的な例としては、高い酸素分圧で蒸着したＺｎＯ系の物質層、またはＧａリッチ（rich）なＧａＩｎＺｎＯやＨｆリッチなＨｆＩｎＺｎＯなどをチャンネル層物質として使用すれば、増加型のシングルゲート薄膜トランジスタを具現できる。また、図１の駆動トランジスタＴ２で、第２チャンネル領域Ｃ２、第２ソース領域Ｓ２、第２ドレイン領域Ｄ２、第２ゲート絶縁層ＧＩ２及び第２トップゲートＴＧ２が構成するトップゲート構造の薄膜トランジスタは、空乏型トランジスタである一方、図２の負荷トランジスタＴ１’で、第１チャンネル領域Ｃ１’、第１ソース領域（Ｓ１’）、第１ドレイン領域Ｄ１’、第１ゲート絶縁層ＧＩ１’及び第１トップゲートＴＧ１’が構成するトップゲート構造の薄膜トランジスタは、増加型トランジスタでありうる。図１で、ボトムゲートＢＧ１によって、駆動トランジスタＴ２が増加型トランジスタになる一方、図２では、ボトムゲートＢＧ１’によって、負荷トランジスタＴ１’が空乏型トランジスタになりうる。さらに詳細に説明すれば、ボトムゲートＢＧ１’に、所定の正（＋）の電圧が印加された場合、第１チャンネル領域Ｃ１’に電子が増加するために、スレショルド電圧が低下されうる。従って、負荷トランジスタＴ１’は、スレショルド電圧が０より小さい空乏型トランジスタになりうる。このとき、第１トップゲートＴＧ１’は、接地されるか、または出力端子Ｖｏｕｔに連結されうるので、第１トップゲートＴＧ１’とボトムゲートＢＧ１’は、互いに分離されうる。
【００４４】
このように、図２で、負荷トランジスタＴ１’は、空乏型であり、駆動トランジスタＴ２’は、増加型であるので、それらトランジスタＴ１’，Ｔ２’を含むインバータは、図１のインバータと同様に、Ｅ／Ｄモードでありうる。
【００４５】
図１及び図２の構造は、多様に変化されうる。その例が、図３ないし図６に図示されている。
【００４６】
図３は、本発明の他の実施形態によるインバータの断面図である。
【００４７】
図３を参照すれば、基板ＳＵＢ２上に、ボトムゲートＢＧ１０が備わり、ボトムゲートＢＧ１０を覆う絶縁層が備わりうる。絶縁層ＩＬ１０上に、第１チャンネル層Ｃ１０、及びその両端にそれぞれ接する第１ソース層Ｓ１０と第１ドレイン層Ｄ１０とが備わっている。そして、第１チャンネル層Ｃ１０と離隔し、ボトムゲートＢＧ１０の上側に位置する第２チャンネル層Ｃ２０、及びその両端にそれぞれ接する第２ソース層Ｓ２０と第２ドレイン層Ｄ２０とが備わっている。第１チャンネル層Ｃ１０及び第２チャンネル層Ｃ２０は、それぞれ図１の第１チャンネル層Ｃ１及び第２チャンネル領域Ｃ２に対応し、それらの形成物質は類似している。図１及び図２では、１層の活性層Ａ１，Ａ１’，Ａ２，Ａ２’内に、チャンネル領域Ｃ１，Ｃ１’，Ｃ２，Ｃ２’、ソース領域Ｓ１，Ｓ１’，Ｓ２，Ｓ２’及びドレイン領域Ｄ１，Ｄ１’，Ｄ２，Ｄ２’が備わるが、図３では、チャンネル層Ｃ１０，Ｃ２０、ソース層Ｓ１０，Ｓ２０及びドレイン層Ｄ１０，Ｄ２０が個別的に備わる。第１ソース層Ｓ１０と第２ドレイン層Ｄ２０は、互いに分離されていることがあるが、一体型に形成されてもよい。
【００４８】
絶縁層ＩＬ１０上に、第１チャンネル層Ｃ１０、第１ソース層Ｓ１０、第１ドレイン層Ｄ１０、第２チャンネル層Ｃ２０、第２ソース層Ｓ２０及び第２ドレイン層Ｄ２０を覆うゲート絶縁層ＧＩ１０が備わりうる。ゲート絶縁層ＧＩ１０上に、第１チャンネル層Ｃ１０に対応する第１トップゲートＴＧ１０と、第２チャンネル層Ｃ２０に対応する第２トップゲートＴＧ２０とが備わりうる。第２トップゲートＴＧ２０は、ボトムゲートＢＧ１０と互いに分離されていたり、または電気的に連結されうる。図面左側のシングルゲートトランジスタが、負荷トランジスタＴ１０であり、右側のダブルゲートトランジスタが、駆動トランジスタＴ２０である。図３の構造は、図１の構造と大差がなく、機能的に図３と図１との構造はほぼ類似している。すなわち、図３でも、駆動トランジスタＴ２０が２つのゲートＢＧ１０，ＴＧ２０を有するために、駆動トランジスタＴ２０は、増加型でありうる。負荷トランジスタＴ１０は、空乏型でありうる。
【００４９】
図１の構造が図２のように変形したと同様に、図３の構造は、図４のように変形しうる。
【００５０】
図４を参照すれば、ボトムゲートＢＧ１０’が、第１チャンネル層Ｃ１０’下に位置している。従って、負荷トランジスタＴ１０’がダブルゲート構造を有し、駆動トランジスタＴ２０’が、シングルゲート構造を有する。ボトムゲートＢＧ１０’の位置を除外した残りの構成は、図３のそれと類似している。図４で、参照番号ＳＵＢ２’，ＩＬ１０’，Ｃ１０’，Ｃ２０’，Ｓ１０’，Ｓ２０’，Ｄ１０’，Ｄ２０’，ＧＩ１０’，ＴＧ１０’及びＴＧ２０’は、それぞれ基板、絶縁層、第１チャンネル層、第２チャンネル層、第１ソース層、第２ソース層、第１ドレイン層、第２ドレイン層、ゲート絶縁層、第１トップゲート及び第２トップゲートを示す。ここで、第１チャンネル層Ｃ１０’及びＣ１０，Ｃ２０’は図３の第１チャンネル層Ｃ１０及び第２チャンネル層Ｃ２０と他の物質及び／または他の工程で（に）形成された層でありうる。第１チャンネル層Ｃ１０’及び第２チャンネル層Ｃ２０’が図３の第１チャンネル層Ｃ１０及び第２チャンネル層Ｃ２０と異なる物質及び／または異なる工程で形成されたことと関連し、図３の負荷トランジスタＴ１０は、空乏型である一方、これと類似した構造を有する図４の駆動トランジスタＴ２０’は、増加型でありうる。また、図３の駆動トランジスタＴ２０で、第２チャンネル層Ｃ２０、第２ソース層Ｓ２０、第２ドレイン層Ｄ２０、ゲート絶縁層ＧＩ１０及び第２トップゲートＴＧ２０が構成するトップゲート構造の薄膜トランジスタは、空乏型トランジスタである一方、図４の負荷トランジスタＴ１０’で、第１チャンネル層Ｃ１０’、第１ソース層Ｓ１０’、第１ドレイン層Ｄ１０’、ゲート絶縁層ＧＩ１０’及び第１トップゲートＴＧ１０’が構成するトップゲート構造の薄膜トランジスタは、増加型トランジスタでありうる。図３で、ボトムゲートＢＧ１０によって駆動トランジスタＴ２０が、増加型トランジスタになる一方、図４では、ボトムゲートＢＧ１０’によって、負荷トランジスタＴ１０’が、空乏型トランジスタになりうる。さらに詳細に説明すれば、ボトムゲートＢＧ１０’に、所定の正（＋）の電圧が印加された場合、第１チャンネル層Ｃ１０’に、電子が増加するために、スレショルド電圧が低下しうる。従って、負荷トランジスタＴ１０’は、空乏型トランジスタとして使われうる。このとき、第１トップゲートＴＧ１０’は、接地するか、または出力端子Ｖｏｕｔに連結されうるので、第１トップゲートＴＧ１０’とボトムゲートＢＧ１０’は、互いに分離されていることが可能である。
【００５１】
以上で説明した本発明の実施形態によるインバータは、基本的に２つのトップゲート薄膜トランジスタを有し、前記２つのトップゲート薄膜トランジスタのうち、いずれか１つの下に、ボトムゲートが付加された構造を有する。
【００５２】
本発明の他の実施形態によれば、基本的に、２つのボトムゲート薄膜トランジスタを有し、前記２つのボトムゲート薄膜トランジスタのうち、少なくともいずれか一つの上に、トップゲートが付加されたインバータも可能である。その例が、図５及び図６に図示されている。
【００５３】
図５を参照すれば、負荷トランジスタＴ１００は、ボトムゲート構造を有するシングルゲートトランジスタでありうる。駆動トランジスタＴ２００は、ボトムゲート構造を有するトランジスタ上に、トップゲートＴＧ１００を有するダブルゲートトランジスタでありうる。図５で、参照番号ＳＵＢ３，ＢＧ１００，ＢＧ２００，ＧＩ１００，Ｃ１００，Ｃ２００，Ｓ１００，Ｓ２００，Ｄ１００，Ｄ２００及びＩＬ１００は、それぞれ基板、第１ボトムゲート、第２ボトムゲート、ゲート絶縁層、第１チャンネル層、第２チャンネル層、第１ソース層、第２ソース層、第１ドレイン層、第２ドレイン層及び絶縁層を示す。第１チャンネル層Ｃ１００及び第２チャンネル層Ｃ２００は、それぞれ図３の第１チャンネル層Ｃ１０及び第２チャンネル層Ｃ２０と類似した物質層でありうる。負荷トランジスタＴ１００は、空乏型であり、駆動トランジスタＴ２００は、増加型でありうる。駆動トランジスタＴ２００が増加型になる原理は、図３のそれと類似している。
【００５４】
図６を参照すれば、トップゲートＴＧ１００’が第１チャンネル層Ｃ１００’の上側に位置する。従って、負荷トランジスタＴ１００’がダブルゲート構造を有し、駆動トランジスタＴ２００’がシングルゲート構造を有する。トップゲートＴＧ１００’の位置を除外した残りの構成は、図５のそれと類似している。図６で、参照番号ＳＵＢ３’，ＢＧ１００’，ＢＧ２００’，ＧＩ１００’，Ｃ２００’，Ｓ１００’，Ｓ２００’，Ｄ１００’，Ｄ２００’及びＩＬ１００’は、それぞれ基板、第１ボトムゲート、第２ボトムゲート、ゲート絶縁層、第２チャンネル層、第１ソース層、第２ソース層、第１ドレイン層、第２ドレイン層及び絶縁層を示す。ここで、第１チャンネル層Ｃ１００’及び第２チャンネル層Ｃ２００’は、図４の第１チャンネル層Ｃ１０’及び第２チャンネル層Ｃ２０’と類似した物質層でありうる。負荷トランジスタＴ１００’は、空乏型であり、駆動トランジスタＴ２００’は、増加型でありうる。負荷トランジスタＴ１００’が空乏型になる原理は、図４のそれと類似している。
【００５５】
図１ないし図６の構造は、図７のような回路図で表現されうる。すなわち、図７は、本発明の実施形態によるインバータの代表的な回路図でありうる。ここで、負荷トランジスタ１０００と駆動トランジスタ２０００とのうち、少なくとも一つは、ダブルゲート構造を有することができるが、ダブルゲート構造を有していても、便宜上、２つのゲートのうち、一つだけを表現する。
【００５６】
図７を参照すれば、空乏型の負荷トランジスタ１０００と増加型の駆動トランジスタ２０００とが互いに連結されている。負荷トランジスタ１０００のドレインに、電源ＶＤＤが連結され、駆動トランジスタ２０００のゲートに、入力端子Ｖｉｎが連結され、負荷トランジスタ１０００のソース及び駆動トランジスタ２０００のドレインに、出力端子Ｖｏｕｔが共通に連結されうる。駆動トランジスタ２０００のソースと負荷トランジスタ１０００のゲートは、接地されうる。負荷トランジスタ１０００のゲートは、接地される代わりに、出力端子Ｖｏｕｔに連結されてもよい。
【００５７】
入力端子Ｖｉｎに０Ｖの電圧を印加した状態、すなわち、駆動トランジスタ２０００がオフ（off）になった状態で、電源ＶＤＤを介してハイレベル（high level）の電源電圧を負荷トランジスタ１０００のドレインに印加すれば、出力端子Ｖｏｕｔでハイレベルの電圧が検出される。前記電源電圧を負荷トランジスタ１０００のドレインに続けて印加した状態で、入力端子Ｖｉｎにスレショルド電圧以上の電圧を印加し、駆動トランジスタ２０００をターンオン（turn-on）させれば、ほとんどの電流が駆動トランジスタ２０００を介して接地に流れる。従って、出力端子Ｖｏｕｔでは、ローレベル（low level）の電圧が検出される。すなわち、前記電源電圧が固定された状態で、入力端子Ｖｉｎに印加する電圧によって、出力端子Ｖｏｕｔで出力される電圧が変わりうる。
【００５８】
図８は、本発明の実施形態によるインバータに含まれるダブルゲートトランジスタの第１ゲート電圧による、第２ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示している。図８の結果を得るのに使用したトランジスタは、図５の駆動トランジスタＴ２００構造を有する。このとき、トップゲートＴＧ１００と第２ボトムゲートＢＧ２００とは互いに分離され、互いに異なる電圧を印加されうる。さらに詳細に説明すれば、図５のトップゲートＴＧ１００に、所定の電圧（前記第１ゲート電圧）を一定に印加した状態で、第２ボトムゲートＢＧ２００に印加する電圧（第２ゲート電圧（Ｖｇ））の変化によるドレイン電流（Ｉｄ）の変化特性を評価した結果が、図８である。図８で、第１グラフＧ１ないし第９グラフＧ９は、それぞれ前記第１ゲート電圧が＋１０．０Ｖ，＋７．５Ｖ，＋５．０Ｖ，＋２．５Ｖ，０Ｖ，−２．５Ｖ，−５．０Ｖ，−７．５Ｖ及び−１０．０Ｖであるときの結果である。
【００５９】
図８を参照すれば、前記第１ゲート電圧が小さくなるほどグラフは右に移動する。これは、前記第１ゲート電圧が小さくなることによって、トランジスタのスレショルド電圧が正（＋）の方向に移動するということを意味する。従って、図５のトップゲートＴＧ１００に、所定の負（−）の電圧を印加すれば、それを含む駆動トランジスタＴ２００は、正（＋）のスレショルド電圧を有する増加型になりうる。
【００６０】
図９は、本発明の他の実施形態によるインバータに含まれる、ダブルゲートトランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示している。図９の結果を得るのに使用したトランジスタは、２つのゲートが電気的に連結されたトランジスタであり、その断面構造は、図５の駆動トランジスタＴ２００構造と類似している。すなわち、図９の結果は、図５の駆動トランジスタＴ２００構造を有するが、２つのゲートＴＧ１００，ＢＧ２００が互いに連結され、同一電圧を印加されるサンプルに係わるものである。
【００６１】
図９を参照すれば、本発明の実施形態による前記ダブルゲートトランジスタは、正（＋）のスレショルド電圧を有する増加型であることが分かる。
【００６２】
一方、図１０は、比較例によるシングルゲートトランジスタの、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性変化を示している。前記比較例によるシングルゲートトランジスタは、図５の駆動トランジスタＴ２００で、トップゲートＴＧ１００が除去された構造を有する。
【００６３】
図１０を参照すれば、前記比較例によるシングルゲートトランジスタは、スレショルド電圧が０Ｖより小さい空乏型であることが分かる。
【００６４】
従って、図９及び図１０から、シングルゲート構造であるとき、空乏型であるトランジスタをダブルゲート構造に変形し、２つのゲートを電気的に連結させたとき、増加型に変化できることが分かる。
【００６５】
図１１は、本発明の実施形態によるインバータに含まれる空乏型負荷トランジスタの、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性を示している。図１１の結果を得るのに使用した空乏型負荷トランジスタは、図１の負荷トランジスタＴ１構造を有する。
【００６６】
図１１を参照すれば、ゲート電圧（Ｖｇ）が０Ｖであるとき、ハイレベルのオン電流（ＯＮ−current）が流れるので、本発明の実施形態による負荷トランジスタは、空乏型であることが分かる。
【００６７】
図１２は、本発明の実施形態によるインバータに含まれる増加型駆動トランジスタの、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性を示している。図１２の結果を得るのに使用した増加型駆動トランジスタは、図１の駆動トランジスタＴ２構造を有する。
【００６８】
図１２を参照すれば、ゲート電圧（Ｖｇ）が０Ｖであるとき、ローレベルのオフ電流（ＯＦＦ−current）が流れるので、本発明の実施形態による駆動トランジスタは、増加型であることが分かる。ここで、ゲート電圧（Ｖｇ）は、図１の駆動トランジスタＴ２の第２トップゲートＴＧ２に印加される電圧でありうる。図１のボトムゲートＢＧ１に所定の負（−）の電圧が一定に印加された状態で、第２トップゲートＴＧ２に、前記ゲート電圧（Ｖｇ）が印加されうる。
【００６９】
図１３は、本発明の実施形態による、インバータの入力電圧（ＶＩ）−出力電圧（ＶＯ）特性を示している。図１３の結果を得るのに使用した電源電圧は、１０Ｖほどであった。ここで、入力電圧（ＶＩ）及び前記電源電圧は、それぞれ図１の入力端子Ｖｉｎ及び電源ＶＤＤに印加する電圧を示し、出力電圧（ＶＯ）は、図１の出力端子Ｖｏｕｔで検出される電圧を示す。
【００７０】
図１３を参照すれば、入力電圧（ＶＩ）が０Ｖであるとき、出力電圧（ＶＯ）は、電源電圧と類似したハイレベルである、入力電圧（ＶＩ）が４．５Ｖほど以上に増加することによって、出力電圧（ＶＯ）がほぼ０Ｖレベルに落ちることが分かる。これを介して、本発明の実施形態によるインバータを利用すれば，Ｓｉ基盤のＣＭＯＳインバータレベルのフルスウィング（full swing）特性を得られることが分かる。
【００７１】
本発明のさらに他の実施形態によれば、図１ないし図６のインバータで、負荷トランジスタＴ１，Ｔ１’，Ｔ１０，Ｔ１０’，Ｔ１００，Ｔ１００’及び駆動トランジスタＴ２，Ｔ２’，Ｔ２０，Ｔ２０’，Ｔ２００，Ｔ２００’いずれもダブルゲート構造を有することもできる。その一例が、図１４に図示されている。本実施形態は、図１から変形されたものである。
【００７２】
図１４を参照すれば、第１チャンネル領域Ｃ１下に、他のボトムゲートＢＧ１１が備わっている。従って、負荷トランジスタＴ１”及び駆動トランジスタＴ２は、ダブルゲート構造を有する。このとき、他のボトムゲートＢＧ１１は、負荷トランジスタＴ１”のモード（mode）を変えずに、負荷トランジスタＴ１”のスレショルド電圧を調節する役割を行える。他のボトムゲートＢＧ１１は、第１トップゲートＴＧ１と互いに分離されているか、電気的に連結されていることが可能である。他のボトムゲートＢＧ１１を除外した残りの構造は、図１と同一でありうるので、それに係わる説明は反復しない。
【００７３】
また図１ないし図６及び図１４のインバータは、複数個で配列されて論理回路を構成できる。その例が、図１５及び図１６に図示されている。
【００７４】
図１５を参照すれば、図１の構造を有する２つのインバータＩＶ１，ＩＶ２が同一基板ＳＵＢ１上に備わっている。インバータの数は、三個以上に増加できる。このとき、駆動トランジスタＴ２のボトムゲートＢＧ１が共通電源Ｖｃｏｍに連結され、同一信号を印加されうる。この場合、各駆動トランジスタＴ２のボトムゲートＢＧ１と第２トップゲートＴＧ２は、互いに分離されていることが可能である。
【００７５】
図１６を参照すれば、図１４の構造を有する２つのインバータＩＶ１’，ＩＶ２’が同一基板ＳＵＢ１上に備わっている。インバータの数は三個以上に増加できる。このとき、駆動トランジスタＴ２のボトムゲートＢＧ１が共通電源Ｖｃｏｍに連結され、同一信号を印加され、これと同様に、負荷トランジスタＴ１”の他のボトムゲートＢＧ１１が他の共通電源Ｖｃｏｍ’に連結され、同一信号を印加されうる。この場合、各駆動トランジスタＴ２のボトムゲートＢＧ１と第２トップゲートＴＧ２は、互いに分離されており、各負荷トランジスタＴ１”の他のボトムゲートＢＧ１１と第１トップゲートＴＧ１も、互いに分離されていることがある。負荷トランジスタＴ１”の他のボトムゲートＢＧ１１と第１トップゲートＴＧ１とが電気的に連結された場合であるならば、他のボトムゲートＢＧ１１が他の共通電源Ｖｃｏｍ’に連結されていなくともよい。
【００７６】
ここで、図示されていないが、図２ないし図６のインバータが複数個で配列された場合にも、ダブルゲートのうち、いずれかのゲートが共通電源に連結されうる。
【００７７】
本発明の実施形態によるインバータは多様な、論理回路、例えば、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ（encoder）、デコーダ（decorder）、ＭＵＸ（multiplexer）、ＤＥＭＵＸ（demultiplexer）及びセンスアンプ（sense amplifier）のような論理回路の基本素子として利用されうる。前記論理回路の基本的な構造は公知であるところ、それらについての詳細な説明は省略する。
【００７８】
また、前記本発明の実施形態によるインバータ及びそれを含む論理回路は、液晶表示装置や有機発光表示装置、そしてそれ以外の多様な半導体素子に適用されうる。特に、前記インバータの負荷トランジスタとスイッチングトランジスタとが酸化物薄膜トランジスタである場合、酸化物薄膜トランジスタは、低温工程で形成可能であり、優秀な移動度特性を有するために多様なメリットがある。例えば、本発明の実施形態による酸化物薄膜トランジスタによって構成されたＥ／Ｄモードインバータは、１Ｄ（diode）−１Ｒ（resistor）多層交差点メモリ素子のように低温工程で形成可能な三次元積層メモリの周辺素子として容易に適用されうる。
【００７９】
一方、前述の詳細な説明は、本発明の実施形態によるインバータの動作方法を含んでいるが、動作方法について簡略に整理すれば、次の通りである。
【００８０】
本発明の実施形態によるインバータの動作方法は、互いに連結された負荷トランジスタと駆動トランジスタとを含むが、前記２つのトランジスタのうち、いずれか一つは、ダブルゲートを有するインバータの動作方法であって、前記ダブルゲート構造を有するトランジスタのスレショルド電圧を変化させる段階を含む。
【００８１】
前記スレショルド電圧を変化させる段階は、前記ダブルゲート構造を有するトランジスタの２つのゲートのうち、少なくとも一つに電圧を印加する段階を含むことができる。このとき、前記２つのゲートのうち一つに、負（−）または正（＋）の電圧を印加したり、前記２つのゲートいずれにも同符号の電圧、例えば、同じ正（＋）の電圧を印加できる。このように、前記ダブルゲート構造を有するトランジスタのスレショルド電圧を変化させることによって、前記インバータは、Ｅ／Ｄモードインバータになりうる。
【００８２】
例えば、図１、図３及び図５のように、駆動トランジスタＴ２，Ｔ２０，Ｔ２００がダブルゲート構造を有する場合、駆動トランジスタＴ２，Ｔ２０，Ｔ２００の２つのゲートのうち、いずれか一つに負（−）の電圧を印加すれば、駆動トランジスタＴ２，Ｔ２０，Ｔ２００は、増加型になりうる。このとき、駆動トランジスタＴ２，Ｔ２０，Ｔ２００の２つのゲートは、互いに分離されていることが可能である。もし駆動トランジスタＴ２，Ｔ２０，Ｔ２００の２つのゲートが電気的に連結されている場合、前記２つのゲートに正（＋）の電圧を印加することによって、駆動トランジスタＴ２，Ｔ２０，Ｔ２００のスレショルド電圧を変化させることもできる。
【００８３】
一方、図２、図４及び図６のように、負荷トランジスタＴ１’，Ｔ１０’，Ｔ１００’がダブルゲート構造を有する場合、負荷トランジスタＴ１’，Ｔ１０’，Ｔ１００’の２つのゲートのうち、いずれか一つに正（＋）の電圧を印加すれば、負荷トランジスタＴ１’，Ｔ１０’，Ｔ１００’は、空乏型になりうる。このとき、負荷トランジスタＴ１’，Ｔ１０’，Ｔ１００’の２つのゲートは、互いに分離されていることが可能である。
【００８４】
このように、前記ダブルゲート構造を有するトランジスタのスレショルド電圧を変化させた状態で、前記インバータの正常動作段階、すなわち、前記インバータに正常動作電圧を印加する段階を遂行することができる。
【００８５】
前記の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野で当業者ならば、本発明の思想（idea）は、酸化物トランジスタではない非酸化物トランジスタと、薄膜トランジスタではない他の構造のトランジスタとにも同一に適用されうることが分かるであろう。また、図１ないし図７、及び図１３ないし図１６のインバータの構造及び構成要素は、それぞれ変形及び多様化されうることが分かり、本発明の実施形態によるインバータ及び論理回路は、液晶表示装置や有機発光表示装置の分野だけではなく、メモリ素子及びそれ以外の他の素子にも適用されうることが分かるであろう。よって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【符号の説明】
【００８６】
１０００  空乏型の負荷トランジスタ
２０００  増加型の駆動トランジスタ
Ａ  活性層
Ｃ  チャンネル領域
Ｄ  ドレイン領域
Ｓ  ソース領域
Ｔ  駆動トランジスタ
ＢＧ  ボトムゲート
ＧＩ  ゲート絶縁層
ＩＬ  絶縁層
ＩＶ  インバータ
ＴＧ  トップゲート
ＳＵＢ  基板
ＶＤＤ  電源
Ｖｉｎ  入力端子
Ｖｏｕｔ  出力端子
【図１】
2010087518.tif 000003
【図２】
2010087518.tif 000004
【図３】
2010087518.tif 000005
【図４】
2010087518.tif 000006
【図５】
2010087518.tif 000007
【図６】
2010087518.tif 000008
【図７】
2010087518.tif 000009
【図８】
2010087518.tif 000010
【図９】
2010087518.tif 000011
【図１０】
2010087518.tif 000012
【図１１】
2010087518.tif 000013
【図１２】
2010087518.tif 000014
【図１３】
2010087518.tif 000015
【図１４】
2010087518.tif 000016
【図１５】
2010087518.tif 000017
【図１６】
2010087518.tif 000018