(57)【要約】      （修正有）【課題】半導体基板の一方の面に形成される部分と他方の面に形成される部分との位置合わせの精度を十分に確保できる半導体装置の製造方法を提供する。【解決手段】ＩＧＢＴ素子２０及びＦＷＤ素子３０が同一の半導体基板に形成されている半導体装置１０の製造方法であって、前記半導体基板の一方の面に、充填材４１を充填した所定の深さのトレンチ４０を形成する第１工程と、前記トレンチ４０の一方の端面４０ａを位置合わせ用のマークとして用い、前記一方の面に、素子の一部を形成する第２工程と、前記半導体基板の他方の面を薄型化し、前記トレンチ４０の他方の端面４０ｂを露出させる第３工程と、前記トレンチ４０の前記他方の端面４０ｂを位置合わせ用のマークとして用い、前記他方の面に、素子を構成する部分の残部を形成する第４工程と、を有する。【選択図】図１
2010087262.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴ素子及びＦＷＤ素子が同一の半導体基板に形成されている半導体装置の製造方法であって、
前記半導体基板の一方の面に、充填材を充填した所定の深さのトレンチを形成する第１工程と、
前記半導体基板の前記一方の面から露出する前記トレンチの一方の端面を位置合わせ用のマークとして用い、前記半導体基板の前記一方の面の近傍に、前記ＩＧＢＴ素子及び前記ＦＷＤ素子を構成する部分の一部を形成する第２工程と、
前記半導体基板の他方の面を薄型化し、前記半導体基板の前記他方の面から前記トレンチの他方の端面を露出させる第３工程と、
前記半導体基板の前記他方の面から露出する前記トレンチの前記他方の端面を位置合わせ用のマークとして用い、前記半導体基板の前記他方の面の近傍に、前記ＩＧＢＴ素子及び前記ＦＷＤ素子を構成する部分の残部を形成する第４工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記一方の端面及び前記他方の端面をマークとして用いて、前記半導体基板の前記一方の面の近傍に形成された前記ＩＧＢＴ素子及び前記ＦＷＤ素子を構成する部分と、前記半導体基板の前記他方の面の近傍に形成された前記ＩＧＢＴ素子及び前記ＦＷＤ素子を構成する部分との重ね合わせ検査及び／又は位置ずれ量計測を行う工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記トレンチは、前記一方の端面及び前記他方の端面が、ボックス・イン・ボックスタイプのマークとして認識できるように形成されることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記トレンチは、前記一方の端面及び前記他方の端面が、バーニアタイプのマークとして認識できるように形成されることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、前記ＩＧＢＴ素子及び前記ＦＷＤ素子から構成される複数の領域と、前記複数の領域を分離するスクライブ領域とを有し、前記トレンチは、前記スクライブ領域に形成されることを特徴とする請求項１乃至４の何れか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ及びダイオードが単一の半導体基板に形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、互いに並列接続された絶縁ゲートバイポーラトランジスタ（以降、ＩＧＢＴ素子とする）とフライホイールダイオード（以降、ＦＷＤ素子とする）が、単一の半導体基板に形成された半導体装置が知られている。
【０００３】
このような半導体装置において、半導体基板の一方の面の近傍には、例えばＩＧＢＴ素子のエミッタ層やＦＷＤ素子のアノード層等の、ＩＧＢＴ素子及びＦＷＤ素子を構成する部分の一部が形成されている。又、半導体基板の他方の面の近傍には、例えばＩＧＢＴ素子のコレクタ層やＦＷＤ素子のカソード層等の、ＩＧＢＴ素子及びＦＷＤ素子を構成する部分の残部が形成されている。半導体基板の他方の面の近傍に形成される部分は、半導体基板の一方の面の近傍に形成される部分との位置関係が重要であるため、これらの位置関係を合わせるための種々のアライメント技術が提案されている（例えば、特許文献１、２、３参照）。
【特許文献１】特表２００２−５０８５９０号公報
【特許文献２】特開平０５−０７４６６７号公報
【特許文献３】特開平０５−０４１４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、半導体基板の一方の面の近傍に形成される部分と他方の面の近傍に形成される部分との位置合わせ（アライメント）の精度を十分に確保することが困難であるという問題があった。
【０００５】
本発明は上記の点に鑑みてなされたもので、半導体基板の一方の面の近傍に形成される部分と他方の面の近傍に形成される部分との位置合わせの精度を十分に確保できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明は、ＩＧＢＴ素子及びＦＷＤ素子が同一の半導体基板に形成されている半導体装置の製造方法であって、前記半導体基板の一方の面に、充填材を充填した所定の深さのトレンチを形成する第１工程と、前記半導体基板の前記一方の面から露出する前記トレンチの一方の端面を位置合わせ用のマークとして用い、前記半導体基板の前記一方の面の近傍に、前記ＩＧＢＴ素子及び前記ＦＷＤ素子を構成する部分の一部を形成する第２工程と、前記半導体基板の他方の面を薄型化し、前記半導体基板の前記他方の面から前記トレンチの他方の端面を露出させる第３工程と、前記半導体基板の前記他方の面から露出する前記トレンチの前記他方の端面を位置合わせ用のマークとして用い、前記半導体基板の前記他方の面の近傍に、前記ＩＧＢＴ素子及び前記ＦＷＤ素子を構成する部分の残部を形成する第４工程と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、半導体基板の一方の面の近傍に形成される部分と他方の面の近傍に形成される部分との位置合わせの精度を十分に確保できる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【０００９】
〈第１の実施の形態〉
［本発明の第１の実施の形態に係る半導体装置の構造］
始めに、本発明の第１の実施の形態に係る半導体装置の構造について説明する。図１は、本発明の第１の実施の形態に係る半導体装置の概略の構成を例示する断面図である。なお、図１は、後述する図２におけるＸＺ平面に平行な断面を示している。図１を参照するに、半導体装置１０は、ＩＧＢＴ素子領域２０及びＦＷＤ素子領域３０と、複数のＩＧＢＴ素子領域２０及びＦＷＤ素子領域３０の間に形成された貫通トレンチ４０とを有する。又、半導体装置１０は、一対のＩＧＢＴ素子領域２０及びＦＷＤ素子領域３０から構成される領域を分離するスクライブ領域（図示せず）を有する。半導体装置１０は、最終的にはスクライブ領域においてダイシングブレード等により切断され個片化される。
【００１０】
ＩＧＢＴ素子領域２０は、半導体装置１０が、絶縁ゲートバイポーラトランジスタとして機能する領域である。ＦＷＤ素子領域３０は、半導体装置１０が、フライホイールダイオードとして機能する領域である。ＩＧＢＴ素子領域２０及びＦＷＤ素子領域３０は、シリコン基板等からなる同一の半導体基板に、互いに隣接して形成されている。
【００１１】
ＩＧＢＴ素子領域２０において、Ｎ型のドリフト層２１の一方の側にはＰ型のベース層２２が形成され、Ｎ型のドリフト層２１の他方の側にはＰ型のコレクタ層２３が形成されている。ドリフト層２１及びベース層２２には、ベース層２２を貫通しドリフト層２１に達するトレンチ２４が形成されている。トレンチ２４の内壁には、ゲート絶縁膜（図示せず）が形成され、ゲート絶縁膜（図示せず）上には、例えばポリシリコンで構成されたゲート電極（図示せず）が形成されている。ベース層２２の表面近傍には、トレンチ２４に隣接するようにＮ型のエミッタ層２５が形成されている。
【００１２】
ＦＷＤ素子領域３０において、Ｎ型のカソード層３１の一方の側にはＰ型のアノード層３２が形成され、Ｎ型のカソード層３１の他方の側にはＮ＋型のコレクタ層３３が形成されている。アノード層３２とカソード層３１とは、ＰＮ接合を形成している。コレクタ層３３はカソード層３１よりも不純物濃度が高く、カソード層３１と電気的に接続されるカソード電極（図示せず）とのオーミックコンタクトを目的とする層である。
【００１３】
なお、ドリフト層２１とカソード層３１は一体的に形成された層であるが、ＩＧＢＴ素子領域２０ではドリフト層として機能し、ＦＷＤ素子領域３０ではカソード層として機能する。又、ベース層２２とアノード層３２は一体的に形成された層であるが、ＩＧＢＴ素子領域２０ではベース層として機能し、ＦＷＤ素子領域３０ではアノード層として機能する。
【００１４】
図２は、図１に示す半導体装置の貫通トレンチ部分のみを例示する平面図である。図１及び図２を参照するに、貫通トレンチ４０は、半導体装置１０の一方の面１０ａから他方の面１０ｂに貫通する貫通溝であり、Ｙ方向に長く伸びている。貫通トレンチ４０には絶縁膜４１が充填されている。貫通トレンチ４０の幅Ｗは、例えば０．５μｍ〜１．５μｍ程度である。貫通トレンチ４０は、例えばスクライブ領域（図示せず）に形成されている。なお、４０ａは貫通トレンチ４０の半導体装置１０の一方の面１０ａ側の端面を、４０ｂは貫通トレンチ４０の半導体装置１０の他方の面１０ｂ側の端面を示している。
【００１５】
半導体装置１０において、絶縁膜４１が充填された貫通トレンチ４０が、半導体装置１０の一方の面１０ａから他方の面１０ｂに貫通しているため、半導体装置１０の一方の面１０ａ側からは端面４０ａが認識可能であり、半導体装置１０の他方の面１０ｂ側からは端面４０ｂが認識可能である。従って、貫通トレンチ４０の端面４０ａ及び４０ｂは、後述するように、半導体装置１０の一方の面１０ａ近傍に形成されたトレンチ２４等と、半導体装置１０の他方の面１０ｂ近傍に形成されたコレクタ層２３等との位置合わせの際のアライメントマーク（位置合わせ用のマーク）として使用することができる。
【００１６】
［本発明の第１の実施の形態に係る半導体装置の製造方法］
続いて、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。図３〜図９は、本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図である。図３〜図９において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。図３〜図９を参照しながら、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。
【００１７】
始めに、図３に示す工程では、シリコン基板１１を準備し、シリコン基板１１の一方の面１１ａ上に絶縁膜１２を形成する。絶縁膜１２は、例えばＳｉＯ２等の酸化膜であり、例えばシリコン基板１１の一方の面１１ａを熱酸化することで形成することができる。又、絶縁膜１２は、シリコン基板１１の一方の面１１ａに、例えばＣＶＤ法により酸化膜を堆積させることで形成しても構わない。絶縁膜１２の厚さは、例えば１μｍ程度とすることができる。なお、シリコン基板１１の一方の面１１ａは、最終的に半導体装置１０が完成した際に半導体装置１０の一方の面１０ａとなるものである。
【００１８】
絶縁膜１２は、後述する工程（図５参照）で、シリコン基板１１にエッチングにより１００μｍ以上の深いトレンチ４０ｘを形成する際のマスクとしての機能を有する。通常は、マスクとしてフォトレジスト膜を使用するが、深いエッチングを行う際には、所望の深さのエッチングが完了する前にマスクであるフォトレジスト膜がエッチングされて除去され、下地がエッチングされてしまう。それを防ぐため、絶縁膜１２をマスクとして使用する。絶縁膜１２の材料としては、このようなマスクとしての機能を有するものであれば、ＳｉＯ２ではなくＳｉＮ等を用いても構わない。又、ＣＭＰのストッパ膜としての機能やシリコン基板１１を金属汚染から保護する機能を持たせるために、絶縁膜１２を積層構造としても構わない。
【００１９】
次いで、図４に示す工程では、絶縁膜１２に、シリコン基板１１の一方の面１１ａの一部を露出する開口部１２ｘを形成する。絶縁膜１２に開口部１２ｘを形成するには、最初に絶縁膜１２上に例えば液状のフォトレジストを塗布する。そして、所定のマスクを介して液状のフォトレジストを露光し、次いで露光処理された液状のフォトレジストを現像することにより開口部１２ｘに対応する開口部を形成する。そして、エッチングにより開口部内の絶縁膜１２を除去することで、開口部１２ｘを形成することができる。開口部１２ｘは、例えば所謂スクライブ領域に形成される。
【００２０】
次いで、図５に示す工程では、開口部１２ｘに対応する部分のシリコン基板１１を除去し、トレンチ４０ｘを形成する。トレンチ４０ｘは、例えばＳＦ６等のシリコンに対してエッチング効果を有するガスを用いたドライエッチング等により形成することができる。この際、前述のように、絶縁膜１２がマスクとして機能する。シリコン基板１１は後述する工程で薄型化されるが、トレンチ４０ｘは、その深さＴ１が、薄型化後のシリコン基板１１の厚さＴ２（図９参照）以上の深さになるように形成する必要がある。トレンチ４０ｘは、シリコン基板１１を貫通しても構わない。なお、トレンチ４０ｘは、最終的に貫通トレンチ４０となるものである。
【００２１】
次いで、図６に示す工程では、トレンチ４０ｘ内及びシリコン基板１１の一方の面１１ａ上に、絶縁膜４１ｘを形成する。絶縁膜４１ｘは、例えばＣＶＤ法等の気相による成膜方法を用いて形成することができる。なお、図６では、絶縁膜１２を除去した後に絶縁層４１ｘを形成する例を示したが、絶縁膜１２を除去せずに絶縁層４１ｘを形成しても構わない。この場合には、トレンチ４０ｘ内、開口部１２ｘ内及び絶縁層１２上に、絶縁膜４１ｘが形成される。なお、絶縁膜４１ｘは、最終的に絶縁膜４１となるものである。
【００２２】
次いで、図７に示す工程では、シリコン基板１１の一方の面１１ａ上に形成されている不要な絶縁膜４１ｘを除去する。不要な絶縁膜４１ｘは、例えばフッ酸を用いたウェットエッチングやＣＭＰ法（Chemical  Mechanical  Polishing法）により除去することができる。これにより、シリコン基板１１の一方の面１１ａ上に形成されている不要な絶縁膜４１ｘは除去され、トレンチ４０ｘ内のみに絶縁膜４１ｘが充填された状態となる。
【００２３】
次いで、図８に示す工程では、トレンチ４０ｘの端面４０ａをアライメントマークとして用い、シリコン基板１１の一方の面１１ａ近傍に所定のデバイス構造を形成する。なお、所定のデバイス構造とは、図１において半導体装置１０の一方の面１０ａ近傍に形成されたドリフト層２１やトレンチ２４等を指す。
【００２４】
次いで、図９に示す工程では、図８に示すシリコン基板１１の他方の面１１ｂを、例えばバックサイドグラインダー等を用いて研磨し薄型化する。研磨は、トレンチ４０ｘの端面４０ｂが露出するまで行う。これによりトレンチ４０ｘは、シリコン基板１１を貫通する貫通トレンチ４０となる。貫通トレンチ４０内には、絶縁膜４１が充填されている。薄型化後のシリコン基板１１の他方の面を１１ｃとする。なお、シリコン基板１１の他方の面１１ｃは、最終的に半導体装置１０が完成した際に半導体装置１０の他方の面１０ｂとなるものである。
【００２５】
なお、図９から明らかなように、シリコン基板１１の他方の面１１ｃから露出する貫通トレンチ４０の端面４０ｂは、シリコン基板１１の一方の面１１ａから露出する貫通トレンチ４０の端面４０ａに対応する位置にある。従って、貫通トレンチ４０の端面４０ｂは、シリコン基板１１の一方の面１１ａの位置情報を、シリコン基板１１の他方の面１１ｃに伝達する機能を果たしている。よって、貫通トレンチ４０の端面４０ｂは、シリコン基板１１の他方の面１１ｃに所定のデバイス構造を形成する際のアライメントマークとして用いることができる。
【００２６】
このように、貫通トレンチ４０の端面４０ａ及び４０ｂを用いてアライメントを行うことにより、精度のよいアライメントを実現することができる。これは、従来のように、シリコン基板１１の一方の面１１ａのみに形成されたアライメントマークを用いて、シリコン基板１１の他方の面１１ｃに所定のデバイス構造を形成する方法とは異なり、シリコン基板１１のたわみ等の影響を受けないためである。
【００２７】
次いで、図９に示す薄型化後のシリコン基板１１の他方の面１１ｃを酸化膜（図示せず）で被覆後、シリコン基板１１の他方の面１１ｃから露出する貫通トレンチ４０の端面４０ｂをアライメントマークとして用い、イオン注入処理の打ち分けやエッチング等を行う。これにより、Ｐ型のコレクタ層２３及びＮ＋型のコレクタ層３３が形成され、図１に示す半導体装置１０が完成する。以上が、半導体装置１０の製造方法である。
【００２８】
本発明の第１の実施の形態によれば、半導体装置を構成するシリコン基板に貫通トレンチを形成することにより、半導体装置の一方の面側の位置情報を他方の面側に物理的に転写する。これにより、半導体装置の一方の面側の位置情報が他方の面側に伝達される。その結果、貫通トレンチの半導体装置の一方の面側の端面及び他方の面側の端面をアライメントマークとして使用することにより、半導体基板の一方の面の近傍に形成される部分と他方の面の近傍に形成される部分とを精度良く位置合わせすることができる。
【００２９】
〈第２の実施の形態〉
［本発明の第２の実施の形態に係る半導体装置の構造］
始めに、本発明の第２の実施の形態に係る半導体装置の構造について説明する。図１０は、本発明の第２の実施の形態に係る半導体装置の概略の構成を例示する断面図である。図１１は、図１０に示す半導体装置の貫通トレンチ部分のみを例示する平面図である。なお、図１０は、図１１においてＸ方向に隣接する貫通トレンチ６０の中心部を通るＸＺ平面に平行な断面を示している。図１０及び図１１において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
【００３０】
図１０及び図１１を参照するに、本発明の第２の実施の形態に係る半導体装置５０は、第１の実施の形態に係る半導体装置１０の貫通トレンチ４０を貫通トレンチ６０に置換した以外は、半導体装置１０と同様に構成されている。以下、半導体装置１０と同様に構成されている部分の説明は省略し、貫通トレンチ６０についてのみ説明する。
【００３１】
貫通トレンチ６０は、半導体装置５０の一方の面５０ａから他方の面５０ｂに貫通する貫通溝である。貫通トレンチ６０には絶縁膜６１が充填されている。貫通トレンチ６０を平面視すると、端面６０ａ及び６０ｂは、所謂ボックス・イン・ボックスタイプのマークとして認識することができる。
【００３２】
半導体装置５０において、絶縁膜６１が充填された貫通トレンチ６０が、半導体装置５０の一方の面５０ａから他方の面５０ｂに貫通しているため、半導体装置５０の一方の面５０ａ側からは端面６０ａが認識可能であり、半導体装置５０の他方の面５０ｂ側からは端面６０ｂが認識可能である。従って、貫通トレンチ６０の端面６０ａ及び６０ｂは、半導体装置５０の一方の面５０ａ近傍に形成されたトレンチ２４等と、半導体装置５０の他方の面５０ｂ近傍に形成されたコレクタ層２３等との位置合わせの際のアライメントマークとして使用することができる。
【００３３】
又、貫通トレンチ６０の端面６０ａ及び６０ｂは、所謂ボックス・イン・ボックスタイプのマークとして認識することができるため、端面６０ａ及び６０ｂを重ね合わせ検査用及び／又は位置ずれ量計測用のマークとして使用することができる。なお、所謂ボックス・イン・ボックスタイプのマークを用いて重ね合わせ検査及び／又は位置ずれ量計測を行う方法については周知であるため、ここではその説明を省略する。
【００３４】
［本発明の第２の実施の形態に係る半導体装置の製造方法］
本発明の第２の実施の形態に係る半導体装置の製造方法は、本発明の第１の実施の形態に係る半導体装置の製造方法と同様であるため、その説明は省略する。ただし、第１の実施の形態の図４に相当する工程において、開口部１２ｘの形状を、貫通トレンチ６０の端面６０ａ及び６０ｂの形状（所謂ボックス・イン・ボックスタイプのマーク）に対応させる必要がある。
【００３５】
本発明の第２の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏するが、更に、貫通トレンチ６０の端面６０ａ及び６０ｂは、所謂ボックス・イン・ボックスタイプのマークとして認識することができるため、端面６０ａ及び６０ｂを重ね合わせ検査用及び／又は位置ずれ量計測用のマークとして使用することができる。すなわち、半導体装置５０の一方の面５０ａ側の位置情報を転写した重ね合わせ検査用及び／又は位置ずれ量計測用のマーク上に、半導体装置５０の他方の面５０ｂの近傍に形成された部分の形状を重ね合わせることにより、半導体基板５０の一方の面５０ａの近傍に形成された部分と他方の面５０ｂの近傍に形成された部分との重ね合わせ検査や実際の位置ずれ量の計測をすることができる。
【００３６】
又、半導体装置５０の一方の面５０ａの近傍に形成された部分と、半導体装置５０の他方の面５０ｂの近傍に形成された部分との位置ずれ量を計測できるため、位置ずれによる電気特性異常をリジェクトすることができる。
【００３７】
〈第３の実施の形態〉
［本発明の第３の実施の形態に係る半導体装置の構造］
始めに、本発明の第３の実施の形態に係る半導体装置の構造について説明する。図１２は、本発明の第３の実施の形態に係る半導体装置の概略の構成を例示する断面図である。図１３は、図１２に示す半導体装置の貫通トレンチ部分のみを例示する平面図である。なお、図１２は、図１３においてＸ方向に隣接する貫通トレンチ８０の中心部を通るＸＺ平面に平行な断面を示している。図１２及び図１３において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。
【００３８】
図１２及び図１３を参照するに、本発明の第３の実施の形態に係る半導体装置７０は、第１の実施の形態に係る半導体装置１０の貫通トレンチ４０を貫通トレンチ８０に置換した以外は、半導体装置１０と同様に構成されている。以下、半導体装置１０と同様に構成されている部分の説明は省略し、貫通トレンチ８０についてのみ説明する。
【００３９】
貫通トレンチ８０は、半導体装置７０の一方の面７０ａから他方の面７０ｂに貫通する貫通溝である。貫通トレンチ８０には絶縁膜８１が充填されている。貫通トレンチ８０を平面視すると、端面８０ａ及び８０ｂは、Ｘ方向に平行な短い直線がＹ方向に複数個隣接する所謂バーニアタイプのマークとして認識することができる。隣接する直線のピッチは、例えば２．０μｍとすることができる。
【００４０】
半導体装置７０において、絶縁膜８１が充填された貫通トレンチ８０が、半導体装置７０の一方の面７０ａから他方の面７０ｂに貫通しているため、半導体装置７０の一方の面７０ａ側からは端面８０ａが認識可能であり、半導体装置７０の他方の面７０ｂ側からは端面８０ｂが認識可能である。従って、貫通トレンチ８０の端面８０ａ及び８０ｂは、半導体装置７０の一方の面７０ａ近傍に形成されたトレンチ２４等と、半導体装置７０の他方の面７０ｂ近傍に形成されたコレクタ層２３等との位置合わせの際のアライメントマークとして使用することができる。
【００４１】
又、貫通トレンチ８０の端面８０ａ及び８０ｂは、所謂バーニアタイプのマークとして認識することができるため、端面８０ａ及び８０ｂを重ね合わせ検査用及び／又は位置ずれ量計測用のマークとして使用することができる。なお、所謂バーニアタイプのマークを用いて重ね合わせ検査及び／又は位置ずれ量計測を行う方法については周知であるため、ここではその説明を省略する。
【００４２】
［本発明の第３の実施の形態に係る半導体装置の製造方法］
本発明の第３の実施の形態に係る半導体装置の製造方法は、本発明の第１の実施の形態に係る半導体装置の製造方法と同様であるため、その説明は省略する。ただし、第１の実施の形態の図４に相当する工程において、開口部１２ｘの形状を、貫通トレンチ８０の端面８０ａ及び８０ｂの形状（所謂バーニアタイプのマーク）に対応させる必要がある。
【００４３】
本発明の第３の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏するが、更に、貫通トレンチ８０の端面８０ａ及び８０ｂは、所謂バーニアタイプのマークとして認識することができるため、端面８０ａ及び８０ｂを重ね合わせ検査用及び／又は位置ずれ量計測用のマークとして使用することができる。すなわち、半導体装置７０の一方の面７０ａ側の位置情報を転写した重ね合わせ検査用及び／又は位置ずれ量計測用のマーク上に、半導体装置７０の他方の面７０ｂの近傍に形成された部分の形状を重ね合わせることにより、半導体装置７０の一方の面７０ａの近傍に形成された部分と他方の面７０ｂの近傍に形成された部分との重ね合わせ検査や実際の位置ずれ量の計測をすることができる。
【００４４】
又、半導体装置７０の一方の面７０ａの近傍に形成された部分と、半導体装置７０の他方の面７０ｂの近傍に形成された部分との位置ずれ量を計測できるため、位置ずれによる電気特性異常をリジェクトすることができる。
【００４５】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態に係る半導体装置の概略の構成を例示する断面図である。
【図２】図１に示す半導体装置の貫通トレンチ部分のみを例示する平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。
【図１０】本発明の第２の実施の形態に係る半導体装置の概略の構成を例示する断面図である。
【図１１】図１０に示す半導体装置の貫通トレンチ部分のみを例示する平面図である。
【図１２】本発明の第３の実施の形態に係る半導体装置の概略の構成を例示する断面図である。
【図１３】図１２に示す半導体装置の貫通トレンチ部分のみを例示する平面図である。
【符号の説明】
【００４７】
１０，５０，７０  半導体装置
１０ａ  半導体装置１０の一方の面
１０ｂ  半導体装置１０の他方の面
１１  シリコン基板
１１ａ  シリコン基板１１の一方の面
１１ｂ  シリコン基板１１の他方の面
１２  絶縁膜
１２ｘ  開口部
２０  ＩＧＢＴ素子領域
２１  ドリフト層
２２  ベース層
２３  コレクタ層
２４，４０ｘ  トレンチ
２５  エミッタ層
３０  ＦＷＤ素子領域
３１  カソード層
３２  アノード層
３３  コレクタ層
４０，６０，８０  貫通トレンチ
４０ａ，４０ｂ  貫通トレンチ４０の端面
４１，４１ｘ，６１，８１  絶縁膜
５０ａ  半導体装置５０の一方の面
５０ｂ  半導体装置５０の他方の面
６０ａ，６０ｂ  貫通トレンチ４０の端面
７０ａ  半導体装置７０の一方の面
７０ｂ  半導体装置７０の他方の面
８０ａ，８０ｂ  貫通トレンチ４０の端面
Ｔ１  深さ
Ｔ２  厚さ
Ｗ  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図７】
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【図８】
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