(57)【要約】      （修正有）【課題】ゲート電極における寸法ばらつきの発生を抑制し、且つ寸法の細いゲート電極を形成し得る半導体装置の製造方法を提供する。【解決手段】基板５にゲート電極膜６０を形成する工程と、前記ゲート電極膜表面に反射防止膜８を形成する工程と、前記反射防止膜の表面にレジストパターン７を形成する工程と、前記レジストパターンにおけるエッチングレートが１００Å／分以下となるようにプラズマ中のイオンを引き込むための電極にバイアスパワーを印加し、且つ前記レジストパターンとは非反応性のガスを用いてプラズマを発生させて前記レジストパターンに照射する工程と、前記レジストパターンをマスクとして、前記反射防止膜および前記ゲート電極をエッチングする工程と、前記レジストパターンおよび反射防止膜を除去する工程と、を有する。【選択図】図４
2010062212.tif 000002
【特許請求の範囲】
【請求項１】
基板の片面側に少なくともゲート電極膜を形成するゲート電極膜形成工程と、
前記ゲート電極膜の前記基板とは反対側の表面に反射防止膜を形成する反射防止膜形成工程と、
前記反射防止膜の前記ゲート電極膜とは反対側の表面にレジストパターンを形成するレジストパターン形成工程と、
プラズマ中のイオンを引き込むための電極を有するエッチング装置を用い、前記レジストパターンにおけるエッチングレートが１００Å／分以下となるように前記プラズマ中のイオンを引き込むための電極にバイアスパワーを印加し、且つ前記レジストパターンとは非反応性のガスを用いてプラズマを発生させて前記レジストパターンに照射するプラズマ照射工程と、
プラズマ照射工程を経た前記レジストパターンをマスクとして、前記反射防止膜および前記ゲート電極をエッチングするエッチング工程と、
前記エッチング工程を経たレジストパターンおよび反射防止膜を除去するレジストパターンおよび反射防止膜除去工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記プラズマ中のイオンを引き込むための電極に印加されるバイアスパワーが、０Ｗ以上４０Ｗ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラズマ中に、前記レジストパターンと感光する波長を持った紫外光が含まれることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記レジストパターンがＫｒＦレジストおよびＡｒＦレジストから選択される少なくとも一種を用いて形成されていることを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、レジストパターンのライン・エッジ・ラフネス（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ／以下単に「ＬＥＲ」と称す場合がある）が低減された半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
その一つに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）基板上に形成されるＦＤ（Ｆｕｌｌ  Ｄｅｐｌｅｔｉｏｎ）型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｅｉｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の半導体装置が提案されている。該半導体装置では、半導体基板の表面に窪みが形成され、この窪みにゲート電極の一部が埋め込まれている。
【０００３】
ここで、ＭＯＳトランジスタのゲート電極形成において、ゲート電極をエッチングすることによる寸法変換差および寸法ばらつきは、トランジスタ特性を決める重要な特性である。
【０００４】
従来技術においては、ゲート電極のエッチングの際にマスクとなるレジストパターンの形状を、反射防止膜のエッチングガスの条件を変えることによって制御し、それによって上記寸法変換差を制御する方法が一般的であった。ゲート電極の寸法を細くする場合には、反射防止膜のエッチングガスとしてレジストとの反応性が高い酸素やフルオロカーボンガス等を用いてレジストを後退させ、こうして形成されたレジストパターンをマスクとしてゲート電極のエッチングを行う。逆にゲート電極の寸法を太くする場合は、Ｃｌ２ガス等を用いてレジストパターンの側壁にデポジション膜を堆積させて太くし、こうして形成されたレジストパターンをマスクとしてゲート電極のエッチングを行う。即ち、寸法変換差の特性は反射防止膜のエッチングガスによって大きく変動し、ガス種の選択が重要となる。
【０００５】
一方、前記寸法ばらつきについては、レジストパターンにＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生している場合、ゲート電極をエッチングする際に該ＬＥＲが転写され、その結果ゲート電極に寸法ばらつきが生じることとなる。従って、ゲート電極のエッチングに際しては、レジストパターンにおけるＬＥＲの発生を低減させることが求められる。
【０００６】
ここで、ＤＵＶレジストパターンを使ったドライエッチング工程を含む半導体装置の製造方法において、レジストパターンのファセッティングを回避し、同時に得られるパターン幅のパターン密度依存性を回避することを目的とした半導体装置の製造方法が開示されている。具体的には、レジストパターンを、ドライエッチング工程に先立って、非堆積性のガスを使ったプラズマに曝露し、レジスト表面に硬化層を形成する半導体装置の製造方法である（例えば、特許文献１参照）。しかし、当該製造方法によっても、レジストパターンにおけるＬＥＲの発生を抑制することはできず、ゲート電極の寸法ばらつきの問題は解決されていなかった。
【特許文献１】特開２０００−９１３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来においては、異方性エッチング装置を用いてゲート電極の寸法を細くする場合には、反射防止膜のエッチングの際に用いるガスとして、レジストとの化学反応性が強いガスを用い、レジストパターンを後退させる（細くする）方法が用いられていた。よって、エッチング特性は等方性が強くなり、レジストパターンの側壁方向に局所的なエッチング量の差が生じ、その結果レジストパターンにＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生するとの課題があった。
【０００８】
即ち、本発明の目的は、ゲート電極における寸法ばらつきの発生を抑制し、且つ寸法の細いゲート電極を形成し得る半導体装置の製造方法、およびゲート電極の寸法が細く且つゲート電極における寸法ばらつきの発生が抑制された半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【００１０】
即ち、請求項１に記載の半導体装置の製造方法は、基板の片面側に少なくともゲート電極膜を形成するゲート電極膜形成工程と、前記ゲート電極膜の前記基板とは反対側の表面に反射防止膜を形成する反射防止膜形成工程と、前記反射防止膜の前記ゲート電極膜とは反対側の表面にレジストパターンを形成するレジストパターン形成工程と、プラズマ中のイオンを引き込むための電極を有するエッチング装置を用い、前記レジストパターンにおけるエッチングレートが１００Å／分以下となるように前記プラズマ中のイオンを引き込むための電極にバイアスパワーを印加し、且つ前記レジストパターンとは非反応性のガスを用いてプラズマを発生させて前記レジストパターンに照射するプラズマ照射工程と、プラズマ照射工程を経た前記レジストパターンをマスクとして、前記反射防止膜および前記ゲート電極をエッチングするエッチング工程と、前記エッチング工程を経たレジストパターンおよび反射防止膜を除去するレジストパターンおよび反射防止膜除去工程と、を有することを特徴とする。
【００１１】
従来においては、異方性エッチング装置を用いてゲート電極の寸法を細くする場合には、反射防止膜のエッチングの際に用いるガスとして、レジストとの化学反応性が強いガスを用い、レジストパターンを後退させる（細くする）方法が用いられていた。よって、エッチング特性は等方性が強くなり、レジストパターンの側壁方向に局所的なエッチング量の差が生じ、その結果レジストパターンにＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生するとの課題があった。
また、前述の特許文献１に記載の半導体装置の製造方法においても、プラズマからレジストパターンにイオンが垂直入射するためにレジストパターンがエッチングされる。その結果、レジストパターンの側壁方向に局所的なエッチング量の差が生じ、レジストパターンにＬＥＲが発生するとの課題があった。
【００１２】
請求項１に記載の半導体装置の製造方法では、前述の通りプラズマ中のイオンを引き込むための電極で、レジストパターンにおけるエッチングレートが１００Å／分以下となるようにバイアスパワーが印加される。これは即ち、プラズマ中のイオンを引き込むための電極におけるバイアスパワーが、非常に低く印加されるか、または印加されない条件である。上記の通りバイアスパワーが低く印加されるかまたは印加されないことによって、プラズマからレジストパターンに垂直入射するイオンの量が抑制されるものと推察され、その結果、レジストパターンにおけるエッチングレートが１００Å／分以下に抑制されるものと推察される。レジストパターンのエッチングレートが１００Å／分以下に抑制されることで、該レジストパターンにはＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生せず、その結果ゲート電極における寸法ばらつきの発生が効果的に抑制される。
また、上記の通りプラズマからレジストパターンに垂直入射するイオンの量が抑制されることにより、レジストパターンにおいてスパッタリングによる膜減りが効果的に低減される。
更には、レジストパターンのチャージアップも抑制されるため、プラズマ照射工程を経たレジストパターンをマスクとして反射防止膜およびゲート電極をエッチングする際においても、電子シェーディング効果による形状異常の発生が効果的に防止される。
【００１３】
また、請求項１に記載の半導体装置の製造方法では、上記の通りプラズマからレジストパターンに垂直入射するイオンの量が抑制されてレジストパターンのエッチングが抑制されると共に、プラズマ中に含有される紫外光がレジストパターンに照射される。紫外光が照射されたレジストパターンは収縮して細くなる。即ち、上記方法によって形成されるレジストパターンは、エッチングのように除去されて細くなるのではなく、収縮によってＬＥＲの発生を伴うことなく効果的に細くすることができる。その結果、寸法の細いゲート電極を効果的に製造することができる。
【００１４】
請求項２に記載の半導体装置の製造方法は、請求項１の記載において、前記プラズマ中のイオンを引き込むための電極に印加されるバイアスパワーが、０Ｗ以上４０Ｗ以下であることを特徴とする。
【００１５】
請求項２に記載の半導体装置の製造方法では、プラズマ中のイオンを引き込むための電極に印加されるバイアスパワーを０Ｗ以上４０Ｗ以下に制御することにより、レジストパターンにおけるエッチングレートを１００Å／分以下となるよう調整することができる。これにより、前述の通り、プラズマからレジストパターンに垂直入射するイオンの量が抑制されるものと推察され、その結果、レジストパターンにはＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生せず、ゲート電極における寸法ばらつきの発生が効果的に抑制される。また、レジストパターンにおいてスパッタリングによる膜減りが効果的に低減される。
【００１６】
請求項３に記載の半導体装置の製造方法は、請求項１または請求項２の記載において、前記プラズマ中に、前記レジストパターンと感光する波長を持った紫外光が含まれることを特徴とする。
【００１７】
請求項３に記載の半導体装置の製造方法では、プラズマ中に含まれる紫外光がレジストパターンと感光する波長を持っていることにより、紫外光が照射されたレジストパターンをより効果的に収縮させて細くすることができる。即ち、上記方法によって形成されるレジストパターンは、エッチングのように除去されて細くなるのではなく、収縮によってＬＥＲの発生を伴うことなくより効果的に細くすることができる。その結果、寸法の細いゲート電極を効果的に製造することができる。
【００１８】
請求項４に記載の半導体装置の製造方法は、請求項１〜請求項３の何れか１項の記載において、前記レジストパターンがＫｒＦレジストおよびＡｒＦレジストから選択される少なくとも一種を用いて形成されていることを特徴とする。
【００１９】
請求項５に記載の半導体装置は、前記請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする。
【００２０】
請求項５に記載の半導体装置は、ゲート電極における寸法ばらつきの発生を抑制し、且つ寸法の細いゲート電極を製造することができる前記請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法によって製造されているため、ゲート電極の寸法が細く且つゲート電極における寸法ばらつきの発生が抑制された半導体装置が供給される。
【発明の効果】
【００２１】
本発明によれば、ゲート電極における寸法ばらつきの発生を抑制し、且つ寸法の細いゲート電極を形成し得る半導体装置の製造方法、およびゲート電極の寸法が細く且つゲート電極における寸法ばらつきの発生が抑制された半導体装置が提供される。
【発明を実施するための最良の形態】
【００２２】
＜半導体装置の製造方法＞
以下に、本発明の半導体装置の製造方法を実施するための最良の形態について、詳細に説明する。
【００２３】
本実施形態に係る半導体装置の製造方法は、
（１）基板の片面側に少なくともゲート電極膜を形成するゲート電極膜形成工程と、
（２）前記ゲート電極膜の前記基板とは反対側の表面に反射防止膜を形成する反射防止膜形成工程と、
（３）前記反射防止膜の前記ゲート電極膜とは反対側の表面にレジストパターンを形成するレジストパターン形成工程と、
（４）プラズマ中のイオンを引き込むための電極を有するエッチング装置を用い、前記レジストパターンにおけるエッチングレートが１００Å／分以下となるように前記プラズマ中のイオンを引き込むための電極にバイアスパワーを印加し、且つ前記レジストパターンとは非反応性のガスを用いてプラズマを発生させて前記レジストパターンに照射するプラズマ照射工程と、
（５）プラズマ照射工程を経た前記レジストパターンをマスクとして、前記反射防止膜および前記ゲート電極をエッチングするエッチング工程と、
（６）前記エッチング工程を経たレジストパターンおよび反射防止膜を除去するレジストパターンおよび反射防止膜除去工程と、を有することを特徴とする。
【００２４】
図１に示すように、従来における半導体装置の製造方法においては、ゲート絶縁膜４を有する基板５表面にゲート電極６Ｂを形成する場合、ゲート電極のエッチングの際にマスクとして用いられるレジストパターンにＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生する問題があったため、その結果ゲート電極６ＢにおけるエッジＥ部分に寸法ばらつきが発生するとの問題を有していた。
【００２５】
これに対し、本実施形態に係る半導体装置の製造方法では、前述の通りプラズマ中のイオンを引き込むための電極で、レジストパターンにおけるエッチングレートが１００Å／分以下となるようにバイアスパワーが印加される。これにより、プラズマからレジストパターンに垂直入射するイオンの量が抑制されるものと推察され、その結果、該レジストパターンにはＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生せず、ゲート電極における寸法ばらつきの発生が効果的に抑制される。
また、上記の通りプラズマからレジストパターンに垂直入射するイオンの量が抑制されることにより、レジストパターンにおいてスパッタリングによる膜減りが効果的に低減される。
更には、レジストパターンのチャージアップも抑制されるため、プラズマ照射工程を経たレジストパターンをマスクとして反射防止膜およびゲート電極をエッチングする際においても、電子シェーディング効果による形状異常の発生が効果的に防止される。
【００２６】
また、本実施形態に係る半導体装置の製造方法では、上記の通りプラズマからレジストパターンに垂直入射するイオンの量が抑制されてレジストパターンのエッチングが抑制されると共に、プラズマ中に含有される紫外光がレジストパターンに照射される。紫外光が照射されたレジストパターンは収縮して細くなる。即ち、上記方法によって形成されるレジストパターンは、エッチングのように除去されて細くなるのではなく、収縮によってＬＥＲの発生を伴うことなく効果的に細くすることができる。その結果、寸法の細いゲート電極を効果的に製造することができる。
【００２７】
尚、前記プラズマ中のイオンを引き込むための電極において、前記レジストパターンにおけるエッチングレートが１００Å／分を超えるようなバイアスパワーが印加される場合、レジストパターンにはＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）が発生し、ゲート電極における寸法ばらつきが発生する。更に、レジストパターンにおいては、スパッタリングによる膜減りが顕著に発生する。
前記プラズマ中のイオンを引き込むための電極に印加されるバイアスパワーは、更には前記レジストパターンにおけるエッチングレートが９５Å／分以下となるように調整することがより好ましく、８５Å／分以下となるように調整することが特に好ましい。
【００２８】
ここで、レジストパターンにおけるエッチングレートを１００Å／分以下となるよう調整する観点から、前記プラズマ中のイオンを引き込むための電極に印加されるバイアスパワーは、０Ｗ以上４０Ｗ以下に調整することが好ましく、０Ｗ以上３５Ｗ以下に調整することがより好ましく、０Ｗ以上３０Ｗ以下に調整することが特に好ましい。
【００２９】
また、紫外光が照射されたレジストパターンをより効果的に収縮させて細くする観点から、前記プラズマ中に含まれる紫外光は、前記レジストパターンと感光する波長を持っていることが好ましい。
【００３０】
次いで、本実施形態に係る半導体装置の製造方法を、図面により説明する。なお、重複する説明は省略する場合がある。
【００３１】
（１）ゲート電極膜形成工程
本実施形態に係る半導体装置の製造方法では、まず図２に示すごとく、基板５の片面側に少なくともゲート電極膜（ゲート電極を形成するための材料からなる膜）６０を形成する。尚、該ゲート電極膜６０は基板５との間にゲート絶縁膜４を介して形成されていてもよい。
【００３２】
上記基板５としては、例えば、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板）やＳｉ基板等を用いることができる。
【００３３】
上記ゲート絶縁膜４を形成する材料としては、ＳｉＯ２、ＳｉＯＮ等が挙げられる。
尚、ゲート絶縁膜４の形成は従来公知の方法により行うことができ、例えば、Ｏ２のみで酸化するドライ酸化、Ｈ２とＯ２とを高温で反応させてＨ２Ｏにより酸化するウェット酸化等の方法により形成することができる。
【００３４】
上記ゲート電極膜（ゲート電極を形成するための材料からなる膜）６０を形成する材料としては、ｐｏｌｙ−Ｓｉ，Ｐ  ｄｏｐｅ  ｐｏｌｙ−Ｓｉ，ＷＳｉｘ−Ｐｏｌｙｃｉｄｅ等が挙げられる。
尚、ゲート電極膜６０の形成は従来公知の方法により行うことができ、例えば、ＣＶＤ法等の方法により形成することができる。
【００３５】
（２）反射防止膜形成工程
次いで、本実施形態に係る半導体装置の製造方法では、図３に示すごとく、前記ゲート電極膜６０の前記基板５とは反対側の表面に反射防止膜８を形成する。
【００３６】
上記反射防止膜８を形成する材料としては、有機反射防止膜、ＳｉＯＮ、ＴｉＮ等が挙げられる。
尚、反射防止膜８の形成は従来公知の方法により行うことができ、例えば、有機反射防止膜の場合であれば回転塗布等の方法により、ＳｉＯＮを用いる場合であればＣＶＤ法等の方法により、ＴｉＮを用いる場合であればスパッタ方、ＣＶＤ法等の方法により形成することができる。
【００３７】
（３）レジストパターン形成工程
次いで、本実施形態に係る半導体装置の製造方法では、図４に示すごとく、前記反射防止膜８の前記ゲート電極膜６０とは反対側の表面にレジストパターン７を形成する。より具体的には、まず前記反射防止膜８の表面全面にレジストパターン７を形成するための材料からなる膜（レジスト膜）を形成し、次いで、該レジスト膜をパターニングすることによりレジストパターン７を形成する。
【００３８】
上記レジスト膜を形成する材料としては、ＫｒＦレジスト、ＡｒＦレジスト等が挙げられる。
尚、上記レジスト膜の形成は従来公知の方法により行うことができ、例えば、回転塗布法や、更に回転塗布後にレジスト溶剤を揮発させる為のベーキングを行う方法等の方法により形成することができる。
【００３９】
また、レジスト膜のパターニングは、リソグラフィ技術等の従来公知の方法により行うことができ、例えば、露光によってレジストを感光させ、現像によって感光したレジストを溶解して除去する等の方法により行うことができる。
【００４０】
（４）プラズマ照射工程
次いで、本実施形態に係る半導体装置の製造方法では、図４に示すごとく、プラズマ中のイオンを引き込むための電極を有するエッチング装置を用い、前記レジストパターン７におけるエッチングレートが１００Å／分以下となるように前記プラズマ中のイオンを引き込むための電極にバイアスパワーを印加し、且つ前記レジストパターン７とは非反応性のガスを用いてプラズマを発生させて前記レジストパターン７に照射する。
【００４１】
尚、上記エッチングレートの測定は以下の方法により行うことができる。
ＡＦＭ原子間力顕微鏡を用い、プラズマ照射を行ったレジストパターン７にプローブを接触させてプラズマ照射前のレジストパターン７からの変化量（膜減り量）を測定する。該レジストパターン７の変化量をプラズマ照射時間６０秒に換算した値がエッチングレートである。
【００４２】
ここで、上記プラズマ中のイオンを引き込むための電極を有するエッチング装置の具体例として、誘導結合型プラズマエッチャーを図９に示す。
図９に示す融合結合型プラズマエッチャーは、プラズマ中のイオンを引き込むための電極である下部電極１２を有しており、また該下部電極１２上にウェハステージ５０を有している。図９に示す融合結合型プラズマエッチャーでは、プラズマ照射される被照射体（即ち本実施形態に係る半導体装置の製造方法においては前記レジストパターン形成工程を経た基板５）を前記ウェハステージ５０に設置しプラズマ照射を行う。尚、前記レジストパターン７におけるエッチングレートが１００Å／分以下となるように、ＲＦバイアスジェネレータ１６から下部電極１２に印加するバイアスパワーを調整すると共に、アンテナ１４に高周波電力を印加させることによってプラズマを放電させる。より具体的には、前述の通り、上記下部電極１２に印加するバイアスパワーは０Ｗ以上４０Ｗ以下であることが好ましい。
【００４３】
また、上記誘導結合型プラズマエッチャーにおいては、前記レジストパターン７とは非反応性のガスを用いてレジストとの化学反応を抑制し、プラズマを発生させる。レジストパターン７とは非反応性のガスとしては、例えば、希ガス、Ｎ２ガス等が挙げられ、レジストパターン７のとして前述のＫｒＦレジストおよびＡｒＦレジストから選択される少なくとも一種を用いた場合には特に有効である。
【００４４】
（５）エッチング工程
次いで、本実施形態に係る半導体装置の製造方法では、図５に示すごとく、プラズマ照射工程を経た前記レジストパターン７をマスクとして、前記反射防止膜８および前記ゲート電極膜６０をエッチングする。
【００４５】
反射防止膜８およびゲート電極膜６０のエッチングは、従来公知の方法により行うことができ、例えば、プラズマ中のイオンおよびラジカルを反射防止膜８およびゲート電極膜６０へ入射させ、イオンによるスパッタリングとラジカルとの化学反応でエッチングを進行させる等の方法により行うことができる。
【００４６】
（６）レジストパターンおよび反射防止膜除去工程
次いで、本実施形態に係る半導体装置の製造方法では、図６に示すごとく、前記エッチング工程を経たレジストパターン７および反射防止膜８を除去する。
【００４７】
レジストパターン７および反射防止膜８の除去は、従来公知の方法により行うことができ、例えば、熱分解またはプラズマ化したオゾンまたは酸素を、レジストパターン７および反射防止膜８に照射し、化学反応によってレジストを除去するアッシング法等の方法により行うことができる。
以上のようにして、本実施形態に係る半導体装置の製造方法が行われる。
【００４８】
ここで、図７に「レジストパターンの寸法（初期１５０ｎｍ）に対するＨｅプラズマの放電時間依存性」の試験例を、図８に「レジストパターンのＬＥＲ発生度のＨｅプラズマの放電時間依存性」の試験例を示す。尚、プラズマの照射条件は以下の通りである。
（プラズマ照射条件）
装置：誘導結合型プラズマエッチャー
（ＡＬＬＩＡＮＣＥ９４００ＤＦＭ、ＬＡＭ  Ｒｅｓｅａｒｃｈ社製）
圧力：１０ｍＴ、ＴＣＰパワー：３００Ｗ、下部電極バイアスパワー：０Ｗ、
ガス：Ｈｅガス、ガス流量：１００ｓｃｃｍ、下部電極温度：６０℃
【００４９】
図７では、レジストパターンの寸法は放電時間１０秒までで約１０％細り、それ以降は飽和していることが分かる。一方図８では、レジストパターンのＬＥＲの発生は放電時間１０秒の時点で約２５％低減されており、それ以降は増加していることが分かる。これは、レジストパターンがプラズマ中の紫外光に感光した為に生じているものと推察される。
従って、本実施形態に係る半導体装置の製造方法においては、（４）プラズマ照射工程
におけるプラズマの照射時間は、１秒以上１０秒以下とすることが好ましい。
【実施例】
【００５０】
以上の本実施形態に係る半導体装置の製造方法に関し、実施例を挙げて更に説明する。
【００５１】
〔実施例１〕
前述の本実施形態に係る半導体装置の製造方法によって、ＫｒＦレジストを用いてレジストパターンを形成し、該レジストパターンに非反応性のガスを用いた以下の照射条件によりプラズマ照射を行った。
【００５２】
（プラズマ照射条件）
装置：誘導結合型プラズマエッチャー
（ＡＬＬＩＡＮＣＥ９４００ＤＦＭ、ＬＡＭ  Ｒｅｓｅａｒｃｈ社製）
圧力：１０ｍＴ、ＴＣＰパワー：３００Ｗ、下部電極バイアスパワー：０Ｗ、
ガス：Ｈｅガス、ガス流量：１００ｓｃｃｍ、下部電極温度：６０℃
照射時間：９０秒
（前述の通りプラズマ照射時間は１０秒以下であることが好ましいが、本実施例においてはストレス条件として９０秒の照射を行った。以下の実施例および比較例においても同様である。）
尚、エッチングレートは８１Å／分であった。
プラズマ照射後のレジストパターンについて、以下の方法により評価を行った。
【００５３】
〔評価方法〕
−レジストパターンの膜減り量−
ＡＦＭ原子間力顕微鏡を用い、レジストパターンにプローブを接触させてプラズマ照射前のレジストパターン（４０００Å）からの変化量（膜減り量）を測定した。結果を表１に示す。
（尚、該レジストパターンの膜減り量をプラズマ照射時間６０秒に換算した値が、前述のエッチングレートである。）
【００５４】
−レジストパターンの表面ラフネス−
ＡＦＭ原子間力顕微鏡を用い、レジストパターンにプローブを接触させて、表面粗さ（Ｒａ／Ｒｏｕｇｈｎｅｓｓ  Ａｖｅｒａｇｅ）を測定した。尚、測定は面積３００ｎｍ×３００ｎｍの範囲を間隔１ｎｍごとに行い、その平均値を求めた。結果を表１に示す。
【００５５】
〔比較例１〕
実施例１と同様にして形成したレジストパターンに、反応性のガスを用いた以下の照射条件によりプラズマ照射を行った。
【００５６】
（プラズマ照射条件）
装置：誘導結合型プラズマエッチャー
（ＡＬＬＩＡＮＣＥ９４００ＤＦＭ、ＬＡＭ  Ｒｅｓｅａｒｃｈ社製）
圧力：１０ｍＴ、ＴＣＰパワー：３００Ｗ、下部電極バイアスパワー：０Ｗ、
ガス：ＨＢｒガス、ガス流量：１００ｓｃｃｍ、下部電極温度：６０℃
照射時間：９０秒
尚、エッチングレートは１５３Å／分であった。
プラズマ照射後のレジストパターンについて、実施例１と同様の方法により評価を行った。結果を表１に示す。
【００５７】
〔比較例２〕
実施例１と同様にして形成したレジストパターンに、非反応性のガスを用いた以下の照射条件によりプラズマ照射を行った。
【００５８】
（プラズマ照射条件）
装置：誘導結合型プラズマエッチャー
（ＡＬＬＩＡＮＣＥ９４００ＤＦＭ、ＬＡＭ  Ｒｅｓｅａｒｃｈ社製）
圧力：１０ｍＴ、ＴＣＰパワー：３００Ｗ、下部電極バイアスパワー：１００Ｗ、
ガス：Ｈｅガス、ガス流量：１００ｓｃｃｍ、下部電極温度：６０℃
照射時間：９０秒
尚、エッチングレートは２５０Å／分であった。
プラズマ照射後のレジストパターンについて、実施例１と同様の方法により評価を行った。結果を表１に示す。
【００５９】
〔実施例２〕
実施例１と同様にして形成したレジストパターンに、非反応性のガスを用いた以下の照射条件によりプラズマ照射を行った。
【００６０】
（プラズマ照射条件）
装置：誘導結合型プラズマエッチャー
（ＡＬＬＩＡＮＣＥ９４００ＤＦＭ、ＬＡＭ  Ｒｅｓｅａｒｃｈ社製）
圧力：１０ｍＴ、ＴＣＰパワー：３００Ｗ、下部電極バイアスパワー：４０Ｗ、
ガス：Ｈｅガス、ガス流量：１００ｓｃｃｍ、下部電極温度：６０℃
照射時間：９０秒
尚、エッチングレートは９３Å／分であった。
プラズマ照射後のレジストパターンについて、実施例１と同様の方法により評価を行った。結果を表１に示す。
【００６１】
〔比較例３〕
実施例１と同様にして形成したレジストパターンに、非反応性のガスを用いた以下の照射条件によりプラズマ照射を行った。
【００６２】
（プラズマ照射条件）
装置：誘導結合型プラズマエッチャー
（ＡＬＬＩＡＮＣＥ９４００ＤＦＭ、ＬＡＭ  Ｒｅｓｅａｒｃｈ社製）
圧力：１０ｍＴ、ＴＣＰパワー：３００Ｗ、下部電極バイアスパワー：５５Ｗ、
ガス：Ｈｅガス、ガス流量：１００ｓｃｃｍ、下部電極温度：６０℃
照射時間：９０秒
尚、エッチングレートは１２６Å／分であった。
プラズマ照射後のレジストパターンについて、実施例１と同様の方法により評価を行った。結果を表１に示す。
【００６３】
【表１】
2010062212.tif 000003
【図面の簡単な説明】
【００６４】
【図１】従来における半導体装置の断面図である。
【図２】本発明の実施形態における半導体装置の製造方法において、基板の片面側にゲート電極膜を形成した状態を示す断面図である。
【図３】本発明の実施形態における半導体装置の製造方法において、反射防止膜を形成した状態を示す断面図である。
【図４】本発明の実施形態における半導体装置の製造方法において、レジストパターンを形成し且つプラズマを照射した状態を示す断面図である。
【図５】本発明の実施形態における半導体装置の製造方法において、反射防止膜およびゲート電極をエッチングした状態を示す断面図である。
【図６】本発明の実施形態における半導体装置の製造方法において、レジストパターンおよび反射防止膜を除去した状態を示す断面図である。
【図７】レジストパターンの寸法（初期１５０ｎｍ）に対するＨｅプラズマの放電時間依存性の試験結果を示すグラフである。
【図８】レジストパターンのＬＥＲ発生度のＨｅプラズマの放電時間依存の試験結果を示すグラフである。
【図９】誘導結合型プラズマエッチャーを示す概略構成図である。
【符号の説明】
【００６５】
４  ゲート絶縁膜
５  基板
６Ａ，６Ｂ  ゲート電極
７  レジストパターン
８  反射防止膜
１２  下部電極
１４  アンテナ
１６  ＲＦバイアスジェネレータ
５０  ウェハステージ
６０  ゲート電極膜
【図１】
2010062212.tif 000004
【図２】
2010062212.tif 000005
【図３】
2010062212.tif 000006
【図４】
2010062212.tif 000007
【図５】
2010062212.tif 000008
【図６】
2010062212.tif 000009
【図７】
2010062212.tif 000010
【図８】
2010062212.tif 000011
【図９】
2010062212.tif 000012