(57)【要約】【課題】メモリセルのセル電流がＷｏｒｓｔ、且つセンスアンプの動作限界がＷｏｒｓｔである組み合わせを回避するメモリ回路の提供。            【解決手段】  Ｔｒｕｅ／Ｂａｒの２本のビット線の差電位を増幅して読み出す方式のスタティックメモリ回路において、ビット線をセンスアンプ回路に接続する部分でビット線のセンスアンプへの繋ぎ方をＴｒｕｅ／Ｂａｒか、その逆のＢａｒ／Ｔｒｕｅかを選択する構成を備えている。【選択図】図１
2010027133.tif 000002
【特許請求の範囲】
【請求項１】
選択されたカラムのビット線の正転（Ｔｒｕｅ）と反転（Ｂａｒ）とを差動型のセンスアンプの端子の正転（Ｔｒｕｅ）と反転（Ｂａｒ）とにそれぞれ接続する順接続と、前記ビット線の正転（Ｔｒｕｅ）と反転（Ｂａｒ）とを前記差動型のセンスアンプの端子の反転（Ｂａｒ）と正転（Ｔｒｕｅ）とにそれぞれ接続する逆接続と、のうちの１方を選択する切替回路を備えた、ことを特徴とする半導体装置。
【請求項２】
複数のカラムに対して１つのＩＯ線を備え、
前記センスアンプは前記ＩＯ線に接続され、
前記複数のカラムのビット線のうち、選択されたカラムのビット線がオン状態のカラム選択回路を介して前記ＩＯ線に接続され、
前記切替回路は、前記ＩＯ線において、
前記ＩＯ線と前記複数のカラムのカラム選択回路との接続部と、
前記ＩＯ線と前記センスアンプとの接続部と、
の間に挿入されている、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＩＯ線において、前記センスアンプよりもビット線側に挿入され、前記センスアンプの動作に関連付けて前記センスアンプをビット線から切り離す制御を行うスイッチをさらに備え、
前記切替回路は、前記ＩＯ線において、
前記スイッチと前記ＩＯ線との接続部と、前記複数のカラムのカラム選択回路と前記ＩＯ線との接続部との間、又は、
前記スイッチと前記ＩＯ線との接続部と、前記センスアンプと前記ＩＯ線との接続部との間に挿入される、ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記切替回路は、前記ＩＯ線において、
前記複数のカラムのカラム選択回路と前記ＩＯ線との接続部と、
書き込みデータを出力するライトバッファと前記ＩＯ線との接続部と、
の間に挿入されている、ことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記切替回路は、前記複数のカラムのカラム選択回路と接続する側の前記ＩＯ線のＴｒｕｅとＢａｒにそれぞれ接続する第１、第２の端子と、
前記センスアンプ側の前記ＩＯ線のＴｒｕｅとＢａｒにそれぞれ接続する第３、第４の端子と、
を有し、
切替制御信号に基づき、
順接続の場合、前記第１、第２の端子を前記第３、第４の端子にストレート接続し、
逆接続の場合、前記第１、第２の端子を前記第４、第３の端子にクロス接続する、ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１端子と前記第３の端子との間、及び、前記第２端子と前記第４の端子との間にそれぞれ接続され、前記切替制御信号に基づき、順接続のときオン、逆接続のときオフする第１及び第２のスイッチと、
前記第１端子と前記第４の端子との間、前記第２端子と前記第３の端子との間にそれぞれ接続され、前記切替制御信号に基づき、逆接続のときオン、順接続のときオフする第３及び第４のスイッチと、を備えている、ことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記切替制御信号の値を保持する記憶素子を備えている、ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記記憶素子を複数の前記ＩＯ線に対応して複数備えている、ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記記憶素子が不揮発性記憶素子よりなり、
テストにより検出された、動作限界の低いビット線とセンスアンプの組み合わせを記憶する不揮発性記憶素子と、
前記不揮発性記憶素子に記憶されている情報に基づき、選択されたカラムのビット線の正転（Ｔｒｕｅ）と反転（Ｂａｒ）とを、前記差動型のセンスアンプの正転（Ｔｒｕｅ）と反転（Ｂａｒ）とに順接続するか、又は、前記差動型のセンスアンプの反転（Ｂａｒ）と正転（Ｔｒｕｅ）とに逆接続する、ことを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
テストにより検出された、動作限界の低いビット線とセンスアンプの組み合わせを記憶素子に記憶しておき、
前記記憶素子に記憶されている情報に基づき、選択されたカラムのビット線の正転（Ｔｒｕｅ）と反転（Ｂａｒ）とを、差動型のセンスアンプの正転（Ｔｒｕｅ）端子と反転（Ｂａｒ）端子に順接続するか、又は、前記差動型のセンスアンプの反転（Ｂａｒ）と正転（Ｔｒｕｅ）とに逆接続する、ことを特徴とする半導体装置の制御方法。
【請求項１１】
製品出荷前のテストにより、メモリセルとセンスアンプの組み合わせで、どの箇所で動作限界が低いかを検出し、検出した情報を、不揮発性記憶素子に記憶させる工程と、
出荷後の製品使用時に、前記不揮発性記憶素子に記憶されている情報を、メモリ回路に伝達し、メモリ回路の該当箇所で、前記不揮発性記憶素子に記憶されている情報に基づき、選択されたカラムのビット線の正転（Ｔｒｕｅ）と反転（Ｂａｒ）とを、差動型のセンスアンプの正転（Ｔｒｕｅ）端子と反転（Ｂａｒ）端子とに順接続するか、又は、前記差動型のセンスアンプの反転（Ｂａｒ）端子と正転（Ｔｒｕｅ）端子とに逆接続する工程を含む、ことを特徴とする請求項１０記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にメモリ回路の読み出し回路等に適用して好適な構成に関する。
【背景技術】
【０００２】
図５は、ＳＲＡＭ（スタティックランダムメモリ）回路の典型的な構成例を示す図である。図５に示されているように、ＳＲＡＭメモリセル１（フリップフロップ構成）は、ゲートがワード線３に接続されたＮチャネルＭＯＳトランジスタよりなるアクセストランジスタ（「アクセスＴｒ」とも表記される）２を介して、正転（Ｔｒｕｅ）／反転（Ｂａｒ）のビット線４（Ｔｒｕｅ／Ｂａｒのビット線対は「ビット線（Ｔ／Ｂ）」とも表記される）に接続される。ビット線４のＴｒｕｅ／Ｂａｒは、不図示のカラムデコーダで選択されるカラム選択回路（Ｙ  ｓｅｌｅｃｔｅｒ）５（「Ｙスイッチ」ともいう）を介してＴｒｕｅ／ＢａｒのＩＯ線６（Ｔｒｕｅ／ＢａｒのＩＯ線は「ＩＯ線（Ｔ／Ｂ）」とも表記される）に接続される。複数組のビット線（Ｔ／Ｂ）４のうち、カラム選択回路（Ｙ  ｓｅｌｅｃｔｅｒ）５がオンとされる１つのカラム（選択されたカラム）のビット線（Ｔ／Ｂ）４が、ＩＯ線（Ｔ／Ｂ）６と通電する。ワード線３は、不図示のＸアドレスデコーダで選択されるワード線に接続するワードドライバ（不図示）によってＨｉｇｈに駆動される。
【０００３】
ＩＯ線（Ｔ／Ｂ）６には差動型のセンスアンプ７が接続されている。センスアンプ７の出力は、ラッチ８に入力され、ラッチ８の出力（シングルエンド）はＲＡＭデータ出力端子に接続される。特に制限されないが、図５の例では、ラッチ８はＩＯ線（Ｔ／Ｂ）６のＴｒｕｅとＢａｒをそれぞれ一方の入力端子に入力し、他方のＮＡＮＤ回路の出力を他方の入力端子に入力する襷掛け接続された２つの２入力ＮＡＮＤ回路よりなるＳＲラッチで構成される。ＲＡＭデータ入力端子に入力が接続されたライトバッファ９の差動出力はＩＯ線（Ｔ／Ｂ）６に接続されている。また、ビット線４のＴｒｕｅとＢａｒにドレインがそれぞれ接続され、電源（プリチャージ電源電位）にソースが接続され、プリチャージ制御信号（Ｐｒｅｃｈａｒｇｅ）にゲートが接続されたＰチャネルＭＯＳトランジスタＰ１、Ｐ２はビット線（Ｔ／Ｂ）４のプリチャージ回路を構成しており、ビット線のＴｒｕｅとＢａｒ間に接続され、プリチャージ制御信号（Ｐｒｅｃｈａｒｇｅ）にゲートが接続されたＰチャネルＭＯＳトランジスタＰ３はビット線（Ｔ／Ｂ）４のイコライズ回路を構成している。また、ＩＯ線６のＴｒｕｅとＢａｒにドレインがそれぞれ接続され、電源電位（プリチャージ電源電位）にソースが接続され、プリチャージ制御信号（Ｐｒｅｃｈａｒｇｅ）にゲートが接続されたＰチャネルＭＯＳトランジスタＰ４、Ｐ５はＩＯ線（Ｔ／Ｂ）６のプリチャージ回路を構成し、ＩＯ線６のＴｒｕｅとＢａｒ間に接続され、プリチャージ制御信号（Ｐｒｅｃｈａｒｇｅ）にゲートが接続されたＰチャネルＭＯＳトランジスタＰ６はＩＯ線（Ｔ／Ｂ）６のイコライズ回路を構成している。ＩＯ線６のＴｒｕｅとＢａｒには、ビット線端部のカラム選択回路（Ｙ  ｓｅｌｅｃｔｅｒ）５群と接続する箇所と、ＩＯ線６のライトバッファ９、センスアンプ７が接続される箇所との間に、センスアンプ７の活性化を制御するセンスイネーブル信号（Ｓｅｎｓｅ  Ｅｎａｂｌｅ）の反転信号（Ｓｅｎｓｅ  Ｅｎａｂｌｅの上のバーは反転を表す）を入力しオン・オフ制御されるトランスファゲート（スイッチ）ＴＧＴ、ＴＧＢが挿入されている。
【０００４】
なお、図５において、ＳＲＡＭメモリセル１は、一方の出力が他方の入力に接続され、他方の出力が一方の入力に接続された、２つのインバータよりなるフリップフロップを備えた構成とされ、その構成は周知であることから、内部構成は図示されない。ＳＲＡＭメモリセル１が、例えば２つのアクセストランジスタを含め、６トランジスタ構成の場合、電源にソースが接続されたＰチャネルＭＯＳトランジスタ（負荷）と、ソースがＧＮＤに接続されドレインがＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートがＰチャネルＭＯＳトランジスタのゲートと共通接続されたＮチャネルＭＯＳトランジスタ（「ドライブトランジスタ」ともいう）よりなるインバータを２つ備え、２つのインバータのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの共通ドレインを２つのアクセストランジスタ２の一端にそれぞれ接続するとともに、一方のインバータのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの共通ゲートを他方のインバータのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの共通ドレインに襷掛接続した構成とされる。
【０００５】
データ読み出し時には、カラム選択回路（Ｙ  ｓｅｌｅｃｔｅｒ）５によりビット線を選択し、選択されたビット線（Ｔ／Ｂ）４がＩＯ線（Ｔ／Ｂ）６と通電する。ＩＯ線（Ｔ／Ｂ）６に接続されるセンスアンプ７でビット線（Ｔ／Ｂ）４の差電圧の差動増幅を行いラッチ８に出力し、ＲＡＭデータ出力端子から読み出しデータが出力される。なお、以下に説明される、クロック同期型のＳＲＡＭの全体構成については、例えば特許文献１（図１等）の記載が参照される。
【０００６】
クロック同期型のスタティックメモリ回路においては、クロックに同期して選択ワード線を立ち上げ、当該ワード線のゲートが接続されるメモリセルのアクセストランジスタ２をオンさせる。その結果、ビット線４のＴｒｕｅ線とＢａｒ線のうち一方がメモリセル１に保持されているデータの内容に応じてＧＮＤ（グランド）電位側に引かれる。すなわち、ビット線４のＴｒｕｅ線とＢａｒ線は、電源電位にプリチャージされており、選択ワード線に接続されたオン状態のアクセストランジスタ２、該アクセストランジスタ２とＧＮＤ間に接続されたメモリセル１内のオン状態のドライブトランジスタ（不図示）を介してＧＮＤ電位にディスチャージされる。この結果、ビット線４（該ビット線と通電するＩＯ線６）のＴｒｕｅ線とＢａｒ線で電位差が生じ、センスイネーブル信号（Ｓｅｎｓｅ  Ｅｎａｂｌｅ）が活性状態（Ｈｉｇｈレベル）のとき、ＩＯ線６の電位差を、センスアンプ７で差動増幅して、選択されたビット線（Ｔ／Ｂ）４に接続するメモリセルのデータを読み出し、ラッチ８でラッチされたデータがＲＡＭデータ出力端子に出力される。
【０００７】
なお、センスイネーブル信号（Ｓｅｎｓｅ  Ｅｎａｂｌｅ）の反転信号でオン・オフ制御されるトランスファゲートＴＧＴ、ＴＧＢは、センスイネーブル信号（Ｓｅｎｓｅ  Ｅｎａｂｌｅ）がＬｏｗレベルのときオンし、カラム選択回路５（Ｙ  Ｓｅｌｅｃｔｅｒ）で選択されたビット線（Ｔ／Ｂ）４の電位をＩＯ線６上のセンスアンプ７に伝達する。また、トランスファゲートＴＧＴ、ＴＧＢは、センスイネーブル信号（Ｓｅｎｓｅ  Ｅｎａｂｌｅ）がＨｉｇｈレベル（センスアンプ７はセンス増幅動作を行う）のときオフし、センスアンプ７は、ＩＯ線（Ｔ／Ｂ）６に伝達された選択カラムのビット線（Ｔ／Ｂ）４の電位を、ビット線（Ｔ／Ｂ）４から切り離された状態で差動増幅する。
【０００８】
ビット線（Ｔ／Ｂ）４は、例えば選択ワード線の立ち上がりの前にプリチャージ制御信号（Ｐｒｅｃｈａｒｇｅ）をＬｏｗレベルに設定し、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２をオンとすることで、電源電位にプリチャージされ、オン状態のＰチャネルＭＯＳトランジスタＰ３によりビット線４のＴｒｕｅとＢａｒのイコライズが行われる。また、ＩＯ線（Ｔ／Ｂ）６も、ＰチャネルＭＯＳトランジスタＰ４、Ｐ５、Ｐ６により、プリチャージ制御信号（Ｐｒｅｃｈａｒｇｅ）により、ビット線（Ｔ／Ｂ）４と同様にして（同一タイミングで）、プリチャージ、イコライズが行われる。
【０００９】
【特許文献１】特開平１１−２３８３８１号公報
【特許文献２】特開２００３−４５１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以下に本発明者による分析を与える。
【００１１】
近時、微細化技術の進展に伴い、トランジスタサイズが縮小している（例えば線幅６０ｎｍ時代の幕開け）。トランジスタの製造的なランダムばらつきによってメモリ回路の動作限界が大きく依存する。そして、ばらつき増大が歩留まりの低下に繋がる。
【００１２】
また、歩留まり低下を防ごうとすると、センスアンプの活性化のタイミングを遅らせざるをえず、アクセス時間等、メモリ回路の特性（スピード性能等）が犠牲となる。
【００１３】
メモリ回路の読み出し動作限界点の最悪条件（Ｗｏｒｓｔ）は、メモリセルのセル電流とセンスアンプの動作能力の掛け算で決まる（本発明者の分析による）。
【００１４】
つまり、
（Ａ）メモリセルのセル電流（ドライブトランジスタの駆動電流）がＷｏｒｓｔであり、且つ、（Ｂ）センスアンプの増幅能力がＷｏｒｓｔである、という条件に該当するメモリセル（ビット線）とセンスアンプの組み合わせの箇所にてデータの読み出しを行う時に、動作限界点が最も低下する。
【００１５】
したがって、メモリ回路全体としてみた動作限界は、（Ａ）メモリセルのセル電流がＷｏｒｓｔ、（Ｂ）センスアンプの増幅能力がＷｏｒｓｔの２つの条件に同時に該当する、メモリセル及びセンスアンプの箇所でのＷｏｒｓｔの動作限界点に律速される。例えば、図５において、左から２番目のカラムのビット線４のＴｒｕｅにアクセストランジスタ２を介して接続するドライブトランジスタの駆動能力がＷｏｒｓｔ、差動型センスアンプ７の差動回路のうち、ＩＯ線６のＴｒｕｅ側に接続する正転回路側の増幅能力がＷｏｒｓｔの場合、ビット線４のＴｒｕｅにアクセストランジスタ２を介して接続するドライブトランジスタの駆動能力は良好、差動型センスアンプ７の差動回路のうちＩＯ線６のＢａｒ側に接続する反転回路の増幅能力が良好、さらに他のカラムが全て良好であっても、メモリ回路全体としてみた動作限界は、Ｗｏｒｓｔのメモリセルとセンスアンプの組み合わせに制限される。
【００１６】
トランジスタのランダムばらつきが大きい場合、メモリセル：Ｗｏｒｓｔ、及び、センスアンプ：Ｗｏｒｓｔの相乗効果の影響が大となり、メモリ回路全体での動作領域が狭まる。例えばＳＨＭＯＯプロットにおけるＦＡＩＬ領域が増大しＰＡＳＳ領域（動作領域）が狭まる。結果として、歩留まり低下やスピード性能低下を招くことになる。
【００１７】
このように、トランジスタの隣接ばらつきが（微細化により隣接するトランジスタのばらつきが顕在化している）大きい場合、動作限界が削られ、歩留まり低下やスピード性能の低下を招くことになる。
【００１８】
なお、特許文献２には、センスアンプのオフセットをキャンセルするため、図６に示すように、センスアンプの出力データ（オフセット）をクロス接続してビット線対上のラッチ回路に伝達する構成が開示されている。図６において、イコライズ回路１２は差動型センスアンプ１１の入力ノードＮ１、ｂＮ１の間に接続される。ラッチ回路１３はノードＮ２、ｂＮ２の間に接続される。データ入れ替え回路１４はノードＮ１とノードｂＮ２の間及びノードｂＮ１とＮ２の間に接続される。切断回路１５はノードＮ１とノードＮ２の間及びノードｂＮ１とｂＮ２の間に接続される。差動型センスアンプ１１がオフセットを有している場合、オフセットチェックサイクル等において、イコライズ回路１２によってノードＮ１、ｂＮ１の電位を互いに等しくした後、差動型センスアンプ１１を動作させ、差動型センスアンプ１１の出力データ（オフセット情報）をラッチ回路１３にラッチする。その際、オフセットチェック信号ＯＣをＨｉｇｈとし（ｂＯＣをＬｏｗ）、データ入れ替え回路１４はノードＮ１とノードｂＮ２を電気的に接続し、且つ、ノードｂＮ１とノードＮ２を電気的に接続し、切断回路１５はノードＮ１とノードＮ２を電気的に切断し、且つ、ノードｂＮ１とノードｂＮ２を電気的に切断し（センスアンプイネーブル信号ＳＡＥＮがＨｉｇｈ）、ノードＮ１の出力データはノードｂＮ２に転送され、且つノードｂＮ１の出力データはノードＮ２に転送され、差動型センスアンプ１１の出力データを反転させたデータがラッチ回路１３にラッチされる。この後、オフセットチェック信号ＯＣをＬｏｗとし、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に切断し、且つ、ノードｂＮ１とノードＮ２を電気的に切断し、切断回路１５はノードＮ１とノードＮ２を電気的に接続し、且つ、ノードｂＮ１とノードｂＮ２を電気的に接続する（センスアンプイネーブル信号ＳＡＥＮがＬｏｗ）。ノードＮ２の出力データはノードＮ１に転送され、且つ、ノードｂＮ２の出力データはノードｂＮ１に転送され、差動型センスアンプ１１の出力データの値に対して逆の値を有するデータ、即ち、オフセットを低減するデータが差動型センスアンプ１１に入力される。
【００１９】
上記の通り、図６に示した構成は、差動型センスアンプ１１の出力（正転、反転）を入れ換えることで、差動型センスアンプ１１のオフセットを反転させたデータをビット線上のラッチ回路１３に伝達するものであり、上記課題として論じた、メモリセルのばらつきに対する考慮は全く為されていない。例えば、通常読み出し時等において、ビット線上に読み出されたメモリセルの読み出しデータは、センスアンプイネーブル信号ＳＡＥＮがＬｏｗのときオンするＰチャネルＭＯＳトランジスタＱＰ６、ＱＰ７を介してセンスアンプ１１側のノードＮ１、ｂＮ１に伝達される構成とされ、この場合、ビット線のノードＮ２、ｂＮ２はセンスアンプのノードＮ１、ｂＮ１に順接続される。すなわち、図６の構成は、上記したメモリセルがＷｏｒｓｔ及びセンスアンプがＷｏｒｓｔの箇所でのＷｏｒｓｔの動作限界がメモリ回路全体の動作限界に影響を及ぼすことに対して、何ら手立てが施されていない（本発明者による分析結果）。
【課題を解決するための手段】
【００２０】
本願で開示される発明は、概略以下の構成とされる。
【００２１】
本発明の１つの側面の装置において、メモリセルからのデータ読み出しを、Ｔｒｕｅ／Ｂａｒのビット線の差電位を増幅して読み出す方式のメモリ回路において、ビット線をセンスアンプ回路に接続する部分で、ビット線のセンスアンプへの繋ぎ方を、Ｔｒｕｅ／Ｂａｒか、その逆のＢａｒ／Ｔｒｕｅかを選択する。
【００２２】
本発明に係る方法においては、製品出荷前のテストにより、メモリセルとセンスアンプの組み合わせで、どの箇所で動作限界が低いかを検出し、検出した情報を、不揮発性記憶素子に記憶させる工程、及び、
出荷後の製品使用時等に、電源立ち上げ時に前記不揮発性記憶素子に記憶されている情報を、メモリ回路に伝達し、メモリ回路の該当箇所で、ビット線のセンスアンプへの繋ぎ方を切り替える工程を含む。
【発明の効果】
【００２３】
本発明によれば、メモリセルのセル電流がＷｏｒｓｔ、且つセンスアンプの動作限界がＷｏｒｓｔである組み合わせを回避することができる。この結果、トランジスタのばらつきによる歩留まり低下、デバイス特性の低下等を抑制することを可能としている。
【発明を実施するための最良の形態】
【００２４】
本発明の一つの態様においては、メモリセルからのデータ読み出しを正転（Ｔｒｕｅ）／反転（Ｂａｒ）のビット線の差電位を増幅して読み出す方式のスタティックメモリ回路において、ビット線をセンスアンプ回路に接続する部分におけるビット線のセンスアンプへの繋ぎを、正転（Ｔｒｕｅ）／反転（Ｂａｒ）の順接続、又は、反転（Ｂａｒ）／正転（Ｔｒｕｅ）の逆接続を選択する切替回路（１０）を備える。
【００２５】
本発明の一つの態様においては、複数のカラムに対して共通に１つのＩＯ線（６）を備え、センスアンプ（７）はＩＯ線（６）に接続され、複数のカラムのビット線のうち、選択されたカラムのビット線がオン状態のカラム選択回路（５）を介してＩＯ線（６）と通電する。切替回路（１０）は、ＩＯ線（６）において、複数のカラムのカラム選択回路（５）との接続部と、センスアンプ（７）との接続部との間の所定の位置に挿入されている。例えば、切替回路（１０）は、ＩＯ線（６）上、センスアンプ（７）とＩＯ線との接続部よりもビット線側でＩＯ線に挿入され、センスアンプ（７）の動作に関連付けてセンスアンプ（７）と選択されたカラムのビット線（４）とを切り離す制御を行うスイッチ（ＴＧＴ、ＴＧＢ）と、複数のカラム選択回路（５）とＩＯ線との接続部と、の間に挿入されている。
【００２６】
本発明の一つの態様においては、製品出荷前に機能確認テストを行う際に、テストの結果、動作限界が低いと判定されたセンスアンプに対して、フラグ（Ｆｌａｇ）を立てて、フラグ情報を、不揮発性記憶素子（例えばｅＦＵＳＥ（電気的プログラム可能ヒューズ）等）に書き込む。
【００２７】
本発明の一つの態様においては、例えば製品出荷後の製品使用前の電源立ち上げ時に、不揮発性記憶素子に書き込まれたデータを、スタティックメモリ回路に伝達させることにより、フラグが立っているセンスアンプがある箇所のビット線のＴｒｕｅ／Ｂａｒを繋ぎ替える。また、前記の手順でビット線の繋ぎ替えを行った後は、電源を立ち下げない限り、その状態を維持したまま、製品を使用することができる。以下実施例に即して説明する。
【実施例】
【００２８】
図１は、本発明の一実施例の構成を示す図である。図１において、図５と同一の構成要素には、同一の参照符号が付されている。図５と同一要素の説明は重複を回避するため適宜省略される。特に制限されないが、本実施例において、メモリ回路は、ＲＡＭマクロ本体として、ＬＳＩチップ内に搭載される。
【００２９】
本実施例において、メモリ回路は、図５と同様、ビット線４がＴｒｕｅとＢａｒで構成され、センスアンプ７が差動増幅型センス方式のセンスアンプで構成されたスタティックメモリ回路（ＲＡＭマクロ本体）からなる。本実施例においては、ビット線４とセンスアンプ７を接続する部分のＩＯ線（Ｔ／Ｂ）６において、通常接続（順接続）（Ｎｏｒｍａｌ）と、逆接続（ＴｒｕｅとＢａｒとが入れ替わる）を、切替制御信号ＮＯＲＭＡＬ／ＴＷＩＳＴによって切り替える切替回路１０を備えている。切替制御信号ＮＯＲＭＡＬ／ＴＷＩＳＴは、スタティックメモリ回路（ＲＡＭマクロ本体）の外部に配置されたｅＦＵＳＥなどの不揮発性記憶素子３０に書き込まれたデータ（フラグ情報）によって与えられる。特に制限されないが、本実施例においては、不揮発性記憶素子３０に書き込まれたデータ（フラグ情報）は、切替制御信号として、スイッチ２０の入力に供給される。スイッチ２０は、不揮発性記憶素子３０からの切替制御信号（フラグ情報）が例えばＨｉｇｈのときは、ＮＯＲＭＡＬにＨｉｇｈを出力し、スイッチＳＷ１、ＳＷ２をオン状態とする。また、このとき、スイッチ２０は、ＴＷＩＳＴをＬｏｗとし、スイッチＳＷ３、ＳＷ４はオフ状態とし、ノードＮ１をノードＮ３に接続し、ノードＮ２をノードＮ４に接続し、選択されたカラムのビット線４のＴｒｕｅとＢａｒとを、差動型センスアンプ７の端子ＴｒｕｅとＢａｒに順接続する（ストレート接続）。
【００３０】
スイッチ２０は、不揮発性記憶素子３０からの切替制御信号がＬｏｗのときは、ＴＷＩＳＴをＨｉｇｈ、ＮＯＲＭＡＬをＬｏｗとし、スイッチＳＷ３、ＳＷ４をオン状態とし、スイッチＳＷ１、ＳＷ２をオフ状態とし、ノードＮ１をノードＮ４に接続し、ノードＮ２をノードＮ３に接続し、選択されたカラムのビット線４のＴｒｕｅとＢａｒとを、差動型センスアンプ７の端子ＢａｒとＴｒｕｅに逆接続する（クロス接続）。なお、図１において、切替回路１０のノードＮ３、Ｎ４は、トランスファゲートＴＧＴ、ＴＧＢ（センスイネーブル信号（ＳｅｎｓｅＥｎａｂｌｅ）の反転信号でオン・オフされ、センスイネーブル信号がＨｉｇｈのときオフ、センスイネーブル信号がＬｏｗのときオンとされる）を介してセンスアンプ７に接続されているが、ＩＯ線６上での切替回路１０とトランスファゲートＴＧＴ、ＴＧＢの配置はかかる構成にのみ制限されるものでないことは勿論である。例えばトランスファゲートＴＧＴ、ＴＧＢは、ＩＯ線６上、切替回路１０のノードＮ１、Ｎ２側と、カラム選択回路（Ｙ  Ｓｅｌｅｃｔｏｒ）５との間に配置する構成としてもよい。
【００３１】
本実施例において、不揮発性記憶素子３０、スイッチ２０は、ＩＯ線（Ｔ／Ｂ）６に対して１組設けられている。複数のＩＯ線（Ｔ／Ｂ）６が配設される場合、複数組の不揮発性記憶素子３０、スイッチ２０が設けられる。本実施例において、不揮発性記憶素子３０は、ＲＡＭ本体マクロとともに、ＬＳＩチップに搭載される。
【００３２】
本実施例においては、上記した構成を用いて、スタティックメモリ回路を製品出荷前にテストする際、テストの結果、動作限界の低いビット線とセンスアンプ部の組み合わせにおいて、ビット線（Ｔ／Ｂ）４のＴｒｕｅとＢａｒを逆接続でセンスアンプ７に接続する。なお、図１において、IO線６のノードN3、N4
【００３３】
本実施例のスタティックメモリ回路においては、以下の作用効果を有する。
【００３４】
メモリ回路へのテストの結果を基に、ビット線−センスアンプ間の回路接続構成を切り替えることによってメモリ回路の動作マージンを向上し、歩留まりを改善する。前述したように、スタティックメモリのＲｅａｄ動作限界点のＷｏｒｓｔは、メモリセルのセル電流（ドライブトランジスタに流れる電流）とセンスアンプの動作能力の掛け算で決まることになる。つまり、メモリセルのセル電流がＷｏｒｓｔで、センスアンプの増幅能力がＷｏｒｓｔになるような組み合わせのメモリセルとセンスアンプの箇所でデータの読み出しを行う時に、動作限界点が最も低下する。メモリ回路全体としてみた動作限界点は、メモリセルがＷｏｒｓｔ、且つ、センスアンプがＷｏｒｓｔの箇所でのＷｏｒｓｔの動作限界点に律速される。
【００３５】
そして、トランジスタの製造的なランダムばらつき要素が大きい場合、メモリセル（Ｗｏｒｓｔ）とセンスアンプ（Ｗｏｒｓｔ）の相乗効果（掛け算で表現される）が、特に悪化する。
【００３６】
しかしながら、経験則等から、メモリセルのセル電流がＷｏｒｓｔであり、且つ、センスアンプの増幅能力がＷｏｒｓｔの組み合わせが発生する確率は、かなり低いといえる。
【００３７】
また、該当メモリセルのセル電流において、一方のノードのセル電流（例えばＴｒｕｅ側のビット線にアクセストランジスタを介して接続するドライブトランジスタの駆動電流）がＷｏｒｓｔである時、他方のノードのセル電流（例えばＢａｒ側のビット線にアクセストランジスタを介して接続するドライブトランジスタの駆動電流）が同じようにＷｏｒｓｔである可能性は高くはない。
【００３８】
また、センスアンプについても、一方（例えば正転側）のデータ読み出し（増幅能力）の動作限界が低い時、他方（例えば反転側）のデータ読み出し（増幅能力）の動作限界も同じように低いという可能性は低い。
【００３９】
したがって、（Ｗｏｒｓｔのセル電流のメモリセル）×（Ｗｏｒｓｔの増幅能力のセンスアンプ）が関係するビット線（Ｗｏｒｓｔのセル電流のメモリセルが接続するビット線）において、ビット線とセンスアンプを繋ぐ箇所で、ビット線のＴｒｕｅとＢａｒを入れ替えることで、メモリセルのセル電流がＷｏｒｓｔで、且つ、センスアンプの動作限界がＷｏｒｓｔである組み合わせを回避することができる。
【００４０】
その結果、本実施例によれば、トランジスタのランダムばらつき要素による影響を低減させ、メモリ回路の動作限界点の向上を可能とし、歩留まりの改善が期待される。
【００４１】
切替回路１０でクロス接続した場合（ノードＮ１とＮ４を接続、ノードＮ２とＮ３を接続）、ビット線のＢａｒとＴｒｕｅが、センスアンプ７の端子ＴｒｕｅとＢａｒに逆接続されるほか、ビット線のＢａｒとＴｒｕｅが、ライトバッファ９の差動出力ＴｒｕｅとＢａｒに逆接続される。したがって、データ書き込み時に、ＲＡＭデータ入力端子からの書き込みデータを受けるライトバッファ９の差動出力ＴｒｕｅとＢａｒから、クロス接続の切替回路１０を介して選択ビット線４のＢａｒとＴｒｕｅに出力され、選択メモリセルに書き込まれる。該メモリセルに書き込まれたデータを読み出す場合、ビット線４のＴｒｕｅとＢａｒの信号をセンスアンプ７のＢａｒとＴｒｕｅでそれぞれ受けて差動増幅するため、ＲＡＭデータ出力端子に出力される読み出しデータは、ＲＡＭデータ入力端子からライトバッファ９に入力された書き込みデータと同じ論理値となる。
【００４２】
図２は、本実施例テスト方法を説明するための流れ図である。図１の切替回路１０において、ビット線のＴｒｕｅとＢａｒをストレート接続した通常状態で、低電源電圧から電圧を段階的に上昇させながら、メモリ回路の動作テストを行う（ステップＳ１１）。すなわち、与えられた電源電圧でデータを書き込んだあと読み出し期待値（書き込みデータ）と比較しパス／フェイル判定を行う。
【００４３】
高い電源電圧でもＦＡＩＬするビット線とセンスアンプ部の組み合わせのＩＯ部（センスアンプ部）を検出した場合、該ＩＯ線に対応する不揮発性記憶素子３０にフラグ情報をオンに書き込む（ステップＳ１２）。前述したように、複数のＩＯ線６に対して複数の不揮発性記憶素子３０がそれぞれ設けられており、テスタによるテストの結果、例えば高い電源電圧でＦＡＩＬするカラムアドレスが接続するＩＯ線の揮発性記憶素子３０にフラグ情報をオンに書き込む。
【００４４】
不揮発性記憶素子３０からのフラグ情報がメモリ回路（ＲＡＭマクロ本体）に伝達され、当該ＦＡＩＬ箇所のＩＯ部のビット線をクロス接続に切り替える。ビット線をクロス接続に切替えた状態で、再度ＳＲＡＭの動作確認テストを行う。これによりパスした場合、動作限界が改善していることが確認される（ステップＳ１３）。
【００４５】
製品出荷後、不揮発性記憶素子３０にフラグ情報が記憶されており、電源オン時等に、不揮発性記憶素子３０のフラグ情報がメモリ回路（ＲＡＭマクロ本体）に伝達され、フラグ情報がＯＮに書き込まれた不揮発性記憶素子３０に対応するＩＯ線６の切替回路１０に対して、クロス接続への切替を指示する切替制御信号が伝達され、切替回路１０において、Ｔｒｕｅ／Ｂａｒのクロス接続への切替えが行われる（ステップＳ２１）。
【００４６】
動作限界の低いＩＯ部（センスアンプ部）のみ、ビット線のＴｒｕｅ／Ｂａｒの接続が入れ替わっている状態を電源オンの間維持される（ステップＳ２２）。この結果、動作限界が改善された状態で製品を使用することを可能としている。
【００４７】
図３は、図１の切替スイッチ１０の構成の具体例を示す図である。図３（Ａ）に示す例では、図１のＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の各スイッチは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるＣＭＯＳトランスファゲート（ＣＭＯＳスイッチ）で構成されている。切替制御信号ＮＯＲＭＡＬがＨｉｇｈ（ＴＷＩＳＴがＬｏｗ）のとき、ＣＭＯＳスイッチＳＷ１、ＳＷ２がオンし、ＣＭＯＳスイッチＳＷ３、ＳＷ４はオフする。切替制御信号ＮＯＲＭＡＬがＬｏｗ（ＴＷＩＳＴがＨｉｇｈ）のとき、ＣＭＯＳスイッチＳＷ３、ＳＷ４がオンし、ＣＭＯＳスイッチＳＷ１、ＳＷ２はオフする。
【００４８】
なお、センスアンプは、ソースが共通接続され電流源トランジスタＮ１３に接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２と、ソースが電源に接続されドレインがＮＭＯＳトランジスタＮ１１、Ｎ１２のドレインに接続されたＰＭＯＳトランジスタＰ１１、Ｐ１２を備え、ＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ１１の共通接続されたゲートは、ＮＭＯＳトランジスタＮ１２、ＰＭＯＳトランジスタＰ１２の共通接続されたドレインに接続されるとともにＩＯ線のＢａｒに接続され、ＮＭＯＳトランジスタＮ１２、ＰＭＯＳトランジスタＰ１２の共通接続されたゲートは、ＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ１１の共通接続されたドレインに接続されるとともにＩＯ線のＴｒｕｅに接続されている。
【００４９】
図３（Ｂ）に示す例では、図１のＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の各スイッチは、ＰＭＯＳトランジスタで構成されている。切替制御信号／ＮＯＲＭＡＬ（ＮＯＲＭＡＬの反転信号）がＬｏｗ（／ＴＷＩＳＴがＨｉｇｈ）のとき、スイッチＳＷ１、ＳＷ２がオンし、スイッチＳＷ３、ＳＷ４はオフする。切替制御信号／ＮＯＲＭＡＬがＨｉｇｈ（／ＴＷＩＳＴがＬｏｗ）のとき、スイッチＳＷ３、ＳＷ４がオンし、スイッチＳＷ１、ＳＷ２はオフする。
【００５０】
図４は、本発明の一実施例におけるテストの実行を説明するための図である。メモリ回路は、メモリセルアレイ部１００、番地指定回路（ロウデコーダ、カラムデコーダ）１０１、制御部１０２、読み書き回路（「ＩＯ部」ともいう）１０３を備えている。
【００５１】
読み書き回路（ＩＯ部）１０３は、図１のＩＯ線６に接続される切替回路１０、センスアンプ７、ラッチ８、ライトバッファ９を備え、データ入力端子ＤＩ（図１のＲＡＭデータ入力端子）、データ出力端子ＤＯ（図１のＲＡＭデータ出力端子）、切替制御信号を入力する制御端子Ｃを備えている。各ＩＯ部に対応して、図１の不揮発性記憶素子（ｅｆｕｓｅ）３０を備えている。図４に示す例では、簡単のため、メモリセルアレイ１００は、１２本のワード線を備え、１６本のビット（Ｔ／Ｂ）線を備えており、４つのカラム（０、１、２、３）に対して１つのＩＯ部（センスアンプ）を備え、４つのＩＯ部（センスアンプ）に対して４つの不揮発性記憶素子（ｅｆｕｓｅ）３０を備えている。
【００５２】
出荷前のテスト時に、テスタ４０は、ＳＲＡＭメモリのテストの結果、センスアンプの動作限界が低いと判定されたＩＯ部に対応する不揮発性記憶素子３０にフラグ−ＯＮ情報（切替オンを表す情報であり、例えば論理１）を書き込み、不揮発性記憶素子３０に記憶されてる情報に基づき、ＩＯ部単位にセンスアンプに接続するビット線の切り替えを制御する。製品出荷後は、電源がオンとされる間、不揮発性記憶素子３０に記憶されてる情報がＳＲＡＭメモリに伝達され、ビット線の順接続、クロス接続がＩＯ部単位に制御される。
【００５３】
例えば図４の右端の読み書き回路（「ＩＯ部」ともいう）１０３４に接続する４つのカラムのうち、例えば「４７」の番地で示すメモリセルに接続するビット線の動作限界が低いと判定された場合、テスタ４０から不揮発性記憶素子３０４にフラグ−ＯＮ情報を書き込む。不揮発性記憶素子３０４のフラグ−ＯＮ情報に基づき、読み書き回路（「ＩＯ部」ともいう）１０３４内の切替回路１０（図１参照）はその接続をクロス接続に設定し、ビット線４のＴｒｕｅとＢａｒを、センスアンプ７が接続するＩＯ線６のＢａｒとＴｒｕｅに逆接続する。この状態で、再度テストを行い、動作限界が改善した場合（テスト結果がパスの場合）、製品出荷される。製品出荷後、読み書き回路（「ＩＯ部」ともいう）１０３４では、不揮発性記憶素子３０４に書き込まれたフラグ−ＯＮ情報に基づき、図１の切替回路１０をストレート接続からクロス接続に切り替え、ビット線のＴｒｕｅとＢａｒをセンスアンプ７が接続するＩＯ線６のＢａｒとＴｒｕｅに逆接続した状態で使用される。この場合、図４の右端の読み書き回路（「ＩＯ部」ともいう）１０３４に接続する４つのカラムの全てのビット線のＴｒｕｅとＢａｒがセンスアンプ７、ライトアンプ９と逆接続することになるが、ＴｒｕｅとＢａｒでメモリセルＷｏｒｓｔ、センスアンプＷｏｒｓｔが重なる確率は相対的に低いとしてよいことから、ビット線のＴｒｕｅとＢａｒの逆接続で、それまで良好であって動作限界が下がるカラムが新たに生じる可能性は低いと考えてよい。
【００５４】
なお、図４において、テスタ４０の代わりに、図示されないＢＩＳＴ（Ｂｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路でテストを行うようにしてもよいことは勿論である。この場合、ＢＩＳＴ回路において、製品出荷後において、所定の動作周波数、電源電圧等でテスト（Ｒｅａｄ−Ａｆｔｅｒ−Ｗｒｉｔｅ）を行い、ＦＡＩＬしたＩＯ部の属するプログラム可能な不揮発性記憶素子３０にフラグ−ＯＮ情報を設定するようにしてもよい。
【００５５】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の手順を説明する図である。
【図３】（Ａ）、（Ｂ）は図１の切替回路の構成を示す図である。
【図４】本発明を説明するための図である。
【図５】典型的なＳＲＡＭメモリの構成を示す図である。
【図６】特許文献２構成を示す図である。
【符号の説明】
【００５７】
１  メモリセル
２  アクセストランジスタ
３  ワード線
４  ビット線（Ｔ／Ｂ）
５  カラム選択回路
６  ＩＯ線（Ｔ／Ｂ）
７  センスアンプ
８  ラッチ
９  ライトバッファ
１０  切替回路
１１  差動型センスアンプ
１２  イコライズ回路
１３  ラッチ回路
１４  データ入れ替え回路
１５  切断回路
２０  スイッチ
３０  不揮発性記憶素子
４０  テスタ
１００  メモリセルアレイ部
１０１  番地指定回路
１０２  制御部
１０３  読み書き回路
【図１】
2010027133.tif 000003
【図２】
2010027133.tif 000004
【図３】
2010027133.tif 000005
【図４】
2010027133.tif 000006
【図５】
2010027133.tif 000007
【図６】
2010027133.tif 000008