(57)【要約】【課題】ＥＳＤサージ耐量を向上できるようにする。【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。【選択図】図１
2010212726.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層（１）を有した基板と、
前記半導体層の表層部に形成された第２導電型のベース領域（７）と、
前記ベース領域の表層部に形成された第１導電型のソース領域（８）と、
前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型のドレイン領域（５）と、
前記ソース領域と前記ドレイン領域との間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
前記ソース領域に接続されたソース電極（１３）と、
前記ドレイン領域に接続されたドレイン電極（１４）とを備えてなり、
前記ドレイン領域はゲート電極下部まで入り込むように構成されておらず、
さらに、前記半導体層の表層部には、前記ドレイン領域と前記ベース領域との間に配置されると共に前記ドレイン領域を囲むように配置された第１導電型領域（６）が備えられており、
前記第１導電型領域は、前記半導体層よりも高濃度で形成され、前記ドレイン領域に近づくほど高濃度となるように構成されており、
前記第１導電型領域は、該第１導電型領域のうち前記ドレイン領域に接する部分における不純物濃度が５×１０１６〜２×１０１７ｃｍ−３になっていることを特徴とする半導体装置。
【請求項２】
前記第１導電型領域と前記ベース領域との間には、前記第１導電型領域よりも低濃度な領域が存在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型領域よりも低濃度な領域における不純物濃度が１×１０１５〜１×１０１６ｃｍ−３程度になっていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース領域の下部に接するように第２導電型領域（９）が備えられており、該第２導電型領域は前記ベース領域よりも高濃度に構成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２導電型領域は、前記チャネル領域を避けるように配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ベース領域の表層部には、前記ソース領域に隣接配置され、前記ソース領域と共に前記ソース電極に接続される第２導電型のコンタクト領域（９）が備えられており、
前記コンタクト領域は、前記ベース領域よりも高濃度で形成され、かつ、前記ソース領域の下部まで入り込むように構成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項７】
前記コンタクト領域は、前記半導体層の表面のうち、前記ソース領域を挟んで前記ドレイン領域とは反対側において前記ソース電極と接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１導電型の半導体層（１）を有した基板のうち、前記半導体層の表層部に第１導電型領域（６）を形成する工程と、
前記第１導電型領域を含む前記半導体層の上に、前記第１導電型領域上の一部と前記半導体層上の一部において部分的に開口するＬＯＣＯＳ酸化膜（４）を形成する工程と、
前記半導体層のうち前記ＬＯＣＯＳ酸化膜（４）が開口した部分にゲート絶縁膜（１０）を形成する工程と、
前記ＬＯＣＯＳ酸化膜上を含み、前記ゲート絶縁膜上にゲート電極（１１）を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表層部に第２導電型のベース領域（７）を形成する工程と、
前記ベース領域内に、前記ベース領域よりも高濃度の第２導電型のコンタクト領域（９）を形成する工程と、
前記ベース領域内に、第１導電型のソース領域（８）を形成すると共に、前記第１導電型領域内に、該第１導電型領域よりも高濃度な第１導電型のドレイン領域（５）を形成する工程と、
前記ゲート電極上を含み、前記基板の上部に層間絶縁膜（１２）を形成する工程と、
前記層間絶縁膜を介して、前記ソース領域および前記コンタクト領域に電気的に接続されるソース電極（１３）を形成すると共に、前記ドレイン領域に電気的に接続されるドレイン電極（１４）を形成する工程と、を含んでおり、
前記第１導電型領域を形成する工程を第１導電型不純物のイオン注入によって行い、該第１導電型不純物のドーズ量を１×１０１４ｃｍ−２以下であって、２×１０１３ｃｍ−２以上に設定することを特徴とする半導体装置の製造方法
【請求項９】
前記第１導電型領域の深さを２〜４μｍとすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ＬＯＣＯＳ酸化膜を形成する工程よりも前に、前記第１導電型領域を形成する工程を行うことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記ベース領域を形成する工程よりも後に、前記コンタクト領域を形成する工程を行うことを特徴とする請求項８乃至１０に記載の半導体装置の製造方法。
【請求項１２】
前記コンタクト領域を形成する工程を第２導電型不純物のイオン注入によって行い、該第２導電型不純物のドーズ量を２×１０１５ｃｍ−２以上に設定することを特徴とする請求項８乃至１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記コンタクト領域を形成する工程を高加速イオン注入によって行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記コンタクト領域の深さを１μｍ以下とすることを特徴とする請求項８乃至１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記基板の前記半導体層にＣＭＯＳを形成する場合において、該ＣＭＯＳの隣接し合うセル間に配置される第１導電型のウェル領域の形成工程と、前記第１導電型領域の形成工程とを共用することを特徴とする請求項８乃至１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
前記基板として、半導体基板（２）上に絶縁膜（３）を介して前記半導体層が形成されてなるＳＯＩ基板を用いることを特徴とする請求項８乃至１５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳＦＥＴ（ＬＤＭＯＳ）に関する。
【背景技術】
【０００２】
一般的にパワー素子は数万〜数十万の小さなＬＤＭＯＳが並列に接続された構成となっており、これらのＬＤＭＯＳを同時に動作させることで、出力を得ている。
【０００３】
しかしながら、ＥＳＤ（エレクトロ    スタティック    ディスチャージ；静電気）サージのように瞬間的に大電流が流れようとする場合、すべてのＬＤＭＯＳが均一の電流を流すわけではないため、一部のＬＤＭＯＳに局所的に大電流が流れ、素子破壊が生じたり、素子に接続された配線が溶断されたりするという問題がある。
【０００４】
このため、ＥＳＤサージ耐量の向上が要望され、特に、自動車用の応用分野では１０ｋＶ／ｍｍ２程度という高いＥＳＤサージ耐量が要望されている。このＥＳＤサージ耐量を向上するため、従来ではＩＣチップの外部にコンデンサ等の外付け素子を付加する方法を採用しているが、このような方法ではコストアップが避けられない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１５１８７５
【特許文献２】特開平４−２７３１６５
【特許文献３】特開平１１−３３０３８３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記点に鑑みて、ＥＳＤサージ耐量を向上できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するべく、本発明者らは以下の検討を行った。
【０００８】
ＥＳＤサージ時の電流の不均一は、例えば、チップ上の電極抵抗のバラツキ等が要因となって発生する。すなわち、ワイヤボンド部から近いほど配線抵抗が小さく電流が流れ易くなるのに対して、遠いほど配線抵抗が大きく電流が流れ難くなるため、電流の不均一を発生させるのである。
【０００９】
このような要因を考慮に入れ、図１３に示すＥＳＤサージ発生回路５０ａを３セルのＬＤＭＯＳ５１ａ、５１ｂ、５１ｃが備えられたＬＤＭＯＳチップ５０ｂに接続した回路、すなわち、高電圧発生回路に３セルのＬＤＭＯＳ５１ａ〜５１ｃを接続し、各ＬＤＭＯＳ５１ａ〜５１ｃのドレイン端子間に、ワイヤボンド部からの距離に応じた配線抵抗に相当する抵抗５２、５３を配置した回路を想定した。
【００１０】
このサージ発生回路５０ａでは、スイッチ５４をオンさせると、高圧電源５５から電力が供給され、コンデンサ５６が充電される。そして、スイッチ５４をオフした後、スイッチ５７をオンさせると、３セルのＬＤＭＯＳ５１ａ〜５１ｃそれぞれに電流が流れる。このとき、回路内にＬ負荷５８が含まれているため、３セルのＬＤＭＯＳ５１ａ〜５１ｃに大電流が流れることになる。
【００１１】
そして、このような回路を用いてシミュレーション解析を行ったところ、各ＭＯＳＦＥＴ５１ａ〜５１ｃのドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ３、及び各ＭＯＳＦＥＴ５１ａ〜５１ｃのドレイン電圧Ｖｄ１、Ｖｄ２、Ｖｄ３は、図１４のように表された。
【００１２】
この図から判るように、電流集中が開始したときから、電源供給ラインに直接接続されたＬＤＭＯＳ５１ａに流れるドレイン電流Ｉｄ１が急激に増大しているのに対し、抵抗５２、５３を介して電源供給ラインに接続されたＬＤＭＯＳ５１ｂ、５１ｃに流れるドレイン電流Ｉｄ２、Ｉｄ３は減少している。
【００１３】
これは、図１５に示すように、ＬＤＭＯＳの電流電圧特性が負性抵抗特性を有しており、電流集中開始時点において、図の上向き矢印で示すように電流の大きなＬＤＭＯＳ５１ａが負性抵抗領域に入り正帰還がかかってドレイン電圧を低下させる反面、図の下向き矢印で示すようにＬＤＭＯＳ５１ｂ、５１ｃが負性抵抗領域に入っていないためドレイン電圧の低下に伴ってドレイン電流を低下させるからである。
【００１４】
この負性抵抗特性は、ＰＮジャンクションに形成される空乏層幅が変わらないのにも関わらず、ドレイン電流を増大させようとし、ソース−ドレイン間電圧が減少するために発生する。すなわち、ソース−ドレイン間電圧はソース−ドレイン間における電界強度の積分値に相当するが、ドレイン電流が大電流になる時には電界強度が低下するため、ソース−ドレイン間電圧が減少し、負性抵抗特性となる。シミュレーションにより、ドレイン電流が２０Ａの場合と２００Ａの場合とについて、電界強度分布の変化を調べたところ、図１６（ａ）、（ｂ）に示す結果が得られた。また、図１６（ａ）、（ｂ）のＡ−Ａ′部での電界強度を示すと図１７のようになった。この結果からも、ドレイン電流が増大すると、ソース−ドレイン間における電界強度の積分値（面積）に相当するソース−ドレイン間電圧が減少し、負性抵抗特性を発生させることが判る。
【００１５】
このようにＬＤＭＯＳの電流電圧特性が図１５に示す負性抵抗特性を有していることから、ＬＤＭＯＳ５１ａに関しては抵抗が負の状態にあるので、電流が流れるほど電圧が小さくなり、ますます電流が流れるようになるのに対し、負性抵抗に入っていないＬＤＭＯＳ５１ｂ、５１ｃに関しては抵抗が正の状態にあるので、電流が減少する。
【００１６】
このため、ＬＤＭＯＳ５１ａに電流集中が生じ、ＬＤＭＯＳ５１ａが素子破壊されたり、ＬＤＭＯＳ５１ａが接続される配線が溶断されたりするのである。
【００１７】
そこで、本発明者らは、上記負性抵抗特性を改善すれば、局所的な電流集中を防止でき、ＥＳＤサージ耐量の向上が図れると考え、負性抵抗特性改善についての検討を行った。
【００１８】
上述したように、負性抵抗特性は、ＰＮジャンクションに形成される空乏層幅が変わらないのにも関わらず、ドレイン電流を増大させようとするために発生する。従って、ＰＮジャンクションに形成される空乏層幅が稼げる構造、つまりドレイン領域近傍において空乏層が延びにくくなる構造とすることにより、負性抵抗特性を改善できると考えられる。
【００１９】
そして、試行錯誤の結果、上記条件を満たす構造として図１８に示すＬＤＭＯＳを考え出すに至った。
【００２０】
このＬＤＭＯＳは、ドレイン領域がｎ型領域６で囲まれた構成となっており、ドレイン領域５を中心として、ドレイン領域５に近づくに連れてｎ型領域６のｎ型不純物濃度が濃くなる構造となっている。
【００２１】
このような構造のＬＤＭＯＳについて、ｎ型領域６の濃度、具体的にはｎ型領域６の表面部における不純物濃度（以下、表面濃度という）を変化させ、負性抵抗特性がどのように変化するかをシミュレーション解析により調べた。その結果を図１９に示す。但し、このシミュレーションでは、ｎ型領域６の表面濃度を図２０の斜線部で示す範囲内、具体的にはｎ型領域６を設けていない場合と同等の表面濃度から表面濃度が２×１０１７ｃｍ−３程度までの範囲内で変化させ、基板表面から２μｍの深さのところが表面濃度の１／１０の濃度となるような拡散条件として上記解析を行っている。
【００２２】
この結果を見てみると、負性抵抗特性に２つの変曲点１、２が存在していることが分かる。これら２つの変曲点１、２の一方は、ソース領域８とベース領域７及びドリフト領域（ｎ型基板１）によって形成される寄生トランジスタがオンしてしまうために生じていると考えられ、他方は高電界領域の広がりがドレイン領域５に達するために生じていると考えられる。
【００２３】
そこで、２つの変曲点１、２の要因を分析するため、図２１に示すように、図１８に示したＬＤＭＯＳのソース領域８を削除してダイオード構造とし、このダイオード構造の負性抵抗特性を調べたところ、図２２に示す結果が得られた。
【００２４】
この結果から明らかなように、ダイオード構造においては負性抵抗特性の変曲点２しか存在していない。このことから、２つの変曲点１、２のうち変曲点１が寄生トランジスタに起因して発生していたことが判る。
【００２５】
そして、残る一方の変曲点２の変化を見てみると、ｎ型領域の表面濃度が濃くなるほど変曲点２が上昇していることが判る。すなわち、表面濃度を濃くするほど負性抵抗領域に入る電流値が増加し、負性抵抗領域に入りにくくなるようにできるのである。
【００２６】
従って、ｎ型領域６の表面濃度を濃くすることにより、一部のＬＤＭＯＳが負性抵抗領域に入り局所的に高電流が流れてしまうことを防止でき、ＥＳＤサージ耐量を向上することが可能となる。
【００２７】
一方、残る一方の変曲点２は、高電界領域の広がりがドレイン領域５に達するために生じていると考えられる。この高電界領域の広がり方について調べるため、図２３（ａ）に示すように、ｎ型領域６の表面濃度を所定値（ここでは、５×１０１６ｃｍ−３）とし、ドレイン電流値を変化させて電界強度分布を調べた。その結果、図２３（ｂ）に示す結果が得られた。なお、図２３（ｂ）の電界強度分布の横軸は、図２３（ｃ）に示すダイオード構造の横方向に相当する。
【００２８】
この図から判るように、高電界領域はドレイン電流が増加するに連れて広がりを増す。このため、ＥＳＤサージ時に発生しうるドレイン電流を見込んで、ドレイン電流がＥＳＤサージ時と同等若しくはそれより大きくなる際（例えば、２００Ａ）に高電界領域がドレイン領域に達するようにすれば、ＥＳＤサージ時においても一部のＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
【００２９】
以上説明したように、ｎ型領域の表面濃度が濃くなるようにすることで、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増加させることができ、さらに、ドレイン電流がＥＳＤサージ時と同等若しくはそれより大きくなる際に高電界領域がドレイン領域に達するようにｎ型領域の表面濃度を設定すれば、よりＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
【００３０】
そして、さらに、寄生トランジスタがオンし難い構造のＬＤＭＯＳとすれば、寄生トランジスタに起因して発生する変曲点１も改善することができ、よりＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
【００３１】
そこで、請求項１に記載の発明では、第１導電型の半導体層（１）を有した基板と、半導体層の表層部に形成された第２導電型のベース領域（７）と、ベース領域の表層部に形成された第１導電型のソース領域（８）と、半導体層の表層部において、ベース領域から離間するように配置された第１導電型のドレイン領域（５）と、ソース領域とドレイン領域との間に位置するベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、ソース領域に接続されたソース電極（１３）と、ドレイン領域に接続されたドレイン電極（１４）とを備えてなり、また、ドレイン領域は、ゲート電極下部まで入り込むように構成されておらず、さらに、半導体層の表層部には、ドレイン領域とベース領域との間に配置されると共にドレイン領域を囲むように配置された第１導電型領域（６）が備えられ、第１導電型領域は、半導体層よりも高濃度で形成され、ドレイン領域に近づくほど高濃度となるように構成されており、第１導電型領域は、該第１導電型領域の表面部分のうちドレイン領域に接する部分における不純物濃度が５×１０１６〜２×１０１７ｃｍ−３になっていることを特徴としている。
【００３２】
このように、ドレイン領域とベース領域との間に、半導体層よりも高濃度で形成され、ドレイン領域に近づくほど高濃度となる第１導電型領域を配置すれば、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増加させることができ、ＥＳＤサージ耐量を向上させることができる。
【００３３】
なお、第１導電型領域とベース領域とが接触していても良いが、請求項２に示すように第１導電型領域とベース領域の間に第１導電型領域よりも低濃度とされた領域が存在していても良い。この場合、請求項３に示すように第１導電型領域よりも低濃度とされた領域の不純物濃度は１×１０１５〜１×１０１６ｃｍ−３となる。
【００３４】
請求項４に記載の発明においては、ソース領域の下部に接するように第２導電型領域（９）が備えられており、該第２導電型領域はベース領域よりも高濃度に構成されていることを特徴としている。
【００３５】
このような構成の第２導電型領域を備えることにより、寄生トランジスタがオンし難くなるようにできる。これにより、よりＬＤＭＯＳが負性抵抗領域に入ることを防止でき、さらにＥＳＤサージ耐量を向上させることができる。
【００３６】
この場合、請求項５に示すように、チャネル領域を避けるように第２導電型領域を配置するのが好ましい。
【００３７】
請求項６に記載の発明においては、ベース領域の表層部には、ソース領域に隣接配置され、ソース領域と共にソース電極に接続される第２導電型のコンタクト領域（９）が備えられており、コンタクト領域は、ベース領域よりも高濃度で形成され、かつ、ソース領域の下部まで入り込むように構成されていることを特徴としている。このように、請求項４に示した第２導電型領域をベースコンタクト用のコンタクト領域で構成することも可能である。
【００３８】
請求項８に記載の発明においては、第１導電型の半導体層（１）を有した基板のうち、半導体層の表層部に第１導電型領域（６）を形成する工程と、第１導電型領域を含む半導体層の上に、第１導電型領域上の一部と半導体層上の一部において部分的に開口するＬＯＣＯＳ酸化膜（４）を形成する工程と、半導体層のうちＬＯＣＯＳ酸化膜（４）が開口した部分にゲート絶縁膜（１０）を形成する工程と、ＬＯＣＯＳ酸化膜上を含み、ゲート絶縁膜上にゲート電極（１１）を形成する工程と、ゲート電極をマスクとして、半導体層の表層部に第２導電型のベース領域（７）を形成する工程と、ベース領域内に、ベース領域よりも高濃度の第２導電型のコンタクト領域（９）を形成する工程と、ベース領域内に、第１導電型のソース領域（８）を形成すると共に、第１導電型領域内に、該第１導電型領域よりも高濃度な第１導電型のドレイン領域（５）を形成する工程と、ゲート電極上を含み、基板の上部に層間絶縁膜（１２）を形成する工程と、層間絶縁膜を介して、ソース領域およびコンタクト領域に電気的に接続されるソース電極（１３）を形成すると共に、ドレイン領域に電気的に接続されるドレイン電極（１４）を形成する工程と、を含んでおり、第１導電型領域を形成する工程を第１導電型不純物のイオン注入によって行い、該第１導電型不純物のドーズ量を１×１０１４ｃｍ−２以下であって、２×１０１３ｃｍ−２以上に設定することを特徴としている。このような工程により、請求項６や請求項７に示す半導体装置を製造することができる。
【００３９】
又、第１導電型不純物のドーズ量を１×１０１４ｃｍ−２以下に設定することにより、第１導電型領域の濃度をサステイン特性が確実に正になる程度にすることができる。
【００４０】
そして、第１導電型不純物のドーズ量を２×１０１３ｃｍ−２以上に設定することにより、第１導電型領域の濃度を第１導電型領域内で広がる空乏層がドレイン領域に達してしまわない程度にできる。
【００４１】
請求項９に記載の発明では、第１導電型領域の深さを２〜４μｍとすることを特徴としている。このように、第１導電型領域を２μｍ以上とすることで、ＬＯＣＯＳ酸化膜への不純物の吸い上げによるＬＯＣＯＳ酸化膜界面の不安定を防止できる。また、第１導電型領域を４μｍ以下とすることで、ソース・ドレイン間隔の増大によるオン抵抗の増大を防止できる。
【００４２】
請求項１０に記載の発明では、ＬＯＣＯＳ酸化膜を形成する工程よりも前に、第１導電型領域を形成する工程を行うことを特徴としている。このように、ＬＯＣＯＳ酸化膜形成を第１導電型領域の形成後に行うことで、ＬＯＣＯＳ酸化膜形成時の熱も第１導電型領域の拡散に利用することができる。
【００４３】
請求項１１に記載の発明では、ベース領域を形成する工程よりも後に、コンタクト領域を形成する工程を行うことを特徴としている。このようにすることで、ベース領域の形成時の熱によって、コンタクト領域が拡散し過ぎることを防止することができる。なお、このコンタクト領域を形成する工程では、例えば請求項１２に示されるように、第２導電型不純物のドーズ量が２×１０１５ｃｍ−２以上に設定される。また、請求項１４に示されるように、例えばコンタクト領域の深さが１μｍ以下に設定される。
【００４４】
請求項１３に記載の発明では、コンタクト領域を形成する工程を高加速イオン注入によって行うことを特徴としている。このようにすれば、半導体層の表面よりも深い位置にコンタクト領域が形成され、第１導電型領域の濃度を高くしてもチャネル部分の濃度を低く抑えることができるという効果が得られる。
【００４５】
請求項１５に記載の発明では、基板の半導体層にＣＭＯＳを形成する場合において、ＣＭＯＳの隣接し合うセル間に配置される第１導電型のウェル領域の形成工程と、第１導電型領域の形成工程とを共用することを特徴としている。このように、ＣＭＯＳの形成工程と共用することで、製造工程の簡略化を図ることができる。
【００４６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態におけるＬＤＭＯＳの断面構造を示す図である。
【図２】図１のＡ−Ａ′部分における濃度プロファイルを示す図である。
【図３】図１に示すＬＤＭＯＳのブレークダウン時における電流電圧特性を示す図である。
【図４】図１に示すＬＤＭＯＳを用いて、ドレイン電流及びドレイン電圧をシミュレーション解析した時の図である。
【図５】図１に示すＬＤＭＯＳの製造工程を示す図である。
【図６】図５に続くＬＤＭＯＳの製造工程を示す図である。
【図７】図６に続くＬＤＭＯＳの製造工程を示す図である。
【図８】図７に続くＬＤＭＯＳの製造工程を示す図である。
【図９】他の実施形態に示すＬＤＭＯＳの断面構造を示す図である。
【図１０】他の実施形態に示すＬＤＭＯＳの断面構造を示す図である。
【図１１】他の実施形態に示すＬＤＭＯＳの断面構造を示す図である。
【図１２】他の実施形態に示すＬＤＭＯＳと共に形成するＭＯＳトランジスタの断面構造を示す図である。
【図１３】ＥＳＤサージ時を想定した回路図である。
【図１４】図１３に示す回路を用いてドレイン電流及びドレイン電圧をシミュレーション解析した時の図である。
【図１５】ＬＤＭＯＳの負性抵抗特性を説明するための図である。
【図１６】電流値を変えて電界強度分布の変化を調べた時の図である。
【図１７】図１６のＡ−Ａ′部における電界強度を示す図である。
【図１８】本発明者らが考えたＬＤＭＯＳの断面構造を示す図である。
【図１９】ｎ型領域の濃度変化と負性抵抗特性との関係を調べた図である。
【図２０】図１９に示すｎ型領域の濃度変化の範囲を説明した図である。
【図２１】図１８に示すＬＤＭＯＳからソース領域を削除したダイオード構造を示す図である。
【図２２】図２１に示すダイオード構造の負性抵抗特性を示す図である。
【図２３】ドレイン電流値を変化させて電界強度分布を調べた時の図である。
【発明を実施するための最良の形態】
【００４８】
（第１実施形態）
図１に、本発明の一実施形態を適用したＬＤＭＯＳの断面構造を示す。以下、図１に基づいて本実施形態におけるＬＤＭＯＳの構成について説明する。
【００４９】
ＬＤＭＯＳは、シリコンからなるｎ型基板（半導体層）１とｐ型基板２とがシリコン酸化膜からなる絶縁膜３を介して貼り合わされたＳＯＩ基板上に形成されている。
【００５０】
ｎ型基板１は不純物濃度が１×１０１５〜１×１０１６ｃｍ−３程度で構成されており、ｎ型基板１の表面には絶縁膜４が形成されている。ｎ型基板１の表層部には、この絶縁膜４と接するように、高濃度とされたｎ＋型ドレイン領域５が形成されている。そして、このｎ＋型ドレイン領域５を囲むようにｎ型領域６が形成されている。このｎ型領域６は絶縁膜４の下部にまで入り込んでおり、ｎ＋型ドレイン領域５を中心としてｎ＋型ドレイン領域５に近づくほど濃度が濃くなるように構成されている。
【００５１】
また、ｎ型基板１の表層部には、ｐ型ベース領域７が形成されている。このｐ型領域は、絶縁膜の端部近傍で終端している。なお、ｐ型ベース領域７は部分的に深さが深くされており、この深くされた領域がディープベース層として働くようになっている。
【００５２】
このｐ型ベース領域７の表層部には、絶縁膜４から離間するようにｎ＋型ソース領域８が形成されている。さらに、ｐ型ベース領域７の表層部には、ｎ＋型ソース領域８と接するようにｐ＋型コンタクト領域９が形成されている。このｐ＋型コンタクト領域９は、ｎ＋型ソース領域８を挟んでｎ＋型ドレイン領域５の反対側に配置され、ｎ＋型ソース領域８の下層部にまで入り込んだ構成となっている。
【００５３】
ｎ＋型ソース領域８とｎ＋型ドレイン領域５（絶縁膜）の間に挟まれたｐ型ベース領域７の表面上にはゲート絶縁膜１０が配置されており、このゲート絶縁膜１０上にゲート電極１１が備えられている。このような構成により、ゲート電極１１の下部に位置するｐ＋型ベース領域７の表層部をチャネル領域にすると共に、ｎ型基板１をｎ型ドリフト領域として、ＭＯＳ動作を行うようになっている。
【００５４】
また、ゲート電極１１を覆うように層間絶縁膜１２が配置され、この層間絶縁膜１２上にソース電極１３及びドレイン電極１４がパターニングされている。そして、層間絶縁膜１２に形成されたコンタクトホールを介して、ソース電極１３はｎ＋型ソース領域８及びｐ＋型コンタクト領域９と接続され、ドレイン電極１４はｎ＋型ドレイン領域５と接続されている。
【００５５】
なお、図示しないが、ソース電極１３及びドレイン電極１４等を覆うように、ＳＯＩ基板表面は保護膜等で覆われている。
【００５６】
続いて、図２に、図１のＡ−Ａ′部分における濃度プロファイルを示し、ＬＤＭＯＳの各構成要素の濃度関係について説明する。
【００５７】
図２に示すように、ｎ＋型ソース領域８及びｎ＋型ドレイン領域５では、ｎ型不純物濃度が非常に高くなっている。これに対し、ｎ型領域６では、ｎ＋型ソース領域８やｎ＋型ドレイン領域５ほど濃度が高くなってはいないが、ｎ型基板１の濃度より高くされ、ｎ＋型ドレイン領域５に近づくに連れて順にｎ型不純物濃度が高くなるように構成されている。具体的には、ｎ型領域６のうちｎ＋型ドレイン領域５に接する部分における表面濃度が例えば５×１０１６〜２×１０１７ｃｍ−３となるように、ｎ型領域６に濃度勾配を持たせた構成としている。
【００５８】
つまり、本実施形態のＬＤＭＯＳでは、ｎ＋型ドレイン領域５を囲むようにｎ型基板１より高濃度なｎ型領域６を形成しており、さらに、ドレイン電流がＥＳＤサージ時と同等若しくはそれより大きくなる際に高電界領域がｎ＋型ドレイン領域５に達するような構成としている。
【００５９】
このように、ｎ型基板１より高濃度なｎ型領域６をｎ＋型ドレイン領域５を囲むように形成することにより、大電流なドレイン電流が流れようとしても高電界領域が広がり難くなるようにでき、ソース−ドレイン間における電界強度の積分値に相当するソース−ドレイン間電圧を高いまま維持することが可能になる。
【００６０】
このため、ＥＳＤサージ時に生じる高電界領域の広がりがｎ＋型ドレイン領域５に達するために生じるソース−ドレイン間電圧の減少を防止することができ、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増加させることができる。これにより、上記した２つの変曲点の一方を改善することができ、ＥＳＤサージ時においても一部のＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
【００６１】
さらに、ドレイン電流がＥＳＤサージ時と同等若しくはそれより大きくなる際に高電界領域がｎ＋型ドレイン領域５に達するようにｎ型領域６の不純物濃度を調節することにより、ｎ型領域６を濃くし過ぎることなく、ＬＤＭＯＳが負性抵抗領域に入るときの電流値を増加させることができる。
【００６２】
一方、本実施形態におけるＬＤＭＯＳでは、ｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むように形成している。より詳しくは、ｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込み、かつチャネル領域までは入り込まないようにしている。つまり、チャネル領域が形成される際に、ｐ＋型コンタクト領域９による影響が無い程度までｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにしている。
【００６３】
このような構成とすることにより、ｎ＋型ソース領域８とｐ型ベース領域７の間に高濃度なｐ＋型領域が配置されることになり、ｎ＋型ソース領域８とｐ型ベース領域７及びｎ型基板１（ｎ型ドリフト領域）とによって形成されるＮＰＮ寄生トランジスタがオンし難くなるようにできる。
【００６４】
これにより、寄生トランジスタがオンしてしまわない構造のＬＤＭＯＳとすれば、寄生トランジスタに起因して発生する変曲点も改善することができ、よりＬＤＭＯＳが負性抵抗領域に入ることを防止できる。
【００６５】
このような構成のＬＤＭＯＳについてブレークダウン時における電流電圧（Ｖｄ−Ｉｄ）特性を調べたところ、図３に示されるように、ＥＳＤサージ時において発生しうるドレイン電流Ｉｄの最大値が２００Ａ以下であると想定すると、この範囲内においてはドレイン電流Ｉｄが高くなっても電圧Ｖｄが低くならない特性が得られた。すなわち、負性抵抗領域に入る電流値が２００Ａ程度若しくはそれ以上となる特性が得られた。
【００６６】
そして、上記構成のＬＤＭＯＳについて、上記図１３に示すように３セルのＬＤＭＯＳを構成し、シミュレーション解析を行ったところ、各ＬＤＭＯＳ５１ａ〜５１ｃのドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ３、及び各ＬＤＭＯＳ５１ａ〜５１ｃのドレイン電圧Ｖｄ１、Ｖｄ２、Ｖｄ３は、図４のように表された。
【００６７】
この図から判るように、電源供給ラインに直接接続されたＬＤＭＯＳ５４ａに流れるドレイン電流Ｉｄ１も、抵抗５５、５６を介して電源供給ラインに接続されたＬＤＭＯＳ５４ｂ、５４ｃに流れるドレイン電流Ｉｄ２、Ｉｄ３もほぼ同等の値を示しており、ドレイン電流Ｉｄ１のみが急激に上昇しているということはない。また、ドレイン電圧を見てみても、ドレイン電流Ｉｄ１〜Ｉｄ３が上昇しているのに反して落ち込んではいない。
【００６８】
このように、上記構成とすることにより、ＬＤＭＯＳのＥＳＤサージ耐量を向上することができる。
【００６９】
なお、本実施形態におけるＬＤＭＯＳは、従来のＬＤＭＯＳに対してｎ型領域６とｐ＋型コンタクト領域９を形成していることが異なるが、これらの領域は、ｎ型基板１表面に不純物をイオン注入したり、固相拡散させたりすることにより形成される。これらｎ型領域６とｐ＋型コンタクト領域９をどのタイミングで形成してもよいが、ｎ型領域６に関しては長時間熱拡散させる必要があることから、好ましくはｎ型ドレイン領域５やｎ型ソース領域８、ｐ＋型コンタクト領域９よりも先に形成するほうがよい。
【００７０】
図５〜図８に本実施形態に示すＬＤＭＯＳの製造工程の一例を示し、これらの図に基づいてＬＤＭＯＳの製造方法を説明する。なお、ここでは、ＬＤＭＯＳと他の素子領域とを絶縁分離するトレンチ等についても図示して説明する。
【００７１】
〔図５（ａ）に示す工程〕まず、ｐ型基板２上に酸化膜等の絶縁膜３とｎ−型エピ層（もしくはｎ型基板）１が備えられたＳＯＩ基板を用意する。ここでは、例えば、ｎ−型エピ層１のｎ型不純物濃度が１×１０１５ｃｍ−３、厚さが約１０μｍ、酸化膜３の厚さが約２μｍのものを用いる。
【００７２】
〔図５（ｂ）に示す工程〕ｎ−型エピ層１に対してフォトエッチングを行い、絶縁膜３に達するトレンチ２０を形成する。そして、トレンチ２０の内壁面を含みｎ−型エピ層１の表面を熱酸化し、トレンチ内壁面を熱酸化膜２１で覆う。この後、トレンチ２０の内部を埋め込むようにポリシリコン膜２２を堆積させることで、トレンチ２０による素子分離領域を形成する。
【００７３】
〔図５（ｃ）に示す工程〕ＬＤＭＯＳの外周部領域にｐ型不純物、例えばボロンを選択的にイオン注入したのち、続いて、ｎ−型エピ層１の表層部に選択的にｎ型不純物、例えばリンをドーズ量２×１０１３〜１×１０１４ｃｍ−２の範囲でイオン注入する。これにより、ｐ型不純物注入層２３およびｎ型不純物注入層２４が形成される。
【００７４】
このとき、ｎ型不純物のドーズ量を１×１０１４ｃｍ−２以下としているためサステイン特性が確実に正になるようにすることができ、２×１０１３ｃｍ−２以上としているため図１に示すｎ型領域６内で広がる空乏層がｎ＋型ドレイン層５に達してしまわないようにすることができる。
【００７５】
なお、ＳＯＩ基板中にＬＤＭＯＳと共に複合ＩＣを形成する際には、この工程におけるｐ型不純物のイオン注入の際に、複合ＩＣのＣＭＯＳ部におけるＰウェル領域形成のためのｐ型不純物のイオン注入も共用する。
【００７６】
〔図６（ａ）に示す工程〕熱処理を行い、図５（ｃ）に示す工程で注入されたｐ型不純物およびｎ型不純物を共に熱拡散させる。これにより、各不純物注入層２３、２４内の不純物が拡散し、ｐウェル領域２５およびｎ型領域６が形成される。このとき、ｎ型不純物の拡散深さを浅くすると後工程（図６（ｂ）参照）で形成するＬＯＣＯＳ酸化膜４への不純物の吸い上げによってＬＯＣＯＳ酸化膜界面が不安定になり、一方、深くすると横方向への広がり分を見込んだ広いソース・ドレイン間隔に設定しなければならずオン抵抗を増大させることになるため、拡散深さが２〜４μｍ程度となるようにするのが好ましい。なお、素子の耐圧はｎ型領域６の幅で調整されることから、要求される耐圧に合わせてｎ型領域６の幅が調整される。
【００７７】
〔図６（ｂ）に示す工程〕酸化膜と窒化膜とを順に成膜したのち、窒化膜のうち後工程（図７（ｃ）、図８（ａ）参照）で形成するｎ＋型ドレイン領域５とｐ型ベース領域７との間およびｐ型ウェル領域２５等の所望の領域を除去し、その後、熱酸化を行うという周知のＬＯＣＯＳ酸化法によって、ｎ＋型ドレイン領域５とｐ型ベース領域７との間などにＬＯＣＯＳ酸化膜４を形成する。その後、酸化膜と窒化膜を除去する。このように、ＬＯＣＯＳ酸化膜形成をｎ型領域６の形成後に行うことで、ＬＯＣＯＳ酸化膜形成時の熱もｎ型不純物の拡散に利用することができる。
【００７８】
〔図６（ｃ）に示す工程〕熱酸化等によってＬＯＣＯＳ酸化膜４の間にゲート酸化膜１０を形成する。
【００７９】
〔図７（ａ）に示す工程〕ゲート酸化膜１０およびＬＯＣＯＳ酸化膜４の上にポリシリコン膜をデポジションしたのち、ポリシリコン膜をパターニングすることで、ゲート電極１１を形成する。
【００８０】
〔図７（ｂ）に示す工程〕ゲート電極１１をマスクにし、ｐ型不純物として例えばボロンをイオン注入する。そして、注入されたボロンを熱拡散させることでｐ型ベース領域７を形成する。このとき、拡散深さは２μｍ程度、拡散温度は１０００℃以上、拡散時間は２時間以上とするのが好ましい。
【００８１】
〔図７（ｃ）に示す工程〕ゲート電極１１をマスクにし、ソース形成領域にｐ型不純物として例えばボロンをイオン注入する。そして、注入されたボロンを熱拡散させることでｐ＋型コンタクト領域９を形成する。このとき、ボロンのドーズ量を２×１０１５ｃｍ−２以上かつ５×１０１５ｃｍ−２以下、拡散深さを０．３μｍ以上かつ１μｍ以下、表面濃度を１×１０１８ｃｍ−３程度としている。また、ｐ型ベース領域７の形成の際の拡散温度よりも低い温度、又は拡散時間よりも短い時間にすると共に、イオン注入する部分のマスク幅を選択することで、熱拡散後にｐ型不純物がゲート電極１１の下に到達しないようにしている。なお、この工程をｐ型ベース領域７の形成よりも後に行っているため、ｐ型ベース領域７の形成時の熱によって、ｐ＋型コンタクト領域９が拡散し過ぎることを防止することができる。
【００８２】
〔図８（ａ）に示す工程〕ｐ＋型コンタクト領域９の表層部にｐ型不純物としてのボロンをイオン注入することで更に高濃度のｐ＋型領域９ａを形成すると共に、ｐ＋型コンタクト領域９のうちのｐ＋型領域９ａを囲む部分やｎ型領域６にｎ型不純物としてのヒ素をイオン注入することでｎ＋型ソース領域８およびｎ＋型ドレイン領域５を形成する。このとき、ｎ＋型ドレイン領域５に関してはＬＯＣＯＳ酸化膜４がマスクとされ、ｎ＋型ドレイン領域５がＬＯＣＯＳ酸化膜４に対して自己整合的に形成される。
【００８３】
〔図８（ｂ）に示す工程〕ゲート電極１１を含む基板上面全面にＢＰＳＧ膜等で構成された層間絶縁膜１２を成膜したのち、層間絶縁膜１２を選択的に除去することでｎ＋型ドレイン領域５やｐ＋型領域９ａおよびｎ＋型ソース領域８につながるコンタクトホールを形成する。
【００８４】
〔図８（ｃ）に示す工程〕層間絶縁膜１２の上にＡｌ膜をデポジションした後、Ａｌ膜をパターニングすることで、コンタクトホールを介してｐ＋型領域９ａおよびｎ＋型ソース領域８に電気的に接続されるソース電極１３を形成すると共に、ｎ＋型ドレイン領域５に電気的に接続されるドレイン電極１４を形成する。
【００８５】
このようにして、図１に示したような、ＥＳＤサージ耐量の向上が可能なＬＤＭＯＳを製造することができる。なお、図５〜図８では、図１に示したディープベース層を省略しているが、図５（ｃ）に示す工程においてイオン注入の幅および飛程を２段階に分けて行えば良い。
【００８６】
（他の実施形態）なお、上記実施形態では、ｎ型領域６の濃度プロファイルとして、表面濃度が５×１０１６〜２×１０１７ｃｍ−３程度である場合について説明したが、これは例示であり、ｎ型領域６が少なくともｎ型基板１の濃度よりも濃く、ｎ＋型ドレイン領域５に近づくに連れて高濃度化する構成であれば、負性抵抗領域に入る電流値が大きくなるようにできる。
【００８７】
また、上記実施形態においては、ｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部に入り込むように構成しているが、ｐ＋型コンタクト領域９とは別にｐ＋型領域を形成し、ｎ＋型ソース領域８の下部に接するように配置すれば、上記実施形態と同様の効果を得ることができる。
【００８８】
また、上記実施形態においては、ｐ型基板上に酸化膜とｎ型エピ層とが形成されたＳＯＩ基板に本発明の一実施形態を適用した場合について説明しているが、例えば、図９に示すようにｎ型エピ層１のうち酸化膜との界面に位置する部分に埋め込みｎ＋型層３０を形成したものに本発明を適用してもよく、図１０に示すようにｎ型エピ層１の上層部にｎ型エピ層１よりも濃度が高くなるようなｎ型ドリフト層３１を形成したものに本発明を適用してもよい。
【００８９】
また、図７（ｃ）に示したｐ＋型コンタクト領域９の形成時に高加速イオン注入を行い、図１１に示すようにｎ型エピ層１の表面より約１μｍ程度の部分に中心飛程をもってくるようにしても良い。このようにすれば、ｐ＋型コンタクト領域９の濃度を高くしてもチャネル部分の濃度を低く抑えることができるという効果が得られる。なお、ｐ＋型コンタクト領域９の形成時には垂直方向からイオン注入を行うのが好ましい。
【００９０】
さらに、上記実施形態に示すＬＤＭＯＳは、例えば図１２に示すようなＰチャネルＭＯＳトランジスタ、すなわちｎ型エピ層１の上部に形成されたｎ型層３１の表層部にｐ＋型ソース領域４１およびｐ＋型ドレイン領域４２が形成され、各ｐ＋型ソース領域４１とｐ＋型ドレイン領域４２との間をチャネル領域として、チャネル領域上にゲート酸化膜４３を介してゲート電極４４が形成され、さらに層間絶縁膜４５を介してソース電極４６およびドレイン電極４７が形成されたＭＯＳトランジスタと共に形成される場合がある。この場合、ＬＤＭＯＳに備えられるｎ型領域６の形成工程と、隣接し合うセル間、具体的には隣接し合うＰチャネルＭＯＳトランジスタのソース・ドレイン間に配置されるｎ型領域４８の形成工程とを共用することが可能である。これにより、製造工程の簡略化を図ることができる。
【００９１】
なお、以上の説明ではｎチャネルタイプのＬＤＭＯＳについて説明したが、もちろん導電型を反転させたｐチャネルタイプのＬＤＭＯＳにも本発明を適用することができる。
【符号の説明】
【００９２】
１…ｎ型基板
２…ｐ型基板
３…絶縁膜
４…絶縁膜
５…ｎ＋型ドレイン領域
６…ｎ型領域
７…ｐ型ベース領域
８…ｎ＋型ソース領域
９…ｐ＋型コンタクト領域
１０…ゲート絶縁膜
１１…ゲート電極
１２…層間絶縁膜
１３…ソース電極
１４…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010212726.tif 000018
【図１７】
2010212726.tif 000019
【図１８】
2010212726.tif 000020
【図１９】
2010212726.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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