(57)【要約】【課題】ＰＶＴ変動による遅延制御回路の遅延量変動を正しく補正する。【解決手段】互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２に同時に入力されたパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３による検出結果に基づいて選択信号ＳＥＬを生成する設定回路１２４とを備える。選択信号ＳＥＬは、基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路１３０に供給され、その遅延量は選択信号ＳＥＬによって調整される。これにより、ＰＶＴ変動を見越して遅延制御回路の遅延量を大きく設計しておく必要がなくなるため、パフォーマンスの低下を防止することが可能となる。【選択図】図３
2010092542.tif 000002
【特許請求の範囲】
【請求項１】
設定された遅延量だけ基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路と、
互いに動作条件が異なる第１及び第２の遅延素子列と、
前記第１及び第２の遅延素子列に同時に入力されたパルス信号の伝搬速度差を検出する検出回路と、
前記検出回路による検出結果に基づいて、前記遅延制御回路の前記遅延量を設定する設定回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の遅延素子列は、ＰＶＴ変動による遅延量の変化が互いに異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の遅延素子列と前記第２の遅延素子列は、動作電圧が互いに異なることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の遅延素子列と前記第２の遅延素子列は、ファンアウトが互いに異なることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１の遅延素子列の動作電圧は前記第２の遅延素子列の動作電圧よりも高く、前記第１の遅延素子列のファンアウトは前記第２の遅延素子列のファンアウトよりも小さいことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記遅延制御回路は第３の遅延素子列を有しており、前記第１の遅延素子列と前記第３の遅延素子列は動作電圧及びファンアウトが同じであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記設定回路は、
前記第１の遅延素子列を伝搬する前記パルス信号の伝搬速度に対して、前記第２の遅延素子列を伝搬する前記パルス信号の伝搬速度が速いほど、前記遅延制御回路の前記遅延量が大きくなるよう設定し、
前記第１の遅延素子列を伝搬する前記パルス信号の伝搬速度に対して、前記第２の遅延素子列を伝搬する前記パルス信号の伝搬速度が遅いほど、前記遅延制御回路の前記遅延量が小さくなるよう設定することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記パルス信号が間欠的に生成されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
複数のワード線、複数のビット線及びこれらの交点に配置された複数のメモリセルを有するメモリセルアレイと、
前記複数のワード線のいずれかを選択するワードドライバと、
対応する前記ビット線にそれぞれ接続された複数のセンスアンプと、をさらに備え、
前記基準信号は前記ワードドライバの活性化タイミングに同期した信号であり、前記動作タイミング信号は前記センスアンプを活性化させるための信号であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
複数のワード線、複数のビット線及びこれらの交点に配置された複数のメモリセルを有するメモリセルアレイと、
前記複数のワード線のいずれかを選択するワードドライバと、
対応する前記ビット線にそれぞれ接続された複数のセンスアンプと、
前記複数のセンスアンプのいずれかを選択するカラムスイッチと、をさらに備え、
前記基準信号は前記ワードドライバの活性化タイミングに同期した信号であり、前記動作タイミング信号は前記カラムスイッチを活性化させるための信号であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
前記メモリセルはＤＲＡＭセルであり、前記パルス信号は少なくともリフレッシュコマンドの発行に応答して生成されることを特徴とする請求項９又は１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部回路は、クロック信号によって動作タイミングが規定されることが多い。このため、半導体装置をより高速に動作させるためには、クロック信号の周波数を高めればよい。
【０００３】
しかしながら、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリにおいては、メモリセルアレイがアナログ動作を行うことから、クロック信号の周波数を高めたとしてもメモリセルアレイの動作を高速化することはできない。このため、メモリセルアレイに対して所定の動作を開始させるタイミング（例えばワードドライバの活性化タイミング）から、その後の動作を開始させるタイミング（例えばセンスアンプの活性化タイミング）までの期間は、クロック信号の周波数にかかわらずほぼ一定となる。このようなアナログ動作部におけるタイミング信号の生成には遅延制御回路が用いられる。
【０００４】
遅延制御回路は複数の遅延素子を直列接続した回路であり、基準信号となるパルス信号が入力され、その出力が動作タイミング信号となる。上記の例では、ワードドライバの活性化タイミングに同期したパルス信号が遅延制御回路に入力され、その出力がセンスアンプの活性化タイミング信号として用いられる。
【０００５】
しかしながら、個々の遅延素子が持つ遅延量は常に一定ではなく、諸条件によって変動する。遅延量を変動させる大きな要因としては、第１にプロセスばらつきに起因するしきい値ずれによるもの（Ｐ変動）、第２に電源電圧の変動によるもの（Ｖ変動）、第３に環境温度の変動によるもの（Ｔ変動）が挙げられる。これらの要因による変動はＰＶＴ変動と呼ばれる。ＰＶＴ変動が大きいと動作タイミングが設計値から大きくずれるため、場合よっては誤動作を生じさせてしまう。
【０００６】
つまり、ＰＶＴ変動によって遅延制御回路の遅延量が設計値よりも大幅に小さくなった場合、遅延制御回路の出力である動作タイミング信号が設計値よりも早く活性化することになる。一例として、動作タイミング信号がセンスアンプの活性化信号である場合を考えると、ビット線に十分な電位差が生じる前にセンスアンプが活性化してしまうことになり、リード動作を正しく行うことができなくなってしまう。このような誤動作を防止するためには、ＰＶＴ変動によって遅延制御回路の遅延量が最も小さくなった場合であっても、動作タイミング信号の活性化が早すぎることがないよう、遅延制御回路の遅延量を十分に大きく設計しておく必要がある。しかしながら、この場合、通常の動作条件においては動作タイミング信号の活性化が必要以上に遅くなるため、パフォーマンスの低下をもたらすという問題があった。
【０００７】
他方、特許文献１には、複数の遅延素子を用いる代わりに、ダミーワード線、ダミービット線及びダミーセルを用いることによって、センスアンプの活性化タイミングを生成する方法が提案されている。
【特許文献１】特開２００５−２６７７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１においては、タイミング信号を生成するために、ダミーワード線、ダミービット線及びダミーセルなどの回路が必要であり、回路規模が大幅に増大するという問題があった。また、特許文献１の方法では、アクセスが要求されるたびにダミー回路を動作させる必要があることから、これによって消費電力が大幅に増大するという問題があった。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、設定された遅延量だけ基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路と、互いに動作条件が異なる第１及び第２の遅延素子列と、第１及び第２の遅延素子列に同時に入力されたパルス信号の伝搬速度差を検出する検出回路と、検出回路による検出結果に基づいて、遅延制御回路の遅延量を設定する設定回路とを備えることを特徴とする。
【発明の効果】
【００１０】
このように、本発明によれば、動作条件が異なる２つの遅延素子列の伝搬速度差に基づいて遅延制御回路の遅延量を設定していることから、ＰＶＴ変動による遅延量の変動を正しく補正することが可能となる。これにより、ＰＶＴ変動を見越して遅延制御回路の遅延量を大きく設計しておく必要がなくなるため、パフォーマンスの低下を防止することが可能となる。しかも、ダミーワード線、ダミービット線及びダミーセルなどを用いる必要もないことから、回路規模や消費電力が大幅に増大することもない。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０は、複数のワード線ＷＬ、複数のビット線ＢＬ及びこれらの交点に配置された複数のメモリセルＭＣを有するメモリセルアレイ１１を有している。簡単のため、図１においては、１本のワード線ＷＬ、１本の複数のビット線ＢＬ及び１個のメモリセルＭＣのみを図示してある。特に限定されるものではないが、本実施形態におけるメモリセルＭＣはＤＲＡＭセルである。
【００１４】
ワード線ＷＬはワードドライバ１２に接続されており、ワードドライバ１２によっていずれかのワード線ＷＬが選択される。ワードドライバ１２によるワード線ＷＬの選択は、アドレス端子群２１を介してアドレスバッファ２２に供給されたアドレス信号ＡＤＤ０〜ＡＤＤｘのうち、ロウアドレスデコーダ２３に供給されるロウアドレスＲＡに基づいて行われる。
【００１５】
ビット線ＢＬはセンスアンプ群１３に接続されている。センスアンプ群１３は複数のセンスアンプＳＡからなる回路であり、各センスアンプＳＡは対応するビット線ＢＬに接続されている。簡単のため、図１においては１個のセンスアンプＳＡのみを図示してある。これら複数のセンスアンプＳＡは、センスイネーブル信号ＳＥによって活性化され、カラムスイッチ１４によっていずれかが選択される。カラムスイッチ１４によるセンスアンプの選択は、アドレス信号ＡＤＤ０〜ＡＤＤｘのうち、カラムアドレスデコーダ２４に供給されるカラムアドレスＣＡに基づいて行われる。
【００１６】
カラムスイッチ１４によって選択されたセンスアンプＳＡは、データ入出力回路３０に接続される。データ入出力回路３０は、データ入出力端子３１に接続されている。このため、リード時においては、選択されたセンスアンプＳＡにより増幅されたリードデータＤＱが、データ入出力回路３０を介してデータ入出力端子３１から出力される。一方、ライト時においては、データ入出力端子３１から入力されるライトデータＤＱがデータ入出力回路３０を介してセンスアンプＳＡに供給され、これによって、所定のメモリセルに対してライトデータが書き込まれる。
【００１７】
このようなリード動作及びライト動作は、コマンド端子４１〜４４を介して供給される各種コマンドによって指定される。コマンド端子４１〜４４は、それぞれ／ＲＡＳ（ロウアドレスストローブ）信号、／ＣＡＳ（カラムアドレスストローブ）信号、／ＷＥ（ライトイネーブル）信号及び／ＣＳ（チップセレクト）信号が供給される端子であり、コマンド端子４１〜４４を介して供給されたこれら信号は、コマンドデコーダ４５に供給される。信号名の最初に付されたスラッシュ（／）は、当該信号がローアクティブな信号であることを意味する。
【００１８】
コマンドデコーダ４５は、入力された上記コマンドの組み合わせに応じて、各種内部コマンドＣＯＭ等を生成する回路である。一例として、／ＲＡＳ信号及び／ＣＳ信号がローレベル、／ＣＡＳ信号及び／ＷＥ信号がハイレベルであれば、コマンドデコーダ４５はこれらの組み合わせをアクティブコマンドであると解釈し、アクティブ信号ＡＣＴを生成する。アクティブ信号ＡＣＴは、ロウアドレスに基づくアクセスを実行するための内部信号である。したがって、このタイミングでアドレスバッファ２２に取り込まれたアドレス信号ＡＤＤ０〜ＡＤＤｘはロウアドレスＲＡとして認識され、ロウアドレスデコーダ２３に供給される。また、コマンドデコーダ４５は、アクティブ信号ＡＣＴを活性化させた後、所定のタイミングでストローブ信号ＩＲＡＳを生成する。ストローブ信号ＩＲＡＳは、ワードドライバ１２の活性化タイミングを規定する信号である。本実施形態においては、ストローブ信号ＩＲＡＳがワードドライバ１２の他に、タイミング制御回路１００にも供給されている。タイミング制御回路１００は、ストローブ信号ＩＲＡＳが活性化した後、所定のタイミングでセンスイネーブル信号ＳＥを発生させる遅延制御回路１３０を備えている。タイミング制御回路１００の詳細については後述する。
【００１９】
コマンドデコーダ４５によるデコード動作の他の例として、／ＲＡＳ信号、／ＣＡＳ信号及び／ＣＳ信号がローレベルである場合、コマンドデコーダ４５はこれらの組み合わせをリードコマンド又はライトコマンドであると解釈し、図示しない内部リード信号又は内部ライト信号を生成する。内部リード信号及び内部ライト信号は、カラムアドレスに基づくアクセスを実行するための内部信号である。したがって、このタイミングでアドレスバッファ２２に取り込まれたアドレス信号ＡＤＤ０〜ＡＤＤｘはカラムアドレスＣＡとして認識され、カラムアドレスデコーダ２４に供給される。さらに他の例として、／ＣＡＳ信号及び／ＣＳ信号がローレベル、／ＲＡＳ信号及び／ＷＥ信号がハイレベルである場合、コマンドデコーダ４５はこれらの組み合わせをリフレッシュコマンドであると解釈し、リフレッシュ信号ＲＥＦを生成する。リフレッシュ信号ＲＥＦは、メモリセルＭＣのリフレッシュ動作を実行するための内部信号である。
【００２０】
図１に示すように、アクティブ信号ＡＣＴ及びリフレッシュ信号ＲＥＦもタイミング制御回路１００に供給される。
【００２１】
また、コマンドデコーダ４５に入力されたコマンドがＭＲＳ（モードレジスタセット）コマンドである場合、このタイミングでアドレス端子群２１に供給されたアドレス信号ＡＤＤ０〜ＡＤＤｘは、モードレジスタ５０に供給される。モードレジスタ５０は、半導体装置１０の各種動作モード（例えばレイテンシなど）を設定するためのレジスタである。モードレジスタ５０の設定内容を示すモード信号ＭＯＤ等は、半導体装置１０内の所定の回路ブロックに供給される。また、モードレジスタ５０に初期化情報が設定されると、モードレジスタ５０は初期化信号ＩＮＴを活性化する。初期化信号ＩＮＴは、タイミング制御回路１００に供給される。
【００２２】
これら各種回路ブロックは、いずれも外部電圧ＶＤＤ又は内部電圧ＶＩＮＴを動作電源とし、内部クロック信号ＩＣＬＫをタイミング信号として動作する。
【００２３】
内部電圧ＶＩＮＴは、内部電圧生成回路６０によって、外部電圧ＶＤＤ及び外部電圧ＶＳＳから生成される電圧である。外部電圧ＶＤＤ及び外部電圧ＶＳＳは、それぞれ電源端子６１，６２を介して外部から供給される。尚、内部電圧ＶＩＮＴは単一の電圧ではなく、複数の内部電圧の総称である。また、内部電圧生成回路６０は、内部電圧ＶＩＮＴの他に、内部電圧ＶＰＥＲＩを生成する。内部電圧ＶＰＥＲＩは、各種周辺回路の動作電源となる内部電圧であり、外部電圧ＶＤＤよりも低い電圧である（ＶＤＤ＞ＶＰＥＲＩ）。内部電圧ＶＰＥＲＩは、タイミング制御回路１００にも供給される。
【００２４】
また、内部クロック信号ＩＣＬＫは、内部クロック生成回路７０によって生成される複数の信号の総称である。内部クロック生成回路７０は、クロック端子７１を介して供給される外部クロック信号ＣＫを受け、これに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック生成回路７０にはＤＬＬ回路７０ａが含まれている。ＤＬＬ回路７０ａは、上述したデータ入出力回路３０に供給すべき内部クロック信号を生成する回路であり、データ入出力回路３０は、ＤＬＬ回路７０ａによって生成された内部クロック信号に同期して、リードデータ又はライトデータＤＱの入出力を行う。
【００２５】
タイミング制御回路１００は、パルス発生回路１１０、タイミングモニタ１２０及び遅延制御回路１３０を備えている。遅延制御回路１３０は、ストローブ信号ＩＲＡＳを遅延させることにより、所定のタイミングでセンスイネーブル信号ＳＥを発生させる回路である。その遅延量は可変であり、タイミングモニタ１２０によって設定される。以下、タイミング制御回路１００の詳細な回路構成及び動作について説明する。
【００２６】
図２（ａ）はパルス発生回路１１０の回路図であり、図２（ｂ）はパルス発生回路１１０の動作を説明するためのタイミング図である。
【００２７】
図２（ａ）に示すように、パルス発生回路１１０は、ＮＯＲ回路１１１〜１１４及びＮＡＮＤ回路１１５によって構成されている。ＮＯＲ回路１１１，１１２はＳＲラッチを構成しており、セット入力側（Ｓ）にリフレッシュ信号ＲＥＦが供給され、リセット入力側（Ｒ）にアクティブ信号ＡＣＴが供給される。同様に、ＮＯＲ回路１１３，１１４はＳＲラッチを構成しており、セット入力側（Ｓ）に初期化信号ＩＮＴが供給され、リセット入力側（Ｒ）にアクティブ信号ＡＣＴが供給される。これらＳＲラッチの出力はＮＡＮＤ回路１１５に供給され、その出力がパルス信号Ｐとなる。
【００２８】
パルス発生回路１１０の動作は図２（ｂ）に示す通りであり、初期化信号ＩＮＴ又はリフレッシュ信号ＲＥＦが活性化するとパルス信号Ｐがハイレベルに変化し、その後アクティブ信号ＡＣＴが活性化するとパルス信号Ｐはローレベルに戻る。上述の通り、初期化信号ＩＮＴはモードレジスタ５０に初期化情報が設定された場合に活性化する信号であり、リフレッシュ信号ＲＥＦはリフレッシュコマンドが発行された場合に活性化する信号であることから、これらが活性化した後、アクティブ信号ＡＣＴが活性化するまでの期間としては、１０ｎｓ以上の期間が確保される。つまり、パルス信号Ｐのパルス幅は１０ｎｓ以上となる。このようにして生成されるパルス信号Ｐは、タイミングモニタ１２０に供給される。
【００２９】
図３は、タイミングモニタ１２０の回路図である。
【００３０】
図３に示すように、タイミングモニタ１２０は、互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２を伝搬するパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３の検出結果である検出信号ＯＵＴに基づいて、選択信号ＳＥＬを生成する設定回路１２４とを備えている。
【００３１】
第１及び第２の遅延素子列１２１，１２２には、パルス信号Ｐが同時に入力される。第１及び第２の遅延素子列１２１，１２２は、いずれも複数のインバータ回路が直列接続された回路構成を有しているが、第１の遅延素子列１２１を構成するインバータ回路については動作電源として電源電圧ＶＤＤが供給されているのに対し、第２の遅延素子列１２２を構成するインバータ回路については動作電源として内部電圧ＶＰＥＲＩが供給されている。上述の通り、電源電圧ＶＤＤと内部電圧ＶＰＥＲＩとの関係は、ＶＤＤ＞ＶＰＥＲＩである。
【００３２】
さらに、第１の遅延素子列１２１を構成するインバータ回路のファンアウトをＦ１とし、第２の遅延素子列１２２を構成するインバータ回路のファンアウトをＦ２とした場合、Ｆ１＜Ｆ２に設定されている。第１の遅延素子列１２１は遅延制御回路１３０のレプリカ回路であり、したがって、遅延制御回路１３０に含まれる遅延素子の動作電圧はＶＤＤであり、ファンアウトはＦ１である。
【００３３】
これらにより、第１の遅延素子列１２１よりも第２の遅延素子列１２２の方が、ＰＶＴ変動に対して遅延量の変化が大きくなる。つまり、ＰＶＴ変動に起因して第１の遅延素子列１２１の遅延量が設計値よりも大きくなれば、第２の遅延素子列１２２の遅延量はそれ以上に大きくなる。逆に、ＰＶＴ変動に起因して第１の遅延素子列１２１の遅延量が設計値よりも小さくなれば、第２の遅延素子列１２２の遅延量はそれ以上に小さくなる。このような差が生じるのは、動作電圧が低いほど、またファンアウトが大きいほど、ＰＶＴ変動の影響を受けやすくなるからである。
【００３４】
ＰＶＴ変動による遅延量の変化を図４に示す。図４に示すように、プロセスばらつきに起因してしきい値が低くなると遅延量は小さくなり、逆に、しきい値が高くなると遅延量は大きくなる。また、電源電圧が高くなると遅延量は小さくなり、逆に、電源電圧が低くなると遅延量は大きくなる。さらに、環境温度が低くなると遅延量は小さくなり、逆に、環境温度が高くなると遅延量は大きくなる。このような遅延量の変化は、上述の通り、第１の遅延素子列１２１よりも第２の遅延素子列１２２の方が顕著となる。
【００３５】
ここで、第１の遅延素子列１２１を伝搬するパルス信号をＰ１とし、第２の遅延素子列１２２から出力されるパルス信号をＰ２とした場合、各インバータ回路が設計値通りの遅延量で動作したとすれば、第１の遅延素子列１２１に含まれる所定のインバータ回路ＩＮＶｉから出力されるパルス信号Ｐ１と、第２の遅延素子列１２２から出力されるパルス信号Ｐ２の位相が一致するよう構成されている。つまり、第１の遅延素子列１２１の前段１２１ａの遅延量と、第２の遅延素子列１２２の遅延量が一致するよう設計されている。しかしながら、ＰＶＴ変動によって遅延量が設計値からずれた場合にはこの限りでない。上述の通り、ＰＶＴ変動に起因する遅延量の変化は、第１の遅延素子列１２１よりも第２の遅延素子列１２２の方が顕著であることから、ＰＶＴ変動によって遅延量が大きくなる条件の下では、パルス信号Ｐ２の位相と一致するパルス信号Ｐ１は、より後段のインバータ回路（ＩＮＶｉ＋１以降）から出力されることになる。逆に、ＰＶＴ変動によって遅延量が小さくなる条件の下では、パルス信号Ｐ２の位相と一致するパルス信号Ｐ１は、より前段のインバータ回路（ＩＮＶｉ−１以前）から出力されることになる。どのインバータ回路から出力されるパルス信号Ｐ１がパルス信号Ｐ２の位相と一致しているかは、検出回路１２３によって検出される。
【００３６】
図３に示すように、検出回路１２３はｎ＋１個の比較回路１２３０〜１２３ｎによって構成されている。これら比較回路１２３０〜１２３ｎの一方の入力端Ｄ１には、第１の遅延素子列１２１の互いに異なるインバータ回路からのパルス信号Ｐ１が供給されており、他方の入力端Ｄ２には第２の遅延素子列１２２から出力されたパルス信号Ｐ２が共通に供給されている。尚、第２の遅延素子列１２２の最終段にはレベルシフト回路ＬＳが設けられており、これによって、第２の遅延素子列１２２の出力振幅はＶＤＤとされる。
【００３７】
また、比較回路１２３０〜１２３ｎにはリセット端Ｒ１，Ｒ２が設けられている。比較回路１２３０〜１２３ｎのリセット端Ｒ１には、リセット信号ＲＥＳＥＴが共通に供給されており、比較回路１２３１〜１２３ｎのリセット端Ｒ２は前段の比較回路の出力端Ｑ２に接続されている。初段の比較回路１２３０のリセット端Ｒ２については、ＶＳＳ（ローレベル）に固定されている。さらに、比較回路１２３０〜１２３ｎには出力端Ｑ１が設けられており、その出力は設定回路１２４に供給される。リセット信号ＲＥＳＥＴは、タイミングモニタ１２０が起動されるたびに活性化される信号である。
【００３８】
図５は、比較回路１２３０〜１２３ｎの具体的な回路構成を示す図である。
【００３９】
図５に示すように、比較回路１２３０〜１２３ｎはＤラッチ回路２００を有しており、その入力端Ｄは一方の入力端Ｄ１に接続され、クロック端Ｃは他方の入力端Ｄ２に接続され、出力端Ｑは一方の出力端Ｑ１に接続されている。また、Ｄラッチ回路２００のリセット端Ｒには、リセット端Ｒ１，Ｒ２に入力される信号をＯＲ回路２０１によって論理和演算した信号が供給される。さらに、リセット端Ｒ１に入力される信号とＤラッチ回路２００の出力端Ｑから出力される信号は、ＯＲ回路２０２によって論理和演算され、その出力は出力端Ｑ２から出力される。
【００４０】
このような回路構成により、比較回路１２３０〜１２３ｎのうちパルス信号Ｐ１とパルス信号Ｐ２の位相が一致した回路（より正確には、パルス信号Ｐ２がハイレベルに変化した直後にパルス信号Ｐ１がハイレベルに変化した比較回路）においては、出力端Ｑ１のレベルがハイレベルとなる。その他の比較回路においては、出力端Ｑ１のレベルはローレベルである。これは、一致検出した比較回路よりも前段に位置する比較回路においては、Ｄラッチ回路２００にローレベルがラッチされるからであり、一致検出した比較回路よりも後段に位置する比較回路においてはリセット端Ｒ２によってＤラッチ回路２００がリセットされるからである。
【００４１】
設定回路１２４は、このようにして生成される検出信号ＯＵＴを選択信号ＳＥＬに変換する回路である。どのような変換を行うかは、選択信号ＳＥＬを受ける遅延制御回路１３０の回路構成などに依存するが、簡単のため、遅延制御回路１３０が図６に示す回路構成であり、検出信号ＯＵＴのビット数が３ビットである場合（すなわち、検出回路１２３に含まれる比較回路が３個である場合）を例に説明する。
【００４２】
図６に示す遅延制御回路１３０は、ストローブ信号ＩＲＡＳを遅延させることによってセンスイネーブル信号ＳＥを生成する回路であり、その遅延量は可変である。具体的には、入力端１３０ａと出力端１３０ｂとの間に３つの遅延素子１３１〜１３３が直列に接続されており、２段目及び３段目の遅延素子１３２，１３３については、それぞれセレクタ１３４，１３５の切り替えによってバイパス可能とされている。セレクタ１３４の切り替えは選択信号ＳＥＬの１ビットであるＳＥＬ１によって制御され、セレクタ１３５の切り替えは選択信号ＳＥＬの他の１ビットであるＳＥＬ２によって制御される。これにより、入力端１３０ａと出力端１３０ｂとの信号経路に介在する遅延素子の数は、１個〜３個に切り替えることができる。
【００４３】
遅延制御回路１３０に含まれる遅延素子１３１〜１３３は、タイミングモニタ１２０に含まれる第１の遅延素子列１２１と同じ回路構成を有している。換言すれば、遅延制御回路１３０は、第１の遅延素子列１２１と同じ回路構成を有する第３の遅延素子列を含んでいると言える。
【００４４】
遅延制御回路１３０がこのような回路構成である場合、設定回路１２４の回路構成としては、図７に示す回路構成を採ることができる。図７において、信号ＯＵＴｉ−１は最も前段に位置する比較回路の出力であり、信号ＯＵＴｉ＋１は最も後段に位置する比較回路の出力である。したがって、ＰＶＴ変動によって遅延量が設計値よりも小さくなっている場合には信号ＯＵＴｉ−１が活性化し、ＰＶＴ変動によって遅延量が設計値よりも大きくなっている場合には信号ＯＵＴｉ＋１が活性化する。また、遅延量がほぼ設計値通りである場合には信号ＯＵＴｉが活性化する。
【００４５】
図７に示す回路の真理値表を図８に示す。図８に示すように、信号ＯＵＴｉ−１がハイレベルであるケース、すなわち、遅延量が設計値よりも小さいケース（Ｆａｓｔ水準）においては、選択信号ＳＥＬ１がハイレベル、選択信号ＳＥＬ２がローレベルとなる。これにより、図６に示したセレクタ１３４，１３５は、それぞれハイレベル側の入力端及びローレベル側の入力端を選択することから、ストローブ信号ＩＲＡＳは３つの遅延素子１３１〜１３３を全て経由することになる。つまり、遅延制御回路１３０の遅延量は最大となる。そして、このケースにおいては、ＰＶＴ変動に起因して遅延量が設計値よりも小さくなっていることから、遅延制御回路１３０の実際の遅延量は設計値に近づけられることになる。信号ＯＵＴｉ−１がハイレベルとなるケースは、タイミング図である図９（ａ）に示すように、パルス信号Ｐ２がハイレベルに変化した直後に、比較回路１２３ｉ−１に入力されるパルス信号Ｐ１がハイレベルとなるケースが該当する。
【００４６】
また、信号ＯＵＴｉがハイレベルであるケース、すなわち、遅延量がほぼ設計値通りであるケース（Ｃｅｎｔｅｒ水準）においては、選択信号ＳＥＬ１，ＳＥＬ２ともローレベルとなる。これにより、図６に示したセレクタ１３４，１３５は、いずれもローレベル側の入力端を選択することから、ストローブ信号ＩＲＡＳは２つの遅延素子１３１，１３３を経由することになる。つまり、遅延制御回路１３０の遅延量は中程度となる。そして、このケースにおいては、遅延量がほぼ設計値通りであることから、遅延制御回路１３０の実際の遅延量もほぼ設計値通りとなる。信号ＯＵＴｉがハイレベルとなるケースは、タイミング図である図９（ｂ）に示すように、パルス信号Ｐ２がハイレベルに変化した直後に、比較回路１２３ｉに入力されるパルス信号Ｐ１がハイレベルとなるケースが該当する。
【００４７】
さらに、信号ＯＵＴｉ＋１がハイレベルであるケース、すなわち、遅延量が設計値よりも大きいケース（Ｓｌｏｗ水準）においては、選択信号ＳＥＬ１がローレベル、選択信号ＳＥＬ２がハイレベルとなる。これにより、図６に示したセレクタ１３４，１３５は、それぞれローレベル側の入力端及びハイレベル側の入力端を選択することから、ストローブ信号ＩＲＡＳは１つの遅延素子１３１のみを経由することになる。つまり、遅延制御回路１３０の遅延量は最小となる。そして、このケースにおいては、ＰＶＴ変動に起因して遅延量が設計値よりも大きくなっていることから、遅延制御回路１３０の実際の遅延量は設計値に近づけられることになる。信号ＯＵＴｉ＋１がハイレベルとなるケースは、タイミング図である図９（ｃ）に示すように、パルス信号Ｐ２がハイレベルに変化した直後に、比較回路１２３ｉ＋１に入力されるパルス信号Ｐ１がハイレベルとなるケースが該当する。
【００４８】
遅延制御回路１３０に対する遅延量の設定は、上記のように行われる。これにより、遅延制御回路１３０によって生成されるセンスイネーブル信号ＳＥの活性化タイミングは、ＰＶＴ変動にかかわらずほぼ一定となる。その結果、センスアンプＳＡは、常に最適なタイミングで動作を開始することが可能となる。
【００４９】
以上説明したように、本実施形態による半導体装置１０は、ＰＶＴ変動に起因する遅延量の変動をタイミングモニタ１２０によってモニタし、その結果に基づいて遅延制御回路１３０の遅延量を調整している。このため、遅延制御回路１３０に生じている遅延量の変動を正しく補正することが可能となる。しかも、本実施形態では、タイミングモニタ１２０に含まれる第１の遅延素子列１２１が遅延制御回路１３０のレプリカ回路であることから、遅延制御回路１３０に生じている遅延量の変動を極めて正確にモニタすることができ、その結果、極めて正確に遅延量の補正を行うことが可能となる。
【００５０】
また、本実施形態では、タイミングモニタ１２０を常時動作させるのではなく、所定のタイミングで間欠的に動作させていることから、タイミングモニタ１２０による電力消費も抑制される。特に、上記実施形態では、半導体装置１０の動作開始時に活性化される初期化信号ＩＮＴに応答してタイミングモニタ１２０を起動していることから、ＰＶＴ変動のモニタリングを動作開始時において必ず実行することができる。さらに、上記実施形態では、リフレッシュコマンドの発行に応答してタイミングモニタ１２０を起動していることから、ＰＶＴ変動を定期的にモニタリングすることも可能となる。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５２】
例えば、上記実施形態において遅延量の調整対象となる遅延制御回路１３０は、ワードドライバ１２の活性化タイミングから、センスアンプＳＡの活性化タイミングを規定する回路であるが、本発明において遅延量の調整対象となる遅延制御回路の用途がこれに限定されるものではない。したがって、遅延量の調整対象となる遅延制御回路としては、ワードドライバ１２の活性化を起点として、カラム選択信号ＹＳＥＬ（図１参照）を生成することにより、カラムスイッチ１４の活性化タイミングを制御する回路であっても構わない。
【００５３】
また、上記実施形態では、初期化信号ＩＮＴ及びリフレッシュ信号ＲＥＦに応答してタイミングモニタ１２０を起動しているが、タイミングモニタ１２０を起動するタイミングがこれに限定されるものではない。
【００５４】
また、上記実施形態では、第１の遅延素子列１２１よりも第２の遅延素子列１２２の方がＰＶＴ変動による遅延量の変化が顕著となるよう、インバータ回路の動作電圧及びファンアウトを設計しているが、これら遅延素子列の動作条件が互いに異なる限り、本発明がこれに限定されるものではない。したがって、動作電圧及びファンアウトのいずれか一方のみを異ならせても構わないし、別の方法で動作条件を異ならせても構わない。さらには、第２の遅延素子列１２２よりも第１の遅延素子列１２１の方がＰＶＴ変動による遅延量の変化が顕著となるよう設計しても構わない。
【００５５】
また、上記実施形態では、本発明の適用対象をＤＲＡＭとしているが、本発明がこれに限定されるものではなく、他の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリなど）や、ロジック系の半導体装置に本発明を適用することも可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】（ａ）はパルス発生回路１１０の回路図であり、（ｂ）はパルス発生回路１１０の動作を説明するためのタイミング図である。
【図３】タイミングモニタ１２０の回路図である。
【図４】ＰＶＴ変動による遅延量の変化を説明するための図である。
【図５】比較回路１２３０〜１２３ｎの具体的な回路構成を示す図である。
【図６】遅延制御回路１３０の回路図である。
【図７】設定回路１２４の回路図である。
【図８】図７に示す設定回路１２４の真理値表である。
【図９】タイミングモニタ１２０の動作を示すタイミング図である。
【符号の説明】
【００５７】
１０      半導体装置
１１      メモリセルアレイ
１２      ワードドライバ
１３      センスアンプ群
１４      カラムスイッチ
２１      アドレス端子群
２２      アドレスバッファ
２３      ロウアドレスデコーダ
２４      カラムアドレスデコーダ
３０      データ入出力回路
３１      データ入出力端子
４１〜４４    コマンド端子
４５      コマンドデコーダ
５０      モードレジスタ
６０      内部電圧生成回路
６１，６２    電源端子
７０      内部クロック生成回路
７０ａ    ＤＬＬ回路
７１      クロック端子
１００    タイミング制御回路
１１０    パルス発生回路
１２０    タイミングモニタ
１２１    第１の遅延素子列
１２２    第２の遅延素子列
１２３    検出回路
１２３０〜１２３ｎ    比較回路
１２４    設定回路
１３０    遅延制御回路
ＢＬ      ビット線
ＭＣ      メモリセル
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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