(57)【要約】【課題】電源ノイズを低減可能な半導体装置および情報処理システムを提供する。【解決手段】例えば、８個のメモリバンクＭＢＫ０〜ＭＢＫ７を備えたＤＲＡＭメモリにおいて、各メモリバンクＭＢＫ０〜ＭＢＫ７毎のリフレッシュ動作がそれぞれ異なる時間差を経て行われるように制御する。具体的には、初期段階となるＭＢＫ０とＭＢＫ１の時間差ｔＲＦ＿１を大きくし、以降、この時間差を中間段階となるＭＢＫ３とＭＢＫ４の時間差ｔＲＦ＿４まで段階的に小さくし、以降は逆に、最終段階となるＭＢＫ６とＭＢＫ７の時間差ｔＲＦ＿７まで段階的に大きくする。これによって、リフレッシュ動作に伴う電源電流波形が正弦波状となり、高調波成分の低減に伴い電源ノイズを低減可能となる。【選択図】図２
2010027137.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックと、
前記複数の回路ブロックが回路動作を行う際の開始タイミングを制御する制御回路とを備え、
前記制御回路は、前記複数の回路ブロックが電源電流を多く消費する回路動作を一定期間内に並列に行う際に、前記開始タイミングを前記複数の回路ブロック毎に調整することで電源電流波形が正弦波的な山型の波形となるように制御することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の回路ブロックによって並列に行われる回路動作の個数をＮとし、Ｉ番目とＩ＋１番目に行われる回路動作の時間間隔をＴ（Ｉ）とすると、
前記時間間隔Ｔ（Ｉ）は、
Ｔ（Ｉ）＝Ｔ（Ｎ−Ｉ）  かつ  Ｉ＝Ｎ／２以下で、Ｔ（Ｉ）＜Ｔ（Ｉ−１）
を満たすことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数の回路ブロックによって並列に行われる回路動作は、それぞれ同一種類の動作であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数の回路ブロックと前記制御回路は、同一の半導体チップ上に形成されることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記複数の回路ブロックと前記制御回路は、複数の半導体チップ上に形成され、同一のパッケージ内に搭載されることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記複数の回路ブロックのそれぞれは、同一の半導体チップ上に形成されたＤＲＡＭメモリバンクであり、
前記複数のＤＲＡＭメモリバンクによって並列に行われる回路動作は、リフレッシュ動作であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記複数の回路ブロックのそれぞれは、同一のモジュール配線基板上に搭載されたＤＲＡＭチップであり、
前記複数のＤＲＡＭチップによって並列に行われる回路動作は、リフレッシュ動作であり、
前記制御回路は、前記モジュール配線基板上に搭載されたバッファＩＣによって実現されることを特徴とする半導体装置。
【請求項８】
複数の半導体装置と、
前記複数の半導体装置が装置動作を行う際の開始タイミングを制御する制御装置とを備え、
前記制御装置は、前記複数の半導体装置が電源電流を多く消費する装置動作を一定期間内に並列に行う際に、前記開始タイミングを前記複数の半導体装置毎に調整することで電源電流波形が正弦波的な山型の波形となるように制御することを特徴とする情報処理システム。
【請求項９】
請求項８記載の情報処理システムにおいて、
前記複数の半導体装置によって並列に行われる装置動作の個数をＮとし、Ｉ番目とＩ＋１番目に行われる装置動作の時間間隔をＴ（Ｉ）とすると、
前記時間間隔Ｔ（Ｉ）は、
Ｔ（Ｉ）＝Ｔ（Ｎ−Ｉ）  かつ  Ｉ＝Ｎ／２以下で、Ｔ（Ｉ）＜Ｔ（Ｉ−１）
を満たすことを特徴とする情報処理システム。
【請求項１０】
請求項８記載の情報処理システムにおいて、
前記複数の半導体装置および前記制御装置は、配線基板上に実装されていることを特徴とする情報処理システム。
【請求項１１】
請求項８記載の情報処理システムにおいて、
前記複数の半導体装置のそれぞれは、同一の配線基板上に実装されたＤＲＡＭチップであり、
前記複数のＤＲＡＭチップによって並列に行われる装置動作は、リフレッシュ動作であることを特徴とする情報処理システム。
【請求項１２】
請求項８記載の情報処理システムにおいて、
前記複数の半導体装置のそれぞれは、同一の配線基板上に実装されたＤＲＡＭモジュールであり、
前記複数のＤＲＡＭモジュールによって並列に行われる装置動作は、リフレッシュ動作であることを特徴とする情報処理システム。
【請求項１３】
それぞれが複数のワード線、複数のビット線、および前記複数のワード線と前記複数のビット線の交点に配置される複数のＤＲＡＭメモリセルを含んだ複数のメモリバンクと、
前記複数のメモリバンクのリフレッシュ動作を制御するリフレッシュ制御回路とを備え、
前記複数のメモリバンクのそれぞれは、自身に対応するリフレッシュ信号をトリガとして自身のメモリバンク内の所定のワード線の活性化および／または非活性化を行い、
前記リフレッシュ制御回路は、外部からのコマンド入力または内部でのコマンド生成に応じて生成された共通リフレッシュ信号を受け、前記共通リフレッシュ信号を前記複数のメモリバンク毎に異なるタイミングでずらすことで前記複数のメモリバンク毎にタイミングが異なる前記リフレッシュ信号を生成し、この際に、前記リフレッシュ信号のタイミングを、前記リフレッシュ動作に伴う電源電流波形が正弦波的な山型の波形となるように調整することを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記複数のメモリバンクの個数をＮとし、Ｉ番目とＩ＋１番目にそれぞれ異なるメモリバンクに向けて生成される前記リフレッシュ信号のタイミング間隔をＴ（Ｉ）とすると、
前記タイミング間隔Ｔ（Ｉ）は、
Ｔ（Ｉ）＝Ｔ（Ｎ−Ｉ）  かつ  Ｉ＝Ｎ／２以下で、Ｔ（Ｉ）＜Ｔ（Ｉ−１）
を満たすことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記リフレッシュ制御回路は、前記共通リフレッシュ信号を、シリアル接続によって順次遅延させる複数の遅延回路を含み、
前記リフレッシュ信号のタイミングは、前記複数の遅延回路の遅延時間を用いて生成されることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記複数の遅延回路は、クロック信号に応じてシフト動作を行うフリップフロップ回路を含み、
前記リフレッシュ信号のタイミングは、前記フリップフロップ回路の段数および／または伝播遅延時間を用いて生成されることを特徴とする半導体装置。
【請求項１７】
請求項１３記載の半導体装置において、
前記リフレッシュ制御回路は、前記共通リフレッシュ信号をシリアル接続によって順次遅延させると共に、設定によってそれぞれの遅延時間を変更可能な複数の可変遅延回路を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および情報処理システムに関し、特に、メモリ装置やプロセッサ装置といった半導体装置、またはこのような半導体装置を組み合わせた情報処理システムにおいて、その電源ノイズを低減する技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、複数のメモリバンクを含んだメモリにおいて、各メモリバンク毎のリフレッシュタイミングをずらすことで、過大な電力消費を低減するメモリ制御方式が記載されている。具体的には、フリップフロップ回路のシフト動作を用いて、クロックサイクルの１周期を単位として各メモリバンク毎のリフレッシュタイミングをずらす。
【０００３】
また、特許文献２には、特許文献１と同様に、複数のメモリバンクを含んだメモリに対して、各メモリバンク毎のリフレッシュタイミングをずらすことで、過大な電力消費を低減するメモリ制御回路が記載されている。このメモリ制御回路は、コントロールレジスタおよびシフト動作を行うカウンタと、これらの出力を受けて論理演算を行うバンク分離回路等を備え、カウンタによる固定周期を単位として各メモリバンク毎のリフレッシュタイミングをずらす。さらに、コントロールレジスタの設定によって、例えば、リフレッシュタイミングをずらしながら２バンクずつリフレッシュを行わせるようなことも可能となっている。
【０００４】
また、特許文献３には、セルフリフレッシュを行う際に、外部命令に応じて選択された部分アレイのみをリフレッシュできるように構成された半導体メモリ装置が記載されている。具体的には、内部リフレッシュアドレスを発生する内部アドレス発生回路が、外部命令に応じてアドレスビットの範囲を操作する。このように部分アレイを選択可能とすることで、分散リフレッシュ間の周期を延ばすことができ、消費電力の低減が図れる。
【特許文献１】特開平６−２１４８８１号公報
【特許文献２】特開平７−１２２０６５号公報
【特許文献３】特開２００３−９１９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的に、各種半導体デバイス（半導体装置）では、その世代が進むにつれて低電源電圧化や高速化などが行われ、急激な電流変化に伴う電源ノイズが、安定したデバイス動作を大きく阻害するようになってきている。例えば、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）といった半導体メモリデバイスにおいても同様に、ＤＤＲ，ＤＤＲ２，ＤＤＲ３と世代が進むにつれ、電源ノイズの設計技術が安定動作の鍵を握るようになりつつある。
【０００６】
ＤＲＡＭの電源には、大きく分けて、コア系（ＶＤＤ）とＩ／Ｏ系（ＶＤＤＱ）があるが、ＤＲＡＭのコア系の電源に関しては、消費電流が大きいリフレッシュ動作が主要なノイズ要因である。リフレッシュ動作とは、ＤＲＡＭの記憶部であるデータ記憶コンデンサに対する電荷の再充電のことであり、これはＤＲＡＭが記憶内容を保持するために、ある一定の時間間隔内で必ず実施しなければならない動作である。
【０００７】
このリフレッシュ動作は、例えば、外部からオートリフレッシュコマンド（ＲＥＦコマンド）が発行された際や、所謂セルフリフレッシュ動作の場合には、自身で一定の時間間隔でＲＥＦを発行することによって行われる。ＲＥＦコマンドが発行されると、通常、ＤＲＡＭ内部の全バンク（Ｂａｎｋ）内の特定ワード線が同時に活性化される。具体的には、ＲＥＦコマンドは、内部でＡＣＴコマンド（ワード線の活性化）とＰＲＥコマンド（ワード線の非活性化およびビット線のプリチャージ）に変換され、全Ｂａｎｋに対して、このＡＣＴコマンドとＰＲＥコマンドが発行される。また、この際の特定ワード線（ワード線アドレス）は、内蔵のリフレッシュカウンタ回路等によって自動的に生成される。
【０００８】
このように、全バンクの特定ワード線が同時に活性化されると、瞬間的に大きな消費電流が流れ、大きな電源ノイズが発生する。図１９は、本発明の前提として検討した半導体装置におけるリフレッシュ動作の一例を示すものであり、（ａ）、（ｂ）は、それぞれ異なる動作例を示す説明図である。図２０は、図１９における電源波形の一例を示すものであり、（ａ）は電源電流波形、（ｂ）は電源電圧波形である。ここでは、例えば８バンク構成の半導体装置（ＤＲＡＭ）を例とする。
【０００９】
まず、図１９（ｂ）（［ＣａｓｅＢ］とする）においては、全バンク（Ｂａｎｋ０〜Ｂａｎｋ７）同時にＡＣＴコマンドが発行され、一定時間経過した後、全バンク同時にＰＲＥコマンドが発行されている。この場合、図２０（ａ）の［ＣａｓｅＢ］に示すように、このＡＣＴコマンドが発行された際と、ＰＲＥコマンドが発行された際に大きな電流が発生する。電源電圧は、図２０（ｂ）の［ＣａｓｅＢ］に示すように、この急激な電流発生に伴い大きく揺れ、これが電源ノイズとなってデバイス動作に悪影響を及ぼすことになる。
【００１０】
このような電源ノイズを低減するためには、特許文献１、２に述べたような技術を用いることが有益となる。これらの技術は、図１９（ａ）（［ＣａｓｅＡ］とする）に示すように、ＡＣＴコマンドを発行する間隔を各バンク毎にｔＲＦ＿ｍｉｎだけずらし、同様に、ＰＲＥコマンドを発行する間隔も各バンク毎にｔＲＦ＿ｍｉｎだけずらすものとなっている。ここで、一連の周期となる期間“ｔＲＦＣ＿ｍｉｎ”は、ＲＥＦコマンドの発行から次のＲＥＦコマンドを発行するまでに最低限確保しなければならない期間として、一般的に仕様によって定められる期間である。また、期間“ｔＲＣ”も、ＡＣＴコマンドの発行からＰＲＥコマンドの発行まで最低限確保しなければならない期間として、一般的に仕様によって定められる期間である。この仕様を満たすためには、“ｔＲＦＣ＿ｍｉｎ”内に、全バンクに対してＡＣＴコマンドとＰＲＥコマンドを発行する必要があるが、前述したｔＲＦ＿ｍｉｎを式（１）で算出される値以内に設定すれば、この仕様を満たすことができる。
ｔＲＦ＿ｍｉｎ＝（ｔＲＦＣ＿ｍｉｎ−ｔＲＣ）／（バンク数−１）      （１）
この図１９（ａ）のような方式を用いると、図２０（ａ）の［ＣａｓｅＡ］に示すように、リフレッシュ動作に伴う電流を平均化することができ、［ＣａｓｅＢ］と比較して、ピーク電流などを大きく低減できる。これにより、電源電圧は、図２０（ｂ）の［ＣａｓｅＡ］に示すように、［ＣａｓｅＢ］と比較して揺れが小さくなり、電源ノイズが低減可能となる。
【００１１】
しかしながら、この特許文献１、２のような方式では、図２０（ａ）の［ＣａｓｅＡ］に示すように台形の電流波形が生成される。リフレッシュノイズのノイズ周波数は、リフレッシュに要する時間が例えば１００ｎｓのオーダーなので、１０ＭＨｚ帯を基本波とする。一般に、給電系のインピーダンスは、数十ＭＨｚ帯ではインダクタンス（Ｌ）が主成分（すなわち周波数が高いほどインピーダンスがそれに比例して大きくなる）であるため、高調波成分の大小がノイズ量に大きく影響する。その点、台形の波形は高調波成分が大きく、特に半導体デバイスの世代が更に進んだ場合に、この高調波成分に伴う電源ノイズによってデバイスの安定動作が大きく阻害される恐れがある。
【００１２】
そこで、本発明の目的の一つは、電源ノイズを低減可能な半導体装置および情報処理システムを提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の一実施の形態による半導体装置および情報処理システムは、それぞれ並列して回路動作を行う複数の回路ユニットと、各回路ユニットが電流量の大きい回路動作を行う際の開始タイミングおよび／または終了タイミングを指示する制御ユニットとを有するものとなっている。制御ユニットは、この開始タイミングおよび／または終了タイミングを指示する際、各回路ユニット毎にそれぞれ異なるタイミングで指示を行う。この際のタイミングは、この各回路ユニットの動作開始および／または動作終了に伴う電源電流波形が正弦波的な山型の波形となるように調整される。具体的には、例えば、最初の番数となる１番目の回路ユニットの開始タイミングから２番目の回路ユニットの開始タイミングまでの時間差が大きく、その後、中間の番数に向けてこの時間差が段階的に小さくなり、その後、最後の番数に向けてこの時間差が段階的に大きくなるように調整される。
【００１５】
これによって、電源電流波形の高調波成分が低減でき、電源ノイズの低減が可能となる。なお、この各回路ユニットは、例えば、１つの半導体チップ内の各回路ブロックであったり、あるいは、１つのシステム内に含まれる各装置（例えば半導体ＩＣ）であってもよい。より好適には、例えば、各回路ユニットを１つのＤＲＡＭチップ内のメモリバンクとし、制御ユニットをリフレッシュ制御回路とすることができる。この場合、リフレッシュ制御回路は、各メモリバンク毎のリフレッシュ開始タイミングおよび／またはリフレッシュ終了タイミングを前述したような時間差となるように調整する。これによって、通常大きなノイズ源となるリフレッシュに伴う電源ノイズを、容易に低減可能となる。この原理を図８を用いてもう少し詳しく説明する。図８（ａ）は一般的半導体チップの給電系インピーダンスプロファイルを示す。数十ＭＨｚ帯は基板やＬＳＩパッケージのインダクタンスが支配的となる領域であり、ここのインピーダンスを下げるのは一般に困難であるため（高コストなパッケージが必要になるなど）、この周波数範囲のインピーダンスＺは右肩上がりの特性を示す（インダクタンスのインピーダンス：ＺＬ＝２πｆ・Ｌより）。ノイズ電圧は電流とインピーダンスの積で決まるため、インピーダンスが高くなる周波数範囲で電流成分を低く抑えることが低ノイズ電圧化にとっては望ましい。そのため、図８（ｃ）の破線のように矩形波に近い電流波形となるよりも、実線のような正弦波的な山型の波形が望ましく、このように波形を変更することで、図８（ｂ）に示すように電流の高調波成分を小さくでき、結果的にノイズ電圧を低く抑えることができる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、半導体装置および情報処理システムにおける電源ノイズを低減可能となる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、その構成の一例を示すものであり、（ａ）は全体ブロック図、（ｂ）は（ａ）のメモリバンク内の構成例を示す回路図である。図１（ａ）の半導体装置（半導体チップ、半導体ＩＣ）ＣＰ＿Ｄは、１個の半導体チップ上に形成された例えばＤＲＡＭチップとなっている。半導体装置ＣＰ＿Ｄは、複数（ここでは８個）のメモリバンクＭＢＫ０〜ＭＢＫ７と、リフレッシュ制御回路ＲＥＦ＿ＣＴＬを含んでいる。ＲＥＦ＿ＣＴＬは、例えば、外部からオートリフレッシュコマンドＲＥＦが入力された場合や、セルフリフレッシュ時に内部でＲＥＦを生成する際、ＭＢＫ０〜ＭＢＫ７に対して、それぞれ、リフレッシュ信号ＲＥＦＳ０〜ＲＥＦＳ７を出力する。
【００２１】
メモリバンクＭＢＫ０〜ＭＢＫ７のそれぞれは、図１（ｂ）に示すように、複数のワード線ＷＬ０，ＷＬ１，…と、複数のビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１），…と、ワード線とビット線対の交点に配置される複数のメモリセルＭＣを含んでいる。各メモリセルＭＣは、自身に対応するワード線ＷＬが活性化された際に、自身に対応するビット線ＢＬをトランジスタＭＴを介して容量Ｃｓに接続する。また、各メモリバンクＭＢＫは、ワード線ＷＬを駆動するワードドライバ回路ＷＤと、各ビット線対（ＢＬ，／ＢＬ）の電位差を増幅する複数のセンスアンプ回路ＳＡと、各ビット線対（ＢＬ，／ＢＬ）をプリチャージする複数のプリチャージ回路ＰＣなどを含んでいる。
【００２２】
各メモリバンクＭＢＫ（例えばＭＢＫ０）は、ＲＥＦ＿ＣＴＬからのリフレッシュ信号ＲＥＦＳ（例えばＲＥＦＳ０）を受けた際に、ワードドライバ回路ＷＤを介して特定のワード線ＷＬを活性化させる。この際のワード線ＷＬの特定は、図示はしないが、ＲＥＦ＿ＣＴＬに含まれるリフレッシュアドレス生成回路（リフレッシュカウンタ回路）によって定められる。また、ＲＥＦ＿ＣＴＬは、当該ワード線に接続される容量Ｃｓを再充電するのに必要な所定の時間を経過した後、当該ワード線ＷＬをＷＤを介して非活性化させ、各ビット線対（ＢＬ，／ＢＬ）をプリチャージ回路ＰＣを介してプリチャージさせる。
【００２３】
図２は、図１の半導体装置において、そのリフレッシュ動作方式の一例を示す説明図である。図２に示すように、各メモリバンクＭＢＫ０〜ＭＢＫ７には、ＭＢＫ０からＭＢＫ７に向けて順次遅延する形で、それぞれ異なるタイミングでリフレッシュ信号ＲＥＦＳ０〜ＲＥＦＳ７が入力されている。ＲＥＦＳは、実質的に、ワード線ＷＬを活性化させる命令（ＡＣＴコマンド）と、ＷＬを非活性化ならびにビット線ＢＬのプリチャージを行わせる命令（ＰＲＥコマンド）に分解される。
【００２４】
ここで、ＭＢＫ０とＭＢＫ１におけるＡＣＴコマンドの時間差（すなわちリフレッシュ動作の開始タイミングの時間差）をｔＲＦ＿１とし、ＭＢＫ１とＭＢＫ２におけるＡＣＴコマンドの時間差をｔＲＦ＿２とし、以降同様にして、ＭＢＫ６とＭＢＫ７におけるＡＣＴコマンドの時間差をｔＲＦ＿７とする。また、ＡＣＴコマンドからＰＲＥコマンドまでの時間ｔＲＣは一定であり、これに伴い、ＭＢＫ０〜ＭＢＫ７におけるそれぞれのＰＲＥコマンドの時間差（すなわちリフレッシュ動作の終了タイミングの時間差）はＡＣＴコマンドの場合と同様である。
【００２５】
このような動作において、図１の半導体装置は、式（２）となるように、リフレッシュ動作の開始タイミングおよび終了タイミングが設定されることが主要な特徴となっている。
（ｔＲＦ＿１＝ｔＲＦ＿７）＞（ｔＲＦ＿２＝ｔＲＦ＿６）＞（ｔＲＦ＿３＝ｔＲＦ＿５）＞ｔＲＦ＿４      （２）
式（２）は、言い換えれば、ＭＢＫの数をＮとし、そのＩ番目と（Ｉ＋１）番目に行われるリフレッシュ動作の時間間隔をＴ（Ｉ）とすると、「Ｔ（Ｉ）＝Ｔ（Ｎ−Ｉ）、かつＩ≦Ｎ／２でＴ（Ｉ）＜Ｔ（Ｉ−１）」が成り立つ関係となっている。なお、図２における期間“ｔＲＦＣ＿ｍｉｎ”は、ＲＥＦコマンドの発行（即ち全バンクに対するリフレッシュ動作の開始）から次のＲＥＦコマンドを発行するまでに最低限確保する必要がある期間であり、一般的に仕様で定められている期間である。したがって、図２に示すように、式（２）の関係でタイミングをずらしつつも、ｔＲＦＣ＿ｍｉｎ以内にＭＢＫ０〜ＭＢＫ７のリフレッシュ動作が終わるようにする必要がある。
【００２６】
図３は、図２における電源波形の一例を示すものであり、（ａ）は比較例として図１９（ａ）の場合の電源電流波形、（ｂ）は図２の場合の電源電流波形、（ｃ）は（ａ）と（ｂ）に対応する電源電圧波形である。図３（ａ）に示すように、図１９（ａ）のリフレッシュタイミングを用いた場合には台形状の電流波形であったが、図２のリフレッシュタイミングを用いることで、図３（ｂ）に示すように、略正弦波状の電流波形が得られる。これによって、図３（ｃ）に示すように、それぞれの電源ノイズの大きさは、図１９（ａ）の場合が最大で例えば３９０ｍＶであるのに対して、図２の場合は最大で例えば２６０ｍＶとなり３０％〜４０％といったノイズ低減が実現可能となる。
【００２７】
これは、電流波形が略正弦波状となるように制御することで、その高調波成分が低減できるためである。前述したように、電源系のインピーダンスは、通常、周波数が高くなるほどインダクタンス（Ｌ）成分が主体的となるため、高調波成分の電流スペクトルが大きくなるほど（Ｌ）成分によって大きな電源ノイズが発生することになる。そこで、電流波形を正弦波に近づけることで、高調波成分が低減でき、電源ノイズが低減可能となる。この意味で、式（２）を満たす各ｔＲＦの大きさは、電流波形がより正弦波に近づくように設定することが望ましい。
【００２８】
図４は、図１の半導体装置において、そのリフレッシュ制御回路ＲＥＦ＿ＣＴＬの一例を示すものであり（ａ）はその主要部の構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図４（ａ）に示すリフレッシュ制御回路ＲＥＦ＿ＣＴＬ１は、セレクタ回路ＳＥＬ１と、シリアル接続された複数のフリップフロップ回路ＦＦ０［０］，ＦＦ１［０］〜ＦＦ１［２］，ＦＦ２［０］，ＦＦ２［１］，…，ＦＦ７［２］と、複数の論理和回路ＯＲ１０〜ＯＲ１７などによって構成される。フリップフロップ回路ＦＦｎ［ｍ］の「ｎ」は、０〜７であり、「ｍ」は「ｎ」の値に応じて適宜設定される。
【００２９】
ＳＥＬ１にはリフレッシュ制御回路ＲＥＦ＿ＣＴＬ１の動作モードが設定される。すなわち、選択信号Ｓ１によりＳＥＬ１の上側のノードを選択すると、入力された共通リフレッシュ信号ＲＥＦＣが論理和回路ＯＲ１０〜ＯＲ１７のそれぞれ一方の入力端に伝達される。論理和回路ＯＲ１０〜ＯＲ１７のそれぞれ他方の入力端には入力がない。したがって、各メモリバンクＭＢＫ０〜ＭＢＫ７には図４（ｂ）に示す共通リフレッシュ信号ＲＥＦＣとほぼ同一タイミングのリフレッシュ信号が加えられる。なお、本実施の形態では、各メモリバンクＭＢＫ０〜ＭＢＫ７内部では、与えられたリフレッシュ信号の立ち上がりでＡＣＴコマンドが発せられてワード線の活性化が起こり、リフレッシュ信号の立ち下がりでＰＲＥコマンドが発せられてビット線のプリチャージが起こる。
【００３０】
選択信号Ｓ１によってＳＥＬ１の下側のノードが選択された場合には、先に図２、図３で説明した非等間隔の時間差をもつリフレッシュ信号が各メモリバンクＭＢＫ０〜ＭＢＫ７に加わる動作モードとなる。すなわち、ＲＥＦＣがフリップフロップ回路ＦＦ０［０］の入力に伝送される。クロック信号ＣＬＫによるＦＦ０［０］のラッチ動作の結果であるＦＦ０［０］の出力は論理和回路ＯＲ１０を介しメモリバンクＭＢＫ０に供給される。これにより、メモリバンクＭＢＫ０へのリフレッシュ信号ＲＥＦＳ０は、クロック信号ＣＬＫの立ち上がりにほぼ同期する。なお図４（ｂ）中のＴｐｄは、クロック信号に対するフリップフロップ回路の出力遅延、および論理和回路の通過時に生じる遅延等を示す。隣のメモリバンクＭＢＫ１に供給されるリフレッシュ信号ＲＥＦＳ１は、更にシリアル接続された３つのフリップフロップＦＦ１［０］、ＦＦ１［１］、ＦＦ１［２］を経由した出力タップから論理和回路ＯＲ１１を介して引き出される。したがってＲＥＦＳ１とＲＥＦＳ０の時間差ｔＲＦ＿１は、クロック周期をＴｆとすると３Ｔｆとなる。更に隣のメモリバンクＭＢＫ２に供給されるリフレッシュ信号ＲＥＦＳ２は、更に２つのフリップフロップＦＦ２［０］、ＦＦ２［１］を経由した出力タップから論理和回路ＯＲ１２を介して引き出されるので、ＲＥＦＳ２とＲＥＦＳ１の時間差ｔＲＦ＿２は２Ｔｆとなる。リフレッシュ信号を引き出すタップ間のフリップフロップ回路の数は以降は１となり、最遠のタップでは再び３に増加する。
【００３１】
このように、図４（ａ）の回路では、共通リフレッシュ信号ＲＥＦＣを順次シフトするフリップフロップ回路の列から信号を取り出す各タップ位置を選択し、その隣接タップ間のフリップフロップ回路の数を変化させて、図２、図３で説明したような非等間隔の時間差をもつリフレッシュ信号ＲＥＦＳ０〜ＲＥＦＳ７を得ている。なお、特に限定はされないが、例えばＴｆは１０ｎｓ程度であり、図２のｔＲＣは６０ｎｓ程度であり、ｔＲＦＣ＿ｍｉｎは１２０ｎｓ程度である。この場合、例えば、ｔＲＦ＿１は、図４（ａ）に示すように、３段のフリップフロップ回路ＦＦ１［０］〜ＦＦ１［２］を用いて２０ｎｓ〜３０ｎｓといった値を設定すればよい。
【００３２】
このように、図４（ａ）のようなリフレッシュ制御回路ＲＥＦ＿ＣＴＬ１を用いることで、図２のリフレッシュタイミングを容易に実現可能となる。なお、セレクタ回路ＳＥＬ１の出力における各フリップフロップ回路ＦＦを介さない側の経路は、全メモリバンクＭＢＫに対して同時にリフレッシュ動作を行いたいようなことがあった場合に備えて設けてあり、必ずしも必要というわけではない。
【００３３】
図５は、図１の半導体装置において、そのリフレッシュ制御回路ＲＥＦ＿ＣＴＬの他の一例を示すものであり、（ａ）はその主要部の構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図５（ａ）に示すリフレッシュ制御回路ＲＥＦ＿ＣＴＬ２は、セレクタ回路ＳＥＬ２と、複数の遅延回路ＤＬＹ２１〜ＤＬＹ２７と、複数の論理和回路ＯＲ２０〜ＯＲ２７などによって構成される。ＳＥＬ２は、全バンクメモリＭＢＫに向けた共通リフレッシュ信号ＲＥＦＣを受け、それを選択信号Ｓ２に基づいて選択して出力する。選択信号Ｓ２によって一方が選択された場合には、ＲＥＦＣがＯＲ２０〜ＯＲ２７の一方の入力に伝送される。Ｓ２によって他方が選択された場合には、ＲＥＦＣがＤＬＹ２１の入力とＯＲ２０の他方の入力に伝送される。
【００３４】
ＤＬＹ２１は、その出力がＯＲ２１の他方の入力とＤＬＹ２２の入力に接続され、ＤＬＹ２２は、その出力がＯＲ２２の他方の入力とＤＬＹ２３の入力に接続され、以降同様にして、ＤＬＹ２７は、ＤＬＹ２６の出力が入力されると共に、その出力がＯＲ２７の他方の入力に接続される。そして、ＯＲ２０〜ＯＲ２７の出力が、それぞれ、リフレッシュ信号ＲＥＦＳ０〜ＲＥＦＳ７となり、ＭＢＫ０〜ＭＢＫ７に伝送される。
【００３５】
このような構成において、ＤＬＹ２１〜ＤＬＹ２７の遅延時間Ｔｄｌｙは、それぞれ、図２に示したｔＲＦ＿１〜ｔＲＦ＿７に設計される。これによって、図５（ｂ）に示すように、ＯＲ２０が、ＲＥＦＣとほぼ同様のタイミングでＲＥＦＳ０を出力し、そこからｔＲＦ＿１遅延した後に、ＯＲ２１がＲＥＦＳ１を出力し、更にそこからｔＲＦ＿２遅延した後に、ＯＲ２２がＲＥＦＳ２を出力し、以降同様にして図２に示したような動作が行われる。なお、ＤＬＹ２１〜ＤＬＹ２７のそれぞれは、例えば、複数段のインバータ接続などによって実現可能である。このように、図５のようなリフレッシュ制御回路ＲＥＦ＿ＣＴＬ２を用いることで、図２のリフレッシュタイミングを容易に実現可能となる。
【００３６】
図６は、図１の半導体装置において、そのリフレッシュ制御回路ＲＥＦ＿ＣＴＬにおける主要部の更に他の構成例を示す回路図である。図６に示すリフレッシュ制御回路ＲＥＦ＿ＣＴＬ３は、カウンタ回路ＣＵＮＴと、比較回路（ＣＭＰ０ｓ，ＣＭＰ０ｒ）〜（ＣＭＰ７ｓ，ＣＭＰ７ｒ）と、ＳＲフリップフロップ回路ＳＲ０〜ＳＲ７などによって構成される。ＣＵＮＴは、例えば、共通リフレッシュ信号ＲＥＦＣをリセットおよび開始トリガとして、数ｎｓ周期のクロック信号ＣＬＫでカウント動作を行う。ＣＭＰ０ｓは、カウント値が設定値ｔ０に達した際にＳＲ０をセットし、ＣＭＰ０ｒは、カウント値が例えば設定値「ｔ０＋ｔＲＣ」に達した際にＳＲ０をリセットする。ＳＲ０の出力は、ＲＥＦＳ０となり、メモリバンクＭＢＫ０に伝送される。
【００３７】
また、ＣＭＰ１ｓは、カウント値が例えば「ｔ０＋ｔＲＦ＿１」に達した際にＳＲ１をセットし、ＣＭＰ１ｒは、カウント値が例えば「ｔ０＋ｔＲＦ＿１＋ｔＲＣ」に達した際にＳＲ１をリセットする。ＳＲ１の出力は、ＲＥＦＳ１となり、ＭＢＫ１に伝送される。以降同様にして、ＣＭＰ７ｓの出力をセット入力、ＣＭＰ７ｒの出力をリセット入力とするＳＲ７の出力が、ＲＥＦＳ７となってＭＢＫ７に伝送される。このように構成によっても、図２に示したようなリフレッシュタイミングを容易に実現可能となる。なお、ＣＬＫの周期よりも更に高分解能でタイミングを設定したい場合は、例えばＳＲ０〜ＳＲ１の出力に図５で述べたような遅延回路ＤＬＹを加えればよい。
【００３８】
以上、本実施の形態１の半導体装置を用いることで、代表的には電源ノイズを低減可能となる。なお、リフレッシュ制御回路ＲＥＦ＿ＣＴＬの構成は、勿論、前述したような構成に限らず、図２のｔＲＦを設定するためのディジタル遅延回路やアナログ遅延回路を備えた構成であれば種々変更可能である。例えば、図４の構成例における各フリップフロップ回路ＦＦのＴｐｄを同一とし、その段数によるディジタル遅延によっておおまかな遅延時間を設定し、これに、図５のようなアナログ遅延回路を組み合わせて詳細な遅延時間を設定することもできる。また、本実施の形態１のリフレッシュ制御回路ＲＥＦ＿ＣＴＬは、１個のリフレッシュ信号ＲＥＦＳのみでワード線の活性化と非活性化のタイミングを定めているが、ＲＥＦＳをワード線活性化用のトリガ信号と非活性化用のトリガ信号に分離して、活性化時のみ、非活性化時のみ、あるいはその両方のタイミングをずらせるように構成することも可能である。
【００３９】
（実施の形態２）
図７は、本発明の実施の形態２による半導体装置において、図１のリフレッシュ制御回路ＲＥＦ＿ＣＴＬの主要部の構成例を示す回路図である。図７に示すリフレッシュ制御回路ＲＥＦ＿ＣＴＬ４は、前述した図５のリフレッシュ制御回路ＲＥＦ＿ＣＴＬ２における遅延回路ＤＬＹ２１〜ＤＬＹ２７が可変遅延回路ＶＤＬＹ２１〜ＶＤＬＹ２７に変更されたことが主要な特徴となっている。それ以外の構成に関しては、図５と同様であるため詳細な説明は省略する。ＶＤＬＹ２１〜ＶＤＬＹ２７は、それぞれ、選択信号Ｓ２１〜Ｓ２７に応じて任意の遅延時間を設定可能な回路となっている。
【００４０】
図７に示したようなリフレッシュ制御回路ＲＥＦ＿ＣＴＬ４を用いることで、その基本周波数や、波形の形状を変更することができ、この結果、様々な給電系インピーダンスプロファイルを有する実装形態において、電源ノイズの低減を最も効率よく低減できる電流波形へと調整することが可能となる。
【００４１】
以上、本実施の形態２の半導体装置を用いることで、代表的には電源ノイズを低減可能となる。また、各種給電系のインピーダンス特性を対象として、柔軟に電源ノイズの低減が可能となる。なお、図７の構成例は、勿論これに限定されるものではない。例えば、図６の構成例における比較回路ＣＭＰの期待値を可変にすることでも代替え可能であり、その他にも、様々な可変ディジタル遅延回路や可変アナログ遅延回路を用いて実現可能である。
【００４２】
（実施の形態３）
前述した実施の形態１では、図２のようにリフレッシュタイミングをずらし、正弦波状の電流波形を生成することで電源ノイズの低減を図ったが、この方式は、リフレッシュ動作に限らず、様々な場面に適用可能である。すなわち、本来、複数の回路部の同時動作によって一斉に電流が流れるような場面において、各回路部の動作タイミングを電流波形が正弦波に近づくようにずらすことで、電源ノイズ低減効果が得られる。そこで、本実施の形態３では、この各種場面の一例を挙げる。
【００４３】
図９は、本発明の実施の形態３による半導体装置または情報処理システムにおいて、その基本概念を示す説明図である。図９に示すように、本実施の形態３の半導体装置または情報処理システムは、図２の場合と同様に、複数の回路部（ここでは８個）ＣＲ０〜ＣＲ７の動作タイミングをずらすことが主要な特徴となっている。図９において、ずらす対象となる動作は、例えば前述したリフレッシュ動作のように一定期間内に行われる相対的に電流量が大きい動作であり、それ以外の期間では、相対的に電流量が小さい動作が行われるか又は電流量がほぼゼロ（すなわち動作停止状態）となっている。ＣＲ０〜ＣＲ７は、同一種類の回路部であっても異なる種類の回路部であってもよく、その対象となる動作も同様の動作であっても異なる動作であってもよい。
【００４４】
ここで、ＣＲ０の対象動作の開始タイミング（および／または終了タイミング）からＣＲ１の対象動作の開始タイミング（および／または終了タイミング）までの期間をｔｊｏｂ＿１とし、同様に、ＣＲ１からＣＲ２までの期間をｔｊｏｂ＿２とし、以降同様にして、ＣＲ６からＣＲ７までの期間をｔｊｏｂ＿７とする。そうすると、図２の場合と同様に、式（３）の関係で各期間ｔｊｏｂが設定される。
（ｔｊｏｂ＿１＝ｔｊｏｂ＿７）＞（ｔｊｏｂ＿２＝ｔｊｏｂ＿６）＞（ｔｊｏｂ＿３＝ｔｊｏｂ＿５）＞ｔｊｏｂ＿４      （３）
図１０は、本発明の実施の形態３による半導体装置において、その構成例を示すブロック図である。図１０に示す半導体装置ＣＰは、１個の半導体チップ内に例えば８個の回路部ＣＲ０〜ＣＲ７を含み、更に、クロック信号制御回路ＣＫ＿ＣＴＬを備えた構成となっている。ＣＲ０〜ＣＲ７のそれぞれは、特に限定はされないが、例えば、プロセッサなどである。ＣＫ＿ＣＴＬは、ＣＲ０〜ＣＲ７に対してそれぞれクロック信号ＣＫ０〜ＣＫ７を供給し、これによってマルチプロセッサ動作などを行わせる。
【００４５】
ここで、ＣＫ＿ＣＴＬは、例えば、ソフトウェアまたはハードウェアのスケジューリングに応じて、消費電力低減のため低速処理動作を行う場合は相対的に低周波数のクロック信号ＣＫ０〜ＣＫ７を供給し、高速処理動作が必要な場合は、相対的に高周波数のクロック信号ＣＫ０〜ＣＫ７を供給する。そこで、ＣＫ＿ＣＴＬは、例えば、この低速処理動作から高速処理動作に遷移する過程で、ＣＲ０〜ＣＲ７のそれぞれの遷移タイミングを図９のようなタイミングでずらす。これによって、電源ノイズの低減が図れる。
【００４６】
図１１は、本発明の実施の形態３による情報処理システムにおいて、その構成例を示す外形図である。図１１に示す情報処理システムは、例えば、制御ボード（配線基板）ＰＣＢ＿Ｃ上に複数（ここでは５個）のプロセッサボード（配線基板）ＰＣＢ＿Ｐ１〜ＰＣＢ＿Ｐ５が接続され、このＰＣＢ＿Ｐ１〜ＰＣＢ＿Ｐ５の並列動作によって全体としてマルチプロセッサ動作を行うものとなっている。このようなシステムにおいて、各プロセッサボードが行う、電流量が相対的に大きい処理の開始タイミングを図９のようにずらすことで、システム全体の電源ノイズの低減が図れる。
【００４７】
図１２は、本発明の実施の形態３による情報処理システムにおいて、その他の構成例を示すブロック図であり、図１３は、本発明の実施の形態３による情報処理システムにおいて、その更に他の構成例を示す外形図である。図１２に示す情報処理システムは、配線基板（例えばマザーボード）ＰＣＢ上に複数（ここでは３個）のＤＲＡＭ−ＩＣ（ＤＲＡＭ１〜ＤＲＡＭ３）と、それらの動作制御を行う制御ＩＣ（メモリコントローラＩＣ）ＣＩＣが実装されている。また、図１３に示す情報処理システムは、配線基板（例えばマザーボード）ＰＣＢ上に、複数（ここでは３枚）のＤＲＡＭモジュールＭＭ１〜ＭＭ３と、それらの動作制御を行う制御ＩＣ（メモリコントローラＩＣ）ＣＩＣが実装されている。
【００４８】
例えば、図１２のシステムにおいては、ＣＩＣが、各ＤＲＡＭ−ＩＣ（ＤＲＡＭ１〜ＤＲＡＭ３）に出力するオートリフレッシュコマンドＲＥＦのタイミングを図９のようなタイミングでずらす。これによって、ＤＲＡＭ１〜ＤＲＡＭ３が、それぞれ異なるタイミングでリフレッシュ動作を行う。一方、図１３のシステムにおいては、ＣＩＣが、各ＤＲＡＭモジュールＭＭ１〜ＭＭ３に出力するオートリフレッシュコマンドＲＥＦのタイミングを図９のようなタイミングでずらす。これによって、ＭＭ１〜ＭＭ３が、それぞれ異なるタイミングでリフレッシュ動作を行う。すなわち、これらのシステムは、前述した図４〜図６のような回路をＣＩＣが備えたものとなっている。これによって、システム全体の電源ノイズの低減が図れる。
【００４９】
図１４は、本発明の実施の形態３による半導体装置において、その更に他の構成例を示す平面図である。図１４に示す半導体装置は、ＤＲＡＭモジュールＭＭとなっており、例えば、８個のＤＲＡＭ−ＩＣ（ＤＲＡＭ０〜ＤＲＡＭ７）と、外部端子ＰＮ１からの信号をバッファリングして各ＤＲＡＭ−ＩＣに出力するバッファＩＣ（ＢＩＣ）とが実装された構成となっている。このような構成において、ＢＩＣは、外部端子ＰＮ１からの信号を受けてオートリフレッシュコマンドＲＥＦを判別し、当該コマンドを各ＤＲＡＭ−ＩＣ毎にずらして出力する。すなわち、ＢＩＣが、前述した図４〜図６のような回路を備えたものとなっている。これによって、ＤＲＡＭモジュールにおける電源ノイズの低減が図れる。
【００５０】
図１５は、本発明の実施の形態３による半導体装置において、図１の半導体装置ＣＰ＿Ｄの動作例を示す説明図である。図１５に示す動作例は、例えば、所謂集中リフレッシュ動作を行う際に、各メモリバンク内でワード線ＷＬを順次活性化する際の間隔がずれていることが特徴となっている。すなわち、例えばＷＬ０とＷＬ１の間隔が広く、ＷＬ１とＷＬ２、ＷＬ２とＷＬ３となるにつれて段階的に間隔が狭くなり、あるワード線を経過すると逆に段階的に間隔が広くなっていく。このような動作を用いることで、長周期的に正弦波状の電流波形を生成でき、これに伴う高調波成分を低減できるため、電源ノイズの低減が可能となる。
【００５１】
図１６は、本発明の実施の形態３による半導体装置において、その更に他の構成例を示す斜視図である。図１６に示す半導体装置は、外部端子ＰＮ２を備えたパッケージ基板（配線基板）ＰＢＤ上に、制御半導体チップＣＰ＿Ｃ、および複数（ここでは４個）の処理半導体チップＣＰ＿ＣＲ１〜ＣＰ＿ＣＲ４が積層搭載された構成例となっている。処理半導体チップＣＰ＿ＣＲ１〜ＣＰ＿ＣＲ４は、例えば、プロセッサチップやＤＲＡＭチップなどである。ＣＰ＿Ｃは、内部端子ＩＰＮを備え、このＩＰＮを介してＣＰ＿ＣＲ１〜ＣＰ＿ＣＲ４をそれぞれ制御する。ＩＰＮは、例えば、図１０で述べたような動作を行うためのクロック信号を出力する端子や、図１２等で述べたような動作を行うためのリフレッシュ信号を出力する端子などに該当する。
【００５２】
図１７は、本発明の実施の形態３による半導体装置または情報処理システムにおいて、その更に他の例を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す説明図である。図１７（ａ）に示す半導体装置または情報処理システムは、互いにバスＢＳで接続された複数（ここでは８個）の処理ユニットＵＮ１〜ＵＮ８と、レギュレータユニットＶＲＥＧとを備えた構成となっている。ＵＮ１〜ＵＮ８およびＶＲＥＧは、例えば１個の半導体チップＣＰ上に形成される。または、ＵＮ１〜ＵＮ８およびＶＲＥＧは、それぞれ別の半導体チップ（すなわち別ＩＣ）によって形成され、配線基板ＰＣＢ上に実装される。
【００５３】
ＶＲＥＧは、ＵＮ１〜ＵＮ８に所定の電源電圧ＰＯＮ１〜ＰＯＮ８を供給する。この際、ＶＲＥＧは、図１７（ｂ）に示すように、各電源電圧の供給開始タイミングを、同時ではなく電源電流波形が正弦波状となるように互いにずらす制御を行う。例えば、マイクロコンピュータなどでは、低消費電力化のため、一部の内部モジュール（処理ユニット）の電源供給を一時的に遮断したり、復帰したりなどの動作が行われる場合がある。最初に電源供給を行う場合や、このように電源供給の遮断状態から復帰するような場合に、図１７（ｂ）に示したようなタイミングを用いることで、電源ノイズが低減可能となる。
【００５４】
以上、本実施の形態３の半導体装置を用いることで、代表的には電源ノイズを低減可能となる。
【００５５】
（実施の形態４）
本実施の形態４では、実施の形態３で述べた図９の動作例を変形した動作例について説明する。図１８は、本発明の実施の形態４による半導体装置または情報処理システムにおいて、その基本概念を示すものであり、（ａ）はその動作例を示す説明図、（ｂ）は（ａ）を用いた場合の電源電流波形の一例を示す波形図である。
【００５６】
図１８（ａ）に示す動作例は、図９の動作例が正弦波の半周期分（０〜１８０°）の電源電流波形を生成するタイミングとなっているのに対して、更にその半分（０〜９０°）の電源電流波形を生成するタイミングとなっている。ここでは、５個の回路部ＣＲ０〜ＣＲ４を例として、ＣＲ０が電流量の大きい処理を開始（および／または終了）するタイミングとＣＲ１の当該タイミングとの時間差をｔｊｏｂ＿１とする。同様にＣＲ１とＣＲ２の時間差をｔｊｏｂ＿２とし、以降同様にしてＣＲ３とＣＲ４の時間差をｔｊｏｂ＿４とする。この場合、図１８（ａ）の動作例は、式（４）の関係でタイミングが設定される。
ｔｊｏｂ＿１＞ｔｊｏｂ＿２＞ｔｊｏｂ＿３＞ｔｊｏｂ＿４      （４）
このような動作例を用いると、図１８（ｂ）に示すように正弦波における１／４に該当する電流波形を生成可能となる。ただし、この場合、電源電流波形が立ち下がる際に、高調波成分が発生してしまうが、ある程度の電源ノイズ低減効果は得られる。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００５８】
本実施の形態による半導体装置および情報処理システムは、特に、ＤＲＡＭ−ＩＣ、ＤＲＡＭモジュール、ＤＲＡＭを搭載したボード等のようにＤＲＡＭを含む製品に適用して有益な技術であり、これに限らず、プロセッサやマイコン等の半導体装置や、各種半導体部品を搭載した情報処理システム全般に対して広く適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１による半導体装置において、その構成の一例を示すものであり、（ａ）は全体ブロック図、（ｂ）は（ａ）のメモリバンク内の構成例を示す回路図である。
【図２】図１の半導体装置において、そのリフレッシュ動作方式の一例を示す説明図である。
【図３】図２における電源波形の一例を示すものであり、（ａ）は比較例として図１９（ａ）の場合の電源電流波形、（ｂ）は図２の場合の電源電流波形、（ｃ）は（ａ）と（ｂ）に対応する電源電圧波形である。
【図４】図１の半導体装置において、そのリフレッシュ制御回路の一例を示すものであり（ａ）はその主要部の構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図５】図１の半導体装置において、そのリフレッシュ制御回路の他の一例を示すものであり、（ａ）はその主要部の構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図６】図１の半導体装置において、そのリフレッシュ制御回路における主要部の更に他の構成例を示す回路図である。
【図７】本発明の実施の形態２による半導体装置において、図１のリフレッシュ制御回路の主要部の構成例を示す回路図である。
【図８】本発明の効果が生まれる原理を説明するものであり、（ａ）は給電系インピーダンスの周波数特性の一例を示すグラフ、（ｂ）は（ｃ）の電流波形の電流スペクトルを示す図である。
【図９】本発明の実施の形態３による半導体装置または情報処理システムにおいて、その基本概念を示す説明図である。
【図１０】本発明の実施の形態３による半導体装置において、その構成例を示すブロック図である。
【図１１】本発明の実施の形態３による情報処理システムにおいて、その構成例を示す外形図である。
【図１２】本発明の実施の形態３による情報処理システムにおいて、その他の構成例を示すブロック図である。
【図１３】本発明の実施の形態３による情報処理システムにおいて、その更に他の構成例を示す外形図である。
【図１４】本発明の実施の形態３による半導体装置において、その更に他の構成例を示す平面図である。
【図１５】本発明の実施の形態３による半導体装置において、図１の半導体装置の動作例を示す説明図である。
【図１６】本発明の実施の形態３による半導体装置において、その更に他の構成例を示す斜視図である。
【図１７】本発明の実施の形態３による半導体装置または情報処理システムにおいて、その更に他の例を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す説明図である。
【図１８】本発明の実施の形態４による半導体装置または情報処理システムにおいて、その基本概念を示すものであり、（ａ）はその動作例を示す説明図、（ｂ）は（ａ）を用いた場合の電源電流波形の一例を示す波形図である。
【図１９】本発明の前提として検討した半導体装置におけるリフレッシュ動作の一例を示すものであり、（ａ）、（ｂ）は、それぞれ異なる動作例を示す説明図である。
【図２０】図１９における電源波形の一例を示すものであり、（ａ）は電源電流波形、（ｂ）は電源電圧波形である。
【符号の説明】
【００６０】
ＭＢＫ  メモリバンク
ＣＰ  半導体チップ
ＲＥＦＳ  リフレッシュ信号
ＲＥＦ＿ＣＴＬ  リフレッシュ制御回路
ＷＬ  ワード線
ＢＬ  ビット線
ＷＤ  ワードドライバ回路
ＭＣ  メモリセル
ＭＴ  トランジスタ
Ｃｓ  容量
ＳＡ  センスアンプ回路
ＰＣ  プリチャージ回路
ＳＥＬ  セレクタ回路
Ｓ  選択信号
ＯＲ  論理和回路
ＲＥＦＣ  共通リフレッシュ信号
ＣＬＫ  クロック信号
ＦＦ  フリップフロップ回路
ＤＬＹ  遅延回路
ＣＵＮＴ  カウンタ回路
ＣＭＰ  比較回路
ＳＲ  ＳＲフリップフロップ回路
ＶＤＬＹ  可変遅延回路
ＣＲ  回路部
ＣＫ＿ＣＴＬ  クロック信号制御回路
ＰＣＢ  配線基板
ＣＩＣ  制御ＩＣ
ＭＭ  ＤＲＡＭモジュール
ＢＩＣ  バッファＩＣ
ＰＮ  外部端子
ＩＰＮ  内部端子
ＰＢＤ  パッケージ基板
ＵＮ  処理ユニット
ＰＯＮ  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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