(57)【要約】【課題】表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を提供する。【解決手段】ｎ型の半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えたシリコンカーバイト(ＳｉＣ)を母材とする主構造体１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向に対してストライプ方向(矢印Ｒ１)が略直交するメサストライプ部２と、上記メサストライプ部２のメサ２a上に形成されたアノード電極３と、上記半導体基板の裏面に形成されたカソード電極５と、上記メサストライプ部２のメサ２a間に露出する半導体層上に形成されたゲート電極４とを備える。【選択図】図１Ａ
2010062252.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、上記半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備え、上記半導体基板と上記複数の半導体層がワイドギャップ半導体を母材とするバイポーラ型半導体装置であって、
上記複数の半導体層の上側の少なくとも最上層に形成され、上記半導体基板のオフ方向に対してストライプ方向が略直交するメサストライプ部と、
上記メサストライプ部上に形成された第１電極と、
上記半導体基板の裏面に形成された第２電極と、
上記複数の半導体層のうちの上記メサストライプ部のメサ間の半導体層の露出領域上に形成された制御電極と
を備えたことを特徴とするバイポーラ型半導体装置。
【請求項２】
請求項１に記載のバイポーラ型半導体装置において、
上記制御電極に流す電流により動作を制御する電流駆動型であることを特徴とするバイポーラ型半導体装置。
【請求項３】
請求項１または２に記載のバイポーラ型半導体装置において、
上記ワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いたことを特徴とするバイポーラ型半導体装置。
【請求項４】
請求項１から３までのいずれか１つに記載のバイポーラ型半導体装置において、
上記第１電極をアノード電極とし、上記第２電極をカソード電極とし、上記制御電極をゲート電極とする電流駆動型のゲートターンオフサイリスタであることを特徴とするバイポーラ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バイポーラ型半導体装置に関し、特にシリコンカーバイド(ＳｉＣ)などのワイドギャップ半導体を用いたバイポーラ型半導体装置に関する。
【背景技術】
【０００２】
従来、ＳｉＣを用いて製作されたバイポーラ型半導体装置としては、表面に縞状またはストライプ状のメサ加工を施し、そのメサ上にアノード電極を形成したＧＴＯ(Gate Turn-off Thyristor；ゲート・ターンオフ・サイリスタ)がある。このようなＧＴＯでは、順方向に電流を通電すると、電子と正孔が再結合するエネルギーにより面状の積層欠陥(stacking fault)がドリフト層中で拡大して、順方向電圧ＶFが大きくなる「ＶFドリフト」という現象が発生する。このような積層欠陥の種となる半導体層の欠陥には、基底面転位(ＢＰＤ;basal Plane Dislocation)と表面欠陥(ハーフループ)がある。
【０００３】
この基底面転位に起因する積層欠陥は、メサ端部に到達するまでしか拡大しない性質があるため、アノード電極のストライプ方向と半導体基板のオフ方向を平行にすることにより、積層欠陥の拡大を止めて、「ＶFドリフト」を低減するバイポーラ型半導体装置が提案されている(例えば、特開２００４−３３５７２０号公報(特許文献１)参照)。
【０００４】
しかしながら、近年は、結晶成長技術の向上により、結晶中の基底面転位密度は低減されてきており、素子製作プロセス中で発生する表面欠陥が問題となっている。この表面欠陥を種とする積層欠陥は、基底面転位と異なり、ドリフト層中を素子端部まで拡大するため、ストライプ方向と半導体基板のオフ方向を平行にしても、表面欠陥を種とする積層欠陥は、ストライプ方向に対して垂直方向に素子端部まで拡大して、電圧を印加したときの電極間のリークパスとなる。このため、ストライプ形状の凸部上に形成されたアノード電極とその凸部の両側に形成されたゲート電極とを有するＧＴＯや、ストライプ形状の凸部に形成されたエミッタ電極とその凸部の両側に形成されたゲート電極とを有するＩＧＢＴでは、表面欠陥を種とする積層欠陥はリークパスとなり、最小点弧電流の増大などを引き起こし、素子の信頼性が低下するという問題がある。
【特許文献１】特開２００４−３３５７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の課題は、表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、この発明のバイポーラ型半導体装置は、
半導体基板と、上記半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備え、上記半導体基板と上記複数の半導体層がワイドギャップ半導体を母材とするバイポーラ型半導体装置であって、
上記複数の半導体層の上側の少なくとも最上層に形成され、上記半導体基板のオフ方向に対してストライプ方向が略直交するメサストライプ部と、
上記メサストライプ部上に形成された第１電極と、
上記半導体基板の裏面に形成された第２電極と、
上記複数の半導体層のうちの上記メサストライプ部のメサ間の半導体層の露出領域上に形成された制御電極と
を備えたことを特徴とする。
【０００７】
上記構成のバイポーラ型半導体装置によれば、半導体基板のオフ方向に対してメサストライプ部のストライプ方向を略直交させることにより、表面欠陥に起因する積層欠陥が基底面に沿って成長してメサストライプ部のメサとメサ間の凹部を交互に横断しないので、リークパスがほとんど無くなる。これにより、第１電極と制御電極との間(例えばＧＴＯにおけるアノード電極とゲート電極との間)のリーク電流を低減でき、最小点弧電流の増大を防止できる。
【０００８】
また、一実施形態のバイポーラ型半導体装置では、上記制御電極に流す電流により動作を制御する電流駆動型である。
【０００９】
上記実施形態によれば、特に表面欠陥に起因する積層欠陥が成長しやすい電流駆動型のバイポーラ型半導体装置において、リーク電流の低減化と最小点弧電流の増大防止の効果が顕著である。
【００１０】
また、一実施形態のバイポーラ型半導体装置では、上記ワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いた。
【００１１】
上記実施形態によれば、ワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いることによって、絶縁破壊電界強度がシリコン(Ｓｉ)に比べて高くなり、高耐圧の用途に用いることが可能となる。
【００１２】
また、一実施形態のバイポーラ型半導体装置では、上記第１電極をアノード電極とし、上記第２電極をカソード電極とし、上記制御電極をゲート電極とする電流駆動型のゲートターンオフサイリスタである。
【００１３】
上記実施形態によれば、表面欠陥に起因する積層欠陥が成長しやすい電流駆動型のゲートターンオフサイリスタにおいて、表面欠陥に起因する積層欠陥が成長してもメサストライプ部のメサとメサ間の凹部を交互に横断しないので、リークパスがほとんど無くなり、アノード電極とゲート電極との間のリーク電流を低減でき、最小点弧電流の増大を防止できる。
【発明の効果】
【００１４】
以上より明らかなように、この発明のバイポーラ型半導体装置によれば、表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明のバイポーラ型半導体装置を図示の実施の形態により詳細に説明する。
【００１６】
図１Ａはこの発明の実施の一形態のバイポーラ型半導体装置の一例としてのＧＴＯ(Gate Turn-off Thyristor；ゲート・ターンオフ・サイリスタ)の模式図を示し、図１Ｂは図１Ａに示すＧＴＯのストライプ方向から見た側面図を示している。
【００１７】
この実施の形態のＧＴＯは、図１Ａ,図１Ｂに示すように、半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えた主構造体１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向に対してストライプ方向(矢印Ｒ１)が略直交するメサストライプ部２と、上記メサストライプ部２上に形成された第１電極の一例としてのアノード電極３と、上記半導体基板の裏面に形成された第２電極の一例としてのカソード電極５と、上記メサストライプ部２のメサ２a間およびメサストライプ部２の周囲の半導体層の露出領域上に形成された制御電極の一例としてのゲート電極４とを備えている。上記メサストライプ部２は、予め決められた間隔をあけて互いに平行に形成された細長い複数のメサ２aからなる。図１Ａ,図１Ｂでは、主構造体１の半導体基板と複数の半導体層は省略している。
【００１８】
上記主構造体１の半導体基板と複数の半導体層は、ワイドギャップ半導体の一例としてのシリコンカーバイト(ＳｉＣ)を母材としている。ここで、ＳｉＣ半導体基板は、４Ｈ−ＳｉＣが主に使用され、エピタキシャル成長を行う結晶面を数度(オフ角)傾けた面が使用される。
【００１９】
このようなメサ構造のＧＴＯでは、メサストライプ部２を形成するときにメサ２a表面や周辺部の表面に多くの表面欠陥が生じる。図１Ａ,図１Ｂにおいて、メサストライプ部２の一部のメサ２aの端部に表面欠陥Ｓがあるものとすると、電流通電時にその表面欠陥Ｓを種として基底面に沿って成長する面状の積層欠陥６は、メサストライプ部２のストライプ方向と平行で、かつ、主構造体１の平面に対して半導体基板のオフ方向(矢印Ｒ２)に向かって半導体基板側に徐々に傾斜する台形状となる。
【００２０】
図２は上記ＧＴＯの断面図を示している。図２に示すＧＴＯは、ｎ＋型の４Ｈ−ＳｉＣの半導体基板２１と、ｐ型バッファ層２２と、ｐ−型ベース層２３と、ｎ型ベース層２４と、ストライプ状に形成されたｐ＋型エミッタ層２５と、上記ｐ＋型エミッタ層２５上に形成されたアノード電極２６と、露出したｎ型ベース層２４にイオン注入してｐ＋型エミッタ層２５を囲むように形成されたｎ+型低抵抗ゲート領域２７とｎ＋型ゲートコンタクト領域２８と、上記ｎ＋型ゲートコンタクト領域２８上に形成されたゲート電極２９と、半導体基板２１の裏面側に形成されたカソード電極３０とを備えている。上記ｐ+型エミッタ層２５が図１Ａ,図１Ｂに示すメサ２aに相当する。
【００２１】
図３は上記ＧＴＯの動作時間に対するＩｇminの変化を示し、図３において、横軸は動作時間ｔ[時間]を表し、縦軸は動作開始時の最小点弧電流Ｉｇmin(0)に対してｔ時間後の最小点弧電流Ｉｇmin(t)の比(Ｉｇmin(t)/Ｉｇmin(0))を表している。
【００２２】
図３に示すように、比較のためのＧＴＯでは、動作時間が１０時間を越えないうちに最小点弧電流比(Ｉｇmin(t)/Ｉｇmin(0))が１００を越えているのに対して、この発明の実施の形態のＧＴＯは、動作時間が６０時間経過しても１．３以下である。
【００２３】
図４Ａは比較例のＧＴＯの表面欠陥を種とする積層欠陥を示す模式図を示し、図４Ｂは図４Ａに示すＧＴＯのストライプ方向から見た側面図を示している。図４Ａ,図４Ｂに示すＧＴＯは、比較のために示したものであり、本発明ではない。
【００２４】
この比較例のＧＴＯは、図４Ａ,図４Ｂに示すように、ｎ型の半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えた主構造体３１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向(矢印Ｒ１２)とストライプ方向(矢印Ｒ１１)が平行なメサストライプ部３２と、上記メサストライプ部３２上に形成されたアノード電極３３と、上記半導体基板の裏面に形成されたカソード電極３５と、上記メサストライプ部３２のメサ３２a間およびメサストライプ部３２の周囲に露出する半導体層上に形成されたゲート電極３４とを備えている。図４Ａ,図４Ｂでは、主構造体３１の半導体基板と複数の半導体層は、省略している。
【００２５】
上記主構造体３１の半導体基板と複数の半導体層は、シリコンカーバイト(ＳｉＣ)を母材としている。
【００２６】
図４Ａ,図４Ｂにおいて、メサストライプ部３２の一部のメサ３２aの端部に表面欠陥Ｓがあるものとすると、電流通電時にその表面欠陥Ｓを種として成長する面状の積層欠陥３６は、主構造体３１の平面に対して半導体基板のオフ方向(矢印Ｒ１２)に向かって半導体基板側に徐々に傾斜する台形状となる。
【００２７】
このとき、表面欠陥を種とする積層欠陥３６は、メサストライプ部３２のストライプ方向に対して直角方向に主構造体３１の端部まで拡大して、電圧を印加したときのアノード電極３３とゲート電極３４との間のリークパス４０となる。このため、メサストライプ部の凸部にアノード電極を有すると共に凹部にゲート電極を有する構成のＧＴＯでは、最小点弧電流の増大などを引き起こし、素子の信頼性が低下する。
【００２８】
これに対して、この発明の実施の形態の図１Ａ,図１Ｂに示すＧＴＯによれば、半導体基板のオフ方向(矢印Ｒ２)に対してメサストライプ部２のストライプ方向(矢印Ｒ１)を略直交させることにより、表面欠陥に起因する積層欠陥が成長してメサストライプ部２のメサ２aとメサ２a間の凹部を交互に横断しないので、リークパスがほとんど無くなる。これにより、アノード電極３とゲート電極４との間のリーク電流を低減でき、最小点弧電流の増大を防止することができる。
【００２９】
また、半導体基板と複数の半導体層にワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いることによって、絶縁破壊電界強度がシリコン(Ｓｉ)に比べて高くなり、高耐圧の用途に用いることが可能となる。
【００３０】
上記実施の形態では、ワイドギャップ半導体としてＳｉＣを用いたバイポーラ型半導体装置としてのＧＴＯについて説明したが、他のワイドギャップ半導体として窒化ガリウム(ＧａＮ)やダイヤモンドなどを用いたものでも同様の効果を得ることができる。
【００３１】
また、この発明のバイポーラ型半導体装置は、ＧＴＯに限らず、ＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)やＢＪＴ(バイポーラ型接合トランジスタ)に適用することができる。
【００３２】
また、この発明のバイポーラ型半導体装置は、特に表面欠陥に起因する積層欠陥が成長しやすい電流駆動型のバイポーラ型半導体装置に適用することにより、リーク電流の低減化と最小点弧電流の増大防止の効果が顕著である。
【００３３】
また、この発明のバイポーラ型半導体装置は、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野などにおいて、例えばインバータなどの電力制御装置に好適である。
【００３４】
また、この発明のバイポーラ型半導体装置は、電力制御装置に適用すると、ＳｉＣバイポーラ素子の破壊を防ぐだけではなく、通電時の損失も抑制することができ、大電流が可能となると共に、装置の信頼性などの性能の向上させることができる。
【００３５】
この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【００３６】
なお、上記実施の形態において、主構造体の半導体基板とその半導体基板上に形成された半導体層の夫々の導電型が逆であってもよく、この場合も同様の作用,効果を有する。
【図面の簡単な説明】
【００３７】
【図１Ａ】図１Ａはこの発明の実施の一形態のバイポーラ型半導体装置の一例としてのＧＴＯの模式図である。
【図１Ｂ】図１Ｂは図１Ａに示すＧＴＯのストライプ方向から見た側面図である。
【図２】図２は上記ＧＴＯの断面図である。
【図３】図３は上記ＧＴＯの動作時間に対する最小点弧電流Ｉｇminの変化を示す図である。
【図４Ａ】図４Ａは比較例のＧＴＯの表面欠陥を種とする積層欠陥を示す模式図である。
【図４Ｂ】図４Ｂは図４Ａに示すＧＴＯのストライプ方向から見た側面図である。
【符号の説明】
【００３８】
１…主構造体
２…メサストライプ部
２a…メサ
３…アノード電極
４…ゲート電極
５…カソード電極
６…積層欠陥
Ｓ…表面欠陥
【図１Ｂ】
2010062252.tif 000003
【図２】
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【図３】
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【図１Ａ】
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【図４Ａ】
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【図４Ｂ】
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