(57)【要約】 【課題】オーバキルに起因する歩留まりの低下と、過剰なマージンに起因するチップ面積の増加、消費電力の増加、及び設計期間の長期化と、を同時に解決する。【解決手段】テストパタン生成装置１０は、半導体集積回路の複数のセルの接続情報を含むネットリストと、各セルの位置情報及び各セルに接続される配線の配線情報を含むセルデータと、各セルの消費電力を含むセルパワーデータと、ターゲット電源電圧を含むターゲット電源電圧データと、の入力を受け付ける入力部１２と、セルの活性化率を設定する活性化率設定部１４ａと、活性化率設定部１４ａによって設定された活性化率に基づいて、テストパタンを生成するテストパタン生成部１４ｂと、テストパタン生成部１４ｂによって生成されたテストパタンを用いて、半導体集積回路の電源電圧を算出する電源電圧算出部１４ｃと、電源電圧算出部１４ｃによって算出された電源電圧がターゲット電源電圧を満たす場合に、テストパタン生成部１４ｂによって生成されたテストパタンを出力する出力部１８と、を備えている。【選択図】図３
2010249774.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の複数のセルの接続情報を含むネットリストと、各セルの位置情報及び各セルに接続される配線の配線情報を含むセルデータと、各セルの消費電力を含むセルパワーデータと、ターゲット電源電圧を含むターゲット電源電圧データと、の入力を受け付ける入力部と、
セルの活性化率を設定する活性化率設定部と、
前記活性化率設定部によって設定された活性化率に基づいて、テストパタンを生成するテストパタン生成部と、
前記テストパタン生成部によって生成されたテストパタンを用いて、前記半導体集積回路の電源電圧を算出する電源電圧算出部と、
前記電源電圧算出部によって算出された電源電圧が前記ターゲット電源電圧を満たす場合に、前記テストパタン生成部によって生成されたテストパタンを出力する出力部と、
を備えることを特徴とするテストパタン生成装置。
【請求項２】
前記活性化率設定部は、前記電源電圧が前記ターゲット電源電圧を満たさない場合に、前記セルの活性化率を再設定する
請求項１に記載のテストパタン生成装置。
【請求項３】
前記活性化率設定部は、前記電源電圧とターゲット電源電圧との差の絶対値に相当する活性化率を、既に設定されている活性化率に加算又は既に設定されている活性化率から減算する請求項２に記載のテストパタン生成装置。
【請求項４】
前記ターゲット電源電圧が共通する領域に存在する複数のセルを割り当てて、グループを生成するグルーピング部をさらに備え、
前記活性化率設定部は、前記グルーピング部によって生成されたグループ毎に、前記活性化率を設定する
請求項１乃至３の何れか１項に記載のテストパタン生成装置。
【請求項５】
前記グルーピング部は、前記電源電圧が前記ターゲット電源電圧を満たさない場合に、前記グループを修正する請求項５に記載のテストパタン生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストパタン生成装置に関し、特に、半導体集積回路の電源電圧を所望の分布にするために用いられるテストパタン生成装置に関する。
【背景技術】
【０００２】
半導体集積回路の設計において用いられる従来のテストパタン生成装置は、セルの接続情報を含むネットリストからテストパタンを生成し、生成されたテストパタンを用いて電圧降下（ＩＲ−Ｄｒｏｐ）を算出し、電圧降下が所定の基準値以上となった箇所を危険箇所として判定するように構成されている（特許文献１を参照）。危険箇所として判定された箇所に存在するセルは、不良品として取り扱われる。
【０００３】
しかしながら、従来のテストパタン生成装置では、テストパタンを生成するときにネットリスト以外の情報を用いていない。すなわち、生成されたテストパタンは、セルの消費電力や半導体集積回路の電源電圧の分布を考慮されたものではない。従って、従来のテストパタン生成装置で生成されたテストパタンを用いるときには、実際の使用環境よりも厳しいタイミングで動作することを想定してテストを行う必要がある。すなわち、テスト段階において、テストパタンと実際の使用環境とのギャップを埋める必要がある。
【０００４】
その結果、実際の使用環境ではパス（良品）となるケースであっても、テストパタンを用いてテストを行ったときにフェイル（不良品）と判定されてしまうオーバキルの問題が発生する。オーバキルは、半導体集積回路の歩留まりを低下させる原因となる。
【０００５】
これに対して、歩留まりを確保するために、実際の使用環境に近いタイミングで動作することを想定してテストを行った場合には、半導体集積回路の動作に問題が起きないように過剰なマージンを想定して設計を行う必要がある。すなわち、設計段階において、テストパタンと実際の使用環境とのギャップを埋める必要がある。
【０００６】
その結果、半導体集積回路のチップ面積の増加、消費電力の増加、及び設計期間の長期化などの問題が発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２２４３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、オーバキルに起因する歩留まりの低下と、過剰なマージンに起因するチップ面積の増加、消費電力の増加、及び設計期間の長期化と、を同時に解決することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、
半導体集積回路の複数のセルの接続情報を含むネットリストと、各セルの位置情報及び各セルに接続される配線の配線情報を含むセルデータと、各セルの消費電力を含むセルパワーデータと、ターゲット電源電圧を含むターゲット電源電圧データと、の入力を受け付ける入力部と、
セルの活性化率を設定する活性化率設定部と、
前記活性化率設定部によって設定された活性化率に基づいて、テストパタンを生成するテストパタン生成部と、
前記テストパタン生成部によって生成されたテストパタンを用いて、前記半導体集積回路の電源電圧を算出する電源電圧算出部と、
前記電源電圧算出部によって算出された電源電圧が前記ターゲット電源電圧を満たす場合に、前記テストパタン生成部によって生成されたテストパタンを出力する出力部と、
を備えることを特徴とするテストパタン生成装置
が提供される。
【発明の効果】
【００１０】
本発明によれば、オーバキルに起因する歩留まりの低下と、過剰なマージンに起因するチップ面積の増加、消費電力の増加、及び設計期間の長期化と、を同時に解決することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係るテストパタン生成装置１０の構成を示すブロック図である。
【図２】図１に示すプロセッサ１４がテストパタン生成プログラム１６ａを起動したときに実現される機能を示すブロック図である。
【図３】本発明の第１実施形態に係るテストパタン生成処理の手順を示すフローチャートである。
【図４】図３に示す活性化率設定処理（Ｓ３０３）の手順を示すフローチャートである。
【図５】図３に示す活性化率再設定処理（Ｓ３１１）の手順を示すフローチャートである。
【図６】本発明の第２実施形態に係るテストパタン生成装置１０において、プロセッサ１４がテストパタン生成プログラム１６ａを起動したときに実現される機能を示すブロック図である。
【図７】本発明の第２実施形態に係るテストパタン生成処理の手順を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１３】
（第１実施形態）
本発明の第１実施形態について説明する。本発明の第１実施形態は、半導体集積回路の電源電圧の分布がターゲット電源電圧を満たすように生成されたテストパタンを出力するテストパタン生成装置の例である。
【００１４】
本発明の第１実施形態に係るテストパタン生成装置の構成について説明する。図１は、本発明の第１実施形態に係るテストパタン生成装置１０の構成を示すブロック図である。図２は、図１に示すプロセッサ１４がテストパタン生成プログラム１６ａを起動したときに実現される機能を示すブロック図である。
【００１５】
図１に示すように、本発明の第１実施形態に係るテストパタン生成装置１０は、入力部１２と、プロセッサ１４と、メモリ１６と、出力部１８と、を備えている。
【００１６】
図１に示す入力部１２は、テストパタン生成装置１０の外部から所定の情報の入力を受け付けるインタフェースである。例えば、入力部１２は、キーボード等の入力装置又はネットワークに接続されている。
【００１７】
図１に示すプロセッサ１４は、メモリ１６に記憶されたテストパタン生成プログラム１６ａを起動して、テストパタン生成処理（後述する）を実行するように構成されている。
【００１８】
図１に示すメモリ１６は、テストパタン生成プログラム１６ａを含む様々なデータを記憶可能に構成されている。テストパタン生成プログラム１６ａは、所定の機能を実現する命令を含んでいる。また、メモリ１６は、入力部１２によって受け付けられた情報及びプロセッサ１４によって生成された情報を含む様々な情報を記憶可能に構成されている。
【００１９】
図１に示す出力部１８は、テストパタン生成装置１０の外部へ所定の情報を出力するインタフェースである。例えば、出力部１８は、ディスプレイ、ネットワーク、又はデータベース等に接続されている。
【００２０】
図２に示すように、プロセッサ１４がテストパタン生成プログラム１６ａを起動すると、活性化率設定部１４ａ（後述する）と、テストパタン生成部１４ｂ（後述する）と、電源電圧算出部１４ｃ（後述する）と、が実現される。
【００２１】
本発明の第１実施形態に係るテストパタン生成装置の動作について説明する。図３は、本発明の第１実施形態に係るテストパタン生成処理の手順を示すフローチャートである。図４は、図３に示す活性化率設定処理（Ｓ３０３）の手順を示すフローチャートである。図５は、図３に示す活性化率再設定処理（Ｓ３１１）の手順を示すフローチャートである。
【００２２】
本発明の第１実施形態に係るテストパタン生成処理について、図３を参照して説明する。本発明の第１実施形態に係るテストパタン生成処理は、半導体集積回路全体に対して行われる。
【００２３】
＜図３：入力工程（Ｓ３０１）＞  入力部１２は、テストパタン生成装置１０の外部からネットリストと、セルデータと、セルパワーデータと、ターゲット電源電圧データと、の入力を受け付ける。ネットリストは、半導体集積回路の複数のセル（プリミティブセル）の接続情報を含んでいる。セルデータは、セルの位置情報（半導体集積回路のレイアウト上の座標）及びセルに接続される電源配線の配線情報を含んでいる。セルパワーデータは、半導体集積回路のセルの消費電力を含んでいる。ターゲット電源電圧データは、半導体集積回路のレイアウト上の領域毎の電源電圧の目標値（以下、「ターゲット電源電圧（Ｖｔ）」という）を示すデータであって、位置情報（半導体集積回路のレイアウト上の座標）及び電源ターゲット電源電圧（Ｖｔ）を含んでいる。ネットリスト、セルデータ、セルパワーデータ、及びターゲット電源電圧データは、テストパタン生成処理の前に、任意の方法でユーザによって作成されるものである。その結果、テストパタン生成処理に必要な情報がプロセッサ１４に与えられる。
【００２４】
＜図３：抽出工程（Ｓ３０２）＞  活性化率設定部１４ａは、ネットリスト及びセルデータを用いて、テストパタン生成処理の対象セルと、対象セルに接続されている電源配線と、を抽出する。その結果、活性化率が設定される対象セル、及び、対象セルに接続される電源配線が決まる。
【００２５】
＜図３：活性化率設定処理（Ｓ３０３）＞  活性化率設定処理（Ｓ３０３）は、対象セルの活性化率を決めるために行われる処理である。
【００２６】
ここで、活性化率設定処理（Ｓ３０３）について、図４を参照して説明する。活性化率設定処理（Ｓ３０３）は、半導体集積回路のセル毎に行われる。活性化率設定処理（Ｓ３０３）は、対象セル以外のセル（以下、「非対象セル」という）が動作していない（すなわち、対象セルに接続される電源配線に非対象セルに起因する電流が流れない）ことを前提として行われる。
【００２７】
＜図４：活性化率設定工程（Ｓ４０１）＞  活性化率設定部１４ａは、所定の値（例えば、５０％）を対象セルの活性化率（Ａ）の初期値として設定する。
【００２８】
＜図４：第１電源電圧算出工程（Ｓ４０２）＞  活性化率設定部１４ａは、セルパワーデータを用いて、活性化率（Ａ）に基づく対象セルの消費電流（すなわち、非対象セルが動作していないときの対象セルの消費電流）を算出し、その消費電流が電源配線に流れた場合の対象セルの電圧降下（すなわち、非対象セルが動作していないときの対象セルの電圧降下）を算出し、その電圧降下に基づく対象セルの電源電圧（以下、「第１電源電圧（Ｖ１）」という）を算出する。その結果、非対象セルが動作していないときの対象セルの電源電圧が決まる。
【００２９】
＜図４：比較工程（Ｓ４０３）＞  活性化率設定部１４ａは、第１電源電圧（Ｖ１）と、ターゲット電源電圧（Ｖｔ）と、を比較する。第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）を満たす場合には（Ｓ４０３−Ａ）、活性化率決定工程（Ｓ４０４）に進む。例えば、第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）に一致する場合には、第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）を満たす。第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）を満たさない場合には（Ｓ４０３−Ｂ又はＳ４０３−Ｃ）、活性化率（Ａ）を再設定する工程（Ｓ４１１又はＳ４２１）に進む。例えば、第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）より大きい場合には（Ｓ４０３−Ｂ）、活性化率（Ａ）を上げる工程（Ｓ４１１）に進み、第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）より小さい場合には（Ｓ４０４−Ｃ）、活性化率（Ａ）を下げる工程（Ｓ４２１）に進む。
【００３０】
＜図４：活性化率決定工程（Ｓ４０４）＞  活性化率設定部１４ａは、対象セルの活性化率（Ａ）をテストパタン生成部１４ｂに送る。その結果、テストパタンを生成するための対象セルの活性化率（Ａ）がテストパタン生成部１４ｂに与えられる。
【００３１】
＜図４：Ｓ４０５＞  全てのセルについて活性化率が決定した場合（すなわち、全てのセルについて活性化率決定工程（Ｓ４０４）が行われた場合）には（Ｓ４０５−ＹＥＳ）、活性化率設定処理が終了する。活性化率が決定していないセル（すなわち、活性化率決定工程（Ｓ４０４）が行われていないセル）が存在している場合には（Ｓ４０５−ＮＯ）、活性化率設定工程（Ｓ４０１）に戻る。
【００３２】
＜図４：Ｓ４１１＞  活性化率設定部１４ａは、対象セルの活性化率（Ａ）を上げる。その結果、第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）を満たすように、対象セルの活性化率（Ａ）が再設定される。Ｓ４１１の後は、第１電源電圧算出工程（Ｓ４０２）に戻る。
【００３３】
＜図４：Ｓ４２１＞  活性化率設定部１４ａは、対象セルの活性化率（Ａ）を下げる。その結果、第１電源電圧（Ｖ１）がターゲット電源電圧（Ｖｔ）を満たすように、対象セルの活性化率（Ａ）が再設定される。Ｓ４２１の後は、第１電源電圧算出工程（Ｓ４０２）に戻る。
【００３４】
再び、本発明の第１実施形態に係るテストパタン生成処理について、図３を参照して説明する。
【００３５】
＜図３：テストパタン生成工程（Ｓ３０４）＞  テストパタン生成部１４ｂは、活性化率決定工程（Ｓ４０４）において活性化率設定部１４ａから送られた活性化率（Ａ）に基づいて、テストパタンを生成する。その結果、半導体集積回路のテストパタンが決まる。
【００３６】
＜図３：第２電源電圧算出工程（Ｓ３０５）＞  電源電圧算出部１４ｃは、セルパワーデータ及びテストパタンを用いて、半導体集積回路の全てのセルの消費電流を算出し、その消費電流が電源配線に流れた場合の全てのセルの電圧降下を算出し、その電圧降下に基づいて、全てのセルの電源電圧（以下、「第２電源電圧（Ｖ２）」という）を算出する。その結果、半導体集積回路の電源電圧の分布が決まる。
【００３７】
＜図３：Ｓ３０６＞  電源電圧算出部１４ｃは、セル毎の第２電源電圧（Ｖ２）と、セル毎のターゲット電源電圧（Ｖｔ）と、を比較する。全てのセルについて第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たす場合には（Ｓ３０６−ＹＥＳ）、出力工程（Ｓ３０７）に進む。例えば、全てのセルについて第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）に一致する場合には、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たす。第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たさない場合には（Ｓ３０６−ＮＯ）、活性化率再設定工程（Ｓ３１１）に進む。
【００３８】
＜図３：活性化率再設定処理（Ｓ３１１）＞  活性化率再設定処理（Ｓ３１１）は、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たさないセルに対して行われる処理である。
【００３９】
ここで、活性化率再設定処理（Ｓ３１１）について、図５を参照して説明する。活性化率再設定処理（Ｓ３１１）は、半導体集積回路のセル毎に行われる。
【００４０】
＜図５：Ｓ５０１＞  活性化率設定部１４ａは、ターゲット電源電圧データを用いて、第２電源電圧（Ｖ２）とターゲット電源電圧（Ｖｔ）との差の絶対値（ΔＶ）を算出する。
【００４１】
＜図５：Ｓ５０２−ＹＥＳ，活性化率再設定工程（Ｓ５０３）＞  第２電源電圧（Ｖ２）がターゲット電圧（Ｖｔ）より大きい場合には（Ｓ５０２−ＹＥＳ）、活性化率設定部１４ａは、所定の活性化率（Ａ２）を既に設定されている活性化率（Ａ１）に加算して、活性化率（Ａ）を再設定する。活性化率（Ａ２）は、所定の活性化率が与えられたときの対象セル又はグループ内のセルにおける電源電圧の変化量が算出された絶対値（ΔＶ）に相当する値である。例えば、活性化率設定部１４ａは、絶対値（ΔＶ）と活性化率（Ａ２）の関係を示すテーブルを用いて、活性化率（Ａ）を再設定する。その結果、第２電源電圧（Ｖ２）がターゲット電圧（Ｖｔ）を満たすように、活性化率（Ａ）が再設定される。活性化率再設定工程（Ｓ５０３）の後に、活性化率再設定処理（Ｓ３１１）が終了する。活性化率再設定処理（Ｓ３１１）の後は、テストパタン生成工程（Ｓ３０４）に戻る。
【００４２】
＜図５：Ｓ５０２−ＮＯ，活性化率再設定工程（Ｓ５１１）＞  第２電源電圧（Ｖ２）がターゲット電圧（Ｖｔ）より小さい場合には（Ｓ５０２−ＮＯ）、活性化率設定部１４ａは、活性化率（Ａ２）を既に設定されている活性化率（Ａ１）から減算して、活性化率（Ａ）を再設定する。その結果、第２電源電圧（Ｖ２）がターゲット電圧（Ｖｔ）を満たすように、活性化率（Ａ）が再設定される。活性化率再設定工程（Ｓ５１１）の後に、活性化率再設定処理（Ｓ３１１）が終了する。活性化率再設定処理（Ｓ３１１）の後は、テストパタン生成工程（Ｓ３０４）に戻る。
【００４３】
再び、本発明の第１実施形態に係るテストパタン生成処理について、図３を参照して説明する。
【００４４】
＜図３：出力工程（Ｓ３０７）＞  出力部１８は、テストパタン生成工程（Ｓ３０４）において生成されたテストパタンを出力する。その結果、ユーザは、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たすように生成されたテストパタンを認識する。出力工程（Ｓ３０７）の後に、本発明の第１実施形態に係るテストパタン生成処理が終了する。
【００４５】
なお、本発明の第１実施形態では、ターゲット電源電圧データは、半導体集積回路のレイアウト上の領域を示す４点の座標と、領域毎のターゲット電源電圧（Ｖｔ）と、を含んでも良い。
【００４６】
また、本発明の第１実施形態では、ターゲット電源電圧（Ｖｔ）は、所定の範囲（例えば、０．８乃至１．０［Ｖ］）であっても良い。この場合には、Ｓ５０１において、活性化率設定部１４ａは、第２電源電圧（Ｖ２）とターゲット電源電圧の中間値（例えば、０．９［Ｖ］）との差の絶対値（ΔＶ）を算出する。
【００４７】
本発明の第１実施形態によれば、出力工程（Ｓ３０７）において出力されたテストパタンは、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たすように算出された活性化率（Ａ）に基づいて生成されている。すなわち、ターゲット電源電圧（Ｖｔ）が、実際の使用環境において最も厳しいタイミングで半導体集積回路が動作することを想定して定められている場合には、テストパタンと実際の使用環境とのギャップがなくなる。このテストパタンを用いてテストを行うと、実際の使用環境においてフェイルとなる半導体集積回路のみがフェイルと判定される。すなわち、実際の使用環境においてパスとなる半導体集積回路がフェイルと判定されることはない。その結果、オーバキルが低減するので、歩留まりを改善することができる。また、過剰なマージンを想定して設計を行う必要がないので、チップ面積、消費電力、及び設計期間を改善することができる。
【００４８】
また、本発明の第１実施形態によれば、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たさないときに、第２電源電圧（Ｖ２）とターゲット電源電圧（Ｖｔ）との差に基づいて活性化率再設定処理（Ｓ３１１）が行われる。従って、活性化率再設定処理（Ｓ３１１）の後のテストパタン生成工程（Ｓ３０４）において、再設定された活性化率に基づいて、テストパタンが生成される。その結果、テストパタン生成処理の工程数が低減するので、処理時間を短縮することができる。
【００４９】
また、本発明の第１実施形態によれば、ターゲット電源電圧（Ｖｔ）が所定の範囲である場合には、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たす確率が高くなる。その結果、テストパタン生成処理の工程数がより低減するので、処理時間をさらに短縮することができる。
【００５０】
（第２実施形態）
本発明の第２実施形態について説明する。本発明の第２実施形態は、所定の条件下で割り当てられた複数のセルを含むグループ毎にテストパタン生成処理を行うテストパタン生成装置の例である。
【００５１】
本発明の第２実施形態に係るテストパタン生成装置の構成について説明する。図６は、本発明の第２実施形態に係るテストパタン生成装置１０において、プロセッサ１４がテストパタン生成プログラム１６ａを起動したときに実現される機能を示すブロック図である。
【００５２】
図６に示すように、プロセッサ１４がテストパタン生成プログラム１６ａを起動すると、本発明の第１実施形態と同様の活性化率設定部１４ａ、テストパタン生成部１４ｂ、及び電源電圧算出部１４ｃと、グルーピング部１４ｄ（後述する）と、が実現される。
【００５３】
本発明の第２実施形態に係るテストパタン生成装置の動作について説明する。図７は、本発明の第２実施形態に係るテストパタン生成処理の手順を示すフローチャートである。
【００５４】
＜図７：入力工程（Ｓ７０１）及び抽出工程（Ｓ７０２）＞  図３に示す入力工程（Ｓ３０１）及び抽出工程（Ｓ３０２）と同様である。
【００５５】
＜図７：グルーピング工程（Ｓ７０３）＞  グルーピング部１４ｄは、ネットリスト、セルデータ、及びターゲット電源電圧データを参照して、ターゲット電源電圧（Ｖｔ）が共通する領域に存在する複数のセルを割り当てて、グループを生成する。その結果、ターゲット電源電圧（Ｖｔ）が共通する領域毎のグループが生成される。
【００５６】
＜図７：活性化率設定処理（Ｓ７０４）＞  図３に示す活性化率設定処理（Ｓ３０３）と同様である。但し、本発明の第２実施形態では、活性化率設定処理（Ｓ７０４）はグループ毎に行われる。
【００５７】
＜図７：テストパタン生成工程（Ｓ７０５）乃至出力工程（Ｓ７０８）＞  図３に示すテストパタン生成工程（Ｓ３０４）乃至出力工程（Ｓ３０７）と同様である。出力工程（Ｓ７０８）の後に、本発明の第２実施形態に係るテストパタン生成処理が終了する。
【００５８】
＜図７：グルーピング修正工程（Ｓ７１１）＞  グルーピング部１４ｄは、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たさない場合に（Ｓ７０７−ＮＯ）、グループを修正する。例えば、グルーピング部１４ｄは、グループに割り当てられているセルの一部を、そのグループに隣接するグループ（すなわち、ターゲット電源電圧（Ｖｔ）が異なるグループ）に割り当てる。グルーピング修正工程（Ｓ７１１）の後は、テストパタン生成工程（Ｓ７０５）に戻る。
【００５９】
なお、本発明の第２実施形態では、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たさない場合に（Ｓ７０７−ＮＯ）、図３に示す活性化率再設定処理（Ｓ３１１）が所定回数行われた後に、グルーピング修正工程（Ｓ７１１）が行われてもよい。
【００６０】
本発明の第２実施形態によれば、テストパタン生成処理がグループ毎に行われるので、処理時間を短縮することができる。
【００６１】
また、本発明の第２実施形態によれば、グルーピング部１４ｄは、第２電源電圧（Ｖ２）がターゲット電源電圧（Ｖｔ）を満たさない場合に（Ｓ７０７−ＮＯ）、グルーピング修正工程（Ｓ７１１）が行われるので、活性化率を再設定する必要がない。その結果、テストパタン生成処理の工程数が低減するので、処理時間を短縮することができる。
【００６２】
本発明の実施形態に係るテストパタン生成装置１０の少なくとも一部は、ハードウェアで構成しても良いし、ソフトウェアで構成しても良い。ソフトウェアで構成する場合には、テストパタン生成装置１０の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させても良い。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。
【００６３】
また、本発明の実施形態に係るテストパタン生成装置１０の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布しても良い。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。
【００６４】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１０  テストパタン生成装置
１２  入力部
１４  プロセッサ
１４ａ  活性化率設定部
１４ｂ  テストパタン生成部
１４ｃ  電源電圧算出部
１４ｄ  グルーピング部
１６  メモリ
１６ａ  テストパタン生成プログラム
１８  出力部
【図１】
2010249774.tif 000003
【図２】
2010249774.tif 000004
【図３】
2010249774.tif 000005
【図４】
2010249774.tif 000006
【図５】
2010249774.tif 000007
【図６】
2010249774.tif 000008
【図７】
2010249774.tif 000009