(57)【要約】【課題】配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供する。【解決手段】スタンダードセル１０に論理回路領域１０ａと容量領域１０ｂとを具備させ、同一の配線層に属する１本の電源配線２２及び２本の接地配線２０，２１（または２本の電源配線及び１本の接地配線）をスタンダードセル１０に接続し、容量領域１０ｂにおいて、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続する。【選択図】図１
2010087336.tif 000002
【特許請求の範囲】
【請求項１】
論理回路領域と容量領域とを具備する複数のセルを有し、
前記セルは、同一の配線層に属する、２本の電源配線及び１本の接地配線、または１本の電源配線及び２本の接地配線と接続されており、前記容量領域において、容量は、前記同一の配線層の前記電源配線と前記接地配線との間に接続されていることを特徴とする半導体集積回路。
【請求項２】
前記容量は、隣接するセル間にまたがって配置されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記容量は、前記論理回路領域に拡張して配置されていることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記容量に接続される前記電源配線及び前記接地配線は、前記容量の上部を覆うように設けられていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記容量は、最下層の配線層の前記電源配線及び前記接地配線に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路に関し、論理回路で発生するノイズを除去するための容量を有した半導体集積回路に関する。
【背景技術】
【０００２】
複数の回路ブロック（以下セルという。）を具備する半導体集積回路において、論理回路で発生するノイズ（動作ノイズや電源ノイズ）を除去するために、電源配線と接地配線との間に接続された容量が用いられている。
【０００３】
従来、このような容量は、半導体集積回路の論理回路が形成されない領域（たとえば、基幹電源配線領域）に配置されていた。
しかし、十分な容量値の容量を形成するには、論理回路が形成されない領域を広く形成する必要があり、半導体集積回路の面積の増大を招いてしまう。
【０００４】
そのため、スタンダードセルの各セル内に容量を配置し、電源ノイズを除去する半導体集積回路が知られている（たとえば、特許文献１参照。）。
【特許文献１】特開２００３−２２４１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、セル内に容量を形成する従来の技術では、セル内の異なる複数のメタル層を使用して容量を接続するため、信号配線などの配置が困難になり、セル内の配線効率が悪化する問題があった。
【０００６】
上記の点を鑑みて、本発明者らは、配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、以下のような半導体集積回路が提供される。この半導体集積回路は、論理回路領域と容量領域とを具備する複数のセルを有し、前記セルは、同一の配線層に属する、２本の電源配線及び１本の接地配線、または１本の電源配線及び２本の接地配線と接続されており、前記容量領域において、容量は、前記同一の配線層の前記電源配線と前記接地配線との間に接続されている。
【発明の効果】
【０００８】
配線効率を悪くすることなく、効率よく、論理回路領域で発生するノイズを除去できる。
【発明を実施するための最良の形態】
【０００９】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体集積回路の主要部の上面図である。
また、図２は図１のＡ−Ｂ線での断面図である。
【００１０】
なお、図１の上面図では、メタル１層目までの構成について図示しており、メタル１層目の配線層の下部の構成要素については点線で示している。本明細書中における後述の各上面図についても同様である。
【００１１】
第１の実施の形態の半導体集積回路は、複数のセル（以下ではスタンダードセル１０と表記する）を有している。
各スタンダードセル１０は、論理回路領域１０ａと、ノイズ除去用の容量領域１０ｂとを有している。
【００１２】
図２に示すように、半導体基板１１には上層からの電気的接続を図り、半導体基板１１のウェル電位を安定化させるなどのために複数の拡散層１２が形成されている。
図１では、論理回路領域１０ａの一例として、２入力ＮＯＲ回路を構成した例について示している。
【００１３】
論理回路領域１０ａにおいて、半導体基板１１上にｎチャネルＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）領域（以下ｎＭＯＳ領域と略す）１３と、ｐチャネルＭＯＳＦＥＴ領域（以下ｐＭＯＳ領域と略す）１４が形成されている。また、ｎＭＯＳ領域１３とｐＭＯＳ領域１４にまたがるように２本のゲート電極１５，１６（たとえばポリシリコン）が形成されている。
【００１４】
容量領域１０ｂは、ＭＯＳ容量１７を有している。ＭＯＳ容量１７は、たとえば、半導体基板１１に形成された拡散層１７ａとその上部に形成されたシリコン酸化膜１７ｂと、上部電極としてシリコン酸化膜１７ｂ上に形成されたポリシリコン１７ｃを有する構造である。
【００１５】
上記のような構造が形成された半導体基板１１上に、さらに層間絶縁膜１８が形成されている（図１では図示を省略している）。層間絶縁膜１８には複数のビア１９が形成されており、メタル１層目の配線層と、前述した拡散層１２，１７ａやゲート電極１５，１６、ＭＯＳ容量１７とを電気的に接続している。
【００１６】
本実施の形態のスタンダードセル１０では、メタル１層目の配線層に、２本の接地配線２０，２１、電源配線２２と、複数の信号配線２３，２４，２５を有している。
論理回路領域１０ａにおいては、図１の例の場合、２つのｎＭＯＳと２つのｐＭＯＳからなるＮＯＲ回路を構成するように、ビア１９を介して、配線層を以下のように各領域と接続している。
【００１７】
ゲート電極１５には信号配線２３が接続されている。ゲート電極１６には信号配線２４が接続されている。また、ｎＭＯＳ領域１３の、図示しないｎＭＯＳのソース領域にそれぞれ接地配線２０を接続している。ｐＭＯＳ領域１４の図示しない一方のｐＭＯＳのソース領域に電源配線２２を接続している。図示しない他方のｐＭＯＳのドレイン領域には、信号配線２５が接続されており、ｎＭＯＳ領域１３の図示しない２つのｎＭＯＳのドレインと接続されている。
【００１８】
このようなＮＯＲ回路の２入力は、信号配線２３，２４を介してｎＭＯＳ領域１３及びｐＭＯＳ領域１４のゲート電極１５，１６に入力され、演算結果は信号配線２５を介して出力される。
【００１９】
容量領域１０ｂにおいて、ＭＯＳ容量１７の上部電極であるポリシリコン１７ｃにはビア１９を介して接地配線２１が接続され、下部電極となる拡散層１７ａにはビア１９を介して電源配線２２が接続される。また、上部電極のポリシリコン１７ｃに電源配線２２を接続し、下部電極の拡散層１７ａに接地配線２１を接続してもよい。
【００２０】
メタル１層目の配線層の上部には、図２のように、層間絶縁膜２６が形成され、その上部にメタル２層目の配線層２７が形成される。さらにその上部に層間絶縁膜２８が形成され、メタル３層目の配線層２９が形成される。図２では、３層までとしたが４層以上の配線層を形成してもよい。
【００２１】
なお、図１では３つのスタンダードセル１０についてのみ図示しているが、たとえば、これらのスタンダードセル１０の上下左右方向にも同様なスタンダードセル１０が複数配列される。そのとき、接地配線２０は、図１のスタンダードセル１０の下側に隣接する図示しないスタンダードセルと共有し、そのスタンダードセルのＭＯＳ容量にビアを介して接続される。接地配線２１は、スタンダードセル１０の上側に隣接する図示しないスタンダードセルと共有し、そのスタンダードセルの論理回路領域にビアを介して接続される。
【００２２】
また、信号配線２３〜２５は、任意のスタンダードセル、またはスタンダードセル外の領域でメタル２層目以上の上層の配線層に引き上げるようにしてもよい。
接地配線２０，２１、電源配線２２については、スタンダードセル１０内では同一層であり、スタンダードセル１０外（たとえば、後述する電源配線リングや接地配線リングの形成領域）で上層の配線層に引き上げるようにしてもよい。
【００２３】
図３は、第１の実施の形態の半導体集積回路の一例の全体構成図である。
第１の実施の形態の半導体集積回路３０は、スタンダードセル１０が複数配置されたセルアレイ領域を有しており、その周囲を電源配線リング３１及び接地配線リング３２が囲っている。
【００２４】
図３では図示を省略しているが、図１、図２で示した各スタンダードセル１０から引き出された接地配線２０，２１は、接地配線リング３２に接続され、電源配線２２は、電源配線リング３１に接続される。また、信号配線２３，２４，２５は、他のセルの信号端子、信号配線または、半導体集積回路３０の外周に配置される複数の入出力端子３３のいずれかに接続される。
【００２５】
このように、ＭＯＳ容量１７を有するスタンダードセル１０を半導体集積回路３０内に一様に配置することによって、論理回路領域１０ａで発生するノイズを効率的に減少させることができる。
【００２６】
また、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続するようにしたので、他の配線層の配置に邪魔にならず、配線効率を悪くすることなく効率よくノイズを除去可能になる。
【００２７】
次に、第２の実施の形態の半導体集積回路を説明する。
図４は、第２の実施の形態の半導体集積回路の主要部の上面図である。
第２の実施の形態の半導体集積回路において、各スタンダードセル４０は、論理回路領域４０ａと、容量領域４０ｂを有している。各領域の構成は、図１の論理回路領域１０ａ、容量領域１０ｂと同様であるので符号を省略している。ただし、第１の実施の形態の半導体集積回路と異なり、スタンダードセル４０は、２本の電源配線４１，４２と、１本の接地配線４３と接続されている。
【００２８】
電源配線４１と接地配線４３は、図１の論理回路領域１０ａに対する電源配線２２及び接地配線２０の接続関係と同様に、論理回路領域４０ａに接続される。また、電源配線４２と接地配線４３は、図１の容量領域１０ｂに対する電源配線２２及び接地配線２１の接続関係と同様に、容量領域４０ｂに接続される。
【００２９】
なお、図４では３つのスタンダードセル４０についてのみ図示しているが、たとえば、これらのスタンダードセル４０の上下左右方向にも同様なスタンダードセル４０が複数配列される。そのとき、電源配線４１は、図４のスタンダードセル４０の上側に隣接する図示しないスタンダードセルと共有し、電源配線４２は、スタンダードセル４０の下側に隣接する図示しないスタンダードセルと共有する。
【００３０】
以上のように、各スタンダードセル４０にノイズ除去用の容量領域４０ｂを設け、ＭＯＳ容量に同一の配線層（メタル１層）の電源配線４２及び接地配線４３を接続するようにしたので、第１の実施の形態の半導体集積回路と同様の効果を得ることができる。
【００３１】
次に、第３の実施の形態の半導体集積回路を説明する。
図５は、第３の実施の形態の半導体集積回路の主要部の上面図である。
第３の実施の形態の半導体集積回路において、各スタンダードセル５０，５１，５２は、論理回路領域５０ａと、容量領域５０ｂを有している。論理回路領域５０ａの構成は、図１の論理回路領域１０ａと同様であるので符号を省略している。
【００３２】
第３の実施の形態の半導体集積回路は、第１及び第２の実施の形態の半導体集積回路と異なり、隣接するスタンダードセル５０〜５２で、ＭＯＳ容量５３が、またがって形成されている。また、半導体基板５４に形成され、ＭＯＳ容量５３の下部電極となる拡散層５５も同様にスタンダードセル５０〜５２間でまたがって形成されている。
【００３３】
接地配線５６，５７、電源配線５８と、論理回路領域５０ａ及び容量領域５０ｂとの接続関係については、図１と同様である。
なお、スタンダードセル５０は、たとえば、図３のように配列されたセルアレイ領域の終端セルであり、ＭＯＳ容量５３が容量領域５０ｂの横方向の途中まで形成されて、あとは空き領域となっている。この空き領域の半導体基板５４表面において、ビア５９を介して電源配線５８とのコンタクトを図り、基板電位の安定化を図るようにしてもよい。なお、接地配線５７とのコンタクトを図るようにしてもよい。
【００３４】
以上のような、第３の実施の形態の半導体集積回路によれば、第１の実施の形態の半導体集積回路と同様の効果が得られるとともに、スタンダードセル５０〜５２間をまたがるようにＭＯＳ容量５３を形成することで、容量の面積を広くすることができる。これにより、さらに効率的にノイズを除去することができる。
【００３５】
なお、第２の実施の形態の半導体集積回路と同様に、スタンダードセル５０〜５２の論理回路領域５０ａと容量領域５０ｂとを入れ替え、各スタンダードセル５０〜５２が２本の電源配線及び１本の接地配線に接続するようにしてもよい。
【００３６】
また、ＭＯＳ容量５３を広くとるために、論理回路領域５０ａに空き領域があれば、論理回路領域５０ａまで拡張するようにＭＯＳ容量５３を形成してもよい。
次に、第４の実施の形態の半導体集積回路を説明する。
【００３７】
図６は、第４の実施の形態の半導体集積回路の主要部の上面図である。
また、図７は図６のＡ−Ｂ線での断面図である。
第４の実施の形態の半導体集積回路において、各スタンダードセル６０は、論理回路領域６０ａと、容量領域６０ｂを有している。論理回路領域６０ａの構成は、図１の論理回路領域１０ａと同様であるので符号を省略している。
【００３８】
半導体基板６１には上層からの電気的接続を図り、半導体基板６１のウェル電位を安定化させるなどために複数の拡散層６２が形成されている。
第１の実施の形態の半導体集積回路と同様に、各スタンダードセル６０は、２本の接地配線６３，６４、１本の電源配線６５と接続している。
【００３９】
ただし、第４の実施の形態の半導体集積回路は、第１乃至第３の実施の形態の半導体集積回路と異なり、容量領域６０ｂにおいて、ＭＯＳ容量の代わりに強誘電体材料６６を用いて強誘電体容量を構成している。
【００４０】
強誘電体材料６６は、上部電極６７と下部電極６８間に設けられ、図７のように層間絶縁膜６９中に半導体基板６１から離れて配置される。上部電極６７はビア７０ａを介して接地配線６４に接続され、下部電極６８はビア７０ｂを介して電源配線６５に接続されている。
【００４１】
このような第４の実施の形態の半導体集積回路によれば、第１の実施の形態の半導体集積回路と同様の効果が得られるとともに、容量領域６０ｂに、誘電率の大きい強誘電体材料６６を用いて強誘電体容量を構成することで、ノイズをさらに効率的に除去することができる。
【００４２】
次に、第５の実施の形態の半導体集積回路を説明する。
図８は、第５の実施の形態の半導体集積回路の主要部の上面図である。
また、図９は図８のＡ−Ｂ線での断面図である。
【００４３】
また、第４の実施の形態の半導体集積回路と同様の構成要素については同一符号を付している。
第５の実施の形態の半導体集積回路において、各スタンダードセル８０は、論理回路領域８０ａと、容量領域８０ｂを有している。論理回路領域８０ａは、詳細な説明は省略するが、ＮＯＲ回路とインバータ回路からなるＯＲ回路を構成した例を示している。
【００４４】
第５の実施の形態の半導体集積回路におけるスタンダードセル８０は、強誘電体容量を構成する強誘電体材料８１が電源配線６５の下をくぐり、論理回路領域８０ａまで拡張されている。同様に、上部電極８２、下部電極８３も拡張されており、それぞれビア８４ａ，８４ｂを介して接地配線６４または電源配線６５に接続されている。
【００４５】
このような第５の実施の形態の半導体集積回路によれば、第４の実施の形態の集積回路と同様の効果が得られるとともに、強誘電体容量を大きくできるので、ノイズをさらに効率的に除去することができる。
【００４６】
なお、第４の実施の形態におけるスタンダードセル６０か、本実施の形態におけるスタンダードセル８０を用いるかは、論理回路領域に空き領域（たとえば、メタル１層目の配線層からのコンタクトを必要としない領域など）があるか否かに応じて選択すればよい。
【００４７】
次に、第６の実施の形態の半導体集積回路を説明する。
図１０は、第６の実施の形態の半導体集積回路の主要部の上面図である。
また、図１１は図１０のＡ−Ｂ線での断面図である。
【００４８】
また、第４の実施の形態の半導体集積回路と同様の構成要素については同一符号を付している。
第６の実施の形態の半導体集積回路では、スタンダードセル６０は第４の実施の形態の半導体集積回路と同様に、２本の接地配線９０，９１と１本の電源配線９２と接続されている。ただし、容量領域６０ｂに接続される接地配線９１と電源配線９２は、容量領域６０ｂの上部を遮蔽するように配線幅を拡張している。ただし、接地配線９１と電源配線９２が接触しないように、所定幅の隙間が設けられている。
【００４９】
これにより、接地配線９１と電源配線９２の配線抵抗が小さくなり、動作ノイズを効率的に除去できる。また、誘電率の大きい強誘電体容量を用いた場合でも、接地配線９１と電源配線９２によるシールド効果により、強誘電体容量と、上層の配線層９３とのカップリング容量を低減することができる。
【００５０】
なお、第１乃至第３の実施の形態の半導体集積回路のように、ＭＯＳ容量を用いる場合にも上記のように、ＭＯＳ容量が接続される電源配線及び接地配線の配線幅を、ＭＯＳ容量の上部を遮蔽するように拡張するようにしてもよい。
【００５１】
また、第４乃至第６の実施の形態の半導体集積回路において、図４で示したような第２の実施の形態の半導体集積回路と同様に、スタンダードセルの論理回路領域と容量領域とを入れ替え、各スタンダードセルが２本の電源配線及び１本の接地配線に接続するようにしてもよい。
【００５２】
また、図５で示したような第３の実施の形態の半導体集積回路のＭＯＳ容量５３と同様に、横方向に隣接するスタンダードセル間で、強誘電体容量を、またがるように設けるようにしてもよい。
【００５３】
以上説明した第１乃至第６の実施の形態の半導体集積回路における各スタンダードセルは、たとえば、図３のような半導体集積回路内において、互いに組み合わせるように配置してもよい。
【００５４】
また、上記の第１乃至６の実施の形態の半導体集積回路では、上層の信号配線などを効率よく配線できるように、接地配線及び電源配線をメタル１層目として、そこにＭＯＳ容量や強誘電体容量を接続するようにしたが、同層であれば２層目以上としてもよい。その場合、強誘電体容量は、接地配線及び電源配線が存在する配線層の層間絶縁膜中に形成することで論理回路領域から強誘電体容量までの配線距離を短くできる。また、他の層の信号配線の配置の際に邪魔になることを防止できる。
【００５５】
また、大きな容量を必要としない場合、容量領域を有さないスタンダードセルと組み合わせるようにしてもよい。
図１２は、容量領域を有するスタンダードセルと容量領域を有さないスタンダードセルを混在させた半導体集積回路の一例を示す上面図である。
【００５６】
ここでは、図５で示した第３の実施の形態の半導体集積回路におけるスタンダードセル５０，５１，５２と、容量領域を有さないスタンダードセル１００，１０１を混在させた場合について示している。図５と同じ構成要素については、同一符号を付しているか、符号を省略している。
【００５７】
論理回路領域５０ａと容量領域５０ｂとを有するスタンダードセル５０，５１，５２については、２本の接地配線５６，５７と、１本の電源配線５８を接続している。これに対し、容量領域を有さないスタンダードセル１００については、接地配線５６と、電源配線１０２とを接続し、容量領域を有さないスタンダードセル１０１については、電源配線１０２と、接地配線１０３を接続している。
【００５８】
以上、複数の実施の形態に基づき、本件の半導体集積回路について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【図面の簡単な説明】
【００５９】
【図１】第１の実施の形態の半導体集積回路の主要部の上面図である。
【図２】図１のＡ−Ｂ線での断面図である。
【図３】第１の実施の形態の半導体集積回路の一例の全体構成図である。
【図４】第２の実施の形態の半導体集積回路の主要部の上面図である。
【図５】第３の実施の形態の半導体集積回路の主要部の上面図である。
【図６】第４の実施の形態の半導体集積回路の主要部の上面図である。
【図７】図６のＡ−Ｂ線での断面図である。
【図８】第５の実施の形態の半導体集積回路の主要部の上面図である。
【図９】図８のＡ−Ｂ線での断面図である。
【図１０】第６の実施の形態の半導体集積回路の主要部の上面図である。
【図１１】図１０のＡ−Ｂ線での断面図である。
【図１２】容量領域を有するスタンダードセルと容量領域を有さないスタンダードセルを混在させた半導体集積回路の一例を示す上面図である。
【符号の説明】
【００６０】
１０  スタンダードセル
１０ａ  論理回路領域
１０ｂ  容量領域
１１  半導体基板
１２，１７ａ  拡散層
１３  ｎＭＯＳ領域
１４  ｐＭＯＳ領域
１５，１６  ゲート電極
１７  ＭＯＳ容量
１８  層間絶縁膜
１９  ビア
２０，２１  接地配線
２２  電源配線
【図１】
2010087336.tif 000003
【図２】
2010087336.tif 000004
【図３】
2010087336.tif 000005
【図４】
2010087336.tif 000006
【図５】
2010087336.tif 000007
【図６】
2010087336.tif 000008
【図７】
2010087336.tif 000009
【図８】
2010087336.tif 000010
【図９】
2010087336.tif 000011
【図１０】
2010087336.tif 000012
【図１１】
2010087336.tif 000013
【図１２】
2010087336.tif 000014