(57)【要約】【課題】タイミングコントローラを提供する。【解決手段】タイミングコントローラは、クロック発生器とデータ処理部とを具備する。クロック発生器は、第１クロックを受信するとともに、第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された第２クロックを多数のディスプレイドライバーのそれぞれに伝送する。データ処理部は、データを受信するとともに、該受信されたデータを変換し、かつ、該変換されたデータを第１クロックに基づいて、多数のディスプレイドライバーのそれぞれにポイントツーポイント方式で分配する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された前記第２クロックを多数のディスプレイドライバーのそれぞれに伝送するためのクロック発生器と、
データを受信するとともに、該受信されたデータを変換し、かつ、該変換されたデータが、前記第１クロックに基づいて、前記多数のディスプレイドライバーのそれぞれにポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式で分配させるデータ処理部とを具備することを特徴とするタイミングコントローラ。
【請求項２】
前記データは、
ホスト（ｈｏｓｔ）またはメモリから出力されることを特徴とする請求項１に記載のタイミングコントローラ。
【請求項３】
前記クロック発生器は、
前記第１クロックの周波数より低い周波数を有する前記第２クロックを生成するとともに、該生成された第２クロックを前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送することを特徴とする請求項１に記載のタイミングコントローラ。
【請求項４】
前記クロック発生器は、
前記第１クロックの周波数の１／Ｎ倍（Ｎは自然数、Ｎ≧２）である周波数を有する前記第２クロックを生成することを特徴とする請求項３に記載のタイミングコントローラ。
【請求項５】
第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された第２クロックを多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送するためのクロック発生器と、
データを受信するとともに、該受信されたデータを変換し、かつ、該変換されたデータが、前記第１クロックに基づいて、前記多数のディスプレイドライバーに分配させるデータ処理部とを具備することを特徴とするタイミングコントローラ。
【請求項６】
第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、
前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することを特徴とするディスプレイドライバー。
【請求項７】
前記クロック再発生器は、
位相同期ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；ＰＬＬ）であることを特徴とする請求項６に記載のディスプレイドライバー。
【請求項８】
前記第１周波数は、データレートより低く、かつ、前記第２周波数は、前記第１周波数より高いことを特徴とする請求項６に記載のディスプレイドライバー。
【請求項９】
前記第２周波数は、
データプロセッシングモードに基づいて決定されることを特徴とする請求項６に記載のディスプレイドライバー。
【請求項１０】
ディスプレイパネルにデータを伝送するための多数のディスプレイドライバーと、
データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーのそれぞれに伝送するタイミングコントローラと、
前記タイミングコントローラから出力された前記クロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することを特徴とするドライバーモジュール。
【請求項１１】
前記多数のディスプレイドライバーのそれぞれは、
前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、
前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することを特徴とする請求項１０に記載のドライバーモジュール。
【請求項１２】
多数のゲートラインと多数のデータラインとの交差点に形成された多数のピクセルを含むディスプレイパネルと、
前記多数のデータラインにデータとクロックとを伝送してイメージをディスプレイするように、前記ディスプレイパネルを駆動する多数のディスプレイドライバーと、
データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーに伝送するタイミングコントローラと、
前記タイミングコントローラから出力されたクロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することを特徴とするディスプレイ装置。
【請求項１３】
前記多数のディスプレイドライバーのそれぞれは、
前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、
前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することを特徴とする請求項１２に記載のディスプレイ装置。
【請求項１４】
第１クロックを受信するとともに、該受信された第１クロックと周波数が異なる第２クロックを生成する段階と、
前記第２クロックを多数のディスプレイドライバーにマルチドロップ（ｍｕｌｔｉ−ｄｒｏｐ）方式で提供する段階とを具備することを特徴とするタイミングコントローラとディスプレイドライバーとの間の信号伝送方法。
【請求項１５】
前記タイミングコントローラとディスプレイドライバーとの間の信号伝送方法は、
ディスプレイのためのデータを受信する段階と、
受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階とをさらに具備することを特徴とする請求項１４に記載のタイミングコントローラとディスプレイドライバーとの間の信号伝送方法。
【請求項１６】
受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階は、
受信された前記データをポイントツーポイント方式で前記多数のディスプレイドライバーに伝送することを特徴とする請求項１５に記載のタイミングコントローラとディスプレイドライバーとの間の信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングコントローラ、ディスプレイドライバー及びそれを備えたドライバーモジュール及びディスプレイ装置、及びタイミングコントローラとディスプレイドライバーとの間の信号伝送方法に関する。
【背景技術】
【０００２】
最近のディスプレイパネル（ｄｉｓｐｌａｙ  ｐａｎｅｌ）は、次第に大型化されており、ディスプレイドライバーＩＣもさらに多くのチャンネルを集積化している趨勢である。高い解像度と高速のフレーム（ｆｒａｍｅ）速度を支援するためには、ディスプレイドライバーＩＣとタイミングコントローラ（ｔｉｍｉｎｇ  ｃｏｎｔｒｏｌｌｅｒ）との間のデータ伝送速度を現在の１００〜２００Ｍｂｐｓから５００〜２０００Ｍｂｐｓ水準に高めなければならない。しかし、従来の方式を利用する場合、データの伝送速度を増加させるのに限界があり、オーバーヘッド（ｏｖｅｒｈｅａｄ）が増加し、電力消耗及びＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）レイヤ数が増加する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許出願公開第１０−２００８−００９７９４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が果たそうとする課題は、ディスプレイ装置に含まれたタイミングコントローラとディスプレイドライバーとの間に効率的に信号を伝送できるようにする装置を提供することである。
【０００５】
また、本発明が果たそうとする他の課題は、前記の装置を備えたドライバーモジュール及びディスプレイ装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の構成によるタイミングコントローラは、第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された前記第２クロックを多数のディスプレイドライバーのそれぞれに伝送するためのクロック発生器と、データを受信するとともに、該受信された前記データを変換し、該変換された前記データが、前記第１クロックに基づいて、前記多数のディスプレイドライバーのそれぞれにポイントツーポイント（ｐｏｉｎｔ  ｔｏ  ｐｏｉｎｔ）方式で分配させるデータ処理部とを具備することができる。前記データは、ホスト（ｈｏｓｔ）またはメモリのうち少なくとも一つから出力される。
【０００７】
前記クロック発生器は、前記第１クロックの周波数より低い周波数を有する前記第２クロックを生成するとともに、該生成された第２クロックを前記多数のディスプレイドライバーのそれぞれにマルチドロップ（ｍｕｌｔｉ  ｄｒｏｐ）方式で伝送してもよい。前記クロック発生器は、前記第１クロックの周波数の１／Ｎ倍（Ｎは自然数、Ｎ≧２）である周波数を有する前記第２クロックを生成することができる。
【０００８】
本発明の他の構成によるタイミングコントローラは、第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された前記第２クロックを多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送するためのクロック発生器と、データを受信するとともに、該受信された前記データを変換し、かつ、該変換された前記データが、前記第１クロックに基づいて、前記多数のディスプレイドライバーに分配させるデータ処理部とを具備してもよい。
【０００９】
本発明の構成によるディスプレイドライバーは、第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することができる。前記クロック再発生器は、位相同期ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：以下、ＰＬＬ）であってもよい。前記第１周波数は、データレートより低く、かつ、前記第２周波数は、前記第１周波数より高い。前記第２周波数は、データプロセッシングモードに基づいて決定されてもよい。
【００１０】
本発明の構成によるドライバーモジュールは、ディスプレイパネルにデータを伝送するための多数のディスプレイドライバーと、データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーのそれぞれに伝送するタイミングコントローラと、前記タイミングコントローラから出力された前記クロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することができる。前記多数のディスプレイドライバーのそれぞれは、前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備してもよい。
【００１１】
本発明の構成によるディスプレイ装置は、多数のゲートライン、多数のデータライン、及び前記ゲートライン及び前記データラインの交差点に形成された多数のピクセルを含むディスプレイパネルと、前記データラインにデータ及びクロックを伝送してイメージをディスプレイするように、前記ディスプレイパネルを駆動する多数のディスプレイドライバーと、データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーに伝送するタイミングコントローラと、前記タイミングコントローラから出力されたクロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することができる。
【００１２】
前記多数のディスプレイドライバーのそれぞれは、前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備してもよい。
【００１３】
本発明の構成によるタイミングコントローラとディスプレイドライバーとの間の信号伝送方法は、第１クロックを受信するとともに、該受信された前記第１クロックと周波数が異なる第２クロックに変換する段階と、前記第２クロックを多数のディスプレイドライバーにマルチドロップ方式で提供する段階とを具備することができる。
【００１４】
前記タイミングコントローラとディスプレイドライバーとの間の信号伝送方法は、ディスプレイのためのデータを受信する段階と、該受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階とをさらに具備してもよい。受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階は、受信された前記データをポイントツーポイント方式で前記多数のディスプレイドライバーに伝送してもよい。
【発明の効果】
【００１５】
本発明の構成によるディスプレイ装置は、従来の方式で比べてクロックライン数を最小にすることができる。また、本発明の構成によるディスプレイ装置は、ＰＣＢレイヤ数を減らしてもよい。また、本発明の構成によるディスプレイ装置は、ＥＭＩを減少させて電力消耗及び素子面積を最小にすることができる。そして、本発明の構成によるディスプレイ装置は、ディスプレイ動作時に発生するオーバーヘッドを最小化することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態によるディスプレイモジュールの概略的なブロック図である。
【図２】本発明の実施形態によるタイミングコントローラの概略的なブロック図である。
【図３】本発明の実施形態によるディスプレイドライバーの概略的なブロック図である。
【図４】本発明の実施形態によるディスプレイ装置の概略的なブロック図である。
【図５】本発明の実施形態によるデータプロセッシング過程を説明するフローチャートである。
【発明を実施するための形態】
【００１７】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
【００１８】
以下、添付した図面を参照して、本発明を詳しく説明する。
【００１９】
図１は、本発明の実施形態によるドライバーモジュール（ｄｒｉｖｅｒ  ｍｏｄｕｌｅ）の構成を示すブロック図である。本実施形態では、ディスプレイドライバーの例としてソースドライバー（ｓｏｕｒｃｅ  ｄｒｉｖｅ）１０を例示しているが、これに限定されず、本実施形態によるディスプレイドライバーは、多様なディスプレイ方式（例えば、ＬＣＤ、ＰＤＰ、ＣＲＴ、ＣＤＴ、ＨＤＴＶ、ＯＬＥＤ、フレキシブル（ｆｌｅｘｉｂｌｅ）ディスプレイなど）を駆動することができるあらゆるドライバーを具備してもよい。
【００２０】
本実施形態によるドライバーモジュールは、タイミングコントローラ２０、多数のソースドライバー（１０−１、１０−２、．．１０−Ｎ）、及び前記タイミングコントローラ２０から出力されたクロックＣＬＫを多数のソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供するためのクロックライン３０を具備してもよい。
【００２１】
本実施形態によるタイミングコントローラ２０は、低速のクロックＣＬＫを各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）にマルチドロップ形態で提供することができる。図１に示されたように、タイミングコントローラ２０から出力されるクロックＣＬＫは、クロックライン３０を介して各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供されることができる。また、タイミングコントローラ２０から出力されるクロックＣＬＫは、データレート（ｄａｔａ  ｒａｔｅ）と異なる周波数を有してもよい。実施形態によって、タイミングコントローラ２０から出力されるクロックＣＬＫの周波数は、データレートよりさらに低いことがある（例えば、クロックＣＬＫの周波数＝データレート×１／Ｎ、Ｎは自然数、Ｎ≧２）。
【００２２】
この際、タイミングコントローラ２０は、システム（図示せず）から受信されたマスタクロックＭＣＬＫの周波数を低めて出力する回路（例えば、クロックディバイダー（ｃｌｏｃｋ  ｄｉｖｉｄｅｒ）など）を具備してもよい。タイミングコントローラ２０の内部構成及び動作については、図２を参照して説明する。
【００２３】
ＰＣＢ上のクロックライン数を最小にするために、マルチドロップ方式で多数のソースドライバーに高速のクロックを提供しようとすれば、データ伝送速度の限界があってもよいために、これを克服するための方法として低速のクロックＣＬＫが各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供されることができる。
【００２４】
また、タイミングコントローラ２０から出力された各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）は、データバス（ｄａｔａ  ｂｕｓ）を介してポイントツーポイント方式で各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に伝達され、各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）を受信した各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、ディスプレイパネル（図示せず）に各データを伝送して表現しようとするイメージをディスプレイさせる。
【００２５】
タイミングコントローラ２０から出力された各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）は、データラインを介して各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に伝送することができる。本実施形態によるデータは、１ペア（１−ｐａｉｒ）、２ペア（２−ｐａｉｒ）またはマルチペア（ｍｕｌｔｉ−ｐａｉｒ）方式で伝送されることができ、前記伝送方式は、アプリケーション（ａｐｐｌｉｃａｔｉｏｎ）によって異なってもよい。例えば、データレートが増加する場合、マルチペア伝送方式を使うことができる。図１は、２ペアにＮ個のディスプレイドライバーが一つのＰＣＢに配された場合を例示する。
【００２６】
また、前記データは、ＲＧＢデータ、制御信号、スイッチング信号、電荷共有情報、極性情報、水平同期開始信号、ラインラッチ信号などを具備してもよい。また、前記データは、シリアライゼーション（ｓｅｒｉａｌｉｚａｔｉｏｎ、直列化）方式を用いてデータラインを介して順次に伝送されることができ、または二つ以上のデータラインを介して伝送することができる。
【００２７】
周波数が低くなったクロックＣＬＫを受信した各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、受信された各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）を復元するのに適するようにクロックＣＬＫの周波数または位相のうち少なくとも一つを変換するクロック再発生器１１を具備してもよい。例えば、クロック再発生器１１は、位相同期ループ（ＰＬＬ）であってもよい。位相同期ループは、周波数変調された信号からベースバンド（ｂａｓｅ−ｂａｎｄ）信号を安定的に抽出するのに使われるフィードバックシステム（ｆｅｅｄｂａｃｋ  ｓｙｓｔｅｍ）であって、出力信号の位相を受信信号の位相に同期させる位相同期回路の一例である。
【００２８】
位相同期ループ１１は、位相比較器、低域通過フィルター、及び電圧制御発振器を備え、本実施形態によるクロック再発生器１１は、入力信号の周波数を可変させて出力するか、または多重位相クロックを生成して出力する回路の一例である。位相同期ループ１１は、アナログＰＬＬ、デジタルＰＬＬ、またはデジタルプロセッシング（ｐｒｏｃｅｓｓｉｎｇ）ＰＬＬのうち何れか一つであってもよい。また、位相同期ループ１１は、第１周波数を有するクロックを受信して、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力することができる。
【００２９】
前記ソースドライバー１０は、クロック再発生器１１によって遂行された周波数または位相のうち少なくとも一つの変換に基づいてデータをプロセッシングできる。該プロセッシングされたデータは、ディスプレイドライバー内部のロジック（ｌｏｇｉｃ）によって解析され、それぞれ必要な制御信号とイメージデータ（例えば、ＲＧＢデータ）とに分離されてもよい。前記ソースドライバー１０内部の細部的な動作については、図３を参照して説明する。実施形態によって、最後のソースドライバー１０−Ｎに連結されたクロックライン３０が縦断されることができる。
【００３０】
図２は、本実施形態によるタイミングコントローラ２０の概略的なブロック図である。図１及び図２を参照して説明すれば、本実施形態によるタイミングコントローラ２０は、クロック発生器２１及びデータ処理部２２を具備してもよい。クロック発生器２１は、ホストからデータレートに相応する周波数を有するマスタクロックＭＣＬＫを受信して、マスタクロックＭＣＬＫの周波数を低め、周波数が低められたクロックＣＬＫを多数のディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）のそれぞれに伝送してもよい。
【００３１】
より具体的に、前記クロック発生器２１は、マスタクロックＭＣＬＫの周波数を逓倍して、該逓倍されたクロックＦＣＬＫを出力するＰＬＬ２３及び前記ＰＬＬ２３から出力されたクロックＦＣＬＫを分周して、該分周されたクロックＣＬＫを出力するクロックディバイダー２４を具備してもよい。実施形態によって、前記クロックディバイダー２４の分周率は、前記ＰＬＬ２３の逓倍率より高く設定されることができるので、前記クロック発生器２１から出力されるクロックＣＬＫは、前記マスタクロックＬＣＬＫより低い周波数を有してもよい。
【００３２】
また、前記ＰＬＬ２３から出力されるクロックＦＣＬＫは、前記データ処理部２２に伝送され、前記データ処理部２２は、前記マスタクロックＭＣＬＫまたは前記ＰＬＬ２３から出力されたクロックＦＣＬＫのうち少なくとも一つに基づいてデータＤＡＴＡをプロセッシングできる。
【００３３】
前記データ処理部２２は、ディスプレイパネルの仕様に合うようにデータＤＡＴＡを変換（例えば、伝送単位の再設定など）し、該変換されたデータＤ０ｉ及びＤ１ｉが、各ドライバー（１０−１、１０−２、．．１０−Ｎ）にポイントツーポイント方式で分配させる。前記データＤＡＴＡは、ホストから出力され、実施形態によって、外部メモリ装置から出力されることもある。
【００３４】
図２に示されたデータＤ０ｉ及びＤ１ｉ（ｉは自然数、１≦ｉ≦Ｎ）は、図１で各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供されるデータ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）を概略的に示したものである。
【００３５】
前記データ処理部２２から出力されたデータＤ０ｉ及びＤ１ｉは、マスタクロックＭＣＬＫまたは前記ＰＬＬ２３から出力されるクロックＦＣＬＫのうち少なくとも一つのクロックに基づいて、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に伝送することができる。または実施形態によって、前記各クロックＭＣＬＫ及びＦＣＬＫではない他のクロックに同期してデータＤ０ｉ及びＤ１ｉが伝送することもできる。また、クロック発生器２１は、周波数が低くなったクロックＣＬＫを各ディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）にマルチドロップ方式で伝送してもよい。
【００３６】
ホストからデータＤＡＴＡとともに伝達されるマスタクロックＭＣＬＫは、データレート（例えば、１Ｇｂｐｓ）に相応する周波数（１ＧＨｚ）を有してもよい。しかし、クロックライン数を減少させるために、マルチドロップ方式で各ディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）にクロックＣＬＫを提供しようとすれば、データ伝送速度の限界があるので、本実施形態では、クロックディバイダー２１によってマスタクロックＭＣＬＫの周波数を低めて出力することができる。
【００３７】
低められた周波数ＣＬＫは、実施形態によって多様であり、例えば、１Ｇｂｐｓであるデータレートに相応する周波数を１／１０に減らすクロックディバイダー２１では、１００ＭｈｚのクロックＣＬＫを出力することができる。また、データ処理部２２は、ホストから出力されたデータＤＡＴＡが、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）にポイントツーポイント方式で分配されるように、前記データＤＡＴＡをプロセッシングできる。図２では、データＤ０ｉ、Ｄ１ｉが、２ペア方式で伝送される例を示すが、本発明の実施形態はこれに限定されない。
【００３８】
図３は、本実施形態によるディスプレイドライバー１０の概略的なブロック図である。本実施形態によるディスプレイドライバー１０は、クロック再発生器１１及びデータ変換部１４を具備してもよい。前記クロック再発生器１１は、第１周波数を有するクロックＣＬＫを受信して、第１周波数と異なる第２周波数を有する多重位相クロックＣＬＫ’に変換することができる。
【００３９】
前記データ変換部１４は、クロック再発生器１１から出力された多重位相クロックＣＬＫ’に基づいてデータＤ０ｉ及びＤ１ｉをプロセッシングできる。また、データ変換部１４は、多重位相クロックＣＬＫ’のうちデータＤ０ｉ及びＤ１ｉとのスキュー（ｓｋｅｗ）を最小化する少なくとも一つのクロックを選択して、該選択されたクロックＣＬＫ’’を出力するデスキューイングユニット（ｄｅｓｋｅｗｉｎｇ  ｕｎｉｔ）１２、及びデスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいて、前記デスキューイングユニット１２から出力されたデータＤ０ｉ’及びＤ１ｉ’をデシリアライジングするデシリアライジングユニット（ｄｅｓｅｒｉａｌｉｚｉｎｇ  ｕｎｉｔ）１３を具備してもよい。
【００４０】
前記デスキューイングユニット１２から出力されたデータＤ０ｉ’及びＤ１ｉ’は、前記ディスプレイドライバーの入力データＤ０ｉ及びＤ１ｉと同一であり、または実施形態によって異なることもある。実施形態によって、前記第１周波数は、データレートよりさらに低く、前記第２周波数は、前記第１周波数よりさらに高い。
【００４１】
また、実施形態によって、前記第１周波数は、前記データレートの１／Ｎ倍（Ｎは自然数、Ｎ≧２）であり、前記第２周波数は、前記第１周波数のＭ倍（Ｍは自然数、Ｎ≧２）であってもよい。
【００４２】
図１ないし図３を参考して説明すれば、前記ディスプレイドライバー１０は、前記タイミングコントローラ２０から出力されたクロックＣＬＫ及びデータＤ０ｉ及びＤ１ｉを受信することができる。図３では、データＤ０ｉ及びＤ１ｉが、２ペア方式で伝達され、各データＤ０ｉ及びＤ１ｉは、差動信号として表現される例を示す。
【００４３】
前記タイミングコントローラ２０からデータレートよりさらに低い第１周波数を有するクロックＣＬＫを受信したクロック再発生器１１は、受信されたクロックＣＬＫを第１周波数と異なる第２周波数を有する多重位相クロックＣＬＫ’に変換して出力することができる。例えば、クロック再発生器１１は、位相同期ループ（ＰＬＬ）として具現可能である。前記第２周波数は、データ変換部１４のデータプロセッシングモード（ｄａｔａ  ｐｒｏｃｅｓｓｉｎｇ  ｍｏｄｅ）に基づいて決定されてもよい。
【００４４】
例えば、データ変換部１４が、フルデータレート（ｆｕｌｌ  ｄａｔａ  ｒａｔｅ）でデータをプロセッシングする場合、前記第２周波数は、前記データレートと同一であってもよい。同様に、データ変換部１４が、ハーフデータレート（ｈａｌｆ  ｄａｔａ  ｒａｔｅ）でデータをプロセッシングする場合、前記第２周波数は、前記データレートの１／２であってもよい。また、データ変換部１４が、クォーターデータレート（ｑｕａｒｔｅｒ  ｄａｔａ  ｒａｔｅ）でデータをプロセッシングする場合、前記第２周波数は、前記データレートの１／４であってもよい。
【００４５】
実施形態によって、クロック再発生器１１は、遅延同期ループ（ＤＬＬ）として具現可能であり、この場合、入力されたクロックＣＬＫの周波数と同一な多重位相クロックＣＬＫ’を出力することができる。多重位相クロックＣＬＫ’の個数は、実施形態によって異なり、例えば、１０個の多重位相クロックＣＬＫ’を生成する場合、それぞれのクロックは、隣接したクロックと３６°（３６０／１０＝３６）の位相差を有する。
【００４６】
また、前記デスキューイングユニット１２は、多重位相クロックＣＬＫ’のうちデータＤ０ｉ、Ｄ１ｊとのスキューを最小化する少なくとも一つのクロックＣＬＫ’’を選択して出力することができる。前記デスキューイングユニット１２から出力されたクロックＣＬＫ’’は、デシリアライジングユニット１３に伝送され、デシリアライジングユニット１３は、デスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいてデータＤ０ｉ’及びＤ１ｉ’をデシリアライジングできる。
【００４７】
図３では、前記データ変換部１４に含まれたデスキューイングユニット１２とデシリアライジングユニット１３との動作が順次に遂行される例を示したが、実施形態によって、デスキューイングプロセッシングとデシリアライジングプロセッシングとが同時に遂行されることもある。図３では、一つのクロックポートからクロックが出力されて二つのデシリアライジングユニット１３に伝送されると示したが、実施形態によって、二つ以上のクロックポートを介して伝送することもできる。
【００４８】
前記デシリアライジングユニット１３によってデータＤ０ｉ’及びＤ１ｉ’は、所定の大きさ（例えば、８、１０、または１２ビット）を有するデータｄａｔａ＿１及びｄａｔａ＿２の単位としてデシリアライジングされることができる。
【００４９】
図３では、データＤ０ｉ、Ｄ１ｉが、２ペア方式で伝送される例を示したために、二つのデスキューイングブロック及び二つのデシリアライジングブロックを含むように図示したが、デスキューイングブロック及びデシリアライジングブロックの個数は、実施形態によって異なってもよい。
【００５０】
入力されたデータＤ０ｉ’及びＤ１ｉ’は、前記デスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいてデシリアライジングユニット１３でデシリアライジングされ、該デシリアライジングされたデータｄａｔａ＿１及びｄａｔａ＿２は、対応するクロックＢＣＬＫ１及びＢＣＬＫ２とともにディスプレイパネル（図示せず）に伝送することができる。
【００５１】
各クロックＢＣＬＫ１及びＢＣＬＫ２は、デシリアライジングされた各データｄａｔａ＿１及びｄａｔａ＿２と同期し、各クロックＢＣＬＫ１及びＢＣＬＫ２は、デスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいて生成されることができる。または実施形態によって、各クロックＢＣＬＫ１及びＢＣＬＫ２は、デスキューイングユニット１２から出力されたクロックＣＬＫ’’と同一であるかも知れない。
【００５２】
図４は、本発明の実施形態によるディスプレイ装置１００の構成を示すブロック図である。本発明の実施形態によるディスプレイ装置１００は、ディスプレイパネル４０、多数のソースドライバー１０、タイミングコントローラ２０及びクロックライン３０を具備してもよい。前記ソースドライバー１０は、ディスプレイパネル４０にデータとクロックとを伝送してイメージをディスプレイするようにディスプレイパネル４０を駆動させる。
【００５３】
タイミングコントローラ２０は、データレートより低い第１周波数を有するクロックＣＬＫを生成し、該生成されたクロックＣＬＫを各ソースドライバー１０に伝送してもよい。また、タイミングコントローラ２０から出力されたクロックＣＬＫが、各ソースドライバー１０にマルチドロップ方式で伝送されるようにクロックライン３０が連結されることができる。
【００５４】
前述したように、タイミングコントローラ２０は、ホストからデータレートに相応する周波数を有するマスタクロックＭＣＬＫを受信してマスタクロックＭＣＬＫの周波数を低め、周波数が低められたクロックＣＬＫを各ソースドライバー１０にマルチドロップ方式で伝送する。
【００５５】
図４では、Ｎ個のソースドライバー１０を含む例を示し、ソースドライバー１０は、複数個の集積回路で構成することができる。ゲートドライバー５０は、タイミングコントローラ２０から出力されるゲート信号ＧＳに基づいて、ディスプレイパネル４０のゲートラインを順次にスキャニング（ｓｃａｎｎｉｎｇ）する。ゲート信号ＧＳは、ゲートドライバー５０を駆動させることができるあらゆる信号を具備してもよい。
【００５６】
ディスプレイパネル４０は、多数のゲートラインと、多数のゲートラインと交差する多数のデータラインと、前記多数のゲートラインと前記多数のデータラインとの交差点に形成された多数のピクセル（ｐｉｘｅｌ）とを具備してもよい。
【００５７】
前記ピクセルは、マトリックス（ｍａｔｒｉｘ）構造に配置されることができ、各ピクセルは、ゲートラインとデータラインとにゲート電極及びソース電極がそれぞれ連結される薄膜トランジスタＴ１と、薄膜トランジスタのドレーン電極に連結される液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴとを具備してもよい。
【００５８】
このような構造で、ゲートドライバー５０によってゲートラインが順次に選択され、該選択されたゲートラインにゲートオン（ｏｎ）電圧がパルス（ｐｕｌｓｅ）形態に印加されれば、ゲートラインに連結されたピクセルの薄膜トランジスタがターンオン（ｔｕｒｎｏｎ）され、引き続き、前記ソースドライバー１０によって各データラインにピクセル情報を含む電圧が印加される。この電圧は、当該ピクセルの薄膜トランジスタを経て液晶キャパシタＣＬＣとストレージキャパシタＣＳＴとに印加され、液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴが駆動されることによって、所定のディスプレイ動作がなされる。
【００５９】
タイミングコントローラ２０は、ゲートドライバー５０に所定のゲート信号ＧＳを伝送することができ、前記制御信号は、例えば、垂直同期開始信号、ゲート出力信号、及び出力イネーブル信号などを具備してもよい。
【００６０】
また、図４では、タイミングコントローラ２０が、ソースドライバー１０またはゲートドライバー５０と分離されている例を示したが、実施形態によって、タイミングコントローラ２０は、ディスプレイドライバー１０またはゲートドライバー５０とともに一つのチップに形成されることもできる。または、タイミングコントローラ２０、ディスプレイドライバー１０、及びゲートドライバー５０が一つのチップに形成される。
【００６１】
図５は、本発明の実施形態によるデータプロセッシング過程を説明するフローチャートである。図１ないし図５を参照すれば、タイミングコントローラ２０は、ホストから出力されるマスタクロックＭＣＬＫを受信して、該受信されたクロックＭＣＬＫの周波数を低める（Ｓ５０５）。例えば、タイミングコントローラ２０は、クロックディバイダー２１を含んで周波数ダウン（ｄｏｗｎ）動作を遂行してもよい。
【００６２】
次いで、タイミングコントローラ２０は、周波数が低められたクロックＣＬＫを各ディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）にマルチドロップ方式で伝送する（Ｓ５１０）。該伝送されたクロックＣＬＫを受信した各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、受信されたクロックＣＬＫを異なる周波数を有する多重位相クロックＣＬＫ’に変換する（Ｓ５１５）。例えば、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、位相同期ループ（ＰＬＬ）を含んで周波数変換動作を遂行してもよい。
【００６３】
次いで、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、多重位相クロックＣＬＫ’のうち少なくとも一つに基づいてデータＤ０ｉ及びＤ１ｉとのスキューを最小化する（Ｓ５２０）。この際、データＤ０ｉ及びＤ１ｉとのスキューを最小化する少なくとも一つのクロックＣＬＫ’’が選択されてもよい。
【００６４】
次いで、選択されたクロックＣＬＫ’’に基づいてデータＤ０ｉ’及びＤ１ｉ’をデシリアライジング（ｄｅｓｅｒｉａｌｉｚｉｎｇ）する（Ｓ５２５）。各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）から出力されたデータｄａｔａ＿１及びｄａｔａ＿２及び各クロックＢＣＬＫ１及びＢＣＬＫ２は、ディスプレイパネルに伝送されてイメージをディスプレイするのに使われる。
【００６５】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００６６】
本発明の装置と方法は、タイミングコントローラ、ディスプレイドライバー、及びディスプレイ装置に使われる。
【符号の説明】
【００６７】
１０：ソースドライバー
１１：クロック再発生器
２０：タイミングコントローラ
２１：クロック発生器
２２：データ処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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