(57)【要約】【課題】エッチングが困難な炭化シリコン膜をエッチングすることなく、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを容易に混載させることが可能な炭化シリコン膜の製造方法を提供する。【解決手段】本発明の炭化シリコン膜１３の製造方法は、表層にシリコン膜１４を有する基板１１上のシリコン膜１４を一部覆う位置にマスク１５ａを形成する工程と、マスク１５ａが形成されていない領域のシリコン膜１４を炭化処理し、炭化された膜を含んだ炭化シリコン膜１３を形成する工程と、を有することを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
表層にシリコン膜を有する基板上の前記シリコン膜を一部覆う位置にマスクを形成する工程と、
前記マスクが形成されていない領域の前記シリコン膜を炭化処理し、炭化された膜を含んだ炭化シリコン膜を形成する工程と、を有することを特徴とする炭化シリコン膜の製造方法。
【請求項２】
前記炭化シリコン膜を形成する工程の前に、前記マスクが形成されていない領域の前記シリコン膜を薄膜化する工程を有することを特徴とする請求項１に記載の炭化シリコン膜の製造方法。
【請求項３】
前記シリコン膜が、アモルファスシリコンとポリシリコンとの少なくとも一方を含むことを特徴とする請求項１に記載の炭化シリコン膜の製造方法。
【請求項４】
前記シリコン膜が、単結晶シリコンを含むことを特徴とする請求項１または２に記載の炭化シリコン膜の製造方法。
【請求項５】
前記マスクが酸化シリコン膜からなることを特徴とする請求項１〜４のいずれか１項に記載の炭化シリコン膜の製造方法。
【請求項６】
前記マスクが窒化シリコン膜からなることを特徴とする請求項１〜４のいずれか１項に記載の炭化シリコン膜の製造方法。
【請求項７】
前記基板がシリコンからなり、前記炭化シリコン膜を形成する工程の炭化処理は、ランプアニールによる熱処理を用いて行うことを特徴とする請求項１〜６のいずれか１項に記載の炭化シリコン膜の製造方法。
【請求項８】
前記基板がシリコンもしくは石英からなり、前記炭化シリコン膜を形成する工程の炭化処理は、炉アニールによる熱処理を用いて行うことを特徴とする請求項１〜６のいずれか１項に記載の炭化シリコン膜の製造方法。
【請求項９】
前記シリコン膜をＣＶＤ法を用いて形成することを特徴とする請求項１〜８のいずれか１項に記載の炭化シリコン膜の製造方法。
【請求項１０】
前記シリコン膜の膜厚を１００ｎｍ以下にすることを特徴とする請求項１〜９のいずれか１項に記載の炭化シリコン膜の製造方法。
【請求項１１】
前記炭化シリコン膜を形成した後に、前記炭化された膜をシード層として、炭化シリコンをエピタキシャル成長させて厚膜化する工程を有することを特徴とする請求項１〜１０のいずれか１項に記載の炭化シリコン膜の製造方法。
【請求項１２】
前記炭化シリコン膜を形成する工程の後に、前記炭化シリコン膜上に化合物半導体膜を形成する工程を有することを特徴とする請求項１〜１１のいずれか１項に記載の炭化シリコン膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化シリコン膜の製造方法に関するものである。
【背景技術】
【０００２】
近年、整流素子やインバータ等の高耐圧パワーデバイスのワイドバンドギャップ半導体材料として、炭化シリコンが注目されている。炭化シリコンは、絶縁破壊電界が強く高耐圧とすることができ、さらに機械的強度、耐熱性、化学的安定性に優れるという特性を有している。このような特性を有する炭化シリコンは、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）の材料としても期待されている。
【０００３】
炭化シリコンの製造方法としては、炭化シリコン種結晶を用いた昇華再結晶法や、ＣＶＤ法がある。昇華再結晶法では、１７００℃近辺の超高温処理が必要であるので、低コストで効率よく炭化シリコン膜を製造することや大口径化に対応することが難しい。また、酸化シリコン膜上にＣＶＤ法で炭化シリコン膜を製造すると、変成された炭化シリコン膜が局所的に核成長を起こして粒塊となり、表面状態が荒れた疎な炭化シリコン膜となってしまう。疎な炭化シリコン膜であると、この膜を用いて構造体を形成することやこの膜上に多種材料の積層構造を形成することが困難であり、良好なＭＥＭＳを製造することが難しくなる。
【０００４】
このような問題点を解決するための技術が各種検討されており、例えば特許文献1及び２では、炭化シリコンを製造する方法として、ＳＯＩ基板を用いる方法が開示されている。この方法は、ＳＯＩ基板を収容した成膜室内に、水素ガスと炭化水素ガスの混合ガスを供給しつつ、ＳＯＩ基板を加熱処理することにより、ＳＯＩ基板表面の単結晶シリコン層を単結晶炭化シリコン膜に変成する方法である。また、特許文献３では、スマートカット法（登録商標）等の転写技術を用いて、表面に酸化シリコン膜を形成した支持基板上に、単結晶炭化シリコン膜を転写することでＳｉＣＯＩ基板を製造する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３６３７５１号公報
【特許文献２】特開２００３−２２４２４８号公報
【特許文献３】特開２００５−５３７６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１〜３の技術にあっては、炭化シリコン膜を効率よく製造することができると考えられるが、以下のように問題点もある。
特許文献１及び２では、単結晶シリコン層が緻密な結晶構造であるので、これを良好に炭化するためには単結晶シリコン層を数ｎｍの膜厚に薄膜化する必要がある。炭化されていない単結晶シリコンが残留していると、単結晶シリコン層と炭化シリコン膜の物性値（例えば格子定数や熱膨張係数）の違いにより炭化シリコン結晶中に欠陥が発生するからである。単結晶シリコン層を数ｎｍの膜厚に高精度に薄膜化することが難しいので、得られる炭化シリコン膜の膜厚制御が困難である。また、特許文献３では、炭化シリコン膜を転写する基板として単結晶炭化シリコン基板を用いるため、コストが高く、大口径化に対応することが困難である。
【０００７】
一方、炭化シリコンを用いたデバイスと従来のシリコンを用いたデバイスとを一つのチップに混載する技術が望まれている。一つのチップに炭化シリコンのデバイスとシリコンのデバイスを混載させるためには、炭化シリコンをエッチングする必要がある。しかしながら、炭化シリコンは結合が非常に安定であり、強力なエッチャントが必要になるので、エッチングが困難である。例えば、ウエットエッチングでは、温度数百℃の溶融水酸化カリウム（ＫＯＨ）が用いられるが、非常に高温なので安全管理のためのコストがかかり量産的ではない。また、ドライエッチングでは、フロロカーボン（ＣＦ）系ガス、塩素（Ｃｌ２）ガス、六フッ化硫黄（ＳＦ６）ガスの開発がされているが、エッチングレートが小さく、生産性に劣る。さらに、ドライエッチングでは、選択比が大きいマスクの材料がなく、エッチングストップ用の最適な下地膜もないので、炭化シリコン膜をエッチングすることが困難である。
【０００８】
本発明はこのような事情に鑑みてなされたものであって、エッチングが困難な炭化シリコン膜をエッチングすることなく、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを容易に混載させることが可能な炭化シリコン膜の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の炭化シリコン膜の製造方法は、表層にシリコン膜を有する基板上の前記シリコン膜を一部覆う位置にマスクを形成する工程と、前記マスクが形成されていない領域の前記シリコン膜を炭化処理し、炭化された膜を含んだ炭化シリコン膜を形成する工程と、を有することを特徴とする炭化シリコン膜の製造方法。
この製造方法によれば、マスクが形成されていない領域のシリコン膜を炭化処理するので、マスクが形成されている領域のシリコン膜は炭化されないでそのまま残る。このため、エッチングが困難な炭化シリコン膜をエッチングすることなく、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを容易に混載させることが可能となる。また、特許文献３のように単結晶炭化シリコン基板を用いないので、コストを低くし、下地に用いる基板の口径まで大口径化に対応することが可能である。
【００１０】
本製造方法においては、前記炭化シリコン膜を形成する工程の前に、前記マスクが形成されていない領域の前記シリコン膜を薄膜化する工程を有していてもよい。
この製造方法によれば、シリコン膜を所定の膜厚に薄膜化するので、炭化処理でシリコン膜をほとんど残留させずに炭化シリコン膜に変成できる。このため、炭化されずに残留したシリコン膜と炭化シリコン膜とでの格子定数や熱膨張係数が異なることによる炭化シリコン膜の結晶欠陥が生じることがない。したがって、炭化シリコン膜の結晶欠陥を抑制することができ、結晶性が良好な炭化シリコン膜を製造することが可能となる。
【００１１】
本製造方法においては、前記シリコン膜が、単結晶シリコンとアモルファスシリコンとポリシリコンとの少なくとも一方を含むことが望ましい。
この製造方法によれば、単結晶シリコンとアモルファスシリコンとポリシリコンとの少なくとも一方を含むシリコン膜の膜厚に応じた膜厚の炭化シリコン膜が得られる。アモルファスシリコンやポリシリコンを用いた場合、シリコン膜を所定の膜厚に成膜することは、例えばＳＯＩ基板における単結晶シリコン層を所定の膜厚に薄膜化することよりも容易であるので、高精度な膜厚の炭化シリコン膜を容易に製造することができる。また、アモルファスシリコンやポリシリコンは、単結晶シリコンに比べて結晶構造が粗い（緻密でない）ので、炭化処理においてシリコン膜に炭素を均一に拡散させることができ、シリコン膜を均一かつ良好に炭化することができる。このため、シリコン膜の一部が炭化されずに残留することが回避され、格子定数や熱膨張係数がシリコン膜と炭化シリコン膜とで異なることにより結晶欠陥を生じることが防止される。したがって、緻密で均一な膜厚であり、しかも所望の膜厚の炭化シリコン膜を得ることができる。
【００１２】
本製造方法においては、前記マスクが酸化シリコン膜からなることが望ましい。
この製造方法によれば、酸化シリコン膜は炭化処理で炭化されないので、下地に炭素を透過させないように炭化処理時の保護膜として機能する。このため、マスクが形成されている領域のシリコン膜が炭化することが確実に回避され、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを格段に容易に混載させることが可能となる。
【００１３】
本製造方法においては、前記マスクが窒化シリコン膜からなることが望ましい。
この製造方法によれば、窒化シリコン膜は炭化処理で炭化されないので、下地に炭素を透過させないように炭化処理時の保護膜として機能する。このため、マスクが形成されている領域のシリコン膜が炭化することが確実に回避され、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを格段に容易に混載させることが可能となる。
【００１４】
本製造方法においては、前記基板がシリコンからなり、前記炭化シリコン膜を形成する工程の炭化処理は、ランプアニールによる熱処理を用いて行ってもよい。
この製造方法によれば、炭化シリコン膜を形成する工程の炭化処理において昇温レートを高くすることができ、炭化シリコン膜の結晶性を良好にすることができる。
【００１５】
本製造方法においては、前記基板がシリコンもしくは石英からなり、前記炭化シリコン膜を形成する工程の炭化処理は、炉アニールによる熱処理を用いて行ってもよい。
この製造方法によれば、炉アニールにより多数の基板を一括して熱処理することができるので、多数の基板上に形成された多数のシリコン膜を一括して炭化処理することができる。したがって、一括して炭化処理する基板の数を増やすほど基板一枚当たりの炭化シリコン膜の成膜時間を短くすることができ、製造効率を高めることができる。
【００１６】
本製造方法においては、前記シリコン膜をＣＶＤ法を用いて形成してもよい。
この製造方法によれば、シリコン膜を形成する工程における成膜温度を低く設定することにより、シリコン膜の結晶性を低下させることができ、容易にアモルファスシリコンとポリシリコンとの少なくとも一方を含んだシリコン膜を形成することができる。また、ＣＶＤ法によれば高精度な膜厚のシリコン膜を形成することができ、これを炭化処理することにより、高精度な膜厚の炭化シリコン膜を製造することが可能となる。
【００１７】
本製造方法においては、前記シリコン膜の膜厚を１００ｎｍ以下にすることが望ましい。
本願発明者は、シリコン膜の膜厚を１００ｎｍ以下にすることで、炭化処理でシリコン膜をほとんど残留させずに炭化シリコン膜に変成できることを見出した。この製造方法によれば、炭化されずに残留したシリコン膜と炭化シリコン膜とでの格子定数や熱膨張係数が異なることによる炭化シリコン膜の結晶欠陥が生じることがない。したがって、炭化シリコン膜の結晶欠陥を抑制することができ、結晶性が良好な炭化シリコン膜を製造することが可能となる。
【００１８】
本製造方法においては、前記炭化シリコン膜を形成した後に、前記炭化された膜をシード層として、炭化シリコンをエピタキシャル成長させて厚膜化する工程を有していてもよい。
この製造方法によれば、緻密で均一な膜質のシード層が形成されるので、このように炭化された膜をシード層として炭化シリコンをエピタキシャル成長させると、緻密で均一な膜質の炭化シリコン膜を製造することができる。したがって、緻密で均一な膜質であり、しかも所望の膜厚の炭化シリコン膜を得ることができる。
【００１９】
本製造方法においては、前記炭化シリコン膜を形成する工程の後に、前記炭化シリコン膜上に化合物半導体膜を形成する工程を有していてもよい。
この製造方法によれば、緻密で均一な膜質の炭化シリコン膜が形成されるので、この炭化シリコン膜に格子整合させて化合物半導体膜を形成すると、結晶性が良好な化合物半導体膜を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態の半導体基板の構成を示す模式図である。
【図２】第１実施形態の半導体基板の製造工程を示す図である。
【図３】図２に続く半導体基板の製造工程を示す図である。
【図４】第３実施形態の半導体基板の構成を示す模式図である。
【図５】第３実施形態の半導体基板の製造工程を示す図である。
【図６】第４実施形態の半導体基板の構成を示す模式図である。
【図７】第４実施形態の半導体基板の製造工程を示す図である。
【図８】図７に続く半導体基板の製造工程を示す図である。
【図９】第５実施形態の半導体基板の構成を示す模式図である。
【図１０】第５実施形態の半導体基板の製造工程を示す図である。
【図１１】図１０に続く半導体基板の製造工程を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態における炭化シリコン膜１３を有する半導体基板１０の構成を模式的に示す図である。図１に示すように、半導体基板１０は、シリコンからなる基板（シリコン基板）１１と、酸化シリコン膜１２と、炭化シリコン膜１３と、アモルファスシリコンを含むシリコン膜１４（以下、アモルファスシリコン膜という。）と、を備えて構成されている。
【００２３】
シリコン基板１１は、酸化シリコン膜１２、炭化シリコン膜１３及びアモルファスシリコン膜１４の下地となる基板である。このシリコン基板１１は、例えば、ＣＺ法（チョクラルスキー法）やＦＺ法（フローティングゾーン法）を用いて形成されたシリコンインゴットをスライス、研磨して形成される。
【００２４】
酸化シリコン膜１２上には、アモルファスシリコン膜１４と炭化シリコン膜１３の２つの膜が混載して形成されている。炭化シリコン膜１３は、アモルファスシリコン膜１４を炭化して形成されている。炭化シリコン膜１３は、バンドギャップ値が高く、絶縁破壊電界が強いので高耐圧とすることができ、さらに機械的強度、耐熱性、化学的安定性に優れている。このため、半導体基板１０を用いると、良好な高耐圧パワーデバイスや良好なＭＥＭＳを製造することが可能である。
【００２５】
酸化シリコン膜１２は、シリコン基板１１と、アモルファスシリコン膜１４と炭化シリコン膜１３の２つの膜と、の間に形成されている。酸化シリコンの膜厚Ｔ１は、例えば１００ｎｍ程度の膜厚である。酸化シリコン膜１２によって、シリコン基板１１と、アモルファスシリコン膜１４と炭化シリコン膜１３の２つの膜と、が当接しないようになっている。酸化シリコン膜１２は、シリコン基板１１と炭化シリコン膜１３との格子定数や熱膨張係数の違いを緩和する緩衝層として機能する。
【００２６】
（半導体基板の製造方法）
次に、本実施形態に係る炭化シリコン膜１３を有する半導体基板１０の製造方法を説明する。図２及び図３は、半導体基板１０の製造工程を順を追って示す工程図である。本実施形態では、シリコン基板１１上に、酸化シリコン膜１２を介してアモルファスシリコン膜１４を形成し、このアモルファスシリコン膜１４を一部覆う位置にマスク１５ａを形成し、このマスク１５ａが形成されていない領域のアモルファスシリコン膜１４を炭化処理して炭化シリコン膜１３を形成する。
【００２７】
半導体基板１０を製造する際は、先ず、図２（ａ）に示すように、従来と同様の手法により製造されたシリコン基板１１を用意する。次に、シリコン基板１１の表層を熱酸化する。これにより、図２（ｂ）に示すように、シリコン基板１１の表層に酸化シリコン膜１２が形成される。酸化シリコン膜の膜厚Ｔ１は、例えば１００ｎｍ程度の膜厚にする。
【００２８】
これにより、炭化シリコン膜１３がシリコン基板１１と当接しなくなり、酸化シリコン膜１２をシリコン基板１１と炭化シリコン膜１３との格子定数や熱膨張係数の違いを緩和する緩衝層として機能させることができる。その結果、炭化シリコン膜１３の結晶欠陥を抑制することができ、緻密で均一な膜質の炭化シリコン膜１３を製造することが可能となる。また、本製造方法により得られた炭化シリコン膜１３に素子を形成してデバイスを製造すると、酸化シリコン膜１２を用いて完全に素子分割ができるので、低消費電力のデバイスが得られる。
【００２９】
次に、図２（ｃ）に示すように、酸化シリコン膜１２上に、アモルファスシリコン膜１４をＣＶＤ法を用いて形成する。ＣＶＤ法において基板温度を低くするほど、得られる膜の結晶性が低くなり、アモルファスのシリコン膜が得られる。ＣＶＤ法によれば、高精度な膜厚のアモルファスシリコン膜１４を形成することができる。
【００３０】
本実施形態では、アモルファスシリコン膜の膜厚（シリコン膜の膜厚）Ｔ２を、３０ｎｍ程度にする。これにより、炭化されずに残留したアモルファスシリコン膜１４と炭化シリコン膜１３とでの格子定数や熱膨張係数が異なることによる炭化シリコン膜１３の結晶欠陥が生じることがない。これは、本願発明者が、アモルファスシリコン膜の膜厚Ｔ２を１００ｎｍ以下にすることで、炭化処理で炭化シリコン膜１３の下にアモルファスシリコン膜１４をほとんど残留させずに炭化シリコン膜１３に変成できることを見出したことによる。
【００３１】
次に、図２（ｄ）に示すように、アモルファスシリコン膜１４の表層を熱酸化することにより、アモルファスシリコン膜１４の表層に酸化シリコン膜１５を形成する。次に、図３（ａ）に示すように、従来のフォトリソ技術を用いて酸化シリコン膜１５をウエットエッチングを用いてパターニングすることにより、アモルファスシリコン膜１４の一部を覆う位置にマスク１５ａを形成する。このマスク１５ａが形成されている領域は、アモルファスシリコン膜１４が残る領域となる。言い換えると、マスク１５ａが形成されている領域は、炭化シリコン膜１３が形成されない領域となる。
【００３２】
次に、図３（ｂ）に示すように、マスク１５ａを用いて炭化処理を行い、マスク１５ａが形成されていない領域のアモルファスシリコン膜１４を炭化する。これにより、マスク１５ａが形成されている領域のアモルファスシリコン膜１４は炭化されないでそのまま残る。つまり、マスク１５ａが形成されていない領域に炭化シリコン膜１３が選択的に形成される。
【００３３】
アモルファスシリコン膜１４の炭化処理は、赤外線加熱方式のランプアニール装置を用いて行う。炭化処理は、例えば、プロパンガス（Ｃ３Ｈ８）等の炭化水素ガスと水素ガスとからなる混合ガスの雰囲気下、基板温度８００〜１４００℃の条件で行うとよい。なお、本実施形態の炭化処理は、基板裏面から基板温度をモニタリングして基板温度１１６０℃、処理時間６０秒の条件で行う。ランプアニール装置により加熱すれば、炭化シリコン膜１３を形成する際の基板温度の昇温レートを高くすることができ、シリコン基板１１に比べてアモルファスシリコン膜１４を高温にすることができるので、炭化シリコン膜１３の結晶性を良好にすることができる。
【００３４】
また、アモルファスシリコン膜１４は非結晶であるので、アモルファスシリコン膜１４中に炭素を単結晶からなる膜よりも均一に拡散させることができる。また、アモルファスシリコン膜の膜厚Ｔ２を１００ｎｍ以下（ここでは３０ｎｍ）にしているので、アモルファスシリコン膜１４中に炭素を行き渡らせることができ、アモルファスシリコン膜１４をほぼ完全に炭化することができる。以上のように、アモルファスシリコン膜１４が高精度な膜厚に形成されるので、所望の膜厚の炭化シリコン膜１３が得られる。また、アモルファスシリコン膜１４を良好に炭化することができるので、結晶欠陥が少なく緻密で均一な膜質の炭化シリコン膜１３が得られる。
【００３５】
次に、図３（ｃ）に示すように、アモルファスシリコン膜１４上のマスク１５ａを、ウエットエッチングを行って除去する。このウエットエッチングに行う際に用いるエッチャントは、例えば希フッ化水素水溶液がある。以上の工程により、本実施形態の炭化シリコン膜１３を有する半導体基板１０を製造することができる。
【００３６】
本実施形態の炭化シリコン膜１３の製造方法によれば、マスク１５ａが形成されていない領域のアモルファスシリコン膜１４を炭化処理するので、マスク１５ａが形成されている領域のアモルファスシリコン膜１４は炭化されないでそのまま残る。このため、エッチングが困難な炭化シリコン膜１３をエッチングすることなく、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを容易に混載させることが可能となる。また、特許文献３のように単結晶炭化シリコン基板を用いないので、コストを低くし、下地に用いる基板の口径まで大口径化に対応することが可能である。
【００３７】
また、本製造方法によれば、アモルファスシリコン膜の膜厚Ｔ２に応じた膜厚の炭化シリコン膜１３が得られる。アモルファスシリコン膜１４を所定の膜厚に成膜することは、例えばＳＯＩ基板における単結晶シリコン層を所定の膜厚に薄膜化することよりも容易であるので、高精度な膜厚の炭化シリコン膜１３を容易に製造することができる。また、アモルファスシリコンは、単結晶シリコンに比べて結晶構造が粗い（緻密でない）ので、炭化処理においてアモルファスシリコン膜１４に炭素を均一に拡散させることができ、アモルファスシリコン膜１４を均一かつ良好に炭化することができる。このため、アモルファスシリコン膜１４の一部が炭化されずに残留することが回避され、格子定数や熱膨張係数がアモルファスシリコン膜１４と炭化シリコン膜１３とで異なることにより結晶欠陥を生じることが防止される。したがって、緻密で均一な膜厚であり、しかも所望の膜厚の炭化シリコン膜１３を得ることができる。
【００３８】
また、本製造方法によれば、マスク１５ａが酸化シリコン膜１５からなり、酸化シリコン膜１５は炭化処理で炭化されないので、下地に炭素を透過させないように炭化処理時の保護膜として機能する。このため、マスク１５ａが形成されている領域のアモルファスシリコン膜１４が炭化することが確実に回避され、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを格段に容易に混載させることが可能となる。
【００３９】
また、本製造方法によれば、シリコン基板１１を下地基板に用いて、炭化シリコン膜１３を形成する工程の炭化処理は、ランプアニールによる熱処理を用いて行っている。これにより、炭化シリコン膜１３を形成する工程の炭化処理において昇温レートを高くすることができ、炭化シリコン膜１３の結晶性を良好にすることができる。
【００４０】
また、本製造方法によれば、アモルファスシリコン膜１４をＣＶＤ法を用いて形成しているので、アモルファスシリコン膜１４を形成する工程における成膜温度を低く設定することにより、アモルファスシリコン膜１４の結晶性を低下させることができ、容易にアモルファスシリコン膜１４を形成することができる。また、ＣＶＤ法によれば高精度な膜厚のアモルファスシリコン膜１４を形成することができ、これを炭化処理することにより、高精度な膜厚の炭化シリコン膜１３を製造することが可能となる。
【００４１】
また、本製造方法によれば、アモルファスシリコン膜の膜厚Ｔ２を１００ｎｍ以下にしているので、炭化されずに残留したアモルファスシリコン膜１４と炭化シリコン膜１３とでの格子定数や熱膨張係数が異なることによる炭化シリコン膜１３の結晶欠陥が生じることがない。これは、本願発明者が、アモルファスシリコン膜の膜厚Ｔ２を１００ｎｍ以下にすることで、炭化処理で炭化シリコン膜１３の下にアモルファスシリコン膜１４をほとんど残留させずに炭化シリコン膜１３に変成できることを見出したことによる。したがって、炭化シリコン膜１３の結晶欠陥を抑制することができ、結晶性が良好な炭化シリコン膜１３を製造することが可能となる。
【００４２】
なお、本実施形態に係る炭化シリコン膜１３を形成する工程は、ランプアニールによる熱処理を用いて行っているが、これに限らない。例えば、炭化シリコン膜１３を形成する工程は、レーザーアニールによる熱処理を用いて行ってもよい。
【００４３】
なお、本製造方法では、炭化シリコン膜を形成する工程の前に、酸化シリコン膜を、基板と炭化シリコン膜との間の緩衝層として形成しているが、これに限らない。例えば、窒化シリコン膜を、基板と炭化シリコン膜との間の緩衝層として形成してもよい。
【００４４】
(第２実施形態)
次に、本発明の第２実施形態に係る炭化シリコン膜２３を有する半導体基板２０の構成について、第１実施形態に係る半導体基板１０と同様に図１を用いて説明する。図１に示すように、半導体基板２０は、石英からなる基板（石英基板）２１と、酸化シリコン膜１２と、炭化シリコン膜２３と、ポリシリコン膜２４と、を備えて構成されている。酸化シリコン膜１２上には、ポリシリコン膜２４と炭化シリコン膜２３の２つの膜が混載して形成されている。本実施形態の半導体基板２０は、基板２１が石英からなる点、ポリシリコンを含むシリコン膜２４（以下、ポリシリコン膜という。）からなる点、炭化シリコン膜２３がポリシリコン膜２４を炭化して形成されている点、で上述の第１実施形態で説明した半導体基板１０と異なっている。
【００４５】
（半導体基板の製造方法）
次に、本実施形態に係る炭化シリコン膜２３を有する半導体基板２０の製造方法について、第１実施形態に係る製造工程と同様に図２及び図３を用いて説明する。本実施形態では、石英基板２１上に、酸化シリコン膜１２を介してポリシリコン膜２４を形成し、このポリシリコン膜２４を一部覆う位置にマスク２５ａを形成し、このマスク２５ａが形成されていない領域のポリシリコン膜２４を炭化処理して炭化シリコン膜２３を形成する。
【００４６】
半導体基板２０を製造する際は、先ず、図２（ａ）に示すように、従来と同様の手法により製造された石英基板２１を用意する。次に、石英基板２１上に、例えば熱ＣＶＤ法を用いてシリコンの酸化された膜を成膜する。これにより、図２（ｂ）に示すように、石英基板２１上に酸化シリコン膜１２が形成される。酸化シリコン膜の膜厚Ｔ１は、例えば１００ｎｍ程度の膜厚にする。
【００４７】
次に、図２（ｃ）に示すように、酸化シリコン膜１２上に、アモルファスシリコン膜１４を熱アニールやレーザーアニールを用いて結晶化してポリシリコン膜２４を形成する。このように、ポリシリコンをシリコン膜２４として用いることにより、単結晶シリコンに比べて成膜しやすくなるので、膜厚制御が容易となる。
【００４８】
本実施形態では、ポリシリコン膜の膜厚（シリコン膜の膜厚）Ｔ２を、３０ｎｍ程度にする。これにより、炭化されずに残留したポリシリコン膜２４と炭化シリコン膜２３とでの格子定数や熱膨張係数が異なることによる炭化シリコン膜２３の結晶欠陥が生じることがない。これは、本願発明者が、ポリシリコン膜の膜厚Ｔ２を１００ｎｍ以下にすることで、炭化処理で炭化シリコン膜２３の下にポリシリコン膜２４をほとんど残留させずに炭化シリコン膜２３に変成できることを見出したことによる。
【００４９】
次に、図２（ｄ）に示すように、ポリシリコン膜２４の表層にＣＶＤ法を用いて窒化シリコン膜２５を形成する。次に、図３（ａ）に示すように、従来のフォトリソ技術を用いて窒化シリコン膜２５をドライエッチングを用いてパターニングすることにより、ポリシリコン膜２４の一部を覆う位置にマスク２５ａを形成する。
【００５０】
次に、図３（ｂ）に示すように、マスク２５ａを用いて炭化処理を行い、マスク２５ａが形成されていない領域のポリシリコン膜２４を炭化する。これにより、マスク２５ａが形成されている領域のポリシリコン膜２４は炭化されないでそのまま残る。つまり、マスク２５ａが形成されていない領域に炭化シリコン膜２３が選択的に形成される。
【００５１】
ポリシリコン膜２４の炭化処理は、電気炉等を用いた炉アニールで行う。炭化処理は、例えば、Ｃ３Ｈ８等の炭化水素ガスと水素ガスとからなる混合ガスの雰囲気下、基板温度８００〜１４００℃の条件で行うとよい。なお、本実施形態の炭化処理は、基板温度１２５０℃、処理時間１５分の条件で行う。炉アニールにより加熱すれば、多数の石英基板２１を一括して熱処理することができるので、多数の石英基板２１上に形成された多数のポリシリコン膜２４を一括して炭化処理することができる。
【００５２】
また、ポリシリコン膜の膜厚Ｔ２を１００ｎｍ以下（ここでは３０ｎｍ）にしているので、ポリシリコン膜２４中に炭素を行き渡らせることができ、ポリシリコン膜２４をほぼ完全に炭化することができる。以上のように、ポリシリコン膜２４が高精度な膜厚に形成されるので、所望の膜厚の炭化シリコン膜２３が得られる。また、ポリシリコン膜２４を良好に炭化することができるので、結晶欠陥が少なく緻密で均一な膜質の炭化シリコン膜２３が得られる。
【００５３】
次に、図３（ｃ）に示すように、ポリシリコン膜２４上の窒化シリコン膜２５からなるマスク２５ａを、熱燐酸処理により除去する。以上の工程により、本実施形態の炭化シリコン膜２３を有する半導体基板２０を製造することができる。
【００５４】
本実施形態の炭化シリコン膜２３の製造方法によれば、ポリシリコン膜の膜厚Ｔ２に応じた膜厚の炭化シリコン膜２３が得られる。ポリシリコン膜２４を所定の膜厚に成膜することは、例えばＳＯＩ基板における単結晶シリコン層を所定の膜厚に薄膜化することよりも容易であるので、高精度な膜厚の炭化シリコン膜２３を容易に製造することができる。このため、ポリシリコン膜２４の一部が炭化されずに残留することが回避され、格子定数や熱膨張係数がポリシリコン膜２４と炭化シリコン膜２３とで異なることにより結晶欠陥を生じることが防止される。したがって、緻密で均一な膜厚であり、しかも所望の膜厚の炭化シリコン膜２３を得ることができる。
【００５５】
また、本製造方法によれば、マスク２５ａが窒化シリコン膜２５からなり、窒化シリコン膜２５は炭化処理で炭化されないので、下地に炭素を透過させないように炭化処理時の保護膜として機能する。このため、マスク２５ａが形成されている領域のポリシリコン膜２４が炭化することが確実に回避され、一つのチップに炭化シリコンのデバイスとシリコンのデバイスを格段に容易に混載させることが可能となる。
【００５６】
また、本製造方法によれば、石英基板２１を下地基板に用いて、炭化シリコン膜２３を形成する工程の炭化処理は、炉アニールによる熱処理を用いて行っている。炉アニールにより多数の石英基板２１を一括して熱処理することができるので、多数の石英基板２１上に形成された多数のポリシリコン膜２４を一括して炭化処理することができる。したがって、一括して炭化処理する石英基板２１の数を増やすほど石英基板２１一枚当たりの炭化シリコン膜２３の成膜時間を短くすることができ、製造効率を高めることができる。
【００５７】
(第３実施形態)
次に、本発明の第３実施形態に係る炭化シリコン膜１３Ｈを有する半導体基板１０Ａの構成について、図４を用いて説明する。本図は、図１に対応した、第３実施形態に係る炭化シリコン膜１３Ｈを有する半導体基板１０Ａの構成を模式的に示す図である。本実施形態の半導体基板１０Ａは、炭化シリコン膜１３Ｈがエピタキシャル成長によって厚膜化されて形成されている点で上述の第１実施形態で説明した半導体基板１０と異なっている。その他の点は第１実施形態と同様であるので、図１と同様の要素には同一の符号を付し、詳細な説明は省略する。
【００５８】
図４に示すように、半導体基板１０Ａは、シリコン基板１１と、酸化シリコン膜１２と、エピタキシャル成長によって厚膜化された炭化シリコン膜１３Ｈと、アモルファスシリコン膜１４と、を備えて構成されている。酸化シリコン膜１２上には、アモルファスシリコン膜１４と厚膜化された炭化シリコン膜１３Ｈの２つの膜が混載して形成されている。この厚膜化された炭化シリコン膜１３Ｈの膜厚は、アモルファスシリコン膜１４の膜厚よりも厚くなっている。
【００５９】
（半導体基板の製造方法）
次に、本実施形態に係る炭化シリコン膜１３Ｈを有する半導体基板１０Ａの製造方法を説明する。図５は、半導体基板１０Ａの製造工程を順を追って示す工程図である。本実施形態では、シリコン基板１１上のマスク１５ａが形成されていない領域のアモルファスシリコン膜１４を炭化処理してシード層１３ａを形成し、このシード層１３ａ上に炭化シリコンをエピタキシャル成長させてエピタキシャル層１３ｂを形成することにより炭化シリコン膜１３Ｈを形成する。なお、シリコン基板１１上に、酸化シリコン膜１２を介してアモルファスシリコン膜１４を形成し、このアモルファスシリコン膜１４を一部覆う位置にマスク１５ａを形成する工程（図２（ａ）〜図３（ａ））までは、上述の第１実施形態と同様であるので、詳細な説明は省略する。
【００６０】
半導体基板１０Ａを製造する際は、先ず、図５（ａ）に示すように、マスク１５ａを用いて炭化処理を行い、マスク１５ａが形成されていない領域のアモルファスシリコン膜１４を炭化する。これにより、マスク１５ａが形成されている領域のアモルファスシリコン膜１４は炭化されないでそのまま残る。つまり、マスク１５ａが形成されていない領域にシード層１３ａが選択的に形成される。
【００６１】
アモルファスシリコン膜１４の炭化処理は、上述の第１実施形態と同様に、赤外線加熱方式のランプアニール装置を用いて行う。これにより、シード層１３ａの結晶性を良好にすることができる。また、上述の第１実施形態と同様に、アモルファスシリコン膜１４が高精度な膜厚に形成されるので、所望の膜厚のシード層１３ａが得られる。また、結晶欠陥が少なく緻密で均一な膜質のシード層１３ａが得られる。
【００６２】
次に、図５（ｂ）に示すように、シード層１３ａ上に炭化シリコンをエピタキシャル成長させてエピタキシャル層１３ｂを形成する。エピタキシャル成長は、例えば、水素ガスと炭化ケイ素ガスとからなる混合ガスの雰囲気下、処理温度５００〜１５００℃の条件で行うとよい。これにより、シード層１３ａ上に前記混合ガス中の炭化シリコンを成長させることができ、シード層１３ａの結晶構造にならったエピタキシャル層１３ｂを形成することができる。これにより、シード層１３ａとエピタキシャル層１３ｂとを有する炭化シリコン膜１３Ｈが得られる。シード層１３ａが緻密で均一な膜質になっているので、これに基づいて炭化シリコンをエピタキシャル成長させたエピタキシャル層１３ｂも緻密で均一な膜質になっている。
【００６３】
次に、図５（ｃ）に示すように、アモルファスシリコン膜１４上の酸化シリコン１５からなるマスク１５ａを、ウエットエッチングにより除去する。以上の工程により、本実施形態の炭化シリコン膜１３Ｈを有する半導体基板１０Ａを製造することができる。
【００６４】
本実施形態の炭化シリコン膜１３Ｈの製造方法によれば、緻密で均一な膜質のシード層１３ａが形成されるので、このように炭化された膜をシード層１３ａとして炭化シリコンをエピタキシャル成長させると、緻密で均一な膜質の炭化シリコン膜１３Ｈを製造することができる。したがって、緻密で均一な膜質であり、しかも所望の膜厚の炭化シリコン膜１３Ｈを得ることができる。
【００６５】
なお、本実施形態の製造方法では、シリコン基板１１上の酸化シリコン膜１５からなるマスク１５ａが形成されていない領域のアモルファスシリコン膜１４を炭化処理してシード層１３ａを形成し、このシード層１３ａ上に炭化シリコンをエピタキシャル成長させてエピタキシャル層１３ｂを形成することにより炭化シリコン膜１３Ｈを有する半導体基板１０Ａを製造しているが、これに限らない。
【００６６】
例えば、シリコン基板１１に代えて石英基板２１を用いてもよいし、酸化シリコン膜１５からなるマスク１５ａに代えて窒化シリコン膜２５からなるマスク２５ａを用いてもよい。このようにして、石英基板２１上の窒化シリコン膜２５からなるマスク２５ａが形成されていない領域のポリシリコン膜２４を炭化処理してシード層２３ａを形成し、このシード層２３ａ上に炭化シリコンをエピタキシャル成長させてエピタキシャル層２３ｂを形成することにより炭化シリコン膜２３Ｈを有する半導体基板２０Ａを製造してもよい。
【００６７】
なお、本製造方法では、基板上に、アモルファスシリコンまたはポリシリコンを含むシリコン膜を形成しているが、これに限らない。例えば、アモルファスシリコン膜とポリシリコン膜との積層膜をシリコン膜として形成してもよい。すなわち、アモルファスシリコンとポリシリコンとの少なくとも一方を含むシリコン膜を形成すればよい。
【００６８】
なお、本製造方法では、炭化シリコン膜を形成する工程の前に、酸化シリコン膜または窒化シリコン膜を、基板と炭化シリコン膜との間の緩衝層として形成しているが、これに限らない。例えば、基板と炭化シリコン膜との間に緩衝層を形成せずに、基板上面に炭化シリコン膜を形成してもよい。
【００６９】
なお、本製造方法では、シリコン膜をＣＶＤ法を用いて形成しているが、これに限らない。例えば、シリコン膜をスパッタ法や塗布を用いて形成してもよい。
【００７０】
なお、本製造方法では、シリコン膜の膜厚は３０ｎｍ程度の膜厚にしているが、これに限らず、１００ｎｍ以下にすることができる。これは、本願発明者が、シリコン膜の膜厚を１００ｎｍ以下にすることで、炭化処理工程でシリコンが残留することなく、シリコン膜をすべて炭化シリコン膜に変成できることを見出したことによる。
【００７１】
なお、本製造方法では、アモルファスシリコンまたはポリシリコンを含むシリコン膜を炭化処理するときに、処理温度８００〜１４００℃の条件で行っている。これにより、アモルファスシリコンまたはポリシリコンが、再結晶して結晶化が進む。その結果、炭化シリコン膜を、炭化処理前のシリコン膜より結晶性をよくすることができると本願発明者は推測している。
【００７２】
(第４実施形態)
次に、本発明の第４実施形態に係る炭化シリコン膜３３を有する半導体基板３０の構成について、図６を用いて説明する。本図は、図１に対応した、第４実施形態に係る炭化シリコン膜３３を有する半導体基板３０の構成を模式的に示す図である。本実施形態の半導体基板３０は、ＳＯＩ基板を用いて炭化シリコン膜３３が形成されている点、で上述の第１実施形態で説明した半導体基板１０と異なっている。
【００７３】
図６に示すように、半導体基板３０は、シリコン基板３１と、酸化シリコン膜３２と、表面活性シリコン膜３４と、この表面活性シリコン膜３４を一部薄膜化して炭化処理された炭化シリコン膜３３と、を備えて構成されている。言い換えると、半導体基板３０は、シリコン基板３１と、酸化シリコン膜３２と、表面活性シリコン膜３４と、からなるＳＯＩ基板の表面活性シリコン膜３４を一部薄膜化して炭化処理された炭化シリコン膜３３を有している。酸化シリコン膜３２上には、表面活性シリコン膜３４と炭化シリコン膜３３の２つの膜が混載して形成されている。
【００７４】
（半導体基板の製造方法）
次に、本実施形態に係る炭化シリコン膜３３を有する半導体基板３０の製造方法を説明する。図７及び図８は、半導体基板３０の製造工程を順を追って示す工程図である。本実施形態では、ＳＯＩ基板の表面活性シリコン膜３４を一部薄膜化して炭化処理することにより炭化シリコン膜３３を形成する。
【００７５】
半導体基板３０を製造する際は、先ず、図７（ａ）に示すように、シリコン基板３１と、酸化シリコン膜３２と、表面活性シリコン膜３４と、からなるＳＯＩ基板を用意する。次に、ＳＯＩ基板の表面活性シリコン膜３４の表層を熱酸化する。これにより、表面活性シリコン膜３４の表層に酸化シリコン膜３５が形成される。
【００７６】
次に、図７（ｂ）に示すように、酸化シリコン膜３５上に、例えばＣＶＤ法により、窒化シリコン膜３６を形成する。次に、図７（ｃ）に示すように、従来のフォトリソ技術を用いて窒化シリコン膜３６をドライエッチングを用いてパターニングすることにより、表面活性シリコン膜３４上の酸化シリコン膜３５の一部を覆う位置にマスク３６ａを形成する。
【００７７】
次に、図７（ｄ）に示すように、マスク３６ａを用いて熱酸化処理を行い、マスク３６ａが形成されていない領域の表面活性シリコン膜３４を酸化する。この酸化処理は、マスク３６ａが形成されていない領域の表面活性シリコン膜３４の膜厚が１０ｎｍ以下となる程度に行うのがよい。本実施形態では、マスク３６ａが形成されていない領域の表面活性シリコン膜３４の膜厚を５ｎｍ程度にする。
【００７８】
次に、図８（ａ）に示すように、マスク３６ａを用いてウエットエッチングを行い、マスク３６ａが形成されていない領域の酸化シリコン膜３５を除去する。これにより、マスク３６ａが形成されていない領域に、所定の膜厚に薄膜化された表面活性シリコン膜３４が露出する。また、マスク３６ａと重なる位置に、酸化シリコン膜３５からなるマスク３５ａが、マスク３６ａと同様のパターンで形成される。次に、図８（ｂ）に示すように、熱燐酸処理を行い、マスク３５ａ上の窒化シリコン膜３６からなるマスク３６ａを除去する。
【００７９】
次に、図８（ｃ）に示すように、マスク３５ａを用いて炭化処理を行い、マスク３５ａが形成されていない領域の表面活性シリコン膜３４を炭化する。これにより、マスク３５ａが形成されている領域の表面活性シリコン膜３４は炭化されないでそのまま残る。つまり、マスク３５ａが形成されていない領域に炭化シリコン膜３３が選択的に形成される。また、上述のように、マスク３５ａが形成されていない領域の表面活性シリコン膜３４を所定の膜厚に薄膜化しているので、炭化処理で炭化シリコン膜３３の下に表面活性シリコン膜３４をほとんど残留させずに炭化シリコン膜３３に変成できる。
【００８０】
次に、図８（ｄ）に示すように、表面活性シリコン膜３４上の酸化シリコン膜３５からなるマスク３５ａを、ウエットエッチングにより除去する。以上の工程により、本実施形態の炭化シリコン膜３３を有する半導体基板３０を製造することができる。
【００８１】
本実施形態の炭化シリコン膜３３の製造方法によれば、表面活性シリコン膜３４を所定の膜厚に薄膜化するので、炭化処理で炭化シリコン膜３３の下に表面活性シリコン膜３４をほとんど残留させずに炭化シリコン膜３３に変成できる。このため、炭化されずに残留した表面活性シリコン膜３４と炭化シリコン膜３３とでの格子定数や熱膨張係数が異なることによる炭化シリコン膜３３の結晶欠陥が生じることがない。したがって、炭化シリコン膜３３の結晶欠陥を抑制することができ、結晶性が良好な炭化シリコン膜３３を製造することが可能となる。
【００８２】
(第５実施形態)
次に、本発明の第５実施形態に係る半導体基板３０Ａの構成について、図９を用いて説明する。本図は、図６に対応した、第５実施形態に係る半導体基板３０Ａの構成を模式的に示す図である。本実施形態の半導体基板３０Ａは、表面活性シリコン膜３４上にトランジスタ５０が形成されている点、で上述の第４実施形態で説明した半導体基板３０と異なっている。その他の点は第４実施形態と同様であるので、図６と同様の要素には同一の符号を付し、詳細な説明は省略する。
【００８３】
図９に示すように、半導体基板３０Ａは、表面活性シリコン膜３４上に設けられたトランジスタ５０と、トランジスタ５０を覆って設けられた酸化シリコンからなる絶縁膜３９と、を備えて構成されている。表面活性シリコン膜３４の表層には素子分離領域３８ａが設けられており、素子分離領域３８ａの間が１つのトランジスタ領域と対応している。
【００８４】
トランジスタ５０は、表面活性シリコン膜３４上に設けられたゲート絶縁膜５１と、ゲート絶縁膜５１上に設けられたゲート電極５２と、表面活性シリコン膜３４表層におけるゲート電極５２の両側に設けられたソース領域５３及びドレイン領域５４と、ゲート電極５２の側面に設けられたサイドウォール５５と、から構成されている。以上のような構成により、トランジスタ５０のゲート電極５２に電圧が印加されると、チャネルが形成されてソース領域５３とドレイン領域５４との間に電流を流すことが可能となる。
【００８５】
（半導体基板の製造方法）
次に、本実施形態に係るトランジスタ５０を有する半導体基板３０Ａの製造方法を説明する。図１０及び図１１は、半導体基板３０Ａの製造工程を順を追って示す工程図である。本実施形態では、表面活性シリコン膜３４の表層に素子分離領域３８ａを形成し、素子分離領域３８ａの間の表面活性シリコン膜３４上にトランジスタ５０を形成し、トランジスタ５０を覆う絶縁膜３９を形成する。なお、ＳＯＩ基板を用意して熱酸化し、マスク３６ａを用いてウエットエッチングを行い、マスク３６ａが形成されていない領域の酸化シリコン膜３５を除去する工程（図７（ａ）〜図８（ａ））までは、上述の第４実施形態と同様であるので、詳細な説明は省略する。
【００８６】
半導体基板３０Ａを製造する際は、先ず、図１０（ａ）に示すように、マスク３６ａを用いて炭化処理を行い、マスク３６ａが形成されていない領域の表面活性シリコン膜３４を炭化する。これにより、マスク３６ａが形成されている領域の表面活性シリコン膜３４は炭化されないでそのまま残る。つまり、マスク３６ａが形成されていない領域に炭化シリコン膜３３が選択的に形成される。
【００８７】
次に、図１０（ｂ）に示すように、従来のフォトリソ技術を用いて、窒化シリコンからなるマスク３６ａ、酸化シリコンからなるマスク３５ａをそれぞれ所定のパターンのマスク３６ｂ、マスク３５ｂにパターニングする。次に、図１０（ｃ）に示すように、マスク３６ｂを用いてエッチングを行い、表面活性シリコン膜３４に素子分離領域３８ａとなる部位に対応する溝を形成する。
【００８８】
次に、図１０（ｄ）に示すように、シリコン基板３１上の炭化シリコン膜３３、表面活性シリコン膜３４、及びマスク３６ｂの露出する部位全体を覆って酸化シリコンからなる絶縁層３８を形成する。次に、図１１（ａ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いて、シリコン基板３１上の絶縁層３８を研磨して平坦化することにより、素子分離領域３８ａを形成する。
【００８９】
次に、図１１（ｂ）に示すように、素子分離領域３８ａをマスクに用いて熱燐酸処理を行い、マスク３５ｂ上の窒化シリコン膜３６からなるマスク３６ｂを除去する。次に、ウエットエッチングを用いてマスク３５ｂを除去して、熱酸化することにより、ゲート絶縁膜５１を形成する。次に、ゲート絶縁膜５１上に多結晶シリコンからなるゲート電極５２を形成する。次に、例えばエッチバック法を用いて、サイドウォール５５を形成する。次に、素子分離領域３８ａとゲート電極５２との間における表面活性シリコン膜３４の表層に不純物を注入してソース領域５３及びドレイン領域５４を形成する。以上の工程により、表面活性シリコン膜３４上に、ゲート絶縁膜５１、ゲート電極５２、ソース領域５３、ドレイン領域５４、及びサイドウォール５５、を有するトランジスタ５０が形成される。
【００９０】
次に、図１１（ｃ）に示すように、トランジスタ５０が形成されたシリコン基板３１上に、例えばＣＶＤ法で酸化シリコンを成膜して絶縁膜３９を形成する。次に、図１１（ｄ）に示すように、炭化シリコン膜３３上の絶縁膜３９及び素子分離領域３８ａの一部をエッチングにより除去する。以上の工程により、本実施形態のトランジスタ５０を有する半導体基板３０Ａを製造することができる。
【００９１】
なお、本実施形態の製造方法では、表面活性シリコン膜３４上に選択的にデバイス（トランジスタ５０）を形成しているが、これに限らない。例えば、炭化シリコン膜３３上にデバイスを形成してもよい。炭化シリコン膜３３上にデバイスを形成することにより、高耐圧デバイスを得ることができる。炭化シリコン膜３３上にデバイスを形成する工程は、上述の炭化シリコン膜３３上の絶縁膜３９及び素子分離領域３８ａの一部をエッチングにより除去する工程（図１１（ｄ））の後に行ってもよいし、マスク３６ａが形成されていない領域の表面活性シリコン膜３４を炭化処理する工程（図１０（ａ））の後に行ってもよい。また、炭化シリコン膜３３上に各種配線を形成してもよい。
【００９２】
なお、本製造方法において、炭化シリコン膜を形成する工程の後に、炭化された膜をシード層として炭化シリコンをエピタキシャル成長させて厚膜化する工程を有していてもよいし、炭化シリコン膜上に化合物半導体膜を形成する工程を有していてもよい。化合物半導体膜の形成材料としては、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）、窒化ホウ素（ＢＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）を用いることができる。
【００９３】
この製造方法によれば、緻密で均一な膜質の炭化シリコン膜が形成されるので、この炭化シリコン膜に格子整合させて化合物半導体膜を形成すると、結晶性が良好な化合物半導体膜を得ることができる。
【符号の説明】
【００９４】
１１，３１…シリコン基板（基板）、１２，３２，３５…酸化シリコン膜、１３，１３Ｈ，２３，２３Ｈ，３３…炭化シリコン膜、１３ａ，２３ａ…シード層、１４…アモルファスシリコン膜（シリコン膜）、１５ａ，２５ａ，３５ａ，３５ｂ，３６ａ，３６ｂ…マスク、２１…石英基板（基板）、２５，３６…窒化シリコン膜、２４…ポリシリコン膜（シリコン膜）、３４…表面活性シリコン膜（シリコン膜）、Ｔ２…アモルファスシリコン膜の膜厚、ポリシリコン膜の膜厚（シリコン膜の膜厚）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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