(57)【要約】【課題】ゲート電極の形状が可能な限り揃ったものとすることができる半導体記憶装置の製造方法を提供すること。【解決手段】ゲート絶縁膜１０上に、ゲート電極材料からなるゲート電極材料膜を形成するゲート電極材料膜形成工程と、前記ゲート電極材料膜をエッチングにより選択的に除去して、行方向に延伸するゲート電極１８，３８を複数本、隣接するゲート電極１８，３８間のすき間間隔が等しくなるように形成するゲート電極形成工程と、前記複数本のゲート電極１８，３８の内、コンタクトプラグの形成予定領域に形成したゲート電極３８をダミーのゲート電極３８として、エッチングにより選択的に除去するダミーゲート電極除去工程とを設けた。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の導電型をし、表層に形成されたウエル中に、第２の導電型をした複数のビット線が列方向に延伸した状態で形成されてなる半導体基板を準備する半導体基板準備工程と、
前記半導体基板の前記表層にゲート絶縁膜を積層するゲート絶縁膜積層工程と、
前記ゲート絶縁膜上に、ゲート電極材料からなるゲート電極材料膜を形成するゲート電極材料膜形成工程と、
前記ゲート電極材料膜をエッチングにより選択的に除去して、行方向に延伸するゲート電極を複数本形成するゲート電極形成工程と、
前記複数本のゲート電極の内、行方向に並び前記複数のビット線の各々と接続されるコンタクトプラグの形成予定領域に形成したゲート電極をダミーのゲート電極として、エッチングにより選択的に除去するダミーゲート電極除去工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記ゲート絶縁膜形成工程は、
シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜をこの順に形成する工程であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記ゲート電極形成工程は、
前記ダミーのゲート電極とこれに隣接する正規のゲート電極との間隔が、隣接する正規のゲート電極同士の間隔と等しくなるように、前記複数本のゲート電極を形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記ゲート電極形成工程は、
前記ダミーのゲート電極の幅とこれ以外のゲート電極の幅とが等しくなるように、前記複数本のゲート電極を形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、埋め込みビット線を有する半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一つとして、半導体基板の表層に形成された不純物拡散層をビット線（埋め込みビット線）とし、電荷をトラップしてデータを記憶するゲート絶縁膜を介して、前記ビット線と直交するように、ワード線として使用するゲート電極が形成されてなる不揮発性半導体記憶装置が知られている（特許文献１）。
上記構成を有する従来の不揮発性半導体記憶装置の一例を図１４、図１５に示す。
【０００３】
図１４は、当該不揮発性半導体記憶装置１０２（以下、単に「半導体記憶装置１０２」と言う。）の平面図の一部であり、主として、ビット線１０８とゲート電極１１８との位置関係を示した図である。図１５（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ、図１４における、Ｘ１・Ｘ１線断面図、Ｘ２・Ｘ２線断面図、Ｙ１・Ｙ１線断面図、Ｙ２・Ｙ２線断面図の一部を示している。
【０００４】
図１４に示すように、半導体記憶装置１０２は、平行に配された複数のビット線１０８と、ビット線と立体交差させて（直交させて）配された複数のゲート電極１１８を有する。
ゲート電極１１８は、所定の複数本（図示例では５本）ずつが等間隔（すき間間隔）Ｃ３で配されてグループを成し、当該５本のゲート電極１１８とこれに直交するビット線１０８部分とでメモリセルアレイ１２８が形成されている。
【０００５】
隣接するメモリセルアレイ１２８間のすき間間隔Ａ３は、メモリセルアレイ１２８における前記すき間間隔Ｃ３よりも拡幅されているが、これについては後述する。
次に、図１５を参照しながら、半導体記憶装置１０２の断面構造について説明する。
半導体記憶装置１０２は、半導体基板１０４を有し、半導体基板１０４内にはＰ型ウエル１０６が形成されている。Ｐ型ウエル１０６には、不純物拡散層からなるビット線（埋め込みビット線）１０８が形成されている。
【０００６】
ビット線１０８が形成されたＰ型ウエル１０６には、ゲート絶縁膜１１０が積層されており、ゲート絶縁膜１１０を介して、ゲート電極１１８が形成されている。ゲート絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜がこの順に積層されてなる積層膜（ＯＮＯ膜）である。ゲート電極１１８は、ゲート電極１１８間に埋め込まれた埋め込み絶縁膜１２０によって絶縁されている。
【０００７】
ゲート電極１１８と埋め込み絶縁膜１２０の上には、層間絶縁膜１２２が形成されている。
層間絶縁膜１２２の上面には、各ビット線１０８と一対一に対応するビット線裏打ち配線１２４が、ビット線１０８と平行に形成されている。ビット線裏打ち配線１２４は、金属で形成されている。
【０００８】
各ビット線裏打ち配線１２４と対応するビット線１０８とは、層間絶縁膜１２２およびゲート絶縁膜１１０を貫通するコンタクトプラグ１２６を介して電気的に接続されている。
コンタクトプラグ１２４は、図１４に示すように、メモリセルアレイ１２８間に設けられている。上記したようにメモリセルアレイ１２８間のすき間間隔Ａ３が拡幅されているのは、コンタクトプラグ１２４を設けるためのスペースを確保する必要性からである。また、ビット線１０８の全長の途中で、ビット線裏打ち配線１２４にコンタクトプラグ１２６で電気的に接続するのは、ビット線１０８がその物性上、電気抵抗が高いため、ビット線１０８の端部から電圧を印加したのでは、電圧降下によって他端部近傍では、十分な電圧が得られないからである。ここで、メモリセルアレイ１２８間（ゲート電極間）をビット線裏打ちコンタクト領域１３０と称することとする。
【０００９】
上記の構成からなる半導体記憶装置１０２の製造方法について、図１６〜図２３を参照しながら説明する。なお、図１６〜図２３の各図において、（ａ）、(ｂ)、(ｃ)、（ｄ）は、図１４におけるＸ１・Ｘ１線、Ｘ２・Ｘ２線、Ｙ１・Ｙ１線、Ｙ２・Ｙ２線に相当する位置で切断した断面図の一部である。
図１６に示すように、先ず、半導体基板１０４内にＰ型ウエル１０６を形成し、ビット線形成領域以外をマスクするフォトレジスト１３２を施した上で、Ｎ型不純物イオンを注入することによりビット線１０８を形成する。
【００１０】
次に、フォトレジスト１３２を除去した後、図１７に示すように、半導体基板１０４（Ｐ型ウエル１０６、ビット線１０８）上にゲート絶縁膜１１０と、Ｎ型不純物が注入されたポリシリコン膜１３４を形成する。ポリシリコン膜１３４の一部が、次工程によってゲート電極１１８となる。
続いて、ポリシリコン膜１３４上面に、ゲート電極形成領域以外をマスクするフォトレジスト１３６を施した上で、フォトレジスト１３６から露出しているポリシリコン膜１３４部分をエッチングにより除去する。これにより、残存するポリシリコン膜１３４部分が、図１８に示すように、ゲート電極１１８となる。
【００１１】
次に、フォトレジスト１３６を除去した後、図１９に示すように、全面に埋め込み絶縁膜１２０（図１５）となる、例えばシリコン酸化膜１４０を蒸着によって形成する。
続いて、図２０に示すように、シリコン酸化膜１４０をエッチングにより全面的に後退させる。この際、コンタクトプラグ形成領域において、シリコン酸化膜１４０のみならずゲート絶縁膜１１０が除去され、半導体基板１０４（Ｐ型ウエル１０６、ビット線１０８）上面が露出するまでエッチングする。これにより、ゲート電極１１８上面は露出するものの、メモリセルアレイ１２８を構成するゲート電極間には、シリコン酸化膜１４０は残存し、また、コンタクトプラグ形成領域に面するゲート電極の側壁にも、シリコン酸化膜１４０が残存することとなる。
【００１２】
次に、図２１に示すように、全面に層間絶縁膜１２２を形成する。
続いて、図２２に示すように、コンタクトプラグ形成領域以外の領域にフォトレジスト１４６を施し、エッチングにより、コンタクトホール１４４を形成する。
フォトレジスト１４６を除去したのち、図２３に示すように、コンタクトホール１４４にタングステン等を充填して、コンタクトプラグ１２６を形成する。
【００１３】
そして、層間絶縁膜１２２上面にビット線裏打ち配線１２４を形成して、図１５に示す半導体記憶装置１０２が完成する。
【特許文献１】ＵＳ ２００６／０２１４２１８ Ａ１ 公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記工程からなる半導体記憶装置の製造方法によれば、メモリセルアレイ１２８を構成するゲート電極１１８の内、コンタクトプラグ１２６に隣接するゲート電極１２８の形状がそれ以外のゲート電極１２８の形状と不揃いになってしまう。この不揃いは、図１８に示す工程において、ゲート電極１１８を形成するために、ポリシリコン膜１３４（図１７）をリソ工程で現像する際とエッチングする際に発生すると考えられる。
【００１５】
リソ工程においては、近接効果などの違いによりマスクの補正をかけるが、その補正が不適切もしくはリソ条件の変動による影響の受け方が異なるために、形状が不揃いとなる。
エッチング工程においては、コンタクトプラグ形成領域１３０に隣接する両ゲート電極１１８間のすき間間隔Ａ３が、メモリセルアレイ１２８を構成するゲート電極１１８同士のすき間間隔Ｃ３よりも大きくなっているため、すき間１３０Ｓにはすき間１２８Ｓよりもエッチング媒体が流入しやすくなる。このため、コンタクトプラグ形成領域１３０に面するゲート電極１１８の側壁がより多くエッチングされてしまうからであると考えられる。
【００１６】
上記のような不揃いが生じると、ゲート電極１１８間での抵抗値にばらつきが生じ、その結果、半導体記憶装置１０２の動作が不安定になってしまう。
本発明は、上記した課題に鑑み、ゲート電極の形状が可能な限り揃ったものとすることができる半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明に係る半導体記憶装置の製造方法は、第１の導電型をし、表層に形成されたウエル中に、第２の導電型をした複数のビット線が列方向に延伸した状態で形成されてなる半導体基板を準備する半導体基板準備工程と、前記半導体基板の前記表層にゲート絶縁膜を積層するゲート絶縁膜積層工程と、前記ゲート絶縁膜上に、ゲート電極材料からなるゲート電極材料膜を形成するゲート電極材料膜形成工程と、前記ゲート電極材料膜をエッチングにより選択的に除去して、行方向に延伸するゲート電極を複数本形成するゲート電極形成工程と、前記複数本のゲート電極の内、行方向に並び前記複数のビット線の各々と接続されるコンタクトプラグの形成予定領域に形成したゲート電極をダミーのゲート電極として、エッチングにより選択的に除去するダミーゲート電極除去工程と、を有することを特徴とする
また、前記ゲート絶縁膜形成工程は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜をこの順に形成する工程であることを特徴とする。
【００１８】
また、前記ゲート電極形成工程は、前記ダミーのゲート電極とこれに隣接する正規のゲート電極との間隔が、隣接する正規のゲート電極同士の間隔と等しくなるように、前記複数本のゲート電極を形成することを特徴とする。
また、前記ゲート電極形成工程は、前記ダミーのゲート電極の幅とこれ以外のゲート電極の幅とが等しくなるように、前記複数本のゲート電極を形成することを特徴とする。
【発明の効果】
【００１９】
本発明に係る半導体記憶装置の製造方法によれば、ゲート電極材料膜がエッチングにより選択的に除去されて、複数本のゲート電極が形成された上で、当該複数本のゲート電極の内、コンタクトプラグの形成予定領域に形成したダミーのゲート電極がエッチングにより選択的に除去される。これにより、ダミーのゲート電極除去後に残存し、半導体記憶装置の構成要素となるゲート電極の形状が可能な限り揃うこととなる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体記憶装置の製造方法の実施の形態について、図面を参照しながら説明する。
製造対象である不揮発性半導体記憶装置２（以下、単に「半導体記憶装置２」と言う。）の平面視におけるビット線とゲート電極との位置関係は、図１４に示したものと同様であるので、改めての図示は省略し、図１４を流用して説明することとする。
【００２１】
図１（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ、半導体記憶装置２の図１４における、Ｘ１・Ｘ１線断面図、Ｘ２・Ｘ２線断面図、Ｙ１・Ｙ１線断面図、Ｙ２・Ｙ２線断面図の一部を示している。
半導体記憶装置２は、表層にＰ型ウエル６が形成されてなる半導体基板４を有する。
半導体基板４のＰ型ウエル６には、不純物拡散層からなり、列方向に延伸するビット線（埋め込みビット線）８が、行方向に略等間隔で形成されている。
【００２２】
半導体基板４においてＰ型ウエル６およびビット線８が形成された側の主面（表層）には、ゲート絶縁膜１０が積層されている。
ゲート絶縁膜１０は、図１（ｂ）の一部拡大図である図２に示すように、シリコン酸化膜１２、シリコン窒化膜１４、シリコン酸化膜１６がこの順に積層されたものであり、いわゆるＯＮＯ膜構造を構成している。
【００２３】
図１に戻り、半導体基板４上には、ゲート絶縁膜１０を介して、行方向に延伸するゲート電極１８が複数本、列方向に列設されている。すなわち、ゲート電極１８は、ビット線８と略直交状態で立体交差している。ゲート電極１８は、所定の複数本（図示例では５本）ずつが等間隔に配されてグループを成し、当該５本のゲート電極１８とこれに直交するビット線８部分とでメモリセルアレイ２８が形成されている。なお、ゲート電極１８は、メモリセルアレイ２８におけるワード線を兼用している。
【００２４】
ゲート電極１８間には埋め込み絶縁膜２０が埋め込まれている。
ゲート電極１８および埋め込み絶縁膜２０上部には、層間絶縁膜２２が形成されている。なお、層間絶縁膜２２は、図１（ｄ）に示すように、メモリセルアレイ２８間においては、半導体基板４に達するまで埋設されている。
層間絶縁膜２２上には、ビット線８の各々と一対一に対応するビット線裏打ち配線２４が、ビット線８と平行に（すなわち、列方向に延伸して）形成されている。ビット線裏打ち配線２４は金属線からなる。
【００２５】
そして、各ビット線８と対応するビット線裏打ち配線２４とが、メモリセルアレイ２８間に在って層間絶縁膜２２を貫通して設けられたコンタクトプラグ２６により電気的に接続されている。
コンタクトプラグ２６を設けるため、隣接するメモリセルアレイ２８同士の列方向の間隔は、メモリセルアレイ２８内におけるゲート電極１８同士の間隔よりも拡幅されている。ここで、実施の形態においても、メモリセルアレイ２８間（ゲート電極間）をビット線裏打ちコンタクト領域３０と称することとする。
【００２６】
上記構成からなる半導体記憶装置２の製造方法について、図３〜図１２を参照しながら説明する。図３〜図１２における（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ、図１の（ａ），（ｂ），（ｃ），（ｄ）に対応する部分での製造過程における状態を示している。
先ず、図３に示すように、半導体基板４の主面表層に第１の導電型をしたＰ型ウエル６を形成した後、ビット線８の形成領域以外をマスクするようにフォトレジスト３２を施した上で、第２の導電型としてＮ型不純物イオンの注入を行う。これにより、Ｎ型不純物の拡散層からなるビット線８が形成され［ビット線形成工程］、表層に形成されたＰ型ウエル６中に複数のビット線８が列方向に延伸した状態で形成されてなる半導体基板４が準備される。なお、ここで、ビット線裏打ちコンタクト領域３０の半導体基板４内のビット線８間に、ＳＴＩなどの分離絶縁膜や分離注入領域を形成することとしても良い。
【００２７】
フォトレジスト３２を除去した後、図４に示すように、半導体基板４上にゲート絶縁膜１０を積層し［ゲート絶縁膜形成工程］、さらにその上に、ゲート電極材料からなるゲート電極材料膜３４を形成する［ゲート絶縁素膜形成工程］。ゲート絶縁膜１０は、シリコン酸化膜１２、シリコン窒化膜１６、シリコン酸化膜１６（図２参照）をこの順に積層することにより形成される。ゲート電極材料膜３４は、半導体基板４上にポリシリコン膜を形成した後、これにＮ型不純物注入を行い、活性化熱処理を施すことによって形成される。
【００２８】
次に、図５に示すように、ゲート電極１８形成予定領域以外をマスクするようにフォトレジスト３６を施した上でエッチングを行い、ゲート電極材料膜３４（図４）の不要部分を除去して、ゲート電極１８を形成する［ゲート電極形成工程］。
ここで、ビット線裏打ちコンタクト領域３０に形成されるゲート電極は、後工程において除去されるため、当該ゲート電極をダミーのゲート電極３８と称することとする。また、除去されず最終製品として残存するゲート電極１８を、ダミーのゲート電極３８と区別する必要のあるときは、正規のゲート電極１８と称することとする。ダミーのゲート電極３８を形成することによって、以下に説明する通り、メモリセルアレイ２８を構成するゲート電極１８の形状を揃えることが可能となる。
【００２９】
従来、ビット線裏打ちコンタクト領域３０に形成されたゲート電極材料膜３４部分は、全て、この段階、すなわちゲート電極形成工程において除去している。このため、［発明が解決しようとする課題］欄で説明したように、ゲート電極の形状に不揃いが生じている。
そこで、本実施の形態では、ビット線裏打ちコンタクト領域３０に、ダミーのゲート電極３８を形成し、隣接するゲート電極１８，３０の間のすき間間隔が全て略等しくなるようにした。これにより、ゲート電極材料膜３４のエッチング媒体による腐蝕の条件が、ゲート電極１８，３０間で略等しくなるため、全てのゲート電極１８の形状が揃うこととなる。
【００３０】
本例では、ダミーのゲート電極３８の幅と正規のゲート電極１８の幅とを等しくすると共に、ダミーのゲート電極３８とその両側に存する正規のゲート電極１８との間のすき間間隔と、正規のゲート電極１８間のすき間間隔（メモリセルアレイ２８内におけるゲート電極１８間のすき間間隔）とを等しくすることとした。すなわち、ビット線裏打ちコンタクト領域３０の幅を「Ａ」、正規のゲート電極１８の幅を「Ｂ」、メモリセルアレイ２８内において隣接するゲート電極１８間のすき間間隔を「Ｃ」とした場合、次式に示す関係になっている。
【００３１】
Ａ≒Ｂ＋２Ｃ
なお、Ａ＝Ｂ＋２Ｃであることが好ましいが、製造上生じうる誤差は許容される。
続いて、フォトレジスト３６を除去した後、図６に示すように、埋め込み絶縁膜２０となる埋め込み絶縁素膜４０を形成する［埋め込み絶縁素膜形成工程］。これにより、正規のゲート電極１８間のすき間、正規のゲート電極１８とダミーのゲート電極３８間のすき間、および正規のゲート電極１８、ダミーのゲート電極３８の上面が埋め込み絶縁素膜４０で覆われる。
【００３２】
次に、図７に示すように、埋め込み絶縁素膜４０を、正規のゲート電極１８とダミーのゲート電極３８の上面が現れるまで、エッチングによって除去する。これにより、正規のゲート電極１８間のすき間および正規のゲート電極１８とダミーのゲート電極３８間のすき間には、埋め込み絶縁素膜４０が残存し、埋め込み絶縁膜２０が形成される［埋め込み絶縁膜形成工程］。
【００３３】
続いて、ダミーのゲート電極３８をエッチングにより除去すべく、図８に示すように、ダミーのゲート電極３８上面が露出し、メモリセルアレイ２８部全面が覆われるようにフォトレジスト４２を塗布する。なお、フォトレジスト４２の開口幅は、ダミーのゲート電極３８を完全に除去するため、ダミーのゲート電極３８の電極幅よりも若干広めにするのが好ましい。
【００３４】
フォトレジスト４２を塗布した後、図９に示すように、エッチングによりダミーのゲート電極３８およびその直下に在るゲート絶縁膜１０部分を除去する。この際、ダミーのゲート電極３８近傍の埋め込み絶縁膜２０も部分的に除去されるが、問題はない。
なお、ダミーのゲート電極３８の直下に在るゲート絶縁膜１０部分の除去は、ダミーのゲート電極３８の除去工程とは別工程で行っても構わない。例えば、ダミーのゲート電極３８の除去を行った後、ウエットエッチングによって除去しても良いし、あるいは、後述するコンタクトホール形成工程において除去しても構わない。さらに、ゲート絶縁膜１０は、ダミーのゲート電極３８の全長に渡って除去するのではなく、ダミーのゲート電極３８とビット線８とが交差する領域に対応する部分のみを除去することとしても構わない。この場合、ゲート絶縁膜１０の除去により露出したビット線８表面部分をシリサイドすることができる。これにより、ビット線低抵抗化やコンタクトプラグ２６との電気的接続性の向上が図られる。
【００３５】
次に、フォトレジスト４２を除去した後、図１０に示すように、層間絶縁膜２２を形成する［層間絶縁膜形成工程］。層間絶縁膜２２は、化学的研磨または機械的研磨により、表面を平坦化して形成する。
続いて、図１１に示すように、コンタクトホール４４形成予定領域以外の層間絶縁膜２２表面をフォトレジスト４６で覆った上で、エッチングによりコンタクトホール４４を開設する［コンタクトホール開設工程］。コンタクトホール４４は、ビット線裏打ちコンタクト領域３０の幅方向中央部部分のビット線８直上に形成される。ここで、コンタクトホール４４のビット線８側の半分部分は、図１１（ｃ）に示すように層間絶縁膜２２に開設された状態のみならず、当該半分部分に対応する層間絶縁膜２２部分が除去されて、埋め込み絶縁膜２０に開設された状態もある。また、コンタクトホール４４はいわゆる自己整合的に形成しても良い。
【００３６】
次に、フォトレジスト４６を除去した後、図１２に示すように、コンタクトホール４４に、例えば、タングステンを充填して、コンタクトプラグ２６を形成する［コンタクトプラグ形成工程］。
そして、層間絶縁膜２２上に、ビット線８の各々と一対一に対応するビット線裏打ち配線２４を、ビット線と平行に（すなわち、列方向に延伸して）形成して、図１に示す半導体記憶装置２が製造される。
【００３７】
以上、本発明に係る半導体発光装置の製造方法を実施の形態に基づいて説明してきたが、本発明に係る製造方法は、上記した形態に限らないことは勿論であり、例えば、以下のような形態とすることもできる。
上記実施の形態では、ダミーのゲート電極３８の幅を正規のゲート電極１８の幅と等しくしたが、必ずしも等しくする必要はなく、異ならしても構わない。図１３（ａ）、（ｂ）にそのようにした例を示す。図１３（ａ）、（ｂ）は、製造過程における一工程を示す図であり、それぞれ、図５（ｃ）、（ｄ）に対応する図である。なお、図１３において上記実施の形態と同様の部分については、同じ符号を付して、その説明については省略することとする。
【００３８】
本例では、図１３に示すように、ダミーのゲート電極４８の幅「Ｗ２」を正規のゲート電極Ｗ１の幅「Ｗ１」よりも大きくした。この場合でも、正規のゲート電極１８同士のすき間間隔「Ｄ１」と、ダミーのゲート電極４８とその両側に存する正規のゲート電極１８との間のすき間間隔「Ｄ２」、「Ｄ３」とは等しくする。要は、ビット線裏打ちコンタクト領域３０の幅「Ｄ４」に合わせて、Ｄ１＝Ｄ２＝Ｄ３となるようにダミーのゲート電極４８の幅「Ｗ２」を決定するのである。
【産業上の利用可能性】
【００３９】
本発明に係る半導体記憶装置の製造方法は、例えば、フラッシュメモリの製造に好適に利用可能である。
【図面の簡単な説明】
【００４０】
【図１】実施の形態に係る製造方法の製造対象である半導体記憶装置の断面図であり、（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ、図１４における、Ｘ１・Ｘ１線断面図、Ｘ２・Ｘ２線断面図、Ｙ１・Ｙ１線断面図、Ｙ２・Ｙ２線断面図の一部である。
【図２】図１（ｂ）の一部を拡大した図である。
【図３】実施の形態に係る製造方法における一工程を示す図である。
【図４】実施の形態に係る製造方法における一工程を示す図である。
【図５】実施の形態に係る製造方法における一工程を示す図である。
【図６】実施の形態に係る製造方法における一工程を示す図である。
【図７】実施の形態に係る製造方法における一工程を示す図である。
【図８】実施の形態に係る製造方法における一工程を示す図である。
【図９】実施の形態に係る製造方法における一工程を示す図である。
【図１０】実施の形態に係る製造方法における一工程を示す図である。
【図１１】実施の形態に係る製造方法における一工程を示す図である。
【図１２】実施の形態に係る製造方法における一工程を示す図である。
【図１３】変形例に係る製造方法の一工程を示す図である。
【図１４】従来技術および実施の形態に係る半導体記憶装置の平面図の一部であり、主として、ビット線とゲート電極との位置関係を示した図である。
【図１５】従来技術に係る製造方法における一工程を示す図である。
【図１６】従来技術に係る製造方法における一工程を示す図である。
【図１７】従来技術に係る製造方法における一工程を示す図である。
【図１８】従来技術に係る製造方法における一工程を示す図である。
【図１９】従来技術に係る製造方法における一工程を示す図である。
【図２０】従来技術に係る製造方法における一工程を示す図である。
【図２１】従来技術に係る製造方法における一工程を示す図である。
【図２２】従来技術に係る製造方法における一工程を示す図である。
【図２３】従来技術に係る製造方法における一工程を示す図である。
【符号の説明】
【００４１】
２    不揮発性半導体記憶装置
４    半導体基板
６    Ｐ型ウエル
８    ビット線
１０    ゲート絶縁膜
１８    ゲート電極
２６    コンタクトプラグ
３４    ゲート電極材料膜
【図１】
2010062287.tif 000003
【図２】
2010062287.tif 000004
【図３】
2010062287.tif 000005
【図４】
2010062287.tif 000006
【図５】
2010062287.tif 000007
【図６】
2010062287.tif 000008
【図７】
2010062287.tif 000009
【図８】
2010062287.tif 000010
【図９】
2010062287.tif 000011
【図１０】
2010062287.tif 000012
【図１１】
2010062287.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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