(57)【要約】【課題】半導体回路装置のレイアウトに対する少ない調整により、当該半導体回路装置に生じた伝搬遅延時間の設計値からのずれを調整することのできる半導体回路装置を提供する。【解決手段】ＣＭＰによる配線構造のばらつきを抑えるために設けられる複数のダミーメタルＣ１〜Ｃ５それぞれが、層間容量を有するようにダミーメタルの直上・直下に予めメタル領域・ポリシリコン領域を配置する。伝播遅延時間の調整が必要な配線には、当該配線が配置されるメタル層のマスクパターンのみを変更して、ダミーメタルＣ１〜Ｃ５を当該配線に接続して配線の容量を増加させることにより伝搬遅延時間を調整する。【選択図】図２
2010062211.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電体層に配置されたダミーパターンと、
前記第１の導電体層の上層にある導電体層及び下層にある導電体層のうち少なくとも一方の層に配置され、前記ダミーパターンとの間に層間容量を形成する容量形成パターンと、
第１の論理回路と第２の論理回路との間を接続する第１の配線と、を備え、
前記ダミーパターンは、前記第１の配線と接続されている
ことを特徴とする半導体回路装置。
【請求項２】
前記ダミーパターンは、
前記第１の配線の近傍に規則的に複数配置されると共に、同一の形状を有する
ことを特徴とする請求項１に記載の半導体回路装置。
【請求項３】
製造後に測定した前記第１の配線の伝搬遅延時間と該第１の配線に対して予め定めた伝播遅延時間との差に応じて前記第１の配線に接続する前記ダミーパターンの個数を選択する
ことを特徴とする請求項１又は請求項２に記載の半導体回路装置。
【請求項４】
前記第１の導電体層の上層に積層された第２の導電体層に配置され、前記ダミーパターンの直上に配置された第２の配線を備え、
前記第２の配線と前記ダミーパターンとの間に層間容量が形成され、
前記第２の配線に印加される電位を変化させることにより前記伝搬遅延時間の調整を行う
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体回路装置。
【請求項５】
前記第１の導電体層と前記第２の導電体層との間に積層された第３の導電体層に配置され、前記ダミーパターンの直上に配置された前記容量形成パターンと、前記ダミーパターンとの間に層間容量が形成される
ことを特徴とする請求項４に記載の半導体回路装置。
【請求項６】
前記第１の導電体層の下層に積層された第４の導電体層において前記ダミーパターンの直下に配置された前記容量形成パターンと、前記ダミーパターンとの間に層間容量が形成される
ことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体回路装置。
【請求項７】
前記ダミーパターンは、前記第１の導電体層に配置された電源電位あるいは接地電位が印加された配線に囲まれている
ことを特徴とする請求項１から請求項６のいずれか１項に記載の半導体回路装置。
【請求項８】
前記第１の論理回路及び前記第２の論理回路は、
信号の伝搬遅延時間を調節する遅延回路である
ことを特徴とする請求項１から請求項７のいずれか１項に記載の半導体回路装置。
【請求項９】
第１の導電体層にダミーパターンを配置する過程と、
前記第１の導電体層の上層にある導電体層及び下層にある導電体層のうち少なくとも一方の層に、前記ダミーパターンとの間に容量を形成する容量形成パターンを配置する過程と、
第１の論理回路と第２の論理回路との間を接続する第１の配線と前記ダミーパターンとを接続する過程と
を有することを特徴とする半導体回路装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に半導体回路装置、特に半導体回路装置の信号の伝搬遅延時間調整に関する。
【背景技術】
【０００２】
近年の半導体プロセスの微細化加工において、製品の歩留まりや製品の性能を損ねることを防ぐために、半導体ウエハー表面の平坦化や、回路形成における配線製造工程のメタル層の平坦化などにおいて、ＣＭＰ（Chemical Mechanical Polishing；化学機会研磨）が行われる。ＣＭＰとは、半導体ウエハー表面の平坦化技術の一種であり、化学研磨剤及び研磨パッドを使用して、化学的作用と機械的作用とによる複合作用でウエハー表面の凹凸を削ることにより平坦化する研磨加工のことである。このＣＭＰによるメタル層の平坦化において、メタル層の配線密度に依存する配線構造のばらつきが起きるために、メタル層の配線密度は一定の範囲内にすることが求められている。
【０００３】
そこで、メタル層の配線密度を一定に保つためにダミーメタルといわれる回路に接続されない配線（フローティングノード）を配置することが一般的である。しかし、ダミーメタルを配置することで配線容量が変動して、論理設計に算出した信号の伝搬遅延時間と、配置配線後に算出した信号の伝搬遅延時間とにずれが生じる。ダミーメタルを配置することにより生じる信号の伝搬遅延時間ずれを調整する技術がある（特許文献１）。
【０００４】
ここで、信号の伝搬遅延時間ずれに対する従来の調整方法について説明する。例えば、入力された信号から所望のパルス信号を生成するために、図９に示すようなパルス生成回路９を用いる。パルス生成回路９は、インバータ回路９１、９２−１〜９２−５、９４とＮＡＮＤ回路９３とを含み構成される。インバータ回路９１は、入力されたイネーブル信号を反転した反転イネーブル信号をＮＡＮＤ回路９３とインバータ回路９２−１とに出力する。直列に接続されたインバータ９２−１〜９２−５は、遅延回路９２を構成しており、インバータ回路９２−１に入力された反転イネーブル信号に対して反転を５回行うことでイネーブル信号遅延させた遅延イネーブル信号をＮＡＮＤ回路９３に出力する。ＮＡＮＤ回路９３は、インバータ回路９１から入力された反転イネーブル信号と、遅延回路９２から入力された遅延イネーブル信号との否定論理積を演算し、演算結果の信号をインバータ回路９４に出力する。インバータ回路９４は、ＮＡＮＤ回路９３から入力された信号を反転し出力信号ＯＵＴとして出力する。
【０００５】
図１０は、パルス生成回路９に入力されるイネーブル信号と出力信号ＯＵＴの概略を示した波形図である。パルス生成回路９は、図示するように、入力されたイネーブル信号のイネーブルを示すＨ（Ｈｉｇｈ）レベルからディスエーブルを示すＬ（Ｌｏｗ）レベルと変化する立ち下がりにおいて、ＮＡＮＤ回路９３が遅延回路９２で遅延させたＨレベルの遅延イネーブル信号と、Ｈレベルの反転イネーブル信号とに対して否定論理積を演算することでイニシャライズ期間を示すパルス信号出力信号ＯＵＴとして出力する。
【０００６】
遅延回路９２におけるイネーブル信号の伝搬遅延時間は、インバータ回路９２−１〜９２−５の段数と、インバータ回路９２−１〜９２−５を構成するトランジスタのディメンション、ゲート幅Ｗとゲート長Ｌの比に依存する。例えば、パルス信号の示すイニシャライズ期間が所望の時間間隔よりも短い場合、すなわち、遅延回路９２における伝搬遅延時間が短い場合、当該パルス信号が入力される回路において、イニシャライズ期間を示すパルス信号を捕らえることができずにリセットの動作が行われない。また、イニシャライズ期間が所望の時間間隔よりも長い場合、すなわち、遅延回路９２における信号の伝搬遅延時間が長い場合、リセットが余分にかかってしまうなどの問題が生じる。
【０００７】
当然、回路設計を行う際には、上述の問題が発生しないように信号の伝搬遅延時間を考慮して論理設計を行うが、レイアウト構成や製造プロセスのばらつきなどにより期待された伝播遅延時間が得られず、伝搬遅延時間の設計値からのずれにより正常に動作しない半導体回路が製造されることがある。このような場合、所望の伝搬遅延時間が得られるように、イニシャライズ期間を示すパルス信号の調整をするために、インバータ回路段数の変更やディメンジョン変更などの設計変更を行う調整方法がある。
【０００８】
しかし、上述のような設計変更は、設計段階において容易に行うことができるが、一度、半導体回路装置を製造した後に動作テストなどの実機測定において、上述のような伝搬遅延時間の設計値からのずれが検出された場合に、論理設計の変更を行うことは、製造コストを考慮すると好ましくない。そこで、論理素子を形成する拡散層やポリシリコン層や、絶縁層などには変更を加えずに、メタル層の配線（以下、メタル配線）を変更することにより伝搬遅延時間の設計値からのずれを調整することが行われる。
【０００９】
例えば、メタル配線を用いた伝搬遅延時間の調整について図１１を用いて説明する。図１１（ａ）は、直列接続されたインバータ回路ＩＮＶ１、ＩＮＶ２を示す概略レイアウト図である。図１１（ｂ）は、図１１（ａ）において示されたレイアウト図の等価回路を示す回路図である。インバータ回路ＩＮＶ１は、ＰチャネルトランジスタＴｒ１とＮチャネルトランジスタＴｒ２とを有している。インバータ回路ＩＮＶ２は、ＰチャネルトランジスタＴｒ３とＮチャネルトランジスタＴ４とを有している。
【００１０】
インバータ回路ＩＮＶ１において、ＰチャネルトランジスタＴｒ１とＮチャネルトランジスタＴｒ２との間の配線に対して配線を冗長にして配置する冗長配線化を行うことで伝搬遅延時間Δαを増加させることで、伝搬遅延時間の調整が行われている。インバータ回路ＩＮＶ２においてもインバータ回路ＩＮＶ１と同様に、ＰチャネルトランジスタＴｒ３とＮチャネルトランジスタＴｒ４との間の配線に対して冗長配線化を行う伝搬遅延時間の調整が行われている。
【００１１】
しかしながら、冗長配線化を行うことのみで期待通りの伝搬遅延時間の調整を行うことは難しく、増加させる伝搬遅延時間の大きさによっては、インバータ回路ＩＮＶ１、ＩＮＶ２のセルの外部にまで冗長に設ける配線を配置する必要がある。インバータ回路ＩＮＶ１、ＩＮＶ２のセル外部に対して行う冗長配線化を行うと、調整を施す必要がない配線や、既に配置されているダミーメタルに変更を加えることになり、インバータ回路ＩＮＶ１、ＩＮＶ２の周辺に配置されている配線間容量が変わり、半導体回路装置のタイミング特性に影響を与え、新たな製造ばらつきの原因になるという問題がある。
【特許文献１】特開２００４−０３８２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
メタル層の配線に変更を加える冗長配線化による伝搬遅延時間の調整には、上述のような問題があり、伝搬遅延時間の調整による変更が少ない半導体回路装置の製造後に検出された伝搬遅延時間の設計値からのずれを調整する方法が求められている。
【００１３】
本発明は、上記問題を解決すべくなされたもので、例えば、半導体回路装置のレイアウトに対する少ない調整により、当該半導体回路装置に生じた伝搬遅延時間の設計値からのずれを調整することのできる半導体回路装置を提供する。
【課題を解決するための手段】
【００１４】
上記問題を解決するために、本発明は、第１の導電体層に配置されたダミーパターンと、前記第１の導電体層の上層にある導電体層及び下層にある導電体層のうち少なくとも一方の層に配置され、前記ダミーパターンとの間に層間容量を形成する容量形成パターンと、第１の論理回路と第２の論理回路との間を接続する第１の配線と、を備え、前記ダミーパターンは、前記第１の配線と接続されていることを特徴とする半導体回路装置である。
【００１５】
また、本発明は、第１の導電体層にダミーパターンを配置する過程と、前記第１の導電体層の上層にある導電体層及び下層にある導電体層のうち少なくとも一方の層に、前記ダミーパターンとの間に容量を形成する容量形成パターンを配置する過程と、第１の論理回路と第２の論理回路との間を接続する第１の配線と前記ダミーパターンとを接続する過程とを有することを特徴とする半導体回路装置製造方法である。
【発明の効果】
【００１６】
この発明によれば、半導体回路装置は、層間容量を有するダミーパターンを第１の導電体層に備える構成とした。ダミーパターンは、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）による配線構造のばらつきを抑制するために規則的に配置された第１の導電体層の領域である。このダミーパターンを１つ接続するごとに増加する容量又は伝播遅延時間をパラメータ化することは、製造後に行われる信号の伝搬遅延時間の検査などにおいて行うことができ、所望の伝搬遅延時間を得るために接続すべきダミーパターンの個数を算出することができる。算出した個数のダミーパターンを接続することで、信号の伝搬遅延時間の調整を要する論理素子間を接続する第１の配線に対して、第１の配線が配置される導電体層のマスクパターンを変更する。これにより、ダミーパターンと第１の配線を接続して第１の配線の容量を増加させることができ、信号の伝搬遅延時間を増加させる調整を行うことが可能になる。
【００１７】
一般に、論理回路間を接続する第１の配線が配置される導電体層は、論理回路を構成する各層よりも上層に設けられる。第１の配線と同様に論理素子を構成する各層よりも上層の第１の導電体層に配置されたダミーパターンと、第１の配線とを接続する場合、論理素子を構成するレイアウト及び対応するマスクパターンに変更を加えることなく第１の配線とダミーメタルとを接続することができる。
【００１８】
また、ダミーパターンは、ＣＭＰによる配線ばらつきを抑制するために設けられているので、第１の配線の近傍にも設けられているので、第１の配線とダミーパターンとを接続する配線が長くなることはなく、伝播遅延時間の調整のために追加する配線を少なくすることができる。追加及び調整する配線を少なくできるので、配線の追加及び調整による周囲の線間容量の変動を少なくすることができ、新たな信号の伝搬遅延時間の設計値からのずれが生じることを防ぐことが可能になる。
【００１９】
また、本発明による信号の伝搬遅延時間の調整は、従来の冗長配線化のように、調整する伝播遅延時間に応じて配線の変更する領域を増加させずに行うことができる。このため、新たな信号の伝搬遅延時間の設計値からのずれを生じさせることなく、伝搬遅延時間の設計値からのずれを調整することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態における信号の伝搬遅延時間を調整した回路構成及びダミーメタルの構成を図面を参照して説明する。
【００２１】
（第１実施形態）
図１は、第１実施形態におけるダミーメタル（ダミーパターン）の配置の一例を示す概略図である。半導体回路装置において、ＣＭＰによる配線構造のばらつきを抑えるためにメタル層の配線密度を一定の範囲内にするダミーメタルが配置されている。ダミーメタルは、半導体回路装置が備えるメタル層において、上下方向（Ｙ方向）及び左右方向（Ｘ方向）に互い違いの千鳥格子状に規則的に配置される。また、それぞれのダミーメタルは同一の正方形状に形成される。このように配置されたダミーメタルは、製造プロセスにおける形状のばらつきが少なくなる。これにより、ダミーメタルの容量や、ダミーメタルを接続することにより増加する信号の伝搬遅延時間のパラメータ化が容易になる。このパラメータ化の際には、製造した半導体回路装置の計測結果をフィードバックすることにより、パラメータの信頼性を向上させることができる。
【００２２】
次に、図２は、信号の伝搬遅延時間を調整した遅延回路１の構成を示す概略図である。遅延回路１は、図示するように、信号入力端子ＩＮ、信号出力端子ＯＵＴ、インバータ回路ＩＮＶ１〜ＩＮＶ５、インバータ回路ＩＮＶ１〜ＩＮＶ５それぞれの出力に接続された配線Ｌ１〜Ｌ５（第１の配線）、ダミーメタルＣ１〜Ｃ５、複数のダミーメタルを含む容量調整用ダミーメタル群Ｃ１ａ〜Ｃ５ａを含み構成されている。インバータ回路ＩＮＶ１〜ＩＮＶ５は、直列に接続されている。信号入力端子ＩＮから入力された信号は、インバータ回路ＩＮＶ１〜ＩＮＶ５を順に伝搬して信号出力端子ＯＵＴから出力される。また、インバータ回路ＩＮＶ１〜ＩＮＶ５は、信号を遅延させることで伝播遅延時間を調節するために設けられた回路である。ダミーメタルＣ１〜Ｃ５は、対応する配線Ｌ１〜Ｌ５に接続されている。また、ダミーメタルＣ１〜Ｃ５それぞれの近傍には、容量調整用ダミーメタル群Ｃ１ａ〜Ｃ５ａがＣＭＰによる配線構造のばらつきを抑えるために規則的に、少なくとも絶縁状態を保てる距離を隔てて等間隔に配置されている。なお、インバータ回路ＩＮＶ１〜ＩＮＶ５は、本実施形態において、例えば、同じ遅延特性を有している。また、ダミーメタルＣ１〜Ｃ５及び容量調整用ダミーメタル群Ｃ１ａ〜Ｃ５ａに含まれるダミーメタルそれぞれは、同様の形状及び構成であり、同じ容量を有している。
【００２３】
伝搬遅延時間の調整は、遅延回路１に要求される伝播遅延時間に基づいて、配線Ｌ１〜Ｌ５に接続されているダミーメタルＣ１〜Ｃ５に加えて、容量調整用ダミーメタル群Ｃ１ａ〜Ｃ５ａが有するダミーメタルを更に配線Ｌ１〜Ｌ５に接続することで、配線Ｌ１〜Ｌ５の容量を増加させることで行われる。なお、ダミーメタルの接続は、層間容量を並列接続することになり、接続するダミーメタルの個数に比例して容量は増加する。このとき、接続するダミーメタルの個数は、要求される伝播遅延時間に基づいて算出される。なお、ダミーメタルは、信号の伝搬遅延時間の調整が予想される配線の近傍に予め配置される。
【００２４】
次に、ダミーメタルＣ１を例として、ダミーメタルＣ１を含む半導体回路装置の断面構造を説明する。
【００２５】
図３（ａ）は、ダミーメタルＣ１の断面構造の一例を示す概略図である。ダミーメタル１０が配置されたメタル層（第１のメタル層）の下層には、下層のメタル層（第４のメタル層）において、ダミーメタル１０の直下にダミーメタル１１が配置され、更に下層のポリシリコン層において、ダミーメタル１１の直下にポリシリコン１２が配置される。ダミーメタル１１とポリシリコン１２とは、ビアＶ１を介して接続される。また、ポリシリコン１２と半導体基板１００とは、ビアＶ２を介して接続される。ダミーメタル１０の下層を上述のように構成することで、ダミーメタル１０とダミーメタル１１との間に積層される層の間で形成される容量である層間容量Ｃ１０が形成されている。
【００２６】
また、図３（ｂ）は、ダミーメタルＣ１の異なる断面構造の一例を示す概略図である。ダミーメタル１０ａが配置されたメタル層（第１のメタル層）より下層のポリシリコン層において、ダミーメタル１０ａの直下にポリシリコン１２ａが配置される。また、ポリシリコン１２ａは、半導体基板１００にビアＶ１ａを介して接続される。ダミーメタル１０ａの下層をこのように構成することで、ダミーメタル１０ａとポリシリコン１２ａとの間に層間容量Ｃ１０ａが形成されている。
なお、ダミーメタル１０、１０ａが配置されたメタル層より上層の各層において、ダミーメタルの直上には、接続用のコンタクトが配置される。また、接続用のコンタクトは、直下のダミーメタルとビアを介して接続される。このような接続用のコンタクトを用意しておくことで、信号の伝搬遅延時間の調整を要する配線が配置されているメタル層のマスクを変更するのみで、伝搬遅延時間の調整を行うことができる。
【００２７】
次に、ダミーメタルを用いた信号の伝搬遅延時間の調整方法について説明する。
製造後に行われる半導体回路装置における信号の伝搬遅延時間に対する検査などにより、配線における伝搬遅延時間の不足が検出されると、当該配線にダミーメタルを接続することにより当該配線の容量を増加させて信号の伝搬遅延時間を遅らせる調整を行う。
ここで、ダミーメタルを接続しないインバータ回路ＩＮＶ１〜ＩＮＶ５の信号の伝搬遅延時間ｔｐは、次式（１）で表される。
【００２８】
【数１】
2010062211.tif 000003
【００２９】
なお、ＣＬは、インバータ回路ＩＮＶ１〜ＩＮＶ５の等価的負荷容量であり、ゲート・ドレインオーバーラップ容量、ドレイン・基板接合容量、ゲート容量及び配線容量を合計した容量値である。また、ＶＤＤは、電源電位であり、ＩＤは、インバータ回路ＩＮＶ１〜ＩＮＶ５に流れる電流値である。
また、ダミーメタルを接続したインバータ回路ＩＮＶ１〜ＩＮＶ５の信号の伝搬遅延時間ｔｄは、次式（２）で表される。
【００３０】
【数２】
2010062211.tif 000004
【００３１】
ここで、Ｃｎは、接続したダミーメタル全体の総容量である。式（１）と式（２）との差が、ダミーメタルを接続することで増加する伝搬遅延時間となる。そして、調整により増加する伝搬遅延時間Δｔｄは、次式（３）で表される。なお、ＮＩＮＶは、インバータ回路の直列接続された段数である。
【００３２】
【数３】
2010062211.tif 000005
【００３３】
式（３）から伝搬遅延時間の調整に必要とされるダミーメタルの層間容量の合計容量Ｃｎが求められる。そこで、ダミーメタルと配線とを接続するために、当該配線が配置されているメタル層のマスクパターンの調整を行い、ダミーメタルと配線とを接続することで当該配線の容量を増加させて、所望の伝搬遅延時間に調整することができる。
【００３４】
以下、図４〜７を用いて、ダミーメタルＣ１の上層又は下層の異なる構成による層間容量の構成例を示す。
【００３５】
（第２実施形態）
図４は、第２実施形態におけるダミーメタルＣ１、Ｃ２が配置された半導体回路装置の断面構造の一例を示す概略図である。図示するように、ダミーメタル２１及びダミーメタル２２が配置されたメタル層（第１のメタル層）より上層のメタル層（第２のメタル層）において、ダミーメタル２１及びダミーメタル２２の直上にメタル配線２３（第２の配線）が配置される。このように構成することで、メタル配線２３とダミーメタル２１、２２それぞれとの間に層間容量Ｃ２１、Ｃ２２を構成させる。
また、半導体回路装置に設けられた図示しない電圧変動回路を用いてメタル配線２３に電圧を印加してもよい。電圧変動回路がメタル配線２３に印加する電圧値を調整する伝搬遅延時間に応じて変化させることにより層間容量Ｃ２１、Ｃ２２に蓄えられる電荷量を変化させることができる。これにより、層間容量Ｃ２１、Ｃ２２に蓄えられる電荷量に応じて、ダミーメタル２１、２２が接続された配線における信号の伝搬遅延時間が変化するので、製造後においてもダミーメタル２１、２２が接続された配線に対して信号の伝搬遅延時間の設計値からのずれを調整することができる。
【００３６】
（第３実施形態）
図５は、第３実施形態におけるダミーメタルＣ１が配置された半導体回路装置の断面構造の一例を示す概略図である。図示するように、ダミーメタル３０が配置されたメタル層（第１のメタル層）より上層のメタル層（第３のメタル層）において、ダミーメタル３０の直上にダミーメタル３０と同じ大きさのダミーメタル３２が配置されている。ダミーメタル３２より上層のメタル層（第２のメタル層）において、ダミーメタル３２の直上にメタル配線３１（第２の配線）が配置されている。また、ダミーメタル３０より下層のメタル層（第４のメタル層）において、ダミーメタル３０より小さい領域を有するダミーメタル３３、３４が配置されている。ダミーメタル３３、３４より下層のポリシリコン層において、ダミーメタル３０の直下にダミーメタル３０と同じ大きさのポリシリコン３５が配置されている。また、ダミーメタル３０とダミーメタル３２とは、ビアＶ３０、Ｖ３１を介して接続されている。また、ダミーメタル３０は、ダミーメタル３３とビアＶ３２を介して接続され、ダミーメタル３４とビアＶ３３を介して接続されている。
【００３７】
上述のように構成されることで、メタル配線３１とダミーメタル３２との間には、層間容量Ｃ３０が形成される。また、ダミーメタル３２とダミーメタル３０との間には、層間容量Ｃ３１が形成される。また、ダミーメタル３０とダミーメタル３３との間には、層間容量Ｃ３２が形成される。また、ダミーメタル３０とダミーメタル３４との間には、層間容量Ｃ３３が形成される。また、ダミーメタル３３とポリシリコン３５との間には、層間容量Ｃ３４が形成される。また、ダミーメタル３４とポリシリコン３５との間には、層間容量Ｃ３５が形成される。
なお、第２実施形態と同様に、メタル配線３１に電圧を印加することにより、層間容量Ｃ３０〜Ｃ３５を変更して、ダミーメタル３０に接続された配線における信号の伝搬遅延時間の設計値からのずれを調整するようにしてもよい。
また、ダミーメタル３２〜３４は、ダミーメタル３０と同様に、ＣＭＰによる配線構造のばらつきを抑えるために設けられるダミーメタルである。
【００３８】
（第４実施形態）
図６は、第４実施形態におけるダミーメタルＣ１が配置された半導体回路装置の断面構造の一例を示す概略図である。図示するように、ダミーメタル４０が配置されたメタル層（第１のメタル層）より上層のメタル層（第３のメタル層）において、ダミーメタル４０の直上にダミーメタル４０と同じ大きさのダミーメタル４２が配置されている。ダミーメタル４２より上層のメタル層（第２のメタル層）において、ダミーメタル４２の直上にメタル配線４１（第２の配線）が配置されている。また、ダミーメタル４０が配置されたメタル層（第１のメタル層）より下層のメタル層（第４のメタル層）において、ダミーメタル４０の直下にダミーメタル４０より小さいダミーメタル４３、４４が配置されている。また、ダミーメタル４０とダミーメタル４２とは、ビアＶ４０、Ｖ４１を介して接続されている。
【００３９】
上述のように構成されることで、メタル配線４１とダミーメタル４２との間には、層間容量Ｃ４０が形成される。また、ダミーメタル４２とダミーメタル４０との間には、層間容量Ｃ４１が形成される。また、ダミーメタル４０とダミーメタル４３との間には、層間容量Ｃ４２が形成される。また、ダミーメタル４０とダミーメタル４４との間には、層間容量Ｃ４３が形成される。
なお、第２実施形態と同様に、メタル配線４１に電圧を印加することにより、層間容量Ｃ４０〜Ｃ４３を変更して、ダミーメタル４０に接続された配線における信号の伝搬遅延時間の設計値からのずれを調整するようにしてもよい。
また、ダミーメタル４２〜４４は、ダミーメタル４０と同様に、ＣＭＰによる配線構造のばらつきを抑えるために設けられるダミーメタルである。
【００４０】
（第５実施形態）
図７は、第５実施形態におけるダミーメタルＣ１が配置された半導体回路装置の断面構造の一例を示す概略図である。図示するように、ダミーメタル５０が配置されたメタル層（第１のメタル層）より上層のメタル層（第３のメタル層）において、ダミーメタル５０の直上にダミーメタル５０と同じ大きさのダミーメタル５１が配置されている。ダミーメタル５０より下層のメタル層（第４のメタル層）において、ダミーメタル５０の直下にダミーメタル５０より小さいダミーメタル５２、５３が配置されている。ダミーメタル５２、５３より下層のポリシリコン層において、ダミーメタル５０の直下にダミーメタル５０と同じ大きさのポリシリコン５４が配置されている。また、ダミーメタル５０とダミーメタル５２とはビアＶ５０を介して接続されている。
上述のように構成されることで、ダミーメタル５１とダミーメタル５０との間には、層間容量Ｃ５０が形成される。また、ダミーメタル５０とダミーメタル５２との間には、層間容量Ｃ５１が形成される。また、ダミーメタル５０とダミーメタル５３との間には、層間容量Ｃ５２が形成される。また、ダミーメタル５２とポリシリコン５４との間には、層間容量Ｃ５３が形成される。
また、ダミーメタル５１〜５３は、ダミーメタル５０と同様に、ＣＭＰによる配線構造のばらつきを抑えるために設けられるダミーメタルである。
【００４１】
上述の第１実施形態から第５実施形態に示したように、ダミーメタルＣ１〜Ｃ５の上層又は下層、あるいは上層及び下層に同様のダミーセルを設け、設けられたダミーセルとの接続を変更することで、ダミーメタルＣ１〜Ｃ５が有する層間容量を変更することができる。これにより、ダミーメタルが有する層間容量を変えられることで、信号の伝搬遅延時間の調整幅を半導体回路装置に応じて変更することができる。例えば、同周波数の高い半導体回路装置に対しては、ダミーメタルの層間容量を少なくしておき、信号の伝搬遅延時間の調整幅を小さくしておくことで、細やかな伝搬遅延時間の調整をすることができる。
また、予め複数の層間容量を有するダミーセルを半導体回路装置に配置しておくことで、配線における信号の伝搬遅延時間の調整を行える幅を広くすることや、微細な調整を行うことが可能となる。
【００４２】
また、上述の第１実施形態から第５実施形態において、図８に示すように、ダミーメタルＣ１及び容量調整用ダミーメタル群Ｃ１ａを囲む配線６１を配置してもよい。ここで、配線６１には、電源電位ＶＤＤ又は接地電位ＧＮＤが印加されている。このように、ダミーメタルＣ１及び容量調整用ダミーメタル群Ｃ１ａを配置することにより、周囲に配置された配線との間にも容量を形成することで、それぞれのダミーメタルの容量を増加させると共に、クロストーク・ノイズなどの影響を減らして、信号の伝搬遅延時間の調整を行うことができる。
【００４３】
また、半導体回路装置における信号の伝搬遅延時間の制約が厳しい回路、例えば、パルス生成回路や、セットアップ・ホールドに対するクリティカルパスとなる配線の近傍に、上述のようなダミーセルを予め配置しておくことにより、製造後に検出された伝搬遅延時間の設計値からのずれを当該配線が配置されたメタル層のマスクパターンを変更するのみで、調整することができる。その結果、半導体回路装置の製造コストの削減や、伝搬遅延時間の設計値からのずれが検出されてから調整が完了するまでのＴＡＴ（Turn Around Time）の短縮化、伝搬遅延時間の設計値からのずれの調整による新たな製造プロセスのばらつきの発生を避けることが可能となる。
【００４４】
なお、上述の第１実施形態から第５実施形態に係るダミーメタルは、信号の伝搬遅延時間の調整だけでなく、信号のハザードの解消や、グリッチの発生を防止に用いることも可能である。
【００４５】
また、上述の第１実施形態から第５実施形態に係るダミーメタルは、ＣＭＰによる配線構造がばらつきを防ぐために設けられているが、データ率用に設けられたダミーメタルであってもよい。ここで、データ率用に設けられたダミーメタルとは、半導体回路装置が有するそれぞれのメタル層におけるメタルが配置されている面積の半導体回路装置の面積に対する比率であるデータ率を所望の値にするために設けられるダミーメタルである。また、データ率が等しい半導体回路装置は、実装されている回路が異なる場合であっても、製造プロセスにおけるばらつきや、製造誤差による歩留まりが同じような傾向を示すことから、既存の製造実績がある半導体回路装置のデータ率と等しいデータ率にするためにデータ率用のダミーメタルが配置される。また、データ率用のダミーメタルは、ＣＭＰのために配置されるダミーメタルと目的は異なるが、形状や配置される位置などはＣＭＰのために配置されるダミーメタルと同じ構成である。
【００４６】
また、上述の第１実施形態から第５実施形態では、メタル層に配置されたダミーメタルを用いて伝搬遅延時間の設計値からのずれを調整しているが、メタル層に限らず通電可能な導電体層を用いてもよい。例えば、導電体操として、シリコンにイオンをドープした層にダミーメタルに相等するダミーパターンを配置し、当該ダミーパターンと接続することで伝搬遅延時間の設計値からのずれを調整する。
【００４７】
なお、本発明に記載のダミーパターンは、ダミーメタルＣ１〜Ｃ５と、ダミーメタル群Ｃ１ａ〜Ｃ５ａに含まれるダミーメタルと、ダミーメタル１０、１０ａ、２１、２２、３０、４０、５０とに対応する。また、本発明に記載の容量寄生パターンは、ダミーメタル１１、３２〜３４、４２〜４４、５２、５３と、ポリシリコン１２、１２ａ、３５、５４と、メタル配線２３、３１、４１、５１とに対応する。また、本発明に記載の第１の論理回路及び第２の論理回路は、インバータ回路ＩＮＶ１〜ＩＮＶ５に対応する。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態におけるダミーメタルの配置の一例を示す概略図である。
【図２】同実施形態における信号の伝搬遅延時間を調整した遅延回路の構成を示す概略図である。
【図３】同実施形態におけるダミーメタルが配置された半導体回路装置の断面構造の一例を示す概略図である。
【図４】第２実施形態におけるダミーメタルが配置された半導体回路装置の断面構造の一例を示す概略図である。
【図５】第３実施形態におけるダミーメタルが配置された半導体回路装置の断面構造の一例を示す概略図である。
【図６】第４実施形態におけるダミーメタルが配置された半導体回路装置の断面構造の一例を示す概略図である。
【図７】第５実施形態におけるダミーメタルが配置された半導体回路装置の断面構造の一例を示す概略図である。
【図８】第１〜５実施形態におけるダミーメタルの配置の一例を示す概略図である。
【図９】従来例におけるパルス生成回路の構成を示す概略図である。
【図１０】従来例におけるパルス生成回路の入力信号と出力信号とを示す概略波形図である。
【図１１】従来例における信号の伝搬遅延時間の調整を示した概略図である。
【符号の説明】
【００４９】
１…遅延回路
１０、１０ａ、１１、２１、２２、３０、３２、３３、３４…ダミーメタル
１２、１２ａ、３５、５４…ポリシリコン
Ｖ１、Ｖ１ａ、Ｖ２、Ｖ３、Ｖ３０、Ｖ３１、Ｖ３２、Ｖ３３…ビア
Ｃ１０、Ｃ１０ａ、Ｃ２１、Ｃ２２…層間容量
２３、３１、４１…メタル配線
Ｃ３０、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５…層間容量
４０、４２、４３、４４、５０、５１、５２、５３…ダミーメタル
Ｖ４０、Ｖ４１、Ｖ５０…ビア
Ｃ４０、Ｃ４１、Ｃ４２、Ｃ４３、Ｃ５０、Ｃ５１、Ｃ５２、Ｃ５３…層間容量
６１…配線、１００…半導体基板
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５…インバータ回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５…ダミーメタル
Ｃ１ａ、Ｃ２ａ、Ｃ３ａ、Ｃ４ａ、Ｃ５ａ…容量調整用ダミーメタル群
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５…配線
９…パルス生成回路、９２…遅延回路、９３…ＮＡＮＤ回路
９１、９２−１、９２−５、９４…インバータ回路
Ｔｒ１、Ｔｒ３…Ｐチャネルトランジスタ
Ｔｒ２、Ｔｒ４…Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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