(57)【要約】【課題】カップリング比の増大を図ることができる、半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板２に形成されたトレンチ３には、埋設絶縁体４が埋設されている。埋設絶縁体４の上部は、半導体基板２の表面よりも上方に突出している。半導体基板２の表面上には、トンネル酸化膜５が形成されている。埋設絶縁体４の側方において、トンネル酸化膜５上には、フローティングゲート６が形成されている。フローティングゲート６の側部は、埋設絶縁体４の上方に迫り出し、その側面は、平面１０およびその下方に連続する曲面１１からなる。フローティングゲート６の上面１２ならびに平面１０および曲面１１からなる側面上には、ＯＮＯ膜１３がそれらの各面に接して形成されている。そして、ＯＮＯ膜１３上には、コントロールゲート１４が形成されている。【選択図】図２
2010087134.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、
前記半導体基板の表面上に形成された第１絶縁膜と、
前記埋設絶縁体の側方において、前記第１絶縁膜上に形成され、その側部が前記埋設絶縁体の上方に迫り出し、その側面が平面およびその下方に連続する曲面からなるフローティングゲートと、
前記フローティングゲートの上面、前記平面および前記曲面に接する第２絶縁膜と、
前記第２絶縁膜を挟んで前記フローティングゲートの前記上面、前記平面および前記曲面と対向するコントロールゲートとを含む、半導体記憶装置。
【請求項２】
前記コントロールゲートにおける前記フローティングゲートの前記曲面と対向する部分が前記第２絶縁膜と接している、請求項１に記載の半導体記憶装置。
【請求項３】
前記フローティングゲートは、第１導電層および第２導電層を前記第１絶縁膜上にこの順に積層した構造を有し、前記第２導電層の側部が前記埋設絶縁体の上方に迫り出し、前記第２導電層の側面に前記平面および前記曲面を有している、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１導電層の側面は、前記第２導電層の前記曲面の下方に連続し、
前記第２絶縁膜は、前記第１導電層の前記側面の少なくとも一部に接している、請求項３に記載の半導体記憶装置。
【請求項５】
第１導電層および第２導電層の積層構造を有するフローティングゲートを備える半導体記憶装置を製造する方法であって、
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に前記第１導電層の材料からなる第１導電材料層を形成する工程と、
前記第１導電材料層上に開口を有するハードマスクを形成する工程と、
前記ハードマスクを用いたエッチングにより、前記第１導電材料層、前記第１絶縁膜および前記半導体基板を選択的に除去し、前記半導体基板にトレンチを形成する工程と、
前記トレンチ、前記第１絶縁膜および前記第１導電材料層におけるエッチングにより除去された部分ならびに前記ハードマスクの前記開口内を埋め尽くすように、前記トレンチ上に絶縁材料を堆積させることにより、堆積層を形成する工程と、
前記堆積層の形成後、前記ハードマスクを除去する工程と、
前記ハードマスクの除去後、エッチングにより、前記堆積層の側部を除去し、前記堆積層における前記第１絶縁層から露出する側面を平面およびその下方に連続する曲面に形成する工程と、
前記第１導電材料層上に前記第２導電層の材料からなる第２導電材料層を形成する工程と、
前記第２導電材料層の形成後、エッチングにより、前記堆積層を少なくとも前記第２導電材料層における前記曲面に接している部分が露出するまで除去し、前記トレンチ上に埋設絶縁体を形成する工程と、
前記第２導電材料層の露出している上面および側面上に第２絶縁膜を形成する工程と、
前記埋設絶縁体および前記第２絶縁膜上にコントロールゲートを形成する工程とを含む、半導体記憶装置の製造方法。
【請求項６】
前記埋設絶縁体は、前記第１導電材料層の側面の一部が露出するまで除去され、
前記第２絶縁膜は、前記第１導電材料層の露出している側面上にも形成される、請求項５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリなどの不揮発性の半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、フラッシュメモリが知られている。フラッシュメモリには、ＬＯＣＯＳ（Local Oxidation of Silicon）構造により素子分離されたものと、ＳＴＩ（Shallow Trench Isolation）構造により素子分離されたものとがある。ＳＴＩ構造は、ＬＯＣＯＳ構造と比較して、メモリセルサイズを縮小することができる利点がある。
図４は、ＳＴＩ構造を有するフラッシュメモリの構造を示す模式的な断面図である。
【０００３】
フラッシュメモリ１０１は、シリコン基板１０２を備えている。シリコン基板１０２には、複数のトレンチ１０３が一定の間隔で並列に形成されている。
各トレンチ１０３には、酸化シリコン（ＳｉＯ２）からなる埋設体１０４が埋設されている。埋設体１０４は、シリコン基板１０２の表面から突出しており、その突出した部分の側面は、シリコン基板１０２の表面と直交する平面になっている。また、埋設体１０４の上面は、その側面に直交し、シリコン基板１０２の表面と平行をなす平面になっている。
【０００４】
シリコン基板１０２の表面上には、トンネル酸化膜１０５が形成されている。
トレンチ１０３が延びる方向と直交する方向における埋設体１０４の側方において、トンネル酸化膜１０５上には、第１ポリシリコン層１０６および第２ポリシリコン層１０７からなるフローティングゲート１０８が形成されている。フローティングゲート１０８は、トレンチ１０３が延びる方向に所定幅を有している。
【０００５】
第１ポリシリコン層１０６および第２ポリシリコン層１０７は、トンネル酸化膜１０５上にこの順で積層されている。第１ポリシリコン層１０６と第２ポリシリコン層１０７との境界面は、埋設体１０４の上面よりもシリコン基板１０２側に位置している。したがって、埋設体１０４の側面には、第１ポリシリコン層１０６の側面および第２ポリシリコン層１０７の底部の側面が接している。第２ポリシリコン層１０７の側面は、埋設体１０４の上面と直交する平面になっている。第２ポリシリコン層１０７の上面は、シリコン基板１０２の表面と平行をなす平面になっている。
【０００６】
第２ポリシリコン層１０７の上面およびトレンチ１０３が延びる方向と直交する方向の側面上には、ＯＮＯ（oxide-nitride-oxide）構造を有する絶縁膜１０９が形成されている。絶縁膜１０９は、埋設体１０４上にも形成され、トレンチ１０３が延びる方向に並ぶ複数のフローティングゲート１０８上を経由する直線状に連続して延びている。
絶縁膜１０９上には、ポリシリコンからなるコントロールゲート１１０が形成されている。コントロールゲート１１０は、フローティングゲート１０８上だけでなく、その側方にも形成されている。
【特許文献１】特開２００４−１７２５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図４に示すフラッシュメモリ１０１では、フローティングゲート１０８の上面だけでなく、その側面も絶縁膜１０９を介してコントロールゲート１１０と対向し、これによりフローティングゲート１０８とコントロールゲート１１０との対向面積の拡大が図られている。フローティングゲート１０８とコントロールゲート１１０との対向面積を拡大させることにより、フローティングゲート１０８とコントロールゲート１１０との間の容量ＣＯＮＯが増大し、その容量ＣＯＮＯおよびシリコン基板１０２とフローティングゲート１０８との間の容量ＣＴＯＸの和に対する容量ＣＯＮＯの比であるカップリング比ＣＯＮＯ／（ＣＯＮＯ＋ＣＴＯＸ）が大きくなる。このカップリング比が大きいほど、フラッシュメモリ１０１の動作マージン（動作安定性）が向上する。
【０００８】
ところが、最近では、カップリング比のさらなる増大が求められており、そのためには、メモリセルの構造に工夫が必要である。
そこで、本発明の目的は、カップリング比の増大を図ることができる、半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、前記半導体基板の表面上に形成された第１絶縁膜と、前記埋設絶縁体の側方において、前記第１絶縁膜上に形成され、その側部が前記埋設絶縁体の上方に迫り出し、その側面が平面およびその下方に連続する曲面からなるフローティングゲートと、前記フローティングゲートの上面、前記平面および前記曲面に接する第２絶縁膜と、前記第２絶縁膜を挟んで前記フローティングゲートの前記上面、前記平面および前記曲面と対向するコントロールゲートとを含む、半導体記憶装置である。
【００１０】
この半導体記憶装置では、半導体基板に、トレンチが形成されている。トレンチには、埋設絶縁体が埋設されている。埋設絶縁体の上部は、半導体基板の表面よりも上方に突出している。半導体基板の表面上には、第１絶縁膜が形成されている。埋設絶縁体の側方において、第１絶縁膜上には、フローティングゲートが形成されている。フローティングゲートの側部は、埋設絶縁体の上方に迫り出し、その側面は、平面およびその下方に連続する曲面からなる。フローティングゲートの上面ならびに平面および曲面からなる側面上には、第２絶縁膜がそれらの各面に接して形成されている。そして、第２絶縁膜上には、コントロールゲートが形成されている。コントロールゲートは、第２絶縁膜を挟んで、フローティングゲートの上面および側面に対向している。
【００１１】
フローティングゲートの側部が埋設絶縁体の上方に迫り出しているので、フローティングゲートが埋設絶縁体の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲートの平面サイズを拡大することができる。また、フローティングゲートの側面が平面および曲面からなるので、その側面が平面のみからなる構成と比較して、フローティングゲートの高さを大きくすることなく、フローティングゲートの側面積を拡大することができる。その結果、フローティングゲートとコントロールゲートとの対向面積を拡大することができる。フローティングゲートとコントロールゲートとの対向面積の拡大により、フローティングゲートとコントロールゲートとの間の容量ＣＯＮＯを増大させることができ、その容量ＣＯＮＯおよび半導体基板とフローティングゲートとの間の容量ＣＴＯＸの和に対する容量ＣＯＮＯの比であるカップリング比ＣＯＮＯ／（ＣＯＮＯ＋ＣＴＯＸ）を増大させることができる。
【００１２】
請求項２に記載のように、前記コントロールゲートにおける前記フローティングゲートの前記曲面と対向する部分が前記第２絶縁膜と接していることが好ましい。この構成により、フローティングゲートとコントロールゲートとの間の容量ＣＯＮＯを確実に増大させることができる。
請求項３に記載のように、前記フローティングゲートは、第１導電層および第２導電層を前記第１絶縁膜上にこの順に積層した構造を有し、前記第２導電層の側部が前記埋設絶縁体の上方に迫り出し、前記第２導電層の側面が前記平面および前記曲面を有していてもよい。
【００１３】
この構成の半導体記憶装置は、請求項５に記載の製造方法により製造することができる。請求項５に記載の製造方法は、第１導電層および第２導電層の積層構造を有するフローティングゲートを備える半導体記憶装置を製造する方法であって、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１導電層の材料からなる第１導電材料層を形成する工程と、前記第１導電材料層上に開口を有するハードマスクを形成する工程と、前記ハードマスクを用いたエッチングにより、前記第１導電材料層、前記第１絶縁膜および前記半導体基板を選択的に除去し、前記半導体基板にトレンチを形成する工程と、前記トレンチ、前記第１絶縁膜および前記第１導電材料層におけるエッチングにより除去された部分ならびに前記ハードマスクの前記開口内を埋め尽くすように、前記トレンチ上に絶縁材料を堆積させることにより、堆積層を形成する工程と、前記堆積層の形成後、前記ハードマスクを除去する工程と、前記ハードマスクの除去後、エッチングにより、前記堆積層の側部を除去し、前記堆積層における前記第１絶縁層から露出する側面を平面およびその下方に連続する曲面に形成する工程と、前記第１導電材料層上に前記第２導電層の材料からなる第２導電材料層を形成する工程と、前記第２導電材料層の形成後、エッチングにより、前記堆積層を少なくとも前記第２導電材料層における前記曲面に接している部分が露出するまで除去し、前記トレンチ上に埋設絶縁体を形成する工程と、前記第２導電材料層の露出している上面および側面上に第２絶縁膜を形成する工程と、前記埋設絶縁体および前記第２絶縁膜上にコントロールゲートを形成する工程とを含む。
【００１４】
また、請求項４に記載のように、前記第１導電層の側面は、前記第２導電層の前記曲面の下方に連続し、前記第２絶縁膜は、前記第１導電層の前記側面の少なくとも一部に接していることが好ましい。この構成により、フローティングゲートの側面積をさらに拡大することができる。その結果、フローティングゲートとコントロールゲートとの間の容量ＣＯＮＯをさらに増大させることができ、カップリング比をさらに増大させることができる。
【００１５】
この構成の半導体記憶装置は、請求項６に記載の製造方法により製造することができる。請求項６に記載の製造方法では、請求項５に記載の半導体記憶装置の製造方法において、前記埋設絶縁体は、前記第１導電材料層の側面の一部が露出するまで除去され、前記第２絶縁膜は、前記第１導電材料層の露出している側面上にも形成される。
【発明を実施するための最良の形態】
【００１６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体記憶装置の各部のレイアウトを示す平面図である。図２は、図１に示す半導体記憶装置の切断線II−IIにおける模式的な断面図である。
半導体記憶装置１は、ＳＴＩ構造を有するＮＯＲ型のフラッシュメモリである。半導体記憶装置１は、図２に示すように、半導体基板２を備えている。半導体基板２は、たとえば、シリコン基板である。半導体基板２には、複数のトレンチ３が所定方向（以下、この方向を「ＷＬ方向」という。）に一定の間隔で並列に形成されている。
【００１７】
各トレンチ３には、酸化シリコンからなる埋設絶縁体４が埋設されている。埋設絶縁体４は、半導体基板２の表面から突出しており、その突出した部分の側面は、半導体基板２の表面と直交する平面になっている。また、埋設絶縁体４の上面は、その側面に直交し、半導体基板２の表面と平行をなす平面になっている。埋設絶縁体４の半導体基板２の表面からの突出量は、たとえば、３０〜８０ｎｍである。
【００１８】
半導体基板２の表面上には、酸化シリコンからなるトンネル酸化膜５が形成されている。
各トレンチ３の間は、トレンチ３により分離されるアクティブエリアＡＡである。各アクティブエリアＡＡには、複数のフローティングゲート６がＷＬ方向と直交する方向（以下、この方向を「ＢＬ方向」という。）に一定の間隔で並べて形成されている。また、フローティングゲート６は、ＷＬ方向にも整列している。すなわち、フローティングゲート６は、ＷＬ方向およびＢＬ方向にそれぞれ一定の間隔を有する格子点上に配置されている。各フローティングゲート６は、ＢＬ方向に所定幅（たとえば、９０ｎｍ）を有している。
【００１９】
フローティングゲート６は、第１導電層７および第２導電層８の積層構造を有している。第１導電層７および第２導電層８は、トンネル酸化膜５上にこの順で積層されている。
第１導電層７は、たとえば、ドープトポリシリコンからなる。第１導電層７の側面９は、埋設絶縁体４における半導体基板２の表面から突出した部分の側面に沿った平面になっている。第１導電層７の上面は、第１導電層７の側面９と直交する平面になっている。
【００２０】
第２導電層８は、たとえば、ドープトポリシリコンからなる。第２導電層８のＢＬ方向の幅は、第１導電層７のＢＬ方向の幅と同じである。第２導電層８のＷＬ方向の幅は、第１導電層７のＷＬ方向の幅よりも大きく、第２導電層８の下端部は、第１導電層７の上端部をＷＬ方向の両側から挟み込んでいる。これにより、第２導電層８のＷＬ方向の側部は、埋設絶縁体４の上方に迫り出している。そして、その迫り出した部分（第２導電層８の側部）のＷＬ方向の側面は、第１導電層７のＷＬ方向の側面９と平行な平面１０と、この平面１０の下方に連続し、平面１０と第１導電層７のＷＬ方向の側面９との段差を滑らかに接続する曲面１１とにより構成されている。第２導電層８の上面１２は、平面１０と直交する平面になっている。
【００２１】
フローティングゲート６上には、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ（oxide-nitride-oxide）構造を有するＯＮＯ膜１３が形成されている。ＯＮＯ膜１３のＢＬ方向の幅は、フローティングゲート６のＢＬ方向の幅と同じである。ＯＮＯ膜１３は、第２導電層８の上面１２およびＷＬ方向の側面（平面１０および曲面１１）を被覆し、第１導電層７のＷＬ方向の側面９の一部と接し、埋設絶縁体４の上面をさらに被覆している。これにより、ＷＬ方向に並ぶ各フローティングゲート６上のＯＮＯ膜１３は、連続している。
【００２２】
ＯＮＯ膜１３上には、コントロールゲート１４が形成されている。コントロールゲート１４は、たとえば、ドープトポリシリコンからなる。コントロールゲート１４のＢＬ方向の幅は、フローティングゲート６およびＯＮＯ膜１３のＢＬ方向の幅と同じである。コントロールゲート１４は、埋設絶縁体４の上方にも形成され、フローティングゲート６の側面の曲面１１と対向する部分がＯＮＯ膜１３と接している。そして、コントロールゲート１４は、ＷＬ方向に並ぶ各フローティングゲート６上を経由して、ＷＬ方向に延びる１本のライン状に形成されている。これにより、半導体基板２上には、図１に示すように、コントロールゲート１４からなるワードラインＷＬがＢＬ方向に一定の間隔で並列に形成されている。コントロールゲート１４の上面は、平坦化されている。
【００２３】
また、各アクティブエリアＡＡにおいて、半導体基板２の表層部には、ソース領域およびドレイン領域がフローティングゲート６と対向する領域を挟んで交互に形成されている。１つのメモリセルには、１つのフローティングゲート６が備えられる。そして、ＢＬ方向に隣り合う２つのメモリセルは、ソース領域を共有し、それらの各メモリセルとＢＬ方向に隣り合う他のメモリセルとは、ドレイン領域を共有している。
【００２４】
半導体基板２上には、図１に示すように、複数のソースラインＳＬがＢＬ方向に並列に設けられている。各ソースラインＳＬは、ＷＬ方向に整列するソース領域上をＷＬ方向に直線状に延び、その下方の各ソース領域にコンタクトされている。ソースラインＳＬは、たとえば、タングステン（Ｗ）からなる。
また、半導体基板２上には、図１に示すように、複数のビットラインＢＬがＷＬ方向に並列に設けられている。各ビットラインＢＬは、アクティブエリアＡＡ上に層間絶縁膜を介して設けられ、ＢＬ方向に延び、その下方の各ドレイン領域にコンタクトされている。ビットラインＢＬは、たとえば、タングステンからなる。
【００２５】
各メモリセルに対するデータの書き込みは、ドレイン領域からフローティングゲート６にホットエレクトロンを注入することにより達成される。すなわち、ソースラインＳＬが接地電位（０Ｖ）にされる。そして、ワードラインＷＬおよびビットラインＢＬに高電圧が印加される。これにより、電子がソース領域からドレイン領域へ流れ、ドレイン領域の近傍でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲート６に注入される。その結果、メモリセルの閾値電圧が上がる。
【００２６】
一方、データの消去時には、ワードラインＷＬが接地電位（０Ｖ）にされる。そして、ソースラインＳＬに高電圧が印加される。この高電圧の印加により、フローティングゲート６からソース領域に電子が抜ける（ＦＮ（Fowler-Nordheim）トンネル）。その結果、メモリセルの閾値電圧が下がる。
このように、フローティングゲート６に電子が蓄積されている状態と蓄積されていない状態とでは、メモリセルの閾値電圧が異なる。メモリセルからのデータの読み出し時には、ソースラインＳＬとビットラインＢＬとの間に電位差が形成され、コントロールゲートに適当な読み出し電圧が印加される。この読み出し電圧の印加により、ドレイン−ソース間に電流が流れれば、論理信号「１」が得られる。一方、ドレイン−ソース間に電流が流れなければ、論理信号「０」が得られる。
【００２７】
図３Ａ〜３Ｊは、図２に示す半導体記憶装置の製造方法を説明するための模式的な断面図である。
まず、図３Ａに示すように、熱酸化法により、半導体基板２の表面上に、トンネル酸化膜５が形成される。そして、熱ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、トンネル酸化膜５上に、ドープトポリシリコン層３２および窒化シリコン（ＳｉＮ）層３３がこの順に積層される。
【００２８】
次に、図３Ｂに示すように、フォトリソグラフィおよびエッチングにより、窒化シリコン層３３がパターニングされる。このパターニングにより、窒化シリコン層３３は、トレンチ３を形成すべき部分に対向する開口を有するハードマスクとなる。そして、そのハードマスクを用いたエッチングにより、ドープトポリシリコン層３２およびトンネル酸化膜５がこの順に選択的に除去される。。
【００２９】
つづいて、図３Ｃに示すように、トンネル酸化膜５、ドープトポリシリコン層３２および窒化シリコン層３３をマスクとするエッチングにより、半導体基板２にトレンチ３が形成される。
その後、図３Ｄに示すように、熱酸化法（ライナー酸化法）により、トレンチ３の内面上に、シリコン酸化膜が形成される。次いで、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学的気相蒸着）法により、トレンチ３上に、酸化シリコンの堆積層が形成される。この堆積層により、トレンチ３が埋め尽くされるとともに、窒化シリコン層３３の表面の全域が覆われる。トレンチ３の内面上のシリコン酸化膜とＨＤＰ−ＣＶＤ法により形成された酸化シリコンの堆積層とは、一体化して酸化シリコン層３４となる。
【００３０】
その後、図３Ｅに示すように、セリアスラリーを用いたＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、酸化シリコン層３４の表面が研磨（平坦化）される。この研磨は、トレンチ３内の酸化シリコン層３４の表面が窒化シリコン層３３の表面と面一になるまで続けられる。
次いで、図３Ｆに示すように、リン酸（Ｈ３ＰＯ４）を用いたエッチングにより、窒化シリコン層３３が除去される。
【００３１】
その後、図３Ｇに示すように、フッ酸（ＨＦ）を用いたエッチングにより、トレンチ３上の酸化シリコン層３４におけるドープトポリシリコン層３２から露出した部分の側部が除去される。これにより、その部分の側面は、平面およびその下方に連続する曲面により構成される。
次に、図３Ｈに示すように、熱ＣＶＤ法により、ドープトポリシリコン層３２上に新たなドープトポリシリコン層３５が積層される。そして、ＣＭＰ法により、ドープトポリシリコン層３５が研磨される。この研磨は、ドープトポリシリコン層３５の表面が酸化シリコン層３４の表面と面一になるまで続けられる。
【００３２】
その後、図３Ｉに示すように、フッ酸を用いたエッチングにより、酸化シリコン層３４の上部が除去される。これにより、酸化シリコン層３４は、トレンチ３に埋設された埋設絶縁体４となる。また、エッチングにより、ドープトポリシリコン層３２，３５がパターニングされる。このパターニングにより、ドープトポリシリコン層３２，３５は、それぞれ第１導電層７および第２導電層８となる。
【００３３】
そして、図３Ｊに示すように、ＯＮＯ膜１３が形成される。ＯＮＯ膜１３は、ラジカル酸化法により酸化シリコン膜を形成し、ＣＶＤ法によりシリコン酸化膜上に窒化シリコン膜を形成し、さらに、ラジカル酸化法により窒化シリコン膜上に酸化シリコン膜を形成することにより達成される。酸化シリコン膜の成膜方法としては、ＣＶＤ法を採用することも可能であるが、ラジカル酸化法を採用することにより、良質な酸化シリコン膜を形成することができる。
【００３４】
ＯＮＯ膜１３の形成後は、熱ＣＶＤ法により、ＯＮＯ膜１３上に、ドープトポリシリコンの堆積層が形成される。そして、その堆積層の表面がＣＭＰ法により平坦化され、図１に示すように、ＯＮＯ膜１３上に平坦な表面を有するコントロールゲート１４が形成される。
以上のように、半導体記憶装置１では、半導体基板２に、トレンチ３が形成されている。トレンチ３には、埋設絶縁体４が埋設されている。埋設絶縁体４の上部は、半導体基板２の表面よりも上方に突出している。半導体基板２の表面上には、トンネル酸化膜５が形成されている。埋設絶縁体４の側方において、トンネル酸化膜５上には、フローティングゲート６が形成されている。フローティングゲート６の側部は、埋設絶縁体４の上方に迫り出し、その側面は、平面１０およびその下方に連続する曲面１１からなる。フローティングゲート６の上面１２ならびに平面１０および曲面１１からなる側面上には、ＯＮＯ膜１３がそれらの各面に接して形成されている。そして、ＯＮＯ膜１３上には、コントロールゲート１４が形成されている。コントロールゲート１４は、ＯＮＯ膜１３を挟んで、フローティングゲート６の上面および側面に対向している。
【００３５】
フローティングゲート６の側部が埋設絶縁体４の上方に迫り出しているので、フローティングゲート６が埋設絶縁体４の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲート６の平面サイズを拡大することができる。また、フローティングゲート６の側面が平面１０および曲面１１からなるので、その側面が平面のみからなる構成と比較して、フローティングゲート６の高さを大きくすることなく、フローティングゲート６の側面積を拡大することができる。その結果、フローティングゲート６とコントロールゲート１４との対向面積を拡大することができる。フローティングゲート６とコントロールゲート１４との対向面積の拡大により、フローティングゲート６とコントロールゲート１４との間の容量ＣＯＮＯを増大させることができ、その容量ＣＯＮＯおよび半導体基板とフローティングゲート６との間の容量ＣＴＯＸの和に対する容量ＣＯＮＯの比であるカップリング比ＣＯＮＯ／（ＣＯＮＯ＋ＣＴＯＸ）を増大させることができる。
【００３６】
また、コントロールゲート１４は、フローティングゲート６の側面の曲面１１と対向する部分がＯＮＯ膜１３と接している。これにより、フローティングゲート６とコントロールゲート１４との間の容量ＣＯＮＯを確実に増大させることができる。
さらにまた、フローティングゲート６の第１導電層７の側面９は、第２導電層８の曲面１１の下方に連続している。そして、ＯＮＯ膜１３は、第１導電層７の側面９の一部に接している。これにより、フローティングゲート６の側面積をさらに拡大することができる。その結果、フローティングゲート６とコントロールゲート１４との間の容量ＣＯＮＯをさらに増大させることができ、カップリング比をさらに増大させることができる。
【００３７】
以上、本発明の実施形態を説明したが、この実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、本発明は、フラッシュメモリに限らず、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）およびＤＲＡＭ（Dynamic Random Access Memory）など、フローティングゲートを有する不揮発性の半導体記憶装置に広く適用することができる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の一実施形態に係る半導体記憶装置の各部のレイアウトを示す平面図である。
【図２】図２は、図１に示す半導体記憶装置の切断線II−IIにおける模式的な断面図である。
【図３Ａ】図２に示す半導体記憶装置の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す模式的な断面図である。
【図４】ＳＴＩ構造を有する従来のフラッシュメモリの構造を示す模式的な断面図である。
【符号の説明】
【００３９】
１    半導体記憶装置
２    半導体基板
３    トレンチ
４    埋設絶縁体
５    トンネル酸化膜（第１絶縁膜）
６    フローティングゲート
７    第１導電層
８    第２導電層
９    側面（第１導電層の側面）
１０  平面（フローティングゲート（第２導電層）の平面）
１１  曲面（フローティングゲート（第２導電層）の曲面）
１２  上面（フローティングゲートの上面）
１３  ＯＮＯ膜（第２絶縁膜）
１４  コントロールゲート
３２  ドープトポリシリコン層（第１導電材料層）
３４  酸化シリコン層（堆積層）
３５  ドープトポリシリコン層（第２導電材料層）
【図１】
2010087134.tif 000003
【図２】
2010087134.tif 000004
【図３Ａ】
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【図３Ｂ】
2010087134.tif 000006
【図３Ｃ】
2010087134.tif 000007
【図３Ｄ】
2010087134.tif 000008
【図３Ｅ】
2010087134.tif 000009
【図３Ｆ】
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【図３Ｇ】
2010087134.tif 000011
【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４】
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