(57)【要約】【課題】半導体装置内に埋め込まれた半導体構成体を実動作させることなく、簡便に検査することができる半導体装置及びその検査方法を提供する。【解決手段】ベース板２上に、半導体基板５及び複数の外部接続用電極６を有する半導体構成体４と、半導体構成体４の周囲におけるベース板２上及び半導体構成体４上に設けた絶縁層１０と、絶縁層１０上に半導体構成体４の外部接続用電極６に接続して設けた少なくとも一つの上層配線１４と、表層に設けた外部との接続端子２２，２３と、を備えた半導体装置１であって、半導体構成体４が、テスト回路部２０を備えている。半導体構成体４の少なくとも一部、好ましくはテスト回路部２０を利用して、引出し配線の接続確認と入力バッファ２５及び出力バッファ２６の破壊有無の確認とを行なうことができる。【選択図】図１
2010092995.tif 000002
【特許請求の範囲】
【請求項１】
ベース板と、
前記ベース板上に設けられ、テスト回路部を含む集積回路を有する半導体基板及び該半導体基板に設けられた複数の外部接続用電極を有する半導体構成体と、
前記半導体構成体の周囲における前記ベース板上及び前記半導体構成体上に設けられた絶縁層と、
前記絶縁層上に前記半導体構成体の外部接続用電極に接続して設けられた上層配線と、を備えた半導体装置であって、
前記テスト回路部は、入力パッド、出力パッド、検査用のパッドを備え、表面側又は裏面側に、前記上層配線及び前記外部接続用電極を介して前記入力パッド、前記出力パッド、前記検査用のパッドに接続された接続端子が外部に表出されていることを特徴とする、半導体装置。
【請求項２】
前記テスト回路部が、前記出力パッドに接続された出力バッファ及び前記出力バッファと並列に前記出力パッドに接続された入力バッファを備えたことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記テスト回路部が、前記出力バッファをディスエーブルにした状態で前記入力バッファを駆動するモード切り替え手段を備えたことを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記テスト回路部が、
前記複数の出力用の外部接続用電極を介して前記入力バッファから入力された外部信号を前記入力バッファを介して入力するパラレル／シリアル変換回路と、
該パラレル／シリアル変換回路から送出される信号を前記接続端子を介して外部に送出するためのシリアルインターフェース回路と、
を備えたことを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記テスト回路部が、前記複数の出力用の外部接続電極を介して前記複数の入力バッファから入力された外部信号のレベルを相互に比較して一致信号又は不一致信号を出力する比較一致回路を備えたことを特徴とする、請求項３に記載の半導体装置。
【請求項６】
前記テスト回路部が、
前記入力パッドに接続された入力バッファ及び前記出力パッドに接続された出力バッファと、
前記入力パッドに接続された入力バッファ及び前記出力パッドに接続された出力バッファを介して入力された全ての信号が一致するか否かを比較する比較一致回路と、
を備えたことを特徴とする、請求項１に記載の半導体装置。
【請求項７】
入力パッド、出力パッド、検査用のパッドを有するテスト回路部を含む集積回路を半導体基板に形成すると共に、該半導体基板上に前記入力パッド、前記出力パッド及び検査用のパッドに接続された複数の外部接続用電極を形成することで半導体構成体を形成し、該半導体構成体をベース板の上面に搭載し、前記半導体構成体の周囲及び上面を絶縁層で覆い、前記絶縁層の上面及び前記ベース板の下面に配線を形成すると共に前記各配線に接続された接続端子を外部に表出して設けた半導体装置の動作確認の検査方法であって、
前記テスト回路部に、前記接続端子に入力した信号を、前記配線、前記外部接続用電極を介して入力する入力バッファ及び前記入力バッファからの出力を外部に出力するための手段を設け、
前記接続端子に入力した信号に基づいて当該信号経路における前記配線と前記外部接続用電極との接続状態、及び前記入力バッファの状態を検査することを特徴とする、半導体装置の検査方法。
【請求項８】
前記テスト回路部に、前記出力パッドに接続された前記入力バッファ及び前記入力バッファと並列に前記出力パッドに接続された出力バッファを設け、
前記検査用のパッドから入力される外部信号に基づいて、前記出力バッファ、前記外部接続用電極、前記配線及び前記接続端子を介して信号を出力し、
当該信号の経路における前記外部接続用電極、前記配線及び前記接続端子の相互間の接続状態、及び前記出力バッファの状態を検査することを特徴とする、請求項７に記載の半導体装置の検査方法。
【請求項９】
前記テスト回路部が、前記出力バッファをディスエーブルにした状態で前記入力バッファを駆動するモードに切り替えることを特徴とする、請求項８に記載の半導体装置の検査方法。
【請求項１０】
検査時に、各出力パッドに設けられた出力バッファを有効にした状態で、出力する直流信号を設定する工程と、
信号及びデータを外部から入力し、直流信号を出力バッファを介して出力パッドから出力する工程と、
上記出力バッファの出力を前記併設された入力バッファを介して内部に取り込んで、出力された直流信号を測定する工程と、
を、備え、
測定した直流信号のデータを入力した直流信号と比較することにより、出力バッファの破壊の有無の確認を行なうことを特徴とする、請求項８に記載の半導体装置の検査方法。
【請求項１１】
前記テスト回路部に、前記入力バッファから入力された外部信号を、前記入力バッファを介して入力するパラレル／シリアル変換回路と、該パラレル／シリアル変換回路から送出される信号を、前記接続端子を介して外部に送出するためのシリアルインターフェース回路と、を設けることを特徴とする、請求項８に記載の半導体装置の検査方法。
【請求項１２】
前記テスト回路部に、比較一致回路を設け、
前記複数の入力バッファから入力された外部信号のレベルを、相互に比較して検査を行なうことを特徴とする、請求項７に記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその検査方法に係り、特にＬＳＩ等をウェハ上に埋め込んだ半導体構成体を備えた半導体装置及びその検査方法に関する。
【背景技術】
【０００２】
半導体基板上に形成された大規模集積回路（ＬＳＩ）はパッケージに実装され、ＬＳＩを内蔵したパッケージの外部端子が回路基板に形成された配線に半田付けによって搭載される。従来は、ＬＳＩとなる半導体チップの各ボンディングパッドからパッケージの端子へ金線等の細線を用いて接続されていたので、パッケージの寸法は半導体チップよりも大きいものであった。
【０００３】
ＬＳＩを携帯電話のような携帯機器に用いる場合には、小型化や軽量化のために回路基板への実装面積を小さくすることが要求され、半導体チップの大きさ程度のパッケージ、所謂ＣＳＰ（Chip Size Package）やＷＬＰ（Wafer Level Package）等と呼ばれる小型化したパッケージが開発されている。この場合、前工程で製造した半導体チップは、従来の後工程では使用しなかったパッケージ化のための接続電極やバンプ形成のための加工工程が必要となる。ＣＳＰ等の小型化したパッケージのために接続電極やバンプが形成された半導体チップを、以下では半導体構成体と呼ぶことにする。
【０００４】
図８は従来の半導体構成体を備えた半導体装置の一例の構成を示す概略断面図である。図８において、半導体装置１００は、ベース板１０２と、ベース板１０２上に設けられた半導体構成体１０３と、半導体構成体１０３の周囲におけるベース板１０２上及び半導体構成体１０３上に設けられた絶縁膜１０４と、絶縁膜１０４上に半導体構成体１０３の外部接続用電極１０５に接続して設けられた少なくとも一つの上層配線１０６と、最上層を構成する最上層絶縁膜１０７と、最上層絶縁膜１０７上に設けられた外部との接続端子１０８と、最下層を構成する最下層絶縁膜１１０と、最下層絶縁膜１１０上に設けられた外部との接続端子１１１と、を備えている。
【０００５】
半導体構成体１０３は、例えばＬＳＩ等であって、半導体基板１１２及びその上に設けられた複数の柱状の外部接続用電極１０５を有している。半導体基板１１２の上面側には図示はしないが、所定の機能を有する集積回路が形成されている。集積回路は外部引出用のアルミニウム系金属からなるパッド部（図示せず）を有しており、上述の外部接続用電極１０５は、該パッド部上に形成されている。半導体基板１１２上における柱状電極間にはポリイミド系樹脂等からなる封止膜１０４ａが形成されている。絶縁膜１０４は３つの絶縁樹脂シートが積層されて形成されており、上層の２つの絶縁樹脂シートには、上層配線１０６と外部接続用電極１０５を導通するビア１０６ａが設けられている。また、最上層絶縁膜１０７には、ビア１０７ａが設けられており、半導体端子１０８と上層配線１０６が接続されている。従って、図８における右側の外部接続用電極１０５は、ビア１０６ａ、上層配線１０６、ビア１０８ａを介して接続端子１０８に接続されている。また、絶縁膜１０４には、全体を貫通する上下導通部が設けられており、この上下導通部１０６ｂにより、上層配線１０６はベース板１０２の下面に設けられた下層配線１０２ａに接続されている。さらに、最下層絶縁膜１１０には、下層配線１０２ａと接続端子１１１を接続するビア１１０ａが設けられている。従って、図８における左側の外部接続用電極１０５は、ビア１０６ａ、上層配線１０６、上下導通部１０６ｂ、下層配線１０２ａビア１１０ａを介して接続端子１１１に接続されている。
【０００６】
また、ベース板１０２の下面には、別体の半導体構成体１１４が搭載されている。この半導体構成体１１４は、シリコン基板１１５上に層間絶縁膜１１６が形成され、層間絶縁膜の所定箇所が開口され、この開口箇所に接続用電極１１７が形成されている。層間絶縁膜１１６の上面に露出した接続用電極１１７が半田ボール１１８を介して、半導体装置１００の部品接続用の接続端子１１１に接合された状態で、最下層絶縁膜１１０の下に搭載されている。
【０００７】
ところで、このような半導体装置１００においては、別体の半導体構成体１１４が搭載されない状態で検査を行なうためには、通常、ベース板１０２の配線部分を確認すると共に、内部に埋め込まれた半導体構成体１０３からの引出し配線部分、即ち半導体構成体１０３の外部接続用電極１０５から接続端子１０８あるいは接続端子１１１までの配線とビアとの接続を確認すると共に、半導体構成体１０３が半導体装置１００の加工工程で破壊していないかを確認する必要がある。
【０００８】
このような半導体装置１００の検査方法としては、光学的に外観を検査するものと、プロービングしながら高電圧を印加して配線やビアの二点間の導通及び絶縁を電気的に検査する方法等がある。
しかしながら、上述した半導体装置１００においては、埋め込まれた半導体構成体１０３を破壊しないように、高電圧を印加して検査を行なう一般的な検査方法を採用することができない。従って、従来は、埋め込んだ半導体構成体１０３を実動作させた状態で、半導体装置１００のファンクションチェックを行なうことにより、引出し配線の導通を確認していた。
【０００９】
上面に複数の接続パッドを有する半導体基板（ＬＳＩ）には、種々の製品用としての汎用品と特定製品用としての専用品とがある。特許文献１においては、汎用品としての半導体構成体を備えた半導体装置を特定製品用として使用する際のファンクションテストを行なう方法が開示されており、当該接続パッドに半田ボールを形成する前に、半導体構成体の実際には使用しない検査用の接続端子を含む全ての接続端子に柱状電極等を介して電気的に接続された全ての上層配線の接続端子にそれぞれプローブを接触させて、導通の確認を行なうようにする方法が記載されている。
【００１０】
【特許文献１】特開２００７−３１１５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上述した半導体装置においては、検査の際に、半導体構成体の破壊を回避するためには、半導体構成体を実動作させた状態で、ファンクションテスターを使用する必要がある。このため、高価なファンクションテスターを使用しなければならず、簡便に検査を行なうことは困難である。
【００１２】
また、特許文献１による検査方法では、一般的な基板検査環境では扱わないＡＣ信号をプロービングを介して半導体装置に対して入力又は出力する必要がある。従って、複数の信号に関する減衰対策等が必要となり、同様に簡便に検査を行なうことは困難である。
【００１３】
上記課題に鑑み、本発明は、ファンクションテスター等の特殊な装置を使用することなく、簡便に引出し配線の接続確認や入力バッファ及び出力バッファの破壊の有無を確認できるようにした半導体構成体を埋め込んだ半導体装置を提供することを第１の目的としている。本発明の第２の目的は、この半導体装置の検査方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記第１の目的を達成するため、本発明は、ベース板と、ベース板上に設けられ、テスト回路部を含む集積回路を有する半導体基板及び該半導体基板に設けられた複数の外部接続用電極を有する半導体構成体と、半導体構成体の周囲におけるベース板上及び半導体構成体上に設けられた絶縁層と、絶縁層上に半導体構成体の外部接続用電極に接続して設けられた上層配線と、を備えた半導体装置であって、テスト回路部は、入力パッド、出力パッド、検査用のパッドを備え、表面側又は裏面側に、上層配線及び外部接続用電極を介して入力パッド、出力パッド、検査用のパッドに接続された接続端子が外部に表出されていることを特徴とする。
上記構成において、テスト回路部は、好ましくは内部に比較一致回路を有している。
【００１５】
上記第２の目的を達成するため、本発明は、入力パッド、出力パッド、検査用のパッドを有するテスト回路部を含む集積回路を半導体基板に形成すると共に、該半導体基板上に入力パッド、出力パッド及び検査用のパッドに接続された複数の外部接続用電極を形成することで半導体構成体を形成し、該半導体構成体をベース板の上面に搭載し、半導体構成体の周囲及び上面を絶縁層で覆い、絶縁層の上面及びベース板の下面に配線を形成すると共に各配線に接続された接続端子を外部に表出して設けた半導体装置の動作確認の検査方法であって、テスト回路部に、接続端子に入力した信号を、配線、外部接続用電極を介して入力する入力バッファ及び入力バッファからの出力を外部に出力するための手段を設け、接続端子に入力した信号に基づいて当該信号経路における配線と外部接続用電極との接続状態の確認、及び入力バッファ及び出力バッファの破壊有無の確認とを行なうことを特徴とする。
好ましくは、テスト回路は、半導体構成体の各出力端子に併設された入力バッファを有しており、検査時に、各出力端子に設けられた出力バッファを無効にした状態で、全入力端子及び出力端子に直流信号を印加して、入力された直流信号を測定することにより、引出し配線の接続確認を行なう。
好ましくは、検査時に、各出力端子に設けられた出力バッファを有効にした状態で、出力する直流信号を設定し、出力バッファの出力を併設された入力バッファを介して内部に取り込んで、出力された直流信号を測定することにより、出力バッファの破壊有無の確認を行なう。
好ましくは、直流信号の測定が、外部からシリアルインターフェース回路を介して行なわれる。
好ましくは、テスト回路部は内部に比較一致回路を有しており、検査時に、比較一致回路を介して、引出し配線の接続確認そして入力バッファ及び出力バッファの破壊有無の確認を行なう。
【発明の効果】
【００１６】
本発明の半導体装置及びその検査方法によれば、検査の際に、半導体装置に埋め込まれた半導体構成体内のテスト回路部又は半導体構成体の少なくとも一部を使用して、接続端子に入力した信号に基づいて当該信号経路における配線と外部接続用電極との接続状態の確認並びに入力バッファ及び出力バッファの破壊有無の確認検査を行なうことができる。このため、従来のように、半導体構成体を実動作させる必要がなく、また高価なファンクションテスターを使用する必要もなく、簡便な検査が可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。各図において同一又は対応する部材には同一符号を用いる。
（第１の実施形態）
図１は本発明の半導体装置１の第１の実施形態の構成を示す概略断面図であり、図２は本発明の半導体装置１における入力端子２２及び出力端子２３に関するテスト回路部２０の構成を示している。
図１に示すように、本発明の半導体装置１は、ベース板２と、ベース板２上に設けられた半導体構成体４と、半導体構成体４の周囲におけるベース板２上及び半導体構成体４上に設けられた絶縁層１０と、絶縁層１０上に半導体構成体４の外部接続用電極６に接続して設けられた少なくとも一つの上層配線１４と、最上層に設けられた最上層絶縁膜１５及び最下層に設けられた最下層絶縁膜１６と、を備えている。
【００１８】
本発明の半導体装置１の特徴は、半導体構成体４を構成する半導体基板５が、例えば大規模集積回路（以下、ＬＳＩとも呼ぶ）からなり、大規模集積回路が、本来の機能の集積回路の他に、後述する入力端子２２及び出力端子２３に関するテスト回路部２０を有していることを特徴としている。
【００１９】
最初に、半導体装置１の構成について説明する。
ベース板２は、例えばガラス布基材やエポキシ樹脂等から成る平面方形状であって、その上面には銅箔から成るグランド層（図示せず）がべた状に設けられている。
【００２０】
半導体構成体４は、例えばＬＳＩ等であって、半導体基板５及びその上に設けられた入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂ及び半導体基板５上における外部接続用電極６ａ間に設けられた封止膜７を有している。
【００２１】
半導体基板５は、ベース板２のグランド層よりもある程度小さいサイズの平面方形状に構成されており、このグランド層の上面に、ダイボンド材から成る接着層（図示せず）を介して接着されている。
【００２２】
半導体基板５の上面側には、図示はしないが、後述する検査回路を含む所定の機能の集積回路（図示せず）が設けられている。集積回路は外部引出用のアルミニウム系金属等からなるパッド部（図示せず）を有しており、このパッド部上に銅等から成る入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂが設けられている。この場合、入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂは、柱状電極として構成されている。
【００２３】
これらの外部接続用電極６ａ、６ｂを除く半導体基板５の上面には、エポキシ系樹脂等から成る封止膜７が設けられ、外部接続用電極６は、封止膜７に設けられた開口部７ａを介して、封止膜７の上面に露出している。
【００２４】
絶縁層１０は半導体構成体４の周囲側面を覆う側面部１１及び該側面部１１の上面及び半導体構成体４の上面に積層された上面部１２とから構成されている。絶縁層１０の側面部１１は、方形枠状の絶縁層である。絶縁層１０の上面部１２は開口部１２ａを備え、この開口部１２ａにビア１３を備えている。半導体構成体４の外部接続用電極６とビア１３とが接続されている。
ここで、絶縁層１０の側面部１１及び上面部１２は、例えば、エポキシ系樹脂等の熱硬化性樹脂を、ガラス繊維等の無機材料に含浸させたものからなっている。
【００２５】
絶縁層１０の上面には、上層絶縁膜１７が設けられている。この上層絶縁膜１７の上面には、銅等から成る上層配線１４が形成されている。
【００２６】
上層配線１４は、上層絶縁膜１７に設けられたビア１７ａと絶縁層１０の上面部１２に設けられたビア１３とを介して、半導体構成体４の入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂと接続されている。
【００２７】
上層絶縁膜１７の上面には、最上層絶縁膜１５が形成されている。この最上層絶縁膜１５の上面には、銅等から成る外部との出力端子２３が設けられており、出力端子２３は、ビア１５ｂを介して、上層配線１４と接続されている。従って、出力端子２３は、絶縁層１０の上面部１２に設けられたビア１３と、上層絶縁膜１７に設けられたビア１７ａと、上層配線１４と、最上層絶縁膜１５に設けられたビア１５ｂと、を介して半導体構成体４の出力側の外部接続用電極６ｂに電気的に接続されている。以降、外部接続用電極と接続端子間の介在された各配線及びビアを全て含めて引出し配線という。
【００２８】
ベース板２の下面には、最下層絶縁膜１６が形成されている。この最下層絶縁膜１６の下面には、銅等から成る入力端子２２が設けられており、入力端子２２は、ビア１６ｂを介してベース板２の下面に設けられた下層配線３と接続されている。
【００２９】
また、上層配線１４の一部が、貫通スルーホール１８を介して、ベース板２の下面に設けられた下層配線３と接続されている。従って、入力端子２２は、ビア１６ｂ、下層配線３、貫通スルーホール１８、上層配線１４、ビア１７ａ、ビア１３を介して、入力側の外部接続用電極６ａに電気的に接続されている。
なお、上記においては、説明の便宜上、入力端子２２を最下層に、出力端子２３を最上層に各１つずつ図示されているが、端子数は複数あるのが普通であり、また端子位置についても特定するものではない。また、入力端子２２及び出力端子２３は、最上層絶縁膜１５側又は最下層絶縁膜１６側のどちらに設けてもよい。また、図示はしないが、最上層絶縁膜１５側又は最下層絶縁膜１６側には、後述するテストモード端子等、入力端子２２及び出力端子２３以外の接続端子が、やはり、図示はしない半導体構成体４に設けられた外部接続用電極に接続して設けられている。
【００３０】
次に、半導体装置１の上面側に形成された大規模集積回路に含まれるテスト回路部２０について、入力端子２２及び出力端子２３との関連を含めて説明する。
図２に示すように、テスト回路部２０は、半導体構成体４の入力端子２２及び出力端子２３に関して、上述した各配線及び各ビアの接続確認と、入力バッファ２５及び出力バッファ２６の破壊有無の確認と、を行なうように、構成されている。なお、入力バッファ２５及び出力バッファ２６は、図示はしない機能ブロックの入出力バッファとして備えられているものである。
【００３１】
図２では、説明の便宜上、半導体装置１の入力端子２２がｍ個、出力端子２３がｎ個あるとし、入力端子２２及び出力端子２３には、それぞれ、テスト回路部２０の入力パッド６２、出力パッド６３が接続される。
最初に、テスト回路部２０において、出力パッド６３に接続される回路について説明する。
具体的には、テスト回路部２０は、出力パッド６３ｉ（１≦ｉ≦ｎ）に接続される入力バッファ２７ｉ（１≦ｉ≦ｎ）及び出力バッファ２６ｉ（１≦ｉ≦ｎ）と、出力バッファ２７ｉ（１≦ｉ≦ｎ）に接続されるオア回路２８ｉ（１≦ｉ≦ｎ）と、オア回路２８ｉ（１≦ｉ≦ｎ）に接続される第１のアンド回路２９ｉ（１≦ｉ≦ｎ）及び第２のアンド回路３０ｉ（１≦ｉ≦ｎ）と、第２のアンド回路３０ｉ（１≦ｉ≦ｎ）に接続されるフリップフロップ回路３１ｉ（１≦ｉ≦ｎ）と、フリップフロップ回路３１ｉ（１≦ｉ≦ｎ）に出力を送出するシリアルインターフェース回路３２と、入力バッファｉ（１≦ｉ≦ｎ）の出力が送出されるパラレル／シリアル変換回路３３と、から構成されている。
なお、上記において、何れもｉ番目の出力パッド６３ｉ、出力バッファ２６ｉ、オア回路２８ｉ、第１のアンド回路２９ｉ、第２のアンド回路３０ｉ、及びフリップフロップ回路３１ｉの接続関係について説明した。ｉ番目以外の回路構成も同様な機能及び構成であるので、以降の説明においては、適宜、それぞれ、出力パッド６３、出力バッファ２６、オア回路２８、第１のアンド回路２９、第２のアンド回路３０、フリップフロップ回路３１として説明する。
【００３２】
各出力パッド６３に接続される入力バッファ２７は、出力バッファ２６と並列且つ逆向きに、即ち出力バッファ２６の出力側に入力バッファ２７の入力側が接続されている。出力バッファ２６の制御入力には、後述する第１の検査時に、ハイレベルの信号Ｔｅｓｔ１が反転入力される。これにより、出力バッファ２６が有効ではない状態、すなわちディスエーブルとなる。
【００３３】
出力バッファ２６の入力側には、オア回路２８の出力が接続されている。このオア回路２８の二つの入力には、それぞれ、第１のアンド回路２９と第２のアンド回路３０の出力が接続されている。
【００３４】
第１のアンド回路２９において、一方の入力には機能ブロック（図示せず）からの信号７１１〜７１ｎの中、対応する１つの信号７１１〜７１ｎが入力される。すなわち、第１のアンド回路２９１には信号７１１が入力され、第１のアンド回路２９ｎには信号７１ｎが入力される。以降は、適宜、第１のアンド回路２９に信号７１が入力される、と表現する。また、第１のアンド回路２９１〜２９ｎの他方の入力には後述する第２の検査の時にハイレベルの信号Ｔｅｓｔ２が反転入力される。
【００３５】
第２のアンド回路３０において、一方の入力にはフリップフロップ回路３１からの信号が入力され、他方の入力には第２の検査時にハイレベルの信号Ｔｅｓｔ２が入力される。
【００３６】
ここで、フリップフロップ回路３１ａには、テスト用クロック信号ｃｋ１が入力されると共に、後述するシリアルインターフェース回路３２からの信号が入力されることにより、出力信号を第２のアンド回路３０の一方の入力に対して送出すると共に、次の出力パッド６３に関連するフリップフロップ回路３１ｂに送出する。
【００３７】
フリップフロップ回路３１は、シフトレジスタとして構成されており、書き込まれた直流信号がテスト用クロックｃｋ１のタイミングで、順次に次の出力パッド６３のフリップフロップ回路３１までシフトされ、最終的にフリップフロップ回路３１ｎに入力される。
【００３８】
次に、テスト回路部２０において入力パッド６２に接続される回路について説明する。
入力パッド６２ｊ（１≦ｊ≦ｍ）は、入力バッファ２５ｊ（１≦ｊ≦ｍ）の入力に接続されている。入力バッファの出力信号７０ｊ（１≦ｊ≦ｍ）は、機能ブロック（図示せず）に出力されるとともに、パラレル／シリアル変換回路３３に入力される。このパラレル／シリアル変換回路３３は、入力されるテスト用クロック信号ｃｋ２，ｃｋ３に基づいて、順次に信号７０ｊ（１≦ｊ≦ｍ）をシリアルインターフェース回路３２に出力する。通常、半導体装置１の入力端子２２及び出力端子２３には、機能ブロック（図示せず）からの信号７０ｊ（１≦ｊ≦ｍ）及び７１ｉ（１≦ｉ≦ｎ）が入出力されていて、検査のモード時のみ、テスト回路部２０は動作する。
なお、入力パッド６２ｊ（１≦ｊ≦ｍ）、入力バッファ２５ｊ（１≦ｊ≦ｍ）、出力信号７０ｊ（１≦ｊ≦ｍ）に関しては、これらを代表して、以降において適宜、入力パッド６２、入力バッファ２５、信号７０として説明する。
【００３９】
シリアルインターフェース回路３２は、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａに基づいて、テスト信号を第１の出力パッド６３のフリップフロップ回路３１に送出する。また、シリアルインターフェース回路３２からの出力信号をデータｓｄａｔａに掃きだす。
上述の説明において、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａ、Ｔｅｓｔ１及びＴｅｓｔ２は、外部から入力される。即ち、図１には示していないが、入力パッド６２、出力パッド６３と同様に、上記各信号が送出されるパッド上及び検査用のパッド上には、それぞれ外部接続用電極６が形成されており、各外部接続用電極６は、上述の接続端子となる入力端子２２又は出力端子２３と同様に、配線及びビアを介して外部に表出する接続端子に接続されている。
【００４０】
（第１の検査）
次に、半導体装置１の検査方法について説明する。
先ず、第１の検査では、半導体構成体４のテスト回路部２０を、本発明の特徴である新規に設けられたテストモード等（図示せず）を利用して、第１の検査時のモード、即ちテスト１のモードに切り替える。
このとき、テストモード端子は、このモード切り替え動作により、検査が行なわれることになるので、導通検査は不要である。
【００４１】
テスト１へのモード切り替えによって、出力パッド６３に接続された出力バッファ２６は、制御入力端にハイレベルの信号Ｔｅｓｔ１が反転入力されて、ディスエーブルとなる。また、テスト１へのモード切り替えに伴い、外部から各出力端子２３に直流信号を印加すると、この直流信号は、出力パッド６３及び入力バッファ２７を介して、パラレル／シリアル変換回路３３に入力される。
【００４２】
入力端子２２についても、同様に外部から直流信号が印加され、入力パッド６２及び入力バッファ２５を介して、パラレル／シリアル変換回路３３に入力される。
【００４３】
図３は、図２のテスト回路部２０における第１の検査時の各信号の波形を示すタイムチャートである。
図３に示すように、外部からシリアルインターフェース回路３２に対して、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａが入力されると、シリアルインターフェース回路３２は、データｓｄａｔａのリード信号Ｒバー／Ｗ（以下、−Ｒ／Ｗと表記する。）を検出して、テスト用クロック信号ｃｋ２を生成して、パラレル／シリアル変換回路３３に入力する。
これにより、パラレル／シリアル変換回路３３は、テスト用クロック信号ｃｋ２の立上りのタイミングで、上述した直流信号をラッチする。
続いて、シリアルインターフェース回路３２は、次のテスト用クロック信号ｓｃｋで、テスト用クロックｃｋ３を生成して、パラレル／シリアル変換回路３３に入力する。
これにより、パラレル／シリアル変換回路３３は、テスト用クロック信号ｃｋ３の立上りのタイミングで、ラッチした直流信号をシリアルデータとして外部へ出力する。
【００４４】
以上の動作を繰返し行なうことにより、図３のデータｓｄａｔａに示すように、順次に入力端子２２の直流信号及び出力端子２３の直流信号が順次に外部に出力される。
なお、図３において、データｓｄａｔａにおけるＩＮＤ１，ＩＮＤ２，・・・は、各入力端子２２のデータを示し、ＯＵＴＤ１，ＯＵＴＤ２，・・・は、各出力端子２３のデータを示している。
【００４５】
従って、シリアルインターフェース回路３２から順次に出力される直流信号を、外部に接続された検査装置を用いて入力した直流信号と比較することにより、これらの直流信号が同じであれば、入力端子２２及び出力端子２３の引出し配線の導通及び入力バッファ２５の非破壊を確認することができる。
【００４６】
（第２の検査）
次に、上述した半導体装置１の第２の検査について説明する。
第２の検査では、半導体構成体４の前述したテストモード端子等を利用して、第２の検査時のモード、即ちテスト２のモードに切り替える。テスト２へのモード切り替えによって、出力パッド６３に接続された出力バッファ２６は、動作状態、つまり、イネーブルとなる。この状態では、フリップフロップ回路３１からの出力は第２のアンド回路３０、オア回路２８及び出力バッファ２６を介して接続パッド６３に送出されるが、機能ブロック（図示せず）からの信号７１は第１のアンド回路２９によって遮断される。
【００４７】
図４は、図２のテスト回路部２０における第２の検査時の各信号の波形を示すタイムチャートである。
図４に示すように、外部からシリアルインターフェース回路３２に対して、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａが入力されると、シリアルインターフェース回路３２は、データｓｄａｔａのライト信号−Ｒ／Ｗを検出してテスト用クロック信号ｃｋ１を生成し、出力パッド６３からテスト用直流信号を出力させるために、このテスト用クロック信号ｃｋ１で、フリップフロップ回路３１に書込を行なう。
【００４８】
全てのフリップフロップ回路３１に直流信号が書き込まれると、これらの直流信号が第２のアンド回路３０、オア回路２８及び出力バッファ２６を介して出力され、さらに入力バッファ２７を介して、パラレル／シリアル変換回路３３に入力される。
これにより、前述したテスト１の場合と同様にして、シリアルインターフェース回路３２が、パラレル／シリアル変換回路３３からのシリアルデータを読み込んで、外部へ出力する。
【００４９】
従って、シリアルインターフェース回路３２から順次に出力される直流信号を外部に接続された検査装置を用い、測定した直流信号のデータを、入力した直流信号と比較することにより、これらの直流信号が同じであれば、出力バッファ２６が破壊されていないことを確認することができる。
第１及び第２の検査の実施は、半導体構成体４内の構成要素と同時に形成されたテスト回路部２０を利用しているので、半導体構成体４を実動作させずに、つまり高価なファンクションテスターを使用する必要もなく、半導体装置１に埋め込まれた半導体構成体４からの引出し配線の接続確認と、入力バッファ２５及び出力バッファ２６の破壊有無の検査と、を簡便に行なうことができる。
【００５０】
（第２の実施形態）
図５は、本発明による半導体装置１の第２の実施形態における入力端子２２及び出力端子２３に関するテスト回路部４０の構成を示す図である。
図５においては、テスト回路部４０は、図２に示したテスト回路部２０におけるシリアルインターフェース回路３２及びパラレル／シリアル変換回路３３の代わりに、比較一致回路４１を備えており、また、第２のアンド回路３０において、一方の入力端に、信号ＴＥＳＴ２１が入力される点でのみ異なる構成になっている。
【００５１】
このような構成のテスト回路部４０を備えた半導体装置１によれば、本発明の半導体装置１の検査方法に従って、テスト１の場合には、入力端子２２及び出力端子２３にハイレベルの信号を印加する。
このとき各入力パッド６２及び出力パッド６３を介して、比較一致回路４１の全ての入力端にハイレベルの信号が入力された場合には、比較一致回路４１の出力端子４１ａから外部にハイレベルの一致信号を出力する。もし、比較一致回路４１の入力端の１つにでもハイレベルの信号以外の信号が入力されれば、比較一致回路４１から一致信号は出力されない。出力端子４１ａは、図示はしないが、一致又は不一致信号が送出される検査用のパッドに接続されており、該検査用のパッドに接続されて形成された柱状の外部接続用電極及び上層配線、ビア等を介して外部に表出するように形成された接続端子に接続されている。
【００５２】
テスト２の場合には、各出力パッド６３からハイレベルの信号が出力されるように、各出力バッファ２６に、アンド回路３０を介したハイレベルの信号ＴＥＳＴ２１を印加して、出力端子４１ａから外部にハイレベルの一致信号を出力する。
これにより、半導体構成体４の入力端子２２及び出力端子２３に接続される配線とビアとの導通の確認と、入力バッファ２５及び出力バッファ２６の破壊有無の確認と、が行なわれる。
【００５３】
なお、上述した比較一致回路４１は、全ての信号がハイレベルのとき、比較一致回路４１の出力端子４１ａから外部にハイレベルの一致信号を出力するように構成されている。これに限らず、全ての信号がローレベルのとき、比較一致回路４１の出力端子４１ａから外部にハイレベルの一致信号を出力するようにしてもよい。
また、上述した比較一致回路４１は、全ての信号が一致したとき、出力端子４１ａからハイレベルの一致信号を出力するようになっているが、これに限らず、全ての信号が一致したとき、出力端子４１ａからローレベルの信号を出力するようにしてもよい。
【００５４】
このようにして、テスト回路部４０が内部に比較一致回路４１を有していることにより、上述した入力された直流信号の確認及び出力された直流信号の確認を、テスト回路部４０内の比較一致回路４１を介して行なうことができる。
【００５５】
第１の実施形態では、半導体装置１のどこのラインの出力端子２３と出力パッド６３間が不良であるかを検査できるが、第２の実施形態では、半導体装置１全体として不良があるか否かの検査ができる。
上記のテスト回路部２０，４０の構成は、何れも半導体基板５に形成されるＬＳＩの回路規模に比較すると無視できる位のトランジスタ数で構成することができるので容易に形成することができる。
【００５６】
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、テスト回路部２０におけるシリアルインターフェース回路３２については、他の構成及び動作のシリアルインターフェース回路を使用することも可能である。さらに、半導体装置１における半導体構成体４及びその上部配線等は、回路規模に応じて複数の上層絶縁膜及び複数の上層配線等を備えていてもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体装置の第１の実施形態の構成を示す概略断面図である。
【図２】本発明の半導体装置における入力端子及び出力端子に関するテスト回路部の構成を示す図である。
【図３】図２のテスト回路部における第１の検査時の各信号の波形を示すタイムチャートである。
【図４】図２のテスト回路部における第２の検査時の各信号の波形を示すタイムチャートである。
【図５】本発明の半導体装置の第２の実施形態における入力端子及び出力端子に関するテスト回路部の構成を示すブロック図である。
【図６】従来の半導体構成体を備えた半導体装置の一例の構成を示す概略断面図である。
【符号の説明】
【００５８】
１：半導体装置
２：ベース板
３：下層配線
４：半導体構成体
５：半導体基板
６ａ：入力側の外部接続用電極
６ｂ：出力側の外部接続用電極
７：封止膜
７ａ：開口部
１０：絶縁層
１１：側面部
１２：上面部
１２ａ：開口部
１３：ビア
１４：上層配線
１５：最上層絶縁膜
１６：最下層絶縁膜
１６ａ：接続パッド部
１７：上層絶縁膜
１７ａ：ビア
１８：貫通スルーホール
２０，４０：テスト回路部
２２：入力端子
２３：出力端子
２５：入力バッファ
２６：出力バッファ
２７：出力バッファに接続される入力バッファ
２８：オア回路
２９：第１のアンド回路
３０：第２のアンド回路
３１：フリップフロップ回路
３２：シリアルインターフェース回路
３３：パラレル／シリアル変換回路
４０：半導体装置
４１：比較一致回路
４１ａ：比較一致回路の出力端子
６２：テスト回路の入力パッド
６３：テスト回路の出力パッド
７０：入力バッファの出力信号
７１：機能ブロックからの信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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