(57)【要約】【課題】三次元半導体であるSGTのリーク電流の増加による消費電力の増大を解決し、SGTの低消費電力を実現する半導体装置を提供すること。【解決手段】第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域と、第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、第二シリコン柱と第三シリコン柱の第一導電型不純物領域が第二シリコン柱と第三シリコン柱の底部から伸びる空乏層領域より大きい。【選択図】図２
2010278302.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の長さが前記第二シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より短いことと、前記第三シリコン柱に形成された第一導電型不純物領域の長さが第三シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項２】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の長さと前記第三シリコン柱に形成された第一導電型不純物領域の長さが前記第二シリコン柱に形成された第二導電型の高濃度不純物領域と第三シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために十分短いことを特徴とする半導体装置。
【請求項３】
前記第二シリコン柱に形成されたドレインである第一導電型不純物領域の長さLdと直径Tdと、第三シリコン柱に形成されたソースである第一導電型不純物領域の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項１に記載の半導体装置。
【数１】
2010278302.tif 000062
【数２】
2010278302.tif 000063
【請求項４】
シリコン基板上に構成された２つの請求項２に記載の半導体装置の間の長さTspaceと、ゲート長Lgと、第二シリコン柱に形成されたドレインである第二導電型の高濃度不純物領域の幅Ljdと、第三シリコン柱に形成されたソースである第二導電型の高濃度不純物領域の幅Ljsと、前記第二シリコン柱に形成された第一導電型不純物領域の長さLdと、第三シリコン柱に形成された第一導電型不純物領域の長さLsが以下の関係式であることを特徴とする請求項２に記載の半導体装置。
【数３】
2010278302.tif 000064
【請求項５】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第三シリコン柱に形成された第一導電型不純物領域の長さが第三シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項６】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第三シリコン柱に形成された第一導電型不純物領域の長さが前記第二シリコン柱に形成された第二導電型の高濃度不純物領域と第三シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために十分短いことを特徴とする半導体装置。
【請求項７】
前記第三シリコン柱に形成されたソースである第一導電型不純物領域の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項５に記載の半導体装置。
【数４】
2010278302.tif 000065
【請求項８】
シリコン基板上に構成された２つの請求項６に記載の半導体装置の間の長さTspaceと、ゲート長Lgと、第二シリコン柱に形成されたドレインである第二導電型の高濃度不純物領域の高さLjdと、第三シリコン柱に形成されたソースである第二導電型の高濃度不純物領域の幅Ljsと、前記第三シリコン柱に形成された第一導電型不純物領域の長さLsが以下の関係式であることを特徴とする請求項６に記載の半導体装置。
【数５】
2010278302.tif 000066
【請求項９】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の長さが第二シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項１０】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の長さが前記第三シリコン柱に形成された第二導電型の高濃度不純物領域と第二シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために十分短いことを特徴とする半導体装置。
【請求項１１】
前記第三シリコン柱に形成されたドレインである第一導電型不純物領域の長さLdと直径Tdが以下の２つの関係式であることを特徴とする請求項９に記載の半導体装置。
【数６】
2010278302.tif 000067
【請求項１２】
シリコン基板上に構成された２つの請求項１０に記載の半導体装置の間の長さTspaceと、ゲート長Lgと、第二シリコン柱に形成されたドレインである第二導電型の高濃度不純物領域の高さLjdと、第三シリコン柱に形成されたソースである第二導電型の高濃度不純物領域の幅Ljsと、前記第二シリコン柱に形成された第一導電型不純物領域の長さLdが以下の関係式であることを特徴とする請求項１０に記載の半導体装置。
【数７】
2010278302.tif 000068
【請求項１３】
前記第一シリコン柱が高抵抗領域であり、前記第二シリコン柱に形成された第一導電型不純物領域が高抵抗領域であり、前記第三シリコン柱の第一導電型不純物領域が高抵抗領域である請求項１から請求項１２のいずれかに記載の半導体装置。
【請求項１４】
前記第一シリコン柱の直径より前記第二シリコン柱に形成された第一導電型不純物領域と前記第三シリコン柱の第一導電型不純物領域の直径が大きい請求項１から請求項１３のいずれかに記載の半導体装置。
【請求項１５】
第一導電型のシリコン基板上に構成された第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の上部に第三シリコン柱が備わり、前記シリコン基板の一部に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第三シリコン柱に形成された第一導電型不純物領域の長さが第三シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項１６】
第一導電型のシリコン基板上に構成された第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の上部に第三シリコン柱が備わり、前記シリコン基板の一部に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第三シリコン柱に形成された第一導電型不純物領域の長さが前記第三シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために十分短いことを特徴とする半導体装置。
【請求項１７】
前記第三シリコン柱に形成されたソースである第一導電型不純物領域の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項１５に記載の半導体装置。
【数８】
2010278302.tif 000069
【請求項１８】
シリコン基板上に構成された２つの請求項１６に記載の半導体装置の間の長さTspaceと、第三シリコン柱に形成されたソースである第二導電型の高濃度不純物領域の幅Ljsと、前記第三シリコン柱に形成された第一導電型不純物領域の長さLsが以下の関係式であることを特徴とする請求項１６に記載の半導体装置。
【数９】
2010278302.tif 000070
【請求項１９】
前記第三シリコン柱に形成されたドレインである第一導電型不純物領域の長さLｄと直径Tｄが以下の２つの関係式であることを特徴とする請求項１５に記載の半導体装置。
【数１０】
2010278302.tif 000071
【請求項２０】
シリコン基板上に構成された２つの請求項１６に記載の半導体装置の間の長さTspaceと、第三シリコン柱に形成されたドレインである第二導電型の高濃度不純物領域の幅Ljdと、前記第三シリコン柱に形成された第一導電型不純物領域の長さLdが以下の関係式であることを特徴とする請求項１６に記載の半導体装置。
【数１１】
2010278302.tif 000072
【請求項２１】
前記第一シリコン柱が高抵抗領域であり、前記シリコン基板に形成された第一導電型不純物領域が高抵抗領域であり、前記第三シリコン柱の第一導電型不純物領域が高抵抗領域である請求項１５から請求項２０のいずれかに記載の半導体装置。
【請求項２２】
前記第一シリコン柱が高抵抗領域かあるいは第一導電型不純物領域であり、前記第二シリコン柱に形成された第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域であり、前記第三シリコン柱の第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域である請求項１から請求項１２のいずれかに記載の半導体装置。
【請求項２３】
前記第一シリコン柱の直径より前記第二シリコン柱に形成された第二導電型不純物領域と前記第三シリコン柱の第二導電型不純物領域の直径が大きい請求項２２に記載の半導体装置。
【請求項２４】
前記第一シリコン柱が高抵抗領域かあるいは第一導電型不純物領域であり、前記シリコン基板に形成された第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域であり、前記第三シリコン柱の第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域である請求項１５から請求項２０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、三次元半導体であるsurrounding gate transistor(SGT)の半導体装置に関する。
【背景技術】
【０００２】
プレーナ型トランジスタによる微細化より、低消費電力で安価、高い情報処理能力を持つマイクロプロセッサや、ＡＳＩＣ、マイコン、安価で大容量なメモリとしてコンピュータや通信、計測機器、自動制御装置、生活機器の広い分野で用いられている。しかし、半導体基板上に平面に形成するプレーナ型トランジスタは平面的に形成される。つまり、ソース、ゲート及びドレインがシリコン基板表面に水平に構成されるのに対して、SGTでは、ソース、ゲート及びドレインがシリコン基板に対して垂直方向に配置されており、ゲートが凸状半導体層を取り囲む構造が形成されている（例えば、非特許文献1、図１４４）。したがって、ＳＧＴはプレーナ型トランジスタに比べて専有面積が大きく縮小される。しかし、このようなＳＧＴでは、ULSIの微細化とともにゲート長が短くなるため、ゲート電極及びソース電極に印加された電圧が０Vでありかつドレイン電極に電圧を印加したときのドレイン電流であるオフリーク電流が大きくなる。
【０００３】
このオフリーク電流を低減するために、ソース及びドレインの構造を凹型にする方法として、例えば非特許文献２、特許文献１等に開示されたものが知られている。
【０００４】
非特許文献２に開示されたような従来のソース、ドレイン構造を有するSGT構造を図１３９及び図１４０に示す。特に図１４０から明らかなように、従来のソース、ドレイン構造は水平方向に平坦な分布を形成している。それに対して、図１４１及び図１４２に示すように、ソース構造を凹型にすることにより、ドレインに電圧を印加時に、従来の構造に比べてソースボディ間のポテンシャル障壁を大きくすることができるために、パンチスルー電圧（punch-through voltage）を大きくすることができる。特に、ソース、ドレインの幅である長さｘを小さくするに伴って、さらにパンチスルー電圧（punch-through voltage）を大きくすることができる。
【０００５】
また、特許文献１にあるように、ソース、ドレイン構造を共に凹型にする構造も考えられている（図１４３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2007-123415号公報
【非特許文献】
【０００７】
【非特許文献１】H.Takato el.al IEEE transaction on electron device vol.38 No.3 March 1991 p573~578
【非特許文献２】西  亮輔  電子情報通信学会論文誌C Vol.J86-C No.2 pp.200-201 2003年2月
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した従来の構造は、ソースの凹型構造においてソース領域が小さいことを目的としている、あるいはソースとドレインが凹型構造であることが求められているが、実際には、ソースとドレインが凹型構造であるだけでなく凹型ソース領域と凹型ドレイン領域により囲まれた領域が大きいことが望ましい。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、SGTのオフリーク電流が増大することに起因して消費電力が増大するという問題を解決するために、ソース及びドレインの形状を凹型にした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
かくして本発明によれば、第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱と前記第三シリコン柱の第一導電型不純物領域が第二シリコン柱と前記第三シリコン柱の底部から伸びる空乏層領域より大きいことを特徴とする半導体装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置の第１の実施形態を示す鳥瞰図である。
【図２】図１の半導体装置のａ−ａ'断面図である。
【図３】図２の半導体装置のｂ−ｂ'断面図である。
【図４】図２の半導体装置のｃ−ｃ'断面図である。
【図５】図２の半導体装置のD―D’断面図である。
【図６】図１の半導体装置のシリコン柱内の空乏層をゲートと凹型ソース拡散層の底部と側面、凹型ドレイン拡散層の底部と側面からそれぞれ伸びる空乏層によって分けて示した図である。
【図７】図１の半導体装置の角度をつけてイオン注入を行い凹型拡散層を形成する方法を示した図である。
【図８】本発明の半導体装置の第２の実施形態を示す鳥瞰図である。
【図９】図８の半導体装置のA―A’断面図である。
【図１０】図９の半導体装置のｂ−ｂ'断面図である。
【図１１】図９の半導体装置のｃ−ｃ'断面図である。
【図１２】図９の半導体装置のD―D’断面図である。
【図１３】図８の半導体装置のシリコン柱内の空乏層をゲートと凹型ソース拡散層の底部と側面、ドレイン拡散層からそれぞれ伸びる空乏層によって分けて示した図である。
【図１４】図８の半導体装置の角度をつけてイオン注入を行い凹型拡散層を形成する方法を示した図である。
【図１５】本発明の半導体装置の第３の実施形態を示す鳥瞰図である。
【図１６】図１５の半導体装置のａ−ａ'断面図である。
【図１７】図１６の半導体装置のｂ−ｂ'断面図である。
【図１８】図１６の半導体装置のｃ−ｃ'断面図である。
【図１９】図１６の半導体装置のｄ−ｄ'断面図である。
【図２０】図１５の半導体装置のシリコン柱内の空乏層をゲートと凹型ソース拡散層の底部と側面、ドレイン拡散層からそれぞれ伸びる空乏層によって分けて示した図である。
【図２１】図１５の半導体装置の角度をつけてイオン注入を行い凹型拡散層を形成する方法を示した図である。
【図２２】図１と図８と図１５の半導体装置についてpunch-through voltateとLs、Lｄの関係を表した図である。
【図２３】図１の半導体装置のLs、LdとLgの関係を表した図である。
【図２４】図１と図８と図１５の半導体装置についてpunch-through voltateとTs、Tｄの関係を表した図である。
【図２５】図１の半導体装置のTs、TdとLgの関係を表した図である。
【図２６】本発明の半導体装置の第４の実施形態を示す鳥瞰図である。
【図２７】図２６の半導体装置のａ−ａ'断面図である。
【図２８】図２７の半導体装置のｂ−ｂ'断面図である。
【図２９】図２７の半導体装置のｃ−ｃ'断面図である。
【図３０】図２７の半導体装置のｄ−ｄ'断面図である。
【図３１】本発明の半導体装置の第５の実施形態を示す鳥瞰図である。
【図３２】図３１の半導体装置のａ−ａ'断面図である。
【図３３】図３２の半導体装置のｂ−ｂ'断面図である。
【図３４】図３２の半導体装置のｃ−ｃ'断面図である。
【図３５】図３２の半導体装置のｄ−ｄ'断面図である。
【図３６】本発明の半導体装置の第６の実施形態を示す鳥瞰図である。
【図３７】図３６の半導体装置のａ−ａ'断面図である。
【図３８】図３７の半導体装置のｂ−ｂ'断面図である。
【図３９】図３７の半導体装置のｃ−ｃ'断面図である。
【図４０】図３７の半導体装置のｄ−ｄ'断面図である。
【図４１】図２６と図３１と図３６の半導体装置についてpunch-through voltateとLs、Lｄの関係を表した図である。
【図４２】図２６と図３１と図３６の半導体装置についてpunch-through voltateとTs、Tｄの関係を表した図である。
【図４３】本発明の半導体装置の第７の実施形態を示す鳥瞰図である。
【図４４】図４３の半導体装置のａ−ａ'断面図である。
【図４５】図４４の半導体装置のｂ−ｂ'断面図である。
【図４６】図４４の半導体装置のｃ−ｃ'断面図である。
【図４７】図４４の半導体装置のｄ−ｄ'断面図である。
【図４８】本発明の半導体装置の第８の実施形態を示す鳥瞰図である。
【図４９】図４８の半導体装置のａ−ａ'断面図である。
【図５０】図４９の半導体装置のｂ−ｂ'断面図である。
【図５１】図４９の半導体装置のｃ−ｃ'断面図である。
【図５２】図４９の半導体装置のｄ−ｄ'断面図である。
【図５３】本発明の半導体装置の第９の実施形態を示す鳥瞰図である。
【図５４】図５３の半導体装置のａ−ａ'断面図である。
【図５５】図５４の半導体装置のｂ−ｂ'断面図である。
【図５６】図５４の半導体装置のｃ−ｃ'断面図である。
【図５７】図５４の半導体装置のｄ−ｄ'断面図である。
【図５８】図４３と図４８と図５３の半導体装置についてpunch-through voltageとTs、Tｄの関係を表した図である。
【図５９】本発明の半導体装置の第１０の実施形態を示す鳥瞰図である。
【図６０】図５９の半導体装置のａ−ａ'断面図である。
【図６１】図６０の半導体装置のｂ−ｂ'断面図である。
【図６２】図６０の半導体装置のｃ−ｃ'断面図である。
【図６３】図６０の半導体装置のｄ−ｄ'断面図である。
【図６４】本発明の半導体装置の第１１の実施形態を示す鳥瞰図である。
【図６５】図６４の半導体装置のａ−ａ'断面図である。
【図６６】図６５の半導体装置のｂ−ｂ'断面図である。
【図６７】図６５の半導体装置のｃ−ｃ'断面図である。
【図６８】図６５の半導体装置のｄ−ｄ'断面図である。
【図６９】本発明の半導体装置の第１２の実施形態を示す鳥瞰図である。
【図７０】図６９の半導体装置のａ−ａ'断面図である。
【図７１】図７０の半導体装置のｂ−ｂ'断面図である。
【図７２】図７０の半導体装置のｃ−ｃ'断面図である。
【図７３】図７０の半導体装置のｄ−ｄ'断面図である。
【図７４】図５９と図６４と図６９の半導体装置についてpunch-through voltageとTs、Tｄの関係を表した図である。
【図７５】本発明の半導体装置の第１３の実施形態を示す鳥瞰図である。
【図７６】図７５の半導体装置のａ−ａ'断面図である。
【図７７】図７６の半導体装置のｂ−ｂ'断面図である。
【図７８】図７６の半導体装置のｃ−ｃ'断面図である。
【図７９】図７５の半導体装置についてpunch-through voltageとLs、Lｄの関係を表した図である。
【図８０】図７５の半導体装置についてpunch-through voltageとTs、Tｄの関係を表した図である。
【図８１】図７５の半導体装置の角度をつけてイオン注入を行い凹型拡散層を形成する方法を示した図である。
【図８２】本発明の半導体装置の第１４の実施形態を示す鳥瞰図である。
【図８３】図８２の半導体装置のａ−ａ'断面図である。
【図８４】図８３の半導体装置のｂ−ｂ'断面図である。
【図８５】図８３の半導体装置のｃ−ｃ'断面図である。
【図８６】図８２の半導体装置についてpunch-through voltageとLs、Lｄの関係を表した図である。
【図８７】図８２の半導体装置についてpunch-through voltageとTs、Tｄの関係を表した図である。
【図８８】本発明の半導体装置の第１５の実施形態を示す鳥瞰図である。
【図８９】図８８の半導体装置のａ−ａ'断面図である。
【図９０】図８９の半導体装置のｂ−ｂ'断面図である。
【図９１】図８９の半導体装置のｃ−ｃ'断面図である。
【図９２】図８８の半導体装置についてpunch-through voltageとLs、Lｄの関係を表した図である。
【図９３】図８８の半導体装置についてpunch-through voltageとTs、Tｄの関係を表した図である。
【図９４】図８８の半導体装置の角度をつけてイオン注入を行い凹型拡散層を形成する方法を示した図である。
【図９５】本発明の半導体装置の第１６の実施形態を示す鳥瞰図である。
【図９６】図９５の半導体装置のａ−ａ'断面図である。
【図９７】図９６の半導体装置のｂ−ｂ'断面図である。
【図９８】図９６の半導体装置のｃ−ｃ'断面図である。
【図９９】図９５の半導体装置についてpunch-through voltageとLs、Lｄの関係を表した図である。
【図１００】図９５の半導体装置についてpunch-through voltageとTs、Tｄの関係を表した図である。
【図１０１】本発明の半導体装置の第１７の実施形態を示す鳥瞰図である。
【図１０２】図１０１の半導体装置のａ−ａ'断面図である。
【図１０３】図１０２の半導体装置のｂ−ｂ'断面図である。
【図１０４】図１０２の半導体装置のｃ−ｃ'断面図である。
【図１０５】図１０２の半導体装置のｄ−ｄ'断面図である。
【図１０６】本発明の半導体装置の第１８の実施形態を示す鳥瞰図である。
【図１０７】図１０６の半導体装置のａ−ａ'断面図である。
【図１０８】図１０７の半導体装置のｂ−ｂ'である。
【図１０９】図１０７の半導体装置のｃ−ｃ'断面図である。
【図１１０】図１０７の半導体装置のｄ−ｄ'断面図である。
【図１１１】本発明の半導体装置の第１９の実施形態を示す鳥瞰図である。
【図１１２】図１１１の半導体装置のａ−ａ'断面図である。
【図１１３】図１１２の半導体装置のｂ−ｂ'断面図である。
【図１１４】図１１２の半導体装置のｃ−ｃ'断面図である。
【図１１５】図１１２の半導体装置のｄ−ｄ'断面図である。
【図１１６】本発明の半導体装置の第２０の実施形態を示す鳥瞰図である。
【図１１７】図１１６の半導体装置のａ−ａ'断面図である。
【図１１８】図１１７の半導体装置のｂ−ｂ'断面図である。
【図１１９】図１１７の半導体装置のｃ−ｃ'断面図である。
【図１２０】図１１７の半導体装置のｄ−ｄ'断面図である。
【図１２１】本発明の半導体装置の第２１の実施形態を示す鳥瞰図である。
【図１２２】図１２１の半導体装置のａ−ａ'断面図である。
【図１２３】図１２２の半導体装置のｂ−ｂ'断面図である。
【図１２４】図１２２の半導体装置のｃ−ｃ'断面図である。
【図１２５】図１２２の半導体装置のｄ−ｄ'断面図である。
【図１２６】本発明の半導体装置の第２２の実施形態を示す鳥瞰図である。
【図１２７】図１２６の半導体装置のａ−ａ'断面図である。
【図１２８】図１２７の半導体装置のｂ−ｂ'断面図である。
【図１２９】図１２７の半導体装置のｃ−ｃ'断面図である。
【図１３０】図１２７の半導体装置のｄ−ｄ'断面図である。
【図１３１】本発明の半導体装置の第２３の実施形態を示す鳥瞰図である。
【図１３２】図１３１の半導体装置のａ−ａ'断面図である。
【図１３３】図１３２の半導体装置のｂ−ｂ'断面図である。
【図１３４】図１３２の半導体装置のｃ−ｃ'断面図である。
【図１３５】本発明の半導体装置の第２４の実施形態を示す鳥瞰図である。
【図１３６】図１３５の半導体装置のａ−ａ'断面図である。
【図１３７】図１３６の半導体装置のｂ−ｂ'断面図である。
【図１３８】図１３６の半導体装置のｃ−ｃ'断面図である。
【図１３９】従来技術に係るＳＧＴの構造を示す図である。
【図１４０】従来技術に係るＳＧＴの構造を示す図である。
【図１４１】従来技術に係るＳＧＴの構造を示す図である。
【図１４２】従来技術に係るＳＧＴの構造を示す図である。
【図１４３】従来技術に係るＳＧＴの構造を示す図である。
【図１４４】従来技術に係るＳＧＴの構造を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の半導体装置を、図面を参照して詳細に説明する。
【００１３】
（実施の形態１）  半導体装置  
図１は、本発明の実施の形態１に係る半導体装置を示す概略鳥瞰図である。図２は、図１のカットラインａ−ａ'に沿った概略断面図である。図３は、図２のカットラインｂ−ｂ'に沿った概略断面図である。図４は、図２のカットラインｃ−ｃ'に沿った概略断面図である。図５は、図２のカットラインｄ−ｄ'に沿った概略断面図である。
【００１４】
本実施の形態に係る半導体装置は、第一導電型の第三シリコン柱８３０と、その側面を囲む第一絶縁体３１０と、その第一絶縁体３１０を囲むゲート２１０と、第三シリコン柱８３０の下部に設けられた第一シリコン柱８１０と、第三シリコン柱８３０の上部に設けられた第二シリコン柱８２０と、第一シリコン柱８１０の第三シリコン柱８３０との接触面を除く面に形成された第二導電型の高濃度不純物領域６１０（すなわち凹型ドレイン拡散層６１０）と、前記第一シリコン柱８１０に形成された第二導電型の高濃度不純物領域６１０に囲まれた第一導電型不純物領域５１０と、前記第二シリコン柱８２０の第三シリコン柱８３０との接触面を除く面に形成された第二導電型の高濃度不純物領域７１０（すなわち凹型ソース拡散層７１０）と、前記第二シリコン柱８２０に形成された第二導電型の高濃度不純物領域７１０に囲まれた第一導電型不純物領域５２０と、を含む。
【００１５】
この構成では、円柱状の形状を有する第一シリコン柱８１０に形成された不純物領域５１０は、その上面を除く外周面が、コ字状の断面形状を有するドレイン拡散層６１０の内面によって覆われている。同様に、円柱状の形状を有する第二シリコン柱８２０に形成された不純物領域５２０は、その下面を除く外周面が、コ字状の断面形状を有するソース拡散層７１０の内面によって覆われている。
【００１６】
本実施の形態では、パンチスルー電圧（punch-through voltage）を大きくするために、第二シリコン柱８１０に形成された第一導電型不純物領域５１０、及び、第二シリコン柱８２０に形成された第一導電型不純物領域５２０が、それぞれ、大きな領域を持つことが望ましい。言い換えれば、第一導電型不純物領域５１０の直径Td及び高さLd、並びに、第一導電型不純物領域５２０の直径Ts及び高さLsが、ともに十分大きいことが望ましい。
【００１７】
具体例として、ゲート２１０の長さが１００nm、ゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nm、不純物領域５１０の直径Td及び不純物領域５２０の直径Tsがともに８０nmである場合を考える。このような構造のシミュレーション結果として、図２２にパンチスルー電圧の構造依存性を示す。
【００１８】
図２２の縦軸Ｖptはパンチスルー電圧を示す。ここで、パンチスルー電圧は、ゲート電極及びソース電極に印加する電圧が０Vであってドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。図２２の横軸は、不純物領域５１０の高さLd及び不純物領域５２０の高さLsを示す。よって、図２２は、不純物領域５１０の高さLd及び不純物領域５２０の高さLsを変化させたときにパンチスルー電圧がどのように変化するか、すなわち、Ld及びLsに対するパンチスルー電圧の依存性を示す。なお、図２２において、折れ線２２０１が本実施の形態に係る半導体装置についてのシミュレーション結果を示し、折れ線２２０２及び２２０３は、それぞれ、後述する実施の形態２及び３に係る半導体装置についてのシミュレーション結果を示す。また、点２２００は、図１２３及び図１２４に示したような従来技術に係るＳＧＴ（すなわち、水平方向に平坦なソース拡散層及びドレイン拡散層を有するＳＧＴ）についてのシミュレーション結果を示す。
【００１９】
図２２に示したシミュレーション結果によれば、従来技術に係るＳＧＴ（点２２００）に比べて、本実施の形態に係る半導体装置（折れ線２２０１）では、Ls、Ldが0以外のどの値であってもパンチスルー電圧が大きくなっている。すなわち、本実施の形態に係る半導体装置は、従来技術に係るＳＧＴに比べて、オフリーク電流が小さいSGT構造を有していることがわかる。
【００２０】
図２３は、本実施の形態に係る半導体装置におけるLs及びLdのゲート長Lgに対する依存性を示す図である。なお、図２３において、複数の縦線により表現された領域Ａは、Ｓ値が９０mV/dec以下である領域に相当する。ここで、Ｓ値とは、ドレイン電圧一定で、ドレイン電流を一桁変化させるサブシュレッショルド領域でのゲート電圧値である。
【００２１】
図２３から明らかなように、Ls=Ld=0である従来技術に係るＳＧＴ（水平方向に平坦なソース、ドレインSGT構造を有する）においては、S値が９０mＶ/dec以下である領域はゲート長Lg=102nm以上である必要がある。それに対して、本実施の形態に係る半導体装置においては、例えばLs及びLdが50nm以上であれば、Ｓ値が９０mV/dec以下となるためには、ゲート長Lg=94nm以上であればよい。
【００２２】
図２４は、本実施の形態に係る半導体装置におけるパンチスルー電圧のTs及びTdに対する依存性を、従来技術に係るＳＧＴと比較して示す図である。図２４において、縦軸がパンチスルー電圧を示し、横軸が、不純物領域５１０の直径Td及び不純物領域５２０の直系Tsを示す。なお、図２４において、折れ線２４０１が本実施の形態に係る半導体装置についてのシミュレーション結果を示し、折れ線２４０２及び２４０３は、それぞれ、後述する実施の形態２及び３に係る半導体装置についてのシミュレーション結果を示す。また、点２４００は、図１２３及び図１２４に示したような従来技術に係るＳＧＴ（すなわち、水平方向に平坦なソース拡散層及びドレイン拡散層を有するＳＧＴ）についてのシミュレーション結果を示す。
【００２３】
図２４から明らかなように、本実施の形態に係る半導体装置では、Ts、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっている。すなわち、本実施の形態に係る半導体装置（折れ線２４０１）は、従来技術に係るＳＧＴ（点２４００）に比べて、オフリーク電流が小さいSGT構造を有していることがわかる。
【００２４】
図２５は、本実施の形態に係る半導体装置におけるTd及びTsのゲート長Lgに対する依存性を示す。なお、図２５において、複数の縦線により表現された領域Ｂは、Ｓ値が９０mV/dec以下である領域に相当する。
【００２５】
図２５から明らかなように、Ts=Td=0である従来技術に係るＳＧＴ（水平方向に平坦なソース、ドレインSGT構造を有する）においては、S値が９０mＶ/dec以下である領域はゲート長Lg=107nm以上である必要がある。それに対して、本実施の形態に係る半導体装置においては、例えばLs及びLdが80nm以上であれば、Ｓ値が９０mV/decとなるためには、ゲート長Lg=94nm以上であればよい。
【００２６】
次に、不純物領域５１０の直径Td及び高さLd、並びに、不純物領域５２０の直径Ts及び高さLSについての好ましい値を示すために、図６に示す構造を考える。完全空乏型SGTの場合、シリコン柱内の空乏層は、ゲートから伸びる空乏層２２７０と、凹型ソース拡散層の底部から伸びる空乏層２２３０と、凹型ソース拡散層の側面から伸びる空乏層２２４０と、凹型ドレイン拡散層の底部から伸びる拡散層２２１０と、凹ドレイン拡散層の側面から伸びる空乏層２２２０と、によって分けられる。印加電圧０V時の凹型ソース拡散層の底部の拡散層から伸びる空乏層２２３０の幅はTｓ/4であるので、凹型ソース拡散層の底部の拡散層から伸びる空乏層２２３０と凹型ドレイン拡散層から伸びる空乏層２２１０，２２２０との接触によるパンチスルーを抑制するために、Lｓは空乏層幅Tｓ/4より大きいことが必須である。つまり、以下の式（１−１）を満たすことが必須である。
【数１】
2010278302.tif 000003
【００２７】
同様に、印加電圧０V時の凹型ドレイン拡散層の底部の拡散層から伸びる空乏層２２２０の幅はTd/4であるので、凹型ドレイン拡散層の底部の拡散層から伸びる空乏層２２１０と凹型ソース拡散層２２３０，２２４０から延びる空乏層との接触によるパンチスルーを抑制するために、Ldは空乏層幅Td/4より大きいことが必須である。つまり、以下の式（１−２）を満たすことが必須である。
【数２】
2010278302.tif 000004
【００２８】
さらに、図２に示す凹型拡散層SGT構造を作成するためには図７に示すように角度をつけてイオン注入を行い凹型拡散層を形成する必要がある。このとき、例えばNMOSFETにAs+を注入する場合、隣り合うNMOSFETのシリコン柱がイオン注入を妨げることが考えられる。よって、第一導電型不純物領域５１０の直径であるTdと高さLdと、第一導電型不純物領域５２０の直径であるTsと高さLsと、ゲート長Lgと、第二導電型の高濃度不純物領域６１０の幅Ljdと、第二導電型の高濃度不純物領域６２０の幅Ljsと、隣り合うSGTのシリコン柱の幅Tspaceが以下の式（１−３）を満たすことが必須である。
【数３】
2010278302.tif 000005
【００２９】
したがって、（１−３）よりLs+Ldは以下の関係式（１−４）を満たす必要がある。
【数４】
2010278302.tif 000006
【００３０】
（実施の形態２）  半導体装置
実施の形態１の前記第一シリコン柱８１０に形成された第一導電型不純物領域５１０が前記第一シリコン柱８１０に形成された第二導電型高濃度不純物領域６１０と同じ第二導電型高濃度不純物領域のときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図８に示す。図９は図８のカットラインａ−ａ'における概略断面図であり、図１０は図９のカットラインｂ−ｂ'における概略断面図であり、図１１は図９のカットラインｃ−ｃ'における概略断面図であり、図１２は図９のカットラインｄ−ｄ'における概略断面図である。
【００３１】
本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる第一導電型不純物領域５２０が大きな領域を持つことが望ましい。いいかれれば第一導電型不純物領域５２０の直径であるTsと高さLsが十分大きいことが望ましい。
【００３２】
具体的にはゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図２２にpunch-through voltageの構造依存性を示す。図２２の縦軸にあるパンチスルー電圧（Ｖpt）は、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのLｓ依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点２２００により示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線２２０２）では、Lsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００３３】
図２４は、凹型ソース拡散層形状をかえたときのTｓ、Td依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点２４００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線２４０２）では、Tsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００３４】
このLsについて図１３に示す構造を考える。完全空乏型SGTの場合、シリコン柱内の空乏層はゲートと凹型ソース拡散層の底部と側面、ドレイン拡散層からそれぞれ伸びる空乏層によって分けられる。印加電圧０V時の凹型ソース拡散層の底部の拡散層から伸びる空乏層２２３０の幅はTｓ/4であるので、凹型ソース拡散層の底部の拡散層から伸びる空乏層２２３０とドレイン拡散層から伸びる空乏層２２５０の接触によるパンチスルーを抑制するために、Lｓは空乏層幅Tｓ/4より大きい事が必須である。つまり、以下の式（２−１）を満たすことが必須である。
【数５】
2010278302.tif 000007
【００３５】
さらに、図９に示す凹型拡散層SGT構造を作成するためには図１４に示すように角度をつけてイオン注入を行い凹型拡散層を形成する必要がある。このとき、例えばNMOSFETにAs+を注入する場合、隣り合うNMOSFETのシリコン柱がイオン注入を妨げることが考えられる。よって、第一導電型不純物領域５１０の直径であるTsと高さLsと、ゲート長Lgと、第二導電型の高濃度不純物領域６１０の幅Ljdと、第二導電型の高濃度不純物領域６２０の幅Ljsと、隣り合うSGTのシリコン柱の幅Tspaceが以下の式（２−２）を満たすことが必須である。
【数６】
2010278302.tif 000008
【００３６】
したがって、（２−２）よりLsは以下の関係式（２−３）を満たす必要がある。
【数７】
2010278302.tif 000009
【００３７】
（実施の形態３）  半導体装置
実施の形態１の前記第二シリコン柱８２０に形成された第一導電型不純物領域５２０が前記第二シリコン柱８２０に形成された第二導電型高濃度不純物領域７１０と同じ第二導電型高濃度不純物領域のときの本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１５に示す。図１６は図１５のカットラインａ−ａ'における概略断面図であり、図１７は図１６のカットラインｂ−ｂ'における概略断面図であり、図１８は図１６のカットラインｃ−ｃ'における概略断面図であり、図１９は図１６のカットラインｄ−ｄ'における概略断面図である。
【００３８】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる第一導電型不純物領域５１０が大きな領域を持つことが望ましい。いいかれれば、第一導電型不純物領域５１０の直径であるTdと高さLdが十分大きいことが望ましい。
【００３９】
具体的にはゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図２２にパンチスルー電圧の構造依存性を示す。図２２の縦軸にあるパンチスルー電圧は、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ドレイン拡散層の形状をかえたときのLd依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点２２００により示す従来技術に係るＳＧＴ構造)に比べて、凹型ドレイン拡散層SGT構造では、Ldが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００４０】
図２４は、凹型ドレイン拡散層形状をかえたときのTd依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点２４００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ドレイン拡散層SGT構造では、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００４１】
このLsについて図２０に示す構造を考える。完全空乏型SGTの場合、シリコン柱内の空乏層はゲートとソース拡散層、凹型ドレイン拡散層の底部と側面からそれぞれ伸びる空乏層によって分けられる。印加電圧０V時の凹型ドレイン拡散層の底部の拡散層から伸びる空乏層２２１０の幅はTｄ/4であるので、凹型ドレイン拡散層の底部の拡散層から伸びる空乏層２２１０とソース拡散層から伸びる空乏層２２５０の接触によるパンチスルーを抑制するために、Lｄは空乏層幅Tｄ/4より大きい事が必須である。つまり、以下の式（３−１）を満たすことが必須である。
【数８】
2010278302.tif 000010
【００４２】
さらに、図１６に示す凹型拡散層SGT構造を作成するためには図２１に示すように角度をつけてイオン注入を行い凹型拡散層を形成する必要がある。このとき、例えばNMOSFETにAs+を注入する場合、隣り合うNMOSFETのシリコン柱がイオン注入を妨げることが考えられる。よって、第一導電型不純物領域６１０の直径であるTdと高さLdと、ゲート長Lgと、第二導電型の高濃度不純物領域６１０の幅Ljdと、第二導電型の高濃度不純物領域６２０の幅Ljsと、隣り合うSGTのシリコン柱の幅Tspaceが以下の式（３−２）を満たすことが必須である。
【数９】
2010278302.tif 000011
【００４３】
したがって、（３−２）よりLdは以下の関係式（３−３）を満たす必要がある。
【数１０】
2010278302.tif 000012
【００４４】
（実施の形態４）  半導体装置  
実施の形態１の第三シリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、第一シリコン柱８１０に形成された第一導電型不純物領域が高抵抗領域であり、シリコン柱８２０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図２６に示す。図２７は図２６のカットラインａ−ａ'における概略断面図であり、図２８は図２７のカットラインｂ−ｂ'における概略断面図であり、図２９は図２７のカットラインｃ−ｃ'における概略断面図であり、図３０は図２７のカットラインｄ−ｄ'における概略断面図である。本実施の形態の半導体装置についてもpunch-through voltageを大きくするために、第一シリコン柱８１０に備わる高抵抗領域１０１０と第二シリコン柱８２０に備わる高抵抗領域１０２０がそれぞれ大きな領域を持つことが望ましい。いいかれれば高抵抗領域１０１０の直径であるTdと高さLdと高抵抗領域１０２０の直径であるTsと高さLsが十分大きいことが望ましい。
【００４５】
具体的にはゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８４０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図４１にパンチスルー電圧の構造依存性を示す。図４１の縦軸にあるパンチスルー電圧Ｖptは、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのLｓ、Ld依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点４１００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線４１０１）では、Ls、Ldが0以外のどの値であっても、パンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。図１７には、Ld、Lsのゲート長Lg依存性を示す。
【００４６】
図４２に縦軸がパンチスルー電圧であり横軸に凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのTｓ、Td依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点４２００により示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線４２０１）では、Ts、Tdが0以外のどの値であっても、パンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００４７】
本実施の形態においても、実施の形態１と同様に、パンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数１１】
2010278302.tif 000013
【数１２】
2010278302.tif 000014
【００４８】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（４−３）を満たすことが必須である。
【数１３】
2010278302.tif 000015
【００４９】
（実施の形態５）  半導体装置  
実施の形態２のシリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、シリコン柱８２０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図３１に示す。図３２は図３１のカットラインａ−ａ'における概略断面図であり、図３３は図３２のカットラインｂ−ｂ'における概略断面図であり、図３４は図３２のカットラインｃ−ｃ'における概略断面図であり、図３５は図３２のカットラインｄ−ｄ'における概略断面図である。本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる高抵抗領域５２０が大きな領域を持つことが望ましい。いいかれれば、Ts,Lsが十分大きいことが望ましい。
【００５０】
具体的にはゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図４１にパンチスルー電圧の構造依存性を示す。図４１の縦軸にあるパンチスルー電圧Ｖptは、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのLｓ依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点４１００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線４１０２）では、Lsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００５１】
図４２は、凹型ソース拡散層形状をかえたときのTｓ、Td依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点４２００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線４２０２）では、Tsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００５２】
本実施の形態においても、実施の形態２と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数１４】
2010278302.tif 000016
【００５３】
さらに、本実施の形態においても、実施の形態２と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（５−２）を満たすことが必須である。
【数１５】
2010278302.tif 000017
【００５４】
（実施の形態６）  半導体装置  
実施の形態３のシリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、シリコン柱８１０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図に示す。図３６は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図３７は図３６のカットラインａ−ａ'における概略断面図であり、図３８は図３７のカットラインｂ−ｂ'における概略断面図であり、図３９は図３７のカットラインｃ−ｃ'における概略断面図であり、図４０は図３７のカットラインｄ−ｄ'における概略断面図である。本実施の形態の半導体装置は、第一導電型の第三シリコン柱８４０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記第三シリコン柱８４０の下部に第一シリコン柱８１０、上部に第二シリコン柱８２０が備わり、前記第一シリコン柱８１０に形成された第二導電型の高濃度不純物領域６１０と、第二導電型の高濃度不純物領域６１０に囲まれた高抵抗領域１０１０と、前記第二シリコン柱８２０に形成された第二導電型の高濃度不純物領域７１０からなる。
【００５５】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる高抵抗領域１０１０が大きな領域を持つことが望ましい。いいかれれば、Td,Ldが十分大きいことが望ましい。
【００５６】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８４０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図４１にパンチスルー電圧の構造依存性を示す。図４１の縦軸にあるパンチスルー電圧Ｖptは、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ドレイン拡散層の形状をかえたときのLd依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点４１００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ドレイン拡散層SGT構造（折れ線４１０３）では、Ldが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００５７】
図４２は、凹型ドレイン拡散層形状をかえたときのTd依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点４２００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ドレイン拡散層SGT構造（折れ線４２０３）では、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００５８】
本実施の形態においても、実施の形態３と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数１６】
2010278302.tif 000018
【００５９】
さらに、本実施の形態においても、実施の形態３と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（６−２）を満たすことが必須である。
【数１７】
2010278302.tif 000019
【００６０】
（実施の形態７）  半導体装置  
図４３は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図４４は図４３のカットラインａ−ａ'における概略断面図であり、図４５は図４４のカットラインｂ−ｂ'における概略断面図であり、図４６は図４４のカットラインｃ−ｃ'における概略断面図であり、図４７は図４４のカットラインｄ−ｄ'における概略断面図である。本実施の形態の半導体装置は、第一導電型の第一シリコン柱８３０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記第三シリコン柱８３０の下部に第三シリコン柱８３０より一部の直径が大きい第一シリコン柱８１０、上部に第三シリコン柱８３０より一部の直径が大きい第二シリコン柱８２０が備わり、前記第一シリコン柱８１０の第三シリコン柱８３０との接触面を除く面に形成された第二導電型の高濃度不純物領域６１０と、前記第一シリコン柱８１０に形成された第二導電型の高濃度不純物領域６１０に囲まれた第一導電型不純物領域５１０と、前記第二シリコン柱８２０の第三シリコン柱８３０との接触面を除く面に形成された第二導電型の高濃度不純物領域７１０と、前記第二シリコン柱８２０に形成された第二導電型の高濃度不純物領域７１０に囲まれた第一導電型不純物領域５２０からなる。
【００６１】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる第一導電型不純物領域５１０と第二シリコン柱８２０に備わる第一導電型不純物領域５２０がそれぞれ大きな領域を持つことが望ましい。いいかれれば、第一導電型不純物領域５１０の直径であるTdと高さLdと第一導電型不純物領域５２０の直径であるTsと高さLsが十分大きいことが望ましい。
【００６２】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図５８に凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのTｓ、Td依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点５８００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線５８０１）では、Ts、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００６３】
本実施の形態においても、実施の形態１と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数１８】
2010278302.tif 000020
【数１９】
2010278302.tif 000021
【００６４】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（７−３）を満たすことが必須である。
【数２０】
2010278302.tif 000022
【００６５】
（実施の形態８）  半導体装置  
図４８は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図４９は図４８のカットラインａ−ａ'における概略断面図であり、図５０は図４８のカットラインｂ−ｂ'における概略断面図であり、図５１は図４８のカットラインｃ−ｃ'における概略断面図であり、図５２は図４８のカットラインｄ−ｄ'における概略断面図である。本実施の形態の半導体装置は、第一導電型の第三シリコン柱８３０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記第三シリコン柱８３０の下部に第三シリコン柱８３０より一部の直径が大きい第一シリコン柱８１０、上部に第三シリコン柱８３０より一部の直径が大きい第二シリコン柱８２０が備わり、前記第一シリコン柱８１０に形成された第二導電型の高濃度不純物領域６１０と、前記第二シリコン柱８２０の第三シリコン柱８３０との接触面を除く面に形成された第二導電型の高濃度不純物領域７１０と、前記第三シリコン柱８２０に形成された第二導電型の高濃度不純物領域７１０に囲まれた第一導電型不純物領域５２０からなる。
【００６６】
本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる第一導電型不純物領域５２０が大きな領域を持つことが望ましい。いいかれれば、第一導電型不純物領域５２０の直径であるTsと高さLsが十分大きいことが望ましい。
【００６７】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第１シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図５８に凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのTｓ、Td依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点５８００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線５８０２）では、Ts、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００６８】
本実施の形態においても、実施の形態２と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数２１】
2010278302.tif 000023
【００６９】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（８−２）を満たすことが必須である。
【数２２】
2010278302.tif 000024
【００７０】
（実施の形態９）  半導体装置
図５３は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図５４は図５３のカットラインａ−ａ'における概略断面図であり、図５５は図５４のカットラインｂ−ｂ'における概略断面図であり、図５６は図５４のカットラインｃ−ｃ'における概略断面図であり、図５７は図５４のカットラインｄ−ｄ'における概略断面図である。本実施の形態の半導体装置は、第一導電型の第三シリコン柱８３０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記第三シリコン柱８３０の下部に第三シリコン柱８３０より一部の直径が大きい第一シリコン柱８１０、上部に第三シリコン柱８３０より一部の直径が大きい第二シリコン柱８２０が備わり、前記第一シリコン柱８１０の第三シリコン柱８３０との接触面を除く面に形成された第二導電型の高濃度不純物領域６１０と、前記第二シリコン柱８３０に形成された第二導電型の高濃度不純物領域６１０に囲まれた第一導電型不純物領域５１０と、前記第三シリコン柱８２０に形成された第二導電型の高濃度不純物領域７１０からなる。
【００７１】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる第一導電型不純物領域５１０が大きな領域を持つことが望ましい。いいかれれば、第一導電型不純物領域５１０の直径であるTdと高さLdが十分大きいことが望ましい。
【００７２】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図５８に凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのTd依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点５８００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線５８０３）では、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００７３】
本実施の形態においても、実施の形態３と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数２３】
2010278302.tif 000025
【００７４】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（９−２）を満たすことが必須である。
【数２４】
2010278302.tif 000026
【００７５】
（実施の形態１０）  半導体装置  
実施の形態７のシリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、シリコン柱８１０に形成された第一導電型不純物領域が高抵抗領域であり、シリコン柱８２０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図５９に示す。図６０は図５９のカットラインａ−ａ'における概略断面図であり、図６１は図６０のカットラインｂ−ｂ'における概略断面図であり、図６２は図６０のカットラインｃ−ｃ'における概略断面図であり、図６３は図６０のカットラインｄ−ｄ'における概略断面図である。本実施の形態の半導体装置についても、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる高抵抗領域１０１０と第二シリコン柱８２０に備わる高抵抗領域１０２０がそれぞれ大きな領域を持つことが望ましい。いいかれれば、高抵抗領域１０１０の直径であるTdと高さLdと高抵抗領域１０２０の直径であるTsと高さLsが十分大きいことが望ましい。
【００７６】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図７４に凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのTｓ、Td依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点７４００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線７４０１）では、Ts、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００７７】
本実施の形態においても、実施の形態１と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数２５】
2010278302.tif 000027
【数２６】
2010278302.tif 000028
【００７８】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１０−３）を満たすことが必須である。
【数２７】
2010278302.tif 000029
【００７９】
（実施の形態１１）  半導体装置  
実施の形態８のシリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、シリコン柱８２０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図６４に示す。図６５は図６４のカットラインａ−ａ'における概略断面図であり、図６６は図６５のカットラインｂ−ｂ'における概略断面図であり、図６７は図６５のカットラインｃ−ｃ'における概略断面図であり、図６８は図６５のカットラインｄ−ｄ'における概略断面図である。本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる高抵抗領域１０２０が大きな領域を持つことが望ましい。いいかれれば、Ts,Lsが十分大きいことが望ましい。
【００８０】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図７４に凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのTｓ、Td依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点７４００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線７４０２）では、Ts、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００８１】
本実施の形態においても、実施の形態２と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数２８】
2010278302.tif 000030
【００８２】
さらに、本実施例においても実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１１−２）を満たすことが必須である。
【数２９】
2010278302.tif 000031
【００８３】
（実施の形態１２）  半導体装置  
実施の形態９のシリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、シリコン柱８１０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図６９に示す。図７０は図６９のカットラインａ−ａ'における概略断面図であり、図７１は図７０のカットラインｂ−ｂ'における概略断面図であり、図７２は図７０のカットラインｃ−ｃ'における概略断面図であり、図７３は図７０のカットラインｄ−ｄ'における概略断面図である。
【００８４】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる高抵抗領域１０１０が大きな領域を持つことが望ましい。いいかれれば、高抵抗領域１０１０の直径であるTdと高さLdが十分大きいことが望ましい。
【００８５】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図７４に凹型ソース拡散層あるいは凹型ドレイン拡散層の形状をかえたときのTd依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点７４００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソースドレイン拡散層SGT構造（折れ線７４０３）では、Tdが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００８６】
本実施の形態においても、実施の形態３と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数３０】
2010278302.tif 000032
【００８７】
さらに、本実施の形態においても、実施の形態３と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１２−２）を満たすことが必須である。
【数３１】
2010278302.tif 000033
【００８８】
（実施の形態１３）  半導体装置
図７５は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図７６は図７５のカットラインａ−ａ'における概略断面図であり、図７７は図７６のカットラインｂ−ｂ'における概略断面図であり、図７８は図７６のカットラインｃ−ｃ'における概略断面図である。第一導電型のシリコン基板１００上に構成された第一導電型の第一シリコン柱８１０と、その側面を囲む第一の絶縁体３１０とその絶縁体を囲むゲート２１０があり、前記第一シリコン柱８１０の上部に第二シリコン柱８２０が備わり、前記シリコン基板１００の一部に形成された第二導電型の高濃度不純物領域６１０と、前記第二シリコン柱の第三シリコン柱との接触面の一部を除く面に形成された第二導電型の高濃度不純物領域７１０と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域５２０からなる。
【００８９】
本実施例ではパンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる第一導電型不純物領域５２０が大きな領域を持つことが望ましい。いいかれれば第一導電型不純物領域５２０の直径であるTsと高さLsが十分大きいことが望ましい。
【００９０】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図７９にパンチスルー電圧の構造依存性を示す。図７９の縦軸にあるパンチスルー電圧Ｖptは、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ソース拡散層の形状をかえたときのLs依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点７９００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線７９０１）では、Ldが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００９１】
図８０は、凹型ソース拡散層形状をかえたときのTs依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点８０００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線８００１）では、Tsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００９２】
このとき、本実施例においても実施の形態１と同様にパンチスルーを抑制するために、Lsは空乏層幅Ts/4より大きい事が望ましい。つまり、以下の式（１３−１）を満たすことが望ましい。
【数３２】
2010278302.tif 000034
【００９３】
さらに、図７５に示す凹型拡散層SGT構造を作成するためには図８１に示すように角度をつけてイオン注入を行い凹型拡散層を形成する必要がある。このとき、例えばNMOSFETにAs+を注入する場合、隣り合うNMOSFETのシリコン柱がイオン注入を妨げることが考えられる。よって、第一導電型不純物領域６１０の高さLｓと、ゲート長Lgと、第二導電型の高濃度不純物領域６２０の幅Ljsと、隣り合うSGTのシリコン柱の幅Tspaceが以下の式（１３−２）を満たすことが必須である。
【数３３】
2010278302.tif 000035
【００９４】
したがって、（１３−２）よりLsは以下の関係式（１３−３）を満たす必要がある。
【数３４】
2010278302.tif 000036
【００９５】
（実施の形態１４）  半導体装置
実施の形態の第三シリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、第二シリコン柱８２０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図８２に示す。図８３は図８２のカットラインａ−ａ'における概略断面図であり、図８３は図８２のカットラインｂ−ｂ'における概略断面図であり、図８４は図８２のカットラインｃ−ｃ'における概略断面図であり、図８５は図８２のカットラインｄ−ｄ'における概略断面図である。
【００９６】
本実施例ではpunch-through voltageを大きくするために、第二シリコン柱８２０に備わる高抵抗領域１０２０が大きな領域を持つことが望ましい。いいかれれば高抵抗領域１０２０の直径であるTsと高さLsが十分大きいことが望ましい。
【００９７】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第一シリコン柱８１０の直径が１００nm、第二シリコン柱８２０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図８６にパンチスルー電圧の構造依存性を示す。図８６の縦軸にあるパンチスルー電圧Ｖptは、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ソース拡散層の形状をかえたときのLs依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点８６００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線８６０１）では、Ldが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００９８】
図８７、凹型ソース拡散層形状をかえたときのTs依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点８７００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線８７０１）では、Tsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【００９９】
本実施例においても実施の形態１３と同様にpunch-through voltageを大きくするためには以下の関係式を満たすことが望ましい。
【数３５】
2010278302.tif 000037
【０１００】
さらに、本実施例においても実施の形態３と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１４−２）を満たすことが必須である。
【数３６】
2010278302.tif 000038
【０１０１】
（実施の形態１５）  半導体装置
図８８は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図８９は図８８のカットラインａ−ａ'における概略断面図であり、図９０は図８９のカットラインｂ−ｂ'における概略断面図であり、図９１は図８９のカットラインｃ−ｃ'における概略断面図である。第一導電型のシリコン基板１００上に構成された第一導電型の第四シリコン柱８４０と、その側面を囲む第一の絶縁体３１０とその絶縁体を囲むゲート２１０があり、前記第四シリコン柱８４０の上部に第一シリコン柱８１０が備わり、前記シリコン基板１００の一部に形成された第二導電型の高濃度不純物領域７１０と、前記第一シリコン柱の第四シリコン柱との接触面の一部を除く面に形成された第二導電型の高濃度不純物領域６１０と、前記第一シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域５２０からなる。
【０１０２】
本実施例ではパンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる第一導電型不純物領域５１０が大きな領域を持つことが望ましい。いいかれれば第一導電型不純物領域５１０の直径であるTsと高さLsが十分大きいことが望ましい。
【０１０３】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第四シリコン柱８４０の直径が１００nm、第一シリコン柱８１０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図９２にパンチスルー電圧の構造依存性を示す。図９２の縦軸にあるパンチスルー電圧Ｖptは、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ソース拡散層の形状をかえたときのLs依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点９２００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線９２０１）では、Ldが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【０１０４】
図９３は、凹型ソース拡散層形状をかえたときのTs依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点９３００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線９３０１）では、Tsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【０１０５】
このとき、本実施例においても実施の形態１と同様にパンチスルーを抑制するために、Lsは空乏層幅Ts/4より大きい事が望ましい。つまり、以下の式（１５−１）を満たすことが望ましい。
【数３７】
2010278302.tif 000039
【０１０６】
さらに、図８８に示す凹型拡散層SGT構造を作成するためには図９４に示すように角度をつけてイオン注入を行い凹型拡散層を形成する必要がある。このとき、例えばNMOSFETにAs+を注入する場合、隣り合うNMOSFETのシリコン柱がイオン注入を妨げることが考えられる。よって、第一導電型不純物領域５１０の高さLｄと、ゲート長Lgと、第二導電型の高濃度不純物領域６１０の幅Ljsと、隣り合うSGTのシリコン柱の幅Tspaceが以下の式（１５−２）を満たすことが必須である。
【数３８】
2010278302.tif 000040
【０１０７】
したがって、（１５−２）よりLsは以下の関係式（１５−３）を満たす必要がある。
【数３９】
2010278302.tif 000041
【０１０８】
（実施の形態１６）  半導体装置
実施の形態の第三シリコン柱８３０が第一導電型不純物領域ではなく高抵抗領域であり、第二シリコン柱８２０に形成された第一導電型不純物領域が高抵抗領域である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図９５に示す。図９６は図９５のカットラインａ−ａ'における概略断面図であり、図９７は図９６のカットラインｂ−ｂ'における概略断面図であり、図９８は図９６のカットラインｃ−ｃ'における概略断面図である。
【０１０９】
本実施例ではpunch-through voltageを大きくするために、第一シリコン柱８１０に備わる高抵抗領域１０１０が大きな領域を持つことが望ましい。いいかれれば高抵抗領域１０１０の直径であるTsと高さLsが十分大きいことが望ましい。
【０１１０】
具体的には、ゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第四シリコン柱８４０の直径が１００nm、第一シリコン柱８１０の高さが１００nmのときを考える。その構造のシミュレーション結果として、図９９にパンチスルー電圧の構造依存性を示す。図９９の縦軸にあるパンチスルー電圧Ｖptは、ゲート電極とソース電極に印加する電圧が０Vで、ドレイン電流が1e-7A/umのときのドレイン電極に印加した電圧とする。横軸は凹型ソース拡散層の形状をかえたときのLｄ依存を示す。このとき、水平方向に平坦なソース、ドレインSGT構造(点９９００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ソース拡散層SGT構造（折れ線９９０１）では、Ldが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【０１１１】
図１００、凹型ドレイン拡散層形状をかえたときのTｄ依存を示す。この場合も、水平方向に平坦なソース、ドレインSGT構造(点１００００に示す従来技術に係るＳＧＴ構造)に比べて、凹型ドレイン拡散層SGT構造（折れ線１０００１）では、Tsが0以外のどの値であってもパンチスルー電圧が大きくなっており、オフリーク電流が小さいSGT構造であることがわかる。
【０１１２】
本実施例においても実施の形態１５と同様にpunch-through voltageを大きくするためには以下の関係式を満たすことが望ましい。
【数４０】
2010278302.tif 000042
【０１１３】
さらに、本実施例においても実施の形態３と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１６−２）を満たすことが必須である。
【数４１】
2010278302.tif 000043
【０１１４】
（実施の形態１７）  半導体装置  
実施の形態１の第一シリコン柱８１０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５１１であり、シリコン柱８２０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５２１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１０１に示す。図１０２は図１０１のカットラインａ−ａ'における概略断面図であり、図１０３は図１０２のカットラインｂ−ｂ'における概略断面図であり、図１０４は図１０２のカットラインｃ−ｃ'における概略断面図であり、図１０５は図１０２のカットラインｄ−ｄ'における概略断面図である。
【０１１５】
本実施の形態の半導体装置についても、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５１１と第二シリコン柱８２０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５２１がそれぞれ大きな領域を持つことが望ましい。いいかれれば、第二導電型不純物領域５１１の直径であるTdと高さLdと第一導電型不純物領域５２１の直径であるTsと高さLsが十分大きいことが望ましい。
【０１１６】
本実施の形態においても、実施の形態１と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数４２】
2010278302.tif 000044
【数４３】
2010278302.tif 000045
【０１１７】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１７−３）を満たすことが必須である。
【数４４】
2010278302.tif 000046
【０１１８】
（実施の形態１８）  半導体装置  
実施の形態２のシリコン柱８２０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５２１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１０６に示す。図１０７は図１０６のカットラインａ−ａ'における概略断面図であり、図１０８は図１０７のカットラインｂ−ｂ'における概略断面図であり、図１０９は図１０７のカットラインｃ−ｃ'における概略断面図であり、図１１０は図１０７のカットラインｄ−ｄ'における概略断面図である。
【０１１９】
本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５２１が大きな領域を持つことが望ましい。いいかれれば、Ts,Lsが十分大きいことが望ましい。
【０１２０】
本実施の形態においても、実施の形態２と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数４５】
2010278302.tif 000047
【０１２１】
さらに、本実施の形態においても、実施の形態２と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１８−２）を満たすことが必須である。
【数４６】
2010278302.tif 000048
【０１２２】
（実施の形態１９）  半導体装置  
実施の形態３のシリコン柱８１０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５１１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図に示す。図１１１は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図１１２は図１１１のカットラインａ−ａ'における概略断面図であり、図１１３は図１１２のカットラインｂ−ｂ'における概略断面図であり、図１１４は図１１２のカットラインｃ−ｃ'における概略断面図であり、図１１５は図１１２のカットラインｄ−ｄ'における概略断面図である。
【０１２３】
本実施の形態の半導体装置は、第一導電型の第三シリコン柱８３０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記第三シリコン柱８３０の下部に第一シリコン柱８１０、上部に第二シリコン柱８２０が備わり、前記第一シリコン柱８１０に形成された第二導電型の高濃度不純物領域６１０と、第二導電型の高濃度不純物領域６１０に囲まれた１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５１１と、前記第二シリコン柱８２０に形成された第二導電型の高濃度不純物領域７１０からなる。
【０１２４】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる第一導電型不純物領域５１１が大きな領域を持つことが望ましい。いいかれればTd,Ldが十分大きいことが望ましい。
【０１２５】
本実施の形態においても、実施の形態３と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数４７】
2010278302.tif 000049
【０１２６】
さらに、本実施の形態においても、実施の形態３と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（１９−２）を満たすことが必須である。
【数４８】
2010278302.tif 000050
【０１２７】
（実施の形態２０）  半導体装置  
実施の形態７のシリコン柱８１０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５１１であり、シリコン柱８２０に形成された第一導電型不純物領域が第二導電型不純物領域５２１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１１６に示す。図１１７は図１１６のカットラインａ−ａ'における概略断面図であり、図１１８は図１１７のカットラインｂ−ｂ'における概略断面図であり、図１１８は図１１７のカットラインｃ−ｃ'における概略断面図であり、図１１９は図１１７のカットラインｄ−ｄ'における概略断面図である。
【０１２８】
本実施の形態の半導体装置についても、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５１１と第二シリコン柱８２０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５２１がそれぞれ大きな領域を持つことが望ましい。いいかれれば、第二導電型不純物領域５１１の直径であるTdと高さLdと第二導電型不純物領域５２１の直径であるTsと高さLsが十分大きいことが望ましい。
【０１２９】
本実施の形態においても、実施の形態１と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数４９】
2010278302.tif 000051
【数５０】
2010278302.tif 000052
【０１３０】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（２０−３）を満たすことが必須である。
【数５１】
2010278302.tif 000053
【０１３１】
（実施の形態２１）  半導体装置  
実施の形態８のシリコン柱８２０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５２１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１２１に示す。図１２２は図１２１のカットラインａ−ａ'における概略断面図であり、図１２３は図１２１のカットラインｂ−ｂ'における概略断面図であり、図１２４は図１２１のカットラインｃ−ｃ'における概略断面図であり、図１２５は図１２１のカットラインｄ−ｄ'における概略断面図である。
【０１３２】
本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる第二導電型不純物領域２３２０が大きな領域を持つことが望ましい。いいかれれば、Ts,Lsが十分大きいことが望ましい。
【０１３３】
本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５２１が大きな領域を持つことが望ましい。いいかれれば、第二導電型不純物領域５２１の直径であるTsと高さLsが十分大きいことが望ましい。
【０１３４】
本実施の形態においても、実施の形態２と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数５２】
2010278302.tif 000054
【０１３５】
さらに、本実施の形態においても、実施の形態１と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（２１−２）を満たすことが必須である。
【数５３】
2010278302.tif 000055
【０１３６】
（実施の形態２２）  半導体装置  
実施の形態９のシリコン柱８１０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５１１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１２６に示す。図１２７は図１２６のカットラインａ−ａ'における概略断面図であり、図１２８は図１２７のカットラインｂ−ｂ'における概略断面図であり、図１２９は図１２７のカットラインｃ−ｃ'における概略断面図であり、図１３０は図１２７のカットラインｄ−ｄ'における概略断面図である。
【０１３７】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５１１が大きな領域を持つことが望ましい。いいかれれば、第二導電型不純物領域５１１の直径であるTdと高さLdが十分大きいことが望ましい。
【０１３８】
本実施の形態においても、実施の形態３と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数５４】
2010278302.tif 000056
【０１３９】
さらに、本実施の形態においても、実施の形態３と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（２２−２）を満たすことが必須である。
【数５５】
2010278302.tif 000057
【０１４０】
（実施の形態２３）  半導体装置
実施の形態１５の第二シリコン柱８２０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５２１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１３１に示す。図１３２は図１３１のカットラインａ−ａ'における概略断面図であり、図１３３は図１３２のカットラインｂ−ｂ'における概略断面図であり、図１３４は図１３２のカットラインｃ−ｃ'における概略断面図であり、図１３４は図１３２のカットラインｄ−ｄ'における概略断面図である。
【０１４１】
本実施の形態では、パンチスルー電圧を大きくするために、第二シリコン柱８２０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５２１が大きな領域を持つことが望ましい。いいかれれば、第二導電型低濃度不純物領域５２１の直径であるTsと高さLsが十分大きいことが望ましい。
【０１４２】
本実施の形態においても、実施の形態１５と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数５６】
2010278302.tif 000058
【０１４３】
さらに、本実施の形態においても、実施の形態１５と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（２３−２）を満たすことが必須である。
【数５７】
2010278302.tif 000059
【０１４４】
（実施の形態２４）  半導体装置
実施の形態１６の第一シリコン柱８１０に形成された第一導電型不純物領域が１E１８（ｃｍ−３）以下の領域を含む第二導電型不純物領域５１１である場合の本発明の半導体装置におけるトランジスタの概略鳥瞰図を図１３５に示す。図１３６は図１３５のカットラインａ−ａ'における概略断面図であり、図１３７は図１３６のカットラインｂ−ｂ'における概略断面図であり、図１３８は図１３６のカットラインｃ−ｃ'における概略断面図である。
【０１４５】
本実施の形態では、パンチスルー電圧を大きくするために、第一シリコン柱８１０に備わる１E１８（ｃｍ−３）以下の領域を含む第二導電型低濃度不純物領域５１１が大きな領域を持つことが望ましい。いいかれれば、第二導電型低濃度不純物領域５１１の直径であるTdと高さLdが十分大きいことが望ましい。
【０１４６】
本実施の形態においても、実施の形態１６と同様にパンチスルー電圧を大きくするためには以下の関係式を満たすことが望ましい。
【数５８】
2010278302.tif 000060
【０１４７】
さらに、本実施の形態においても、実施の形態１６と同様に、隣り合うMOSFETのシリコン柱がイオン注入を妨げることを防ぐために、以下の式（２４−２）を満たすことが必須である。
【数５９】
2010278302.tif 000061
【符号の説明】
【０１４８】
１００  １１０  半導体基板
２１０  ゲート
３１０  ゲート絶縁膜
４１０  第一の高濃度不純物領域
４１１  第二の高濃度不純物領域
５１０  ５２０  １．９E１８（ｃｍ−３）以下の第一の高濃度不純物領域
５１１、５２１  １．９E１８（ｃｍ−３）以下の第二の高濃度不純物領域
６１０  ドレイン
７１０  ソース
８１０  ８２０  ８３０  ８４０  シリコン柱
９１０  素子分離絶縁膜
１０１０  １０２０  １０３０  高抵抗領域
１１１０  サイドウォール酸化膜
１２１０  コンタクトホールのエッチングストップ層
１３１０  ソース
１４１０  ドレイン
１６１０  チャネル領域
１７１０  メタル配線部
１８１０  Al
１９１０  凸型半導体
２０１０  第二の高濃度不純物領域
２１１０  第二の低濃度不純物領域
２２１０  凹型ドレインの底部よりせり出した空乏層
２２２０  凹型ドレインの側面よりせり出した空乏層
２２３０  凹型ソースの底部よりせり出した空乏層
２２４０  凹型ソースの側面よりせり出した空乏層
２２５０  ドレインよりせり出した空乏層
２２６０  ソースよりせり出した空乏層
２２７０  ゲートよりせり出した空乏層
【図１】
2010278302.tif 000073
【図２】
2010278302.tif 000074
【図３】
2010278302.tif 000075
【図４】
2010278302.tif 000076
【図５】
2010278302.tif 000077
【図６】
2010278302.tif 000078
【図７】
2010278302.tif 000079
【図８】
2010278302.tif 000080
【図９】
2010278302.tif 000081
【図１０】
2010278302.tif 000082
【図１１】
2010278302.tif 000083
【図１２】
2010278302.tif 000084
【図１３】
2010278302.tif 000085
【図１４】
2010278302.tif 000086
【図１５】
2010278302.tif 000087
【図１６】
2010278302.tif 000088
【図１７】
2010278302.tif 000089
【図１８】
2010278302.tif 000090
【図１９】
2010278302.tif 000091
【図２０】
2010278302.tif 000092
【図２１】
2010278302.tif 000093
【図２２】
2010278302.tif 000094
【図２３】
2010278302.tif 000095
【図２４】
2010278302.tif 000096
【図２５】
2010278302.tif 000097
【図２６】
2010278302.tif 000098
【図２７】
2010278302.tif 000099
【図２８】
2010278302.tif 000100
【図２９】
2010278302.tif 000101
【図３０】
2010278302.tif 000102
【図３１】
2010278302.tif 000103
【図３２】
2010278302.tif 000104
【図３３】
2010278302.tif 000105
【図３４】
2010278302.tif 000106
【図３５】
2010278302.tif 000107
【図３６】
2010278302.tif 000108
【図３７】
2010278302.tif 000109
【図３８】
2010278302.tif 000110
【図３９】
2010278302.tif 000111
【図４０】
2010278302.tif 000112
【図４１】
2010278302.tif 000113
【図４２】
2010278302.tif 000114
【図４３】
2010278302.tif 000115
【図４４】
2010278302.tif 000116
【図４５】
2010278302.tif 000117
【図４６】
2010278302.tif 000118
【図４７】
2010278302.tif 000119
【図４８】
2010278302.tif 000120
【図４９】
2010278302.tif 000121
【図５０】
2010278302.tif 000122
【図５１】
2010278302.tif 000123
【図５２】
2010278302.tif 000124
【図５３】
2010278302.tif 000125
【図５４】
2010278302.tif 000126
【図５５】
2010278302.tif 000127
【図５６】
2010278302.tif 000128
【図５７】
2010278302.tif 000129
【図５８】
2010278302.tif 000130
【図５９】
2010278302.tif 000131
【図６０】
2010278302.tif 000132
【図６１】
2010278302.tif 000133
【図６２】
2010278302.tif 000134
【図６３】
2010278302.tif 000135
【図６４】
2010278302.tif 000136
【図６５】
2010278302.tif 000137
【図６６】
2010278302.tif 000138
【図６７】
2010278302.tif 000139
【図６８】
2010278302.tif 000140
【図６９】
2010278302.tif 000141
【図７０】
2010278302.tif 000142
【図７１】
2010278302.tif 000143
【図７２】
2010278302.tif 000144
【図７３】
2010278302.tif 000145
【図７４】
2010278302.tif 000146
【図７５】
2010278302.tif 000147
【図７６】
2010278302.tif 000148
【図７７】
2010278302.tif 000149
【図７８】
2010278302.tif 000150
【図７９】
2010278302.tif 000151
【図８０】
2010278302.tif 000152
【図８１】
2010278302.tif 000153
【図８２】
2010278302.tif 000154
【図８３】
2010278302.tif 000155
【図８４】
2010278302.tif 000156
【図８５】
2010278302.tif 000157
【図８６】
2010278302.tif 000158
【図８７】
2010278302.tif 000159
【図８８】
2010278302.tif 000160
【図８９】
2010278302.tif 000161
【図９０】
2010278302.tif 000162
【図９１】
2010278302.tif 000163
【図９２】
2010278302.tif 000164
【図９３】
2010278302.tif 000165
【図９４】
2010278302.tif 000166
【図９５】
2010278302.tif 000167
【図９６】
2010278302.tif 000168
【図９７】
2010278302.tif 000169
【図９８】
2010278302.tif 000170
【図９９】
2010278302.tif 000171
【図１００】
2010278302.tif 000172
【図１０１】
2010278302.tif 000173
【図１０２】
2010278302.tif 000174
【図１０３】
2010278302.tif 000175
【図１０４】
2010278302.tif 000176
【図１０５】
2010278302.tif 000177
【図１０６】
2010278302.tif 000178
【図１０７】
2010278302.tif 000179
【図１０８】
2010278302.tif 000180
【図１０９】
2010278302.tif 000181
【図１１０】
2010278302.tif 000182
【図１１１】
2010278302.tif 000183
【図１１２】
2010278302.tif 000184
【図１１３】
2010278302.tif 000185
【図１１４】
2010278302.tif 000186
【図１１５】
2010278302.tif 000187
【図１１６】
2010278302.tif 000188
【図１１７】
2010278302.tif 000189
【図１１８】
2010278302.tif 000190
【図１１９】
2010278302.tif 000191
【図１２０】
2010278302.tif 000192
【図１２１】
2010278302.tif 000193
【図１２２】
2010278302.tif 000194
【図１２３】
2010278302.tif 000195
【図１２４】
2010278302.tif 000196
【図１２５】
2010278302.tif 000197
【図１２６】
2010278302.tif 000198
【図１２７】
2010278302.tif 000199
【図１２８】
2010278302.tif 000200
【図１２９】
2010278302.tif 000201
【図１３０】
2010278302.tif 000202
【図１３１】
2010278302.tif 000203
【図１３２】
2010278302.tif 000204
【図１３３】
2010278302.tif 000205
【図１３４】
2010278302.tif 000206
【図１３５】
2010278302.tif 000207
【図１３６】
2010278302.tif 000208
【図１３７】
2010278302.tif 000209
【図１３８】
2010278302.tif 000210
【図１３９】
2010278302.tif 000211
【図１４０】
2010278302.tif 000212
【図１４１】
2010278302.tif 000213
【図１４２】
2010278302.tif 000214
【図１４３】
2010278302.tif 000215
【図１４４】
2010278302.tif 000216
【手続補正書】
【提出日】平成21年9月25日(2009.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さが前記第二シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことと、前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが第三シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項２】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成された半導体装置であって、
前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さと前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域と第三シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために、基板からのイオン注入の角度のタンジェントに前記半導体装置と該半導体装置に隣り合う半導体装置との間の距離を掛けた値よりも短いことを特徴とする半導体装置。
【請求項３】
前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さLdと直径Tdと、第三シリコン柱に形成された第一導電型不純物領域の側面の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項１に記載の半導体装置。
【数１】
2010278302.tif 000217
【数２】
2010278302.tif 000218
【請求項４】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱に形成されたドレインである第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成されたソースである第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが第三シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項５】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成された半導体装置であって、
前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域と第三シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために、基板からのイオン注入の角度のタンジェントに前記半導体装置と該半導体装置に隣り合う半導体装置との間の距離を掛けた値よりも短いことを特徴とする半導体装置。
【請求項６】
前記第三シリコン柱に形成されたソースである第一導電型不純物領域の側面の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項４に記載の半導体装置。
【数３】
2010278302.tif 000219
【請求項７】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第三シリコン柱に形成されたソースである第二導電型の高濃度不純物領域と、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成されたドレインである第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さが第二シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項８】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成された半導体装置であって、
前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さが、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域と第二シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために、基板からのイオン注入の角度のタンジェントに前記半導体装置と該半導体装置に隣り合う半導体装置との間の距離を掛けた値よりも短いことを特徴とする半導体装置。
【請求項９】
前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さLdと直径Tdが以下の２つの関係式であることを特徴とする請求項７に記載の半導体装置。
【数４】
2010278302.tif 000220
【請求項１０】
前記第一シリコン柱が高抵抗領域でもよく、前記第二シリコン柱に形成された第一導電型不純物領域が高抵抗領域でもよく、前記第三シリコン柱の第一導電型不純物領域が高抵抗領域でもよい請求項１から請求項９のいずれかに記載の半導体装置。
【請求項１１】
前記第一シリコン柱の直径より前記第二シリコン柱に形成された第一導電型不純物領域と前記第三シリコン柱の第一導電型不純物領域の直径が大きい請求項１から請求項１０のいずれかに記載の半導体装置。
【請求項１２】
第一導電型のシリコン基板上に構成された第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の上部に第三シリコン柱が備わり、前記シリコン基板の一部に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが第三シリコン柱の底部に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことを特徴とする半導体装置。
【請求項１３】
第一導電型のシリコン基板上に構成された第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の上部に第三シリコン柱が備わり、前記シリコン基板の一部に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱の第一シリコン柱との接触面を除く面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成された半導体装置であって、
前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域を形成するために、基板からのイオン注入の角度のタンジェントに前記半導体装置と該半導体装置に隣り合う半導体装置との間の距離を掛けた値よりも短いことを特徴とする半導体装置。
【請求項１４】
前記第三シリコン柱に形成されたソースである第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域の側面の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項１２に記載の半導体装置。
【数５】
2010278302.tif 000221
【請求項１５】
前記第三シリコン柱に形成されたドレインである第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域の側面の長さLｄと直径Tｄが以下の２つの関係式であることを特徴とする請求項１２に記載の半導体装置。
【数６】
2010278302.tif 000222
【請求項１６】
前記第一シリコン柱が高抵抗領域でもよく、前記シリコン基板に形成された第一導電型不純物領域が高抵抗領域でもよく、前記第三シリコン柱の第一導電型不純物領域が高抵抗領域でもよい請求項１２から請求項１５のいずれかに記載の半導体装置。
【請求項１７】
前記第一シリコン柱が高抵抗領域かあるいは第一導電型不純物領域であり、前記第二シリコン柱に形成された第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域であり、前記第三シリコン柱の第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域である請求項１から請求項９のいずれかに記載の半導体装置。
【請求項１８】
前記第一シリコン柱の直径より前記第二シリコン柱に形成された第二導電型不純物領域と前記第三シリコン柱の第二導電型不純物領域の直径が大きい請求項１７に記載の半導体装置。
【請求項１９】
前記第一シリコン柱が高抵抗領域かあるいは第一導電型不純物領域であり、前記シリコン基板に形成された第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域であり、前記第三シリコン柱の第一導電型不純物領域が１E18/cm3以下の不純物濃度領域を含む第二導電型不純物領域である請求項１２から請求項１５のいずれかに記載の半導体装置。
【手続補正書】
【提出日】平成22年2月12日(2010.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱の側面及び下面に形成された第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域と、前記第三シリコン柱の側面及び上面に形成された第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さが前記第二シリコン柱の下面に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長いことと、前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが第三シリコン柱の上面に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長く、
前記第二シリコン柱に形成された第一導電型不純物領域の直径、及び、前記第三シリコン柱に形成された第一導電型不純物領域の直径が、前記第一シリコン柱の直径より大きいことを特徴とする半導体装置。
【請求項２】
前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さLdと直径Tdと、第三シリコン柱に形成された第一導電型不純物領域の側面の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項１に記載の半導体装置。
【数１】
2010278302.tif 000223
【数２】
2010278302.tif 000224
【請求項３】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第二シリコン柱に形成されたドレインである第二導電型の高濃度不純物領域と、前記第三シリコン柱の側面及び上面に形成されたソースである第二導電型の高濃度不純物領域と、前記第三シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さが第三シリコン柱の上面に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長く、
前記第三シリコン柱に形成された第一導電型不純物領域の直径が前記第一シリコン柱の直径より大きいことを特徴とする半導体装置。
【請求項４】
前記第三シリコン柱に形成されたソースである第一導電型不純物領域の側面の長さLsと直径Tsが以下の２つの関係式であることを特徴とする請求項３に記載の半導体装置。
【数３】
2010278302.tif 000225
【請求項５】
第一導電型の第一シリコン柱と、その側面を囲む第一の絶縁体とその絶縁体を囲むゲートがあり、前記第一シリコン柱の下部に第二シリコン柱、上部に第三シリコン柱が備わり、前記第三シリコン柱に形成されたソースである第二導電型の高濃度不純物領域と、前記第二シリコン柱の側面及び下面に形成されたドレインである第二導電型の高濃度不純物領域と、前記第二シリコン柱に形成された第二導電型の高濃度不純物領域に囲まれた第一導電型不純物領域から構成されており、前記第二シリコン柱に形成された第一導電型不純物領域の側面の長さが第二シリコン柱の下面に形成された第二導電型の高濃度不純物領域から伸びる空乏層より長く、
前記第二シリコン柱に形成された第一導電型不純物領域の直径が前記第一シリコン柱の直径より大きいことを特徴とする半導体装置。
【請求項６】
前記第三シリコン柱に形成された第一導電型不純物領域の側面の長さLdと直径Tdが以下の２つの関係式であることを特徴とする請求項５に記載の半導体装置。
【数４】
2010278302.tif 000226