(57)【要約】【課題】本発明は、オフセットスペーサを形成するときのシリコン基板へのエッチングダメージを防止して、画素トランジスタのノイズ発生、光電変換部の白点の発生を抑制することを可能にする。【解決手段】半導体基板１１上に、ロジック回路部１４のトランジスタの第１ゲート絶縁膜３１Ｎ，３１Ｐを介して形成した第１ゲート電極３２Ｎ，３２Ｐと、画素トランジスタ部１２の第２ゲート絶縁膜５１を介して形成した第２ゲート電極５２と、フローティングディフュージョン部の形成領域ＡＦＤと、光電変換部２１を被覆する第１絶縁膜７１を形成した後、光電変換部２１、画素トランジスタ部１２、フローティングディフュージョン部の形成領域ＡＦＤ上をマスク８３で被覆した状態で第１絶縁膜７１をエッチバックして第１ゲート電極３２Ｎ，３２Ｐの側壁にオフセットスペーサ３３を形成する。【選択図】図１
2010212536.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に入射光を光電変換して信号電荷を出力する光電変換部と、前記光電変換部から読み出した信号電荷を、フローティングディフュージョン部を介して入力して増幅した後に出力する画素トランジスタ部と、前記画素トランジスタ部から出力される信号電荷を処理するロジック回路部とを有する固体撮像装置の製造方法は、
前記半導体基板上に、第１ゲート絶縁膜を介して形成した前記ロジック回路部のトランジスタの第１ゲート電極と、第２ゲート絶縁膜を介して形成した前記画素トランジスタ部の第２ゲート電極と、前記フローティングディフュージョン部と、前記光電変換部を被覆する第１絶縁膜を形成した後、前記光電変換部、前記画素トランジスタ部および前記フローティングディフュージョン部上をマスクした状態で前記第１絶縁膜をエッチバックして前記第１ゲート電極の側壁にオフセットスペーサを形成する工程を有する
固体撮像装置の製造方法。
【請求項２】
前記第１絶縁膜は、酸化シリコン膜もしくは窒化シリコン膜で形成される
請求項１記載の固体撮像装置の製造方法。
【請求項３】
前記第１絶縁膜は、化学気相成長法もしくは原子層蒸着法で形成される
請求項１記載の固体撮像装置の製造方法。
【請求項４】
前記オフセットスペーサを形成する工程の後、
前記第１ゲート電極の両側の前記半導体基板にエクステンション領域を形成する工程を有する
請求項１記載の固体撮像装置の製造方法。
【請求項５】
前記エクステンション領域を形成した後、
前記第２ゲート電極の両側の前記半導体基板にＬＤＤ領域を形成する工程を有する
請求項４記載の固体撮像装置の製造方法。
【請求項６】
前記ＬＤＤ領域を形成した後、
前記第１ゲート電極および前記第２ゲート電極を被覆する第２絶縁膜を形成する工程と、
前記光電変換部をマスクした状態で前記第２絶縁膜をエッチバックして前記第１ゲート電極の側壁と前記第２ゲート電極の側壁にサイドウォール絶縁膜を形成する工程を有する
請求項５記載の固体撮像装置の製造方法。
【請求項７】
前記サイドウォール絶縁膜を形成した後、
前記第１ゲート電極の両側の前記半導体基板に前記エクステンション領域を介して第１ソース・ドレイン領域を形成する工程と、
前記第１ゲート電極の両側の前記半導体基板に前記ＬＤＤ領域を介して第２ソース・ドレイン領域を形成する工程を有する
請求項６記載の固体撮像装置の製造方法。
【請求項８】
前記第１トランジスタは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで形成され、前記ＮＭＯＳトランジスタの第１ゲート電極と前記ＰＭＯＳトランジスタの第１ゲート電極を形成した後で前記オフセットスペーサを形成する前に、
前記ＮＭＯＳトランジスタの第１ゲート電極の両側の前記半導体基板にＮＭＯＳトランジスタのエクステンション領域を形成する工程を行い、
その後前記オフセットスペーサを形成する工程を行って、
前記ＰＭＯＳトランジスタの第１ゲート電極の両側の前記半導体基板にＰＭＯＳトランジスタのエクステンション領域を形成する工程を行う
請求項１記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の製造方法に関するものである。
【背景技術】
【０００２】
ロジック回路を混載したＣＭＯＳイメージセンサでは、そのロジック部を構成するトランジスタのゲート電極のゲート長が最も微細化されている。
上記トランジスタの微細化レベルをＣＭＯＳＬＳＩのロードマップで定義されている９０ｎｍ世代以前のものとした場合、一般的に、オフセットスペーサを形成することなく、所望の特性を有するトランジスタを形成することができる。上記オフセットスペーサは、ゲート電極の側壁に形成されるもので、平面レイアウト上で見た場合のトランジスタのソース・ドレイン−エクステンション部とゲート電極の重なり長（ΔＬ）を調整するためのものである。
しかしながら、現在実用化されているイオン注入装置や熱処理法を用いて、固体撮像装置に９０ｎｍ世代以降のトランジスタを混載するためには、オフセットスペーサを作成した後、ソース・ドレイン−エクステンション領域を形成するためのイオン注入を行う必要がある。
【０００３】
従来例として、以下の２例が挙げられる。
（１）９０ｎｍ世代以前のＣＭＯＳロジックの製造プロセスとオフセットスペーサを用いない製造プロセスを合せた製造プロセスがある。
（２）９０ｎｍ世代以降のＣＭＯＳロジックの製造プロセスとオフセットスペーサを用いた製造プロセスを合せた製造プロセスがある。
上記（２）の製造プロセスでは、図１４に示すように、ロジック回路部１１４のトランジスタのゲート電極１１０、周辺（Ｉ／Ｏ）回路および画素部１１２のトランジスタのゲート電極１２０を区別することなく、全てのゲート電極１１０、１２０についてオフセットスペーサ１３１を形成する製造プロセスである。
【０００４】
いずれの場合も、画素トランジスタ、特に画素トランジスタの増幅トランジスタのソース・ドレイン領域が形成されるシリコン基板に、オフセットスペーサを形成するエッチング時にダメージが入ることになる。このようなエッチングダメージが生じると、増幅トランジスタのノイズが増大する。また、光電変換部が形成されるシリコン基板に上記エッチングダメージが入ると白点を増加させる原因となる。
【０００５】
また、上記（２）の技術に類似したものとして、ゲート電極側壁に形成する絶縁膜として、ソース・ドレイン領域を形成するときに用いるために形成されるサイドウォール絶縁膜がある。そのサイドウォール絶縁膜を形成する際に、サイドウォール絶縁膜を形成するための絶縁膜を光電変換部（例えば、フォトダイオード）上に残しておく技術が開示されている（例えば、特許文献１参照）。この技術の場合、光電変換部上にサイドウォール絶縁膜を形成するための絶縁膜を残すのは、ソース・ドレイン領域を形成した後に行うシリサイド化技術によって光電変換部上にシリサイドが形成されないようにするためである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１０５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、画素トランジスタのソース・ドレイン領域や光電変換部、フローティングディフュージョン部が形成されるシリコン基板に、オフセットスペーサを形成するエッチング時にダメージが入る点である。
【０００８】
本発明は、オフセットスペーサを形成するときのシリコン基板へのエッチングダメージを防止して、画素トランジスタのノイズ発生を抑制し、光電変換部の白点の発生、もしくはフローティングディフュージョン部の欠陥起因の白点の発生を抑制することを可能にする。
【課題を解決するための手段】
【０００９】
本発明の固体撮像装置の製造方法は、半導体基板に入射光を光電変換して信号電荷を出力する光電変換部と、前記光電変換部から読み出した信号電荷を、フローティングディフュージョン部を介して入力して増幅した後に出力する画素トランジスタ部と、前記画素トランジスタ部から出力される信号電荷を処理するロジック回路部とを有する固体撮像装置の製造方法であり、前記半導体基板上に、第１ゲート絶縁膜を介して形成した前記ロジック回路部のトランジスタの第１ゲート電極と、第２ゲート絶縁膜を介して形成した前記画素トランジスタ部の第２ゲート電極と、前記フローティングディフュージョン部と、前記光電変換部を被覆する第１絶縁膜を形成した後、前記光電変換部、前記画素トランジスタ部および前記フローティングディフュージョン部上をマスクした状態で前記第１絶縁膜をエッチバックして前記第１ゲート電極の側壁にオフセットスペーサを形成する工程を有する。
【００１０】
本発明の固体撮像装置の製造方法では、ロジック回路部のトランジスタに対してオフセットスペーサが形成される。このとき、光電変換部、画素トランジスタ部およびフローティングディフュージョン部をマスクした状態で第１ゲート電極の側壁にオフセットスペーサが形成されるので、光電変換部、画素トランジスタ部およびフローティングディフュージョン部が形成される半導体基板にエッチングダメージとしての表面欠陥が形成されない。したがって、各領域での欠陥起因の白点の発生を抑制することができる。
また、フローティングディフュージョン部をマスクして第１絶縁膜をエッチバックした場合、フローティングディフュージョン部に絶縁膜が残存すると同時に、転送ゲート側壁の第１絶縁膜の膜厚減少を抑制することができる。これにより転送ゲートとフローティングディフュージョン部の不純物ドーピング層の間の距離を大きくすることができ、ゲート電極端部における電界起因の接合リーク電流を制限することができる。エッチングダメージ由来の欠陥の低減と、このリーク電流抑制効果により白点の発生を抑えることができる。
【発明の効果】
【００１１】
本発明の固体撮像装置の製造方法は、欠陥起因のノイズもしくは白点を増加させることがないため、高画質な撮像が可能になるという利点がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図２】本発明の実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図３】本発明の実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図４】本発明の実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図５】本発明の実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図６】本発明の実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図７】本発明の実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図８】画素部の等価回路図である。
【図９】本発明の実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。
【図１０】本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。
【図１１】本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。
【図１２】本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。
【図１３】本発明の製造方法で形成された固体撮像装置の適用例として、撮像装置の一例を示したブロック図である。
【図１４】従来の固体撮像装置のトランジスタに形成されるオフセットスペーサの形成例を示した概略構成断面図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
【００１４】
＜１．実施の形態＞
［固体撮像装置の製造方法の第１例］
本発明の実施の形態に係る固体撮像装置の製造方法の第１例を、図１ないし図４の製造工程断面図によって説明する。第１例では、半導体基板に、光電変換部と、転送ゲートと、フローティングディフュージョン部と、画素トランジスタ部と、ロジック回路部とを有する固体撮像装置の製造方法である。そして、上記ロジック回路部のトランジスタのゲート電極の側壁にオフセットスペーサを形成する工程およびそれ以降の工程に特徴を有する。
【００１５】
図１（１）に示すように、半導体基板１１に、上記画素トランジスタ部１２の形成領域と上記フローティングディフュージョン部の形成領域ＡＦＤと上記ロジック回路部１４の形成領域とを分離する素子分離領域１５（一部図示せず）を形成しておく。図面では、一例として、ロジック回路部１４の二つの第１トランジスタと、画素トランジスタ部１２の一つの第２トランジスタと、光電変換部２１と、転送ゲートＴＲＧと、フローティングディフュージョン部の形成領域ＡＦＤを示した。上記半導体基板１１には、例えばシリコン基板を用いる。また、上記画素トランジスタ部１２、上記フローティングディフュージョン部の形成領域ＡＦＤ、光電変換部２１、上記ロジック回路部１４の各形成領域の半導体基板１１には、所定のウエル領域（図示せず）を形成しておく。
また、上記半導体基板１１の所定の位置に、入射光を光電変換して信号電荷を出力する光電変換部２１を形成しておく。
【００１６】
なお、上記画素トランジスタ部１２は、上記光電変換部２１の信号電荷を転送ゲートＴＲＧで読み出し、その信号電荷を増幅して出力する画素トランジスタを有する。例えば、図８の等価回路図に示すように、１つの光電変換部（例えばフォトダイオード）２１が形成されている。さらに、画素トランジスタが、転送トランジスタ（転送ゲートＴＲＧ）、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの４つのトランジスタから構成されているものである。これは、画素トランジスタ部１２が複数の光電変換部２１を共有しないタイプであるが、もちろん共有するタイプや、４トランジスタ構成の部分が３トランジスタ構成のものもある。
また、上記ロジック回路部１４は、上記光電変換部２１および画素トランジスタ部１２で形成される画素アレイの周辺に形成され画素トランジスタ部１２の入出力部となるものである。
【００１７】
そして、上記光電変換部２１が形成された上記半導体基板１１上に、上記ロジック回路部１４のＮＭＯＳトランジスタ用の第１ゲート絶縁膜３１Ｎを介して第１ゲート電極３２Ｎを形成する。また、上記ロジック回路部１４のＰＭＯＳトランジスタ用の第１ゲート絶縁膜３１Ｐを介して第１ゲート電極３２Ｐを形成する。さらに、上記画素トランジスタ部１２の形成領域に、画素トランジスタ用の第２ゲート絶縁膜５１を介して第２ゲート電極５２を形成する。さらにまた、転送ゲートＴＲＧのゲート絶縁膜５１Ｔ、転送ゲート電極５２Ｔを形成する。
なお、上記ＮＭＯＳトランジスタ用の第１ゲート電極３２Ｎ、ＰＭＯＳトランジスタ用の第１ゲート電極３２Ｐの最小のゲート寸法は、ともに５０ｎｍ前後となる。本第１例では、一例として、上記第１ゲート電極３２Ｎのゲート長を５０ｎｍ、第１ゲート電極３２Ｐのゲート長を６０ｎｍとした。
【００１８】
次に、上記半導体基板１１上に、第１絶縁膜７１を形成する。この第１絶縁膜７１は、上記ロジック回路部１４の第１ゲート電極３２Ｐ，３２Ｎ、上記画素トランジスタ部１２の第２ゲート電極５２、上記光電変換部２１、フローティングディフュージョン部の形成領域ＡＦＤ、転送ゲート電極５２Ｔを被覆する。
上記第１絶縁膜７１は、例えば膜厚が６ｎｍ〜１０ｎｍの絶縁膜で成膜される。本実施例では、化学気相成長（ＣＶＤ）法により、６００℃の雰囲気で膜厚８ｎｍの酸化シリコン（ＳｉＯ2）膜を成膜した。または、ＣＶＤ法の代わりに原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法を用いることも可能である。いずれの成膜方法も、コンフォーマルな成膜が可能となり、全面を均一な膜厚に形成することができる。また、上記第１絶縁膜７１を成膜する前に、第１ゲート電極３２Ｐ，３２Ｎ、転送ゲート電極５２Ｔ、半導体基板１１のシリコン面を酸化性雰囲気に曝しても良い。この場合、各ゲート電極の側面と各ゲート絶縁膜の側面において、ゲート電極とゲート絶縁膜との界面が露出された部分で、欠陥を解消することができ、絶縁破壊耐性を向上させることができる。
また、上記第１絶縁膜７１は、窒化シリコン膜で形成することもできる。
【００１９】
次に、図２（２）に示すように、レジスト塗布技術によって、上記第１絶縁膜７１上にレジスト膜８１を形成する。その後、フォトリソグラフィー技術により、上記画素トランジスタ部１２、上記光電変換部２１、転送ゲート電極５２Ｔおよびフローティングディフュージョン部の形成領域ＡＦＤ上にレジスト膜８１を残して、上記ロジック回路部１４上に開口部８２を形成して、マスク８３を形成する。
次いで、上記マスク８３をエッチングマスクに用いて、上記第１絶縁膜７１をエッチバックし、上記第１ゲート電極３２Ｎ，３２Ｐの各側壁にオフセットスペーサ３３を形成する。
上記エッチバックでは、上記第１絶縁膜７１の酸化シリコン（ＳｉＯ2）を反応性イオンエッチング（ＲＩＥ）によりエッチング除去する。このエッチング工程では、下地シリコン基板からなる半導体基板１１とのエッチング選択比を大きくするために、例えばオクタフルオロブタン（Ｃ4Ｆ8）をエッチング・ガスとして用いることができる。
その後、上記マスク８３を除去する。
この図２（２）では、上記マスク８３を除去する直前の状態を示した。
【００２０】
上記固体撮像装置の製造方法では、ロジック回路部１４のトランジスタのゲート電極３２Ｎ，３２Ｐに対してオフセットスペーサ３３が形成される。このとき、光電変換部２１、画素トランジスタ部１２およびフローティングディフュージョン部の形成領域ＡＦＤをマスク８３によって被覆した状態で第１ゲート電極３２Ｎ，３２Ｐの各側壁にオフセットスペーサ３３が形成される。このため、光電変換部２１、画素トランジスタ部１２およびフローティングディフュージョン部の形成領域ＡＦＤの半導体基板１１にエッチングダメージとしての表面欠陥が形成されない。またフローティングディフュージョン部の形成領域ＡＦＤおよび画素トランジスタ部１２の各トランジスタにはオフセットスペーサが形成されない。したがって、画素トランジスタ部１２のトランジスタ、特に、例えば画素トランジスタ部１２の増幅トランジスタＡｍｐ（前記図８参照）のノイズ発生が抑制され、また光電変換部２１の白点の発生を抑制される。
よって、欠陥起因のノイズもしくは白点を増加させることがないため、高画質な撮像が可能になるという利点がある。
【００２１】
上記オフセットスペーサ３３を形成する工程の後、図３（３）に示すように、上記第１ゲート電極３２Ｎの両側の上記半導体基板１１にエクステンション領域３４Ｎ，３５Ｎを形成する。
【００２２】
具体的には、上記エクステンション領域３４Ｎ，３５Ｎを以下のように形成する。
まず、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜８４を形成する。
その後、フォトリソグラフィー技術により、上記ロジック回路部１４のＮＭＯＳトランジスタが形成される領域上に開口部８５を形成して、マスク８６を形成する。すなわち、ロジック回路部１４のＰＭＯＳトランジスタが形成される領域上、画素部１２上および周辺回路部上は上記レジスト膜８４が残され、その部分がマスク８６となる。
次いで、上記マスク８６をイオン注入マスクに用いて、上記第１ゲート電極３２Ｎの両側の上記半導体基板１１にエクステンション領域３４Ｎ，３５Ｎを形成する。
上記エクステンション領域３４Ｎ，３５Ｎを形成するためのイオン注入条件は、一例として、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを１ｋｅＶ〜５ｋｅＶに設定し、ドーズ量を３×１０14／ｃｍ2〜１×１０15／ｃｍ2の範囲に設定する。ここでは、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを１．２ｋｅＶに設定し、ドーズ量を５×１０14／ｃｍ2に設定する。
【００２３】
次に、上記マスク８６を用いて、上記エクステンション領域３４Ｎ，３５Ｎよりも深くポケット拡散層３６Ｎ，３７Ｎを形成する。
上記ポケット拡散層３６Ｎ，３７Ｎを形成するためのイオン注入条件は、一例として、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを２０ｋｅＶ〜５０ｋｅＶに設定し、ドーズ量を１×１０13／ｃｍ2〜１×１０14／ｃｍ2の範囲に設定する。ここでは、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを２５ｋｅＶに設定し、ドーズ量を５×１０13／ｃｍ2に設定する。
その後、上記マスク８６を除去する。
この図３（３）では、上記マスク８６を除去する直前の状態を示した。
【００２４】
次に、図４（４）に示すように、上記第１ゲート電極３２Ｐの両側の上記半導体基板１１にエクステンション領域３４Ｐ，３５Ｐを形成する。
【００２５】
具体的には、上記エクステンション領域３４Ｐ，３５Ｐを以下のように形成する。
まず、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜８７を形成する。
その後、フォトリソグラフィー技術により、上記ロジック回路部１４のＰＭＯＳトランジスタが形成される領域上に開口部８８を形成して、マスク８９を形成する。すなわち、ロジック回路部１４のＮＭＯＳトランジスタが形成される領域上、画素部１２上および周辺回路部上は上記レジスト膜８７が残され、その部分がマスク８９となる。
次いで、上記マスク８９をイオン注入マスクに用いて、上記第１ゲート電極３２Ｐの両側の上記半導体基板１１にエクステンション領域３４Ｐ，３５Ｐを形成する。
上記エクステンション領域３４Ｐ，３５Ｐを形成するためのイオン注入条件は、一例として、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを０．７ｋｅＶ〜３ｋｅＶに設定し、ドーズ量を２×１０14／ｃｍ2〜９×１０14／ｃｍ2の範囲に設定する。ここでは、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを０．８ｋｅＶに設定し、ドーズ量を３×１０14／ｃｍ2に設定する。
【００２６】
次に、上記マスク８９を用いて、上記エクステンション領域３４Ｐ，３５Ｐよりも深くポケット拡散層３６Ｐ，３７Ｐを形成する。
上記ポケット拡散層３６Ｐ，３７Ｐを形成するためのイオン注入条件は、一例として、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを３０ｋｅＶ〜６０ｋｅＶに設定し、ドーズ量を８×１０12／ｃｍ2〜６×１０13／ｃｍ2の範囲に設定する。ここでは、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを３５ｋｅＶに設定し、ドーズ量を５×１０13／ｃｍ2に設定する。
その後、上記マスク８９を除去する。
この図４（４）では、上記マスク８９を除去する直前の状態を示した。
【００２７】
なお、上記ＮＭＯＳトランジスタのエクステンション領域３４Ｎ，３５Ｎおよびポケット拡散層３６Ｎ，３７Ｎより先に、上記ＰＭＯＳトランジスタのエクステンション領域３４Ｐ，３５Ｐおよびポケット拡散層３６Ｐ，３７Ｐを形成してもよい。
【００２８】
次に、図５（５）に示すように、上記第２ゲート電極５２の両側の上記半導体基板１１にＬＤＤ領域５４，５５を形成する。このとき、上記第１絶縁膜７１を通過させて上記半導体基板１１にイオン注入を行う。また、上記第２ゲート電極５２の両側壁に形成された上記第１絶縁膜７１がいわゆるスペーサの機能を果たす。
【００２９】
具体的には、上記ＬＤＤ領域５４，５５を以下のように形成する。
まず、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜９０を形成する。
その後、フォトリソグラフィー技術により、上記画素トランジスタ部１２の画素トランジスタが形成される領域上および周辺回路部（図示せず）上に開口部９１を形成して、マスク９２を形成する。すなわち、ロジック回路部１４が形成される領域上および画素トランジスタ部１２の光電変換部２１上は上記レジスト膜９０が残され、その部分がマスク９２となる。
次いで、上記マスク９２をイオン注入マスクに用いて、上記第２ゲート電極５２の両側の上記半導体基板１１にＬＤＤ領域５４，５５を形成する。
上記ＬＤＤ領域５４，５５を形成するためのイオン注入条件は、一例として、ドーパントにリン（Ｐ）を用い、その打ち込みエネルギーを８ｋｅＶに設定し、ドーズ量を７×１０13／ｃｍ2に設定する。
【００３０】
上記のように、画素トランジスタ部１２の半導体基板１１上に第１絶縁膜７１を残した状態でＬＤＤ領域５４，５５を形成することから、ＬＤＤ領域５４，５５を形成するイオン注入の際に、画素トランジスタ部１２の半導体基板１１上に改めてバッファ層を形成する必要がない。また、光電変換部２１上はイオン注入マスクとなるレジスト膜９０のマスク９２で被覆されているので、光電変換部２１にはイオン注入によるダメージは入らない。
その後、上記マスク９２を除去する。
この図５（５）では、上記マスク９２を除去する直前の状態を示した。
【００３１】
次に、図６（６）に示すように、上記半導体基板１１上の全面を被覆する第２絶縁膜７２を形成する。
上記第２絶縁膜７２は、例えば膜厚が６０ｎｍ〜１００ｎｍの絶縁膜で成膜される。本実施例では、上記第２絶縁膜７２を膜厚７０ｎｍの酸化シリコン（ＳｉＯ2）膜を成膜した。
【００３２】
次に、レジスト塗布技術によって、上記第２絶縁膜７２上にレジスト膜９３を形成する。その後、フォトリソグラフィー技術により、上記光電変換部２１上にレジスト膜９３を残して、上記ロジック回路部１４上、画素トランジスタ部１２の画素トランジスタ上およびフローティングディフュージョン部の形成領域ＡＦＤ上に開口部９４を形成して、マスク９５を形成する。
次いで、上記マスク９５をエッチングマスクに用いて、上記第２絶縁膜７２をエッチバックし、上記第１ゲート電極３２Ｎ，３２Ｐおよび上記第２ゲート電極５２の側壁にサイドウォール絶縁膜３８を形成する。
上記エッチバックでは、上記第２絶縁膜７２の酸化シリコン（ＳｉＯ2）を反応性イオンエッチング（ＲＩＥ）によりエッチング除去する。このエッチング工程では、下地の酸化シリコン（Ｓｉ）膜である上記第１絶縁膜７１を残すように形成する。例えばオクタフルオロブタン（Ｃ4Ｆ8）をエッチング・ガスとして用い、例えば時間制御によって、エッチングを停止する。
または、上記第２絶縁膜７２を窒化シリコン膜（下層）と酸化シリコン膜（上層）の２層構造、もしくは、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の３層構造とすることができる。これにより、後の工程でソース・ドレイン領域を形成する領域が、欠陥を発生させずに露出される。また画素トランジスタ部における第１絶縁膜７１は、引き続き行うイオン注入の条件に応じて除去する、もしくは残すことを選択することができる。
その後、上記マスク９５を除去する。
この図６（６）では、上記マスク９５を除去する直前の状態を示した。
【００３３】
次に、図７（７）に示すように、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜（図示せず）を形成する。
その後、フォトリソグラフィー技術により、上記ロジック回路部１４のＮＭＯＳトランジスタが形成される領域上に開口部（図示せず）を形成して、イオン注入マスク（図示せず）を形成する。すなわち、ロジック回路部１４のＰＭＯＳトランジスタが形成される領域上、画素トランジスタ部１２上およびフローティングディフュージョン部の形成領域ＡＦＤ上は上記レジスト膜が残され、その部分がＮＭＯＳトランジスタのソース・ドレイン領域を形成する際に用いるイオン注入マスク（図示せず）となる。
次いで、このイオン注入マスクを用いて、上記第１ゲート電極３２Ｎの両側の上記半導体基板１１に上記エクステンション領域３４Ｎ，３５Ｎを介して第１ソース・ドレイン領域３９Ｎ，４０Ｎを形成する。
その後、ＮＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入マスクを除去する。
【００３４】
また、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜（図示せず）を形成する。
その後、フォトリソグラフィー技術により、上記ロジック回路部１４のＰＭＯＳトランジスタが形成される領域上に開口部（図示せず）を形成して、イオン注入マスク（図示せず）を形成する。すなわち、ロジック回路部１４のＮＭＯＳトランジスタが形成される領域上、画素トランジスタ部１２上およびフローティングディフュージョン部の形成領域ＡＦＤ上は上記レジスト膜が残され、その部分がＰＭＯＳトランジスタのソース・ドレイン領域を形成するときに用いるイオン注入マスク（図示せず）となる。
次いで、このイオン注入マスクを用いて、上記第１ゲート電極３２Ｐの両側の上記半導体基板１１に上記エクステンション領域３４Ｐ，３５Ｐを介して第１ソース・ドレイン領域３９Ｐ，４０Ｐを形成する。
その後、ＰＭＯＳトランジスタのソース・ドレイン領域を形成するイオン注入マスクを除去する。
【００３５】
さらに、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜（図示せず）を形成する。
その後、フォトリソグラフィー技術により、上記画素トランジスタ部１２の画素トランジスタの形成領域上およびフローティングディフュージョン部の形成領域ＡＦＤ上に開口部（図示せず）を形成して、イオン注入マスク（図示せず）を形成する。すなわち、ロジック回路部１４が形成される領域上および光電変換部２１上は上記レジスト膜が残され、画素トランジスタのＭＯＳトランジスタのソース・ドレイン領域およびフローティングディフュージョン部ＦＤを形成するイオン注入マスク（図示せず）となる。
次いで、このイオン注入マスクを用いて、上記第２ゲート電極５２の両側の上記半導体基板１１に上記ＬＤＤ領域５４，５５を介して第２ソース・ドレイン領域５９，６０を形成する。また、フローティングディフュージョン部ＦＤを形成する。
その後、第２ソース・ドレイン領域５９，６０等を形成するのに用いたイオン注入マスクを除去する。
【００３６】
なお、上記画素トランジスタ部１２の画素トランジスタにおいて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを作り分ける必要がある場合もある。その場合には、上記ロジック回路部１４のＮＭＯＳトランジスタとＰＭＯＳトランジスタとを作り分けたように、上記ＬＤＤ領域５４，５５や上記第２ソース・ドレイン領域５９、６０を、Ｎ型不純物領域とＰ型不純物領域とに作り分ければよい。
【００３７】
その後、図示はしていないが、上記半導体基板１１上に、配線層を形成し、さらに平坦化膜を形成した後、光電変換部２１の上方の上記平坦化膜上にカラーフィルターおよびマイクロレンズを形成して固体撮像装置を完成させる。
もしくは、上記配線層を形成し、平坦化膜を形成した後、その平坦化膜上に支持基板を張り付ける。そして、上記半導体基板１１の裏面側を除去して、光電変換部２１の底部近傍まで上記半導体基板１１を除去した後、この半導体基板１１の裏面側にカラーフィルターおよびマイクロレンズを形成して固体撮像装置を完成させる。
【００３８】
上記固体撮像装置の製造方法では、画素トランジスタ部１２、光電変換部２１、およびフローティングディフュージョン部ＦＤの半導体基板１１上に第１絶縁膜７１を残した状態で、第２絶縁膜７２をエッチバックしてサイドウォール絶縁膜３８を形成している。このため、このエッチバック時には、画素トランジスタ部１２、光電変換部２１、およびフローティングディフュージョン部ＦＤの半導体基板１１がエッチング雰囲気にさらされない。よって、このエッチバックでは、上記第１絶縁膜７１によって画素トランジスタ部１２、光電変換部２１、およびフローティングディフュージョン部ＦＤの半導体基板１１にエッチングダメージが入るのが抑制される。
特に、画素トランジスタの増幅トランジスタでは、半導体基板１１表面にエッチングダメージが入ることで生じる欠陥起因のノイズの発生が抑制される。また、光電変換部２１では、半導体基板１１表面にエッチングダメージが入ることで生じる白点の発生が抑制される。
また、画素トランジスタ部１２の半導体基板１１上に第１絶縁膜７１を残した状態で第２ソース・ドレイン領域５９、６０を形成する。このため、第２ソース・ドレイン領域５９、６０を形成するイオン注入の際に、画素トランジスタ部１２の半導体基板１１上に新たにイオン注入用のバッファ層を形成する必要がない。
【００３９】
また、上記半導体基板１１表面に上記第１絶縁膜７１が形成されていることから、上記サイドウォール絶縁膜３８が形成される以前に画素トランジスタ部１２に注入したドーパント、例えばＬＤＤ領域５４，５５のドーパントが外方拡散することを防止できる。このため、画素トランジスタ部１２の画素トランジスタ特性のバラツキが抑制され、画素トランジスタ特性の制御性の向上が期待される。
さらに、第１絶縁膜７１を画素トランジスタ部１２、光電変換部２１、フローティングディフュージョン部ＦＤの半導体基板１１上に残すことで、第１絶縁膜７１によって半導体基板１１が外方からの重金属物質などを防止することができる。よって、重金属物質などを防止する特別な保護膜を形成する必要がない。
またさらに、画素トランジスタ部１２、光電変換部２１上等を被覆する上記マスク８３を形成した後で、第１絶縁膜７１をエッチバックする前に、ロジック回路部１４の形成領域に高エネルギーのウエルイオン注入を選択的に行うことができる。これによって、画素トランジスタ部１２とロジック回路部１４の双方の電気的な分離が可能となり、例えばロジック回路部１４で発生する電気的ノイズが画素トランジスタ部１２、光電変換部２１等に到達するのが防止され、画像の劣化を防止することが可能となる。
【００４０】
［固体撮像装置の製造方法の第２例］
本発明の実施の形態に係る固体撮像装置の製造方法の第２例を、図９および図１２の製造工程断面図によって説明する。
【００４１】
図９（１）に示すように、前記図１（１）によって説明したのと同様に、半導体基板１１に、画素トランジスタ部１２、フローティングディフュージョン部の形成領域ＡＦＤ、ロジック回路部１４等の形成領域を分離する素子分離領域１５を形成しておく。図面では、一例として、ロジック回路部１４の二つの第１トランジスタと、画素トランジスタ部１２の一つの第２トランジスタと、光電変換部２１と、転送ゲートＴＲＧと、フローティングディフュージョン部の形成領域ＡＦＤを示した。上記半導体基板１１には、例えばシリコン基板を用いる。また、上記画素トランジスタ部１２、上記フローティングディフュージョン部、光電変換部２１、上記ロジック回路部１４の各形成領域の半導体基板１１には、所定のウエル領域（図示せず）を形成しておく。
また、上記半導体基板１１の所定の位置に、入射光を光電変換して信号電荷を出力する光電変換部２１を例えばフォトダイオードで形成しておく。
【００４２】
なお、上記画素トランジスタ部１２は、上記光電変換部２１の信号電荷を転送ゲートＴＲＧで読み出した信号電荷を増幅して出力する画素トランジスタを有する。例えば、前記図８の等価回路図に示すように、１つの光電変換部（例えばフォトダイオード）２１が形成されている。さらに、画素トランジスタが、転送トランジスタ（転送ゲートＴＲＧ）、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬの４つのトランジスタから構成されているものである。これは、画素トランジスタ部１２が複数の光電変換部２１を共有しないタイプであるが、もちろん共有するタイプや、４トランジスタ構成の部分が３トランジスタ構成のものもある。
また、上記ロジック回路部１４は、上記光電変換部２１および画素トランジスタ部１２で形成される画素アレイの周辺に形成され画素トランジスタ部１２の入出力部となるものである。
【００４３】
そして、上記光電変換部２１が形成された上記半導体基板１１上に、上記ロジック回路部１４のＮＭＯＳトランジスタ用の第１ゲート絶縁膜３１Ｎを介して第１ゲート電極３２Ｎを形成する。また、上記ロジック回路部１４のＰＭＯＳトランジスタ用の第１ゲート絶縁膜３１Ｐを介して第１ゲート電極３２Ｐを形成する。さらに、上記画素トランジスタ部１２の形成領域に、画素トランジスタ用の第２ゲート絶縁膜５１を介して第２ゲート電極５２を形成する。さらにまた、転送ゲートＴＲＧのゲート絶縁膜５１Ｔ、転送ゲート電極５２Ｔを形成する。
なお、上記ＮＭＯＳトランジスタ用の第１ゲート絶縁膜３１Ｎ、ＰＭＯＳトランジスタ用の第１ゲート絶縁膜３１Ｐを最小のゲート寸法は、ともに５０ｎｍ前後となる。本第１例では、一例として、上記第１ゲート電極３１Ｎのゲート長を５０ｎｍ、第１ゲート電極３１Ｐのゲート長を６０ｎｍとした。
【００４４】
次に、上記第１ゲート電極３２Ｎの両側の上記半導体基板１１にエクステンション領域３４Ｎ，３５Ｎを形成する。
【００４５】
具体的には、上記エクステンション領域３４Ｎ，３５Ｎを以下のように形成する。
まず、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜８４を形成する。
その後、フォトリソグラフィー技術により、上記ロジック回路部１４のＮＭＯＳトランジスタが形成される領域上に開口部８５を形成して、マスク８６を形成する。すなわち、ロジック回路部１４のＰＭＯＳトランジスタが形成される領域上、画素トランジスタ部１２上およびフローティングディフュージョン部の形成領域ＡＦＤ上は上記レジスト膜８４が残され、その部分がマスク８６となる。
次いで、上記マスク８６をイオン注入マスクに用いて、上記第１ゲート電極３２Ｎの両側の上記半導体基板１１にエクステンション領域３４Ｎ，３５Ｎを形成する。
上記エクステンション領域３４Ｎ，３５Ｎを形成するためのイオン注入条件は、一例として、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを１ｋｅＶ〜５ｋｅＶに設定し、ドーズ量を３×１０14／ｃｍ2〜１×１０15／ｃｍ2の範囲に設定する。ここでは、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを１．２ｋｅＶに設定し、ドーズ量を５×１０14／ｃｍ2に設定する。
【００４６】
次に、上記マスク８６を用いて、上記エクステンション領域３４Ｎ，３５Ｎよりも深くポケット拡散層３６Ｎ，３７Ｎを形成する。
上記ポケット拡散層３６Ｎ，３７Ｎを形成するためのイオン注入条件は、一例として、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを２０ｋｅＶ〜５０ｋｅＶに設定し、ドーズ量を１×１０13／ｃｍ2〜１×１０14／ｃｍ2の範囲に設定する。ここでは、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを２５ｋｅＶに設定し、ドーズ量を５×１０13／ｃｍ2に設定する。
その後、上記マスク８６を除去する。
この図６（１）では、上記マスク８６を除去する直前の状態を示した。
【００４７】
次に、図１０（２）に示すように、上記半導体基板１１上に第１絶縁膜７１を形成する。第１絶縁膜７１は、上記ロジック回路部１４の第１ゲート電極３２Ｎ，３２Ｐと、上記画素トランジスタ部１２の第２ゲート電極５２、上記転送ゲート電極５２Ｔ、フローティングディフュージョン部の形成領域ＡＦＤ、上記光電変換部２１等を被覆する。
上記第１絶縁膜７１は、例えば膜厚が６ｎｍ〜１０ｎｍの絶縁膜で成膜される。本実施例では、６００℃の雰囲気で膜厚８ｎｍの酸化シリコン（ＳｉＯ2）膜を成膜した。
【００４８】
次に、図１１（３）に示すように、レジスト塗布技術によって、上記第１絶縁膜７１上にレジスト膜８１を形成する。その後、フォトリソグラフィー技術により、上記画素トランジスタ部１２、フローティングディフュージョン部の形成領域ＡＦＤ、転送ゲート電極５２Ｔ、上記光電変換部２１上にレジスト膜８１を残して、上記ロジック回路部１４上に開口部８２を形成して、マスク８３を形成する。
次いで、上記マスク８３をエッチングマスクに用いて、上記第１絶縁膜７１をエッチバックし、上記第１ゲート電極３２Ｎ，３２Ｐの各側壁にオフセットスペーサ３３を形成する。
上記エッチバックでは、上記第１絶縁膜７１の酸化シリコン（ＳｉＯ2）を反応性イオンエッチング（ＲＩＥ）によりエッチング除去する。このエッチング工程では、下地シリコン（Ｓｉ）基板からなる半導体基板１１とのエッチング選択比を大きくするために、例えばオクタフルオロブタン（Ｃ4Ｆ8）をエッチング・ガスとして用いることができる。
その後、上記マスク８３を除去する。
この図７（３）では、上記マスク８３を除去する直前の状態を示した。
【００４９】
次に、図１２（４）に示すように、上記第１ゲート電極３２Ｐの両側の上記半導体基板１１にエクステンション領域３４Ｐ，３５Ｐを形成する。
【００５０】
具体的には、上記エクステンション領域３４Ｐ，３５Ｐを以下のように形成する。
まず、レジスト塗布技術によって、上記半導体基板１１上の全面にレジスト膜８７を形成する。
その後、フォトリソグラフィー技術により、上記ロジック回路部１４のＰＭＯＳトランジスタが形成される領域上に開口部８８を形成して、マスク８９を形成する。すなわち、ロジック回路部１４のＮＭＯＳトランジスタが形成される領域上、画素トランジスタ部１２上およびフローティングディフュージョン部の形成領域ＡＦＤ、転送ゲート電極５２Ｔ、光電変換部２１上は上記レジスト膜８７が残され、その部分がマスク８９となる。
次いで、上記マスク８９をイオン注入マスクに用いて、上記第１ゲート電極３２Ｐの両側の上記半導体基板１１にエクステンション領域３４Ｐ，３５Ｐを形成する。
上記エクステンション領域３４Ｐ，３５Ｐを形成するためのイオン注入条件は、一例として、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを０．７ｋｅＶ〜３ｋｅＶに設定し、ドーズ量を２×１０14／ｃｍ2〜９×１０14／ｃｍ2の範囲に設定する。ここでは、ドーパントに二フッ化ホウ素（ＢＦ2）を用い、その打ち込みエネルギーを０．８ｋｅＶに設定し、ドーズ量を３×１０14／ｃｍ2に設定する。
【００５１】
次に、上記マスク８９を用いて、上記エクステンション領域３４Ｐ，３５Ｐよりも深くポケット拡散層３６Ｐ，３７Ｐを形成する。
上記ポケット拡散層３６Ｐ，３７Ｐを形成するためのイオン注入条件は、一例として、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを３０ｋｅＶ〜６０ｋｅＶに設定し、ドーズ量を８×１０12／ｃｍ2〜６×１０13／ｃｍ2の範囲に設定する。ここでは、ドーパントにヒ素（Ａｓ）を用い、その打ち込みエネルギーを３５ｋｅＶに設定し、ドーズ量を５×１０13／ｃｍ2に設定する。
その後、上記マスク８９を除去する。
この図７（４）では、上記マスク８９を除去する直前の状態を示した。
【００５２】
なお、上記ＮＭＯＳトランジスタのエクステンション領域３４Ｎ，３５Ｎおよびポケット拡散層３６Ｎ，３７Ｎより先に、上記ＰＭＯＳトランジスタのエクステンション領域３４Ｐ，３５Ｐおよびポケット拡散層３６Ｐ，３７Ｐを形成してもよい。
【００５３】
その後、前記第１例で説明したように、前記図５（５）に示す工程以降の工程を行う。
【００５４】
上記固体撮像装置の製造方法の第２例でも、ロジック回路部１４のトランジスタに対してオフセットスペーサ３３が形成される。このとき、光電変換部２１、画素トランジスタ部１２およびフローティングディフュージョン部ＦＤ等をマスク８３によって被覆した状態で第１ゲート電極３２Ｎ，３２Ｐの各側壁にオフセットスペーサ３３が形成される。このため、光電変換部２１、画素トランジスタ部１２およびフローティングディフュージョン部ＦＤが形成される半導体基板１１にエッチングダメージとしての表面欠陥が形成されない。また転送ゲート電極５２Ｔおよび画素トランジスタ部１２の各トランジスタにはオフセットスペーサが形成されない。したがって、画素トランジスタ部１２のトランジスタ、特に、例えば画素トランジスタ部１２の増幅トランジスタＡｍｐのノイズ発生が抑制され、また光電変換部２１の白点の発生を抑制される。
よって、欠陥起因のノイズもしくは白点を増加させることがないため、高画質な撮像が可能になるという利点がある。
【００５５】
［固体撮像装置の適用例］
上記の製造方法の第１例もしくは第２例で形成された固体撮像装置を撮像装置に適用した一例を、図１３のブロック図によって説明する。
【００５６】
図１３に示すように、撮像装置２００は、撮像部２０１に固体撮像装置（図示せず）を備えている。この撮像部２０１の集光側には像を結像させる集光光学部２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像装置には、前記製造方法で形成された固体撮像装置を用いることができる。
【００５７】
本発明の撮像装置２００では、本願発明の製造方法で形成された固体撮像装置を用いることから、固体撮像装置の分光バランスを整えることができるため、自然に近い色に画像を整える際の画像合成マージンができ、色補正が容易にできるので、色再現性に優れた画像が得られるという利点がある。
【００５８】
また、上記撮像装置２００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明の固体撮像装置は、上記のような撮像装置にも適用可能である。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【符号の説明】
【００５９】
１１…半導体基板、２１…光電変換部、３１Ｎ，３１Ｐ…第１ゲート絶縁膜、３２Ｎ，３２Ｐ…第１ゲート電極、３３…オフセットスペーサ、５１…第２ゲート絶縁膜、５２…第２ゲート電極、７１…第１絶縁膜
【図１】
2010212536.tif 000003
【図２】
2010212536.tif 000004
【図３】
2010212536.tif 000005
【図４】
2010212536.tif 000006
【図５】
2010212536.tif 000007
【図６】
2010212536.tif 000008
【図７】
2010212536.tif 000009
【図８】
2010212536.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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