(57)【要約】【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにする。【解決手段】ドレイン領域２ａはゲート電極ＭＧ１の近傍に位置して形成されており、ソース領域２ｂはシリコン酸化膜１１およびシリコン窒化膜１２の膜厚分だけゲート電極ＭＧ１の側端（端部）から平面方向に離間してシリコン基板２の表層に形成されている。【選択図】図３
2010027966.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、当該ゲート電極の両脇に位置して前記半導体基板の表層に離間して形成されたソース拡散層およびドレイン拡散層と、をそれぞれ備えた複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタのドレイン拡散層上にそれぞれ形成された複数のドレインコンタクトプラグと、
前記複数のメモリセルトランジスタのソース拡散層を電気的に共通接続する共通ソース線とを備え、
前記メモリセルトランジスタのソース拡散層は、その端部が前記ゲート電極の端部から離間して構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタのソース拡散層およびドレイン拡散層の深さが互いに異なることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極のゲート電極材料を順に形成する工程と、
前記ゲート電極材料を所定方向に沿って複数に分断することで複数のゲート電極を形成する工程と、
前記複数のゲート電極のそれぞれ一方の脇の前記半導体基板にイオン注入することなく当該複数のゲート電極のそれぞれ他方の脇の前記半導体基板の表層にそれぞれのゲート電極の直脇に位置してドレイン拡散層が形成されるように不純物をイオン注入する工程と、
前記複数のゲート電極のそれぞれ他方の脇の前記半導体基板にイオン注入することなく当該複数のゲート電極のそれぞれ一方の脇の前記半導体基板の表層にそれぞれのゲート電極から離間してソース拡散層が形成されるように不純物をイオン注入する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ドレイン拡散層が形成されるように不純物をイオン注入する工程では、前記複数のゲート電極のそれぞれ一方の脇の前記半導体基板上を第１マスクパターンによってマスクした状態で当該複数のゲート電極のそれぞれ他方の脇の前記半導体基板の表層に不純物をイオン注入し、
前記ソース拡散層が形成されるように不純物をイオン注入する工程では、前記ゲート電極の側壁面に沿ってスペーサ膜を形成した後、前記複数のゲート電極のそれぞれ他方の脇の前記半導体基板上を第２マスクパターンによってマスクした状態で当該複数のゲート電極のそれぞれ一方の脇の前記半導体基板の表層に不純物をイオン注入することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ソース拡散層が形成されるように不純物をイオン注入する工程では、前記所定方向に平行で且つ前記半導体基板表面の法線に対して所定の鋭角角度だけ傾斜した角度で前記複数のゲート電極のそれぞれ一方の脇の半導体基板の表層に不純物をイオン注入することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書込方式がホットエレクトロン方式であるＮＯＲ型フラッシュメモリなどの不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
この種のＮＯＲ型フラッシュメモリなどの不揮発性半導体記憶装置が例えば特許文献１に開示されている。この特許文献１に開示されている技術思想によれば、ドレイン領域の近傍でホットエレクトロンを生成して浮遊ゲートに注入する書き込み動作を有する不揮発性半導体メモリセルであり、ドレイン領域は、制御ゲートに整合されたイオン注入により形成され、ソース領域は、制御ゲートと側壁絶縁膜に整合されたイオン注入により形成されている。ドレイン領域と浮遊ゲートの重なりはソース領域と浮遊ゲートの重なりより大きく設定されている。
【０００３】
しかしながら、ゲート長方向幅がシュリンクすることによって耐圧劣化が懸念される。特にＮＯＲ型不揮発性半導体記憶装置の場合には書込み方式がホットエレクトロン方式であるため、ドレイン領域に高電圧を印加する必要があり耐圧劣化が顕著となる。
【特許文献１】特開２０００−１６４７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにした不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、当該ゲート電極の両脇に位置して前記半導体基板の表層に離間して形成されたソース拡散層およびドレイン拡散層と、をそれぞれ備えた複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのドレイン拡散層上にそれぞれ形成された複数のドレインコンタクトプラグと、前記複数のメモリセルトランジスタのソース拡散層を電気的に共通接続する共通ソース線とを備え、前記メモリセルトランジスタのソース拡散層は、その端部が前記ゲート電極の端部から離間して構成されていることを特徴としている。
【０００６】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極のゲート電極材料を順に形成する工程と、前記ゲート電極材料を所定方向に沿って複数に分断することで複数のゲート電極を形成する工程と、前記複数のゲート電極のそれぞれ一方の脇の前記半導体基板にイオン注入することなく当該複数のゲート電極のそれぞれ他方の脇の前記半導体基板の表層にそれぞれのゲート電極の直脇に位置してドレイン拡散層が形成されるように不純物をイオン注入する工程と、前記複数のゲート電極のそれぞれ他方の脇の前記半導体基板にイオン注入することなく当該複数のゲート電極のそれぞれ一方の脇の前記半導体基板の表層にそれぞれのゲート電極から離間してソース拡散層が形成されるように不純物をイオン注入する工程とを備えたことを特徴としている。
【発明の効果】
【０００７】
本発明によれば、素子分離領域の深さを抑制しながら耐圧の低下を抑制できる。
【発明を実施するための最良の形態】
【０００８】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図１７を参照しながら説明する。尚、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、各層の平面寸法比率や、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
【０００９】
図１は、ＮＯＲ型のフラッシュメモリ装置を構成するメモリセルアレイの一部の電気的構成の等価回路図を示しており、図２は、図１に示す電気的構成の一部に対応した電気的構成についての平面図を模式的に示している。
【００１０】
ＮＯＲ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域（図示せず）とに区画されており、メモリセル領域Ｍ内に形成されるメモリセルアレイ（以下、セルアレイと略す）Ａｒを周辺回路領域の周辺回路（図示せず）によって駆動するように構成されている。
【００１１】
図１に示すように、セルアレイＡｒは、メモリセルトランジスタＴｍ１およびＴｍ２（以下、それぞれトランジスタＴｍ１、トランジスタＴｍ２と略す）がＸＹ方向（シリコン基板２（図２参照）の表面内直交交差方向）に対してマトリクス状に配列されることによって構成されている。尚、トランジスタＴｍ１およびＴｍ２は説明の便宜上別符号を付しているがほぼ同一構造によって構成されている。
【００１２】
図１に示すように、Ｙ方向に隣り合う２個（一組）のトランジスタＴｍ１およびＴｍ２はＹ方向に対称配置されており、これらの一組のトランジスタＴｍ１およびＴｍ２はドレイン領域を共用していると共に、当該ドレイン領域はＹ方向に延びるビット線ＢＬに電気的に接続されている。
【００１３】
これらの一組のトランジスタＴｍ１およびＴｍ２はＹ方向に複数対配列されている。これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２のドレイン領域が１本のビット線（データ線）ＢＬに共通接続されている。尚、Ｙ方向に隣り合う２対のトランジスタＴｍ１およびＴｍ２は、ローカルソース線ＬＳＬ１（またはＬＳＬ２）を挟んで線対称に配設されている。
【００１４】
これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、トランジスタＴｍ１およびＴｍ２がＸＹ方向に行列状に配列されており、セルアレイＡｒを構成している。
【００１５】
これらのＸ方向に離間して複数列に配列されたトランジスタＴｍ１およびＴｍ２に対応して複数のビット線ＢＬが並設されている。なお、図示しないが、これらの複数のビット線ＢＬは互いにＸ方向に同一間隔で形成されており、複数のビット線ＢＬ間には間欠的にメインソース線ＭＳＬが配設されている。このメインソース線ＭＳＬはソース電位となる。
【００１６】
Ｘ方向に配列されたトランジスタＴｍ１は、そのゲート電極（制御ゲート電極ＣＧ（図３参照））がワード線ＷＬ１によって共通接続されている。Ｘ方向に配列されたトランジスタＴｍ２は、そのゲート電極（制御ゲート電極ＣＧ（図３参照））がワード線ＷＬ２によって共通接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延伸されている。
【００１７】
また、Ｘ方向に配列されたトランジスタＴｍ１は、そのソースがＸ方向に延びるローカルソース線（共通ソース線）ＬＳＬ１に共通接続されている。また同様に、Ｘ方向に配列されたトランジスタＴｍ２は、そのソースがＸ方向に延びるローカルソース線（共通ソース線）ＬＳＬ２に共通接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、互いにＹ方向に離間して配設されていると共にＸ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通接続されている。
【００１８】
図２に示すように、平面的には、ワード線ＷＬ１とアクティブエリアＳａとの交差領域には、トランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とアクティブエリアＳａとの交差領域には、トランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのトランジスタＴｍ１およびＴｍ２の各ゲート電極ＭＧ１およびＭＧ２はＸＹ方向に並設されている。
【００１９】
図１および図２に示すように、Ｙ方向に隣り合うトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１−ＭＧ１間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ１を共用している。また同様に、Ｙ方向に隣り合うトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２−ＭＧ２間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ２を共用している。
【００２０】
図３は、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。図２および図３に示すように、隣り合うワード線ＷＬ１−ＷＬ２間の例えば中央で且つビット線ＢＬの直下に位置してドレインヴィアプラグＤＶおよびドレインコンタクトプラグ（以下、ドレインコンタクトと称す）ＤＣが設けられている。これらのドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、シリコン基板２直上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されている。ドレインコンタクトＤＣは、その上部が図２中Ｙ方向に長軸でＸ方向に短軸を有する楕円形状を含んでいる。トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ（図３参照）とその縦方向の上方に配設されるビット線ＢＬとを電気的および構造的に接続するために設けられている。
【００２１】
尚、ドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、互いに電気的に接続されていれば、その平面方向の配設領域が異なっていても良い。また、図示しないが、メインソース線ＭＳＬおよびローカルソース線ＬＳＬ１、ＬＳＬ２を構造的および電気的に接続するための構成が形成されている。
【００２２】
メモリセル領域Ｍ内においては、シリコン基板２に多層構造で構成されており、下層側から上層側に向けて（１）シリコン基板２の表層ＬＹ１、（２）コンタクトプラグ形成層ＬＹ２、（３）ヴィアプラグ形成層ＬＹ３、（４）配線層ＬＹ４の多層構造で構成されている。尚、（２）コンタクトプラグ形成層ＬＹ２と同一層の一部に（２ａ）積層ゲート電極層ＬＹ２ａが設けられる。これらの層（１）〜（４）内には、以下に示す電気的導電要素が多層構造で構成されている。
【００２３】
（１）シリコン基板２の表層ＬＹ１
ドレイン領域２ａ、ソース領域２ｂ
（２）コンタクトプラグ形成層ＬＹ２
ドレインコンタクトＤＣ、ローカルソース線ＬＳＬ１、ＬＳＬ２
（２ａ）積層ゲート電極層ＬＹ２ａ
メモリセルトランジスタのゲート電極ＭＧ１（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）、メモリセルトランジスタのゲート電極ＭＧ２（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）
（３）ヴィアプラグ形成層ＬＹ３
ドレインヴィアプラグＤＶ
（４）配線層ＬＹ４
ビット線ＢＬ、メインソース線ＭＳＬ
以下、トランジスタＴｍ１について、図２中のＡ−Ａ線、Ｂ−Ｂ線に沿う断面構造の詳細を説明する。尚、図３に示すように、トランジスタＴｍ２は、トランジスタＴｍ１とドレインコンタクトＤＣを挟んでＹ方向に対称構造で構成されており、トランジスタＴｍ２はトランジスタＴｍ１の構造とほぼ同一であるため、トランジスタＴｍ１の構造説明を行い、トランジスタＴｍ２の具体的な構造説明を省略する。
【００２４】
図４は、図２のＢ−Ｂ線に沿う縦断面図を模式的に示している。図４に示すように、半導体基板としてのｐ型のシリコン基板２には、Ｘ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３はＹ方向に沿って形成されており、シリコン基板２のアクティブエリアＳａをＸ方向に区画している。これらのアクティブエリアＳａは、図３に示すように、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ、ソース領域２ｂおよびその間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成されている。
【００２５】
図３および図４に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋め込まれており素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、シリコン基板２の表面より上方に突出した突出上部４ａを備えている。図４に示すように、素子分離溝３によって区画されたシリコン基板２のアクティブエリアＳａ上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５は、所定膜厚のシリコン酸化膜により形成されている。
【００２６】
ゲート絶縁膜５の上面上には多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リンによる不純物がドープされた非晶質シリコンが多結晶化して構成されたものであり、その上面は素子分離絶縁膜４の上面よりも高く位置している。図４に示すように、この多結晶シリコン層６は、Ｘ方向断面において素子分離絶縁膜４の側面と面一に自己整合的に形成され、トランジスタＴｍ１の浮遊ゲート電極ＦＧとして構成される。
【００２７】
図４に示すように、多結晶シリコン層６の上面および上部側面上ならびに素子分離絶縁膜４の上面上を沿ってＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）７が形成されている。このＯＮＯ膜７は第２のゲート絶縁膜、ゲート間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として機能する。このＯＮＯ膜７の上には多結晶シリコン層８が形成されている。この多結晶シリコン層８は、例えばリン等の不純物がドープされた非晶質シリコンが多結晶化して構成された層である。この多結晶シリコン層８の上にはタングステンなどの金属によるシリサイド層９が形成され、当該層８および９によって制御ゲート電極ＣＧを構成しており、その上にはキャップ膜としてシリコン窒化膜１０が形成されている。複数のビット線ＢＬはそれぞれ多結晶シリコン層６の直上方に位置してＹ方向に沿って構成されている。図３に示す断面においては、シリコン窒化膜１０は、Ｙ方向上側端部となる上側肩部１０ａが欠落した所謂凸型形状に構成されている。
【００２８】
このようにして、シリコン基板２上にゲート絶縁膜５を介して、浮遊ゲート電極ＦＧ、ＯＮＯ膜７、制御ゲート電極ＣＧ、シリコン窒化膜１０の積層構造によって積層ゲート電極ＭＧ１が構成されている。積層ゲート電極ＭＧ１の上にはシリコン窒化膜１２、シリコン酸化膜１３、ビット線ＢＬが構成されている。
【００２９】
また、図３に示すように、積層ゲート電極ＭＧ１を構成する浮遊ゲート電極ＦＧ（６）、ＯＮＯ膜７、制御ゲート電極ＣＧ（８、９）の側壁には、ＲＴＯ（Rapid Thermal Oxidation）処理により形成されたＲＴＯ膜１１がシリコン酸化膜、側壁絶縁膜として構成されている。このＲＴＯ膜１１は、積層ゲート電極ＭＧ１の側壁保護用に設けられている。ＲＴＯ膜１１は、その上端１１ａがＯＮＯ膜７の上面より上方で且つシリサイド層９の上面以下の位置になるように構成されている。
【００３０】
シリコン基板２の表層においてゲート電極ＭＧ１のＹ方向両脇には、一方にドレイン領域（ドレイン拡散層）２ａが形成され、他方にソース領域（ソース拡散層）２ｂが形成されている。ドレイン領域２ａ上には、ゲート絶縁膜５を介してシリコン窒化膜１２が形成されている。シリコン窒化膜１２は、ゲート電極ＭＧ１の側壁に形成されたＲＴＯ膜１１の外側面上および上面上に沿って当該ＲＴＯ膜１１の外面を覆うように形成されると共に、ゲート絶縁膜５の上面上に沿って形成されている。このシリコン窒化膜１２は、シリコン窒化膜１０の凸型中央上面上にも形成されている。これらのシリコン窒化膜１２は、同一工程にて成膜されるため同一符号を付している。
【００３１】
他方、ソース領域２ｂは、隣り合うゲート電極ＭＧ１−ＭＧ１間に位置して当該ゲート電極ＭＧ１の側端からＹ方向に距離Ｄ１（図２参照）だけ離間して形成されており、当該ゲート電極ＭＧ１と平面方向にオーバーラップすることなく形成されている。具体的には、ソース領域２ｂ側にも上述のシリコン窒化膜１２が形成されているが、ソース領域２ｂは、平面方向においてはシリコン窒化膜１２のＹ方向端部に位置して当該ソース領域２ｂとシリコン基板２との間の境界（すなわちＰＮ接合部）が位置するように形成されている。図２に示すように、ソース領域２ｂのシリコン基板２の表面におけるＹ方向幅を距離Ｄ２とし、ドレイン領域２ａのシリコン基板２の表面におけるＹ方向幅を距離Ｄ３とすると、距離Ｄ２＜距離Ｄ３に設定されている。また、図３に示すように、ドレイン領域２ａとソース領域２ｂとの深さは互いに異なっている。これらの領域２ａ、２ｂはドレイン領域２ａ側の方がソース領域２ｂ側よりも深く形成されている。
【００３２】
シリコン窒化膜１０の凸型中央上面上に形成されたシリコン窒化膜１２の上にはＴＥＯＳガスを用いてプラズマＣＶＤ法により成膜されたシリコン酸化膜１３が形成されている。このシリコン酸化膜１３は、ゲート電極ＭＧ１の上層領域における層間絶縁膜、プラグ間絶縁膜を構成する。
【００３３】
図３に示すドレイン側においては、ゲート電極ＭＧ１−ＭＧ１間のシリコン窒化膜１２の内側に沿ってドレインコンタクトＤＣが構成されている。このドレインコンタクトＤＣは、シリコン基板２のドレイン領域２ａ直上に位置して形成されている。このドレインコンタクトＤＣは、その上部がシリコン酸化膜１３の側面、シリコン窒化膜１０上のシリコン窒化膜１２の側面、シリコン窒化膜１０の上側面（欠落面）に沿って形成されている。
【００３４】
図２に示すように、これらのドレインコンタクトＤＣはＸ方向に並設されている。これらのドレインコンタクトＤＣは、図３に示すように、タングステン（Ｗ）層１５と、当該タングステン層１５の下面および側面を覆うように形成されたチタン（Ｔｉ）等によるバリアメタル膜１６とによって金属配線層として構成されている。
【００３５】
図示しないが、ソース側においては、ソース領域２ｂが素子分離絶縁膜４を挟んでＸ方向に複数並設されている。図３に示すように、これらのソース領域２ｂ上にローカルソース線ＬＳＬ１が形成されている。このローカルソース線ＬＳＬ１は、ソース領域２ｂ直上からＺ方向（シリコン基板２の上面の法線方向）に沿ってシリコン酸化膜１３の上面高さに至るまで延伸され、図３の掲載面に対して垂直方向となるＸ方向に沿って延伸されている。
【００３６】
このローカルソース線ＬＳＬ１は、図２に示すように、それぞれＸ方向に複数設けられたソース領域２ｂ上を連結して渡り、当該複数のソース領域２ｂに対して構造的および電気的に接続して構成されている。このローカルソース線ＬＳＬ１は、それぞれ複数のアクティブエリアＳａおよび素子分離領域Ｓｂの上を跨いでＸ方向に沿って形成されている。
【００３７】
シリコン酸化膜１３の上面上およびローカルソース線ＬＳＬ１の上面上にはシリコン酸化膜１４が形成されている。このシリコン酸化膜１４にはドレインコンタクトＤＣの上面上に通ずるヴィアホールが形成されており、ヴィアホールの内面に沿ってバリアメタル膜１７が形成され当該バリアメタル膜１７の内側に金属層１８が形成されることによってドレインヴィアプラグＤＶが形成されている。ドレインヴィアプラグＤＶの上にはビット線ＢＬがＹ方向に沿って構成されている。
【００３８】
図２に示すように、ドレインコンタクトＤＣは、Ｙ方向に隣接したゲート電極ＭＧ１、ＭＧ２上に張り出して上面がＹ方向に長径でＸ方向に短径な楕円形状に構成されている。またドレインコンタクトＤＣは、その下側面がシリコン窒化膜１０の欠落部分１０ａからシリコン基板２の上面上に至るまでなだらかに下方向に湾曲形成されている。また、図２に示すように、ドレインコンタクトＤＣは、その下端面が矩形枠状に構成されておりＸ方向の一部が素子分離絶縁膜４の上部の上面の一部に載置するように構成されている。このようにしてドレインコンタクトＤＣは自己整合的に形成されている。
【００３９】
上記構造の製造方法について説明する。尚、本実施形態の特徴部分を中心に説明するが、図示しない他の領域を形成するのに必要な工程があれば付加しても良いし、後述説明する工程のいずれかは必要に応じて省いても良いし、必要に応じて各工程を入れ替えても適用可能である。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜調整しても良い。図５〜図８は、一製造工程における断面を図２のＢ−Ｂ線に沿って模式的に示している。
【００４０】
図５に示すように、ｐ型のシリコン基板２にウェルやチャネル形成のためのイオン注入を行った後、当該シリコン基板２上を熱酸化処理することでゲート絶縁膜５を形成し、減圧ＣＶＤ法により非晶質シリコンをゲート電極材料として堆積する。この非晶質シリコンは後の熱処理によって多結晶化するため、図中には多結晶シリコン層６として示している。次に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法によりシリコン窒化膜２１、シリコン酸化膜２２を順次堆積する。
【００４１】
次に、フォトレジスト（図示せず）を塗布し、フォトレジストを通常の光蝕刻法により所望形状にパターンニングし、当該フォトレジストをマスクとして、図６に示すように、シリコン酸化膜２２、シリコン窒化膜２１を異方性エッチング（例えばＲＩＥ（Reactive Ion Etching）法）により加工し、酸素（Ｏ２）プラズマ中にさらすことでフォトレジストを除去し、シリコン窒化膜２１をマスクとして多結晶シリコン層６、ゲート絶縁膜５、シリコン基板２の上部に素子分離溝３を形成する。
【００４２】
次に、図７に示すように、素子分離溝３内にシリコン酸化膜により素子分離絶縁膜４を形成し、シリコン窒化膜２１をストッパとしてＣＭＰ（Chemical Mechanical Polish）法により素子分離絶縁膜４を平坦化処理し、素子分離絶縁膜４の上面高さをゲート絶縁膜５の上面より上方で且つ多結晶シリコン層６の上面より下方に位置するようにエッチングして高さを調整し、燐酸処理によりシリコン窒化膜２１を除去する。
【００４３】
次に、図８に示すように、ＣＶＤ法によりゲート間絶縁膜としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層膜）７をゲート電極材料として堆積し、さらにリン等の不純物がドープされた非晶質シリコンをゲート電極材料として堆積する。この非晶質シリコンは後に熱処理されることによって多結晶シリコン層８として変成される。次に、多結晶シリコン層８の上部をタングステン等による金属によってシリサイド化してシリサイド層９をゲート電極材料として形成し、さらにその上にシリコン窒化膜１０を堆積する。
【００４４】
図９は、この時点における斜視図を模式的に示している。この時点では、前述した図８に示す積層構造がＹ方向に沿って同一構造で形成されている。次に、シリコン窒化膜１０の上にフォトレジスト（図示せず）を塗布し、当該フォトレジストをパターンニングしてマスクパターンとし当該マスクパターンをマスクとしてシリコン窒化膜１０をＲＩＥ法によって除去処理加工し、マスクパターンを除去する。
【００４５】
次に、シリコン窒化膜１０をマスクとしてシリサイド層９、多結晶シリコン層８、ＯＮＯ膜７、多結晶シリコン層６をＲＩＥ法により順次除去処理加工し、各ゲート電極ＭＧ１およびＭＧ２を互いに分断する。このときの図２のＡ−Ａ線に沿うＹ方向断面を図１０に示している。次に、図１１に示すように、ＲＴＯ処理を行うことでシリサイド層９、多結晶シリコン層８、ＯＮＯ膜７、多結晶シリコン層６の側壁に沿ってシリコン酸化膜１１を形成する。
【００４６】
次に、図１２に示すように、ソース側（ソース領域２ｂ側）にレジストなどによってマスクパターン２３をパターンニングする。そして、ドレイン側（ドレイン領域２ａ側）のみインプランテーション技術により例えば砒素などのｎ型の不純物をイオン注入する。次に、図１３に示すように、減圧ＣＶＤ法によりバリア膜、スペーサ膜としてシリコン窒化膜１２をゲート電極ＭＧ１およびＭＧ２を覆うように成膜する。
【００４７】
次に、図１４に示すように、ドレイン側（ドレイン領域２ａ側）にレジストなどによってマスクパターン２４をパターンニングする。そして、ソース側（ソース領域２ｂ側）のみ各ゲート電極ＭＧ１−ＭＧ２間のシリコン窒化膜１２が成膜された上方からインプランテーション技術によって砒素などのｎ型の不純物をシリコン基板２の表面と垂直方向に向けてイオン注入する。このとき、シリコン窒化膜１２がシリコン酸化膜１１の側面に沿って厚く形成されているため、ｎ型の不純物はシリコン酸化膜１１およびシリコン窒化膜１２の両側壁膜厚だけゲート電極ＭＧ１の側端部から離間したシリコン基板２の表層領域に注入されるようになる。
【００４８】
次に、図１５に示すように、マスクパターン２４をアッシングなどによって除去処理し、シリコン窒化膜１２の上に常圧ＣＶＤ法によりＢＰＳＧ膜（絶縁膜）２５を堆積し、ＣＭＰ法によりシリコン窒化膜１２をストッパとして平坦化処理を行う。次に、図１６に示すように、ＴＥＯＳガスを用いたプラズマＣＶＤ法によりシリコン酸化膜１３を堆積する。
【００４９】
次に、図１７に示すように、フォトレジスト（図示せず）を塗布し当該レジストをパターンニングし、当該マスクパターンをマスクとしてシリコン酸化膜１３、ＢＰＳＧ膜２５、シリコン窒化膜１２、ゲート絶縁膜５を異方性エッチング（ＲＩＥ法）によりドレイン領域２ａ側、ソース領域２ｂ側の双方についてエッチング加工する。尚、ドレイン領域２ａ側、ソース領域２ｂ側の何れか一方を先にエッチング処理してホールＤＨ、ＳＨの何れかを形成し、その後、他方をエッチング処理するようにしても良いし、何れの領域２ａ、２ｂ側を同時にエッチング処理してホールＤＨ、ＳＨを形成しても良い。
【００５０】
このとき、シリコン酸化膜１３、ＢＰＳＧ膜２５を加工する条件は、シリコン窒化膜１０、１２に対して選択比の高い条件下でシリコン酸化膜１３、ＢＰＳＧ膜２５をエッチングする。この場合、シリコン酸化膜１３およびＢＰＳＧ膜２５にホールＤＨ、ＳＨが形成されるものの、シリコン窒化膜１０の上側肩部（上側角部）１０ａも速度は遅いもののエッチング処理が行われる。このとき、シリコン窒化膜１２の下側上端１２ａがシリコン酸化膜１１の上端１１ａを覆って残留するように形成される。つまり、異方性エッチング処理が行われたとしても、ゲート電極ＭＧ１の側壁に沿って形成されたシリコン酸化膜１１を保護することができる。
【００５１】
次に、図３に示すように、スパッタ法によりチタン（Ｔｉ）によるバリアメタル膜１６をホールＤＨ、ＳＨの内面に沿って成膜し、ＣＶＤ法によりタングステン層１５を堆積し、シリコン酸化膜１３をストッパとしてＣＭＰ法によりタングステン層１５およびバリアメタル膜１６を平坦化処理する。次に、ＣＶＤ法によりシリコン酸化膜１４を堆積し、当該シリコン酸化膜１４上にレジスト（図示せず）をパターンニングし、当該パターンニングされたレジストをマスクとして、ドレインコンタクトＤＣ直上に達するヴィアホールを形成し、当該ホール内にスパッタ法によりバリアメタル膜１７を形成し、当該バリアメタル膜１７の内側にタングステン等によって金属層１８を堆積し、シリコン酸化膜１４をストッパとして平坦化処理しドレイン側のヴィアプラグＤＶとして形成する。次に、ヴィアプラグＤＶの上層にビット線ＢＬ構造等を形成することでフラッシュメモリ装置１のメモリセル領域Ｍの構造を形成できるが、この後の工程については本実施形態の特徴とは直接関係しないため、その説明を省略する。
【００５２】
本実施形態に示す構造および製造方法では、ソース領域２ｂはシリコン酸化膜１１およびシリコン窒化膜１２の膜厚分だけゲート電極ＭＧ１の側端（端部）から平面方向に距離Ｄ１だけ離間してシリコン基板２の表層に形成されるため、セルトランジスタＴｍ１、Ｔｍ２の耐圧を保持できるようになる。逆に、ドレイン領域２ａはゲート電極ＭＧ１の近傍に位置して形成できるためチャネルホットエレクトロン方式による書込劣化はない。
【００５３】
シリコン基板２の上面上にゲート絶縁膜５を介して多結晶シリコン層６、ＯＮＯ膜７、制御ゲート電極ＣＧの電極材料を順に形成し、当該電極材料を複数に分断することでゲート電極ＭＧ１、ＭＧ２を形成し、当該ゲート電極ＭＧ１の一方の脇のソース側のシリコン基板２にイオン注入することなく他方の脇のドレイン側のシリコン基板２の表層の直脇に位置してドレイン領域２ａが形成されるように不純物をイオン注入し、ドレイン側のシリコン基板２にイオン注入することなくソース側のシリコン基板２の表層にゲート電極ＭＧ１の側端から離間してソース領域２ｂが形成されるように不純物をイオン注入するため、所望の構造を得ることができ耐圧および書込劣化の双方の特性を向上できる。
【００５４】
複数のゲート電極ＭＧ１、ＭＧ２のそれぞれ一方の脇のシリコン基板２上をマスクパターン２３によってマスクした状態でゲート電極ＭＧ１、ＭＧ２のそれぞれ他方の脇のシリコン基板２の表層にイオン注入してドレイン領域２ａを形成し、ゲート電極ＭＧ１、ＭＧ２の側壁面に沿ってシリコン窒化膜１２をスペーサ膜として形成した後、ゲート電極ＭＧ１、ＭＧ２の他方の脇のシリコン基板２のドレイン側をマスクパターン２４によってマスクした状態でゲート電極ＭＧ１、ＭＧ２のソース側のシリコン基板２の表層に対してソース領域２ｂが形成されるように不純物をイオン注入しているため、所望の構造を得ることができ耐圧および書込劣化の双方の特性を向上できる。
【００５５】
（第２の実施形態）
図１８および図１９は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、基板表面と角度をつけて不純物をイオン注入したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図１８は、ホール形成後にソース領域を形成するときに、不純物イオンを注入する方向を模式的に示す図であり、図１９は、図１８のＣ−Ｃ線に沿って不純物イオンの注入方向を示している。
【００５６】
前述実施形態と同様にドレイン領域２ａに不純物イオンを注入した後、ソース領域２ｂに不純物イオンを注入する段階でソース側のホールＳＨの延設方向（Ｘ方向）に沿う方向と平行な方向で且つ、シリコン基板２の法線とのなす角度θ（図１９参照）が所定の鋭角角度（例えば１５度）となるようにイオン注入する。
【００５７】
このとき、ドレイン領域２ａ側では、高アスペクト比（例えば４以上）のホール形状が形成されているため、ドレイン領域２ａ側では素子分離絶縁膜４、シリコン窒化膜１２、およびＢＰＳＧ膜２５中（図１９の領域Ｒ内）にイオンが注入されることになり本来のドレイン領域２ａには余分なイオンが注入されることはなく、しかも、ローカルソース線ＬＳＬ１、ＬＳＬ２の延設方向に沿ってイオン注入されるため、ソース領域２ｂに対して前述実施形態と同様な位置関係でイオン注入することができる。
【００５８】
本実施形態によれば、Ｘ方向に平行で且つシリコン基板２の表面の法線に対して所定の鋭角角度だけ傾斜した角度でゲート電極ＭＧ１、ＭＧ２のソース側のシリコン基板２の表層に不純物をイオン注入するため、ドレイン領域２ａ側には余分なイオンが注入されることがなくなりソース領域２ｂには不純物イオンを所望の状態に注入することができる。これにより、前述実施形態とほぼ同様の作用効果を得ることができる。
【００５９】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
シリコン基板２を適用したが、他材料の半導体基板を適用可能である。
制御ゲート電極ＣＧの構造として多結晶シリコン層８、シリサイド層９を積層した実施形態を示したが、ポリゲートに適用しても良いし、他の金属層による制御ゲート電極ＣＧに適用しても良い。
【００６０】
多結晶シリコン層６（浮遊ゲート電極ＦＧ）がＸ方向に隣接する素子分離絶縁膜４上に張り出したＴ型形状のものでも適用可能である。
シリコン窒化膜１０、１２に対して選択比の高い条件下でシリコン酸化膜１３、ＢＰＳＧ膜２５をエッチングすることで自己整合的にホール２６を形成した実施形態を示したが、必ずしも自己整合的にホール２６を形成する必要はない。
【００６１】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】メモリセル領域の一部を模式的に示す平面構造図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面構造図
【図４】図２のＢ−Ｂ線に沿って模式的に示す縦断面構造図
【図５】一製造工程における縦断面構造を図４に対応して模式的に示す図（その１）
【図６】一製造工程における縦断面構造を図４に対応して模式的に示す図（その２）
【図７】一製造工程における縦断面構造を図４に対応して模式的に示す図（その３）
【図８】一製造工程における縦断面構造を図４に対応して模式的に示す図（その４）
【図９】一製造工程における構造を模式的に示す斜視図
【図１０】一製造工程における縦断面構造を図３に対応して模式的に示す図（その１）
【図１１】一製造工程における縦断面構造を図３に対応して模式的に示す図（その２）
【図１２】一製造工程における縦断面構造を図３に対応して模式的に示す図（その３）
【図１３】一製造工程における縦断面構造を図３に対応して模式的に示す図（その４）
【図１４】一製造工程における縦断面構造を図３に対応して模式的に示す図（その５）
【図１５】一製造工程における縦断面構造を図３に対応して模式的に示す図（その６）
【図１６】一製造工程における縦断面構造を図３に対応して模式的に示す図（その７）
【図１７】一製造工程における縦断面構造を図３に対応して模式的に示す図（その８）
【図１８】本発明の第２の実施形態に係りソース領域に対する不純物イオンの注入方向を模式的に示す図
【図１９】図１８のＣ−Ｃ線に沿って不純物イオンの注入方向を示す縦断面図
【符号の説明】
【００６３】
図面中、１はＮＯＲ型フラッシュメモリ装置（ＮＯＲ型不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、２ａはドレイン領域（ドレイン拡散層）、２ｂはソース領域（ソース拡散層）、Ｔｒ１、Ｔｒ２はメモリセルトランジスタ、ＭＧ１、ＭＧ２はゲート電極、ＤＣはドレインコンタクトプラグ、ＬＳＬ１、ＬＳＬ２は共通ソース線である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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