(57)【要約】【課題】  素子チップの面積縮小に有利であり、優れたコスト効率で量産することのできる素子チップを備える窒化物半導体装置を提供すること。【解決手段】  窒化物半導体装置１において、素子チップ５の一表面５１に形成されたソースパッド８およびゲートパッド９を、サブマウント４に接合することにより、サブマウント４と電気的に接続する。一方、素子チップ５の他表面５２に形成されたドレイン電極１０には、アルミワイヤ１４を接合する。そして、アルミワイヤ１４の接合されるドレイン電極１０の幅Ｗ（第１方向に関する幅）を、アルミワイヤ１４のワイヤ径Ｄの２倍以下にする。また、ドレイン電極１０の長さＬ（第２方向に関する幅）を、アルミワイヤ１４のワイヤ径Ｄの３．５倍以下にする。【選択図】図１
2010027734.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体層の積層構造を有する素子チップと、
前記素子チップの一表面に形成されたソースパッドおよびゲートパッドと、
前記素子チップの前記一表面に対向する他表面に形成されたドレイン電極と、
前記ゲートパッドおよび前記ソースパッドに接合され、前記ゲートパッドおよび前記ソースパッドと電気的に接続されたサブマウントと、
前記ドレイン電極に接合されたアルミワイヤとを含み、
前記ドレイン電極は、第１方向に関する幅が前記アルミワイヤのワイヤ径の２倍以下であり、前記第１方向に直交する第２方向に関する幅が前記ワイヤ径の３．５倍以下である、窒化物半導体装置。
【請求項２】
III族窒化物半導体層の積層構造を有する素子チップと、
前記素子チップの一表面に形成されたソースパッドおよびゲートパッドと、
前記素子チップの前記一表面に対向する他表面に形成されたドレイン電極と、
前記ゲートパッドおよび前記ソースパッドに接合され、前記ゲートパッドおよび前記ソースパッドと電気的に接続されたサブマウントと、
前記ドレイン電極に接合されたアルミワイヤとを含み、
前記素子チップの前記他表面の面積が、前記アルミワイヤとの接合面に対して、７倍以下である、窒化物半導体装置。
【請求項３】
前記サブマウントには、前記ソースパッドに接合される第１配線パターンと、前記ゲートパッドに接合される第２配線パターンとが互いに絶縁状態で形成されている、請求項１または２に記載の窒化物半導体装置。
【請求項４】
前記積層構造が、前記素子チップの他表面側から一表面側へ順に積層されたｎ型の第１層、ｐ型不純物を含む第２層およびｎ型の第３層、ならびに前記第１、第２および第３層に跨る壁面を有し、
前記素子チップは、前記壁面に、前記第１、第２および第３層に跨って形成されたゲート絶縁膜と、このゲート絶縁膜を挟んで前記第２層に対向するゲート電極と、前記第３層上に形成されたソース電極とを含み、
前記ゲート電極および前記ソース電極が、前記ゲートパッドおよび前記ソースパッドとそれぞれ電気的に接続されている、請求項１〜３のいずれか一項に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を用いた窒化物半導体装置に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などに搭載されるパワーデバイスには、シリコン半導体を用いたパワーＦＥＴ（Field Effect Transistor：電界効果トランジスタ）が用いられている。
パワーＦＥＴは、一例として、直方体形状の素子チップと、素子チップを支持する金属製の支持基板と、素子チップに対向し、その対向方向に長尺な複数のリード（ソースリードおよびゲートリード）と、素子チップとリードとを電気的に接続するアルミワイヤと、これらを封止する樹脂パッケージとを備えている。
【０００３】
素子チップの一表面には、チップ内のソース電極と電気的に接続されるソースパッドと、チップ内のゲート電極と電気的に接続されるゲートパッドとが並べて配置されている。ソースパッドおよびゲートパッドには、それぞれアルミワイヤの一端が接合されている。一方、上記一表面に対向する素子チップの他表面には、その全面にドレイン電極が形成されている。そして、素子チップは、一表面を上方に向けた姿勢で支持基板に支持されている。ドレイン電極は、支持基板との接触により支持基板と電気的に接続される。
【０００４】
支持基板は、平面視略長方形状をしており、その長手方向一方側が樹脂パッケージ内に配置され、素子チップを支持している。一方、支持基板の長手方向他方側は、樹脂パッケージ外に配置され、パワーＦＥＴの外部端子（ドレイン端子）とされる。
リードは、その長手方向一方側が樹脂パッケージ内に配置され、それぞれアルミワイヤの他端と接合されている。一方、リードの長手方向他方側は、樹脂パッケージ外に配置され、パワーＦＥＴの外部端子（ソース端子およびゲート端子）とされる。
【０００５】
ところが、近年、シリコン半導体の理論限界から、シリコン半導体を用いたパワーＦＥＴの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する窒化物半導体を用いたパワーデバイスの開発が検討されている。
【特許文献１】特開２０００−４９１８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
窒化物半導体の物性値は、シリコン半導体に比べて優れるため、素子チップの面積（アクティブ領域の面積）が小さくても、パワーＦＥＴに必要な性能を十分確保することができる。一方、窒化物半導体の素子チップを作製するための窒化物半導体ウエハは、シリコンウエハに比べて、非常に高価である。
したがって、窒化物半導体の素子チップを導入するに当たっては、素子チップ１つ当たりの面積を、パワーＦＥＴとしての性能を維持可能な範囲で縮小することにより、１枚のウエハからの素子チップの個片の取り数を増やすことが好ましい。
【０００７】
しかし、ソースパッドおよびゲートパッドの面積が、アルミワイヤの接合に必要な面積以上でなければならないため、素子チップの面積の縮小化は、ソースパッドおよびゲートパッドに要求される面積により制約されてしまう。
そのため、素子チップには、トランジスタ動作に寄与しない不要な領域が形成されてしまうので、素子チップを優れたコスト効率で量産することが困難である。
【０００８】
本発明の目的は、素子チップの面積縮小に有利であり、優れたコスト効率で量産することのできる素子チップを備える窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体層の積層構造を有する素子チップと、前記素子チップの一表面に形成されたソースパッドおよびゲートパッドと、前記素子チップの前記一表面に対向する他表面に形成されたドレイン電極と、前記ゲートパッドおよび前記ソースパッドに接合され、前記ゲートパッドおよび前記ソースパッドと電気的に接続されたサブマウントと、前記ドレイン電極に接合されたアルミワイヤとを含み、前記ドレイン電極は、第１方向に関する幅が前記アルミワイヤのワイヤ径の２倍以下であり、前記第１方向に直交する第２方向に関する幅が前記ワイヤ径の３．５倍以下である、窒化物半導体装置である。
【００１０】
この窒化物半導体装置によれば、素子チップの一表面上のソースパッドおよびゲートパッドには、サブマウントが接合されている。一方、素子チップの他表面上のドレイン電極には、アルミワイヤが接合されている。また、ドレイン電極の第１方向および第２方向に関する幅は、アルミワイヤのワイヤ径のそれぞれ２倍以下および３．５倍以下である。
素子チップ上のソースパッドおよびゲートパッドがサブマウントに接合されるので、素子チップに接合されるアルミワイヤの本数を１本にすることができる。また、ドレイン電極のサイズ（幅）に応じて素子チップの面積を決定することができるので、素子チップの面積を縮小することができ、トランジスタ動作に寄与しない不要な領域を低減することができる。
【００１１】
なお、ドレイン電極は、アルミワイヤの接合に必要な領域を有しており、第１方向および第２方向に関する幅は、たとえば、アルミワイヤのワイヤ径以上の幅であり、好ましくは、第１方向に関する幅が、アルミワイヤのワイヤ径の１．５〜２倍であり、第２方向に関する幅が、アルミワイヤのワイヤ径の３〜３．５倍である。
その結果、１枚のウエハからの素子チップの個片の取り数を増やすことができるので、優れたコスト効率で素子チップを量産することができる。
【００１２】
なお、ドレイン電極は、素子チップの形状が、たとえば、直方体形状であり、前記一表面および前記他表面が平面視四角形状に形成される場合、他表面全域を覆う平面視四角形状に形成されていてもよい。この場合、ドレイン電極の隣り合う二辺のうちの一辺の長さが前記アルミワイヤのワイヤ径の２倍以下であり、前記二辺のうちの他辺の長さが前記アルミワイヤのワイヤ径の３．５倍以下であればよい。
【００１３】
また、請求項２に記載の発明は、III族窒化物半導体層の積層構造を有する素子チップと、前記素子チップの一表面に形成されたソースパッドおよびゲートパッドと、前記素子チップの前記一表面に対向する他表面に形成されたドレイン電極と、前記ゲートパッドおよび前記ソースパッドに接合され、前記ゲートパッドおよび前記ソースパッドと電気的に接続されたサブマウントと、前記ドレイン電極に接合されたアルミワイヤとを含み、前記素子チップの前記他表面の面積が、前記アルミワイヤとの接合面に対して、７倍以下である、窒化物半導体装置である。
【００１４】
この窒化物半導体装置によれば、素子チップの一表面上のソースパッドおよびゲートパッドには、サブマウントが接合されている。一方、素子チップの他表面上のドレイン電極には、アルミワイヤが接合されている。
素子チップ上のソースパッドおよびゲートパッドがサブマウントに接合されるので、素子チップに接合されるアルミワイヤの本数を１本にすることができる。さらに、素子チップの他表面（ドレイン電極が形成される面）の面積が、ドレイン電極に対するアルミワイヤの接合面に対して７倍以下である。素子チップの他表面の面積の上限が上記接合面に対して７倍以下であるので、素子チップの面積を、パワーＦＥＴとしての性能を維持可能な範囲で設計（縮小）することにより、トランジスタ動作に寄与しない不要な領域を低減することができる。
【００１５】
その結果、１枚のウエハからの素子チップの個片の取り数を増やすことができるので、優れたコスト効率で素子チップを量産することができる。
また、請求項３に記載の発明は、前記サブマウントには、前記ソースパッドに接合される第１配線パターンと、前記ゲートパッドに接合される第２配線パターンとが互いに絶縁状態で形成されている、請求項１または２に記載の窒化物半導体装置である。
【００１６】
この窒化物半導体装置では、サブマウントに、第１配線パターンと第２配線パターンとが互いに絶縁状態で形成されているので、これらにそれぞれアルミワイヤを接合することにより、各配線パターンを介して、アルミワイヤとソースパッドとの接続、およびアルミワイヤとゲートパッドとの接続を、互いに絶縁分離させた状態で達成することができる。
また、請求項４に記載の発明は、前記積層構造が、前記素子チップの他表面側から一表面側へ順に積層されたｎ型の第１層、ｐ型不純物を含む第２層およびｎ型の第３層、ならびに前記第１、第２および第３層に跨る壁面を有し、前記素子チップは、前記壁面に、前記第１、第２および第３層に跨って形成されたゲート絶縁膜と、このゲート絶縁膜を挟んで前記第２層に対向するゲート電極と、前記第３層上に形成されたソース電極とを含み、前記ゲート電極および前記ソース電極が、前記ゲートパッドおよび前記ソースパッドとそれぞれ電気的に接続されている、請求項１〜３のいずれか一項に記載の窒化物半導体装置である。
【００１７】
この窒化物半導体装置では、素子チップが、第１、第２および第３層からなるｎｐｎ構造を有し、これらに跨る壁面にゲート絶縁膜が形成されている。ゲート絶縁膜上には、ゲート絶縁膜を介して第２層に対向するゲート電極が形成されている。これにより、素子チップにＭＯＳ（Metal Oxide Semiconductor）構造が形成される。つまり、前記素子チップは、請求項４に記載のように、縦型のＭＯＳ構造を有する素子チップであってもよい。
【発明を実施するための最良の形態】
【００１８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る窒化物半導体装置の概略斜視図である。図２は、図１のII−IIで示す切断線で切断したときの断面図である。
窒化物半導体装置１は、直方体形状の樹脂パッケージ２を備えている。樹脂パッケージ２は、たとえば、エポキシ樹脂、ポリイミドなどの熱硬化性樹脂からなる。
【００１９】
樹脂パッケージ２には、ダイパッド３と、ダイパッド３により支持されたサブマウント４と、サブマウント４により支持された素子チップ５とが内蔵されている。
ダイパッド３は、たとえば、平面視長方形状の金属薄板からなる。
サブマウント４は、素子チップ５からの電気信号の一部を樹脂パッケージ２外の外部端子に中継する部材であって、III族窒化物半導体の熱膨張係数の、たとえば、９０〜１１０％の熱膨張係数を有する基板を備えている。このような基板としては、たとえば、窒化アルミニウム（ＡｌＮ）基板、サファイア基板などの絶縁性基板を適用することができる。また、サブマウント４は、ダイパッド３よりも小さいサイズの平面視長方形状にカットされている。サブマウント４の一表面４１には、ソース配線パッド６およびゲート配線パッド７が形成されている。
【００２０】
ソース配線パッド６およびゲート配線パッド７は、たとえば、アルミニウムを用いて構成することができる。
ソース配線パッド６は、サブマウント４の短辺と同じ長さの互いに対向する１対の辺を有する平面視四角形状に形成されている。
ゲート配線パッド７は、ソース配線パッド６と同様に、サブマウント４の短辺と同じ長さの互いに対向する１対の辺を有する平面視四角形状に形成され、ソース配線パッド６よりもやや小さいサイズで形成されている。
【００２１】
そして、ソース配線パッド６およびゲート配線パッド７は、それぞれ上記１対の辺のうち一方の辺がサブマウント４の短辺に重なるように配置されている。また、ソース配線パッド６およびゲート配線パッド７は、これらの間に適当な間隔が設けられることにより、互いに絶縁分離されている。なお、ソース配線パッド６およびゲート配線パッド７は、たとえば、スパッタ法など、公知の技術により形成することができる。
【００２２】
そして、サブマウント４は、その長辺がダイパッド３の長辺に沿うように、一表面４１（パッド形成面）に対向する他表面４２とダイパッド３の表面とを対向させる姿勢で、たとえば、銀ペーストなどの接合材によりダイパッド３に接合（ボンディング）されている。
素子チップ５は、III族窒化物半導体を用いた縦型ＭＯＳ構造を有する半導体チップであり、サブマウント４よりも小さいサイズの直方体形状に形成されている。素子チップ５の互いに対向する平面視長方形状の一表面５１および他表面５２には、それぞれソースパッド８およびゲートパッド９、ならびにドレイン電極１０が形成されている。ソースパッド８およびゲートパッド９は、互いに分離されて形成されている。
【００２３】
ドレイン電極１０は、素子チップ５の他表面５２全域を覆うように形成され、平面視長方形状に形成されている。
そして、素子チップ５は、一表面５１とサブマウント４の一表面４１とを対向させ、その長辺がサブマウント４の短辺に直交する姿勢（具体的には、ソースパッド８とソース配線パッド６とを対向させ、ゲートパッド９とゲート配線パッド７とを対向させる姿勢）で、サブマウント４に接合されている。このような素子チップ５とサブマウント４との接合形態により、平面視では、素子チップ５よりも大きいサイズのサブマウント４が素子チップ５外にはみ出すので、サブマウント４の長さ方向一方側から他方側へ向かって、ソース配線パッド６、ドレイン電極１０およびゲート配線パッド７が並べて配置される。
【００２４】
また、窒化物半導体装置１には、３つのリード１１が備えられている。リード１１は、たとえば、平面視長方形状の金属薄板からなり、一方の短辺がサブマウント４の長辺に対向するように、サブマウント４の長辺に沿って等間隔に並べられて配置されている。リード１１は、その配置位置により、ソース配線パッド６に対向するソースリード１１Ｓと、ドレイン電極１０に対向するドレインリード１１Ｄと、ゲート配線パッド７に対向するゲートリード１１Ｇとに区別される。
【００２５】
各リード１１は、樹脂パッケージ２の内外に跨って延びており、樹脂パッケージ２内に配置される平板状のインナーリード１２と、樹脂パッケージ２外に配置され、その途中が２段階に屈曲するクランク形状のアウターリード１３とを一体的に有している。
そして、リード１１とサブマウント４とが２本のアルミワイヤ１４により接続され、リード１１と素子チップ５とが１本のアルミワイヤ１４により接続されている。具体的には、ソースリード１１Ｓおよびゲートリード１１Ｇが、サブマウント４のソース配線パッド６およびゲート配線パッド７にそれぞれアルミワイヤ１４を介して接続され、ドレインリード１１Ｄが、素子チップ５のドレイン電極１０にアルミワイヤ１４を介して接続されている。
【００２６】
これにより、素子チップ５のソースパッド８およびゲートパッド９と、ソースリード１１Ｓおよびゲートリード１１Ｇとは、サブマウント４に形成されたソース配線パッド６およびゲート配線パッド７をそれぞれ経由して導通されることになる。一方、素子チップ５のドレイン電極１０と、ドレインリード１１Ｄとは、アルミワイヤ１４を介して直接導通されることになる。
【００２７】
アルミワイヤ１４は、可撓性を有するワイヤであり、たとえば、１００〜１５０μｍ（具体的な一例として、１２５μｍ）のワイヤ径Ｄを有している。アルミワイヤ１４は、素子チップ５側（サブマウント４側）のソース配線パッド６、ドレイン電極１０およびゲート配線パッド７から、リード側のソースリード１１Ｓ、ドレインリード１１Ｄおよびゲートリード１１Ｇへそれぞれアーチ状に掛け渡され、各接合対象物（各リード１１、各配線パッド６，７およびドレイン電極１０）に対して、たとえば、超音波接合により接合されている。超音波接合により接合されるアルミワイヤ１４の接合部１５は、円柱状の胴部分１６から径の広がる断面視釣鐘状に形成されている。
【００２８】
そして、１本のアルミワイヤ１４が接合される素子チップ５において、接合対象物である平面視長方形状のドレイン電極１０は、ワイヤ径Ｄの３．５倍以下の長さＬ（第２方向に関する幅）およびワイヤ径Ｄの２倍以下の幅Ｗ（第１方向に関する幅）を有している。ドレイン電極１０の上記長さＬおよび幅Ｗの具体的な範囲としては、ワイヤ径Ｄが１２５μｍのとき、たとえば、長さＬが３７５〜４３７．５μｍであり、幅Ｗが１８７．５〜２５０μｍである。
【００２９】
また、素子チップ５においてドレイン電極１０が形成される他表面５２の面積Ｓは、ドレイン電極１０とアルミワイヤ１４との接合面に対して、７倍以下であり、具体的な範囲としては、たとえば、おおよそ７００００〜１１００００μｍ２である。
図３は、素子チップの概略平面図である。図４は、素子チップの概略底面図である。図５は、図３のＶ−Ｖで示す切断線で切断したときの断面図である。図３〜５において、図１に示す各部に対応する部分には、図１と同一の参照符号を付している。
【００３０】
縦型ＭＯＳ構造を有する素子チップ５は、ＧａＮ基板２１と、ＧａＮ基板２１上に形成されたIII族窒化物半導体からなる積層構造部２２とを備えている。
積層構造部２２は、ｎ型ＧａＮ層２３と、ｐ型不純物を含むｐ型ＧａＮ層２４と、ｎ型ＧａＮ層２５とを備え、各ＧａＮ層は、この順に積層されている。より具体的には、各ＧａＮ層は、ＧａＮ基板２１上に、たとえば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシャル成長）法、ＶＰＥ（Vapor Phase Epitaxy：気相エピタキシャル成長）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長）法などの方法で、III族窒化物半導体をエピタキシャル成長させることによって形成されている。
【００３１】
積層構造部２２の幅方向中間付近には、ｎ型ＧａＮ層２５からｐ型ＧａＮ層２４を貫通してｎ型ＧａＮ層２３の層厚方向途中に至る深さのトレンチ２６が形成されている。トレンチ２６が形成されることにより、積層構造部２２は、素子チップ５の幅方向に延びる断面視略台形状に成形されている。積層構造部２２（台形）の側面は、ｎ型ＧａＮ層２３、ｐ型ＧａＮ層２４およびｎ型ＧａＮ層２５に跨る壁面２７を形成している。
【００３２】
台形状の積層構造部２２は、素子チップ５の長さ方向に所定の間隔（トレンチ２６の間隔）を空けて複数形成され、各積層構造部２２は、それぞれ単位セルを構成している。隣接する積層構造部２２間のトレンチ２６は、各単位セルの境界とされている。
壁面２７は、ＧａＮ基板２１の主面に対して傾斜した面である。たとえば、ＧａＮ基板２１の主面がｃ面（０００１）である場合、ＧａＮ基板２１の上にエピタキシャル成長によって成長させられる、ｎ型ＧａＮ層２３、ｐ型ＧａＮ層２４およびｎ型ＧａＮ層２５は、やはりｃ面（０００１）を主面として積層されることになる。そのため、この主面（ｃ面）に対して傾斜した面である壁面２７は、たとえば、９０°で傾斜している場合、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面となる。また、ｐ型ＧａＮ層２４における壁面２７近傍には、ゲート電極３０（後述）に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層２３、２５間を電気的に導通させる反転層（チャネル）が形成される。
【００３３】
ｎ型ＧａＮ層２５の上には、ソース電極２８がｎ型ＧａＮ層２５に接触して形成されている。ソース電極２８は、ｎ型ＧａＮ層２５と電気的に接続（オーミック接続）されることになる。
一方、ＧａＮ基板２１における積層構造部２２の形成面とは反対側の裏面は、素子チップ５の他表面５２を形成しており、ＧａＮ基板２１の裏面（他表面５２）には、その全域を覆うドレイン電極１０が形成されている。ドレイン電極１０は、ＧａＮ基板２１を介してｎ型ＧａＮ層２３と電気的に接続（オーミック接続）されることになる。なお、ドレイン電極１０は、複数の積層構造部２２間で共有される。
【００３４】
ソース電極２８は、少なくともアルミニウム（Ａｌ）を含む金属を用いて構成することが好ましく、たとえば、チタン−アルミニウム合金（Ｔｉ−Ａｌ合金）を用いて構成することができる。ドレイン電極１０もソース電極２８と同様に、アルミニウム（Ａｌ）を含む金属を用いて構成することが好ましく、たとえば、チタン−アルミニウム合金（Ｔｉ−Ａｌ合金）を用いて構成することができる。
【００３５】
その他、ドレイン電極１０およびソース電極２８は、ＧａＮ基板２１およびｎ型ＧａＮ層２５とオーミック接合を形成できる材料であれば、モリブデン（Ｍｏ）もしくはモリブデン化合物（たとえば、モリブデンシリサイド）、チタン（Ｔｉ）もしくはチタン化合物（たとえば、チタンシリサイド）、またはタングステン（Ｗ）もしくはタングステン化合物（たとえば、タングステンシリサイド）を用いて構成してもよい。
【００３６】
また、積層構造部２２の表面には、ゲート絶縁膜２９が形成されている。ゲート絶縁膜２９は、壁面２７において、ｎ型ＧａＮ層２３、ｐ型ＧａＮ層２４およびｎ型ＧａＮ層２５に跨って形成されている。
ゲート絶縁膜２９は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ２Ｏ３）および窒化シリコン（ＳｉＮ）などを用いて構成することができる。
【００３７】
ゲート絶縁膜２９上には、ゲート電極３０が形成されている。ゲート電極３０は、ゲート絶縁膜２９を介して壁面２７に対向している。
ゲート電極３０は、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を用いて構成することができる。
【００３８】
ゲート絶縁膜２９上には、ソース電極２８およびゲート電極３０を被覆する層間絶縁膜３１が積層されている。層間絶縁膜３１は、たとえば、窒化シリコンや酸化シリコンを用いて構成することができる。層間絶縁膜３１には、ゲート電極３０に対向する部分にゲートコンタクトホール３２が形成されている。ゲートコンタクトホール３２には、ゲート電極３０とのコンタクトのためのゲートコンタクト電極３３が埋設されている。
【００３９】
ゲートコンタクト電極３３は、たとえば、ゲートパッド９と同様の材料（たとえば、アルミニウム）を用いて構成することができる。
層間絶縁膜３１上には、所定のパターンのゲート配線３４が形成されている。ゲート配線３４は、ゲートパッド９と同様の材料（たとえば、アルミニウム）を用いて構成することができる。ゲート配線３４は、ゲートコンタクト電極３３に接触し、これにより、ゲート配線３４は、ゲートコンタクト電極３３を介してゲート電極３０と電気的に接続（オーミック接続）されることになる。
【００４０】
層間絶縁膜３１上には、ゲート配線３４を被覆する層間絶縁膜３５が積層されている。層間絶縁膜３５は、たとえば、窒化シリコンや酸化シリコンを用いて構成することができる。層間絶縁膜３１および層間絶縁膜３５には、ソース電極２８に対向する部分に、これらを貫通するソースコンタクトホール３６が形成されている。ソースコンタクトホール３６には、ソース電極２８とのコンタクトのためのソースコンタクト電極３７が埋設されている。
【００４１】
ソースコンタクト電極３７は、ソースパッド８と同様の材料（たとえば、アルミニウム）を用いて構成することができる。
そして、層間絶縁膜３５の表面は、素子チップ５の一表面５１を形成しており、層間絶縁膜３５の表面（一表面５１）に、ソースパッド８およびゲートパッド９が形成されている。ソースパッド８は、ソースコンタクト電極３７に接触し、これにより、ソースパッド８は、ソースコンタクト電極３７を介してソース電極２８と電気的に接続（オーミック接続）されることになる。
【００４２】
一方、ゲートパッド９は、図示しない位置において、層間絶縁膜３１上を引き回され、層間絶縁膜３５を貫通するゲート配線３４に接触し、これにより、ゲートパッド９は、ゲート配線３４を介してゲート電極３０と電気的に接続（オーミック接続）されることになる。
次にこの素子チップ５の製造方法について説明する。
【００４３】
素子チップ５を製造するには、まず、ウエハ状のＧａＮ基板２１の上に、上記したエピタキシャル成長法によって、順に、ｎ型ＧａＮ層２３、ｐ型ＧａＮ層２４およびｎ型ＧａＮ層２５が成長させられる。こうして、ＧａＮ基板２１上に、積層構造部２２が形成される。
なお、ｎ型ＧａＮ層２３およびｎ型ＧａＮ層２５を成長させるときのｎ型ドーパントとしては、たとえば、Ｓｉなどを用いればよい。一方、ｐ型ＧａＮ層２４を成長させるときのｐ型ドーパントとしては、たとえば、ＭｇまたはＣなどを用いればよい。
【００４４】
積層構造部２２の形成後、積層構造部２２がストライプ状にエッチングされる。すなわち、ｎ型ＧａＮ層２５から、ｐ型ＧａＮ層２４を貫通して、ｎ型ＧａＮ層２３の層厚中間部に至るトレンチ２６がエッチングによって形成される。これにより、ＧａＮ基板２１上に、複数本の断面視台形状の積層構造部２２がストライプ状に整形されるとともに、整形された各積層構造部２２に壁面２７が形成される。
【００４５】
トレンチ２６の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行うことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けた積層構造部２２の壁面２７などを改善するためのウェットエッチング処理を行なってもよい。なお、ウェットエッチングには、ＫＯＨ（水酸化カリウム）、ＮＨ４ＯＨ（アンモニア水）、ＴＭＡＨ（水酸化テトラメチルアンモニウム）などの塩基性溶液を用いることが好ましい。
【００４６】
次に、積層構造部２２の表面を覆うゲート絶縁膜２９が形成される。ゲート絶縁膜２９の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition：プラズマエンハンスト化学気相成長）法などの方法が適用される。
続いて、公知のフォトリソグラフィ技術およびスパッタ技術により、ゲート絶縁膜２９上に、壁面２７に対向するゲート電極３０が形成される。
【００４７】
次いで、公知のフォトリソグラフィ技術により、ゲート絶縁膜２９からｎ型ＧａＮ層２５の上面を露出させる開口が形成される。そして、スパッタ法により、ゲート絶縁膜２９から露出するｎ型ＧａＮ層２５上にソース電極２８が形成される。
その後、たとえば、ＰＥＣＶＤ法により、積層構造部２２上に層間絶縁膜３１が積層される。次いで、公知のフォトリソグラフィ技術およびエッチング技術により、層間絶縁膜３１にゲートコンタクトホール３２が形成される。そして、ゲートコンタクトホール３２内および層間絶縁膜３１上にゲートコンタクト電極３３の材料（電極材料）が堆積される。次いで、電極材料のゲートコンタクトホール３２外に存在する不要部分が、ＣＭＰ研磨処理により除去される。
【００４８】
次いで、公知のフォトリソグラフィ技術およびスパッタ技術により、層間絶縁膜３１上に、所定パターンのゲート配線３４が形成される。
ゲート配線３４の形成後、たとえば、ＰＥＣＶＤ法により、層間絶縁膜３１上に層間絶縁膜３５が積層される。次いで、公知のフォトリソグラフィ技術およびエッチング技術により、ソースコンタクトホール３６およびゲート配線３４を露出させるコンタクトホール（図示せず）が同時に形成される。そして、これらコンタクトホール内および層間絶縁膜３５上にソースコンタクト電極３７の材料（電極材料）が堆積される。次いで、電極材料の上記コンタクトホール外に存在する不要部分が、ＣＭＰ研磨処理により除去される。
【００４９】
そして、公知のフォトリソグラフィ技術およびエッチング技術により、層間絶縁膜３５の表面（一表面５１）に、ソースパッド８およびゲートパッド９が形成される。
その後、スパッタ法により、ＧａＮ基板２１の裏面（他表面５２）にドレイン電極１０が形成される。ドレイン電極１０の形成後、ウエハ状のＧａＮ基板２１が分割されることにより、素子チップ５の個片が得られる。なお、ドレイン電極１０の形成前に、ＧａＮ基板２１を研磨して基板の厚さを薄くする工程を実行してもよい。
【００５０】
そして、個片化された素子チップ５を内蔵する窒化物半導体装置１（図１および２参照。）を製造するには、まず、素子チップ５のソースパッド８およびゲートパッド９と、予めもしくは新たに作製したサブマウント４のソース配線パッド６およびゲート配線パッド７とを突き合わせた状態で、素子チップ５とサブマウント４とが接合される。
次いで、サブマウント４が、ダイパッド３およびリード１１を一体的に有するリードフレームにボンディングされる。そして、各配線パッド６，７およびドレイン電極１０と、各リード１１とがアルミワイヤ１４により接続される。
【００５１】
その後、リードフレーム上の構造物が、封止用樹脂（たとえば、エポキシ樹脂）により封止される。封止用樹脂による封止後、封止用樹脂がリードフレームとともに分割されることにより、個片化された窒化物半導体装置１が得られる。
そして、窒化物半導体装置１を動作させるには、まず、ソースリード１１Ｓとドレインリード１１Ｄとの間に、ドレインリード１１Ｄ側が正となるバイアスが与えられる。これにより、ドレイン電極１０、ならびにソース配線パッド６およびソースパッド８を介して、素子チップ５におけるｎ型ＧａＮ層２３とｐ型ＧａＮ層２４との界面のｐｎ接合には逆方向電圧が与えられる。その結果、ｎ型ＧａＮ層２５とｎ型ＧａＮ層２３との間、すなわち、ソース電極２８とドレイン電極１０との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。
【００５２】
この状態から、ゲートリード１１Ｇに対して、ソースリード１１Ｓを基準電位として正となるゲート閾値電圧以上のバイアスが印加されると、ｐ型ＧａＮ層２４におけるゲート絶縁膜２９との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。
そして、この反転層を介して、ｎ型ＧａＮ層２３とｎ型ＧａＮ層２５との間が導通する。こうして、ソース−ドレイン間が導通することになる。このようにして、窒化物半導体装置１のトランジスタ動作が実現される。  以上のように、樹脂パッケージ２によりパッケージングされた窒化物半導体装置１では、素子チップ５の一表面５１上のソースパッド８およびゲートパッド９は、サブマウント４の一表面４１上のソース配線パッド６およびゲート配線パッド７にそれぞれ接合されている。
【００５３】
そして、素子チップ５と、窒化物半導体装置１の外部端子（リード１１）との電気接続は、素子チップ５のドレイン電極１０およびドレインリード１１Ｄ、サブマウント４のソース配線パッド６およびソースリード１１Ｓ、ならびにサブマウント４のゲート配線パッド７およびゲートリード１１Ｇを、それぞれアルミワイヤ１４で接合することにより達成される。
【００５４】
つまり、この窒化物半導体装置１では、素子チップ５には、アルミワイヤ１４が１本のみ接合され、さらに、アルミワイヤ１４の接合されるドレイン電極１０は、アルミワイヤ１４のワイヤ径Ｄの３．５倍以下の長さＬおよびワイヤ径Ｄの２倍以下の幅Ｗ（具体的な数値としては、ワイヤ径Ｄが１２５μｍのとき、長さＬが３７５〜４３７．５μｍであり、幅Ｗが１８７．５〜２５０μｍである。）を有している。
【００５５】
また、ドレイン電極１０が形成される素子チップ５の他表面５２の面積Ｓは、ドレイン電極１０とアルミワイヤ１４との接合面に対して、７倍以下（具体的な数値としては、おおよそ７００００〜１１００００μｍ２）である。
素子チップ５に接合されるアルミワイヤ１４の本数を１本にすることができ、しかも、アルミワイヤ１４を接合するために必要なドレイン電極１０の長さＬおよび幅Ｗが上記の大きさである。また、素子チップ５の他表面５２（ドレイン電極１０が形成される面）の面積Ｓが、ドレイン電極１０に対するアルミワイヤ１４の接合面に対して７倍以下である。
【００５６】
そのため、ドレイン電極１０の長さＬおよび幅Ｗを確保可能な範囲、かつ素子チップ５においてパワーＭＯＳＦＥＴとしての性能を維持可能な範囲で素子チップ５の面積を設計すればよいので、素子チップ５の面積を縮小することができる。これにより、トランジスタ動作に寄与しない不要な領域を低減することができる。その結果、１枚のウエハからの素子チップ５の個片の取り数を増やすことができるので、優れたコスト効率で素子チップを量産することができる。
【００５７】
以上、本発明の一実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、ドレイン電極１０は、平面視長方形状である必要はなく、平面視正方形状、円形状、ひし形状、平行四辺形状などであってもよい。  たとえば、積層構造部２２は、ＧａＮ以外のIII族窒化物半導体、たとえば、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）など、一般にＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる材料を用いて構成することもできる。
【００５８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る窒化物半導体装置の概略斜視図である。
【図２】図１のII−IIで示す切断線で切断したときの断面図である。
【図３】素子チップの概略平面図である。
【図４】素子チップの概略底面図である。
【図５】図３のＶ−Ｖで示す切断線で切断したときの断面図である。
【符号の説明】
【００６０】
１    窒化物半導体装置
４    サブマウント
５    素子チップ
６    ソース配線パッド（第１配線パターン）
７    ゲート配線パッド（第２配線パターン）
８    ソースパッド
９    ゲートパッド
１０  ドレイン電極
１４  アルミワイヤ
２２  積層構造部
２３  ｎ型ＧａＮ層（第１層）
２４  ｐ型ＧａＮ層（第２層）
２５  ｎ型ＧａＮ層（第３層）
２７  壁面
２８  ソース電極
２９  ゲート絶縁膜
３０  ゲート電極
５１  一表面（素子チップの一表面）
５２  他表面（素子チップの他表面）
【図１】
2010027734.tif 000003
【図２】
2010027734.tif 000004
【図３】
2010027734.tif 000005
【図４】
2010027734.tif 000006
【図５】
2010027734.tif 000007