(57)【要約】【課題】多結晶シリコンをフローティング電極としたＥＥＰＲＯＭやＭＯＮＯＳ型不揮発性メモリに代わる、高集積で、かつ高速に動作する不揮発性記憶装置を実現することのできる技術を提供する。【解決手段】記憶素子部は、層間絶縁膜３を貫通する接続孔４の底部から所定の深さまで形成された下部電極２と、下部電極２の上面の一部を露出して下部電極２上の接続孔４の内壁に形成されたサイドウォール５と、サイドウォール５の形状に沿って形成され、露出した下部電極２の上面と電気的に接続された記憶素子ＭＥと、記憶素子ＭＥ上に形成された上部電極６とから構成されており、露出した下部電極２の上面と記憶素子ＭＥとが接続する面の寸法を最小加工寸法よりも小さくする。【選択図】図９
2010027835.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成されたアクセストランジスタおよび下部電極と上部電極との間に記憶素子を挟む記憶素子部からなるメモリセルを含み、前記アクセストランジスタのドレイン領域と前記記憶素子部の前記下部電極とが電気的に接続された不揮発性記憶装置であって、
前記記憶素子部は、前記半導体基板の主面上に形成された層間絶縁膜を貫通する接続孔の内部に、前記接続孔の底部から所定の深さまで形成された前記下部電極と、前記下部電極の上面の一部を露出して前記下部電極上の前記接続孔の内壁に形成されたサイドウォールと、前記サイドウォールの形状に沿って形成され、露出した前記下部電極の上面に接続された前記記憶素子と、前記記憶素子上に形成された前記上部電極とにより構成されており、
露出した前記下部電極の上面と前記記憶素子とが接続する面の寸法が最小加工寸法よりも小さいことを特徴とする不揮発性記憶装置。
【請求項２】
請求項１記載の不揮発性記憶装置において、前記下部電極はＮｉ、Ｗ、Ｃｕ、ＴｉＮ、ＮｉＰｔ、Ｃｏ、ＰｙまたはＦｅＣｏにより構成され、前記記憶素子はＮｉＯ、ＣｕＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＧｅＳｂＴｅ、ＳｂＳｅ、ＧｅＴｅ、Ｎが添加されたＧｅＳｂＴｅ、ＩｎがドープされたＧｅＳｂＴｅ、ＳｒＺｒＯ３、ＳｒＴｉＯ３またはＭｇＯにより構成され、前記上部電極はＮｉ、ＴｉＮまたはＴｉ／ＴｉＮ積層により構成されることを特徴とする不揮発性記憶装置。
【請求項３】
請求項１記載の不揮発性記憶装置において、前記記憶素子の下面、前記記憶素子の上面、または前記記憶素子の下面および上面に下地膜が形成されていることを特徴とする不揮発性記憶装置。
【請求項４】
請求項３記載の不揮発性記憶装置において、前記下地膜はＣｕ、ＣｕＯ、ＴａＯ、ＣｒＯ、ＭｇＯまたはＡｌ２Ｏ３により構成されることを特徴とする不揮発性記憶装置。
【請求項５】
請求項１記載の不揮発性記憶装置において、前記記憶素子と前記下部電極との間に金属酸化膜が形成されていることを特徴とする不揮発性記憶装置。
【請求項６】
請求項１記載の不揮発性記憶装置において、前記記憶素子部は、第１層目の配線と第２層目の配線との間、または前記アクセストランジスタのドレイン領域と第１層目の配線との間に形成されていることを特徴とする不揮発性記憶装置。
【請求項７】
（ａ）半導体基板の主面上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜を貫通する接続孔を形成する工程と、
（ｃ）前記接続孔の内部に第１導体膜を埋め込む工程と、
（ｄ）前記接続孔の内部の前記第１導体膜をエッチバックすることにより、前記接続孔の底部から所定の深さまで前記第１導体膜からなる下部電極を形成する工程と、
（ｅ）前記半導体基板の主面上に第１絶縁膜を堆積した後、前記第１絶縁膜をエッチバックすることにより、前記下部電極の上面の一部を露出して前記下部電極上の前記接続孔の内壁にサイドウォールを形成する工程と、
（ｆ）前記半導体基板の主面上に記憶素子用材料および第２導体膜を順次堆積した後、前記第２導体膜および前記記憶素子用材料を順次エッチングすることにより、前記記憶素子用材料からなる記憶素子および前記第２導体膜からなる上部電極を形成する工程と、
（ｇ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜をエッチバックすることにより、積層された前記記憶素子および前記上部電極の側面にサイドウォールを形成する工程とを含み、
露出した前記下部電極の上面と前記記憶素子とが接続する面の寸法が最小加工寸法よりも小さいことを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造技術に関し、特に、金属酸化膜の絶縁体状態と金属状態とにより決まる抵抗値を不揮発に記憶し、この抵抗値の差を記憶情報とするＲＲＡＭ（Resistive Random Access Memory）、または相変化膜の結晶状態と非晶質状態とにより決まる抵抗値を不揮発に記憶し、この抵抗値の差を記憶情報とするＰＲＡＭ（Phase Change Random Access Memory）を備えた不揮発性記憶装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば米国特許第７１０５３９６号明細書（特許文献１参照）には、ＰＲＡＭの相変化材料膜と下部電極とを溝内に形成して、相変化材料膜にかかる電界を集中させた構造が開示されている。
【０００３】
また、エフ．  ベルザール(F. Pellizzer1)、他９名、「ア  ９０ｎｍ  フェーズ  チェンジ  メモリ  テクノロジー  フォー  スタンド−アロン  ノン−ボルタイル  メモリ  アプリケイション」、シンポジウム  オン  ブイ・エル・エス・アイ  テクノロジー  ダイジェスト、１５．３、２００６（非特許文献１参照）には、ＰＲＡＭの相変化材料膜と上部電極とを溝内に形成して、相変化材料膜にかかる電界を集中させた構造が開示されている。
【特許文献１】米国特許第７１０５３９６号明細書
【非特許文献１】“A 90nm Phase Change Memory Technology for Stand-Alone, Non-Volatile Memory Applications” F. Pellizzer1, A. Benvenuti1, B. Gleixner2, Y. Kim2, B. Johnson2, M. Magistretti1, T. Marangon1, A. Pirovano1, R. Bez1, and G. Atwood2, Symposium on VLSI Technology Digest 15.3 (2006)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性メモリとしては、多結晶Ｓｉをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００５】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り囲む酸化膜のどこか一部に欠陥が生じても電荷蓄積層の電荷が全て抜けてしまうことがないため、集積度の向上によりデータ保持が劣化するなどの問題を回避することができる。しかしながら、ＭＯＮＯＳ型不揮発性メモリセルは、書込みおよび消去にミリ秒単位の時間を要するという課題が存在する。そのため、信頼性を低下させることなく高集積化および高速化を実現することのできる構造またはアレイ構成を備える不揮発性メモリセルが望まれている。
【０００６】
本発明の目的は、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭやＭＯＮＯＳ型不揮発性メモリに代わる、高集積で、かつ高速に動作する不揮発性記憶装置を実現することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【０００９】
この実施の形態は、半導体基板の主面上に形成されたアクセストランジスタおよび下部電極と上部電極との間に記憶素子を挟む記憶素子部からなるメモリセルを含み、アクセストランジスタのドレイン領域と記憶素子部の下部電極とが電気的に接続された不揮発性記憶装置である。記憶素子部は、半導体基板の主面上に形成された層間絶縁膜を貫通する接続孔の底部から所定の深さまで形成された下部電極と、下部電極の上面の一部を露出して下部電極上の接続孔の内壁に形成されたサイドウォールと、サイドウォールの形状に沿って形成され、露出した下部電極の上面と電気的に接続された記憶素子と、記憶素子上に形成された上部電極とから構成されており、露出した下部電極の上面と記憶素子とが接続する面の寸法が最小加工寸法よりも小さいものである。
【００１０】
また、この実施の形態は、下部電極と上部電極との間に記憶素子を挟む記憶素子部において、下部電極と記憶素子とが接続する面の寸法が最小加工寸法よりも小さい不揮発性記憶装置の製造方法である。まず、半導体基板の主面上に形成された層間絶縁膜を貫通する接続孔を形成した後、接続孔の内部に第１導体膜を埋め込み、さらに第１導体膜をエッチバックして、接続孔の底部から所定の深さまで第１導体膜からなる下部電極を形成する。続いて下部電極の上面の一部を露出して下部電極上の接続孔の内壁にサイドウォールを形成した後、半導体基板の主面上に記憶素子用材料および第２導体膜を順次堆積し、これら第２導体膜および記憶素子用材料を順次エッチングすることにより、記憶素子用材料からなる記憶素子および第２導体膜からなる上部電極を形成する。続いて積層された記憶素子および上部電極の側面にサイドウォールを形成する。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
高集積で、かつ高速に動作することのできる不揮発性記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
本実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの等価回路図を図１（ａ）および（ｂ）に示す。図１（ａ）はメモリセルアレイの全体の等価回路図、図１（ｂ）はメモリセルアレイの部分的な等価回路図である。ここでは、ソースを共有する２つのメモリセルＭ００，Ｍ１０を例に挙げてメモリアレイ構成の詳細を説明するが、これら以外のソースを共有する２つのメモリセルについても同様である。
【００１８】
本実施の形態１によるメモリアレイ構成では、ソース線ＳＬ０を共有し、対称の位置にある２つのメモリセルＭ００，Ｍ１０に対して別個のワード線ＷＬ０およびワード線ＷＬ１をそれぞれ接続する。すなわち、メモリセルＭ００のゲートはワード線ＷＬ０に接続され、メモリセルＭ１０のゲートはワード線ＷＬ１に接続されて、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域（図１（ｂ）中、点線で囲んだ１つの領域）のチャネル長方向の幅に対して１本のメタル配線（ワード線ＷＬ０またはワード線ＷＬ１）が配置される。なお、ＮＯＲ型セルアレイで特徴的なのは、ワード線ＷＬ０とワード線ＷＬ１間のソース線ＳＬ０が共有されていることで、セル面積を小さくできることである。
【００１９】
２つのメモリセルＭ００，Ｍ１０は、それぞれｎＭＩＳからなるアクセストランジスタＡＴｒおよび下部電極と上部電極との間に記憶素子ＭＥを挟む記憶素子部により構成されている。アクセストランジスタＡＴｒのソースはソース線ＳＬ０に接続され、ドレインは記憶素子ＭＥの一端（下部電極）に接続されており、さらに記憶素子ＭＥの他の一端（上部電極）はビット線ＢＬ０に接続されている。すなわち、アクセストランジスタＡＴｒと記憶素子ＭＥとは直列に接続されている。
【００２０】
次に、本実施の形態１による不揮発性メモリセルに備わる互いに異なる構造を有する６つの記憶素子部を図２〜図７を用いて説明する。
【００２１】
本実施の形態１による不揮発性メモリセルに備わる第１の記憶素子部を図２に示す要部断面図を用いて説明する。
【００２２】
図２に示すように、半導体基板の主面上に層間絶縁膜３が形成されており、この層間絶縁膜３を貫通して接続孔４が形成されている。接続孔４の内部には、その底部から所定の深さｄまで下部電極２となる導体膜が埋め込まれている。さらに、下部電極２上の接続孔４の内壁には、例えば酸化シリコンからなるサイドウォール５が形成されている。接続孔４の内部はサイドウォール５により埋められておらず、下部電極２の上面の一部が露出している。この露出した下部電極２の上面の寸法（例えば露出した下部電極２の上面の形状が円形の場合は、その径）Ｗは、例えば２０〜３０ｎｍであり、最小加工寸法よりも小さくすることができる。下部電極２は、例えばＮｉ、Ｗ、Ｃｕ、ＴｉＮ、ＮｉＰｔ、Ｃｏ、ＰｙまたはＦｅＣｏなどにより構成される。
【００２３】
その露出した下部電極２の上面に接続して、サイドウォール５の形状に沿って記憶素子ＭＥが形成されている。さらに、記憶素子ＭＥ上には上部電極６が積層されている。記憶素子ＭＥの厚さは、例えば１０ｎｍであり、記憶素子ＭＥによって接続孔４の内部は完全には埋められていない。記憶素子ＭＥは、ＲＲＡＭ（記憶素子に金属酸化膜を利用した抵抗変化型不揮発性メモリ）の場合は、例えばＮｉＯ、ＣｕＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２またはＡｌ２Ｏ３などにより構成され、ＰＲＡＭ（記憶素子に相変化膜を利用した相変化型不揮発性メモリ）の場合は、例えばＧＳＴ（ＧｅＳｂＴｅ）、ＳｂＳｅ、ＧｅＴｅ、Ｎが添加されたＧＳＴまたはＩｎがドープされたＧＳＴなどにより構成される。あるいは、ＳｒＺｒＯ３、ＳｒＴｉＯ３などのペロブスカイト材料、ＭＲＡＭ（Magnetic ＲＡＭ）またはＦｅＲＡＭ（Ferroelectric ＲＡＭ）で用いられる材料、例えばＭｇＯなどを記憶素子ＭＥに用いることもできる。上部電極６は、例えばＮｉ、ＴｉＮまたはＴｉ／ＴｉＮ積層などにより構成される。記憶素子ＭＥと上部電極６との側壁には、例えば窒化シリコンからなるサイドウォール７が形成されている。
【００２４】
接続孔４の内壁にサイドウォール５を形成することによって下部電極２と記憶素子ＭＥとが接触する面の寸法を最小加工寸法よりも小さくすることができるので、上部電極６と下部電極２との間の電界集中が強まり、電流密度を増加させることができる。これにより、例えばデータ書込み動作時においてナノ秒単位の動作速度を得ることができる。
【００２５】
本実施の形態１による不揮発性メモリセルに備わる第２の記憶素子部を図３に示す要部断面図を用いて説明する。
【００２６】
図３に示すように、第２の記憶素子部は、前述した第１の記憶素子部と同様に、層間絶縁膜３に接続孔４が形成され、接続孔４の底部から所定の深さまで下部電極２が形成され、下部電極２上の接続孔４の内壁にサイドウォール５が形成され、さらに、サイドウォール５の形状に沿って記憶素子ＭＥおよび上部電極６が形成されている。第２の記憶素子部が前述した第１の記憶素子部と相違する点は、記憶素子ＭＥの下面または記憶素子ＭＥの上面（記憶素子ＭＥと上部電極６との間）に下地膜８が形成されていることである。下地膜８は、熱の発生に起因する記憶素子ＭＥと下部電極２との化学反応または記憶素子ＭＥと上部電極６との化学反応を抑える機能を有しており、その材料としは、例えばＴａＯ、ＣｒＯまたは磁性強誘電体材料（例えばＢｉＭｎＯ３、ＢｉＣｒＯ３、ＢｉＣｏＯ３、ＢｉＮｉＯ３またはＰｂＣｒＯ３などのビスマス・鉛−３ｄ遷移金属ペロブスカイト）を用いることができる。下地膜８の厚さは、例えば２〜３ｎｍである。下地膜８を設けることにより、記憶素子部の信頼性が向上する。
【００２７】
本実施の形態１による不揮発性メモリセルに備わる第３の記憶素子部を図４に示す要部断面図を用いて説明する。
【００２８】
図４に示すように、第３の記憶素子部は、前述した第１の記憶素子部と同様に、層間絶縁膜３に接続孔４が形成され、接続孔４の底部から所定の深さまで下部電極２が形成され、下部電極２上の接続孔４の内壁にサイドウォール５が形成され、さらに、サイドウォール５の形状に沿って記憶素子ＭＥおよび上部電極６が形成されている。第３の記憶素子部が前述した第１の記憶素子部と相違する点は、記憶素子ＭＥの下面および記憶素子ＭＥの上面（記憶素子ＭＥと上部電極６との間）にそれぞれ下地膜９Ｄ，９Ｕが形成されていることである。下地膜９Ｄ，９Ｕは前述した下地膜８と同様に、熱の発生に起因する記憶素子ＭＥと下部電極２との化学反応または記憶素子ＭＥと上部電極６との化学反応を抑える機能を有しており、その材料としては、例えばＴａＯ、ＣｒＯまたは磁性強誘電体材料を用いることができる。下地膜９Ｄおよび下地膜９Ｕには、同じ材料を用いてもよく、互いに異なる材料を用いてもよい。下地膜９Ｕ，９Ｄを設けることにより、記憶素子部の信頼性が向上する。
【００２９】
本実施の形態１による不揮発性メモリセルに備わる第４の記憶素子部を図５に示す要部断面図を用いて説明する。
【００３０】
図５に示すように、第４の記憶素子部は、前述した第１の記憶素子部と同様に、層間絶縁膜３に接続孔４が形成され、接続孔４の底部から所定の深さまで下部電極２が形成され、下部電極２上の接続孔４の内壁にサイドウォール５が形成され、さらに、サイドウォール５の形状に沿って記憶素子ＭＥおよび上部電極６が形成されている。第４の記憶素子部が前述した第１の記憶素子部と相違する点は、記憶素子ＭＥと下部電極２との間に金属酸化膜１０が形成されていることである。金属酸化膜１０は、下部電極２を構成する金属膜の表面を酸化処理することにより形成することができる。例えば下部電極２がＣｕからなる場合は、ＣｕＯの金属酸化膜１０が形成される。金属酸化膜１０は、熱の発生に起因する記憶素子ＭＥと下部電極２との化学反応を抑える機能を有していることから、金属酸化膜１０を設けることにより、記憶素子部の信頼性が向上する。
【００３１】
本実施の形態１による不揮発性メモリセルに備わる第５の記憶素子部を図６に示す要部断面図を用いて説明する。
【００３２】
図６に示すように、第５の記憶素子部は、前述した第１の記憶素子部と同様に、層間絶縁膜３に接続孔４が形成され、接続孔４の底部から所定の深さまで下部電極２が形成され、下部電極２上の接続孔４の内壁にサイドウォール５が形成され、さらに、サイドウォール５の形状に沿って記憶素子ＭＥおよび上部電極６が形成されている。第５の記憶素子部が前述した第１の記憶素子部と相違する点は、記憶素子ＭＥの厚さを、例えば２０〜３０ｎｍとして、相対的に厚く形成していることである。記憶素子ＭＥの厚さを相対的に厚く形成することにより、接続孔４の内部が記憶素子ＭＥにより完全に埋められる。本願発明は、記憶素子の上部電極を狭める方式が主たる提案であるが、このように記憶素子ＭＥの厚さを相対的に厚くすることで、下部電極２を狭めて、電流密度を増加させるという方式にもなる。この方式でも高速書き込み等を可能とすることができる。
【００３３】
本実施の形態１による不揮発性メモリセルに備わる第６の記憶素子部を図７に示す要部断面図を用いて説明する。
【００３４】
図７に示すように、第６の記憶素子部は、前述した第１の記憶素子部と同様に、層間絶縁膜３に接続孔４が形成され、接続孔４の底部から所定の深さまで下部電極２が形成され、下部電極２上の接続孔４の内壁にサイドウォール５が形成され、さらに、サイドウォール５の形状に沿って記憶素子ＭＥおよび上部電極６が形成されている。第６の記憶素子部が前述した第１の記憶素子部と相違する点は、記憶素子ＭＥおよび上部電極６の形成方法である。すなわち、前述した第１の記憶素子部では、リソグラフィ技術により形成されたレジストパターンをマスクとして上部電極６および記憶素子ＭＥをエッチング技術により加工するが、第６の記憶素子部では、上部電極６上にパターン形成した絶縁膜ＨＭをマスクとして上部電極６および記憶素子ＭＥをエッチング技術により加工している。絶縁膜ＨＭをマスクとして上部電極６および記憶素子ＭＥをエッチングすることにより、サイドウォール７を形成する際の上部電極６のチャージアップを防ぐことができるので、記憶素子部の信頼性が向上する。この絶縁膜ＨＭは、例えば酸化シリコンからなるが、後の工程でエッチング除去されるので、完成した不揮発性メモリセルには存在しない。そのため、図７では、絶縁膜ＨＭを点線で示している。
【００３５】
次に、本実施の形態１による不揮発性メモリセルのデータ消去動作、データ書込み動作およびデータ読み出し動作の一例を図８（ａ）、（ｂ）および（ｃ）に示すメモリセルの等価回路図を用いて説明する。ここでは、ＰＲＡＭを採用した不揮発性メモリセルを例示する。
【００３６】
図８（ａ）は、データ消去時の電圧設定を示すメモリセルの等価回路図である。アクセストランジスタＡＴｒのゲート（ワード線ＷＬ）に１．５Ｖを印加し、ビット線ＢＬに約０．８Ｖを印加することにより、アクセストランジスタＡＴｒに接続された記憶素子ＭＥに約１００μＡの電流が流れて、記憶素子ＭＥが約２〜３μｓの速度で結晶化してデータが消去される。
【００３７】
図８（ｂ）は、データ書込み時の電圧設定を示すメモリセルの等価回路図である。アクセストランジスタＡＴｒのゲート（ワード線ＷＬ）に１．５Ｖを印加し、ビット線ＢＬに約１．２Ｖを印加することにより、アクセストランジスタＡＴｒに接続された記憶素子ＭＥに約２００μＡの電流が流れて、記憶素子ＭＥが数１０ｎｓの速度で非晶質化してデータが書き込まれる。
【００３８】
図８（ｃ）は、データ読み出し時の電圧設定を示すメモリセルの等価回路図である。アクセストランジスタＡＴｒのゲート（ワード線ＷＬ）に１．５Ｖを印加し、ビット線ＢＬに０．２〜０．５Ｖを印加することにより、アクセストランジスタＡＴｒをしきい値電圧Ｖｔｈ（０．２〜０．５Ｖ）以下の電圧で動作させて、この記憶素子ＭＥの抵抗値（高抵抗または低抵抗）により“１”／“０”を、例えば約２〜３ｎｓで判断する。
【００３９】
次に、本実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの詳細な構造を図９〜図１２を用いて説明する。図９はメモリセルアレイの一部の要部断面図、図１０〜図１２はメモリセルアレイの一部の要部平面図（図１０は基板から第１プラグ電極までの各層を重ねた要部平面図、図１１は図１０と同じ平面領域であって図１０よりも上層の第１プラグ電極から第２プラグ電極までの各層を重ねた要部平面図、図１２は図１０と同じ平面領域であって図１１よりも上層の第２プラグ電極から第２層目の配線までの各層を重ねた要部平面図）である。ここでは、メモリセルアレイを構成する複数のメモリセルのうち、ソースを共有する２つのメモリセルを例に挙げてメモリアレイ構成の詳細を説明するが、これら以外のソースを共有する２つのメモリセルについても同様である。
【００４０】
半導体基板１は、例えばｐ型のＳｉ単結晶からなり、この半導体基板１にはｐウェルＰＷｍが形成されている。このｐウェルＰＷｍはｐ型不純物、例えばＢが導入されてなり、図示はしないが、ここには、上記メモリセルアレイの他、周辺回路用の素子等も形成されている。このｐウェルＰＷｍは、その下層に形成された埋め込みｎウェルＮＷｍと、ｐウェルＰＷｍの側部側に形成されたｎウェル（図示は省略）とに取り囲まれており、半導体基板１から電気的に分離されている。その埋め込みｎウェルＮＷｍおよびｎウェルはｎ型不純物、例えばＰまたはＡｓが半導体基板１に導入されて形成されてなり、半導体基板１上の他の素子からのノイズが半導体基板１を通じてｐウェルＰＷｍに侵入するのを抑制または防止したり、ｐウェルＰＷｍの電位を半導体基板１とは独立して所定の値に設定したりする機能を備えている。
【００４１】
半導体基板１の主面には、例えば溝型の分離部（トレンチアイソレーション）ＳＧＩが形成されている。この分離部ＳＧＩは、半導体基板１に掘られた平面帯状の溝内に絶縁膜が埋め込まれて所定の領域に形成されている。分離部ＳＧＩの絶縁膜は、例えば酸化シリコン等からなり、その上面は半導体基板１の主面とほぼ一致するように平坦にされている。
【００４２】
アクセストランジスタＡＴｒのソース領域Ｓｍおよびドレイン領域Ｄｍは、例えば相対的に低濃度のｎ−型の半導体領域１１と、そのｎ−型の半導体領域１１よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１２とを有しており（ＬＤＤ（Lightly Doped Drain）構造）、隣接する２つのアクセストランジスタＡＴｒは、ソース領域Ｓｍを共有している。ｎ−型の半導体領域１１は、アクセストランジスタＡＴｒのチャネル領域側に配置され、ｎ＋型の半導体領域１２は、アクセストランジスタＡＴｒのチャネル領域側からｎ−型の半導体領域１１分だけ離れた位置に配置されている。
【００４３】
ソース領域Ｓｍとドレイン領域Ｄｍとの間の半導体基板１の主面上には、ゲート絶縁膜１３を介してゲート電極１４が形成されており、このゲート電極１４は、第１方向に延在するワード線ＷＬの一部で形成されている。ゲート絶縁膜１３は、例えば酸化シリコン等からなり、ゲート電極１４は、例えばｎ型の低抵抗多結晶Ｓｉ等からなる。さらに、ゲート電極１４の上面には、例えばＣｏＳｉ２等のようなシリサイド層１５が形成されている。シリサイド層１５を形成することによりゲート電極１４の低抵抗化を図ることができる。このシリサイド層１５は、ソース領域Ｓｍおよびドレイン領域Ｄｍを構成するｎ＋型の半導体領域１２の上面にも形成されている。さらに、ゲート電極１４の側面には、例えば酸化シリコン等からなるサイドウォール１６が形成されている。
【００４４】
アクセストランジスタＡＴｒは層間絶縁膜１７により覆われており、この層間絶縁膜１７にはアクセストランジスタＡＴｒのソース領域Ｓｍ上およびドレイン領域Ｄｍ上のシリサイド層１５に達する接続孔１８が形成されている。この接続孔１８の内部に埋め込まれた第１プラグ電極１９を介して、第１層目の配線Ｍ１がソース領域Ｓｍまたはドレイン領域Ｄｍと電気的に接続されている。ソース領域Ｓｍと電気的に接続する第１層目の配線Ｍ１によりソース線ＳＬを構成することができる。第１層目の配線Ｍ１は、例えばダマシン法により形成される。配線Ｍ１は、層間絶縁膜に形成された溝内に、Ｃｕを主成分とする導体膜（Ｃｕめっき膜２３ｂ）が埋め込まれて形成されている。また、溝の側壁および底部とＣｕめっき膜２３ｂとの間には、Ｃｕの拡散を防止する機能を有するバリアメタル膜２３ａが形成されている。
【００４５】
さらに、第１層目の配線Ｍ１は層間絶縁膜３により覆われており、アクセストランジスタＡＴｒのドレイン領域Ｄｍと電気的に接続する第１層目の配線Ｍ１上の層間絶縁膜３には接続孔４が形成されている。接続孔４の内部には、第１層目の配線Ｍ１に接続して第２プラグ電極２０が形成されており、この第２プラグ電極２０を下部電極として記憶素子部（例えば前述した第１〜第６の記憶素子部のいずれか）が形成されている。
【００４６】
例えば前述した第１の記憶素子部が形成された場合は、第２プラグ電極２０が第１の記憶素子部の下部電極２となる。この下部電極２上の接続孔４の内壁にサイドウォール５が形成されており、接続孔４の内部はサイドウォール５により埋め込まれておらず、下部電極２の上面の一部が露出している。その露出した下部電極２の上面に接続して、サイドウォール５の形状に沿って記憶素子ＭＥが形成されている。さらに、記憶素子ＭＥ上には上部電極６が形成されている。記憶素子ＭＥには、金属酸化膜（ＲＲＡＭ）または相変改膜（ＰＲＡＭ）を採用することができるが、例えば金属酸化膜（ＲＲＡＭ）を採用した場合は、下部電極２（第２プラグ電極２０）は、例えばＣｕ、記憶素子ＭＥは、例えばＮｉＯ、上部電極６は、例えばＮｉを例示することができる。
【００４７】
記憶素子部の上部電極６には、第１方向と直交する第２方向に延在して第２層目の配線Ｍ２が形成されており、上部電極６と第２層目の配線Ｍ２とは電気的に接続している。この第２層目の配線Ｍ２によりビット線ＢＬを構成することができる。第２層目の配線Ｍ２は、例えばダマシン法により形成される。
【００４８】
図１０〜図１２において１点破線で囲まれた領域が１ビット（１Ｃｅｌｌ）を示している。設計ルールで決められた最小加工寸法をＦとすると、前述したように、隣接するアクセストランジスタＡＴｒのソース領域Ｓｍを共有とし、またチャネル幅方向の幅はメタル配線の最小ピッチとすることができることから、ワード線ＷＬの延在方向（第１方向）であってチャネル幅方向に沿ったピッチは２Ｆ、ビット線ＢＬの延在方向（第２方向）であってソース領域Ｓｍとドレイン領域Ｄｍとの間のチャネル長方向に沿ったピッチは３Ｆとなり、単位メモリセル面積は６Ｆ２となる。
【００４９】
次に、本実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの製造方法を図１３〜図２２を用いて説明する。図１３〜図２２には、前述した図９と同じ箇所の要部断面図を示しており、ソース領域を共有する２つのメモリセルを用いてメモリセルアレイの製造方法を説明する。
【００５０】
まず、図１３に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００５１】
次に、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷｍおよびｎウェルを形成する。続いて半導体基板１の主面にｐ型不純物、例えばＢをイオン注入法により導入することにより、半導体基板１の主面にアクセストランジスタＡＴｒのチャネル形成用のｐ型の半導体領域を形成する。
【００５２】
次に、半導体基板１に対して熱酸化処理を施すことにより、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜１３を形成する。続いて、半導体基板１の主面上に、例えば低抵抗多結晶Ｓｉからなる導体膜をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導体膜の厚さは、例えば１４０ｎｍ程度である。その後、導体膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜からなるアクセストランジスタＡＴｒのゲート電極１４を形成する。
【００５３】
次に、半導体基板１の主面にｎ型不純物、例えばＡｓをイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域１１をゲート電極１４に対して自己整合的に形成する。続いて、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックすることにより、ゲート電極１４の側面にサイドウォール１６を形成する。その後、半導体基板１の主面にｎ型不純物、例えばＰまたはＡｓをイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域１２をゲート電極１４およびサイドウォール１６に対して自己整合的に形成する。これにより、ｎ−型の半導体領域１１およびｎ＋型の半導体領域１２からなるアクセストランジスタＡＴｒのソース領域Ｓｍおよびドレイン領域Ｄｍが形成される。
【００５４】
次に、ゲート電極１４の上面およびｎ＋型の半導体領域１２の表面にシリサイド層１５、例えばＣｏＳｉ２層を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。
【００５５】
次に、図１４に示すように、半導体基板１の主面上に、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）からなる層間絶縁膜１７をプラズマＣＶＤ法により形成した後、リソグラフィ技術によりレジストパターンＲＰ１を形成し、このレジストパターンＲＰ１をマスクとしたドライエッチング技術により層間絶縁膜１７を加工して、ｎ＋型の半導体領域１２上のシリサイド層１５に達する接続孔１８を形成する。
【００５６】
次に、図１５に示すように、レジストパターンＲＰ１を除去した後、半導体基板１の主面上に導体膜を堆積し、さらにその導体膜が接続孔１８の内部のみに残されるように導体膜をＣＭＰ法等によって研磨することで、第１プラグ電極１９を形成する。第１プラグ電極１９は、例えばＴｉおよびＴｉＮの積層膜からなる相対的に薄いバリア層と、そのバリア層に包まれるように形成されたＷまたはＡｌ等からなる相対的に厚い導体膜とを有している。
【００５７】
次に、図１６に示すように、半導体基板１の主面上にストッパ絶縁膜２１ａおよび配線形成用絶縁膜２１ｂを順次形成する。ストッパ絶縁膜２１ａは配線形成用絶縁膜２１ｂへの溝加工の際にエッチングストッパとなる膜であり、配線形成用絶縁膜２１ｂに対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２１ａは、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、配線形成用絶縁膜２１ｂは、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。
【００５８】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、リソグラフィ技術およびドライエッチング技術によりストッパ絶縁膜２１ａおよび配線形成用絶縁膜２１ｂの所定の領域に配線溝２２を形成する。配線溝２２は、例えばアクセストランジスタＡＴｒのドレインＤｍ（ｎ＋型の半導体領域１２）と電気的に接続する第１プラグ電極１９上に形成される。続いて、半導体基板１の主面上にバリアメタル膜２３ａを形成する。バリアメタル膜２３ａは、例えばＴｉＮ膜、Ｔａ膜またはＴａＮ膜等である。続いて、ＣＶＤ法またはスパッタリング用によりバリアメタル膜２３ａ上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法によりシード層上にＣｕめっき膜２３ｂを形成する。Ｃｕめっき膜２３ｂにより配線溝２２の内部を埋め込む。続いて、配線溝２２以外の領域のＣｕめっき膜２３ｂ、シード層およびバリアメタル膜２３ａをＣＭＰ法により除去して、Ｃｕを主導電材料とする第１層目の配線Ｍ１を形成する。
【００５９】
次に、図１７に示すように、半導体基板１の主面上にストッパ絶縁膜２４ａおよび接続孔形成用絶縁膜２４ｂを順次形成し、例えばアクセストランジスタＡＴｒのドレイン領域Ｄｍ（ｎ＋型の半導体領域１２）と電気的に接続する第１層目の配線Ｍ１上に接続孔４を形成した後、前述した第１層目の配線Ｍ１の製造工程と同様にして、シングルダマシン法により接続孔４の内部にＣｕを主導電材料とする第２プラグ電極２０を形成する。
【００６０】
次に、図１８に示すように、リソグラフィ技術によりレジストパターンＲＰ２を形成し、このレジストパターンＲＰ２をマスクとしたドライエッチング技術により接続孔４の内部の第２プラグ電極２０の上部を除去して、接続孔４の底部から所定の深さまで第２プラグ電極２０を残存させることにより、下部電極２を形成する。
【００６１】
次に、図１９に示すように、レジストパターンＲＰ２を除去した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックすることにより、下部電極２が形成されていない接続孔４の内壁にサイドウォール５を形成する。
【００６２】
次に、図２０に示すように、半導体基板１の主面上に、例えばＮｉＯからなる記憶素子用材料およびＮｉからなる上部電極用材料を、例えばスパッタリング法、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法により順次堆積する。さらに上部電極用材料上にリソグラフィ技術によりレジストパターンＲＰ３を形成し、このレジストパターンＲＰ３をマスクとしたドライエッチング技術により上部電極用材料および記憶素子用材料を順次加工して、積層された上部電極６および記憶素子ＭＥを形成する。これにより、前述した第１の記憶素子部が形成される。
【００６３】
次に、図２１に示すように、レジストパターンＲＰ３を除去した後、半導体基板１の主面上に、例えば窒化シリコンからなる絶縁膜を堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックすることにより、積層形成された上部電極６および記憶素子ＭＥの側面にサイドウォール７を形成する。
【００６４】
その後、図２２に示すように、半導体基板１の主面上にストッパ絶縁膜および配線溝形成用絶縁膜を順次形成し、これらの所定の領域に配線溝を形成した後、前述した第１層目の配線Ｍ１の製造工程と同様にして、シングルダマシン法によりこの配線溝の内部にバリアメタル膜２５ａおよびＣｕめっき膜２５ｂを埋め込み、Ｃｕを主導電材料とする第２層目の配線Ｍ２を形成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００６５】
このように、本実施の形態１によれば、下部電極２と記憶素子ＭＥとが接触する面の寸法を最小加工寸法よりも小さくすることができるので、上部電極６と下部電極２との間の電界集中が強まり、電流密度を増加させることができる。これにより、例えばデータ書込み動作時においてナノ秒単位の高速動作を実現することができる。
【００６６】
また、記憶素子ＭＥの下面、記憶素子ＭＥの上面、または記憶素子ＭＥの下面および上面に下地膜８，９Ｕ，９Ｄを形成する等により、熱の発生に起因する記憶素子ＭＥと下部電極２との化学反応または記憶素子ＭＥと上部電極６との化学反応を抑えることができるので、記憶素子部の信頼性を向上させることができる。
【００６７】
また、単位メモリセル面積を６Ｆ２とすることができるので、ＮＯＲ型不揮発性メモリにおけるメモリセルアレイ領域の面積を縮小して、不揮発性記憶装置の高集積化を図ることができる。
【００６８】
（実施の形態２）
本実施の形態２によるメモリセルのアクセストランジスタの構造は、前述した実施の形態１と同様であるが、記憶素子部の形成場所が前述した実施の形態１と相違する。すなわち、前述した実施の形態１では、記憶素子部を第１層目の配線Ｍ１と第２層目の配線Ｍ２との間に形成したが、本実施の形態２では、アクセストランジスタＡＴｒのドレイン領域Ｄｍと第１層目の配線Ｍ１との間に形成するものである。
【００６９】
本実施の形態２による不揮発性メモリセルを構成するＮＯＲ型セルアレイの詳細な構造を図２３に示すメモリセルアレイの一部の要部断面図を用いて説明する。アクセストランジスタＡＴｒの構造は、前述した実施の形態１において説明したものと同様であるため、ここでの説明は省略する。
【００７０】
アクセストランジスタＡＴｒは層間絶縁膜３により覆われており、この層間絶縁膜３にはアクセストランジスタＡＴｒのソース領域Ｓｍ上またはドレイン領域Ｄｍ上のシリサイド層１５に達する接続孔４が形成されている。なお、ソース領域Ｓｍ上のシリサイド層１５に達する接続孔４はビット線ＢＬが形成されない領域、例えばメモリセルアレイの周辺部などに形成されており、ここでの図示は省略する。接続孔４の内部には、ドレイン領域Ｄｍ上のシリサイド層１５に接続して第１プラグ電極２６が形成されており、この第１プラグ電極２６を下部電極として記憶素子部（例えば前述した第１〜第６の記憶素子部のいずれか）が形成されている。
【００７１】
例えば前述した第１の記憶素子部が形成された場合は、第１プラグ電極２６が第１の記憶素子部の下部電極２となる。この下部電極２上の接続孔４の内壁にサイドウォール５が形成されており、接続孔４の内部はサイドウォール５により埋められておらず、下部電極２の上面の一部が露出している。その露出した下部電極２の表面に接続して、サイドウォール５の形状に沿って記憶素子ＭＥが形成されている。さらに、記憶素子ＭＥ上には上部電極６が形成されている。記憶素子ＭＥには、金属酸化膜（ＲＲＡＭ）または相変改膜（ＰＲＡＭ）を採用することができるが、例えば金属酸化膜（ＲＲＡＭ）を採用した場合は、下部電極２（第１プラグ電極２６）は、例えばＣｕ、記憶素子ＭＥは、例えばＮｉＯ、上部電極６は、例えばＮｉを例示することができる。
【００７２】
記憶素子部の上部電極６には、第２方向に延在して第１層目の配線Ｍ１が形成されており、上部電極６と第１層目の配線Ｍ１とは電気的に接続している。この第１層目の配線Ｍ１によりビット線ＢＬを構成することができる。
【００７３】
このように、本実施の形態２によれば、前述した実施の形態１と同様な効果を得ることができ、さらに第１層目の配線Ｍ１によりビット線ＢＬを形成することにより、前述した実施の形態１よりも配線層を１層減らすことができるので、不揮発性記憶装置の製造ＴＡＴを短縮することができる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７５】
本発明は、コンピュータ、携帯端末またはデジタル家電などに用いられる不揮発性記憶装置に適用することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイを説明する図であり、（ａ）はメモリセルアレイの全体の等価回路図、（ｂ）はメモリセルアレイの部分的な等価回路図である。
【図２】実施の形態１による不揮発性メモリセルの第１の記憶素子部を示す要部断面図である。
【図３】実施の形態１による不揮発性メモリセルの第２の記憶素子部を示す要部断面図である。
【図４】実施の形態１による不揮発性メモリセルの第３の記憶素子部を示す要部断面図である。
【図５】実施の形態１による不揮発性メモリセルの第４の記憶素子部を示す要部断面図である。
【図６】実施の形態１による不揮発性メモリセルの第５の記憶素子部を示す要部断面図である。
【図７】実施の形態１による不揮発性メモリセルの第６の記憶素子部を示す要部断面図である。
【図８】実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの各動作を説明する図であり、（ａ）はデータ消去動作を説明するメモリセルの等価回路図、（ｂ）はデータ書込み動作を説明するメモリセルの等価回路図および（ｃ）はデータ読み出し動作を説明するメモリセルの等価回路図である。
【図９】実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部断面図である。
【図１０】実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部平面図（基板から第１プラグ電極までの各層を重ねた要部平面図）である。
【図１１】実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部平面図（第１プラグ電極から第２プラグ電極までの各層を重ねた要部平面図）である。
【図１２】実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部平面図（第２プラグ電極から第２層目の配線までの各層を重ねた要部平面図）である。
【図１３】実施の形態１による不揮発性メモリセルを構成するＮＯＲ型セルアレイの製造方法を説明するメモリセルアレイの一部の要部断面図である。
【図１４】図１３に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図１５】図１４に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図１６】図１５に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図１７】図１６に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図１８】図１７に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図１９】図１８に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図２０】図１９に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図２１】図２０に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図２２】図２１に続く、メモリセルアレイの製造工程中の図１３と同じ箇所の要部断面図である。
【図２３】本発明の実施の形態２による不揮発性メモリセルを構成するＮＯＲ型セルアレイの一部を示す要部断面図である。
【符号の説明】
【００７７】
１  半導体基板
２  下部電極
３  層間絶縁膜
４  接続孔
５  サイドウォール
６  上部電極
７  サイドウォール
８  下地膜
９Ｄ，９Ｕ  下地膜
１０  金属酸化膜
１１，１２  半導体領域
１３  ゲート絶縁膜
１４  ゲート電極
１５  シリサイド層
１６  サイドウォール
１７  層間絶縁膜
１８  接続孔
１９  第１プラグ電極
２０  第２プラグ電極
２１ａ  ストッパ絶縁膜
２１ｂ  配線形成用絶縁膜
２２  配線溝
２３ａ  バリアメタル膜
２３ｂ  Ｃｕめっき膜
２４ａ  ストッパ絶縁膜
２４ｂ  接続孔形成用絶縁膜
２５ａ  バリアメタル膜
２５ｂ  Ｃｕめっき膜
２６  第１プラグ電極
ＡＴｒ  アクセストランジスタ
ＢＬ，ＢＬ０，ＢＬ１，ＢＬ（ｊ−１）  ビット線
Ｄｍ  ドレイン領域
ＨＭ  絶縁膜
ＮＷｍ  ｎウェル
Ｍ１，Ｍ２  配線
Ｍ００，Ｍ１０  メモリセル
ＭＥ  記憶素子
ＰＷｍ  ｐウェル
ＲＰ１，ＲＰ２，ＲＰ３  レジストパターン
ＳＧＩ  素子分離部
ＳＬ，ＳＬ０，ＳＬ（ｋ−１）  ソース線
Ｓｍ  ソース領域
ＷＬ，ＷＬ０，ＷＬ１，ＷＬ（ｉ−１）  ワード線
【図１】
2010027835.tif 000003
【図２】
2010027835.tif 000004
【図３】
2010027835.tif 000005
【図４】
2010027835.tif 000006
【図５】
2010027835.tif 000007
【図６】
2010027835.tif 000008
【図７】
2010027835.tif 000009
【図８】
2010027835.tif 000010
【図９】
2010027835.tif 000011
【図１０】
2010027835.tif 000012
【図１１】
2010027835.tif 000013
【図１２】
2010027835.tif 000014
【図１３】
2010027835.tif 000015
【図１４】
2010027835.tif 000016
【図１５】
2010027835.tif 000017
【図１６】
2010027835.tif 000018
【図１７】
2010027835.tif 000019
【図１８】
2010027835.tif 000020
【図１９】
2010027835.tif 000021
【図２０】
2010027835.tif 000022
【図２１】
2010027835.tif 000023
【図２２】
2010027835.tif 000024
【図２３】
2010027835.tif 000025