(57)【要約】【課題】アナログ入力信号をデジタル化することなく、そのアナログ信号形態のままで移動平均による平均化処理を行わせ、これにより、回路の簡単や消費費電力の低減化をはかりつつ、後段でのアナログ信号処理を行いやすくする。【解決手段】積分回路を形成する演算増幅器１２と、一方の電極端子に入力信号Ｖｉｎが印加されるとともに、他方の電極端子がスイッチング回路ｐｈ１またはｐｈ２を介して基準電位または上記演算増幅器の積分入力に接続される第１の入力容量素子Ｃ１と、一方の電極端子がスイッチング回路ｐｈ３またはｐｈ４を介して上記演算増幅器の積分出力または上記演算増幅器の積分入力に接続されるとともに、他方の電極端子が基準電位に接続される第２の入力容量素子Ｃ２を有し、スイッチング回路ｐｈ１，ｐｈ３とｐｈ２，ｐｈ４は、入力信号Ｖｉｎの周波数域よりも十分に高い周波数でオン／オフさせられるとともに、一方のオフ区間内に他方がオンされ、かつ他方のオフ区間内に一方がオンされる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
非反転入力が基準電位に接続されるとともに、出力と反転入力間に積分容量素子が接続されて積分回路を形成する演算増幅器と、
この演算増幅器の積分出力電圧を保持する出力容量素子と、
一方の電極端子に入力信号が印加されるとともに、他方の電極端子が第１のスイッチング回路または第２のスイッチング回路を介して基準電位または上記演算増幅器の積分入力に接続される第１の入力容量素子と、
一方の電極端子が第３のスイッチング回路または第４のスイッチング回路を介して上記演算増幅器の積分出力または上記演算増幅器の積分入力に接続されるとともに、他方の電極端子が基準電位に接続される第２の入力容量素子を有し、
第１および第３のスイッチング回路と第２および第４のスイッチング回路は入力信号の周波数域よりも十分に高い周波数でオン／オフさせられるとともに、一方のオフ区間内に他方がオンされ、かつ他方のオフ区間内に一方がオンされる、
ことを特徴とする平均化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力信号の移動平均を出力する平均化回路に関し、たとえば、パルス性ノイズがランダムに混入する入力信号からそのノイズを効率よく抑制するのに用いて有効である。
【背景技術】
【０００２】
たとえば、検出対象の挙動をセンサにより電圧変化に変換して検出するセンサ・システムにおいては、センサからの出力信号（センサ信号）にパルス性ノイズがランダムに重畳して検出の妨げとなることが多い。このような場合、そのセンサによる検出を適切に行わせるためには、センサ信号からランダムなパルス性ノイズを選択的に抑制させる必要がある。
【０００３】
ランダムなパルス性ノイズを抑制させる回路としては、たとえば、特開２０００−２６１５１３号公報（特許文献１）や特開２００８−６６８５７号公報（特許文献２）に記載の平均化回路が知られている。
【０００４】
特開２０００−２６１５１３号公報には、周期的にサンプリングされたアナログ入力信号をＡＤ変換器でデジタル化（量子化）し、このデジタル化入力信号をフリップフロップ（メモリ）で保持するとともに、この保持したデジタル化入力信号に次のデジタル化入力信号を加算することを繰り返すことにより、入力信号のレベルを平均化することが開示されている。
【０００５】
特開２００８−６６８５７号公報には、デジタル化入力データを複数回サンプリングしてその平均値を算出するサンプリングデータ平均化回路が開示されている。
【０００６】
これらの平均化回路では、アナログ入力信号をサンプリングおよびデジタル化（量子化）してメモリに保存するとともに、直近の複数回分のサンプリングデータの移動平均を演算処理することにより、ランダムなパルス性ノイズを抑制させる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した従来の平均化回路は、ランダムなパルス性ノイズを抑制させる平均化処理に際し、そのノイズが混入しているかも知れない入力信号をいったん、ＡＤ変換器でデジタル化する前処理が必要であった。  
本発明の目的は、アナログ入力信号をデジタル化することなく、そのアナログ信号形態のままで移動平均による平均化処理を行わせることを可能にした平均化回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による平均化回路は、次の（１１）〜（１５）により特定されるものである。  
（１１）非反転入力が基準電位に接続されるとともに、出力と反転入力間に積分容量素子が接続されて積分回路を形成する演算増幅器を有すること
（１２）この演算増幅器の積分出力電圧を保持する出力容量素子を有すること
（１３）一方の電極端子に入力信号が印加されるとともに、他方の電極端子が第１のスイッチング回路または第２のスイッチング回路を介して基準電位または上記演算増幅器の積分入力に接続される第１の入力容量素子を有すること
（１４）一方の電極端子が第３のスイッチング回路または第４のスイッチング回路を介して上記演算増幅器の積分出力または上記演算増幅器の積分入力に接続されるとともに、他方の電極端子が基準電位に接続される第２の入力容量素子を有すること
（１５）第１および第３のスイッチング回路と第２および第４のスイッチング回路は入力信号の周波数域よりも十分に高い周波数でオン／オフさせられるとともに、一方のオフ区間内に他方がオンされ、かつ他方のオフ区間内に一方がオンされること
【発明の効果】
【０００９】
アナログ入力信号をデジタル化することなく、そのアナログ信号形態のままで移動平均による平均化処理を行わせることができる。これにより、回路の簡単や消費費電力の低減化をはかりつつ、後段でのアナログ信号処理を行いやすくすることができるなどの利点が得られる。
【図面の簡単な説明】
【００１０】
【図１】この発明の一実施形態をなす平均化回路とその要部の動作タイミングチャートを示す図である。
【図２】この発明に係る平均化回路における入出力応答特性の第１の例（ステップ応答）を示す波形である。
【図３】この発明に係る平均化回路における入出力応答特性の第２の例（５００Ｈｚのｓｉｎ波入力応答）を示す波形である。
【図４】この発明に係る平均化回路における入出力応答特性の第３の例（８００Ｈｚのｓｉｎ波入力応答）を示す波形である。
【図５】この発明に係る平均化回路における入出力応答特性の第４の例（１ＫＨｚのｓｉｎ波入力応答）を示す波形である。
【図６】この発明に係る平均化回路における入出力応答特性の第５の例（１．５ＫＨｚのｓｉｎ波入力応答）を示す波形である。
【図７】この発明に係る平均化回路における入出力応答特性の第６の例（２ＫＨｚのｓｉｎ波入力応答）を示す波形である。
【図８】この発明に係る平均化回路における入出力応答特性の第７の例（５ＫＨｚのｓｉｎ波入力応答）を示す波形である。
【発明を実施するための形態】
【００１１】
＝＝＝回路の構成＝＝＝
図１は、この発明の一実施形態をなす平均化回路とその要部の動作タイミングチャートを示す。同図に示す平均化回路は、演算増幅器（オペアンプ）１２、積分容量素子Ｃｆ、出力容量素子Ｃｏ、第１および第２の入力容量素子Ｃ１，Ｃ２、第１〜第４のスイッチング回路Ｐｈ１〜ｐｈ４、リセット用スイッチＳＷＲなどによって構成されている。  
同図には、実回路において設けられる抵抗素子等を定数付きで示してある。また、各容量素子Ｃｆ，Ｃｏ，Ｃ１，Ｃ２についてはそれぞれ実回路での容量値を付してある。
【００１２】
演算増幅器１２は、非反転入力（＋）が基準電位に接続されるとともに、出力と反転入力（−）間に積分容量素子Ｃｆが接続されて積分回路を形成する。積分容量素子Ｃｆにはリセット用スイッチＳＷＲが並列接続されている。このスイッチＳＷＲは初期設定用であって、動作開始時だけオン状態が設定され、その後は常時オフ状態に置かれる。
【００１３】
演算増幅器１２の出力ラインには積分出力電圧Ｖｏｕｔを保持する出力容量素子Ｃｏが接続されている。この出力容量素子Ｃｏに印加される積分出力電圧Ｖｏｕｔが平均化回路の出力電圧として後段の回路（図示省略）へ与えられる。
【００１４】
平均化回路の入力信号Ｖｉｎは、センサ等の信号源から増幅器１１を介して取り出され、第１の入力容量素子Ｃ１の一方の電極端子に印加される。この第１の入力容量素子Ｃ１の他方の電極端子は、第１のスイッチング回路ｐｈ１または第２のスイッチング回路ｐｈ２を介して基準電位または上記演算増幅器１２の積分入力に交互に接続される。
【００１５】
第２の入力容量素子Ｃ２は、一方の電極端子が第３のスイッチング回路ｐｈ３または第４のスイッチング回路ｐｈ４を介して上記演算増幅器１２の積分出力または上記演算増幅器１２の積分入力に接続されるとともに、他方の電極端子が基準電位に接続される。
【００１６】
第１および第３のスイッチング回路ｐｈ１，ｐｈ３と、第２および第４のスイッチング回路ｐｈ２，ｐｈ４は、図中にその動作タイミングチャートを示すように、入力信号Ｖｉｎの周波数域よりも十分に高い周波数ｆｔｒｆ（たとえば２０ＫＨｚ）でオン／オフさせられるとともに、一方のオフ区間内に他方がオンされ、かつ他方のオフ区間内に一方がオンされる。
【００１７】
＝＝＝回路の動作＝＝＝
図１において、まず、スイッチング回路ｐｈ１，ｐｈ３がオンで、ｐｈ２，ｐｈ４がオフとなる区間を第１フェーズとする。また、スイッチング回路ｐｈ１，ｐｈ３がオフで、ｐｈ２，ｐｈ４がオンとなる区間を第２フェーズとする。
【００１８】
第１フェーズでは、第１の入力容量素子Ｃ１の他方の電極端子がｐｈ１を介して基準電位に接続されるとともに、第２の入力容量素子Ｃ２の一方の電極端子がｐｈ３を介して積分出力電圧Ｖｏｕｔに接続されている。  
第２フェーズでは、第１の入力容量素子Ｃ１の他方の電極端子と第２の入力容量素子Ｃ２の一方の電極端子が接続されるとともに、この接続点が演算増幅器１２の反転入力に接続される。この第２フェーズでは、２つの入力容量素子Ｃ１，Ｃ２が直列接続されて、この直列接続の中間点に現れる電圧が演算増幅器１２の反転入力に印加される。
【００１９】
ここで、第１フェーズにおいて積分出力電圧Ｖｏｕｔがゼロの初期値であったならば、この後の第２フェーズでは、入力信号（入力電圧）Ｖｉｎが２つの入力容量素子Ｃ１，Ｃ２で分圧され、この分圧電圧が演算増幅器１２の反転入力に積分入力電圧として入力される。演算増幅器１はその積分入力電圧を第２フェーズ区間にて時間積分する。この積分出力電圧Ｖｏｕｔは出力容量素子Ｃｏに保持されるとともに、第２の入力容量素子Ｃ２に印加・充電される。
【００２０】
この第２フェーズ後の第１フェーズでも、入力電圧Ｖｉｎは２つの入力容量素子Ｃ１，Ｃ２で分圧されるが、このとき、片方の入力容量素子Ｃ２には、直前の第１フェーズにて積分出力電圧Ｖｏｕｔがあらかじめ充電されている。
【００２１】
したがって、この第１フェーズでは、今回の入力電圧Ｖｉｎと前回の積分出力電圧Ｖｏｕｔとの合計値をＣ１，Ｃ２で分圧した電圧が、演算増幅器１２の反転入力に積分入力電圧として入力される。演算増幅器１２は、上記と同様に、その積分入力電圧を第２フェーズ区間にて時間積分する。そして、その積分出力電圧Ｖｏｕｔが出力容量素子Ｃｏに保持されるとともに、第２の入力容量素子Ｃ２に充電される。
【００２２】
以上のようにして、第１フェーズから第２フェーズへの遷移ごとに、今回の入力電圧Ｖｉｎと前回の積分出力電圧Ｖｏｕｔの相加平均値が積分されて出力される。このような動作サイクルの繰り返しにより、移動平均による平均化処理が行われる。これにより、ランダムなパルス性ノイズを効率よく抑制させることができる。
【００２３】
ここで注目すべきは、上述した移動平均による平均化処理が、アナログ入力信号をデジタル化することなく、そのアナログ信号形態のままで行えるということである。これにより、回路の簡単や消費費電力の低減化をはかりつつ、後段でのアナログ信号処理を行いやすくすることができるなどの利点が得られる。
【００２４】
＝＝＝入出力応答特性＝＝＝
図２から図８まではそれぞれ、上述した平均化回路の入出力応答特性を示す。  
まず、図２は、入力電圧（入力信号）Ｖｉｎが方形波の場合の応答波形を例示する。この場合、入力電圧Ｖｉｎの周波数Ｆｓｉｇは５００Ｈｚであり、第１フェーズと第２フェーズの繰り返し周波数（変換周波数）ｈｔｒｆはその入力電圧Ｖｉｎのそれよりも十分に高い２０ＫＨｚとしてある。出力電圧Ｖｏｕｔは、第１フェーズと第２フェーズの繰り返しごとに段階的に更新され、その出力波形は、同図に示すように、入力電圧Ｖｉｎを一次ローパス・フィルタ処理したような波形となる。
【００２５】
図３〜図８はそれぞれ、入力電圧Ｖｉｎがｓｉｎ波の場合の応答波形を例示する。各図において、変換周波数ｈｔｒｆはいずれも２０ＫＨｚであるが、入力電圧Ｖｉｎの周波数Ｆｓｉｇは、５００Ｈｚ（図３）、８００Ｈｚ（図４）、１ＫＨｚ（図５）、１．５ＫＨｚ（図６）、２ＫＨｚ（図７）、５ＫＨｚ（図８）と異ならせている。
【００２６】
同図に示すように、入出力間には、入力電圧Ｖｉｎの周波数が高くなるに従って出力電圧Ｖｏｕｔの位相シフトおよび減衰が大きくなるローパス・フィルタ特性が現れ、そのローパス・フィルタのカットオフ周波数は、上記変換周波数ｈｔｒｆのほぼ１／２０となる。
【符号の説明】
【００２７】
１１，１２  演算増幅器（オペアンプ）
Ｃｆ  積分容量素子
Ｃｏ  出力容量素子
Ｃ１  第１の入力容量素子
Ｃ２  第２の入力容量素子
Ｐｈ１〜ｐｈ４  第１〜第４のスイッチング回路
ＳＷＲ  リセット用スイッチ
Ｖｏｕｔ  積分出力電圧
Ｖｉｎ  入力信号（電圧）
ｈｔｒｆ  変換周波数（スイッチング回路Ｐｈ１〜ｐｈ４のオンオフ周期）
Ｆｓｉｇ  入力信号（電圧）Ｖｉｎの周波数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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