(57)【要約】【課題】デバイス不良を防ぐこと。【解決手段】不純物濃度を高めたｎドリフト領域とｐドリフト領域とを交互に繰り返し接合したｐｎ並列構造のドリフト層を形成する場合、まず、ｎ型半導体基板にｎ型半導体をエピタキシャル成長させたウェハ１に、マスク酸化膜がウェハ１の外周部１１および裏面側に残った状態で、トレンチ４を形成する。ついで、トレンチ４を形成した後に、ウェハ１を被覆しているマスク酸化膜を全て除去する。そして、トレンチ４に、マスク酸化膜がウェハ１の外周部１１および裏面側に残っていない状態で、ｐ型半導体５をエピタキシャル成長によって成長させる。【選択図】図４
2010212440.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板のおもて面側のトレンチ形成領域を除く全面をマスクで被覆するマスク工程と、
前記マスクの開口部分に露出する半導体部分をエッチングして前記半導体基板にトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程の後に、少なくとも前記半導体基板の外周部および裏面側に被覆された前記マスクを除去するマスク除去工程と、
前記半導体基板の外周部および裏面側に前記マスクが被覆されていない状態で、前記トレンチを第２導電型半導体で埋める埋め込み工程と、
前記半導体基板の表面の、前記トレンチからはみ出た部分の前記第２導電型半導体を研削する研削工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク工程においては、前記半導体基板の全面にシリコン酸化膜を形成し、当該シリコン酸化膜の前記トレンチ形成領域に開口部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク除去工程においては、前記半導体基板を被覆する前記マスクを全て除去することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記マスク除去工程においては、前記マスクの、前記半導体基板のおもて面側の内周部を被覆する部分を残して、前記マスクの、前記半導体基板の外周部と裏面側の部分を除去し、
前記研削工程においては、前記半導体基板のおもて面側の内周部に残った前記マスクをストッパとして、前記半導体基板の表面の、前記トレンチからはみ出た部分の前記第２導電型半導体を研削することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記マスク工程においては、前記半導体基板のおもて面側の内周部にシリコン窒化膜を形成した後に、前記半導体基板の全面にシリコン酸化膜を形成し、当該シリコン窒化膜および当該シリコン酸化膜の積層膜の前記トレンチ形成領域に開口部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記マスク除去工程においては、前記半導体基板のおもて面側の内周部に形成された前記シリコン窒化膜を残して、前記シリコン酸化膜を全て除去し、
前記研削工程においては、前記半導体基板のおもて面側の内周部に残った前記シリコン窒化膜をストッパとして、前記半導体基板の表面の、前記トレンチからはみ出た部分の前記第２導電型半導体を研削することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記マスク工程においては、
前記半導体基板の全面にシリコン酸化膜を被覆する工程と、
前記半導体基板のおもて面側の内周部に被覆された前記シリコン酸化膜をエッチングして、当該半導体基板のおもて面側の内周部の半導体部分を露出する工程と、
前記半導体基板の外周部および裏面側に前記シリコン酸化膜が被覆された状態で、さらに当該半導体基板の全面に前記シリコン酸化膜を形成することで、前記半導体基板の外周部および裏面側に被覆された前記シリコン酸化膜を当該半導体基板のおもて面側の内周部に被覆された前記シリコン酸化膜よりも厚くする工程と、
前記半導体基板のおもて面側の内周部のトレンチ形成領域に開口部を形成するとともに、前記半導体基板の外周部に被覆された前記シリコン酸化膜が残るようにエッジリンス処理を行う工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、大電力用の半導体装置の製造方法に関するものであり、特に、半導体基板にトレンチを形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置は、基板の片面に電極部が設けられた横型半導体装置と、基板の両面に電極部が設けられた縦型半導体装置と、に大別される。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向と、が同じである。
【０００３】
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
【０００４】
縦型半導体装置の一例として、プレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）について説明する。図２０は、プレーナ型のｎチャネル縦型ＭＯＳＦＥＴの断面構造を示す断面図である。図２０に示すように、縦型半導体装置２００は、低抵抗のｎ+ドレイン層２０１のおもて面側に高抵抗のｎ-ドリフト層２０２が設けられている。ｎ-ドリフト層２０２の表面層の一部に、選択的にｐベース領域２０３が設けられている。ｐベース領域２０３の表面層の一部には、選択的に高不純物濃度のｎ+ソース領域２０４と、ｐ+ピックアップ領域２０５と、が互いに接するように設けられている。
【０００５】
ｎ-ドリフト層２０２とｎ+ソース領域２０４に挟まれたｐベース領域２０３の表面には、ゲート酸化膜２０６を介してゲート電極２０７が設けられており、絶縁膜２０８によってゲート電極２０７とソース電極２０９とが分離されている。また、ソース電極２０９は、ｎ+ソース領域２０４と、ｐ+ピックアップ領域２０５と、に接するように設けられている。また、ｎ+ドレイン層２０１の裏面側には、ドレイン電極２１０が設けられている。
【０００６】
図２０に示す縦型半導体装置２００において、ｎ-ドリフト層２０２は、ＭＯＳＦＥＴがオン状態のときには縦方向にドリフト電流を流す領域としての機能を果たし、オフ状態のときには空乏化することで耐圧を高める機能を果たしている。したがって、ドリフト電流が流れるｎ-ドリフト層２０２を薄くすると、ドリフト電流の電流経路が短くなるため、オン抵抗（ドレイン−ソース間抵抗）は低くなるが、耐圧が低下してしまう。その理由は、ドリフト電流の電流経路が短くなりドリフト抵抗が低くなるが、一方で、ｎ-ドリフト層２０２とｐベース領域２０３との間のｐｎ接合から進行するドレイン−ソース間の空乏層の広がる幅が狭くなり、シリコンの最大（臨界）電界強度に早く達する構造となるためである。逆に、ｎ-ドリフト層２０２を厚くすると、耐圧は高くなるが、オン抵抗が高くなってしまう。このように、これらの半導体装置では、オン抵抗（電流容量）と耐圧との間にトレードオフの関係がある。
【０００７】
このようなトレードオフの関係は、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタまたはダイオードなどの半導体装置でも同様である。さらに、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向と、が異なる横型半導体装置においても同様である。
【０００８】
上述のトレードオフを改善する技術としては、超接合構造が公知である。図２１は、超接合構造の半導体装置の断面構造を示す断面図である。図２１に示す縦型半導体装置２２０において、超接合構造とは、ドリフト層２２２を、単一の半導体層ではなく、不純物濃度を高めたｎドリフト領域２２２ａとｐドリフト領域２２２ｂとを交互に繰り返し接合した構造（以下、並列ｐｎ構造とする）としたものである（例えば、下記特許文献１〜４参照。）。
【０００９】
並列ｐｎ構造を形成する方法としては、パターニングとイオン注入を繰り返し、エピタキシャル成長を何回かに分けておこなうことで、ｎドリフト領域およびｐドリフト領域を段階的に形成する方法が知られている。しかしながら、この方法では、製造に手間がかかり、コストが高くなるという問題がある。
【００１０】
このような問題を解決する方法としては、例えば、トレンチ埋め込みエピ方式が知られている。トレンチ埋め込みエピ方式は、まず、基板であるｎ+ドレイン層２０１の表面に、エピタキシャル法によって高抵抗のｎ型半導体層を形成する。つぎに、選択的にｎ+ドレイン層２０１に達するトレンチをエッチングすることでｎドリフト領域２２２ａを形成する。そして、このトレンチ内に、エピタキシャル法によりｐ型半導体を成長させることでｐドリフト領域２２２ｂを形成する。
【００１１】
ここで、降伏電圧が例えば８００Ｖ程度の超接合構造の半導体装置を作製するにあたって、ドリフト層２２２の不純物濃度が１．９×１０16ｃｍ-3で、ｎドリフト領域２２２ａおよびｐドリフト領域２２２ｂの幅がともに５μｍの場合、ドリフト層２２２の厚さがおよそ７３μｍ必要となる。したがって、ｎ型の基板にｐドリフト領域２２２ｂを形成するためには、およそ７３μｍの深いトレンチを形成しなければならない。このように深いトレンチを形成する深掘りトレンチエッチングは、超接合構造を形成するために必要なプロセスである。
【００１２】
深掘りトレンチエッチングとしては、数Ｐａに減圧されたチャンバー内にウェハを保持した状態で、例えばＳＦ6やＨＢｒ等のエッチングガスを連続的に供給する方法や、エッチングガスと、トレンチの側壁に保護膜を形成する保護膜形成ガスと、の切り替えを数秒ずつおこなうＢＯＳＣＨ（ボッシュ）プロセスがある。
【００１３】
ボッシュプロセスは、まず、例えばＣ4Ｆ8等の保護膜形成ガスを供給し、その後にガスを高速で切り替えて、ＳＦ6等のエッチングガスを供給する。この保護膜形成ガスとエッチングガスの供給を繰り返すことでトレンチを形成する。そして、トレンチ内を洗浄した後に、エピタキシャル法によりｐ型半導体を成長させる。つぎに、並列ｐｎ構造の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）法によって平坦化する。その後、上述のようにして形成されたドリフト層２２２に、例えば通常のプレーナ型のＭＯＳＦＥＴを製造するのと同様の工程をおこなうことにより、表面構造を形成し、超接合構造の縦型半導体装置が完成する。
【００１４】
ここで、トレンチを形成する際には、ハードマスクとしてシリコンとの選択比が高く、かつ他の種類の膜に比べて厚く形成するのが比較的容易なシリコン酸化（ＳｉＯ2）膜が用いられる。ハードマスクは、ＳｉＯ2膜をパターニングすることで形成される。このとき、エッジリンス処理をおこない、ウェハの外周部の、パターンが形成されない領域のＳｉＯ2膜を除去する。
【００１５】
図２２は、従来のトレンチエッチングの問題点について示す断面図である。図２２に示すように、ハードマスクを形成するときに、パターンを形成しない領域のＳｉＯ2膜１０２を除去するため、ウェハ１０１の外周部にシリコンが広く露出した領域が形成される。このシリコンが広く露出したウェハの外周部１１１においては、トレンチ１０５を形成する際に、Ｓｉのエッチングによって生じるＳｉ生成物が再付着する確率が高くなる。Ｓｉ生成物が付着した状態のまま、エッチングを続けると、このＳｉ生成物がトレンチエッチングに対するマスク材として作用し、いわゆるブラックシリコン１２０と呼ばれる柱状のシリコンエッチング残渣が発生する。このブラックシリコン１２０は、トレンチエッチングよりも後の工程で折れると、パーティクル源となるという問題がある。
【００１６】
ブラックシリコン１２０の発生を防ぐ方法としては、トレンチエッチングの条件を調整する方法がある。また、ハードマスクのパターニングをおこなう際に、ウェハ１０１の外周部１１１に設けられたＳｉＯ2膜１０２をエッチングせずに残す方法がある（例えば、下記特許文献５参照。）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】欧州特許出願公開第００５３８５４号明細書
【特許文献２】米国特許第５２１６２７５号明細書
【特許文献３】米国特許第５４３８２１５号明細書
【特許文献４】特開平９−２６６３１１号公報
【特許文献５】特許第３２６７１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、トレンチエッチングの際にウェハを保持するチャンバーのコンディションが少しでも変化するとブラックシリコン１２０が発生してしまうため、トレンチエッチングの条件を調整することが難しいという問題がある。
【００１９】
つぎに、ウェハの外周部１１１に設けられたＳｉＯ2膜１０２を残してトレンチエッチングをおこなった場合の問題点について説明する。図２３は、従来のエピタキシャル法の問題点について示す断面図である。図２３に示すように、並列ｐｎ構造を形成するためには、トレンチエッチングの後に、エピタキシャル法によりトレンチ内に半導体を形成する必要がある。このとき、ウェハの外周部１１１や裏面側にＳｉＯ2膜１０２が残っていると、ウェハの外周部１１１や裏面側に回り込んだガスによって、Ｓｉ１２１が異常成長する。
【００２０】
そして、Ｓｉ１２１が異常成長すると、後の工程において、パーティクルとなり、デバイス不良が引き起こされ、歩留まりが低下するという問題がある。また、パーティクルなどの異物によってウェハの平坦度が悪くなり、パターニング工程での精度が低下し、デバイス不良が引き起こされるという問題がある。
【００２１】
この発明は、上述した従来技術による問題点を解消するため、デバイス不良を防ぐことのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型半導体基板のおもて面側のトレンチ形成領域を除く全面をマスクで被覆するマスク工程と、前記マスクの開口部分に露出する半導体部分をエッチングして前記半導体基板にトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程の後に、少なくとも前記半導体基板の外周部および裏面側に被覆された前記マスクを除去するマスク除去工程と、前記半導体基板の外周部および裏面側に前記マスクが被覆されていない状態で、前記トレンチを第２導電型半導体で埋める埋め込み工程と、前記半導体基板の表面の、前記トレンチからはみ出た部分の前記第２導電型半導体を研削する研削工程と、を含むことを特徴とする。
【００２３】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記マスク工程においては、前記半導体基板の全面にシリコン酸化膜を形成し、当該シリコン酸化膜の前記トレンチ形成領域に開口部を形成することを特徴とする。
【００２４】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記マスク除去工程においては、前記半導体基板を被覆する前記マスクを全て除去することを特徴とする。
【００２５】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項２に記載の発明において、前記マスク除去工程においては、前記マスクの、前記半導体基板のおもて面側の内周部を被覆する部分を残して、前記マスクの、前記半導体基板の外周部と裏面側の部分を除去し、前記研削工程においては、前記半導体基板のおもて面側の内周部に残った前記マスクをストッパとして、前記半導体基板の表面の、前記トレンチからはみ出た部分の前記第２導電型半導体を研削することを特徴とする。
【００２６】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記マスク工程においては、前記半導体基板のおもて面側の内周部にシリコン窒化膜を形成した後に、前記半導体基板の全面にシリコン酸化膜を形成し、当該シリコン窒化膜および当該シリコン酸化膜の積層膜の前記トレンチ形成領域に開口部を形成することを特徴とする。
【００２７】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記マスク除去工程においては、前記半導体基板のおもて面側の内周部に形成された前記シリコン窒化膜を残して、前記シリコン酸化膜を全て除去し、前記研削工程においては、前記半導体基板のおもて面側の内周部に残った前記シリコン窒化膜をストッパとして、前記半導体基板の表面の、前記トレンチからはみ出た部分の前記第２導電型半導体を研削することを特徴とする。
【００２８】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記マスク工程においては、前記半導体基板の全面にシリコン酸化膜を被覆する工程と、前記半導体基板のおもて面側の内周部に被覆された前記シリコン酸化膜をエッチングして、当該半導体基板のおもて面側の内周部の半導体部分を露出する工程と、前記半導体基板の外周部および裏面側に前記シリコン酸化膜が被覆された状態で、さらに当該半導体基板の全面に前記シリコン酸化膜を形成することで、前記半導体基板の外周部および裏面側に被覆された前記シリコン酸化膜を当該半導体基板のおもて面側の内周部に被覆された前記シリコン酸化膜よりも厚くする工程と、前記半導体基板のおもて面側の内周部のトレンチ形成領域に開口部を形成するとともに、前記半導体基板の外周部に被覆された前記シリコン酸化膜が残るようにエッジリンス処理を行う工程と、を含むことを特徴とする。
【００２９】
上述した各請求項の発明によれば、第１導電型半導体基板の外周部および裏面側にマスクが残った状態で、該半導体基板のおもて面側の内周部にトレンチを形成することができる。このため、半導体基板が広く露出された領域が形成されるのを防ぎ、ブラックシリコンが生じることを防ぐことができる。また、半導体基板の外周部および裏面側にマスクが被覆されていない状態で、トレンチ内を第２導電型半導体で埋めることができる。このため、ウェハの外周部１１１や裏面側に半導体を成長させるガスが回り込んでも、半導体が異常発生することを防ぐことができる。したがって、パーティクルが生じるのを防ぐことができるため、デバイス不良を防ぐことができる。
【００３０】
また、請求項４〜６の発明によれば、半導体基板のおもて面側の内周部にマスクまたはシリコン窒化膜を残した状態で、トレンチ内を第２導電型半導体で埋めることができる。このため、トレンチからはみ出た部分の第２導電型半導体を研削する際に、マスクまたはシリコン窒化膜をストッパとして、研削することができる。したがって、半導体基板の厚さを、所望の厚さにすることができ、所望の降伏電圧を有する半導体装置を形成することができる。また、半導体基板の表面の余分な第２導電型半導体が確実に除去されるため、半導体基板を確実に露出させることができるので、電流経路を確保することができる。
【発明の効果】
【００３１】
本発明にかかる半導体装置の製造方法によれば、デバイス不良を防ぐことができるという効果を奏する。
【図面の簡単な説明】
【００３２】
【図１】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図５】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図６】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図７】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図８】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図９】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図１０】実施の形態２にかかる半導体装置の製造方法について示す断面図である。
【図１１】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１２】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１３】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１４】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１５】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１６】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１７】実施の形態３にかかる半導体装置の製造方法について示す断面図である。
【図１８】実施の形態４にかかる半導体装置の製造方法について示す断面図である。
【図１９】実施の形態４にかかる半導体装置の製造方法について示す断面図である。
【図２０】プレーナ型のｎチャネル縦型ＭＯＳＦＥＴの断面構造を示す断面図である。
【図２１】超接合構造の半導体装置の断面構造を示す断面図である。
【図２２】従来のトレンチエッチングの問題点について示す断面図である。
【図２３】従来のエピタキシャル法の問題点について示す断面図である。
【発明を実施するための形態】
【００３３】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および全ての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３４】
（実施の形態１）
まず、実施の形態１にかかる半導体装置の製造方法について説明する。図１〜図４は、実施の形態１にかかる半導体装置の製造方法について順に示す断面図である。まず、図１に示すように、厚さが例えば６２５μｍの低比抵抗のｎ型半導体基板に、厚さが例えば７３μｍで不純物濃度が１．９×１０16ｃｍ-3のｎ型半導体層をエピタキシャル成長させたウェハ１を用意する。そして、ウェハ１の表面層に厚さが例えば１．５μｍのマスク酸化膜２を形成する。ここで、マスク酸化膜２は、熱酸化により形成しても、ＣＶＤ法により形成してもよい。
【００３５】
ついで、マスク酸化膜２の上にレジスト３を塗布し、フォトリソグラフィ処理などによりレジスト３にトレンチパターンをパターニングする。このとき、ウェハ１の外周部１１にエッジリンス処理をおこなわず、ウェハ１の外周部１１にレジスト３を残した状態とする。
【００３６】
ついで、図２に示すように、酸化膜エッチングをおこない、レジスト３に形成されたトレンチパターンをマスクとして、マスク酸化膜２を選択的に除去し、開口部を形成する。したがって、開口部の領域のみ、ウェハ１が露出し、ウェハ１の外周部１１はマスク酸化膜２で被覆されたままである。ついで、開口部の形成されたマスク酸化膜２をマスクとして、例えばＢＯＳＣＨプロセスによるトレンチエッチングをおこない、深さが例えば７３μｍのトレンチ４を形成する。ここで、ＢＯＳＣＨプロセスはＳｉとＳｉＯ2の選択比が高いため、マスク酸化膜２がほとんど削られずマスク酸化膜２に覆われた領域のウェハ１が露出しない。このように、ウェハ１の外周部１１にマスク酸化膜２が残った状態となることによって、ウェハ１の外周部１１のＳｉがエッチングされずに済むため、ブラックシリコンが生じるのを抑えることができる。
【００３７】
ついで、図３に示すように、ＨＦ処理をおこない、ウェハ１の全面のマスク酸化膜を除去する。なお、このＨＦ処理によって、トレンチ４内部のポリマーが除去されることで、トレンチ４内が洗浄される。
【００３８】
さらに、温度が例えば９５０℃から１１００℃程度で、圧力が例えば１０Ｔｏｒｒから７６０Ｔｏｒｒ程度の還元性の雰囲気中において、例えば３０秒から２００秒程度の間、水素アニール処理をおこなう。これによって、トレンチ４の側壁の凹凸やスキャロップを平滑化し、かつトレンチ４の底部の角部を丸くする（不図示）。
【００３９】
ついで、図４に示すように、エピタキシャル法によってｐ型半導体５を成長させて、トレンチ４内を埋める。ここでは、例えば全てのトレンチが完全に埋まるようにｐ型半導体５をウェハ１の表面の高さよりも余分に成長させる。このとき、ウェハ１の外周部１１や裏面側にマスク酸化膜が残っていないため、エピタキシャル法に用いる反応ガスがウェハ１の外周部１１や裏面側に回り込んでも、Ｓｉの面方位に依存した膜がファセット状に成長するので、異物にはならない。したがって、ウェハ１の外周部１１や裏面側において、シリコンが異常成長せず、異物が生じない。
【００４０】
ついで、図示は省略するが、ＣＭＰ法などによりウェハ１表面の余分なｐ型半導体５を研削して並列ｐｎ構造を形成し、通常の工程によりＭＯＳ構造などのデバイス構造を形成することで、超接合型の縦型半導体装置が完成する。
【００４１】
上述した実施の形態１によれば、トレンチエッチングのときにウェハの外周部の表面側にマスク酸化膜が残っているため、ブラックシリコンの発生を防ぐことができる。また、エピタキシャル成長のときにウェハの外周部および裏面側にマスク酸化膜が残っていないためシリコンの異常成長を防ぐことができる。したがって、パーティクルの発生を抑えることができるので、デバイス不良を防ぐことができ、歩留まりが高くなる。また、ウェハの平坦度が保たれ、デバイス構造を形成する際のパターニングの精度が低下するのを抑えることができるため、デバイス不良を防ぐことができる。
【００４２】
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。図５〜図１０は、実施の形態２にかかる半導体装置の製造方法について順に示す断面図である。実施の形態２においては、ウェハの全面に窒化シリコン（ＳｉＮ）膜を形成した後に、マスク酸化膜を形成する。
【００４３】
まず、図５に示すように、例えば実施の形態１と同様のウェハ１を用意する。そして、ウェハ１の表面に、例えば減圧ＣＶＤ法によって、厚さが例えば１００ｎｍのＳｉＮ膜６を堆積する。つぎに、ＳｉＮ膜６の表面の全面にレジスト７を塗布し、続けてエッジリンス処理をおこなう。このエッジリンス処理によって、ウェハ１の外周部１１および裏面側のレジスト７が除去される。
【００４４】
ついで、図６に示すように、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｃｔｉｎｇ）によって、ＳｉＮ膜６のレジスト７の塗布されていない領域を除去する。これによって、ウェハ１の外周部１１および裏面側のＳｉＮ膜６が除去されて、Ｓｉが露出した状態となる。
【００４５】
ついで、図７に示すように、レジストを除去した後、例えばＣＶＤ法により厚さが例えば１．５μｍのマスク酸化膜を形成する。具体的には、例えば減圧ＣＶＤ法によって、マスク酸化膜としてＬＰ−ＴＥＯＳ膜８を形成する。
【００４６】
ついで、図８に示すように、ＬＰ−ＴＥＯＳ膜８の上にレジストを塗布し、フォトリソグラフィ処理などにより、例えばトレンチパターンの形成されたレジストをマスクとしてＬＰ−ＴＥＯＳ膜８およびＳｉＮ膜６を選択的に除去し、開口部を形成する。したがって、開口部の領域のみ、ウェハ１が露出する。このとき、ウェハ１の外周部１１にエッジリンス処理をおこなわず、ウェハ１の外周部１１および裏面側にＬＰ−ＴＥＯＳ膜８を残した状態とする。
【００４７】
ついで、開口部の形成されたＬＰ−ＴＥＯＳ膜８をマスクとして、例えばＢＯＳＣＨプロセスによるトレンチエッチングをおこない、深さが例えば７３μｍのトレンチ９を形成する。このとき、ウェハ１の外周部１１にはＬＰ−ＴＥＯＳ膜８が残った状態であり、ＢＯＳＣＨプロセスはＳｉとＳｉＯ2の選択比が高いため、ＬＰ−ＴＥＯＳ膜８がほとんど削られずウェハ１が露出しない。したがって、ウェハ１の外周部１１のＳｉがエッチングされずに済むため、ブラックシリコンが生じるのを抑えることができる。
【００４８】
ついで、図９に示すように、ＨＦ処理をおこない、ＬＰ−ＴＥＯＳ膜８を除去する。なお、このＨＦ処理によって、トレンチ９内部のポリマーが除去され、トレンチ９内が洗浄される。このとき、ＳｉＮ膜６は、ＬＰ−ＴＥＯＳ膜８に比べてＨＦに対するエッチレートが遅い。このことから、ＬＰ−ＴＥＯＳ膜８を全て除去し、ＳｉＮ膜６が残るように、エッチングの時間を調整する。さらに、例えば実施の形態１と同様の条件で水素アニール処理をおこなう。これによって、トレンチ９の側壁の凹凸やスキャロップを平滑化し、かつトレンチ９の底部の角部を丸くする。
【００４９】
ついで、図１０に示すように、エピタキシャル法によってｐ型半導体１０を成長させて、トレンチ９内を埋める。このとき、ウェハ１の外周部１１や裏面側にマスク酸化膜が残っていないため、シリコンが異常成長せず、異物が生じない。
【００５０】
ついで、図示は省略するが、ＣＭＰ法などによりＳｉＮ膜６をストッパとしてウェハ１表面の余分なｐ型半導体１０を研削して並列ｐｎ構造を形成する。ついで、通常の工程によりＭＯＳ構造などのデバイス構造を形成することで、超接合型の縦型半導体装置が完成する。
【００５１】
実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ウェハの表面の高さよりも余分にエピタキシャル成長したｐ型半導体を、ＳｉＮ膜を研削のストッパとして研削することができる。このため、並列ｐｎ構造の厚さを、所望の厚さにすることができ、所望の降伏電圧を有する半導体装置を形成することができる。さらに、ウェハの表面の余分なｐ型半導体が確実に除去されるため、ＳｉＮ膜を除去することによってウェハの表面にｎ型層を確実に露出させることができるので、電流経路を確保することができる。
【００５２】
（実施の形態３）
実施の形態３においては、マスク酸化膜をパターニングする際にエッジリンス処理をおこない、かつウェハの外周部および裏面側にマスク酸化膜を残してトレンチエッチングをおこなう方法について説明する。
【００５３】
図１１〜図１７は、実施の形態３にかかる半導体装置の製造方法について順に示す断面図である。なお、実施の形態３においては、耐圧が６００Ｖの縦型半導体装置に適用した例を示す。まず、図１１に示すように、厚さが例えば６２５μｍの低比抵抗のｎ型半導体基板に、厚さが例えば５５μｍで不純物濃度が４．０×１０15ｃｍ-3のｎ型半導体層をエピタキシャル成長させたウェハ２１を用意する。ついで、ウェハ２１の表面に、熱酸化により厚さが例えば０．８μｍの第１酸化膜２２ａを形成する。
【００５４】
つぎに、図１２に示すように、ウェハ２１の外周部３１がエッチングされないようなシェルターを有する酸化膜エッチャーを用いて、ウェハ２１の内周部３２に形成された第１酸化膜２２ａをエッチングする。これによって、ウェハ２１の内周部３２においては、ウェハ２１が露出する。
【００５５】
つぎに、図１３に示すように、ウェハ２１の内周部３２において厚さが例えば０．８μｍとなるように第２酸化膜２２ｂを形成する。このとき、ウェハ２１の外周部３１においては、第１酸化膜２２ａの表面に第２酸化膜２２ｂが形成される。このため、ウェハ２１の外周部３１においては、第１酸化膜２２ａおよび第２酸化膜２２ｂを合わせたマスク酸化膜２２の厚さが例えば１．２μｍとなる。なお、ウェハ２１の内周部３２においては、ウェハ２１の表面に第２酸化膜２２ｂのみが形成されているため、マスク酸化膜２２の厚さｘが例えば０．８μｍとなる。
【００５６】
つぎに、図１４に示すように、マスク酸化膜２２の表面にレジスト１３を塗布・露光して、例えば幅が６ｍｍでストライプ状のトレンチパターンを形成する。このとき、ウェハ２１の外周部３１に形成されたマスク酸化膜２２の表面のレジスト１３は除去する。
【００５７】
つぎに、図１５に示すように、トレンチパターンの形成されたレジストをマスクとして、マスク酸化膜２２を選択的に除去して、開口部を形成する。したがって、開口部において、ウェハ２１が露出する。このとき、ウェハ２１の内周部３２に残ったマスク酸化膜２２の厚さは、例えば０．８μｍであり、ウェハ２１の外周部３１に残ったマスク酸化膜２２の厚さは、例えば０．４μｍである。そして、レジストを除去する。
【００５８】
つぎに、図１６に示すように、開口部の形成されたマスク酸化膜２２をマスクとして、例えばＢＯＳＣＨプロセスによるトレンチエッチングをおこない、深さが例えば４５μｍのトレンチ２５を形成する。このとき、マスク酸化膜２２もエッチングされるため、ウェハ２１の内周部３２に残ったマスク酸化膜２２の厚さが、例えば０．４５μｍとなり、ウェハ２１の外周部３１に残ったマスク酸化膜２２の厚さが、例えば０．０５μｍとなる。
【００５９】
つぎに、図１７に示すように、弗酸によるウェットエッチングをおこない、ウェハ２１の外周部３１に残ったマスク酸化膜２２を除去し、ウェハ２１の外周部３１においてウェハ２１を露出させる。そして、エピタキシャル法によってｐ型半導体を成長させて、トレンチ２５内を埋める。図１７においては、ウェハ２１の外周部３１の表面上のみマスク酸化膜を除去しているが、裏面側を含む全てのマスク酸化膜２２を除去してもよい。このようにすることで、ウェハ２１の裏面側にマスク酸化膜２２が残らないため、エピタキシャル成長の際にマスク酸化膜２２上にシリコンが異常成長することを防ぎ、異物が生じることを防ぐことができる。
【００６０】
なお、ウェハ２１の内周部３２のマスク酸化膜２２を残してエピタキシャル成長させた場合は、エピタキシャル成長の後に、ウェハ２１の表面の余分なエピタキシャル膜を、ウェハ２１の内周部３２に残ったマスク酸化膜２２をストッパとしてＣＭＰ研磨で除去することができる。なお、ウェハ２１の内周部３２にマスク酸化膜２２を残さない場合は、エピタキシャル成長の後に、ある程度ＣＭＰ研磨を行ってからタイムエッチをおこなえばよい。このようにすることで、ウェハ２１の表面にｎ型層が露出するため、電流経路を確保することができる。ついで、通常の工程によりＭＯＳ構造などのデバイス構造を形成することで、超接合型の縦型半導体装置が完成する。
【００６１】
実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
【００６２】
（実施の形態４）
つぎに、実施の形態４について説明する。図１８および図１９は、実施の形態４にかかる半導体装置の製造方法について順に示す断面図である。なお、実施の形態４においては、耐圧が６００Ｖの縦型半導体装置に適用した例を示す。まず、図１８に示すように、例えば実施の形態３と同様のウェハ２１を用意する。そして、ウェハ２１の表面に、熱酸化により厚さが例えば０．４μｍの酸化膜２６を形成する。さらに、酸化膜２６の表面にＳｉＮ膜２７を堆積する。
【００６３】
ついで、図１９に示すように、ＳｉＮ膜２７の表面にレジスト２８を塗布して、エッジリンス処理をおこなう。これによって、ウェハ２１のおもて面側の内周部のレジスト２８のみを残して、ウェハ２１の外周部３１および裏面側のレジスト２８を除去する。さらに、ウェハ２１のおもて面側の内周部に残ったレジスト２８をマスクとして、ＳｉＮ膜２７を除去する。それによって、ウェハ２１の外周部３１においてＳｉＮ膜２７が除去され、ウェハ２１が露出する。
【００６４】
つぎに、ウェハ２１のおもて面側の内周部に残ったレジスト２８を除去し、熱酸化する。それによって、ＳｉＮ膜２７で被覆されていない、ウェハ２１の外周部３１には内周部よりも厚い熱酸化膜が形成される。このとき、ウェハの外周部に形成される第１酸化膜の厚さが例えば０．８μｍとなるようにする。そして、ＳｉＮ膜２７を除去することで図１３に示す断面のようになり、続いて図１４〜図１７と同様の処理をおこなった後に、通常の工程によりＭＯＳ構造などのデバイス構造を形成することで、超接合型の縦型半導体装置が完成する。ＢＯＳＣＨプロセスではＳｉとＳｉＯ2の選択比が高いため厚さが０．４μｍ位のマスク酸化膜がウェハ内周に残っていればＢＯＳＣＨトレンチエッチング時のマスクとして十分に機能する。したがって、例えばウェハ周辺がトレンチエッチング時に選択比が落ちた（酸化膜がエッチングされやすい）場合や、酸化膜のフォト・エッチ時にレジストのエッジリンス処理をおこなった場合でも、周辺の酸化膜が厚くなっている。このため、厚さが０．４μｍの酸化膜マスクのウェハ中心部を基準としてエッチングしても、外周の酸化膜は確実に残っておりブラックシリコンが発生することがない。
【００６５】
実施の形態４によれば、実施の形態２と同様の効果を得ることができる。
【産業上の利用可能性】
【００６６】
以上のように、本発明にかかる半導体装置の製造方法は、大電力用半導体素子の製造に有用であり、特に、並列ｐｎ構造の半導体基板を有し、高耐圧化とオン抵抗の特性の改善を両立させることのできる半導体装置の製造に適している。
【符号の説明】
【００６７】
１  ウェハ
４  トレンチ
５  ｐ型半導体
１１  外周部
【図１】
2010212440.tif 000003
【図２】
2010212440.tif 000004
【図３】
2010212440.tif 000005
【図４】
2010212440.tif 000006
【図５】
2010212440.tif 000007
【図６】
2010212440.tif 000008
【図７】
2010212440.tif 000009
【図８】
2010212440.tif 000010
【図９】
2010212440.tif 000011
【図１０】
2010212440.tif 000012
【図１１】
2010212440.tif 000013
【図１２】
2010212440.tif 000014
【図１３】
2010212440.tif 000015
【図１４】
2010212440.tif 000016
【図１５】
2010212440.tif 000017
【図１６】
2010212440.tif 000018
【図１７】
2010212440.tif 000019
【図１８】
2010212440.tif 000020
【図１９】
2010212440.tif 000021
【図２０】
2010212440.tif 000022
【図２１】
2010212440.tif 000023
【図２２】
2010212440.tif 000024
【図２３】
2010212440.tif 000025