(57)【要約】【課題】ｐ型ソースドレイン領域内にシリコン混晶層が形成されていると、Ｎ型ＭＩＳトランジスタのキャリア移動度が低下する虞があった。【解決手段】活性領域１０ａと活性領域１０ｂとが素子分離領域１１により分離されており、活性領域１０ａ上には第１導電型の第１のトランジスタが設けられており、活性領域１０ｂ上には第２導電型の第２のトランジスタが設けられている。活性領域１０ｂ内には、第１の応力を有するシリコン混晶層２１が設けられている。素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面には凹部２２が設けられている。凹部２３内には応力絶縁膜２４が設けられており、応力絶縁膜２４は第１の応力とは反対方向の第２の応力を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置であって、
前記第１の活性領域内に設けられた第１の応力を有するシリコン混晶層と、
前記素子分離領域のうち前記第１の活性領域と前記第２の活性領域とで挟まれた部分の上面上に設けられた凹部と、
前記凹部内に設けられ、前記第１の応力とは反対方向の第２の応力を有する応力絶縁膜とを備えている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記応力絶縁膜の厚みは、前記凹部の深さ以上である半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記凹部は、前記素子分離領域の上面と、前記第１の活性領域及び前記第２の活性領域の各側面とで構成されており、
前記素子分離領域の上面は、前記第２の活性領域における前記第２のトランジスタのチャネル領域の上面よりも下に位置している半導体装置。
【請求項４】
請求項１から３の何れか一つに記載の半導体装置において、
前記凹部の底面は、前記シリコン混晶層の上面よりも下であって、且つ、前記シリコン混晶層の下面よりも上に位置している半導体装置。
【請求項５】
請求項１から４の何れか一つに記載の半導体装置において、
前記シリコン混晶層は、前記第２の活性領域内に設けられていない半導体装置。
【請求項６】
請求項１から５の何れか一つに記載の半導体装置において、
前記第１の応力は、ゲート幅方向に圧縮応力を生じさせ、
前記第２の応力は、ゲート幅方向に引張応力を生じさせる半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記応力絶縁膜の前記引張応力は、１ＧＰａ以上である半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第１のトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第２のトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層であり、
前記応力絶縁膜は、シリコン窒化膜である半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記応力絶縁膜は、前記第２の活性領域上を覆い、ゲート長方向に引張応力を生じさせる半導体装置。
【請求項１０】
請求項１から９の何れか一つに記載の半導体装置において、
前記第１導電型の前記第１のトランジスタは、
前記第１の活性領域上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１のゲート電極の側面上に設けられた第１のサイドウォールと、
前記第１の活性領域内のうち前記第１のサイドウォールの側方下に位置する部分に設けられた第１のソースドレイン領域とを有し、
前記シリコン混晶層は、前記第１のソースドレイン領域内に設けられている半導体装置。
【請求項１１】
半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置であって、
前記第１の活性領域内に設けられ、第１の応力を有するシリコン混晶層と、
前記素子分離領域内のうち前記第１の活性領域と前記第２の活性領域とで挟まれた部分に形成された空洞部とを備えている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１のトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第２のトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層である半導体装置。
【請求項１３】
半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置の製造方法であって、
前記第１の活性領域と前記第２の活性領域との間に前記素子分離領域を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１の活性領域内に、第１の応力を有するシリコン混晶層を設ける工程（ｂ）と、
前記工程（ｂ）の後に、前記素子分離領域のうち前記第１の活性領域と前記第２の活性領域とで挟まれた部分をエッチングして凹部を形成する工程（ｃ）と、
前記凹部内に、前記第１の応力とは反対方向の第２の応力を有する応力絶縁膜を設ける工程（ｄ）とを備えている半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第１のトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第２のトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層であり、
前記応力絶縁膜は、シリコン窒化膜である半導体装置の製造方法。
【請求項１５】
半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置の製造方法であって、
前記第１の活性領域と前記第２の活性領域との間に、空洞部を有する前記素子分離領域を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１の活性領域内に、第１の応力を有するシリコン混晶層を設ける工程（ｂ）とを備えている半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記第１のトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第２のトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、シリコン混晶層が活性領域内に設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴い、システムＬＳＩ（large scale integration）等の半導体装置では高い処理能力を有することが要求されている。そのため、トランジスタの動作速度の高速化が図られている。例えばＮ型ＭＩＳ（Metal Insulator Semiconductor）トランジスタとＰ型ＭＩＳトランジスタとで構成されるＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタは低消費電力であることから広く用いられており、その高速化は主として構造の微細化により図られている。つまり、ＣＭＩＳトランジスタの高速化は、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。しかしながら、最近では、要求される加工寸法の最小値がリソグラフィーに用いる光の波長以下になっており、ＣＭＩＳトランジスタに対してより一層の微細化加工を施すことは困難になりつつある。
【０００３】
そこで、トランジスタの構造の微細化を図ることなくトランジスタの性能を向上させる技術が求められている。その技術の１つとして、シリコン結晶を歪ませることによりキャリア移動度を向上させるという歪シリコン技術がある。歪シリコン技術を用いたトランジスタでは、バルクシリコンで構成されるトランジスタに比べ、大きなキャリア移動度が得られる可能性がある。よって、歪シリコン技術を用いたトランジスタでは、構造の微細化を図ることなく性能を向上させることができる。
【０００４】
この歪シリコン技術を用いてＣＭＩＳトランジスタの電流駆動能力の向上を図るということが知られており、次に示す技術が注目されている。つまり、ＣＭＩＳトランジスタにおけるＰ型ＭＩＳトランジスタ形成領域のソースドレイン領域にシリコン（基板はシリコンからなる）よりも格子定数の大きい材料を埋め込めば、Ｐ型ＭＩＳトランジスタのチャネル領域に圧縮応力が印加されるので、Ｐ型ＭＩＳトランジスタにおけるキャリア移動度を向上させることができる。具体的には、ＣＭＩＳトランジスタにおけるＰ型ＭＩＳトランジスタ形成領域のソースドレイン領域をシリコンよりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）等のシリコン混晶で形成する。すると、Ｐ型ＭＩＳトランジスタのチャネル領域におけるシリコン結晶に圧縮応力が印加されるので、Ｐ型ＭＩＳトランジスタにおいてキャリア移動度（正孔の移動度）が大きくなる。これにより、ＣＭＩＳトランジスタにおけるＰ型ＭＩＳトランジスタの電流駆動能力を改善することができる。このことは、特許文献１等に開示されている。
【０００５】
以下では、図９及び図１０（ａ）〜（ｄ）を用いて、歪シリコン技術を用いて作製されたＰ型ＭＩＳトランジスタを有する半導体装置の構成を説明する。図９は、従来の半導体装置の平面図である。図１０（ａ）〜（ｄ）は、それぞれ、図９に示すA−A'線、B−B'線、C−C'線及びD−D'線における断面図である。なお、図９、図１０（ａ）、図１０（ｃ）及び図１０（ｄ）において、「ＮＴｒ」とはＮ型ＭＩＳトランジスタが形成されるＮ型ＭＩＳトランジスタ形成領域ＮＴｒを示し、「ＰＴｒ」とはＰ型ＭＩＳトランジスタが形成されるＰ型ＭＩＳトランジスタ形成領域ＰＴｒを示している。また、図９では、シリサイド層１２２の図示を省略している。
【０００６】
図９及び図１０（ａ）〜（ｄ）に示す半導体装置では、半導体基板１１０の上部には、第１の活性領域１１０ａと第２の活性領域１１０ｂとが素子分離領域１１１を挟んでチャネル幅方向に並んで配置されている。第１の活性領域１１０ａにはｐ型ウェル領域１１２ａが形成されており、第２の活性領域１１０ｂにはｎ型ウェル領域１１２ｂが形成されている。第１の活性領域１１０ａ上にはＮ型ＭＩＳトランジスタが設けられており、第２の活性領域１１０ｂ上にはＰ型ＭＩＳトランジスタが設けられている。
【０００７】
Ｎ型ＭＩＳトランジスタは次に示す構成を有している。第１の活性領域１１０ａ上にはゲート絶縁膜１１３及びゲート電極１１４がこの順に設けられており、ゲート電極１１４の側面上にはサイドウォール１１８が設けられている。このサイドウォール１１８は内側サイドウォール１１６と外側サイドウォール１１７とを有しており、内側サイドウォール１１６はゲート電極１１４の側面上に設けられており、外側サイドウォール１１７は内側サイドウォール１１６を介してゲート電極１１４の側面上に設けられている。第１の活性領域１１０ａ内には、ｎ型エクステンション領域１１５ａがゲート電極１１４の側方下に設けられており、ｎ型ソースドレイン領域１１９ａがサイドウォール１１８の側方下に設けられている。ゲート電極１１４の上面上とｎ型ソースドレイン領域１１９ａの上面上とには、シリサイド層１２２が形成されている。
【０００８】
Ｐ型ＭＩＳトランジスタは次に示す構成を有している。第２の活性領域１１０ｂ上にはゲート絶縁膜１１３及びゲート電極１１４がこの順に設けられており、ゲート電極１１４の側面上にはサイドウォール１１８が設けられている。Ｐ型ＭＩＳトランジスタ形成領域ＰＴｒにおけるサイドウォール１１８は、Ｎ型ＭＩＳトランジスタ形成領域ＮＴｒにおけるサイドウォール１１８と同一の構成を有している。第２の活性領域１１０ｂ内には、ｐ型エクステンション領域１１５ｂがゲート電極１１４の側方下に設けられており、ｐ型ソースドレイン領域１１９ｂがサイドウォール１１８の側方下に設けられている。ｐ型ソースドレイン領域１１９ｂ内にはＳｉＧｅ層１２１が形成されている。ゲート電極１１４の上面上とｐ型ソースドレイン領域１１９ｂの上面上とには、シリサイド層１２２が形成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２２７５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＣＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを備えている。よって、ＣＭＩＳトランジスタでは、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの双方が高い電流駆動能力を示すことが望ましい。
【００１１】
ところで、ＣＭＩＳトランジスタでは、多くの場合、Ｐ型ＭＩＳトランジスタの隣りにＮ型ＭＩＳトランジスタが位置している。そのため、Ｐ型ＭＩＳトランジスタのＳｉＧｅ層からの圧縮応力が、素子分離領域を介して、そのＰ型ＭＩＳトランジスタの隣りに位置するＮ型ＭＩＳトランジスタのチャネル領域に印加される場合がある。Ｎ型ＭＩＳトランジスタのチャネル領域に圧縮応力が印加されると、そのＮ型ＭＩＳトランジスタではキャリア移動度（電子の移動度）が低下するので電流駆動能力が低下する。
【００１２】
本発明は、上記の課題を解決するためになされたものであり、第１導電型の第１のトランジスタと第２導電型の第２のトランジスタとを備えた半導体装置及びその製造方法において、一方のトランジスタが活性領域内にシリコン混晶層を有している場合であっても他方のトランジスタの電流駆動能力の低下を抑制することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、第１導電型の第１のトランジスタと第２導電型の第２のトランジスタとを備えている。第１のトランジスタは半導体領域における第１の活性領域上に設けられており、第２のトランジスタは半導体領域における第２の活性領域上に設けられており、第１の活性領域と第２の活性領域とは素子分離領域により分離されている。このような半導体装置の第１の活性領域内にはシリコン混晶層が設けられており、シリコン混晶層は第１の応力を有している。また、素子分離領域のうち第１の活性領域と第２の活性領域とで挟まれた部分の上面には凹部が設けられており、凹部は素子分離領域の上面と第１の活性領域及び第２の活性領域の各側面とで構成されていれば良く、素子分離領域の上面は第２の活性領域における第２のトランジスタのチャネル領域の上面よりも下に位置していれば良い。この凹部内には応力絶縁膜が設けられており、応力絶縁膜は第１の応力とは反対方向の第２の応力を有する。
【００１４】
このような半導体装置では、第１の応力がシリコン混晶層から第１のトランジスタのチャネル領域に印加される。これにより、第１のトランジスタの電流駆動能力を向上させることができる。
【００１５】
また、上記半導体装置では、シリコン混晶層からの第１の応力の少なくとも一部を応力絶縁膜からの第２の応力で相殺することができる。これにより、第２のトランジスタの電流駆動能力の低下を抑制できる。
【００１６】
本発明の半導体装置では、応力絶縁膜の厚みは、凹部の深さ以上であることが好ましい。これにより、シリコン混晶層からの第１の応力が第２のトランジスタのチャネル領域に印加されることをさらに防止できる。
【００１７】
本発明の半導体装置では、凹部の底面は、シリコン混晶層の上面よりも下であって、且つ、シリコン混晶層の下面よりも上に位置していることが好ましい。これにより、シリコン混晶層からの第１の応力が素子分離領域を介して第２のトランジスタのチャネル領域に印加されることをさらに防止できる。
【００１８】
本発明の半導体装置では、シリコン混晶層は、第２の活性領域内に設けられていないことが好ましい。これにより、第１の応力が第２の活性領域に印加されることを抑制できる。
【００１９】
後述の好ましい実施形態では、第１の応力は、ゲート幅方向に圧縮応力を生じさせ、第２の応力は、ゲート幅方向に引張応力を生じさせる。
【００２０】
シリコン混晶層が圧縮応力を有しており、且つ、応力絶縁膜が引張応力を有している場合、その引張応力は１ＧＰａ以上であることが好ましい。これにより、シリコン混晶層からの第１の応力が第２のトランジスタのチャネル領域に印加されることをさらに防止できる。
【００２１】
シリコン混晶層が圧縮応力を有しており、且つ、応力絶縁膜が引張応力を有している場合、第１のトランジスタはＰ型ＭＩＳトランジスタであり、第２のトランジスタはＮ型ＭＩＳトランジスタであり、シリコン混晶層はＳｉＧｅ層であり、応力絶縁膜はシリコン窒化膜である。
【００２２】
第２のトランジスタがＮ型ＭＩＳトランジスタである場合、応力絶縁膜は、第２の活性領域上を覆い、ゲート長方向に引張応力を生じさせることが好ましい。これにより、第２のトランジスタのチャネル領域に第２の応力が印加されるので、第２のトランジスタの電流駆動能力を向上させることができる。
【００２３】
このような半導体装置の第１のトランジスタでは、第１のゲート絶縁膜が第１の活性領域上に設けられており、第１のゲート電極が第１のゲート絶縁膜上に設けられており、第１のサイドウォールが第１のゲート電極の側面上に設けられており、第１のソースドレイン領域が第１の活性領域内のうち第１のサイドウォールの側方下に位置する部分に設けられており、シリコン混晶層は第１のソースドレイン領域内に設けられている。
【００２４】
本発明の第１の半導体装置の製造方法では、第１の活性領域と第２の活性領域との間に素子分離領域を形成し、その後、第１の活性領域内に第１の応力を有するシリコン混晶層を設け、その後、素子分離領域のうち第１の活性領域と第２の活性領域とで挟まれた部分をエッチングして凹部を形成し、この凹部内に第２の応力（第１の応力とは反対方向の応力）を有する応力絶縁膜を設ける。
【００２５】
本発明の第２の半導体装置は、第１導電型の第１のトランジスタと第２導電型の第２のトランジスタとを備えている。第１のトランジスタは半導体領域における第１の活性領域上に設けられており、第２のトランジスタは半導体領域における第２の活性領域上に設けられており、第１の活性領域と第２の活性領域とは素子分離領域により分離されている。このような半導体装置の第１の活性領域内にはシリコン混晶層が設けられており、シリコン混晶層は第１の応力を有している。また、素子分離領域内のうち第１の活性領域と第２の活性領域とで挟まれた部分に形成された空洞部とを備えている。
【００２６】
このような半導体装置では、第１の応力がシリコン混晶層から第１のトランジスタのチャネル領域に印加される。これにより、第１のトランジスタの電流駆動能力を向上させることができる。
【００２７】
また、シリコン混晶層からの第１の応力が空洞部において緩和される。よって、シリコン混晶層からの第１の応力が素子分離領域を介して第２のトランジスタのチャネル領域に印加されることを防止できる。これにより、第２のトランジスタの電流駆動能力の低下を抑制できる。
【００２８】
本発明の第２の半導体装置では、シリコン混晶層がＳｉＧｅ層であれば良く、よって、第１のトランジスタがＰ型ＭＩＳトランジスタであれば良く、第２のトランジスタがＮ型ＭＩＳトランジスタであれば良い。
【００２９】
本発明の第１の半導体装置の製造方法では、第１の活性領域と第２の活性領域との間に、空洞部を有する素子分離領域を形成し、その後、第１の活性領域内に、圧縮応力を有するシリコン混晶層を設ける。
【発明の効果】
【００３０】
本発明によれば、第１導電型の第１のトランジスタと第２導電型の第２のトランジスタとを備えた半導体装置及びその製造方法において、一方のトランジスタが活性領域内にシリコン混晶層を有している場合であっても他方のトランジスタの電流駆動能力の低下を抑制できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】（ａ）〜（ｄ）は、それぞれ、図１に示すA−A'線、B−B'線、C−C'線及びD−D'線における断面図である。
【図３】（ａ１）〜（ｄ１）及び（ａ２）〜（ｄ２）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、（ａ１）〜（ｄ１）は図１に示すC−C'線における断面図であり、（ａ２）〜（ｄ２）は図１に示すD−D'線における断面図である。
【図４】（ａ１）〜（ｂ１）及び（ａ２）〜（ｂ２）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、（ａ１）〜（ｂ１）は図１に示すC−C'線における断面図であり、（ａ２）〜（ｂ２）は図１に示すD−D'線における断面図である。
【図５】（ａ１）〜（ｂ１）及び（ａ２）〜（ｂ２）は本発明の第１の実施形態に係る半導体装置の製造方法の一部分を工程順に示す断面図であり、（ａ１）及び（ｂ１）は図１に示すA−A'線における断面図であり、（ａ２）及び（ｂ２）は図１に示すB−B'線における断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の平面図である。
【図７】（ａ）〜（ｄ）は、それぞれ、図６に示すA−A'線、B−B'線、C−C'線及びD−D'線における断面図である。
【図８】（ａ１）〜（ｃ１）及び（ａ２）〜（ｃ２）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、（ａ１）〜（ｃ１）は図６に示すA−A'線における断面図であり、（ａ２）〜（ｃ２）は図６に示すB−B'線における断面図である。
【図９】従来の半導体装置の平面図である。
【図１０】（ａ）〜（ｄ）は、それぞれ、図９に示すA−A'線、B−B'線、C−C'線及びD−D'線における断面図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。例えば、材料は以下に示す材料に限定されず、膜厚及び濃度などはそれぞれ以下に示す数値に限定されず、成膜方法及びエッチング方法などは以下に示す方法に限定されない。また、同一の部材に対して同一の符号を付け、説明を省略する場合がある。
【００３３】
《第１の実施形態》
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３４】
まず、本実施形態に係る半導体装置の構造について、図１及び図２（ａ）〜（ｄ）を参照しながら説明する。図１は、本実施形態に係る半導体装置の平面図である。図２（ａ）〜（ｄ）は、それぞれ、図１に示すA−A'線、B−B'線、C−C'線及びD−D'線における断面図である。なお、図１、図２（ａ）、図２（ｃ）及び図２（ｄ）中において、「ＮＴｒ」とはＮ型ＭＩＳトランジスタが形成されるＮ型ＭＩＳトランジスタ形成領域ＮＴｒを示し、「ＰＴｒ」とはＰ型ＭＩＳトランジスタが形成されるＰ型ＭＩＳトランジスタ形成領域ＰＴｒを示している。また、図１では、シリサイド層２２及び応力絶縁膜２４の図示を省略している。
【００３５】
図１及び図２（ａ）〜（ｄ）に示すように、シリコンからなる半導体基板１０の上部（半導体領域）には、活性領域１０ａと活性領域１０ｂとがそれぞれ素子分離領域１１によって囲まれ、且つ、素子分離領域１１を挟んでチャネル幅方向（ゲート幅方向）に並んで配置されている。活性領域１０ａはＮ型ＭＩＳトランジスタ形成領域ＮＴｒに形成されており、活性領域１０ａにはｐ型ウェル領域１２ａが形成されている。活性領域１０ｂはＰ型ＭＩＳトランジスタ形成領域ＰＴｒに形成されており、活性領域１０ｂにはｎ型ウェル領域１２ｂが形成されている。本実施形態に係る半導体装置では、活性領域１０ａ上にＮ型ＭＩＳトランジスタが形成されており、活性領域１０ｂ上にＰ型ＭＩＳトランジスタが形成されている。
【００３６】
Ｎ型ＭＩＳトランジスタの構成は、次に示す通りである。活性領域１０ａ上にはゲート絶縁膜１３及びゲート電極１４がこの順に設けられている。ゲート電極１４の側面上にはサイドウォール１８が設けられており、サイドウォール１８は内側サイドウォール１６と外側サイドウォール１７とを有している。内側サイドウォール１６は、ゲート電極１４の側面上に設けられており、Ｌ字状の断面形状を有している。外側サイドウォール１７は、内側サイドウォール１６を介してゲート電極１４の側面上に設けられている。
【００３７】
活性領域１０ａにおけるゲート電極１４の側方下には、ｎ型エクステンション領域１５ａが形成されている。活性領域１０ａにおけるサイドウォール１８の側方下にはｎ型ソースドレイン領域１９ａが形成されており、ｎ型ソースドレイン領域１９ａの方がｎ型エクステンション領域１５ａよりも接合深さが深い。ゲート電極１４の上面上とｎ型ソースドレイン領域１９ａの上面上とには、シリサイド層２２が設けられている。
【００３８】
ここで、ゲート絶縁膜１３は、例えばシリコン酸化膜であり、２〜４ｎｍの膜厚を有する。ゲート電極１４は、例えばポリシリコン膜であり、５０〜１００ｎｍの膜厚を有する。内側サイドウォール１６は例えばシリコン酸化膜であり、外側サイドウォール１７は例えばシリコン窒化膜である。ｎ型エクステンション領域１５ａにはヒ素等のｎ型不純物が注入されており、そのドーズ量は１×１０１５〜１×１０１６／ｃｍ２である。ｎ型ソースドレイン領域１９ａにはヒ素等のｎ型不純物が注入されており、そのドーズ量は１×１０１６／ｃｍ２程度である。シリサイド層２２は、例えばＮｉＳｉからなり、２０ｎｍ程度の膜厚を有する。
【００３９】
Ｐ型ＭＩＳトランジスタの構成は、次に示す通りである。活性領域１０ｂ上にはゲート絶縁膜１３及びゲート電極１４がこの順に設けられている。ゲート電極１４の側面上にはサイドウォール１８が設けられており、サイドウォール１８は、内側サイドウォール１６と外側サイドウォール１７とを有している。内側サイドウォール１６は、ゲート電極１４の側面上に設けられ、Ｌ字状の断面形状を有している。外側サイドウォール１７は、内側サイドウォール１６を介してゲート電極１４の側面上に設けられている。
【００４０】
活性領域１０ｂにおけるゲート電極１４の側方下には、ｐ型エクステンション領域１５ｂが形成されている。活性領域１０ｂにおけるサイドウォール１８の側方下には、ｐ型ソースドレイン領域１９ｂが形成されており、ｐ型ソースドレイン領域１９ｂの方がｐ型エクステンション領域１５ｂよりも接合深さが深い。ゲート電極１４の上面上とｐ型ソースドレイン領域１９ｂの上面上とにはシリサイド層２２が設けられている。
【００４１】
ここで、Ｐ型ＭＩＳトランジスタ形成領域ＰＴｒに設けられたゲート絶縁膜１３、ゲート電極１４、サイドウォール１８及びシリサイド層２２は、それぞれ、Ｎ型ＭＩＳトランジスタ形成領域ＮＴｒに設けられたゲート絶縁膜１３、ゲート電極１４、サイドウォール１８及びシリサイド層２２と同一である。ｐ型エクステンション領域１５ｂにはボロン等のｐ型不純物が注入されており、そのドーズ量は１×１０１５〜１×１０１６／ｃｍ２である。ｐ型ソースドレイン領域１９ｂにはボロン等のｐ型不純物が注入されており、そのドーズ量は例えば１×１０１６／ｃｍ２である。
【００４２】
さらに、ｐ型ソースドレイン領域１９ｂ内にはシリコン混晶層２１が形成されている。シリコン混晶層２１は、シリコンよりも大きな格子定数を有するシリコン混晶（例えばＳｉＧｅ）からなり、圧縮応力（第１の応力）をゲート長方向及びゲート幅方向に生じさせる。また、このシリコン混晶層２１は、６０ｎｍ程度の膜厚を有しており、原子比でシリコンに対して２０〜３０％程度のＧｅを含有している。このシリコン混晶層２１にも、ボロン等のｐ型不純物が例えば１×１０１６／ｃｍ２注入されている。つまり、シリコン混晶層２１におけるｐ型不純物の濃度は、ｐ型ソースドレイン領域１９ｂにおけるｐ型不純物の濃度と同一であることが好ましい。このようにｐ型ソースドレイン領域１９ｂ内にシリコン混晶層２１が形成されているので、Ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力が印加される。よって、Ｐ型ＭＩＳトランジスタにおけるキャリア移動度（正孔の移動度）の向上を図ることができる。従って、本実施形態では、Ｐ型ＭＩＳトランジスタの電流駆動能力を向上させることができる。なお、シリコン混晶層２１は、ｐ型ソースドレイン領域１９ｂ内のみに形成されており、ｎ型ソースドレイン領域１９ａ内には形成されていない。また、シリコン混晶層２１は、本実施形態及び以下の第２の実施形態では、活性領域１０ｂの一部分である。
【００４３】
本実施形態に係る半導体装置は、さらに以下に示す構成を備えている。
【００４４】
図２（ａ）〜（ｄ）に示すように、本実施形態に係る半導体装置では、凹部２３が素子分離領域１１の上面全体に形成されており、応力絶縁膜２４が半導体基板１０の上面全体を覆っている。別の言い方をすると、本実施形態に係る半導体装置では、素子分離領域１１の上面が活性領域１０ａの上面及び活性領域１０ｂの上面よりも下に位置しており、応力絶縁膜２４が素子分離領域１１の上面全体、活性領域１０ａの上面全体及び活性領域１０ｂの上面全体を覆っている。但し、コンタクト形成後の最終構造において、応力絶縁膜２４が覆っている活性領域１０ａの上面全体及び活性領域１０ｂの上面全体とは、コンタクトが形成されている領域を除く領域を意味する。
【００４５】
応力絶縁膜２４は、引張応力（第２の応力）をゲート幅方向に生じさせる絶縁膜であり、例えば水素を含む絶縁膜（例えばシリコン窒化膜）に対して紫外線を照射することにより作製された絶縁膜である。水素を含む絶縁膜に対して紫外線を照射すると、その絶縁膜から水素が放出される。紫外線が照射された絶縁膜は、水素の放出により収縮するので、引張応力を生じさせることとなる。つまり、応力絶縁膜２４は、自身が収縮することによりゲート幅方向に引張応力を生じさせる。この引張応力は、１ＧＰａ以上であればよく、１ＧＰａ以上１．９ＧＰａ以下であることが好ましく、１．７ＧＰａ以上１．９ＧＰａ以下であればさらに好ましい。因みに、ＣＶＤ（Chemical Vapor Deposition）法等を用いて形成されたシリコン窒化膜の引張応力は０．１ＧＰａ未満であり、水素を含むシリコン窒化膜（紫外線が照射される前のシリコン窒化膜）の引張応力は０．３ＧＰａ程度である。このような半導体装置では、Ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１９ｂ内に形成されたシリコン混晶層２１からの圧縮応力が素子分離領域１１を介してＮ型ＭＩＳトランジスタのチャネル領域に印加されることを抑制できる。このことについて、図９及び図１０（ａ）〜（ｄ）に示す半導体装置と比較しながら、以下に説明する。
【００４６】
図９及び図１０（ａ）〜（ｄ）に示す半導体装置では、Ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１９ｂ内にＳｉＧｅ層１２１が形成されているので、Ｐ型ＭＩＳトランジスタのチャネル領域には圧縮応力が印加され、よって、Ｐ型ＭＩＳトランジスタのキャリア移動度を向上させることができる。しかし、ＳｉＧｅ層１２１からの圧縮応力は、第１の活性領域１１０ａと第２の活性領域１１０ｂとの間に位置する素子分離領域１１１を介して、Ｎ型ＭＩＳトランジスタのチャネル領域に印加される。そのため、Ｎ型ＭＩＳトランジスタのキャリア移動度（電子の移動度）が低下し、Ｎ型ＭＩＳトランジスタの駆動電流能力の低下を招来する。
【００４７】
本実施形態に係る半導体装置は、図９及び図１０（ａ）〜（ｄ）に示す半導体装置と同様、Ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１９ｂ内にシリコン混晶層２１を有している。しかし、本実施形態に係る半導体装置では、凹部２３が素子分離領域１１の上面全体に形成されている。よって、本実施形態に係る半導体装置では、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとの間に位置する部分を図９及び図１０（ａ）〜（ｄ）に示す半導体装置よりも狭くすることができる。別の言い方をすると、シリコン混晶層２１からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域へ印加される原因となる素子分離領域１１を図９及び図１０（ａ）〜（ｄ）に示す半導体装置よりも狭くすることができる。それだけでなく、本実施形態に係る半導体装置では、半導体基板１０の上面全体に応力絶縁膜２４が設けられている。よって、シリコン混晶層２１からの圧縮応力の少なくとも一部を応力絶縁膜２４からの引張応力で相殺することができる。これらのことから、シリコン混晶層２１からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域に印加されることを抑制することができる。従って、本実施形態に係る半導体装置では、Ｐ型ＭＩＳトランジスタの電流駆動能力を向上させることができるだけでなく、Ｎ型ＭＩＳトランジスタの電流駆動能力の低下を抑制することができる。
【００４８】
ここで、半導体装置が凹部２３を有しているが応力絶縁膜２４を有していない場合、シリコン混晶層からの圧縮応力を応力絶縁膜からの引張応力で相殺することは難しい。また、半導体装置が応力絶縁膜２４を有しているが凹部２３を有していない場合、シリコン混晶層からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域へ印加される原因となる素子分離領域（つまり、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとの間に位置する部分）を図９及び図１０（ａ）〜（ｄ）に示す半導体装置よりも狭くすることは難しい。これらのことから、半導体装置が凹部２３と応力絶縁膜２４との両方を有していなければ、シリコン混晶層２１からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域へ印加されることを抑制することは難しい。
【００４９】
本実施形態における凹部２３の底面（素子分離領域１１の上面）は、シリコン混晶層２１の上面よりも下に位置し、且つ、活性領域１０ａにおけるゲート絶縁膜１３直下のチャネル領域の上面よりも下に位置していることが好ましい。凹部２３の底面がシリコン混晶層２１の上面よりも上に位置していると又は凹部２３の底面がシリコン混晶層２１の上面と面一で、且つ、活性領域１０ａにおけるゲート絶縁膜１３直下のチャネル領域の上面よりも上に位置していると、シリコン混晶層２１からの圧縮応力が素子分離領域１１を介してＮ型ＭＩＳトランジスタのチャネル領域に印加される虞がある。よって、凹部２３の底面は、シリコン混晶層２１の上面よりも下に位置し、且つ、活性領域１０ａにおけるゲート絶縁膜１３直下のチャネル領域の上面よりも下に位置していることが好ましい。さらには、凹部２３の底面は、シリコン混晶層２１の上面よりも下で、且つ、活性領域１０ａにおけるゲート絶縁膜１３直下のチャネル領域の上面よりも下であってシリコン混晶層２１の下面よりも上に位置していることが好ましい。シリサイド層２２の厚みが２０ｎｍ程度でありシリコン混晶層２１の厚みが６０ｎｍ程度であることを考慮すると、凹部２３の深さは２０〜６０ｎｍ程度であればよい。これにより、活性領域１０ａと活性領域１０ｂとの絶縁を確保しつつ、シリコン混晶層２１からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域に印加されることを防止できる。
【００５０】
本実施形態における応力絶縁膜２４の厚みは、凹部２３の深さ以上であることが好ましい。これにより、十分な厚みの応力絶縁膜２４が凹部２３内に設けられるので、シリコン混晶層２１からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域に印加されることを十分に抑制することができる。凹部２３の深さは２０〜６０ｎｍ程度であることが好ましいので、応力絶縁膜２４の厚みは２０〜１００ｎｍ程度であることが好ましい。因みに、素子分離領域１１の深さは、２００〜３００ｎｍ程度である。
【００５１】
以上をまとめると、本実施形態に係る半導体装置では、Ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１９ｂ内にはシリコン混晶層２１が形成されている。また、凹部２３が素子分離領域１１の上面全体に形成されており、応力絶縁膜２４が半導体基板１０の上面全体を覆っている。これらのことから、Ｐ型ＭＩＳトランジスタの駆動電流能力の向上を図りつつＮ型ＭＩＳトランジスタの駆動電流能力の低下を抑制することができる。
【００５２】
ところで、シリコン混晶層２１からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域に印加されることを抑制するためには、凹部２３は素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成されていれば良く、応力絶縁膜２４は素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成された凹部２３内に設けられていれば良い。この場合、凹部２３は、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面と、活性領域１０ａの側面（具体的には、ｎ型ソースドレイン領域１９ａの側面の上側部分）と、活性領域１０ｂの側面（具体的には、ｐ型ソースドレイン領域１９ｂの側面の上側部分、つまり、シリコン混晶層２１の側面の上側部分）とで構成される。
【００５３】
しかし、凹部２３が素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面だけでなく素子分離領域１１の上面全体に形成されていれば、凹部２３の形成の簡便化を図ることができるという新たな効果を得ることができる。また、応力絶縁膜２４は、自身が収縮することにより引張応力を生じさせるので、ゲート幅方向だけでなくゲート長方向にも引張応力を生じさせる。よって、応力絶縁膜２４が素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成された凹部２３内に設けられているだけでなく活性領域１０ａの上面を覆うように設けられていれば、Ｎ型ＭＩＳトランジスタのチャネル領域には引張応力が印加されるので、Ｎ型ＭＩＳトランジスタのキャリア移動度を向上させることができる。従って、Ｎ型ＭＩＳトランジスタの駆動電流能力の向上を図ることができるという新たな効果を得ることができる。さらに、応力絶縁膜２４が半導体基板１０の上面全体を覆うように設けられていれば、応力絶縁膜２４の成膜の簡便化を図ることができるという新たな効果を得ることができる。
【００５４】
以下に、本実施形態に係る半導体装置の製造方法について説明する。図３（ａ１）〜（ｄ１）、図３（ａ２）〜（ｄ２）、図４（ａ１）〜（ｂ１）及び図４（ａ２）〜（ｂ２）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図３（ａ１）〜（ｄ１）及び図４（ａ１）〜（ｂ１）は図１に示すC−C'線における断面図であり、図３（ａ２）〜（ｄ２）及び図４（ａ２）〜（ｂ２）は図１に示すD−D'線における断面図である。図５（ａ１）〜（ｂ１）及び図５（ａ２）〜（ｂ２）は、本実施形態に係る半導体装置の製造方法の一部分を工程順に示す断面図であり、図５（ａ１）及び（ｂ１）は図１に示すA−A'線における断面図であり、図５（ａ２）及び（ｂ２）は図１に示すB−B'線における断面図である。なお、図３（ａ１）、図３（ａ２）、図４（ａ１）、図４（ａ２）及び図５（ａ１）中において、「ＮＴｒ」とはＮ型ＭＩＳトランジスタが形成されるＮ型ＭＩＳトランジスタ形成領域ＮＴｒを示し、「ＰＴｒ」とはＰ型ＭＩＳトランジスタが形成されるＰ型ＭＩＳトランジスタ形成領域ＰＴｒを示している。
【００５５】
まず、図３（ａ１）及び図３（ａ２）に示す工程において、例えばレジストマスク（不図示）を用いて、半導体基板１０において素子分離領域１１が形成される部分にトレンチ（不図示）を形成する。トレンチの深さは２００〜３００ｎｍ程度であることが好ましい。次に、例えばＣＶＤ法を用いて、堆積温度を８００℃〜９００℃に設定して、膜厚１００ｎｍ〜１５０ｎｍのシリコン酸化膜（不図示）を半導体基板１０上に形成する。続いて、必要に応じて例えば９００℃〜１０００℃のアニールを実施し、それから、シリコン酸化膜に対して平坦化処理を行う。この平坦化処理により、半導体基板１０の上面のうちＮ型ＭＩＳトランジスタ形成領域ＮＴｒ及びＰ型ＭＩＳトランジスタ形成領域ＰＴｒが露出する一方、トレンチ内に設けられたシリコン酸化膜は残存する。これにより、素子分離領域１１が形成される（工程（ａ））。また、Ｎ型ＭＩＳトランジスタ形成領域ＮＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる活性領域１０ａが形成され、Ｐ型ＭＩＳトランジスタ形成領域ＰＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる活性領域１０ｂが形成される。
【００５６】
次に、図３（ｂ１）及び図３（ｂ２）に示す工程において、半導体基板１０におけるＮ型ＭＩＳトランジスタ形成領域ＮＴｒにｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるＰ型ＭＩＳトランジスタ形成領域ＰＴｒにｎ型ウェル領域１２ｂを形成する。
【００５７】
その後、例えば熱酸化法を用いて、半導体基板１０の上面全体にシリコン酸化膜及びポリシリコン膜（どちらも不図示）を順に形成する。シリコン酸化膜の膜厚は２〜４ｎｍであり、ポリシリコン膜の膜厚は５０〜１００ｎｍである。続いて、フォトリソグラフィー法及びドライエッチング法を用いて、シリコン酸化膜及びポリシリコン膜をパターニングする。これにより、活性領域１０ａ上及び活性領域１０ｂ上には、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜からなるゲート電極１４とがこの順に形成される。
【００５８】
続いて、図３（ｃ１）及び図３（ｃ２）に示す工程において、活性領域１０ｂ上を覆うように第１のマスク（不図示）を形成してから、第１のマスクとＮ型ＭＩＳトランジスタ形成領域ＮＴｒにおけるゲート電極１４とを用いて活性領域１０ａのうちゲート電極１４の側方下にヒ素などのｎ型不純物を注入させる。これにより、活性領域１０ａのうちゲート電極１４の側方下には、ｎ型エクステンション領域１５ａが形成される。その後、第１のマスクを除去する。それから、活性領域１０ａ上を覆うように第２のマスク（不図示）を形成してから、第２のマスクとＰ型ＭＩＳトランジスタ形成領域ＰＴｒにおけるゲート電極１４とを用いて活性領域１０ｂのうちゲート電極１４の側方下にボロンなどのｐ型不純物を注入させる。これにより、活性領域１０ｂのうちゲート電極１４の側方下には、ｐ型エクステンション領域１５ｂが形成される。その後、第２のマスクを除去する。このとき、注入される不純物の導電型に関係なく、注入エネルギーは例えば２〜５ｋｅＶであり、ドーズ量は例えば１×１０１５〜１×１０１６／ｃｍ２である。
【００５９】
その後、半導体基板１０の上面全体に例えばシリコン酸化膜及びシリコン窒化膜（何れも不図示）を順次堆積する。このとき、シリコン酸化膜の膜厚を例えば１０ｎｍとし、シリコン窒化膜の膜厚を例えば５０ｎｍとする。それから、シリコン窒化膜及びシリコン酸化膜に対して異方性エッチングを行う。これにより、ゲート電極１４の側面上にサイドウォール１８が形成される。つまり、シリコン酸化膜からなり断面形状がＬ字状である内側サイドウォール１６がゲート電極１４の側面上に形成され、シリコン窒化膜からなる外側サイドウォール１７が内側サイドウォール１６を介してゲート電極１４の側面上に形成される。
【００６０】
その後、活性領域１０ｂ上を覆うように第３のマスク（不図示）を形成してから、第３のマスクとＮ型ＭＩＳトランジスタ形成領域ＮＴｒにおけるゲート電極１４及びサイドウォール１８とを用いて活性領域１０ａのうちサイドウォール１８の側方下にヒ素などのｎ型不純物を注入させる。これにより、活性領域１０ａのうちサイドウォール１８の側方下であって接合深さがｎ型エクステンション領域１５ａよりも深い位置に、ｎ型ソースドレイン領域１９ａが形成される。その後、第３のマスクを除去する。それから、活性領域１０ａ上を覆うように第４のマスク（不図示）を形成してから、第４のマスクとＰ型ＭＩＳトランジスタ形成領域ＰＴｒにおけるゲート電極１４及びサイドウォール１８とを用いて活性領域１０ｂのうちゲート電極１４の側方下にボロンなどのｐ型不純物を注入させる。これにより、活性領域１０ｂのうちサイドウォール１８の側方下であって接合深さがｐ型エクステンション領域１５ｂよりも深い位置に、ｐ型ソースドレイン領域１９ｂが形成される。このとき、注入される不純物の導電型に関係なく、注入エネルギーは例えば３０ｋｅＶであり、ドーズ量は例えば１×１０１６／ｃｍ２である。
【００６１】
続いて、図３（ｄ１）及び図３（ｄ２）に示す工程において、第４のマスクとＰ型ＭＩＳトランジスタ形成領域ＰＴｒにおけるゲート電極１４及びサイドウォール１８とをエッチングマスクとし、例えばＨＢｒをエッチングガスとして、ｐ型ソースドレイン領域１９ｂの上面に対してドライエッチングを行う。これにより、ｐ型ソースドレイン領域１９ｂの上面にリセス部（シリコン混晶部を形成するための凹部）が形成される。リセス部の深さは、例えば６０ｎｍである。その後、例えば減圧熱ＣＶＤ法を用いて、リセス部内にシリコン混晶（例えばＳｉＧｅ）をエピタキシャル成長させる。シリコン混晶がＳｉＧｅである場合には、ＧｅのソースガスとしてＧｅＨ４等を使用することができる。このとき、ボロンなどのｐ型不純物を注入しながら、シリコン混晶をエピタキシャル成長させることが好ましい。これにより、リセス部内にシリコン混晶層２１が形成され（工程（ｂ））、形成されたシリコン混晶層２１は活性領域１０ｂの一部分となる。形成されたシリコン混晶層２１は６０ｎｍ程度の厚みを有し、シリコン混晶層２１におけるＧｅの濃度は２０〜３０原子％程度である。その後、第４のマスクを除去してから、半導体基板１０に対して１０００℃のスパイクＲＴＡを行う。この熱処理により、図３（ｃ１）、図３（ｃ２）、図３（ｄ１）及び図３（ｄ２）に示す工程において半導体基板１０に注入されたｎ型不純物及びｐ型不純物が活性される。
【００６２】
その後、半導体基板１０の上面上に厚さ２０ｎｍ程度のニッケル膜を形成する。それから、５００℃の窒素雰囲気中で熱処理を１０秒行う。これにより、ｎ型ソースドレイン領域１９ａの上部とｐ型ソースドレイン領域１９ｂの上部とゲート電極１４の上部とに、ニッケルシリサイドが形成される。それから、未反応の状態で残存するニッケル膜を除去した後、シリサイドを安定化させるための熱処理を行う。これにより、ｎ型ソースドレイン領域１９ａの上部とｐ型ソースドレイン領域１９ｂの上部とゲート電極１４の上部とに、膜厚が２０ｎｍ程度のシリサイド層２２が形成される。
【００６３】
続いて、図４（ａ１）及び図４（ａ２）に示す工程において、例えばフッ酸を用いて半導体基板１０に対してウエットエッチングを行う。このウエットエッチングにより、素子分離領域１１の上部が除去される。これにより、図４（ａ１）、図４（ａ２）、図５（ａ１）及び図５（ａ２）に示すように、素子分離領域１１の上面は、活性領域１０ａの上面及び活性領域１０ｂの上面よりも下に位置する。このとき、素子分離領域１１の上面は、シリコン混晶層２１の上面よりも下で、且つ、活性領域１０ａにおけるゲート絶縁膜１３直下のチャネル領域の上面よりも下であってシリコン混晶層２１の下面よりも上に位置していることが好ましい。別の言い方をすると、素子分離領域１１の上面全体に、活性領域１０ａの側面と活性領域１０ｂにおけるシリコン混晶層２１の側面によって構成された凹部２３が形成される。このとき、凹部２３の深さが２０〜６０ｎｍ程度となるようにウエットエッチングを行うことが好ましい。
【００６４】
ここで、シリサイド層２２を形成する前にこのウエットエッチングを行うと、シリサイド層２２のうち素子分離領域１１と接している部分が半導体基板１０の深い位置にまで形成される虞があり、リーク電流の増大を招く虞がある。そのため、シリサイド層２２を形成してからこのウエットエッチングを行う方が好ましい。
【００６５】
また、上述のように、凹部２３は、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成されていればよい。よって、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面のみに凹部２３を形成すれば良い（工程（ｃ））。具体的には、素子分離領域１１のうち凹部２３を形成しない部分（素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分以外の部分）の上面をマスクで覆ってから、素子分離領域１１に対してウエットエッチングを行えばよい。
【００６６】
そして、図４（ｂ１）及び図４（ｂ２）に示す工程において、半導体基板１０の上面全体に応力絶縁膜２４を設ける。具体的には、まず、半導体基板１０の上面全体に、水素を含有するシリコン窒化膜（不図示）を設ける。次に、水素を含有するシリコン窒化膜に紫外線を照射する。すると、シリコン窒化膜から水素が放出され、その結果、シリコン窒化膜自身が収縮する。これにより、図４（ｂ１）、図４（ｂ２）、図５（ｂ１）及び図５（ｂ２）に示すように、本実施形態における応力絶縁膜２４が半導体基板１０の上面全体に形成される。このようにして本実施形態に係る半導体装置を作製することができる。
【００６７】
ここで、上述のように、応力絶縁膜２４は、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成された凹部２３内に設けられていればよい。よって、この工程では、応力絶縁膜２４を素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成された凹部２３内のみに設ければ良い（工程（ｄ））。具体的には、次のどちらかの方法を選択すればよい。１つめの方法では、水素を含有するシリコン窒化膜を凹部２３（素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成された凹部２３）内のみに形成し、その後、そのシリコン窒化膜に紫外線を照射する。２つめの方法では、水素を含有するシリコン窒化膜を半導体基板１０の上面全体に亘って設けてから紫外線を照射し、その後、紫外線が照射された絶縁膜が凹部２３（素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面に形成された凹部２３）内にのみ残存するように、紫外線が照射された絶縁膜を除去する。
【００６８】
以上説明したように、本実施形態に係る半導体装置の製造方法では、図３（ｄ１）及び図３（ｄ２）に示す工程において、ｐ型ソースドレイン領域１９ｂ内にシリコン混晶層２１が形成される。これにより、Ｐ型ＭＩＳトランジスタのチャネル領域に圧縮応力が印加されるので、Ｐ型ＭＩＳトランジスタのキャリア移動度を向上させることができ、よって、Ｐ型ＭＩＳトランジスタの駆動電流能力を向上させることができる。
【００６９】
また、本実施形態に係る半導体装置の製造方法では、図４（ａ１）及び図４（ａ２）に示す工程において素子分離領域１１の上面全体に凹部２３を形成し、図４（ｂ１）及び図４（ｂ２）に示す工程において半導体基板１０の上面全体に応力絶縁膜２４を形成する。これにより、シリコン混晶層２１からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域に印加されることを抑制できるので、Ｎ型ＭＩＳトランジスタの駆動電流能力の低下を抑制することができる。
【００７０】
《第２の実施形態》
本発明の第２の実施形態では、上記第１の実施形態において説明した手段とは相異なる手段を用いて、シリコン混晶層からの圧縮応力がＮ型ＭＩＳトランジスタのチャネル領域に印加されることを抑制する。以下では、上記第１の実施形態とは異なる部分を中心に、本実施形態に係る半導体装置及びその製造方法を説明する。
【００７１】
まず、本実施形態に係る半導体装置の構造について、図６及び図７（ａ）〜（ｄ）を参照しながら説明する。図６は、本実施形態に係る半導体装置の平面図である。図７（ａ）〜（ｄ）は、それぞれ、図６に示すA−A'線、B−B'線、C−C'線及びD−D'線における断面図である。なお、図６、図７（ａ）、図７（ｃ）及び図７（ｄ）中において、「ＮＴｒ」とはＮ型ＭＩＳトランジスタが形成されるＮ型ＭＩＳトランジスタ形成領域ＮＴｒを示し、「ＰＴｒ」とはＰ型ＭＩＳトランジスタが形成されるＰ型ＭＩＳトランジスタ形成領域ＰＴｒを示している。また、図６では、シリサイド層２２及び応力絶縁膜２４の図示を省略している。
【００７２】
本実施形態に係る半導体装置は、上記第１の実施形態における凹部を有していない一方素子分離領域１１内のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分に空洞部２６を有しているということを除いては、上記第１の実施形態に係る半導体装置と同一の構成を備えている。
【００７３】
具体的には、本実施形態に係る半導体装置は、上記第１の実施形態における半導体装置と同じく、ｐ型ソースドレイン領域１９ｂ内にシリコン混晶層２１を有している。これにより、Ｐ型ＭＩＳトランジスタのチャネル領域には圧縮応力が印加される。
【００７４】
また、本実施形態に係る半導体装置は、上記第１の実施形態における凹部を有していないが、素子分離領域１１内のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分に空洞部２６を有している。これにより、シリコン混晶層２１からの圧縮応力を空洞部２６内で緩和することができる。よって、本実施形態に係る半導体装置では、上記第１の実施形態に係る半導体装置と同じく、Ｐ型ＭＩＳトランジスタの電流駆動能力を向上させることができるだけでなく、Ｎ型ＭＩＳトランジスタの電流駆動能力の低下を抑制することができる。
【００７５】
本実施形態における空洞部２６の下端は、シリコン混晶層２１の下面よりも下に位置していることが好ましい。これにより、空洞部２６の下端がシリコン混晶層２１の下面よりも上に位置している場合に比べて、シリコン混晶層２１からの圧縮応力を空洞部２６内で十分に緩和させることができる。また、空洞部２６の上端は、素子分離領域１１の上面よりも下に位置していることが好ましい。素子分離領域の上面において空洞部が開口していると、半導体基板の上面上に膜を形成したときにその膜の材料が空洞部内に混入する虞がある。そのため、空洞部２６の上端は、素子分離領域１１の上面よりも下に位置していることが好ましい。以上より、空洞部２６は、素子分離領域１１の上面よりも下の位置からシリコン混晶層２１の下面よりも下の位置まで亘って形成されていることが好ましい。素子分離領域１１の厚みが２００〜３００ｎｍ程度でありシリコン混晶層２１の厚みが６０ｎｍ程度であることを考慮すると、半導体装置の厚み方向における空洞部２６の長さは、６０〜１００ｎｍ程度であることが好ましい。
【００７６】
このような空洞部２６を素子分離領域１１内に形成するためには、素子分離領域１１のうち空洞部２６が形成される部分の幅Ｗ１が、素子分離領域１１のうち空洞部２６が形成されない部分の幅Ｗ２よりも狭ければよい。別の言い方をすると、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の幅Ｗ１が、素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれていない部分の幅Ｗ２よりも狭ければよい。幅Ｗ２は８０ｎｍ程度であるので、幅Ｗ１は８０ｎｍよりも狭ければ良く、例えば７０ｎｍであればよい。
【００７７】
以上をまとめると、本実施形態に係る半導体装置では、Ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１９ｂ内にシリコン混晶層２１が形成されている。また、本実施形態に係る半導体装置では、素子分離領域１１内のうち活性領域１０ａと活性領域１０ｂとに挟まれた部分に空洞部２６が形成されている。これらのことから、Ｐ型ＭＩＳトランジスタの駆動電流能力の向上を図りつつ、Ｎ型ＭＩＳトランジスタの駆動電流能力の低下を抑制することができる。
【００７８】
なお、本実施形態に係る半導体装置では、図７（ａ）〜（ｄ）に示すように上記第１の実施形態における応力絶縁膜２４が半導体基板１０の上面全体に亘って形成されていても良いし、上記第１の実施形態における応力絶縁膜２４が全く形成されていなくても良い。しかし、上記第１の実施形態における応力絶縁膜２４が少なくとも活性領域１０ａの上面を覆っていれば、Ｎ型ＭＩＳトランジスタのチャネル領域には引張応力が印加されるので、Ｎ型ＭＩＳトランジスタの駆動電流能力を向上させることができる。よって、本実施形態に係る半導体装置では、上記第１の実施形態における応力絶縁膜２４が少なくとも活性領域１０ａの上面を覆っていることが好ましい。
【００７９】
また、本実施形態に係る半導体装置では、上記第１の実施形態における応力絶縁膜２４ではなく０．１ＧＰａ以下の引張応力を有する絶縁膜（例えばＣＶＤ法などを用いて形成されたシリコン窒化膜）が半導体基板１０の上面全体に亘って形成されていても良い。これにより、この０．１ＧＰａ以下の引張応力を有する絶縁膜を、コンタクトホール等を形成するときのエッチングストッパーとして機能させることができる。
【００８０】
以下に、本実施形態に係る半導体装置の製造方法について説明する。図８（ａ１）〜（ｃ１）及び図８（ａ２）〜（ｃ２）は本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図８（ａ１）〜（ｃ１）は図６に示すA−A'線における断面図であり、図８（ａ２）〜（ｃ２）は図６に示すB−B'線における断面図である。
【００８１】
まず、図８（ａ１）及び図８（ａ２）に示すように、例えばレジストマスク（不図示）を用いて、半導体基板１０において素子分離領域１１が形成される部分にトレンチ（不図示）を形成する。トレンチの深さは２００〜３００ｎｍ程度であることが好ましい。このとき、トレンチのうち活性領域１０ａとなる領域と活性領域１０ｂとなる領域とで挟まれた部分の幅をトレンチのそれ以外の部分の幅よりも狭くする。例えば、トレンチのうち活性領域１０ａとなる領域と活性領域１０ｂとなる領域とで挟まれた部分の幅を８０ｎｍよりも狭くし、トレンチのそれ以外の部分の幅を８０ｎｍ程度とする。
【００８２】
次に、例えばＣＶＤ法を用いて、堆積温度を８００℃〜９００℃に設定して、膜厚１００ｎｍ〜１５０ｎｍのシリコン酸化膜（不図示）を半導体基板１０上に形成する。このとき、トレンチのうち活性領域１０ａとなる領域と活性領域１０ｂとなる領域とで挟まれた部分の幅はトレンチのそれ以外の部分の幅よりも狭いので、シリコン酸化膜のうち活性領域１０ａとなる領域と活性領域１０ｂとなる領域とで挟まれた部分には空洞部２６が形成される。このとき、形成された空洞部２６の上端がトレンチ内において塞がれていれば、この後の工程において半導体基板の上面上に膜を形成してもその膜を構成する材料が空洞部２６内に混入することを防止できる。よって、形成された空洞部２６の上端がトレンチ内において塞がれていることが好ましい。
【００８３】
その後、必要に応じて例えば９００℃〜１０００℃までのアニールを実施してから、シリコン酸化膜に対して平坦化処理を行う。この平坦化処理により、半導体基板１０の上面のうちＮ型ＭＩＳトランジスタ形成領域ＮＴｒ及びＰ型ＭＩＳトランジスタ形成領域ＰＴｒが露出する一方、トレンチ内に設けられたシリコン酸化膜は残存する。これにより、素子分離領域１１が形成される（工程（ａ））。また、Ｎ型ＭＩＳトランジスタ形成領域ＮＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる活性領域１０ａが形成され、Ｐ型ＭＩＳトランジスタ形成領域ＰＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる活性領域１０ｂが形成される。その後は、上記第１の実施形態で説明したように、ゲート絶縁膜１３、ゲート電極１４、ｎ型及びｐ型エクステンション領域１５ａ，１５ｂ、サイドウォール１８、ｎ型及びｐ型ソースドレイン領域１９ａ，１９ｂ、シリコン混晶層２１及びシリサイド層２２を形成する。これにより、図８（ｂ１）及び図８（ｂ２）に示す構造を得ることができる。
【００８４】
その後、図８（ｃ１）及び図８（ｃ２）に示すように、上記第１の実施形態において説明した方法に従って半導体基板１０の上面全体に応力絶縁膜２４を設ける。これにより、本実施形態における半導体装置を製造することができる。
【００８５】
以上説明したように、本実施形態に係る半導体装置の製造方法では、詳細を省略したが上記第１の実施形態と同じくｐ型ソースドレイン領域１９ｂ内にシリコン混晶層２１が形成される。これにより、Ｐ型ＭＩＳトランジスタのチャネル領域に圧縮応力が印加されるので、Ｐ型ＭＩＳトランジスタのキャリア移動度を向上させることができ、よって、Ｐ型ＭＩＳトランジスタの駆動電流能力を向上させることができる。
【００８６】
また、本実施形態に係る半導体装置の製造方法では、図８（ａ１）及び図８（ａ２）に示す工程において素子分離領域１１内のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分に空洞部２６が形成される。これにより、シリコン混晶層２１からの圧縮応力は空洞部２６内において緩和されるので、Ｎ型ＭＩＳトランジスタの駆動電流能力の低下を抑制することができる。
【００８７】
なお、本実施形態に係る半導体装置の製造方法は、図８（ｃ１）及び図８（ｃ２）に示す工程を有していなくてもよい。また、図８（ｃ１）及び図８（ｃ２）では、半導体基板の上面全体に亘って応力絶縁膜を形成するのではなく、ＣＶＤ法などを用いて半導体基板の上面全体にシリコン窒化膜を形成しても良い。これにより、ＣＶＤ法などを用いて形成されたシリコン窒化膜をコンタクトホールの形成工程（図８（ｃ１）及び図８（ｃ２）に示す工程よりも後の工程，本明細書では言及していない）におけるエッチングストッパー層として機能させることができる。
【００８８】
《その他の実施形態》
上記第１及び第２の実施形態は、以下に示す構成を有していても良い。
【００８９】
ゲート絶縁膜は、シリコン酸化膜であるとしたが、シリコン窒化膜よりも大きな比誘電率を有する高誘電体膜（例えばＨｆＳｉＯＮ）であっても良い。
【００９０】
ゲート電極は、ポリシリコン膜からなるとしたが、メタル膜（例えばＴｉＮからなる電極）とポリシリコン膜との積層体であってもよい。
【００９１】
ｐ型ソースドレイン領域内におけるシリコン混晶層は、ＳｉＧｅ混晶層に限定されず、ＳｉＧｅＣ混晶層であっても良い。
【００９２】
上記第１の実施形態と上記第２の実施形態とを組み合わせることができるということは言うまでもない。つまり、半導体装置では、凹部が素子分離領域の上面全体に形成されており、空洞部が素子分離領域内のうち第１の活性領域と第２の活性領域とで挟まれた部分に形成されており、応力絶縁膜が半導体基板の上面全体に設けられていても良い。この場合、上記第１の実施形態において記載したように、凹部は、素子分離領域のうち第１の活性領域と第２の活性領域とで挟まれた部分の上面に形成されていれば良く、応力絶縁膜は、素子分離領域のうち第１の活性領域と第２の活性領域とで挟まれた部分の上面に形成された凹部内に設けられていれば良い。
【産業上の利用可能性】
【００９３】
以上説明したように、本発明は、例えばシステムＬＳＩ等の半導体装置に有用である。
【符号の説明】
【００９４】
１０      半導体基板 
１０ａ    活性領域（第２の活性領域） 
１０ｂ    活性領域（第１の活性領域） 
１１      素子分離領域 
１２ａ    ｐ型ウェル領域 
１２ｂ    ｎ型ウェル領域 
１３      ゲート絶縁膜 
１４      ゲート電極 
１５ａ    ｎ型エクステンション領域 
１５ｂ    ｐ型エクステンション領域 （第１のエクステンション領域）
１６      内側サイドウォール 
１７      外側サイドウォール 
１８      サイドウォール 
１９ａ    ｎ型ソースドレイン領域 
１９ｂ    ｐ型ソースドレイン領域 （第１のソースドレイン領域）
２１      シリコン混晶層 
２２      シリサイド層 
２３      凹部 
２４      応力絶縁膜 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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