(57)【要約】【課題】製造コストを抑制可能なキャパシタ内蔵の電力用半導体装置を提供する。【解決手段】ｎ型ドリフト層１２と、ｎ型ドリフト層１２中に周期的配置の柱状のｐ型ドリフト層１４と、ｎ型ドリフト層１２の上面のドレイン電極３９と、ｎ型ドリフト層１２の上方のｐ型ドリフト層１４と接続するｐ型ベース層１５と、ｐ型ベース層１５の表面のｎ型ソース層１７と、ｐ型ベース層１５及びｎ型ソース層１７の表面のソース電極３３と、ｎ型ドリフト層１２上面にゲート絶縁膜２１を介して設けられたゲート電極３１とを有するＭＯＳＦＥＴ２と、ｎ型半導体層１２ａ表面のｎ型チャネルストッパ層１８、ＭＯＳＦＥＴ２から離間して、ｎ型チャネルストッパ層１８の表面のキャパシタ絶縁膜２５、及び前記キャパシタ絶縁膜２５の表面のキャパシタ電極３７を有するキャパシタ３と、キャパシタ電極３７とソース電極３３とを接続する金属材５５とを備える。【選択図】図２
2010062331.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層中に膜面に沿う方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、
前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、
前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層及び前記第４半導体層の表面に接するように設けられた第２電極と、
隣接する前記第３半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記第１半導体層の表面に設けられた第１導電型の第５半導体層、前記電力用スイッチング素子から離間して、前記第５半導体層の表面に設けられたキャパシタ絶縁膜、及び前記キャパシタ絶縁膜の表面に設けられたキャパシタ電極を有するキャパシタと、
前記キャパシタ電極と前記第２電極とを接続する前記電力用スイッチング素子からの離間部を有する導電材と、
を備えたことを特徴とする電力用半導体装置。
【請求項２】
前記電力用スイッチング素子は、前記電力用スイッチング素子の前記第１半導体層の周辺部の表面に、前記第５半導体層を有し、前記第５半導体層の上にストッパ電極を有することを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記第５半導体層は、前記第４半導体層と同等の不純物濃度及び層厚を有することを特徴とする請求項１または２に記載の電力用半導体装置。
【請求項４】
前記導電材は、アルミニウム線であることを特徴とする請求項１乃至３のいずれか１項に記載の電力用半導体装置。
【請求項５】
前記導電材は、板状の金属であることを特徴とする請求項１乃至３のいずれか１項に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ内蔵の電力用半導体装置に関する。
【背景技術】
【０００２】
電力制御用のスイッチング素子としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた電力用半導体装置が使用される。ＭＯＳＦＥＴでは、電力制御等を行うためにオン・オフを断続的に行う。特に、ターンオフ時のスイッチングの際の急激なドレイン電流の変化と、ＭＯＳＦＥＴを含むスイッチング回路の配線インダクタンス等に起因して、いわゆるサージ電圧が発生する。
【０００３】
このサージ電圧によって、ＭＯＳＦＥＴのドレインとソース間の電圧が耐圧を超えてしまうと、ＭＯＳＦＥＴが破壊されることがある。ドレインに印加されるサージ電圧を低減するために、ドレインとソースとの間にキャパシタを並列に接続して、サージ電圧を低減することが行われる。キャパシタをＭＯＳＦＥＴの外部に接続することは広く行われているが、キャパシタである部品の増加、及び部品を接続する工程の増加が発生する。
【０００４】
そこで、キャパシタを一体化して形成したＭＯＳＦＥＴが開示されている（例えば、特許文献１参照。）。つまり、キャパシタがＭＯＳＦＥＴを構成する半導体基板または半導体層の内部に設けられて、キャパシタの一方の電極はソース電極に電気的に接続され、キャパシタの他方の電極はドレイン電極に電気的に接続される構造のＭＯＳＦＥＴである。
【０００５】
しかしながら、この開示されたＭＯＳＦＥＴは、外付けのキャパシタを必要としないので、部品点数の増加及び部品接続の工程増加等を起こさないものの、キャパシタは、両電極をＭＯＳＦＥＴのドレインとソースに、それぞれ、内部接続され、一体化されているので、キャパシタの特性不良は、キャパシタ内蔵のＭＯＳＦＥＴの特性不良となり、製造歩留の低下を引き起こすという問題を有している。つまり、この開示されたＭＯＳＦＥＴは、単独のＭＯＳＦＥＴ構造を作製する製造工程に、半導体基板または半導体層の内部に埋め込む難易度の高いキャパシタの製造工程を追加して作製され、キャパシタの両電極は、それぞれ、ＭＯＳＦＥＴのゲート及びソースと内部接続されている。キャパシタ内蔵のＭＯＳＦＥＴの製造歩留は、これら２つの製造歩留の掛け算となり、ＭＯＳＦＥＴ単独の製造歩留より低下するのを避けることは難しい。その結果、製造コストが増加するという問題を有している。また、キャパシタが特性不良であれば、ＭＯＳＦＥＴ構造部は正常に動作するとしても、ＭＯＳＦＥＴ構造部のみを有効活用することは難しいという問題を有している。
【特許文献１】特開２００４−２２６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、製造コストを抑制可能なキャパシタ内蔵の電力用半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の電力用半導体装置は、第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層及び前記第４半導体層の表面に接するように設けられた第２電極と、隣接する前記第３半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極とを有する電力用スイッチング素子と、前記第１半導体層の表面に設けられた第１導電型の第５半導体層、前記電力用スイッチング素子から離間して、前記第５半導体層の表面に設けられたキャパシタ絶縁膜、及び前記キャパシタ絶縁膜の表面に設けられたキャパシタ電極を有するキャパシタと、前記キャパシタ電極と前記第２電極とを接続する前記電力用スイッチング素子からの離間部を有する導電材とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、製造コストを抑制可能なキャパシタ内蔵の電力用半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１０】
本発明の実施例に係る電力用半導体装置について、図１乃至図３を参照しながら説明する。図１は電力用半導体装置のＭＯＳＦＥＴとキャパシタの接続を示す回路図である。図２は電力用半導体装置の半導体チップの構成を模式的に示す図で、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線に沿った断面図である。なお、断面図において、表面の保護膜等は省略されている。図３は電力用半導体装置の半導体チップの外部における接続を模式的に示す図である。以下の説明では、ゲート電極が形成された半導体チップの表面側を上とする。
【００１１】
図１に示すように、電力用半導体装置１０１は、ｎチャネル型のＭＯＳＦＥＴ２とキャパシタ３を有する半導体チップ１を備え、半導体チップ１の内部で、ＭＯＳＦＥＴ２のドレインとキャパシタ３の一方の電極端子が接続され、半導体チップ１の外側で、ＭＯＳＦＥＴ２のソースとキャパシタ３の他の電極端子が接続されている。つまり、ＭＯＳＦＥＴ２のドレインとソースとの間に、キャパシタ３が並列に接続されている。ＭＯＳＦＥＴ２は、他に、制御電極であるゲートを有している。
【００１２】
図２及び図３に示すように、第１導電型はｎ型、第２導電型はｐ型であって、電力用半導体装置１０１は、ｎ型の第１半導体層であるｎ型ドリフト層１２と、ｎ型ドリフト層１２中に膜面に沿う方向に周期的に配置された複数の柱状のｐ型の第２半導体層であるｐ型ドリフト層１４と、ｎ型ドリフト層１２の一方の側の表面に設けられｎ型ドリフト層１２と電気的に接続された第１電極であるドレイン電極３９と、ｎ型ドリフト層１２の他方の側の表面領域に選択的に設けられｐ型ドリフト層１４と接続する複数のｐ型の第３半導体層であるｐ型ベース層１５と、ｐ型ベース層１５の表面に選択的に設けられたｎ型の第４半導体層であるｎ＋型ソース層１７と、ｐ型ベース層１５及びｎ型ソース層１７の表面に接するように設けられた第２電極であるソース電極３３と、隣接するｐ型ベース層１５間のｎ型ドリフト層１２上にゲート絶縁膜２１を介して設けられたゲート電極３１とを有する電力用スイッチング素子であるＭＯＳＦＥＴ２と、更に、ｎ型ドリフト層１２の延長のｎ型半導体層１２ａ表面に設けられたｎ型の第５半導体層であるｎ＋型チャネルストッパ層１８、ＭＯＳＦＥＴ２から離間して、ｎ＋型チャネルストッパ層１８の表面に設けられたキャパシタ絶縁膜２５、及び前記キャパシタ絶縁膜２５の表面に設けられたキャパシタ電極３７を有するキャパシタ３と、キャパシタ電極３７と、ソース電極３３とを接続する導電材である金属材５５とを備えている。
【００１３】
図２（ａ）に示すように、ＭＯＳＦＥＴ２及びキャパシタ３は、同一の半導体チップ１に、それぞれ、ほぼ矩形をなして形成されている。半導体チップ１において、一方の側、例えば、図面の左側に、ＭＯＳＦＥＴ２が形成され、他方の側、例えば、図面の右側に、キャパシタ３が形成されている。
【００１４】
ＭＯＳＦＥＴ２は、半導体チップ１の左端の３方の周辺部、及びキャパシタ３に対向する側のキャパシタ３に至る手前側にあるセル・終端境界７を境にして、内側にＭＯＳＦＥＴを構成するセル領域５が配置され、セル・終端境界７の外側に終端領域９が配置されている。
【００１５】
セル領域５は、上面に、ほぼ矩形のゲート電極パッド４１及びソース電極パッド４３を外部から金属材等と接続可能な状態に有している。セル領域５は、後述のスーパージャンクション構造のＭＯＳＦＥＴを構成する単位となるセルが複数個配列されている。それぞれのセルは、ゲート電極パッド４１と接続したゲート主配線４２を介して、ゲート制御のための電位が印加される。ゲート主配線４２は、セル領域５の周辺部に沿った角に丸みを有する矩形をなしているが、例えば、櫛歯状等のその他の形態とすることは可能である。
【００１６】
終端領域９は、ＭＯＳＦＥＴ２の耐圧を得る目的で、丸みを有する角部を除いてほぼ一定の幅を有して、セル領域５を取り巻くように形成されている。
【００１７】
キャパシタ３は、上面に、ほぼ矩形のキャパシタ電極パッド４５を外部から金属材等と接続可能な状態に有している。一部がキャパシタ電極パッド４５をなすキャパシタ電極３７は、半導体チップ１の右端の３方の周辺部及びＭＯＳＦＥＴ２に対向する側のＭＯＳＦＥＴ２にかかる手前側に境界を有し、ほぼ矩形をなしている。
【００１８】
図２（ａ）のＡ−Ａ線に沿った断面で示されるセルは、図２（ｂ）に示すように、ｎ型ドリフト層１２と、ｎ型ドリフト層１２中に形成される複数の柱状のｐ型ドリフト層１４とから構成されるスーパージャンクション構造を有している。ｎ型ドリフト層１２の下側の表面に、ｎ型ドリフト層１２よりも高濃度なｎ＋型ドレイン層１１が形成され、ｎ＋型ドレイン層１１の、ｎ型ドリフト層１２とは反対側の面にはドレイン電極３９が形成されている。ドレイン電極３９はドレイン端子（Ｄ）に接続される。なお、ｎ型ドリフト層１２とｎ＋型ドレイン層１１の形成方法は、ｎ型ドリフト層１２の片面に不純物拡散してｎ＋型ドレイン層１１を形成しても良いし、ｎ＋型ドレイン層１１を基板としてｎ型ドリフト層１２を結晶成長しても良い。
【００１９】
ｎ型ドリフト層１２の上側の表面領域には、それぞれのｐ型ドリフト層１４に対応し、ｐ型ドリフト層１４に接続するｐ型ベース層１５が紙面に垂直な方向に延在するように、ストライプ状に形成されている。各ｐ型ベース層１５の表面にはｎ＋型ソース層１７が、紙面に垂直な方向に延在するようにストライプ状に形成されている。ｐ型ベース層１５はチャネルとなる。なお、セル領域５の互いに隣接する２つのセルは、図示されたセルの左端部を、同構造のセルの右端部に、隙間なく並置、接続することによって形成される関係にある。
【００２０】
離間した２つのｐ型ベース層１５、２つのｐ型ベース層１５の間のｎ型ドリフト層１２、及びこれらのｐ型ベース層１５に設けられたｎ＋型ソース層１７に接するように、例えば、シリコン酸化膜からなる膜厚約１μｍのゲート絶縁膜２１が紙面に垂直な方向に延在するようにストライプ状に形成されている。そして、ゲート絶縁膜２１上にゲート電極３１が、それぞれ紙面に垂直な方向に延在するようにストライプ状に形成されている。ゲート電極３１は、共通のゲート端子（Ｇ）に接続されている。
【００２１】
隣接する２つのセル（図示略）において、隣接するゲート電極３１の間に挟まれた領域に、ｐ型ベース層１５に設けられた２つのｎ＋型ソース層１７と、これらのｎ＋型ソース層１７間のｐ型ベース層１５とに接するように、ソース電極３３が紙面に垂直な方向にストライプ状に形成されている。ソース電極３３は共通のソース端子（Ｓ）に接続されている。なお、ゲート電極３１とソース電極３３は絶縁膜（図示略）によって電気的に絶縁されている。
【００２２】
図２（ｃ）に示すように、半導体チップ１は、ＭＯＳＦＥＴ２のセル領域５の周囲に配置された終端領域９及び終端領域９の隣の表面側にキャパシタ３を有し、終端領域９の最外周部分及びキャパシタ３の下には、下側の表面から、ドレイン電極３９、ｎ＋型ドレイン層１１、及びｎ型ドリフト層１２の延在したｎ型半導体層１２ａを有し、ｎ型半導体層１２ａの上に、ｎ＋型ソース層１７とほぼ同様の不純物濃度及び膜厚を有するｎ＋型チャネルストッパ層１８を共通に有している。ｎ＋型チャネルストッパ層１８は、等価電位リング（ＥＱＰＲ；Equivalent Potential Ring）としてＭＯＳＦＥＴ２の表面外周を一定の電位とする。
【００２３】
終端領域９は、ｎ＋型チャネルストッパ層１８の上に、例えばシリコン酸化膜からなるフィールド絶縁膜２３を有し、フィールド絶縁膜２３の端部で、ｎ＋型チャネルストッパ層１８と接続したストッパ電極３５が形成されている。ストッパ電極３５は、ＭＯＳＦＥＴ２の表面外周を一周するように配置され、ドレイン電極３９とは、下側のｎ型の半導体層を介して接続されている。終端領域９のストッパ電極３５からセル領域５の端部までの距離は、必要とする耐圧等により、適するものとすることが可能である。なお、ｎ＋型チャネルストッパ層１８に至るまでの間のセル領域５の端部または終端領域９に、リサーフ（RESURF、Reduced Surface Field）構造またはガードリング構造等を形成することは可能である。
【００２４】
キャパシタ３は、終端領域９から連続して配置されたｎ＋型チャネルストッパ層１８の上に、フィールド絶縁膜２３と同様な膜厚の例えばシリコン酸化膜からなるキャパシタ絶縁膜２５が形成され、キャパシタ絶縁膜２５の上に、ストッパ電極３５と同様な膜厚のキャパシタ電極３７が、ストッパ電極３５から離間して形成されている。
【００２５】
キャパシタ電極３７は、ストッパ電極３５と同様に、Ａｌ合金で形成され、キャパシタ電極パッド４５は、ゲート電極パッド４１及びソース電極パッド４３と同様に、Ａｌ合金が外部と接続が可能なように露出されている。ここで、Ａｌ合金は、Ｓｉ及び／またはＣｕが添加されている。なお、Ａｌ合金に代えて、ＣｕまたはＣｕを主成分とする合金とすることは可能である。
【００２６】
上述したように、キャパシタ３は、キャパシタ絶縁膜２５をフィールド絶縁膜２３と同じ工程で、例えば、ＣＶＤ法により作製可能であり、キャパシタ電極３７をストッパ電極３５と同じ工程で、例えば、スパッタリング法により作製可能である。例えば、シリコン酸化膜からなるキャパシタ絶縁膜２５の膜厚を約１００ｎｍ、キャパシタ電極３７の面積を約０．３４ｍｍ２とすることにより、容量を約１１８ｐＦとすることが可能である。なお、キャパシタ３はＭＩＳ（Metal Insulator Semiconductor）構造を有し、面積に比例して、容量を容易に変更可能である。
【００２７】
また、キャパシタ絶縁膜２５をフィールド絶縁膜２３とは別工程で形成することにより、容量の変更幅を広げることが可能である。つまり、シリコン酸化膜より比誘電率が高い、例えば、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜等を使用することにより、キャパシタ３の占有面積を低減することは可能である。また、シリコン酸化膜の膜厚を薄く形成することにより占有面積を低減することが可能である。
【００２８】
図３に示すように、電力用半導体装置１０１は、例えば、Ｃｕからなる内部リード５１に、図２（ａ）に示した半導体チップ１を９０度回転して、半導体チップ１の下面のドレイン電極３９が接続、固定されている。内部リード５１は、一体的に成形されたドレイン用の外部端子５３を、他の外部端子５３と並行に有している。
【００２９】
半導体チップ１のＭＯＳＦＥＴ２の上面のゲート電極パッド４１が、ゲート電極用の外部端子５３と、例えば、Ａｌ線からなる金属材５５で接続されている。ＭＯＳＦＥＴ２の上面のソース電極パッド４３が、キャパシタ３のキャパシタ電極パッド４５と、金属材５５で接続され、ソース電極用の外部端子５３と、金属材５５で接続されている。なお、金属材５５は、キャパシタ電極パッド４５から、ソース電極パッド４３を経由して、外部端子５３までを、１本の金属材５５で接続することは可能である。
【００３０】
Ａｌ線からなる金属材５５は、例えば、超音波圧着法で接続可能である。また、Ａｌ線の他に、ＡｌまたはＣｕを主材とする板材を、例えば、半田を用いて接続することも可能である。金属材５５を板材とすることにより、断面積を大きくして抵抗をより低くすることが可能となる。また、Ｃｕを主材とする板材の使用により、Ａｌより低い抵抗を実現可能となる。
【００３１】
電力用半導体装置１０１は、図示を省略するが、半導体チップ１、内部リード５１、金属材５５、及び外部端子５３の金属材５５との接続部が、封止樹脂で封止される。
【００３２】
上述したように、電力用半導体装置１０１は、スーパージャンクション構造のＭＯＳＦＥＴ２、及び、ＭＯＳＦＥＴ２と共通の半導体層を介して、ＭＯＳＦＥＴ２の終端領域９の外側に、一方の電極端子がドレインと接続されたキャパシタ３を有する半導体チップ１を備え、半導体チップ１の外側で、金属材５５を介して、ＭＯＳＦＥＴ２のソースとキャパシタ３の他方の電極端子が接続されている。
【００３３】
作製された電力用半導体装置１０１の内、例えば、容量約１１８ｐＦ及び約２３５ｐＦの２種類のキャパシタ３を有する電力用半導体装置１０１、及び、比較用の従来実績のあるＭＯＳＦＥＴが評価された。ターンオフ時の電圧変化率ｄＶ／ｄｔは、従来実績の比較用の電力用半導体装置では、５．０Ｖ／ｎｓ、容量１１８ｐＦの電力用半導体装置１０１では、４．１Ｖ／ｎｓ、容量２３５ｐＦの電力用半導体装置１０１では、３．４Ｖ／ｎｓとなり、キャパシタ３の容量が大きくなるほど、電圧変化率が緩和される。つまり、ターンオフ時の電圧変化率の低下は、ターンオフ時に発生するサージ電圧の低減を可能とし、更に、ノイズの低減を可能とする。
【００３４】
電力用半導体装置１０１は、スーパージャンクション構造のＭＯＳＦＥＴ２が有する耐圧を犠牲にすることなくオン抵抗を下げる特性を有しつつ、更に、良好なサージ電圧耐量及びノイズ耐性を有している。
【００３５】
ＭＯＳＦＥＴ２は、キャパシタ３のない従来実績のあるＭＯＳＦＥＴと全く同じ構成を有し、ほとんど同様の製造歩留で製造可能である。一方、キャパシタ３は、一方の端子の下側が、従来実績のあるＭＯＳＦＥＴの半導体層をそのまま利用し、他方の端子の側に、実績のあるＭＯＳＦＥＴの終端領域と同様の構成の膜を、表面上に、それぞれ積層して製造される。その結果、実績のあるＭＯＳＦＥＴの製造歩留をほとんど低下させることなく、ＭＯＳＦＥＴ２とキャパシタ３を有する半導体チップ１を製造可能である。キャパシタ３を終端領域９の外側に配置するための半導体層、及び、キャパシタ３をＭＯＳＦＥＴ２のソース端子と接続するための材料等が必要となるものの、従来実績のあるＭＯＳＦＥＴと外付けのキャパシタ部品を組み合わせる場合に比較して、電力用半導体装置１０１の製造コストを抑制することが可能となる。
【００３６】
また、キャパシタをＭＯＳＦＥＴの半導体基板または半導体層の内部に埋め込んで内蔵させる公知技術の製造法を類推して比較すると、技術の難易度、製造工程の長さ等から、本実施例の半導体チップ１の製造歩留がより高いことは推測可能である。
【００３７】
また、キャパシタ３は、一方の端子をＭＯＳＦＥＴ２のドレイン電極と接続しているものの、他方の端子は、半導体チップ上の素子特性を評価後に、金属材５５によってソース電極と接続されるので、仮に、キャパシタ３が特性未達と判定されても、金属材５５による接続を行なわずに、ＭＯＳＦＥＴ２だけからなる従来実績のあるＭＯＳＦＥＴとして、使用可能である。
【００３８】
また、キャパシタ３は、半導体層の上に、積層して製造可能ということから、上述したように容量の変更を比較的容易に行うことが可能である。また、キャパシタ電極パッド４５の位置の変更等を比較的容易に行うことが可能である。要求仕様に対して、速やかな対応が可能となる。
【００３９】
また、電力用半導体装置１０１は、ＭＯＳＦＥＴ２の動作条件に適する容量のキャパシタ３を内蔵しているので、応用機器において、外付けのキャパシタを用意する必要はなく、また、外付けのキャパシタを実装するための領域を実装基板上に確保する必要がない。
【００４０】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００４１】
例えば、実施例では、キャパシタは、半導体チップの一方の側に、ＭＯＳＦＥＴの一辺とほぼ同じ長さで形成される例を示したが、キャパシタは、必要な面積を確保されればよいので、半導体チップの一方の側のＭＯＳＦＥＴの一辺より短い領域に配置してもよいし、また、ＭＯＳＦＥＴの終端領域の外側を取り囲むように配置してもよい。また、キャパシタ電極パッドは、組立工程で接続のし易い位置、接続のための金属材の長さを適するものとする位置、パッケージの形態に合わせた位置等に配置することが可能である。
【００４２】
また、実施例では、半導体チップはスーパージャンクション構造ＭＯＳＦＥＴとキャパシタを有する例を示したが、スーパージャンクション構造ＭＯＳＦＥＴは、スーパージャンクション構造以外の縦型ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電力用スイッチング素子とすることが可能である。
【００４３】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層及び前記第４半導体層の表面に接するように設けられた第２電極と、隣接する前記第３半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極とを有する電力用スイッチング素子と、前記第１半導体層の表面に設けられた第１導電型の第５半導体層、前記電力用スイッチング素子から離間して、前記第５半導体層の表面に設けられたキャパシタ絶縁膜、及び前記キャパシタ絶縁膜の表面に設けられたキャパシタ電極を有するキャパシタと、前記キャパシタ電極と、前記第２電極とを接続する前記電力用スイッチング素子からの離間部を有する導電材とを備えた電力用半導体装置。
【００４４】
（付記２）  前記電力用スイッチング素子の前記第５半導体層の上に、ストッパ電極を端部とするフィールド絶縁膜を有し、前記フィールド絶縁膜は、前記キャパシタ絶縁膜と同等の材料及び膜厚を有する付記１に記載の電力用半導体装置。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例に係る電力用半導体装置のＭＯＳＦＥＴとキャパシタの接続を示す回路図。
【図２】本発明の実施例に係る電力用半導体装置の半導体チップの構成を模式的に示す図で、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線に沿った断面図。
【図３】本発明の実施例に係る電力用半導体装置の半導体チップの外部における接続を模式的に示す図。
【符号の説明】
【００４６】
１  半導体チップ
２  ＭＯＳＦＥＴ
３  キャパシタ
５  セル領域
７  セル・終端境界
９  終端領域
１１  ｎ＋型ドレイン層
１２  ｎ型ドリフト層
１２ａ  ｎ型半導体層
１４  ｐ型ドリフト層
１５  ｐ型ベース層
１７  ｎ+型ソース層
１８  ｎ＋型チャネルストッパ層
２１  ゲート絶縁膜
２３  フィールド絶縁膜
２５  キャパシタ絶縁膜
３１  ゲート電極
３３  ソース電極
３５  ストッパ電極
３７  キャパシタ電極
３９  ドレイン電極
４１  ゲート電極パッド
４２  ゲート主配線
４３  ソース電極パッド
４５  キャパシタ電極パッド
５１  内部リード
５３  外部端子
５５  金属材
１０１  電力用半導体装置
【図１】
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【図２】
2010062331.tif 000004
【図３】
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