(57)【要約】【課題】電流ばらつきの小さい演算増幅回路を提供する。【解決手段】この演算増幅回路は、差動増幅回路部１０-１と出力回路部２０とを備える。差動増幅回路部１０-１は、一対の第１のトランジスタＴ１ａ，Ｔ１ｂと、一対の第１のトランジスタの各電流通路それぞれに接続され、互いにカレントミラー回路を構成している第２及び第３のトランジスタＴ２，Ｔ３と、第２のトランジスタＴ２とグランド間に接続されゲートが第２のトランジスタＴ２のドレインに接続された第５のトランジスタＴ５と、第３のトランジスタＴ３とグランド間に接続されゲートが第３のトランジスタＴ３のドレインに接続された第６のトランジスタＴ６とを備えて構成され、出力回路部２０は、第２のトランジスタＴ２のドレインにゲートが接続され、ドレインから増幅出力が取り出される第４のトランジスタＴ４を備えて構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動入力を増幅する差動増幅回路部と、この差動増幅回路部で増幅された信号を用いて増幅出力を取り出す出力回路部とを備えた演算増幅回路であって、
前記差動増幅回路部は、信号が差動入力される一対の第１のトランジスタと、前記一対の第１のトランジスタの各電流通路それぞれに接続されていると共に、互いにカレントミラー回路を構成している第２及び第３のトランジスタとを備え、
前記出力回路部は、前記第２のトランジスタのドレインにゲートが接続され、ドレインから増幅出力が取り出される第４のトランジスタを備え、
前記第２のトランジスタとグランド間にゲートを前記第２のトランジスタのドレインに接続した第５のトランジスタを設け、前記第３のトランジスタとグランド間にゲートを前記第３のトランジスタのドレインに接続した第６のトランジスタを設けたことを特徴とする演算増幅回路。
【請求項２】
前記一対の第１のトランジスタのドレイン同士が接続されていると共に、この共通接続点が定電流回路を介して電源端子に接続されていることを特徴とする請求項１に記載の演算増幅回路。
【請求項３】
前記差動増幅回路部と同一構成を有する他の差動増幅回路部をさらに備え、
前記出力回路部は、前記他の差動増幅回路部の第３のトランジスタのドレインにゲートが接続された第７のトランジスタと、前記第４のトランジスタと電源端子間に接続された第８のトランジスタと、前記第７のトランジスタと電源端子間に接続された第９のトランジスタとを備え、前記第８のトランジスタと前記第９のトランジスタとで互いにカレントミラー回路を構成していることを特徴とする請求項１又は請求項２に記載の演算増幅回路。
【請求項４】
前記第５及び第６のトランジスタは、前記第２及び第３のトランジスタとチャネル型が同じであることを特徴とする請求項１乃至請求項３のいずれかに記載の演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路を用いた差動増幅回路部を有する演算増幅回路に関する。
【背景技術】
【０００２】
図４は、カレントミラー回路を有する従来の演算増幅回路の構成例を示す図である。この演算増幅回路は、一対のＭＯＳトランジスタＴ２０，Ｔ２１が差動接続され入力電圧を差動増幅する差動増幅回路部１と、カレントミラー回路部２と、定電流回路部３と、出力回路部４とを備えている。出力回路部４はＭＯＳトランジスタＴ２２とそのＭＯＳトランジスタＴ２２のドレイン出力端子に接続された負荷抵抗５とから構成されている。ＭＯＳトランジスタＴ２２のゲートは前記一方のＭＯＳトランジスタＴ２０のドレイン出力端子に接続されている。
【０００３】
以上のように構成された演算増幅回路では、差動増幅回路部１の一方のＭＯＳトランジスタＴ２０のドレインに現れた差動増幅出力が、出力回路部４のＭＯＳトランジスタＴ２２のゲートに印加され、ＭＯＳトランジスタＴ２２のゲート電圧に対応した電流がＭＯＳトランジスタＴ２２のソース−ドレイン間に流れて出力電圧ＶＯＵＴが取り出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−６３４５５号公報
【特許文献２】特開平１１−１２７０３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の演算増幅回路においては、出力回路を構成するＭＯＳトランジスタのゲート電圧にばらつきがあったため、出力電圧に直接影響するＭＯＳトランジスタを流れる電流がばらついてしまう問題がある。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、出力電圧を取り出すトランジスタのゲート電圧のばらつきを抑制して、電流のばらつきを無くし、安定した動作を実現する演算増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の演算増幅回路は、差動入力を増幅する差動増幅回路部と、この差動増幅回路部で増幅された信号を用いて増幅出力を取り出す出力回路部とを備えた演算増幅回路であって、前記差動増幅回路部は、信号が差動入力される一対の第１のトランジスタと、前記一対の第１のトランジスタの各電流通路それぞれに接続されていると共に、互いにカレントミラー回路を構成している第２及び第３のトランジスタとを備え、前記出力回路部は、前記第２のトランジスタのドレインにゲートが接続され、ドレインから増幅出力が取り出される第４のトランジスタを備え、前記第２のトランジスタとグランド間にゲートを前記第２のトランジスタのドレインに接続した第５のトランジスタを設け、前記第３のトランジスタとグランド間にゲートを前記第３のトランジスタのドレインに接続した第６のトランジスタを設けたことを特徴とする。
【０００８】
この構成によれば、第４のトランジスタのゲート電圧が高くなると、第５のトランジスタのゲート電圧も高くなり、この第５のトランジスタに流れる電流が増加して第４のトランジスタのゲート電圧が下がり、また第４のトランジスタのゲート電圧が下がると、第５のトランジスタのゲート電圧も下がり、この第５のトランジスタに流れる電流が減少して第４のトランジスタのゲート電圧が上がるので、第４のトランジスタのゲート電圧がある電圧に収束して安定することで電流ばらつきが小さくなる。
【０００９】
また本発明は、上記演算増幅回路において、前記一対の第１のトランジスタのソース同士が接続されていると共に、この共通接続点が定電流回路を介して電源端子に接続された構成とすることができる。
【００１０】
また本発明は、上記演算増幅回路において、前記差動増幅回路部と同一構成を有する他の差動増幅回路部をさらに備え、前記出力回路部は、前記他の差動増幅回路部の第３のトランジスタのドレインにゲートが接続された第７のトランジスタと、前記第４のトランジスタと電源端子間に接続された第８のトランジスタと、前記第７のトランジスタと電源端子間に接続された第９のトランジスタとを備え、前記第８のトランジスタと前記第９のトランジスタとで互いにカレントミラー回路を構成していることを特徴とする。
【００１１】
この構成によれば、第４のトランジスタのゲート電圧が低過ぎて出力が得られない期間では、第８のトランジスタから出力を取り出すことができ、歪み特性を改善できる。
【００１２】
また本発明は、上記演算増幅回路において、前記第５及び第６のトランジスタは、前記第２及び第３のトランジスタとチャネル型が同じである。
【発明の効果】
【００１３】
本発明によれば、出力電圧を取り出すトランジスタのゲート電位のばらつきを抑制して、電流のばらつきを無くし、安定した動作を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態に係る演算増幅回路を示す回路図である。
【図２】本発明の演算増幅回路と従来の演算増幅回路のロット間での電流ばらつきを試験した結果を示すグラフである。
【図３】本発明の演算増幅回路と従来の演算増幅回路のウエハ間での電流ばらつきを試験した結果を示すグラフである。
【図４】従来の演算増幅回路を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
図１は、本発明の一実施の形態に係る演算増幅回路の構成図である。本実施の形態の演算増幅回路部１は、第１及び第２の差動増幅回路部１０-１、１０-２と、カレントミラー型のプッシュプル回路で構成される出力回路部２０とを備えて構成される。第１及び第２の差動増幅回路部１０-１、１０-２は同一構成を有しているので、互いに対応する要素には同一符号を付している。
【００１６】
第１の差動増幅回路部１０-１は、信号（Ｖｉｎｎ、Ｖｉｎｐ）が差動入力される一対のＰＭＯＳトランジスタＴ１ａ，Ｔ１ｂを備えている。ＰＭＯＳトランジスタＴ１ａ，Ｔ１ｂは、ソースが共に定電流源１２に接続され、一方のＰＭＯＳトランジスタＴ１ａのドレインがカレントミラー回路を構成する第２のＮＭＯＳトランジスタＴ２のドレインに接続され、他方のＰＭＯＳトランジスタＴ１ｂのドレインが同カレントミラー回路を構成する第３のＮＭＯＳトランジスタＴ３のドレインに接続されている。また、一方のＰＭＯＳトランジスタＴ１ａのゲートには正側入力信号Ｖｉｎｐが入力され、他方のＰＭＯＳトランジスタＴ１ｂのゲートには負側入力信号Ｖｉｎｎが入力されるように構成されている。
【００１７】
ミラー回路を構成する第２及び第３のＮＭＯＳトランジスタＴ２、Ｔ３のソースは、第５及び第６のＮＭＯＳトランジスタＴ５、Ｔ６のドレイン−ソース間を介してグラウンドに接続されている。第５のＮＭＯＳトランジスタＴ５のゲートは第２のＮＭＯＳトランジスタＴ２のドレインに接続され、第６のＮＭＯＳトランジスタＴ６のゲートは第３のＮＭＯＳトランジスタＴ３のドレインに接続されている。
【００１８】
出力回路部２０は、カレントミラー型のプッシュプル回路で構成されている。カレントミラー回路を構成する第８及び第９のＰＭＯＳトランジスタＴ８、Ｔ９のソースに電源端子Ｖｄｄが接続され、第８のＰＭＯＳトランジスタＴ８のドレインが第４のＮＭＯＳトランジスタＴ４のドレイン−ソースを介してグラウンドに接続され、第９のＰＭＯＳトランジスタＴ９のドレインが第７のＮＭＯＳトランジスタＴ７のドレイン−ソースを介してグラウンドに接続されている。第４のＮＭＯＳトランジスタＴ４のゲートは、第１の差動増幅回路部１０-１におけるＰＭＯＳトランジスタＴ１ａのドレインに接続されており、第１の差動増幅回路部１０-１の差動出力電圧が印加される。また、第７のＮＭＯＳトランジスタＴ７のゲートは、第２の差動増幅回路部１０-２におけるＰＭＯＳトランジスタＴ１ｂのドレインに接続されており、第２の差動増幅回路部１０-２の差動出力電圧が印加される。
【００１９】
次に、以上のように構成された本実施の形態の動作について説明する。
第１及び第２の差動増幅回路部１０-１，１０-２に差動入力信号Ｖｉｎｐ，Ｖｉｎｎが入力される。第１及び第２の差動増幅回路部１０-１，１０-２では、一方のＰＭＯＳトランジスタＴ１ａのゲートに印加された差動入力信号Ｖｉｎｐのゲート電圧に応じたバイアス電流が流れ、他方のＰＭＯＳトランジスタＴ１ｂのゲートに印加された差動入力信号Ｖｉｎｎのゲート電圧に応じたバイアス電流が流れる。このとき、カレントミラー回路を構成する第２及び第３のＮＭＯＳトランジスタＴ２、Ｔ３には同一電流が流れるので、一方のＰＭＯＳトランジスタＴ１ａに流れるバイアス電流と他方のＰＭＯＳトランジスタＴ１ｂに流れるバイアス電流との差分電流に対応したゲート電圧が、出力回路部２０の第４、第７のＮＭＯＳトランジスタＴ４、Ｔ７のゲートにそれぞれ印加される。第４のＮＭＯＳトランジスタＴ４のソース−ドレイン間にゲート電圧に応じた電流が流れると共に、第７のＮＭＯＳトランジスタＴ７のソース−ドレイン間にゲート電圧に応じた電流が流れる。カレントミラー回路を構成している第８、第９のＮＭＯＳトランジスタＴ８、Ｔ９には同一電流が流れるので、第４のＮＭＯＳトランジスタＴ４に流れる電流と第７のＮＭＯＳトランジスタＴ７に流れる電流との差分電流に応じた出力電圧Ｖｏｕｔが第４のＮＭＯＳトランジスタＴ４のドレインから取り出される。
【００２０】
本実施の形態では、第２のＮＭＯＳトランジスタＴ２に対して第５のＮＭＯＳトランジスタＴ５が直列に接続されており、第５のＮＭＯＳトランジスタＴ５のゲートが第２のＮＭＯＳトランジスタのドレイン（第４のＮＭＯＳトランジスタＴ４のゲート）に接続されている。このため、第４のＮＭＯＳトランジスタＴ４のゲートに対するゲート電圧が高くなる方向に変化しようとすると、第５のＮＭＯＳトランジスタＴ５のゲート電圧も同一方向に同電圧で変化する。第５のＮＭＯＳトランジスタＴ５のゲート電圧が高くなると、第５のＮＭＯＳトランジスタＴ５に流れる電流が増大して第４及び第５のＮＭＯＳトランジスタＴ４、Ｔ５のゲート電位が低下する。したがって、第４のＮＭＯＳトランジスタＴ４のゲート電圧は所定電圧に収束することとなる。また、第４のＮＭＯＳトランジスタＴ４のゲート電圧が低くなる方向に変化しようとした場合も、第５のＮＭＯＳトランジスタＴ５のゲート電圧が同一方向に同電圧で変化するので、第４のＮＭＯＳトランジスタＴ４のゲート電圧は所定電圧に収束することとなる。
【００２１】
なお、第２のＮＭＯＳトランジスタＴ２と共にカレントミラー回路を構成する第３のＮＭＯＳトランジスタＴ３に対しても第６のＮＭＯＳトランジスタＴ６を直列に接続し、第６のＮＭＯＳトランジスタＴ６のゲートを第３のＮＭＯＳトランジスタＴ３のドレインに接続している。このため、第４のＮＭＯＳトランジスタＴ４のゲート電圧は、第２、第３のＮＭＯＳトランジスタＴ２、Ｔ３のゲート電圧に収束する。
【００２２】
このように、第４のＮＭＯＳトランジスタＴ４のゲート電圧が製造ばらつきによりばらつく場合にも、第４のＮＭＯＳトランジスタＴ４のゲート電圧が第６のＮＭＯＳトランジスタＴ６のフィードバック作用により所定電圧に収束することから、第４のＮＭＯＳトランジスタＴ４に流れる電流のばらつきを抑えることができ、安定した増幅動作を実現できる。
【００２３】
また、出力回路部２０に第７のＮＭＯＳトランジスタＴ７を設け、第２の差動増幅回路部１０-２の出力電圧を第７のＮＭＯＳトランジスタＴ７のゲートに印加するので、第４のＮＭＯＳトランジスタＴ４のゲート電圧が低く出力が得られないときには、第７のＮＭＯＳトランジスタＴ７のソース−ドレイン間に電流が流れることで、第８のＮＭＯＳトランジスタＴ８のソースから出力を取り出すことができる。
【００２４】
次に、上記実施の形態と比較例での電流ばらつき状況を検証試験した結果を説明する。
比較例は、図１に示す演算増幅回路から第５、第６のＮＭＯＳトランジスタＴ５、Ｔ６を取り除いた回路構成とした。
【００２５】
図２は異なるロットから生成したＮＭＯＳトランジスタを出力回路部２０の第４、第７のＮＭＯＳトランジスタに用いた場合の、電流ばらつきを示すグラフであり、（ａ）は実施の形態の試験結果、（ｂ）は比較例の試験結果である。各グラフにおける縦軸は個数（サンプル数）、横軸は電流（ｍＡ）である。検証試験に使用したばらつきの試行回数は１００回である。検証の結果、本実施の形態の演算増幅回路は、σＥＳ＝０．３４［ｍＡ］であるのに対して、比較例はσＴＳ＝０．７３［ｍＡ］であった。ロット間の電流ばらつきは比較例の方が数値の悪いことを確認した。なお、σＴＳ（σＥＳ）は下式によって求められる標準偏差である。
標準偏差σ：σ2=Σ（Ii-Iave）2/n（Iave：電流の平均値、Ii：標本値、n：試行回数）
【００２６】
図３は同一ウエハから生成したＮＭＯＳトランジスタを出力回路の第４、第７のＮＭＯＳトランジスタに用いた場合の、電流ばらつきを示すグラフであり、（ａ）は本実施の形態の演算増幅回路の試験結果、（ｂ）は比較例の試験結果である。各グラフにおける縦軸は個数、横軸は電流（ｍＡ）である。検証試験に使用したばらつきの試行回数は１００回である。検証の結果、本実施の形態の演算増幅回路は、σＥＳ＝０．５１［ｍＡ］であるのに対して、比較例はσＴＳ＝１．９［ｍＡ］であった。ウエハ内での電流ばらつきは比較例の方が数値の悪いことを確認した。
以上の試験結果から、明らかに本発明の演算増幅回路では、電流ばらつきが小さくなっている。
【００２７】
なお、以上の説明では、演算増幅回路の第１及び第２の差動増幅回路部１０-１，１０-２、出力回路部２０を構成するトランジスタにＰＭＯＳトランジスタを用いているが、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いることもできる。ＮＭＯＳトランジスタを用いた場合、定電流源１２の接続位置が変更になるが、基本的な構成に変更はない。
【符号の説明】
【００２８】
１  演算増幅回路
１０-１  第１の差動増幅回路
１０-２  第２の差動増幅回路
１２  定電流源
Ｔ１ａ，Ｔ１ｂ  第１のＰＭＯＳトランジスタ
Ｔ２〜Ｔ７  第２〜第７のＮＭＯＳトランジスタ
Ｔ８，Ｔ９  第８，第９のＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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