(57)【要約】【課題】  解決しようとする課題は、情報通信装置等を構成するＬＳＩ部品等の複数のチップ間を接続するバス接続が同時にアクセスすることが無いにも係らずバスを共有化できず、チップ間通信の複数インタフェース信号の接続端子数削減ができない問題である。【解決手段】  複数の半導体チップ間のインタフェース信号の内、異なるタイミングでアクセスするインタフェース信号の接続端子をインタフェース信号のＡＣ特性が異なる場合はチップ内に備えた異なる遅延量遅延させる複数の出力信号遅延経路と、入力信号を異なる遅延量遅延させる複数の入力信号遅延経路とを備え、チップ間の遅延量に対応して遅延経路を切り替えて接続することによりインタフェース信号の接続端子の共有化を実現する。【選択図】図３
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【特許請求の範囲】
【請求項１】
１つの特定半導体チップに接続する複数半導体チップの個々のチップのインタフェース信号の内、前記特定半導体チップに異なるタイミングでアクセスする前記個々のチップのインタフェース信号の接続端子を共有するバス接続におけるチップ間信号の共有化方法であって、
前記特定半導体チップは、
前記複数の半導体チップに出力する出力信号を異なる遅延量遅延させる複数の出力信号遅延経路と、前記複数の半導体からの入力信号を異なる遅延量遅延させる複数の入力信号遅延経路と、を備え、
前記特定半導体チップと前記複数の個々の半導体チップのインタフェース信号のＡＣ特性が異なる場合は、前記個々のチップのインタフェース信号を、前記出力信号遅延経路と、前記入力信号遅延経路と、を前記複数の個々の半導体チップインタフェース信号のＡＣ特性に対応して選択した遅延量の遅延経路に切り替えて接続することにより前記ＡＣ特性の異なる個々のチップのインタフェース信号の接続端子の共有化を行なうことを特徴とするバス接続におけるチップ間信号の共有化方法。
【請求項２】
請求項１記載の前記遅延経路の選択はチップ内に配線長の長さに対応して選択することを特徴とする請求項１記載のバス接続におけるチップ間信号の共有化方法。
【請求項３】
請求項１記載の前記遅延経路の選択はチップ内の論理ゲートの遅延量に対応して選択することを特徴とする請求項１記載のバス接続におけるチップ間信号の共有化方法。
【請求項４】
請求項１記載のＡＣ特性は、前記１つの特定半導体チップと前記複数半導体チップを動作させるクロックに対する出力信号及び入力信号の遅延時間、あるいはセットアップ時間あるいはホールド時間であることを特徴とする請求項１記載のバス接続におけるチップ間信号の共有化方法。
【請求項５】
１つの特定半導体チップに接続する複数半導体チップの個々のチップのインタフェース信号の内、前記特定半導体チップに異なるタイミングでアクセスする前記個々のチップのインタフェース信号の接続端子を共有化するバス接続におけるチップ間信号の共有化回路であって、
前記共有化回路を、
前記複数の半導体チップから出力する出力信号を異なる遅延量遅延させる複数の出力信号遅延経路と、
前記複数の半導体からの入力信号を異なる遅延量遅延させる複数の入力信号遅延経路と、
管理者が設定する遅延量より前記出力遅延経路の遅延経路を選択する手段と前記入力遅延経路を選択する手段と、
を前記特定半導体チップ内に備え、
前記特定半導体チップと前記複数の個々の半導体チップのインタフェース信号のＡＣ特性が異なる場合は、
前記出力信号遅延経路と、前記入力信号遅延経路と、を前記複数の個々の半導体チップインタフェース信号のＡＣ特性に対応して選択した遅延量の遅延経路に切り替えて接続し半導体チップ間のインタフェース信号の接続端子の共有化を実現することを特徴とするバス接続におけるチップ間信号の共有化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報通信装置等を構成するＬＳＩ部品等の複数のチップ間を接続するバス接続に係り、特にチップ間のＡＣ特性の異なる信号線の複数接続端子数削減方法及び回路に関するものである。
【背景技術】
【０００２】
情報通信装置などの装置は機能の増大に伴い、集積化された多くのＬＳＩチップで構成されている。また、ＣＰＵなどで構成されることが多いため、各ＬＳＩチップを接続する信号線は、アドレスバス、データバスなどバス形式の信号も多く膨大になる。
【０００３】
ブリッジチップ（Ｂｒｉｄｇｅ−Ｃｈｉｐ）はＣＰＵからの制御バス（ＰＣＩバス等：Ｐｅｒｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）を制御対象の複数のチップに合わせたインタフェースに変換するチップであり、ブリッジチップの制御信号をバス化して、接続端子数を削減する方法がある。
【０００４】
ここで、ＣＰＵとはＣＰＵ又はＤＳＰ等のプロセッサ及びソフトウェア等を格納するメモリ等の周辺回路を含むものとする。また、ＣＰＵバスはＣＰＵに直接入力する制御バスを表し、ブリッジチップはＣＰＵバスのアクセス先アドレスからアクセス対象を判定し、そのアクセス対象の有するインターフェースに変換してアクセス先に接続する機能を有するＬＳＩチップである。
【０００５】
ブリッジチップはアクセス対象の信号線が同一のＡＣ特性（クロックに対する入力セットアップ時間／ホールド時間、クロックに対する出力遅延時間）を有する場合に共有化ができる。
【０００６】
図１２は従来のブリッジチップとターゲットチップ間の接続を示す図である。ＣＰＵ５０とターゲットチップ間の接続をブリッジチップによりブッリジして接続する図を示している。ターゲットチップ（Ｔａｒｇｅｔ−Ｃｈｉｐ）５４（ここでは４個で示す）はＣＰＵバスとは異なるインタフェースを有しており、直接ＣＰＵバスと接続でききないので、ブリッジチップ１  ５１、ブリッジチップ２  ５２を介して接続し、データの書き込み及び読み出しを行なう。
【０００７】
このブリッジチップとターゲットチップ間のＡＣ特性を例えば以下とする。
１）ブリッジチップとターゲットチップ１、２間のＡＣ特性
ア．遅延時間：２．０ｎｓ〜１１．０ｎｓ
イ．セットアップ時間：３．０ｎｓ
ウ．ホールド時間：２．０ｎｓ
２）１）ブリッジチップとターゲットチップ１、２間のＡＣ特性
ア．遅延時間：１．０ｎｓ〜４．０ｎｓ
イ．セットアップ時間：７．０ｎｓ
ウ．ホールド時間：０．０ｎｓ
このＡＣ特性の場合、ターゲットチップ１、２、３、４とブリッジチップ間を1個のブ
リッジチップで４個のターゲットチップと接続ができない。このため、ＡＣ特性が同一の２つのグループ毎にブリッジチップ１  ５１とブリッジチップ１  ５２で接続しなければならない。なお、「ｎｓ」は「ｎａｎｏ  ｓｅｃｏｎｄ：ナノ秒」であり以下「ｎｓ」で表現する。
【０００８】
すなわち、ターゲットチップ1と２、ターゲットチップ３と４はそれぞれ同種あるいは
同一のＡＣ特性を有するが、ターゲットチップ1、２とターゲットチップ３、４は異なる
ＡＣ特性を有するため、それぞれのチップに同時にアクセスが行われることが無いにもかかわらずバスが共有できず、グループ毎に異なるＡＣ特性を持つ別々のバスに接続している。このため、バスを共有することができない。
【０００９】
複数のメモリ等の半導体チップを結合したチップ・オン・チップ（ＣＯＣ）構造の半導体装置において、チップにマルチプクレサ、ディマルチプレクサによる共有のチップ間接続端子を設け、複数の信号線の中から１つの信号線を選択してチップ間の接続信号線の数を削減する方法が知られている。（例えば、特許文献１）
【特許文献１】特開２００４−３９８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする課題は、情報通信装置等を構成するＬＳＩ部品等の複数のチップ間を接続するバス接続が同時にアクセスすることが無いにも係らずバスを共有化できず、チップ間通信の複数インタフェースのバス接続の接続端子数削減ができない問題である。
【００１１】
情報通信装置等を構成する複数のチップ間を異なるＡＣ特性を有するインタフェースの場合でも共有化し、バス接続の接続端子数を削減する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
複数の半導体チップと特定半導体チップ間のインタフェース信号の内、前記特定半導体チップに異なるタイミングでアクセスするインタフェース信号の接続端子を共有化するために、特定の半導体チップに異なる遅延量遅延させる複数の信号遅延経路を備え、インタフェースバス信号のＡＣ特性が異なる場合は、遅延経路を各複数半導体のＡＣ特性に対応した遅延の経路を選択して切り替えて接続することによりＡＣ特性の異なる個々のチップのインタフェースバス信号の信号線の共有化を行なう。
【００１３】
さらに遅延経路の選択はチップ内に配線長の長さに対応して選択する、あるいはチップ内の論理ゲートの遅延量に対応して選択する。
【発明の効果】
【００１４】
本発明により、チップ間インタフェースのＡＣ特性が異なる場合においても、ブリッジチップ内に備えた異なる遅延量の遅延経路を各アクセス対象チップのＡＣ特性に応じて動的に切り替えることによりバス接続におけるインタフェースバス信号の信号線の共有化が実現できる。
【発明を実施するための最良の形態】
【００１５】
（実施例１）
本発明の説明に先立ち課題と課題解決のための条件を説明する。
【００１６】
図１はブリッジチップとターゲットチップのバス共有化を説明する図である。ＣＰＵバスを介したＣＰＵからの信号を小数のブリッジチップで多数のターゲットチップのインタフェースに変換し各ターゲットチップに接続することが接続端子数を削減する上で重要である。ここではブリッジチップが１個、ターゲットチップ（Ｔａｒｇｅｔ−Ｃｈｉｐ）が４個の例を示す。また、アドレス（Ａｄｄｒｅｓｓ）の数６、データ（Ｄａｔａ）の数３２は各々ビット数を示す。
【００１７】
ブリッジチップ１と複数のターゲットチップ２２間の接続として、チップイネーブル（
ＣＥ）が各々接続されている（Ｃｈｉｐ−Ｅｎａｂｌｅ−１〜Ｃｈｉｐ−Ｅｎａｂｌｅ−１）。一方、ライトイネーブル（ＷＥ）、アドレス（Ａｄｄｒｅｓｓ）、出力データ（Ｄａｔａ−ＯＵＴ）、入力データ（Ｄａｔａ−ＩＮ）は、バス接続により接続するが、ここでは、全ての信号線のバス接続が可能か否かの説明のため、図では接続を省略している。
【００１８】
本発明は、ライトイネーブル（ＷＥ）、アドレス（Ａｄｄｒｅｓｓ）、出力データ（Ｄａｔａ−ＯＵＴ：ブリッジチップからターゲットチップへのデータ）、入力データ（Ｄａｔａ−ＩＮ：ターゲットチップからブリッジチップへのデータ）をターゲットチップのＡＣ特性が異なる場合でもバス接続による共有を可能とすることである。
【００１９】
図２はブリッジチップとターゲットチップ間のＡＣ特性とバス共有化の条件を説明する図である。１）に出力信号の場合、２）に入力信号の場合を示している。
１）出力信号（Ｄａｔａ−ＯＵＴ：ブリッジチップからターゲットチップへのデータ）のバス共有化するためには以下の条件がある。
ア．共有バス化する信号はチップイネーブルなどの信号によりバス信号の中から選択できる。
イ．ブリッジチップ内部のＦＦ回路（フリップ・フロップ回路）の出力信号のクロックエッジからの遅延変動範囲（温度及び電源電圧などによる変動）が共有バス化する全てのターゲットチップに対する出力遅延要求値の範囲内である。なお、出力遅延要求値はボード上の配線パターン等の遅延を考慮して定める。
上記イの条件より出力信号に対する条件は具体的には以下である。
条件１：クロックに対し、ＣＥ、ＷＥ、Ａｄｄｒｅｓｓ、Ｄａｔａ−Ｏｕｔはクロックの変化点から遅延要求値（最小〜最大）の範囲内（図の時間域（Ａ〜Ｂ））にある。
２）入力信号（Ｄａｔａ−ＩＮ：ターゲットチップからブリッジチップへのデータ）に対するバス共有化するためには以下がある。
ア．チップイネーブル等により選択されない時は出力がハイ・インピーダンスになる。
イ．共有バス化する全てのターゲットチップのクロックに対するＤａｔａ−ＩＮのバリッド領域（ターゲットチップのクロックに出力遅延範囲から求められるデータの確定領域）がブリッジチップの内部ＦＦ回路のセットアップ時間、ホールド時間を満足している。
上記イの条件より出力信号に対する条件は具体的には以下である。
条件２：ブリッジチップ内部ＦＦ回路のセットアップ時間+ホールド時間がバリッド領域
内にある。
【００２０】
上記２つの条件を満足する場合は、ライトイネーブル（ＷＥ）、アドレス（Ａｄｄｒｅｓｓ）、出力データ（Ｄａｔａ−ＯＵＴ）、入力データ（Ｄａｔａ−ＩＮ）の信号線のバス共有化が可能となる。
【００２１】
図３は本発明の一実施形態のブリッジチップチップの構成を示す図である。ＣＰＵバスからの情報を他のチップに接続するブリッジチップを示している。
【００２２】
ＣＰＵ−ＢＵＳ  Ｉ／Ｆ部２、アクセス対象チップ判定部３、イネーブル（Ｅｎａｂｌｅ）生成部４、出力端子遅延経路選択部１  ５、出力端子遅延経路選択部２  ６、切り替えタイミング調整部１  ７、入力端子遅延経路選択部  ８、切り替えタイミング調整部２
９、分岐部１０で構成する。
１）ＣＰＵ−ＢＵＳ  Ｉ／Ｆ部２は、ＣＰＵバスとインタフェースし、ＣＰＵバスアクセス情報であるアクセス対象のアドレス、リード（Ｒｅａｄ）／ライト（Ｗｒｉｔｅ）のアクセス種別、ライトデータを受信し、リードデータの送信を行なう。
２）アクセス対象チップ判定部３はＣＰＵ−Ｉ／Ｆ部２より受信したアドレスを判定し、アクセス対象のターゲットチップの特定を行ないイネーブル生成部４に接続先のターゲットチップを通知し、切り替えタイミング調整部１−８、切り替えタイミング調整部２  ９
に、アドレスデータ、データのライトタイミング、リードタイミングの切り替え調整を通知する。
３）イネーブル（Ｅｎａｂｌｅ）生成部４はアクセス対象チップ判定部３で判定されたアクセス対象チップをイネーブルにするためのイネーブル信号の生成を行ない、ＣＰＵ−ＢＵＳＩ／Ｆ部２からのリード／ライトアクセス種別信号と連携して該当のチップにイネーブル信号、あるいはライトイネーブル信号を送信する。
４）出力端子遅延経路選択部１  ５はＣＰＵバスからのアドレス情報を遅延経路（図５）で遅延させ、アドレス情報として共有バスに送信する。
５）出力端子遅延経路選択部２  ６はＣＰＵバスからのライトデータを遅延経路（図５）で遅延させ、双方向バッファ１０を介してデータをブリッジチップからターゲットチップへターゲットチップからブリッジチップに共有バスを介して出力する。
６）切り替えタイミング調整部１  ７は、イネーブル信号の送出タイミングやアクセス対象チップのレイテンシを考慮して遅延経路の選択タイミングを調整する。なお、レイテンシとはデータのリクエストを行なってから、実際にデータが転送されるまでにかかる遅延時間」のことである。
７）入力端子遅延経路選択部８は、共有バスからのデータを受信し、遅延経路（図５）で遅延させた後、データをＣＰＵ−ＢＵＳ  Ｉ／Ｆ部２に出力する。
８）切り替えタイミング調整部２  ９は、共有バスからのリードデータの遅延経路の選択タイミングを調整する。
９）双方向バッファ１０はターゲットチップとブリッジチップ間の入出力データの方向を制御する。
【００２３】
なお、ターゲットチップへの出力信号の内、チップイネーブル信号（Ｃｈｉｐ−Ｅｎａｂｌｅ−１〜Ｃｈｉｐ−Ｅｎａｂｌｅ−１）、ライトイネーブル（Ｗｒｉｔｅ−Ｅｎａｂｌｅ）は個別の信号であり、アドレス（Ａｄｏｒｅｓｓ）、データ（Ｄａｔａ−ＩＮ）が共有バスによる信号である。
【００２４】
図４はブリッジチップとターゲットチップ間のバス共有化のＡＣ特性条件例を示す図である。ブリッジチップとターゲットチップ間のＡＣ特性であり、本条件を満たすことが可能な場合にバス共有化ができる。
１）条件１：クロックに対するＣＥ、ＷＥ、Ａｄｄｒｅｓｓ、Ｄａｔａ−ＯＵＴの遅延要求時間
ア．ターゲットチップ１、２との接続の場合：２．０ｎｓ〜１１．０ｎｓ
イ．ターゲットチップ３、４との接続の場合：１．０〜４．０ｎｓ
条件２：クロックに対するＤａｔａ−ＩＮのセットアップ+ホールド時間
ア．ターゲットチップ１、２との接続の場合：
セットアップ時間＝３．０ｎｓ、ホールド時間＝２．０ｎｓ
イ．ターゲットチップ３、４との接続の場合：
セットアップ時間＝７．０ｎｓ、ホールド時間＝０．０ｎｓ
図５は単位遅延経路と遅延経路の構成例を示す図である。図３のブリッジチップを構成する出力端子遅延経路選択部１  ５、出力端子遅延経路選択部２  ６、入力端子遅延経路選択部８を構成する基本回路例である。１）に単位遅延経路、２）に遅延経路を示す。
１）単位遅延経路
経路１は単位遅延回路（Ｄｅｌａｙ）１１がないスルーの経路であり、ここでは、スルー経路の遅延を０．５ｎｓ〜１．０ｎｓとする。経路２は単位遅延回路を１つ接続した経路である。単位遅延回路の遅延量を１．０ｎｓとすると、経路２の遅延量は１．５ｎｓ〜２．０ｎｓとなる。以下単位遅延回路を順次増加させた構成で単位遅延経路を構成する。選択回路１３により経路を選択する。ここでは、Ｎ個の遅延経路を示している。単位遅延経路は処理するインタフェース信号の遅延量（ターゲットチップ内部の配線パターンの配線長で定まる遅延量、及びビット毎の配線パターンに配線長で定まる遅延量、回路を構成す
る個々の論理ゲートの遅延量）に対応して設定する。また、どの遅延量の経路を選択するかは上記インタフェース信号の遅延量を基に選択する。
２）遅延経路
１）の単位遅延経路を信号のビット数（ここではＭビットを仮定）分設定し、バス信号の並列処理を行なう。
【００２５】
図６はブリッジチップの出力端子遅延経路選択部１の構成例を示す図である。図４に示したバス共有化の条件を例に出力端子遅延経路選択部１  ５の遅延経路の選択例を示している。
【００２６】
ＦＦ回路からの信号は単位遅延回路１４−ｉ（ｉ＝１〜Ｍ）（バス信号のビット毎にいずれかの「ｉ」の単位遅延経路で遅延させる）、接続バッファ１５を経て共有バスに接続する。ここで、クロックに対するＦＦ回路の遅延を「０．５ｎｓ〜０．８ｎｓ」とする。１）条件１：
ア．ターゲットチップ１、２との接続の場合：
遅延要求値「２．０ｎｓ〜１１．０ｎｓ」に対し、ＦＦ回路の遅延最小値（０．５ｎｓ）と遅延最大値（０．８ｎｓ）に１．５ｎｓ〜２．０ｎｓ遅延する経路２を選択により遅延量２．０ｎｓ（０．５+１．５ｎｓ）〜２．８ｎｓ（０．８ｎｓ+２．０ｎｓ）となり要求値を満たすことができる。
イ．ターゲットチップ３、４との接続の場合：
ターゲットチップ１、２の考え方と同様に０．５ｎｓ〜１．０ｎｓ遅延する経路１の選択により、遅延量は１．０ｎｓ（０．５ｎｓ+０．５ｎｓ）〜１．８ｎｓ（０．８ｎｓ+１．０ｎｓ）となり、遅延要求値「１．０ｎｓ〜４．０ｎｓ」を満たすことができる。
【００２７】
図７はブリッジチップの出力端子遅延経路選択部２の構成例を示す図である。図６と同様に図４で示したバス共有化の条件を例に出力端子遅延経路選択部２  ６の遅延経路の選択例を示している。
【００２８】
図６と同様な条件でターゲットチップ１、２に対し経路２を選択し、ターゲットチップ３、４に対し経路１を選択する。
【００２９】
図８はブリッジチップの入力端子遅延経路選択部の構成例を示す図である。図６、７と同様に図４に示したバス共有化の条件を例に入力端子遅延経路選択部８の経路選択の選択例を示している。
【００３０】
共有バスからの信号は単位遅延回路１４−ｋ（ｋ＝１〜Ｍ）（バス信号のビット毎にいずれかの「ｋ」の単位遅延経路で遅延させる）を経て共有バスに接続する。
【００３１】
ここで、クロックに対し、ＦＦ回路のセットアップ時間２．０ｎｓ、ホールド時間２．０ｎｓとすると、ＦＦ回路が正常にデータを取り込むためには、FF回路でのバリッド領域の範囲がクロックエッジ前に２．０ｎｓ（セットアップ時間）、クロックエッジ後に２．０ｎｓ(ホールド時間)以上確保されている必要が有る。これより各ターゲットチップの場合の選択経路は以下となる。
１）条件２：
ア．ターゲットチップ１、２との接続の場合：
データ入力のバリッド領域はクロックの前に３．０ｎｓ、クロックの後に２．０ｎｓある。（セットアップ時間３．０ｎｓ、ホールド時間２．０ｎｓ）である。これより、ＦＦ回路のセットアップ時間２．０ｎｓ、ホールド時間２．０ｎｓで取り込むためには許容される遅延時間は１．０ｎｓであり、これより経路１を選択する。
イ．ターゲットチップ３、４との接続の場合：
ターゲットチップ１、２の経路選択の考え方と同様に、セットアップ時間とホールド時間の許容値は各々７．０ｎｓ、ホールド時間０．０ｎｓである。この入力をセットアップ時間２．０ｎｓ、ホールド時間２．０ｎｓのＦＦ回路で取り込むためには２．０ｎｓ以上の遅延が必要であるため経路２を選択する。
【００３２】
上記の図６、図７、図８で述べた遅延経路の選択によりブリッジチップとターゲットチップ１、２、３、４のライトイネーブル（ＷＥ）、アドレス（Ａｄｄｒｅｓｓ）、出力データ（Ｄａｔａ−ＯＵＴ）、入力データ（Ｄａｔａ−ＩＮ）の信号線はバスを共有化できる。
【００３３】
図９は本発明の一実施形態のブリッジチップとターゲットチップ間のバス共有接続を示す図である。図１で示した共有化の問題に対し、図４のＡＣ特性条件例を基に図６、７、８の遅延経路で構成したブリッジチップとターゲットチップ間の接続例である。ターゲットチップ１、２、３、４が１個のブリッジチップで接続されている。説明は省略する。
【００３４】
図１０は本発明適用のチップ間接続例を示す図である。ブリッジチップ１とＦＩＦＯメモリ３２及びＲＯＭメモリ３３間のバス共有化の例でアドレス５ビット、ライトイネーブル５ビットを共有バスにしている。説明は省略する。
【００３５】
図１１は本発明の一実施形態のシステム構成例を示す図である。ブリッジチップを使用した情報通信装置の例を示している。
【００３６】
ＣＰＵ４１からブリッジチップ４２を介してフジカルチップ（インターフェースデバイス）４３、ＬＳＩ１  ４４、ネットワークプロセッサ１  ４５、ネットワークプロセッサ２  ４６、ＬＳＩ２  ４７を制御して他装置への接続を行う情報通信装置４０を示し、ブリッジチップ４１により多くの信号線を共有バス化して構成している。具体的なシステムの説明、信号の流れの説明は省略する。
【図面の簡単な説明】
【００３７】
【図１】図１はブリッジチップとターゲットチップのバス共有化を説明する図である。
【図２】図２はブリッジチップとターゲットチップ間のＡＣ特性とバス共有化の条件を説明する図である。
【図３】図３は本発明の一実施形態のブリッジチップチップの構成を示す図である。
【図４】図４はブリッジチップとターゲットチップ間のバス共有化のＡＣ特性条件例を示す図である。
【図５】図５は単位遅延経路と遅延経路の構成例を示す図である。
【図６】図６はブリッジチップの出力端子遅延経路選択部１の構成例を示す図である。
【図７】図７はブリッジチップの出力端子遅延経路選択部２の構成例を示す図である。
【図８】図８はブリッジチップの入力端子遅延経路選択部の構成例を示す図である。
【図９】図９は本発明の一実施形態のブリッジチップとターゲットチップ間のバス共有接続を示す図である。
【図１０】図１０は本発明適用のチップ間接続例を示す図である。
【図１１】図１１は本発明の一実施形態のシステム構成例を示す図である。
【図１２】図１２は従来のブリッジチップとターゲットチップ間の接続を示す図である。
【符号の説明】
【００３８】
１    ブリッジチップ
２    ＣＰＵ−ＢＵＳ  ＩＦ部
３    アクセス対象チップ判定部
４    イネーブル生成部
５    出力端子遅延経路選択部１
６    出力端子遅延経路選択部２
７    切り替えタイミング調整部１
８    入力端子遅延経路選択部２
９    切り替えタイミング調整部２
１０  双方向バッファ
１１  単位遅延回路（Ｄｅｌａｙ）
１２  ＦＦ（フリップ・フロップ）
１３、１３−１、１３−２、１３−３  選択回路
１４−１、２、ｊ、Ｍ  単位遅延経路
１５  接続バッファ
２０  ＣＰＵ
２１  クロック源
２２−１、２２−２、２２−３、２２−４  ターゲットチップ
３０  ブリッジチップ
３１  クロック源
３２  ＦＩＦＯメモリ
３３  ＲＯＭメモリ
４０  通信装置
４１  ＣＰＵ
４２  ブリッジチップ
４３−１、４３−２、４３−４  出力インタフェースバッファ（ＰＨＹ）
４４  ＬＳＩ１
４５  ネットワークプロセッサ１
４６  ネットワークプロセッサ２
４７  ＬＳＩ２
５０  ＣＰＵ
５１−１  ブリッジチップ１
５１−２  ブリッジチップ２
５３  クロック源
５４−１  ターゲットチップ１
５４−２  ターゲットチップ２
５４−３  ターゲットチップ３
５４−４  ターゲットチップ４
【図１】
2010062983.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010062983.tif 000011
【図１０】
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【図１１】
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【図１２】
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