(57)【要約】【課題】    大容量メモリを使用せずとも均等化されたパルスを出力し得るシリアル・バス・トリガ回路を提供する。【解決手段】    シリアル・バス上をフレーム単位で伝送する信号が入力されると共にこの信号のレベルを調整するアンプと、このアンプから出力された信号を２値化するコンパレータを備えたシリアル・バス・トリガ回路において、前記コンパレータから出力された信号のレベルを検出する入力部と、この入力部から出力された信号に基づいてビットレートの同期／非同期を検出するビットレート同期部と、このビットレート同期回路から出力された信号に基づいて前記フレームの同期／非同期を検出するフレーム同期部と、比較対象となるデータと比較して前記フレームのデータとの一致／不一致を検出するデータ比較部と、これら入力部，ビットレート同期部，フレーム同期部，及びデータ比較部から出力された信号をそれぞれ記憶する状態記憶レジスタとを備える。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
シリアル・バス上をフレーム単位で伝送する信号のレベルを調整するアンプと、このアンプから出力された信号を２値化するコンパレータを備えたシリアル・バス・トリガ回路において、
前記コンパレータから出力された信号のレベルを検出する入力部と、
この入力部から出力された信号に基づいてビットレートの同期／非同期を検出するビットレート同期部と、
このビットレート同期回路から出力された信号に基づいて前記フレームの同期／非同期を検出するフレーム同期部と、
比較対象となるデータと前記フレームのデータを比較して一致／不一致を検出するデータ比較部と、
前記入力部，前記ビットレート同期部，前記フレーム同期部，及び前記データ比較部から出力された信号をそれぞれ記憶する状態記憶レジスタと
を備えたことを特徴とするシリアル・バス・トリガ回路。
【請求項２】
シリアル・バス上をフレーム単位で伝送する信号のレベルを調整するアンプと、このアンプから出力された信号を２値化するコンパレータを備えたシリアル・バス・トリガ回路において、
前記コンパレータから出力された信号のレベルを検出する入力部と、
この入力部から出力された信号に基づいてビットレートの同期／非同期を検出するビットレート同期部と、
このビットレート同期回路から出力された信号に基づいて前記フレームの同期／非同期を検出するフレーム同期部と、
比較対象となるデータと前記フレームのデータを比較して一致／不一致を検出するデータ比較部と、
前記コンパレータから出力された信号のレベルの状態，前記ビットレートの同期／非同期，前記フレームの同期／非同期，及び前記フレームのデータとの一致／不一致を表示するＬＥＤ表示部と
を設けたことを特徴とするシリアル・バス・トリガ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オシロスコープのシリアル・バス・トリガ回路に関し、特に、表示すべき条件でトリガがかからない場合でもその原因を速やかに判別できるシリアル・バス・トリガ回路に関する。
【背景技術】
【０００２】
近年、車載ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）化のニーズが高まり、各アプリケーションに最適なシリアル・バスが用いられている。ここで、シリアル・バスの種類としては、ＦｌｅｘＲａｙ，ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ），ＬＩＮ（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｎｅｔｗｏｒｋ）等が挙げられる。
【０００３】
また、これらのシリアル・バスの解析には、波形測定装置の一種であるオシロスコープが用いられる。シリアル・バス上のデータの解析を行うオシロスコープの先行技術文献としては特許文献１が知られている。
【０００４】
【特許文献１】特開２００５−１６４５３２号公報
【０００５】
以下、図５と図６を参照して従来のシリアル・バス・トリガ回路を説明する。ここで、図５は従来のシリアル・バス・トリガ回路の構成図であり、図６はこのシリアル・バス・トリガ回路に入力される信号の波形図である。
【０００６】
アンプ１０は、例えば図６（Ａ）に示すような矩形波の信号が入力され、この信号のレベルを調整する。ここで図６（Ａ）を説明する。図６（Ａ）は、ビット幅が０．１ｍｓの矩形波の信号であり、００１００１１１０００１０１１の順序で入力されている。また、図６(Ａ)は１フレーム分の矩形波の信号であり、このような信号がアンプ１０にフレーム単位で次々と入力される。
【０００７】
図５に戻り説明する。Ａ／Ｄ変換部２０はアンプ１０から出力された信号をＡ／Ｄ変換する。メモリ３０は、このＡ／Ｄ変換されたデータを記憶する。表示処理部４０は、メモリ３０からデータを取り出して、後述する出力部７５からトリガが出力されたときの波形を表示部５０に表示する。表示部５０は表示処理部４０から入力された信号に基づいて、トリガ出力時の波形等を表示する。
【０００８】
コンパレータ６０は、図６（Ｂ）のように、所定の電圧を基準にアンプ１０の出力を２値化する。図５に戻り説明する。トリガ回路７０は、入力部７１，ビットレート同期部７２，フレーム同期部７３，データ比較部７４，出力部７５から構成される。
【０００９】
入力部７１には、コンパレータ６０の出力が入力される。ビットレート同期部７２は、ビットレートにあわせて入力部７１から送信された信号をサンプリングする。また、ビットレート同期部７２は、ビットレートが０．１ｍｓに設定されているにもかかわらず、何らかの原因により、例えば図６（Ｃ）のように０．０５ｍｓ又は０．２５ｍｓといった本来起こりえない（０．１ｍｓの倍数でない）ビット幅が表れた場合には、そのずれを検出する。
【００１０】
フレーム同期部７３は、図７に示すフレーム５００のヘッダ５０１の内容を参照し、このヘッダ５０１のフレームフォーマットに基づいて、フレーム５００の周期の同期が取れているかどうか検出する。ここで、図７は一般的なフレームの例であり、先頭にヘッダ５０１部分があり、その他はデータ５０２部分となっている。尚、フレームの種類によってはフレーム５００の尾部にチェックコードが付加されているものもある。
【００１１】
図５に戻り説明する。データ比較部７４は、図７のデータ５０２の内容と予めユーザーにより設定された比較対象となるデータの内容が一致するか否か比較する。尚、この比較対象となるデータは図示しないオシロスコープの記憶部に、ユーザーによって予め記憶される。
【００１２】
また、データ比較部７４は、図８のように、フレーム単位で比較対象となるデータと一致するか否かを次々と判断し、一致した場合には出力部７５を介してトリガを表示処理部４０に出力する。
【００１３】
図８では第１のフレーム５１０と第２のフレーム５１１は比較対照となるデータと一致しないためトリガは出力されないが、第３番目のフレーム５１２で両者の内容が一致しトリガが出力される。
【００１４】
このように、従来のシリアル・バス・トリガ回路では、トリガ回路７０でビットレートの同期が取れているかどうか又はデータが一致するかどうか等のチェックを行って、トリガを出力していた。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、従来のシリアル・バス・トリガ回路ではユーザーが設定した条件でトリガがかからない場合、何が問題となっているかが判明しない場合がある。
【００１６】
つまり、アンプ１０に入力される信号のレベルにそもそも問題があるのか、或いはフレームの同期が取れていないのか、更にはユーザーが設定した比較対象のデータとフレーム５００のデータ５０２内容が一致しないのか、これらのうち何が問題でトリガかからないのか切り分けすることができない。
【００１７】
本発明は、これらの問題点に鑑みてなされたものであり、表示すべき条件でトリガがかからない場合でもその原因を速やかに判別できるシリアル・バス・トリガ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
この様な課題を達成するために本発明は次の構成を備える。
（１）シリアル・バス上をフレーム単位で伝送する信号のレベルを調整するアンプと、このアンプから出力された信号を２値化するコンパレータを備えたシリアル・バス・トリガ回路において、
前記コンパレータから出力された信号のレベルを検出する入力部と、
この入力部から出力された信号に基づいてビットレートの同期／非同期を検出するビットレート同期部と、
このビットレート同期回路から出力された信号に基づいて前記フレームの同期／非同期を検出するフレーム同期部と、
比較対象となるデータと前記フレームのデータを比較して一致／不一致を検出するデータ比較部と、
前記入力部，前記ビットレート同期部，前記フレーム同期部，及び前記データ比較部から出力された信号をそれぞれ記憶する状態記憶レジスタと
を備えたことを特徴とするシリアル・バス・トリガ回路。
（２）シリアル・バス上をフレーム単位で伝送する信号のレベルを調整するアンプと、このアンプから出力された信号を２値化するコンパレータを備えたシリアル・バス・トリガ回路において、
前記コンパレータから出力された信号のレベルを検出する入力部と、
この入力部から出力された信号に基づいてビットレートの同期／非同期を検出するビットレート同期部と、
このビットレート同期回路から出力された信号に基づいて前記フレームの同期／非同期を検出するフレーム同期部と、
比較対象となるデータと前記フレームのデータを比較して一致／不一致を検出するデータ比較部と、
前記コンパレータから出力された信号のレベルの状態，前記ビットレートの同期／非同期，前記フレームの同期／非同期，及び前記フレームのデータとの一致／不一致を表示するＬＥＤ表示部と
を設けたことを特徴とするシリアル・バス・トリガ回路。
【発明の効果】
【００１９】
本発明では次のような効果がある。トリガ回路の各構成における信号の状態を記憶する状態格納レジスタを設けたので、表示させたい条件でトリガがかからない場合でもその原因を速やかに判別できる。
【発明を実施するための最良の形態】
【００２０】
以下、図１を参照して本発明によるシリアル・バス・トリガ回路の構成例を説明する。ただし、図５と同様の構成については同一の符号を付して説明を省略する。
【００２１】
図１に示す本発明のシリアル・バス・トリガ回路は、入力部７１，ビットレート同期部７２，フレーム同期部７３，データ比較部７４における信号の状態をそれぞれ記憶する状態格納レジスタ７６を新たに備えることを特徴とする。
【００２２】
状態格納レジスタ７６の役割及び効果は次の通りである。
（１）状態格納レジスタ７６が、入力部７１に入力された信号の状態を記憶することにより、そもそもアンプ１０に信号が入力されているか否か確認できる。また、アンプ１０にレベルが低く検出できない（つまり、コンパレータ６０による２値化で全てロウになる）信号が入力されている場合も検出できる。
【００２３】
（２）ビットレート同期部７２がビットレートを比較し、状態格納レジスタ７６がビットレートの同期の状態を記憶することにより、ビットレートの同期／非同期を確認できる。
【００２４】
（３）フレーム同期部７３が図７のヘッダ５０１のフレームフォーマットを検出し、状態格納レジスタ７６がこのフレームフォーマットを記憶することによりフレームの周期の同期／非同期の状態を確認できる。
（４）データ比較部７４がデータ５０２とユーザーが設定したデータを比較し、状態格納レジスタ７６がデータ５０２を記憶することにより、データの一致／不一致を確認できる。
【００２５】
次に、図２を参照して信号の状態からどのようなエラーの発生原因が考えられるか説明する。まず、ステイタスＡの状態では、アンプ１０に信号が入力されていないので、信号が断線している，ケーブルが接続されていない，又は信号レベルの設定ミスの可能性が高いと判断される。
【００２６】
ステイタスＢの状態では、ビットレートが非同期であるので、フレームの同期，データの比較を参照するまでもない。つまり、ビットレートの同期に不具合が発生すると、たとえデータ等が一致していても、これらの正確な判断ができないため、先ずはビットレートを同期させることが必要となる。
【００２７】
ステイタスＣの状態では、ビットレートは同期が取れているので、フレームフォーマットの間違い、或いはシリアル・バスの設定を間違えている可能性が高い。
【００２８】
ステイタスＤの状態では、ビットレートとフレームの同期が取れている。従って、この状態で初めてユーザーが設定したデータとの比較が行える。データの比較の結果両者が一致しないときは、所望のデータ５０２が入力されていないか，或いはユーザーがデータの設定を間違えているかのどちらかである。
【００２９】
また、信号が入力されているにもかかわらず、ビットレート，フレームの同期／非同期が繰り返されるステイタスＥのような状態のときは、オシロスコープの問題ではなく、アンプ１０に入力される信号に問題があり、何らかの原因で信号が不安定になっている可能性が高いと考えられる。
【００３０】
このようにして、状態格納レジスタ７６に各構成要素（入力部７１，ビットレート同期部７２，フレーム同期部７３，データ比較部７４）における信号の状態を記憶することにより、考えられるエラー発生原因が直ぐに分かる。
【００３１】
尚、エラー発生原因については、例えば符号５２２の状態では、図３のように、図示しないＣＰＵが状態格納レジスタの内容を判断し、Ｗａｉｔｉｎｇ  ｔｒｉｇｇｅｒ（ウエイティングトリガー）ビット同期エラー５３０と表示させることにより、オシロスコープのユーザーに通知しても良い。
【００３２】
次に、図４を参照して本発明の応用例を説明する。ただし、図１と同様の構成については説明を省略する。本発明のシリアル・バス・トリガ回路７０は、オシロスコープ以外に、シリアル・バスの状態を確認するチェッカーとしても応用できる。例として、図４のようにＬＥＤ表示部８０に複数のＬＥＤを備え、それらの点灯状態によりシリアル・バスの状態を確認しても良い。
【００３３】
このように、ＬＥＤ表示部８０を設けたので、シリアルバスチェッカーとしても用いることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明のシリアル・バス・トリガ回路の構成図である。
【図２】信号の状態からどのようなエラーの発生原因が考えられるか解説した図面である。
【図３】本発明で検出したエラーの表示例である。
【図４】本発明の応用例の構成図である。
【図５】従来のシリアル・バス・トリガ回路の構成図である。
【図６】（Ａ）はアンプ１０に入力される信号の波形であり、（Ｂ）はコンパレータ６０の２値化の方法を説明した図面であり、（Ｃ）はビットレートの不一致を説明した図面である。
【図７】フレーム５００の構成例である。
【図８】フレームが連続して入力される状態を説明した図面である。
【符号の説明】
【００３５】
１０      アンプ
２０      Ａ／Ｄ変換部
３０      メモリ
４０      表示処理部
５０      表示部
６０      コンパレータ
７０      トリガ回路
７１      入力部
７２      ビットレート同期部
７３      フレーム同期部
７４      データ比較部
７５      出力部
７６      状態格納レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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