(57)【要約】【課題】マルチダイ用レチクルを使用して製造されるチップの歩留まりを向上させ得るマルチダイ用レチクルのデータ作成方法を提供する。【解決手段】プロセスパターンからメインチップの未配置領域を検出する工程と、未配置領域を矩形に分割する工程と、分割された矩形をダミーチップとしてスクライブデータを発生させる工程と、ダミーチップにダミーパターンを発生させる工程とを備えた。【選択図】図２
2010008772.tif 000002
【特許請求の範囲】
【請求項１】
プロセスパターンからメインチップの未配置領域を検出する工程と、
前記未配置領域を矩形に分割する工程と、
前記分割された矩形をダミーチップとしてスクライブデータを発生させる工程と、
前記ダミーチップにダミーパターンを発生させる工程と
を備えたことを特徴とするレチクルデータ作成方法。
【請求項２】
前記ダミーパターンとして、少なくとも１層の金属配線を生成することを特徴とする請求項１記載のレチクルデータ作成方法。
【請求項３】
前記ダミーパターンとして、メインチップと同一の配線層を生成することを特徴とする請求項１記載のレチクルデータ作成方法。
【請求項４】
前記ダミーチップのスクライブデータを発生させる工程において、
前記ダミーチップのスクライブ領域にすべてのマークを配置できるか否かを判定する工程と、
すべてのマークを配置できないとき、前記ダミーチップの領域内に前記マークを配置する工程と
を備えたことを特徴とする請求項１乃至３のいずれか１項に記載のレチクルデータ作成方法。
【請求項５】
前記未配置領域を矩形に分割する工程において、
前記未配置領域を分割する方向は、前記メインチップのスクライブ領域の幅が広い方向に一致させる方向とすることを特徴とする請求項１乃至４のいずれか１項に記載のレチクルデータ作成方法。
【請求項６】
プロセスパターンからメインチップの未配置領域を検出する未配置領域検出手段と、
前記未配置領域を矩形に分割する矩形分割手段と、
前記分割された矩形をダミーチップとしてスクライブデータを発生させるスクライブデータ発生手段と、
前記ダミーチップにダミーパターンを発生させるダミーパターン発生手段と
を備えたことを特徴とするレチクルデータ作成装置。
【請求項７】
前記スクライブデータ発生手段は、
前記ダミーチップのスクライブ領域にすべてのマークを配置できるか否かを判定する判定手段と、
すべてのマークを配置できないとき、前記ダミーチップの領域内に前記マークを配置する再配置手段と
を備えたことを特徴とする請求項６記載のレチクルデータ作成装置。
【請求項８】
前記未配置領域検出手段で検出された未配置領域データを格納する記憶手段と、
前記矩形分割手段で矩形に分割された未配置領域データを格納する記憶手段と、
前記プロセスパターンのマークデータを格納した記憶手段と、
前記ダミーパターンを発生させるためのルールを格納した記憶手段と
を備えたことを特徴とする請求項６又は７記載のレチクルデータ作成装置。
【請求項９】
請求項１乃至５のいずれか１項に記載のレチクルデータ作成方法に基づいて生成されたレチクルを使用して露光処理を行うことを特徴とするウェハ。
【請求項１０】
メインチップの未配置領域を矩形に分割した矩形分割領域を備えたダミーチップと、
前記ダミーチップに設けたダミーパターンと
を備えたことを特徴とするウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の露光工程で使用するレチクルを作成するためのデータ作成方法に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路装置の微細化によるレチクルコストの高騰にともない、複数の異なる種類のチップを１つのレチクルで露光するマルチチップ用レチクルが採用されている。また、マルチチップの中でも、チップの種類が異なるだけでなく、サイズも異なるチップを同一レチクルで露光するマルチダイ用レチクルも採用されている。
【０００３】
図１６は、マルチダイ用レチクルのイメージを示す。図中、Ｍ１，Ｍ２，Ｍ３は、メインチップを露光するためのパターン、すなわち基板に所要のデバイスパターンを露光するためのパターンが生成される領域であり、さらに多数層の配線層を露光するための露光パターンが生成される領域である。
【０００４】
メインチップ領域Ｍ１〜Ｍ３以外の領域は、チップが形成されない未配置領域ＮＬであり、デバイスを露光するための露光パターン及び配線層を露光するための露光パターンは生成されず、基板上には配線間絶縁層のみが積層され、配線層は生成されない。
【０００５】
図１５は、上記のようなマルチダイ用レチクルを使用して形成されたウェハ基板Ｗのメインチップ領域及び未配置領域の断面図を示し、図１６におけるＣ−Ｃ線に対応する基板断面を示す。同図に示すように、メインチップ領域Ｍ１，Ｍ３では複数層の配線層ＬＡ〜ＬＣにおいてそれぞれ金属配線ＭＬが形成されるが、未配置領域ＮＬでは、配線間絶縁層のみが積層されている。
【０００６】
図１７は、マルチダイ用レチクルのＣＡＤデータイメージを示す。種々のメインチップＭとともに、いろいろな形状の未配置領域ＮＬが点在している。
上記のようなマルチダイ用レチクルを生成するためのＣＡＤデータを生成する工程におけるスクライブデータの作成工程を図１８に示す。
【０００７】
まず、プロセス仕様データ及びプロセスパターンマークデータを取り込み（ステップ１）、スクライブラインを生成するためのデータを作成する（ステップ２）。次いで、スクライブラインにアライメントマークや検査マーク等のマークを配置する（ステップ３）。
【０００８】
そして、スクライブライン上に各マークを配置できた場合には、スクライブラインとメインチップ領域とを平坦化するためのダミーパターンをスクライブライン上に生成し（ステップ４，５）、生成されたＣＡＤデータを出力して（ステップ６）、データ生成工程を終了する。
【０００９】
また、ステップ４において、スクライブラインに各マークを配置できない場合には、エラーを出力して（ステップ７）、終了する。
このような処理により、スクライブライン上へ各種マークを配置し、スクライブ領域とメインチップ領域とを平坦化する処理が行われる。
【特許文献１】特開昭５６−１２６４４号公報
【特許文献２】特開昭６３−２３６０４５号公報
【特許文献３】特開昭６２−５４９２１号公報
【特許文献４】特開２０００−１４７７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１５に示すように、上記のようなマルチダイ用レチクルで生成されたウェハ基板Ｗでは、未配置領域ＮＬに金属配線ＭＬが形成されないことから、メインチップ領域Ｍ１，Ｍ３と未配置領域ＮＬとの間に段差が発生する。近年、配線層が多層化されている現状では、この段差によりメインチップ領域の配線間絶縁層に凹み部Ｑが生じ、金属配線の絶縁不良の原因となる。
【００１１】
また、未配置領域ＮＬでは配線間絶縁層のみが積層されているが、近年の配線層の多層化により、配線間絶縁層に物理的に脆弱な低誘電率物質が使用されている現状では、ダイシング時に未配置領域ＮＬで配線間絶縁層が剥がれＨ１が発生し、その剥がれた低誘電率物質が飛散すると、その飛散物Ｈ２がチップの歩留まりを低下させる原因となる。
【００１２】
特許文献１〜３には、同一レチクル上にパターンの異なる２種以上のチップのパターンを生成するフォトマスクが開示されている。いずれもマルチダイ用レチクルの未配置領域に起因する上記のような問題点の開示はなく、またその問題点を解決する手段を示唆するものではない。
【００１３】
特許文献４には、マルチダイ用レチクルのＣＡＤデータ作成方法が開示されている。しかし、デバイス領域に隣接して最適なスクライブ領域を確保するための処理であり、未配置領域に起因する上記のような問題点を解決する手段は開示されていない。
【００１４】
この発明の目的は、マルチダイ用レチクルを使用して製造されるチップの歩留まりを向上させ得るマルチダイ用レチクルのデータ作成方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的は、プロセスパターンからメインチップの未配置領域を検出する工程と、
前記未配置領域を矩形に分割する工程と、前記分割された矩形をダミーチップとしてスクライブデータを発生させる工程と、前記ダミーチップにダミーパターンを発生させる工程とを備えたレチクルデータ作成方法により達成される。
【発明の効果】
【００１６】
開示されたマルチダイ用レチクルのデータ作成方法では、マルチダイ用レチクルを使用して製造されるチップの歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明を具体化した一実施の形態を図面に従って説明する。図１は、マルチダイ用レチクルのＣＡＤデータ作成装置を示す。入力装置１は、処理装置（未配置領域検出手段、矩形分割手段、スクライブデータ発生手段、ダミーパターン発生手段、判定手段、再配置手段）２に種々の処理動作を指示するための入力信号を入力可能である。表示装置３は、前記処理装置２で生成されたＣＡＤデータを図形として表示する。
【００１８】
前記処理装置２は、記憶手段としてファイル４〜１２が接続される。そして、ファイル４に格納されている処理プログラムに基づいてマルチダイ用レチクルのＣＡＤデータ生成処理を行う。
【００１９】
ファイル５には、マルチダイ用レチクルを作成するための多数のメインチップのプロセスパターン（レイアウトデータ）が格納され、前記処理装置２はそのプロセスパターンを取り込んでＣＡＤデータの生成処理を行う。
【００２０】
ファイル６にはプロセスパターンマークデータが格納され、前記処理装置２はそのプロセスパターンマークデータを取り込んで、スクライブ領域へのアライメントマークあるいは検査マーク等の配置を行う。
【００２１】
ファイル７にはプロセス仕様データが格納され、処理装置２は当該プロセス仕様に沿ってＣＡＤデータの生成処理を行う。
ファイル８にはスクライブ領域に配置するマークに関するライブラリデータと、各マークを配置する際の配置制約条件データが格納され、前記処理装置２はその配置制約条件データに基づいてマークの配置処理を行う。
【００２２】
ファイル９にはダミーパターン発生ルールが格納され、前記処理装置２はそのダミーパターン発生ルールに従って未配置領域あるいはスクライブ領域にダミーパターンを生成する。
【００２３】
ファイル１０には前記処理装置２で生成されたメインチップ領域データが一時的に格納される。また、ファイル１１には前記処理装置２で生成された未配置領域データが一時的に格納される。
【００２４】
ファイル１２には前記処理装置２で生成された未配置領域の分割矩形データが一時的に格納される。
次に、上記のようなＣＡＤデータ作成装置の処理装置２でレチクルのチップ未配置領域へのデータ生成動作を図２〜図４に示すフローチャートと図５〜図１２に示すレチクルイメージを示す説明図に基づいて説明する。
【００２５】
図２に示すように、ＣＡＤデータの生成処理が開始されると、前記処理装置２への処理条件の読み込みが行われる（ステップ１１）。ここでは、ファイル５に格納されているプロセスパターン、ファイル７に格納されているプロセス仕様データ等が処理装置２に取り込まれる。
【００２６】
次いで、ステップ１２に移行して未配置領域の検出処理が行われる。ここでは、図５に示す１ショットのレチクルデータＲＤについて説明する。図５において、Ｍ１〜Ｍ３はチップを生成するためのメインチップ領域であり、そのメインチップ領域Ｍ１〜Ｍ３間にチップが形成されない未配置領域ＮＬが存在している。
【００２７】
ステップ１２の処理の詳細を図３に示す。すなわち、ステップ１２ではまずレチクルデータＲＤのショットサイズの面積Ｓの算出が行われる（ステップ１２−ａ）。その面積Ｓは、図６に示すように、レチクルデータのＸ軸方向の長さｓｈｏｔＸとＹ軸方向の長さｓｈｏｔＹとの積により算出される。
【００２８】
次いで、図７に示すように、前記メインチップ領域Ｍ１〜Ｍ３の面積の総和Ｓｎを算出する（ステップ１２−ｂ）。各メインチップ領域Ｍ１〜Ｍ３の面積Ｓｍ１，Ｓｍ２，Ｓｍ３は、ショットサイズの面積Ｓと同様に、各チップのＸ軸方向の長さとＹ軸方向の長さの積で算出される。そして、総和ＳｎはＳｍ１＋Ｓｍ２＋Ｓｍ３で算出される。
【００２９】
次いで、ショットサイズの面積Ｓからメインチップ領域Ｍ１〜Ｍ３の面積の総和Ｓｎを減算した値が０より大きいか否かを判定する（ステップ１２−ｃ）。そして、Ｓ−Ｓｎが０より大きい場合には未配置領域ＮＬが存在するため、ステップ１２−ｄに移行してその未配置領域を出力してファイル１１に一時的に格納する。
【００３０】
未配置領域ＮＬの出力は、図８に示すように、未配置領域ＮＬの各頂点Ｐｚ１〜Ｐｚ８のＸ−Ｙ座標を出力する。
ステップ１２−ｃにおいて、Ｓ−Ｓｎが０以下である場合にはステップ１２−ｅに移行し、Ｓ−Ｓｎが０である場合には未配置領域ＮＬがないので、次のステップに移行する。また、Ｓ−Ｓｎが０未満である場合には、エラーを出力する。
【００３１】
ステップ１２で、未配置領域ＮＬが出力されると、ステップ１３からステップ１４に移行する。なお、ステップ１２で未配置領域が出力されない場合には、ステップ１７へ移行する。
【００３２】
ステップ１４では、未配置領域ＮＬの分割処理を行う。ステップ１４の詳細を図４に示す。ステップ１４−ａでは、ファイル１１から未配置領域データを取り込み、ステップ１４−ｂでは未配置領域ＮＬを頂点Ｐｚの数が４となる単純矩形に分割する。
【００３３】
図９は、未配置領域ＮＬを頂点Ｐｚ４を含むＸ軸方向の線分と、頂点Ｐｚ５を含むＸ軸方向の線分で未配置領域（矩形分割領域）ＮＬ１〜ＮＬ３に分割した例を示す。図１０は、未配置領域ＮＬを頂点Ｐｚ４を含むＹ軸方向の線分と、頂点Ｐｚ５を含むＹ軸方向の線分で未配置領域（矩形分割領域）ＮＬ４〜ＮＬ６に分割した例を示す。
【００３４】
Ｘ軸方向に分割するかＹ軸方向に分割するかは、メインチップＭ３のＸ軸方向のスクライブ領域の幅とＹ軸方向のスクライブ領域の幅の広い方に連なる線分を優先して選択する。スクライブ領域の幅の広い方を選択することにより、スクライブ領域に配置するマークの数を増加させることができるからである。
【００３５】
ついで、ステップ１５に移行して、ダミーチップの発生処理を行う。図１１では、分割した未配置領域ＮＬ１〜ＮＬ３をダミーチップＤ１〜Ｄ３とした場合を示し、図１２は、未配置領域ＮＬ４〜ＮＬ６をダミーチップＤ４〜Ｄ６とした場合を示す。
【００３６】
次いで、各ダミーチップ間のスクライブ領域のデータを作成し（ステップ１６）、そのスクライブ領域へマークを配置する処理を行う（ステップ１７）。
次いで、必要なマークを配置できたか否かを判定し（ステップ１８）、配置できている場合にはステップ１９に移行して、スクライブ領域に平坦化用のダミーパターンを生成する。そして、ダミーチップＤ１〜Ｄ３あるいは同Ｄ４〜Ｄ６に平坦化用のダミーパターン生成する（ステップ２０）。
【００３７】
そして、このように生成されたダミーチップのデータ及びダミーチップのスクライブ領域のデータを出力して（ステップ２１）、処理動作を終了する。
ステップ１８において、必要なマークが配置できていない場合には、ステップ２２に移行して、ステップ１５で生成したダミーチップにマークを配置可能か否かをファイル８の配置制約条件データに基づいて判定する。そして、配置可能であれば、ダミーチップ領域にマークを配置し（ステップ２３）、再度ステップ１８に移行して、マーク配置結果を判定する。
【００３８】
また、ステップ２２において、ダミーチップ領域へのマーク配置が不可となったときには、エラーを出力して（ステップ２４）処理動作を終了する。
図１３は、上記のような処理により、未配置領域を矩形に分割し、さらに多数のダミーチップＤとして平坦化ダミーパターンを生成したＣＡＤデータを示す。このような処理により、すべての未配置領域にダミーチップを生成可能としたレチクルデータが生成される。
【００３９】
上記のようなマルチダイ用レチクルのＣＡＤデータ作成装置及びそのＣＡＤデータで作成されたレチクルを使用して作成されたウェハでは、次に示す作用効果を得ることができる。
（１）マルチダイ用レチクルのチップ未配置領域にダミーパターンを備えたダミーチップ領域を生成することができる。従って、このマルチダイ用レチクルで生成したウェハのメインチップ領域と未配置領域を平坦化することができる。
（２）未配置領域にダミーパターンを備えたダミーチップをレイアウトすることができる。従って、図１４に示すように、ウェハ上の未配置領域に形成されるダミーパターンＤＰにより、未配置領域の配線間絶縁層の物理的強度を確保して、ダイシング時の配線間絶縁層の剥がれを防止することができる。
（３）ダミーチップ領域にもプロセスパターンのマークを配置することができる。従って、ダイシング領域に配置しきれないマークをダミーチップ領域に配置して、マーク数の増大に対処することができる。
（４）未配置領域を矩形に分割し、その矩形をダミーチップとしてスクライブ領域を生成するので、ウェハ基板上に形成されたメインチップ及びダミーチップは、スクライブ領域に沿ってダイシングすることにより容易に取り出すことができる。
【００４０】
上記実施の形態は、以下の態様で実施してもよい。
・ダミーチップに生成するダミーパターンは、平坦化の観点からメインチップと同一数の配線層を形成することが望ましいが、少なくとも１層、任意の層に生成すれば、配線間絶縁層の剥がれを防止することができる。
【図面の簡単な説明】
【００４１】
【図１】レチクルデータ作成装置を示すブロック図である。
【図２】レチクルデータ作成装置の動作を示すフローチャートである。
【図３】レチクルデータ作成装置の動作を示すフローチャートである。
【図４】レチクルデータ作成装置の動作を示すフローチャートである。
【図５】レチクルデータ作成処理動作を示す説明図である。
【図６】レチクルデータ作成処理動作を示す説明図である。
【図７】レチクルデータ作成処理動作を示す説明図である。
【図８】レチクルデータ作成処理動作を示す説明図である。
【図９】レチクルデータ作成処理動作を示す説明図である。
【図１０】レチクルデータ作成処理動作を示す説明図である。
【図１１】レチクルデータ作成処理動作を示す説明図である。
【図１２】レチクルデータ作成処理動作を示す説明図である。
【図１３】マルチダイレチクル用のＣＡＤデータイメージを示す説明図である。
【図１４】ウェハ基板のメインチップ領域及び未配置領域を示す断面図である。
【図１５】従来のメインチップ領域及び未配置領域を示す断面図である。
【図１６】マルチダイ用レチクルのイメージを示す説明図である。
【図１７】従来のマルチダイレチクル用のＣＡＤデータイメージを示す説明図である。
【図１８】従来のレチクルデータ作成動作を示すフローチャートである。
【符号の説明】
【００４２】
２        未配置領域検出手段、矩形分割手段、スクライブデータ発生手段、ダミーパ
ターン発生手段（処理装置）
４〜１２        記憶手段
Ｍ，Ｍ１〜Ｍ３      メインチップ
ＮＬ      未配置領域
Ｄ，Ｄ１〜Ｄ６      ダミーチップ
ＤＰ      ダミーパターン
【図１】
2010008772.tif 000003
【図２】
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【図３】
2010008772.tif 000005
【図４】
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【図５】
2010008772.tif 000007
【図６】
2010008772.tif 000008
【図７】
2010008772.tif 000009
【図８】
2010008772.tif 000010
【図９】
2010008772.tif 000011
【図１０】
2010008772.tif 000012
【図１１】
2010008772.tif 000013
【図１２】
2010008772.tif 000014
【図１３】
2010008772.tif 000015
【図１４】
2010008772.tif 000016
【図１５】
2010008772.tif 000017
【図１６】
2010008772.tif 000018
【図１７】
2010008772.tif 000019
【図１８】
2010008772.tif 000020