(57)【要約】【課題】評価及び解析が容易な半導体記憶装置を提供する。【解決手段】強誘電体メモリ１において、基板１０上に、所定の駆動電位Ｖｉｎｔ０を生成する電圧発生回路１２、駆動電位Ｖｉｎｔ０が印加される駆動配線１３、駆動配線１３に接続された複数のメモリセル、入力された電位同士を比較して比較結果を出力する内部電圧比較回路１４を設ける。また、駆動配線１３のうち、基板１０上における電圧発生回路１２から離隔した位置に配設された部分と、内部電圧比較回路１４との間に接続された電圧モニター用配線Ｌ１〜Ｌ４を設ける。そして、内部電圧比較回路１４により、電圧モニター用配線Ｌ１〜Ｌ４を介して入力された電位Ｖｉｎｔ１〜Ｖｉｎｔ４と駆動電位Ｖｉｎｔ０とを比較する。【選択図】図１
2010027186.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ所定の駆動電位を生成する電圧発生回路と、
前記基板上に設けられ前記駆動電位が印加される駆動配線と、
前記駆動配線に接続された複数のメモリセルと、
入力された電位同士を比較してその結果を出力する内部電圧比較回路と、
前記駆動配線のうち、前記基板上における前記電圧発生回路から離隔した位置に配設された部分と、前記内部電圧比較回路との間に接続された電圧モニター用配線と、
を備え、
前記内部電圧比較回路は、前記電圧モニター用配線を介して入力された電位と前記駆動電位とを比較することを特徴とする半導体記憶装置。
【請求項２】
前記電圧モニター用配線は複数本設けられており、
前記複数本の電圧モニター用配線は、前記駆動配線における相互に異なる部分に接続されており、
前記内部電圧比較回路は、
前記複数本の電圧モニター用配線から１本を選択する配線選択回路と、
前記配線選択回路により選択された前記１本の電圧モニター用配線の電位に起因する電位と前記駆動電位に起因する電位とを比較するオペアンプと、
を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記内部電圧比較回路は、
前記駆動電位に基づいて複数水準の電位を生成可能な電位選択回路と、
前記電圧モニター用配線の電位に起因する電位と前記電位選択回路により生成された電位とを比較するオペアンプと、
を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記内部電圧比較回路は、
前記電圧モニター用配線の電位に基づいて複数水準の電位を生成可能な電位選択回路と、
前記電位選択回路により生成された電位と前記駆動電位に起因する電位とを比較するオペアンプと、
を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルは強磁性体メモリセルであり、前記駆動配線はビット線、プレート線又はワード線であることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、１枚の基板上に複数のメモリセルが設けられた半導体記憶装置に関する。
【背景技術】
【０００２】
通常、半導体記憶装置は、基板上に複数のメモリセルが設けられて構成されている。このような半導体記憶装置においては、大容量化に伴い、特性の評価及び不良原因の解析に要する時間が長くなるという問題がある。特に、大容量の半導体記憶装置について、弱点を確実に評価できるような厳しいテスト条件になっているかどうかを見極めることは困難であるため、種々のテスト条件を網羅して実施する必要があり、評価・解析に多大な時間と労力を費やしている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】特開２００５−２４２５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、評価及び解析が容易な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基板と、前記基板上に設けられ所定の駆動電位を生成する電圧発生回路と、前記基板上に設けられ前記駆動電位が印加される駆動配線と、前記駆動配線に接続された複数のメモリセルと、入力された電位同士を比較してその結果を出力する内部電圧比較回路と、前記駆動配線のうち、前記基板上における前記電圧発生回路から離隔した位置に配設された部分と、前記内部電圧比較回路との間に接続された電圧モニター用配線と、を備え、前記内部電圧比較回路は、前記電圧モニター用配線を介して入力された電位と前記駆動電位とを比較することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００６】
本発明によれば、評価及び解析が容易な半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する模式的平面図であり、
図２は、本実施形態に係る半導体記憶装置のメモリセルを例示する回路図であり、
図３は、本実施形態に係る半導体記憶装置の内部電圧比較回路を例示する回路図である。
本実施形態に係る半導体記憶装置は、例えば、強誘電体メモリである。
【０００８】
図１に示すように、本実施形態に係る強誘電体メモリ１においては、基板１０が設けられており、基板１０上には電源パッド１１が設けられている。電源パッド１１は、強誘電体メモリ１の外部から電源電位Ｖｄｄが供給されるパッドである。また、基板１０上には電圧発生回路１２が設けられている。電圧発生回路１２は電源パッド１１に接続されている。電圧発生回路１２は、電源パッド１１から電源電位Ｖｄｄが入力され、電源電位Ｖｄｄ及び接地電位ＧＮＤに基づいて所定の駆動電位Ｖｉｎｔ０を生成する回路である。
【０００９】
更に、基板１０上には、複数本の駆動配線１３が設けられている。駆動配線１３の一端は電圧生成回路１２に接続されており、駆動電位Ｖｉｎｔ０が印加される。また、駆動配線１３には複数のメモリセルが接続されている。電圧発生回路１２から駆動配線１３に供給された電力は、駆動配線１３の配線抵抗Ｒ１〜Ｒ５、及び駆動配線１３に接続されたメモリセルによって消費される。
【００１０】
図２に示すように、本実施形態に係る半導体記憶装置は強誘電体メモリであるため、駆動配線１３に接続されたメモリセル２１は強誘電体メモリセルである。メモリセル２１は、ビット線ＢＬ、プレート線ＰＬ及びワード線ＷＬに接続されている。メモリセル２１は例えば１Ｔ１Ｃ型の強誘電体メモリセルであり、１個のトランジスタ２２及び１個の強誘電体キャパシタ２３が設けられている。そして、トランジスタ２２のゲートがワード線ＷＬに接続されており、ソース・ドレインの一方がビット線ＢＬに接続されており、ソース・ドレインの他方が強誘電体キャパシタ２３の一方の電極に接続されている。また、強誘電体キャパシタ２３の他方の電極はプレート線ＰＬに接続されている。そして、上述の駆動配線１３は、ビット線ＢＬ、プレート線ＰＬ又はワード線ＷＬに相当する。
【００１１】
更にまた、図１に示すように、基板１０上には、内部電圧比較回路１４が設けられている。内部電圧比較回路１４は、入力された電位同士を比較する回路である。更にまた、基板１０上にはＩ／Ｏパッド１５が設けられており、内部電圧比較回路１４に接続されている。Ｉ／Ｏパッド１５は、強誘電体メモリ１に対してデータを入出力するためのパッドである。更にまた、電圧発生回路１２の出力端子は、電圧モニター用配線Ｌ０を介して内部電圧比較回路１４に接続されている。
【００１２】
更にまた、駆動配線１３のうち、基板１０上における電圧発生回路１２から離隔した位置に配設された部分と、内部電圧比較回路１４との間には、電圧モニター用配線Ｌ１〜Ｌ４が接続されている。すなわち、電圧モニター用配線は複数本設けられており、これらの複数本の電圧モニター用配線は、駆動配線１３における相互に異なる部分に接続されている。図１に示す例では、電圧モニター用配線Ｌ１〜Ｌ４の一端は、それぞれ、位置Ｐ１〜Ｐ４において駆動配線１３の各部分に接続されている。位置Ｐ１〜Ｐ４における駆動配線１３の電位をそれぞれＶｉｎｔ１〜Ｖｉｎｔ４とする。
【００１３】
図３に示すように、内部電圧比較回路１４においては、入力端子Ｔ０が設けられている。入力端子Ｔ０は電圧モニター用配線Ｌ０に接続されており、電圧モニター用配線Ｌ０を介して、電圧発生回路１２から駆動電位Ｖｉｎｔ０が入力されるようになっている。入力端子Ｔ０と接地電位ＧＮＤとの間には抵抗Ｒ１１及び抵抗Ｒ１２が直列に接続されている。
【００１４】
また、内部電圧比較回路１４には、入力端子Ｔ１〜Ｔ４が設けられている。入力端子Ｔ１〜Ｔ４はそれぞれ電圧モニター用配線Ｌ１〜Ｌ４の他端に接続されており、電圧モニター用配線Ｌ１〜Ｌ４を介して、位置Ｐ１〜Ｐ４の電位Ｖｉｎｔ１〜Ｖｉｎｔ４が入力される。
【００１５】
更に、内部電圧比較回路１４にはスイッチ素子ＳＷ１〜ＳＷ４が設けられており、入力端子Ｔ１〜Ｔ４はそれぞれスイッチ素子ＳＷ１〜ＳＷ４の一端に接続されている。スイッチ素子ＳＷ１〜ＳＷ４は、例えば、それぞれＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）により構成されている。スイッチ素子ＳＷ１〜ＳＷ４の他端同士は、接続点Ｎ１において相互に接続されている。スイッチ素子ＳＷ１〜ＳＷ４により、４本の電圧モニター用配線Ｌ１〜Ｌ４から１本の電圧モニター用配線を選択する配線選択回路１６が形成されている。また、接続点Ｎ１と接地電位ＧＮＤとの間には、抵抗Ｒ１３及び抵抗Ｒ１４が直列に接続されている。
【００１６】
更にまた、内部電圧比較回路１４には、オペアンプＯＰが設けられている。オペアンプＯＰは、正負１対の入力端子と１つの出力端子を持ち、電源電位Ｖｄｄ及び接地電位ＧＮＤが供給されることにより駆動し、２つの入力端子から入力された電位同士を比較して、その比較結果を出力端子から「Ｈ」又は「Ｌ」の信号として出力するものである。
【００１７】
オペアンプＯＰの負極の入力端子は抵抗Ｒ１１と抵抗Ｒ１２との間の接続点Ｎ２に接続されており、正極の入力端子は抵抗Ｒ１３と抵抗Ｒ１４との接続点Ｎ３に接続されており、出力端子は内部電圧比較回路１４の出力端子Ｔｏｕｔに接続されている。オペアンプＯＰは、正極側の入力端子から入力された電位ＶｘＣが負極側の入力端子から入力された電位Ｖ０Ｃよりも高いときは、出力端子から信号「Ｈ」を出力し、電位ＶｘＣが電位Ｖ０Ｃよりも低いときは、出力端子から信号「Ｌ」を出力する。出力端子ＴｏｕｔはＩ／Ｏパッド１５に接続されている。
【００１８】
次に、上述の如く構成された本実施形態に係る半導体記憶装置の動作について説明する。
図１に示すように、強誘電体メモリ１には、電源パッド１１を介して、強誘電体メモリ１の外部から電源電位Ｖｄｄが供給される。また、強誘電体メモリ１には、接地電位ＧＮＤも供給される。そして、電圧発生回路１２は、供給された電源電位Ｖｄｄ及び接地電位ＧＮＤに基づいて、所定の駆動電位Ｖｉｎｔ０を生成する。駆動電位Ｖｉｎｔ０と接地電位ＧＮＤとの電位差が駆動電圧となる。電圧発生回路１２によって生成された駆動電位Ｖｉｎｔ０は、駆動配線１３を介して基板１０上に形成された各メモリセル２１に供給される。そして、各メモリセル２１は、供給された駆動電圧に基づいて動作する。
【００１９】
このとき、駆動配線１３によって伝達される電力は、駆動配線１３の配線抵抗Ｒ１〜Ｒ５及び駆動配線１３に接続されたメモリセル２１によって消費される。このため、駆動配線１３の電位は、電圧発生回路１２からの距離及びこの駆動配線１３に接続されているメモリセル２１の動作状況によって変動する。通常は、電圧発生回路１２からの距離が大きい程、駆動配線１３の電位は降下する。また、接続されているメモリセル２１の大部分が一斉に駆動し、電圧発生回路１２によって供給される電力量を超える電力が消費された場合も、駆動配線１３の電位は降下する。
【００２０】
これにより、電圧発生回路１２は所定の駆動電位Ｖｉｎｔ０を生成するが、電圧発生回路１２から離れた位置Ｐ１では、配線抵抗Ｒ１及びメモリセル２１による電力消費により内部電圧降下が生じ、駆動配線１３の電位はＶｉｎｔ１となる。同様に、位置Ｐ２では、配線抵抗Ｒ２及びＲ５並びにメモリセル２１による電力消費により内部電圧降下が発生し、駆動配線１３の電位はＶｉｎｔ２となる、このように、強誘電体メモリ１においては、チップ内の位置により内部電圧降下の程度が異なり、従って駆動配線１３の電位が異なる。チップ内の位置によって駆動配線１３の電位が異なると、メモリセル２１に印加される電圧が異なり、メモリセルの動作特性が変化したり、動作速度が低下したりする場合がある。
【００２１】
そこで、強誘電体メモリ１の作製に際しては、このようなメモリセルの特性の変化等を評価し、不良が発生している場合にはそれを見つけ、さらに、その不良原因を解析することが必要となる。本実施形態においては、チップ内のいくつかの位置、すなわち、位置Ｐ１〜Ｐ４について、駆動配線１３の電位を測定し、強誘電体メモリ１の特性の評価及び不良原因の解析等に利用する。
【００２２】
図１及び図３に示すように、基板１０上における位置Ｐ１〜Ｐ４における駆動配線１３の電位Ｖｉｎｔ１〜Ｖｉｎｔ４は、電圧モニター用配線Ｌ１〜Ｌ４を介して、内部電圧比較回路１４の入力端子Ｔ１〜Ｔ４に伝達される。このとき、電圧モニター用配線Ｌ１〜Ｌ４にはメモリセル２１は接続されておらず、また、電圧モニター用配線Ｌ１〜Ｌ４は電位を伝達するだけで電流は実質的に流れないため、電圧モニター用配線Ｌ１〜Ｌ４の配線抵抗に起因する電圧降下はほとんど生じない。
【００２３】
そして、内部電圧比較回路１４のスイッチ素子ＳＷ１〜ＳＷ４のうち、１つのスイッチ素子のみをオン状態とし、残りのスイッチ素子をオフ状態とする。これにより、配線選択回路１６は、複数本の電圧モニター用配線Ｌ１〜Ｌ４のうち１本の電圧モニター用配線を選択する。例えば、電圧モニター用配線Ｌ１を選択するのであれば、スイッチ素子ＳＷ１のみをオン状態とし、スイッチ素子ＳＷ２〜ＳＷ４をオフ状態とする。これにより、電圧モニター用配線Ｌ１が選択され、電圧モニター用配線Ｌ２〜Ｌ４は非選択となる。この結果、位置Ｐ１の電位Ｖｉｎｔ１が電圧モニター用配線Ｌ１、スイッチＳＷ１、接続点Ｎ１を介して抵抗Ｒ１３に印加される。
【００２４】
そして、電位Ｖｉｎｔ１が抵抗Ｒ１３及びＲ１４によって抵抗分割されて、下記数式１に示す電位ＶｘＣが生成され、接続点Ｎ３からオペアンプＯＰの正極の入力端子に入力される。これにより、電位Ｖｉｎｔ１は、電位Ｖｉｎｔ１に起因する電位であってオペアンプＯＰの動作範囲内の電位ＶｘＣに変換された上で、オペアンプＯＰに入力される。なお、下記数式１においては、抵抗Ｒ１３の抵抗値を「Ｒ１３」と表記している。他の抵抗及び他の数式においても同様である。
【００２５】
【数１】
2010027186.tif 000003
【００２６】
一方、電圧発生回路１２が生成した駆動電位Ｖｉｎｔ０は、電圧モニター用配線Ｌ０を介して内部電圧比較回路１４の入力端子Ｔ０に伝達される。このとき、電圧モニター用配線Ｌ０にもメモリセル２１は接続されておらず、また、電圧モニター用配線Ｌ０には実質的に電流が流れないため、電圧モニター用配線Ｌ０の配線抵抗に起因する電圧降下はほとんど生じない。そして、入力端子Ｔ０に印加された電位Ｖｉｎｔ０は抵抗Ｒ１１に印加され、抵抗Ｒ１１及びＲ１２によって抵抗分割されて、下記数式２に示す電位Ｖ０Ｃが生成される。そして、この電位Ｖ０Ｃは、接続点Ｎ２からオペアンプＯＰの負極の入力端子に入力される。これにより、電位Ｖｉｎｔ０は、電位Ｖｉｎｔ０に起因する電位であってオペアンプＯＰの動作範囲内の電位Ｖ０Ｃに変換された上で、オペアンプＯＰに入力される。
【００２７】
【数２】
2010027186.tif 000004
【００２８】
オペアンプＯＰは、接続点Ｎ３から入力された電位ＶｘＣと接続点Ｎ２から入力された電位Ｖ０Ｃとを比較し、電位ＶｘＣが電位Ｖ０Ｃよりも高いときは信号「Ｈ」を出力し、電位ＶｘＣが電位Ｖ０Ｃよりも低いときは信号「Ｌ」を出力する。この出力信号は、出力端子Ｔｏｕｔ及びＩ／Ｏパッド１５を介して強誘電体メモリ１から出力される。このようにして、抵抗Ｒ１１〜Ｒ１４の抵抗値を適当な値とすれば、駆動電位Ｖｉｎｔ０と各位置の電位Ｖｉｎｔ１〜Ｖｉｎｔ４との電位差が一定以上であるか否かを検出することができる。
【００２９】
そして、この結果を利用して、強誘電体メモリ１の評価・解析を行う。
図４は、本実施形態に係る半導体記憶装置の評価・解析方法を例示するフローチャート図である。
【００３０】
先ず、図４のステップＳ１に示すように、電圧発生回路１２が生成する駆動電位Ｖｉｎｔ０を測定する。このステップは、電位を測定するだけであるから、テスト時間は短い。
次に、ステップＳ２に示すように、チップ内の内部電圧の位置依存性を評価する。具体的には、上述の方法により、位置Ｐ１〜Ｐ４の電位Ｖｉｎｔ１〜Ｖｉｎｔ４と駆動電位Ｖｉｎｔ０との関係を評価する。このステップも、スイッチ素子ＳＷ１〜ＳＷ４を順次オン状態として、内部電圧比較回路１４の出力信号をモニターするだけであるから、テスト時間は短い。
【００３１】
次に、ステップＳ３に示すように、ステップＳ１及びＳ２の結果に基づいて、製品としての強誘電体メモリ１から不良品を選別するためのテスト条件を決定する。すなわち、ステップＳ１及びＳ２において知得したチップ内の内部電圧の位置依存性に基づいて、強誘電体メモリ１において弱点となり得る部分を抽出し、この部分を確実に評価できるような厳しいテスト条件を開発する。このステップにおいては、内部電圧の位置依存性に基づいて、弱点となり得る部分が正確に抽出されるため、テスト条件を的確に決定することができる。
【００３２】
次に、本実施形態の効果について説明する。
本実施形態においては、強誘電体メモリ１に内部電圧比較回路１４が設けられており、また、チップ内の位置Ｐ１〜Ｐ４における駆動配線１３の電位Ｖｉｎｔ１〜Ｖｉｎｔ４を内部電圧比較回路１４に伝達する電圧モニター用配線Ｌ１〜Ｌ４が設けられているため、各位置Ｐ１〜Ｐ４の電位Ｖｉｎｔ１〜Ｖｉｎｔ４を直接評価することができる。このとき、電圧モニター用配線Ｌ１〜Ｌ４にはメモリセルは接続されておらず、また、電圧モニター用配線Ｌ１〜Ｌ４には実質的に電流は流れないため、電圧モニター用配線Ｌ１〜Ｌ４の配線抵抗に起因する電圧降下はほとんど発生せず、内部電圧比較回路１４には正確な電位Ｖｉｎｔ１〜Ｖｉｎｔ４を入力することができる。
【００３３】
これにより、電位Ｖｉｎｔ１〜Ｖｉｎｔ４を直接測定することができるため、チップ内の各位置の電位を正確且つ迅速に評価し、強誘電体メモリ１の内部電圧の位置依存性を把握することが可能となる。この結果、強誘電体メモリ１において弱点となり得る部分を正確に抽出することができ、この弱点部分を確実に検査できるような厳しいテスト条件を設定することができる。
【００３４】
また、本実施形態においては、複数本の電圧モニター用配線Ｌ１〜Ｌ４が設けられており、これらは駆動配線１３における相互に異なる位置に接続されている。また、内部電圧比較回路１４には、複数本の電圧モニター用配線Ｌ１〜Ｌ４から１本を選択してオペアンプＯＰに接続する配線選択回路１６が設けられている。これにより、チップ内の複数の位置の電位を順次評価することができる。
【００３５】
更に、本実施形態においては、内部電圧比較回路１４の出力信号をＩ／Ｏパッド１５を介して出力している。これにより、専用のパッドを設けることなく、従来からあるＩ／Ｏパッドを利用して内部電圧比較回路１４の出力信号を取り出すことができる。
【００３６】
次に、本実施形態の比較例について説明する。
図５は、本比較例に係る半導体記憶装置を例示する模式的平面図である。
図５に示すように、本比較例に係る強誘電体メモリ１０１においては、前述の第１の実施形態に係る強誘電体メモリ１（図１参照）と比較して、内部電圧比較回路１４及び電圧モニター用配線Ｌ１〜Ｌ４が設けられていない。また、電圧発生回路１２が生成する駆動電位Ｖｉｎｔ０は、配線１０２を介してＩ／Ｏパッド１５から出力できるようになっている。
【００３７】
本比較例に係る強誘電体メモリ１０１においては、前述の第１の実施形態と同様に、電源パッド１１を介して外部から供給された電源電位Ｖｄｄに基づいて、電圧発生回路１２が所定の駆動電位Ｖｉｎｔ０を生成し、駆動配線１３を介して各メモリセル２１に供給する。このとき、駆動配線１３の配線抵抗Ｒ１〜Ｒ５及び駆動配線１３に接続されたメモリセル２１によって電力が消費され、駆動配線１３の電位が降下する。
【００３８】
しかしながら、強誘電体メモリ１０１においては、配線１０２を介してＩ／Ｏパッド１５から駆動電位Ｖｉｎｔ０を取り出すことはできるものの、内部電圧比較回路１４及び電圧モニター用配線Ｌ１〜Ｌ４（図１参照）は設けられていないため、各位置Ｐ１〜Ｐ４における駆動配線１３の電位Ｖｉｎｔ１〜Ｖｉｎｔ４を直接評価することはできない。そこで、間接的な方法により、内部電圧の位置依存性を評価することになる。
【００３９】
以下、本比較例における強誘電体メモリの評価・解析方法について説明する。
図６は、本比較例に係る半導体記憶装置の評価・解析方法を例示するフローチャート図である。
先ず、図６のステップＳ１１に示すように、電圧発生回路１２が生成する駆動電位Ｖｉｎｔ０を測定する。このステップは、電位を測定するだけであるから、テスト時間は短い。
【００４０】
次に、ステップＳ１２に示すように、全てのメモリセルを対象として種々の条件により強誘電体メモリ１０１を駆動させて、強誘電体メモリ１の動作特性を評価する。このステップは、全てのメモリセルにアクセスするため、テスト時間が長い。
【００４１】
次に、ステップＳ１３に示すように、ステップＳ１２によって得られた強誘電体メモリ１０１の動作特性が、チップ内の位置に依存する内部電圧の変動によるものか否かを解析し、必要に応じて追加評価を行う。例えば、全てのメモリセルを動作させ、干渉させたシミュレーションを行う。このステップも、全てのメモリセルにアクセスし、また、種々の状態をシミュレーションするため、テスト数が多く、テスト時間が長い。また、追加評価を行うと、テスト時間はさらに長くなる。
【００４２】
次に、ステップＳ１４に示すように、ステップＳ１１〜Ｓ１３の結果に基づいて、製品としての強誘電体メモリ１０１から不良品を選別するためのテスト条件を決定する。しかしながら、本比較例においては、チップ内の内部電圧の位置依存性を直接評価することはできないため、強誘電体メモリ１０１における弱点となり得る部分を正確に抽出することは困難であり、弱点部分を確実に評価できるようなテスト条件を設定することは困難である。
【００４３】
このように、本比較例においては、チップ内の内部電圧の位置依存性を直接評価することができないため、強誘電体メモリの動作特性と内部電圧の位置依存性との関係を間接的な方法によって推測する必要があり、製品のテスト条件を決定するための予備テスト（ステップＳ１１〜Ｓ１３）に多大な時間と労力を要する。また、このようにして取得した評価結果も間接的なものであるため、強誘電体メモリの弱点となり得る部分を正確に抽出することは困難である。従って、ステップＳ１４において決定したテスト条件が、本当に弱点部分を確実に検査しているのかどうか確信がもてない場合が多い。このため、どうしてもテスト条件が膨大になってしまう。
【００４４】
次に、本発明の第２の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置の内部電圧比較回路を例示する回路図である。
図７に示すように、本実施形態に係る強誘電体メモリは、前述の第１の実施形態に係る強誘電体メモリ１（図１〜図３参照）と比較して、内部電圧比較回路１４において、抵抗Ｒ１３及びＲ１４の代わりに電位選択回路３１が設けられている点が異なっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４５】
電位選択回路３１は、接続点Ｎ１、接地電位ＧＮＤ及びオペアンプＯＰの正極の入力端子に接続されている。すなわち、電位選択回路３１においては、接続点Ｎ１と接地電位ＧＮＤとの間に抵抗Ｒ２１〜Ｒ２６が直列に接続されている。そして、接続点Ｎ１とオペアンプＯＰの正極の入力端子に接続された接続点Ｎ４との間には、スイッチ素子ＳＷ２０が接続されている。また、抵抗Ｒ２１と抵抗Ｒ２２との間の接続点Ｎ２１、抵抗Ｒ２２と抵抗Ｒ２３との間の接続点Ｎ２２、抵抗Ｒ２３と抵抗Ｒ２４との間の接続点Ｎ２３、抵抗Ｒ２４と抵抗Ｒ２５との間の接続点Ｎ２４、抵抗Ｒ２５と抵抗Ｒ２６との間の接続点Ｎ２５のそれぞれと、接続点Ｎ４との間には、それぞれスイッチ素子ＳＷ２１〜ＳＷ２５が接続されている。更に、抵抗Ｒ２６と接地電位ＧＮＤとの間の接続点Ｎ２６と接続点Ｎ４との間には、スイッチ素子ＳＷ２６が接続されている。スイッチ素子ＳＷ２０〜ＳＷ２６は例えばＭＯＳＦＥＴである。
【００４６】
次に、本実施形態の動作及び効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、オペアンプＯＰの負極の入力端子に入力される電位Ｖ０Ｃは、駆動電位Ｖｉｎｔ０が抵抗Ｒ１及び抵抗Ｒ２によって抵抗分割された固定値である。すなわち、上記数式２に示す値となる。
【００４７】
一方、オペアンプＯＰの正極の入力端子に入力される電位ＶｘＣも、第１の実施形態と同様に、電位Ｖｉｎｔ１〜Ｖｉｎｔ４から選択された１つの電位が抵抗分割された電位であるが、本実施形態においては、抵抗分割の分割比を制御することができる。
【００４８】
すなわち、スイッチ素子ＳＷ２０〜ＳＷ２６のうち、１つのスイッチ素子のみをオン状態とし、他のスイッチ素子をオフ状態とすることにより、抵抗分割の分割比を選択することができ、接続点Ｎ１に印加された電位が同じでも、電位ＶｘＣの値を変えることができる。例えば、スイッチ素子ＳＷ１をオン状態として、スイッチ素子ＳＷ２、ＳＷ３、ＳＷ４をオフ状態とすると、接続点Ｎ１の電位は電位Ｖｉｎｔ１となる。この状態で、スイッチ素子ＳＷ２３のみをオン状態とし、残りのスイッチ素子をオフ状態とすることにより、電位ＶｘＣは下記数式３及び下記数式４により表される値となる。
【００４９】
【数３】
2010027186.tif 000005
【００５０】
【数４】
2010027186.tif 000006
【００５１】
また、スイッチ素子ＳＷ２２のみをオン状態とし、他のスイッチ素子をオフ状態とすると、電位ＶｘＣは下記数式５により表される値となる。
【００５２】
【数５】
2010027186.tif 000007
【００５３】
そして、オペアンプＯＰの出力信号は、ＶｘＣ＞Ｖ０Ｃであれば「Ｈ」となり、Ｖ０Ｃ＞ＶｘＣであれば「Ｌ」となるため、スイッチ素子ＳＷ２０〜ＳＷ２６のどれか１つをオン状態とすることで、ＶｘＣを変化させたときに、どのスイッチ素子をオン状態としたときにオペアンプＯＰの出力結果が切り替わるかによって、測定対象となる電位（例えば、電位Ｖｉｎｔ１）の範囲を特定することができる。
【００５４】
例えば、上述の例において、スイッチ素子ＳＷ２３をオン状態としたときのオペアンプＯＰの出力信号が「Ｌ」であり、スイッチ素子ＳＷ２２をオン状態としたときのオペアンプＯＰの出力信号が「Ｈ」であれば、電位Ｖｉｎｔ１は下記数式６によって表される範囲にあることがわかる。
【００５５】
【数６】
2010027186.tif 000008
【００５６】
本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５７】
次に、本発明の第３の実施形態について説明する。
図８は、本実施形態に係る半導体記憶装置の内部電圧比較回路を例示する回路図である。
図８に示すように、本実施形態に係る強誘電体メモリは、前述の第１の実施形態に係る強誘電体メモリ１（図１〜図３参照）と比較して、内部電圧比較回路１４において、抵抗Ｒ１１及びＲ１２の代わりに電位選択回路３２が設けられている点が異なっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５８】
電位選択回路３２は、内部電圧比較回路１４の入力端子Ｔ０、接地電位ＧＮＤ及びオペアンプＯＰの負極の入力端子に接続されている。すなわち、電位選択回路３２においては、入力端子Ｔ０と接地電位ＧＮＤとの間に抵抗Ｒ３１〜Ｒ３６が直列に接続されている。そして、入力端子Ｔ０とオペアンプＯＰの負極の入力端子に接続された接続点Ｎ５との間には、スイッチ素子ＳＷ３０が接続されている。また、抵抗Ｒ３１と抵抗Ｒ３２との間の接続点Ｎ３１、抵抗Ｒ３２と抵抗Ｒ３３との間の接続点Ｎ３２、抵抗Ｒ３３と抵抗Ｒ３４との間の接続点Ｎ３３、抵抗Ｒ３４と抵抗Ｒ３５との間の接続点Ｎ３４、抵抗Ｒ３５と抵抗Ｒ３６との間の接続点Ｎ３５のそれぞれと、接続点Ｎ５との間には、それぞれスイッチ素子ＳＷ３１〜ＳＷ３５が接続されている。更に、抵抗Ｒ３６と接地電位ＧＮＤとの間の接続点Ｎ３６と接続点Ｎ５との間には、スイッチ素子ＳＷ３６が接続されている。スイッチ素子ＳＷ３０〜ＳＷ３６は例えばＭＯＳＦＥＴである。
【００５９】
次に、本実施形態の動作及び効果について説明する。
本実施形態においては、電位選択回路３２を設けることにより、駆動電位Ｖｉｎｔ０を電位Ｖ０Ｃに変換する際の抵抗分割比を可変としている。一方、電位Ｖｉｎｔ１〜Ｖｉｎｔ４から選択された１つの電位を電位ＶｘＣに変換する際の抵抗分割比は固定値である。
【００６０】
すなわち、スイッチ素子ＳＷ３０〜ＳＷ３６のうち、１つのスイッチ素子のみをオン状態とし、他のスイッチ素子をオフ状態とすることにより、抵抗分割の分割比を選択することができ、電位Ｖ０Ｃの値を変えることができる。例えば、スイッチ素子ＳＷ３３のみをオン状態とし、残りのスイッチ素子をオフ状態とすることにより、電位Ｖ０Ｃは下記数式７及び下記数式８により表される値となる。
【００６１】
【数７】
2010027186.tif 000009
【００６２】
【数８】
2010027186.tif 000010
【００６３】
また、スイッチ素子ＳＷ３２のみをオン状態とし、他のスイッチ素子をオフ状態とすると、電位Ｖ０Ｃは下記数式９により表される値となる。
【００６４】
【数９】
2010027186.tif 000011
【００６５】
このように、スイッチ素子ＳＷ３０〜ＳＷ３６のどれか１つをオン状態とすることで、Ｖ０Ｃを変化させたときに、どのスイッチ素子をオン状態としたときにオペアンプＯＰの出力結果が切り替わるかによって、測定対象となる電位（例えば、電位Ｖｉｎｔ１）の範囲を特定することができる。
【００６６】
例えば、評価対象として電位Ｖｉｎｔ１を選択した場合において、スイッチ素子ＳＷ３３をオン状態としたときにオペアンプＯＰの出力信号が「Ｈ」であり、スイッチ素子ＳＷ３２をオン状態としたときにオペアンプＯＰの出力信号が「Ｌ」であれば、電位Ｖｉｎｔ１は下記数式１０によって表される範囲にあることがわかる。
【００６７】
【数１０】
2010027186.tif 000012
【００６８】
本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００６９】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。また、前述の各実施形態においては、半導体記憶装置は強磁性体メモリである例を示したが、本発明はこれに限定されず、基板上に複数のメモリセルが設けられた半導体記憶装置であれば、好適に適用可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係る半導体記憶装置を例示する模式的平面図である。
【図２】第１の実施形態に係る半導体記憶装置のメモリセルを例示する回路図である。
【図３】第１の実施形態に係る半導体記憶装置の内部電圧比較回路を例示する回路図である。
【図４】第１の実施形態に係る半導体記憶装置の評価・解析方法を例示するフローチャート図である。
【図５】比較例に係る半導体記憶装置を例示する模式的平面図である。
【図６】比較例に係る半導体記憶装置の評価・解析方法を例示するフローチャート図である。
【図７】本発明の第２の実施形態に係る半導体記憶装置の内部電圧比較回路を例示する回路図である。
【図８】本発明の第３の実施形態に係る半導体記憶装置の内部電圧比較回路を例示する回路図である。
【符号の説明】
【００７１】
１、１０１  強誘電体メモリ、１０  基板、１１  電源パッド、１２  電圧発生回路、１３  駆動配線、１４  内部電圧比較回路、１５  Ｉ／Ｏパッド、１６  配線選択回路、２１  メモリセル、２２  トランジスタ、２３  強誘電体キャパシタ、３１、３２  電位選択回路、１０２  配線、ＢＬ  ビット線、ＧＮＤ  接地電位、Ｌ０〜Ｌ５  電圧モニター用配線、Ｎ１〜Ｎ５、Ｎ２１〜Ｎ２６、Ｎ３１〜Ｎ３６  接続点、ＯＰ  オペアンプ、Ｐ１〜Ｐ４  位置、ＰＬ  プレート線、Ｒ１〜Ｒ５  配線抵抗、Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２６、Ｒ３０〜Ｒ３６  抵抗、ＳＷ１〜ＳＷ４、ＳＷ２０〜ＳＷ２６、ＳＷ３０〜ＳＷ３６  スイッチ素子、Ｔ０〜Ｔ４  入力端子、Ｔｏｕｔ  出力端子、Ｖｄｄ  電源電位、Ｖｉｎｔ０  駆動電位、Ｖｉｎｔ１〜Ｖｉｎｔ４、Ｖ０Ｃ、ＶｘＣ  電位、ＷＬ  ワード線
【図１】
2010027186.tif 000013
【図２】
2010027186.tif 000014
【図３】
2010027186.tif 000015
【図４】
2010027186.tif 000016
【図５】
2010027186.tif 000017
【図６】
2010027186.tif 000018
【図７】
2010027186.tif 000019
【図８】
2010027186.tif 000020