(57)【要約】      （修正有）【課題】利得低下がなく入力端を基準電圧に保ってメモリセルからデータを読み出すことを、電源電圧がより低い又は入力端の基準電圧がより高い条件でも実現する。【解決手段】センスアンプ回路60を、ソースＳが電源に接続されゲートに電圧ＶＢＩＡＳＰが供給され線形領域で動作するPMOSTr52と、ＳがPMOSTr52のドレインＤに接続されＧに電圧ＶＢＩＡＳＰ２が供給されＤが出力端OUTBに接続され飽和領域で動作するPMOSTr54と、ＳがPMOSTr54のＤに接続されＤが接地されＧに電圧ＶＢＩＡＳＮが供給され飽和領域で動作するNMOSTr56と、ＳがPMOSTr52のＤに接続され、メモリセルが接続される入力端BLにＤが接続されたPMOSTr62と、入力端BLの基準電圧ＶＢＬＲＥＦが入力されPMOSTr62のＤが基準電圧ＶＢＬＲＥＦに保たれるようにPMOSTr62に接続されたオペアンプ64で構成する。【選択図】図５
2010027146.tif 000002
【特許請求の範囲】
【請求項１】
ソースが電源に接続され、データ読出対象のメモリセルが接続される入力端にドレインが接続され、ゲートに第１バイアス電圧が供給され、飽和領域で動作するように構成された第１ＰＭＯＳトランジスタと、
ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ドレインが出力端に接続され、ゲートに第２バイアス電圧が供給される第２ＰＭＯＳトランジスタと、
ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートに第３バイアス電圧が供給される第１ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタを飽和領域で動作させ、かつ前記第１ＰＭＯＳトランジスタのドレインと前記第２ＰＭＯＳトランジスタのソースとの接続点が前記入力端の基準電圧に保たれるように調整された第２バイアス電圧を第２ＰＭＯＳトランジスタのゲートに供給するバイアス電圧供給部と、
を含むデータ読出回路。
【請求項２】
前記バイアス電圧供給部は、前記入力端の基準電圧ＶＢＬＲＥＦがソースに供給され、ゲートが前記第２ＰＭＯＳトランジスタのゲートに接続されると共にドレインと短絡された第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインに接続された定電流源と、を備え、前記第２ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタに電流ミラーが成り立ち、前記第１ＰＭＯＳトランジスタの閾値電圧をＶＴＰ、前記第１バイアス電圧をＶＢＩＡＳＰとしたときに、
ＶＢＬＲＥＦ＜ＶＢＩＡＳＰ＋|ＶＴＰ|
が成り立つ第２バイアス電圧を前記第２ＰＭＯＳトランジスタのゲートに供給するように構成されている請求項１記載のデータ読出回路。
【請求項３】
ソースが電源に接続され、ゲートに第１バイアス電圧が供給され、線形領域で動作するように構成された第１ＰＭＯＳトランジスタと、
ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ゲートに第２バイアス電圧が供給され、ドレインが出力端に接続され、飽和領域で動作するように構成された第２ＰＭＯＳトランジスタと、
ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートに第３バイアス電圧が供給され、飽和領域で動作するように構成された第１ＮＭＯＳトランジスタと、
ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、データ読出対象のメモリセルが接続される入力端にドレインが接続された第４ＰＭＯＳトランジスタと、
前記入力端の基準電圧が入力され、前記第４ＰＭＯＳトランジスタのドレインが前記入力端の基準電圧に保たれるように前記第４ＰＭＯＳトランジスタに接続された差動増幅部と、
を含むデータ読出回路。
【請求項４】
ソースが電源に接続され、ゲートに第１バイアス電圧が供給され、線形領域で動作するように構成された第１ＰＭＯＳトランジスタと、
ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ゲートに第２バイアス電圧が供給され、ドレインが出力端に接続され、飽和領域で動作するように構成された第２ＰＭＯＳトランジスタと、
ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートに第３バイアス電圧が供給され、飽和領域で動作するように構成された第１ＮＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのドレインに接続され、データ読出対象のメモリセルが接続される入力端にソースが接続された第２ＮＭＯＳトランジスタと、
前記入力端の基準電圧が入力され、前記第２ＮＭＯＳトランジスタのソースが前記入力端の基準電圧に保たれるように前記第２ＮＭＯＳトランジスタに接続された差動増幅部と、
を含むデータ読出回路。
【請求項５】
第１ＰＭＯＳトランジスタの閾値電圧をＶＴＰ、前記第１バイアス電圧をＶＢＩＡＳＰ、前記第１ＰＭＯＳトランジスタのドレインと前記第２ＰＭＯＳトランジスタのソースが接続されたノードBLAの電圧をＶＢＬＡとしたときに、
ＶＢＬＡ＞ＶＢＩＡＳＰ＋|ＶＴＰ|
が成り立つ前記第１バイアス電圧が前記第１ＰＭＯＳトランジスタに供給される請求項３又は請求項４記載のデータ読出回路。
【請求項６】
前記第１ＰＭＯＳトランジスタのゲートが前記出力端に接続されている請求項３〜請求項５の何れか１項記載のデータ読出回路。
【請求項７】
前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートが前記出力端に接続されている請求項３〜請求項５の何れか１項記載のデータ読出回路。
【請求項８】
データを保持可能なメモリセルが複数設けられたメモリセルアレイと、
第１入力端に入力された第１電圧と第２入力端に入力された第２電圧を比較し、比較結果を出力する比較回路と、
請求項１〜請求項６の何れか１項記載のデータ読出回路から成り、前記入力端がデータ読出対象のメモリセルに接続され、前記出力端が前記比較回路の前記第１入力端に接続されたデータ読出部と、
請求項１〜請求項６の何れか１項記載のデータ読出回路から成り、前記出力端が前記比較回路の前記第２入力端に接続された参照電圧供給部と、
を備えた半導体記憶装置。
【請求項９】
データを保持可能なメモリセルが複数設けられたメモリセルアレイと、
第１入力端に入力された第１電圧と第２入力端に入力された第２電圧を比較し、比較結果を出力する比較回路と、
請求項３〜請求項６の何れか１項記載のデータ読出回路から成り、前記入力端がデータ読出対象のメモリセルに接続され、前記出力端が前記比較回路の前記第１入力端に接続されたデータ読出部と、
請求項７記載のデータ読出回路から成り、前記出力端が前記比較回路の前記第２入力端及び前記データ読出回路の前記第２ＰＭＯＳトランジスタのゲートに各々接続された参照電圧供給部と、
を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ読出回路及び半導体記憶装置に係り、特に、データ読出対象のメモリセルからデータを読み出すデータ読出回路、及び、該データ読出回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ等の半導体メモリセルからのデータの読み出しに関し、特許文献１には、半導体メモリセルに接続されたデータ線に定電圧を印加すると共に、前記データ線を定電圧に維持するのに要する電流を検出する機能を備えたセンスアンプ回路（電流ソース型のセンスアンプ回路）が開示されている。例として図１５(Ａ)に示すように、特許文献１に開示されているセンスアンプ回路２００は、ソースが電源Ｖccに接続されゲートにはバイアス電圧入力端を介してバイアス電圧ＶＢＩＡＳＰが供給されドレインが出力端OUTBに接続されたＰＭＯＳトランジスタ２０２と、ドレインがＰＭＯＳトランジスタ２０２のドレインに接続されソースが入力端BLに接続されたＮＭＯＳトランジスタ２０４と、反転入力端がＮＭＯＳトランジスタ２０４のドレインに接続され非反転入力端には基準電圧入力端を介して基準電圧ＶＢＬＲＥＦが供給され出力端がＮＭＯＳトランジスタ２０４のゲートに接続されたオペアンプ２０６と、から構成されている。
【０００３】
なお、センスアンプ回路２００と同様の機能は、図１５(Ｂ)に示すように、ソースが電源Ｖccに接続されゲートにはバイアス電圧入力端を介してバイアス電圧ＶＢＩＡＳＰが供給されドレインが出力端OUTBに接続されたＰＭＯＳトランジスタ２１２と、ソースがＰＭＯＳトランジスタ２１２のドレインに接続されドレインが入力端BLに接続されたＰＭＯＳトランジスタ２１４と、非反転入力端がＰＭＯＳトランジスタ２１４のドレインに接続され反転入力端には基準電圧入力端を介して基準電圧ＶＢＬＲＥＦが供給され出力端がＰＭＯＳトランジスタ２１４のゲートに接続されたオペアンプ２１６と、から成るセンスアンプ回路２１０によっても実現できる。
【０００４】
センスアンプ回路２００は図１６に示すアンプブロック回路２２０における読出用センスアンプ回路READAMPn(n＝0,1,…)や参照用センスアンプ回路REFAMPとして各々用いられることで、半導体メモリセルからデータを読出可能に半導体メモリセルと接続される。すなわち、個々のセンスアンプ回路２００にはバイアス電圧入力端に接続されたバイアス電圧供給線を介してバイアス電圧ＶＢＩＡＳＰが各々供給されると共に、基準電圧入力端に接続された基準電圧供給線を介して基準電圧ＶＢＬＲＥＦが各々供給される。また、読出用センスアンプ回路READAMPnを構成するセンスアンプ回路２００は、入力端BLがビット線(データ線)BLnを介して半導体メモリセルのドレイン端子に接続されており、出力端OUTBがオペアンプ２２２nの反転入力端に接続されている。また、参照用センスアンプ回路REFAMPを構成するセンスアンプ回路２００は、入力端BLに基準流出電流ＩＢＬＲが流れ、出力端OUTBが各オペアンプ２２２nの非反転入力端に各々接続されている。なお、センスアンプ回路２００に代えて、読出用センスアンプ回路READAMPnや参照用センスアンプ回路REFAMPをセンスアンプ回路２１０で構成することも可能である。
【０００５】
半導体メモリセルからデータを読み出す場合、半導体メモリセルのドレイン端子を一定電圧に保つことが一般的である。センスアンプ回路２００,２１０では、オペアンプ２０６,２１６が差動増幅回路として動作することで、入力端BLに接続されたビット線BLnの電圧がオペアンプ２０６,２１６に供給されている基準電圧ＶＢＬＲＥＦに保たれ、ビット線BLnに接続された半導体メモリセルのドレイン端子も基準電圧ＶＢＬＲＥＦに準ずる電圧に保たれる。また、半導体メモリセルからのデータ読出時には入力端BLからビット線BLnへ電流が流出し、この電流流出に伴って出力端OUTBからの出力電圧が低下するが、出力電圧の低下量はビット線BLnへの流出電流ＩＢＬの大きさに応じて変化し、流出電流ＩＢＬの大きさは、例として図１７(Ａ)にも示すように、読出対象の半導体メモリセルに保持されているデータ(読出対象データ)が"0"か"1"かに応じて相違する。
【０００６】
アンプブロック回路２２０の参照用センスアンプ回路REFAMPは、読出対象データが"0"の場合と"1"の場合の流出電流ＩＢＬの大きさ（出力電圧の低下量）を識別するために設けられており、例として図１７(Ｂ)にも示すように、出力端OUTBからの出力電圧（各オペアンプ２２２nに入力される基準電圧ＶＲＥＦ）が、読出対象データが"0"の場合の低下後の出力電圧と"1"の場合の低下後の出力電圧の中間に相当する大きさとなるように構成されている。なお、図１７(Ｂ)では出力端OUTBの電圧を"OUTB"と表記して示すと共に、ビット線の電圧を"BL"と表記して示しているが、ビット線の電圧は読出対象データが"0"の場合と"1"の場合とで殆ど差が生じないため、読出対象データが"0"の場合と"1"の場合を重ねて示している。
【０００７】
上記のように、基準電圧ＶＲＥＦを前記中間に相当する大きさとすることは、例えば参照用センスアンプ回路REFAMPの入力端BLを流れる基準流出電流ＩＢＬＲを、読出対象データが"1"の場合の流出電流ＩＢＬと読出対象データが"0"の場合の流出電流ＩＢＬの中間に相当する大きさとすることで実現できる。これにより、差動増幅器として動作する各オペアンプ２２２nからの出力に基づいて、読出対象データが"0"か"1"かを判別することができる。
【特許文献１】特許第２５１３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、センスアンプ回路２００,２１０では、前述のようにビット線BLへの流出電流ＩＢＬが大きくなるに従って出力端OUTBからの出力電圧が大きく低下するので、出力電圧の電圧利得を大きくするためにセンスアンプ回路２００のＰＭＯＳトランジスタ２０２やＮＭＯＳトランジスタ２０４、センスアンプ回路２１０のＰＭＯＳトランジスタ２１２,２１４は飽和領域を動作領域に含むことが望ましい。
【０００９】
ここで、センスアンプ回路２００において、ＰＭＯＳトランジスタ２０２のソース−ドレイン間電圧をＶＳＤＰ、ＰＭＯＳトランジスタ２０２の閾値電圧をＶＴＰ、ＮＭＯＳトランジスタ２０４のドレイン−ソース間電圧をＶＤＳＮ、ＮＭＯＳトランジスタ２０４のゲート−ソース間電圧ＶＧＳＮ、ＮＭＯＳトランジスタ２０４の閾値電圧をＶＴＮとすると、センスアンプ回路２００のＰＭＯＳトランジスタ２０２及びＮＭＯＳトランジスタ２０４を飽和領域で動作させることは、ＰＭＯＳトランジスタ２０２については次の(１)式を満足し、ＮＭＯＳトランジスタ２０４については次の(２)式を満足するように動作させることで実現できる。
ＶＳＤＰ＞Ｖcc−ＶＢＩＡＳＰ−|ＶＴＰ|  …(１)
ＶＤＳＮ＞ＶＧＳＮ−ＶＴＮ  …(２)
上記の(１),(２)式より、
ＶＳＤＰ＋ＶＤＳＮ＞Ｖcc−ＶＢＩＡＳＰ−|ＶＴＰ|＋ＶＧＳＮ−ＶＴＮ  …(３)
上記の(３)式が得られる。また、ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０４は電源Ｖccと入力端BL(ビット線BLn)の間に直列に接続されており、ビット線BLnの電圧は基準電圧ＶＢＬＲＥＦに保たれていることから、
Ｖcc−ＶＢＬＲＥＦ＝ＶＳＤＰ＋ＶＤＳＮ  …(４)
上記の(４)式が成り立つ。(３),(４)式より、
ＶＢＬＲＥＦ＜ＶＢＩＡＳＰ＋|ＶＴＰ|−ＶＧＳＮ＋ＶＴＮ  …(５)
である。従って、センスアンプ回路２００では(５)式を満足すればＰＭＯＳトランジスタ２０２及びＮＭＯＳトランジスタ２０４を飽和領域で動作させることができ、これは通常、バイアス電圧ＶＢＩＡＳＰなどを調整することで実現できるが、電源Ｖccが比較的低い電圧であったり基準電圧ＶＢＬＲＥＦが比較的高い電圧である場合は(５)式を満たすことが困難となる。その結果、ＰＭＯＳトランジスタ２０２やＮＭＯＳトランジスタ２０４が飽和領域で動作できず利得が低下したり、ビット線の電圧を基準電圧ＶＢＬＲＥＦに保てない等、致命的な不具合が生じる。
【００１０】
また、センスアンプ回路２１０において、ＰＭＯＳトランジスタ２１２のソース−ドレイン間電圧をＶＳＤＰ1、ＰＭＯＳトランジスタ２１２のソース−ゲート間電圧をＶＳＧＰ1、ＰＭＯＳトランジスタ２１４のソース−ドレイン間電圧をＶＳＤＰ2、ＰＭＯＳトランジスタ２１４のソース−ゲート間電圧をＶＳＧＰ2とすると、センスアンプ回路２１０のＰＭＯＳトランジスタ２１２,２１４を飽和領域で動作させることは、ＰＭＯＳトランジスタ２１２については次の(６)式を満足し、ＰＭＯＳトランジスタ２１４については次の(７)式を満足するように動作させることで実現できる。
ＶＳＤＰ1＞Ｖcc−ＶＢＩＡＳＰ−|ＶＴＰ|  …(６)
ＶＳＤＰ2＞ＶＳＧＰ2−|ＶＴＰ|  …(７)
上記の(６),(７)式より、
ＶＳＤＰ1＋ＶＳＤＰ2＞Ｖcc−ＶＢＩＡＳＰ−|ＶＴＰ|＋ＶＳＧＰ2−|ＶＴＰ|  …(８)
上記の(８)式が得られる。また、ＰＭＯＳトランジスタ２１２,２１４は電源Ｖccと入力端BL(ビット線BLn)の間に直列に接続されており、ビット線BLnの電圧は基準電圧ＶＢＬＲＥＦに保たれていることから、
Ｖcc−ＶＢＬＲＥＦ＝ＶＳＤＰ1＋ＶＳＤＰ2  …(９)
上記の(９)式が成り立つ。(８),(９)式より、
ＶＢＬＲＥＦ＜ＶＢＩＡＳＰ＋２|ＶＴＰ|−ＶＳＧＰ2  …(10)
である。従って、センスアンプ回路２１０では(10)式を満足すればＰＭＯＳトランジスタ２１２,２１４を飽和領域で動作させることができ、これは通常、バイアス電圧ＶＢＩＡＳＰなどを調整することで実現できるが、センスアンプ回路２００と同様、電源Ｖccが比較的低い電圧であったり基準電圧ＶＢＬＲＥＦが比較的高い電圧である場合は(10)式を満たすことが困難となる。その結果、ＰＭＯＳトランジスタ２１２,２１４が飽和領域で動作できず利得が低下したり、ビット線BLの電圧を基準電圧ＶＢＬＲＥＦに保てない等、致命的な不具合が生じる。
【００１１】
本発明は上記事実を考慮して成されたもので、利得が低下することなく入力端の電圧を基準電圧に保ってメモリセルからデータを読み出すことを、電源電圧がより低い、或いは入力端の基準電圧がより高い条件でも実現できるデータ読出回路及び半導体記憶装置を得ることが目的である。
【課題を解決するための手段】
【００１２】
上記目的を達成するために請求項１記載の発明に係るデータ読出回路は、ソースが電源に接続され、データ読出対象のメモリセルが接続される入力端にドレインが接続され、ゲートに第１バイアス電圧が供給され、飽和領域で動作するように構成された第１ＰＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ドレインが出力端に接続され、ゲートに第２バイアス電圧が供給される第２ＰＭＯＳトランジスタと、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートに第３バイアス電圧が供給される第１ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタを飽和領域で動作させ、かつ前記第１ＰＭＯＳトランジスタのドレインと前記第２ＰＭＯＳトランジスタのソースとの接続点が前記入力端の基準電圧に保たれるように調整された第２バイアス電圧を第２ＰＭＯＳトランジスタのゲートに供給するバイアス電圧供給部と、を含んで構成されている。
【００１３】
請求項２記載の発明は、請求項１記載の発明において、前記バイアス電圧供給部は、前記入力端の基準電圧ＶＢＬＲＥＦがソースに供給され、ゲートが前記第２ＰＭＯＳトランジスタのゲートに接続されると共にドレインと短絡された第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインに接続された定電流源と、を備え、前記第２ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタに電流ミラーが成り立ち、前記第１ＰＭＯＳトランジスタの閾値電圧をＶＴＰ、前記第１バイアス電圧をＶＢＩＡＳＰとしたときに、
ＶＢＬＲＥＦ＜ＶＢＩＡＳＰ＋|ＶＴＰ|
が成り立つ第２バイアス電圧を前記第２ＰＭＯＳトランジスタのゲートに供給するように構成されている。
【００１４】
請求項３記載の発明に係るデータ読出回路は、ソースが電源に接続され、ゲートに第１バイアス電圧が供給され、線形領域で動作するように構成された第１ＰＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ゲートに第２バイアス電圧が供給され、ドレインが出力端に接続され、飽和領域で動作するように構成された第２ＰＭＯＳトランジスタと、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートに第３バイアス電圧が供給され、飽和領域で動作するように構成された第１ＮＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、データ読出対象のメモリセルが接続される入力端にドレインが接続された第４ＰＭＯＳトランジスタと、前記入力端の基準電圧が入力され、前記第４ＰＭＯＳトランジスタのドレインが前記入力端の基準電圧に保たれるように前記第４ＰＭＯＳトランジスタに接続された差動増幅部と、を含んで構成されている。
【００１５】
請求項４記載の発明に係るデータ読出回路は、ソースが電源に接続され、ゲートに第１バイアス電圧が供給され、線形領域で動作するように構成された第１ＰＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ゲートに第２バイアス電圧が供給され、ドレインが出力端に接続され、飽和領域で動作するように構成された第２ＰＭＯＳトランジスタと、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートに第３バイアス電圧が供給され、飽和領域で動作するように構成された第１ＮＭＯＳトランジスタと、ドレインが前記第１ＰＭＯＳトランジスタのドレインに接続され、データ読出対象のメモリセルが接続される入力端にソースが接続された第２ＮＭＯＳトランジスタと、前記入力端の基準電圧が入力され、前記第２ＮＭＯＳトランジスタのソースが前記入力端の基準電圧に保たれるように前記第２ＮＭＯＳトランジスタに接続された差動増幅部と、を含んで構成されている。
【００１６】
請求項５記載の発明は、請求項３又は請求項４記載の発明において、第１ＰＭＯＳトランジスタの閾値電圧をＶＴＰ、前記第１バイアス電圧をＶＢＩＡＳＰ、前記第１ＰＭＯＳトランジスタのドレインと前記第２ＰＭＯＳトランジスタのソースが接続されたノードBLAの電圧をＶＢＬＡとしたときに、
ＶＢＬＡ＞ＶＢＩＡＳＰ＋|ＶＴＰ|
が成り立つ前記第１バイアス電圧が前記第１ＰＭＯＳトランジスタに供給される。
【００１７】
請求項６記載の発明は、請求項３〜請求項５の何れかに記載の発明において、前記第１ＰＭＯＳトランジスタのゲートが前記出力端に接続されている。
【００１８】
請求項７記載の発明は、請求項３〜請求項５の何れかに記載の発明において、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートが前記出力端に接続されている。
【００１９】
請求項８記載の発明に係る半導体記憶装置は、データを保持可能なメモリセルが複数設けられたメモリセルアレイと、第１入力端に入力された第１電圧と第２入力端に入力された第２電圧を比較し、比較結果を出力する比較回路と、請求項１〜請求項６の何れか１項記載のデータ読出回路から成り、前記入力端がデータ読出対象のメモリセルに接続され、前記出力端が前記比較回路の前記第１入力端に接続されたデータ読出部と、請求項１〜請求項６の何れか１項記載のデータ読出回路から成り、前記出力端が前記比較回路の前記第２入力端に接続された参照電圧供給部と、を備えている。
【００２０】
請求項９記載の発明に係る半導体記憶装置は、データを保持可能なメモリセルが複数設けられたメモリセルアレイと、第１入力端に入力された第１電圧と第２入力端に入力された第２電圧を比較し、比較結果を出力する比較回路と、請求項３〜請求項６の何れか１項記載のデータ読出回路から成り、前記入力端がデータ読出対象のメモリセルに接続され、前記出力端が前記比較回路の前記第１入力端に接続されたデータ読出部と、請求項７記載のデータ読出回路から成り、前記出力端が前記比較回路の前記第２入力端及び前記データ読出回路の前記第２ＰＭＯＳトランジスタのゲートに各々接続された参照電圧供給部と、を備えている。
【発明の効果】
【００２１】
本発明は、利得が低下することなく入力端の電圧を基準電圧に保ってメモリセルからデータを読み出すことを、電源電圧がより低い、或いは入力端の基準電圧がより高い条件でも実現できる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
【００２３】
〔第１実施形態〕
図３には本実施形態に係るＭＯＳ型半導体記憶装置１０が示されている。ＭＯＳ型半導体記憶装置１０は、多数個のメモリセル１４がマトリクス状に配列されると共に、メモリセル１４の行方向に沿って延びるワード線１６が複数本配設され、更にメモリセル１４の列方向に沿って延びるビット線１８及びソース線２０も各々複数本配設された構成のメモリセルアレイ１２を備えている。
【００２４】
図３では、一部のメモリセル１４についてのみドレインを"Ｄ"、ソースを"Ｓ"、ゲートを"Ｇ"と表記して示すが、この表記からも明らかなように、個々のメモリセル１４は、行方向に沿って隣合う一対のメモリセル１４のうちの一方のメモリセル１４とドレイン同士が接続されていると共に、前記一対のメモリセル１４のうちの他方のメモリセル１４とソース同士が接続されている。隣合うメモリセル１４のドレイン同士を接続するノードには複数本のビット線１８のうちの何れかが各々接続されており、隣合うメモリセル１４のソース同士を接続するノードには複数本のソース線２０のうちの何れかが各々接続されている。また図３に示すように、行方向に沿って並ぶ複数のメモリセル１４のゲートが複数本のワード線１６のうちの同一のワード線１６に接続されるように、個々のメモリセル１４のゲートがワード線１６に各々接続されている。
【００２５】
メモリセルアレイ１２に配設された複数本のワード線１６はロウデコーダ２２に各々接続されている。ロウデコーダ２２にはメモリセルアレイ１２からのデータ読出時にデータ読出対象のメモリセル１４の行アドレスが外部から入力され、ロウデコーダ２２は、複数本のワード線１６のうち入力された行アドレスに対応する単一のワード線１６に選択電圧を供給する。また、メモリセルアレイ１２に配設された複数本のソース線２０は、複数設けられたマルチプレクサ２４のうちの何れかのマルチプレクサ２４の入力端に各々接続されている。各マルチプレクサ２４は出力端が接地端子に各々接続されており、メモリセルアレイ１２からのデータ読出時に外部から入力される選択信号に従い、データ読出対象のメモリセル１４のソースに接続されたソース線２０を接地端子に接続させる。また、メモリセルアレイ１２に配設された複数本のビット線１８は複数設けられたマルチプレクサ２６のうちの何れかのマルチプレクサ２６の入力端に各々接続されている。各マルチプレクサ２６は出力端がアンプブロック回路３０のビット線接続端BLnに接続されており、メモリセルアレイ１２からのデータ読出時に外部から入力される選択信号に従い、データ読出対象のメモリセル１４のドレインに接続されたビット線１８をアンプブロック回路３０のビット線接続端BLnに接続させる。
【００２６】
詳細は後述するが、アンプブロック回路３０は、メモリセルアレイ１２からのデータ読出時に、ビット線接続端BLnに接続されたビット線１８に一定電圧を供給する。従って、メモリセルアレイ１２からのデータ読出時には、データ読出対象のメモリセル１４は、ゲートに選択電圧(例えば５Ｖ程度)が与えられ、ソースが接地電位(例えば０Ｖ)とされ、ドレインに一定電圧(例えば1.2Ｖ程度)が与えられ、これに伴ってデータ読出対象のメモリセル１４のドレイン−ソース間に電流(後述する流出電流ＩＢＬ)が流れる。
【００２７】
この電流の大きさはデータ読出対象のメモリセル１４のフローティングゲート内に過剰電子が存在しているか否かに応じて相違し、フローティングゲートに過剰電子が存在していない場合(すなわちデータ読出対象のメモリセル１４に保持されている読出対象データが"1"の場合)には、フローティングゲートに過剰電子が存在している場合(すなわちデータ読出対象のメモリセル１４に保持されている読出対象データが"0"の場合)よりも上記電流の大きさが大きくなる。このため、アンプブロック回路３０は、メモリセルアレイ１２からのデータ読出時に、ビット線接続端BLnに接続されたビット線１８を流れる電流(流出電流ＩＢＬ)の大きさに基づいて、データ読出対象のメモリセル１４に保持されている読出対象データが"0"か"1"かを判定している。
【００２８】
次にアンプブロック回路３０の説明に先立ち、アンプブロック回路３０を構成するセンスアンプ回路５０及び電圧生成回路３６を説明する。本第１実施形態に係るセンスアンプ回路５０は電流ソース型のセンスアンプ回路であり、図１(Ａ)に示すように、ソースが電源Ｖccに接続されゲートが第１バイアス電圧入力端に接続されドレインが入力端BLに接続されたＰＭＯＳトランジスタ５２を備えている。ＰＭＯＳトランジスタ５２のゲートには第１バイアス電圧入力端を介してバイアス電圧ＶＢＩＡＳＰが供給される。なお、本第１実施形態ではＰＭＯＳトランジスタ５２が飽和領域で動作するように、バイアス電圧ＶＢＩＡＳＰの大きさやＰＭＯＳトランジスタ５２の特性が調整されている。
【００２９】
また、ＰＭＯＳトランジスタ５２のドレインにはＰＭＯＳトランジスタ５４のソースが接続されており、ＰＭＯＳトランジスタ５４は、ゲートが第２バイアス電圧入力端に接続され、ドレインが出力端OUTBに接続されている。ＰＭＯＳトランジスタ５４のゲートには第２バイアス電圧入力端を介してバイアス電圧ＶＢＩＡＳＰＢＲが供給される。本第１実施形態ではＰＭＯＳトランジスタ５４が飽和領域で動作すると共に、ＰＭＯＳトランジスタ５４のソース−ドレイン間の電流ＩＳＤを規定する次の(11)式において（但し、ＶＳＧＰはＰＭＯＳトランジスタ５４のソース−ドレイン間電圧、ＶＴＰはＰＭＯＳトランジスタ５４の閾値電圧、Ｋはトランスコンダクタンス係数）、
ＩＳＤ＝Ｋ（ＶＳＧＰ−|ＶＴＰ|)２  …(11)
トランスコンダクタンス係数Ｋの値が所定値以上になるように、バイアス電圧ＶＢＩＡＳＰＢＲの大きさやＰＭＯＳトランジスタ５４の特性が調整されている。
【００３０】
また、ＰＭＯＳトランジスタ５４のドレインにはＮＭＯＳトランジスタ５６のドレインが接続されており、ＮＭＯＳトランジスタ５６は、ゲートが第３バイアス電圧入力端に接続され、ソースが接地端子に接続されている。ＮＭＯＳトランジスタ５６のゲートには第３バイアス電圧入力端を介してバイアス電圧ＶＢＩＡＳＮが供給される。本第１実施形態では、ＮＭＯＳトランジスタ５６が線形領域で動作するようにバイアス電圧ＶＢＩＡＳＮの大きさやＮＭＯＳトランジスタ５６の特性が調整されている。
【００３１】
また、図１(Ｂ)に示すように、本第１実施形態に係る電圧生成回路３６は、ドレインが基準電圧入力端に接続されたＰＭＯＳトランジスタ５８を備えており、このＰＭＯＳトランジスタ５８は、ゲートがバイアス電圧出力端に接続され、ドレインがゲートに接続されていると共に、一定電流ＩＢＩＡＳＰＢＲを発生する定電流源５９に接続されている。
【００３２】
図２に示すように、本第１実施形態に係るアンプブロック回路３０は、各々センスアンプ回路５０によって構成される単一の参照用センスアンプ回路３２及び複数の読出用センスアンプ回路３４を各々備えると共に、電圧生成回路３６も備えている。電圧生成回路３６の基準電圧入力端は基準電圧供給線３８に接続されており、図示しない外部回路から基準電圧供給線３８を介して基準電圧ＶＢＬＲＥＦが供給される。
【００３３】
また、参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４の第１バイアス電圧入力端は第１バイアス電圧供給線４０に各々接続されており、図示しない外部回路から第１バイアス電圧供給線４０を介してバイアス電圧ＶＢＩＡＳＰが各々供給される（このバイアス電圧ＶＢＩＡＳＰは、参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４を構成するセンスアンプ回路５０のＰＭＯＳトランジスタ５２のゲートに各々供給される）。また、参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４の第３バイアス電圧入力端は第３バイアス電圧供給線４２に各々接続されており、図示しない外部回路から第３バイアス電圧供給線４２を介してバイアス電圧ＶＢＩＡＳＮが各々供給される（このバイアス電圧ＶＢＩＡＳＮは、参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４を構成するセンスアンプ回路５０のＮＭＯＳトランジスタ５６のゲートに各々供給される）。
【００３４】
また、参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４の第２バイアス電圧入力端は第２バイアス電圧供給線４４に各々接続されており、この第２バイアス電圧供給線４４は電圧生成回路３６のバイアス電圧出力端に接続されている。参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４の第２バイアス電圧入力端には、電圧生成回路３６から第２バイアス電圧供給線４４を介してバイアス電圧ＶＢＩＡＳＰＢＲが各々供給される（このバイアス電圧ＶＢＩＡＳＰＢＲは、参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４を構成するセンスアンプ回路５０のＰＭＯＳトランジスタ５４のゲートに各々供給される）。
【００３５】
また、個々の読出用センスアンプ回路３４の入力端BLは、複数のマルチプレクサ２６のうち互いに異なるマルチプレクサ２６の出力端に接続されている。従って、メモリセルアレイ１２からのデータ読出時には、個々の読出用センスアンプ回路３４の入力端BLには、マルチプレクサ２６を介して個々の読出用センスアンプ回路３４と接続されたデータ読出対象のメモリセル１４に保持されている読出対象データの値("0"又は"1")に応じた大きさの流出電流ＩＢＬnが流れる。一方、参照用センスアンプ回路３２の入力端BLは、図３に示すように、メモリセルアレイ１２の特定メモリセル１４のドレインに固定的に接続されている。この特定メモリセル１４はソースが接地されており、メモリセルアレイ１２からのデータ読出時には、参照用センスアンプ回路３２の入力端BLに一定の流出電流(基準流出電流ＩＢＬＲ)が流れる。
【００３６】
更に、アンプブロック回路３０は読出用センスアンプ回路３４と同数のオペアンプ４６を備えており、個々の読出用センスアンプ回路３４の出力端OUTBは、互いに異なるオペアンプ４６の反転入力端に接続されている。また、参照用センスアンプ回路３２の出力端OUTBは個々のオペアンプ４６の非反転入力端に各々接続されており、個々のオペアンプ４６の非反転入力端には参照用センスアンプ回路３２の出力端OUTBから出力された基準電圧ＶＲＥＦが各々供給される。
【００３７】
なお、センスアンプ回路５０及び電圧生成回路３６は請求項１記載のデータ読出回路に対応しており、詳しくは、センスアンプ回路５０のＰＭＯＳトランジスタ５２は請求項１に記載の第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ５４は請求項１に記載の第２ＰＭＯＳトランジスタに、ＮＭＯＳトランジスタ５６は請求項１に記載の第１ＮＭＯＳトランジスタに、電圧生成回路３６は請求項１（より詳しくは請求項２）に記載のバイアス電圧供給部に各々対応している。また、ＰＭＯＳトランジスタ５２のゲートに供給されるバイアス電圧ＶＢＩＡＳＰは請求項１に記載の第１バイアス電圧に、ＰＭＯＳトランジスタ５４のゲートに供給されるバイアス電圧ＶＢＩＡＳＰＢＲは請求項１に記載の第２バイアス電圧に、ＮＭＯＳトランジスタ５６のゲートに供給されるバイアス電圧ＶＢＩＡＳＮは請求項１に記載の第３バイアス電圧に各々対応している。更に、電圧生成回路３６のＰＭＯＳトランジスタ５８は請求項２に記載の第３ＰＭＯＳトランジスタに、定電流源５９は請求項２に記載の定電流源に各々対応している。
【００３８】
また、本第１実施形態に係るアンプブロック回路３０を含むＭＯＳ型半導体記憶装置１０は請求項８に記載の半導体記憶装置に対応しており、メモリセルアレイ１２が請求項８に記載のメモリセルアレイに、オペアンプ４６が請求項８に記載の比較回路に、センスアンプ回路５０から成る読出用センスアンプ回路３４が請求項８に記載のデータ読出部に、同じくセンスアンプ回路５０から成る参照用センスアンプ回路３２が請求項８に記載の参照電圧供給部に各々対応している。
【００３９】
次に本第１実施形態の作用として、メモリセルアレイ１２からのデータ読出時の、センスアンプ回路５０及び電圧生成回路３６の動作を説明する。参照用センスアンプ回路３２及び個々の読出用センスアンプ回路３４を構成する個々のセンスアンプ回路５０は、入力端BLがメモリセル１４のドレインに接続されるので、メモリセル１４からデータを読み出すためには、個々のセンスアンプ回路５０の入力端BLを基準電圧ＶＢＬＲＥＦに保ち、個々のセンスアンプ回路５０に接続されたメモリセル１４のドレインに基準電圧ＶＢＬＲＥＦを与える必要がある。これに対して本第１実施形態では、個々のセンスアンプ回路５０における流出電流ＩＢＬn＝０のときに、電圧生成回路３６のＰＭＯＳトランジスタ５８と個々のセンスアンプ回路５０のＰＭＯＳトランジスタ５４に電流ミラーが成り立つように、電圧生成回路３６の定電流源５９が発生する一定電流ＩＢＩＡＳＰＢＲの大きさや、電圧生成回路３６のＰＭＯＳトランジスタ５８の特性が調整されている。これにより、電圧生成回路３６のＰＭＯＳトランジスタ５８と個々のセンスアンプ回路５０のＰＭＯＳトランジスタ５４に電流ミラーが成り立ち、個々のセンスアンプ回路５０における流出電流ＩＢＬn＝０のときの入力端BLの電圧は基準電圧ＶＢＬＲＥＦに等しくなる。
【００４０】
ここで、データ読出対象のメモリセル１４からの読出対象データの読出しが開始され、読出用センスアンプ回路３４(を構成する個々のセンスアンプ回路５０)の入力端BLに流出電流ＩＢＬが流れると、読出用センスアンプ回路３４の入力端BLの電圧は、例として図４(Ｂ)に"BL"と表記して示すように基準電圧ＶＢＬＲＥＦから僅かに低下する。ここで、流出電流ＩＢＬが流れても読出用センスアンプ回路３４の入力端BLの電圧の低下量が僅かであるのは、ＰＭＯＳトランジスタ５４のトランスコンダクタンス係数Ｋが所定値以上であるためである。ＰＭＯＳトランジスタ５２は飽和領域で動作しているため、入力端BLの電圧が僅かに低下してもＰＭＯＳトランジスタ５２のソース−ドレイン間電流ＩＳＤＰは変化しない。
【００４１】
一方、ＰＭＯＳトランジスタ５４のトランスコンダクタンス係数Ｋが所定値以上であるため、流出電流ＩＢＬが流れて入力端BLの電圧が基準電圧ＶＢＬＲＥＦから僅かに低下すると、ＰＭＯＳトランジスタ５４のソース−ドレイン間電流ＩＳＤＰは流出電流ＩＢＬ分減少する。また、ＮＭＯＳトランジスタ５６のドレイン−ソース間電流ＩＤＳＮも流出電流ＩＢＬ分減少し、出力端OUTBからの出力電圧が低下する。従って、出力端OUTBからの出力電圧の低下量は流出電流ＩＢＬの大きさに応じて変化し、図４(Ａ)に示すように、読出対象データが"1"の場合には読出対象データが"0"の場合よりも流出電流ＩＢＬが大きくなるので、読出対象データが"1"か"0"かに応じてＰＭＯＳトランジスタ５４のソース−ドレイン間電流ＩＳＤＰ及びＮＭＯＳトランジスタ５６のドレイン−ソース間電流ＩＤＳＮの減少量が相違することで、出力端OUTBからの出力電圧の低下量も読出対象データが"1"か"0"かに応じて明確に相違する。
【００４２】
アンプブロック回路３０の参照用センスアンプ回路３２は、例として図４(Ｂ)に示すように、出力端OUTBからの出力電圧（各オペアンプ４６に供給する基準電圧ＶＲＥＦ）が、読出対象データが"0"の場合に流出電流ＩＢＬの大きさに応じて低下した後の出力電圧と、読出対象データが"1"の場合の流出電流ＩＢＬの大きさに応じて低下した後の出力電圧の中間に相当する大きさとなるように構成されている。
【００４３】
上記のように、基準電圧ＶＲＥＦを前記中間に相当する大きさとすることは、例えば参照用センスアンプ回路３２の入力端BLを流れる基準流出電流ＩＢＬＲが、読出対象データが"1"の場合の流出電流ＩＢＬと読出対象データが"0"の場合の流出電流ＩＢＬの中間に相当する大きさとなるように、参照用センスアンプ回路３２に接続された特定メモリセル１４のフローティングゲート内の電子を調節することで実現できる。これにより、差動増幅器として動作する各オペアンプ４６からの出力に基づいて、読出対象データが"0"か"1"かを判別することができる。
【００４４】
次に、本第１実施形態に係るセンスアンプ回路５０の動作条件について説明する。ＰＭＯＳトランジスタ５４に着目し、ＰＭＯＳトランジスタ５２を飽和領域で動作させるためのバイアス電圧ＶＢＩＡＳＰの条件を求めると、ＰＭＯＳトランジスタ５２の閾値電圧をＶＴＰとした場合、
ＶＢＬＲＥＦ＜ＶＢＩＡＳＰ＋|ＶＴＰ|  …(12)
となる。このため、本第１実施形態では(12)式を満たすようにセンスアンプ回路５０に供給するバイアス電圧ＶＢＩＡＳＰなどが調整されている。図１５に示したセンスアンプ回路でＭＯＳトランジスタを飽和領域で動作させるためには先の(５)式又は(10)式を満たす必要があるが、本第１実施形態に係るセンスアンプ回路５０では、上記の(12)式を満たせばＰＭＯＳトランジスタ５４(及びＰＭＯＳトランジスタ５２)を飽和領域で動作させることができ、入力端BLの電圧を基準電圧ＶＢＬＲＥＦに保ち、流出電流ＩＢＬに応じて変化する出力電圧から読出対象データが"0"か"1"かを判別することができる。
【００４５】
(12)式を(５)式と比較しても明らかなように、本第１実施形態に係るセンスアンプ回路５０は、図１５(Ａ)に示したセンスアンプ回路２００と比較して"ＶＧＳＮ−ＶＴＮ"だけバイアス電圧ＶＢＩＡＳＰの条件が緩和されている。また、(12)式を(10)式と比較しても明らかなように、本第１実施形態に係るセンスアンプ回路５０は、図１５(Ｂ)に示したセンスアンプ回路２１０と比較して"ＶＳＧＰ−|ＶＴＰ|"だけバイアス電圧ＶＢＩＡＳＰの条件が緩和されている。従って、本第１実施形態に係るセンスアンプ回路５０は、従来のセンスアンプ回路２００,２１０と比較してそれぞれ"ＶＧＳＮ−ＶＴＮ"、"ＶＳＧＰ−|ＶＴＰ|"だけ電源Ｖccの電圧が低下したり、基準電圧ＶＢＬＲＥＦが高くなったとしても、ＰＭＯＳトランジスタ５２,５４が線形領域で動作してしまうことで利得が低下することなく、入力端BLの電圧をＶＢＬＲＥＦに保つことができる。
【００４６】
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。
【００４７】
図５に示すように、本第２実施形態に係るセンスアンプ回路６０は、第１実施形態で説明したセンスアンプ回路５０に対してＰＭＯＳトランジスタ６２及びオペアンプ６４が追加されている。ＰＭＯＳトランジスタ６２は、ＰＭＯＳトランジスタ５２のドレイン(ＰＭＯＳトランジスタ５４のソース)と入力端BLの間に設けられており、ソースがＰＭＯＳトランジスタ５２のドレイン(ＰＭＯＳトランジスタ５４のソース)に接続され(この接続点をノードBLAと称する)、ドレインが入力端BLに接続されている。またオペアンプ６４は、基準電圧ＶＢＬＲＥＦが供給される基準電圧入力端に反転入力端が接続され、非反転入力端が入力端BLに接続され、出力端がＰＭＯＳトランジスタ６２のゲートに接続されている。
【００４８】
また図６に示すように、本第２実施形態に係るアンプブロック回路６６は、第１実施形態で説明したアンプブロック回路３０に対し、電圧生成回路３６が省略され、単一の参照用センスアンプ回路３２及び複数の読出用センスアンプ回路３４が上述したセンスアンプ回路６０で各々構成されている点で相違している。
【００４９】
単一の参照用センスアンプ回路３２及び複数の読出用センスアンプ回路３４を構成する個々のセンスアンプ回路６０は、ＰＭＯＳトランジスタ５４のゲートに接続される第２バイアス電圧入力端が第２バイアス電圧供給線４４に接続されているが、この第２バイアス電圧供給線４４は第１実施形態のように電圧生成回路３６には接続されておらず、図示しない外部回路に接続されている。第２バイアス電圧供給線４４が接続された外部回路は第２バイアス電圧供給線４４を介してバイアス電圧ＶＢＩＡＳＰ２を供給し、このバイアス電圧ＶＢＩＡＳＰ２は個々のセンスアンプ回路６０のＰＭＯＳトランジスタ５４のゲートに各々供給される。また、個々のセンスアンプ回路６０のオペアンプ６４の反転入力端に接続された個々のセンスアンプ回路６０の基準電圧入力端は、基準電圧供給線３８を介して図示しない外部回路に接続されており、当該外部回路は基準電圧供給線３８を介して基準電圧ＶＢＬＲＥＦを供給し、この基準電圧ＶＢＬＲＥＦは個々のセンスアンプ回路６０のオペアンプ６４の反転入力端に各々供給される。
【００５０】
本第２実施形態に係るセンスアンプ回路６０では、ＰＭＯＳトランジスタ５２が線形領域で動作するように、ＰＭＯＳトランジスタ５２のゲートに供給されるバイアス電圧ＶＢＩＡＳＰの大きさやＰＭＯＳトランジスタ５２の特性が調整されている。また、ＰＭＯＳトランジスタ５４が飽和領域で動作するように、ＰＭＯＳトランジスタ５４のゲートに供給されるバイアス電圧ＶＢＩＡＳＰ２の大きさやＰＭＯＳトランジスタ５４の特性が調整されている。また、ＮＭＯＳトランジスタ５６が飽和領域で動作するように、ＮＭＯＳトランジスタ５６のゲートに供給されるバイアス電圧ＶＢＩＡＳＮの大きさやＮＭＯＳトランジスタ５６の特性が調整されている。
【００５１】
なお、センスアンプ回路６０は請求項３記載のデータ読出回路に対応しており、詳しくは、センスアンプ回路６０のＰＭＯＳトランジスタ５２は請求項３に記載の第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ５４は請求項３に記載の第２ＰＭＯＳトランジスタに、ＮＭＯＳトランジスタ５６は請求項３に記載の第１ＮＭＯＳトランジスタに、ＰＭＯＳトランジスタ６２は請求項３に記載の第４ＰＭＯＳトランジスタに、オペアンプ６４は請求項３に記載の差動増幅部に各々対応している。また、ＰＭＯＳトランジスタ５２のゲートに供給されるバイアス電圧ＶＢＩＡＳＰは請求項３（より詳しくは請求項５）に記載の第１バイアス電圧に、ＰＭＯＳトランジスタ５４のゲートに供給されるバイアス電圧ＶＢＩＡＳＰ２は請求項３に記載の第２バイアス電圧に、ＮＭＯＳトランジスタ５６のゲートに供給されるバイアス電圧ＶＢＩＡＳＮは請求項３に記載の第３バイアス電圧に各々対応している。
【００５２】
また、本第２実施形態に係るアンプブロック回路６６を含むＭＯＳ型半導体記憶装置１０も請求項８に記載の半導体記憶装置に対応しており、メモリセルアレイ１２が請求項８に記載のメモリセルアレイに、オペアンプ４６が請求項８に記載の比較回路に、センスアンプ回路６０から成る読出用センスアンプ回路３４が請求項８に記載のデータ読出部に、同じくセンスアンプ回路６０から成る参照用センスアンプ回路３２が請求項８に記載の参照電圧供給部に各々対応している。
【００５３】
次に本第２実施形態の作用として、本第２実施形態に係るセンスアンプ回路６０の動作を説明する。メモリセル１４からデータを読み出すためには、個々のセンスアンプ回路６０の入力端BLを基準電圧ＶＢＬＲＥＦに保ち、データ読出対象のメモリセル１４のドレインに基準電圧ＶＢＬＲＥＦを与える必要がある。これに対して本第２実施形態では、個々のセンスアンプ回路６０のオペアンプ６４が、図１５に示すセンスアンプ回路２００,２１０のオペアンプ２０６,２１６と同様に差動増幅器として動作することで、入力端BLの電圧が基準電圧ＶＢＬＲＥＦに保たれデータ読出対象のメモリセル１４のドレインに基準電圧ＶＢＬＲＥＦが与えられる。
【００５４】
ここで、データ読出対象のメモリセル１４からの読出対象データの読出しが開始され、読出用センスアンプ回路３４(を構成する個々のセンスアンプ回路６０)の入力端BLに流出電流ＩＢＬが流れると、個々のセンスアンプ回路６０のノードBLAの電圧は、例として図７(Ｂ)に"BLA"と表記して示すように基準電圧ＶＢＬＲＥＦから僅かに低下する。一方、ＰＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５６が飽和領域で動作しているため、ＰＭＯＳトランジスタ５４のソース−ドレイン間電流ＩＳＤＰ、ＮＭＯＳトランジスタ５６のドレイン−ソース間電流ＩＤＳＮは、ノードBLAの電圧が僅かに低下しても殆ど変化しない。また、ＰＭＯＳトランジスタ５４はゲート接地増幅回路として作用するため、ノードBLAの電圧が僅かに低下すると出力端OUTBの電圧は比較的大きく低下する。
【００５５】
結果として、出力端OUTBからの出力電圧の低下量は流出電流ＩＢＬの大きさに応じて変化し、図７(Ａ)に示すように、読出対象データが"1"の場合には読出対象データが"0"の場合よりも流出電流ＩＢＬが大きくなるので、読出対象データが"1"か"0"かに応じて出力端OUTBからの出力電圧の低下量は読出対象データが"1"か"0"かに応じて明確に相違する。本第２実施形態に係る参照用センスアンプ回路３２（を構成するセンスアンプ回路６０）は、第１実施形態と同様に、出力端OUTBからの出力電圧（各オペアンプ４６に供給する基準電圧ＶＲＥＦ）が、読出対象データが"0"の場合に流出電流ＩＢＬの大きさに応じて低下した後の出力電圧と、読出対象データが"1"の場合の流出電流ＩＢＬの大きさに応じて低下した後の出力電圧の中間に相当する大きさとなるように構成されている(図７(Ｂ)参照)ので、差動増幅器として動作する各オペアンプ４６からの出力に基づいて、読出対象データが"0"か"1"かを判別することができる。
【００５６】
次に、本第２実施形態に係るセンスアンプ回路６０の動作条件について説明する。ＰＭＯＳトランジスタ５２に着目し、ＰＭＯＳトランジスタ５２を線形領域で動作させるためのノードBLAの電圧ＶＢＬＡの条件を求めると、ＰＭＯＳトランジスタ５２の閾値電圧をＶＴＰとした場合、
ＶＢＬＡ＞ＶＢＩＡＳＰ＋|ＶＴＰ|  …(13)
となる。このため、本第２実施形態では(13)式を満たすようにセンスアンプ回路６０に供給するバイアス電圧ＶＢＩＡＳＰなどが調整されている。上記の(13)式を、図１５(Ａ)に示すセンスアンプ回路２００の動作条件である先の(５)式や、図１５(Ｂ)に示すセンスアンプ回路２１０の動作条件である先の(10)式、第１実施形態で説明したセンスアンプ回路５０の動作条件である先の(12)式と比較しても明らかなように、本第２実施形態に係るセンスアンプ回路６０の動作条件である(13)式では基準電圧ＶＢＬＲＥＦの上限が規定(制限)されない。従って、本第２実施形態に係るセンスアンプ回路６０は、図１５(Ａ)に示すセンスアンプ回路２００や図１５(Ｂ)に示すセンスアンプ回路２１０のみならず、第１実施形態で説明したセンスアンプ回路５０と比較した場合にも、利得が低下することなく入力端BLの電圧をＶＢＬＲＥＦに保持できる状態を、電源Ｖccの電圧がより低下したり、基準電圧ＶＢＬＲＥＦがより高くなった場合にも維持することができる、という効果を有する。
【００５７】
また、本第２実施形態に係るセンスアンプ回路６０は、第１実施形態で説明したセンスアンプ回路５０のようにＰＭＯＳトランジスタ５４のトランスコンダクタンス係数Ｋの値が所定値以上になるようにＰＭＯＳトランジスタ５４の特性を調整する必要もないので、回路設計の自由度を向上させることができ、ＰＭＯＳトランジスタ５４を高速に動作するように設計することも容易になる、という利点も有する。
【００５８】
〔第３実施形態〕
次に本発明の第３実施形態について説明する。なお、第１実施形態及び第２実施形態と同一の部分には同一の符号を付し、説明を省略する。
【００５９】
図８に示すように、本第３実施形態に係るセンスアンプ回路７０は、第２実施形態で説明したセンスアンプ回路６０に対し、第１バイアス電圧入力端子が省略され、ＰＭＯＳトランジスタ５２のゲートが出力端OUTBに接続されている点で相違している。また、図９に示すように、本第３実施形態に係るアンプブロック回路７２は、第２実施形態で説明したアンプブロック回路６６に対し、単一の参照用センスアンプ回路３２及び複数の読出用センスアンプ回路３４が上記のセンスアンプ回路７０で各々構成され、第１バイアス電圧供給線４０が省略されている点で相違している。
【００６０】
なお、センスアンプ回路７０は請求項３（より詳しくは請求項６）に記載のデータ読出回路に対応しており、詳しくは、センスアンプ回路７０のＰＭＯＳトランジスタ５２は請求項３（より詳しくは請求項６）に記載の第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ５４は請求項３に記載の第２ＰＭＯＳトランジスタに、ＮＭＯＳトランジスタ５６は請求項３に記載の第１ＮＭＯＳトランジスタに、ＰＭＯＳトランジスタ６２は請求項３に記載の第４ＰＭＯＳトランジスタに、オペアンプ６４は請求項３に記載の差動増幅部に各々対応している。また、本第３実施形態に係るアンプブロック回路７２を含むＭＯＳ型半導体記憶装置１０も請求項８に記載の半導体記憶装置に対応しており、メモリセルアレイ１２が請求項８に記載のメモリセルアレイに、オペアンプ４６が請求項８に記載の比較回路に、センスアンプ回路７０から成る読出用センスアンプ回路３４が請求項８に記載のデータ読出部に、同じくセンスアンプ回路７０から成る参照用センスアンプ回路３２が請求項８に記載の参照電圧供給部に各々対応している。
【００６１】
次に本第３実施形態の作用として、本第３実施形態に係るセンスアンプ回路７０の動作について、第２実施形態で説明したセンスアンプ回路６０と異なる部分のみ説明する。本第３実施形態に係るセンスアンプ回路７０はＰＭＯＳトランジスタ５２のゲートが出力端OUTBに接続されているため、ＰＭＯＳトランジスタ５２がゲート接地増幅回路として作用すると共に、出力端OUTBからの出力電圧の変化に伴ってＰＭＯＳトランジスタ５２のオン抵抗も変化する。すなわち、出力端OUTBからの出力電圧が低下するとＰＭＯＳトランジスタ５２のオン抵抗が小さくなり、ノードBLAの電圧が高くなる。また、出力端OUTBからの出力電圧が高くなるとＰＭＯＳトランジスタ５２のオン抵抗が大きくなり、ノードBLAの電圧が低下する。これらの動作は、ＰＭＯＳトランジスタ５２から成るゲート接地増幅回路に対するフィードバック動作であり、回路動作の安定性が向上する。
【００６２】
また、出力端OUTBからの出力電圧は差動増幅器として動作するオペアンプ４６の反転入力端に入力されるが、出力端OUTBがＰＭＯＳトランジスタ５２のゲートに接続されていることで、出力端OUTBからの出力電圧は、ＰＭＯＳトランジスタ５２がオンする電圧、すなわち、電源電圧をＶcc、出力端OUTBからの出力電圧をＶＯＵＴＢ、ＰＭＯＳトランジスタ５２の閾値電圧をＶＴＰとすると、
Ｖcc−ＶＯＵＴＢ＞|ＶＴＰ|
を満たす電圧へ自動的に調整され、オペアンプ４６から成る差動増幅器の動作を保障することができる。これにより、差動増幅器の動作を保障できるように設定したバイアス電圧ＶＢＩＡＳＰを生成してＰＭＯＳトランジスタ５２のゲートに供給する外部回路が不要となるため、第２実施形態で説明したセンスアンプ回路６０と比較して周辺回路の構成の簡略化を実現できる。
【００６３】
〔第４実施形態〕
次に本発明の第４実施形態について説明する。なお、第１実施形態〜第３実施形態と同一の部分には同一の符号を付し、説明を省略する。
【００６４】
図１０に示すように、本第４実施形態に係るセンスアンプ回路７６は、第３実施形態で説明したセンスアンプ回路７０に対し、第２バイアス電圧入力端子が省略され、ＰＭＯＳトランジスタ５２のゲートに加えて、ＰＭＯＳトランジスタ５４のゲートも出力端OUTBに接続されている点で相違している。また、図１１に示すように、本第４実施形態に係るアンプブロック回路７８は、第３実施形態で説明したアンプブロック回路７２に対し、単一の参照用センスアンプ回路３２が上記のセンスアンプ回路７６で構成されている（複数の読出用センスアンプ回路３４については、アンプブロック回路７２と同様に第３実施形態で説明したセンスアンプ回路７０で構成されている）と共に、個々の読出用センスアンプ回路３４の第２バイアス電圧入力端に各々接続された第２バイアス電圧供給線４４が、参照用センスアンプ回路３２の出力端OUTBに接続され、参照用センスアンプ回路３２から出力された基準電圧ＶＲＥＦが個々の読出用センスアンプ回路３４のＰＭＯＳトランジスタ５４のゲートにバイアス電圧ＶＢＩＡＳＰ２として供給される点で相違している。
【００６５】
なお、センスアンプ回路７６は請求項３（より詳しくは請求項７）に記載のデータ読出回路に対応しており、詳しくは、センスアンプ回路７６のＰＭＯＳトランジスタ５２は請求項３（より詳しくは請求項７）に記載の第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ５４は請求項３（より詳しくは請求項７）に記載の第２ＰＭＯＳトランジスタに、ＮＭＯＳトランジスタ５６は請求項３に記載の第１ＮＭＯＳトランジスタに、ＰＭＯＳトランジスタ６２は請求項３に記載の第４ＰＭＯＳトランジスタに、オペアンプ６４は請求項３に記載の差動増幅部に各々対応している。また、本第３実施形態に係るアンプブロック回路７８を含むＭＯＳ型半導体記憶装置１０は請求項９に記載の半導体記憶装置に対応しており、メモリセルアレイ１２が請求項９に記載のメモリセルアレイに、オペアンプ４６が請求項９に記載の比較回路に、センスアンプ回路７０から成る読出用センスアンプ回路３４が請求項９に記載のデータ読出部に、センスアンプ回路７６から成る参照用センスアンプ回路３２が請求項９に記載の参照電圧供給部に各々対応している。
【００６６】
次に本第４実施形態の作用を説明する。本第４実施形態に係るセンスアンプ回路７６では、ＰＭＯＳトランジスタ５４のゲートが出力端OUTBに接続されており、出力端OUTBからの出力電圧がＰＭＯＳトランジスタ５４のゲートに供給されることで、ＰＭＯＳトランジスタ５４が飽和領域で動作することを保障することができる。また、本第４実施形態では参照用センスアンプ回路３２を上記のセンスアンプ回路７６で構成しており、参照用センスアンプ回路３２(センスアンプ回路７６)から出力された基準電圧ＶＲＥＦを、個々の読出用センスアンプ回路３４にバイアス電圧ＶＢＩＡＳＰ２として供給しているため、バイアス電圧ＶＢＩＡＳＰ２を供給する外部回路が不要となり、周辺回路の構成の簡略化を実現できる。
【００６７】
なお、第４実施形態では、請求項９に記載のデータ読出部に相当する読出用センスアンプ回路３４として、第３実施形態で説明したセンスアンプ回路７０を適用した態様を説明したが、これに限定されるものではなく、第２実施形態で説明したセンスアンプ回路６６を読出用センスアンプ回路３４として適用してもよい。
【００６８】
〔第５実施形態〕
次に本発明の第５実施形態について説明する。なお、第２実施形態と同一の部分には同一の符号を付し、説明を省略する。
【００６９】
図１２に示すように、本第５実施形態に係るセンスアンプ回路８０は、第２実施形態で説明したセンスアンプ回路６０におけるＰＭＯＳトランジスタ６２に代えて、ＮＭＯＳトランジスタ８２が設けられている点でセンスアンプ回路６０と相違している。またオペアンプ６４は、非反転入力端が、基準電圧ＶＢＬＲＥＦが供給される基準電圧入力端に接続され、反転入力端が入力端BLに接続され、出力端がＮＭＯＳトランジスタ８２のゲートに接続されている。
【００７０】
なお、センスアンプ回路８０は請求項４記載のデータ読出回路に対応しており、詳しくは、センスアンプ回路８０のＰＭＯＳトランジスタ５２は請求項４に記載の第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ５４は請求項４に記載の第２ＰＭＯＳトランジスタに、ＮＭＯＳトランジスタ５６は請求項４に記載の第１ＮＭＯＳトランジスタに、ＮＭＯＳトランジスタ８２は請求項４に記載の第２ＮＭＯＳトランジスタに、オペアンプ６４は請求項４に記載の差動増幅部に各々対応している。また、ＰＭＯＳトランジスタ５２のゲートに供給されるバイアス電圧ＶＢＩＡＳＰは請求項４（より詳しくは請求項５）に記載の第１バイアス電圧に、ＰＭＯＳトランジスタ５４のゲートに供給されるバイアス電圧ＶＢＩＡＳＰ２は請求項４に記載の第２バイアス電圧に、ＮＭＯＳトランジスタ５６のゲートに供給されるバイアス電圧ＶＢＩＡＳＮは請求項４に記載の第３バイアス電圧に各々対応している。
【００７１】
次に本第５実施形態の作用として、本第５実施形態に係るセンスアンプ回路８０の動作について、第２実施形態で説明したセンスアンプ回路６０と異なる部分のみ説明する。本第５実施形態に係るセンスアンプ回路８０は、第２実施形態のセンスアンプ回路６０におけるＰＭＯＳトランジスタ６２に代えてＮＭＯＳトランジスタ８２が設けられているが、一般に、このような回路構成の場合、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタを使用する方が、動作の高速化と安定化が期待できる。但し、ＮＭＯＳトランジスタ８２をオンさせるには、ＮＭＯＳトランジスタ８２の閾値電圧ＶＴＮを考慮する必要が有る。すなわち、オペアンプ６４の出力端の電圧は基準電圧ＶＢＬＲＥＦよりＮＭＯＳトランジスタ８２の閾値電圧ＶＴＮ分以上、高電圧でなければならない。従って、電源Ｖccの電圧が比較的低い電圧であったり基準電圧ＶＢＬＲＥＦが比較的高い電圧である場合には、使用が困難となる。
【００７２】
なお、その他の回路構成、回路動作等は第２実施形態と同様のため説明を省略する。
【００７３】
〔第６実施形態〕
次に本発明の第６実施形態について説明する。なお、第３実施形態と同一の部分には同一の符号を付し、説明を省略する。
【００７４】
図１３に示すように、本第６実施形態に係るセンスアンプ回路９０は、第３実施形態で説明したセンスアンプ回路７０におけるＰＭＯＳトランジスタ６２に代えて、ＮＭＯＳトランジスタ８２が設けられている点でセンスアンプ回路７０と相違している。またオペアンプ６４は、非反転入力端が、基準電圧ＶＢＬＲＥＦが供給される基準電圧入力端に接続され、反転入力端が入力端BLに接続され、出力端がＮＭＯＳトランジスタ８２のゲートに接続されている。
【００７５】
なお、センスアンプ回路９０は請求項４（より詳しくは請求項６）に記載のデータ読出回路に対応しており、詳しくは、センスアンプ回路９０のＰＭＯＳトランジスタ５２は請求項４（より詳しくは請求項６）に記載の第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ５４は請求項４に記載の第２ＰＭＯＳトランジスタに、ＮＭＯＳトランジスタ５６は請求項４に記載の第１ＮＭＯＳトランジスタに、ＮＭＯＳトランジスタ８２は請求項４に記載の第２ＮＭＯＳトランジスタに、オペアンプ６４は請求項４に記載の差動増幅部に各々対応している。
【００７６】
次に本第６実施形態の作用として、本第６実施形態に係るセンスアンプ回路９０の動作について、第３実施形態で説明したセンスアンプ回路７０と異なる部分のみ説明する。本第６実施形態に係るセンスアンプ回路９０は、第３実施形態のセンスアンプ回路７０におけるＰＭＯＳトランジスタ６２に代えてＮＭＯＳトランジスタ８２が設けられているが、一般に、このような回路構成の場合、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタを使用する方が、動作の高速化と安定化が期待できる。但し、ＮＭＯＳトランジスタ８２をオンさせるには、ＮＭＯＳトランジスタ８２の閾値電圧ＶＴＮを考慮する必要が有る。すなわち、オペアンプ６４の出力端の電圧は基準電圧ＶＢＬＲＥＦよりＮＭＯＳトランジスタ８２の閾値電圧ＶＴＮ分以上、高電圧でなければならない。従って、電源Ｖccの電圧が比較的低い電圧であったり基準電圧ＶＢＬＲＥＦが比較的高い電圧である場合には、使用が困難となる。
【００７７】
なお、その他の回路構成、回路動作等は第３実施形態と同様のため説明を省略する。
【００７８】
〔第７実施形態〕
次に本発明の第７実施形態について説明する。なお、第４実施形態と同一の部分には同一の符号を付し、説明を省略する。
【００７９】
図１４に示すように、本第７実施形態に係るセンスアンプ回路９６は、第４実施形態で説明したセンスアンプ回路７６におけるＰＭＯＳトランジスタ６２に代えて、ＮＭＯＳトランジスタ８２が設けられている点でセンスアンプ回路７６と相違している。またオペアンプ６４は、非反転入力端が、基準電圧ＶＢＬＲＥＦが供給される基準電圧入力端に接続され、反転入力端が入力端BLに接続され、出力端がＮＭＯＳトランジスタ８２のゲートに接続されている。
【００８０】
なお、センスアンプ回路９６は請求項４（より詳しくは請求項７）に記載のデータ読出回路に対応しており、詳しくは、センスアンプ回路９６のＰＭＯＳトランジスタ５２は請求項４（より詳しくは請求項７）に記載の第１ＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ５４は請求項４（より詳しくは請求項７）に記載の第２ＰＭＯＳトランジスタに、ＮＭＯＳトランジスタ５６は請求項４に記載の第１ＮＭＯＳトランジスタに、ＮＭＯＳトランジスタ８２は請求項４に記載の第２ＮＭＯＳトランジスタに、オペアンプ６４は請求項４に記載の差動増幅部に各々対応している。また、本第７実施形態に係るセンスアンプ回路９６は、第４実施形態で説明したセンスアンプ回路７６と同様に、アンプブロック回路の単一の参照用センスアンプ回路３２として用いられる。
【００８１】
次に本第７実施形態の作用として、本第７実施形態に係るセンスアンプ回路９６の動作について、第４実施形態で説明したセンスアンプ回路７６と異なる部分のみ説明する。本第７実施形態に係るセンスアンプ回路９６は、第４実施形態のセンスアンプ回路７６におけるＰＭＯＳトランジスタ６２に代えてＮＭＯＳトランジスタ８２が設けられているが、一般に、このような回路構成の場合、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタを使用する方が、動作の高速化と安定化が期待できる。但し、ＮＭＯＳトランジスタ８２をオンさせるには、ＮＭＯＳトランジスタ８２の閾値電圧ＶＴＮを考慮する必要が有る。すなわち、オペアンプ６４の出力端の電圧は基準電圧ＶＢＬＲＥＦよりＮＭＯＳトランジスタ８２の閾値電圧ＶＴＮ分以上、高電圧でなければならない。従って、電源Ｖccの電圧が比較的低い電圧であったり基準電圧ＶＢＬＲＥＦが比較的高い電圧である場合には、使用が困難となる。
【００８２】
なお、その他の回路構成、回路動作等は第４実施形態と同様のため説明を省略する。
【００８３】
また、上記では本発明に係るデータ読出回路によってデータを読み出し可能なメモリセルは、一定電圧が与えられた状態で、保持しているデータの値によって大きさの異なる電流が流れる構成のメモリ(セル)であればよく、ＥＰＲＯＭ以外に、例えばＥＥＰＲＯＭやフラッシュメモリ等を適用可能である。
【図面の簡単な説明】
【００８４】
【図１】第１実施形態に係るセンスアンプ回路を示す回路図である。
【図２】第１実施形態に係るアンプブロック回路を示す概略ブロック図である。
【図３】本実施形態に係るＭＯＳ型半導体記憶装置の回路図である。
【図４】第１実施形態におけるデータ読出時の各種電圧の変化を示す線図である。
【図５】第２実施形態に係るセンスアンプ回路を示す回路図である。
【図６】第２実施形態に係るアンプブロック回路を示す概略ブロック図である。
【図７】第２実施形態におけるデータ読出時の各種電圧の変化を示す線図である。
【図８】第３実施形態に係るセンスアンプ回路を示す回路図である。
【図９】第３実施形態に係るアンプブロック回路を示す概略ブロック図である。
【図１０】第４実施形態に係るセンスアンプ回路を示す回路図である。
【図１１】第４実施形態に係るアンプブロック回路を示す概略ブロック図である。
【図１２】第５実施形態に係るセンスアンプ回路を示す回路図である。
【図１３】第６実施形態に係るセンスアンプ回路を示す回路図である。
【図１４】第７実施形態に係るセンスアンプ回路を示す回路図である。
【図１５】従来のセンスアンプ回路を示す回路図である。
【図１６】従来のセンスアンプ回路を用いたアンプブロック回路を示す概略ブロック図である。
【図１７】従来のセンスアンプ回路におけるデータ読出時の各種電圧の変化を示す線図である。
【符号の説明】
【００８５】
１０  ＭＯＳ型半導体記憶装置
１２  メモリセルアレイ
１４  メモリセル
３０  アンプブロック回路
３２  参照用センスアンプ回路
３４  読出用センスアンプ回路
３６  電圧生成回路
４６  オペアンプ
５０  センスアンプ回路
５２  ＰＭＯＳトランジスタ
５４  ＰＭＯＳトランジスタ
５６  ＮＭＯＳトランジスタ
５８  ＰＭＯＳトランジスタ
５９  定電流源
６０  センスアンプ回路
６２  ＰＭＯＳトランジスタ
６４  オペアンプ
６６  アンプブロック回路
６６  センスアンプ回路
７０  センスアンプ回路
７２  アンプブロック回路
７６  センスアンプ回路
７８  アンプブロック回路
８０  センスアンプ回路
８２  ＮＭＯＳトランジスタ
９０  センスアンプ回路
９６  センスアンプ回路
【図１】
2010027146.tif 000003
【図２】
2010027146.tif 000004
【図３】
2010027146.tif 000005
【図４】
2010027146.tif 000006
【図５】
2010027146.tif 000007
【図６】
2010027146.tif 000008
【図７】
2010027146.tif 000009
【図８】
2010027146.tif 000010
【図９】
2010027146.tif 000011
【図１０】
2010027146.tif 000012
【図１１】
2010027146.tif 000013
【図１２】
2010027146.tif 000014
【図１３】
2010027146.tif 000015
【図１４】
2010027146.tif 000016
【図１５】
2010027146.tif 000017
【図１６】
2010027146.tif 000018
【図１７】
2010027146.tif 000019