(57)【要約】【課題】メモリセルの良否を正確に判定する。【解決手段】正データをプログラムするための第１メモリアレイと、反転データをプログラムするための第２メモリアレイと、を備え、第１メモリアレイに含まれる判定処理対象となる第１メモリセルと、第２メモリアレイに含まれて第１メモリセルとペアとなる第２メモリセルと、を選択するカラムアドレスデコーダ２２と、クロック信号を受けて、クロック信号の第１の位相に応じたタイミングで第１メモリセル及び第２メモリセルをプログラムするプレチャージ信号を生成するプレチャージ生成回路３２と、クロック信号を受けて、クロック信号の第１の位相とは異なる第２の位相に応じたタイミングでイネーブル信号を生成するイネーブル生成回路３４とを備え、イネーブル信号に応じて、第１メモリセル及び第２メモリセルの出力を判定する。【選択図】図８
2010027155.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、複数のワード線と、
前記複数のビット線と前記複数のワード線との各交点に配置されたメモリセルのアレイであって、正データをプログラムするための第１メモリアレイと、前記正データの反転データをプログラムするための第２メモリアレイと、を備えるメモリセルアレイと、
前記第１メモリアレイに含まれる判定処理対象となる第１メモリセルと、前記第２メモリアレイに含まれて前記第１メモリセルとペアとなる第２メモリセルと、を選択するカラムアドレスデコーダと、
パルス状に周期的に変化するクロック信号を受けて、前記クロック信号の第１の位相に応じたタイミングで前記第１メモリセル及び前記第２メモリセルをプログラムするプレチャージ信号を生成するプレチャージ生成回路と、
前記クロック信号を受けて、前記クロック信号の前記第１の位相とは異なる第２の位相に応じたタイミングでイネーブル信号を生成するイネーブル生成回路と、を備え、
前記イネーブル信号に応じて、前記第１メモリセル及び前記第２メモリセルの出力を判定することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記イネーブル信号を受けて、前記イネーブル信号により定まるタイミングにおいて前記第１メモリセルの出力電圧と基準電圧とを比較する第１の差動アンプと、
前記イネーブル信号を受けて、前記タイミングにおいて前記第２メモリセルの出力電圧と前記基準電圧とを比較する第２の差動アンプと、
を備えることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置であって、
前記第１の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか一方の位相であり、
前記第２の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか他方の位相であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの良否を判定するための判定回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
フローティングゲートに電荷を注入することによって各セルにビット情報を記憶することが可能なメモリセルが知られている。
【０００３】
例えば、ドレインとソースとの間に形成されたチャネル上に、フローティングゲートが絶縁膜を介して形成され、その一部がソース領域に重なり、また、コントロールゲートが絶縁膜を介して形成され、その一部がフローティングゲートに重なるように形成されたメモリセルが知られている。
【０００４】
このようなメモリセルを用いた半導体記憶装置は、図１１に示すように、ｎ本のワード線ＷＬ０〜ＷＬｎ−１（図中にはＷＬｋのみ示す）とｍ本のビット線ＢＬ０〜ＢＬｍ−１の交点にメモリセルをそれぞれマトリクス状に配置し、各行のメモリセルのコントロールゲートをワード線ＷＬ０〜ＷＬｎ−１のいずれか１つに接続し、ドレインをビット線ＢＬ０〜ＢＬｍ−１のいずれか１つに接続した構成を有する。また、各行のメモリセルのソースを共通ソース線ＳＬに接続する。
【０００５】
このような半導体記憶装置において、メモリセルに書き込まれたデータを消去する際には、総てのビット線ＢＬ０〜ＢＬｍ−１に接地電位（０Ｖ）を印加し、データを消去するメモリセルのワード線ＷＬｋに消去電圧（１４．５Ｖ程度）を印加する。これにより、１
つのワード線ＷＬｋに接続されているメモリセルのデータが一括消去される。
【０００６】
また、メモリセルにデータを書き込む（プログラム動作）際には、ローアドレスデータに基づいて書き込み対象となるメモリセルのワード線ＷＬｋを選択し、そのワード線ＷＬｋに選択電圧Ｖｇｐ（２．０Ｖ程度）を印加し、さらに、選択されたワード線ＷＬｋに関係する共通ソース線ＳＬにプログラム電圧Ｖｐ（１２．２Ｖ程度）を印加する。このような状態において、各ビット線ＢＬ０〜ＢＬｍ−１に書き込み可能電圧Ｖｓｅ（０．９Ｖ程度）を印加すると対応するメモリセルのフローティングゲートには電荷が注入されてデータ「０」がプログラムされ、各ビット線ＢＬ０〜ＢＬｍ−１に書き込み禁止電圧Ｖｓｄ（４．０Ｖ程度）を印加すると対応するメモリセルのフローティングゲートには電荷が注入されることなくデータ「１」がプログラムされる。
【０００７】
また、メモリセルからデータを読み出す際には、ローアドレスデータに基づいて読み込み対象となるメモリセルのワード線ＷＬｋに選択電圧ｖｇｒ（４．０Ｖ程度）を印加し、さらに、総ての共通ソース線ＳＬに接地電位（０Ｖ）を印加する。そして、読み出し対象となるメモリセルのビット線ＢＬｊを選択してセンスアンプに接続する。これにより、ワード線ＷＬｋとビット線ＢＬｊによって選択されたメモリセルに保たれているデータの読み出しが行われる。このとき、センスアンプは一定のリファレンス電流Ｉｒｅｆと選択されたメモリセルに流れるセル電流Ｉｒとを比較し、その大小関係に応じて読み出しデータの判定を行う。すなわち、セル電流Ｉｒ＞リファレンス電流Ｉｒｅｆであればデータ「１」と判定し、セル電流Ｉｒ＜リファレンス電流Ｉｒｅｆであればデータ「０」と判定する。
【０００８】
このような半導体記憶装置において、読み出し動作時のセル電流Ｉｒはメモリセルの経時変化やプログラミング時のディスターブ等の様々な要因によって変動する。なお、ディスターブとは非選択状態のメモリセルの閾電圧（閾電流）が変動する現象である。このような読み出し動作時のセル電流Ｉｒの変動はデータの読み出し誤り等の原因となる。
【０００９】
そこで、図１２に示すように、各メモリセルに正データをプログラムするための第１メモリアレイと、各メモリセルに正データの反転データをプログラムするための第２メモリアレイと、を備え、読み出し動作時にはカラムアドレスデコーダ１０によって正データか書き込まれたメモリセルとそのメモリセルに対応し反転データが書き込まれたメモリセルとを同時に選択し、それらのビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒと信号Ｂａｒｒを差動アンプ１２で増幅してデータを読み出す構成が考えられている（特許文献１）。
【００１０】
このような半導体記憶装置において、メモリセルに十分なセル電流が流れて動作するか否かを開発時や出荷前に評価するために判定回路が用いられている。例えば、判定回路は、図１２に示すように、プレチャージ（ＰＣ）生成回路１４、イネーブル（ＥＮＢ）生成回路１６及びスイッチング素子１８を備える。ＰＣ生成回路１４は、図１３に示すように、ＮＯＴ素子１４ａ、遅延回路１４ｂ、ＮＡＮＤ素子１４ｃ、ＮＯＴ素子１４ｄを含んで構成される。ＰＣ生成回路１４は、図１４に示すように、クロック信号ＣＬＫを受けて、クロック信号のパルスの立ち下がりのタイミングで立ち上がり、クロック信号のパルスの立ち下がりから遅延回路１４ｂに設定された遅延時間ＴＢだけ遅れて立ち下がるプレチャージパルス（ＰＣ）を生成して出力する。プレチャージパルスは、スイッチング素子１８のゲートに入力される。
【００１１】
また、ＥＮＢ生成回路１６は、図１５に示すように、遅延回路１６ａ、ＮＯＴ素子１６ｂ、Ｄ−フリップ・フロップ１６ｃを含んで構成される。ＥＮＢ生成回路１６は、図１４に示すように、プレチャージパルスの立ち下がりから遅延回路１６ａに設定された遅延時間ＴＡだけ遅れて立ち上がり、プレチャージパルスの立ち上がりから遅延回路１６ａに設定された遅延時間だけ遅れて立ち下がるイネーブルパルス（ＥＮＡＢＬＥ）を生成して出力する。イネーブルパルスは差動アンプ１２に入力され、差動アンプ１２はイネーブルパルスがハイレベルである期間のみビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒと信号Ｂａｒｒの差動増幅を行ってデータを出力する。
【００１２】
このような判定回路を用いて、カラムアドレスデコーダ１０に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスｎを設定し、クロック信号に同期させてプレチャージパルスをスイッチング素子１８のゲートに印加して選択されたメモリセルを遅延回路１４ｂの遅延時間ＴＢだけ充電する。その後、プレチャージパルスの立ち下がりから遅延回路１６ａに設定された遅延時間ＴＡだけ遅れて立ち上がるイネーブルパルスを差動アンプ１２へ入力することによって、選択されたペアのメモリセルに接続されたビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒと信号Ｂａｒｒを差動増幅してデータとして出力する。
【００１３】
【特許文献１】特開２００４−３５５６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ここで、ビット線ＢＬ＿Ｔｊに接続されたメモリセルにデータ「１」をプログラムし、ビット線ＢＬ＿Ｂｊに接続されたメモリセルにデータ「０」をプログラムした場合、図１４に示すように、ビット線ＢＬ＿Ｔｊに接続されたメモリセルからプレチャージが終了してから遅延時間ＴＡだけセル電流を流して放電した後に差動アンプ１２を動作させる。差動アンプ１２の出力が所定の閾電圧よりも小さければ選択されたメモリセルのペアは不良であると判定し、そうでなければ正常であると判定する。
【００１５】
遅延時間ＴＡは、動作電圧、温度、プロセスのばらつき等を考慮して、セル電流による放電が最も小さい場合でもデータの読み出しが確実にできる時間に設定する必要がある。
【００１６】
しかしながら、このようなメモリセルのアレイを有する半導体記憶装置の機種を展開する際に、メモリセルの容量等のセル特性が変更されると各ビット線に対する寄生容量等も変化し、総ての機種において一定の遅延時間ＴＡを設定するだけではメモリセルの良否判定ができなくなるという問題がある。
【課題を解決するための手段】
【００１７】
本発明の１つの態様は、複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線との各交点に配置されたメモリセルのアレイであって、正データをプログラムするための第１メモリアレイと、前記正データの反転データをプログラムするための第２メモリアレイと、を備えるメモリセルアレイと、前記第１メモリアレイに含まれる判定処理対象となる第１メモリセルと、前記第２メモリアレイに含まれて前記第１メモリセルとペアとなる第２メモリセルと、を選択するカラムアドレスデコーダと、パルス状に周期的に変化するクロック信号を受けて、前記クロック信号の第１の位相に応じたタイミングで前記第１メモリセル及び前記第２メモリセルをプログラムするプレチャージ信号を生成するプレチャージ生成回路と、前記クロック信号を受けて、前記クロック信号の前記第１の位相とは異なる第２の位相に応じたタイミングでイネーブル信号を生成するイネーブル生成回路と、を備え、前記イネーブル信号に応じて、前記第１メモリセル及び前記第２メモリセルの出力を判定することを特徴とする半導体記憶装置である。
【００１８】
ここで、前記イネーブル信号を受けて、前記イネーブル信号により定まるタイミングにおいて前記第１メモリセルの出力電圧と基準電圧とを比較する第１の差動アンプと、前記イネーブル信号を受けて、前記タイミングにおいて前記第２メモリセルの出力電圧と前記基準電圧とを比較する第２の差動アンプと、を備えることが好適である。
【００１９】
また、前記第１の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか一方の位相であり、前記第２の位相は、前記クロック信号の立ち上がり又は立ち下がりのいずれか他方の位相であることが好適である。
【発明の効果】
【００２０】
本発明によれば、メモリセルの良否を正確に判定することができる。
【発明を実施するための最良の形態】
【００２１】
＜第１の実施の形態＞
本発明の実施の形態における半導体記憶装置１００は、図１に示すように、ローアドレスデコーダ２０、カラムアドレスデコーダ２２、書込回路２４、第１差動アンプ２６、第２差動アンプ２８、第３差動アンプ３０、プレチャージ（ＰＣ）生成回路３２、第１イネーブル（ＥＮＢ１）生成回路３４、第２イネーブル（ＥＮＢ２）生成回路３６及びスイッチング素子３８を含んで構成される。
【００２２】
本実施の形態におけるメモリアレイも、図１２と同様に、各メモリセルに正データをプログラムするための第１メモリアレイと、各メモリセルに正データの反転データをプログラムするための第２メモリアレイと、を備える。
【００２３】
ｎ本のワード線ＷＬ０〜ＷＬｎ−１（図中にはＷＬｋのみ示す）とｍ本のビット線ＢＬ＿Ｔ０〜ＢＬ＿Ｔｍ−１の交点にメモリセルをそれぞれマトリクス状に配置し、各行のメモリセルのコントロールゲートをワード線ＷＬ０〜ＷＬｎ−１のいずれか１つに接続し、ドレインをビット線ＢＬ＿Ｔ０〜ＢＬ＿Ｔｍ−１のいずれか１つに接続することによって第１メモリアレイが構成される。ワード線ＷＬ０〜ＷＬｎ−１とｍ本のビット線ＢＬ＿Ｂ０〜ＢＬ＿Ｂｍ−１の交点にメモリセルをそれぞれマトリクス状に配置し、各行のメモリセルのコントロールゲートをワード線ＷＬ０〜ＷＬｎ−１のいずれか１つに接続し、ドレインをビット線ＢＬ＿Ｂ０〜ＢＬ＿Ｂｍ−１のいずれか１つに接続することによって第２メモリアレイが構成される。各行のメモリセルのソースは共通ソース線ＳＬに接続される。
【００２４】
ビット線ＢＬ＿Ｔｊとビット線ＢＬ＿Ｂｊ（ｊは０〜ｍ−１）はペアとなるメモリセルが接続されており、第１メモリアレイは正データをプログラムするために設けられ、第２メモリアレイは正データの反転データをプログラムするために設けられる。
【００２５】
このような半導体記憶装置において、メモリセルに書き込まれたデータを消去する際には、カラムアドレスデコーダ２２にカラムアドレスデータ（ＣＡＤ）を入力して、総てのビット線ＢＬ＿Ｔ０〜ＢＬ＿Ｔｍ−１，ＢＬ＿Ｂ０〜ＢＬ＿Ｂｍ−１に接地電位（０Ｖ）を印加する。また、ローアドレスデコーダ２０にローアドレスデータ（ＲＡＤ）を入力して、データを消去するメモリセルのワード線ＷＬｋに消去電圧（１４．５Ｖ程度）を印加する。これにより、１つのワード線ＷＬｋに接続されているメモリセルのデータが一括消去される。
【００２６】
また、メモリセルにデータを書き込む（プログラム動作）際には、ローアドレスデコーダ２０にローアドレスデータ（ＲＡＤ）を入力して、書き込み対象となるメモリセルのワード線ＷＬｋを選択し、そのワード線ＷＬｋに選択電圧Ｖｇｐ（２．０Ｖ程度）を印加する。さらに、選択されたワード線ＷＬｋに関係する共通ソース線ＳＬにプログラム電圧Ｖｐ（１２．２Ｖ程度）を印加する。このような状態において、カラムアドレスデコーダ２２にカラムアドレスデータ（ＣＡＤ）を入力して各ビット線ＢＬ＿Ｔ０〜ＢＬ＿Ｔｍ−１，ＢＬ＿Ｂ０〜ＢＬ＿Ｂｍ−１からペアとなるビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊ（ｊは０〜ｍ−１）を選択すると共に、書込回路２４に入力されるデータに応じて選択されたメモリセルのビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊに書き込み可能電圧Ｖｓｅ（０．９Ｖ程度）又は書き込み禁止電圧Ｖｓｄ（４．０Ｖ程度）が印加される。書き込み可能電圧Ｖｓｅ（０．９Ｖ程度）を印加すると対応するメモリセルのフローティングゲートには電荷が注入されてデータ「０」がプログラムされ、各ビット線ＢＬ０〜ＢＬｍ−１に書き込み禁止電圧Ｖｓｄ（４．０Ｖ程度）を印加すると対応するメモリセルのフローティングゲートには電荷が注入されることなくデータ「１」がプログラムされる。
【００２７】
ビット線ＢＬ＿Ｔｊ及びビット線ＢＬ＿Ｂｊ（ｊは０〜ｍ−１）にはペアとなるメモリセルが接続されているので、書込回路２４に入力されたデータが「０」である場合には、ビット線ＢＬ＿Ｔｊに書き込み可能電圧Ｖｓｅが印加され、ビット線ＢＬ＿Ｂｊには書き込み禁止電圧Ｖｓｄが印加される。また、書込回路２４に入力されたデータが「１」である場合には、ビット線ＢＬ＿Ｔｊに書き込み禁止電圧Ｖｓｄが印加され、ビット線ＢＬ＿Ｂｊには書き込み可能電圧Ｖｓｅが印加される。
【００２８】
また、メモリセルからデータを読み出す際には、ローアドレスデコーダ２０にローアドレスデータを入力して、読み込み対象となるメモリセルのワード線ＷＬｋに選択電圧ｖｇｒ（４．０Ｖ程度）を印加する。さらに、総ての共通ソース線ＳＬに接地電位（０Ｖ）を印加する。そして、カラムアドレスデコーダ２２にカラムアドレスデータを入力して、読み出し対象となるペアのメモリセルのビット線ＢＬ＿Ｔｊ及びビット線ＢＬ＿Ｂｊ（ｊは０〜ｍ−１）を選択して第１差動アンプ２６に接続する。第１差動アンプ２６は、正データか書き込まれたメモリセルとそのメモリセルに対応し反転データが書き込まれたメモリセルとから出力される電圧をそれぞれ信号Ｔｒｕｅｒと信号Ｂａｒｒとして、信号Ｔｒｕｅｒと信号Ｂａｒｒの差分を増幅してデータとして出力する。
【００２９】
＜良否判定処理＞
以下、半導体記憶装置１００におけるメモリセルの良否判定処理について説明する。良否判定処理とは、メモリセルに十分なセル電流が流れて動作するか否かを開発時や出荷前に評価する処理である。
【００３０】
半導体記憶装置１００における判定回路は、図１に示すように、第１差動アンプ２６、第２差動アンプ２８、第３差動アンプ３０、ＰＣ生成回路３２、ＥＮＢ１生成回路３４、ＥＮＢ２生成回路３６及びスイッチング素子３８を含んで構成される。ＰＣ生成回路３２は、図１３に示したように、ＮＯＴ素子１４ａ、遅延回路１４ｂ、ＮＡＮＤ素子１４ｃ、ＮＯＴ素子１４ｄを含んで構成される。ＰＣ生成回路１４は、図４に示すように、クロック信号ＣＬＫを受けて、クロック信号のパルスの立ち下がりのタイミングで立ち上がり、クロック信号のパルスの立ち下がりから遅延回路１４ｂに設定された遅延時間ＴＢだけ遅れて立ち下がるプレチャージパルス（ＰＣ）を生成して出力する。プレチャージパルスは、スイッチング素子３８のゲートに入力される。
【００３１】
ＥＮＢ１生成回路３４は、図２に示すように、ＮＯＴ素子３４ａ、Ｄ−フリップ・フロップ３４ｂを含んで構成される。ＥＮＢ１生成回路３４は、図４に示すように、プレチャージパルスの立ち下がりのタイミングで立ち上がり、プレチャージパルスの立ち下がりに応じて立ち下がるパルス（ＥＮＢ１）を生成して出力する。信号ＥＮＢ１は第２差動アンプ２８及び第３差動アンプ３０に入力され、第２差動アンプ２８及び第３差動アンプ３０は信号ＥＮＢ１がハイレベルである期間のみそれぞれビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒ及び信号Ｂａｒｒと基準電圧Ｖｒｅｆとの比較を行う。第２差動アンプ２８は、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。第３差動アンプ３０は、信号Ｂａｒｒが基準電圧Ｖｒｅｆ以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。基準電圧Ｖｒｅｆは、接地電位を基準として電源電圧Ｖｃｃよりも低く設定される。
【００３２】
ＥＮＢ２生成回路３６は、図３に示すように、ＮＯＲ素子３６ａ，ＮＯＴ素子３６ｂ、３６ｃ，３６ｄを含んで構成される。ＮＯＲ素子３６ａ及びＮＯＴ素子３６ｂの直列接続は、図４に示すように、第２差動アンプ２８及び第３差動アンプ３０のいずれか一方の出力がハイレベルになったときに信号ＢＬ＿ＤＥＴをハイレベルとし、そうでない場合に信号ＢＬ＿ＤＥＴをローレベルとする。信号ＢＬ＿ＤＥＴはＮＯＴ素子３６ｃ，３６ｄの直列接続で構成されるバッファを介して第１差動アンプ２６に信号ＥＮＢ２として入力される。
【００３３】
このような判定回路を用いて、正データと反転データとを記憶するペアとなるメモリセルの良否を判定する。カラムアドレスデコーダ２２に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスｎを設定し、クロック信号ＣＬＫに同期させてプレチャージパルスをスイッチング素子３８のゲートに印加し、図４に示すように、時刻ｔ０から時刻ｔ１までの遅延時間ＴＢだけ選択されたメモリセルを充電する。
【００３４】
その後、プレチャージパルスの立ち下がりに応じて立ち上がる信号ＥＮＢ１を受けて、第２差動アンプ２８及び第３差動アンプ３０ではそれぞれビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒ及び信号Ｂａｒｒと基準電圧Ｖｒｅｆとの比較が行われる。そして、時刻ｔ２において第２差動アンプ２８及び第３差動アンプ３０のいずれか一方の出力がハイレベルになった場合、すなわち、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ以下となった場合、又は、信号Ｂａｒｒが基準電圧Ｖｒｅｆ以下となった場合に信号ＢＬ＿ＤＥＴがハイレベルとなり、それに続いて信号ＥＮＢ２がハイレベルとなる。
【００３５】
信号ＥＮＢ２が第１差動アンプ２６へ入力されることによって、選択されたペアのメモリセルに接続されたビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒと信号Ｂａｒｒの差分が増幅されてデータとして出力される。
【００３６】
例えば、図４に示すように、ビット線ＢＬ＿Ｔｊに接続されたメモリセルからプレチャージが終了し、第２差動アンプ２８及び第３差動アンプ３０によりビット線ＢＬ＿Ｔｊに接続されたメモリセルの信号Ｔｒｕｅｒ又はビット線ＢＬ＿Ｂｊに接続されたメモリセルの信号Ｂａｒｒが基準電圧Ｖｒｅｆ以下となったときに第１差動アンプによりデータを読み出して良否判定を行う。
【００３７】
以上のように、本実施の形態の半導体記憶装置１００では、良否判定の対象となるペアのメモリセルが繋がるビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒと信号Ｂａｒｒの時間的変化に基づいて良否判定を行うタイミングが自動的に設定される。したがって、半導体記憶装置１００に含まれるメモリセルの容量等のセル特性が変更や回路の寄生容量等の変化によらず、総ての機種においてメモリセルの良否判定を正確に行うことができる。
【００３８】
＜変形例＞
本発明の変形例における半導体記憶装置１０２は、図５に示すように、ローアドレスデコーダ２０、カラムアドレスデコーダ２２、書込回路２４、第１差動アンプ２６、第２差動アンプ２８、第３差動アンプ３０、プレチャージ（ＰＣ）生成回路３２、第１イネーブル（ＥＮＢ１）生成回路３４、第３イネーブル（ＥＮＢ３）生成回路４６、スイッチング素子３８、第４差動アンプ４０、ＮＡＮＤ素子４２及びＮＯＴ素子４４を含んで構成される。
【００３９】
本変形例における半導体記憶装置１０２は、第３イネーブル（ＥＮＢ３）生成回路４６並びに第１差動アンプ２６及び第４差動アンプ４０の動作が上記半導体記憶装置１００と異なっている。以下では、他の構成要素については上記半導体記憶装置１００と同様であるので説明を省略し、第３イネーブル（ＥＮＢ３）生成回路４６並びに第１差動アンプ２６及び第４差動アンプ４０について主に説明する。
【００４０】
＜良否判定処理＞
半導体記憶装置１０２における判定回路は、図５に示すように、第１差動アンプ２６、第２差動アンプ２８、第３差動アンプ３０、ＰＣ生成回路３２、ＥＮＢ１生成回路３４、ＥＮＢ３生成回路４６、スイッチング素子３８、第４差動アンプ４０、ＮＡＮＤ素子４２及びＮＯＴ素子４４を含んで構成される。第２差動アンプ２８、第３差動アンプ３０、ＰＣ生成回路３２、ＥＮＢ１生成回路３４、スイッチング素子３８の動作は上記半導体記憶装置１００と同様であるので説明は省略する。ただし、上記説明において基準電圧Ｖｒｅｆが基準電圧Ｖｒｅｆ１に変更される。
【００４１】
ＥＮＢ３生成回路４６は、図６に示すように、ＮＯＲ素子４６ａ，ＮＯＴ素子４６ｂ、遅延回路４６ｃ及びＤ−フリップ・フロップ４６ｄを含んで構成される。ＮＯＲ素子４６ａ及びＮＯＴ素子４６ｂの直列接続は、図７に示すように、第２差動アンプ２８及び第３差動アンプ３０のいずれか一方の出力がハイレベルになったときに信号ＢＬ＿ＤＥＴをハイレベルとし、そうでない場合に信号ＢＬ＿ＤＥＴをローレベルとする。信号ＢＬ＿ＤＥＴは、遅延回路４６ｃを介してＤ−フリップ・フロップ４６ｄのクロック端子に接続される。Ｄ−フリップ・フロップ４６ｄのデータ端子Ｄには電源電圧Ｖｃｃが印加される。これにより、Ｄ−フリップ・フロップ４６ｄの出力端子Ｑから出力される信号ＥＮＢ３は、信号ＢＬ＿ＤＥＴの立ち上がり遅延回路４６ｃに設定された遅延時間ＴＣだけ遅れて立ち上がる。
【００４２】
ＥＮＢ３生成回路４６から出力された信号ＥＮＢ３は、第１差動アンプ２６及び第４差動アンプ４０に入力される。第１差動アンプ２６及び第４差動アンプ４０は信号ＥＮＢ３がハイレベルである期間のみそれぞれビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒ及び信号Ｂａｒｒと基準電圧Ｖｒｅｆ２との比較を行う。第１差動アンプ２６は、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ２以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。第４差動アンプ４０は、信号Ｂａｒｒが基準電圧Ｖｒｅｆ２以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。基準電圧Ｖｒｅｆ２は、接地電位を基準として基準電圧Ｖｒｅｆ１よりも低く設定される。
【００４３】
第１差動アンプ２６及び第４差動アンプ４０の出力はＮＡＮＤ素子４２とＮＯＴ素子４４の直接接続に入力される。ＮＡＮＤ素子４２及びＮＯＴ素子４４は、図７に示すように、第１差動アンプ２６及び第４差動アンプ４０の両方の出力がハイレベルになったときに出力信号Ｄａｔａをハイレベルとし、そうでない場合に出力信号Ｄａｔａをローレベルとする。
【００４４】
このような判定回路を用いて、正データと反転データとを記憶するペアとなるメモリセルの良否を判定する。カラムアドレスデコーダ２２に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスｎを設定し、クロック信号ＣＬＫに同期させてプレチャージパルスをスイッチング素子３８のゲートに印加し、図７に示すように、時刻ｔ０から時刻ｔ１までの遅延時間ＴＢだけ選択されたメモリセルを充電する。
【００４５】
その後、プレチャージパルスの立ち下がりに応じて立ち上がる信号ＥＮＢ１を受けて、第２差動アンプ２８及び第３差動アンプ３０ではそれぞれビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒ及び信号Ｂａｒｒと基準電圧Ｖｒｅｆ１との比較が行われる。そして、時刻ｔ２において第２差動アンプ２８及び第３差動アンプ３０のいずれか一方の出力がハイレベルになった場合、すなわち、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ１以下となった場合、又は、信号Ｂａｒｒが基準電圧Ｖｒｅｆ１以下となった場合に信号ＢＬ＿ＤＥＴがハイレベルとなり、それに続いて信号ＥＮＢ２がハイレベルとなる。
【００４６】
信号ＥＮＢ２が第１差動アンプ２６及び第４差動アンプ４０へ入力されることによって、第１差動アンプ２６及び第４差動アンプ４０ではそれぞれビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒ及び信号Ｂａｒｒと基準電圧Ｖｒｅｆ２との比較が行われる。そして、信号ＢＬ＿ＤＥＴが立ち上がった時刻ｔ２から遅延時間ＴＣだけ経過した時刻ｔ３において第１差動アンプ２６及び第４差動アンプ４０の両方の出力がハイレベルになった場合、すなわち、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ２以下となり、かつ、信号Ｂａｒｒが基準電圧Ｖｒｅｆ２以下となった場合に出力信号Ｄａｔａがハイレベルとなる（図７の一点鎖線Ｂ）。この場合、メモリセルのペアは良品として判定する。一方、時刻ｔ３において第１差動アンプ２６及び第４差動アンプ４０のいずれか一方の出力がローレベルのままである場合、すなわち、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ２以下とならず、又は、信号Ｂａｒｒが基準電圧Ｖｒｅｆ２以下とならなかった場合に出力信号Ｄａｔａがローレベルとなる（図７の実線）。この場合、メモリセルのペアは不良として判定する。
【００４７】
以上のように、本変形例の半導体記憶装置１０２においても、良否判定の対象となるペアのメモリセルが繋がるビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒと信号Ｂａｒｒの時間的変化に基づいて良否判定を行うタイミングが自動的に設定される。したがって、半導体記憶装置１０２に含まれるメモリセルの容量等のセル特性が変更や回路の寄生容量等の変化によらず、総ての機種においてメモリセルの良否判定を正確に行うことができる。
【００４８】
＜第２の実施の形態＞
本発明の第２の実施の形態における半導体記憶装置２００は、図８に示すように、ローアドレスデコーダ２０、カラムアドレスデコーダ２２、書込回路２４、第１差動アンプ２６、プレチャージ（ＰＣ）生成回路３２、第４イネーブル（ＥＮＢ４）生成回路５０、スイッチング素子３８、第４差動アンプ４０、ＮＡＮＤ素子４２及びＮＯＴ素子４４を含んで構成される。
【００４９】
本実施の形態における半導体記憶装置２００は、第４イネーブル（ＥＮＢ４）生成回路５０の動作が上記半導体記憶装置１０２と異なっている。以下では、第４イネーブル（ＥＮＢ４）生成回路５０について主に説明する。
【００５０】
＜良否判定処理＞
半導体記憶装置２００における判定回路は、図８に示すように、第１差動アンプ２６、プレチャージ（ＰＣ）生成回路３２、第４イネーブル（ＥＮＢ４）生成回路５０、スイッチング素子３８、第４差動アンプ４０、ＮＡＮＤ素子４２及びＮＯＴ素子４４を含んで構成される。第４イネーブル（ＥＮＢ４）生成回路５０以外の動作は上記半導体記憶装置１０２と同様であるので説明は省略する。
【００５１】
ＥＮＢ４生成回路５０は、図９に示すように、ＮＯＴ素子５０ａ、ＮＡＮＤ素子５０ｂ、ＮＯＴ素子５０ｃを含んで構成される。ＮＯＴ素子５０ａにはクロック信号ＣＬＫが入力される。ＮＡＮＤ素子５０ｂには、ＮＯＴ素子５０ａの出力及びクロック信号を２分周（周期を２倍）した分周クロックが入力される。図１０に示すように、ＮＡＮＤ素子５０ｂの出力は、ＮＯＴ素子５０ｃにより反転されて信号ＥＮＢ４が生成される。ＥＮＢ４生成回路５０によって、分周クロックの立ち上がりでハイレベル（Ｈ）となり、クロック信号ＣＬＫの立ち下がりでローレベル（Ｌ）となる信号ＥＮＢ４が生成される。
【００５２】
ＥＮＢ４生成回路５０から出力された信号ＥＮＢ４は、第１差動アンプ２６及び第４差動アンプ４０に入力される。第１差動アンプ２６及び第４差動アンプ４０は信号ＥＮＢ４がハイレベルである期間のみそれぞれビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒ及び信号Ｂａｒｒと基準電圧Ｖｒｅｆ２との比較を行う。第１差動アンプ２６は、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ２以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。第４差動アンプ４０は、信号Ｂａｒｒが基準電圧Ｖｒｅｆ２以下となった場合に出力をハイレベルとし、それでない場合には出力をローレベルとする。
【００５３】
このような判定回路を用いて、正データと反転データとを記憶するペアとなるメモリセルの良否を判定する。カラムアドレスデコーダ２２に正データと反転データとを記憶するペアとなるメモリセルを選択するアドレスｎを設定し、クロック信号ＣＬＫの立ち上がりに同期させてプレチャージパルスをスイッチング素子３８のゲートに印加し、図１０に示すように、時刻ｔ０から時刻ｔ１までの遅延時間ＴＢだけ選択されたメモリセルを充電する。
【００５４】
その後、クロック信号ＣＬＫの立ち下がりに応じて立ち上がる信号ＥＮＢ４を受けて、第１差動アンプ２６及び第４差動アンプ４０ではそれぞれビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒ及び信号Ｂａｒｒと基準電圧Ｖｒｅｆ２との比較が行われる。そして、クロック信号ＣＬＫの立ち上がり時刻ｔ０から立ち下がり時刻ｔ２だけ遅延したタイミング後に第１差動アンプ２６及び第４差動アンプ４０の両方の出力がハイレベルになった場合、すなわち、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ２以下となり、かつ、信号Ｂａｒｒが基準電圧Ｖｒｅｆ２以下となった場合に出力信号Ｄａｔａがハイレベルとなる（図１０の一転鎖線Ｂ）。この場合、メモリセルのペアは良品として判定する。一方、時刻ｔ２後において第１差動アンプ２６及び第４差動アンプ４０のいずれか一方の出力がローレベルのままである場合、すなわち、信号Ｔｒｕｅｒが基準電圧Ｖｒｅｆ２以下とならず、又は、信号Ｂａｒｒが基準電圧Ｖｒｅｆ２以下とならなかった場合に出力信号Ｄａｔａがローレベルとなる（図１０の実線）。この場合、メモリセルのペアは不良として判定する。
【００５５】
以上のように、本実施の形態の半導体記憶装置２００では、良否判定の対象となるペアのメモリセルが繋がるビット線ＢＬ＿Ｔｊ，ＢＬ＿Ｂｊから出力される信号Ｔｒｕｅｒと信号Ｂａｒｒについてクロック信号ＣＬＫの立ち上がりから立ち下がりまでの時間に基づいて良否判定を行うタイミングが自動的に設定される。したがって、クロック信号ＣＬＫの周期やデューティを設定することによって、半導体記憶装置２００に含まれるメモリセルの容量等のセル特性が変更や回路の寄生容量等の変化によらず、総ての機種においてメモリセルの良否判定を正確に行うことができる。
【図面の簡単な説明】
【００５６】
【図１】第１の実施の形態における半導体記憶装置の構成を示す図である。
【図２】第１の実施の形態におけるＥＮＢ１生成回路の構成を示す図である。
【図３】第１の実施の形態におけるＥＮＢ２生成回路の構成を示す図である。
【図４】第１の実施の形態における半導体記憶装置の良否判定処理のタイミングチャートである。
【図５】変形例における半導体記憶装置の構成を示す図である。
【図６】変形例におけるＥＮＢ３生成回路の構成を示す図である。
【図７】変形例における半導体記憶装置の良否判定処理のタイミングチャートである。
【図８】第２の実施の形態における半導体記憶装置の構成を示す図である。
【図９】第２の実施の形態におけるＥＮＢ４生成回路の構成を示す図である。
【図１０】第２の実施の形態における半導体記憶装置の良否判定処理のタイミングチャートである。
【図１１】従来の半導体記憶装置の構成を示す図である。
【図１２】従来の半導体記憶装置の構成を示す図である。
【図１３】ＰＣ生成回路の構成を示す図である。
【図１４】従来の半導体記憶装置の良否判定処理のタイミングチャートである。
【図１５】ＥＮＢ生成回路の構成を示す図である。
【符号の説明】
【００５７】
１  ドレイン、２  ソース、３  絶縁膜、４  フローティングゲート、５  コントロールゲート、６  絶縁膜、１０  カラムアドレスデコーダ、１２  差動アンプ、１４  プレチャージ（ＰＣ）生成回路、１４ａ  ＮＯＴ素子、１４ｂ  遅延回路、１４ｃ  ＮＡＮＤ素子、１４ｄ  ＮＯＴ素子、１６  イネーブル（ＥＮＢ）生成回路、１６ａ  遅延回路、１６ｂ  ＮＯＴ素子、１６ｃ  Ｄ−フリップ・フロップ、１８  スイッチング素子、２０  ローアドレスデコーダ、２２  カラムアドレスデコーダ、２４  書込回路、２６  第１差動アンプ、２８  第２差動アンプ、３０  第３差動アンプ、３２  プレチャージ生成回路、３４  第１イネーブル生成回路、３４ａ  ＮＯＴ素子、３４ｂ  Ｄ−フリップ・フロップ、３６  第２イネーブル生成回路、３６ａ  ＮＯＲ素子、３６ｂ，３６ｃ，３６ｄ  ＮＯＴ素子、３８  スイッチング素子、４０  第４差動アンプ、４２  ＮＡＮＤ素子、４４  ＮＯＴ素子、４６  第３イネーブル生成回路、４６ａ  ＮＯＲ素子、４６ｂ  ＮＯＴ素子、４６ｃ  遅延回路、４６ｄ  Ｄ−フリップ・フロップ、５０  第４イネーブル生成回路、５０ａ  ＮＯＴ素子、１００，１０２，２００  半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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