(57)【要約】【課題】データリテンション特性を向上できる不揮発性半導体記憶装置およびそのデータ書込み方法を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ11と、制御回路17とを具備し、前記制御回路は、データ書込み動作の際に、選択ワード線に隣接する非選択ワード線の書込みデータを確認し(ST2)、前記確認したデータのうち前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第１書込みベリファイ電圧Vpv1をセットし、前記確認したデータのうち非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第１書込みベリファイ電圧よりも大きい第２書込みベリファイ電圧Vpv2をセットし(ST3)、前記セットした電圧によりデータ書込みを行うように制御する。【選択図】      図９
2010027165.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、
前記複数のワード線および前記複数のビット線に与える電圧を制御する制御回路とを具備し、
前記制御回路は、データ書込み動作の際に、
選択ワード線に隣接する非選択ワード線の書込みデータを確認し、
前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第１書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第１書込みベリファイ電圧よりも大きい第２書込みベリファイ電圧をセットし、
前記セットした電圧により、データ書込みを行うように制御すること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記非選択メモリセルは、前記選択メモリセルよりもソース線側に配置されること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記非選択ワード線の書込みデータを確認する際に、複数回データを読み出すことによりデータを確認すること
を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が、前記規定値よりも大きい場合に、前記非選択メモリセルの第２書込みベリファイ電圧よりも大きい第３書込みベリファイ電圧を更にセットし、データ書込みを行うように制御すること
を特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルに、ソース線側からデータ書込みを行うのに際し、外部から書込みデータをロードするステップと、
選択ワード線に隣接する非選択ワード線の書込みデータを確認するステップと、
前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第１書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第１書込みベリファイ電圧よりも大きい第２書込みベリファイ電圧をセットするステップと、
前記セットした電圧により、データ書込みを行うステップとを具備すること
を特徴とする不揮発性半導体記憶装置のデータ書込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置およびそのデータ書込み方法に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置のうち、例えば、ＮＡＮＤ型フラッシュメモリでは、微細化により、隣接セルの間隔が狭まり、セル間の静電容量が大きくなっている（例えば、非特許文献１参照）。すると、データ書込み動作の際においては、選択セルの閾値電圧が、セル間の静電容量により、選択セルの前に書き込まれた隣接セルのデータ（閾値電圧変動量）に応じて変動しやすくなる。さらに、データリテンション状態においては、電子の放出が速いセルがあると、隣接セルのデータも影響を受けやすくなる。
【０００３】
さらに、多値フラッシュメモリにおいては、多くの閾値電圧分布を形成するために、２値メモリに比べて記憶ノードに多くの電子を注入し、高い閾値電圧まで書込みを行う必要がある。データ書込み時に多くの電子が注入されると、記憶ノードの電位が上昇し、その分電子が放出されやすくなるため、閾値電圧が高いセルほどデータリテンション特性が悪化し、かかる影響が隣接する選択セルに影響する。その結果、選択セルの記憶ノードから電子が放出されなくても、隣接する非選択セルとの静電容量結合により、選択セルの閾値電圧が低下する。このように、選択セルの電子の放出が全く無くても、選択セルのデータリテンション特性が悪化するという問題がある。
【０００４】
上記のように、従来の不揮発性半導体記憶装置およびそのデータ書込み方法では、データリテンション特性が悪化するという問題があった。
【非特許文献１】Jae-Duk Lee, et al., “Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation”, IEEE Electron Device Letters, vol.23, p. 264, 2002.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、データリテンション特性を向上できる不揮発性半導体記憶装置およびそのデータ書込み方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様によれば、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、前記複数のワード線および前記複数のビット線に与える電圧を制御する制御回路とを具備し、前記制御回路は、データ書込み動作の際に、選択ワード線に隣接する非選択ワード線の書込みデータを確認し、前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に、第１書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に、前記第１書込みベリファイ電圧よりも大きい第２書込みベリファイ電圧をセットし、前記セットした電圧により、前記データ書込みを行うように制御する不揮発性半導体記憶装置を提供できる。
【０００７】
この発明の一態様によれば、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルに、ソース線側からデータ書込みを行うに際し、外部から書込みデータをロードするステップと、選択ワード線に隣接する非選択ワード線の書込みデータを確認するステップと、前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に、第１書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に、前記第１書込みベリファイ電圧よりも大きい第２書込みベリファイ電圧をセットするステップと、前記セットした電圧により、データ書込みを行うステップとを具備する不揮発性半導体記憶装置のデータ書込み方法を提供できる。
【発明の効果】
【０００８】
この発明によれば、データリテンション特性を向上できる不揮発性半導体記憶装置およびそのデータ書込み方法が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
［第１の実施形態］  
＜１．構成例＞  
まず、図１乃至４を用いて、この発明の第１の実施形態に係る不揮発性半導体記憶装置の構成例について説明する。
【００１１】
１−１．全体構成例  
図１は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例である。本例では、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
【００１２】
図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線駆動回路１６、制御回路１７、および制御信号入力端子１８により構成されている。
【００１３】
メモリセルアレイ１１は、複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）により構成されている。このメモリセルアレイ１１には、ワード線を制御するワード線駆動回路１６とビット線を制御するためのビット線制御回路１２とが接続されている。
【００１４】
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４が接続されている。
【００１５】
ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、外部のホスト機器等に接続される。
【００１６】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御回路１７に供給される。
【００１７】
ワード線駆動回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１８】
制御回路１７は、接続される各回路に必要な制御信号および制御電圧を与える。制御回路１７は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、およびワード線駆動回路１６に接続される。接続された上記構成回路は、制御回路１７によって制御される。制御回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は内部電圧発生回路を有し、接続された上記構成回路の動作に必要な制御電圧を供給する。
【００１９】
ここで、上記ワード線駆動回路１６、ビット線制御回路１２、カラムデコーダ１３、制御回路１７は、書き込み回路、読み出し回路、および消去回路を構成している。
【００２０】
１−２．ブロック（ＢＬＯＣＫ）の構成例  
次に、図２を用いて、第１の実施形態に係るメモリセルアレイを構成するブロック（ＢＬＯＣＫ）の構成例について説明する。ここでは、図１中の一ブロック（ＢＬＯＣＫ１）を一例に挙げて説明する。また、このブロックＢＬＯＣＫ１中のメモリセルトランジスタは、一括して消去される。そのため、ブロックは消去単位である。
【００２１】
ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ＷＬ方向に直交するビット線方向（ＢＬ方向）に配置され電流経路が直列接続される８個のメモリセルトランジスタＭＴ０〜ＭＴ７からなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
【００２２】
尚、本例では、メモリセルユニットＭＵは、８個のメモリセルＭＴ０〜ＭＴ７から構成されるが、２つ以上のメモリセル、例えば、１６個、３２個等から構成されていればよく、特に８個に限定されるというものではない。
【００２３】
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応してメモリセルユニットＭＵの上方に設けられ、ＢＬ方向に延出するビット線ＢＬｍ−１に接続される。
【００２４】
ワード線ＷＬ０〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタの制御ゲート電極に共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
【００２５】
また、ワード線ＷＬ０〜ＷＬ７ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ７には、ページ（ＰＡＧＥ）が存在する。このページ（ＰＡＧＥ）ごとに、読み出し動作、書き込み動作が行われるため、ページ（ＰＡＧＥ）は読み出し単位であり、書き込み単位である。
【００２６】
１−３−１．メモリセルアレイの平面構成例  
次に、図３を用いて、メモリセルアレイ１１の平面構成例について説明する。図示するように、メモリセルアレイ１１を構成する複数のブロック（ＢＬＯＣＫ１、ＢＬＯＣＫ２、…）のそれぞれは、複数のワード線ＷＬ０〜ＷＬ７と素子分離領域により区画形成されＢＬ方向に延出する素子領域との交際位置にマトリクス状に配置された複数のメモリセルトランジスタ、および選択ゲート線ＳＧＳ、ＳＧＤと素子領域との交差位置に配置された選択トランジスタＳ１、Ｓ２とを有する。なお、素子分離領域は半導体基板の表面にシリコン酸化膜等が埋め込まれることにより形成されている。
【００２７】
複数のメモリセルトランジスタおよび選択トランジスタＳ１、Ｓ２からなるメモリセルユニットの両端の素子領域上にはソース線コンタクトＳＣおよびビット線コンタクトＢＣが形成されている。これらソース線コンタクトＳＣおよびビット線コンタクトＢＣは、ＢＬ方向に隣接するブロックで共有されている。例えば、ソース線コンタクトＳＣは、ＢＬ方向に隣接するブロックＢＬＯＣＫ２およびブロックＢＬＯＣＫ３で共有されており、ビット線コンタクトＢＣは、ＢＬ方向に隣接するブロックＢＬＯＣＫ１およびブロックＢＬＯＣＫ２で共有されている。
【００２８】
また、ソース線ＳＬがソース線コンタクトＳＣ上に、サブビット線ＳＢＬがビット線コンタクトＢＣ上に設けられている。サブビット線ＳＢＬ上には配線間コンタクトＬＣが設けられ、ビット線ＢＬ０〜ＢＬｍ−１が配線間コンタクトＬＣ上に設けられている。
【００２９】
１−３−２．メモリセルアレイの断面構成例  
次に、図４を用いて、第１の実施形態に係るメモリセルアレイの断面構成例について説明する。ここでは、図３中のＩＶ−ＩＶ線に沿ったビット線ＢＬ３の方向による断面構成例を一例に挙げる。
【００３０】
図示するように、半導体基板（Si-sub）２１の素子領域上に、電流経路が隣接するもので直列接続された複数のメモリセルトランジスタＭＴ０〜ＭＴ７、およびこれらを選択する選択トランジスタＳ１、Ｓ２を有するメモリセルユニットＭＵが配置されている。
【００３１】
複数のメモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれは、半導体基板上に順次設けられる、トンネル絶縁膜Ｔox、浮遊ゲート電極ＦＧ０〜ＦＧ７、ゲート間絶縁膜ＩＰＤ、制御ゲート電極ＣＧ０〜ＣＧ７（ＷＬ０〜ＷＬ７）、およびゲートキャップ層ＧＭを備える積層構造である。複数のメモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれは、この積層構造を挟むように半導体基板２１中に離間して設けられるソースまたはドレインＳ／Ｄを備える。
【００３２】
選択トランジスタＳ１は、上記メモリセルトランジスタＭＴ０〜ＭＴ７の電流経路が個直列に接続されて構成されるＮＡＮＤストリングのソース側に配置される。選択トランジスタＳ１は、半導体基板２１上に順次設けられるゲート絶縁膜Ｇox、ゲート電極ＳＧ１、ゲートキャップ層ＧＭ、ゲート電極ＳＧ１中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜ＩＰＤ、およびゲート電極ＳＧ１を挟むように半導体基板２１中に離間して設けられるソースまたはドレインＳ／Ｄとを備える。
【００３３】
選択トランジスタＳ２は、上記ＮＡＮＤストリングのドレイン側に配置される。選択トランジスタＳ２は、半導体基板２１上に順次設けられるゲート絶縁膜Ｇox、ゲート電極ＳＧ２、ゲートキャップ層ＧＭ、ゲート電極ＳＧ２中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜ＩＰＤ、およびゲート電極ＳＧ２を挟むように半導体基板２１中に離間して設けられるソースまたはドレインＳ／Ｄとを備える。
【００３４】
ソース線コンタクトＳＣは、選択トランジスタＳ１のソースまたはドレインＳ／Ｄ上に設けられる。また、ビット線コンタクトＢＣは、選択トランジスタＳ２のソースまたはドレインＳ／Ｄ上に設けられる。
【００３５】
層間絶縁膜２２中に、上記ソース線コンタクトＳＣ、ビット線コンタクトＢＣ、ソース線ＳＬ、サブビット線ＳＢＬ、配線間コンタクトＬＣ、およびビット線ＢＬ３が設けられる。
【００３６】
また、ここでは図示を省略したが、半導体基板２１中には、Ｐ型またはＮ型の不純物が導入されることにより形成されたＰウェルまたはＮウェルが設けられていても良い。
【００３７】
制御ゲート電極ＣＧ０〜ＣＧ７（またはワード線ＷＬ０〜ＷＬ７）および選択ゲートＳＧＳ、ＳＧＤは、ワード線駆動回路１６中に配置されるロウデコーダを介して制御回路１７と電気的に接続されている。ロウデコーダ内には転送ゲートがあり、転送ゲートのゲート電極にはアドレス選択信号線が与えられ、制御回路１７内で発生した電圧を、選択されたアドレスのメモリセルトランジスタＭＴ０〜ＭＴ７のいずれかへ印加できるように構成されている。
【００３８】
尚、この１−３−２．の説明において、ゲート絶縁膜Ｇoxおよびトンネル絶縁膜Ｔoxは、選択トランジスタＳ１、Ｓ２およびメモリセルトランジスタＭＴ０〜ＭＴ７ごとに設けられる構成例を一例に挙げて説明したが、これに限られない。例えば、ゲート絶縁膜Ｇoxおよびトンネル絶縁膜Ｔoxが半導体基板２１上に面一に設けられ、選択トランジスタＳ１、Ｓ２およびメモリセルトランジスタＭＴ０〜ＭＴ７に共通に設けられる構成等であっても良い。
【００３９】
＜２．隣接セル間の容量結合およびデータリテンションについて＞  
２−１．隣接セル間の容量結合について  
次に、図５および図６を用いて、本例に係る隣接セル間の容量結合について説明する。ここでは、図４中の破線２５で囲って示すメモリセルアレイＭＴ１、ＭＴ２を一例に挙げて以下説明する。
【００４０】
図５は、破線２５で囲って示す、メモリセルトランジスタＭＴ１、ＭＴ２の容量結合、抵抗、および印加電圧を示す断面図である。図６は、図５に示す容量結合、抵抗、および印加電圧の等価回路図である。
【００４１】
図示するように、ＢＬ方向に隣接するメモリセルトランジスタＭＴ１、ＭＴ２には、少なくとも容量結合Ｃp1、Ｃp2、Ｃipdcg1、Ｃoxsg1、Ｃipdcg2、Ｃoxsg2、および抵抗Ｒ１が形成され、印加電圧Ｖcg1、Ｖcg2が与えられる。
【００４２】
容量結合Ｃp1は、層間絶縁膜（図示せず）を挟んでＢＬ方向に隣接する制御電極ＣＧ１（ＷＬ１）、ＣＧ１（ＷＬ２）間に発生する寄生容量の効果により形成される容量結合である。容量結合Ｃp2は、層間絶縁膜（図示せず）を挟んで浮遊電極ＦＧ１、ＦＧ２間に発生する寄生容量の効果により形成される容量結合である。
【００４３】
容量結合Ｃipdcg1は、ゲート間絶縁膜ＩＰＤを挟んで隣接する制御電極ＣＧ１と浮遊電極ＦＧ１との間に発生する寄生容量の効果により形成される。容量結合Ｃoxsg1は、ゲート絶縁膜Ｔoxを挟んで隣接する浮遊電極ＦＧ１と半導体基板２１との間に発生する寄生容量の効果により形成される。容量結合Ｃipdcg2は、ゲート間絶縁膜ＩＰＤを挟んで隣接する制御電極ＣＧ２と浮遊電極ＦＧ２との間に発生する寄生容量の効果により形成される。容量結合Ｃoxsg2は、ゲート絶縁膜Ｔoxを挟んで隣接する浮遊電極ＦＧ２と半導体基板２１との間に発生する寄生容量の効果により形成される。
【００４４】
抵抗Ｒ１は、メモリセルトランジスタＭＴ１、ＭＴ２が共有するソース／ドレイン拡散層の抵抗である。
【００４５】
印加電圧Ｖcg1は、メモリセルトランジスタＭＴ１の制御電極ＣＧ１（ＷＬ１）に与えられる印加電圧である。印加電圧Ｖcg2は、メモリセルトランジスタＭＴ２の制御ゲート電極ＣＧ２（ＷＬ２）に与えられる印加電圧である。
【００４６】
尚、ここでは、ワード線方向に隣接するセル間の容量結合や、斜め方向に形成される容量結合等についての詳細な説明を省略している。
【００４７】
２−１．隣接セル間のデータリテンションについて  
２−１−１．書込み直後の閾値電圧  
次に、データリテンションについて説明するために、図７を用いて、データ書込み直後のメモリセルトランジスタの閾値電圧について説明する。同様に、メモリセルトランジスタＭＴ１、ＭＴ２を一例に挙げて説明する。
【００４８】
図示するように、この説明では、メモリセルトランジスタＭＴ１の浮遊電極ＦＧ１に電子が多く注入されることにより閾値電圧が大きく”００（Ｃ）”状態であり、メモリセルトランジスタＭＴ２の閾値電圧が”０１（Ａ）”状態である。そのため、メモリセルトランジスタＭＴ２の閾値電圧は、メモリセルトランジスタＭＴ１の閾値電圧よりも小さい（Ｖth01＜Ｖth00）。
【００４９】
また、データ書込みの順番は、ソース線ＳＬ側から近いメモリセルトランジスタから順番に行われる。そのため、例えば、本例では、ソース線ＳＬ側から近い順に、メモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、の順番で行われる。
【００５０】
図示するようなデータ書込み直後においては、メモリセルトランジスタＭＴ１、ＭＴ２の閾値電圧は変動せず、データリテンション特性の悪化はない。
【００５１】
２−１−２．時間経過後の閾値電圧  
次に、図８を用いて、時間経過後のメモリセルトランジスタの閾値電圧について説明する。
【００５２】
図示するように、データ書込みから所定の時間経過後においては、メモリセルトランジスタの閾値電圧は、その前に書込まれた隣接セルのデータ（閾値電圧変動量）に応じて変動しやすくなる。例えば、データ書込みから所定の時間経過後においては、メモリセルトランジスタＭＴ２の閾値電圧は、その前に書込まれた隣接セルＭＴ１のデータ”００”（閾値電圧変動量）に応じて変動しやすくなる。
【００５３】
より具体的には、図示するように、注目するメモリセルトランジスタＭＴ２に隣接して閾値電圧が高いメモリセルトランジスタＭＴ１が存在するとき、メモリセルトランジスタＭＴ１の浮遊電極（記憶ノード）ＦＧ１から電子が放出される場合を想定する。電子が放出されると、メモリセルトランジスタＭＴ１の閾値電圧は低下するため（Ｖth00´＜Ｖth00）、メモリセルトランジスタＭＴ１のデータリテンションは悪化する。
【００５４】
この場合、メモリセルトランジスタＭＴ２の浮遊電極（記憶ノード）ＦＧ２から電子が放出されなくても、静電容量結合（例えば、容量結合Ｃp2等）により、注目するメモリセルトランジスタＭＴ２の閾値電圧が低下する（Ｖth01´＜Ｖth01）。その結果、メモリセルトランジスタＭＴ２は、電子の放出が全く無くても、データリテンションが悪化してしまう。これは、フラッシュメモリの微細化の進行によって隣接セルの間隔が狭まり、セル間の静電容量結合（例えば、容量結合Ｃp2等）が大きくなることに伴い、より顕著になる。
【００５５】
例えば、このような場合の閾値分布は、後述する比較例に係る図１８のように示される。図示するように、データリテンションの時間経過の過程で、閾値電圧が高いセルから電子が放出され閾値電圧が低下し（Ｖth00→Ｖth00´）、静電容量結合の影響で隣接するセルの閾値電圧が低下すると（Ｖth01→Ｖth01´）、閾値電圧分布の下裾が拡大し（ΔＶＡ）、データリテンション特性が悪化する。この場合、例えば、読み出し電圧ＶｒＡの間隔（ΔＶｒＡ）も狭くなり、信頼性も低下する。
【００５６】
また、データリテンションにおいては、隣接する、例えば、メモリセルトランジスタＭＴ１が、電子の放出が速いセル特性の場合、隣接セルのデータも影響を受けやすくなる。
【００５７】
加えて、本例のように、１つのメモリセルトランジスタに多ビットデータを記憶可能な多値ＮＡＮＤ型フラッシュメモリにおいては、多くの閾値電圧分布を形成する。そのため、１つのメモリセルトランジスタに１ビットデータを記憶可能な２値ＮＡＮＤ型フラッシュメモリに比べて、記憶ノードである浮遊電極に多くの電子を注入し、高い閾値電圧まで書込みを行う必要がある。書込み時に多くの電子が注入されると、記憶ノードである浮遊電極の電位が上昇し、その分だけ電子が放出されやすくなるため、閾値電圧が高いセルほどデータリテンション特性が悪化する。
【００５８】
これに対して、本例では、上記のように、データリテンションの過程で閾値電圧が高いメモリセルトランジスタＭＴ１から電子が放出され、静電容量結合の影響で隣接するメモリセルトランジスタＭＴ２の閾値電圧が低下する場合であっても、メモリセルトランジスタＭＴ２が存在する閾値電圧分布の下裾が拡大しデータリテンション特性が悪化しないよう、あらかじめメモリセルトランジスタＭＴ２の書込みベリファイ電圧を高く設定する。以下、より具体的に説明する。
【００５９】
＜２．データ書込み動作＞  
図９乃至図１１を用いて、第１の実施形態に係る不揮発性半導体記憶装置のデータ書込み動作について説明する。この説明においては、図９に示すフローに則して以下説明する。
【００６０】
（ステップＳＴ１（データロード））  
まず、制御回路１７は、外部のホスト装置からデータ入出力端子１５を介して入力された書込みデータを、データ入出力バッファ１４に格納する。
【００６１】
（ステップＳＴ２（データ確認））  
続いて、制御回路１７は、書込みセルが接続される選択ワード線ＷＬｎ（ｎが小さいほどソース線側とする：ｎ＝０、１、２、…、）よりも、ソース線ＳＬ側に１つ近くデータ書込みが行われた隣接ワード線ＷＬｎ−１に接続される隣接セル（ここでは、メモリセルトランジスタＭＴ１）の書込みデータを確認する。
【００６２】
例えば、制御回路１７は、書込みセルであるメモリセルトランジスタＭＴ２が接続される選択ワード線ＷＬ２よりも、ソース線ＳＬ側に１つ近くデータ書込みが行われた非選択隣接ワード線ＷＬ１に接続される隣接セルであるメモリセルトランジスタＭＴ１の書込みデータ（”００”状態）を確認する。
【００６３】
このステップの際、隣接する非選択ワード線ＷＬｎ−１の印加電圧は、例えば、図１０中に示す読み出し電圧ＶｒＢのように示される。図示するように、制御回路１７は、ワード線駆動回路１６等を制御して、ワード線ＷＬｎの書込み前に、隣接非選択ワード線ＷＬｎ−１に読み出し電圧ＶｒＢを印加し、隣接非選択ワード線ＷＬｎ−１に接続される各セルのデータを確認する。
【００６４】
例えば、制御回路１７は、ワード線駆動回路１６等を制御して、ワード線ＷＬ２の書込み前に、隣接非選択ワード線ＷＬ１に読み出し電圧ＶｒＢを印加し、隣接非選択ワード線ＷＬ１に接続される各セルのデータを確認する。この制御により、隣接非選択ワード線ＷＬ１に接続されるメモリセルトランジスタＭＴ１のデータである閾値電圧（”００”状態）が、選択ワード線ＷＬ２に接続されこれから書込もうとする隣接セルＭＴ２の閾値電圧（”０１”状態）よりも大きいことが、容易に確認できる。
【００６５】
（ステップＳＴ３（ＷＬｎのベリファイ電圧の決定））  
続いて、制御回路１７は、選択ワード線ＷＬｎの書込みベリファイ電圧をセル毎に決定する。
【００６６】
選択ワード線ＷＬｎの印加電圧は、例えば、図１１のように示される。図示するように、制御回路１７は、上記ステップＳＴ２の際に、隣接する非選択ワード線ＷＬｎ−１の閾値電圧が規定値（本例では読み出し電圧ＶｒＢ）よりも低い場合、選択セルの制御電極には、書込み電圧Ｖpgm、および書込みベリファイ電圧Ｖpv1を与えるように電圧をセットする。
【００６７】
一方、制御回路１７は、上記ステップＳＴ２の際に、隣接する非選択ワード線ＷＬｎ−１の閾値電圧が規定値（本例では読み出し電圧ＶｒＢ）よりも高い場合、選択セルの制御電極には、書込み電圧Ｖpgm、および第２書込みベリファイ電圧Ｖpv2を与えるように電圧をセットする。図示するように、第２書込みベリファイ電圧Ｖpv2は、第１書込みベリファイ電圧Ｖpv1よりも電圧値が大きなベリファイ電圧である。
【００６８】
例えば、制御回路１７は、上記ステップＳＴ２の際に、隣接する非選択ワード線ＷＬ１の閾値電圧が既定値（ＶｒＢ）よりも低い場合、選択セルＭＴ２の制御電極には、書込み電圧Ｖpgm、第１書込みベリファイ電圧Ｖpv1を与えるように電圧をセットする。
【００６９】
また、制御回路１７は、上記ステップＳＴ２の際に、隣接する非選択ワード線ＷＬ１の閾値電圧が既定値（ＶｒＢ）よりも高い場合、選択セルＭＴ２の制御電極には、書込み電圧Ｖpgm、第２書込みベリファイ電圧Ｖpv2を与えるように電圧をセットする。
【００７０】
ここで、図中の第１書込みベリファイ電圧Ｖpv1は、後述する図１２中に示す”０１（Ａ）”分布、”１０（Ｂ）”分布、”００（Ｃ）”分布における書込みベリファイ電圧Ｖpv1A、Ｖpv1B、Ｖpv1Cのそれぞれいずれかに対応するものである。同様に、第２書込みベリファイ電圧Ｖpv2は、図１２中に示す”０１（Ａ）”分布、”１０（Ｂ）”分布、”００（Ｃ）”分布の書込みベリファイ電圧Ｖpv2A、Ｖpv2B、Ｖpv2Cのそれぞれいずれかに対応するものである。このステップ際に決定される書込みベリファイ電圧は、選択セルの閾値分布ごとに対応して決定される。
【００７１】
このように、第１の実施形態では、１つの閾値電圧分布に対して、書込みベリファイ電圧を２つ有する（Ｖpv1、Ｖpv2）点で、後述する比較例と相違する。また、第１、第２書込みベリファイ電圧Ｖpv1、Ｖpv2のいずれかの電圧を用いるかはセル毎に異なっており、ソース線側の隣接セルのデータに依存する。
【００７２】
（ステップＳＴ４（書込みパルス印加））  
続いて、制御回路１７は、上記ステップＳＴ３の際に決定された書込み電圧に従い、ワード線駆動回路１６等を制御して、書込みパルスを印加する。
【００７３】
具体的には、制御回路１７は、非選択ワード線ＷＬｎ−１に対しては、図１０に示すように、非選択ワード線ＷＬｎ−１に接続される非選択セルの制御電極に、時間（time）の経過とともに、書込み時非選択ワード線電圧Ｖpassを与えるように制御する。
【００７４】
一方、制御回路１７は、選択ワード線ＷＬｎに対しては、図１１に示すように、選択ワード線ＷＬｎに接続される選択セルの制御電極に、時間（time）の経過とともに、書込み電圧Ｖpgmを与えるように制御する。
【００７５】
（ステップＳＴ５（書込みベリファイ））  
続いて、制御回路１７は、書込みベリファイを行う。即ち、上記制御回路１７は、選択ワード線ＷＬｎに接続される各セルについて、データを読み出すことにより、書込みベリファイを行う。
【００７６】
具体的には、制御回路１７は、非選択ワード線ＷＬｎ−１に対しては、図１０に示すように、非選択ワード線ＷＬｎ−１に接続される非選択セルの制御電極に、時間（time）の経過とともに、読み出し時非選択ワード線電圧Ｖru（＜Ｖpass）２回ずつを与える。
【００７７】
一方、制御回路１７は、選択ワード線ＷＬｎに対しては、図１１に示すように、選択ワード線ＷＬｎに接続される選択セルの制御電極に、時間（time）の経過とともに、第１書込みベリファイ電圧Ｖpv1、および第２書込みベリファイ電圧Ｖpv2を与える。
【００７８】
例えば、本例の場合、制御回路１７は、選択ワード線ＷＬ２に接続される選択セルＭＴ２の制御電極ＣＧ２に、時間（time）の経過とともに、書込み電圧Ｖpgm、第１書込みベリファイ電圧Ｖpv1、および第２書込みベリファイ電圧Ｖpv2を一セットとして与える。
【００７９】
（ステップＳＴ６（全セル書込み終了か否かの判定））  
続いて、制御回路１７は、上記ステップＳＴ５の際の書込みベリファイの結果、選択ワード線ＷＬｎに接続される各セルが、所望の閾値電圧に達しているか否かの判定を行う。
【００８０】
この際、選択ワード線ＷＬｎに接続される各セルが所望の閾値電圧に達している場合には、データ書込み動作を終了する。
【００８１】
一方、選択ワード線ＷＬｎに接続される各セルが所望の閾値電圧に達していない場合には、所望の閾値電圧に達してないセルに対して上記ステップＳＴ４、ＳＴ５を繰り返し行う。以後、選択ワード線ＷＬｎに接続される各セルが所望の閾値電圧に達するまで、上記ステップＳＴ４、ＳＴ５を繰り返し行う。この際、選択ワード線ＷＬｎに与える電圧は、書込み電圧Ｖpgmよりも電圧をステップアップさせた書込み電圧（ΔＶpgm）、第１書込みベリファイ電圧Ｖpv1、および第２書込みベリファイ電圧Ｖpv2を一セットとして与える。
【００８２】
＜４．第１の実施形態に係る効果＞  
第１の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００８３】
（１）閾値電圧分布の広がりを抑えることができ、データリテンション特性を向上することができる。  
この第１の実施形態に係る不揮発性半導体記憶装置は、データ書込み動作を行う際に、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１の書込みデータを確認し（ＳＴ２）、前記確認したデータのうち、選択ワード線ＷＬｎに接続された選択メモリセルＭＴ２に隣接する非選択ワード線ＷＬｎ−１に接続された非選択メモリセルＭＴ１の閾値電圧（”００（Ｃ）”）が規定電圧（ＶｒＢ）以下である場合に第１書込みベリファイ電圧Ｖpv1をセットし、確認したデータのうち選択メモリセルに隣接する非選択メモリセルの閾値電圧（”００（Ｃ）”）が規定電圧（ＶｒＢ）よりも大きい場合に第１書込みベリファイ電圧よりも大きい第２ベリファイ電圧Ｖpv2をセットし（ＳＴ３）、セットした電圧により書込みパルスを与え（ＳＴ４）、書込みベリファイを行う（ＳＴ５）ように制御する制御回路１７を少なくとも備えるものである。
【００８４】
そのため、非選択ワード線ＷＬｎ−１の非選択セルの閾値電圧が高いときに、選択ワード線ＷＬｎの書込みベリファイ電圧を上げることにより、データリテンション状態で非選択ワード線ＷＬｎ−１の閾値電圧が低下した時に選択ワード線ＷＬｎの閾値電圧が同時に下がっても、閾値電圧分布が広がることを防止することができ、データリテンション特性を向上することができる。このように、例えば、ＮＡＮＤ型フラッシュメモリにおいて、ワード線間隣接セル同士の静電容量結合（例えば、Ｃp2等）に起因したデータリテンション特性を向上できる点で有利である。
【００８５】
上記構成のデータ書込み動作の結果、得られる本例に係る不揮発性記憶装置の閾値電圧の分布は、例えば、図１２のように示される。図１２（ａ）は比較例に係る閾値電圧の分布であり、図１２（ｂ）は本第１の実施形態に係る閾値電圧の分布である。
【００８６】
本例では、上記ステップＳＴ２の際に、制御回路１７は、選択ワード線ＷＬｎにソース線ＳＬ側に隣接する非選択ワード線ＷＬｎ−１に接続されたメモリセルトランジスタのデータを確認する。この際、隣接する非選択ワード線ＷＬｎ−１に接続されたメモリセルトランジスタの閾値電圧が、規定値よりも高ければ、データリテンションの時間経過の過程で、隣接する非選択ワード線ＷＬｎ−１に接続されたメモリセルトランジスタのから電子が放出されやすいことが容易に確認することができる。
【００８７】
そこで、本実施形態では、隣接する非選択ワード線ＷＬｎ−１のデータを識別した後、続くステップＳＴ３の際、制御回路１７は、閾値電圧が規定値（ＶｒＢ）以上であれば、選択ワード線ＷＬｎに接続された書込みセルの書込みベリファイ電圧をセル毎に高くする設定することができる。続くステップＳＴ４〜ＳＴ５において、かかる設定電圧により、データ書込みを行うことができる。
【００８８】
そのため、図示する選択セルＭＴ２に”０１（Ａ）”分布の閾値電圧を書き込む場合では、選択ワード線ＷＬ２に接続される選択セルＭＴ２の制御電極ＣＧ２に、時間（time）の経過とともに、第１書込みベリファイ電圧Ｖpv1A、および第２書込みベリファイ電圧Ｖpv2Aを一セットとして与えることができる。その結果、比較例に比べ、かかる選択セルＭＴ２の閾値電圧をΔＶpvAだけ大きい側にシフトすることができる。
【００８９】
従って、データリテンションの時間経過の過程で、閾値電圧が高い”００（Ｃ）”の閾値電圧分布のセルＭＴ１から電子が放出され閾値電圧が低下し（Ｖth00→Ｖth00´）、静電容量結合の影響で、これに隣接するセルＭＴ２の閾値電圧が低下した場合（Ｖth01→Ｖth01´）であっても、あらかじめΔＶpvAだけ大きい側にシフトされているため、”０１（Ａ）”の閾値電圧分布の下裾が拡大することを防止することができる。
【００９０】
その結果、例えば、本例（ｂ）の場合、比較例（ａ）の場合に比べ、読み出しベリファイ電圧の間隔を増大することができる（ΔＶｒＡ´＞ΔＶｒＡ）。このように、データリテンション特性を向上することが可能である。
【００９１】
（２）微細化に対して有利である。  
上記セル間の静電容量結合（例えば、容量結合Ｃp2等）は、ＮＡＮＤ型フラッシュメモリの微細化の進行によって隣接セルの間隔が狭まることに伴いより増大する。しかし、上記（１）に説明したように、本例によれば、微細化の進行によってセル間の静電容量結合が増大した場合であっても、データリテンション特性を向上することができる。そのため、微細化に対して有利である。
【００９２】
さらに、本例のように、１つのメモリセルトランジスタに多ビットデータを記憶可能な多値ＮＡＮＤ型フラッシュメモリにおいては、多くの閾値電圧分布を形成する。そのため、多値メモリは、１つのメモリセルトランジスタに１ビットデータを記憶可能な２値ＮＡＮＤ型フラッシュメモリに比べて、記憶ノードである浮遊電極に多くの電子を注入し、高い閾値電圧まで書込みを行う必要がある。書込み時に多くの電子が注入されると、記憶ノードである浮遊電極の電位が上昇し、その分だけ電子が放出されやすくなるため、閾値電圧が高いセルほどデータリテンションが悪化する。しかしながら、本例では、データリテンションの悪化を防止できるため、多値化に対して有利であるというメリットもある。
【００９３】
尚、本例では、選択メモリセルＭＴ２に書き込む閾値電圧の状態として、”０１（Ａ）”分布の閾値電圧を一例に挙げて説明したが、これに限られるものではない。例えば、図１２（ｂ）に示すように、選択メモリセルＭＴ２に書き込む閾値電圧の状態として、”１０（Ｂ）”分布の閾値電圧あっても同様に適用でき、同様の効果を得ることが可能である。
【００９４】
また、多値ＮＡＮＤ型フラッシュメモリに限らず、２値ＮＡＮＤ型フラッシュメモリにおいても同様に適用でき、同様の効果を得ることが可能である。
【００９５】
［第２の実施形態（データ書込み時にセットされる電圧のその他の一例）］  
次に、第２の実施形態に係る不揮発性半導体記憶装置について、図１３乃至図１５を用いて説明する。この実施形態は、データ書込み時にセットされる電圧のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。  
構成に関しては、上記第１の実施形態と同様であるため、詳細な説明を省略する。
【００９６】
＜データ書込み動作＞  
次に、図１３乃至図１５を用いて、第２の実施形態に係る不揮発性半導体記憶装置のデータ書込み動作について説明する。データ書込み動作フローは、上記第１の実施形態と同様である。
【００９７】
図１３に示すように、本例では、ステップＳＴ２の際に、制御回路１７が、隣接非選択ワード線ＷＬｎ−１に接続される隣接セルの書込みデータを確認するために、複数回読み出す点で、上記第１の実施形態と相違する。
【００９８】
この際、非選択ワード線ＷＬｎ−１の印加電圧は、例えば、図１３中に示す複数の読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣのように示される。ここで、Ａ、Ｂ、Ｃは、”０１（Ａ）”状態、”１０（Ｂ）”状態、”００（Ｃ）”状態、にそれぞれ対応する読み出し電圧である。図示するように、制御回路１７は、ワード線駆動回路１６等を制御して、ワード線ＷＬｎの書込み前に、隣接非選択ワード線ＷＬｎ−１に、複数回の読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣにより順次読み出しを行い、隣接非選択ワード線ＷＬｎ−１に接続される各セルのデータを確認する。
【００９９】
例えば、制御回路１７は、ワード線駆動回路１６等を制御して、選択ワード線ＷＬ２の書込み前に、隣接非選択ワード線ＷＬ１に、複数回の読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣにより順次読み出しを行い、隣接非選択ワード線ＷＬ１に接続される各セルのデータを確認する。この制御により、隣接非選択ワード線ＷＬ１に接続されるメモリセルトランジスタＭＴ１のデータである閾値電圧（”００（Ｃ）”状態）が、選択ワード線ＷＬ２に接続されこれから書込もうとする隣接セルＭＴ２の閾値電圧（”０１（Ａ）”状態）よりも大きいことが、より細かく容易に確認できる。
【０１００】
続いて、ステップＳＴ３の際、制御回路１７は、選択ワード線ＷＬｎの書込みベリファイ電圧をセル毎に決定する。
【０１０１】
この際、選択ワード線ＷＬｎの印加電圧は、例えば、図１４のように示される。図示するように、例えば、制御回路１７は、上記ステップＳＴ２の際に、隣接する非選択ワード線ＷＬｎ−１の閾値電圧が”１１（Ｅ）”状態か”０１（Ａ）”状態と判断された場合、選択ワード線ＷＬｎに接続される選択セルの制御電極には、書込み電圧Ｖpgmを与え、第１書込みベリファイ電圧Ｖpv1でベリファイを行う。例えば、制御回路１７は、上記ステップＳＴ２の際に、隣接する非選択ワード線ＷＬｎ−１の閾値電圧が”１０（Ｂ）”と判断された場合、選択ワード線ＷＬｎに接続される選択セルの制御電極には、書込み電圧Ｖpgmを与え、第２書込みベリファイ電圧Ｖpv2でベリファイを行う。
【０１０２】
さらに、本例では、制御回路１７は、上記ステップＳＴ２の際に、隣接する非選択ワード線ＷＬｎ−１の閾値電圧が”００（Ｃ）”状態と判断された場合、選択ワード線ＷＬｎに接続される選択セルの制御電極には、書込み電圧Ｖpgmを与え、第３書込みベリファイ電圧Ｖpv3でベリファイを行うことができる点で、上記第１の実施形態と相違する。
【０１０３】
続いて、制御回路１７は、上記ステップＳＴ３の際に決定された書込み電圧に従い、上記ステップＳＴ４乃至ＳＴ６と同様の動作を行い、ワード線駆動回路１６等を制御して、書込みパルスを印加し、データ書込み動作を終了する。
【０１０４】
＜第２の実施形態に係る効果＞  
上記のように、第２の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み動作によれば、上記（１）乃至（２）と同様の効果が得られる。
【０１０５】
ここで、本例のデータ書込み動作により得られる閾値電圧の分布は、図１５のように、示される。図示するように、本例では、ステップＳＴ２の際に、制御回路１７が、隣接非選択ワード線ＷＬｎ−１に接続される隣接セルの書込みデータを確認するために、複数回読み出す。そのため、隣接非選択ワード線ＷＬｎ−１を複数回読み出すことで、選択ワード線ＷＬｎのシフト量ΔＶpv（ΔＶpvA1、ΔＶpvA2、ΔＶpvB1、ΔＶpvB2、ΔＶpvC1、ΔＶpvC2）を、それぞれの分布（”Ａ”分布、”Ｂ”分布、”Ｃ”分布）に対して複数設定することができる。
【０１０６】
このように、選択ワード線ＷＬｎのシフト量ΔＶpvをより細かく制御できることで、データリテンション状態における分布の下裾の広がり（ΔＶＡ´´）を、第１の実施形態よりも小さく抑えることができる点（ΔＶＡ´´＜ΔＶＡ´）で、さらに有利である。
【０１０７】
［比較例（書込みベリファイ電圧が一定の制御である一例）］  
次に、上記第１、第２の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み方法と比較するために、比較例に係る不揮発性半導体記憶装置およびその書込み方法について、図１６乃至図１８を用いて説明する。この比較例は、書込みベリファイ電圧が一定の制御の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０８】
図１６は、比較例に係るデータ書込み動作の際における選択ワード線（ＷＬｎ）の電圧を示す図である。図示するように、１つのベリファイ電圧Ｖpvでしか制御されない点で、上記の実施形態と相違する。
【０１０９】
図１７は、比較例に係るデータ書込み動作の際における隣接非選択ワード線（ＷＬｎ−１）の電圧を示す図である。図示するように、１つの読み出し時非選択ワード線電圧Ｖruでしか制御されない点で、上記の実施形態と相違する。
【０１１０】
上記のような書込み電圧の場合に、得られる閾値電圧の分布は、例えば、図１８のように示される。図示するように、データリテンションの時間経過の過程で、閾値電圧が高いから電子が放出され閾値電圧が低下し（Ｖth00→Ｖth00´）、静電容量結合の影響で隣接するセルの閾値電圧が低下すると（Ｖth01→Ｖth01´）閾値電圧分布の下裾が拡大し（ΔＶＡ）、データリテンション特性が悪化する点で、不利である。そのため、例えば、読み出しベリファイ電圧ＶｒＡの間隔（ΔＶｒＡ）が狭くなり、信頼性も低下する。
【０１１１】
尚、上記の説明に限らず、例えば、電荷蓄積層としての浮遊ゲート電極に代えてシリコン窒化膜を用いたＭＯＮＯＳタイプのような絶縁膜トラップ型の不揮発性半導体記憶装置等に適用することも可能である。
【０１１２】
以上、第１、第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１３】
【図１】この発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す図。
【図２】第１の実施形態に係るメモリセルアレイを構成するブロックの等価回路図。
【図３】第１の実施形態に係るメモリセルアレイの平面構成例を示す図。
【図４】図３中のＩＶ−ＩＶ線に沿った断面構成例を示す図。
【図５】図４中の破線で囲った部分の容量結合を説明するための断面図。
【図６】図４中の破線で囲った部分の容量結合を説明するための等価回路図。
【図７】図４中の破線で囲った部分の書込み直後のデータリテンションを説明するための図。
【図８】図４中の破線で囲った部分の時間経過後のデータリテンションを説明するための図。
【図９】第１の実施形態に係る不揮発性半導体記憶装置のデータ書込み動作を示すフロー図。
【図１０】第１の実施形態に係るデータ書込み動作における非選択ワード線の電圧を示す図。
【図１１】第１の実施形態に係るデータ書込み動作における選択ワード線の電圧を示す図。
【図１２】（ａ）は比較例に係る不揮発性半導体記憶装置の閾値電圧の分布を示す図であり、（ｂ）は第１の実施形態に係る不揮発性半導体記憶装置の閾値電圧の分布を示す図である。
【図１３】第２の実施形態に係るデータ書込み動作における非選択ワード線の電圧を示す図。
【図１４】第２の実施形態に係るデータ書込み動作における選択ワード線の電圧を示す図。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の閾値電圧の分布を示す図である。
【図１６】比較例に係るデータ書込み動作における非選択ワード線の電圧を示す図。
【図１７】比較例に係るデータ書込み動作における選択ワード線の電圧を示す図。
【図１８】比較例に係る不揮発性半導体記憶装置の閾値電圧の分布を示す図である。
【符号の説明】
【０１１４】
１１…メモリセルアレイ、１２…ビット線制御回路、１３…カラムデコーダ、１４…データ入出力バッファ、１５…データ入出力端子、１６…ワード線駆動回路、１７…制御回路、１８…制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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