(57)【要約】      （修正有）【課題】システムＬＳＩのアーキテクチャの解析を支援するためのツールとして使用されるアーキテクチャ検証装置を提供する。【解決手段】複数のモジュールおよびバスを含むアーキテクチャの解析を支援するアーキテクチャ検証装置１０は、モジュールのバストランザクションを監視して、バストランザクション情報を取得するバス監視部１２と、受信トランザクション、データ処理、および送信トランザクションを監視して、それぞれに対応して、受信トランザクション情報、処理時間を示す処理情報、ならびに送信トランザクション情報を取得するモジュール監視部１３と、入力部１１によって入力された制約情報、バストランザクション情報、受信トランザクション情報、処理情報、および送信トランザクション情報を関連付けて、アーキテクチャ情報１５ａを生成するアーキテクチャ情報生成部と、アーキテクチャ情報１５ａを出力する出力部１６と、を備えている。【選択図】図４
2010092106.tif 000002
【特許請求の範囲】
【請求項１】
複数のモジュールおよびバスを含むアーキテクチャの解析を支援するアーキテクチャ検証装置であって、
前記アーキテクチャの処理時間に関する制約情報を入力する入力部と、
前記モジュールが前記バスを利用するためのバストランザクションを監視して、バストランザクション情報を取得するバス監視部と、
前記モジュールがデータを受信するための受信トランザクション、前記モジュールが前記データに対して行う処理、および前記モジュールが前記データを送信するための送信トランザクションを監視して、前記受信トランザクションに関する受信トランザクション情報、前記モジュールの処理内容および処理時間を示す処理情報、ならびに前記送信トランザクションに関する送信トランザクション情報を取得するモジュール監視部と、
前記入力部によって入力された制約情報と、前記バス監視部によって取得されたバストランザクション情報と、前記モジュール監視部によって取得された受信トランザクション情報、処理情報、および送信トランザクション情報と、を関連付けて、アーキテクチャ情報を生成するアーキテクチャ情報生成部と、
前記アーキテクチャ情報生成部によって生成されたアーキテクチャ情報を出力する出力部と、を備えることを特徴とするアーキテクチャ検証装置。
【請求項２】
前記入力部は、前記アーキテクチャの処理時間に影響を与えるパラメータをさらに入力し、
前記アーキテクチャ情報生成部によって生成されたアーキテクチャ情報を記憶する記憶部と、
前記入力部によって入力されたパラメータを用いて前記記憶部に記憶されたアーキテクチャ情報に対応するアーキテクチャを再構築するアーキテクチャ再構築部と、
前記アーキテクチャ再構築部によって再構築されたアーキテクチャを解析して、前記記憶部に記憶されたアーキテクチャ情報を更新するアーキテクチャ情報更新部と、をさらに備え、
前記出力部は、前記アーキテクチャ情報更新部によって更新されたアーキテクチャ情報を出力する請求項１に記載のアーキテクチャ検証装置。
【請求項３】
前記入力部は、前記アーキテクチャの処理時間に影響を与えるパラメータをさらに入力し、
前記アーキテクチャ情報生成部によって生成されたアーキテクチャ情報を記憶する記憶部と、
前記入力部によって入力された制約情報およびパラメータ、ならびに前記記憶部に記憶されたアーキテクチャ情報に基づいてアーキテクチャ案を作成するアーキテクチャ案作成部と、
前記アーキテクチャ案作成部によって作成されたアーキテクチャ案を解析する解析部と、をさらに備え、
前記出力部は、前記解析部の解析結果を出力する請求項１に記載のアーキテクチャ検証装置。
【請求項４】
所定の評価基準に基づいて前記解析部の解析結果を評価する評価部をさらに備え、
前記出力部は、前記評価部の評価結果とともに、前記解析部の解析結果を出力する請求項３に記載のアーキテクチャ検証装置。
【請求項５】
前記パラメータは、前記モジュールの処理時間、前記バスの優先度、および前記バスの構成条件の少なくとも１つを含む請求項２乃至４の何れか１項に記載のアーキテクチャ検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アーキテクチャ検証装置に関し、特に、システムＬＳＩのアーキテクチャの解析を支援するためのツールとして使用されるアーキテクチャ検証装置に関する。
【背景技術】
【０００２】
一般的に、システムＬＳＩの性能は、使用するシステムのアーキテクチャに依存するところが大きい。したがって、システムＬＳＩの性能を評価するには、アーキテクチャを解析する必要がある。
【０００３】
しかしながら、アーキテクチャの解析には、システムを構成するプロセッサの選択や、システム上で実行される各処理のプロセッサへの割り振りや、プロセッサに割り振られた各処理の処理時間や、バス上のデータ転送時間や、バスの優先度や、バス幅や、バス調停の方法や、使用するプロセッサの種類や、使用するプロセッサの動作周波数などの大量のパラメータを考慮してアーキテクチャを解析する必要がある。したがって、ユーザが仕様を満たすアーキテクチャを決定することは実質的に不可能である。
【０００４】
これに対して、従来では、ユーザがアーキテクチャを決定する際に、アーキテクチャの解析を支援するために用いられるツールとして、アーキテクチャ検証装置が知られている。従来のアーキテクチャ検証装置は、候補として挙げられたアーキテクチャを実現するためのモデルをシミュレータや実機上で動作させ、バスに対して発行されるバストランザクションに関するバストランザクション情報や、バス競合によるバス使用待ち情報や、バスのスループット・レイテンシ情報などを保管し、それらの情報をグラフィカルに表示することによって、アーキテクチャが仕様を満たしているか否かの判断およびアーキテクチャの評価を支援する。
【０００５】
しかしながら、ユーザがこれらの情報のみからアーキテクチャが仕様を満たしているか否かを判断することは困難である。したがって、このような問題を解決するための技術として、アプリケーション情報とバストランザクション情報とをつなぎ合わせる技術が知られている（特許文献１を参照）。特許文献１に開示されている技術によれば、ユーザは、アーキテクチャが仕様を満たしているか否かを容易に判断することができる。
【０００６】
しかしながら、特許文献１に開示されている技術では、仕様を満たさないアーキテクチャに対して、仕様を満たすようにするためにどのような変更を行うべきかに関する情報がユーザに与えられるわけではない。したがって、ユーザは、仕様を満たすようなアーキテクチャを決定するのに試行錯誤が必要である。その結果、アーキテクチャの解析におけるユーザの負担が増加し、且つ、解析に要する作業時間が長くなってしまう。
【特許文献１】特開２００７−２０７１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、アーキテクチャの解析におけるユーザの負担を軽減し、且つ、解析に要する作業時間を短縮するためのアーキテクチャ解析装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明によれば、
複数のモジュールおよびバスを含むアーキテクチャの解析を支援するアーキテクチャ検証装置であって、
前記アーキテクチャの処理時間に関する制約情報を入力する入力部と、
前記モジュールが前記バスを利用するためのバストランザクションを監視して、バストランザクション情報を取得するバス監視部と、
前記モジュールがデータを受信するための受信トランザクション、前記モジュールが前記データに対して行う処理、および前記モジュールが前記データを送信するための送信トランザクションを監視して、前記受信トランザクションに関する受信トランザクション情報、前記モジュールの処理内容および処理時間を示す処理情報、ならびに前記送信トランザクションに関する送信トランザクション情報を取得するモジュール監視部と、
前記入力部によって入力された制約情報と、前記バス監視部によって取得されたバストランザクション情報と、前記モジュール監視部によって取得された受信トランザクション情報、処理情報、および送信トランザクション情報と、を関連付けて、アーキテクチャ情報を生成するアーキテクチャ情報生成部と、
前記アーキテクチャ情報生成部によって生成されたアーキテクチャ情報を出力する出力部と、を備えることを特徴とするアーキテクチャ検証装置が提供される。
【発明の効果】
【０００９】
本発明によれば、アーキテクチャの解析におけるユーザの負担を軽減し、且つ、解析に要する作業時間を短縮することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１１】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、アーキテクチャを監視することによって得られた情報からアーキテクチャ情報を生成して、そのアーキテクチャ情報を出力するアーキテクチャ検証装置の例である。
【００１２】
まず、本発明の実施例１に係るアーキテクチャ検証装置の構成について図１乃至図４を参照して説明する。図１は、本発明の実施例１に係るアーキテクチャ検証装置１０を含むシステム構成を示すブロック図である。図２は、本発明の実施例１に係るアーキテクチャ検証装置１０の検証対象となるアーキテクチャを示すブロック図である。図３は、図２のアーキテクチャにおいて行われる画像処理および音声処理の概略を示すブロック図である。図４は、本発明の実施例１に係るアーキテクチャ検証装置１０の構成を示すブロック図である。
【００１３】
図１に示すように、本発明の実施例１に係るアーキテクチャ検証装置１０は、キーボードまたはマウス等の入力装置２０、液晶ディスプレイ、プリンタ、またはネットワークデバイス等の出力装置３０、およびシミュレータまたは実機等のシステム実行装置４０に接続されている。アーキテクチャ検証装置１０の検証対象となるアーキテクチャは、システム実行装置４０上で動作し、複数の処理（例えば、画像処理および音声処理）を並列に実行するようになっている。
【００１４】
図２に示すように、本発明の実施例１に係るアーキテクチャ検証装置１０の検証対象となるアーキテクチャは、複数のモジュール（プロセッサＭＰＵ、メモリコントローラＤＭＡＣ１およびＤＭＡＣ２、サブプロセッサＳＵＢ１およびＳＵＢ２、メモリＭＥＭ１乃至ＭＥＭ４、ならびに入出力インタフェースＩ／Ｏ１およびＩ／Ｏ２）と、バスと、から構成されるアーキテクチャを備えている。各モジュールは、それぞれ、バスを介して互いに接続されている。また、各モジュールは、それぞれ、イニシエータモジュールまたはターゲットモジュールとして動作し、トランザクションをやり取りすることによって、一連の処理を実行するようになっている。このとき、各モジュールは、バスを利用するためのバストランザクションに関するバストランザクション、データを受信するための受信トランザクション、データに対して実行する処理、およびデータを送信するための送信トランザクションを発行する。なお、各モジュールは、それぞれ、バスブリッジによって複数のバスを介して接続されていても良い。
【００１５】
図３（Ａ）に示すように、図２のアーキテクチャにおいて行われる画像処理では、メモリコントローラＤＭＡＣ１は、メモリＭＥＭ１から画像データを読み出すときに受信トランザクションＸ１を発行し、この画像データを作業領域へ転送するときに処理Ｘ１＿２を実行し、この画像データをメモリＭＥＭ２に書き込むときに送信トランザクションＸ２を発行する。次に、メモリコントローラＤＭＡＣ１は、これと同様の処理を繰り返し、受信トランザクションＸ３、処理Ｘ３＿４、および送信トランザクションＸ４を発行する。次に、サブプロセッサＳＵＢ１は、メモリＭＥＭ２から画像データを読み出すときに受信トランザクションＸ５を発行し、この画像データに対する画像処理を実行するときに処理Ｘ５＿６を実行し、画像処理された画像データをメモリＭＥＭ３に書き込むときに送信トランザクションＸ６を発行する。次に、メモリコントローラＤＭＡＣ１は、メモリＭＥＭ３から画像データを読み出すときに受信トランザクションＸ７を発行し、この画像データを外部出力するときに処理Ｘ７＿８を実行し、この画像データを入出力インタフェースＩ／Ｏ１に送信するときに送信トランザクションＸ８を発行する。これらの一連の処理に対する時間制約は、４５サイクル以内となっている。
【００１６】
図３（Ｂ）に示すように、図２のアーキテクチャにおいて実行される音声処理では、メモリコントローラＤＭＡＣ２は、メモリＭＥＭ１から音声データを読み出すときに受信トランザクションＹ１を発行し、この音声データを作業領域へ転送するときに処理Ｙ１＿２を実行し、この音声データをメモリＭＥＭ４に書き込むときに送信トランザクションＹ２を発行する。次に、サブプロセッサＳＵＢ２は、メモリＭＥＭ４から音声データを読み出すときに受信トランザクションＹ３を発行し、この音声データに対する音声処理を実行するときに処理Ｙ３＿４を実行し、音声処理された音声データをメモリＭＥＭ４に書き込むときに送信トランザクションＹ４を発行する。次に、メモリコントローラＤＭＡＣ２は、メモリＭＥＭ４から音声データを読み出すときに受信トランザクションＹ５を発行し、この音声データを外部出力するときに処理Ｙ５＿６を発行し、この音声データを入出力インタフェースＩ／Ｏ２に送信するときに送信トランザクションＹ６を発行する。これらの一連の処理に対する時間制約は、４２サイクル以内となっている。
【００１７】
図４に示すように、本発明の実施例１に係るアーキテクチャ検証装置１０は、入力部１１と、バス監視部１２と、モジュール監視部１３と、アーキテクチャ情報生成部１４と、記憶部１５と、出力部１６と、を備えている。
【００１８】
図４に示すように、入力部１１は、入力装置２０からアーキテクチャの処理時間に関する制約情報を入力するようになっている。
【００１９】
図４に示すように、バス監視部１２は、システム実行装置４０上で動作するアーキテクチャにおいて発行されるバストランザクションを監視して、バストランザクションに関するバストランザクション情報（バストランザクションに関わるイニシエータモジュールとターゲットモジュールの組合せを示すペア情報、バス競合によるバス使用待ち情報、バスのスループット・レイテンシ情報、バストランザクションのデータ量、および転送回数）を取得するようになっている。たとえば、バス監視部１２は、バストランザクションを発行するイニシエータモジュールおよびそのトランザクションに含まれるアドレスに対応するターゲットモジュールからペア情報を取得する。特に、バスブリッジ等を介して複数のバスを経由するバストランザクションについては、バス監視部１２は、バストランザクションに含まれるアドレスを監視し、バスブリッジが持つアドレス空間へのバストランザクションまたはバスブリッジを介して異なるバスに伝達されるバストランザクションを辿ることによって、関連する全てのモジュールの組合せを示すペア情報を取得する。
【００２０】
図４に示すように、モジュール監視部１３は、システム実行装置４０上で動作するアーキテクチャにおいて発行される受信トランザクション、処理、および送信トランザクションを監視して、受信トランザクション情報、処理情報、および送信トランザクション情報を取得するようになっている。たとえば、モジュール監視部１３は、一連の処理を制御する図２のプロセッサＭＰＵ上で実行されるアプリケーションプログラムの情報から一連の処理を構成する各処理の順番および各処理で使用されるモジュールの識別情報（たとえば、プロセッサＭＰＵが使用される場合には「ＭＰＵ」）を取得する。また、モジュール監視部１３は、プロセッサＭＰＵ、またはサブプロセッサＳＵＢ１もしくはＳＵＢ２上で実行される処理については、その処理に対応するアプリケーションプログラムのコードの開始部の命令が実行されてから終了部の命令が実行されるまでの所要時間を監視することによってその処理に費やされるモジュールの処理時間、ならびにその処理に関わる受信トランザクション情報および送信トランザクション情報を取得する。一方、モジュール監視部１３は、ハードウェア上で実行される処理については、その処理を実行するハードウェアが外部要因によって動作状態になってから終了状態になるまでを監視することによってその処理に費やされるモジュールの処理時間、ならびにその処理に関わる受信トランザクション情報および送信トランザクション情報を取得する。
【００２１】
図４に示すように、アーキテクチャ情報生成部１４は、入力部１１によって入力された制約情報と、バス監視部１２によって取得されたバストランザクション情報と、モジュール監視部１３によって取得された受信トランザクション情報、処理情報、および送信トランザクション情報と、を関連付けてアーキテクチャ情報１５ａを生成して、記憶部１５に書き込むようになっている。たとえば、アーキテクチャ情報生成部１４は、複数のアーキテクチャのそれぞれについて、１つの処理に関する受信トランザクション情報、処理情報、および送信トランザクション情報をグループ化し、複数のグループ間のバストランザクション情報を結合し、制約情報を閾値とすることによって、アーキテクチャ情報１５ａを生成する。
【００２２】
図４に示すように、記憶部１５は、アーキテクチャ情報生成部１４によって生成されたアーキテクチャ情報１５ａを記憶するようになっている。また、記憶部１５は、アーキテクチャ情報生成部１４のワーキングメモリとしても機能するようになっている。
【００２３】
図４に示すように、出力部１６は、記憶部１５に記憶されたアーキテクチャ情報１５ａを出力装置３０に出力するようになっている。
【００２４】
次に、本発明の実施例１に係るアーキテクチャ検証装置の処理について図５および図６を参照して説明する。図５は、本発明の実施例１に係るアーキテクチャ検証処理の処理手順を示すフローチャートである。図６は、本発明の実施例１に係る出力例を示す概略図である。
【００２５】
図５に示すように、本発明の実施例１に係るアーキテクチャ検証処理では、はじめに、入力工程（Ｓ５０１）が行われる。入力工程（Ｓ５０１）では、入力部１１が、入力装置２０から制約情報を入力する。
【００２６】
次に、図５に示すように、バス監視工程（Ｓ５０２）が行われる。バス監視工程（Ｓ５０２）では、バス監視部１２が、アーキテクチャにおいて発行されるバストランザクションを監視して、バストランザクション情報を取得する。
【００２７】
次に、図５に示すように、モジュール監視工程（Ｓ５０３）が行われる。モジュール監視工程（Ｓ５０３）では、モジュール監視部１３が、アーキテクチャにおいて発行される受信トランザクション、処理、および送信トランザクションを監視して、受信トランザクション情報、処理情報、および送信トランザクション情報を取得する。
【００２８】
次に、図５に示すように、アーキテクチャ情報生成工程（Ｓ５０４）が行われる。アーキテクチャ情報生成工程（Ｓ５０４）では、アーキテクチャ情報生成部１４が、入力工程（Ｓ５０１）において入力された制約情報と、バス監視工程（Ｓ５０２）において取得されたバストランザクション情報と、モジュール監視工程（Ｓ５０３）において取得された受信トランザクション情報、処理情報、および送信トランザクション情報と、を関連付けることによってアーキテクチャ情報１５ａを生成して、記憶部１５に書き込む。
【００２９】
次に、図５に示すように、出力工程（Ｓ５０５）が行われる。出力工程（Ｓ５０５）では、出力部１６が、アーキテクチャ情報生成工程（Ｓ５０４）において記憶部１５に記憶されたアーキテクチャ情報１５ａを出力装置３０に出力する。このとき、出力部１６は、図６に示すようなアーキテクチャ情報１５ａを出力装置３０に出力する。なお、図６は、ケース１およびケース２が仕様を満たしておらず、ケース３が仕様を満たしていることを示している。ここで、ケースとは、時間制約が与えられた処理（以下、「注目する処理」という）と他の処理との組合せを示すものである。各ケースは、注目する処理と他の処理との関係において、実行される処理および発行されるトランザクションのタイミングが異なっている。ここで、図６において、ＸｎおよびＹｎはトランザクションを示し、Ｘｍ＿ｎは画像処理を示し、Ｙｍ＿ｎは音声処理を示し、ハッチングが付された部分はバス競合によるバス使用待ち状態を示している。
【００３０】
図５に示すように、本発明の実施例１に係るアーキテクチャ検証処理は、出力工程（Ｓ５０５）の後に終了する。
【００３１】
なお、本発明の実施例１では、出力部１６は、出力装置３０に接続されているが、データベースに接続されても良い。この場合には、出力部１６は、アーキテクチャ情報１５ａをファイルとしてデータベースに蓄積する。
【００３２】
また、本発明の実施例１では、出力部１６は、記憶部１５に記憶されたアーキテクチャ情報１５ａを出力装置３０に出力するが、アーキテクチャ情報生成部１４によって生成されたアーキテクチャ情報１５ａを動的に出力装置３０に出力しても良い。この場合には、記憶部１５は不要である。
【００３３】
本発明の実施例１によれば、図４に示すように、アーキテクチャ検証装置１０が、アーキテクチャにおいて発行されるトランザクションおよび処理を監視することによって情報を取得し、その情報を関連付けることによってアーキテクチャ情報を生成して、出力装置３０に出力するので、アーキテクチャの解析におけるユーザの負担を軽減し、且つ、解析に要する作業時間を短縮することができる。特に、ユーザは、図６に示すアーキテクチャ情報を参考に、処理時間が長い処理を見分け、仕様を満たすアーキテクチャを容易に作成することができる。
【実施例２】
【００３４】
次に、本発明の実施例２について説明する。本発明の実施例２は、既存のアーキテクチャ情報を新たに入力されたパラメータに基づいて更新するアーキテクチャ検証装置の例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００３５】
まず、本発明の実施例２に係るアーキテクチャ検証装置の構成について図７を参照して説明する。図７は、本発明の実施例２に係るアーキテクチャ検証装置１０の構成を示すブロック図である。
【００３６】
図７に示すように、図１のアーキテクチャ検証装置１０は、入力部１１と、バス監視部１２と、モジュール監視部１３と、アーキテクチャ情報生成部１４と、アーキテクチャ再構築部１４１と、アーキテクチャ情報更新部１４２と、記憶部１５と、出力部１６と、を備えている。なお、バス監視部１２、モジュール監視部１３、アーキテクチャ情報生成部１４、および出力部１６は、本発明の実施例１と同様である。
【００３７】
図７に示すように、入力部１１は、入力装置２０からアーキテクチャの処理時間に関する制約情報に加えて、アーキテクチャの処理時間に影響を与えるパラメータを入力するようになっている。たとえば、ユーザは、本発明の実施例１と同様にアーキテクチャ情報生成部１４によってアーキテクチャ情報１５ａが生成された後に、図６に示すアーキテクチャ情報１５ａを参照してアーキテクチャを修正する場合に、入力装置２０を用いて、モジュールの処理時間、バスの優先度、およびバスの構成条件の少なくとも１つを含むパラメータをアーキテクチャ検証装置１０に入力することができる。
【００３８】
図７に示すように、アーキテクチャ再構築部１４１は、入力部１１によって入力されたパラメータを用いて記憶部１５に記憶されたアーキテクチャ情報１５ａに対応するアーキテクチャを再構築するようになっている。たとえば、ユーザが、図３（Ｂ）に示す音声処理を実行するアーキテクチャのバス幅を３２ビットから６４ビットに変更するようなパラメータを入力した場合には、アーキテクチャ再構築部１４１は、記憶部１５からアーキテクチャ情報１５ａを読み出し、そのアーキテクチャ情報１５ａに対応するアーキテクチャのバス幅を６４ビットに変更し、１回のバストランザクションで３２ビットずつ２バースト転送が行われていた受信トランザクションＹ３および送信トランザクションＹ４を６４ビットのシングル転送に変更し、受信トランザクションＹ３および送信トランザクションＹ４に要する時間をバースト転送に必要なサイクル数（たとえば、４サイクル）からシングル転送に必要なサイクル数（たとえば、２サイクル）に変更して、アーキテクチャを再構築する。なお、バースト転送およびシングル転送に必要なサイクル数は、入力部１１によって入力された制約情報に含まれている。
【００３９】
図７に示すように、アーキテクチャ情報更新部１４２は、アーキテクチャ再構築部１４１によって再構築されたアーキテクチャを静的に解析し（すなわち、システム実行装置４０と通信を行うことなく、アーキテクチャ検証装置１０内で解析し）、解析結果に基づいて記憶部１５に記憶されたアーキテクチャ情報１５ａを更新する。たとえば、アーキテクチャ情報更新部１４２は、新しいアーキテクチャ情報１５ａを用いて、各処理のアーキテクチャ情報１５ａに含まれる処理の発生順序およびタイミングを更新する。
【００４０】
図７に示すように、記憶部１５は、アーキテクチャ情報生成部１４によって生成されたアーキテクチャ情報１５ａを記憶するようになっている。また、記憶部１５は、アーキテクチャ情報生成部１４およびアーキテクチャ情報更新部１４２のワーキングメモリとしても機能するようになっている。
【００４１】
次に、本発明の実施例２に係るアーキテクチャ検証装置の処理について図８および図９を参照して説明する。図８は、本発明の実施例２に係るアーキテクチャ検証処理の処理手順を示すフローチャートである。図９は、本発明の実施例２に係る出力例を示す概略図である。
【００４２】
図８に示すように、本発明の実施例２に係るアーキテクチャ検証処理では、はじめに、入力工程（Ｓ８０１）が行われる。入力工程（Ｓ８０１）では、入力部１１が、入力装置２０からパラメータを入力する。
【００４３】
次に、図８に示すように、アーキテクチャ再構築工程（Ｓ８０２）が行われる。アーキテクチャ再構築工程（Ｓ８０２）では、アーキテクチャ再構築部１４１が、入力工程（Ｓ８０１）において入力されたパラメータを用いて記憶部１５に記憶されたアーキテクチャ情報１５ａに対応するアーキテクチャを再構築する。
【００４４】
次に、図８に示すように、アーキテクチャ情報更新工程（Ｓ８０３）が行われる。アーキテクチャ情報更新工程（Ｓ８０３）では、アーキテクチャ情報更新部１４２が、アーキテクチャ再構築工程（Ｓ８０２）において再構築されたアーキテクチャを静的に解析し、解析結果に基づいて記憶部１５に記憶されたアーキテクチャ情報１５ａを更新する。
【００４５】
次に、図８に示すように、出力工程（Ｓ８０４）が行われる。出力工程（Ｓ８０４）では、出力部１６が、アーキテクチャ情報更新工程（Ｓ８０３）において記憶部１５に記憶されたアーキテクチャ情報１５ａを出力装置３０に出力する。なお、図９は、図８に示すアーキテクチャ検証処理を実行することによって、トランザクションＹ３およびＹ４が修正されたアーキテクチャ案であって、ケース１乃至ケース３が仕様を満たしているアーキテクチャ案を示している。
【００４６】
図８に示すように、本発明の実施例２に係るアーキテクチャ検証処理は、出力工程（Ｓ８０４）の後に終了する。
【００４７】
本発明の実施例２によれば、図７に示すように、アーキテクチャ検証装置１０が、パラメータを用いてアーキテクチャを再構築し、そのアーキテクチャを静的に解析して、解析結果に基づいて更新されたアーキテクチャ情報１５ａを出力装置３０に出力するので、システム実行装置４０上でアーキテクチャを動作させ直すことなく、ユーザが入力したパラメータに基づいてアーキテクチャを検証することができる。
【実施例３】
【００４８】
次に、本発明の実施例３について説明する。本発明の実施例３は、仕様を満たすアーキテクチャ案を出力するアーキテクチャ検証装置の例である。なお、本発明の実施例１および実施例２と同様の内容についての説明は省略する。
【００４９】
まず、本発明の実施例３に係るアーキテクチャ検証装置の構成について図１０を参照して説明する。図１０は、本発明の実施例３に係るアーキテクチャ検証装置１０の構成を示すブロック図である。
【００５０】
図１０に示すように、図１のアーキテクチャ検証装置１０は、入力部１１と、バス監視部１２と、モジュール監視部１３と、アーキテクチャ情報生成部１４と、アーキテクチャ案作成部１４３と、解析部１４４と、評価部１４５と、記憶部１５と、出力部１６と、を備えている。なお、バス監視部１２、モジュール監視部１３、およびアーキテクチャ情報生成部１４は、本発明の実施例１と同様である。また、入力部１１は、本発明の実施例２と同様である。
【００５１】
図１０に示すように、アーキテクチャ案作成部１４３は、入力部１１によって入力された制約情報およびアーキテクチャ検討用の制約を示すパラメータ、ならびに記憶部１５に記憶されたアーキテクチャ情報１５ａに基づいてアーキテクチャ案を作成するようになっている。たとえば、アーキテクチャ案作成部１４３は、記憶部１５からアーキテクチャ情報１５ａを読み出し、そのアーキテクチャ情報１５ａに対応するアーキテクチャのパラメータのみを変更し、制約情報を満たす全てのアーキテクチャをアーキテクチャ案として作成する。
【００５２】
図１０に示すように、解析部１４４は、アーキテクチャ案作成部１４３によって作成されたアーキテクチャ案を静的に解析して、解析結果１５ｂを記憶部１５に書き込むようになっている。たとえば、解析部１４４は、アーキテクチャ案作成部１４３によって作成されたアーキテクチャ案をアーキテクチャ情報１５ａと合わせて静的に解析し、全てのケースにおいて時間制約内で処理が終わるか否かを確認し、全てのケースにおいて時間制約内で処理が終わるアーキテクチャ案を解析結果１５ｂとする。
【００５３】
図１０に示すように、評価部１４５は、入力部１１によって入力されたパラメータに基づいて記憶部１５に記憶された解析結果１５ｂを評価し、評価結果１５ｃを記憶部１５に書き込むようになっている。たとえば、評価部１４５は、解析結果１５ｂに含まれる複数のアーキテクチャ案（図１２、図１４、図１６、および図１８に示されるアーキテクチャ案）を所定の評価基準で評価し、その優劣を評価結果１５ｃとする。たとえば、評価基準は、予め選択された評価項目（処理を構成するモジュールの処理時間、バスの優先度、バス幅、およびバス構成）や、評価項目のそれぞれに予め重み付けされた値であり、パラメータとともに入力部１１によって入力される。すなわち、評価結果１５ｃは、複数のアーキテクチャ案のうち、ユーザが期待するアーキテクチャ案に最も近いものを示している。なお、評価部１４５は、省略されても良い。
【００５４】
図１０に示すように、記憶部１５は、アーキテクチャ情報生成部１４によって生成されたアーキテクチャ情報１５ａ、解析部１４４の解析結果１５ｂ、および評価部１４５の評価結果１５ｃを記憶するようになっている。また、記憶部１５は、アーキテクチャ情報生成部１４、解析部１４４、および評価部１４５のワーキングメモリとしても機能するようになっている。
【００５５】
図１０に示すように、出力部１６は、記憶部１５に記憶されたアーキテクチャ情報１５ａに加えて、解析結果１５ｂを出力装置３０に出力するようになっている。また、出力部１６は、記憶部１５に評価結果１５ｃが記憶されている場合には、評価結果１５ｃとともに解析結果１５ｂを出力装置３０に出力するようになっている。
【００５６】
次に、本発明の実施例３に係るアーキテクチャ検証装置の処理について図１１および図１２を参照して説明する。図１１は、本発明の実施例３に係るアーキテクチャ検証処理の処理手順を示すフローチャートである。図１２は、本発明の実施例３に係る出力例を示す概略図である。
【００５７】
図１１に示すように、本発明の実施例３に係るアーキテクチャ検証処理では、はじめに、入力工程（Ｓ１１０１）が行われる。入力工程（Ｓ１１０１）は、本発明の実施例２の入力工程（図８のＳ８０１）と同様に行われる。
【００５８】
次に、図１１に示すように、アーキテクチャ案作成処理（Ｓ１１０２）が行われる。アーキテクチャ案作成処理（Ｓ１１０２）では、アーキテクチャ案作成部１４３が、入力工程（Ｓ１１０１）において入力された制約情報およびパラメータ、ならびに記憶部１５に記憶されたアーキテクチャ情報１５ａに基づいてアーキテクチャ案を作成する。なお、アーキテクチャ案作成処理（Ｓ１１０２）の詳細については後述する。
【００５９】
次に、図１１に示すように、解析工程（Ｓ１１０３）が行われる。解析工程（Ｓ１１０３）では、解析部１４４が、アーキテクチャ案作成処理（Ｓ１１０２）において作成されたアーキテクチャ案を静的に解析して、解析結果１５ｂを記憶部１５に書き込む。
【００６０】
次に、図１１に示すように、評価工程（Ｓ１１０４）が行われる。評価工程（Ｓ１１０４）では、評価部１４５が、入力工程（Ｓ１１０１）において入力されたパラメータに基づいて記憶部１５に記憶された解析結果１５ｂを評価し、評価結果１５ｃを記憶部１５に書き込む。
【００６１】
次に、図１１に示すように、出力工程（Ｓ１１０５）が行われる。出力工程（Ｓ１１０５）では、出力部１６が、解析工程（Ｓ１１０３）の解析結果１５ｂおよび評価工程（Ｓ１１０４）の評価結果１５ｃを出力装置３０に出力する。このとき、出力部１６は、図１２に示すような解析結果１５ｂを出力装置３０に出力する。なお、図１２は、図１１に示すアーキテクチャ検証処理を実行することによって、音声処理Ｙ３＿４が３サイクル短縮されたアーキテクチャ案であって、ケース１乃至ケース３が仕様を満たしているアーキテクチャ案を示している。
【００６２】
図１１に示すように、本発明の実施例３に係るアーキテクチャ検証処理は、出力工程（Ｓ１１０５）の後に終了する。
【００６３】
次に、モジュールの処理時間がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）について図１３、図１４、および図１６を参照して説明する。図１３は、モジュールの処理時間がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。図１４および図１６は、図１３のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【００６４】
図１３に示すように、はじめに、変数「オーバ時間」に初期値０をセットする（Ｓ１３０１）。
【００６５】
次に、図１３に示すように、注目する処理の各ケースについて、入力部１１によって入力されたモジュールの処理時間と時間制約の大小関係を判定する（Ｓ１３０２）。モジュールの処理時間が時間制約よりも大きい場合には（Ｓ１３０２−ＹＥＳ）、Ｓ１３０３に進み、モジュールの処理時間が時間制約以下である場合には（Ｓ１３０２−ＮＯ）、異なるケースを対象とする。
【００６６】
次に、モジュールの処理時間が時間制約よりも大きい場合には（Ｓ１３０２−ＹＥＳ）、図１３に示すように、変数「Ｔｍｐ．オーバ時間」に「処理時間−時間制約」の値をセットする（Ｓ１３０３）。
【００６７】
次に、図１３に示すように、変数「Ｔｍｐ．オーバ時間」と変数「オーバ時間」の大小関係を判定する（Ｓ１３０４）。変数「Ｔｍｐ．オーバ時間」が変数「オーバ時間」より大きい場合には（Ｓ１３０４−ＹＥＳ）、Ｓ１３０５へ進み、変数「Ｔｍｐ．オーバ時間」が変数「オーバ時間」以下である場合には（Ｓ１３０４−ＮＯ）、異なるケースを対象とする。
【００６８】
図１３に示すように、変数「Ｔｍｐ．オーバ時間」が変数「オーバ時間」より大きい場合には（Ｓ１３０４−ＹＥＳ）、変数「オーバ時間」に変数「Ｔｍｐ．オーバ時間」の値をセットする（Ｓ１３０５）。
【００６９】
図１３に示すように、Ｓ１３０２乃至Ｓ１３０５は、ケース毎に繰り返される。すなわち、Ｓ１３０２乃至Ｓ１３０５では、処理時間が時間制約を上回る注目する処理の全てのケースについて処理時間と時間制約との差（オーバ時間）の最大値を求める。
【００７０】
図１３に示すように、全てのケースについてＳ１３０２乃至Ｓ１３０５が繰り返された後は、対象となる工程について、変数「新処理時間」に変数「処理時間」の値をセットする（Ｓ１３０６）。
【００７１】
次に、図１３に示すように、変数「新処理時間」と２の大小関係を判定する（Ｓ１３０７）。変数「新処理時間」が２より大きい場合には（Ｓ１３０７−ＹＥＳ）、Ｓ１３０８へ進み、変数「新処理時間」が２以下である場合には（Ｓ１３０７−ＮＯ）、次工程を対象とする。
【００７２】
図１３に示すように、変数「新処理時間」が２より大きい場合には（Ｓ１３０７−ＹＥＳ）、変数「新処理時間」に「処理時間−１」の値をセットする（Ｓ１３０８）。
【００７３】
次に、図１３に示すように、変数「新オーバ時間」に「オーバ時間−１」の値をセットする（Ｓ１３０９）。
【００７４】
次に、図１３に示すように、変数「新オーバ時間」と０の大小関係を判定する（Ｓ１３１０）。変数「新オーバ時間」が０より大きい場合には（Ｓ１３１０−ＹＥＳ）、次工程を対象とし、変数「新オーバ時間」が０以下である場合には（Ｓ１３１０−ＮＯ）、Ｓ１３１１へ進む。
【００７５】
図１３に示すように、変数「新オーバ時間」が０以下である場合には（Ｓ１３１０−ＮＯ）、同じアーキテクチャがアーキテクチャ案として存在するか否かを判定する（Ｓ１３１１）。同じアーキテクチャがアーキテクチャ案として存在する場合には（Ｓ１３１１−ＹＥＳ）、Ｓ１３０７へ戻り、同じアーキテクチャ案がアーキテクチャ案として存在しない場合には（Ｓ１３１１−ＮＯ）、Ｓ１３１２へ進む。
【００７６】
Ｓ１３０６乃至Ｓ１３１０は、対象となる工程毎に繰り返される。なお、Ｓ１３０６乃至Ｓ１３１０において、処理時間が０になると処理そのものの実行が不可能になるため、新処理時間が１サイクル以上である必要がある。
【００７７】
図１３に示すように、同じアーキテクチャ案がアーキテクチャ案として存在しない場合には（Ｓ１３１１−ＮＯ）、Ｓ１３０２乃至Ｓ１３０５において対象とされたアーキテクチャを制約情報を満たすアーキテクチャ案として追加する（Ｓ１３１２）。
【００７８】
次に、全ての工程についてＳ１３１２が終了したか否かを判定する（Ｓ１３１３）。全ての工程についてＳ１３１２が終了していない場合には（Ｓ１３１３−ＮＯ）、Ｓ１３０７へ戻り、全ての工程についてＳ１３１２が終了した場合には（Ｓ１３１３−ＹＥＳ）、図１３の処理を終了する。
【００７９】
図１３のアーキテクチャ案作成処理（図１１のＳ１１０２）が実行された場合には、出力工程（図１１のＳ１１０５）において、出力部１６は、図１４および図１６に示すような解析結果１５ｂを出力装置３０に出力する。なお、図１４は、図１３に示すアーキテクチャ案作成処理を実行することによって、音声処理Ｙ１＿２が１サイクル短縮され、音声処理Ｙ３＿４が２サイクル短縮されたアーキテクチャ案であって、ケース１およびケース３が仕様を満たすが、ケース２が仕様を満たさないアーキテクチャ案（すなわち、解析結果１５ｂに含まれないアーキテクチャ案）を示している。一方、図１６は、図１３に示すアーキテクチャ案作成処理を実行することによって、音声処理Ｙ３＿４が３サイクル短縮されたアーキテクチャ案であって、ケース１乃至ケース３の全てが仕様を満たすアーキテクチャ案（すなわち、解析結果１５ｂに含まれるアーキテクチャ案）を示している。
【００８０】
次に、バスの優先度がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）について図１５および図２２を参照して説明する。図１５は、バスの優先度がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。図２２は、図１５のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【００８１】
図１５に示すように、はじめに、注目する処理の時間制約内で処理が終わらないケースのバストランザクションについて、バス競合によるバス使用待ち状態か否かを判定する（Ｓ１５０１）。バス競合によるバス使用待ち状態である場合には（Ｓ１５０１−ＹＥＳ）、Ｓ１５０２に進み、バス競合によるバス使用待ち状態でない場合には（Ｓ１５０１−ＮＯ）、異なるバストランザクションを対象とする。
【００８２】
次に、バス競合によるバス使用待ち状態である場合には（Ｓ１５０１−ＹＥＳ）、図１５に示すように、バス使用待ち状態のときに、バスを利用しているモジュールの識別情報（以下、「競合相手情報」という）を取得する（Ｓ１５０２）。
【００８３】
次に、図１５に示すように、Ｓ１５０２において取得された競合相手情報に対応するモジュールよりバスの優先度を上げるように、バスの優先度を更新する（Ｓ１５０３）。
【００８４】
図１５に示すように、Ｓ１５０１乃至Ｓ１５０３は、注目する処理の時間制約内で処理が終わらないケース毎およびそのバストランザクション毎に（すなわち、注目する処理の全てのバストランザクションについてバス競合による使用待ち状態か否かのチェックが完了するまで）繰り返される。
【００８５】
図１５のアーキテクチャ案作成処理（図１１のＳ１１０２）が実行された場合には、出力工程（図１１のＳ１１０５）において、出力部１６は、図２２に示すような解析結果１５ｂを出力装置３０に出力する。なお、図２２は、図１５に示すアーキテクチャ案作成処理を実行することによって、トランザクションＸ１乃至Ｘ６、ならびにＹ１、Ｙ２、Ｙ５、およびＹ６が修正されたアーキテクチャ案であって、ケース１乃至ケース３が仕様を満たしている（すなわち、解析結果１５ｂに含まれる）アーキテクチャ案を示している。
【００８６】
次に、バス幅がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）について図１７および図１８を参照して説明する。図１７は、バス幅がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。図１８は、図１７のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【００８７】
図１７に示すように、はじめに、注目する処理のバストランザクションが使用するバスについて、バス幅を３２ビットから６４ビットに広げるように更新する（Ｓ１７０１）。
【００８８】
次に、図１７に示すように、Ｓ１７０１において広げられたバス幅およびバストランザクションにおいて転送されるデータ量に基づいて、そのバスを使用するバストランザクションの処理時間を計算して、処理時間を更新する（Ｓ１７０２）。
【００８９】
図１７に示すように、Ｓ１７０１およびＳ１７０２は、注目する処理のバストランザクションが使用するバス毎に繰り返される。
【００９０】
図１７のアーキテクチャ案作成処理（図１１のＳ１１０２）が実行された場合には、出力工程（図１１のＳ１１０５）において、出力部１６は、図１８に示すような解析結果１５ｂを出力装置３０に出力する。なお、図１８は、図１７に示すアーキテクチャ案作成処理を実行することによって、トランザクションＹ３およびＹ４が修正されたアーキテクチャ案であって、ケース１乃至ケース３が仕様を満たしている（すなわち、解析結果１５ｂに含まれる）アーキテクチャ案を示している。
【００９１】
次に、バス構成がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）について図１９乃至図２１を参照して説明する。図１９は、バス構成がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。図２０および図２１は、図１９のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【００９２】
図１９に示すように、はじめに、システム上で実行される処理に含まれるバストランザクションについて、図１０のバス監視部１２によって取得されたペア情報およびデータ量を参照する（Ｓ１９０１）。
【００９３】
図１９に示すように、Ｓ１９０１は、システム上で実行される処理毎およびその処理に含まれるバストランザクションバス毎に繰り返される。
【００９４】
次に、図１９に示すように、Ｓ１９０１において参照されたペア情報に示されるペア毎に、バス監視部１２によって取得されたバストランザクション情報に含まれる転送回数およびデータ量を記憶部１５に書き込む（Ｓ１９０２）。
【００９５】
次に、図１９に示すように、ターゲットモジュールについて、バストランザクションの相手が特定のイニシエータモジュールのみである場合には（Ｓ１９０３−ＹＥＳ）、特定のイニシエータモジュールとターゲットモジュールとをグループ化する（Ｓ１９０４）。
【００９６】
一方、図１９に示すように、ターゲットモジュールについて、バストランザクションの相手が特定のイニシエータモジュールのみでない場合には（Ｓ１９０３−ＮＯ）、転送回数およびデータ量の最も多いイニシエータモジュールとターゲットモジュールとをグループ化する（Ｓ１９０５）。なお、データ量の最も多いイニシエータモジュールが複数存在する場合には、最も早く発見されたものとターゲットモジュールとをグループ化する。
【００９７】
図１９に示すように、Ｓ１９０３乃至Ｓ１９０５は、ターゲットモジュール毎に繰り返される。
【００９８】
次に、図１９に示すように、Ｓ１９０４またはＳ１９０５においてグループ化されたグループについて、同じグループからのイニシエータモジュールからのバストランザクションを含む場合には（Ｓ１９０６−ＹＥＳ）、それらのグループ同士を統合する（Ｓ１９０７）。
【００９９】
一方、図１９に示すように、Ｓ１９０４またはＳ１９０５においてグループ化されたグループについて、同じグループからのイニシエータモジュールからのバストランザクションを含まない場合には（Ｓ１９０６−ＮＯ）、次のグループを対象とする。
【０１００】
図１９に示すように、Ｓ１９０６およびＳ１９０７は、Ｓ１９０４またはＳ１９０５においてグループ化されたグループ毎に繰り返される。
【０１０１】
次に、図１９に示すように、Ｓ１９０７において統合されたグループに基づいて、バス構成を更新する（Ｓ１９０８）。
【０１０２】
バス構成がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）は、Ｓ１９０８の後に終了する。
【０１０３】
図１９のアーキテクチャ案作成処理（図１１のＳ１１０２）が実行された場合には、出力工程（図１１のＳ１１０５）において、出力部１６は、図２０および図２１に示すような解析結果１５ｂを出力装置３０に出力する。なお、図２０は、図１９のＳ１９０７の結果、複数のモジュールが、入出力インタフェースＩ／Ｏ１、メモリＭＥＭ１乃至ＭＥＭ３、メモリコントローラＤＭＡＣ１、およびサブプロセッサＳＵＢ１から構成されるグループと、入出力インタフェースＩ／Ｏ２、メモリＭＥＭ４、メモリコントローラＤＭＡＣ２、およびサブプロセッサＳＵＢ２から構成されるグループと、に統合されたことを示している。また、図２１は、図２０に対応するバス構成を有するアーキテクチャを示している。
【０１０４】
なお、本発明の実施例３では、処理時間、バス優先度、バス幅、およびバス構成を組み合わせて用いてアーキテクチャ案を作成しても良い。
【０１０５】
本発明の実施例３によれば、図１０に示すように、ユーザが入力装置２０を用いてパラメータをアーキテクチャ検証装置１０に入力したときに、そのパラメータ、バストランザクション情報、受信トランザクション情報、処理情報、および送信トランザクション情報を用いて時間制約を満たすアーキテクチャ案のアーキテクチャ情報１５ａを表示するので、アーキテクチャを改善するためのユーザの作業負担を軽減することができる。
【０１０６】
また、本発明の実施例３によれば、図１０に示すように、ユーザが入力したパラメータのみを変更してアーキテクチャ案を作成するので、アーキテクチャ案を作成するのに要する時間を短縮することができる。
【０１０７】
また、本発明の実施例３によれば、図１０に示すように、アーキテクチャ検証装置１０が、複数のアーキテクチャ案を評価し、評価結果１５ｃともに、解析結果１５ｂを出力装置３０に出力するので、ユーザは、最適なアーキテクチャを容易に発見することができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施例１に係るアーキテクチャ検証装置１０を含むシステム構成を示すブロック図である。
【図２】本発明の実施例１に係るアーキテクチャ検証装置１０の検証対象となるアーキテクチャを示すブロック図である。
【図３】図２のアーキテクチャにおいて行われる画像処理および音声処理の概略を示すブロック図である。
【図４】本発明の実施例１に係るアーキテクチャ検証装置１０の構成を示すブロック図である。
【図５】本発明の実施例１に係るアーキテクチャ検証処理の処理手順を示すフローチャートである。
【図６】本発明の実施例１に係る出力例を示す概略図である。
【図７】本発明の実施例２に係るアーキテクチャ検証装置１０の構成を示すブロック図である。
【図８】本発明の実施例２に係るアーキテクチャ検証処理の処理手順を示すフローチャートである。
【図９】本発明の実施例２に係る出力例を示す概略図である。
【図１０】本発明の実施例３に係るアーキテクチャ検証装置１０の構成を示すブロック図である。
【図１１】本発明の実施例３に係るアーキテクチャ検証処理の処理手順を示すフローチャートである。
【図１２】本発明の実施例３に係る出力例を示す概略図である。
【図１３】モジュールの処理時間がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。
【図１４】図１３のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【図１５】バスの優先度がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。
【図１６】図１３のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【図１７】バス幅がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。
【図１８】図１７のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【図１９】バス構成がパラメータとして入力されたときのアーキテクチャ案作成処理（図１１のＳ１１０２）におけるアーキテクチャ案作成部１４３の処理手順を示すフローチャートである。
【図２０】図１９のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【図２１】図１９のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【図２２】図１５のアーキテクチャ案作成処理が実行されたときの本発明の実施例３に係る出力例を示す概略図である。
【符号の説明】
【０１０９】
１０  アーキテクチャ検証装置
１１  入力部
１２  バス監視部
１３  モジュール監視部
１４  アーキテクチャ情報生成部
１４１  アーキテクチャ再構築部
１４２  アーキテクチャ情報更新部
１４３  アーキテクチャ案作成部
１４４  解析部
１４５  評価部
１５  記憶部
１５ａ  アーキテクチャ情報
１５ｂ  解析結果
１５ｃ  評価結果
１６  出力部
２０  入力装置
３０  出力装置
４０  システム実行装置
【図１】
2010092106.tif 000003
【図２】
2010092106.tif 000004
【図３】
2010092106.tif 000005
【図４】
2010092106.tif 000006
【図５】
2010092106.tif 000007
【図６】
2010092106.tif 000008
【図７】
2010092106.tif 000009
【図８】
2010092106.tif 000010
【図９】
2010092106.tif 000011
【図１０】
2010092106.tif 000012
【図１１】
2010092106.tif 000013
【図１２】
2010092106.tif 000014
【図１３】
2010092106.tif 000015
【図１４】
2010092106.tif 000016
【図１５】
2010092106.tif 000017
【図１６】
2010092106.tif 000018
【図１７】
2010092106.tif 000019
【図１８】
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【図１９】
2010092106.tif 000021
【図２０】
2010092106.tif 000022
【図２１】
2010092106.tif 000023
【図２２】
2010092106.tif 000024