(57)【要約】【課題】プログラムの変更を行わずに、ウォッチドッグタイマの動作を検証する。また、ウォッチドッグタイマのタイムアウトを外部で確認する。【解決手段】本発明の半導体装置（１）は、ウォッチドッグタイマ（２）と中央処理装置（３）とモード端子（４）とを有する。前記中央処理装置は、前記ウォッチドッグタイマのタイムアウト制御を制御する。前記ウォッチドッグタイマは、前記モード端子を介して、前記ウォッチドッグタイマのタイマ周期を前記中央処理装置のタイムアウト制御による周期よりも短くする指示を外部から与えられる。前記ウォッチドッグタイマは、前記指示に応答して、前記中央処理装置によるタイムアウト制御よりも先に、タイムアウトを検出する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ウォッチドッグタイマと、
前記ウォッチドッグタイマのタイムアウトを制御する中央処理装置とを有する半導体装置であって、
前記ウォッチドッグタイマのタイマ周期を前記中央処理装置のタイムアウト制御による周期よりも短くする指示を前記半導体装置の外部から前記ウォッチドッグタイマに与えるモード端子を有する、半導体装置。
【請求項２】
前記ウォッチドッグタイマは、
第１クロック信号と、前記第１クロック信号よりも周波数の高い第２クロック信号とを選択的に出力するスイッチ回路と、
前記スイッチ回路から出力される前記第１又は第２クロック信号をカウントするカウンタとを有し、
前記指示に応答して、前記スイッチ回路は、前記第２クロック信号を選択して前記カウンタに出力する、請求項１記載の半導体装置。
【請求項３】
前記ウォッチドッグタイマは、供給されるクロック信号をカウントするカウンタを有し、
前記カウンタが前記指示に応答して初期化されることにより、前記タイマ周期は前記中央処理装置のタイムアウト制御による周期よりも短くされる、請求項１記載の半導体装置。
【請求項４】
前記カウンタは、供給されるクロック信号をダウンカウントするカウンタであって、前記指示に応答して前記カウンタの特定の桁のビットの値が０に初期化される、請求項３記載の半導体装置。
【請求項５】
前記カウンタは、供給されるクロック信号をアップカウントするカウンタであって、前記指示に応答して前記カウンタの特定の桁のビットの値が１に初期化される、請求項３記載の半導体装置。
【請求項６】
前記ウォッチドッグタイマは、
供給されるクロック信号をカウントするカウンタと、
前記カウンタが出力するタイムアウト信号を保持して前記半導体装置の外部に出力するフリップフロップ回路とを有する、請求項１記載の半導体装置。
【請求項７】
前記ウォッチドッグタイマは、
前記中央処理装置によるタイムアウト制御の計数処理を行う第１カウンタと、
前記第１カウンタの計数開始に同期して計数を開始し、カウントアップ信号を前記半導体装置の外部に出力する第２カウンタとを有する、請求項１記載の半導体装置。
【請求項８】
ウォッチドッグタイマと、
前記ウォッチドッグタイマにリフレッシュ信号を供給する中央処理装置と、
前記リフレッシュ信号を遮断する指示を外部から前記ウォッチドッグタイマに与える外部端子とを有し、
前記ウォッチドッグタイマは、
供給されるクロック信号をカウントし、カウントした値が前記リフレッシュ信号に基づいて初期化されるカウンタと、
前記カウンタに前記リフレッシュ信号を供給するスイッチ回路とを有し、
前記スイッチ回路は、前記指示に応答して前記リフレッシュ信号の供給を遮断する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウォッチドッグタイマを搭載する半導体装置に関し、特に、ウォッチドッグタイマが正常に機能しているか否かを確認できる半導体装置に関する。
【背景技術】
【０００２】
中央処理装置を利用するシステムは、プログラムが正常に動作する前提で設計されるが、ノイズ、温度や電圧等の動作環境の悪化による誤動作で、中央処理装置の暴走を招く虞がある。この暴走に対処するために、一般的にウォッチドッグタイマが備えられている。
【０００３】
ウォッチドッグタイマは、中央処理装置によって予め設定された値に向かってクロック信号をカウントし、カウントした値が設定された値に到達したときオーバーフロー又はアンダーフローを検出するタイマである。ウォッチドッグタイマは、このオーバーフロー又はアンダーフローを抑止するために、中央処理装置が実行するプログラムによって、カウントした値が定期的に初期化される。従って、中央処理装置がプログラムを正常に動作していれば、ウォッチドッグタイマによってカウントされた値がオーバーフロー又はアンダーフローすることはない。一方、中央処理装置が暴走していれば、カウントした値が初期化されないため、ウォッチドッグタイマによってオーバーフロー又はアンダーフローが検出される。
【０００４】
特許文献１には、ウォッチドッグタイマを用いたシステムについて記載されている。具体的には、ウォッチドッグタイマ内に、ウォッチドッグタイマの動作状態を判別する手段を設け、それとスタンバイ制御信号によりウォッチドッグタイマが動作を停止させているときに限り、供給されるクロックを停止させることである。これによって、ウォッチドッグタイマの誤動作を防止することができる。
【０００５】
【特許文献１】特開２００８−０５７０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、システムとして、半導体装置に内蔵するウォッチドッグタイマの動作を検証することについて検討した。それによれば、ウォッチドッグタイマの動作を検証するためにプログラムを変更することは、大掛かりな作業となってしまう。また、仮にプログラムを変更した場合、ウォッチドッグタイマの動作を検証するためのデバイスチェック用の半導体装置と最終製品の半導体装置とでは、ウォッチドッグタイマの動作が異なり、最終的にそれぞれ異なる製品となってしまう。
【０００７】
また、特許文献１では、ウォッチドッグタイマの動作を検証することについて何ら考慮されない。
【０００８】
本発明の目的は、プログラムの変更を行わずに、ウォッチドッグタイマの動作を検証する半導体装置を提供することにある。
【０００９】
本発明の別の目的は、ウォッチドッグタイマのタイムアウトを外部で確認可能な半導体装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、本発明の半導体装置は、ウォッチドッグタイマと中央処理装置とモード端子とを有する。前記中央処理装置は、前記ウォッチドッグタイマのタイムアウト制御を制御する。前記ウォッチドッグタイマは、前記モード端子を介して、前記ウォッチドッグタイマのタイマ周期を前記中央処理装置のタイムアウト制御による周期よりも短くする指示を外部から与えられる。前記ウォッチドッグタイマは、前記指示に応答して、前記中央処理装置によるタイムアウト制御よりも先に、タイムアウトを検出する。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、プログラムの変更を行わずに、ウォッチドッグタイマの動作を検証することができる。
【００１５】
また、ウォッチドッグタイマのタイムアウトを外部で確認することができる。
【発明を実施するための最良の形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１）は、ウォッチドッグタイマ（２）と、前記ウォッチドッグタイマのタイムアウトを制御する中央処理装置（３）とを有する。また、前記半導体装置は、前記ウォッチドッグタイマのタイマ周期を前記中央処理装置のタイムアウト制御による周期よりも短くする指示を前記半導体装置の外部から前記ウォッチドッグタイマに与えるモード端子（４）を有する。これにより、プログラムを変更せずに、外部から前記モード端子を介してウォッチドッグタイマに前記タイマ周期の短縮を指示することによって、前記中央処理装置のタイムアウト制御よりも先にウォッチドッグタイマのタイムアウトを検証することができる。
【００１８】
前記タイマ周期を短くする具体的な形態として、ウォッチドッグタイマ（２＿１）は、第１クロック信号ＬＣＬＫと前記第１クロック信号よりも周波数の高い第２クロック信号ＣＬＫとを選択的に出力するスイッチ回路（２０）と、前記スイッチ回路から出力される前記第１クロック信号ＬＣＬＫ又は第２クロック信号ＣＬＫをカウントするカウンタ（３０＿１）とを有する。前記スイッチ回路は、前記指示に応答して、前記第２クロック信号ＣＬＫを選択して前記カウンタに出力する。これにより、カウントした値が中央処理装置によって初期化される前に、ウォッチドッグタイマのタイムアウトを検証することができる。
【００１９】
前記タイマ周期を短くする別の具体的な形態として、ウォッチドッグタイマ（２＿２，２＿３）は、供給されるクロック信号ＣＬＫをカウントするカウンタ（３０＿２，３０＿３）を有し、前記カウンタが前記指示に応答して初期化されることにより、前記タイマ周期は前記中央処理装置のタイムアウト制御による周期よりも短くされる。
【００２０】
前記指示に応答して前記カウンタが初期化される具体的な形態として、前記カウンタは、供給されるクロック信号ＣＬＫをダウンカウントするカウンタであって、前記指示に応答して前記カウンタの特定の桁のビットの値が０に初期化される。
【００２１】
前記指示に応答して前記カウンタが初期化される別の具体的な形態として、前記カウンタは、供給されるクロック信号ＣＬＫをアップカウントするカウンタであって、前記指示に応答して前記カウンタの特定の桁のビットの値が１に初期化される。
【００２２】
前記ウォッチドッグタイマのタイムアウトを外部で確認する具体的な形態として、ウォッチドッグタイマ（２＿５）は、供給されるクロック信号ＣＬＫをカウントするカウンタ（３０＿５）と、前記カウンタが出力するタイムアウト信号を保持して前記半導体装置の外部に出力するフリップフロップ回路（７１）とを有する。これによって、中央処理装置が初期化される原因が、ウォッチドッグタイマによるリセットであるか、又は、その他の要因によるリセットであるかを半導体装置の外部で容易に判断することができる。
【００２３】
前記ウォッチドッグタイマのタイムアウトを外部で確認する別の具体的な形態として、ウォッチドッグタイマ（２＿７）は、前記中央処理装置によるタイムアウト制御の計数処理を行う第１カウンタ（３０＿６）と、前記第１カウンタの計数開始に同期して計数を開始し、カウントアップ信号を前記半導体装置の外部に出力する第２カウンタ（３０＿７）とを有する。これにより、前記第２カウンタが出力するタイムアップ信号を確認することによって、前記ウォッチドッグタイマが出力するタイムアップ信号で前記中央処理装置が初期化された、と判断することができる。
【００２４】
〔２〕本発明の代表的な実施の形態に係る半導体装置（１）は、ウォッチドッグタイマ（２＿４）と、前記ウォッチドッグタイマにリフレッシュ信号を供給する中央処理装置（３）と、前記リフレッシュ信号を遮断する指示を外部から前記ウォッチドッグタイマに与える外部端子（４）とを有する。前記ウォッチドッグタイマは、供給されるクロック信号をカウントし、カウントした値が前記リフレッシュ信号に基づいて初期化されるカウンタ（３０＿４）と、前記カウンタに前記リフレッシュ信号を供給するスイッチ回路（６１）とを有する。前記スイッチ回路は、前記指示に応答して前記リフレッシュ信号の供給を遮断する。これにより、カウントした値が前記リフレッシュ信号によって初期化されずに継続してカウントされるため、プログラムを変更せずにウォッチドッグタイマのタイムアウトを検証することができる。
【００２５】
２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図１には、ウォッチドッグタイマ（ＷＤＴ）２を搭載する半導体装置１のブロック図が例示される。前記半導体装置１はプログラムを実行する中央処理装置（ＣＰＵ）３を有し、内部バスを介して、前記プログラムを格納するＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５、前記中央処理装置３のワーク領域とされるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）６及び外部と情報の遣り取りを行うポート（ＰＯＲＴ）９が接続される。前記ポート９は、複数の外部端子に接続される。
【００２７】
また、前記半導体装置１は、前記中央処理装置３等にクロック信号ＣＬＫを供給するクロック生成回路（ＣＰＧ）７を有する。前記中央処理装置３は、前記クロック信号ＣＬＫに同期して、前記ＲＯＭ５に格納されたプログラムを実行する。
【００２８】
更に、前記半導体装置１は、前記内部バスに接続されるウォッチドッグタイマ２と、システムの動作モードの制御やシステムを初期化する制御を行うシステム制御回路（ＳＣＮＴ）８とを有する。前記ウォッチドッグタイマ２は、前記中央処理装置３が実行するプログラムの設計ミス等によって生じる無限ループや前記中央処理装置３の暴走等を検出する。
【００２９】
次に、前記ウォッチドッグタイマ２の動作について説明する。前記ウォッチドッグタイマ２は、前記クロック生成回路７から供給されるクロック信号ＣＬＫを基にカウントを開始し、前記中央処理装置３のプログラムの実行に基づいてそのカウント動作が制御される。即ち、前記中央処理装置３は、前記ウォッチドッグタイマ２のカウントによるカウント値がカウントオーバーする前に前記カウント値を初期化する。一方、前記中央処理装置３によって前記カウント値が初期化されずにカウントオーバーしたとき、前記ウォッチドッグタイマ２は、前記システム制御回路８にタイムアップ信号ＴＩＵを出力する。従って、前記タイムアップ信号ＴＩＵに基づいてシステムが初期化されたとき、前記中央処理装置３が実行するプログラムにバグ等の異常があると判断することができる。
【００３０】
前記システム制御回路８は、外部から供給されるモード信号ＭＯＤＥに応答して、システムの動作モードを制御する。また、前記システム制御回路８は、外部から供給されるリセット信号ＲＥＳや前記ウォッチドッグタイマ２から供給される前記タイムアップ信号ＴＩＵに応答してリセット信号ｒｅｓを出力し、前記システムを初期化する制御を行う。
【００３１】
図２には、ウォッチドッグタイマ２＿１の動作を検証するための説明図が例示される。前記ウォッチドッグタイマ２＿１は、スイッチ回路（ＳＷ）２０とカウンタ（ＣＯＮＴ）３０＿１を有する。前記スイッチ回路２０には、前記中央処理装置３に供給される周波数の高いクロック信号ＣＬＫと、前記周波数の高いクロック信号ＣＬＫよりも周波数の低いクロック信号ＬＣＬＫとが供給される。前記周波数の低いクロック信号ＬＣＬＫは、例えば、分周器２１を介して、前記周波数の高いクロック信号ＣＬＫの周波数を変換して得られる。図２では、前記周波数の高いクロック信号ＣＬＫの周波数を１／Ｎ倍する例である。前記周波数の低いクロック信号ＬＣＬＫは前記ウォッチドッグタイマ２＿１の通常動作時に使用され、前記周波数の高いクロック信号ＣＬＫは前記ウォッチドッグタイマ２＿１の評価時に使用される。前記スイッチ回路２０は、外部から供給される切り換え信号ＳＦＴに応答して、前記周波数の高いクロック信号ＣＬＫ又は前記周波数の低いクロック信号ＬＣＬＫに切り換えて、前記カウンタ３０＿１に切り換えた前記クロック信号ＣＬＫ，ＬＣＬＫを供給する。具体的には、前記スイッチ回路２０は、前記切り換え信号ＳＦＴがハイレベルのとき前記周波数の低い前記クロック信号ＬＣＬＫに切り換え、前記切り換え信号ＳＦＴがローレベルのとき前記周波数の高い前記クロック信号ＣＬＫに切り換える。前記切り換え信号ＳＦＴは、前記ポート９に接続される外部端子４によってハイレベル又はローレベルが制御される。例えば、図３では、前記ポート９に接続されるスイッチ３１のオンとオフによって制御する。前記ポート９は、前記スイッチ３１がオンのとき前記ウォッチドッグタイマ２の通常動作モードに切り換え、前記スイッチ３１がオフのとき前記ウォッチドッグタイマ２の評価モードに切り換える。具体的には、前記スイッチ３１がオンのとき前記ポート９はグランド状態とされ、前記切り換え信号ＳＦＴがローレベルとされる。また、前記スイッチ３１がオフのとき前記ポート９はフローティング状態とされ、前記切り換え信号ＳＦＴがハイレベルとされる。なお、前記スイッチ３１は簡略的に示しているが、前記スイッチ３１のオンは前記ポート９をプルダウンしてグランド状態とし、前記スイッチ３１のオフは前記ポート９をプルアップしてフローティング状態とすれば良い。
【００３２】
前記カウンタ３０＿１は、前記スイッチ回路２０から供給される前記周波数の高いクロック信号ＣＬＫ又は前記周波数の低いクロック信号ＬＣＬＫをカウントする。前記中央処理装置３の実行するプログラムによって行われる前記カウントしたカウント値の初期化は、前記周波数の低いクロック信号ＬＣＬＫを基準として行われる。従って、前記周波数の低いクロック信号ＬＣＬＫをカウントする場合では、前記カウント値がカウントオーバーする前に前記カウント値の初期化が行われる。一方、前記周波数の高いクロック信号ＣＬＫをカウントする場合では、前記カウント値の初期化が行われる前に、前記カウント値がカウントオーバーする。これによって、プログラムを変更せずに、前記ウォッチドッグタイマ２＿１の動作を検証することができる。
【００３３】
図４は、ウォッチドッグタイマ２＿２の動作を検証するための別の説明図である。前記ウォッチドッグタイマ２＿２は、前記クロック生成回路７から供給されるクロック信号ＣＬＫを基にダウンカウントするカウンタ３０＿２を有する。また、前記ウォッチドッグタイマ２＿２は、前記カウンタ３０＿２による計数処理を半分に制御するスイッチ４１を有する。図４は、前記カウンタ３０＿２の最上位ビットの値を１から０に変更する例である。前記スイッチ４１は、外部から供給される切り換え信号ＳＦＴに応答して、前記カウンタ３０＿２の最上位ビットに接続するラッチ回路（図示を省略する）とグランドとの接続を制御する。前記スイッチ４１は、前記ウォッチドッグタイマ２＿２の評価時に使用するハイレベルの前記切り換え信号ＳＦＴに応答して、前記ラッチ回路の記憶ノードを前記グランドに接続する。このときに、前記中央処理装置３のプログラムの実行によって供給されるクリア信号で前記カウンタ３０＿２が初期化されると、前記最上位ビットの値が０とされ、その他の桁のビットの値が１とされる。これによって、前記カウンタ３０＿２がカウントする期間を半分とすることができ、前記中央処理装置３のプログラムの実行で前記カウンタ３０＿２が初期化される前に、前記カウンタ３０＿２がアンダーフローする。前記カウンタ３０＿２は、アンダーフローすると、前記システム制御回路８にタイムアップ信号ＴＩＵを出力する。従って、プログラムを変更せずに、前記ウォチドッグタイマ２＿２の動作を検証することができる。
【００３４】
一方、前記スイッチ４１は、前記ウォッチドッグタイマ２＿２の通常動作時に使用するローレベルの前記切り換え信号ＳＦＴに応答して、前記ラッチの記憶ノードを前記グランドと分離してフローティング状態にする。このときに、前記カウンタ３０＿２が前記クリア信号で初期化されると、前記カウンタ３０＿２の全てのビットの値が１とされる。
【００３５】
図５は、ウォッチドッグタイマ２＿３の動作を検証するための別の説明図である。前記ウォッチドッグタイマ２＿３は、前記ウォッチドッグタイマ２＿２の前記カウンタ３０＿２を、前記クロック信号ＣＬＫを基にアップカウントするカウンタ３０＿３に代替した。また、前記スイッチ４１を最上位ビットに接続するラッチ回路と電源との接続を制御するスイッチ５１に代替した。図５には、前記カウンタ３０＿２の最上位ビットの値を０から１に変更する例が示される。前記スイッチ５１は、前記ウォッチドッグタイマ２＿３の評価時に使用するハイレベルの前記切り換え信号ＳＦＴに応答して、前記ラッチ回路の記憶ノードを前記電源に接続する。このとき、前記中央処理装置３のプログラムの実行によって供給されるクリア信号で前記カウンタ３０＿２が初期化されると、前記最上位ビットの値が１とされ、その他の桁のビットの値が０とされる。
【００３６】
図６は、リフレッシュ用書き込み信号ＲＥＦを遮断してウォッチドッグタイマ２＿４の動作を検証するための説明図である。前記ウォッチドッグタイマ２＿４は、カウンタ３０＿４とスイッチ６１を有する。前記カウンタ３０＿４は、前記クロック生成回路７から供給されるクロック信号ＣＬＫをカウントする。前記中央処理装置３は、演算処理したタイマ初期値を、内部バスを介して前記カウンタ３０＿４に出力する。前記カウンタ３０＿４は、前記中央処理装置３から供給されるリフレッシュ用書き込み信号ＲＥＦによって前記タイマ初期値にプリセットされる。前記スイッチ６１は、外部から供給される指示信号ＩＮＳＴに応答して、前記カウンタ３０＿４への前記リフレッシュ用書き込み信号ＲＥＦの供給を制御する。具体的には、前記スイッチ６１は、前記ウォッチドッグタイマ２＿４の評価時に使用するハイレベルの前記指示信号ＩＮＳＴに応答して、前記カウンタ３０＿４への前記リフレッシュ用書き込み信号ＲＥＦの供給を遮断する。これによって、前記リフレッシュ用書き込み信号ＲＥＦに影響されずに、前記カウンタ３０＿４はオーバーフロー又はアンダーフローすることとなる。前記カウンタ３０＿４は、オーバーフロー又はアンダーフローすると、前記システム制御回路８にタイムアップ信号ＴＩＵを出力する。従って、前記スイッチ６１が前記カウンタ３０＿４への前記リフレッシュ用書き込み信号ＲＥＦの供給を遮断することによって、プログラムを変更せずに、前記ウォッチドッグタイマ２＿４の動作の検証を行うことができる。
【００３７】
一方、前記スイッチ６１は、前記ウォッチドッグタイマ２＿４の通常動作時に使用するローレベルの前記指示信号ＩＮＳＴに応答して、前記カウンタ３０＿４に前記リフレッシュ用書き込み信号ＲＥＦを供給する。これによって、前記カウンタ３０＿４は、前記リフレッシュ用書き込み信号ＲＥＦによってプリセットされる。
【００３８】
図７には、ウォッチドッグタイマ２＿５が出力するタイムアップ信号ＴＩＵを外部で確認するための別の説明図が例示される。前記ウォッチドッグタイマ２＿５は、カウンタ３０＿５とＲＳフリップフロップ回路（セット・リセット型フリップフロップ回路）７１を有する。前記カウンタ３０＿５は、前記クロック生成回路７から供給されるクロック信号ＣＬＫをカウントする。前記カウンタ３０＿５は、前記中央処理装置３のプログラムの実行によって供給される前記リフレッシュ用書き込み信号ＲＥＦで初期化される。前記カウンタ３０＿５は、前記中央処理装置３の暴走等によってオーバーフロー又はアンダーフローしたとき、前記システム制御回路８と前記ＲＳフリップフロップ回路７１に前記タイムアップ信号ＴＩＵを出力する。
【００３９】
前記ＲＳフリップフロップ回路７１は、セット端子Ｓ、リセット端子Ｒ及び出力端子Ｑを有する。前記セット端子Ｓには、前記カウンタ３０＿５から前記タイムアップ信号ＴＩＵが入力される。また、前記リセット端子Ｒには、前記中央処理装置３から前記リフレッシュ用書き込み信号ＲＥＦが入力される。前記ＲＳフリップフロップ回路７１は、前記リセット端子Ｒがローレベルのとき、前記タイムアップ信号ＴＩＵの活性により前記セット端子Ｓがハイレベルにされることによってセット状態とされ、前記出力端子Ｑは、前記リフレッシュ用書き込み信号ＲＥＦの活性によって前記リセット端子Ｒがハイレベルに変化するまでハイレベルの出力を維持する。従って、外部で前記出力端子Ｑを確認することによって、前記カウンタ３０＿５が出力するタイムアップ信号ＴＩＵでシステムの初期化が行われたと判断することができる。一方、前記ＲＳフリップフロップ回路７１は、前記リセット端子Ｒがハイレベルにされることよって、次にセット端子Ｓがハイレベルにされるまで、前記出力端子Ｑがローレベルとされるリセット状態を維持する。なお、前記セット端子Ｓ及び前記リセット端子Ｒの両方がハイレベルのとき、前記フリップフロップ回路７１は動作しない。これを防止するために、前記リフレッシュ用書き込み信号ＲＥＦは遅延回路（ＤＬＹ）７２を介して前記リセット端子Ｒに供給される。
【００４０】
図８には、ウォッチドッグタイマ２＿６が出力するタイムアップ信号ＴＩＵを外部で確認するための別の説明図が示される。前記ウォッチドッグタイマ２＿６は、カウント値がオーバーフロー又はアンダーフローしたとき、前記システム制御回路８に前記タイムアップ信号ＴＩＵを出力して、図示を省略するロジック回路を介して前記フラッシュメモリの特定のアドレスの値を書き換える。従って、外部から前記フラッシュメモリの特定のアドレスの値を確認することによって、前記ウォッチドッグタイマ２＿６が出力するタイムアップ信号ＴＩＵを判別することができる。また、システムの電源が切断された後でも、当該判別を行うことができる。
【００４１】
図９には、ウォッチドッグタイマ２＿７のカウンタ３０＿６の動作を確認するための説明図が示される。前記ウォッチドッグタイマ２＿７は、前記分周器２１、前記スイッチ回路２０及び第１カウンタ（ＣＯＮＴ＿１）３０＿６と第２カウンタ（ＣＯＮＴ＿２）３０＿７を有する。前記分周器２１と前記スイッチ回路２０は上記説明の通りであるのでここでは省略する。前記第１カウンタ３０＿６及び前記第２カウンタ３０＿７は、前記スイッチ回路２０から供給される同じクロック信号ＣＬＫ又はＬＣＬＫをダウンカウントする。前記第１カウンタ３０＿６及び前記第２カウンタ３０＿７には、前記中央処理装置３のプログラムの実行に基づいて、同じタイマ初期値が設定される。前記第２カウンタ３０＿７は、前記第１カウンタ３０＿６によるカウントの開始に同期して、前記クロック信号ＣＬＫ又はＬＣＬＫをカウントする。前記第１カウンタ３０＿６及び前記第２カウンタ３０＿７がカウントを開始した後に、前記中央処理装置３は、前記第１カウンタ３０＿６がアンダーフローする前に、プリセット信号ＰＲＳによって前記第１カウンタ３０＿６を初期化するが、前記第２カウンタ３０＿７については前記プリセット信号ＰＲＳによって初期化されない。これによって、前記第２カウンタ３０＿７がアンダーフローしたとき、外部へ前記タイムアップ信号ＴＩＵが出力される。従って、外部で前記第２カウンタ３０＿７が出力する前記タイムアップ信号ＴＩＵに基づく値を確認することによって、前記第１カウンタ３０＿６が前記プリセット信号ＰＲＳによって初期化される周期を推測することができる。
【００４２】
なお、図示はしないが、前記第１カウンタ３０＿６に供給される前記プリセット信号ＰＲＳを前記第２カウンタ３０＿７にも供給する構成とすれば、外部で前記タイムアップ信号ＴＩＵを確認することによって、前記第１カウンタ３０＿６が出力する前記タイムアップ信号ＴＩＵでシステムが初期化されたと判断することができる。
【００４３】
図１０には、ウォッチドッグタイマ２＿８に供給されるリフレッシュ用書き込み信号ＲＥＦを外部で確認するための説明図である。前記ウォッチドッグタイマ２＿８は、前記分周器２１、前記スイッチ回路２０及び前記スイッチ回路２０から供給されるクロック信号ＣＬＫ，ＬＣＬＫをダウンカウントするカウンタ３０＿８を有する。前記分周器２１と前記スイッチ回路２０は上記説明の通りである。前記中央処理装置３は、プログラムを実行して、前記カウンタ３０＿８の前記タイマ周期を設定する。また、前記中央処理装置３は、前記カウンタ３０＿８に前記リフレッシュ用書き込み信号ＲＥＦを供給する。前記カウンタ３０＿８は、前記リフレッシュ用書き込み信号ＲＥＦによって初期化される。前記ウォッチドッグタイマ２＿８は、前記リフレッシュ用書き込み信号ＲＥＦを外部端子に出力する。従って、外部で前記リフレッシュ用書き込み信号ＲＥＦを確認することによって、前記リフレッシュ用書き込み信号ＲＥＦが設計どおりに供給されているか否かを検証することができる。
【００４４】
図１１は、ウォッチドッグタイマの評価時のモードに切り換えるための説明図である。前記半導体装置１は、図示を省略するロジック回路を有する。前記ロジック回路には、クロック信号ＣＬＫが入力される外部クロック入力端子、外部信号が入力されるＲＥＳＥＴ端子及び前記半導体装置１の評価時に使用するｔｅｓｔ端子が接続される。前記外部クロック入力端子、前記ＲＥＳＥＴ端子及び前記ｔｅｓｔ端子は、前記ウォッチドッグタイマの動作に専用して使用する端子ではなく、前記半導体装置１に既存の端子である。前記ロジック回路は、これら端子の入力信号の組み合わせで、前記ウォッチドッグタイマの評価時へのモードに切り換える。具体的には、前記外部クロック入力端子が固定サイクル数以上経過した後にローレベルとされたとき、前記ＲＥＳＥＴ端子が固定サイクル数経過した後にハイレベルとされ、前記ｔｅｓｔ端子に所定の値が入力されると、前記ロジック回路は前記ウォッチドッグタイマの評価時のモードに切り換える。これによって、前記半導体装置１の有効端子を減らすことなく、前記ウォッチドッグタイマのモードを切り換えることができる。
【００４５】
図１２は、ウォッチドッグタイマの評価時のモードに切り換えるための別の説明図である。前記半導体装置１は、前記ＲＥＳＥＴ端子及び前記ｔｅｓｔ端子の入力電圧が入力される判定回路１２を有する。前記ＲＥＳＥＴ端子又は前記ｔｅｓｔ端子の何れか一方の入力電圧レベルがハイレベル及びローレベルの中間の電圧レベル（中間電位）のとき、前記判定回路１２は、前記ウォッチドッグタイマのモードを評価時のモードに切り換える。これにより、前記半導体装置１の有効端子を減らすことなく前記ウォッチドッグタイマのモードを切り換えることができる。なお、上記では前記ＲＥＳＥＴ端子又は前記ｔｅｓｔ端子の一方が中間電位のときについて説明したが、ハイレベルよりも高い電圧レベルとしても良い。
【００４６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４７】
上記説明では、前記ウォッチドッグタイマ２＿１の通常動作時において、前記カウンタ３０＿１がカウントするクロック信号ＬＣＬＫと、前記中央処理装置３が動作するためのクロック信号ＣＬＫの周波数が異なっているが、同じ周波数のクロック信号とする構成としても良い。例えば、前記クロック生成回路７から出力される周波数の高いクロック信号ＣＬＫを前記分周器２１によって変換した周波数の低いクロック信号ＬＣＬＫが前記中央処理装置３と前記スイッチ回路２０に供給される構成とする。更に、前記スイッチ回路２０には、前記クロック生成回路７から周波数の高い前記クロック信号ＣＬＫが直接供給される構成とする。この構成によって、前記ウォッチドッグタイマ２＿１の通常動作時において、前記カウンタ３０＿１及び前記中央処理装置３に同じ周波数の前記クロック信号ＬＣＬＫを供給することができる。
【００４８】
図４及び図５において、前記スイッチ４１，５１は前記カウンタ３０＿２，３０＿３による計数処理を半分にすることについて説明したが、前記カウンタ３０＿２，３０＿３の計数処理をそれよりも短い、例えば１／４や１／８等に設定することも可能である。
【図面の簡単な説明】
【００４９】
【図１】ウォッチドッグタイマを搭載する半導体装置のブロック図が例示される。
【図２】ウォッチドッグタイマの動作を検証するための説明図である。
【図３】切り換え信号のハイレベル又はローレベルを切り換えるための説明図である。
【図４】ウォッチドッグタイマの動作を検証するための別の説明図である。
【図５】ウォッチドッグタイマの動作を検証するための別の説明図である。
【図６】リフレッシュ用書き込み信号ＲＥＦを遮断してウォッチドッグタイマの動作を検証するための説明図である。
【図７】ウォッチドッグタイマが出力するタイムアップ信号を外部で確認するための説明図である。
【図８】ウォッチドッグタイマが出力するタイムアップ信号を外部で確認するための別の説明図である。
【図９】ウォッチドッグタイマのカウンタの動作を確認するための説明図である。
【図１０】ウォッチドッグタイマに供給されるリフレッシュ用書き込み信号を外部で確認するための説明図である。
【図１１】ウォッチドッグタイマの評価時のモードに切り換えるための説明図である。
【図１２】ウォッチドッグタイマの評価時のモードに切り換えるための別の説明図である。
【符号の説明】
【００５０】
１  半導体装置
２、２＿１〜２＿８  ウォッチドッグタイマ
３  中央処理装置
４  外部端子
５  ＲＯＭ
６  ＲＡＭ
７  クロック生成回路
８  システム制御回路
９  ポート
１２  判定回路
２０  スイッチ回路
２１  分周器
３０＿１〜３０＿８  カウンタ
３１、４１、５１、６１  スイッチ
７１  ＲＳフリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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