(57)【要約】【課題】素子分離領域形成時に周辺回路領域のゲート絶縁膜へのダメージを防ぐことが可能な半導体記憶装置及びその製造方法を提供すること。【解決手段】メモリセル及び周辺トランジスタが配置される第１、第２領域にゲート絶縁膜及び導電層を順次形成し、前記第２領域に第１トレンチを形成し、前記第１トレンチに露出する前記第１導電層、前記ゲート絶縁膜の側面、前記第１トレンチの側面及び底面に沿って第１シリコン酸化膜を堆積し、前記第１領域に第２トレンチを形成すると共に、前記第１トレンチ側面の前記第１シリコン酸化膜を残存させつつ、前記第１トレンチの底面を第２トレンチよりも深く形成し、第２シリコン酸化膜の堆積と該第２シリコン酸化膜の一部の除去とを繰り返して第１、第２トレンチ内に第２シリコン酸化膜を埋め込み、前記第１、第２領域に第１、第２素子分離領域を形成する。【選択図】図６
2010212506.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成される第１領域と周辺トランジスタが形成される第２領域を有する半導体基板と、
前記第１領域内に形成され、前記半導体基板の表面からの深さが第１の深さを有する第１底部を有する第１トレンチと、
前記第２域内に形成され、前記半導体基板の表面からの深さが前記第１トレンチの前記第１の深さより深い第２の深さを有する第２底部を有し、前記半導体基板の表面から所定の深さまでのトレンチ上部と前記所定の深さから前記第２底部までのトレンチ下部とを有する第２トレンチと、
前記第１領域の前記半導体基板の表面に形成され、端部が前記第１トレンチの上端部に一致するよう形成された第１ゲート絶縁膜と、
前記第２領域の前記半導体基板の表面に形成され、端部が前記第２トレンチの上端部に一致するよう形成された第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１導電層と、
前記第２ゲート絶縁膜上に形成された第２導電層と、
前記第２トレンチのトレンチ上部の側面全体に形成されると共に、前記第２ゲート絶縁膜の端部を覆うように形成された第１シリコン酸化膜と、
前記第１トレンチの側面全体および前記第２トレンチの前記トレンチ下部の側面全体に形成され、前記第１シリコン酸化膜の膜厚より小さい膜厚を有する第２シリコン酸化膜と、
前記第２シリコン酸化膜を介して前記第１トレンチ内に埋め込まれると共に、前記第１シリコン酸化膜および前記第２シリコン酸化膜を介して前記第２トレンチ内に埋め込まれた第３シリコン酸化膜と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第２トレンチの前記トレンチ上部の下端の幅寸法は前記トレンチ下部の上端の幅寸法より大きい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
電荷蓄積層と制御ゲートとを有する積層ゲートを備えたメモリセルトランジスタが配置される第１領域と、前記第１領域の周辺に設けられ、且つＭＯＳトランジスタが配置される第２領域とを備えた半導体記憶装置の製造方法であって、
半導体基板の前記第１領域及び第２領域上に、それぞれゲート絶縁膜を形成する工程と、
前記第１、第２領域の前記ゲート絶縁膜上に、それぞれ導電層を形成する工程と、
前記第１、第２領域の前記導電層上に、それぞれ素子分離用のマスク材を形成する工程と、
前記マスク材をマスクに用いて、前記第２領域の前記導電層の表面から前記半導体基板中に達する第１トレンチを形成する工程と、
前記第１トレンチの形成により露出した前記導電層、前記ゲート絶縁膜の側面、前記第１トレンチの側面、前記第１トレンチの底面に沿って第１シリコン酸化膜を堆積する工程と、
前記マスク材をマスクに用いて、前記第１領域の前記導電層の表面から前記半導体基板中に達する第２トレンチを形成すると共に、前記第１トレンチの側面に形成された前記第１シリコン酸化膜を残存させつつ、前記第１トレンチの底面を前記第２トレンチよりも深く形成する工程と、
前記第１トレンチの底面を深く形成した後、前記第１、第２トレンチ内への第２シリコン酸化膜の堆積と、堆積した該第２シリコン酸化膜の一部の除去とを繰り返すことにより、前記第１、第２トレンチ内に前記第２シリコン酸化膜を埋め込み、前記第１領域に第１素子分離領域を形成すると共に、前記第２領域に第２素子分離領域を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記第１、第２トレンチ内に前記第２シリコン酸化膜を埋め込む前に、前記第１、第２トレンチ内に露出された前記半導体基板の表面に、前記第１シリコン酸化膜よりも膜厚の小さい第３シリコン酸化膜を形成する工程を更に備える
ことを特徴とする請求項３記載の半導体記憶装置の製造方法。
【請求項５】
前記第２シリコン酸化膜の一部の除去は、ＲＩＥ法で行う
ことを特徴とする請求項３または４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＴＩ（Shallow Trench Isolation）構造を有する半導体記憶装置及びその製造方法に係わり、例えば、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリなどの不揮発性半導体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリなどの不揮発性半導体記憶装置はメモリセルアレイ領域および周辺回路領域を備えている。メモリセルアレイ領域は記憶容量の大容量化のために、メモリセルおよびメモリセルが形成される素子領域を電気的に分離するためのＳＴＩ構造からなる素子分離領域の微細化が進んでいる。
【０００３】
微細化されたＳＴＩ構造からなる素子分離領域の形成方法として、半導体基板上にゲート絶縁膜および導電膜を形成後、これら導電膜、ゲート絶縁膜、半導体基板をエッチングして溝を形成し、形成された溝にＣＶＤ（Chemical Vapor Deposition）法により薄くシリコン酸化膜を堆積し、その後にシリコン酸化膜の堆積時に形成されたオーバーハング部分をＲＩＥ（Reactive Ion Etching）法やＣＤＥ（Chemical Downflow Etching）法で除去し、再度ＣＶＤ法でシリコン酸化膜を埋め込む方法が考えられている（例えば、特許文献１参照）。
【０００４】
上記方法により、溝へのシリコン酸化膜の埋め込み時にボイド（空隙）が生じることが防げ、良好な素子分離領域が形成できる。
【０００５】
しかし、周辺回路領域ではメモリセルアレイ領域ほどの微細化の必要はないため、素子分離領域の幅はメモリセルアレイ領域の素子分離領域の幅より広く形成される。この幅が広い周辺回路領域の素子分離領域を上記方法でメモリセルアレイ領域の素子分離領域と同時に形成すると、幅が広い周辺回路領域の素子分離領域の形成ではシリコン酸化膜の堆積時にオーバーハング部分は形成されないため、その後のＲＩＥ法やＣＤＥ法によるエッチングで溝の側面に形成されたシリコン酸化膜が除去されてゲート絶縁膜が露出しゲート絶縁膜がＲＩＥ法やＣＤＥ法によりダメージを受ける、という問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３１６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この発明は、素子分離領域形成時に周辺回路領域のゲート絶縁膜へのダメージを防ぐことが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様に係る半導体記憶装置は、メモリセルトランジスタが形成される第１領域と周辺トランジスタが形成される第２領域を有する半導体基板と、前記第１領域内に形成され、前記半導体基板の表面からの深さが第１の深さを有する第１底部を有する第１トレンチと、前記第２域内に形成され、前記半導体基板の表面からの深さが前記第１トレンチの前記第１の深さより深い第２の深さを有する第２底部を有し、前記半導体基板の表面から所定の深さまでのトレンチ上部と前記所定の深さから前記第２底部までのトレンチ下部とを有する第２トレンチと、前記第１領域の前記半導体基板の表面に形成され、端部が前記第１トレンチの上端部に一致するよう形成された第１ゲート絶縁膜と、前記第２領域の前記半導体基板の表面に形成され、端部が前記第２トレンチの上端部に一致するよう形成された第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１導電層と、前記第２ゲート絶縁膜上に形成された第２導電層と、前記第２トレンチのトレンチ上部の側面全体に形成されると共に、前記第２ゲート絶縁膜の端部を覆うように形成された第１シリコン酸化膜と、前記第１トレンチの側面全体および前記第２トレンチの前記トレンチ下部の側面全体に形成され、前記第１シリコン酸化膜の膜厚より小さい膜厚を有する第２シリコン酸化膜と、前記第２シリコン酸化膜を介して前記第１トレンチ内に埋め込まれると共に、前記第１シリコン酸化膜および前記第２シリコン酸化膜を介して前記第２トレンチ内に埋め込まれた第３シリコン酸化膜とを具備する。
【０００９】
また、この発明の一態様に係る半導体記憶装置の製造方法は、電荷蓄積層と制御ゲートとを有する積層ゲートを備えたメモリセルトランジスタが配置される第１領域と、前記第１領域の周辺に設けられ、且つＭＯＳトランジスタが配置される第２領域とを備えた半導体記憶装置の製造方法であって、半導体基板の前記第１領域及び第２領域上に、それぞれゲート絶縁膜を形成する工程と、前記第１、第２領域の前記ゲート絶縁膜上に、それぞれ導電層を形成する工程と、前記第１、第２領域の前記導電層上に、それぞれ素子分離用のマスク材を形成する工程と、前記マスク材をマスクに用いて、前記第２領域の前記導電層の表面から前記半導体基板中に達する第１トレンチを形成する工程と、前記第１トレンチの形成により露出した前記導電層、前記ゲート絶縁膜の側面、前記第１トレンチの側面、前記第１トレンチの底面に沿って第１シリコン酸化膜を堆積する工程と、前記マスク材をマスクに用いて、前記第１領域の前記導電層の表面から前記半導体基板中に達する第２トレンチを形成すると共に、前記第１トレンチの側面に形成された前記第１シリコン酸化膜を残存させつつ、前記第１トレンチの底面を前記第２トレンチよりも深く形成する工程と、前記第１トレンチの底面を深く形成した後、前記第１、第２トレンチ内への第２シリコン酸化膜の堆積と、堆積した該第２シリコン酸化膜の一部の除去とを繰り返すことにより、前記第１、第２トレンチ内に前記第２シリコン酸化膜を埋め込み、前記第１領域に第１素子分離領域を形成すると共に、前記第２領域に第２素子分離領域を形成する工程とを具備する。
【発明の効果】
【００１０】
本発明によれば、素子分離領域形成時に周辺回路領域のゲート絶縁膜へのダメージを防ぐことができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の一実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の一実施形態に係るメモリセルアレイの断面図。
【図３】この発明の一実施形態に係るメモリセルアレイの断面図。
【図４】この発明の一実施形態に係る周辺トランジスタの断面図。
【図５】この発明の一実施形態に係る周辺トランジスタの断面図。
【図６】この発明の一実施形態に係る素子分離領域の断面図。
【図７】この発明の一実施形態に係るフラッシュメモリの第１製造工程の断面図。
【図８】この発明の一実施形態に係るフラッシュメモリの第２製造工程の断面図。
【図９】この発明の一実施形態に係るフラッシュメモリの第３製造工程の断面図。
【図１０】この発明の一実施形態に係るフラッシュメモリの第４製造工程の断面図。
【図１１】この発明の一実施形態に係るフラッシュメモリの第５製造工程の断面図。
【図１２】この発明の一実施形態に係るフラッシュメモリの第６製造工程の断面図。
【図１３】この発明の一実施形態に係るフラッシュメモリの第７製造工程の断面図。
【図１４】この発明の一実施形態に係るフラッシュメモリの第８製造工程の断面図。
【図１５】この発明の一実施形態に係るフラッシュメモリの第９製造工程の断面図。
【図１６】この発明の一実施形態に係るフラッシュメモリの第１０製造工程の断面図。
【図１７】この発明の一実施形態に係るフラッシュメモリの第１１製造工程の断面図。
【図１８】この発明の一実施形態に係るフラッシュメモリの第１２製造工程の断面図。
【図１９】素子分離領域の製造工程を示す断面図。
【図２０】この発明の一実施形態に係る素子分離領域の製造工程を示す断面図。
【図２１】この発明の一実施形態の変形例に係る周辺トランジスタの断面図。
【図２２】この発明の一実施形態の変形例に係る周辺トランジスタの断面図。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１３】
この発明の一実施形態に係る半導体記憶装置及びその製造方法について、ＮＡＮＤ型フラッシュメモリを例に挙げて、以下説明する。
【００１４】
＜ＮＡＮＤ型フラッシュメモリの全体構成について＞  
まず、ＮＡＮＤ型フラッシュメモリの全体の構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ領域２及び周辺回路領域３を備えている。
【００１５】
メモリセルアレイ領域２には、（ｎ＋１）個（（ｎ＋１）は１以上の自然数）のメモリセルユニット４が設けられている。メモリセルユニット４の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１６】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、所定方向（図１中、左右方向）に延出するワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれ所定方向に延出するセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。選択トランジスタＳＴ２のソースは所定方向に延出するソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット４を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１７】
図１では図示を省略しているが、メモリセルユニット４は、ワード線ＷＬに直交する直交方向にも複数配置される。そして、同一列にあるメモリセルユニット４における選択トランジスタＳＴ１のドレインは、直交方向に延出する同一のビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通に接続されている。ビット線ＢＬ０〜ＢＬｎについても、単にビット線ＢＬと呼ぶことがある。
【００１８】
そして、同一行にあるｎ個のメモリセルユニット４の集合が、メモリブロックとなる。メモリブロックは、データの消去単位となり、同一のメモリブロックに含まれるメモリセルトランジスタＭＴのデータは、一括して消去される。
【００１９】
すなわちビット線ＢＬは、複数のメモリブロック間で、メモリセルユニット９を共通接続する。他方、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳは、同一のメモリブロック内において、メモリセルユニット４を共通接続する。また、メモリセルユニット４は、同一のソース線ＳＬに共通接続されている。
【００２０】
次に、周辺回路領域３の構成について説明する。周辺回路領域３には、メモリセルトランジスタＭＴへのデータの書き込み、データの読み出し、及びデータの消去のための動作を制御する周辺回路が設けられている。すなわち周辺回路領域３には、図示せぬロウデコーダ、センスアンプ、電圧発生回路、及び制御回路等が設けられている。
【００２１】
センスアンプは、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを、センスして増幅する。この際センスアンプは、例えばビット線ＢＬに流れる電流をセンスすることにより、全ビット線ＢＬにつき一括してデータを判別する。勿論、電圧をセンスする場合であっても良い。またデータの書き込み時には、ビット線ＢＬに書き込みデータを転送する。
【００２２】
ロウデコーダは、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスＲＡに基づいて、いずれかのメモリブロックを選択し、選択したメモリブロックに接続されるセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。例えばデータの書き込み時には、セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを与えることで、選択トランジスタＳＴ１、ＳＴ２をそれぞれオン、オフさせる。また、データを書き込むべきメモリセルトランジスタＭＴが接続された選択ワード線ＷＬに対して、電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、ＦＮトンネリングにより電荷蓄積層に電子を注入するための、正の高電圧である。他方、非選択ワード線に対しては、電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオンさせることが可能な電圧であり、ＶＰＡＳＳ＜ＶＰＧＭである。これにより、センスアンプによってビット線に与えられた書き込みデータが、選択メモリセルトランジスタＭＴに転送される。
【００２３】
またデータの読み出し時には、セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ“Ｈ”レベルを与えることで、選択トランジスタＳＴ１、ＳＴ２を共にオンさせる。また、データを読み出すべきメモリセルトランジスタＭＴが接続された選択ワード線ＷＬに対して、電圧ＶＣＧＲを印加する。電圧ＶＣＧＲは、読み出し対象となるデータに応じた電圧である。他方、非選択ワード線に対しては、電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオンさせることが可能な電圧である。これにより、選択メモリセルトランジスタＭＴがオンすれば、ビット線ＢＬからソース線ＳＬに電流が流れ、オフすれば電流は流れない。
【００２４】
制御回路は、外部からコマンド及びアドレスを受け取る。そして受け取ったコマンド及びアドレスに基づいて、上記回路ブロックの動作を制御する。すなわち制御回路はシーケンサを含み、データの書き込み動作、消去動作、及び読み出し動作における一連の処理（シーケンス）を制御する。また制御回路は、電圧発生回路に対して、必要な種々の電圧を発生するよう命令する。
【００２５】
電圧発生回路は、複数のチャージポンプ回路を備え、制御回路の命令に従って、データの書き込み、読み出し、及び消去動作に必要な電圧を、発生する。
【００２６】
上記構成の周辺回路は、複数のＭＯＳトランジスタによって形成される。これらのＭＯＳトランジスタには、低耐圧型のｎチャネルＭＯＳトランジスタ５及びｐチャネルＭＯＳトランジスタ６、並びにＭＯＳトランジスタ５、６よりも高耐圧型のｎチャネルＭＯＳトランジスタ７及びｐチャネルＭＯＳトランジスタ８が含まれる。ＭＯＳトランジスタ５のゲート絶縁膜の膜厚は、ＭＯＳトランジスタ７のゲート絶縁膜よりも小さく、またＭＯＳトランジスタ６のゲート絶縁膜の膜厚は、ＭＯＳトランジスタ８のゲート絶縁膜よりも小さい。ＭＯＳトランジスタ５〜８を区別しない場合には、これらを周辺トランジスタと呼ぶ。
【００２７】
＜メモリセルアレイ領域２の断面構成について＞  
次に、上記メモリセルアレイ領域２におけるメモリセルトランジスタＭＴおよび選択トランジスタＳＴ１、ＳＴ２の断面構成について、図２及び図３を用いて説明する。図２及び図３はそれぞれ、メモリセルアレイ領域２のビット線方向（第１方向）及びワード線方向（第２方向）に沿った断面図である。
【００２８】
図示するようにｐ型半導体基板（シリコン基板）１０の表面領域内にｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にｐ型ウェル領域１２が形成されている。またｐ型ウェル領域１２内には、第１方向に沿ったストライプ形状の素子分離領域ＳＴＩ１が、互いに平行に複数設けられている。そして、隣接する素子分離領域ＳＴＩ１間の領域が、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成される素子領域ＡＡ１となる。すなわち、互いに平行に設けられた複数の素子領域ＡＡ１は、素子分離領域ＳＴＩ１によって互いに電気的に分離されている。素子分離領域ＳＴＩ１は、トレンチ３０と、シリコン酸化膜３１、３２とを備えている。トレンチ３０は、半導体基板１０の表面に形成され、シリコン酸化膜３２は、このトレンチ３０内部を埋め込み、その上部が半導体基板１０から突出している。またシリコン酸化膜３１は、トレンチ３０の底面及び側面、並びにシリコン酸化膜３２において半導体基板１０から突出した部分の側面に形成されている。
【００２９】
ｐ型ウェル領域１２上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層（導電層）１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、及びゲート間絶縁膜１５上に形成された多結晶シリコン層（導電層）１６を有している。ゲート間絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜１３はトンネル絶縁膜として機能するものである。
【００３０】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は浮遊ゲート（ＦＧ）として機能し、個々のメモリセルトランジスタＭＴ毎に分離されている。他方、多結晶シリコン層１６は、第１方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。
【００３１】
選択トランジスタＳＴ１、ＳＴ２においては、ゲート間絶縁膜１５の一部が除去されることにより、多結晶シリコン層１４、１６が、ワード線方向で隣接するもの同士で共通接続されている。そして多結晶シリコン層１４、１６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１６の電位は、一定の電位、またはフローティングの状態とされる。
【００３２】
多結晶シリコン層１４は、ゲート幅方向、すなわち第２方向において素子分離領域ＳＴＩ１と接している。より具体的には、多結晶シリコン層１４は、半導体基板１０の表面から突出したシリコン酸化膜３２の側面と、シリコン酸化膜３１を介在して接している。
【００３３】
ゲート電極間に位置する半導体基板１０表面内には、ｎ＋型不純物拡散層１７が形成されている。不純物拡散層１７は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００３４】
半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１８が形成されている。層間絶縁膜１８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１８上に、コンタクトプラグＣＰ１に接続される金属配線層２０が形成されている。更に層間絶縁膜１８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１８上には、コンタクトプラグＣＰ２に接続される金属配線層１９が形成されている。金属配線層１９はソース線ＳＬとして機能する。
【００３５】
層間絶縁膜１８上には、金属配線層１９、２０を被覆するようにして、層間絶縁膜２１が形成されている。そして層間絶縁膜２１中に、金属配線層２０に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜２１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２２が形成されている。金属配線層２２はビット線ＢＬとして機能する。  
なお、メモリセルアレイ領域２に含まれる複数のメモリセルユニット４は、同一のウェル領域１２上に形成されている。
【００３６】
＜周辺トランジスタの断面構成について＞  
次に、周辺回路領域３に設けられる周辺トランジスタ５〜８の構成について、図４及び図５を用いて説明する。図４及び図５は、周辺トランジスタ５のゲート長方向及びゲート幅方向に沿った断面図である。以下では、ゲート長方向（ソース、チャネル、及びドレインが並ぶ方向）を第１方向と呼び、ゲート幅方向（ゲート長方向に直交する方向）を第２方向と呼ぶが、この方向は、メモリセルアレイ領域２における第１、第２方向と必ずしも一致する必要はない。また図５では、第２方向に沿って２つの周辺トランジスタ５が設けられている例について示しているが、必ずしも２つの周辺トランジスタ５が並んでいる必要は無く、１つしか設けられない場合や、３つ以上の周辺トランジスタ５が配列されている場合であっても良い。
【００３７】
図示するように、半導体基板１０の表面領域内に、周囲を素子分離領域ＳＴＩ２によって取り囲まれた素子領域ＡＡ２が設けられている。素子分離領域ＳＴＩ２は、素子分離領域ＳＴＩ１と同様に、その上面が半導体基板１０の表面から突出した形状を有している。より具体的には、素子分離領域ＳＴＩ２は、トレンチ３３と、シリコン酸化膜３１、３２、３４とを備えている。トレンチ３３は、半導体基板１０の表面に形成され、シリコン酸化膜３２は、このトレンチ３０内部を埋め込み、その上部が半導体基板１０から突出している。またシリコン酸化膜３１は、トレンチ３３の底面及び側面に形成され、シリコン酸化膜３４は、トレンチ３３の側面、及びシリコン酸化膜３２において半導体基板１０から突出した部分の側面に形成されている。素子分離領域ＳＴＩ２の詳細については、素子分離領域ＳＴＩ１と共に後述する。
【００３８】
半導体基板１０上にはゲート絶縁膜３５が形成され、ゲート絶縁膜３５上に、周辺トランジスタ５のゲート電極となる多結晶シリコン層（導電層）３６が形成されている。多結晶シリコン層３６は、ゲート幅方向、すなわち第２方向において、素子分離領域ＳＴＩ２と接している。より具体的には、多結晶シリコン層３６は、半導体基板１０の表面から突出したシリコン酸化膜３２の側面と、シリコン酸化膜３４を介在して接している。
【００３９】
また半導体基板１０表面内には、周辺トランジスタ５のソース及びドレインとして機能するｎ＋型不純物拡散層３７が形成されている。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極３６、不純物拡散層３７、及びチャネル領域によって、周辺トランジスタ５が形成されている。
【００４０】
半導体基板１０上には、上記周辺トランジスタ５を被覆するようにして、層間絶縁膜１８、２１が、順次が形成されている。そして層間絶縁膜１８中には、周辺トランジスタ５のソース及びドレインに達するコンタクトプラグＣＰ４が形成されている。そして層間絶縁膜１８上に、コンタクトプラグＣＰ４に接続される金属配線層３６が形成されている。
【００４１】
なお、図５では周辺トランジスタ５の例について説明したが、周辺トランジスタ６〜８もほぼ同様であり、ｐチャネル型であれば（周辺トランジスタ６、８）、半導体基板１０の表面にｎ型ウェル領域が形成され、その上に周辺トランジスタ６、８が形成される。この場合、当然ながらソース及びドレインはｐ型不純物拡散層により形成される。また、必要な耐圧に応じて、ゲート絶縁膜３５の膜厚が設計される。
【００４２】
＜素子分離領域ＳＴＩ１、ＳＴＩ２の詳細について＞  
次に、上記メモリセルアレイ領域２の素子分離領域ＳＴＩ１および周辺回路領域３のＳＴＩ２の構成の詳細について、図６を用いて説明する。図６は、メモリセルアレイ領域２及び周辺回路領域３の断面図であり、特に図３及び図５の拡大図である。
【００４３】
図示するように、メモリセルアレイ領域２内の素子分離領域ＳＴＩ１は、半導体基板１０表面からの深さが、深さｄ１とされる。これに対して周辺回路領域３内の素子分離領域ＳＴＩ２は、半導体基板１０の表面からの深さが、深さｄ１よりも大きい深さｄ２（＝ｄ１＋ｄ３）とされる。
【００４４】
素子分離領域ＳＴＩ２は、半導体基板１０表面から深さｄ４の位置で、その側面に段差ＳＰ１を有している。そして段差ＳＰ１よりもトレンチ３３底面側の領域（この領域の高さをｄ５（＝ｄ２−ｄ４）とする）の素子分離領域ＳＴＩ２の幅は、段差ＳＰ１よりも半導体基板１０表面側の領域に比して、狭くされる。
【００４５】
更に、素子分離領域ＳＴＩ２において、シリコン酸化膜３１は、素子分離領域ＳＴＩ２の底面、及び底面から高さｄ５までの側面上に形成される。またシリコン酸化膜３４は、半導体基板１０表面から深さｄ４の位置から、素子分離領域ＳＴＩ２の上端の位置までの側面上に形成される。つまり素子分離領域ＳＴＩ２の側面において、段差ＳＰ１が設けられている部分から深い部分にはシリコン酸化膜３１が形成され、浅い部分にはシリコン酸化膜３４が形成されている。そしてシリコン酸化膜３４は、周辺トランジスタ５〜８のゲート絶縁膜３５及びゲート電極３６において、素子分離領域ＳＴＩ２に接する領域の側面上にも設けられる。つまりゲート絶縁膜３５及びゲート電極３６は、シリコン酸化膜３４を介在して、素子分離領域ＳＴＩ２のシリコン酸化膜３２と接する。
【００４６】
また、シリコン酸化膜３１の膜厚は、素子分離領域ＳＴＩ１、ＳＴＩ２で等しく、膜厚ｔ１である。シリコン酸化膜３４の膜厚は、シリコン酸化膜３１の膜厚ｔ１よりも大きいｔ２とされる。
【００４７】
更に換言すれば、素子分離領域ＳＴＩ２は、半導体基板１０の表面から所定の深さｄ４までのトレンチ上部と、深さｄ４から底部までのトレンチ下部とを有するトレンチ３３内に形成される。そして、ゲート絶縁膜１３、３５はそれぞれ、端部がトレンチ３０、３３の上端部に一致するよう形成される。そしてシリコン酸化膜３４は、トレンチ３３のトレンチ上部の側面全体に形成されると共に、ゲート絶縁膜３５の端部を覆うように形成される。他方、シリコン酸化膜３１は、トレンチ３０の側面全体およびトレンチ３３のトレンチ下部の側面全体に形成され、シリコン酸化膜３４の膜厚より小さい膜厚を有する。シリコン酸化膜３２は、シリコン酸化膜３１を介してトレンチ３０内に埋め込まれ、シリコン酸化膜３１、３４を介してトレンチ３３内に埋め込まれる。そして、トレンチ３３のトレンチ上部の下端の幅寸法は、段差ＳＰ１の存在により、トレンチ下部の上端の幅寸法より大きい。
【００４８】
＜フラッシュメモリの製造方法について＞  
次に、上記構成のフラッシュメモリの製造方法について、図７乃至図１８を用いて説明する。図７乃至図１８は、本実施形態に係るフラッシュメモリの製造工程を順次示す断面図であり、図２乃至図５で説明した第２方向に沿った断面を示している。また、以下では周辺回路領域３において周辺トランジスタ５を形成する場合を例に説明するが、周辺トランジスタ６〜８を形成する場合も同様である。
【００４９】
まず、図７に示すように、半導体基板１０のメモリセルアレイ領域２の半導体基板１０の表面内に不純物を注入することにより、ｎ型ウェル領域１１を形成する。引き続き、ｎ型ウェル領域１１の表面領域内に、ｐ型ウェル領域１２を形成する。
【００５０】
その後、ｐ型ウェル領域１２上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えばシリコン酸化膜、またはシリコンオキシナイトライド膜を用いて形成される。更に、半導体基板１０の周辺回路領域３上に、周辺トランジスタ５のゲート絶縁膜３５を形成する。ゲート絶縁膜３５はシリコン酸化膜を用いて形成される。ゲート絶縁膜３５の膜厚は、ゲート絶縁膜１３と同じであってもよいし、異なっていてもよく、例えばその耐圧に応じて決定される。従って、周辺トランジスタ７を形成する際には、そのゲート絶縁膜は、周辺トランジスタ５のゲート絶縁膜３５よりも大きくされる。周辺トランジスタ６、８も同様である。引き続き、ゲート絶縁膜１３上に多結晶シリコン層１４を形成し、ゲート絶縁膜３５上に多結晶シリコン層３６を形成する。ゲート絶縁膜１３、３５は、同時に形成されても良い。すなわち、メモリセルアレイ領域２だけでなく周辺回路領域３上にもゲート絶縁膜１３を形成し、これをゲート絶縁膜３５としても良い。また多結晶シリコン層１４、３６が、同時に形成されても良い。すなわち、メモリセルアレイ領域２だけでなく周辺回路領域３上にも多結晶シリコン層１４が形成され、これが多結晶シリコン層３６とされても良い。
【００５１】
次に、多結晶シリコン層１４、３６上に、シリコン窒化膜４０及びシリコン酸化膜４１を、順次形成する。その後、シリコン酸化膜４１上に、フォトレジスト４２を塗布する。そして、通常の光触刻法により、フォトレジスト４２を、所望のパターンにパターニングする。このパターンは、素子分離領域ＳＴＩ１、ＳＴＩ２形成用のパターンであり、素子分離領域ＳＴＩ１、ＳＴＩ２を形成する領域におけるフォトレジスト４２が除去される。引き続き、フォトレジスト４２をマスクに用いたＲＩＥ等により、シリコン酸化膜４１をエッチングする。その結果、図７の構造が得られる。
【００５２】
次に、図８に示すように、アッシング等によりフォトレジスト４２を除去する。その後、シリコン酸化膜４１をマスクに用いたＲＩＥ法等により、シリコン窒化膜４０をエッチングする。その結果、図８の構造が得られる。
【００５３】
次に、図９に示すように、全面にフォトレジスト４３を塗布した後、光触刻法により、周辺回路領域３上のフォトレジスト４３を除去する。その後、メモリセルアレイ領域２をフォトレジスト４３で保護した状態で、シリコン酸化膜４１をマスクに用いたＲＩＥ法により、多結晶シリコン層３６、ゲート絶縁膜３５、及び半導体基板１０をエッチングする。これにより、周辺回路領域３に、底面が半導体基板１０中に達するトレンチ４４が形成される。
【００５４】
次に、図１０に示すように、アッシング等によりフォトレジスト４３を除去した後、メモリセルアレイ領域２および周辺回路領域３全面にシリコン酸化膜３４を、例えばＣＶＤ法等により堆積する。すなわち、メモリセルアレイ領域２においては、多結晶シリコン層１４上、シリコン窒化膜４０側面上、並びにシリコン酸化膜４１上面及び側面上に、シリコン酸化膜３４が形成される。また周辺回路領域３においては、ゲート絶縁膜３５側面上、多結晶シリコン層３６側面上、シリコン窒化膜４０側面上、シリコン酸化膜４１上面及び側面上、並びにトレンチ４４内に露出された半導体基板１０上に、シリコン酸化膜３４が形成される。この結果、図１０に示すように、ゲート絶縁膜３５の側面がシリコン酸化膜３４により被覆される。
【００５５】
次に、図１１に示すように、メモリセルアレイ領域２及び周辺回路領域３を、ＲＩＥ法を用いて同時にエッチングすることにより、素子分離領域ＳＴＩ１、ＳＴＩ２用のトレンチ３０、３３を形成する。すなわち、まずＲＩＥ法により、シリコン酸化膜４１の上面、多結晶シリコン層１４の上面、及びトレンチ４４の底面、に位置するシリコン酸化膜３４を除去する。これにより、シリコン酸化膜４１の上面、多結晶シリコン層１４の上面、及びトレンチ４４底面の半導体基板１０が露出される。他方、シリコン酸化膜４１及びシリコン窒化膜４１の側面、並びにトレンチ４４の側面には、シリコン酸化膜３４が残存する。
【００５６】
次に、シリコン酸化膜３４、４１をマスクに用いたＲＩＥ法によるエッチングを行う。その結果、図１１に示すように、メモリセルアレイ領域２においては、多結晶シリコン層１４、ゲート絶縁膜１３、及び半導体基板１０がエッチングされ、底面が半導体基板１０中に達するトレンチ３０が形成される。また周辺回路領域３形成領域では、トレンチ４４の底面が更にエッチングされ、トレンチ３０よりも深いトレンチ３３が形成される。この際、シリコン酸化膜３４は殆どエッチングされない。従って、本工程で更にエッチングされる領域の幅は、トレンチ４４の幅（図９の工程でエッチングされた領域の幅）よりも、シリコン酸化膜３４の膜厚分に相当する分だけ小さくなる。また本工程により、周辺回路領域３のトレンチは、周辺トランジスタ５の耐圧を確保できる十分な深さとされる。周辺トランジスタ６〜８の周囲に設けられる素子分離領域ＳＴＩ２の場合には、それぞれ周辺トランジスタ６〜８の耐圧を確保出来る深さとされる。
【００５７】
次に、図１２に示すように、例えば熱酸化等により、トレンチ３０、３３内に露出されたシリコンを酸化する。その結果、トレンチ３０の側面及び底面に露出された半導体基板（ウェル領域１２）表面、及び多結晶シリコン層１３の側面、並びにトレンチ３３の側面及び底面に露出された半導体基板表面に、シリコン酸化膜３１が形成される。シリコン酸化膜３１は、シリコン酸化膜３４よりも小さい膜厚とされる。
【００５８】
次に、ＨＤＰ（High Density Plasma）法等によるシリコン酸化膜３２の堆積と、堆積したシリコン酸化膜３２のエッチングとを繰り返すことにより、トレンチ３０、３３内をシリコン酸化膜３２によって埋め込む。本工程について、図１３乃至図１５を用いて説明する。
【００５９】
まず図１３に示すように、ＨＤＰ法を用いて全面にシリコン酸化膜３２を形成する。この際、シリコン酸化膜３２の膜厚が大きいと、メモリセルアレイ領域２のトレンチ３０内を完全には埋め込めず、シリコン酸化膜３２内に空洞を生じさせることがある。従って、メモリセルアレイ領域２および周辺回路領域３に空洞が生じない程度に薄い膜厚でシリコン酸化膜３２を形成する。シリコン酸化膜３２の膜厚３２が十分に小さい場合であっても、メモリセルアレイ領域２のトレンチ３０の幅が非常に小さい場合には、トレンチ３０の深い部分では膜厚が小さくなり、開口部では膜厚が大きくなりオーバーハング部が形成される。その結果、トレンチ３０開口部の幅が狭くなる（図１３において、Ｗ１＜Ｗ２）。
【００６０】
そこで、次に図１４に示すように、ＲＩＥ法によりシリコン酸化膜３２の一部を除去する。これにより、図示するようにメモリセルアレイ領域２のトレンチ３０の開口部の幅を拡げる（Ｗ３＞Ｗ１）。以上の図１３及び図１４の工程を、複数回、繰り返すことで、トレンチ３０、３３の内部をシリコン酸化膜３２で徐々に埋め込む。その結果、図１５に示すように、空洞が生じることなく、シリコン酸化膜３２によってトレンチ３０、３３内部が埋め込まれた構成が得られる。
【００６１】
次に、図１６に示すように、シリコン窒化膜４０をストッパーに用いたＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜３２、３４、４１を除去する。これにより、シリコン酸化膜３２の上面は平坦化される。
【００６２】
次に、図１７に示すように、リン酸処理などにより、シリコン窒化膜４０を除去する。
【００６３】
次に、図１８に示すように、例えばＲＩＥ法等により、シリコン酸化膜３１、３２、３４をエッチングする。これにより、メモリセルアレイ領域２では、シリコン酸化膜３４が除去され、シリコン酸化膜３１、３２の上面が、少なくとも半導体基板１０表面よりは高く、且つ多結晶シリコン層１４の上面よりも低くされる。また周辺回路領域３では、シリコン酸化膜３２、３４の上面が、少なくとも半導体基板１０表面よりは高く、且つ多結晶シリコン層３５の上面よりも低くされる。その結果、図示するような素子分離領域ＳＴＩ１、ＳＴＩ２が形成される。
【００６４】
その後は、メモリセルアレイ領域２上にゲート間絶縁膜１５及び多結晶シリコン層１６を順次形成する。そして、ＲＩＥ法等により、多結晶シリコン層１４、１６及びゲート間絶縁膜１５を、第２方向に沿ったストライプ形状にパターニングする。その結果、図２及び図３に示した積層ゲートが完成する。引き続き、周辺回路領域３においても、多結晶シリコン層３６をパターニングして、図４及び図５に示したゲート電極を形成する。本工程は、可能であればメモリセルアレイ領域２及び周辺回路領域３で同時に行っても良い。引き続き、積層ゲート及びゲート電極３６をマスクにして不純物を注入することにより、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及び周辺トランジスタ５のソース及びドレイン（不純物拡散層１７、３７）を形成する。その後は、層間絶縁膜１８、２１、コンタクトプラグＣＰ１〜ＣＰ４、及び金属配線層１９、２０、２２、３８等を必要に応じて形成し、図２乃至図５に示すフラッシュメモリ１が完成する。
【００６５】
＜効果＞  
上記のように、この発明の実施形態に係る半導体記憶装置及びその製造方法であると、周辺トランジスタのゲート絶縁膜３５の側面に、シリコン酸化膜３４を形成している。これにより、製造プロセス中に周辺回路領域３のゲート絶縁膜３５がダメージを受けることを防止出来る。図１９は、従来のＮＡＮＤ型フラッシュメモリに図１４の工程を行った際の断面図である。図１９では本実施形態と同じ部材については同じ参照符号を付している。
【００６６】
図示するように従来構成であると、周辺回路領域３のゲート絶縁膜３５はトレンチ３３に露出している。すると、メモリセルアレイ領域２の素子分離領域ＳＴＩ１の幅の幅が小さくなり、１回の堆積工程で堆積されるシリコン酸化膜３２の膜厚が小さくなりすぎると、引き続き行われるＲＩＥ工程で、ゲート絶縁膜３５側面のシリコン酸化膜３２が全て除去されることがある。すると、ゲート絶縁膜３５の側面がトレンチ３３の露出し、ゲート絶縁膜３５がＲＩＥに曝される（図中の領域Ａ１）。その結果、ゲート絶縁膜３５がダメージを受け、周辺トランジスタの動作信頼性が悪化する。これを防止するためには、最初の堆積工程で堆積されるシリコン酸化膜３２の膜厚は、一定程度に大きくする必要があり、この膜厚によって、素子分離領域ＳＴＩ１の幅の最小値が制限される。つまり、素子分離領域ＳＴＩ１の幅を小さくしようとすれば周辺トランジスタがダメージを受け、周辺トランジスタのダメージを抑制しようとすれば、素子分離領域ＳＴＩ１の幅を大きくしなければならない、という問題があった。
【００６７】
しかし、本実施形態に係る構成であると、周辺回路領域３のゲート絶縁膜３５の側面を、シリコン酸化膜３４によって保護している。従って、図１４に示すＲＩＥ工程においても、ゲート絶縁膜３５はＲＩＥに曝されることが無い。この様子を図２０に示す。図２０は、図１４の工程において、シリコン酸化膜３２の膜厚が非常に小さい場合について示している。図示するように、ＲＩＥ工程により、トレンチ３３上部ではシリコン酸化膜３２の全てが除去されている。しかし、このような場合であっても、ゲート絶縁膜３５の側面はシリコン酸化膜３４に被覆されているため、トレンチ３３に露出されることはない（図中の領域Ａ１）。よって、シリコン酸化膜３２の最初の堆積工程における膜厚を十分に小さくしたとしても、周辺トランジスタのゲート絶縁膜３５にダメージを与えることを防止出来る。よって、メモリセルアレイ領域２の素子分離領域ＳＴＩ１の幅を小さく出来る。すなわち、メモリセルアレイ領域２の素子分離領域ＳＴＩ１の幅の縮小化と、周辺トランジスタの信頼性維持とを両立出来る。
【００６８】
＜本実施形態の変形例＞  
なお、周辺トランジスタ５〜８ゲート電極は、選択トランジスタＳＴ１、ＳＴ２と同様に、積層ゲート構造を有していても良い。このような構成を有する周辺トランジスタ５を図２１及び図２２に示す。図２１及び図２２は、本実施形態の変形例に係る周辺トランジスタ５の第１方向及び第２方向に沿った断面図である。
【００６９】
図示するように、周辺トランジスタ５のゲート電極は、ゲート絶縁膜３５上に形成された多結晶シリコン層１４と、多結晶シリコン層１４上にゲート間絶縁膜１５を介在して形成された多結晶シリコン層１６とを備えている。そして、ゲート間絶縁膜１５の一部が除去されることにより、多結晶シリコン層１４、１６は互いに接している。多結晶シリコン層１４、１６及びゲート間絶縁膜１５は、メモリセルアレイ領域２における多結晶シリコン層１４、１６及びゲート間絶縁膜１５と同時に形成される。
【００７０】
また、周辺トランジスタ６〜８のゲート絶縁膜３５は、その特性によっては、メモリセルトランジスタＭＴのゲート絶縁膜１３と同時に形成されても良い。更に、上記実施形態では半導体基板１０としてｐ型シリコン基板を用いる例について説明した。しかし、ｐ型シリコン基板の代わりにｎ型シリコン基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、多結晶シリコン層１６、３６は、導電膜であれば良い。更に、多結晶シリコン層１６、３６上に金属層が設けられる場合であっても良い。金属層は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ、Ａ１、Ｃｕ、ＴｉＮ、Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。また、多結晶シリコン層１６、３６の代わりに、アモルファスシリコン、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
【００７１】
更に、上記実施形態ではメモリセルトランジスタＭＴの電荷蓄積層が導電膜で形成される場合について説明したが、絶縁膜で形成されても良い。すなわち、いわゆるＭＯＮＯＳ構造を有していても良い。この場合の製造工程は、図７に示す工程おいて多結晶シリコン層１４の代わりに絶縁膜を形成すれば良い。またこの場合、ゲート間絶縁膜１５は、電荷蓄積層よりも誘電率の高い絶縁膜により形成される。
【００７２】
また上記実施形態では、シリコン酸化膜３４がゲート電極３６側面から半導体基板１０のトレンチ側面にわたって形成される場合を例に説明した。しかし、シリコン酸化膜３４はゲート絶縁膜３５の側面にさえあれば足り、必ずしもゲート電極３６の側面や半導体基板１０の側面に設けられる必要は無い。また、上記実施形態ではＮＡＮＤ型フラッシュメモリの場合を例に説明したが、ＮＯＲ型フラッシュメモリなど、その他のＥＥＰＲＯＭ全般に適用可能である。更に、素子分離領域を形成する際に同様の問題が生ずる半導体装置全般に適用可能である。
【００７３】
また、シリコン酸化膜３２のエッチングはＲＩＥに限らず、ＣＤＥ法などを用いても良い。
【００７４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７５】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ領域、３…周辺回路領域、４…メモリセルユニット、５〜８…周辺トランジスタ、１０…半導体基板、１１、１２…ウェル領域、１３、３５…ゲート絶縁膜、１４、１６、３６…多結晶シリコン層、１５…ゲート間絶縁膜、１７、３７…不純物拡散層、１８、２１、３１、３２、３４、４０、４１…絶縁膜、１９、２１、３８…金属配線層、３０、３３、４４…トレンチ、４２、４３…フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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