(57)【要約】【課題】積層メモリ素子を提供する。【解決手段】メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも１層が複数のメモリ層のうち、他の１層の上に積層される複数のメモリ層と、メモリセルのうち、少なくとも１つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理するための第１能動回路部と、第１能動回路部によって処理された信号に基づいて、メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成するための少なくとも１つの第２能動回路部とを具備する積層メモリ素子である。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも１層が前記複数のメモリ層のうち、他の１層の上に積層される前記複数のメモリ層と、
メモリセルのうち、少なくとも１つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理するための第１能動回路部と、
前記第１能動回路部によって処理された信号に基づいて、前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成するための少なくとも１つの第２能動回路部とを具備することを特徴とする積層メモリ素子。
【請求項２】
前記第１能動回路部は、
前記垂直アドレス情報をデコーディングするためのレベルデコーダと、
前記水平アドレス情報をデコーディングするためのプリデコーダとを具備することを特徴とする請求項１に記載の積層メモリ素子。
【請求項３】
前記プリデコーダは、
第１プリデコーダと、
第２プリデコーダとを具備することを特徴とする請求項２に記載の積層メモリ素子。
【請求項４】
前記少なくとも１つの第２能動回路部は、前記複数のメモリ層を複数のグループに分割して管理するために、前記複数のメモリ層の前記グループの間に介在される複数の第２能動回路部を具備することを特徴とする請求項１に記載の積層メモリ素子。
【請求項５】
前記第１能動回路部は、
レベル選択信号を生成するためのレベルデコーダと、
ロウ／カラム選択信号を生成するためのプリデコーダとを具備することを特徴とする請求項４に記載の積層メモリ素子。
【請求項６】
前記レベル選択信号は、前記垂直アドレス情報をデコーディングして生成され、前記ロウ／カラム選択信号は、前記水平アドレス情報をデコーディングして生成されることを特徴とする請求項５に記載の積層メモリ素子。
【請求項７】
前記レベル選択信号は、
前記複数の第２能動回路部のうち、少なくとも一つに対して選択的アクセスのためのデコーダ選択信号と、
前記複数のメインデコーダのうち、少なくとも一つによって管理される前記メモリ層のうち、少なくとも１層に選択的アクセスのための層選択信号とを具備することを特徴とする請求項５に記載の積層メモリ素子。
【請求項８】
前記少なくとも１つの第２能動回路部は、前記複数のメモリ層と同じレベルに設けられた複数のメインデコーダを具備することを特徴とする請求項１に記載の積層メモリ素子。
【請求項９】
前記少なくとも１つの第２能動回路部は、前記第１能動回路部から処理された信号をデコーディングするためのメインデコーダを具備することを特徴とする請求項１に記載の積層メモリ素子。
【請求項１０】
前記メインデコーダは、ロウデコーダ及びカラムデコーダを具備することを特徴とする請求項９に記載の積層メモリ素子。
【請求項１１】
前記少なくとも１つの第２能動回路部は、前記メモリセルアレイから読み取った情報を増幅するための感知増幅器をさらに具備することを特徴とする請求項９に記載の積層メモリ素子。
【請求項１２】
前記少なくとも１つの第２能動回路部は、前記第１能動回路部から生成されるとともに、前記メインデコーダから受信された信号をバッファリングするためのドライバをさらに具備することを特徴とする請求項９に記載の積層メモリ素子。
【請求項１３】
前記メインデコーダは、同一タイプの複数のトランジスタから構成されたことを特徴とする請求項９に記載の積層メモリ素子。
【請求項１４】
前記第１能動回路部で処理された前記垂直アドレス情報は、前記複数のトランジスタのゲートに入力され、前記第１能動回路部で処理された前記水平アドレス情報は、前記複数のトランジスタのドレインに入力されることを特徴とする請求項１３に記載の積層メモリ素子。
【請求項１５】
前記第１能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備するとともに、
前記入出力回路は、前記複数のメモリ層によって共有されることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１６】
前記第１能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備するとともに、
前記入出力回路は、前記少なくとも１つの第２能動回路部によって共有されることを特徴とする請求項１に記載の積層メモリ素子。
【請求項１７】
前記メモリセルは、抵抗変化型ＲＡＭ（ＲＲＡＭ）素子を具備することを特徴とする請求項１に記載の積層メモリ素子。
【請求項１８】
メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも１層が前記複数のメモリ層のうち、他の１層の上に積層される前記複数のメモリ層と、
レベルデコーダ及びプリデコーダを備えるとともに、前記レベルデコーダは、メモリセルのうち、少なくとも１つの垂直アドレス情報をデコーディングしてレベル選択信号を生成し、かつ、前記プリデコーダは、前記メモリセルのうち、少なくとも１つの水平アドレス情報をデコーディングしてロウ／カラム選択信号を生成する第１能動回路部と、
前記複数のメモリ層を複数のグループに分類及び管理するために第１能動回路部上に積層された複数の第２能動回路部とを具備してなり、
前記第２能動回路部は、それぞれ前記レベル選択信号及び前記ロウ／カラム選択信号をデコーディングしてメモリ選択信号を生成するメインデコーダを具備することを特徴とする積層メモリ素子。
【請求項１９】
前記少なくとも１つの第２能動回路部は、それぞれ各グループのメモリ層間に介在されたことを特徴とする請求項１８に記載の積層メモリ素子。
【請求項２０】
メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも１層が前記複数のメモリ層のうち、他の１層の上に積層される前記複数のメモリ層を提供する段階と、
第１能動回路部でメモリセルのうち、少なくとも１つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理する段階と、
前記分類して処理する段階によって処理された信号に基づいて、第２能動回路部から前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成する段階とを具備する積層メモリ素子のアクセス方法。
【請求項２１】
前記第１能動回路部で、レベル選択信号及びロウ／カラム選択信号を生成する段階をさらに具備するとともに、
前記レベル選択信号は、前記垂直アドレス情報をデコーディングすることによって生成され、前記ロウ／カラム選択信号は、前記水平アドレス情報をデコーディングすることによって生成されることを特徴とする請求項２０に記載の積層メモリ素子のアクセス方法。
【請求項２２】
前記レベル選択信号は、
前記少なくとも１つの第２能動回路に選択的にアクセスするためのデコーダ選択信号、及び前記少なくとも１つの第２能動回路部によって管理される少なくとも１つの前記メモリ層に選択的にアクセスするための層選択信号を具備することを特徴とする請求項２１に記載の積層メモリ素子のアクセス方法。
【請求項２３】
前記第１回路部によって生成され、前記少なくとも１つの第２回路部によって受信される信号をバッファリングする段階を具備することを特徴とする請求項２０に記載の積層メモリ素子のアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、多層構造に積層されたメモリ素子に関する。
【背景技術】
【０００２】
半導体製品は、一般的に、その体積が次第に小さくなりつつも、高容量のデータ処理を必要としている。これによって、このような半導体製品に使われる不揮発性メモリ素子の集積度を高める必要がある。このような点で、メモリ層を三次元に積層させて形成した多層構造のメモリ素子が考慮されている。
【０００３】
しかし、多層構造のメモリ素子の動作を支援するための回路の配置が容易ではなく、集積度増大に限界がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許出願公開第１０−２００８−００９９７７８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、多層構造のメモリ素子の動作を支援するための回路の配置が容易ではなく、集積度増大に限界があるところに対応するものである。
【課題を解決するための手段】
【０００６】
本発明の一構成によれば、積層メモリ素子は、メモリセルアレイをそれぞれ備するとともに、複数のメモリ層のうち、少なくとも１層が前記複数のメモリ層のうち、他の１層の上に積層される前記複数のメモリ層、メモリセルのうち、少なくとも１つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理するための第１能動回路部、及び前記第１能動回路部によって処理された信号に基づいて、前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成するための少なくとも１つの第２能動回路部を具備する。
【０００７】
一構成において、前記第１能動回路部は、前記垂直アドレス情報をデコーディングするためのレベルデコーダ、及び前記水平アドレス情報をデコーディングするためのプリデコーダを具備する。
【０００８】
一構成において、前記プリデコーダは、第１プリデコーダ、及び第２プリデコーダを具備する。
【０００９】
一構成において、前記少なくとも１つの第２能動回路部は、前記複数のメモリ層を複数のグループに分割して管理するために、前記複数のメモリ層の前記グループの間に介在される複数の第２能動回路部を具備する。
【００１０】
一構成において、前記第１能動回路部は、レベル選択信号を生成するためのレベルデコーダ、及びロウ／カラム選択信号を生成するためのプリデコーダを具備する。
【００１１】
一構成において、前記レベル選択信号は、前記垂直アドレス情報をデコーディングして生成され、前記ロウ／カラム選択信号は、前記水平アドレス情報をデコーディングして生成される。
【００１２】
一構成において、前記レベル選択信号は、前記複数の第２能動回路部のうち、少なくとも一つに対して選択的アクセスのためのデコーダ選択信号と、複数のメインデコーダのうち、少なくとも一つによって管理される前記メモリ層のうち、少なくとも１層に選択的アクセスのための層選択信号を具備する。
【００１３】
一構成において、前記少なくとも１つの第２能動回路部は、前記複数のメモリ層と同じレベルに設けられた複数のメインデコーダを具備する。
【００１４】
一構成において、前記少なくとも１つの第２能動回路部は、前記第１能動回路部から処理された信号をデコーディングするためのメインデコーダを具備する。
【００１５】
一構成において、前記メインデコーダは、ロウデコーダ及びカラムデコーダを具備する。
【００１６】
一構成において、前記少なくとも１つの第２能動回路部は、前記メモリセルアレイから読み取った情報を増幅するための感知増幅器をさらに具備する。
【００１７】
一構成において、前記少なくとも１つの第２能動回路部は、前記第１能動回路部から生成されるとともに、前記メインデコーダから受信された信号をバッファリングするためのドライバをさらに具備する。
【００１８】
一構成において、前記メインデコーダは、同一タイプの複数のトランジスタから構成される。
【００１９】
一構成において、前記第１能動回路部で処理された前記垂直アドレス情報は、前記複数のトランジスタのゲートに入力され、前記第１能動回路部で処理された前記水平アドレス情報は、前記複数のトランジスタのドレインに入力される。
【００２０】
一構成において、前記第１能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備し、前記入出力回路は、前記複数のメモリ層によって共有される。
【００２１】
一構成において、前記第１能動回路部は、前記複数のメモリ層のデータ信号を処理するための入出力回路をさらに具備し、前記入出力回路は、前記少なくとも１つの第２能動回路部によって共有される。
【００２２】
一構成において、前記メモリセルは抵抗変化型（resistive）ＲＡＭ（random-access memory）素子を具備する。
【００２３】
本発明の一構成によれば、積層メモリ素子は、メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも１層が前記複数のメモリ層のうち、他の１層の上に積層される前記複数のメモリ層と、レベルデコーダ及びプリデコーダを備えるとともに、前記レベルデコーダは、メモリセルのうち、少なくとも１つの垂直アドレス情報をデコーディングしてレベル選択信号を生成し、かつ、前記プリデコーダは、前記メモリセルのうち、少なくとも１つの水平アドレス情報をデコーディングしてロウ／カラム選択信号を生成する第１能動回路部、及び前記複数のメモリ層を複数のグループに分類及び管理するために、第１能動回路部上に積層された複数の第２能動回路部を具備してなり、前記第２能動回路部は、それぞれ前記レベル選択信号及び前記ロウ／カラム選択信号をデコーディングしてメモリ選択信号を生成するメインデコーダを具備する。
【００２４】
一構成において、前記少なくとも１つの第２能動回路部は、それぞれ各グループのメモリ層間に介在される。
【００２５】
一構成において、積層メモリ素子のアクセス方法は、メモリセルアレイをそれぞれ備えるとともに、複数のメモリ層のうち、少なくとも１層が前記複数のメモリ層のうち、他の１層の上に積層される前記複数のメモリ層を提供する段階と、第１能動回路部でメモリセルのうち、少なくとも１つのメモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分類して処理する段階と、前記分類して処理する段階によって処理された信号に基づいて、第２能動回路部から前記メモリセルのうち、少なくとも一つに対してメモリ選択信号を生成する段階とを具備する。
【００２６】
一構成において、積層メモリ素子のアクセス方法は、前記第１能動回路部でレベル選択信号及びロウ／カラム選択信号を生成する段階をさらに具備するとともに、前記レベル選択信号は、前記垂直アドレス情報をデコーディングすることによって生成され、前記ロウ／カラム選択信号は、前記水平アドレス情報をデコーディングすることによって生成される。
【００２７】
一構成において、積層メモリ素子のアクセス方法は、前記第１回路部によって生成され、前記少なくとも１つの第２回路部によって受信される信号をバッファリングする段階を具備する。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態によるメモリチップを示す平面図である。
【図２】本発明の一実施形態による積層メモリ素子を示す概略図である。
【図３】図２の積層メモリ素子の一部を示す斜視図である。
【図４】本発明の一実施形態による第２能動回路部を示すブロック図である。
【図５】本発明の一実施形態によるレベルデコーダを示す回路図である。
【図６】本発明の一実施形態によるプリデコーダを示す回路図である。
【図７】本発明の一実施形態によるメインデコーダを示す回路図である。
【図８】本発明の他の実施形態によるメインデコーダを示す回路図である。
【図９】本発明のさらに他の実施形態によるメインデコーダを示す回路図である。
【図１０】本発明の一実施形態による積層メモリ素子での信号伝達を示す回路図である。
【図１１】本発明の一実施形態による入出力回路を示す概略図である。
【図１２】本発明の他の実施形態による入出力回路を示す概略図である。
【図１３】本発明の他の実施形態による積層メモリ素子を示す概略図である。
【図１４】本発明の他の実施形態による積層メモリ素子を示す概略図である。
【図１５】本発明の他の実施形態による積層メモリ素子を示す概略図である。
【図１６】本発明の他の実施形態による積層メモリ素子を示す概略図である。
【図１７】本発明の他の実施形態による積層メモリ素子を示す概略図である。
【発明を実施するための形態】
【００２９】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に明らかにするために提供されるだけのものである。図面において、構成要素は、説明の便宜のためにそのサイズが誇張されていることがある。
【００３０】
本発明の実施形態において、用語は、当該技術分野で一般的に知られている意味を有することができる。例えば、「少なくとも一つ」は、最小限一つ、すなわち一つまたはそれ以上の数を意味し、「一つまたは複数」とも同じ意味で使われてもよい。
【００３１】
図１は、本発明の実施形態によるメモリ装置６０を示す平面図である。
【００３２】
図１を参照すれば、基板１０上に、メモリ部２０及びＩ／Ｏチップ４０が提供され得る。メモリ部２０は、並列バスライン３０を介してＩ／Ｏチップ４０に接続され、Ｉ／Ｏチップ４０は、直列バスライン２５を介してマスター５０と連結されてもよい。基板１０は、シリコン基板以外に、非シリコン基板、例えば、プラスチック、ガラス、セラミックまたは非金属基板を使用できる。
【００３３】
図２は、本発明の一実施形態による積層メモリ素子を示す概略図である。図３は、図２の積層メモリ素子の一部を示す斜視図である。例えば、この実施形態による積層メモリ素子は、図１のメモリ部２０を構成できる。
【００３４】
図２及び図３を参照すれば、複数のメモリ（ＭＥＭＯＲＹ）層１１０が互いに積層され得る。各メモリ層１１０は、メモリセルＭＣのアレイ構造を備えることができる。ビットラインＢＬ及びワードラインＷＬは、互いに交差するように提供されてもよい。メモリセルＭＣは、ビットラインＢＬ及びワードラインＷＬの交差点（cross point）に介在されてもよい。しかし、この実施形態が図３のメモリセルＭＣの配置に制限されるものではない。メモリセルＭＣは、メモリの種類によって変形されてもよい。
【００３５】
メモリセルＭＣは、多様な形態のメモリ、例えば、ＤＲＡＭ（dynamic random-access memory）、ＳＲＡＭ（static random-access memory）、フラッシュ（flash）、ＲＲＡＭ（resistive random-access memory）、またはＰＲＡＭ（phase change random-access memory）によって構成されてもよい。例えば、メモリセルＭＣがＲＲＡＭである場合、メモリセルＭＣは、ビットラインＢＬ及びワードラインＷＬ間に、可変抵抗体及びスイッチング素子（図示せず）を備えることができる。
【００３６】
保存情報の位置を指定するアドレス情報は、第１能動回路部１４０及び第２能動回路部１６０を順次に経て、各メモリ層１１０内の各メモリセルに対するメモリ選択信号に変換されてもよい。例えば、第１能動回路部１４０は、各メモリセルについてのアドレス情報を、垂直アドレス情報及び水平アドレス情報に分けて処理できる。第２能動回路部１６０は、第１能動回路部１４０で処理された垂直アドレス情報及び水平アドレス情報から、各メモリセルに対するメモリ選択信号を生成できる。
【００３７】
第１能動回路部１４０は、メモリ層１１０内に形成されずに、メモリ層１１０に共有されるように別途に提供されてもよい。例えば、第１能動回路部１４０は、メモリ層１１０の最下部に提供されてもよい。第２能動回路部１６０は、メモリ層１１０を複数のグループに分けて管理できるように、各グループのメモリ層１１０間に介在されてもよい。
【００３８】
例えば、図２は、４つのメモリ層１１０が１つのグループをなし、第２能動回路部１６０のうち、一つによって管理される例を図示している。しかし、この実施形態がこのような例に制限されるものではない。１グループのメモリ層１１０の数は適切に選択され、第２能動回路部１６０の数も、それによって選択されてもよい。
【００３９】
第１能動回路部１４０及び第２能動回路部１６０は、アドレス情報をデコーディングするためのデコーダ回路を備えることができる。例えば、第１能動回路部１４０は、レベルデコーダ１２０及びプリデコーダ１３０を備えることができる。第２能動回路部１６０は、メインデコーダ１５０を備えることができる。さらに、第１能動回路部１４０及び第２能動回路部１６０は、信号のバッファリング及び増幅のための回路をさらに備えることができる。
【００４０】
図４は、図２に図示された第２能動回路部１６０に係る実施形態である。例えば、図３及び図４に図示されたように、第２能動回路部１６０またはメインデコーダ１５０は、ロウデコーダ１５２及び／またはカラムデコーダ１５４を備えることができる。図４に図示されたように、第２能動回路部１６０は、メインデコーダ１５０以外に、ドライバ１５７及び感知増幅器１５８をさらに備えることができる。図４に図示されたように、ロウデコーダ１５２及び／またはカラムデコーダ１５４が、メインデコーダ１５０の内部に設けてもよい。変形された例で、ドライバ１５７及び／または感知増幅器１５８が第１能動回路部１４０内に付加されてもよい。
【００４１】
図２で、レベルデコーダ１２０は、垂直アドレス情報をデコーディングし、レベル選択信号を生成できる。レベル選択信号は、第２能動回路部１６０のうち、少なくとも一つに対して、選択的アクセスのためのデコーダ選択信号、及び／または各第２能動回路部１６０によって管理されるメモリ層１１０のうち、少なくとも一つに対して、選択的アクセスのための層選択信号を含むことができる。従って、デコーダ選択信号によって当該第２能動回路部１６０が指定され、次に、層選択信号によって当該第２能動回路部１６０で管理されるメモリ層１１０のうち、当該メモリ層１１０が指定される。
【００４２】
図２を参照すれば、プリデコーダ１３０は、水平アドレス情報をデコーディングし、各メモリ層１１０内の当該メモリセルのためのロウ／カラム選択信号を生成できる。メインデコーダ１５０は、レベル選択信号及びロウ／カラム選択信号を組み合わせ、各メモリ層１１０内の当該メモリセルのメモリ選択信号を生成できる。例えば、メインデコーダ１５０のうち一つは、メインデコーダ１５０によって管理されるメモリ層１１０のグループのうち、当該メモリ層１１０からメモリセルを選択できる。
【００４３】
この実施形態の変形された例で、レベルデコーダ１２０は、デコーダ選択信号だけ生成し、プリデコーダ１３０が、ロウ／カラム選択信号とともに、層選択信号を生成することもできる。その結果、プリデコーダ１３０が水平アドレス情報以外にも、垂直アドレス情報の一部を処理することもできる。
【００４４】
この実施形態によれば、メモリ層１１０の数が増えることによって増加するようになる第２能動回路部１６０を、メモリ層１１０間に積層することができる。これによって、第２能動回路部１６０を、第１能動回路部１４０と共にメモリ層１１０の下に設けることによって、底面積が拡大することを防止できる。また、第１能動回路部１４０を第２能動回路部１６０に共有して連結することによって、第２能動回路部１６０が大きくなることを防止できる。従って、この実施形態による積層メモリ素子は、高い集積度を有することができる。
【００４５】
図５は、本発明の一実施形態によるレベルデコーダ１２０を示す回路図である。
【００４６】
図５を参照すれば、レベルデコーダ１２０は、ＮＡＮＤ素子１２２及びインバータ素子１２４を備えることができる。例えば、各ＮＡＮＤ素子１２２及び各インバータ素子１２４を直列連結し、ＡＮＤロジックを具現できる。レベルデコーダ１２０は、垂直アドレス情報をデコーディングし、レベル選択信号ＤＶＡ［１］ … ＤＶＡ［２（Ｎ−Ｍ）］を生成できる。
【００４７】
図６は、本発明の一実施形態によるプリデコーダ１３０を示す回路図である。
【００４８】
図６を参照すれば、プリデコーダ１３０は、ＮＡＮＤ素子１３２’及びインバータ素子１３４’を備えることができる。例えば、各ＮＡＮＤ素子１３２’及び各インバータ素子１３４’を直列連結し、ＡＮＤロジックを具現できる。プリデコーダ１３０は、水平アドレス情報をデコーディングし、ロウ／カラム選択信号ＤＨＡ［１］ … ＤＨＡ［２Ｍ］を生成できる。
【００４９】
図７は、本発明の一実施形態によるメインデコーダ１５０を示す回路図である。
【００５０】
図７を参照すれば、メインデコーダ１５０は、ＮＡＮＤ素子１５２ａ及びインバータ素子１５４ａを備えることができる。例えば、各ＮＡＮＤ素子１５２ａ及び各インバータ素子１５４ａを直列連結し、ＡＮＤロジックを具現できる。メインデコーダ１５０は、レベル選択信号ＤＶＡ［４ｊ＋１］ … ＤＶＡ［４ｊ＋４）］及びロウ／カラム選択信号ＤＨＡ［ｊ］を組み合わせてデコーディングし、メモリ選択信号ＤＡＤＤＲ［ｉ，１，ｊ］ … ＤＡＤＤＲ［ｉ，４，ｊ］）を生成できる。
【００５１】
図８は、本発明の他の実施形態によるメインデコーダ１５０を示す回路図である。
【００５２】
図８を参照すれば、メインデコーダ１５０は、複数のトランジスタ１５６を備えることができる。トランジスタ１５６は、同一タイプであって、例えば、ＮＭＯＳトランジスタであってもよい。レベル選択信号ＤＶＡ［４ｊ＋１］ … ＤＶＡ［４ｊ＋４］は、トランジスタ１５６のうち、１つのゲートに入力され得る。ロウ／カラム選択信号ＤＨＡ［ｉ］は、トランジスタ１５６の一端、例えば、ドレインに入力され得る。これによって、レベル選択信号ＤＶＡ［４ｊ＋１］ … ＤＶＡ［４ｊ＋４］と、ロウ／カラム選択信号ＤＨＡ［ｉ］とがいずれもハイレベルである場合にのみ、ハイレベルのメモリ選択信号ＤＤＲ［ｉ，１，ｊ］ … ＤＡＤＤＲ［ｉ，４，ｊ］）を当該トランジスタ１５６の他端、またはソースに出力できる。従って、メインデコーダ１５０は、トランジスタ１５６のみでＡＮＤロジックを具現できる。
【００５３】
図９は、本発明の他の実施形態によるメインデコーダ１５０を示す回路図である。
【００５４】
図９を参照すれば、メインデコーダ１５０は、ＮＡＮＤ素子１５２ｂ及びインバータ素子１５４ｂを備えることができる。メインデコーダ１５０は、レベル選択信号ＤＶＡ［ｉ］と、ロウ／カラム選択信号ＤＨＡ［ｊ］，ＢＤＨＡ［ｊ］を組み合わせてデコーディングし、メモリ選択信号ＤＡＤＤＲ［ｉ，ｊ］を出力できる。
【００５５】
図１０は、本発明の一実施形態による積層メモリ素子での信号伝達を示す回路図である。
【００５６】
図１０を参照すれば、メインデコーダ１５０は、メモリ層１１０を奇数列と偶数列とに分けて管理できる。レベルデコーダ１２０から生成されたレベル選択信号ＤＶＡ［４ｊ＋１］ … ＤＶＡ［４ｊ＋４］がメインデコーダ１５０のトランジスタ１５６のゲートに入力される。プリデコーダ１３０は、メインデコーダ１５０のトランジスタ１５６のドレインに連結されてもよい。
【００５７】
図１１は、本発明の一実施形態による入出力回路を示す概略図である。
【００５８】
図１１を参照すれば、第１能動回路部１４０は、入出力回路１７０をさらに備えることができる。例えば、入出力回路１７０は、レベルデコーダ１２０（図２）のない方向のプリデコーダ１３０脇に設けてもよい。
【００５９】
入出力回路１７０は、メモリ層１１０に共有して連結されてもよい。例えば、図３に図示されたように、隣接した２つのメモリ層１１０は、ビットラインＢＬを共有できる。従って、入出力回路１７０は、各２つのメモリ層１１０に共有されたビットラインＢＬに連結されてもよい。これによって、入出力信号は、入出力回路１７０を経てメモリ層１１０に伝達されてもよい。
【００６０】
図１２は、本発明の他の実施形態による入出力回路を示す概略図である。この実施形態による入出力回路の構成要素及び／または動作は、図１１の入出力回路と類似しており、以下で重複説明は省略する。
【００６１】
図１２を参照すれば、入出力回路１７０は、第２能動回路部１６０のメインデコーダ１５０に共有して連結されてもよい。各メインデコーダ１５０は、それによって管理される当該メモリ層１１０に連結されてもよい。これによって入出力信号は、入出力回路１７０を経てメインデコーダ１５０に伝達され、次に、メモリ層１１０に伝達されることができる。このとき、入出力信号は、各メインデコーダ１５０によって、当該メモリ層１１０に同時に連結されたり、または選択されたメモリ層１１０にのみ連結されてもよい。
【００６２】
この実施形態によれば、入出力信号が選択されたメインデコーダ１５０を介して選択されたメモリ層１１０にのみ伝えられ、そのため、入出力信号の損失が少ない。従って、入出力信号が微弱な場合にも、実質的な損失なくして伝えられることができる。
【００６３】
図１３は、本発明の他の実施形態による積層メモリ素子を示す概略図である。
【００６４】
図１３を参照すれば、複数のメモリブロックＭＢがアレイ形態で提供され得る。各メモリブロックＭＢは、図２の積層メモリ素子に対応してもよい。レベルデコーダ１２０は、メモリブロックＭＢに共有されてもよい。プリデコーダ１３０は、メモリブロックＭＢのメモリ層１１０の最下部に設けてもよい。メインデコーダ１５０は、メモリブロックＭＢで、同一レベルに対して同じ配置を有することができる。
【００６５】
図１４は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び／または動作は、図２ないし図１２の積層メモリ素子を参照できる。
【００６６】
図１４を参照すれば、第２能動回路部１６０は、メモリ層１１０と同一レベルに設けてもよい。例えば、各第２能動回路部１６０は、それと同一レベルにある当該メモリ層１１０の両側にある１対のメインデコーダ１５０を備えることができる。
【００６７】
この実施形態で、メインデコーダ１５０がメモリ層１１０と同一レベルに提供されるために、１つのメインデコーダ１５０を選択し、それと同一レベルの当該メモリ層１１０を選択できる。従って、レベル選択信号は、層選択信号なしにデコーダ選択信号だけ含むことができる。
【００６８】
図１５は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び／または動作は、図２ないし図１２の積層メモリ素子と類似しており、以下で重複説明は省略する。
【００６９】
図１５を参照すれば、各第２能動回路部１６０は、メインデコーダ１５０及びドライバ１５７を備えることができる。ドライバ１５７は、レベルデコーダ１２０とメインデコーダ１５０との間に介在されてもよい。ドライバ１５７は、メインデコーダ１５０と同一レベルに設けてもよい。
【００７０】
ドライバ１５７は、レベルデコーダ１２０で生成されたレベル選択信号をバッファリングする役割を行うことができる。ドライバ１５７がメインデコーダ１５０と同数で設けてもよいために、各ドライバ１５７の容量は、適切なサイズに制御されてもよい。しかし、もしドライバ１５７をレベルデコーダ１２０内に全部設けるようになれば、レベルデコーダ１２０のサイズが大きくなる問題がある。従って、この実施形態によれば、レベルデコーダ１２０のサイズを大きくせずに、レベル選択信号を効果的にバッファリングできる。
【００７１】
図１６は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び／または動作は、図１５の積層メモリ素子を参照でき、従って、重複された説明は省略する。
【００７２】
図１６を参照すれば、メモリブロックＭＢがアレイ構造に提供されてもよい。各メモリブロックＭＢは、図１５の積層メモリ素子を参照できる。ただし、メモリブロックＭＢ間には、ドライバ１５７の代わりに、リピータ１５９を設けてもよい。
【００７３】
図１７は、本発明の他の実施形態による積層メモリ素子を示す概略図である。この実施形態による積層メモリ素子の構成要素及び／または動作は、図１３の積層メモリ素子を参照でき、従って、重複された説明は省略する。
【００７４】
図１７を参照すれば、各プリデコーダ１３０は、第１プリデコーダ１３２及び第２プリデコーダ１３４を備えることができる。各第２プリデコーダ１３４は、各メモリブロックＭＢのメモリ層１１０の最下部に設けてもよい。第１プリデコーダ１３２は、第２プリデコーダ１３４に共有されてもよい。従って、水平アドレス情報のうち、メモリブロックＭＢに共通した情報は、第１プリデコーダ１３２でデコーディングされ、残りの個別的な情報は、第２プリデコーダ１３４でデコーディングされてもよい。
【００７５】
この実施形態によれば、メモリブロックＭＢごとに設けられる第２プリデコーダ１３４の容量を減らすことができる。従って、第２プリデコーダ１３４のサイズのためにメモリブロックＭＢが大きくなることを防止することができる。
【００７６】
発明の特定実施形態に係わる以上の説明は、例示及び説明を目的に提供されている。従って、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内において当該分野の当業者によって、前記実施形態を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であることは明白である。
【符号の説明】
【００７７】
１０・・・基板
２０・・・メモリ部
２５・・・直列バスライン
３０・・・並列バスライン
４０・・・Ｉ／Ｏチップ
５０・・・マスター
６０・・・メモリ装置
１１０・・・メモリ層
１２０・・・レベルデコーダ
１２２，１３２’，１５２ａ，１５２ｂ・・・ＮＡＮＤ素子
１２４，１３４’，１５４ａ，１５４ｂ・・・インバータ素子
１３０・・・プリデコーダ
１３２・・・第１プリデコーダ
１３４・・・第２プリデコーダ
１４０・・・第１能動回路部
１５０・・・メインデコーダ
１５２・・・ロウデコーダ
１５４・・・カラムデコーダ
１５６・・・トランジスタ
１５７・・・ドライバ
１５８・・・感知増幅器
１５９・・・リピータ
１６０・・・第２能動回路部
１７０・・・入出力回路
ＢＬ・・・ビットライン
ＭＢ・・・メモリブロック
ＭＣ・・・メモリセル
ＷＬ・・・ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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