(57)【要約】【課題】従来の半導体装置では、スクライブし個片化した後、その切断面の状況を検査する方法がないという問題があった。【解決手段】本発明の半導体装置では、シリコン基板の素子形成領域Ｗ１の外周部にシールリング層５が配置され、シールリング層５上方の素子形成領域Ｗ１からスクライブ領域Ｗ２側へと位置精度確認マーク１４が形成される。この構造により、半導体装置１の切断面には位置精度確認マーク１４が露出し、その露出した形状により切断面の品質検査を行うことができる。【選択図】図１
2010278307.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも基板の一主面側が樹脂層により被覆され、前記基板の一主面と他の主面の間に位置する側面がスクライブ面となる半導体装置において、
前記スクライブ面には、前記基板及び前記樹脂層の他に前記スクライブ面の位置精度を確認する位置精度確認マークが露出することを特徴とする半導体装置。
【請求項２】
前記基板上には一環状にシールリング層が形成され、前記位置精度確認マークは、前記シールリング層の上方から前記スクライブ面の間に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記位置精度確認マークは階段形状であり、前記スクラブ面に応じてその露出面積が異なることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記位置精度確認マークは、前記スクライブ面から露出した領域以外は前記樹脂層により囲まれることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記位置精度確認マークは、電解メッキにより形成された金属層またはスパッタリングにより形成された金属層から成ることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれるウエハに半導体素子を形成し、前記ウエハ上に絶縁層を形成する工程と、
前記絶縁層または前記絶縁層上に前記素子形成領域から前記スクライブ領域へと位置精度確認マークを形成した後、前記位置精度確認マークを被覆するように前記ウエハ上に樹脂層を形成する工程と、
前記ウエハのスクライブ領域をスクライブし、前記素子形成領域毎に個片化した半導体装置のスクライブ面に露出した前記位置精度確認マークを確認し、前記半導体装置のスクライブ面の適否を判定することを特徴とする半導体装置の製造方法。
【請求項７】
前記絶縁層または前記絶縁層上に前記素子形成領域毎に前記絶縁層にシールリング層を形成し、前記シールリング層上の前記素子形成領域から前記スクライブ領域へと位置精度確認マークを形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記スクライブ領域に形成されたアライメントマークを認識し、前記スクライブ領域を位置認識し、前記スクライブを行った後、前記スクライブ面から露出する前記位置精度確認マークを確認することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記位置精度確認マークは、前記絶縁層上の前記素子形成領域内に形成される配線層と同一の電解メッキ工程にて形成されることを特徴とする請求項６から請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記位置精度確認マークは、前記樹脂層に形成されるポストと同一の電解メッキ工程にて形成されることを特徴とする請求項６から請求項８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スクライブ後にそのスクライブ面の精度を検査できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、図９（Ａ）及び（Ｂ）に示す構造が知られている。図９（Ａ）は、従来のＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）構造の半導体装置の断面図を示す。図９（Ｂ）は、図９（Ａ）に示すＷＬＰ構造の一部を拡大した断面図を示す。
【０００３】
図９（Ａ）に示す如く、シリコン基板４１には所定のトランジスタ構造（図示せず）が形成され、シリコン基板４１上には層間絶縁膜４２が形成される。層間絶縁膜４２上にはＡｌパッド４３が形成され、Ａｌパッド４３は前述したトランジスタと電気的に接続する。そして、カバー膜４４が層間絶縁膜４２上に形成され、ポリイミド膜４５がカバー膜４４と層間絶縁膜４２を被覆する。カバー膜４４とポリイミド膜４５には開口領域４６が形成され、開口領域４６からＡｌパッド４３の一部が露出する。
【０００４】
Ｃｕを用いた再配線層４７が、ポリイミド膜４５上にパターン配置される。また、Ｃｕを用いたダム層４８が、ポリイミド膜４５上面から側面に渡り形成される。更に、ダム層４８は、シリコン基板４１のスクライブ領域４９上まで連続して形成される。そして、シリコン基板４１上面は封止樹脂５０により被覆され、封止樹脂５０にはＣｕを用いたポスト５１が形成される。封止樹脂５０から露出するポスト５１の端部には半田バンプ５２が形成される。
【０００５】
図９（Ｂ）に示す如く、ダム層４８は、前述したトランジスタが形成されるチップ領域５３の周囲に一環状に形成される。そして、ダム層４８は、シリコン基板４１、ポリイミド膜４５及び封止樹脂５０に対して一定レベル以上の密着力を有し、それぞれの境界領域での剥離を防止する（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１６５４３７号公報（第４−６頁、第１−３図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＷＬＰ構造の半導体装置では、例えば、層間絶縁膜４２内に形成されたアライメントマーク（図示せず）を利用してスクライブ領域４９の位置認識を行った後、ウエハをスクライブすることで、個々の半導体装置へと個片化される。ウエハには前述した複数の半導体装置が形成され、スクライブ領域４９は、隣接した半導体装置間に一定の幅を有して配置される。
【０００８】
図９（Ｂ）に示すように、スクライブ領域４９の、例えば、Ａ−Ａ断面にてスクライブされた場合には、個片化された半導体装置の切断面（側面）からはシリコン基板４１と封止樹脂５０のみが露出する。この場合には、ダム層４８は封止樹脂５０にて完全に被覆された状態であり、ダム層４８は酸化することはなく、前述した密着性が維持される。
【０００９】
その一方で、スクライブ領域４９の、例えば、Ｂ−Ｂ断面やＣ−Ｃ断面にてスクライブされた場合には、個片化された半導体装置の切断面（側面）からはシリコン基板４１と封止樹脂５０の他にダム層４８も露出する。この場合には、ダム層４８はＣｕを用いて形成され、その露出した領域から酸化が進行し、前述したダム層４８による密着性は大幅に劣化する。特に、ダム層４８は密着性を目的として配置されたが、酸化することで逆にダム層４８の境界領域から剥離が進行し易くなる問題が発生する。
【００１０】
更に、半導体装置の切断面の剥離領域からは湿気が入り込み易く、チップ領域５３のＡｌパッド４６や再配線層４７が腐食するという問題も発生する。特に、ダム層４８はチップ領域５３の周囲に一環状に配置されることで、湿気による問題も大きくなる。
【００１１】
つまり、従来のＷＬＰ構造の半導体装置では、スクライブ後に個片化された半導体装置の切断面を検査する方法や手段がなく、スクライブ領域の適した範囲をスクライブしたか、否かを確認することが出来なかった。そして、切断面を検査することなくユーザー側に個片化された半導体装置を納品することで、ユーザー側では、前述したＢ−Ｂ断面やＣ−Ｃ断面にてスクライブされた半導体装置を実装した回路装置やセット品等で、品質不良が発生する問題がある。
【課題を解決するための手段】
【００１２】
本発明の半導体装置では、少なくとも基板の一主面側が樹脂層により被覆され、前記基板の一主面と他の主面の間に位置する側面がスクライブ面となる半導体装置において、前記スクライブ面には、前記基板及び前記樹脂層の他に前記スクライブ面の位置精度を確認する位置精度確認マークが露出することを特徴とする。従って、本発明では、スクライブし個片化した後に、半導体装置の切断面に露出する位置精度確認マークの形状により品質検査ができる。
【００１３】
また、本発明の半導体装置の製造方法では、複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれるウエハに半導体素子を形成し、前記ウエハ上に絶縁層を形成する工程と、前記絶縁層または前記絶縁層上に前記素子形成領域から前記スクライブ領域へと位置精度確認マークを形成した後、前記位置精度確認マークを被覆するように前記ウエハ上に樹脂層を形成する工程と、前記ウエハのスクライブ領域をスクライブし、前記素子形成領域毎に個片化した半導体装置のスクライブ面に露出した前記位置精度確認マークを確認し、前記半導体装置のスクライブ面の適否を判定することを特徴とする。従って、本発明では、位置精度確認マークを用いてスクライブ面の判定を行うことで、半導体装置の製品品質が向上される。
【発明の効果】
【００１４】
本発明では、半導体装置の切断面（側面）に位置精度確認マークを露出させ、その露出形状を確認することで、スクライブ後の品質検査ができる。
【００１５】
また、本発明では、位置精度確認マークの周囲は耐湿性に優れた絶縁層で被覆されることで、位置精度確認マークの形成領域から品質劣化が生じることはない。
【００１６】
また、本発明では、スクライブ後に切断面に露出した位置精度確認マークを用いてスクライブ面の判定を行うことで、半導体装置の製品品質が向上される。
【００１７】
また、本発明では、半導体装置を構成する配線層やポスト等と同一工程にて位置精度確認マークを形成することで、製造コストが低減される。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図２】本発明の実施の形態における半導体装置を説明する（Ａ）斜視図、（Ｂ）平面図である。
【図３】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】従来の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態である半導体装置について説明する。図１（Ａ）は、半導体装置を説明する断面図である。図１（Ｂ）は、半導体装置を説明する平面図である。図２（Ａ）は、位置精度確認マークを説明する斜視図である。図２（Ｂ）は、スクライブ領域を説明する平面図である。図３（Ａ）〜（Ｄ）は、半導体装置の切断面（側面）を説明する断面図である。
【００２０】
先ず、図１（Ａ）に示す如く、ＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）構造の半導体装置１では、素子形成領域Ｗ１の周囲にスクライブ領域Ｗ２が一環状に配置される。素子形成領域Ｗ１には、拡散領域によりトランジスタ等の半導体素子が形成される。そして、主に、スクライブ領域Ｗ２には、本実施の形態の特徴である位置精度確認マーク１４が形成される。
【００２１】
シリコン基板２上には、絶縁処理用の絶縁層３が形成される。絶縁層３としては、例えば、シリコン酸化膜、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等の少なくとも１層が選択される。尚、シリコン基板２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板２としては、化合物半導体基板であってもよい。
【００２２】
配線層４が、絶縁層３上に形成される。配線層４は、３層構造から成り、バリアメタル膜上に金属膜が形成され、その金属膜上に反射防止膜が形成される。そして、バリアメタル膜は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜等のＡｌを主体とする合金膜から成る。また、反射防止膜は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。そして、配線層４の膜厚は、例えば、０．４〜３．０μｍである。
【００２３】
そして、素子形成領域Ｗ１には、シールリング層５が、スクライブ領域Ｗ２と同様に、素子形成領域Ｗ１の最外周に一環状に配置される。シールリング層５は、絶縁層を貫通するスルーホール６内及びその上面に配線層４を構成する金属層７が配置され形成される。そして、シールリング層５は、半導体ウエハ（図示せず）から個々の半導体装置１へと個片化する際に、スクライブ領域Ｗ２から素子形成領域Ｗ１へとクラックが入ることを防止する。また、絶縁層３が切断時にダイシングブレード（図８参照）に粘着して捲くれ上がった場合に、シールリング層５が、素子形成領域Ｗ１までその捲き上がりが進行することを防止する。
【００２４】
シールド層８が、配線層４上を含め、絶縁層３上に形成される。シールド層８はシリコン窒化膜により形成され、絶縁層３内への水分の進入を防止し、配線層４等の腐食を防止する。そして、開口領域９が、配線層４上のシールド層８に形成される。
【００２５】
スピンコート樹脂膜１０が、シールド層８上面に形成される。スピンコート樹脂膜１０は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させる。
【００２６】
開口領域１１が、配線層４上のスピンコート樹脂膜１０に形成され、開口領域９の内側に形成される。そして、メッキ用金属層１２が、開口領域１１内を含め、スピンコート樹脂膜１０上にパターン配置される。メッキ用金属層１２は、開口領域１１内では配線層４と直接接続する。
【００２７】
このメッキ用金属層１２は、二つのタイプの膜が積層して形成される。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際の種として用いられる。
【００２８】
Ｃｕ配線層１３が、メッキ用金属層１２上面に、例えば、電解メッキ法により形成される。そして、Ｃｕ配線層１３のシート抵抗値は、２．０μΩ・ｃｍ程度であり、Ａｌ配線層のシート抵抗値は、３．０μΩ・ｃｍ程度である。Ｃｕ配線層１３を用いることで配線抵抗値が低減される。更に、Ｃｕ配線層１３の膜厚は、例えば、８．０〜１０．０μｍであり、その膜厚によっても配線抵抗値が低減される。
【００２９】
そして、位置精度確認マーク１４が、素子形成領域Ｗ１とスクライブ領域Ｗ２の境界領域近傍に形成される。位置精度確認マーク１４は、例えば、Ｃｕ配線層１３を形成する工程にて形成されるため、Ｃｕメッキ層にて形成される。
【００３０】
封止樹脂１５は、Ｃｕ配線層１３や位置精度確認マーク１４を被覆するように、シリコン基板２の表面側に形成される。封止樹脂１５は、エポキシ樹脂やアクリル樹脂等により形成される。
【００３１】
開口領域１６、１７が、Ｃｕ配線層１３上の封止樹脂１５に形成され、開口領域１１内のＣｕ配線層１３上面にはメッキ用金属層１８が形成される。メッキ用金属層１８は、前述したメッキ用金属層１２と同じ膜である。メッキ用金属層１８上には、例えば、電解メッキ法によりＣｕメッキ層から成るポスト１９が形成される。そして、半田ボール２０が、封止樹脂１５表面側のポスト１９端部に形成される。
【００３２】
次に、図１（Ｂ）では、実線２１が半導体装置１の外形を示し、半導体装置１の切断面（側面）となる。点線２２、２３により囲まれた領域が、シールリング層５の形成領域となる。実線２１と点線２２により囲まれた領域が、スクライブ領域Ｗ２（図１（Ａ）参照）となる。そして、位置精度確認マーク１４は、例えば、半導体装置１の各側辺に４つ形成され、シールリング５上からスクライブ領域Ｗ２に向けて配置される。詳細は図３に半導体装置の切断面を示すが、半導体装置１の４つの切断面において、位置精度確認マーク１４を目視や顕微鏡等で検査することで、その切断面が、スクライブ領域Ｗ２内の適した箇所に配置されているか、否かが容易に確認できる。
【００３３】
次に、図２（Ａ）に示す如く、位置精度確認マーク１４は、例えば、４つのエリア２４〜２７から構成される。そして、位置精度確認マーク１４は、例えば、その厚みＴ１が５μｍであり、それぞれのエリア２４〜２７の幅Ｗ３が１０μｍであり、切断箇所に応じてその切断面が異なる。尚、位置精度確認マーク１４の厚みＴ１や幅Ｗ３は、使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク１４の幅Ｗ３を広げることで、更にその視認性が向上される。また、位置精度確認マーク１４のエリアの数も使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク１４は、５つ以上のエリアから構成されることで、更なる位置精度が向上される。
【００３４】
次に、エリア２４は、主に、シールリング層５（図１参照）上に配置され、半導体装置１の切断面（側面）にエリア２４が露出する場合には、その半導体装置１は不良品として判定される。その一方、エリア２５〜２７は、主に、スクライブ領域Ｗ２（図１参照）に配置され、半導体装置１の切断面（側面）にエリア２５〜２７が露出する場合には、その半導体装置１は良品として判定される。
【００３５】
尚、半導体装置１の切断面（側面）に全てのエリア２４〜２７が露出しない場合も、スクライブ領域Ｗ２が広くなるだけであり、良品として判定される。また、位置精度確認マーク１４の４つのエリア２４〜２７が、連続して形成される場合について説明したが、この場合に限定するものではない。例えば、４つのエリア２４〜２７が、等間隔等それぞれのエリア２４〜２７が離れて配置される場合でも良い。
【００３６】
次に、図２（Ｂ）に示す如く、ウエハ（図示せず）には、複数の半導体装置１が碁盤目状に配置され、個々の半導体チップの素子形成領域Ｗ１は、ウエハの縦横に走るスクライブ領域Ｗ２により囲まれる。そして、隣接する半導体装置１間のスクライブ領域Ｗ２の幅は、例えば、７０μｍであり、一点鎖線２８で示すラインが、スクライブ領域Ｗ２のセンターとなる。そして、４つの半導体装置１が隣接し、縦横に走るスクライブ領域Ｗ２が交差する領域に位置認識用のアライメントマーク２９が配置される。アライメントマーク２９は、例えば、絶縁層３内や絶縁層３上に配置される配線層を利用して形成され、配線パターンやスクライブを行う際の位置認識用のマークとして利用される。前述したように、スクライブ領域Ｗ２には、一点鎖線２８で示すセンターを挟むように、２つの位置精度確認マーク１４が配置される。
【００３７】
次に、図３（Ａ）は、半導体装置１の切断面（側面）を示し、その切断面からは、シリコン基板２、絶縁層３、シールド層８、スピンコート樹脂膜１０及び封止樹脂１５が露出する。そして、封止樹脂１５には、位置精度確認マーク１４のエリア２７が露出する。具体的には、若干、切断時にだれるが、幅Ｗ３、厚みＴ１のエリア２７が露出する。この場合には、スクライブ領域Ｗ２のセンター（図２（Ｂ）参照）及びその周囲にてスクライブが行われ、良品と判定される。
【００３８】
次に、図３（Ｂ）では、図３（Ａ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図２（Ｂ）参照）側にずれた領域をスクライブし、封止樹脂１５には、位置精度確認マーク１４のエリア２６、２７が露出する。具体的には、若干、切断時にだれるが、幅Ｗ３×２、厚みＴ１のエリア２６、２７が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００３９】
次に、図３（Ｃ）では、図３（Ｂ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図２（Ｂ）参照）側にずれた領域をスクライブし、封止樹脂１５には、位置精度確認マーク１４のエリア２５〜２７が露出する。具体的には、若干、切断時にだれるが、幅Ｗ３×３、厚みＴ１のエリア２５〜２７が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００４０】
次に、図３（Ｄ）では、シールリング層５が配置された素子形成領域Ｗ１上をスクライブし、封止樹脂１５には、位置精度確認マーク１４のエリア２４〜２７が露出する。具体的には、若干、切断時にだれるが、幅Ｗ３×４、厚みＴ１のエリア２４〜２７が露出する。更に、位置精度確認マーク１４の下方には、切断面からシールリング層５も露出する。この場合には、先ず、切断面から露出するシールリング層５は湿気により腐食し易くなる。更に、シールリング層５とシールド層８の界面から半導体装置１内へ湿気が入り込み、配線層４やＣｕ配線層１３等を腐食させる。つまり、切断面からシールリング層５が露出することで、製品品質が劣化するため、不良品と判定される。尚、位置精度確認マーク１４とシールリング層５とは必ずしも関連付ける必要はなく、例えば、切断面からエリア２４が露出した場合には不良品として判定する場合でも良い。
【００４１】
図３（Ａ）〜（Ｃ）に示すように、本実施の形態においても、従前の技術と同様に、例えば、Ｃｕメッキ層から形成された位置精度確認マーク１４は、半導体装置１の切断面から露出する。しかしながら、位置精度確認マーク１４は、Ｃｕ配線層１３（図１参照）と連続して形成されることはなく、位置精度確認マーク１４が酸化した場合でもＣｕ配線層１３が酸化することはない。更に、位置精度確認マーク１４は、耐湿性に優れた封止樹脂１５やスピンコート樹脂膜１０により周囲を覆われることで、位置精度確認マーク１４の界面から湿気が入り込んだ場合でも、位置精度確認マーク１４の周囲のみで留まり、配線層４等が腐食することはない。
【００４２】
尚、本実施の形態では、位置精度確認マーク１４が、Ｃｕ配線層１３やポスト１９を形成する際に同工程にて形成され、製造コストを低減する場合について説明したが、この場合に限定するものではない。例えば、位置精度確認マーク１４は、別工程での電解メッキにより形成される場合やスパッタリング法により金属膜を堆積しエッチングにより加工して形成される場合でも良い。つまり、スクライブした際に、位置精度確認マーク１４の切断面がだれ難く、目視や顕微鏡等によりその形状が確認できる材料により形成された位置精度確認マーク１４であれば良い。
【００４３】
また、ＷＬＰ構造の半導体装置について説明したがこの場合に限定するものではない。例えば、ＭＡＰ（Ｍｏｌｄ  Ａｒｒａｙ  Ｐａｃｋａｇｅ）構造においても、スクライブ領域に位置精度確認マーク１４を配置することで同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４４】
次に、本発明の実施の形態である半導体装置の製造方法について、図４〜図８を参照し説明する。図４〜図８は、本実施の形態における半導体装置の製造方法を説明する断面図である。尚、本実施の形態では、図１に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。
【００４５】
先ず、図４に示す如く、シリコン基板（ウエハ）２を準備し、シリコン基板２上に絶縁層３を形成する。尚、シリコン基板２（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。また、絶縁層３としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択される。
【００４６】
次に、絶縁層３上に配線層４を形成し、絶縁層３にシールリング層５を形成する。具体的には、シリコン基板２上に、例えば、スパッタリング法により、バリアメタル膜、金属膜及び反射防止膜を積層する。その後、前述したバリアメタル膜、金属膜及び反射防止膜をパターニングし、配線層４を形成する。また、スクライブ領域Ｗ２近傍の素子形成領域Ｗ１では、絶縁層３を貫通するスルーホール６の形成し、前述したバリアメタル膜、金属膜及び反射防止膜により埋設し、シールリング層５を形成する。
【００４７】
次に、絶縁層３上面にシールド層８を形成する。シールド層８としては、例えば、シリコン窒化膜を３０００〜１００００Å程度堆積する。その後、シリコン窒化膜をパターニングし、開口領域９を形成する。
【００４８】
次に、図５に示す如く、シールド層８上面に、例えば、回転塗布法により、スピンコート樹脂膜１０を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、スピンコート樹脂膜１０をパターニングし、開口領域１１を形成する。このとき、スクライブ領域Ｗ２にも開口領域３１を形成する。
【００４９】
次に、スピンコート樹脂膜１０上面に、例えば、スパッタリング法により、メッキ用金属層１２を形成する。前述したように、メッキ用金属層１２としてはＴｉ層とＣｕ層とを堆積する。その後、Ｃｕ配線層１３及び位置精度確認マーク１４の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。そして、フォトレジスト層をマスクとして用い、電解メッキ法によりＣｕ配線層１３及び位置精度確認マーク１４を形成する。その後、フォトレジスト層を取り除き、Ｃｕ配線層１３及び位置精度確認マーク１４をマスクとして用い、ウエットエッチングによりメッキ用金属層１２を選択的に除去する。
【００５０】
次に、図６に示す如く、Ｃｕ配線層１３及び位置精度確認マーク１４を含む、スピンコート樹脂膜１０上面に、例えば、スパッタリング法により、メッキ用金属層１８を形成する。メッキ用金属層１８としては、メッキ用金属層１２と同様にＴｉ層とＣｕ層とを堆積する。そして、メッキ用金属層１８上面にドライフィルム３２を貼り合わせ、ポスト１９の形成領域に開口領域１６、１７が形成されるようにドライフィルム３２をパターニングする。その後、ドライフィルム３２をマスクとして用い、電解メッキ法によりＣｕメッキ層からなるポスト１９を形成する。
【００５１】
次に、図７に示す如く、ドライフィルム３２（図６参照）を取り除き、ポスト１９をマスクとして用い、ウエットエッチングによりメッキ用金属層１８を選択的に除去する。その後、トランスファーモールドやポッティング等によりシリコン基板２の表面側に封止樹脂１５を形成される。封止樹脂１５は、エポキシ樹脂やアクリル樹脂等により形成される。
【００５２】
最後に、図８に示す如く、封止樹脂１５表面から露出するポスト１９上面に、例えば、半田をスクリーン印刷し、リフローすることで、ポスト１９上面にバンプ電極２０を形成する。次に、シリコン基板（ウエハ）２を裏面側から研磨し、シリコン基板２を所望の膜厚とする。その後、アライメントマーク２９（図２（Ｂ）参照）を用いてウエハ（図示せず）のスクライブ領域Ｗ２を位置認識し、ウエハをスクライブし、個々の半導体装置１へと個片化する。その後、図３（Ａ）〜（Ｄ）を用いて前述したように、半導体装置１の切断面（側面）に露出する位置精度確認マーク１４によりスクライブ領域の検査を行い、良品と判定された半導体装置１をパッケージングし、納品する。
【００５３】
尚、本実施の形態では、Ｃｕ配線層１３を形成する工程にて位置精度確認マーク１４を形成する場合について説明したが、この場合に限定するものではない。例えば、ポスト１９を形成する工程にて位置精度確認マーク１４を形成する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００５４】
１  半導体装置
５  シールリング層
１０  スピンコート樹脂膜
１３  Ｃｕ配線層
１４  位置精度確認マーク
１５  封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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