(57)【要約】【課題】簡易な構成により、半導体チップの隅部位に接続バンプの接続不良が生じても、半導体チップの所期の回路動作を実現し、高い信頼性の確保が可能となる半導体チップを提供する。【解決手段】半導体チップ１は、主面の中央部位が入出力（Ｉ／Ｏ）セル領域２とされ、このＩ／Ｏセル領域２を囲む周辺部位が内部セル領域３とされており、Ｉ／Ｏセル領域２上には、各Ｉ／Ｏセル１０と電気的に接続された接続バンプ４がそれぞれ形成され、内部セル領域３上には、各内部セルと電気的に接続された複数の接続バンプ５が形成され、接続バンプ４，５は、半導体チップ１の主面上の全面で均一に、ここでは等間隔に配設されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
主面の中央部分に入出力セルが配置される第１の領域、及び前記第１の領域を囲む周辺部分に内部セルが配置される第２の領域がそれぞれ設けられており、
前記第１の領域上に、前記各入出力セルと電気的に接続された複数の第１の接続バンプが配置され、
前記第２の領域上に、前記各内部セルと電気的に接続された複数の第２の接続バンプが配置されることを特徴とする半導体チップ。
【請求項２】
前記第１の接続バンプは前記第１の領域上の全面に配置され、前記第２の接続バンプは前記第２の領域上の全面に配置されており、
前記第１及び第２の接続バンプは、前記主面上で均一に配設されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記第１の領域は、中央部分を占める中央領域と、前記中央領域を囲む周辺部分を占める周辺領域とからなり、
前記中央領域の前記入出力セルは、前記半導体チップに集積される半導体素子の特性試験に用いられるものであり、前記周辺領域の前記入出力セルは前記特性試験に用いられないものであることを特徴とする請求項１又は２に記載の半導体チップ。
【請求項４】
半導体素子が集積される半導体チップと、
前記半導体チップと前記第１及び第２の接続バンプにより電気的に接続されてなる接続用基板と
を含み、
前記半導体チップは、主面の中央部分に入出力セルが配置される第１の領域、及び前記第１の領域を囲む周辺部分に内部セルが配置される第２の領域がそれぞれ設けられており、
前記第１の領域上に、前記各入出力セルと電気的に接続された複数の第１の接続バンプが配置され、
前記第２の領域上に、前記各内部セルと電気的に接続された複数の第２の接続バンプが配置されることを特徴とする半導体装置。
【請求項５】
前記半導体チップは、前記第１の接続バンプが前記第１の領域上の全面に配置され、前記第２の接続バンプが前記第２の領域上の全面に配置され、
前記第１及び第２の接続バンプは、前記主面上で均一に配設されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体チップは、前記第１の領域が、中央部分を占める中央領域と、前記中央領域を囲む周辺部分を占める周辺領域とからなるものであり、
前記中央領域の前記入出力セルは前記半導体素子の特性試験に用いられるものであり、前記周辺領域の前記入出力セルは前記特性試験に用いられないものであることを特徴とする請求項４又は５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力セル及び内部セルを有する半導体チップ及び当該半導体チップを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳトランジスタや各種半導体メモリ等の種々の半導体素子が搭載されてなる半導体チップでは、中央部位が内部セル領域とされ、この内部セル領域を囲む周辺部位が入出力（Ｉ／Ｏ）セル領域とされている。
内部セル領域は、ＣＭＯＳトランジスタ等を有する内部セルを基本セルとして多数形成されており、この内部セルを一又は複数用いて内部回路としての種々の論理回路を構成する。
Ｉ／Ｏセル領域は、ＣＭＯＳトランジスタ等を有するＩ／Ｏセルを基本セルとして多数形成されており、このＩ／Ｏセルを一又は複数用いてＩ／Ｏ回路を構成する。
【０００３】
【特許文献１】特開平２−１３７３６５号公報
【特許文献２】特開平４−２０６５６２号公報
【特許文献３】特開昭６２−９８７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置では、半導体チップの表面に入出力セル又は内部セルとそれぞれ接続されてなる複数の接続バンプが設けられるものがある。その一例として、フリップチップ・ボールグリッドアレイ（Flip Chip Ball Grid Array：ＦＣＢＧＡ）パッケージを有する半導体装置（以下、単にＦＣＢＧＡと呼ぶ。）がある。
【０００５】
ＦＣＢＧＡでは、半導体チップの接続バンプをパッケージ基板に電気的に接続して、半導体チップをパッケージ基板に搭載する。半導体チップの接続バンプをパッケージ基板に接続する際には、半導体チップをパッケージ基板上に当接し、半導体チップをパッケージ基板に対して加重する。このときの半導体チップの様子を図１に例示する。
【０００６】
図１の半導体チップ１０１では、その中央部位が内部セル領域１０２とされ、内部セル領域１０２を複数のＩ／Ｏセル１１１で囲むように周辺部位がＩ／Ｏセル領域１０３とされている。
半導体チップ１０１のパッケージ基板への搭載時における半導体チップ１０１への加重時には、半導体チップ１０１の４隅の部位（図１中、破線の円Ｃで示す）に近いほど大きな応力が印加される。一方、半導体チップ１０１の中心に近いほど応力は小さくなる。従って、Ｉ／Ｏセル領域１０３を構成するＩ／Ｏセル１１１のうち、円Ｃ内に位置するＩ／Ｏセル１１１に最も大きな応力が印加される。このことは、各Ｉ／Ｏセル１１１上の接続バンプ１１２のうち、円Ｃ内に位置するＩ／Ｏセル１１１上の接続バンプ１１２に最も大きな応力が印加されることを意味する。これに対して、半導体チップ１０１の中央部位の内部セル領域１０２に印加される応力は、円Ｃ内の接続バンプ１１２に比して小さい。
【０００７】
このように、円Ｃ内に位置するＩ／Ｏセル１１１上の接続バンプ１１２には、半導体チップ１０１上の他の部分に比較して過剰な加重を受け、当該接続バンプ１１２のパッケージ基板との接続状態が劣悪となる。これにより、半導体チップ１０１は４隅の部位でパッケージ基板から剥離し易くなり、半導体チップ１０１の回路動作に支障を来たすという問題がある。
【０００８】
上記のように、半導体チップのパッケージ基板への搭載時に、半導体チップにおいて応力の分布が不均一となるのは、半導体チップの基板、接続バンプ、パッケージ基板の各々の熱膨張係数が異なることや、パッケージ基板を所定の加重用装置に設置する際の機械的要因、加重用装置の使用時に発生する熱による半導体チップやパッケージ基板の受けるストレス等、様々な要因が挙げられる。これらの要因が複雑に複合して、上記した不均一な応力分布が発生するものである故、当該応力の不均一は不可避であると考えられる。
【０００９】
この点、特許文献１，２には、Ｉ／Ｏセルと内部セルとを別の半導体チップに搭載し、これらの半導体チップをパッケージ基板上に接続する構成が開示されている。しかしながらこの場合、２つの半導体チップを要するために半導体チップによる占有面積の増大を来たし、また構成の複雑化も免れない。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、簡易な構成により、半導体チップの隅部位に接続バンプの接続不良が生じても、半導体チップの所期の回路動作を実現し、高い信頼性の確保が可能となる半導体チップ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
半導体チップの一態様は、主面の中央部分に入出力セルが配置される第１の領域、及び前記第１の領域を囲む周辺部分に内部セルが配置される第２の領域がそれぞれ設けられており、前記第１の領域上に、前記各入出力セルと電気的に接続された複数の第１の接続バンプが配置され、前記第２の領域上に、前記各内部セルと電気的に接続された複数の第２の接続バンプが配置される。
【００１２】
半導体装置の一態様は、半導体素子が集積される半導体チップと、前記半導体チップと前記第１及び第２の接続バンプにより電気的に接続されてなる接続用基板とを含み、前記半導体チップは、主面の中央部分に入出力セルが配置される第１の領域、及び前記第１の領域を囲む周辺部分に内部セルが配置される第２の領域がそれぞれ設けられており、前記第１の領域上に、前記各入出力セルと電気的に接続された複数の第１の接続バンプが配置され、前記第２の領域上に、前記各内部セルと電気的に接続された複数の第２の接続バンプが配置される。
【発明の効果】
【００１３】
上記の各態様によれば、簡易な構成により、半導体チップの隅部位に接続バンプの接続不良が生じても、半導体チップの所期の回路動作が可能であり、信頼性の高い半導体チップ及び当該半導体チップを備えた半導体装置が実現する。
【発明を実施するための最良の形態】
【００１４】
以下、好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００１５】
（第１の実施形態）
図２は、第１の実施形態による半導体チップの概略構成を示す平面図である。
本実施形態による半導体チップ１は、主面の中央部位が入出力（Ｉ／Ｏ）セル領域２とされ、このＩ／Ｏセル領域２を囲む周辺部位が内部セル領域３とされて構成されている。
【００１６】
Ｉ／Ｏセル領域２は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えてなるＣＭＯＳトランジスタ等の半導体素子を有するＩ／Ｏセル１０を基本セルとして多数形成されており、このＩ／Ｏセル１０を一又は複数用いてＩ／Ｏ回路を構成する。
内部セル領域３は、ＣＭＯＳトランジスタ等の半導体素子を有する内部セルを基本セルとして多数形成されており、この内部セルを一又は複数用いて内部回路としての種々の論理回路等を構成する。
【００１７】
Ｉ／Ｏセル領域２は、中央部分を占める中央領域１１と、中央領域１１を囲む周辺部分を占める周辺領域１２とからなる。
中央領域１１は、そのＩ／Ｏセル１０が特性試験に用いられる。これに対して、周辺領域１２は、そのＩ／Ｏセル１０は特性試験に用いられないものである。この特性試験は、半導体素子の電気的特性等の試験であり、具体的には走査（scan）試験や限界（boundary）試験等がある。
【００１８】
そして、Ｉ／Ｏセル領域２上には、各Ｉ／Ｏセル１０と電気的に接続された接続バンプ４がそれぞれ形成されている。内部セル領域３上には、各内部セルと電気的に接続された複数の接続バンプ５が形成されている。
接続バンプ４はＩ／Ｏセル領域２の全面に配置され、接続バンプ５は内部セル領域３上の全面に配置されており、接続バンプ４，５は、半導体チップ１の主面上で均一に、ここでは等間隔に配設されている。なお、接続バンプ４，５は、等間隔に配する代わりに、均一な配置として、例えば規則的に間隔を変えて配するようにしても良い。
【００１９】
Ｉ／Ｏセル領域２の各Ｉ／Ｏセル１０の配置例を図３に示す。
Ｉ／Ｏセル領域２では、各Ｉ／Ｏセル１０として、例えば高電圧の電源用（ＶDD）のＶDDＩ／Ｏセル１０ａまたは低電圧の接地用（ＶSS）のＶSSＩ／Ｏセル１０ｂが交互に配置されている。
Ｉ／Ｏセル領域２には、電源用配線１３及び接地用配線１４が一組となってＩ／Ｏセル１０の所定の一列毎に設けられている。ＶDDＩ／Ｏセル１０ａは電源用配線１３と、ＶSSＩ／Ｏセル１０ｂは接地用配線１４とそれぞれ後述のコンタクト孔を介して電気的に接続されている。
【００２０】
Ｉ／Ｏセル１０の詳細な構成例を図４に示す。図４では、上図が平面図、下図が上図の破線Ｉ−Ｉに沿った断面図である。Ｉ／Ｏセル１０として、ここではＶDDＩ／Ｏセル１０ａの１つを例示する。
半導体チップ１の基体をなすシリコン半導体基板２１上に、半導体素子として例えばｐＭＯＳトランジスタ２２ａ及びｎＭＯＳトランジスタ２２ｂを備えてなるＣＭＯＳトランジスタ２２が形成されている。ｐＭＯＳトランジスタ２２ａでは、半導体基板２１上の素子分離領域２３で画定された活性領域に、ゲート絶縁膜３１を介してゲート電極３２が形成されており、半導体基板３１におけるゲート電極３２の両側にｐ型不純物（ホウ素（Ｂ+）等）が導入されてソース／ドレイン領域３３が形成されている。ｎＭＯＳトランジスタ２２ｂも同様に構成されるが、ソース／ドレイン領域３３はｎ型不純物（リン（Ｐ+）、砒素（Ａｓ+）等）が導入されて形成される。
【００２１】
ＣＭＯＳトランジスタ２２を覆うように層間絶縁膜３４が形成され、層間絶縁膜３４に形成されたコンタクト孔３５を例えばタングステン（Ｗ）で埋め込む導電プラグ３６が形成される。層間絶縁膜３４上に例えばＡｌまたはＡｌ合金からなる電源用配線１３及び接地用配線１４が互いに絶縁された状態で平行に形成されている。ここでは、電源用配線１３が導電プラグ３６と電気的に接続されている。
【００２２】
層間絶縁膜３４上に電源用配線１３及び接地用配線１４を覆うように絶縁膜であるパッシベーション膜３７及びポリイミド膜３８が順次積層形成されている。電源用配線１３の表面の一部を露出させるように、ポリイミド膜３８及びパッシベーション膜３７を開口するビア孔３９が形成されている。このビア孔３９を埋め込むように、ポリイミド膜３８上に接続部４０が形成されている。接続部４０は、チタン（Ｔｉ）層４１、銅（Ｃｕ）層４２、ニッケル（Ｎｉ）層４３が順次積層されて形成されている。
【００２３】
そして、接続部４０上に、接続部４０の露出部分を覆うように、接続バンプ４が設けられている。接続バンプ４は、接続部４０を介して電源用配線１３と電気的に接続される。接続バンプ４は、例えばＳｎ−Ａｇを材料としてなるものである。
なお、Ｉ／Ｏセル１０がＶSSＩ／Ｏセル１０ｂの場合には、ビア孔３９が接地用配線１４の表面の一部を露出させるように形成され、このビア孔３９を埋め込む接続部４０が形成されており、接続バンプ４は、接続部４０を介して接地用配線１４と電気的に接続される。
【００２４】
内部セル領域３の各内部セルの配置形態も、Ｉ／Ｏセル領域２の各Ｉ／Ｏセル１０と同様である。
内部セル領域３の内部セルの詳細な構成例を図５に示す。図５では、上図が平面図、下図が上図の破線Ｉ−Ｉに沿った断面図である。各内部セルは、各Ｉ／Ｏセル１０と同様に、ＶDD内部セルは電源用配線４４と、ＶSS内部セルは接地用配線４５とそれぞれコンタクト孔を介して電気的に接続されている。内部セルとして、ここではＶDD内部セル２０の１つを例示する。
【００２５】
ＶDD内部セル２０でも、ＶDDＩ／Ｏセル１０ａと同様に、半導体基板２１上に半導体素子として例えばＣＭＯＳトランジスタ２２が形成され、層間絶縁膜３４、コンタクト孔３５、導電プラグ３６が形成されている。層間絶縁膜３４上に例えばＡｌまたはＡｌ合金からなる電源用配線４４及び接地用配線４５が互いに絶縁された状態で平行に形成されている。ここでは、電源用配線４４が導電プラグ３６と電気的に接続されている。
【００２６】
そして、ビア孔３９を埋め込む接続部４０が形成され、接続部４０の露出部分を覆うように接続バンプ５が設けられている。
なお、内部セルがＶSS内部セルの場合には、ビア孔３９が接地用配線１４の表面の一部を露出させるように形成され、このビア孔３９を埋め込む接続部４０が形成されており、接続バンプ５は、接続部４０を介して接地用配線４５と電気的に接続される。
【００２７】
本実施形態では、半導体チップ１は、主面の中央部位をＩ／Ｏセル領域２、その周辺部位を内部セル領域３に割り当て、主面の全面に接続バンプ４，５が均一に配置される構成を採る。
上述したように、一般的に半導体チップを他の基板等に接続する際には、その４隅部位に他の部分に比較して過剰な加重を受け、これら４隅部位で接続不良が生じて基板から剥離し易くなる可能性が高い。
【００２８】
この事情は上述したように複合的な要因によるものであって、半導体チップ１でも同様に４隅部位で剥離等が生じる可能性はある。しかしながら半導体チップ１では、Ｉ／Ｏセル領域２は剥離等が最も生じ難い中央部位に存し、当該４隅部位に存するのは内部セル領域３の一部の接続バンプ５である。
本実施形態では、内部セル領域３を半導体チップ１の主面の周辺部位に画するため、これを中央部位に画する場合に較べて内部セル領域３の占有面積が大きく確保される。内部セル領域３の内部セルの接続バンプ５は、内部セル領域３上に配されるため、中央部位に配する場合に較べて多くの接続バンプ５を配置することができる。
【００２９】
内部セル領域では、基本セルである内部セルを適宜に組み合わせて結線することにより、種々の論理回路が構成される。半導体チップ１においては、内部セル領域３が広いため、内部セル領域３で必要な論理回路の数よりも相当に多くの接続バンプ５が配されることになる。このことを利用して、半導体チップ１の４隅部位に位置する接続バンプ５が対応する内部セルは必要な論理回路の一部を構成しないように、各内部セルを適宜結線することができる。
このように内部セル領域３を構成することにより、半導体チップ１の４隅部位で接続バンプ５の接続不良が生じても、論理回路の動作不良は生ぜず、回路動作に悪影響を及ぼすことなく、半導体チップ１の所期の回路動作が可能となる。
【００３０】
半導体チップ１に配する接続バンプ４，５の数を試算した例を以下に示す。
例えば、半導体チップ１の主面のサイズが１０．４ｍｍ×１０．４ｍｍ、接続バンプ４，５の配置ピッチを２００μｍとすると、主面に配置可能な接続バンプ４，５の総数は５０×５＝２５００個となる。ここで、Ｉ／Ｏセル領域の接続バンプ４の数を例えば１０００個とすると、内部セル領域３の接続バンプ５の数は、２５００−１０００＝１５００個となり、十分な数の接続バンプ５が確保されることが判る。
【００３１】
この点、特許文献３には、半導体チップの中央領域にＩ／Ｏセルを、周辺領域に論理セルを配置する構成が開示されている。しかしながらこの場合、接続部であるコンタクトは全て半導体チップの中央領域内に配置されている。特許文献３に明記されているように、「２，３の追加のハンダボールを周辺領域１２０に配することが出来るが、これ等は単に製造中にチップを基板に平行に保持するという機械的目的を有するだけ」である。従って特許文献３では、論理セルと接続されたコンタクトは周辺領域には配置されない。この場合、論理セルのコンタクトを必要な論理回路の数より十分に多く確保することができない。特許文献３の半導体チップでは、その基板への接続時に、中央領域内に限れば、中央領域の４隅にはその他の部位に較べて大きな応力が印加される。そのため、半導体チップの回路動作に支障を来たすことは不可避である。
【００３２】
また、本実施形態による半導体チップ１では、上記の効果に加えて、以下のような優れた効果も奏することができる。
図６は、従来の半導体チップを用いた比較例１を説明するための平面図である。
比較例１の半導体チップ２０１は、主面の中央部位に内部セル領域２０２が、その周辺部位に複数のＩ／Ｏセル２１０が並列してなるＩ／Ｏセル領域２０３がそれぞれ設けられている。
半導体チップの設計段階において、例えば内部セル領域２０２の内部セルを増加させることを要する場合、内部セル領域２０２の占有面積の増加に伴ってＩ／Ｏセル領域２０３を更に外側に配置し直すことを要する。しかしながら、Ｉ／Ｏセル２１０の配置可能な部位は限られており、配置変更は困難となる。更に、Ｉ／Ｏセル２１０の配置位置を変更すれば、電気的特性試験等で用いるプローブカード等のプローバの配置の変更を余儀なくされるという問題も見逃せない。
【００３３】
図７は、従来の半導体チップを用いた比較例２を説明するための平面図である。比較例２では、半導体チップ２０１の構成は比較例１と同様である。
半導体チップ２０１では、その設計時において、内部セル領域２０２の配置位置を事前に予測したうえで、実際の内部セル領域２０２の配置・結線を行う。そのため、内部セル領域２０２の占有面積を予想よりも小さくすることができた場合でも、チップサイズを変更することはできない。チップサイズの変更を行うには、当該変更後に内部セル領域２０２の配置・結線を全て再度行うことを要する。
【００３４】
これに対して本実施形態の半導体チップ１では、図８に示すように、半導体チップ１の設計時において、Ｉ／Ｏセル領域２の配置位置を主面の中央部位に確定させる。これにより、Ｉ／Ｏセル領域２の配置位置及び領域を変えることなく、内部セル領域３に要求される物量に応じて、内部セル領域３の占有領域を矢印に示すように外周方向に自在に拡大・縮小させることができる。また、Ｉ／Ｏセル領域２を中央部位に配置することにより、Ｉ／Ｏセル１０と接続バンプ４との配線接続距離を短くすることができる。更に、Ｉ／Ｏセル領域２の配置位置を中央部位で確定することにより、チップサイズに応じてプローバ配置の異なるプローブカードを用いる必要がなく、テスト用ボードをチップサイズよらず共通にしようすることができる。
なお図８では、説明の便宜上、全面に配置される接続バンプ４，５を省略する。
【００３５】
以上説明したように、本実施形態によれば、簡易な構成により、半導体チップ１の４隅で内部セル領域３の接続バンプ５に接続不良が生じても、半導体チップ１の所期の回路動作が可能であり、信頼性の高い半導体チップ１が実現する。
【００３６】
（第２の実施形態）
図９は、第２の実施形態による半導体装置の概略構成を示す平面図である。
本実施形態による半導体装置は、いわゆるＦＣＢＧＡパッケージを有する半導体装置（以下、単にＦＣＢＧＡと呼ぶ。）であって、半導体チップとして第１の実施形態による半導体チップ１が搭載される。
【００３７】
このＦＣＢＧＡでは、プリント基板またはセラミックガラス等からなるパッケージ基板５１に、表面側と裏面側とを電気的に接続するスルーホール配線５２が形成されており、裏面にはスルーホール配線５２と接続された電極５３が設けられている。各電極５３上には、半田ボール５４がボールグリッドアレイ（ＢＧＡ）をなすように配設されている。
【００３８】
そして、パッケージ基板５１の表面上の中央領域には、第１の実施形態による半導体チップ１が接続バンプ４，５によりフリップチップ接続されている。半導体チップ１とパッケージ基板５１との間にエポキシ等の樹脂５５が注入（アンダーフィル）され、その後に樹脂５５が硬化されている。パッケージ基板５１の表面上で半導体チップ１の周囲を囲むようにスペーサ（スティフナー）５６が所定の接着剤により接着されている。そして、半導体チップ１上には、半導体チップ１の裏面（ここでは上面）上に銀ペースト５７が塗布され、スペーサ５６と所定の接着剤により、半導体チップ１と例えば銀ペースト５７により、カバープレート５８が接着固定されている。このカバープレート５８は、例えば銅（Ｃｕ）板からなり、放熱器（ヒートスプレッダ）を兼ねている。
【００３９】
半導体チップ１は、パッケージ基板５１の表面上に接続バンプ４，５によりフリップチップ接続される。この接続の際に、半導体チップ１の４隅部位に配された内部セル領域３の接続バンプ５に接続不良が生じても、第１の実施形態で説明したように論理回路の動作不良は生ぜず、回路動作に悪影響を及ぼすことなく、半導体チップ１の所期の回路動作が可能となる。
また、半導体チップ１では、Ｉ／Ｏセル領域２がその中央部位に配されているため、その周辺部位に比較して接続時に印加される応力が小さく、接続バンプ４によるパッケージ基板５１への接続の高い信頼性が確保される。
【００４０】
以上説明したように、本実施形態では、簡易な構成により、半導体チップ１の隅部位にパッケージ基板５１との間で接続バンプ５の接続不良が生じても、半導体チップ１の所期の回路動作を実現し、高い信頼性の確保が可能となるＦＣＢＧＡが実現する。
【図面の簡単な説明】
【００４１】
【図１】従来の半導体チップの様子を例示する平面図である。
【図２】第１の実施形態による半導体チップの概略構成を示す平面図である。
【図３】第１の実施形態におけるＩ／Ｏセル領域の配置例を示す模式図である。
【図４】第１の実施形態におけるＩ／Ｏセル領域の各Ｉ／Ｏセルの詳細な構成例を示す模式図である。
【図５】第１の実施形態における内部セル領域の各内部セルの詳細な構成例を示す模式図である。
【図６】従来の半導体チップを用いた比較例１を説明するための平面図である。
【図７】従来の半導体チップを用いた比較例２を説明するための平面図である。
【図８】第１の実施形態による半導体チップの平面図である。
【図９】第２の実施形態による半導体装置の概略構成を示す平面図である。
【符号の説明】
【００４２】
１，１０１，２０１  半導体チップ
２，１０３，２０３  Ｉ／Ｏセル領域
３，１０２，２０２  内部セル領域
４，５，１１２  接続バンプ
１０，１１１，２１０  Ｉ／Ｏセル
１０ａ，２０  ＶDDＩ／Ｏセル
１０ｂ  ＶSSＩ／Ｏセル
１１  中央領域
１２  周辺領域
１３，４４  電源用配線
１４，４５  接地用配線
２１  シリコン半導体基板
２２  ＣＭＯＳトランジスタ
２２ａ  ｐＭＯＳトランジスタ
２２ｂ  ｎＭＯＳトランジスタ
２３  素子分離領域
３１  ゲート絶縁膜
３２  ゲート電極
３３  ソース／ドレイン領域
３４  層間絶縁膜
３５  コンタクト孔
３６  導電プラグ
３７  パッシベーション膜
３８  ポリイミド
３９  ビア孔
４０  接続部
４１  チタン（Ｔｉ）層
４２  銅（Ｃｕ）層
４３  ニッケル（Ｎｉ）層
５１  パッケージ基板
５２  スルーホール配線
５３  電極
５４  半田ボール
５５  樹脂
５６  スペーサ
５７  銀ペースト
５８  カバープレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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