(57)【要約】【課題】水素による強誘電体キャパシタの劣化を抑制することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、トランジスタを被覆する第１の層間膜と、第１の層間膜中に形成され、トランジスタのソースまたはドレインの一方に接続された第１のプラグと、第１のプラグおよび第１の層間膜の上方に形成された強誘電体キャパシタと、隣接する強誘電体キャパシタ間の下にある第１の層間膜中に形成され、トランジスタのソースまたはドレインの他方に接続された第２のプラグと、強誘電体キャパシタの側面を被覆する第１の絶縁膜と、強誘電体キャパシタの側面において第１の絶縁膜をさらに被覆する第２の絶縁膜と、第２の絶縁膜を被覆する第２の層間膜と、隣接する強誘電体キャパシタ間の第２の層間膜を貫通して第２のプラグに接続された第３のプラグとを備え、第２の絶縁膜は、第１の絶縁膜よりもエッチングされ難い材料で形成されている。【選択図】図２
2010212426.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数のトランジスタと、
前記複数のトランジスタを被覆する第１の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され、前記トランジスタのソースまたはドレインの一方に接続された複数の第１のコンタクトプラグと、
前記複数の第１のコンタクトプラグおよび前記第１の層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む複数の強誘電体キャパシタと、
隣接する２つの前記強誘電体キャパシタ間の下にある前記第１の層間絶縁膜中に形成され、前記トランジスタのソースまたはドレインの他方に接続された第２のコンタクトプラグと、
前記複数の強誘電体キャパシタの側面を被覆する第１の絶縁膜と、
前記複数の強誘電体キャパシタの側面において前記第１の絶縁膜をさらに被覆する第２の絶縁膜と、
前記第２の絶縁膜を被覆する第２の層間絶縁膜と、
隣接する２つの前記強誘電体キャパシタ間において、前記第２の層間絶縁膜を貫通して前記第２のコンタクトプラグに接続された第３のコンタクトプラグとを備え、
前記第２の絶縁膜は、前記第１の絶縁膜よりもエッチングされ難い材料で形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記複数の強誘電体キャパシタの側面と前記第１の絶縁膜との間に介在し、前記複数の強誘電体キャパシタの側面を被覆する水素バリア膜をさらに備え、
前記複数の強誘電体キャパシタの側面は、前記水素バリア膜、前記第１の絶縁膜および前記第２の絶縁膜からなる三層膜で被覆されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の強誘電体キャパシタの隣接方向における断面において、前記第１の絶縁膜および前記第２の絶縁膜の膜厚の和をＴとし、隣接する２つの前記強誘電体キャパシタ間の間隔をＤとし、前記第２のコンタクトプラグの径をＲとし、前記強誘電体キャパシタの側面のテーパー角度をθとすると、
（Ｄ−Ｒ）／２＜Ｔｃｏｓθ＜Ｄ／２
であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の強誘電体キャパシタの隣接方向における断面において、前記水素バリア膜、前記第１の絶縁膜および前記第２の絶縁膜の膜厚の和をＴとし、隣接する２つの前記強誘電体キャパシタ間の間隔をＤとし、前記第２のコンタクトプラグの径をＲとし、前記強誘電体キャパシタの側面のテーパー角度をθとすると、
（Ｄ−Ｒ）／２＜Ｔｃｏｓθ＜Ｄ／２
であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
半導体基板上にトランジスタを形成し、
前記トランジスタ上に第１の層間絶縁膜を堆積し、
前記トランジスタのソースまたはドレインの一方に接続された第１のコンタクトプラグ、および、前記トランジスタのソースまたはドレインの他方に接続された第２のコンタクトプラグを前記第１の層間絶縁膜中に形成し、
下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記第１のコンタクトプラグの上方に形成し、
少なくとも第１の絶縁膜と該第１の絶縁膜よりもエッチングされ難い第２の絶縁膜とで、前記強誘電体キャパシタの側面および前記第２のコンタクトプラグ上を被覆し、
前記第２の絶縁膜上に第２の層間絶縁膜を堆積し、
前記第２のコンタクトプラグ上にある前記第２の層間絶縁膜、前記第２の絶縁膜、および、前記第１の絶縁膜をエッチングすることによって、前記第２のコンタクトプラグに達するコンタクトホールを形成し、
前記コンタクトホール内に第２のコンタクトプラグを充填することを具備し、
前記コンタクトホールの形成時に、前記第２の絶縁膜が前記強誘電体キャパシタの側面においてエッチングストッパとして機能することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置（ＦｅＲＡＭ（Ferro-electric Random Access Memory）が注目されている。強誘電体キャパシタの分極特性は、水素の還元作用により劣化する。よって、水素バリア膜が強誘電体キャパシタを水素から保護するために頻繁に用いられる。
【０００３】
通常、コンタクトプラグが、強誘電体キャパシタの上部電極とスイッチングトランジスタとの間を接続するために、隣接する２つの強誘電体キャパシタ間に設けられている。このコンタクトプラグ用のコンタクトホールの形成時に、リソグラフィのアライメントずれによって水素バリア膜を不要にエッチングしてしまうことがある。この場合、水素が、スイッチングトランジスタ上の層間絶縁膜を通過して、強誘電体キャパシタに侵入するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３６５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
強誘電体キャパシタ間のコンタクトホールの形成時にリソグラフィがアライメントズレを起こしても、水素による強誘電体キャパシタの劣化を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられた複数のトランジスタと、前記複数のトランジスタを被覆する第１の層間絶縁膜と、前記第１の層間絶縁膜中に形成され、前記トランジスタのソースまたはドレインの一方に接続された複数の第１のコンタクトプラグと、前記複数の第１のコンタクトプラグおよび前記第１の層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む複数の強誘電体キャパシタと、隣接する２つの前記強誘電体キャパシタ間の下にある前記第１の層間絶縁膜中に形成され、前記トランジスタのソースまたはドレインの他方に接続された第２のコンタクトプラグと、前記複数の強誘電体キャパシタの側面を被覆する第１の絶縁膜と、前記複数の強誘電体キャパシタの側面において前記第１の絶縁膜をさらに被覆する第２の絶縁膜と、前記第２の絶縁膜を被覆する第２の層間絶縁膜と、隣接する２つの前記強誘電体キャパシタ間において、前記第２の層間絶縁膜を貫通して前記第２のコンタクトプラグに接続された第３のコンタクトプラグとを備え、
前記第２の絶縁膜は、前記第１の絶縁膜よりもエッチングされ難い材料で形成されていることを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成し、前記トランジスタ上に第１の層間絶縁膜を堆積し、前記トランジスタのソースまたはドレインの一方に接続された第１のコンタクトプラグ、および、前記トランジスタのソースまたはドレインの他方に接続された第２のコンタクトプラグを前記第１の層間絶縁膜中に形成し、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記第１のコンタクトプラグの上方に形成し、少なくとも第１の絶縁膜と該第１の絶縁膜よりもエッチングされ難い第２の絶縁膜とで、前記強誘電体キャパシタの側面および前記第２のコンタクトプラグ上を被覆し、前記第２の絶縁膜上に第２の層間絶縁膜を堆積し、前記第２のコンタクトプラグ上にある前記第２の層間絶縁膜、前記第２の絶縁膜、および、前記第１の絶縁膜をエッチングすることによって、前記第２のコンタクトプラグに達するコンタクトホールを形成し、前記コンタクトホール内に第２のコンタクトプラグを充填することを具備し、
前記コンタクトホールの形成時に、前記第２の絶縁膜が前記強誘電体キャパシタの側面においてエッチングストッパとして機能することを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、強誘電体キャパシタ間のコンタクトホールの形成時にリソグラフィがアライメントズレを起こしても、水素による強誘電体キャパシタの劣化を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図。
【図２】第１の実施形態による強誘電体メモリのカラム方向に沿った断面図。
【図３】第１の実施形態による強誘電体メモリの製造方法を示す断面図。
【図４】図３に続く、強誘電体メモリの製造方法を示す断面図。
【図５】図４に続く、強誘電体メモリの製造方法を示す断面図。
【図６】図５に続く、強誘電体メモリの製造方法を示す断面図。
【図７】図６に続く、強誘電体メモリの製造方法を示す断面図。
【図８】本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す断面図。
【図９】本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図。
【図１０】本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリである。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣともいう）とし、このユニットセルを複数直列に接続した強誘電体メモリである。
【００１２】
本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬｉ（ｉは整数）と、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬ、ｂＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬと、ブロック選択部ＢＳＰとを備える。
【００１３】
１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは、ワード線ＷＬｉとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬｉは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続され、あるいは、ゲート電極Ｇとしても機能している。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。
【００１４】
強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢを複数備えている。セルブロックＣＢの一端は、ブロック選択部ＢＳＰの一端に接続されている。セルブロックＣＢの他端はプレート線ＰＬに接続されている。ブロック選択部ＢＳＰの他端は、それぞれビット線ＢＬまたはｂＢＬに接続されている。即ち、ビット線ＢＬ、ｂＢＬは、それぞれブロック選択部ＢＳＰを介してセルブロックＣＢに接続されている。
【００１５】
ブロック選択部ＢＳＰは、エンハンスメント型トランジスタＴＳＥとデプレーション型トランジスタＴＳＤとを含む。エンハンスメント型トランジスタＴＳＥおよびデプレーション型トランジスタＴＳＤは、ブロック選択線ＢＳ０またはＢＳ１によって制御される。これにより、ブロック選択部ＢＳＰは、ビット線対ＢＬまたはｂＢＬの一方を選択的にビット線ＢＬまたはｂＢＬに接続することができる。
【００１６】
センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加し、メモリセルＭＣにデータを書き込むことができる。尚、本実施形態は、１Ｔ１Ｃモードまたは２Ｔ２Ｃモードのいずれで動作してもよい。
【００１７】
図２は、第１の実施形態による強誘電体メモリのカラム方向に沿った断面図である。図２において、隣接する２つのメモリセルＭＣの接続関係が示されている。
【００１８】
複数のセルトランジスタＣＴがシリコン基板１０上に形成されている。セルトランジスタＣＴのソースＳまたはドレインＤ上、および、ゲート電極Ｇの側面および上面には、第１の層間絶縁膜ＩＬＤ１が設けられている。第１の層間絶縁膜ＩＬＤ１上にシリコン窒化膜２０が設けられている。シリコン窒化膜２０は、水素バリア膜として機能する。さらに、シリコン窒化膜２０上に絶縁膜２５が設けられている。第１のコンタクトプラグＰＬＧ１は、絶縁膜２５、シリコン窒化膜２０および第１の層間絶縁膜ＩＬＤ１を貫通してセルトランジスタＣＴのソースＳまたはドレインＤのいずれか一方に接続されている。第２のコンタクトプラグＰＬＧ２は、絶縁膜２５、シリコン窒化膜２０および第１の層間絶縁膜ＩＬＤ１を貫通してセルトランジスタＣＴのソースＳまたはドレインＤのいずれか他方に接続されている。
【００１９】
下部電極ＬＥが第１のコンタクトプラグＰＬＧ１上に設けられている。尚、下部電極ＬＥは、第１のコンタクトプラグＰＬＧ１上に設けられた導電性の水素バリア膜（図示せず）上に設けてもよい。下部電極ＬＥは、第１のコンタクトプラグＰＬＧ１に電気的に接続されている。強誘電体膜ＦＥが下部電極ＬＥ上に設けられている。上部電極ＵＥが強誘電体膜ＦＥ上に設けられている。上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥが強誘電体キャパシタＦＣを構成する。
【００２０】
第２のコンタクトプラグＰＬＧ２は、カラム方向に隣接する２つの強誘電体キャパシタＦＣ間の下にある第１の層間絶縁膜ＩＬＤ１中に形成されている。
【００２１】
強誘電体キャパシタＦＣの上面の一部および側面は、絶縁性の水素バリア膜３０によって被覆されている。水素バリア膜３０は、酸化アルミニウム、酸化チタン、窒化シリコン、酸化ジルコン、酸化ハフニウム、窒化アルミニウムのうちのいずれかの膜、または、それらのうち２種類以上を含む膜である。本実施形態では、水素バリア膜３０は、酸化アルミニウム（Ａｌ２Ｏ３）からなる。
【００２２】
第１の絶縁膜としてのシリコン酸化膜４０が水素バリア膜３０上に設けられている。４０は、シリコン酸化膜に代えて、シリコン窒化膜（ＳｉＮｘ）またはシリコンオキシナイトライド（ＳｉＯｘＮｙ）でもよい。尚、ｘおよびｙは、正数である。
【００２３】
第２の絶縁膜としての水素バリア膜５０が、シリコン酸化膜４０上に設けられている。水素バリア膜５０は、強誘電体キャパシタＦＣの側面においてシリコン酸化膜４０をさらに被覆する。水素バリア膜５０は、酸化アルミニウム、酸化チタン、窒化シリコン、酸化ジルコン、酸化ハフニウム、窒化アルミニウムのうちのいずれかの膜、または、それらのうち２種類以上を含む膜である。本実施形態では、水素バリア膜５０は、酸化アルミニウム（Ａｌ２Ｏ３）からなる。
【００２４】
本実施形態では、水素バリア膜３０および５０は、同一材料で形成されている。しかし、水素バリア膜３０と５０とは、異なる材料で形成されていてもよい。水素バリア膜５０は、第３のコンタクトプラグＰＬＧ３の形成時にエッチングバリアとして機能する。このため、水素バリア膜５０は、シリコン酸化膜４０および水素バリア膜３０よりもエッチングレートの低い（エッチング選択比の低い）材料であることが好ましい。即ち、水素バリア膜５０は、シリコン酸化膜４０および水素バリア膜３０よりもエッチングし難い材料からなることが好ましい。
【００２５】
水素バリア膜３０、シリコン酸化膜４０および水素バリア膜５０は、順テーパー状に形成された強誘電体キャパシタＦＣの側面に沿って形成されている。
【００２６】
強誘電体キャパシタＦＣの底面はシリコン窒化膜２０に被覆されており、強誘電体キャパシタＦＣの上面および側面は水素バリア膜３０および５０によって被覆されている。シリコン窒化膜２０は、水素バリア膜としても機能する。よって、強誘電体キャパシタＦＣの製造後に強誘電体キャパシタＦＣに水素が侵入することを抑制することができる。
【００２７】
第２の層間絶縁膜ＩＬＤ２が水素バリア膜５０上に設けられている。第３のコンタクトプラグは、第２の層間絶縁膜ＩＬＤ２、水素バリア膜５０、シリコン酸化膜４０および水素バリア膜３０を貫通して、第２のコンタクトプラグＰＬＧ２に接続されている。第４のコンタクトプラグＰＬＧ４は、水素バリア膜５０、シリコン酸化膜４０および水素バリア膜３０を貫通して、上部電極ＵＥに接続されている。
【００２８】
ローカル配線ＬＩＣは、第３のコンタクトプラグＰＬＧ３よび第４のコンタクトプラグＰＬＧ４に接続されている。ローカル配線ＬＩＣは、第３のコンタクトプラグＰＬＧ３の両側においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの上部電極ＵＥを、第４のコンタクトプラグＰＬＧ４を介して互いに接続する。さらに、ローカル配線ＬＩＣは、第３のコンタクトプラグＰＬＧ３を介して第２のコンタクトプラグＰＬＧ２に電気的に接続される。これにより、この２つの強誘電体キャパシタＦＣの上部電極ＵＥは、第３のコンタクトプラグＰＬＧ３、第４のコンタクトプラグＰＬＧ４および第２のコンタクトプラグＰＬＧ２を介してセルトランジスタＣＴのソースＳまたはドレインＤに接続される。
【００２９】
ローカル配線ＬＩＣは、第２の層間絶縁膜ＩＬＤ２、水素バリア膜５０、３０およびシリコン酸化膜４０によって強誘電体膜ＦＥおよび下部電極ＬＥから電気的に絶縁されている。
【００３０】
一方、第１のコンタクトプラグＰＬＧ１上においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの下部電極ＬＥは、ともに第１のコンタクトプラグＰＬＧ１に接続されている。さらに、この２つの強誘電体キャパシタＦＣの下部電極ＬＥは、第１のコンタクトプラグＰＬＧ１を介してセルトランジスタＣＴのドレインＤまたはソースＳに接続される。
【００３１】
このように、強誘電体キャパシタＦＣおよびセルトランジスタＣＴは、それぞれ並列に接続されメモリセルＭＣを成す。カラム方向に配列された複数のメモリセルＭＣは、第１のコンタクトプラグＰＬＧ１、第２のコンタクトプラグＰＬＧ２、ソースＳ、ドレインＤおよびローカル配線ＬＩＣによって直列に接続され、セルブロックＣＢを成す。
【００３２】
第３の層間絶縁膜ＩＬＤ３、ビット線ＢＬ、配線等がローカル配線ＬＩＣの上方に設けられている。
【００３３】
図３から図７は、第１の実施形態による強誘電体メモリの製造方法を示す断面図である。まず、図３に示すように、シリコン基板１０の表面にセルトランジスタＣＴを形成する。このとき、配線抵抗を低下させるために、ゲート電極Ｇ、ソースＳ、ドレインＤ上にシリサイド層（図示せず）を形成してよい。
【００３４】
次に、ＬＰ‐ＣＶＤ（Low Pressure-CVD）法またはプラズマＣＶＤ法を用いて、第１の層間絶縁膜ＩＬＤ１をゲート電極Ｇ、ソースＳおよびドレインＤ上に堆積する。第１の層間絶縁膜ＩＬＤ１は、例えば、ＢＰＳＧ膜またはＴＥＯＳ膜、あるいは、それらの積層膜である。次に、ＣＭＰ（Chemical Mechanical Polishing）を用いて、第１の層間絶縁膜ＩＬＤ１を平坦化する。次に、第１の層間絶縁膜ＩＬＤ１上にシリコン窒化膜２０を堆積し、シリコン窒化膜２０上に絶縁膜２５を堆積する。次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、カラム方向に隣接するゲート電極Ｇ間に、ソースＳまたはドレインＤに達するコンタクトホールを形成する。
【００３５】
次に、スパッタ法、ＣＶＤ法、ＭＯ‐ＣＶＤ（Metal Organic-CVD）法またはＡＬＤ（Atomic Layer Deposition）法を用いて、コンタクトホール内にＴｉ（チタン）またはＴｉＮとＷ（タングステン）との金属積層膜を堆積する。さらに、ＣＭＰ法を用いて、この金属積層膜を平坦化することによって、第１のコンタクトプラグＰＬＧ１および第２のコンタクトプラグＰＬＧ２が形成される。尚、この時点では、強誘電体キャパシタＦＣはまだ形成されていないので、ＭＯ−ＣＶＤ法を用いても水素による強誘電体膜ＦＥの劣化は生じない。
【００３６】
次に、下部電極ＬＥの材料、強誘電体膜ＦＥの材料および上部電極ＵＥの材料を順に堆積する。下部電極ＬＥの材料は、例えば、Ｉｒ、酸化イリジウム（ＩｒＯ２、ＩｒＯｘ）、Ｐｔ、ＬａＳｒＯ３およびＳｒＲｕＯ３の単層膜、あるいは、これらの積層膜からなる。本実施形態では、下部電極ＬＥの材料は、イリジウムの単層膜からなる。
【００３７】
強誘電体膜ＦＥの材料は、ＣＶＤ法を用いて堆積され、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒｘＢｉｙＴａｚＯａ）、ＢＬＴ（ＢｉｘＬａｙＯｚ）等のいずれかからなる。
【００３８】
上部電極ＵＥの材料は、例えば、Ｉｒ、酸化イリジウム（ＩｒＯ２、ＩｒＯｘ）、Ｐｔ、ＬａＳｒＯ３およびＳｒＲｕＯ３の単層膜、あるいは、これらの積層膜からなる。
【００３９】
次に、リソグラフィおよび高温ＲＩＥ法を用いて、上部電極ＵＥの材料、強誘電体膜ＦＥおよび下部電極ＬＥの材料をエッチングする。これにより、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥは、強誘電体キャパシタＦＣのパターンに加工される。このとき、第２のコンタクトプラグＰＬＧ２が露出される。
【００４０】
次に、強誘電体キャパシタＦＣの形成後、水素バリア膜３０を強誘電体キャパシタＦＣおよび第２のコンタクトプラグＰＬＧ２上に堆積する。これにより、図３に示す構造が得られる。次に、図４に示すようにシリコン酸化膜４０および水素バリア膜５０を順次水素バリア膜３０上に堆積する。水素バリア膜３０、シリコン酸化膜４０および水素バリア膜５０のそれぞれの材料は上述した通りである。強誘電体キャパシタＦＣの側面は、水素バリア膜３０、シリコン酸化膜４０および水素バリア膜５０の三層で被覆される。
【００４１】
ここで、図４に示すように複数の強誘電体キャパシタＦＣの隣接方向（カラム方向）における断面において、式１が成り立つように水素バリア膜３０、シリコン酸化膜４０および水素バリア膜５０の膜厚を調節する。尚、Ｔは、水素バリア膜３０、シリコン酸化膜４０および水素バリア膜５０の膜厚の和である。Ｄは、隣接する２つの強誘電体キャパシタＦＣ間の間隔である。Ｒは、第２のコンタクトプラグＰＬＧ２の径である。θは、シリコン基板１０の表面に対する垂直方向と強誘電体キャパシタＦＣの側面との成すテーパー角度である。
（Ｄ−Ｒ）／２＜Ｔｃｏｓθ＜Ｄ／２      （式１）
【００４２】
（Ｄ−Ｒ）／２＜Ｔｃｏｓθを満たすことによって、図５に示すように、シリコン基板１０の上方から見たときに、隣接する２つの強誘電体キャパシタＦＣ間にある水素バリア膜５０のコーナー部ＣＮＲが、第２のコンタクトプラグＰＬＧ２のエッジ部分ＥＧの内側に存在する。また、Ｔｃｏｓθ＜Ｄ／２を満たすことによって、隣接する２つの強誘電体キャパシタＦＣ間にある水素バリア膜５０に平坦部ＲＰが残存する。
【００４３】
もし、ＴｃｏｓθがＤ／２以上となると、２つのコーナー部ＣＮＲはくっついてしまい、隣接する２つの強誘電体キャパシタＦＣ間の間隙が充填されてしまう。このような場合、第２のコンタクトプラグＰＬＧ２へのコンタクトホールを形成することが困難になってしまう。よって、Ｔｃｏｓθ＜Ｄ／２を満たし、平坦部ＲＰを残存させることが好ましい。
【００４４】
水素バリア膜３０の膜厚は、水素バリアとして強誘電体キャパシタＦＣを保護するのに必要な膜厚にする。水素バリア膜５０の膜厚は、コンタクトホールＣＨ１の形成の際にエッチングストッパとしての役割を果たすような膜厚にする。さらに、水素バリア膜３０、５０およびシリコン酸化膜４０の三層の総和Ｔが式１を満たすように、シリコン酸化膜４０の膜厚を決定する。ただし、Ｔが大きすぎると、コンタクトホールＣＨ１の底部の径が小さくなる。このため、Ｔが大きすぎると、コンタクト抵抗が上昇する可能性がある。よって、Ｔは、（Ｄ−Ｒ）／２＜Ｔｃｏｓθを満たしつつ、なるべく小さいほうが好ましい。
【００４５】
次に、図５に示すように、水素バリア膜５０上に第２の層間絶縁膜ＩＬＤ２を堆積する。ＣＭＰを用いて、第２の層間絶縁膜ＩＬＤ２を平坦化する。
【００４６】
次に、リソグラフィおよびＲＩＥを用いて、図６に示すように、第２のコンタクトプラグＰＬＧ２上にある第２の層間絶縁膜ＩＬＤ２、水素バリア膜５０、シリコン酸化膜４０および水素バリア膜３０をエッチングする。これによって、第２のコンタクトプラグＰＬＧ２に達するコンタクトホールＣＨ１を形成する。さらに、リソグラフィおよびＲＩＥを用いて、上部電極ＵＥ上にある第２の層間絶縁膜ＩＬＤ２、水素バリア膜５０、シリコン酸化膜４０および水素バリア膜３０をエッチングする。これによって、上部電極ＵＥに達するコンタクトホールＣＨ２を形成する。
【００４７】
コンタクトホールＣＨ１の形成時に、水素バリア膜５０がエッチングバリア膜として機能する。より詳細には、図６に示すように、リソグラフィのアライメントずれによって、コンタクトホールＣＨ１の開口部が第２のコンタクトプラグＰＬＧ２からずれたとする。この場合、強誘電体キャパシタＦＣの側面に形成された水素バリア膜５０は、平坦領域ＲＰにおける水素バリア膜５０よりも見かけ上厚い。よって、強誘電体キャパシタＦＣの側面に形成された水素バリア膜５０が、コンタクトホールＣＨ１を第２のコンタクトプラグＰＬＧ２上へと誘導する。これにより、コンタクトホールＣＨ１は、第２のコンタクトプラグＰＬＧ２の上面からはみ出すことなく、第２のコンタクトプラグＰＬＧ２の上面の内側に開口される。
【００４８】
もし、強誘電体キャパシタＦＣの側面に形成された水素バリア膜５０がエッチングされたとしても、コンタクトホールＣＨ１の一端は、破線で示すように水素バリア膜３０で抑制される。これにより、コンタクトホールＣＨ１が第１の層間絶縁膜ＩＬＤ１に達することを防止することができる。
【００４９】
次に、図７に示すように、コンタクトホールＣＨ１内に第３のコンタクトプラグＰＬＧ３を充填し、コンタクトホールＣＨ２内に第４のコンタクトプラグＰＬＧ４を充填する。このとき、ＣＶＤを用いてタングステンをコンタクトホールＣＨ１およびＣＨ２内に充填してもよい。このとき、コンタクトホールＣＨ１は第１の層間絶縁膜ＩＬＤ１に通じていないので、ＣＶＤにより発生する水素が第１の層間絶縁膜ＩＬＤ１を介して強誘電体キャパシタＦＣへ拡散しない。その結果、製造工程において、強誘電体キャパシタＦＣは水素による特性劣化を受け難くなる。
【００５０】
尚、シリコン酸化膜４０の部分を水素バリア膜に置き換えた場合、強誘電体キャパシタＦＣを被覆する水素バリア膜３０〜５０の膜厚が非常に厚くなる。この場合、エッチングし難い水素バリア膜のエッチングに時間が掛かるため、コンタクトホールＣＨ１、ＣＨ２を形成することが困難になる。従って、エッチングバリアとしても機能する水素バリア膜５０の下に、エッチング容易なシリコン酸化膜４０を介在させることが有効である。
【００５１】
本実施形態によれば、強誘電体キャパシタＦＣの側面において、エッチング容易なシリコン酸化膜４０の上にエッチングし難い水素バリア膜５０を積層する。これによって、カラム方向に隣接する２つの強誘電体キャパシタＦＣ間のコンタクトホールＣＨが、第２のコンタクトプラグＰＬＧ２の上面からはみ出すことなく、第２のコンタクトプラグＰＬＧ２に達することができる。その結果、強誘電体キャパシタＦＣの水素による特性劣化を抑制することができる。
【００５２】
（第２の実施形態）
図８は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す断面図である。第２の実施形態は、水素バリア膜３０が省略されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態と同様でよい。
【００５３】
水素バリア膜５０が水素を充分に抑制可能であれば、水素バリア膜３０は必ずしも必要ではない。従って、水素バリア膜３０は省略することができる。この場合、図８に示すように、シリコン酸化膜４０が強誘電体キャパシタＦＣの側面に直接形成される。水素バリア膜５０は、シリコン酸化膜４０上に形成される。
【００５４】
ただし、水素バリア膜３０を省略した場合、上記式１のＴは、複数の強誘電体キャパシタＦＣの隣接方向における断面において、シリコン酸化膜４０および水素バリア膜５０の膜厚の和となる。
【００５５】
また、水素バリア膜５０は、図６に示す破線のようにエッチングされてしまうと、コンタクトホールＣＨ１が第１の層間絶縁膜ＩＬＤ１に到達してしまう。よって、第２の実施形態では、水素バリア膜５０の膜厚は、コンタクトホールＣＨ１の形成時にエッチングされないように設定する必要がある。
【００５６】
第２の実施形態は、第１の実施形態と同様の効果を有する。
【００５７】
（第３の実施形態）
図９は、本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図である。第３の実施形態では、上部電極ＵＥ上の水素バリア膜５０が設けられていない点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５８】
第３の実施形態は、図５に示す工程で、ＣＭＰを用いて上部電極ＵＥ上の第２の層間絶縁膜ＩＬＤ２および上部電極ＵＥ上の水素バリア膜５０をさらに研磨する。これにより、シリコン酸化膜４０の上面が露出される。さらに、第４の層間絶縁膜ＩＬＤ４をシリコン酸化膜４０および第２の層間絶縁膜ＩＬＤ２上に堆積する。その後、第１の実施形態で説明した工程を経て、第３の実施形態による強誘電体メモリが完成する。
【００５９】
第３の実施形態では、上部電極ＵＥ上に水素バリア膜５０が無いので、図６に示すコンタクトホールＣＨ２を用意に形成することができる。さらに、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６０】
（第４の実施形態）
図１０は、本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す断面図である。第４の実施形態は、第２のコンタクトプラグＰＬＧ２上に導電性の水素バリア膜９０が形成されている点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。水素バリア膜９０の材料は、ＴｉＡｌＮ、ＴｉＮ、Ｉｒ、Ｐｔ、ＡｌＮのうちのいずれかでよい。
【００６１】
これにより、水素が強誘電体キャパシタＦＣへ拡散することをさらに抑制することができる。第４の実施形態は、さらに、第１の実施形態の効果を得ることができる。
【００６２】
尚、第３および第４の実施形態は、第２の実施形態と組み合わせることができる。これにより、第３および第４の実施形態は、第２の実施形態の効果をも得ることができる。さらに、第３の実施形態と第４の実施形態とを組み合わせてもよい。これにより、第３および第４の実施形態の両方の効果を得ることができる。
【符号の説明】
【００６３】
１０…シリコン基板、ＣＴ…セルトランジスタ、ＦＣ…強誘電体キャパシタ、３０…水素バリア膜、４０…シリコン酸化膜、５０…水素バリア膜、ＩＬＤ１〜ＩＬＤ４…層間絶縁膜、ＰＬＧ１〜ＰＬＧ３コンタクトプラグ、ＬＩＣ…ローカル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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