(57)【要約】【課題】狭ピッチ化されたテストパッドを有する半導体集積回路装置の電気的検査を実現する。【解決手段】複数のチップ領域に区画され、各々には半導体集積回路が形成され、主面上に半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意し、複数の電極に接触可能な複数の接触端子を有するプローブカードを複数の接触端子の先端を複数の電極に接触させる。プローブカードは接触端子とそれと電気的に接続する第２配線とを含む第１シート（２）を有し、そのうち接触端子が形成された領域の裏面にインバによる第２シート（４５）が配置される。第２シートには、接触端子の形成位置に第２シートを貫通して第１エラストマが設けられ、第１エラストマの周囲の位置に第２シートを貫通して第２エラストマが設けられる。第１シートのうち接触端子が形成された領域を第２シートを介して裏面より押圧し、接触端子の先端を電極に接触させる。【選択図】図３９
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【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用いて上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程、
上記プローブカードは、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と電気的に接続する第２配線とを含む第１シートを有し、
上記第１シートのうち上記複数の接触端子が形成された領域の裏面にインバによる第２シートが配置され、
上記第２シートには、上記複数の接触端子の形成位置に対応する位置に、上記第２シートを貫通するように第１エラストマが設けられ、
上記第２シートには、上記第１エラストマの周囲の位置に、上記第２シートを貫通するように第２エラストマが設けられ、
上記第１シートのうち上記複数の接触端子が形成された領域を上記第２シートを介して裏面より押圧することにより、上記複数の接触端子の先端を上記複数の電極に接触させる。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、上記第２エラストマは、上記複数の接触端子の最外縁の領域の外側に設けられる。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法において、
上記プローブカードは、配線基板を含み、
上記第１シートの縁辺部は、上記配線基板に固定される。
【請求項４】
請求項１または２記載の半導体集積回路装置の製造方法において、上記インバは、主要な成分として４２アロイを含む。
【請求項５】
請求項１または２記載の半導体集積回路装置の製造方法において、上記第１シートにかかるテンションは上記第２エラストマの断面積によって調整される。
【請求項６】
請求項１または２記載の半導体集積回路装置の製造方法において、上記第１シートにかかるテンションは上記第２エラストマを形成する個数によって調整される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造技術に関し、特に、狭ピッチで多数個の電極パッドが配置された半導体集積回路の電気的検査に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、日本特許公開２００２−１４１３７号公報に記載されているように、突起電極を有する半導体デバイスの通電試験において、半導体デバイスに向けて突出する複数の角錐状の接触子を有する半導体デバイス検査装置を用い、１個の突起電極に対して１個以上の接触子の稜線または斜面を接触させることで半導体デバイスと半導体デバイス検査装置とを電気的に接触させることにより、突起電極と接触子との接触時における突起電極の損傷を防ぐ技術がある。
【０００３】
また、日本特許公開２００２−２２８６８２号公報に記載されているように、半導体ウエハのバンプ電極に探針を接触させて電気的特性を検査する際に用いる保持体で保持されたプローブに、半導体ウエハのバンプ電極に電圧を印加するための第１接触端子と、第１接触端子を囲む第１絶縁部材と、第１絶縁部材を囲み、かつバンプ電極を介して電圧を検出するための第２接触端子と、第１および第２接触端子間に介在する第２絶縁部材とを備え、第１および第２接触端子には、それぞれ第１および第２端子部と、第１および第２端子部間に介在する第１および第２コイルスプリングを備え付けることにより、バンプ電極が極小化した場合でも探針がバンプ電極から外れてしまうことを防ぐ技術がある。
【０００４】
また、日本特許公開平５−２８３４９０号公報に記載されているように、半導体ウエハ内に形成された各集積回路装置のバンプ電極に対しプローブ手段のニードルの接続端を接触させて集積回路装置を試験測定装置に電気的に接続し、押圧体によってウエハ内の隣の集積回路装置のバンプ電極を押圧してその先端部を変形させて高さを揃えることにより、バンプ電極の高さの揃った集積回路装置をプローブ手段を介して均一な接触抵抗で試験測定装置に接続して試験精度を向上し、集積回路装置を実装する際にも実装側との間の接続抵抗のばらつきを減少する技術がある。
【０００５】
また、日本特許公開２００１−１０８７０６号公報に記載されているように、半導体ウエハに形成された複数のはんだボールとこれらに対応する複数のプローブをそれぞれ互いに接触させてテスタ側との間で信号を送受信してウエハの電気的特性検査を行う際に用いられるコンタクタにおいて、プローブにボール状のはんだボールの中心より外側で電気的に導通自在な状態で接触する円筒部を接触端として設けることにより、プローブをはんだボールに接触させても、はんだボールの中央部分の損傷を防ぎ、はんだボールのリフロー工程を省略することのできる技術がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１４１３７号公報
【特許文献２】特開２００２−２２８６８２号公報
【特許文献３】特開平５−２８３４９０号公報
【特許文献４】特開２００１−１０８７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路装置の検査技術として、例えばプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。
【０００８】
半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（単に「チップ」ともいう）の面積を小さくし、ウエハ１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（バンプ電極）の数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。
【０００９】
また、カンチレバー状の探針を有するプローバを用いて検査を行う場合には、テストパッドの表面に形成された自然酸化膜を破いて探針とテストパッドとを接触させるために、探針をテストパッドの表面でワイピングさせる。探針をワイピングさせたことにより、テストパッド表面の自然酸化膜を破るだけでなく、テストパッドそのものの表面にワイピングによる圧痕が生じる。前述のようにテストパッドの面積が縮小されてきていることから、テストパッドの表面でその圧痕が占める領域は大きくなる。そのため、後の工程でそのテストパッドに接続されたボンディングワイヤの接着力が低下してしまう課題が存在する。さらに、テストパッドの面積が縮小したことにより、ワイピングによって探針の先端がテストパッドから外れ、２個のテストパッド間を短絡してしまうことも懸念される。
【００１０】
また、探針をテストパッドの表面でワイピングさせたことにより、テストパッドの表面の一部が削り取られ、それによって発生した屑が探針の先端に付着してしまうことになる。この屑は、プロービングを繰り返すことによって次第に探針の先端に付着していき、最終的には探針とテストパッドとが電気的接続を確保できなくなってしまうことになる。そのため、所定回数のプロービングを経た後には、所定のクリーニングシートに探針の先端を擦りつけてクリーニングする必要がある。このクリーニング工程が必須となることによって、プローブ検査工程が延びてしまう課題が存在する。プローブ検査工程が延びてしまうことにより、半導体集積回路装置の工期も延びてしまい、半導体集積回路装置の製造コストが増加してしまう課題も存在する。
【００１１】
前述したように、テストパッド数が増加し、さらにテストパッドの狭ピッチ化することによって、プローブ検査の実施が困難になっている。ここで、本発明者らは、図５９に示すようなカンチレバー状の探針１０１が設けられた配線基板１０２を含むプローバを用い、チップ主面のバンプ電極にその探針１０１を接触させて検査を行う場合について検討した。
【００１２】
図６０は、プローブ検査工程中における図５９中の領域Ａを拡大して示した要部平面図であり、図６１は図６０中のＣ−Ｃ線に沿った断面の要部を示した要部断面図である。領域Ａにおいては、バンプ電極１０３の延在する方向と探針１０１の延在する方向とがほぼ同じ向きとなる。そのため、探針１０１は、バンプ電極１０３と接触した後にバンプ電極１０３の延在する方向（図６０および図６１中にて矢印で図示）にワイピングすることになる（図６２および図６３参照）。また、図６４は、プローブ検査工程中における図５９中の領域Ｂを拡大して示した要部平面図であり、図６５は図６４中のＤ−Ｄ線に沿った断面の要部を示した要部断面図である。領域Ｂにおいては、バンプ電極１０３の延在する方向と探針１０１の延在する方向とが交差することになる。そのため、探針１０１は、バンプ電極１０３と接触した後にバンプ電極１０３の延在する方向と交差する方向（図６４および図６５中にて矢印で図示）にワイピング（オーバードライブ）することになる（図６６および図６７参照）。それにより、探針１０１のワイピング後においては、探針１０１の先端がバンプ電極１０３上から外れてしまい、探針１０１が２つのバンプ電極１０３間を短絡してしまうことが懸念される。
【００１３】
また、ＤＦＴ（Design For Testability）技術やＢＩＳＴ（Built In Self Test）技術を用い、実際に探針を接触させるテストパッドの数を低減する手段が検討されている。しかしながら、ＤＦＴ（Design For Testability）技術やＢＩＳＴ（Built In Self Test）技術を用いることにより、新たなテストパッドを設ける必要が生じる。一方、探針がテストパッドに接触する際の衝撃による素子や配線の破壊を防ぐために、テストパッドは、下部に素子や配線が形成されていない入出力領域に配置される。また、半導体集積回路装置の動作の高速化に伴って、ノイズを低減（電源インピーダンスを低減）する目的で、多数の電源パッドをその入出力領域に配置する必要性が増大している。限られたサイズのチップ内では、その入出力領域のサイズも限られてしまうことから、電源パッドの配置によって、ＤＦＴ技術やＢＩＳＴ技術で用いる上記テストパッドを配置する領域を確保することが困難になってしまう。
【００１４】
本発明の目的は、狭ピッチ化したテストパッドを有する半導体集積回路装置に対する電気的検査を実現できる技術を提供することにある。
【００１５】
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１７】
《１》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）第１配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第１配線とに電気的に接続する第２配線と、複数の接触端子の形成領域の近傍であって上記第２配線の非形成領域に配置され、信号伝達には関与しない第１ダミー配線とを含む第１シートを用意する工程；
（ｂ２）上記工程（ｂ１）の後、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な状態に、上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００１８】
《２》項１記載の半導体集積回路装置の製造方法において、上記複数の電極は、上記チップ領域の外周に沿って複数列で配列され、第１列に含まれる上記電極と第２列に含まれる上記電極とは、上記チップ領域の外周に沿った方向で互い違いに配置される。
【００１９】
《３》項２記載の半導体集積回路装置の製造方法において、上記ダミー配線は、上記第１シートの中心部から上記電極配列部に対応する部位に向かって放射状に形成された配線を含む。
【００２０】
《４》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）第１配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第１配線とに電気的に接続する第２配線と、上記第２配線のうちノイズの影響を受けやすい信号線に沿うように形成されたシールド用メタル配線とを含む第１シートを用意する工程；
（ｂ２）上記工程（ｂ１）の後、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な状態に、上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００２１】
《５》項４記載の半導体集積回路装置の製造方法において、上記シールド用メタル配線は、グランドレベルに固定される。
【００２２】
《６》項５記載の半導体集積回路装置の製造方法において、上記第２配線のうちノイズの影響を受けやすい信号線は、それと同一配線層の複数のシールド用メタル配線によって挟み込まれるようにシールドされる。
【００２３】
《７》項５記載の半導体集積回路装置の製造方法において、上記第２配線のうちノイズの影響を受けやすい信号線は、その上層又は下層に形成された上記シールド用メタル配線によってシールドされる。
【００２４】
《８》項７記載の半導体集積回路装置の製造方法において、上記シールド用メタル配線は、ノイズの影響を受けやすい信号線の幅よりも広く形成される。
【００２５】
《９》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）第１配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第１配線とを電気的に接続する第２配線と、ネジが貫通可能なネジ穴が形成されるとともに位置決め用マークが形成されたパターンとを有する第１シートを、上記位置決め用マークに基づいて位置決めする工程；
（ｂ２）上記工程（ｂ１）の後、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な状態に、上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００２６】
《１０》項９記載の半導体集積回路装置の製造方法において、上記第２配線は、上記第１シートの中央部から外周に向かって放射状に形成され、その間隙には、信号伝達には関与しない第２ダミー配線が形成される。
【００２７】
《１１》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と電気的に接続する第２配線とを含む第１シートのうち上記複数の接触端子が形成された領域の裏面にインバによる第２シートを貼り付ける工程；
（ｂ２）上記複数の接触端子の形成位置に対応する位置に、上記第２シートを貫通するように第１エラストマを設ける工程；
（ｂ３）上記第１エラストマを介して上記複数の接触端子を押圧する際に、上記複数の接触端子元の平坦性を確保可能な第２エラストマを上記第１エラストマの周囲に形成する工程；
（ｂ４）工程（ｂ３）の後、上記第１シートのうち上記複数の接触端子が形成された領域を裏面より押圧可能な状態に、上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００２８】
《１２》項１１記載の半導体集積回路装置の製造方法において、上記インバは、主要な成分として４２アロイを含む。
【００２９】
《１３》項１１記載の半導体集積回路装置の製造方法において、上記第１シートにかかるテンションは上記第２エラストマの断面積によって調整される。
【００３０】
《１４》項１１記載の半導体集積回路装置の製造方法において、上記第１シートにかかるテンションは上記第２エラストマを形成する個数によって調整される。
【００３１】
《１５》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）第１配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第１配線とに電気的に接続する第２配線と、第１リングとの接触部位と、上記第１リングより小さな径を有する第２リングとの接触部位とを含み、上記１リングとの接触部位の外側又は上記第２リングとの接触部位の内側に、異なる配線層間の配線を結合するためのスルーホールが形成された第１シートを用意する工程；
（ｂ２）上記工程（ｂ１）の後、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な状態に、上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００３２】
《１６》項１５記載の半導体集積回路装置の製造方法において、上記異なる配線層間の配線の結合箇所には複数のスルーホールが設けられる。
【００３３】
《１７》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）第１配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第１配線とに電気的に接続する第２配線と、上記複数の接触端子の近傍に形成され、上記第２配線に接続された受動素子による電気回路と含む第１シートを用意する工程；
（ｂ２）上記工程（ｂ１）の後、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な状態に、上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００３４】
《１８》項１７記載の半導体集積回路装置の製造方法において、上記受動素子には、抵抗、インダクタ、及びキャパシタの少なくとも一つが含まれる。
【００３５】
《１９》項１７載の半導体集積回路装置の製造方法において、上記電気回路には、信号伝達系のインピーダンスと整合させるためのインピーダンス整合回路が含まれる。
【００３６】
《２０》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）圧接ランドと、上記（ｃ）で外部との間で各種信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを規則的に結合するための第１配線とを有する配線基板に対して、上記複数の電極に接触させるための複数の接触端子と、上記接触端子を上記圧接ランドに電気的に結合させるための第２配線を有する第１シートを用意する工程；
（ｂ２）上記工程（ｂ１）の後、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な状態に、上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００３７】
《２１》項２０記載の半導体集積回路装置の製造方法において、上記工程（ｂ１）における上記圧接ランドと上記ポゴ座との配列を、上記半導体ウエハにおける上記複数の電極の配列に対応させる。
【００３８】
《２２》項２１記載の半導体集積回路装置の製造方法において、上記配線基板は、主要な成分としてガラスエポキシを含む。
【００３９】
《２３》以下の工程を含む半導体集積回路装置の製造方法：
（ａ）複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程；
（ｂ）上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程；
（ｃ）上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程；
上記工程（ｂ）は以下の工程を含む：
（ｂ１）第１配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第１配線とに電気的に接続する第２配線とが、上記区画された上記複数のチップ領域に対応して複数個形成された第１シートを用意する工程；
（ｂ２）上記工程（ｂ１）の後、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な状態に上記第１シートを上記配線基板に取り付ける工程（この工程は省略しても良い）。
【００４０】
《２４》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第１配線とを含む配線基板；
（ｂ）半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第２配線と、複数の接触端子の形成領域の近傍であって上記第２配線の非形成領域に配置され、信号伝達には関与しない第１ダミー配線とを含む第１シート；
（ｃ）上記第１シートを上記配線基板に取り付けるための第１リング；
（ｄ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な押圧機構。
【００４１】
《２５》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第１配線とを含む配線基板；
（ｂ）半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第２配線と、上記第２配線のうちノイズの影響を受けやすい信号線に沿うように形成されたシールド用メタル配線とを含む第１シート；
（ｃ）上記第１シートを上記配線基板に取り付けるための第１リング；
（ｄ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な押圧機構。
【００４２】
《２６》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第１配線とを含む配線基板；
（ｂ）半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第２配線と、ネジが貫通可能なネジ穴が形成されるとともに位置決め用マークが形成されたパターンとを含む第１シート；
（ｃ）上記第１シートを上記位置決め用マークで位置決めした状態で上記第１シートを上記配線基板にネジ止めするための第１リング；
（ｄ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を裏面より押圧可能な押圧機構。
【００４３】
《２７》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第１配線とを含む配線基板；
（ｂ）半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第２配線とを含む第１シート；
（ｃ）第１シートのうち上記複数の接触端子が形成された領域の裏面に貼り付けられたインバによる第２シート；
（ｄ）上記複数の接触端子の形成位置に対応する位置に、上記第２シートを貫通するように設けられた第１エラストマ；
（ｅ）上記第１エラストマの周囲に形成され、上記第１エラストマを介して上記複数の接触端子を押圧する際に、上記複数の接触端子元の平坦性を確保可能な第２エラストマ；
（ｆ）上記第１シートを上記配線基板に取り付けるための第１リング；
（ｇ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な押圧機構。
【００４４】
《２８》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第１配線とを含む配線基板；
（ｂ）半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と圧接ランドとを電気的に接続可能な第２配線と、第１リングとの接触部位と、上記第１リングより小さな径を有する第２リングとの接触部位とを含み、上記１リングとの接触部位の外側又は上記第２リングとの接触部位の内側に、異なる配線層間の配線を結合するためのスルーホールが形成された第１シート；
（ｃ）上記第１シートを上記配線基板に取り付けるための第１リング；
（ｄ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な押圧機構。
【００４５】
《２９》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第１配線とを含む配線基板；
（ｂ）半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第２配線と、上記複数の接触端子の近傍に形成され、上記第２配線に接続された受動素子による電気回路とを含む第１シート；
（ｃ）上記第１シートを上記配線基板に取り付けるための第１リング；
（ｄ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な押圧機構。
【００４６】
《３０》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを規則的に結合するための第１配線とを含む配線基板；
（ｂ）半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第２配線とを含む第１シート；
（ｃ）上記第１シートを上記配線基板に取り付けるための第１リング；
（ｄ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な押圧機構。
【００４７】
《３１》以下の部材を含むプローブカード：
（ａ）圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第１配線とを含む配線基板；
（ｂ）複数のチップ領域に区画されるとともに主面上に複数の電極が形成された半導体ウエハにおける上記複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第２配線とが、上記区画された上記複数のチップ領域に対応して複数個形成された第１シート；
（ｃ）上記第１シートを上記配線基板に取り付けるための第１リング；
（ｄ）上記配線基板に支持され、上記第１シートのうち上記複数の接触端子が形成された領域を上記第１シートの裏面より押圧可能な押圧機構。
変換回路を内蔵した半導体集積回路を用いたシステムの小型化を図ることができる。
【発明の効果】
【００４８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４９】
すなわち、狭ピッチ化したテストパッドを有する半導体集積回路装置に対する電気的検査（プローブ検査）を実施できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１であるプローブカードの下面の要部平面図である。
【図２】図１中のＡ−Ａ線に沿った断面図である。
【図３】上記プローブカードの上面の要部平面図である。
【図４】上記プローブカードにおける配線を説明するためのプローブカードの下面の要部平面図である。
【図５】上記プローブカードにおける薄膜シートの中央部の配線説明図である。
【図６】図５に示される配線の比較対象とされる配線説明図である。
【図７】上記プローブカードにおける薄膜シートの中央部の配線説明図である。
【図８】上記プローブカードにおける薄膜シートの中央部の配線説明図である。
【図９】上記プローブカードにおける薄膜シートの要部平面図である。
【図１０】図９中のＢ−Ｂ線に沿った断面図である。
【図１１】図９中のＣ−Ｃ線に沿った断面図である。
【図１２】本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。
【図１３】本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
【図１４】図１３に示される半導体チップに形成されたパッドの斜視図である。
【図１５】図１４に示される半導体チップの液晶パネルへの接続方法を示す要部断面図である。
【図１６】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図１７】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図１８】本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。
【図１９】図１８中のＤ−Ｄ線に沿った断面図である。
【図２０】図１８中のＥ−Ｅ線に沿った断面図である。
【図２１】本発明の実施の形態１であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。
【図２２】図２１に続く薄膜シートの製造工程中の要部断面図である。
【図２３】図２２に続く薄膜シートの製造工程中の要部断面図である。
【図２４】図２３に続く薄膜シートの製造工程中の要部断面図である。
【図２５】図２４に続く薄膜シートの製造工程中の要部断面図である。
【図２６】図２５に続く薄膜シートの製造工程中の要部断面図である。
【図２７】図２６に続く薄膜シートの製造工程中の要部断面図である。
【図２８】図２７に続く薄膜シートの製造工程中の要部断面図である。
【図２９】図２８に続く薄膜シートの製造工程中の要部断面図である。
【図３０】本発明の実施の形態２であるプローブカードにおける薄膜シートの要部平面図である。
【図３１】本発明の実施の形態２であるプローブカードにおける薄膜シートの要部説明図である。
【図３２】本発明の実施の形態３であるプローブカードにおける薄膜シートの要部平面図である。
【図３３】本発明の実施の形態３であるプローブカードにおける薄膜シートに形成される主要回路の説明図である。
【図３４】本発明の実施の形態３であるプローブカードにおける薄膜シートに形成される主要回路の説明図である。
【図３５】本発明の実施の形態４であるプローブカードにおける薄膜シートの要部平面図である。
【図３６】図３５中のねじ穴形成パターンの平面図である。
【図３７】本発明の実施の形態５のプローブカードの比較対象とされるプローブカードにおける薄膜シートの要部断面図である。
【図３８】本発明の実施の形態５のプローブカードの比較対象とされるプローブカードにおける薄膜シートの要部断面図である。
【図３９】本発明の実施の形態５のプローブカードにおける薄膜シートの要部断面図である。
【図４０】本発明の実施の形態５のプローブカードにおける薄膜シートの要部断面図である。
【図４１】本発明の実施の形態５のプローブカードにおける薄膜シートの要部断面図である。
【図４２】本発明の実施の形態５のプローブカードにおける薄膜シートの要部断面図である。
【図４３】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図４４】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図４５】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図４６】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図４７】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図４８】本発明の実施の形態５のプローブカードの比較対象とされるプローブカードにおける薄膜シートの要部断面図である。
【図４９】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図５０】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図５１】本発明の実施の形態５のプローブカードにおける薄膜シートの要部平面図である。
【図５２】実施の形態６のプローブカードにおける薄膜シートの要部平面図である。
【図５３】図５２中の主要部断面図である。
【図５４】実施の形態７のプローブカードの比較対象とされるプローブカードにおける配線基板の主要要部平面図である。
【図５５】図５４中のＦ−Ｆ線に沿った断面図である。
【図５６】実施の形態７のプローブカードにおける配線基板の主要要部平面図である。
【図５７】図５６中のＦ−Ｆ線に沿った断面図である。
【図５８】実施の形態８のプローブカードにおける配線基板の主要要部平面図である。
【図５９】本発明者らが検討したプローバの要部平面図である。
【図６０】プローブ検査工程中における図７９中の一領域を拡大して示した要部平面図である。
【図６１】図６０中のＣ−Ｃ線に沿った断面の要部を示した要部断面図である。
【図６２】図６１に続くプローブ検査工程中における図５９中の一領域を拡大して示した要部平面図である。
【図６３】図６２中のＣ−Ｃ線に沿った断面の要部を示した要部断面図である。
【図６４】プローブ検査工程中における図５９中の一領域を拡大して示した要部平面図である。
【図６５】図６４中のＤ−Ｄ線に沿った断面の要部を示した要部断面図である。
【図６６】図６４に続くプローブ検査工程中における図７９中の一領域を拡大して示した要部平面図である。
【図６７】図６６中のＤ−Ｄ線に沿った断面の要部を示した要部断面図である。
【発明を実施するための形態】
【００５１】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００５２】
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００５３】
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００５４】
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。
【００５５】
上記接触端子は、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって薄膜シートに形成される。
【００５６】
プローブ検査とは、ウエハ工程が完了したウエハに対してプローブカードを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別等の終テストとは区別される。プローブ検査の後に、ダイシングされることによりチップに分離され、チップ毎に、バーンイン試験や各種動作テストが行われることで良品の選別が行われる。
【００５７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００５８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００５９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００６０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００６１】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００６２】
また、実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００６３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００６４】
（実施の形態１）
図１は実施の形態１のプローブカードの下面の要部平面図であり、図２は図１中のＡ−Ａ線に沿った断面図である。また、図３には上記プローブカードの上面の主要平面図である。
【００６５】
図１および図２に示すように、実施の形態１のプローブカード（第１カード）は、例えば多層配線基板（単に「配線基板」ともいう）１、薄膜シート（薄膜プローブ（第１シート））２およびプランジャ（押圧機構）３などから形成されている。薄膜シート２は、押さえリング（第１リング）４によって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２とプランジャ３とは接着リング（第２リング）６を介して接着されている。また、薄膜シート２の縁辺部は、上記押さえリング４よりもさらに大きな径を有する外周リング４Ａによって多層配線基板１に固定されている。
【００６６】
薄膜シート２の下面には、例えば４角錐型または４角錐台型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の端部まで延在する複数の配線（第２配線）が形成されている。この複数の配線は、図４において２３で示されるように、薄膜シート２の中央部のプローブ７形成領域から薄膜シート２の縁辺部に向かって放射状に形成される。
【００６７】
多層配線基板１の下面には複数の圧接ランドが形成されている。この複数の圧接ランドは、例えば図５５や図５７において５４３で示されるように、多層配線基板１における複数の配線の端部に対応して形成されており、薄膜シート２が多層配線基板１に取付けられた際に、対応する配線の端部に電気的に接続される。複数の圧接ランド５４３は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（pogo）座８に電気的に接続されている。ポゴ座８は、図３に示されるように、多層配線基板１の上面に多数形成されており、例えば図５５や図５７に示されるように、半導体集積回路の電気的な検査を行うに際して、テスタ（図示せず）との間で各種信号のやり取りを可能とするためのポゴ座コンタクト５４９を受ける機能を有する。ポゴ座コンタクト５４９は先端の接触ピンを内蔵されたバネで押し当てることによりポゴ座８への電気的な接続を可能とする。実施の形態１において、薄膜シート２は、例えばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート２は柔軟性を有することから、実施の形態１では、チップ（半導体集積回路装置）のパッドにすべてのプローブ７を接触させるために、プローブ７が形成された領域の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧する構造となっている。すなわち、プランジャ３内に配置されたばね３Ａの弾性力によって一定の圧力を押圧具９に加えるものである。実施の形態１において、押圧具９の材質としては、４２アロイを例示することができる。
【００６８】
尚、チップのパッドにすべてのプローブを接触させるために、プランジャがプローブを押圧する構造のプローブカードについては、例えば特開２００１−１５９６４３号公報にも記載されている。
【００６９】
実施の形態１において、上記プローブカードを用いてプローブ検査（電気的検査）を行う対象としては、ＬＣＤ（Liquid Crystal Display）ドライバが形成されたチップを例示することができる。図１２は、それら複数のチップ（チップ領域）１０が区画されたウエハＷＨの平面図である。尚、実施の形態１のプローブカードを用いたプローブ検査は、これら複数のチップ１０が区画されたウエハＷＨに対して行うものである。また、図１３は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、例えば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路が形成されている。また、チップ１０の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッド（第１電極）１１、１２が配置されており、図１３中におけるチップ１０の上側の長辺および両短辺に沿って配列されたパッド１１は出力端子となり、チップ１０の下側の長辺に沿って配列されたパッド１２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド１１の間隔をできる限り広げるために、パッド１１はチップ１０の上側の長辺および両短辺に沿って２列で配列され、チップ１０の上側の長辺および両短辺に沿って互いの列のパッド１１が互い違いに配列されている。実施の形態１において、隣り合うパッド１１が配置されているピッチＬＰは、例えば約４５μｍである。また、実施の形態１において、パッド１１は平面矩形であり、チップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡは約８０μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢは約３０μｍである。
【００７０】
パッド１１、１２は、例えばＡｕ（金）から形成されたバンプ電極（突起電極）であり、チップ１０の入出力端子（ボンディングパッド）上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図１４は、パッド１１の斜視図である。パッド１１の高さＬＣは約１５μｍであり、パッド１２も同程度の高さを有する。
【００７１】
また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってＬＣＤドライバ回路（半導体集積回路）や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、実施の形態１において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。尚、以後プローブ検査（パッド１１、１２とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。
【００７２】
図１５は、上記チップ１０の液晶パネルへの接続方法を示す要部断面図である。図１５に示すように、液晶パネルは、例えば主面に画素電極１４、１５が形成されたガラス基板１６、液晶層１７、および液晶層１７を介してガラス基板１６と対向するように配置されたガラス基板１８などから形成されている。実施の形態１においては、このような液晶パネルのガラス基板１６の画素電極１４、１５に、それぞれパッド１１、１２が接続するようにチップ１０をフェイスダウンボンディングすることによって、チップ１０を液晶パネルへ接続することを例示できる。
【００７３】
図５には、図１における上記薄膜シート２の中央部（プローブ７付近）が拡大して示される。また、図９には図１における上記プローブ７が拡大して示される。図１０は図９におけるＢ−Ｂ線に沿った要部断面図、図１１は図９におけるＣ−Ｃ線に沿った要部断面図である。
【００７４】
上記薄膜シート２における中央部には、プローブ形成領域７００が設けられ、ここに複数のプローブ７が矩形状に配置される。配線２３は、プローブ形成領域７００から薄膜シート２の縁辺部に向かって放射状に形成される。また、実施の形態１のプローブカードにおいては、上記プローブ形成領域７００から薄膜シート２の縁辺部に向かって放射状に形成される配線２３とは別にダミー配線２３Ａが形成される。ダミー配線２３Ａは、上記配線２３とは絶縁されており、信号伝達に関与しない。図６は、図５におけるダミー配線２３Ａが省略したものである。図５、図６から明らかなように、ダミー配線２３Ａは、上記配線２３が存在しないところに形成される。図６に示されるようにダミー配線２３Ａが存在しない場合、配線２３が形成されたところでは薄膜シート２の剛性が大きいのに対して、配線２３が形成されたところでは薄膜シート２の剛性が小さくなっているため、プローブ形成領域７００の内側と外側とでは薄膜シート２の剛性のバランスが崩れてしまう。この結果、プローブ形成領域７００に形成されたプローブ７とチップのパッドとの接触状態に不具合を生ずることがある。例えばウエハのチップ領域の外周に沿って電極が複数列配列される場合には、プローブ形成領域７００に形成されたプローブ７もそれに対応してプローブ形成領域７００に複数列形成されることになるが（図４参照）、図６に示されるようにダミー配線２３Ａが存在しない場合には、プローブ形成領域７００の内側と外側とでは薄膜シート２の剛性のバランスが崩れてしまい、特にプローブ形成領域７００の内側のプローブとチップのパッドとの接触状態が不完全になる虞がある。これに対して図５に示されるように、上記配線２３が存在しないところにダミー配線２３Ａが設けられた場合には、プローブ形成領域７００の内側と外側とで薄膜シート２の剛性が均一化されるため、プローブ７とチップのパッドとの接触状態を良好に保つことができる。
【００７５】
上記プローブ７は、図９に示されるように、薄膜シート２中にて平面六角形状にパターニングされた金属膜２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップ１０に形成されたパッド１１、１２の位置に合わせて配置されており、図９ではパッド１１に対応するプローブ７の配置について示している。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周に近い配列（以降、第１列と記す）のパッド１１に対応し、プローブ７Ｂは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周から遠い配列（以降、第２列と記す）のパッド１１に対応している。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図９が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッド１１が配置されているピッチＬＰの半分の約２２．５μｍとなる。また、実施の形態１において、距離ＬＹは、約１００μｍとなる。
【００７６】
金属膜２１Ａ、２１Ｂは、例えば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜２２が成膜され、ポリイミド膜２２上には各金属膜２１と電気的に接続する配線（第２配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜２５が成膜されている。
【００７７】
上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台型に形成されたプローブ７Ａ、７Ｂとなり、ポリイミド膜２２には金属膜２１Ａ、２１Ｂに達するスルーホール２４が形成される。そのため、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンと、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまい、プローブ７Ａ、７Ｂからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、実施の形態１では、図９に示すように、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとしている。それにより、平面でプローブ７Ａおよびスルーホール２４が配置された金属膜２１Ａの幅広の領域と、平面でプローブ７Ｂおよびスルーホール２４が配置された金属膜２１Ｂの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜２１Ａおよび金属膜２１Ｂの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまう不具合を防ぐことができる。
【００７８】
上記ダミー配線２３Ａは、図１１に示されるように、配線２３と同一の配線層を使って形成される。また、上記ダミー配線２３Ａは、図７に示されるように、薄膜シート２の中心部からプローブ形成領域７００に向かって放射状に形成しても良いし、図８に示されるように、プローブ形成領域７００の近傍域にのみ形成し、薄膜シート２の中心部においては上記ダミー配線２３Ａの形成を省略しても良い。
【００７９】
実施の形態１では、パッド１１が２列で配列されている場合について説明したが、１列で配列されているチップも存在する。そのようなチップに対しては、図１６に示すように、上記金属膜２１Ａの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート２を用いることで対応することができる。また、パッド１１の数がさらに多い場合には、３列以上で配列されている場合もある。図１７は３列で配列されたパッド１１に対応した薄膜シート２の要部平面図であり、図１８は４列で配列されたパッド１１に対応した薄膜シート２の要部平面図である。チップ１０のサイズが同じであれば、パッド１１の配列数が増えるに従って、図９を用いて説明した距離ＬＸがさらに狭くなるので、上記金属膜２１Ａ、２１Ｂを含む金属膜が接触してしまうことがさらに懸念される。そこで、図１７および図１８に示すように、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを、例えば図９に示した金属膜２１Ａの平面パターンを４５°回転させたものとすることで、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図９に示した金属膜２１Ａの平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄの互いの接触を防ぐことができるのであれば他の回転角でもよい。尚、金属膜２１Ｃには、プローブ７Ｂが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｃが形成され、金属膜２１Ｄには、プローブ７Ｃが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｄが形成されている。
【００８０】
ここで、図１９は図１８中のＤ−Ｄ線に沿った要部断面図であり、図２０は図１８中のＥ−Ｅ線に沿った要部断面図である。図１９に示したように、４列のパッド１１に対応するプローブ７Ａ〜７Ｄを有する金属膜２１Ａ〜２１Ｄを配置した場合には、金属膜２１Ａ〜２１Ｄのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、上記距離ＬＸが狭くなることによって、金属膜２１Ａ〜２１
Ｄのそれぞれ同士が接触する虞が生じるのと共に、金属膜２１Ａ〜２１Ｄに電気的に接続する配線同士も接触する虞が生じるからである。そこで、実施の形態１においては、図１９および図２０に示すように、それら配線を２層の配線層（配線２３、２６）から形成することを例示することができる。この場合において、ダミー配線２３Ａは、配線２３、２６と同様に２層の配線層を用いて形成することができる。
【００８１】
尚、配線２６およびポリイミド膜２５上には、ポリイミド膜２７が形成されている。相対的に下層の配線２３はポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｃと接触し、相対的に上層の配線２６はポリイミド膜２２、２５に形成されたスルーホール２８の底部で金属膜２１Ｂ、２１Ｄと接触している。それにより、同一の配線層においては、隣り合う配線２３または配線２６の間隔を大きく確保することが可能となるので、隣り合う配線２３または配線２６が接触してしまう不具合を防ぐことができる。また、パッド１１が５列以上となり、それに対応するプローブ数が増加して上記距離ＬＸが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。
【００８２】
次に、上記の実施の形態１の薄膜シート２の構造について、その製造工程と併せて図２１〜図２３を用いて説明する。図２１〜図３０は、図９〜図１１を用いて説明した２列のパッド１１（図１３参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図である。尚、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ７（プローブ７Ａ〜７Ｄ）と同様のプローブの構造および製造工程については、特願平６−２２８８５号、特開平７−２８３２８０号公報、特開平８−５０１４６号公報、特開平８−２０１４２７号公報、特願平９−１１９１０７号、特開平１１−２３６１５号公報、特開２００２−１３９５５４号公報、特開平１０−３０８４２３号公報、特願平９−１８９６６０号、特開平１１−９７４７１号公報、特開２０００−１５０５９４号公報、特願２００２−２８９３７７号、特願２００２−２９４３７６号、特願２００３−１８９９４９号、および特願２００３−７５４２９号にも記載がある。
【００８３】
まず、図２１に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ（第１基板）３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（例えば水酸化カリウム水溶液）をもちいてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台型の穴（第１穴部）３３を形成する。
【００８４】
次に、図２２に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、例えば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図９〜図１１参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
【００８５】
次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３７、３８を順次堆積する。実施の形態１においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。尚、導電性膜３５は、後の工程で除去される。
【００８６】
金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッド１１に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッド１１に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッド１１の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッド１１を形成する材料が付着し難い材質を選択することが好ましい。そこで、実施の形態１においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる（ただし、クリーニング工程を排除するわけではない）。このような導電性膜３７は、膜厚が厚くなるほど強度および耐磨耗性を増すので、プローブ７Ａ、７Ｂの寿命を延ばすためにはできるだけ厚く成膜することが好ましい。しかしながら、ロジウム膜である導電性膜３７は成膜中のめっき応力が大きく、このめっき応力は膜厚が厚くなるほど大きくなる。このめっき応力は、酸化シリコン膜３４と導電性膜３５との界面に作用するので、めっき応力が大きくなると酸化シリコン膜３４と導電性膜３５とが剥離してしまう不具合が懸念される。そのため、酸化シリコン膜３４と導電性膜３５とが剥離しない範囲で可能な限り導電性膜３７を厚く成膜することが好ましい。実施の形態１では、この導電性膜３７の膜厚を１μｍ程度以上かつ電解めっき法で形成できる実用的な最大膜厚（例えば４μｍ程度）とし、好ましくは２μｍ〜３．５μｍ程度とし、さらに好ましくは２．５μｍ程度とすることを例示できる。本発明者らが行った実験によれば、この導電性膜３７の膜厚を約２μｍとした時に、導電性膜３７の耐磨耗性は、プローブ検査において約１００万回のプローブ７Ａ、７Ｂとパッド１２との接触に耐え得るものであった。また、ニッケル膜である導電性膜３８も導電性膜３７ほどではないが成膜中にめっき応力を生じる。そのため、導電性膜３８についても酸化シリコン膜３４と導電性膜３５とが剥離しない範囲の膜厚で成膜することが好ましい。
【００８７】
次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図２３に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜（第１ポリイミド膜）２２（図１０および図１１も参照）を成膜する。続いて、そのポリイミド膜２２に金属膜２１Ａ、２１Ｂに達する前述のスルーホール（第１開口部）２４を形成する。このスルーホール２４は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
【００８８】
次に、図２４に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜（第２金属膜）４２を成膜する。この導電性膜４２は、例えば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜（第２金属膜）４３を成膜する。実施の形態１においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
【００８９】
次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。
【００９０】
尚、上記ダミー配線２３Ａも上記配線２３と同様に形成される。
【００９１】
次に、図２５に示すように、ウエハ３１の主面に前述のポリイミド膜（第２ポリイミド膜）２５を成膜する。このポリイミド膜２５は、後の工程でウエハ３１の主面に固着される金属シートの接着層として機能する。
【００９２】
次に、図２６に示すように、ポリイミド膜２５の上面に金属シート（第２シート）４５を固着する。この金属シート４５としては、線膨張率が低く、かつシリコンから形成されたウエハ３１の線膨張率に近い材質を選ぶものであり、実施の形態１では、例えば４２アロイ（ニッケル４２％かつ鉄５８％の合金で、線膨張率４ｐｐｍ／℃）またはインバ（Invar；ニッケル３６％かつ鉄６４％の合金で、線膨張率１．５ｐｐｍ／℃）を例示することができる。また、金属シート４５を用いる代わりにウエハ４１と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、例えば鉄とニッケルとコバルトとの合金、またはセラミックと樹脂との混合材料などでもよい。このような金属シート４５を固着するには、ウエハ３１の主面に位置合わせしつつ重ね合わせ、１０〜２００ｋｇｆ／ｃｍ2程度で加圧しながらポリイミド膜２５のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。
【００９３】
このような金属シート４５をポリイミド膜２５を用いて固着することによって、形成される薄膜シート２の強度の向上を図ることができる。また、金属シート４５を固着しない場合には、プローブ検査時の温度に起因する薄膜シート２および検査対象のウエハの膨張または収縮によって、プローブ７Ａ、７Ｂと対応するパッド１１との相対的な位置がずれてしまい、プローブ７Ａ、７Ｂが対応するパッド１１と接触できなくなってしまう不具合が懸念される。一方、実施の形態１によれば、金属シート４５を固着したことにより、プローブ検査時の温度に起因する薄膜シート２および検査対象のウエハの膨張量または収縮量を揃えることができる。それにより、プローブ７Ａ、７Ｂと対応するパッド１１との相対的な位置がずれてしまうことを防ぐことが可能となる。すなわち、プローブ７Ａ、７Ｂと対応するパッド１１とがプローブ検査時の温度に関係なく常に電気的接触を保つことが可能となる。また、様々な状況下での薄膜シート２と検査対象のウエハとの相対的な位置制度を確保することが可能となる。
【００９４】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして金属シート４５をエッチングし、プローブ７Ａ、７Ｂ上の金属シート４５に開口部（第２開口部）４６を形成する。実施の形態１において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。
【００９５】
次に、上記フォトレジスト膜を除去した後、図２７に示すように、開口部４６内に、エラストマ（弾性材）４８を形成する。この時、エラストマ４８は所定量が開口部４６の上部へ出るように形成する。実施の形態１においては、エラストマ４８を形成する方法として、開口部４６内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができる。エラストマ４８は、多数のプローブ７Ａ、７Ｂの先端がパッド１１に接触する際の衝撃を緩和しつつ、個々のプローブ７Ａ、７Ｂの先端の高さのばらつきを局部的な変形によって吸収し、パッド１１の高さのばらつきに倣った均一な食い込みによってプローブ７Ａ、７Ｂとパッド１１との接触を実現する。
【００９６】
次に、図２８に示すように、例えばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（例えば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去する。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図２２参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッド１１の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
【００９７】
次に、図２９に示すように、例えば４２アロイから形成された押圧具５０をエラストマ４８上に接着して実施の形態１の薄膜シート２を製造する。
【００９８】
上記の工程によって製造した実施の形態１の薄膜シート２は、金属シート４５が接着されたことにより剛性が向上している。
【００９９】
（実施の形態２）
次に、実施の形態２について説明する。
【０１００】
信号配線の中にはノイズを嫌うものがある。それを放置すると、隣接配線や電源ラインからノイズの影響を受けてしまい、プローブ検査（電気検査）において半導体集積回路本来の機能を正しく検査することができなくなる。そこで、実施の形態２のプローブカードにおいては、例えば図３０に示されるように、複数の配線２３において、特にノイズを嫌う信号配線を挟み込むようにシールド用メタルライン３００を形成する。シールド用メタルライン３００は、上記配線２３と同一の配線層とされる。この複数のシールド用メタルライン３００の一端は、配線２３の端部を包囲するように短絡されるとともに、適宜箇所例えば押さえリング４又は外周リング４Ａなどにおいてでグランドライン（電源電圧の０Ｖライン）に接続される。複数のシールド用メタルライン３００によって挟み込まれた信号配線は、上記シールド用メタルライン３００によってシールドされるため、ノイズの影響が低減される。それにより、プローブ検査（電気検査）においては半導体集積回路本来の機能を正しく検査することができる。
【０１０１】
また、図３１に示されるように、特にノイズを嫌う信号配線３０の真下の配線層を使ってシールド用メタルライン３００を形成することができる。シールド機能を十分に発揮させるには、シールド用メタルライン３００の幅Ｗ１を信号配線３０の幅Ｗ２より広く形成すると良い。また、図示しないが、信号配線３０の真上の配線層を使ってシールド用メタルライン３００を形成し、信号配線３０を上下のシールド用メタルライン３００で挟み込むようにすれば良い。
【０１０２】
（実施の形態３）
次に、実施の形態３について説明する。
【０１０３】
薄膜は露光によりパターニングが可能であり、抵抗や、キャパシタ、インダクタを作り込むことができる。そこで、実施の形態３のプローブカードにおいては、例えば図３２に示されるように、上記薄膜シート２おけるプローブ形成領域７００の内側を利用して、インピーダンスマッチング回路３２１やキャパシタ３２２を形成することができる。
【０１０４】
上記キャパシタ３２２は、図３３に示されるように、複数の配線２３に含まれるグランドライン（ＧＮＤライン）２３１と電源ライン（Ｖｄｄライン）２３２との間に形成され、グランドライン２３１や電源ライン２３２に含まれるノイズを上記キャパシタ３２２で低減することができる。上記キャパシタ３３１は、互いに異なる配線層を利用して形成した電極３３２，３３３とが対向配置されることで作られる。電極３３２は電源ライン２３２に導通され、電極３３３はグランドライン２３１に導通される。電極３３２，３３３間の絶縁膜はポリイミドなどによって形成される。層間膜厚Ｌ＝ポリイミドの比誘電率を３．４、誘電率ε＝８．８４×１０−１２とすると、キャパシタ３２２の静電容量Ｃは、Ｃ＝ε・（Ｓ／Ｌ）より、１０μｍ角の膜厚１０μｍで、３．０ｆＦの容量を作成することができる。
【０１０５】
上記インピーダンスマッチング回路３２１は、信号伝達系において信号の反射を抑えるために挿入され、その定数は信号源との関係で決定される。上記インピーダンスマッチング回路３２１は、図３４に示されるように抵抗３４１とインダクタ３４２との並列接続回路とされる。この並列接続回路は信号ライン２３３とプローブ７との間に配置される。抵抗３４１、インダクタ３４２は配線層を利用して形成される。インダクタ３４２は、１ｍｍ角の渦巻きパターンで約３５０ｎＨの自己インダクタンスを得ることができる。インピーダンスマッチング回路３２１のインピーダンスは、抵抗３４１とインダクタ３４２との値で調整することができる。抵抗３４１の値は、抵抗を形成する信号配線の長さに比例し、信号配線の長さに比例する。インピーダンスマッチング回路３２１が設けられることにより、信号伝達系のインピーダンスがマッチングされることで信号の反射が抑えられることから、プローブ検査（電気検査）においては半導体集積回路本来の機能を正しく検査することができる。
【０１０６】
（実施の形態４）
次に、実施の形態４について説明する。
【０１０７】
プローブカードを用意する工程において、検査対象とされるウエハに対応する薄膜シート２を配線基板１に正しい位置関係で取り付ける必要があるが、薄膜シート２の中央部に形成されたプローブ７の微細な配列と配線基板１との位置関係を目視により確認して配線基板１に対する薄膜シート２の位置決めを行うのは容易ではない。
【０１０８】
そこで、実施の形態４では、薄膜シート２の取り付けの際の位置決めの容易化を図るため、薄膜シート２のねじ穴形成パターンを利用する。例えば図３５に示されるように、薄膜シート２において、押さえリング４（図１、図２、図３参照）と接触する位置には、複数のねじ穴形成パターン３５−１〜３５−１２が形成されている。この複数のねじ穴形成パターン３５−１〜３５−１２のうち、３５−１，３５−１２で示されるものが図３６に拡大して示される。これから明らかなように、ねじ穴形成パターン３５−１２にのみ、その一端に位置決め用の角部（位置決め用マーク）３５０が形成される。この角部３５０により、薄膜シート２の取り付け方向が特定される。例えば配線基板１における薄膜シート２の取り付け面に、上記位置決め用の角部３５０に対応する三角マーク３５３を形成しておき、その三角マーク３５３に上記位置決め用の角部３５０を合わせることにより、配線基板１に対する薄膜シート２の位置決めを容易に行うことができる。この位置決め後に、薄膜シート２が押さえリング４で抑えられ、上記ねじ穴形成パターン３５−１〜３５−１２におけるネジ穴を利用して、薄膜シート２と押さえリング４とがネジによって配線基板に取付けられる。尚、上記位置決め用の角部３５０は、ねじ穴３５１の位置よりも薄膜シート２の縁側となるようにする。ねじ穴３５１の位置よりも薄膜シート２の縁側は、薄膜シート２の中心部側に比べると、薄膜シート２の剛性が低く、そのために、上記位置決め用の角部３５０が形成されても、それによって薄膜シート２が破れる心配はない。
【０１０９】
また、薄膜シート２において、複数の配線２３が薄膜シート２の中央部から外周に向かって放射状に形成される場合には、配線２３が形成されない領域（非配線領域）ができやすく、それによって薄膜シート２における剛性のバランスが崩れ、場合によっては薄膜シート２の破れを生ずることがある。そこで、薄膜シート２の非配線領域には、信号伝達には関与しないダミー配線２３Ａ（破線で示す）を形成することで、薄膜シート２における剛性のバランスを確保すると良い。
【０１１０】
（実施の形態５）
次に、実施の形態５について説明する。
【０１１１】
図３７に示されるように薄膜シート２の裏面にエストラマ４８が貼り付けられただけではプローブ７Ａ（７Ｂ）の高さを均一化するのは困難であるとともに、熱膨張係数の影響でプローブ７Ａ（７Ｂ）の位置とパッドの位置がずれることにある。このため、上記実施の形態１ではシリコンに近い熱膨張係数を持つ４２アロイを材料とする金属シート（インバ）４５を貼り付け、弾性を有するエラストマ４８でプローブ７Ａ（７Ｂ）を押圧するようにしている（図２９参照）。しかしながら、薄膜シート２には例えば図３８に示されるように、薄膜シート２の中心部から縁辺に向かうテンション３８１がかかるため、最外縁プローブ７Ａの真上に位置するエストラマ４８Ａを圧縮する力が加わることから、その外縁でのプローブ７Ａのコンタクト信頼性が低下する現象を生ずる。
【０１１２】
そこで図３９に示されるように、上記最外縁プローブ７Ａの外側近傍にダミーのエラストマ４８０を形成している。この場合、ダミーエラストマ４８０は、上記薄膜シート２にかかるテンションにより矢印３８２方向に圧縮されて変形するが、上記エラストマ４８Ａが不所望に圧縮されるのが回避される。これにより、プローブの信頼性が向上する。ダミーエラストマ４８０の幅が狭すぎるとエラストマ量不足により薄膜シート２のテンションに負けてしまう。そこで、ダミーエラストマ４８０の幅は概ね３００μｍ以上を確保するのが望ましい。
【０１１３】
また、図４０に示されるようにプローブ７Ａ（７Ｂ）が併設される場合には（図９参照）、図４１に示されるように、その両側にダミーエラストマを設けるようにしても良い。
【０１１４】
さらに、図４２に示されるように、エラストマ４８の高さを、金属シート（インバ）４５との厚みに合わせ、押圧具５０で、エラストマ４８及び金属シート（インバ）４５の双方を押圧するようにすれば、図３８に示されるような金属シート（インバ）４５の変形が阻止され、上記エラストマ４８Ａが不所望に圧縮されるのが回避されるので、プローブの信頼性の向上を図ることができる。この場合、図３９に示されるダミーのエラストマ４８０に相当するものは不要とされる。
【０１１５】
プローブ７の位置に対応するエラストマは針元エラストマと称する。この針元エラストマとダミーエラストマとの関係は、図４３〜図４６に示されるように、プローブ７の配置状況等に応じて種々の態様が考えられる。図４３では、プローブ形成領域７００のプローブ配置に対応して針元エラストマ４８Ａ、４８Ｂ、４８Ｃ、４８Ｄが矩形状に配置され、それを包囲するように、ダミーエラストマ４８０Ａ、４８０Ｂ、４８０Ｃ、４８０Ｄが配置されることで、針元エラストマ４８Ａ、４８Ｂ、４８Ｃ、４８Ｄの変形が阻止される。また、チップサイズが大きい場合には、プローブ形成領域７００のコーナー部に、円状のダミーエラストマ４８１Ａ、４８１Ｂ、４８１Ｃ、４８１Ｄを形成することによって、針元エラストマ４８Ａ、４８Ｂ、４８Ｃ、４８Ｄの変形防止を図るようにすると良い。針元エラストマ４８Ａ、４８Ｂ、４８Ｃ、４８Ｄと、それに対応するダミーエラストマ４８０Ａ、４８０Ｂ、４８０Ｃ、４８０Ｄとの間隔は、特に制限されないが、３００μｍ以上とされる。このとき、円状のダミーエラストマ４８１Ａ、４８１Ｂ、４８１Ｃ、４８１Ｄの直径は５０〜４００μｍの範囲で選択ことができる。チップサイズが比較的小さい場合は、円状のダミーエラストマ４８１Ａ、４８１Ｂ、４８１Ｃ、４８１Ｄの効果が期待できないので、円状のダミーエラストマ４８１Ａ、４８１Ｂ、４８１Ｃ、４８１Ｄは不要とされる（図４４参照）。また、上記ダミーエラストマ４８０Ａ、４８０Ｂ、４８０Ｃ、４８０Ｄの端部を結合することで、図４５に示されるように、ダミーエラストマ４８０を矩形状に形成しても良い。プローブ形成領域７００におけるコーナー部のプローブ間隔が２００μｍ以下の場合には、図４６に示されるように、針元エラストマ４８及びダミーエラストマ４８０の双方を矩形状に形成すると良い。
【０１１６】
ウエハ上の多数個のチップ領域を同時に測定する場合には、同時測定の対象となるチップ領域の数に対応して複数のプローブ形成領域７００が形成される。このとき、ダミーエラストマは、個々のプローブ形成領域７００毎に形成するのではなく、図４７に示されるように、同時測定の対象となるチップ領域の数に対応して形成された複数のプローブ形成領域７００を包囲するようにダミーエラストマ４８０を形成すると良い。
【０１１７】
また、上記のようにダミーエラストマによりプローブの沈みを緩和できるが、形成するダミーエラストマの寸法によっては逆効果となる場合がある。例えば、図４８に示されるように、薄膜シート２にかかるテンションによりインバ４５が変形されることでダミーエストラマ４８０がインバ４５から突出される。このダミーエストラマ４８０の突出量が大きい場合には、薄膜シート２を押し出すように作用する。この場合、その近傍のプローブ７Ａが飛び出してしまい、コンタクト性に悪影響を及ぼす。
【０１１８】
そこで、図４９に示されるように、ダミーエラストマ４８０が設けられるインバ４５の形状を適正に保ち、薄膜シート２に必要以上のテンションがかからないようにするため、ダミーエラストマ４８０を形成する穴を小さくするか、ダミーエラストマ４８０の内部に空洞を持たせることで、ダミーエラストマ４８０の薄膜シート２のテンションに抗する力を調整すると良い。例えば、図５０に示されるように、プローブ形成領域７００のコーナー部の円状ダミーエラストマ４８１Ａ〜４８１Ｄなどは、径を小さくする他、小さな空洞５０１を複数個設けたり、正面から見て楕円形状となるような空洞５０２を設けることで、薄膜シート２のテンションに抗する力を弱めることができる。
【０１１９】
また、ウエハ上の多数のチップ領域を同時に測定する場合には、同時測定対象とされるチップ炉湯域の数に比例して薄膜シート２の面積が大きくなるため、測定対象が１個のチップ領域の場合に比べて大きなテンションを、薄膜シート２にかける必要がある。このため、薄膜シート２にかかるテンションに起因するインバ変形を抑えるのが難しくなることが考えられる。薄膜シート２にかかるテンションに起因するインバ変形は、特にプローブ形成領域７００のコーナー部で顕著とされるので、図５１に示されるように、プローブ形成領域７００のコーナー部を中心にダミーエラストマを追加すると良い。
【０１２０】
（実施の形態６）
次に、実施の形態６について説明する。
【０１２１】
半導体集積回路の入出力信号の数が増加すると、それに伴って薄膜シート２における信号線数が増加するため、薄膜シート２においては多層配線が行われる。多層配線が行われるとき、互いに異なる配線層間を電気的に導通するための手段としてスルーホールが設けられる。ところで、薄膜シート２において強いテンションがかかっている箇所に上記スルーホールが設けると、スルーホールで断線を生ずる可能性が高くなり、多層配線の信頼性が低下する虞がある。薄膜シート２において特に強いテンションがかかるのは、図５２において、押さえリング４（図１，図２参照）に接触される領域４０と、接着リング６（図１，図２参照）に接触される領域６０のとの間であるため、それ以外のところにスルーホールを形成すれば良い。つまり、薄膜シート２において、押さえリング４に接触される領域４０及びその外側、及び接着リング６に接触される領域６０及びその内側にスルーホールを形成すれば良い。また、そのとき、接続の確実性を高めるため、図５３に示されるように第１配線層５３１と第２配線層５３２との接続には、複数個のスルーホール５３３〜５３６を用いると良い。このようにスルーホールの形成位置や、その数を決定することにより、薄膜シート２における多層配線の信頼性の向上を図ることができる。
【０１２２】
（実施の形態７）
次に、実施の形態７について説明する。
【０１２３】
図５４は、実施の形態７の比較対象とされるプローブカードの配線基板１における主要部の平面図であり、図５５は、図５４におけるＦ−Ｆ線に沿った要部断面図である。
【０１２４】
薄膜シート２の配線２３の端部５４４は、配線基板１に設けられた圧着ランド５４３に接触される。この圧着ランド５４３はスルーホール５４７、ジャンパ線５４１、及び基板内配線５４８を介してポゴ座８に結合される。ポゴ座８は、ポゴ座コンタクト５４９を介してテスタ（図示せず）に結合される。また、電源配線は、ジャンパ線５４５を介して、配線基板１上の電源ランド５４２に結合される。かかる構成では、配線基板１として汎用品が用いられていたため、配線基板１上に多数のジャンパ線５４１，５４５が存在する。ポゴ座と半導体集積回路におけるパッドと必ずしも適合しておらず、薄膜シート２の設計の都度、ジャンパ線５４１，５４５の引き回しについて再検討を余儀なくされる。
【０１２５】
図５６は、実施の形態７のプローブカードの配線基板１における主要部の平面図であり、図５７は、図５６におけるＧ−Ｇ線に沿った要部断面図である。
【０１２６】
圧接ランドとポゴ座８とを結合するための基板内配線５４８を規則的に形成し、特に信号配線についてはジャンパ線を不要としている。信号配線においてジャンパ線が不要とされることにより、互いに隣接するジャンパ線でのクロストークが生じ難くなり、電気的特性が改善される。
【０１２７】
（実施の形態８）
次に、実施の形態８について説明する。
【０１２８】
実施の形態８においては、図１２に示されるウエハＷＨにおける複数の半導体集積回路（チップ１０の領域）に対して同時検査を可能とするため、薄膜シート１においては、それぞれプローブ（接触端子）が形成された領域５８１〜５８４が、上記複数のチップ領域に対応して複数個形成されている。これによれば、４個のチップ領域に対して同時にプローブ検査を行うことができる。領域５８１〜５８４についは、実施の形態１〜７で既に説明したとおりであるので、その詳細な説明を省略する。
【０１２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３０】
検査対象とされる半導体ウエハの主面上の電極は、バンプ電極の他にボンディングパッドでも良い。
【０１３１】
また、本発明は、ＤＦＴ技術やＢＩＳＴ技術の適用を妨げるものではない。
【０１３２】
本発明の半導体集積回路装置の製造方法は、例えば半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。
【符号の説明】
【０１３３】
１  多層配線基板
２  薄膜シート
３  プランジャ
３Ａ  ばね
４  押さえリング
４Ａ  外周リング
５  開口部
６  接着リング
７、７Ａ、７Ｂ、７Ｃ、７Ｄ  プローブ
８  ポゴ座
９  押圧具
１０  チップ
１４、１５  画素電極
１６  ガラス基板
１７  液晶層
２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ  金属膜
２２  ポリイミド膜
２３  配線
２３Ａ  ダミー配線
２４、５３３〜５３６、５４２  スルーホール
２５  ポリイミド膜
２６  配線
２７  ポリイミド膜
２８  スルーホール
３１  ウエハ
３２  酸化シリコン膜
３３  穴
３４  酸化シリコン膜
３５−１〜３５−１２  ねじ穴形成パターン
３７  導電性膜
３８  導電性膜
４５  インバ
４８Ａ〜４８Ｃ  エラストマ
１０１  探針
１０２  配線基板
１０３  バンプ電極
３２１  インピーダンスマッチング回路
３２２  キャパシタ
３４１  抵抗
３５０  位置決め用の角部
７００  プローブ形成領域
ＷＨ  ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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