(57)【要約】【課題】タイミング生成回路を２つ設けることなく、動作周波数を確保して、正確な取込順で取り込みが行える信号取込装置を実現することを目的にする。【解決手段】本発明は、ストローブ信号のタイミングにより被取込信号を取り込む信号取込装置に改良を加えたものである。本装置は、ストローブ信号を立ち上がりまたは立ち下がりエッジごとに二つに振り分ける信号振分回路と、この信号振分回路の一方または他方の出力のタイミングにより、被取込信号を取り込む第１、第２の取込回路と、第１または第２の取込回路の出力を入力し、信号振分回路の一方または他方の出力によるライト信号により書き込まれる第１、第２のＦＩＦＯとを備えたことを特徴とする装置である。【選択図】図１
2010008242.tif 000002
【特許請求の範囲】
【請求項１】
ストローブ信号のタイミングにより被取込信号を取り込む信号取込装置において、
前記ストローブ信号を立ち上がりエッジまたは立ち下がりエッジごとに二つに振り分ける信号振分回路と、
この信号振分回路の一方の出力のタイミングにより、前記被取込信号を取り込む第１の取込回路と、
前記信号振分回路の他方の出力のタイミングにより、前記被取込信号を取り込む第２の取込回路と、
前記第１の取込回路の出力を入力し、前記信号振分回路の一方の出力によるライト信号により書き込まれる第１のＦＩＦＯと、
前記第２の取込回路の出力を入力し、前記信号振分回路の他方の出力によるライト信号により書き込まれる第２のＦＩＦＯと
を備えたことを特徴とする信号取込装置。
【請求項２】
ストローブ信号のタイミングにより被取込信号を取り込む信号取込装置において、
前記ストローブ信号によるライト信号を立ち上がりエッジまたは立ち下がりエッジごとに二つに振り分ける信号振分回路と、
前記ストローブ信号のタイミングにより、前記被取込信号を取り込む取込回路と、
この取込回路の出力を入力し、前記信号振分回路の一方の出力により書き込まれる第１のＦＩＦＯと、
前記取込回路の出力を入力し、前記信号振分回路の他方の出力により書き込まれる第２のＦＩＦＯと
を備えたことを特徴とする信号取込装置。
【請求項３】
ＩＣテスタに用いたことを特徴とする請求項１または２記載の信号取込装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣテスタに用いられ、ストローブ信号のタイミングにより被取込信号を取り込む信号取込装置に関し、タイミング生成回路を２つ設けることなく、動作周波数を確保して、正確な取込順で取り込みが行える信号取込装置に関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象、例えば、ＩＣ、ＬＳＩ等に信号を与え、被試験対象の出力により、被試験対象の良否の判定を行うものである。そして、ＩＣテスタは、被試験対象の出力をコンパレータにより比較電圧と比較し、ストローブ信号のタイミングで、ハイレベル、ロウレベルを確定させ、取り込みを行っている。このような装置を以下に説明する。
【０００３】
図４において、タイミング生成回路１は、タイミングデータを入力し、タイミングデータに基づいて、ストローブ信号ｓを出力する。取込回路２は、図示しないコンパレータからの被取込信号をストローブ信号ｓにより取り込み、ストローブ信号ｓをライト信号ｗとして出力する。ＦＩＦＯ（First In First Out）３は、取込回路２からの出力を取込回路２からのライト信号ｗにより書き込まれ、リード信号により出力する。
【０００４】
このような装置の動作を、図５を用いて説明する。図５において、（ａ）はタイミングデータ、（ｂ）はストローブ信号ｓである。
【０００５】
図示しない被試験対象から図示しないコンパレータに信号が入力され、コンパレータで比較電圧と比較され、被取込信号として、取込回路２に入力される。このとき、タイミング生成回路１が、テストレートごとに変化するタイミングデータにより、ストローブ信号ｓを生成し、取込回路２に出力し、このストローブ信号ｓにより、取込回路２は、被取込信号を取り込む。そして、取込回路２は、ストローブ信号ｓによるライト信号ｗと取込信号とをＦＩＦＯ３に出力し、ＦＩＦＯ３は、ライト信号ｗにより取込信号が書き込まれる。そして、図示しない制御部からのリード信号により、ＦＩＦＯ３は出力する。
【０００６】
このような装置では、区間Ａのように、ストローブ信号ｓが近接すると、取込回路２、ＦＩＦＯ３の動作周波数の制限により、動作が正しく行われない。このため、下記特許文献１に示すように、タイミング生成回路、取込回路、ＦＩＦＯをインターリーブ化していた。このような装置を図６に示し説明する。
【０００７】
図６において、タイミング生成回路１ａ，１ｂは、それぞれ、タイミングデータｄ１，ｄ２を入力し、タイミングデータｄ１，ｄ２に基づいて、ストローブ信号ｓ１，ｓ２を出力する。取込回路２ａ，２ｂは、それぞれ、タイミング生成回路１ａ，１ｂのストローブ信号ｓ１，ｓ２により、図示しないコンパレータからの被取込信号を取り込み、ストローブ信号ｓ１，ｓ２をライト信号ｗ１，ｗ２として出力する。ＦＩＦＯ３ａ，３ｂは、それぞれ、取込回路２ａ，２ｂからの出力を取込回路２ａ，２ｂからのライト信号ｗ１，ｗ２により書き込まれ、リード信号ｒ１，ｒ２により出力する。振分回路４は、リード信号ｒ０を入力し、ＦＩＦＯ３ａ，３ｂに交互にリード信号ｒ１，ｒ２を与える。切替回路５は、振分回路４のリード信号ｒ１，ｒ２により、ＦＩＦＯ３ａ，３ｂからの出力を切り替えて出力する。
【０００８】
このような装置の動作を、図７を用いて説明する。図７において、（ａ）、（ｂ）は、それぞれタイミング生成回路１ａ，１ｂのタイミングデータｄ１，ｄ２、（ｃ）、（ｄ）はそれぞれタイミング生成回路１ａ，１ｂが出力するストローブ信号ｓ１，ｓ２である。
【０００９】
図示しない被試験対象から図示しないコンパレータに信号が入力され、コンパレータで比較電圧と比較され、被取込信号として、取込回路２ａ，２ｂに入力される。このとき、タイミング生成回路１ａ，１ｂが、テストレートが２つ分で切り替わるタイミングデータｄ１，ｄ２により、ストローブ信号ｓ１，ｓ２を交互に生成し、取込回路２ａ，２ｂに出力し、このストローブ信号ｓ１，ｓ２により、取込回路２ａ，２ｂは、交互に被取込信号を取り込む。そして、取込回路２ａ，２ｂは、ストローブ信号ｓ１，ｓ２によるライト信号ｗ１，ｗ２と取込信号とをそれぞれＦＩＦＯ３ａ，３ｂに出力し、ＦＩＦＯ３ａ，３ｂは、ライト信号ｗ１，ｗ２により取込信号が書き込まれる。そして、図示しない制御部からリード信号ｒ０が入力されると、振分回路４は、ＦＩＦＯ３ａ，３ｂに交互にリード信号ｒ１，ｒ２を与えると共に、切替回路５にリード信号ｒ１，ｒ２を与える。リード信号ｒ１，ｒ２を入力したＦＩＦＯ３ａ，３ｂは取込信号を出力し、切替信号５がリード信号ｒ１，ｒ２によりＦＩＦＯ３ａ，３ｂの出力を切り替えて出力する。
【００１０】
【特許文献１】特開平５−５２９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図６に示す装置は、２つのタイミング生成回路が必要になり、回路規模が大きくなってしまう。また、特許文献１に示しているように、２つのタイミング生成回路がストローブ信号を発生すると、タイミングデータの設定ミスにより、取込順が変わってしまうという問題点があった。
【００１２】
そこで、本発明の目的は、タイミング生成回路を２つ設けることなく、動作周波数を確保して、正確な取込順で取り込みが行える信号取込装置を実現することにある。
【課題を解決するための手段】
【００１３】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ストローブ信号のタイミングにより被取込信号を取り込む信号取込装置において、
前記ストローブ信号を立ち上がりエッジまたは立ち下がりエッジごとに二つに振り分ける信号振分回路と、
この信号振分回路の一方の出力のタイミングにより、前記被取込信号を取り込む第１の取込回路と、
前記信号振分回路の他方の出力のタイミングにより、前記被取込信号を取り込む第２の取込回路と、
前記第１の取込回路の出力を入力し、前記信号振分回路の一方の出力によるライト信号により書き込まれる第１のＦＩＦＯと、
前記第２の取込回路の出力を入力し、前記信号振分回路の他方の出力によるライト信号により書き込まれる第２のＦＩＦＯと
を備えたことを特徴とするものである。
請求項２記載の発明は、
ストローブ信号のタイミングにより被取込信号を取り込む信号取込装置において、
前記ストローブ信号によるライト信号を立ち上がりエッジまたは立ち下がりエッジごとに二つに振り分ける信号振分回路と、
前記ストローブ信号のタイミングにより、前記被取込信号を取り込む取込回路と、
この取込回路の出力を入力し、前記信号振分回路の一方の出力により書き込まれる第１のＦＩＦＯと、
前記取込回路の出力を入力し、前記信号振分回路の他方の出力により書き込まれる第２のＦＩＦＯと
を備えたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明であって、
ＩＣテスタに用いたことを特徴とするものである。
【発明の効果】
【００１４】
本発明によれば以下のような効果がある。
請求項１，３によれば、信号振分回路が、ストローブ信号を振り分けて第１、第２の取込回路に出力するので、タイミング生成回路を２つ設けずに、動作周波数を確保して、正確な取込順で取り込みが行える。
【００１５】
請求項２，３によれば、信号振分回路が、ストローブ信号によるライト信号を振り分けて第１、第２のＦＩＦＯに出力するので、タイミング生成回路を２つ設けずに、動作周波数を確保して、正確な取込順で取り込みが行える。
【発明を実施するための最良の形態】
【００１６】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００１７】
図１において、タイミング生成回路１０は、タイミングデータを入力し、タイミングデータに基づいて、ストローブ信号ｓ０を出力する。信号振分回路２０は、タイミング生成回路１０のストローブ信号ｓ０を立ち上がりエッジまたは立ち下がりエッジごとに二つに振り分け、ストローブ信号ｓ１，ｓ２を出力する。取込回路３１，３２は、例えばラッチ回路で、それぞれ、信号振分回路２０の振り分けられたストローブ信号ｓ１，ｓ２により、図示しないコンパレータからの被取込信号を取り込み、ストローブ信号ｓ１，ｓ２をライト信号ｗ１，ｗ２として出力する。ＦＩＦＯ４１，４２は、それぞれ、取込回路３１，３２からの出力を取込回路３１，３２からのライト信号ｗ１，ｗ２により書き込まれ、リード信号ｒ１，ｒ２により出力する。振分回路５０は、リード信号ｒ０を入力し、ＦＩＦＯ４１，４２に交互にリード信号ｒ１，ｒ２を与える。切替回路６０は、例えばマルチプレクサで、振分回路５０のリード信号ｒ１，ｒ２により、ＦＩＦＯ４１，４２からの出力を切り替えて出力する。
【００１８】
このような装置の動作を、図２を用いて説明する。図２において、（ａ）はタイミング生成回路１０のタイミングデータ、（ｂ）はタイミング生成回路１０が出力するストローブ信号ｓ０、（ｃ）、（ｄ）はそれぞれ信号振分回路２０が出力するストローブ信号ｓ１，ｓ２である。
【００１９】
図示しない被試験対象から図示しないコンパレータに信号が入力され、コンパレータで比較電圧と比較され、被取込信号として、取込回路３１，３２に入力される。このとき、タイミング生成回路１０が、テストレートごとのタイミングデータにより、テストレートごとの開始点からタイミングデータ分遅延したストローブ信号ｓ０を生成し、信号振分回路２０に出力する。そして、信号振分回路２０は、タイミング生成回路１０のストローブ信号ｓ０の立ち上がり、立ち下がりエッジごとに二つに振り分け、ストローブ信号ｓ１，ｓ２を、それぞれ取込回路３１，３２に出力し、このストローブ信号ｓ１，ｓ２により、取込回路３１，３２は、交互に被取込信号を取り込む。そして、取込回路３１，３２は、ストローブ信号ｓ１，ｓ２によるライト信号ｗ１，ｗ２と取込信号とをそれぞれＦＩＦＯ４１，４２に出力し、ＦＩＦＯ４１，４２は、ライト信号ｗ１，ｗ２により取込信号が書き込まれる。そして、図示しない制御部からリード信号ｒ０が入力されると、振分回路５０は、ＦＩＦＯ４１，４２に交互にリード信号ｒ１，ｒ２を与えると共に、切替回路６０にリード信号ｒ１，ｒ２を与える。リード信号ｒ１，ｒ２を入力したＦＩＦＯ４１，４２は取込信号を出力し、切替回路６０がリード信号ｒ１，ｒ２によりＦＩＦＯ４１，４２の出力を切り替えて出力する。
【００２０】
このように、信号振分回路２０が、ストローブ信号ｓ０を振り分けて、ストローブ信号ｓ１，ｓ２を取込回路３１，３２に出力するので、タイミング生成回路を２つ設けずに、動作周波数を確保して、正確な取込順で取り込みが行える。
【００２１】
次に、その他の実施例を図３に示し説明する。ここで、図１に示す装置と同一のものは同一符号を付し、説明を省略する。
図３において、取込回路３０は、取込回路３１，３２の代わりに設けられ、取込回路３１，３２より動作周波数が高く、タイミング生成回路１０のストローブ信号ｓ０により、図示しないコンパレータからの被取込信号を取り込み、ストローブ信号ｓ０をライト信号ｗ０として出力する。信号振分回路７０は、信号振分回路２０の代わりに設けられ、取込回路３０のライト信号ｗ０を立ち上がりエッジまたは立ち下がりエッジごとに二つに振り分け、ＦＯＦＯ４１，４２にリード信号ｗ１，ｗ２を出力する。
【００２２】
このような装置の動作を以下に説明する。図示しない被試験対象から図示しないコンパレータに信号が入力され、コンパレータで比較電圧と比較され、被取込信号として、取込回路３０に入力される。このとき、タイミング生成回路１０が、タイミングデータにより、ストローブ信号ｓ０を生成し、取込回路３０に出力し、このストローブ信号ｓ０により、取込回路３０は、被取込信号を取り込む。そして、取込回路３０は、ストローブ信号ｓ０によるライト信号ｗ０を信号振分回路７０に出力し、取込信号をＦＩＦＯ４１，４２に出力する。そして、信号振分回路７０は、取込回路３０のライト信号ｗ０の立ち上がり、立ち下がりエッジごとに二つに振り分け、ライト信号ｗ１，ｗ２を、それぞれＦＩＦＯ４１，４２に出力し、このライト信号ｗ１，ｗ２により、ＦＩＦＯ４１，４２は、交互に取込信号がライト信号ｗ１，ｗ２により書き込まれる。その他の動作は図１に示す装置と同様なので説明を省略する。
【００２３】
なお、本発明はこれに限定されるものではなく、取込回路３０〜３２がライト信号を出力する構成を示したが、取込回路３０〜３２に入力されるストローブ信号を直接ライト信号とする構成でもよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したタイミグチャートである。
【図３】本発明の他の実施例を示した構成図である。
【図４】従来の信号取込装置の構成を示した図である。
【図５】図４に示す装置の動作を示したタイミグチャートである。
【図６】従来の他の信号取込装置の構成を示した図である。
【図７】図６に示す装置の動作を示したタイミングチャートである。
【符号の説明】
【００２５】
２０，７０  信号振分回路
３０〜３２  取込回路
４１，４２  ＦＩＦＯ
【図１】
2010008242.tif 000003
【図２】
2010008242.tif 000004
【図３】
2010008242.tif 000005
【図４】
2010008242.tif 000006
【図５】
2010008242.tif 000007
【図６】
2010008242.tif 000008
【図７】
2010008242.tif 000009