(57)【要約】【課題】複数の分割画素のうちの１つが欠陥化した場合であっても、当該分割画素に関連する発光領域が非発光状態にあることを目立たないようにする。【解決手段】分割画素のレイアウト構造において、３分割された３つの発光領域２２１−１，２２１−２，２２１−３のうち、画素２０Ｂの重心に近い発光領域２２１−２の面積Ｓ２を、重心から遠い発光領域２２１−１，２２１−３の面積Ｓ１よりも大きくする。こうすることで、３つの分割画素のうちの１つが欠陥化した場合に、当該発光領域に関連する発光領域が消灯状態にあることが目立たなくなる。【選択図】図１４
2010060803.tif 000002
【特許請求の範囲】
【請求項１】
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が３つ以上の発光領域に分割された画素が行列状に配置され、
前記３つ以上の発光領域のうち、画素の重心に近い発光領域の面積は、当該重心から遠い発光領域の面積よりも大きい
表示装置。
【請求項２】
前記３つ以上の発光領域を分割する分割ラインは、前記画素の長手方向に対して直交する方向に形成されている
請求項１記載の表示装置。
【請求項３】
前記３つ以上の発光領域のうち、真ん中の発光領域の面積が外側の発光領域の面積よりも大きい
請求項１記載の表示装置。
【請求項４】
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が３つ以上の発光領域に分割された画素を行列状に配置する一方、
前記３つ以上の発光領域のうち、画素の重心に近い発光領域の面積を、当該重心から遠い発光領域の面積よりも大きく設定した
画素のレイアウト方法。
【請求項５】
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が３つ以上の発光領域に分割された画素が行列状に配置され、
前記３つ以上の発光領域のうち、画素の重心に近い発光領域の面積は、当該重心から遠い発光領域の面積よりも大きい
表示装置を有する電子機器。
【請求項６】
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が複数の発光領域に分割された画素が行列状に配置され、
前記複数の発光領域は、前記画素の長手方向に直交する方向において一部が相互にオーバーラップしている
表示装置。
【請求項７】
前記複数の発光領域を分割する分割ラインは、前記画素の長手方向に対して斜めに１次元で形成されている
請求項６記載の表示装置。
【請求項８】
前記複数の発光領域を分割する分割ラインは、２次元で形成されている
請求項６記載の表示装置。
【請求項９】
前記複数の発光領域は３つ以上の発光領域であり、
前記３つ以上の発光領域のうち、画素の重心に近い発光領域の面積は、当該重心から遠い発光領域の面積よりも大きい
請求項７または請求項８記載の表示装置。
【請求項１０】
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が複数の発光領域に分割された画素を行列状に配置する一方、
前記複数の発光領域の一部を、前記画素の長手方向に直交する方向において相互にオーバーラップさせる
画素のレイアウト方法。
【請求項１１】
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が複数の発光領域に分割された画素が行列状に配置され、
前記複数の発光領域は、前記画素の長手方向に直交する方向において一部が相互にオーバーラップしている
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、画素のレイアウト方法および電子機器に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に２次元配置された平面型（フラットパネル型）の表示装置、当該画素のレイアウト方法および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は、自発光素子であるために、画素ごとに液晶にて光源（バックライト）からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、平面型表示装置の一つである液晶表示装置と同様に、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が１フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
ところで、有機ＥＬ素子は、アノード電極とカソード電極との間に、発光層を含む有機膜を挟持した構造となっている。このような構造の有機ＥＬ素子を画素の発光素子として用いた有機ＥＬ装置において、当該有機ＥＬ素子を形成する工程で異物が混入すると、画素の輝度欠陥が発生する。
【０００７】
具体的には、図２７に示す画素回路において、製造工程で混入する異物が原因となって有機ＥＬ素子２１のアノード電極-カソード電極の電極間ショートが引き起こされる場合がある。この有機ＥＬ素子２１の電極間ショートにより、有機ＥＬ素子２１が発光しなくなるいわゆる滅点と呼称される輝度欠陥が発生する。
【０００８】
また、有機ＥＬ素子２１を駆動する駆動トランジスタ２２、映像信号を書き込む書込みトランジスタ２３および映像信号を蓄積する蓄積容量２４等の画素構成素子を基板上に形成する基板工程においても、異物の混入によって輝度欠陥が発生する場合がある。具体的には、駆動トランジスタ２２のドレイン電極−ソース電極の電極間が異物によってショートすると、電源Ｖｃｃから有機ＥＬ素子２１に直接電流が流れてしまうために、有機ＥＬ素子２１が光りっぱなしになるいわゆる輝点と呼称される輝度欠陥が発生する。
【０００９】
書込みトランジスタ２３のドレイン電極−ソース電極の電極間が異物によってショートすると、駆動トランジスタ２３が完全に非導通状態とならないために、有機ＥＬ素子２１に電流が流れてしまう。この場合は、完全な黒階調が表現できないいわゆる半滅点と呼称される輝度欠陥が発生する。さらに、蓄積容量２４を形成する２つの電極間が異物によってショートすると、有機ＥＬ素子２１に電流が流れなくなるために、滅点となる輝度欠陥が発生する。このような製造工程での異物混入に起因する輝度欠陥については、表示装置の高精細化に伴う画素の微細化が進むにつれてその発生が顕著になる。
【００１０】
この異物混入に起因する輝度欠陥に対する対策として、従来、１つの副画素内に有機ＥＬ素子を含む画素構成素子を複数組設ける技術が提案されている（例えば、特許文献１参照）。
【００１１】
この提案技術によれば、いずれかの組の画素構成素子がショート等で欠陥化しても、他の組の画素構成素子が正常に動作することで、副画素の滅点化または半滅点化を防ぐことができる。または、副画素を完全な滅点（輝度が０）にするのではなく、輝度の低下で抑えることができる。また、書込みトランジスタ２３の電極間ショートに起因する輝度欠陥の場合は、レーザリペアなどのリペア技術を用いて駆動トランジスタを切り離すことで、副画素の輝点化を防ぐことができる。これにより、有機ＥＬ表示装置の高歩留化を図ることができる。
【００１２】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、１つの副画素内に複数の有機ＥＬ素子が設けられているということは、１つの副画素の発光領域が複数の有機ＥＬ素子によって複数の発光領域に分割されていることと等価である。ここで、１つの副画素において、複数の有機ＥＬ素子によって分割された個々の発光領域部分を分割画素と定義するものとする。これにより、１つの副画素が例えば３個の有機ＥＬ素子を有し、当該３個の有機ＥＬ素子によって発光領域が３分割されている場合には、１つの副画素が３つの分割画素から構成されているということになる。
【００１４】
このように、複数の分割画素からなる副画素において、いずれかの組の有機ＥＬ素子または画素構成素子がショート等で欠陥化した場合に、先述したように、副画素が滅点化または半滅点化するのを防止できるものの、副画素の発光領域が空間的に狭まる。具体的には、複数の分割画素のうち、特に外側の１つの分割画素が欠陥化することによって副画素の発光領域の一部が欠けることになるために当該発光領域が空間的に狭まる。すると、欠陥化した分割画素に関連する発光領域が非発光状態にあることが目立ってしまう。
【００１５】
そこで、本発明は、複数の分割画素のうちの１つが欠陥化した場合であっても、当該分割画素に関連する発光領域が非発光状態にあることを目立たないようにした表示装置、画素のレイアウト方法および当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、第１発明は、
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が３つ以上の発光領域に分割された画素が行列状に配置された表示装置において、
前記３つ以上の発光領域のうち、画素の重心に近い発光領域の面積を、当該重心から遠い発光領域の面積よりも大きく設定した構成を採っている。
【００１７】
ここで、白黒表示対応の表示装置の場合には、複数の電気光学素子を有する画素は、白黒画像を形成する単位となる１つの画素に相当する。カラー表示対応の表示装置の場合には、複数の電気光学素子を有する画素は、カラー画像を形成する単位となる１つの画素を構成する複数の副画素の各々に相当する。
【００１８】
上記構成の表示装置において、分割された３つ以上の発光領域の各々を含む３つ以上の分割画素のうち、外側の１つの分割画素が欠陥化すると、画素の発光領域の外側の一部が非発光状態となって欠ける。このとき、画素の重心に近い発光領域の面積が当該重心から遠い発光領域の面積よりも大きい、換言すれば、画素の重心から遠い発光領域の面積が当該重心に近い発光領域の面積よりも小さい。これにより、分割画素の欠陥化によって欠ける発光領域の面積は、３つ以上の発光領域の面積が等しい場合に比べて小さくて済む。したがって、外側の１つの分割画素の欠陥化によって発光領域が空間的に狭まったとしても、当該発光領域を大きく見せることができるために、外側の１つの分割画素が非発光状態にあることが目立なくなる。
【００１９】
一方、分割された３つ以上の発光領域の各々を含む複数の分割画素のうち、画素の重心に近い１つの分割画素が欠陥化すると、画素の発光領域の重心部分が非発光状態となって欠ける。このとき、欠陥化した分割画素の非発光状態を、その外側の分割画素の発光輝度が補う。これにより、画素の発光領域の重心部分が非発光状態にあっても、マクロに見た場合画素の発光領域の全体が発光しているように見えるために、画素の重心に近い１つの分割画素が非発光状態にあることが目立つことはない。
【００２０】
また、上記目的を達成するために、第２発明は、
複数の電気光学素子を有し、当該複数の電気光学素子によって発光領域が複数の発光領域に分割された画素を行列状に配置された表示装置において、
前記複数の発光領域の一部を、前記画素の長手方向に直交する方向において相互にオーバーラップさせる構成を採っている。
【００２１】
ここで、白黒表示対応の表示装置の場合には、複数の電気光学素子を有する画素は、白黒画像を形成する単位となる１つの画素に相当する。カラー表示対応の表示装置の場合には、複数の電気光学素子を有する画素は、カラー画像を形成する単位となる１つの画素を構成する複数の副画素の各々に相当する。
【００２２】
上記構成の表示装置において、複数の発光領域の一部が相互にオーバーラップしているということは、一方の発光領域の一部が他方の発光領域側に入り込んでいることを意味する。ここで、人間がディスプレイを見た場合、実際の発光領域のエッジが見えるわけではなく、人間の目には実際の発光領域がそれよりも広がって見える。このような理由から、２分割の一方の分割画素の欠陥化によって一方の発光領域が消灯した場合でも、他方の発光領域のオーバーラップ部分が広がって見える。したがって、一方の発光領域が消灯状態にあることを目立たないようにすることができる。
【発明の効果】
【００２３】
本発明によれば、複数の分割画素のうちの１つが欠陥化した場合であっても、当該分割画素に関連する発光領域が非発光状態（消灯状態）にあることを目立たないようにすることができるために、分割画素の欠陥化に起因する画質の低下を抑えることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
［システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００２６】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、発光素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置された画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。駆動部は、画素アレイ部３０の各画素２０を駆動する。この駆動部として、例えば、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が設けられている。
【００２７】
ここで、有機ＥＬ表示装置１０が白黒表示対応の場合は、白黒画像を形成する単位となる１つの画素が画素２０に相当する。一方、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素は複数の副画素（サブピクセル）から構成され、この副画素が画素２０に相当する。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。
【００２８】
ただし、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素にさらに１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）や黄色光（Ｙｅ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。ここで、画素（副画素）は、１つの表示データ（Ｒデータ／Ｇデータ／Ｂデータ）を表示する表示単位である。
【００２９】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが画素行ごとに配線されている。さらに、列方向（画素列の画素の配列方向）に沿って信号線３３−１〜３３−ｎが画素列ごとに配線されている。
【００３０】
走査線３１−１〜３１−ｍは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２−１〜３２−ｍは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３−１〜３３−ｎは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００３１】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００３２】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際して、走査線３１−１〜３１−ｍに順次書込み走査信号ＷＳ（ＷＳ１〜ＷＳｍ）を供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００３３】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖｃｃｐと当該第１電源電位Ｖｃｃｐよりも低い第２電源電位Ｖｉｎｉで切り替わる電源電位ＤＳ（ＤＳ１〜ＤＳｍ）を電源供給線３２−１〜３２−ｍに供給する。この電源電位ＤＳのＶｃｃｐ／Ｖｉｎｉの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００３４】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと基準電位Ｖｏｆｓのいずれか一方を適宜選択して出力する。信号出力回路６０から出力される信号電圧Ｖｓｉｇ／基準電位Ｖｏｆｓは、信号線３３−１〜３３−ｎを介して画素アレイ部３０の各画素２０に対して行単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００３５】
（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成を示す回路図である。
【００３６】
図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子２１と、当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（いわゆる、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００３７】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４および補助容量２５を有する構成となっている。ここでは、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ２２および書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３８】
なお、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２および書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるため低コスト化に寄与できる。
【００３９】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２−１〜３２−ｍ）に接続されている。
【００４０】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３−１〜３３−ｎ）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１−１〜３１−ｍ）に接続されている。
【００４１】
駆動トランジスタ２２および書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００４２】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極および有機ＥＬ素子２１のアノード電極に接続されている。
【００４３】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。
【００４４】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしたが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位に接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００４５】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００４６】
駆動トランジスタ２２は、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４７】
駆動トランジスタ２２はさらに、電源電位ＤＳが第１電源電位Ｖｃｃｐから第２電源電位Ｖｉｎｉに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００４８】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御する。このデューティ制御により、１フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００４９】
ここで、信号出力回路６０から信号線３３を通して選択的に供給される基準電位Ｖｏｆｓは、輝度情報に応じた映像信号の信号電圧Ｖｓｉｇの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【００５０】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖｃｃｐ，Ｖｉｎｉのうち、第１電源電位Ｖｃｃｐは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖｉｎｉは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖｉｎｉは、基準電位Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。
【００５１】
（有機ＥＬ表示装置の回路動作）
次に、上記構成の画素２０が行列状に２次元配置されてなる有機ＥＬ表示装置１０の回路動作について、図３のタイミング波形図を基に図４および図５の動作説明図を用いて説明する。なお、図４および図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００５２】
図３のタイミング波形図には、走査線３１（３１−１〜３１−ｍ）の電位（書込み走査信号）ＷＳの変化、電源供給線３２（３２−１〜３２−ｍ）の電位（電源電位）ＤＳの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を示している。また、ゲート電位Ｖｇの波形を一点鎖線で示し、ソース電位Ｖｓの波形を点線で示すことで、両者を識別できるようにしている。
【００５３】
＜前フレームの発光期間＞
図３のタイミング波形図において、時刻ｔ１以前は、前のフレーム（フィールド）における有機ＥＬ素子２１の発光期間となる。この前フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖｃｃｐにあり、また、書込みトランジスタ２３が非導通状態にある。
【００５４】
このとき、駆動トランジスタ２２は飽和領域で動作するように設定されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００５５】
＜閾値補正準備期間＞
時刻ｔ１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから、信号線３３の基準電位Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。
【００５６】
ここで、有機ＥＬ素子２１の閾値電圧をＶｔｈｅｌ、共通電源供給線３４の電位（カソード電位）をＶｃａｔｈとする。このとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ２２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００５７】
次に、時刻ｔ２で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電位Ｖｏｆｓが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。
【００５８】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。
【００５９】
このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。したがって、基準電位Ｖｏｆｓおよび低電位Ｖｉｎｉが、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの各初期化電位となる。
【００６０】
＜閾値補正期間＞
次に、時刻ｔ３で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ２２のゲート電位Ｖｇが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。
【００６１】
ここでは、便宜上、駆動トランジスタ２２のゲート電極の初期化電位Ｖｏｆｓを基準として、当該初期化電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けてソース電位Ｖｓを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は保持容量２４に保持される。
【００６２】
なお、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖｃａｔｈを設定しておくこととする。
【００６３】
次に、時刻ｔ４で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓは流れない。
【００６４】
＜信号書込み＆移動度補正期間＞
次に、時刻ｔ５で、図５（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。
【００６５】
この書込みトランジスタ２３による信号電圧Ｖｓｉｇの書き込みにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００６６】
このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。したがって、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は補助容量２５に流れ込む。よって、補助容量２５の充電が開始される。
【００６７】
この補助容量２５の充電により、駆動トランジスタ２２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。
【００６８】
ここで、映像信号の信号電圧Ｖｓｉｇに対する保持容量２４の保持電圧Ｖｇｓの比率、即ち書込みゲインが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。
【００６９】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００７０】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖｇｓに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素ごとのばらつきを補正する移動度補正処理である。
【００７１】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）が高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正処理が行われる。
【００７２】
また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。したがって、負帰還の帰還量ΔＶは移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
【００７３】
＜発光期間＞
次に、時刻ｔ７で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００７４】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動トランジスタ２２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作が、保持容量２４によるブートストラップ動作である。
【００７５】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉｄｓに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００７６】
そして、有機ＥＬ素子２１のアノード電位がＶｔｈｅｌ＋Ｖｃａｔｈを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。
【００７７】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ８で信号線３３の電位が映像信号の信号電圧Ｖｓｉｇから基準電位Ｖｏｆｓに切り替わる。
【００７８】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻ｔ６−ｔ７の期間において並行して実行される。
【００７９】
（閾値キャンセルの原理）
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2     ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００８０】
図６に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。
【００８１】
この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきに対するキャンセル処理を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。
【００８２】
これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【００８３】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶである。したがって、これを式（１）に代入すると、ドレイン−ソース間電流Ｉｄｓは、次式（２）で表される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）2 
……（２）
【００８４】
すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、駆動トランジスタ２２の閾値電圧Ｖｔｈが画素ごとに変動したとしても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００８５】
（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図７に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００８６】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれる。
【００８７】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図７に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｂの帰還量ΔＶ２に比べて大きい。
【００８８】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素ごとのばらつきを抑制することができる。
【００８９】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。
【００９０】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。
【００９１】
したがって、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖｇｓに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに負帰還をかける処理が移動度補正処理となる。
【００９２】
ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタ２２のドレイン・ソース間電流Ｉｄｓとの関係について図８を用いて説明する。
【００９３】
図８において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図８（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。
【００９４】
これに対し、閾値補正のみを行った場合は、図８（Ｂ）に示すように、ドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。そして、閾値補正および移動度補正を共に行うことで、図８（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができる。したがって、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【００９５】
また、図２に示した画素２０は、閾値補正および移動度補正の各補正機能に加えて、先述した保持容量２４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
【００９６】
すなわち、有機ＥＬ素子２１のＩ−Ｖ特性の経時変化に伴って駆動トランジスタ２２のソース電位Ｖｓが変化したとしても、保持容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖｇｓを一定に維持することができる。したがって、有機ＥＬ素子２１に流れる電流は変化せず一定となる。その結果、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
【００９７】
（画素分割）
以上説明した、本発明の前提となる有機ＥＬ表示装置１０において、前にも述べたように、有機ＥＬ素子２１を形成する工程や、駆動トランジスタ２２、書込みトランジスタ２３、蓄積容量２４を形成する基板工程で異物が混入すると、種々の輝度欠陥が発生する。輝度欠陥としては、有機ＥＬ素子２１の電極間ショートや蓄積容量２４の電極間ショートによる滅点、駆動トランジスタ２２の電極間ショートによる輝点、書込みトランジスタ２３の電極間ショートによる半滅点などが挙げられる（図２７参照）。
【００９８】
これら画素単位の輝度欠陥（いわゆる点欠陥）が発生し、その欠陥数が所定数よりも多いと、所望の画品位の表示画像を得ることができないため、欠陥数が所定数よりも多い表示パネル７０については廃棄せざるを得ない。その結果、表示パネル７０、ひいては有機ＥＬ表示装置１０の歩留まりが低下する。
【００９９】
そのため、一般的に、１つの画素（副画素）内に有機ＥＬ素子を含む画素構成素子を複数組設け、１つの画素の発光領域を複数の有機ＥＬ素子によって複数の発光領域に分割することで、個々の発光領域部分を分割画素とする画素分割の技術が用いられている。この画素分割の技術を用いることで、または、レーザリペアなどのリペア技術を適用することで、滅点、半滅点、輝点などの輝度欠陥の発生を防ぐことができるために、当該輝度欠陥に起因する表示パネル７０の歩留まりの低下を抑えることができる。
【０１００】
この画素分割の各種の回路例について以下に説明する。ここでは、１つの画素２０内に有機ＥＬ素子２１を３個設け、１つの画素の発光領域を３個の有機ＥＬ素子２１−１，２１−２，２１−３によって３分割する場合を例に挙げて説明するものとする。
【０１０１】
＜回路例１＞
図９は、回路例１に係る画素分割による画素回路を示す回路図である。回路例１に係る画素分割による画素回路では、３個の有機ＥＬ素子２１−１，２１−２，２１−３を１つの駆動回路２５Ａで共通に駆動する構成を採っている。３個の有機ＥＬ素子２１−１，２１−２，２１−３は、各アノード電極が駆動トランジスタ２２のソース電極に共通に接続されている。
【０１０２】
この回路例１に係る画素分割による画素回路において、書込みトランジスタ２３によって書き込まれた信号電圧Ｖｓｉｇが保持容量２４に保持される。そして、この信号電圧Ｖｓｉｇに応じた駆動電流が駆動トランジスタ２２から有機ＥＬ素子２１−１，２１−２，２１−３に供給される。
【０１０３】
ここで、有機ＥＬ素子２１−１，２１−２，２１−３の全体に流れる電流値をＩとすると、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値の電流が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１０４】
回路例１に係る画素分割による画素回路では、３個の有機ＥＬ素子２１−１，２１−２，２１−３のいずれか１つが異物による電極間ショート等で欠陥化した場合に、当該欠陥化した有機ＥＬ素子２１−１／２１−２／２１−３を駆動回路２５Ａから切り離す。このリペア技術により、画素２０が完全に滅点になるのを防ぐことができる。
【０１０５】
＜回路例２＞
図１０は、回路例２に係る画素分割による画素回路を示す回路図である。回路例２に係る画素分割による画素回路では、３個の有機ＥＬ素子２１−１，２１−２，２１−３を１つの駆動回路２５Ｂで共通に駆動する構成を採っている。ただし、本回路例の場合の駆動回路２５Ｂは、書込みトランジスタ２３および保持容量２４については共通にしているものの、駆動トランジスタ２２については有機ＥＬ素子２１−１，２１−２，２１−３に対応して３個有している。
【０１０６】
３個の駆動トランジスタ２２−１，２２−２，２２−３は、ゲート電極およびソース電極がそれぞれ共通に接続されている。そして、保持容量２４は、駆動トランジスタ２２−１，２２−２，２２−３のゲート共通接続ノードとソース共通接続ノードとの間に接続されている。また、３個の有機ＥＬ素子２１−１，２１−２，２１−３は、各アノード電極が駆動トランジスタ２２−１，２２−２，２２−３のソース共通接続ノードに共通に接続されている。
【０１０７】
この回路例２に係る画素分割による画素回路において、書込みトランジスタ２３によって書き込まれた信号電圧Ｖｓｉｇが保持容量２４に保持される。そして、この信号電圧Ｖｓｉｇに応じた駆動電流が駆動トランジスタ２２−１，２２−２，２２−３から有機ＥＬ素子２１−１，２１−２，２１−３に個別に供給される。このとき、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値の電流が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１０８】
回路例２に係る画素分割による画素回路では、３個の有機ＥＬ素子２１−１，２１−２，２１−３のいずれか１つが異物による電極間ショート等で欠陥化した場合に、当該欠陥化した有機ＥＬ素子２１−１／２１−２／２１−３を駆動回路２５Ｂから切り離す。このリペア技術により、画素２０が完全に滅点になるのを防ぐことができる。また、３個の有機ＥＬ素子２１−１，２１−２，２１−３のいずれかが電極間オープン等で欠陥化した場合も、画素２０が完全に滅点になるのを防ぐことができる。
【０１０９】
また、３個の駆動トランジスタ２２−１，２２−２，２２−３のいずれか１つが異物によるソース・ドレイン電極間ショート等で欠陥化した場合には、当該欠陥化した駆動トランジスタ２２−１／２２−２／２２−３のソース配線またはドレイン配線を切断するか、もしくは、有機ＥＬ素子２１を切り離す。このリペア技術の適用により、他方の駆動トランジスタ２２−１／２２−２では有機ＥＬ素子２１−１／２１−２，２１−３を正常に発光駆動できるために、画素２０が輝点になるのを防ぐことができる。
【０１１０】
＜回路例３＞
図１１は、回路例３に係る画素分割による画素回路を示す回路図である。回路例３に係る画素分割による画素回路では、３個の有機ＥＬ素子２１−１，２１−２，２１−３を３つの駆動回路２５−１，２５−２，２５−３で独立に駆動する構成を採っている。この場合、書込みトランジスタ２３−１，２３−２，２３−３の各ゲート電極に印加される書込み走査信号ＷＳ−１，ＷＳ−２，ＳＷ−３は同じ走査タイミングで与えられる走査信号である。
【０１１１】
この回路例３に係る画素分割による画素回路において、書込みトランジスタ２３−１，２３−２，２３−２によって書き込まれた信号電圧Ｖｓｉｇが保持容量２４−１，２４−２，２４−３に蓄積される。そして、信号電圧Ｖｓｉｇに応じて機ＥＬ素子２１−１，２１−２，２１−３の全体に流れる電流値をＩとすると、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値の電流が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１１２】
ここで、３個の有機ＥＬ素子２１−１，２１−２，２１−３のいずれか１つが異物による電極間ショート等で欠陥化した場合に、当該欠陥化した有機ＥＬ素子２１を組となる駆動回路２５から切り離す。このリペア技術により、画素２０が完全に滅点になるのを防ぐことができる。
【０１１３】
駆動トランジスタ２２−１，２２−２，２２−３のいずれか１つが異物による電極間ショート等で欠陥化した場合に、当該欠陥化した駆動トランジスタ２２−１，２２−２，２２−３のソース配線またはドレイン配線を切断するか、もしくは、有機ＥＬ素子２１−１，２１−２，２１−３を切り離す。このリペア技術により、画素２０が輝点になるのを防ぐことができる。
【０１１４】
書き込みトランジスタ２３−１，２３−２，２３−３のいずれか１つが異物による電極間ショート等で欠陥化した場合には、当該欠陥化した書込みトランジスタ２３と信号線３３との間の配線を切断する。このリペア技術により、画素２０が半滅点になるのを防ぐことができる。
【０１１５】
保持容量２４−１，２４−２，２４−３のいずれか１つが異物による電極間ショート等で欠陥化した場合には、当該欠陥化した保持容量２４の一方の電極と書込みトランジスタ２３との間の配線を切断する。これにより、並列接続される３つの保持容量２４−１，２４−２，２４−３の正常部の電圧を維持することができる。また、必要に応じて、欠陥化した容量側の駆動トランジスタ２２または有機ＥＬ素子２１をオープン化する。このリペア技術により、画素２０が完全に滅点になるのを防ぐことができる。
【０１１６】
この回路例３に係る画素分割による画素回路によれば、いずれの画素構成素子に異物に起因する欠陥が発生した場合でも、欠陥化した素子を分離できるため、画素２０が完全に輝度欠陥になるのを防ぐことができる。また、駆動トランジスタ２２および書込みトランジスタ２３のいずれの素子が欠陥化して分離されても、保持容量２４−１，２４−２，２４−３にはそれぞれ信号電圧Ｖｓｉｇが蓄積されている。このことから、有機ＥＬ素子２１−１，２１−２，２１−３に流れる電流値はＩ／３であるため、電流値Ｉに応じた発光輝度を確保することができる。
【０１１７】
＜回路例４＞
図１２は、回路例４に係る画素分割による画素回路を示す回路図である。回路例４に係る画素分割による画素回路でも、３個の有機ＥＬ素子２１−１，２１−２，２１−３を３つの駆動回路２５−１，２５−２，２５−３で独立に駆動する構成を採っている。また、駆動回路２５−１，２５−２，２５−３の各々についても、回路例３と基本的に同じ構成となっている。
【０１１８】
回路例３と異なるのは、３個の書込みトランジスタ２３−１，２３−２，２３−３について、走査線３１を共通にし、当該走査線３１を通して書込み走査信号ＷＳが共通に印加されるようになっている点である。なお、ここでは、走査線３１を共通にするとしたが、走査線３１に加えて書込みトランジスタ２３−１，２３−２，２３−３の各ゲート電極を共通にする構成を採ることも可能である。回路動作およびリペアについては、回路例３の場合と同じである。
【０１１９】
以上説明した、画素分割の回路例１〜４については一例に過ぎず、これらの回路例１〜４の画素分割に限られるものではない。例えば、回路例２において、書込みトランジスタ２３および保持容量２４を共通にしたが、保持容量２４についても駆動トランジスタ２２と同様に、有機ＥＬ素子２１−１，２１−２，２１−３に対応して３個設けた構成を採ることも可能である。
【０１２０】
また、回路例２〜４において、駆動トランジスタ２２−１，２２−２，２２−３と有機ＥＬ素子２１−１，２１−２，２１−３とを同数としたが、回路例１との組み合わせることも可能である。すなわち、１つの駆動トランジスタ２２−１，２２−２，２２−３の各々または１つで複数の有機ＥＬ素子２１を駆動する構成を採ることも可能である。
【０１２１】
以上説明した画素分割を適用するに際して、本発明では、３つ以上の分割画素のうちの１つが欠陥化した場合であっても、当該１つの分割画素が非発光状態にあることを目立たないようにするための画素のレイアウト構造を特徴としている。以下に、具体的な実施形態について説明する。
【０１２２】
［第１実施形態］
第１実施形態では、１つの画素２０の発光領域を複数の有機ＥＬ素子によって３つ以上の発光領域を含む３つ以上の分割画素に分割するに当たって、３つ以上の発光領域のうち、画素２０の重心に近い発光領域の面積を、当該重心から遠い発光領域の面積よりも大きく設定するようにしている。ここに、画素２０の重心とは、基本的に、平面視の画素２０の中心を言うものとする。
【０１２３】
以下では、１つの画素２０内に有機ＥＬ素子２１を３個設け、これら有機ＥＬ素子２１−１，２１−２，２１−３によって１つの画素２０の発光領域を３つの発光領域に分割する場合を例に挙げて説明するものとする。
【０１２４】
（参考例１）
画素２０の形状が例えば縦長の場合において、１つの画素２０の発光領域を縦に３分割する際は、一般的には、３分割された発光領域が均等な形状にてレイアウトされる。このレイアウト構造を参考例１として図１３に示す。図１３には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。
【０１２５】
ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同じである。３分割された３つの発光領域２１１−１，２１１−２，２１１−３は、各々の幅Ｗ０および長さＬ０が同じサイズに設定されている。また、発光領域２１１−１，２１１−２，２１１−３の相互間のスリット２１２−１，２１２−２の幅ｄも同じサイズに設定されている。
【０１２６】
このように、３つの発光領域２１１−１，２１１−２，２１１−３が均等な形状で形成され（面積が同じ）、かつ等ピッチでレイアウトされている１つの画素２０Ｂにおいて、外側の１つの分割画素が欠陥化すると、画素２０Ｂの発光領域が空間的に狭まる。具体的には、３つの分割画素のうち、特に外側の１つの分割画素が欠陥化すると、外側の発光領域２１１−１／２１１−３が非発光状態となり、画素全体の発光領域が欠けるために当該発光領域が空間的に狭まる。すると、１つの分割画素が非発光状態にあることが目立ってしまう。
【０１２７】
（実施例１）
この参考例１に係るレイアウト構造の問題点を解決するために為されたのが、図１４に示す実施例１に係るレイアウト構造である。図１４には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。
【０１２８】
ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同様のことが言える。３分割された３つの発光領域２２１−１，２２１−２，２２１−３のうち、画素２０Ｂの重心に近い発光領域２２１−２の面積Ｓ２が、当該重心から遠い発光領域２２１−１，２２１−３の面積Ｓ１よりも大きく設定されている。
【０１２９】
具体的には、画素２０Ｂの重心から遠い外側の２の発光領域２２１−１，２２１−３の各長さＬ１は、参考例１の場合の発光領域２１１−１，２１１−２，２１１−３の長さＬ０よりも短く設定されている（Ｌ１＜Ｌ０）。また、画素２０Ｂの重心に近い真ん中の発光領域２２１−２の長さＬ２は、参考例１の場合の発光領域２１１−１，２１１−２，２１１−３の長さＬ０よりも長く設定されている（Ｌ２＞Ｌ０）。
【０１３０】
なお、本例の場合には、３つの発光領域２２１−１，２２１−２，２２１−３の各幅Ｗ０については、参考例１の場合の発光領域２１１−１，２１１−２，２１１−３の幅Ｗ０と同じに設定されている。また、発光領域２２１−１，２２１−２，２２１−３の相互間のスリット２２２−１，２２２−２の幅ｄについても、参考例１の場合のスリット２１２−１，２１２−２の幅ｄと同じに設定されている。
【０１３１】
ここで、上述した縦３分割のレイアウト構造の１つの画素２０Ｂにおいて、外側の１つの分割画素が欠陥化した場合について考える。
【０１３２】
画素２０Ｂの重心に近い発光領域２２１−２の面積Ｓ２が当該重心から遠い発光領域２２１−１，２２１−３の面積Ｓ１よりも大きいということは、換言すれば外側の発光面積Ｓ１が真ん中の発光面積Ｓ２よりも小さいということである。これにより、外側の分割画素の欠陥化によって欠ける発光領域の面積は、３つの発光領域２２１−１，２２１−２，２２１−３の面積が等しい場合に比べて小さくて済む。
【０１３３】
しかも、真ん中の発光領域２２１−２の面積Ｓ２が、その両側の発光領域２２１−１，２２１−３の面積Ｓ１よりも大きい。したがって、分割画素の欠陥化によって発光領域が空間的に狭まったとしても、面積Ｓ２の発光領域２２１−２の発光によって画素２０Ｂの発光領域を大きく見せることができるために、外側の１つの分割画素が非発光状態にあることが目立なくなる。
【０１３４】
因みに、３つの分割画素のうち、画素２０Ｂの重心に近い１つの分割画素が欠陥化した場合には、画素２０Ｂの発光領域の重心部分が非発光状態となって欠けたとしても、その欠けた部分を外側の分割画素の発光輝度が補う。これにより、画素２０Ｂの発光領域の重心部分が非発光状態にあっても、マクロに見た場合画素２０Ｂの発光領域のほぼ全体が発光しているように見えるために、画素２０Ｂの重心に近い１つの分割画素が非発光状態にあることが目立つことはない。
【０１３５】
（参考例２）
画素２０の形状が例えば縦長の場合において、１つの画素２０の発光領域を横に３分割する際は、一般的には、３分割された発光領域が均等な形状にてレイアウトされる。このレイアウト構造を参考例２として図１５に示す。図１５には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。
【０１３６】
ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同じである。３分割された３つの発光領域２３１−１，２３１−２，２３１−３は、各々の幅Ｗ０および長さＬ０が同じサイズに設定されている。また、発光領域２３１−１，２３１−２，２３１−３の相互間のスリット２３２−１，２３２−２の幅ｄも同じサイズに設定されている。
【０１３７】
このように、３つの発光領域２３１−１，２３１−２，２３１−３が均等な形状で形成され（面積が同じ）、かつ等ピッチでレイアウトされている１つの画素２０Ｂにおいて、外側の１つの分割画素が欠陥化すると、画素２０Ｂの発光領域が空間的に狭まる。具体的には、３つの分割画素のうち、特に外側の１つの分割画素が欠陥化すると、外側の発光領域２３１−１／２３１−３が非発光状態となり、画素全体の発光領域が欠けるために当該発光領域が空間的に狭まる。すると、１つの分割画素が非発光状態にあることが目立ってしまう。
【０１３８】
（実施例２）
この参考例２に係るレイアウト構造の問題点を解決するために為されたのが、図１６に示す実施例２に係るレイアウト構造である。図１６には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。
【０１３９】
ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同様のことが言える。３分割された３つの発光領域２４１−１，２４１−２，２４１−３のうち、画素２０Ｂの重心に近い発光領域２４１−２の面積Ｓ２が、当該重心から遠い発光領域２４１−１，２４１−３の面積Ｓ１よりも大きく設定されている。
【０１４０】
具体的には、画素２０Ｂの重心から遠い外側の２の発光領域２４１−１，２４１−３の各幅Ｗ１は、参考例２の場合の発光領域２３１−１，２３１−２，２３１−３の幅Ｗ０よりも狭く設定されている（Ｗ１＜Ｗ０）。また、画素２０Ｂの重心に近い真ん中の発光領域２４１−２の幅Ｗ２は、参考例２の場合の発光領域２３１−１，２３１−２，２３１−３の幅Ｗ０よりも広く設定されている（Ｗ２＞Ｗ０）。
【０１４１】
なお、本例の場合には、３つの発光領域２４１−１，２４１−２，２４１−３の各長さＬ０については、参考例２の場合の発光領域２３１−１，２３１−２，２３１−３の長さＬ０と同じに設定されている。また、発光領域２４１−１，２４１−２，２４１−３の相互間のスリット２４２−１，２４２−２の幅ｄについても、参考例２の場合のスリット２３２−１，２３２−２の幅ｄと同じに設定されている。
【０１４２】
ここで、上述した横３分割のレイアウト構造の１つの画素２０Ｂにおいて、外側の１つの分割画素が欠陥化した場合について考える。
【０１４３】
画素２０Ｂの重心に近い発光領域２４１−２の面積Ｓ２が当該重心から遠い発光領域２４１−１，２４１−３の面積Ｓ１よりも大きいということは、換言すれば外側の発光面積Ｓ１が真ん中の発光面積Ｓ２よりも小さいということである。これにより、外側の分割画素の欠陥化によって欠ける発光領域の面積は、３つの発光領域２４１−１，２４１−２，２４１−３の面積が等しい場合に比べて小さくて済む。したがって、分割画素の欠陥化によって発光領域が空間的に狭まったとしても、当該発光領域を大きく見せることができるために、外側の１つの分割画素が非発光状態にあることが目立なくなる。
【０１４４】
因みに、３つの分割画素のうち、画素２０Ｂの重心に近い１つの分割画素が欠陥化した場合には、画素２０Ｂの発光領域の重心部分が非発光状態となって欠けたとしても、その欠けた部分を外側の分割画素の発光輝度が補う。これにより、画素２０Ｂの発光領域の重心部分が非発光状態にあっても、マクロに見た場合画素２０Ｂの発光領域のほぼ全体が発光しているように見えるために、画素２０Ｂの重心に近い１つの発光領域が消灯状態にあることが目立つことはない。
【０１４５】
上述したように、実施例１，２に係るレイアウト構造によれば、３つの分割画素のうちの１つが欠陥化した場合であっても、当該分割画素に関連する発光領域が消灯状態にあることを目立たないようにすることができる。これにより、画素分割の技術によって表示パネル７０の高歩留化を図った上で、３つの分割画素のうちの１つの欠陥化に起因する画質の低下を抑えることができる。
【０１４６】
また、実施例１と実施例２とを比較したとき、複数の発光領域間のスリットの幅ｄが同じと仮定した場合、スリットの長さが実施例２よりも実施例１の方が短いために、その分だけ実施例１の方が発光領域の面積を大きくとることができる。特に、実施例１の場合、複数の発光領域間を分離する分割ライン（スリット２３２−１，２３２−３）の長さが、発光領域内で最短の距離となっている。
【０１４７】
すなわち、一般的な縦長形状の画素において、当該画素の長手方向（発光領域の長手方向）に対して直交する方向に分割ラインが形成されているために、当該分割ラインの長さが１つの画素の発光領域内で最短となっている。一般的に言って、複数の発光領域間の間隔ｄが同一であれば、複数の発光領域間の分割ラインの距離を最短にすることによって１画素内での発光領域の面積を最大化できる。
【０１４８】
ここに、「分割ラインの距離を最短にする」ということは、例えば、画素列の画素の配列方向（列方向／縦方向）に縦長の画素において、分割ラインを画素行の画素の配列方向（行方向／横方向）に形成するということである。行方向／横方向は、画素の長手方向、即ち画素内の複数の発光領域の配列方向に直交する方向でもある。
【０１４９】
なお、上記実施例１，２のいずれの場合にも、３つの分割画素における画素構成素子の定数（例えば、トランジスタのサイズ）やレイアウトについては、３つの分割画素間で必ずしも同一でなくても良い。
【０１５０】
また、上記実施例１，２では、分割画素数が３の場合を例に挙げて説明したが、３分割に限られるものではなく、３以上であれば良い。そして、発光領域の面積の大小関係については、真ん中の発光領域と外側の２つの発光領域との少なくとも３つの発光領域間で、先述した面積の大小関係が成り立つようにすることで、所期の目的を達成することができる。
【０１５１】
［第２実施形態］
第２実施形態では、１つの画素２０の発光領域を複数の有機ＥＬ素子によって複数の発光領域を含む複数の分割画素に分割するに当たって、複数の発光領域について、当該複数の発光領域の配列方向に直交する方向において一部を相互にオーバーラップさせるようにしている。
【０１５２】
複数の発光領域の一部を相互にオーバーラップさせるには、複数の発光領域を分割する分割ラインを、画素の長手方向、即ち複数の発光領域の配列方向に直交する最短距離で形成ではなく、当該方向に対して斜めに形成することで実現できる。または、分割ラインを直線の１次元ではなく、２次元で形成することで、複数の発光領域の一部を相互にオーバーラップさせることができる。
【０１５３】
以下では、１つの画素２０内に有機ＥＬ素子２１を２個設け、これら有機ＥＬ素子２１−１，２１−２によって１つの画素２０の発光領域を２つの発光領域に分割する場合を例に挙げて説明するものとする。
【０１５４】
（参考例）
画素２０の形状が例えば縦長の場合において、１つの画素２０の発光領域を縦に２分割する際は、一般的には、２分割された発光領域が均等な形状にてレイアウトされる。このレイアウト構造を参考例として図１７に示す。図１７には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。
【０１５５】
ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同じである。２分割された２つの発光領域２５１−１，２５１−２は、各々の幅および長さが同じサイズに設定されている。また、発光領域２５１−１，２５１−２間のスリット２５２の幅も同じサイズに設定されている。
【０１５６】
このように、２つの発光領域２５１−１，２５１−２が均等な形状で形成され、かつ等ピッチでレイアウトされている１つの画素２０Ｂにおいて、一方の分割画素が欠陥化すると、画素２０Ｂの発光領域が空間的に狭まるために、一方の分割画素が非発光状態にあることが目立ってしまう。
【０１５７】
ここで、人間がディスプレイを見た場合、実際の発光領域のエッジが見えるわけではない。これは、人間の目の空間分解能の制限によって発光領域のエッジがボケたように広がって見えるからである。したがって、人間の目には実際の発光領域がそれよりも広がって見えることになる。この点に着目して為されたのが、以下に説明する実施例１〜４に係るレイアウト構造である。
【０１５８】
（実施例１）
図１８に、実施例１に係るレイアウト構造を示す。図１８には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同様のことが言える。
【０１５９】
図１８に示すように、２分割された２つの発光領域２６１−１，２６１−２は、縦長の画素２０Ｂの長手方向に直交する方向、即ち発光領域２６１−１，２６１−２の配列方向に直交する方向において一部が相互にオーバーラップするように形成されている。具体的には、発光領域２６１−１，２６１−２間のスリット２６２を、画素２０Ｂの長手方向に直交する方向ではなく、当該直交する方向に対して斜めに１次元で形成することで、発光領域２６１−１，２６１−２の一部を相互にオーバーラップさせることができる。
【０１６０】
スリット２６２は、発光領域２６１−１，２６１−２を分割する分割ラインである。画素２０Ｂの長手方向に直交する方向に対するスリット２６２の角度が鋭角であればあるほど、発光領域２６１−１，２６１−２相互のオーバーラップの度合いを高くすることができる。因みに、画素２０Ｂの長手方向に直交する方向にスリット２６２を形成した場合には、当該スリット２６２の長さが１つの画素の発光領域内で最短となる。
【０１６１】
（実施例２）
図１９に、実施例２に係るレイアウト構造を示す。図１９には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同様のことが言える。
【０１６２】
実施例２に係るレイアウト構造では、２つの発光領域２７１−１，２７１−２を分割するスリット２７２を１次元ではなく、かぎ状に２次元で形成することで、発光領域２７１−１，２７１−２の一部を相互にオーバーラップさせている。本実施例２の場合、発光領域２７１−１，２７１−２の各一端が段差状に形成されることで、スリット２７２がかぎ状となっている。発光領域２７１−１，２７１−２の各先端部２７１−１ａ，２７１−２ａの突出の度合いが大きければ大きいほど、発光領域２７１−１，２７１−２相互のオーバーラップの度合いを高くすることができる。
【０１６３】
（実施例３）
図２０に、実施例３に係るレイアウト構造を示す。図２０には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同様のことが言える。
【０１６４】
実施例３に係るレイアウト構造では、２つの発光領域２８１−１，２８１−２を分割するスリット２８２を１次元ではなく、Ｖ字状（逆Ｖ字状）に２次元で形成することで、発光領域２８１−１，２８１−２の一部を相互にオーバーラップさせている。本実施例３の場合、一方の発光領域２８１−２の一端がくさび状に形成され、他方の発光領域２８１−１の一端がくさびを受けるＶ字状に形成されることで、スリット２８２がＶ字状（逆Ｖ字状）となっている。スリット２８２のＶ字の角度が鋭角であればあるほど、発光領域２８１−１，２８１−２相互のオーバーラップの度合いを高くすることができる。
【０１６５】
上述した実施例１〜３に係るレイアウト構造のように、複数（本例では、２つ）の発光領域について、当該複数の発光領域の配列方向に直交する方向において一部を相互にオーバーラップさせることで、次のような作用効果を得ることができる。すなわち、複数の分割画素のうちの１つが欠陥化した場合であっても、当該欠陥化に起因する発光領域の欠落部分を最小限に抑えることができる。
【０１６６】
ここで、２つの発光領域の一部が相互にオーバーラップしているということは、一方の発光領域の一部が他方の発光領域側に入り込んでいることを意味する。先述したように、人間がディスプレイを見た場合、実際の発光領域のエッジが見えるわけではなく、人間の目には実際の発光領域がそれよりも広がって見える。
【０１６７】
このような理由から、２分割の一方の分割画素の欠陥化によって一方の発光領域が消灯した場合でも、他方の発光領域のオーバーラップ部分が広がって見える。したがって、参考例で一方の発光領域が消灯した場合に比べて、一方の発光領域が消灯状態にあることを目立たないようにすることができる。これにより、画素分割の技術によって表示パネル７０の高歩留化を図った上で、３つの分割画素のうちの１つの欠陥化に起因する画質の低下を抑えることができる。
【０１６８】
なお、上記実施例１〜３のいずれの場合にも、２つの分割画素における画素構成素子の定数（例えば、トランジスタのサイズ）やレイアウトについては、２つの分割画素間で必ずしも同一でなくても良い。
【０１６９】
また、上記実施例１〜３では、分割画素数が２の場合を例に挙げて説明したが、２分割に限られるものではなく、２以上であれば良い。そして、隣り合う２つの発光領域間で画素の長手方向に直交する方向において一部が相互にオーバーラップする関係を適用するようにすれば良い。
【０１７０】
（実施例４）
図２１に、実施例４に係るレイアウト構造を示す。図２１には、隣り合うＲ，Ｇ，Ｂの３画素２０Ｒ，２０Ｇ，２０Ｂを示している。ここでは、Ｂの画素２０Ｂの場合を例に挙げて説明するが、Ｒ，Ｇの画素２０Ｒ，２０ＧについてもＢの画素２０Ｂの場合と同様のことが言える。
【０１７１】
実施例４に係るレイアウト構造は、１つの画素２０２０Ｂの発光領域を３つの発光領域２９１−１，２９１−２，２９１−３に分割したレイアウト構造において、実施例２の概念を適用し、加えて、第１実施形態の概念を適用したレイアウト構造となっている。
【０１７２】
すなわち、実施例４に係るレイアウト構造では、３つの発光領域２９１−１，２９１−２，２９１−３のうち、画素２０Ｂの重心に近い発光領域２９１−２の面積Ｓ２が、当該重心から遠い発光領域２９１−１，２９１−３の面積Ｓ１よりも大きく設定されている。そして、３つの発光領域２９１−１，２９１−２，２９１−３を分割するスリット２９２−１，２９２−２が１次元ではなく、かぎ状に２次元で形成されることで、発光領域２９１−１，２９１−３の一部が相互にオーバーラップした構造となっている。
【０１７３】
本実施例４の場合、両端の発光領域２９１−１，２９１−３の各一端および中央の発光領域２９２−２の両端が段差状に形成されることで、スリット２９２−１，２９２−２がかぎ状となっている。発光領域２９１−１の先端部２９１−１ａおよび発光領域２９１−２の一方の先端部２９１−２ａの突出の度合いが大きければ大きいほど、発光領域２９１−１，２９１−２相互のオーバーラップの度合いを高くすることができる。同様に、発光領域２９１−２の他方の先端部２９１−２ｂおよび発光領域２９１−３の先端部２９１−３ａの突出の度合いが大きければ大きいほど、発光領域２９１−２，２９１−３相互のオーバーラップの度合いを高くすることができる。
【０１７４】
実施例４に係るレイアウト構造によれば、３つの発光領域２９１−１，２９１−２，２９１−３が、これら発光領域の配列方向に直交する方向において一部が相互にオーバーラップしていることで、実施例１〜３の場合と同様の作用効果を得ることができる。すなわち、３つの分割画素のうちの１つが欠陥化した場合であっても、当該欠陥化に起因する発光領域の欠落部分を最小限に抑えることができる。
【０１７５】
さらに、真ん中の発光領域２９１−２の面積Ｓ２が、両側の発光領域２９１−１，２９１−３の面積Ｓ１よりも大きいために、３つの分割画素のうちの１つが欠陥化した場合でも、当該１つの発光領域が消灯状態にあることを目立たないようにすることができる。これにより、画素分割の技術によって表示パネル７０の高歩留化を図った上で、３つの分割画素のうちの１つの欠陥化に起因する画質の低下を抑えることができる。
【０１７６】
なお、上記実施例４では、３つの分割画素における画素構成素子の定数（例えば、トランジスタのサイズ）やレイアウトについては、３つの分割画素間で必ずしも同一でなくても良い。
【０１７７】
また、上記実施例４では、分割画素数が３の場合を例に挙げて説明したが、３分割に限られるものではなく、３以上であれば良い。そして、隣り合う２つの発光領域間で画素の長手方向に直交する方向において一部が相互にオーバーラップする関係を適用するようにすれば良い。
【０１７８】
さらに、上記実施例４では、実施例２の概念を適用し、加えて、第１実施形態の概念を適用したレイアウト構造を例に挙げたが、同様にして、実施例１，実施例３の概念と第１実施形態の概念とを適用することも可能である。
【０１７９】
［変形例］
上記第１，第２実施形態では、有機ＥＬ素子２１の駆動回路が、基本的に、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成への適用に限られるものではない。例えば、駆動トランジスタ２２のゲート電極に基準電位Ｖｏｆｓを選択的に書き込むスイッチングトランジスタを有する画素構成など、種々の画素構成のものが考えられる。
【０１８０】
また、上記第１，第２実施形態においては、有機ＥＬ素子２１の駆動回路が、閾値補正機能や移動度補正機能を持つとしたが、閾値補正機能や移動度補正機能を持たない画素回路に対しても同様に適用可能である。また、画素回路について、画素内の複数の駆動トランジスタで、ゲートノードや、保持容量、書込みトランジスタを共用するとしたが、これらが独立に存在してもよい。
【０１８１】
さらに、上記第１，第２実施形態では、画素の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザ素子等、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１８２】
［適用例］
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図２２〜図２６に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
【０１８３】
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１８４】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１８５】
図２２は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。
【０１８６】
図２３は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１８７】
図２４は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１８８】
図２５は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１８９】
図２６は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
【図面の簡単な説明】
【０１９０】
【図１】本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素の回路構成を示す回路図である。
【図３】本適用例に係る有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図である。
【図４】本適用例に係る有機ＥＬ表示装置の回路動作の説明図（その１）である。
【図５】本適用例に係る有機ＥＬ表示装置の回路動作の説明図（その２）である。
【図６】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図７】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図８】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。
【図９】回路例１に係る画素分割による画素回路を示す回路図である。
【図１０】回路例２に係る画素分割による画素回路を示す回路図である。
【図１１】回路例３に係る画素分割による画素回路を示す回路図である。
【図１２】回路例４に係る画素分割による画素回路を示す回路図である。
【図１３】第１実施形態の参考例１に係るレイアウト構造を示す平面図である。
【図１４】第１実施形態の実施例１に係るレイアウト構造を示す平面図である。
【図１５】第１実施形態の参考例２に係るレイアウト構造を示す平面図である。
【図１６】第１実施形態の実施例２に係るレイアウト構造を示す平面図である。
【図１７】第２実施形態の参考例に係るレイアウト構造を示す平面図である。
【図１８】第２実施形態の実施例１に係るレイアウト構造を示す平面図である。
【図１９】第２実施形態の実施例２に係るレイアウト構造を示す平面図である。
【図２０】第２実施形態の実施例３に係るレイアウト構造を示す平面図である。
【図２１】第２実施形態の実施例４に係るレイアウト構造を示す平面図である。
【図２２】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図２３】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２４】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２５】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図２６】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図２７】輝度欠陥についての説明図である。
【符号の説明】
【０１９１】
１０…有機ＥＬ表示装置、２０…画素、２０Ｒ，２０Ｇ，２０Ｂ…副画素、２１，２１−１，２１−２，２１−３…有機ＥＬ素子、２２，２２−１，２２−２，２２−３…駆動トランジスタ、２３，２３−１，２３−２，２３−３…書込みトランジスタ、２４，２４−１，２４−２，２４−３…保持容量、２５Ａ，２５Ｂ，２５−１，２５−２，２５−３…駆動回路、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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