(57)【要約】【課題】酸化物半導体トランジスタのオフ時のリーク電流を低減させた有機ＥＬ表示装置を提供することである。【解決手段】  電流に応じて発光するＥＬ素子と、前記ＥＬ素子に駆動電圧を印加する第１トランジスタと、少なくとも１フレーム期間、前記第１トランジスタのゲート端子に所定の電圧を印加する容量素子と、選択信号に基づいて前記容量素子に画像信号を書き込む第２トランジスタとを少なくとも備える画素回路がマトリクス状に配置される表示装置であって、前記第１及び第２トランジスタはＩｎＧａＺｎＯｘ系の酸化物半導体で形成され、前記第２トランジスタは同一半導体領域内に並設して形成される２本のゲート電極を備え、該２本のゲート電極に同じ選択信号が入力される表示装置である。【選択図】図１８
2010060683.tif 000002
【特許請求の範囲】
【請求項１】
電流に応じて発光する発光素子と、
前記発光素子に駆動電圧を印加する第１トランジスタと、
少なくとも１フレーム期間、前記第１トランジスタのゲート端子に所定の電圧を印加する容量素子と、
選択信号に基づいて前記容量素子に画像信号を書き込む第２トランジスタと
を少なくとも備える画素回路がマトリクス状に配置される表示装置であって、
前記第１及び第２トランジスタはＩｎＧａＺｎＯｘ系の酸化物半導体で形成され、
前記第２トランジスタは同一半導体領域内に並設して形成される２本のゲート電極を備え、該２本のゲート電極に同じ選択信号が入力されることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記２本のゲート電極の内、
一方のゲート電極の一部がソース電極に重畳して形成され、
他方のゲート電極の一部がドレイン電極に重畳して形成され
ることを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記第１及び第２トランジスタはＮ型の酸化物半導体であることを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれかに記載の表示装置において、
前記第１及び第２トランジスタはゲート絶縁膜が酸化シリコン膜で形成されることを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
前記酸化シリコン膜はアニール処理された膜であることを特徴とする表示装置。
【請求項６】
請求項１乃至３のいずれかに記載の表示装置において、
前記第１及び第２トランジスタはゲート絶縁膜がＳｉＮ膜で形成されることを特徴とする表示装置。
【請求項７】
請求項１乃至６のいずれかに記載の表示装置において、
前記発光素子はＥＬ素子からなることを特徴とする表示装置。
【請求項８】
請求項１乃至７のいずれかに記載の表示装置において、
当該表示装置はトップエミッション型であることを特徴とする表示装置。
【請求項９】
請求項１乃至８のいずれかに記載の表示装置において、
前記第２トランジスタは０Ｖ以上の選択信号で駆動されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係わり、ＥＬ（Ｅ ｌ ｅ ｃ ｔ ｒ ｏ Ｌ ｕ ｍ ｉ ｎ ｅ ｓ ｃ ｅ ｎ ｃ ｅ ：エレクトロルミネッセンス）素子を表示画素とし画素毎にＥＬ素子の駆動用ＴＦＴが設けられたアクティブマトリクス方式の表示装置に関する。
【背景技術】
【０００２】
従来のアクティブマトリクス方式の有機ＥＬ表示装置（ＯＬＥＤ）では、活性層に低温ポリシリコンを用いたＬＴＰＳ−ＴＦＴ（低温ポリシリコンＴＦＴ）が駆動用のトランジスタとして使用されている。
【０００３】
しかしながら、アクティブマトリクス方式の有機ＥＬ表示装置では有機ＥＬ素子の駆動用のＬＴＰＳ−ＴＦＴのコストが全体に占める割合が高く、特にＬＴＰＳ−ＴＦＴは製造に要するコストが大きいという問題があった。
【０００４】
このために、ａ−ＳｉＴＦＴ（アモルファスシリコンＴＦＴ）の使用が検討されているが、ａ−Ｓｉは移動度が低く、ＴＦＴの閾値電圧Ｖｔもシフト（変動）しやすいので有機ＥＬ表示装置の有機ＥＬ素子の駆動用にａ−ＳｉＴＦＴを用いるのは困難である。
【０００５】
この問題を解決する方法として、特許文献２や特許文献３に示すように、酸化物半導体を用いたＴＦＴが検討されている。
【０００６】
また、特許文献１には酸化物半導体ＴＦＴを用いた有機ＥＬ表示装置が開示されている。
【特許文献１】特開2006-186319号公報
【特許文献２】特開2006-165532号公報
【特許文献３】特開2007-150157号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の有機ＥＬ表示装置では、有機ＥＬ素子を駆動する駆動トランジスタと、該駆動トランジスタのゲート電極の電圧レベルを１フレーム期間所定レベルに保持するための電荷を蓄積するコンデンサーと、該コンデンサーに映像信号を書き込むためのスイッチングトランジスタとが少なくとも画素毎に設けられている。この構成により、１フレーム期間毎にスイッチングトランジスタを介してコンデンサーに書き込まれ電荷量に応じた電流が駆動トランジスタによって流され、有機ＥＬ素子が発光する構成となっている。
【０００８】
一方、  特許文献１〜３に示すように、アモルファス酸化物半導体でトランジスタを形成した場合、図２２のゲート電圧−ドレイン電流特性に示すように、ゲート電圧を正側から０Ｖに近づけるとドレイン電流が減少していくが、０Ｖ付近では移動度の低い電子が残るために電流の減少が次第に緩やかとなる。
【０００９】
このために、従来のアモルファス酸化物半導体をコンデンサーへ映像信号を書き込むためスイッチングトランジスタとして用いた場合、コンデンサーへ蓄えた電荷量が時間の経過と共に減少してしまう。すなわちソース・ドレイン間にリークが発生してしまい、コンデンサーの電荷を１フレーム期間維持できず、１フレーム期間同一光量での発光が維持できないという問題があった。
【００１０】
本発明の目的は、酸化物半導体トランジスタのオフ時のリーク電流を低減させた表示装置を提供することである。
【００１１】
本発明の他の目的は、簡易な画素回路で表示ムラのない画像表示を可能とする表示装置を提供することである。
【課題を解決するための手段】
【００１２】
前記課題を解決すべく、電流に応じて発光する発光素子と、前記発光素子に駆動電圧を印加する第１トランジスタと、少なくとも１フレーム期間、前記第１トランジスタのゲート端子に所定の電圧を印加する容量素子と、選択信号に基づいて前記容量素子に画像信号を書き込む第２トランジスタとを少なくとも備える画素回路がマトリクス状に配置される表示装置であって、前記第１及び第２トランジスタはＩｎＧａＺｎＯｘ系の酸化物半導体で形成され、前記第２トランジスタは同一半導体領域内に並設して形成される２本のゲート電極を備え、該２本のゲート電極に同じ選択信号が入力される表示装置である。
【００１３】
前記課題を解決すべく、請求項２に記載の発明は、請求項１に記載の表示装置において、前記２本のゲート電極の内、一方のゲート電極の一部がソース電極に重畳して形成され、他方のゲート電極の一部がドレイン電極に重畳して形成されるものである。
【００１４】
前記課題を解決すべく、請求項３に記載の発明は、請求項１又は２に記載の表示装置において、前記第１及び第２トランジスタはＮ型の酸化物半導体で形成されるものである。
【００１５】
前記課題を解決すべく、請求項４に記載の発明は、請求項１乃至３のいずれかに記載の表示装置において、前記第１及び第２トランジスタはゲート絶縁膜が酸化シリコン膜で形成されるものである。
【００１６】
前記課題を解決すべく、請求項５に記載の発明は、請求項４に記載の表示装置において、前記酸化シリコン膜はアニール処理された膜である。
【００１７】
前記課題を解決すべく、請求項６に記載の発明は、請求項１乃至３のいずれかに記載の表示装置において、前記第１及び第２トランジスタはゲート絶縁膜がＳｉＮ膜で形成されるものである。
【００１８】
前記課題を解決すべく、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の表示装置において、前記発光素子はＥＬ素子からなるものである。
【００１９】
前記課題を解決すべく、請求項８に記載の発明は、請求項１乃至７のいずれかに記載の表示装置において、当該表示装置はトップエミッション型である。
【００２０】
前記課題を解決すべく、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の表示装置において、前記第２トランジスタは０Ｖ以上の選択信号で駆動されるものである。
【発明の効果】
【００２１】
本発明の表示装置では、第２トランジスタの同一半導体領域内に２本のゲート電極が並設して形成され、該２本のゲート電極に同じ選択信号が入力される構成となっているので、ソース電極からのキャリアを最初のゲート電極で止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られる。その結果、酸化物半導体である第２トランジスタを表示装置の画素回路に用いた場合であっても、第２トランジスタのオフ時のリーク電流を低減させることができる。
【００２２】
また、第２トランジスタのオフ時のリーク電流を低減させることができるので、閾値電圧をより安定化することができる酸化シリコン膜をゲート絶縁膜として用いることができる。その結果、簡易な画素回路で表示ムラのない画像表示を行うことが可能となる。
【００２３】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明が適用された実施形態の例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００２５】
（実施形態１）
〈全体の構成〉
図１９は本発明の実施形態の表示装置である有機ＥＬ表示装置の概略構成を説明するための斜視図であり、図２０は図１９のＡ−Ａ線での断面図である。
【００２６】
図１９に示すように、本実施形態の有機ＥＬ表示装置は、ＯＬＥＤ層が形成されるＴＦＴ基板（第１基板）１９−１と封止ガラス（第２基板）１９−２とから構成されている。ＴＦＴ基板１９−１と封止ガラス１９−２とは封止シール材１９−３で固定されると共に、ＴＦＴ基板１９−１と封止ガラス１９−２との間が真空に保持される構成となっている。
【００２７】
また、封止シール材１９−３で囲まれた領域内に画素となるＲ（赤）、Ｇ（緑）、Ｂ（青）に発光するＯＬＥＤ（有機発光ダイオード、有機エレクトロルミネッセンス素子、発光層）が形成され、この各画素が図中のｘ方向及びｙ方向にマトリクス状に配列され画素領域１９−４が形成される構成となっている。
【００２８】
さらには、ＴＦＴ基板１９−１上に形成され、各画素に接続される電極線が封止シール材１９−３を超えて画素領域１９−４の外側まで延在される構成となっている。この電極線の端部には端子部１９−５が形成され、ＴＦＴ基板１９−１に形成される画素に外部より制御信号を入力する構成となっている。
【００２９】
また、本実施形態では外部から入力する制御信号は各画素の発光量に対応する映像信号と、各画素への映像信号の書き込みを指定すると共に発光時の一方の電源となるゲート信号と、他方の電源であり６Ｖの電源電圧を供給する電源とからなる。従って、本実施形態の有機ＥＬ表示装置では映像信号を入力する映像信号線と、ゲート信号を入力するゲート信号線と、電源を供給する電源線とが封止シール材１９−３を超えて外部まで引き出される構成となっている。なお、本実施形態の画素回路（画素１セル分の回路）の詳細構成については、後述する。
【００３０】
なお、従来の画素回路のように各画素への映像信号の書き込みを指定する信号線と、一方の電源を供給する電源線とを別々に形成する場合には、それぞれに対応した電極線及び端子部１９−５を形成することにより、本願発明を適用可能である。
【００３１】
図２０に示すように、本実施形態の有機ＥＬ表示装置はＴＦＴ基板１９−１と封止ガラス１９−２との間の領域内に画素が形成される構成となっている。また、発光層に用いる発光材料が湿度に非常に弱い性質を有するために、本実施形態においては封止ガラス１９−２の内側すなわち画素の形成側に周知の透明乾燥剤２０−５が形成される構成となっている。
【００３２】
また、ＴＦＴ基板１９−１の上面側（画素の形成側）には、発光層（ＯＬＥＤ）のカソード電極２０−２と画素分離膜２０−１とが形成されており、このカソード電極２０−２と画素分離膜２０−１との上層に発光層（ＯＬＥＤ、発光部）２０−３と、周知の透明電極材料で形成されるアノード電極２０−４とが形成される構成となっている。後述するように、本願発明の有機ＥＬ表示装置では、ｎ型半導体である酸化物半導体ＦＥＴを用いる構成となっているので、各画素はトップアノード型の構成となっている。なお、本願発明の画素をトップカソード型の発光層（ＯＬＥＤ）と組み合わせて構成することも可能であるが、この場合には周辺回路の駆動電圧をトップアノード型で構成よりも数Ｖ高くする必要がある。
【００３３】
また、ＴＦＴ基板１９−１と封止ガラス１９−２との間隔は透明乾燥剤２０−５の厚さで決まる構成となっており、本実施形態では透明乾燥剤２０−５の一部がアノード電極２０−４と接触する構成となっている。なお、透明乾燥剤２０−５の全面がアノード電極２０−４と接触してもよい。
【００３４】
さらには、本実施形態の有機ＥＬ表示装置は、いわゆるトップエミッション型の表示装置となっているので、各画素のＯＬＥＤ層２０−３で発光されたＲＧＢの各光がアノード電極２０−４と透明乾燥剤２０−５と封止ガラス１９−２とを介して、矢印２０−６方向に出射される構成となっている。なお、本願発明はいわゆるボトムエミッション型の有機ＥＬ表示装置にも適応可能である。
【００３５】
本実施形態では、封止シール材１９−３は周知のエポキシ樹脂を用いる構成となっており、透明乾燥剤２０−５は周知の高分子アルコールのアルミニウムアルコキシドを用いる構成となっている。なお、封止シール材１９−３及び透明乾燥剤２０−５は前記材料に限定されることはなく、他の材料でもよい。
【００３６】
〈画素回路の構成〉
図１１は本願発明の有機ＥＬ表示装置の画素回路の概略構成を説明するための回路図であり、図１２は本願発明の有機ＥＬ表示装置の画素回路の動作を説明するための図である。なお、画素回路の構成はこれに限定されることはなく、各画素回路におけるトランジスタのばらつきを補償する回路等を有する画素回路にも適用可能である。また、図１１に示す画素回路は２×２の４画素分の画素回路を示すものである。
【００３７】
図１１に示すように、本願発明の画素回路はダイオードＤである発光層（ＯＬＥＤ）と、該発光層（ＯＬＥＤ）に一方の電源電圧である６Ｖの電源電圧を供給する電源線（共通電極線）Ｖ１と、ダイオードＤに流れる電流すなわち発光層（ＯＬＥＤ）の発光量を制御する第１トランジスタＴ１と、他方の電源線としても機能するゲート信号線ＶＳＳと、第１トランジスタＴ１のドレイン−ソース端子間に並列に接続されるコンデンサーＣと、該コンデンサーＣに少なくとも１フレーム分の映像信号を書き込む第２トランジスタＴ２と、該第２トランジスタＴ２に映像信号を供給する映像信号線ＤＡＴＡとから構成されている。
【００３８】
以下、図１１に示す本実施形態の画素回路の構成を詳細に説明する。
【００３９】
電源線Ｖ１を介して６Ｖの電源電圧がダイオードＤのアノード側に印加される構成となっている。また、ダイオードＤのカソード側は第１トランジスタＴ１を介してゲート信号線ＶＳＳに接続される構成となっており、該第１トランジスタＴ１のゲート端子に印加される電圧に応じた電流がダイオードＤを流れ、発光素子の発光量が制御される構成となっている。
【００４０】
また、第１トランジスタＴ１のゲート・ソース間にはコンデンサーＣが形成される構成になっており、該コンデンサーＣの一端すなわち第１トランジスタＴ１のゲート端子には第２トランジスタＴ２のドレイン端子が接続される構成となっている。一方、第２トランジスタＴ２のソース端子は映像信号を供給する映像信号線ＤＡＴＡに接続される構成となっており、コンデンサーＣに映像信号を書き込む構成となっている。このとき、コンデンサーＣの一端は第１トランジスタＴ１のゲート端子に接続される構成となっているので、コンデンサーＣに書き込まれた映像信号に応じた電圧は第１トランジスタＴ１のゲートに少なくとも１フレーム期間印加されることとなる。なお、映像信号の書き込み動作の詳細については後述する。
【００４１】
さらには、第２トランジスタＴ２のゲート端子はゲート信号線ＶＳＳに接続される構成となっており、ゲート信号線ＶＳＳに印加される書き込み信号に応じて、ソース端子に接続される映像信号線ＤＡＴＡの映像信号をコンデンサーＣに書き込む構成となっている。
【００４２】
次に、図１２に基づいて、本実施形態の画素回路における動作を詳細に説明する。ただし、以下の説明では図１１中の左上の画素回路の動作についてのみ説明する。また、図１２に示す電圧波形は図１１中の左上の画素回路に接続されるゲート信号線ＶＳＳと映像信号線ＤＡＴＡとに印加される電圧波形を示したものである。
【００４３】
期間ｔ１〜ｔ２では、第２トランジスタＴ２のゲート端子には０Ｖの電圧が印加されているので、第２トランジスタＴ２はオフ（ｏｆｆ）状態である。このため１フレーム前の書き込み動作で蓄えられた電荷がコンデンサーＣには保持されており、第１トランジスタＴ１のゲート端子には該コンデンサーＣの電荷に応じた電圧が印加される。従って、第１トランジスタＴ１はコンデンサーＣの電荷に対応した電流をダイオードＤに流し、その電流に応じた発光量でダイオードＤは継続して発光する。このとき、本実施形態の有機ＥＬ表示装置では、第２トランジスタＴ２の同一活性層内に２本のゲート電極を並設して形成した構成とすることにより、アモルファス酸化物半導体で形成した第２トランジスタＴ２のソース・ドレイン間のリーク電流を大幅に低減させる構成となっているので、コンデンサーＣに書き込まれた電荷を１フレーム期間保持することができる。
【００４４】
期間ｔ２〜ｔ３では、第２トランジスタＴ２のゲート端子には書き込み電圧Ｖ２が印加され、第２トランジスタＴ２がオン（ｏｎ）状態となる。このため当該期間に映像信号線ＤＡＴＡに供給される映像信号Ｖｄ１が第２トランジスタＴ２を介してコンデンサーＣに印加（書き込み）される。従って、第１トランジスタＴ１のゲート端子には映像信号Ｖｄ１が印加され、第１トランジスタＴ１は印加電圧Ｖｄ１に応じた電流をダイオードＤに流し、その電流に応じた発光量でダイオードＤは継続して発光する。
【００４５】
期間ｔ３〜ｔ４では、第２トランジスタＴ２のゲート端子には再び０Ｖの電圧が印加されているので、第２トランジスタＴ２はオフ（ｏｆｆ）状態となる。期間ｔ２〜ｔ３の書き込み動作で蓄えられた印加電圧Ｖｄ１がコンデンサーＣには保持されており、第１トランジスタＴ１のゲート端子には印加電圧Ｖｄ１が印加される。従って、第１トランジスタＴ１はコンデンサーＣに書き込まれた印加電圧Ｖｄ１に対応した電流をダイオードＤに流し、その電流に応じた発光量でダイオードＤは継続して発光する。
【００４６】
なお、ｔ４以降の期間においても次の書き込み期間になるまでは、期間ｔ３〜ｔ４と同様の動作となり、当該画素回路は印加電圧Ｖｄ１に対応した発光量で発光が継続する。また、他の画素回路においても同様の発光動作となるので、所望の画像表示を行うことが可能となる。
【００４７】
さらには、本実施形態の有機ＥＬ表示装置では、第１トランジスタＴ１もアモルファス酸化物半導体で形成されているので、ダイオードＤを安定して発光させることが可能である。
【００４８】
〈トランジスタの構成〉
図１は本実施形態の有機ＥＬ表示装置におけるアモルファス酸化物半導体トランジスタの概略構成を説明するための断面図である。
【００４９】
図１に示すように、本実施形態のトランジスタはガラス基板１の表面に酸化アルミニウムのバリア層２が形成され、このバリア層２の上層に酸化物半導体の活性層となるＩｎＧａＺｎＯｘ膜５が形成される構成となっている。このような構成とすることにより、トランジスタの閾値電圧Ｖｔｈがずれる等の原因となるガラス基板１からのＩｎＧａＺｎＯｘ膜３への不純物の進入を防止する構成としている。
【００５０】
ＩｎＧａＺｎＯｘ膜３の上層にはアモルファス酸化物半導体トランジスタのソース又はドレインとなるＭｏ膜のＳＤ配線４が活性層となるチャンネル部を挟むようにして離間して形成されている。このＭｏ膜からなるＳＤ配線４はその角部を丸めた形状となっている。
【００５１】
ＳＤ配線４の上層には酸化珪素膜（ＳｉＯｘ膜、酸化シリコン膜）からなるゲート絶縁膜５が形成されており、チャンネル部の膜厚は約５０ｎｍとなるように形成されている。また、本実施形態では、ゲート絶縁膜５にＳｉＯｘ膜を用いた場合の欠点である閾値電圧のずれを防止するために、高温でアニール処理されたＳｉＯｘ膜をゲート絶縁膜５として用いる構成としている。
【００５２】
チャンネル部のゲート絶縁膜５の上層には、Ｍｏ／Ａｌ／Ｍｏの３層構造のゲート配線６が形成されている。このとき、本実施形態では、ゲート配線６の断線を防止する構成として、下地層の段差の２倍以上の厚さで当該ゲート配線６を形成している。また、本実施形態では、ＳＤ配線４の内でドレイン電極となる側の配線の上部に設けたゲート絶縁膜５のコンタクトホール部分に、ゲート配線６と同層であり、ゲート配線材料と同じ薄膜材料からなる薄膜層が形成される構成となっている。なお、この薄膜層はＳＤ配線４の内でドレイン電極となる側の配線と電気的に接続される構成となっている。
【００５３】
ゲート配線６の上層には、トランジスタ及び図示しない配線層の形成に伴うガラス基板１の前面の凹凸を平坦化するための平坦化膜の機能と、トランジスタ及び図示しない配線層の保護膜としての機能を有する感光性ポリイミド樹脂からなる絶縁膜７が形成されている。
【００５４】
絶縁膜７の上層にはＩＴＯ／Ａｇ／ＩＴＯ積層膜からなる発光層（ＯＬＥＤ、ダイオード）の電極層８が形成され、この電極層８の上層には感光性ポリイミドからなる画素分離膜９が形成されている。
【００５５】
本実施形態は、このような構成のアモルファス酸化物半導体トランジスタを発光層の駆動用に用いる構成のＴＦＴ基板である。
【００５６】
〈トランジスタの製造方法〉
図２から図１０は本実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図であり、以下、図２から図１０に基づいて製造方法を工程順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
【００５７】
工程１．（図２）
まず、ガラス基板１の表面にバリア層２としてスパッタ法により酸化アルミニウム膜を形成し、引き続きスパッタ法により、酸化物半導体の活性層となるＩｎＧａＺｎＯｘ膜３と、トランジスタのソース配線又はドレイン配線（以下、ＳＤ配線と略記する）４となるＭｏ膜を連続で形成する。このときの膜厚は酸化アルミニウム膜が約７０ｎｍであり、ＩｎＧａＺｎＯｘ膜３が約６０ｎｍであり、Ｍｏ膜が約１８０ｎｍとする。
【００５８】
工程２．（図３）
次に、Ｍｏ膜を成形してソース又はドレイン配線（ＳＤ配線）４を形成するためのパターン（ＳＤパターン）と、ＩｎＧａＺｎＯｘ膜３に活性層となるチャンネル部を形成するためのパターンをホトレジスト１０で形成する。ただし、このパターンはチャンネル部が薄く形成されるように、ハーフミラーのように作られたホトマスクを用いて露光することにより形成する。このホトレジスト１０のパターンでは、ＳＤ部分のレジスト膜厚が１．４μｍであり、チャンネル部は０．４μｍである。
【００５９】
工程３．（図４）
次に、工程２で形成したホトレジスト１０を用いたウェットエッチングにより、ＳＤ配線４となるＭｏ膜（図中の両サイド）と、ＩｎＧａＺｎＯｘ膜３（図中の両サイド）をエッチングする。このとき、Ｍｏ膜は燐酸、酢酸、硝酸の混酸を用いてウェットエッチングする。また、ＩｎＧａＺｎＯｘ膜３は蓚酸を用いてウェットエッチングする。その後、プラズマアッシングによりホトレジスト１０を厚さ約０．６μｍほど除去し、チャンネル部のＭｏ膜を露出させると共に、ＳＤ配線部のホトレジスト１０も図中での幅を細くする。この後、再度Ｍｏ膜を燐酸、酢酸、硝酸の混酸を用いてウェットエッチングし、チャンネル部のＭｏ膜を除去すると共に、Ｍｏ膜の図中における両サイドを除去することによりＩｎＧａＺｎＯｘ膜３よりＭｏ膜のパターンの図中の幅を細くする。
【００６０】
このような形状とすることにより、ＳＤ配線４がＩｎＧａＺｎＯｘ膜３（酸化物半導体層）を乗り超える部分をなくすことができ、段差によるＳＤ配線４の断線を回避することができる。また、ＳＤ配線４をＩｎＧａＺｎＯｘ膜３（酸化物半導体層）よりも小さく形成する構成により、後述するゲート絶縁膜によるこの積層部（ＳＤ配線４の部分）のカバーを容易にすることができる。
【００６１】
さらには、本実施形態では、ゲート絶縁膜によるカバーをさらに容易とするために、まず、ホトレジスト１０の剥離後にアッシングを行うことにより、Ｍｏ膜で形成されるＳＤ配線４の角部を酸化させる。その後、水洗することで、ＳＤ配線４の角部を丸めた形状とする。
【００６２】
工程４．（図５）
次に、ゲート絶縁膜５を形成し、このゲート絶縁膜５にコンタクトホール１１をホトリソグラフィーにより形成する。ゲート絶縁膜５の形成はプラズマＣＶＤ法によりＴＥＯＳ（4エチルオキシシラン）ガスと酸素を分解してＳｉＯｘ膜を形成する。コンタクトホール１１の形成はウェットエッチングにより行い、エッチング液にはバッファードフッ酸を用いる。このようにして、膜厚が約５０ｎｍのゲート絶縁膜５を形成する。また、ゲート配線の形成領域１２の辺縁部（辺縁部の上端）には傾斜領域１２ａを形成する。この傾斜領域１２ａの形成は、後の工程においてゲート配線を形成した際に、当該ゲート絶縁膜５を介してゲート配線の両端部とＳＤ配線の端部とが重畳するようにし、酸化物半導体におけるソース・ゲート間のチャンネル領域の形成をスムーズにするためである。
【００６３】
ただし、プラズマＣＶＤ法で作成したＳｉＯｘ膜中の深い欠陥準位は高温アニールにより無くす事が可能であるので、本実施形態においても、４００℃以上、好ましくは４５０℃〜５５０℃でアニールすることにより、ほぼ実用上問題ない程度に低減させる。なお、ゲート絶縁膜中の深い欠陥準位は、トランジスタをオンしたときにゲート絶縁膜５とＩｎＧａＺｎＯｘ膜３（酸化物半導体層）との界面に集まった電子が入り込み固定電荷となってしまうので、トランジスタの閾値電圧がずれる原因となる。
【００６４】
工程５．（図６）
次に、ゲート配線６を形成する。このとき、ゲート配線６の両端部とＳＤ配線４の端部とがゲート絶縁膜５を介して重畳するように、ゲート配線６を形成する。本実施形態のゲート配線６はＭｏ／Ａｌ／Ｍｏの３層構造であり、段差による断線を防止するためにＭｏ：５０ｎｍ、Ａｌ：４００ｎｍ、Ｍｏ：５０ｎｍの合計で５００ｎｍの膜厚とする。なお、本実施形態では、下地の段差が２４０ｎｍとなるので、ゲート配線６の厚さがその約２倍とすることで断線を防止する構成としている。従って、ゲート配線６の厚さは５００ｎｍに限定されることはなく、例えばＩｎＧａＺｎＯｘ膜３（酸化物半導体層）の膜厚を４０ｎｍ、ＳＤ配線４の膜厚を１２０ｎｍで形成する場合には、ゲート配線層６の膜厚は３５０ｎｍ程度でも断線を防止できる。また、コンタクトホール１１の深さを浅くして開口しやすくするために、コンタクトホール部分のゲート配線材料６ａは残す構成とする。
工程６．（図７）
次に、トランジスタの配線と発光層（ＯＬＥＤ、ダイオード）の電極とを絶縁するための絶縁膜７を形成する。該絶縁膜７は上層に周知のスピンコート法等により感光性ポリイミドを塗布した後に、露光現像することにより形成する。この絶縁膜７の形成後に、ゲート絶縁材料６ａの上部に発光層（ＯＬＥＤ、ダイオード）の電極とＳＤ配線４との電気的接続をはかるためのコンタクトホール１３を周知のホトリソグラフィーにより形成する。なお、塗布型の絶縁膜７を用いることでトランジスタや配線の形成に伴う基板表面の凹凸をなだらかにすることが出来るので、特に光の散乱を起すような角部を無くす効果を得ることが出来る。このポリイミドの膜厚すなわち絶縁層７の膜厚は約１．５μｍである。
【００６５】
工程７．（図８）
次に、発光層（ＯＬＥＤ、ダイオード）の電極８となるＩＴＯ／Ａｇ／ＩＴＯ積層膜を形成する。ＩＴＯ／Ａｇ／ＩＴＯ積層膜の形成は、ＩＴＯ、Ａｇ、ＩＴＯを順番に連続してスパッタした後、周知のホトリソグラフィーにて所定のパターンに成形することにより形成される。なお、ＩＴＯのエッチングは蓚酸で行い、Ａｇのエッチングは燐酸、酢酸、硝酸の混酸で行うことが可能であるが、これに限定されるものではない。また、それぞれの膜厚は下（ガラス基板１側）からＩＴＯ層の膜厚は約５０ｎｍ、Ａｇ層の膜厚は約１５０ｎｍ、ＩＴＯ層の膜厚は約３０ｎｍである。
【００６６】
工程８．（図９）
次に、画素分離膜９を形成する。画素分離膜９の形成は周知のスピンコート法等により感光性ポリイミドを塗布し露光現像した後に、電極８の上部に開口部を形成することにより行う。
【００６７】
以上の工程１〜８により、発光層（ＯＬＥＤ、ダイオード）をアクティブ駆動するためのトランジスタアレイ基板が完成する。
【００６８】
ただし、本実施形態の有機ＥＬ表示装置では、第１トランジスタと第２トランジスタとではゲート電極の構成が異なっている。以下、第２トランジスタの製造方法を説明する。
【００６９】
図１０に示すように、第２トランジスタは離間して形成されるＳＤ配線４の間すなわち同一の活性層領域に２本のゲート配線１４ａ、１４ｂが並設して形成される構成となる。
【００７０】
このようなゲート配線の形成は、前述する工程５において、Ｍｏ／Ａｌ／Ｍｏの３層構造のゲート配線を形成する際のＭｏ層のエッチング、Ａｌ層のエッチング、Ｍｏ層のエッチングの各エッチングで２本のゲート配線１４ａ、１４ｂを形成することにより、以降の工程は前述の第１トランジスタの製造法と同じ工程となる。
【００７１】
このとき、本実施形態では、図９に示す第１トランジスタのゲート配線６をソース側とドレイン側に２分割したような構造とすることにより、一方のゲート配線１４ａはその端部がソース配線の端部と重畳する構成とし、他方のゲート配線１４ｂはその端部がドレイン配線の端部と重畳する構成とする。
【００７２】
このような構成とすることにより、酸化物半導体ではトランジスタの抵抗を2倍にした以上の効果を得ることができ、ソース・ドレイン間のリーク電流を大幅に低減できる。すなわち、トランジスタが二つ直列につながるためそれだけで抵抗が倍になる効果があるが、酸化物トランジスタにおいては、キャリアが少なくなると移動度も低下する特性を有しており、ソースからのキャリア染み出しにより、本来空乏化するべきチャンネル部分のキャリア濃度が増すことで移動度も上昇し、リーク電流が増加している。このため、本実施形態では、ゲートを連続して設ける（２本のゲート配線を並設して形成する）ことでソースからのキャリアを最初のゲートで止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られ、ソース・ドレイン間のリーク電流を大幅に低減できる。さらには、本実施形態では、２本のゲート配線１４ａ、１４ｂのそれぞれの端部がソース配線又はドレイン配線のいずれかの端部と重畳される構成となっているので、酸化物半導体である第２トランジスタのＯＮ抵抗の増加を最小限に出来るという効果も得られる。
【００７３】
〈画素回路の製造方法〉
図１３から図１８は本実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図であり、以下、図１３から図１８に基づいて製造方法を順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
【００７４】
工程１．（図１３）
まず、基板表面にバリア層が形成される図示しないガラス基板の上面（ＴＦＴ素子形成）側に、酸化物半導体の活性層を形成するための酸化物半導体層（ＩｎＧａＺｎＯｘ層）を形成した後に、ＳＤ配線層及び信号線（映像信号配線層）となる電極層パターンを形成する。図１３中において、各画素コンデンサ−に書き込み電圧を印加する隣接する２本の信号線パターン１３−３の間の領域内に、第１トランジスタのＳＤ電極パターン１３−１と画素コンデンサーの片方の電極パターン１３−２であると共に第２トランジスタのＳＤ電極パターンとなる電極層パターンを形成する。
【００７５】
図１３から明らかなように、酸化物半導体層パターン１３−５とＳＤ配線層パターン１３−１とはほとんど重なったパターンとなっており、ＳＤ配線層パターン１３−１が酸化物半導体層パターン１３−５に乗り上げたり、降りたりすることがないため、酸化物半導体層パターン１３−５の段差でＳＤ配線層パターン１３−１が断線することがない。また、後述するゲート配線層パターンがＳＤ配線層パターン１３−１を乗り越える部分ではＳＤ配線層パターンに凹凸１３−４を設けている。このように凹凸１３−４を形成することで乗り越えラインを曲線形状とし、ゲート配線をエッチングする際にレジストとゲート配線材料の間にエッチング液が染み込んで断線を起こす現象を回避できる。
【００７６】
工程２．（図１４）
次に、図示しないガラス基板の上面にゲート絶縁膜パターン１４−２を形成する。後述するゲート配線層パターンとＳＤ配線層パターン１３−１とを電気的に接続する個所、及びＳＤ配線パターン１３−１と発光層（ＯＬＥＤ、ダイオード）の電極とを電気的に接続する個所には、コンタクトホール１４−１を形成する。
【００７７】
工程３．（図１５）
次に、ゲート配線パターンと信号線パターンを形成する。この工程では、第１トランジスタＴ１のゲート電極パターン１５−１と第２トランジスタＴ２のゲート電極パターン１５−４、及び画素コンデンサーＣのもう一方の電極パターン１５−２を形成する。さらには、発光層（ＯＬＥＤ、ダイオード）の電力供給及び第２トランジスタ（書き込みトランジスタ）へ開閉信号（ゲート信号）を送る配線パターン１５−３を形成する。特に、本実施形態においては、第２トランジスタＴ２のゲート電極パターン１５−５として、二重のゲート電極パターン１５−５すなわち併設する２本のゲート電極パターン１５−５を形成する。
【００７８】
また、コンデンサーの形成においては、ゲート絶縁膜１４−２を介して、ＳＤ配線層と同層の電極パターン１３−２及びゲート配線層と同層の電極パターン１５−２を重畳して形成する。なお、本実施の形態においては、ゲート配線層側のパターン（ゲート配線層と同層の電極パターン１５−２）をＳＤ配線層側のパターン（ＳＤ配線層と同層の電極パターン１３−２）の内側に入れる、すなわちＳＤ配線層側のパターンよりもゲート配線層側のパターンを小さく形成しＳＤ配線層側のパターンより突出しない構成とすることにより、ＳＤ配線パターンの外周部の段差で短絡を起すことを回避している。
【００７９】
さらには、本実施形態では、ゲート絶縁膜１４−２のコンタクトホール部１４−１には、すべてゲート配線材料パターン１５−４を残して形成することにより、コンタクトホール部１４−１を高くし、後述の工程における感光性ポリイミド層に設けたコンタクトホール部分の感光性ポリイミドの塗布膜厚を薄くし、確実にコンタクトホールが開口する構成としている。
【００８０】
工程４．（図１６）
次に、図示しないガラス基板表面の凹凸を平滑化するための感光性ポリイミド層パターン１６−２を形成する。この感光性ポリイミド層パターン１６−２の形成後に、発光層（ＯＬＥＤ、ダイオード）の電極とＳＤ配線パターン１３−１とを電気的に接続するためのコンタクトホールパターン１６−１をゲート配線材料パターン１５−４部分に形成する。
【００８１】
工程５．（図１７）
次に、隣接する２本の信号線パターン１３−３の間の領域内に、発光層（ＯＬＥＤ、ダイオード）の電極パターン１７−１を形成する。該発光層（ＯＬＥＤ、ダイオード）電極パターン１７−１は、感光性ポリイミド層パターン１６−２に設けたコンタクトホール１６−１を通じてＳＤ配線パターン１３−１と電気的に接続される構成となる。
【００８２】
工程６．（図１８）
次に、図示しないガラス基板表面に感光性ポリイミド層を形成した後に、発光層（ＯＬＥＤ、ダイオード）電極パターン１７−１の上方に開口部１８−１を形成することにより、画素分離膜パターンとする。ただし、開口部１８−１を形成する際に、発光層（ＯＬＥＤ、ダイオード）電極パターン１７−１の周辺部およびコンタクトホール１６−１部が感光性ポリイミド層で覆われるように開口部１８−１を形成することにより、発光層（ＯＬＥＤ、ダイオード）電極パターン（カソード）１７−１とアノードとが短絡しないような構成としている。
【００８３】
以上のようにして、トランジスタアレイ基板を作製する。
【００８４】
次に、このトランジスタアレイ基板上に発光層（ＯＬＥＤ、ダイオード）を作成する手順について説明する。
【００８５】
まず、トランジスタアレイ基板上に設けた発光層（ＯＬＥＤ、ダイオード）電極パターン（カソード）１７−１の開口部１８−１の上部に、電子輸送性の第１の物質と第２の物質を共蒸着して電子注入層を形成する。
【００８６】
次に、電子注入層の上層に第１の物質を蒸着して電子輸送層を形成する。電子輸送層の膜厚は各発光色により異なり、赤では１３０ｎｍ、緑では１００ｎｍ、青では７０ｎｍとする。
【００８７】
次に、電子注入層の上層に発光層を形成する。このとき、赤色部発光層を形成する場合はその膜厚を６０ｎｍ、緑色部発光層を形成する場合はその膜厚を６０ｎｍ、青色部発光層を形成する場合もその膜厚を６０ｎｍで形成する。
【００８８】
次に、該発光層の上層に第３の物質でホール輸送層を形成する。
【００８９】
次に、ホール輸送層の上層にホール注入層を形成する。該ホール注入層の膜厚は１０ｎｍとする。
【００９０】
次に、該ホール注入層の上部にＩＺＯのスパッタにより膜厚３０ｎｍのアノード電極を形成することにより、有機ＥＬデバイスが構成される。なお、カソード電極に負、上部アノード電極に正の電圧を印加することにより、有機ＥＬデバイスは発光する。
【００９１】
なお、第１の物質としては、電子輸送性を示し、アルカリ金属と共蒸着することにより電荷移動錯体化しやすいものであれば特に限定は無く、例えばトリス（８−キノリノラート）アルミニウム、トリス（４-メチル-８-キノリノラート）アルミニウム、ビス（２-メチル−８−キノリノラート）−４−フェニルフェノラート−アルミニウム、ビス[２-[２-ヒドロキシフェニル]ベンゾオキサゾラート]亜鉛などの金属錯体や２−（４−ビフェニリル）−５−（４−tert−ブチルフェニル）−１，３，４−オキサジアゾール、１，３−ビス[５−(ｐ−ｔｅｒｔ−ブチルフェニル)−１，３，４−オキサジアゾール−２−イル]ベンゼン等を用いることができる。
【００９２】
また、第２の物質としては、電子輸送性物質に対して電子供与性を示す材料であれば特に限定は無く、例えば、リチウム、セシウムなどのアルカリ金属、マグネシウム、カルシウムなどのアルカリ土類金属、さらには希土類金属等の金属類、あるいはそれらの酸化物、ハロゲン化物、炭酸化物等から選択して電子供与性を示す物質を用いることができる。
【００９３】
また、第３の物質としては、ホール輸送性を示す物質であり、例えば、テトラアリールベンジジン化合物（トリフェニルジアミン：ＴＰＤ）、芳香族三級アミン、ヒドラゾン誘導体、カルバゾール誘導体、トリアゾール誘導体、イミダゾール誘導体、アミノ基を有するオキサジアゾール誘導体、ポリチオフェン誘導体、銅フタロシアニン誘導体等を用いることができる。
【００９４】
また、ホール注入層に用いる物質としては、ＭｏＯ３や、ＷＯ３、Ｖ２Ｏ５などの無機材料を用いることができる。このような物質をホール注入層として用いることにより、アノード電極ＩＺＯをスパッタしても有機材料の劣化を回避できるという効果が得られる。
【００９５】
また、発光層に用いる発光材料としては電子、ホールの輸送能力を有するホスト材料に、それらの再結合により蛍光もしくはりん光を発するドーパントを添加したもので、共蒸着により第３の層として形成できるものであれば特に限定は無く、例えば、ホストとしてはトリス（８−キノリノラト）アルミニウム、ビス（８−キノリノラト）マグネシウム、ビス（ベンゾ｛ｆ｝−８−キノリノラト）亜鉛、ビス（２−メチル−８−キノリノラト）アルミニウムオキシド、トリス（８−キノリノラト）インジウム、トリス（５−メチル−８−キノリノラト）アルミニウム、８−キノリノラトリチウム、トリス（５−クロロ−８−キノリノラト）ガリウム、ビス（５−クロロ−８−キノリノラト）カルシウム、５，７−ジクロル−８−キノリノラトアルミニウム、トリス（５，７−ジブロモ−８−ヒドロキシキノリノラト）アルミニウム、ポリ［亜鉛（II）−ビス（８−ヒドロキシ−５−キノリニル）メタン］のような錯体、アントラセン誘導体、カルバゾール誘導体、等を用いることができる。
【００９６】
ドーパントとしてはホスト中で電子とホールを捉えて再結合させ発光するものであって、例えば赤ではピラン誘導体、、緑ではクマリン誘導体、青ではアントラセン誘導体などの蛍光を発光する物質を用いることができる。さらには、もしくはイリジウム錯体、ピリジナート誘導体などりん光を発する物質を用いることもできる。
【００９７】
最上層すなわちアノード電極は、光を取り出すために透明導電膜であるＩＴＯやＩＺＯを用いる。
【００９８】
なお、発光層は湿気に弱いので乾燥窒素などを封入して密閉封止する必要がある。又は、外部から湿気が入ってしまうことを考慮して、本実施形態のように、内部に乾燥剤を置くことも可能である。さらには、フリットガラスなどで密閉し、全く湿気が入らないようにしてもよい。また、本実施形態のようなトップエミッション型の有機ＥＬ表示装置では封止ガラスが透明で、これを通して光が出て行くことになる。
【００９９】
また、本実施形態の有機ＥＬ表示装置では、第１及び第２トランジスタを形成するアモルファス酸化物半導体のゲート絶縁膜として、アニール処理した酸化シリコン膜を用いる構成としたが、これに限定されることはなく、例えば、プラズマＣＶＤで形成したＳｉＮ膜をゲート絶縁膜として用いてもよい。
【０１００】
また、ゲート絶縁膜に酸化シリコン膜を用いたアモルファス酸化物半導体で第１及び第２トランジスタを形成した場合、パッシベーション膜としてＳｉＮ膜を使用する時にはゲート絶縁膜よりも外側すなわち上層にＳｉＮ膜を形成する必要がある。
【０１０１】
以上説明したように、本実施形態の有機ＥＬ表示装置では、図１０に示すようにスイッチングトランジスタである第２トランジスタを形成する際に、同一半導体領域内すなわち同一チャンネル部に２本のゲート電極１４ａ、１４ｂを並設して形成する構成としている。このとき、図１５に示すように２本のゲート電極に同じ選択信号（ゲート信号）が入力する構成としているので、ソース電極からのキャリアを最初のゲート電極１３ｂで止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られる。その結果、酸化物半導体である第２トランジスタを有機ＥＬ表示装置の画素回路に用いた場合であっても、第２トランジスタのオフ時のリーク電流を低減させることができる。
【０１０２】
また、第２トランジスタのオフ時のリーク電流を低減させることができるので、閾値電圧をより安定化することができる酸化シリコン膜をゲート絶縁膜として用いることができる。その結果、有機ＥＬ表示装置においても簡易な画素回路で表示ムラのない画像表示を行うことが可能となる。
【０１０３】
なお、本願発明の実施形態の有機ＥＬ表示装置では、第２トランジスタのゲート電極を並設される２本のゲート電極で形成する構成としたが、第２トランジスタのゲート電極を第１トランジスタのゲート電極と同様に１本で形成する場合には、図２１に示すように、第２トランジスタのオフ時のゲート電圧を負にしてチャンネルの空乏化を進めてもよい。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施形態の表示装置である有機ＥＬ表示装置におけるアモルファス酸化物半導体トランジスタの概略構成を説明するための断面図である。
【図２】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図３】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図４】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図５】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図６】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図７】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図８】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図９】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図１０】本発明の実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図である。
【図１１】本願発明の実施形態の有機ＥＬ表示装置の画素回路の概略構成を説明するための回路図である。
【図１２】本願発明の実施形態の有機ＥＬ表示装置の画素回路の動作を説明するための図である。
【図１３】本発明の実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図である。
【図１４】本発明の実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図である。
【図１５】本発明の実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図である。
【図１６】本発明の実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図である。
【図１７】本発明の実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図である。
【図１８】本発明の実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図である。
【図１９】本発明の実施形態の表示装置である有機ＥＬ表示装置の概略構成を説明するための斜視図である。
【図２０】図１９のＡ−Ａ線での断面図である。
【図２１】本願発明の他の実施形態の有機ＥＬ表示装置の画素回路の動作を説明するための図である。
【図２２】従来のアモルファス酸化物半導体でトランジスタを形成した場合のゲート電圧−ドレイン電流特性を説明するための図である。
【符号の説明】
【０１０５】
１・・・ガラス基板、２・・・バリア層、３・・・ＩｎＧａＺｎＯｘ膜
４・・・ＳＤ配線、５・・・ゲート絶縁膜、６・・・ゲート配線
６ａ・・・ゲート配線材料、７・・・絶縁膜、８・・・発光層の電極
９・・・画素分離膜、１０・・・ホトレジスト、１１・・・コンタクトホール
１２・・・ゲート配線の形成領域、１２ａ・・・傾斜領域、１３・・・コンタクトホール
１４ａ、１４ｂ・・・ゲート配線、１３−１・・・ＳＤ電極パターン
１３−２・・・画素コンデンサーの電極パターン、１３−３・・・信号線パターン
１３−４・・・配線パターンの凹凸、１３−５・・・酸化物半導体層パターン
１４−１・・・コンタクトホール、１４−２・・・ゲート絶縁膜パターン
１５−１・・・ゲート電極パターン、１５−２・・・画素コンデンサーの電極パターン
１５−３・・・配線パターン、１５−４・・・ゲート電極パターン
１５−５・・・ゲート電極パターン、１６−１・・・コンタクトホールパターン
１６−２・・・感光性ポリイミド層パターン、１７−１・・・発光層の電極パターン
１８−１・・・開口部、１９−１・・・ＴＦＴ基板、１９−２・・・封止ガラス
１９−３・・・封止シール材、１９−４・・・画素領域、１９−５・・・端子部
２０−１・・・画素分離膜、２０−２・・・カソード電極、２０−３・・・ＯＬＥＤ層
２０−４・・・アノード電極、２０−５・・・透明乾燥剤
Ｔ１・・・第１トランジスタ、Ｔ２・・・第２トランジスタ、Ｃ・・・コンデンサー
Ｄ・・・ダイオード、Ｖ１・・・電源線（共通電極線）、ＤＡＴＡ・・・映像信号線
ＶＳＳ・・・ゲート信号線
【図１】
2010060683.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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