(57)【要約】【課題】製造工程中に発生する紫外線の影響を防止できる構造を有するＭＯＮＯＳメモリを実現する。【解決手段】半導体記憶装置は、複数のビット線拡散層１１と、複数のビット線拡散層１１の上に形成された複数のビット線絶縁膜１２と、隣り合うビット線絶縁膜１２同士の間に形成された複数の電荷トラップ膜４と、複数の電荷トラップ膜４及び複数のビット線絶縁膜１２上を跨いで形成された複数のワード線６と、複数のビット線拡散層１１の端部の延長上に配置され、且つ、複数のビット線拡散層１１と電気的に接続する複数のコンタクト拡散層１３と、複数のコンタクト拡散層１３の上に形成された複数のビット線コンタクト８とを備える。複数のビット線絶縁膜１２の端部は、平面的に見て、ビット線コンタクト８に最も近いワード線６のビット線コンタクト８に近い側の側面位置を越えない位置に配置されている。【選択図】図２
2010278062.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され、各々が、互いに並んで列方向に延伸する複数のビット線拡散層と、
各々が、前記複数のビット線拡散層の各々の上に形成された複数のビット線絶縁膜と、
前記半導体基板上に、各々が、互いに隣り合う前記ビット線絶縁膜同士の間に形成された複数の電荷トラップ膜と、
前記半導体基板上に、各々が、行方向に並んで配置された前記複数の電荷トラップ膜上及び前記複数のビット線絶縁膜上を覆うように形成され、且つ、互いに並んで行方向に延伸する複数のワード線と、
前記半導体基板上に、各々が、前記複数のビット線拡散層の各々の端部の延長上に配置され、且つ、前記複数のビット線拡散層の各々と電気的に接続するように形成された複数のコンタクト拡散層と、
前記複数のコンタクト拡散層の上に、各々が、前記複数のコンタクト拡散層の各々と電気的に接続するように形成された複数のビット線コンタクトとを備えており、
前記複数のビット線絶縁膜の各々の端部は、平面的に見て、前記複数のワード線のうちの前記ビット線コンタクトに最も近いワード線における前記ビット線コンタクトに近い側の側面位置を越えない位置に配置されている、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記複数のビット線絶縁膜の各々の端部は、平面的に見て、前記複数のワード線のうちの前記ビット線コンタクトに最も近いワード線と、前記複数のワード線のうちの前記最も近いワード線の隣りに位置するワード線との間に位置している、半導体記憶装置。
【請求項３】
半導体基板に形成され、各々が、互いに並んで列方向に延伸する複数のビット線拡散層と、
各々が、前記複数のビット線拡散層の各々の上に形成された複数のビット線絶縁膜と、
前記半導体基板上に、各々が、互いに隣り合う前記ビット線絶縁膜同士の間に形成された複数の電荷トラップ膜と、
前記半導体基板上に、各々が、行方向に並んで配置された前記複数の電荷トラップ膜上及び前記複数のビット線絶縁膜上を跨いで形成され、且つ、互いに並んで行方向に延伸する複数のワード線と、
前記半導体基板上に、各々が、前記複数のビット線拡散層の各々の端部の延長上に配置され、且つ、前記複数のビット線拡散層の各々と電気的に接続するように形成された複数のコンタクト拡散層と、
前記複数のコンタクト拡散層の上に、各々が、前記複数のコンタクト拡散層の各々と電気的に接続するように形成された複数のビット線コンタクトとを備えており、
前記複数のワード線のうちの前記ビット線コンタクトに最も近いワード線における前記ビット線コンタクト側の側面は、紫外線を遮光する材料からなるサイドウォールによって覆われており、
前記複数のビット線絶縁膜の各々の端部は、平面的に見て、前記サイドウォールにおける前記ビット線コンタクトに近い側の側面位置を越えないように位置している、半導体記憶装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体記憶装置において、
前記電荷トラップ膜は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が下から順に形成された３層構造からなる、半導体記憶装置。
【請求項５】
請求項１〜３のうちのいずれか１項に記載の半導体記憶装置において、
前記複数のワード線の各々は、ポリシリコン膜からなる、半導体記憶装置。
【請求項６】
請求項３に記載の半導体記憶装置において、
前記サイドウォールは、シリコン酸化膜よりも紫外線透過率が低い膜からなる、半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記サイドウォールは、シリコン窒化膜からなる、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示の技術は、半導体記憶装置、特にＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリに関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷トラップさせる局所トラップ型ＭＯＮＯＳメモリが提案されている。
【０００３】
しかしながら、局所トラップ型ＭＯＮＯＳメモリは、製造工程途中に照射される紫外線によって、ゲート絶縁膜であるＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜中に不要な電荷がトラップされることでしきい値電圧が変動するという課題がある。このため、製造工程途中に照射される紫外線による影響を防止することが重要である。
【０００４】
以下、図面を参照しながら、紫外線対策を施した従来の半導体記憶装置及びその製造方法について説明する（例えば、特許文献１参照）。
【０００５】
図１は、従来の半導体記憶装置の平面構造図を示している。なお、当該平面構造図自体は、後述する本発明の第１の実施形態に係る半導体記憶装置の平面構造図と同様であるが、後述するように、本発明の第１の実施形態に係る半導体記憶装置の断面構造は、当該従来の半導体記憶装置と異なるものである。
【０００６】
図１に示すように、複数の第２ゲート電極６がＸ方向（紙面に向かって左右方向）に延伸するとともに、Ｙ方向（紙面に向かって上下方向）に並列し、ビット線拡散層に電気的に接続するコンタクト電極８に近い方から順に、各々が第２ゲート電極６としてのダミーワード線ＤＷＬ、ワード線ＷＬ−０、及びワード線ＷＬ−１が配置されている。コンタクト電極８はコンタクト拡散層１３上に配置されており、Ｘ方向に隣接するコンタクト拡散層１３は素子分離絶縁膜３によって絶縁されている。なお、図１には示していないが、Ｙ方向（紙面に向かって上下方向）にはコンタクト拡散層１３に接続されたビット線拡散層１１が延伸している。
【０００７】
次に、図１５（ａ）〜（ｃ）並びに図１６（ａ）及び（ｂ）を用いて、従来の半導体記憶装置の断面構造を説明する。
【０００８】
図１５（ａ）は、図１におけるIXa-IXa線の断面図である。
【０００９】
図１５（ａ）に示すように、半導体基板１上にはＰ型ウェル２が形成され、Ｐ型ウェル２の表面には、複数のビット線拡散層１１が互いに離散して配置されている。複数のビット線拡散層１１の各々の上にはビット線絶縁膜１２が配置されており、Ｐ型ウェル２上におけるビット線拡散層１１が配置されていない部分には、ＯＮＯ絶縁膜４及び第１ゲート電極５が下から順に配置されている。ビット線絶縁膜１２及び第１ゲート電極５の上には、第２ゲート電極６及び層間絶縁膜９が下から順に配置されており、第２ゲート電極６はＸ方向に並ぶ複数の第１ゲート電極を共通に接続している。
【００１０】
一般的には、ビット線拡散層１１は、砒素又は砒素とリンとで形成され、また一例として、ビット線絶縁膜１２は、膜厚７０ｎｍのＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）シリコン酸化膜で形成されている。ＯＮＯ絶縁膜４は、下から膜厚５ｎｍのシリコン酸化膜、膜厚５ｎｍのシリコン窒化膜、及び、膜厚１０ｎｍのシリコン酸化膜から形成されている。第１ゲート電極５は膜厚５０ｎｍのｎ＋  型ポリシリコンで形成され、第２ゲート電極６は、膜厚１５０ｎｍのｎ＋  型ポリシリコンで形成されている。層間絶縁膜９は、膜厚１０００ｎｍのＣＶＤシリコン酸化膜で形成されている。なお、この例ではトラップ絶縁膜としてＯＮＯ絶縁膜４を用いているが、例えば、ｈｉｇｈ−ｋ絶縁膜などの他の構造でも良い。
【００１１】
図１５（ｂ）は、図１におけるXVb-XVb線の断面図である。
【００１２】
図１５（ｂ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、複数のビット線拡散層１１が互いに離散して配置されている。複数のビット線拡散層１１の各々の上にはビット線絶縁膜１２が配置されており、Ｐ型ウェル２上におけるビット線拡散層１１が配置されていない部分には、ＯＮＯ絶縁膜４が形成されている。ビット線絶縁膜１２及びＯＮＯ絶縁膜４の上には、Ｘ方向に延伸するワード線のサイドウォール絶縁膜７、及び、層間絶縁膜９が下から順に配置されている。なお、サイドウォール絶縁膜７としては、シリコン窒化膜などのシリコン酸化膜よりも紫外線透過率の低い膜を用いており、例えばその膜厚は７０ｎｍ程度である。
【００１３】
図１５（ｃ）は、図１におけるXVc-XVc線の断面図である。
【００１４】
図１５（ｃ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、複数のコンタクト拡散層１３が互いに離散して配置されている。複数のコンタクト拡散層１３の各々の間には、素子分離絶縁膜３が配置されている。コンタクト拡散層１３及び素子分離絶縁膜３上には、層間絶縁膜９が配置されており、また、コンタクト拡散層１３上には、層間絶縁膜９を貫通し、コンタクト拡散層１３と電気的に接続するコンタクト電極８が配置されている。
【００１５】
一般的には、コンタクト拡散層１３は、砒素又は砒素とリンとで形成され、一例として、素子分離絶縁膜３は膜厚４００ｎｍのＣＶＤシリコン酸化膜で形成され、コンタクト電極８はチタンナイトライドに被覆されたタングステンで形成されている。
【００１６】
図１６（ａ）は、図１におけるII-II線の断面図である。
【００１７】
図１６（ａ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、ビット線拡散層１１及びコンタクト拡散層１３が配置されている。ビット線拡散層１１上にはビット線絶縁膜１２が配置されている。ビット線絶縁膜１２上には、複数の第２ゲート電極６と、該複数の第２ゲート電極の各々に挟まれたサイドウォール絶縁膜７とが配置されている。一方、コンタクト拡散層１３上には、層間絶縁膜９が配置されていると共に、該層間絶縁膜９を貫通するコンタクト電極８が配置されている。
【００１８】
ここで、コンタクト拡散層１３は、サイドウォール絶縁膜７及び第２ゲート電極６をマスクにして注入されるため、図中一番左側に配置されたサイドウォール絶縁膜７に対して自己整合的に形成される。なお、ビット線拡散層１１とコンタクト拡散層１３は同一の拡散層で、同時に形成されていても構わない。
【００１９】
図１６（ｂ）は、図１におけるIXc-IXc線の断面図である。
【００２０】
図１６（ｂ）に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２中に素子分離絶縁膜３が形成されている。Ｐ型ウェル２及び素子分離絶縁膜３上には、ＯＮＯ絶縁膜４、その上に第１ゲート電極５と第２ゲート電極６からなる積層ゲート電極、及び、該積層ゲート電極間に挟まれたサイドウォール絶縁膜７とが配置されている。また、これらの上部には層間絶縁膜９が配置されている。
【００２１】
次に、図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、図１９（ａ）〜（ｃ）、図２０（ａ）〜（ｃ）、及び図２１（ａ）〜（ｃ）を用いて、従来の半導体記憶装置の製造方法について説明する。なお、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、及び図２１（ａ）は、図１におけるIXa-IXa線の断面に対応しており、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、及び図２１（ｂ）は、図１におけるII-II線の断面に対応しており、図１７（ｃ）、図１８（ｃ）、図１９（ｃ）、図２０（ｃ）、及び図２１（ｃ）は、図１におけるIXc-IXc線の断面に対応している。
【００２２】
まず、図１７（ａ）〜（ｃ）に示すように、半導体基板上１に、トレンチ法を用いて素子分離絶縁膜３を形成した後、Ｐ型ウェル形成マスクを用いて、半導体基板１に、Ｐ型ウェル２をイオン注入法により形成する。続いて、Ｐ型ウェル２の上に、ＯＮＯ絶縁膜形成膜４ａ、第１ゲート電極形成用導電膜５ａを下から順に形成する。
【００２３】
次に、図１８（ａ）〜（ｃ）に示すように、第１ゲート電極形成マスクを用いて、第１ゲート電極形成用導電膜５ａ及びＯＮＯ絶縁膜形成膜４ａを選択的にエッチング除去して、第１ゲート電極５及びＯＮＯ絶縁膜４を形成する。続いて、該第１ゲート電極５をマスクとしてイオン注入法を用いて、Ｐ型ウェル２中にビット線拡散層１１を形成する。続いて、第１ゲート電極５及びＯＮＯ絶縁膜形成膜４ａが除去された部分に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法（又はエッチバック法）を用いて、ビット線絶縁膜１２を埋め込む。
【００２４】
次に、図１９（ａ）〜（ｃ）に示すように、第２ゲート電極形成用導電膜を堆積した後、第２ゲート電極形成マスクを用いて第２ゲート電極６及び第１ゲート電極５を加工し、ワード線を形成する。
【００２５】
次に、図２０（ａ）〜（ｃ）に示すように、第２ゲート電極６及び第１ゲート電極５の側壁上にサイドウォール絶縁膜形成用絶縁膜を堆積し、異方性エッチングにより、サイドウォール絶縁膜７、ビット線絶縁膜１２、及びＯＮＯ絶縁膜４をエッチング加工する。これにより、ワード線電極間はサイドウォール絶縁膜７によって埋め込まれている。続いて、図中一番左側のサイドウォール絶縁膜７に対して自己整合的に、Ｐ型ウェル２中にコンタクト拡散層１３を形成する。
【００２６】
次に、図２１（ａ）〜（ｃ）に示すように、半導体基板１上方の全体に亘って層間絶縁膜９を堆積し、ＣＭＰ法を用いて層間絶縁膜９の上部を平坦化する。続いて、コンタクト電極形成マスクを用いて、層間絶縁膜９を貫通してコンタクト拡散層１３に到達するコンタクトホールを形成し、ＣＶＤ法によってタングステンをコンタクトホールに埋め込み、ＣＭＰ法によって層間絶縁膜９上にあるタングステンを除去することにより、コンタクト電極８を形成する。
【００２７】
なお、その後は、第１層メタル電極以降の配線工程を経て完成するが、一般的な製法であるため、その説明はここでは省略する。
【００２８】
以上の製造工程によると、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜４は、製造工程中に発生する波長２５０ｎｍ程度の紫外線を透過しない第２ゲート電極６、第１ゲート電極５、及びサイドウォール絶縁膜７によりほぼ覆われているため、例えば、コンタクト電極８を形成する際に発生する紫外線の影響を受けにくい。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開２００７-０８８４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
しかしながら、上記従来の半導体記憶装置及びその製造方法では、紫外線を透過するビット線絶縁膜が、同じく紫外線を透過する層間絶縁膜を介してビット線コンタクト部に面しているため、この部分を介して、ビット線コンタクト形成時など（第１層メタル配線又はプラズマ系の絶縁膜形成時、及びリソグラフィー工程時など）にて発生する紫外線がメモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に到達する。その結果、特にビット線コンタクト部に近接するメモリセルの初期しきい値電圧が上昇し、電気的特性が不安定になるという問題がある。
【００３１】
前記に鑑み、本発明の目的は、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に紫外線が到達することを防止し、ビット線コンタクト部に近接するメモリセルの初期しきい値電圧を上昇させない構造を有する半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するために、本発明の第１側面の半導体記憶装置は、半導体基板に形成され、各々が、互いに並んで列方向に延伸する複数のビット線拡散層と、各々が、複数のビット線拡散層の各々の上に形成された複数のビット線絶縁膜と、半導体基板上に、各々が、互いに隣り合うビット線絶縁膜同士の間に形成された複数の電荷トラップ膜と、半導体基板上に、各々が、行方向に並んで配置された複数の電荷トラップ膜上及び複数のビット線絶縁膜上を覆うように形成され、且つ、互いに並んで行方向に延伸する複数のワード線と、半導体基板上に、各々が、複数のビット線拡散層の各々の端部の延長上に配置され、且つ、複数のビット線拡散層の各々と電気的に接続するように形成された複数のコンタクト拡散層と、複数のコンタクト拡散層の上に、各々が、複数のコンタクト拡散層の各々と電気的に接続するように形成された複数のビット線コンタクトとを備えており、複数のビット線絶縁膜の各々の端部は、平面的に見て、複数のワード線のうちのビット線コンタクトに最も近いワード線におけるビット線コンタクトに近い側の側面位置を越えない位置に配置されている。
【００３３】
第１側面の半導体記憶装置において、複数のビット線絶縁膜の各々の端部は、平面的に見て、複数のワード線のうちのビット線コンタクトに最も近いワード線と、複数のワード線のうちの最も近いワード線の隣りに位置するワード線との間に位置していることが好ましい。
【００３４】
本発明の第２側面の半導体記憶装置は、半導体基板に形成され、各々が、互いに並んで列方向に延伸する複数のビット線拡散層と、各々が、複数のビット線拡散層の各々の上に形成された複数のビット線絶縁膜と、半導体基板上に、各々が、互いに隣り合うビット線絶縁膜同士の間に形成された複数の電荷トラップ膜と、半導体基板上に、各々が、行方向に並んで配置された複数の電荷トラップ膜上及び複数のビット線絶縁膜上を跨いで形成され、且つ、互いに並んで行方向に延伸する複数のワード線と、半導体基板上に、各々が、複数のビット線拡散層の各々の端部の延長上に配置され、且つ、複数のビット線拡散層の各々と電気的に接続するように形成された複数のコンタクト拡散層と、複数のコンタクト拡散層の上に、各々が、複数のコンタクト拡散層の各々と電気的に接続するように形成された複数のビット線コンタクトとを備えており、複数のワード線のうちのビット線コンタクトに最も近いワード線におけるビット線コンタクト側の側面は、紫外線を遮光する材料からなるサイドウォールによって覆われており、複数のビット線絶縁膜の各々の端部は、平面的に見て、サイドウォールにおけるビット線コンタクトに近い側の側面位置を越えないように位置している。
【００３５】
本発明の第１又は第２側面の半導体記憶装置において、電荷トラップ膜は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が下から順に形成された３層構造からなることが好ましい。
【００３６】
本発明の第２側面の半導体記憶装置において、複数のワード線の各々は、ポリシリコン膜からなる、半導体記憶装置。
【００３７】
本発明の第２側面の半導体記憶装置において、サイドウォールは、シリコン酸化膜よりも紫外線透過率が低い膜からなることが好ましい。
【００３８】
本発明の第２側面の半導体記憶装置において、サイドウォールは、シリコン窒化膜からなることが好ましい。
【発明の効果】
【００３９】
本発明に係る半導体記憶装置及びその製造方法によると、ビット線コンタクトを形成する工程等で発生する紫外線が、ビット線絶縁膜を介してメモリセルの電荷トラップ膜となるＯＮＯ絶縁膜に到達することを防止できる。このため、メモリセル、特にビット線コンタクトに近いメモリセルの初期しきい値電圧が上昇せず、安定した特性が得られる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明の第１の実施形態に係る半導体記憶装置の平明構造図である。
【図２】図２は、本発明の第１の実施形態に係る半導体記憶装置の断面構造図である。
【図３】図３は、本発明の第１の実施形態に係る半導体記憶装置の変形例１の断面構造図である。
【図４】図４は、本発明の第１の実施形態に係る半導体記憶装置の変形例２の断面構造図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【００４１】
従来技術に係る半導体記憶装置の断面図
【図７】図７（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１０】図１０は、本発明の第２の実施形態に係る半導体記憶装置の断面構造図である。
【図１１】図１１は、本発明の第２の実施形態に係る半導体記憶装置の変形例１の断面構造図である。
【図１２】図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１３】図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１４】図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は、従来の半導体記憶装置の構造を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は、従来の半導体記憶装置の構造を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図１９】図１９（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図２０】図２０（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００４２】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。また、本発明の趣旨を逸脱しない限り、下記の複数の実施形態を組み合わせることも可能である。
【００４３】
以下、本発明の各実施形態について図面を参照しながら説明する。なお、下記では、上述した従来の半導体記憶装置及びその製造方法における構成部分と同様の部分には、同一の符号を付しており、その説明は同様であるから適宜省略して説明する。
【００４４】
（第１の実施形態）
−半導体記憶装置の構造−
以下、本発明の第１の実施形態の半導体記憶装置について説明する。
【００４５】
図１は、本発明の第１の実施形態に係る半導体記憶装置の平面構造図である。
【００４６】
図１に示すように、複数の第２ゲート電極６がＸ方向（行方向：紙面に向かって左右方向）に互いに並んで（並列して）延伸し、ビット線拡散層に電気的に接続するコンタクト電極（ビット線コンタクト）８に近い方から順に、各々が第２ゲート電極６としてのダミーワード線ＤＷＬ、ワード線ＷＬ−０、及びワード線ＷＬ−１が配置されている。コンタクト電極８はコンタクト拡散層１３上に配置されており、Ｘ方向に隣り合うコンタクト拡散層１３は素子分離絶縁膜３によって絶縁されている。なお、図１には示していないが、Ｙ方向（列方向：紙面に向かって上下方向）にはコンタクト拡散層１３に接続されたビット線拡散層１１が延伸している。つまり、コンタクト拡散層１３は、ビット線拡散層１１の延長上に形成され、該ビット線拡散層１１と電気的に接続されている。
【００４７】
図２は、本発明の第１の実施形態に係る半導体記憶装置の断面構造を示す図であって、図１におけるII-II線の断面図である。なお、図１におけるIXa-IXa線、XVb-XVb線、XVc-XVc線、及びIXc-IXc線に対応する断面構造は、上述で図１５（ａ）、図１５（ｂ）、図１５（ｃ）、及び図１６（ｂ）を用いて説明した構造と同様であるからその説明は繰り返さない。よって、以下では、本発明の第１の実施形態に係る半導体記憶装置の構造上の特徴を示すII-II線断面について図２を用いて説明する。
【００４８】
図２に示すように、半導体基板１上には、Ｐ型ウェル２が形成され、Ｐ型ウェル２の表面には、ビット線拡散層１１及びコンタクト拡散層１３が配置されている。ビット線拡散層１１上には、ビット線絶縁膜１２が配置されている。コンタクト拡散層１３上の一部には、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が下から順に積層された三層構造からなるＯＮＯ絶縁膜（トラップ膜）４が形成されている。ＯＮＯ絶縁膜４上には、例えばポリシリコン膜からなる第１ゲート電極５及びサイドウィール絶縁膜７が配置されている。ビット線絶縁膜１２上と第１ゲート電極５上とには、例えばポリシリコン膜からなる複数の第２ゲート電極６と該複数の第２ゲート電極の各々間に挟まれたサイドウォール絶縁膜７とが配置されている。コンタクト拡散層１３、サイドウォール絶縁膜７及び複数の第２ゲート電極６上には、層間絶縁膜９が形成されている。層間絶縁膜９中には、該層間絶縁膜９を貫通してコンタクト拡散層１３の上面に到達するコンタクト電極８が配置されている。
【００４９】
ここで、ビット線絶縁膜１２の端部は、コンタクト電極８に最も近いワード線電極としての第１ゲート電極５を貫通することなく、第２ゲート電極６下の途中まで延伸している。つまり、ビット線絶縁膜１２の端部は、平面的に見て、複数のワード線のうちのコンタクト電極８に最も近い第２ゲート電極６におけるコンタクト電極８に近い側の側面位置を越えない位置に配置されている。また、その先端部に隣接する構造は、第１ゲート電極５と第２ゲート電極６とが下から順に積層された構造になっている。
【００５０】
以上の構造によると、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜４は、後述する製造工程中に発生する波長２５０ｎｍ程度の紫外線を各々透過しない第２ゲート電極６、第１ゲート電極５、サイドウォール絶縁膜７、及びＯＮＯ絶縁膜４（各構成部分の膜厚が１０ｎｍ以下であって紫外線の波長に比べて非常に薄いため、各々紫外線を通さない）によって完全に覆われているため、例えば、コンタクト電極８を形成する際に発生する紫外線の影響を全く受けない。このため、メモリセル、特にビット線コンタクトに近いメモリセルの初期しきい値電圧が上昇せず、安定した特性が得られる。
【００５１】
（変形例１）
図３は、本発明の第１の実施形態に係る半導体記憶装置の変形例１の断面構造図を示しており、図２と同様に、図１のII-II線に対応する断面構造を示している。
【００５２】
図３に示すように、上述した図２の構造に対して、さらに、メモリセルアレイの上方を覆う紫外線遮光膜１４を設ける構造であっても構わない。このようにすると、メモリセル形成後の製造工程で発生する紫外線についても効果的に遮光することが可能となる。
【００５３】
（変形例２）
図４は、本発明の第１の実施形態に係る半導体記憶装置の変形例２の断面構造図を示しており、図２と同様に、図１のII-II線に対応する断面構造を示している。
【００５４】
上述した図２では、ビット線絶縁膜１２は、コンタクト電極８に隣接するワード線電極の第１ゲート電極５の途中まで配置された構成になっているが、例えば、図４に示すように、コンタクト電極８に最も近い第２ゲート電極６（ワード線電極）とそれに隣り合う２番目の第２ゲート電極６（ワード線電極）との間に存在しているサイドウォール絶縁膜７の途中まで配置された構造であっても構わない。つまり、ビット線絶縁膜１２の端部は、平面的に見て、複数のワード線のうちのコンタクト電極８に最も近い第２ゲート電極６と、該最も近い第２ゲート電極６の隣りに位置する第２ゲート電極６との間に位置していても良い。この構造であっても、上述と同様の効果を得ることができる。なお、当該変形例２は、上述した変形例１におけるビット線絶縁膜１２に対しても適用することは可能である。
【００５５】
−半導体記憶装置の製造方法−
次に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００５６】
図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、及び図９（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を工程順に示している。なお、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、及び図９（ａ）は、図１におけるIXa-IXa線の断面に対応しており、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、及び図９（ｂ）は、図１におけるII-II線の断面に対応しており、図５（ｃ）、図６（ｃ）、図７（ｃ）、図８（ｃ）、及び図９（ｃ）は、図１におけるIXc-IXc線の断面に対応している。また、以下では、上記図２に示した構造を有する半導体記憶装置を製造する方法を例に説明する。
【００５７】
まず、図５（ａ）〜（ｃ）に示すように、半導体基板上１に、トレンチ法を用いて素子分離絶縁膜３を形成した後、Ｐ型ウェル形成マスクを用いて、半導体基板１に、Ｐ型ウェル２をイオン注入法により形成する。続いて、コンタクト拡散層形成マスクを用いて、Ｐ型ウェル２に、コンタクト拡散層１３をイオン注入法により形成する。続いて、Ｐ型ウェル２及びコンタクト拡散層１３の上に、ＯＮＯ絶縁膜形成膜４ａ及び第１ゲート電極形成用導電膜５ａを下から順に形成する。なお、コンタクト拡散層１３は、ＯＮＯ絶縁膜形成膜４ａの一部の絶縁膜が形成された上からイオン注入して形成しても良いし、ＯＮＯ絶縁膜形成膜４ａ全体の上からイオン注入して形成しても良い。
【００５８】
次に、図６（ａ）〜（ｃ）に示すように、第１ゲート電極形成マスクを用いて、第１ゲート電極形成用導電膜５ａ及びＯＮＯ絶縁膜形成膜４ａを選択的にエッチング除去して、第１ゲート電極５及びＯＮＯ絶縁膜（トラップ膜）４を形成する。続いて、該第１ゲート電極５をマスクとしてイオン注入法を用いて、Ｐ型ウェル２中にビット線拡散層１１を形成する。続いて、第１ゲート電極５及びＯＮＯ絶縁膜形成膜４ａが除去された部分に、ＣＭＰ法（又はエッチバック法）を用いて、ビット線絶縁膜１２を埋め込む。
【００５９】
次に、図７（ａ）〜（ｃ）に示すように、第２ゲート電極形成用導電膜を堆積した後、第２ゲート電極形成マスクを用いて第２ゲート電極６及び第１ゲート電極５を加工し、ワード線電極を形成する。この工程により、上述したように、ビット線絶縁膜１２の端部は、コンタクト電極８に隣接するワード線電極の第１ゲート電極５を貫通することなく、第２ゲート電極６下の途中まで延伸する構造が得られる。なお、その先端部に隣接する構造は、第１ゲート電極５と第２ゲート電極６とが下から順に積層された構造になっている。
【００６０】
なお、図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）に示した工程において、ビット線拡散層１１、ビット線絶縁膜１２、及び各ゲート電極を形成する方法は、他の製造方法を用いても構わない。例えば、ＯＮＯ絶縁膜４の形成後に、ビット線拡散層形成マスクを用いてＯＮＯ絶縁膜４をエッチング除去し、その開口部にビット線拡散層１１を注入する。その後、パイロ酸化法によりビット線絶縁膜１２を形成し、ゲート電極となるポリシリコンを１層堆積し、それを加工することによりゲート電極を形成する方法などがある。
【００６１】
次に、図８（ａ）〜（ｃ）に示すように、第２ゲート電極６及び第１ゲート電極５の側壁上にサイドウォール絶縁膜形成用絶縁膜を堆積した後、異方性エッチングにより、サイドウォール絶縁膜７、ビット線絶縁膜１２、及びＯＮＯ絶縁膜４をエッチング加工する。この工程により、ワード線間はサイドウォール絶縁膜７で埋め込まれる。また、サイドウォール絶縁膜７として、ＣＶＤシリコン窒化膜などの紫外線を通さない膜を用いることが望ましいが、ＣＶＤシリコン酸化膜などの紫外線を通す膜を用いても構わない。
【００６２】
次に、図９（ａ）〜（ｃ）に示すように、半導体基板１の上方の全体に亘って層間絶縁膜９を堆積した後、ＣＭＰ法を用いて層間絶縁膜９の上部を平坦化する。続いて、コンタクト電極形成マスクを用いてコンタクト拡散層１３に到達するコンタクトホールを形成した後、ＣＶＤ方を用いてタングステンをコンタクトホールに埋め込み、ＣＭＰ法を用いて層間絶縁膜９上にあるタングステンを除去することにより、コンタクト電極８を形成する。
【００６３】
なお、その後は、第１層メタル電極以降の配線工程を経て完成するが、一般的な製法であるため、その説明はここでは省略する。
【００６４】
以上の製造方法によると、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜４は、工程中に発生する波長２５０ｎｍ程度の紫外線を透過しない第２ゲート電極６、第１ゲート電極５、サイドウォール絶縁膜７、及びＯＮＯ絶縁膜４（各構成部分の膜厚が１０ｎｍ以下であって紫外線の波長に比べて非常に薄いため、各々紫外線を通さない）によって完全に覆われているため、例えば、コンタクト電極８を形成する際に発生する紫外線の影響を全く受けない。このため、メモリセル、特にビット線コンタクトに近いメモリセルの初期しきい値電圧が上昇せず、安定した特性が得られる。
【００６５】
（第２の実施形態）
−半導体記憶装置の構造−
以下、本発明の第２の実施形態の半導体記憶装置について説明する。
【００６６】
まず、本発明の第２の実施形態に係る半導体記憶装置の平面構造は、上述した図１と同様であるから、その説明はここでは繰り返さない。
【００６７】
図１０は、本発明の第２の実施形態に係る半導体記憶装置の断面構造を示す図であって、図１におけるII-II線に対応する断面図である。なお、図１におけるIXa-IXa線、XVb-XVb線、XVc-XVc線、及びIXc-IXc線に対応する断面構造は、上述で図１５（ａ）、図１５（ｂ）、図１５（ｃ）、及び図１６（ｂ）を用いて説明した構造と同様であるからその説明は繰り返さない。よって、以下では、本発明の第２の実施形態に係る半導体記憶装置の構造上の特徴を示すII-II線に対応する断面について図１０を用いて説明する。
【００６８】
図１０に示すように、半導体基板１上にＰ型ウェル２が形成され、Ｐ型ウェル２の表面には、ビット線拡散層１１及びコンタクト拡散層１３が配置されている。ビット線拡散層１１上には、ビット線絶縁膜１２とサイドウォール絶縁膜７の一部とが配置されている。ビット線絶縁膜１２上と第１ゲート電極５上とには、複数の第２ゲート電極６と該複数の第２ゲート電極６間に挟まれたサイドウォール絶縁膜７とが配置されている。コンタクト拡散層１３、サイドウォール絶縁膜７及び複数の第２ゲート電極上には、層間絶縁膜９が形成されている。層間絶縁膜９中には、該層間絶縁膜９を貫通してコンタクト拡散層１３の上面に到達するコンタクト電極８が配置されている。
【００６９】
ここで、コンタクト拡散層１３は、サイドウォール絶縁膜７及び第２ゲート電極６をマスクにして注入されるため、図中一番左側のサイドウォール絶縁膜７に対して自己整合的に形成される。
【００７０】
図１０に示した本実施形態に係る半導体記憶装置の構造と上述の図２に示した第１の実施形態に係る半導体記憶装置の構造との相違点は、本実施形態におけるビット線絶縁膜１２のコンタクト電極８に近い端部が、サイドウォール絶縁膜７で覆われているのに対し、第１の実施形態におけるビット線絶縁膜１２のコンタクト電極８に近い端部が、ＯＮＯ膜４及び第１ゲート電極５で覆われている点である。具体的には、本実施形態におけるビット線絶縁膜１２の端部は、平面的に見て、サイドウォール絶縁膜７におけるコンタクト電極８に近い側の側面位置を越えないように位置している構成であれば良い。また、該サイドウォール絶縁膜７におけるコンタクト電極８に近い側の側面は、紫外線を遮光する材料からなる膜によって構成されており、例えば、シリコン酸化膜よりも紫外線透過率が低い膜、又は、紫外線を透過させないＣＶＤシリコン窒化膜であることが好ましい。
【００７１】
以上の構造によると、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜４は、製造工程中に発生する波長２５０ｎｍ程度の紫外線を透過しない第２ゲート電極６及びサイドウォール絶縁膜７によって完全に覆われているため、例えば、コンタクト電極８を形成する際に発生する紫外線の影響を全く受けない。このため、メモリセル、特にビット線コンタクトに近いメモリセルの初期しきい値電圧が上昇せず、安定した特性が得られる。
【００７２】
（変形例１）
図１１は、本発明の第２の実施形態に係る半導体記憶装置の変形例１の断面構造図を示しており、図１０と同様に、図１のII-II線に対応する断面構造を示している。
【００７３】
図１１に示すように、上述した図１０の構造に対して、さらに、メモリセルアレイの上方を覆う紫外線遮光膜１４を設ける構造であっても構わない。このようにすると、メモリセル形成後の製造工程で発生する紫外線についても効果的に遮光することが可能となる。
【００７４】
−半導体記憶装置の製造方法−
次に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００７５】
図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、及び図１４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を工程順に示している。なお、図１２（ａ）、図１３（ａ）、及び図１４（ａ）は、図１におけるIXa-IXa線の断面に対応しており、図１２（ｂ）、図１３（ｂ）、及び図１４（ｂ）は、図１におけるII-II線の断面に対応しており、図１２（ｃ）、図１３（ｃ）、及び図１４（ｃ）は、図１におけるIXc-IXc線の断面に対応している。また、以下では、上記図１０に示した構造を有する半導体記憶装置を製造する方法を例に説明する。
【００７６】
まず、上述した第１の実施形態で図５（ａ）〜（ｃ）を用いた説明と同様の工程を行う。なお、その具体的な説明はここでは繰り返さない。
【００７７】
次に、図１２（ａ）〜（ｃ）に示すように、ビット線コンタクト領域にあるビット線絶縁膜１２を、ビット線絶縁膜１２を除去するためのマスクを用いてエッチング除去し、例えば、ビット線コンタクトに隣接するワード線におけるビット線コンタクト側の端部と面一にする。
【００７８】
なお、このとき、ビット線絶縁膜１２は、複数の第２ゲート電極６をマスクとして、複数の第２ゲート電極６の各々に挟まれた領域に存在するビット線絶縁膜１２も合わせて除去しても良い。
【００７９】
次に、図１３（ａ）〜（ｃ）に示すように、第２ゲート電極６及び第１ゲート電極５の側壁上にサイドウォール絶縁膜形成用絶縁膜を堆積した後、異方性エッチングにより、サイドウォール絶縁膜７、ビット線絶縁膜１２、及びＯＮＯ絶縁膜４をエッチング加工する。
【００８０】
ここで、サイドウォール絶縁膜７は、ＣＶＤシリコン窒化膜などの紫外線を通さない膜、又は、シリコン酸化膜よりも紫外線透過率の低い膜を用いる必要がある。
【００８１】
次に、図１４（ａ）〜（ｃ）に示すように、半導体基板１の上方の全体に亘って層間絶縁膜９を堆積した後、ＣＭＰ法を用いて層間絶縁膜９の上部を平坦化する。続いて、層間絶縁膜９に、コンタクト電極形成マスクを用いてコンタクト拡散層１３に到達するコンタクトホールを形成し、ＣＶＤ法を用いてタングステンをコンタクトホールに埋め込み、ＣＭＰ法を用いて層間絶縁膜９上にあるタングステンを除去することにより、コンタクト電極８を形成する。
【００８２】
なお、その後は、第１層メタル電極以降の配線工程を経て完成するが、一般的な製法であるため、ここでの説明は省略する。
【００８３】
以上の製造方法によると、メモリセルの電荷トラップ膜となるＯＮＯ絶縁膜４は、製造工程中に発生する波長２５０ｎｍ程度の紫外線を透過しない第２ゲート電極６及びサイドウォール絶縁膜７によって完全に覆われているため、例えば、コンタクト電極８を形成する際に発生する紫外線の影響を全く受けない。このため、メモリセル、特にビット線コンタクトに近いメモリセルの初期しきい値電圧が上昇せず、安定した特性が得られる。
【００８４】
なお、第１及び第２の実施形態では、ＭＯＮＯＳ型メモリの場合を例にして説明したが、ＭＯＮＯＳ型以外のメモリであっても、製造工程中の紫外線による影響を受けやすいメモリであれば、本発明を適用することができる。ただし、現時点では、そのようなメモリとしては、一般的にはＭＯＮＯＳメモリしか知られていない。研究段階では、Ｓｉナノドットメモリも同様に紫外線の影響を受けると考えられるが、現時点では実用化には至っていない。将来的には、本発明の適用の可能性がある。
【００８５】
また、第１及び第２の実施形態において、ビット線拡散層１１とコンタクト拡散層１３とは、単一の工程にて形成される同一の拡散層からなる構成でも構わない。また、素子分離膜を用いない構成であっても構わない。
【００８６】
また、第１及び第２の実施形態において、ビット線絶縁膜１２は、製造方法によっては、ＯＮＯ絶縁膜４そのもので代用できる場合もある。
【００８７】
また、第１及び第２の実施形態において、Ｐ型ウェル２の代わりにＮ型ウェルを用いることもできるが、この場合は、メモリセルがＰＭＯＳ型となり、ビット線拡散層１１又はコンタクト拡散層１３はＰ型拡散層で構成される。
【００８８】
また、第１及び第２の実施形態において、第１ゲート電極５及び第２ゲート電極６からなる積層構造のゲート電極の代わりに、単層構造のゲート電極を用いても良いし、さらに、積層構造及び単層構造のいずれの場合においても、ゲート電極の上部にシリサイド構造を用いても良い。
【産業上の利用可能性】
【００８９】
本発明は、製造工程中の紫外線によるメモリセルの初期しきい値電圧の上昇を防止できるものであって、特に、ＭＯＮＯＳ型メモリの構造及びその製造方法にとって有用である。
【符号の説明】
【００９０】
１    半導体基板
２    Ｐ型ウェル
３    素子分離絶縁膜
４    ＯＮＯ絶縁膜形成膜
４    ＯＮＯ絶縁膜（トラップ膜）
５ａ  第１ゲート電極形成用導電膜
５    第１ゲート電極
６    第２ゲート電極
７    サイドウォール絶縁膜
８    コンタクト電極（ビット線コンタクト））
９    層間絶縁膜
１１  ビット線拡散層
１２  ビット線絶縁膜
１３  コンタクト拡散層
１４  紫外線遮光膜
【図１】
2010278062.tif 000003
【図２】
2010278062.tif 000004
【図３】
2010278062.tif 000005
【図４】
2010278062.tif 000006
【図５】
2010278062.tif 000007
【図６】
2010278062.tif 000008
【図７】
2010278062.tif 000009
【図８】
2010278062.tif 000010
【図９】
2010278062.tif 000011
【図１０】
2010278062.tif 000012
【図１１】
2010278062.tif 000013
【図１２】
2010278062.tif 000014
【図１３】
2010278062.tif 000015
【図１４】
2010278062.tif 000016
【図１５】
2010278062.tif 000017
【図１６】
2010278062.tif 000018
【図１７】
2010278062.tif 000019
【図１８】
2010278062.tif 000020
【図１９】
2010278062.tif 000021
【図２０】
2010278062.tif 000022
【図２１】
2010278062.tif 000023