(57)【要約】【課題】本発明は、寸法誤差を抑制したパターンを有する半導体装置の製造方法を提供する。【解決手段】被加工膜６上に周期パターン１２と非周期パターン１３を含む第一のパターン１１を形成し、第一のパターン１１を覆うように被加工膜６上に第二の膜１４を形成し、被加工膜６を露出するように第二の膜１４を加工して、第一のパターン１１の側壁部に第二の側壁パターン１５を形成し、第一のパターン１１のうちの周期パターン１２を選択的に除去し、第一のパターン１１及び第二の側壁パターン１６をマスクに被加工膜６を加工することにより、周期パターン２と非周期パターン３を形成すると同時に、周期パターン２と周期パターンの両端部に隣接する非周期パターン３との間に、周期パターン２との間で一定の周期を形成するようにダミーパターン４を形成する半導体装置の製造方法。【選択図】図２
2010087301.tif 000002
【特許請求の範囲】
【請求項１】
被加工膜上に第一の膜を形成する工程と、
前記第一の膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクに前記第一の膜を加工して、所定の周期を有する周期パターンと前記周期パターンに対して非周期である非周期パターンを含む第一のパターンを形成する工程と、
前記レジストパターンを除去した後、前記第一のパターンを覆うように前記被加工膜上に第二の膜を形成する工程と、
前記被加工膜を露出するように前記第二の膜を加工して、前記第一のパターンの側壁部に第二の側壁パターンを形成する工程と、
前記第一のパターンのうちの前記周期パターンを選択的に除去する工程と、
前記第一のパターン及び前記第二の側壁パターンをマスクに前記被加工膜を加工することにより、所定の周期を有する周期パターンと前記周期パターンに対して非周期である非周期パターンを形成すると同時に、前記周期パターンと前記周期パターンの両端部に隣接する前記非周期パターンとの間にそれぞれダミーパターンを形成する工程と、
を備え、
前記被加工膜に形成されるパターンのうち、前記周期パターンと前記ダミーパターンとを含むパターンが前記周期パターンと同一の周期を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ダミーパターンは、前記被加工膜を加工して形成される前記周期パターンと前記周期パターンの両端部に隣接する前記非周期パターンとの間にそれぞれ一つずつ形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記被加工膜に形成される前記周期パターンはラインアンドスペースパターンであり、前記ダミーパターンはラインパターンであることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記被加工膜を加工して形成される前記周期パターン及び前記非周期パターンはゲートパターンであることを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記被加工膜に形成される前記周期パターンのゲートパターンはワードラインであり、前記被加工膜に形成される前記非周期パターンはセレクトゲートパターンであることを特徴とする請求項４記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路等の開発における配線パターン等の微細化を実現するための技術の一つとして、被加工膜上に形成した芯材パターンの側壁に側壁パターンを形成し、さらに側壁パターンあるいは側壁パターン間に埋め込まれたパターンをマスクにして被加工膜を加工して配線パターン、ゲート電極等を形成するパターン形成方法が知られている（例えば、特許文献１参照。）。これらのパターン形成方法により、例えばラインアンドスペース形状の周期パターンを形成することができる。
【０００３】
しかし、ラインアンドスペースパターンのような周期的パターンにおける端部のパターンと中央部のパターンでは、設計寸法が同一であっても、その周囲に配置されるパターンの配置環境が異なるため、製造プロセスにおいて生じる近接効果の影響が異なり、寸法誤差が生じる恐れがあった。
【特許文献１】ＵＳＰ６０６３６８８号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記問題点を解決するためになされたもので、寸法誤差を抑制したパターンを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本願の第一の発明は、被加工膜上に第一の膜を形成する工程と、前記第一の膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクに前記第一の膜を加工して、所定の周期を有する周期パターンと前記周期パターンに対して非周期である非周期パターンを含む第一のパターンを形成する工程と、前記レジストパターンを除去した後、前記第一のパターンを覆うように前記被加工膜上に第二の膜を形成する工程と、前記被加工膜を露出するように前記第二の膜を加工して、前記第一のパターンの側壁部に第二の側壁パターンを形成する工程と、前記第一のパターンのうちの前記周期パターンを選択的に除去する工程と、前記第一のパターン及び前記第二の側壁パターンをマスクに前記被加工膜を加工することにより、所定の周期を有する周期パターンと前記周期パターンに対して非周期である非周期パターンを形成すると同時に、前記周期パターンと前記周期パターンの両端部に隣接する前記非周期パターンとの間にそれぞれダミーパターンを形成する工程と、を備え、前記被加工膜に形成されるパターンのうち、前記周期パターンと前記ダミーパターンとを含むパターンが前記周期パターンと同一の周期を有することを特徴とする。
【発明の効果】
【０００６】
本発明は、上記問題点を解決するためになされたもので、寸法誤差を抑制したパターンを有する半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【０００８】
（本発明の実施形態)
本実施形態に係る半導体装置の製造方法について、図１及び図２を参照して、説明する。ここでは、本実施形態に係る半導体装置の製造方法を用いて、ＮＡＮＤ型フラッシュメモリのゲートパターンを形成する方法について説明する。
【０００９】
図１は、ＮＡＮＤ型フラッシュメモリのゲートパターンの一部を表した回路パターン概略図である。図１（ａ）は、ゲートパターンの平面図を表している。図１（ｂ）は、図１（ａ）に示す破線Ａ−Ａ’におけるゲートパターンの断面図を表している。
【００１０】
図１（ａ）に示すように、ゲートパターン１は、ワードラインとなる平行する複数本（Ｘ本）のラインパターン（Ｌ１〜ＬＸ）が一定のスペースをもって周期的に並べられたラインアンドスペース形状のパターン２（ラインアンドスペースパターン２）と、ラインアンドスペースパターン２の両端部に隣接する非周期的に配置されたセレクトゲートパターンＳＧ１、ＳＧ２（非周期パターン３）を含んでいる。
【００１１】
ここで、セレクトゲートパターンが非周期的であるとは、ラインアンドスペースパターン２に対して非周期であることを意味している。従って、セレクトゲートパターン単体として、あるいは、ラインアンドスペースパターン２以外のパターン（後述のダミーパターンを除く）との間で周期的であっても構わない。
【００１２】
ラインアンドスペースパターン２のライン寸法（Ｗ１〜ＷＸ）及びスペース寸法（Ｓ１〜ＳＸ）は、それぞれ同一である。ライン寸法、スペース寸法及びライン本数はそれぞれ任意に設定できるものであるが、例えば、ライン及びスペースの寸法を３０〜６０ｎｍ程度とし、ラインの本数を１６本、３２本、６４本又は１２８本とすることができる。なお、図示は省略するが、上層配線とのコンタクトを配置するための引き出しパターンが、ラインアンドスペースパターン２の各ラインパターンに接続されている。
【００１３】
セレクトゲートパターンＳＧ１、ＳＧ２とラインアンドスペースパターン２との距離は、ラインアンドスペースパターン２のライン寸法及びスペース寸法よりも大きく、例えばライン寸法及びスペース寸法の３倍程度とすることができる。
【００１４】
本実施形態に係る半導体装置では、ラインアンドスペースの周期パターン２とセレクトゲートパターンである非周期パターン３の間にダミーパターン４が設けられている。ダミーパターン４は、周期パターン２や非周期パターン３と電気的に独立となるように形成されている。
【００１５】
また、ダミーパターン４は、ラインアンドスペースパターン２のラインパターンと平行なライン形状のパターンであり、ラインアンドスペースパターン２に隣接して形成されている。さらに、ダミーパターン４は、ラインアンドスペースパターン２の端部のラインパターン（Ｌ１、ＬＸ）からラインアンドスペースパターン２のスペースの寸法（Ｓ０〜ＳＸ）と同一寸法（Ｓ０、ＳＸ＋１）分離れて形成されている。このため、ラインアンドスペースパターン端部のラインパターン（Ｌ１、ＬＸ）と中央部のラインパターン（ＬＸ／２）は、それぞれの隣接するパターンとの距離が同一になり、周辺に配置されるパターン配置環境が同等となっている。
【００１６】
また、ダミーパターン４の寸法とラインアンドスペースパターン２のラインパターン（Ｌ１〜ＬＸ）の寸法は同一である。このため、ラインアンドスペースパターン２の端部のラインパターン（Ｌ１、ＬＸ）と中央部のラインパターン（ＬＸ／２）は、それぞれに隣接するパターンの寸法が同一になり、周辺に配置されるパターン配置環境がより一層同等とすることができる。
【００１７】
図１（ｂ）に示すように、ラインアンドスペースパターン２、セレクトゲートパターン（非周期パターン３）、ダミーパターン４は、半導体基板５上にゲート絶縁膜（図示を省略）を介して形成されており、それぞれポリシリコン材料により構成されている。
【００１８】
次に、図２を参照して、図１に示す半導体装置のゲートパターン１の形成方法を説明する。図２は、図１（ｂ）に示した半導体装置のゲートパターン１の形成方法を説明する工程断面図である。
【００１９】
まず、図２（ａ）に示すように、半導体基板５上にゲート酸化膜（図示を省略）を介してポリシリコン膜等のゲートパターン材料からなる被加工膜６を形成する。さらに、被加工膜６上にシリコン酸化膜７ａ及びアモルファスシリコン膜７ｂからなる積層構造の第一の膜７を形成し、第一の膜７上に反射防止膜（図示を省略）を介してレジスト膜を塗布形成する。続いて、露光装置内にフォトマスクを配置した後、露光装置を用いてマスクパターン像をレジスト膜に形成し、さらにレジスト膜を現像することによりレジストパターン８を形成する。
【００２０】
レジストパターン８は、互いに平行する複数本（１＋Ｘ／２本）のラインパターンが一定のスペースで周期的に配置されたラインアンドスペースパターン９と、ラインアンドスペースパターンに隣接して配置された非周期パターン１０を含んでいる。
【００２１】
次に、図２（ｂ）に示すように、レジストパターン８をマスクにして、アモルファスシリコン膜７ｂを加工する。続いて、レジストパターン８を剥離した後、アモルファスシリコン膜７ｂをエッチングによりスリミングする。さらに、スリミング後のアモルファスシリコン膜７ｂをマスクにして、シリコン酸化膜７ａを加工する。
【００２２】
シリコン酸化膜７ａ及びアモルファスシリコン膜７ｂからなる第一の膜７に形成された第一のパターン１１は、レジストパターン８と同様、互いに平行する複数本（１＋Ｘ／２本）のラインパターンが周期的に配置されたラインアンドスペースパターン１２と、ラインアンドスペースパターンに隣接して配置された非周期パターン１３を含んでいる。また、このラインアンドスペースパターン１２は、ライン寸法とスペース寸法の比が１：３となるように形成されている。
【００２３】
なお、本実施形態では、被加工膜６上に形成する第一の膜７としてシリコン酸化膜７ａとアモルファスシリコン膜７ｂの積層膜を用いたが、第一の膜７として、他の材料からなる積層膜、例えばカーボン膜とアモルファスシリコン膜や、カーボン膜とＳＯＧ膜等の積層膜、あるいはシリコン窒化膜等の単層膜を用いることも可能である。
【００２４】
また、本実施形態では、第一の膜７のうちの上層部であるアモルファスシリコン膜７ｂをスリミングしたが、レジストパターン８をスリミングした後、レジストパターン８をマスクにしてアモルファスシリコン膜７ｂを加工することも可能であり、この場合にはアモルファスシリコン膜７ｂのスリミング工程を省略することができる。
【００２５】
次に、図２（ｃ）に示すように、第一のパターン１１を覆うように、被加工膜６上及び第一のパターン１１上に酸化膜や窒素化膜等の第二の膜１４を形成する。
【００２６】
さらに、図２（ｄ）に示すように、第二の膜１４をエッチングすることにより、第一のパターン１１の側壁部に第二の側壁パターン１５を形成する。
【００２７】
次に、図２（ｅ）に示すように、第一のパターン１１のうち、周期的に配置されたパターン１２を選択的に除去する。つまり、被加工膜６上、第一のパターン１１上及び第二の側壁パターン１５上にレジスト膜を塗布した後、第一のパターン１１の周期的に配置されたパターン１２とその側壁部に形成された第二の側壁パターン１５を選択的に露出するようにレジスト膜にパターンを形成し、レジストパターンをマスクにして露出した第一のパターン１１のうちの周期パターン１２を選択的に除去する。
【００２８】
このとき、第一のパターン１１の側壁部に形成されていた第二の側壁パターン１５は、第一のパターン１１を選択的に除去することにより、互いに平行する複数本（Ｘ＋２本）のラインパターンが周期的に配置されたラインアンドスペースパターン１６となっている。また、このラインアンドスペースパターンは、ライン寸法とスペース寸法の比が１：１となるように形成されている。
【００２９】
最後に、図２（ｆ）に示すように、第一のパターン１１及び第二の側壁パターン１５をマスクにして被加工膜６を加工することにより、図１（ｂ）に示したようなゲートパターン１を形成することができる。
【００３０】
これにより、半導体基板５上に、図１（ｂ）に示したような、ワードラインであるＸ本のラインパターンが一定のスペースで配置された周期的なラインアンドスペースパターン２と、ラインアンドスペースパターンに隣接して配置された非周期のセレクトゲートパターン３と、ラインアンドスペースパターン２とセレクトゲートパターン３の間に形成された電気的に独立のダミーパターン４とを同時に形成することができる。
【００３１】
被加工膜６に形成されたダミーパターン４とラインアンドスペースパターン２は、ともに周期的なラインアンドスペースパターンである第二の側壁パターン１５をマスクにして同時に形成される。このため、ダミーパターン４は、ラインアンドスペースパターン２の両端部のラインパターンに隣接するように形成された２つのラインパターンとして、ラインアンドスペースパターン２との間で周期的パターンを構成する。
【００３２】
また、このことから、ワードラインであるラインアンドスペースパターン２の端部のラインと中央部のラインにおいて、それぞれ隣接するパターンとの距離（スペース寸法）が同一となり、さらにはそれぞれに隣接するパターンの寸法が共に同一となる。
【００３３】
従って、本実施形態に係る半導体装置のパターン形成方法によれば、周期的なラインアンドスペースパターン２の端部のラインと中央部のラインは、ともに同一の周辺パターン環境を有することとなり、両パターンを同時に形成する際のエッチング工程等において発生する寸法誤差を抑制することができる。
【００３４】
また、本実施形態に係る半導体装置のパターン形成方法によれば、第二の側壁パターン１５を用いて被加工膜６にパターンを形成しているため、チップ面積の増加を防ぎつつダミーパターン４を形成することができる。
【００３５】
すなわち、例えば、第二の側壁パターン１５ではなく、レジストパターンや、単にレジストパターンを転写したハードマスクパターンを用いて、被加工膜に周期パターンと、非周期パターンと、周期パターン両端部と非周期パターンとの間の２箇所にダミーパターンを形成する方法では、２つのダミーパターン形成用のレジストパターン領域を形成する必要が生じる。このとき、周期パターン形成用と非周期パターン形成用のそれぞれのレジストパターン領域の間の２箇所にダミーパターン形成用のレジストパターン領域を確保することが必要となるが、リソグラフィの解像限界のため、ダミーパターン形成用のレジストパターン領域を一定以上の大きさのパターン領域としなければならない。
【００３６】
これに対し、本実施形態に係る半導体装置のパターン形成方法によれば、周期パターン形成用と非周期パターン形成用のそれぞれのレジストパターン領域の間の１箇所にダミーパターン形成用のレジストパターン領域を確保するだけでよい。これは、リソグラフィ工程においてダミーパターン形成用のレジストパターンを１箇所にのみ形成したとしても、後の工程でそのレジストパターン側壁部の２箇所に微小な側壁パターンを形成することができるため、最終的に側壁パターンをマスクにして被加工膜に形成される周期パターン両端部において周期パターンと非周期パターンとの間に２つのダミーパターンを形成することができる。
【００３７】
従って、本実施形態に係る半導体装置のパターン形成方法によれば、パターンの寸法誤差を抑えるとともに、リソグラフィにより形成すべきパターン領域の増加を防止して、半導体装置のチップ面積の増加を抑えることができる。
【００３８】
本実施形態に係る半導体装置のパターン形成方法では、ＮＡＮＤ型フラッシュメモリのゲートパターンを形成する方法について説明したが、他の半導体装置のパターン形成方法にも適用することができる。すなわち、周期パターンと非周期パターンとを備えた既存の半導体装置の製造方法において、本実施形態に係る半導体装置のパターン形成方法を適用して、その周期パターンと非周期パターンとの間にダミーパターンを形成することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る半導体装置のパターンの概略図。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
【００４０】
１：ゲートパターン
２：ラインアンドスペースパターン（周期パターン）
３：非周期パターン
４：ダミーパターン
５：半導体基板
６：被加工膜
７：第一の膜
８：レジストパターン
９：レジストパターンの周期パターン  
１０：レジストパターンの非周期パターン    
１１：第一のパターン    
１２：第一のパターンの周期パターン    
１３：第一のパターンの非周期パターン    
１４：第二の膜  
１５：第二の側壁パターン    
１６：第二の側壁パターンの周期パターン 
【図１】
2010087301.tif 000003
【図２】
2010087301.tif 000004