(57)【要約】 【課題】多数の差動ペア端子を有する半導体素子同士を配線基板に実装して差動伝送線路で接続する場合に、該伝送線路に伝播される信号の品質を良好に保つことができる配線基板及び半導体装置、配線基板の端子配置方法を提供する。【解決手段】  配線基板は、二個の信号端子によって差動ペアを構成するペア信号端子対Ｐ３０〜Ｐ３３を有する半導体デバイス実装部を少なくとも二つと、これらのペア信号端子対同士を連結する差動伝送線路とを有し、一方に配置される第１のペア信号端子対と、他方に配置される第２のペア信号端子対とは、それぞれ信号配線の引き出し方向に沿う横並びに配置され、一方の外側列の端子４・６と、他方の内側列の端子９・１１とが信号配線（Ｓ１）で接続され、一方の内側列の端子５・７と、他方の外側列の端子８・１０とが信号配線（Ｓ１）で接続される。【選択図】図２
2010212296.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体デバイスが基板表面の半導体デバイス実装部を介して実装される配線基板において、
二個の信号端子によって差動ペアを構成するペア信号端子対を有する半導体デバイス実装部を少なくとも二つと、これらの半導体デバイスの前記ペア信号端子対同士を連結する差動伝送線路と、を有し、
前記一方の半導体デバイス実装部に配置される第１のペア信号端子対と、前記他方の半導体デバイス実装部に配置される第２のペア信号端子対とは、それぞれ信号配線の引き出し方向に沿う横並びに配置され、
前記第１のペア信号端子対の外側列の端子と、前記第２のペア信号端子対の内側列の端子とが前記信号配線で接続されるとともに、前記第１のペア信号端子対の内側列の端子と、前記第２のペア信号端子対の外側列の端子とが信号配線で接続されることを特徴とする配線基板。
【請求項２】
前記第１のペア信号端子対の外側列の端子と、前記第２のペア信号端子対の内側列の端子とは、同極の接続端子群であり、
前記第１のペア信号端子対の内側列の端子と、前記第２のペア信号端子対の外側列の端子とは、前記接続端子群とは異なる同極の接続端子群であることを特徴とする請求項１に記載の配線基板。
【請求項３】
前記第１のペア信号端子対の外側列の端子と前記第２のペア信号端子対の内側列の端子とを接続する信号配線、及び前記第１のペア信号端子対の内側列の端子と前記第２のペア信号端子対の外側列の端子とを接続する信号配線は、それぞれ異なる配線層に設けられていることを特徴とする請求項１又は２のいずれか１項に記載の配線基板。
【請求項４】
これらペア信号端子対の外側列に位置する端子の直下のビアランド間に、内側列に位置する端子からの信号配線を通すことを特徴とする請求項１〜３のいずれか１項に記載の配線基板。
【請求項５】
半導体デバイス実装部に設けられた複数の接続端子は、格子状に配列されていることを特徴とする請求項１又は４のいずれか１項に記載の配線基板。
【請求項６】
半導体デバイス実装部に設けられた複数の接続端子は、信号配線の引き出し方向と直交する縦方向に沿って、一定のピッチで段差を形成するように千鳥状に配列されていることを特徴とする請求項１又は４のいずれか１項に記載の配線基板。
【請求項７】
請求項１〜６のいずれか１項に記載の配線基板の半導体デバイス実装部に半導体デバイスが実装されることを特徴とする半導体装置。
【請求項８】
前記半導体デバイスがベアチップの半導体素子であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体デバイスが、半導体素子を配線基板上に実装した半導体パッケージであることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記ペア信号端子対に、同振幅で逆符号の信号が入出力されることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。 
【請求項１１】
二個の信号端子によって差動ペアを構成するペア信号端子対を有する半導体デバイス実装部を少なくとも二つと、これらの半導体デバイスの前記ペア信号端子対同士を連結する差動伝送線路と、を有し
前記一方の半導体デバイス実装部に配置される第１のペア信号端子対と、前記他方の半導体デバイス実装部に配置される第２のペア信号端子対とは、それぞれ記信号配線の引き出し方向に沿う横並びに配置され、
前記第１のペア信号端子対の外側列の端子と、前記第２のペア信号端子対の内側列の端子とが前記信号配線で接続されるとともに、前記第１のペア信号端子対の内側列の端子と、前記第２のペア信号端子対の外側列の端子とが信号配線で接続されることを特徴とする配線基板における端子配置方法。
【請求項１２】
前記第１のペア信号端子対の外側列の端子と、前記第２のペア信号端子対の内側列の端子とは、同極の接続端子群であり、
前記第１のペア信号端子対の内側列の端子と、前記第２のペア信号端子対の外側列の端子とは、前記接続端子とは異なる極の同極の接続端子群であることを特徴とする請求項１１に記載の配線基板における端子配置方法。
【請求項１３】
前記第１のペア信号端子対の外側列の端子と前記第２のペア信号端子対の内側列の端子とを接続する信号配線、及び前記第１のペア信号端子対の内側列の端子と前記第２のペア信号端子対の外側列の端子とを接続する信号配線は、それぞれ異なる配線層に設けられていることを特徴とする請求項１１又は１２のいずれか１項に記載の配線基板における端子配置方法。
【請求項１４】
これらペア信号端子対の外側列に位置する端子の直下のビアランド間に、内側列に位置する端子からの信号配線を通すことを特徴とする請求項１１〜１３のいずれか１項に記載の配線基板における端子配置方法。
【請求項１５】
半導体デバイス実装部に設けられた複数の接続端子は、格子状に配置されていることを特徴とする請求項１１又は１４のいずれか１項に記載の配線基板における端子配置方法。
【請求項１６】
半導体デバイス実装部に設けられた複数の接続端子は、信号配線の引き出し方向と直交する縦方向に沿って、一定のピッチで段差を形成するように千鳥状に配置されていることを特徴とする請求項１１又は１４のいずれか１項に記載の配線基板における端子配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動ペアを構成する端子間の２本の伝送線路の長さを等しくすることにより、該伝送線路に伝播される信号の品質を良好に保つことができる配線基板及び該配線基板を有する半導体装置、配線基板における端子配置方法に関する。 
【背景技術】
【０００２】
ＬＳＩなどの半導体デバイスを他のデバイスと接続するために、半導体デバイスを配線基板に実装し、半導体デバイスから入出力される信号を配線基板内で引き回すことが行われている。図１１はその一例で、配線基板１０１上に半導体素子１０２と１０３が実装されている。この配線基板１０１の基板表面１０１Ａ上に一定の間隔部１０１Ｂを挟んで位置する半導体デバイス実装部１０１Ｃに、少なくとも２つの半導体素子１０２・１０３がそれぞれ実装される構成である。そして、これら半導体素子１０２・１０３のうちの一部の信号用端子が、配線基板１０１内に形成された配線層（図示略）の信号配線Ｓ１を通じて互いに接続されている。
【０００３】
近年の半導体デバイスは入出力される信号速度の高速化が著しく、それに伴う信号品質の劣化を防ぐため、二本の信号配線で一つの信号を伝送する差動伝送線路が提案されている。
図１２はその原理を示すブロック図である。半導体素子１０２と１０３の間に一つの信号を伝送する際、半導体素子１０２・１０３には正極用と負極用の二つの信号用端子（ａ１・ａ２・ｂ１・ｂ２）を有し、正極用の信号用端子（ａ１・ａ２）同士を接続するために１本の伝送線路１０４を用い、負極用の信号用端子（ｂ１・ｂ２）同士を接続するためにもう１本の伝送線路１０５を用いる。
そして、それぞれの伝送線路１０４・１０５に振幅が同じで符号が逆の信号を伝送し、信号を受信する側の半導体素子１０３ではその二つの信号の差を一つの信号とする。これにより、両方の伝送線路１０４・１０５が同じ量のノイズを受けたとしても、その差を信号とするためノイズの除去が可能であり、なお、かつ振幅を二倍にできるため、ノイズに強いという利点をもつ。
【０００４】
また、近年は半導体素子の信号数が増えており、半導体素子の実装端子が形成される面において、端子群の外側だけでなく内側のパッドにも信号が割り当てられるようになっている。
図１３はその一例で、半導体素子１０２・１０３の実装面１０２ａ・１０３ａにて、信号用端子２００が左右の各側に４列に配置され、グランド端子又は電源端子２０１がその内側に配置されている。通常、この半導体素子１０２・１０３を実装した配線基板においてこれらの信号用端子２００から引き出す信号配線は、半導体素子の内側から外側に向かう方向（Ｘ方向）に引き出される。また、差動伝送方式を用いる場合、信号用端子群の中に正極用の端子と負極用の端子を隣接させて配置する。
【０００５】
図１４はその配置方法を示す図である。図１４は一対の信号用端子により構成される差動ペアが、配線の引き出し方向（Ｘで示す）に直交する縦列方向（Ｙで示す）に配列されてなるものであり、この中で、図１４（ａ）は差動ペアＰ１〜Ｐ４を構成する二つの端子をＹ方向に縦並びとした例、図１４（ｂ）は差動ペアＰ５〜Ｐ９を構成する二つの端子をＸ方向に横並びとした例である。
これらの端子は、半導体素子を実装した面から層間接続ビアで接続され、信号の引き回しが行われる配線層の図である。図１４（ａ）においては、端子からの層間接続ビアを受けるビアランド１０６と１０７が差動ペアＰ１を構成し、同様にビアランド１０８と１０９、ビアランド１１０と１１１、ビアランド１１２と１１３が差動ペアＰ２〜Ｐ４をそれぞれ構成する。
このように配置された差動ペアＰ１〜Ｐ４の端子群から信号配線を引き出す場合、２列目のビアランド１０８、１０９から展開する信号配線１１６・１１７は、外側に位置する１列目の差動ペアＰ１を構成するビアランド１０６、１０７の間に通すことはできないので、異なる差動ペアＰ１・Ｐ３の間であるビアランド１０７と１１０の間に通すしかない。従って、異なる差動ペアＰ１〜Ｐ４のビアランド１０６〜１１２間には２本の配線を形成するため配線が過密になり基板製造が困難になるのにかかわらず、同じ差動ペア内のビアランド１０６と１０７の間には１本の配線も通過しない、という無駄が生じてしまう。
【０００６】
これに対し、図１４（ｂ）の横並び型においては、ビアランド１１８と１２２が差動ペアＰ５を構成し、同様にビアランド１１９と１２３、１２０と１２４、１２１と１２５が差動ペアＰ６〜Ｐ８をそれぞれ構成する。そして、このような横並び型の差動ペアＰ５〜Ｐ８が、配線の引き出し方向（Ｘで示す）に直交する縦列方向（Ｙで示す）に配列されるならば、同じ差動ペアＰ５内の正極のビアランド１１８からの信号配線１２６は、そのまま引き出し方向（Ｘで示す）に引き出され、また、２列目のビアランド１２２からの信号配線１２７は異なる差動ペアＰ５・Ｐ６のビアランド１１８と１１９との間を通過する。
同様に、同じ差動ペアＰ６内の正極のビアランド１１９からの信号配線１２８は、そのまま引き出し方向（Ｘで示す）に引き出され、また、２列目のビアランド１２３からの信号配線１２９は、異なる差動ペアＰ６・Ｐ７のビアランド１１９と１２０との間を通過する。
すなわち、一列目に並んだビアランド１１８〜１２１の全ての間のそれぞれに、二列目に並んだビアランド１２２〜１２５からの信号配線１２７・１２９が引き出されることになり、該ビアランド１１８〜１２１の各間に位置する信号配線１２７・１２９は１本だけになり、効率的に配線を配置することができる。
このように、ビアランド１１８〜１２１間に形成する信号配線の数を最小に減らして効率的に割り当てることができるため、通常、差動ペアＰ５〜Ｐ８を構成する二つの端子となるビアランド１１８〜１２５は、配線の引き出し方向（Ｘで示す）に沿うように横並び配置することが適当とされる。
【０００７】
ペア端子が横並び配置とされた半導体素子１０２・１０３同士を接続する場合の例を図１５に示す。通常、互いに接続される半導体素子１０２・１０３は、外部入出力回路が同じ回路構成をとるため、端子の配置や正極／負極用電極の順番は同じになるように設計する。
図１５はこの一例を示す平面図であるが、半導体素子１０２・１０３の実装面１０２ａ・１０３ａに配置された信号用端子群において、左右両側の４列ずつに信号用端子１０２Ａ・１０３Ａが配置され、内側にはグランド又は電源用の端子１０２Ｂ・１０３Ｂが配置されている。
例えば、間隔部１Ｂから離れる方向に列番をなすそれぞれの信号用端子１０２Ａ・１０３Ａ群において、一列目の端子が正極用、二列目の端子が負極用で、隣接した端子同士が差動ペアを構成している。同様に、三列目の端子が正極用、四列目の端子が負極用で、隣接した端子同士が差動ペアＰ９を構成している。
具体的には、半導体素子１０２の信号用端子１０２Ａにおいて、横並びにある一列目の信号用端子１３０（正極）と二列目の信号用端子１３１（負極）とで差動ペアＰ９を構成し、同様に半導体素子１０３の信号用端子１０３Ａにおいて、横並びにある一列目の信号用端子１３２（正極）と二列目の信号用端子１３３（負極）とで差動ペアＰ１０を構成している。
【０００８】
これらの端子から引き出される差動伝送線路の代表的な構造としては、特許文献１に示される技術が知られている。この技術は、図１６に示すように（ａ）コプレーナ構造、（ｂ）マイクロストリップ構造、（ｃ）ストリップ構造、（ｄ）タンデム構造、（ｅ）ダイアゴナル構造、等がある。なお、これらの図において、符号Ｓ１は、半導体素子１０２と１０３とを接続する配線基板１０１内の信号配線である。
なお、（ａ）〜（ｃ）の構造は２本の信号配線Ｓ１を配線基板１０１内の同じ配線層に配置する横並び型、（ｄ）及び（ｅ）の構造は、２本の信号配線Ｓ１を隣接した異なる配線層に配置する縦並び方である。
【０００９】
そして、このような（ａ）〜（ｅ）で示される配線構造が採用された例を以下に説明する。
図１７は、図１５に示される２つの半導体素子１０２と１０３に設けられた横並び型の半導体ペア素子を、配線基板１０１上の半導体デバイス実装部１０１Ｃに実装した場合の配線構造の例である。
具体的には、図１７は、図１５の半導体素子１０２の点線Ｂで囲われた領域内の信号用端子と、半導体素子１０３の点線Ｃで囲われた領域内の信号用端子とを、配線基板１０１上の半導体デバイス実装部１０１Ｃに形成された接続端子（１３４〜１３７）を介して、コプレーナ構造の差動配線で接続する場合の例であって、点線Ｂ内の領域にて、半導体デバイス２の信号用端子に接続される正極用の接続端子１３６と負極用の接続端子１３７で１つの差動ペアＰ２０を構成し、また、点線Ｃの領域にて、正極用の接続端子１３４と負極用の接続端子１３５で差動ペアＰ２１を構成する例である。
そして、このような構成では、図１７に示すように、正極用の接続端子１３４と１３６同士が信号配線１３８で接続され、同様に負極用の接続端子１３５と１３７とが信号配線１３９で接続される。そして、このような図１７に示される横並び型の配線構造にて半導体素子１０２・１０３同士を接続する場合、先の図１４（ｂ）にて説明したように、一列目に並んだ接続端子（符号１３６Ａ・１３６Ｂで示す）の全ての間のそれぞれに、二列目に並んだ接続端子（符号１３７Ａ・１３７Ｂで示す）からの信号配線（符号１３９´）が引き出されることになり、一列目に並んだ接続端子（１３６Ａ・１３６Ｂ）間に配置される信号配線１３９´は１本だけになり、効率的な配線配置ができるものである。
【００１０】
次に、縦並び型の配線構造で二つの半導体素子１０２・１０３を接続する例を示す。まず、差動線路か不平衡線路かに限らず、ＬＳＩの信号用端子の外側の信号はＬＳＩに近い配線層で引き回し、内側の信号は外側のパッドやランドの間を通って引き出すか、ＬＳＩに遠い配線層に落として引き回す、という設計が行われる。
図１８は、特許文献１に示されている配線基板内の信号配線の一般的な構造の断面図である。半導体デバイス１４０の最も外側の端子１４１ａに接続された配線１４３ａは基板の表面の第一配線層（イ）で引き回されている。同様に、半導体デバイス１４０の外側から２番目の列の端子１４１ｂに接続された配線１４３ｂは基板の第二配線層（ロ）で引き回され、３番目の端子１４１ｃに接続された配線１４３ｃは第三配線層（ハ）で引き回されている。このように、従来では、半導体デバイス１４０の外側の端子の信号は基板表面に近い配線層で引き回され、半導体デバイス１４０の内側の端子の信号は基板表面から離れた配線層（ニ）で引き回される、ということが行われている。
【００１１】
これと同様にして、タンデム構造やダイアゴナル構造の縦積み型の配線構造では、半導体素子１０２・１０３の内側の端子の信号は、外側の端子よりも半導体素子１０２・１０３の実装面から遠い配線層までビアで落としてから引き回すことが行われる。
図１９は図１５の半導体素子１０２の点線Ｂの領域で囲われた信号用端子と、半導体素子１０３の点線Ｃの領域で囲われた信号用端子とをタンデム構造の差動配線で接続した配線基板の例である。
そして、図１９に示すように、点線Ｂ内の領域にて、正極用の信号用端子１４６と負極用の信号用端子１４７で１つの差動ペアＰ２２を構成し、また、点線Ｃの領域にて、正極用の信号用端子１４４と負極用の信号用端子１４５で差動ペアＰ２３を構成する。さらに、正極用の信号用端子１４４と１４６が第二配線層（ロ）に形成された信号配線１４８で接続され、同様に負極用の信号用端子１４５と１４７とが第三配線層（ハ）に形成された信号配線１４９で接続される。そして、信号配線１４８と１４９が差動伝送線路を構成する。
【００１２】
また、上述したような従来技術に示される半導体デバイスの端子配列に関する技術は、特許文献２及び特許文献３にも示されている。特許文献２はインターポーザ基板に２つの差動信号端子を設け、これら差動信号端子の直近の辺との間にＮＣ端子（電気的非接続端子）を設けた多端子素子に関するものであり、一方、特許文献３は、異なる二つの配線層に一本ずつ信号配線を配置し上下に重ならないよう水平方向に一定距離ずらしてなる一対の差動ペアが多数形成された多層配線基板に関するものである。そして、このような特許文献２及び３を用いても、差動信号端子を介して２つの半導体デバイスを信号伝送線路で互いに連結することが可能となる。 
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−１７４１５３号公報
【特許文献２】特開２００６−１２８６３３公報
【特許文献３】特開２００８−１０９３３１公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、差動ペアＰ１〜Ｐ１０、Ｐ２０〜Ｐ２３を構成する信号用端子が配線の引き出し方向（Ｘで示す）に直交する縦列方向（矢印Ｙで示す）に並べられてなる半導体素子１０２・１０３同士を、配線基板１の上面に実装し、さらに、これら信号用端子間を差動伝送線路で接続する場合、差動伝送線路を構成する２本の信号配線の長さに差が生じる、という課題が生じる。 
例えば、図１７では信号配線１３８と１３９とでは、信号用端子１３４と１３５との間の距離と、信号用端子１３６と１３７との間の距離が配線長の差（符号Ｌ１）となり、信号配線１３９の方が長くなる。同様に、図１９では信号用端子１４４と１４５との間の距離と、信号用端子１４６と１４７との間の距離の和が配線長の差（符号Ｌ２）となり、信号配線１４９のほうが長くなる。
このように、半導体素子１０２・１０３同士を接続する差動伝送線路の２本の信号配線の長さに差が生じると、半導体素子１０２・１０３間を伝播する信号の伝播時間に差が生じ、受信側の半導体素子に到達する二つの信号は同振幅・逆位相の信号ではなくなってしまう。その結果、受信側の半導体素子で二つの信号の差をとった場合、振幅が減少する、信号の立ち上がり・立下り時間が増加する、信号のＥｙｅパターンが閉じる、といった問題が発生する。 
【００１５】
また、上述した特許文献２及び３を適用した場合においても、差動信号端子を介して２つの半導体デバイスを信号配線で互いに連結することが可能であるが、上述したような理由により、異なる２つの半導体デバイスに設けられた差動ペアにおいて、正極用の信号用端子を連結する信号配線の長さと、負極用の信号用端子を連結する信号配線の長さが異なるという問題は依然として解消されていない。
【００１６】
この発明は、上述した事情に鑑みてなされたものであって、多数の差動ペア端子を有する半導体素子同士を配線基板に実装して差動伝送線路で接続する場合に、差動ペアを構成する２本の伝送線路の長さを等しくすることにより、該伝送線路に伝播される信号の品質を良好に保つことができる配線基板及び該配線基板を有する半導体装置、配線基板における端子配置方法の提供を目的とする。 
【課題を解決するための手段】
【００１７】
上記課題を解決するために、この発明は以下の手段を提案している。 
すなわち、本発明の配線基板では、複数の半導体デバイスが基板表面の半導体デバイス実装部を介して実装される配線基板において、二個の信号端子によって差動ペアを構成するペア信号端子対を有する半導体デバイス実装部を少なくとも二つと、これらの半導体デバイスの前記ペア信号端子対同士を連結する差動伝送線路と、を有し、前記一方の半導体デバイス実装部に配置される第１のペア信号端子対と、前記他方の半導体デバイス実装部に配置される第２のペア信号端子対とは、それぞれ前記信号配線の引き出し方向に沿う横並びに配置され、前記第１のペア信号端子対の外側列の端子と、前記第２のペア信号端子対の内側列の端子とが信号配線で接続されるとともに、前記第１のペア信号端子対の内側列の端子と、前記第２のペア信号端子対の外側列の端子とが信号配線で接続されることを特徴とすることを特徴とする。
【００１８】
また、配線基板における端子配置方法では、二個の信号端子によって差動ペアを構成するペア信号端子対を有する半導体デバイス実装部を少なくとも二つと、これらの半導体デバイスの前記ペア信号端子対同士を連結する差動伝送線路と、を有し、前記一方の半導体デバイス実装部に配置される第１のペア信号端子対と、前記他方の半導体デバイス実装部に配置される第２のペア信号端子対とは、それぞれ前記信号配線の引き出し方向に沿う横並びに配置され、前記第１のペア信号端子対の外側列の端子と、前記第２のペア信号端子対の内側列の端子とが信号配線で接続されるとともに、前記第１のペア信号端子対の内側列の端子と、前記第２のペア信号端子対の外側列の端子とが信号配線で接続されることを特徴とする。
【発明の効果】
【００１９】
本発明では、第１のペア信号端子対の外側列の端子と、第２のペア信号端子対の内側列の端子とを信号配線で接続されるとともに、前記第１のペア信号端子対の内側列の端子と、前記第２のペア信号端子対の外側列の端子とが信号配線で接続するようにしたので、差動伝送線路を構成する２本の信号配線の長さを等しくすることができ、その伝送線路に伝播される信号の品質を良好に保つことができる。
すなわち、差動伝送方式では２本の信号配線に同振幅・逆符号の信号を伝送してその差を一つの信号とするが、本発明により２本の信号配線の配線長差による伝播時間の差を最小化することができ、それにより振幅を最大化し、信号の立ち上がり・立ち下がり時間の増加を抑制することができる。また、２本の信号配線の長さが等しいため、信号配線が外部から受けるノイズ量を等しくすることができ、受信半導体素子で信号の差を取った際にノイズを相殺することができる。
また、本発明では、一方の半導体デバイス実装部に配置される第１のペア信号端子対と、他方の半導体デバイス実装部に配置される第２のペア信号端子対とを、信号配線の引き出し方向に沿う横並びに配置することにより、これらペア信号端子対の外側列に位置する端子の直下のビアランド間に、内側列に位置する端子からの信号配線を通すことができ、これによって一つの配線層でより多くの信号配線を展開することができ、基板全体の配線層数を減らすことも可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体装置の実施例１を示す斜視図。
【図２】実施例１における半導体素子２・３の実装面２ａ・３ａの端子の配列を示す平面図。
【図３】実施例１における配線基板１の配線パターンを表す斜視図。
【図４】実施例１の他の実施例における半導体素子２´の実装面の端子の配列を示す平面図。
【図５】実施例２の配線基板１の斜視図。
【図６】実施例３の配線基板１の斜視図。
【図７】実施例３の配線基板１の領域Ｅにおける信号配線層１９の上層１９Ａの配線パターン図。
【図８】実施例３の配線基板１の領域Ｅにおける信号配線層１９の下層１９Ｂの配線パターン図。
【図９】実施例３の配線基板１の領域Ｄにおける信号配線層１９の上層１９Ａの配線パターン図。
【図１０】実施例３の配線基板１の領域Ｄにおける信号配線層１９の下層１９Ｂ配線パターン図。
【図１１】従来例の半導体装置の斜視図。
【図１２】一般的な差動伝送方式を説明するブロック図。
【図１３】従来例の半導体素子１０２・１０３の実装面１０２ａ・１０３ａを表す平面図。
【図１４】一般的な差動ペア端子から配線を引き出す方式を説明するパターン図。
【図１５】従来の半導体素子における差動ペア同士の接続方式を説明する平面図。
【図１６】従来例の配線基板の配線パターンを表す斜視図。
【図１７】従来のコプレーナ構造の信号配線で接続する配線基板の斜視図。
【図１８】従来の配線基板の断面図。
【図１９】従来の縦積み構造の信号配線で接続する配線基板の斜視図。
【発明を実施するための形態】
【００２１】
（実施例１）
次に、本発明の実施例１について図１〜図３を参照して説明する。
図１は本発明の実施例１に係る半導体装置の斜視図であって、配線基板１の本体の基板表面１Ａ上に一定の間隔部１Ｂを挟んで位置する各半導体デバイス実装部１Ｃに、少なくとも２つの半導体素子２・３が実装される構成である。そして、半導体素子２と３のうちの一部の信号用端子が、配線基板１内に形成された配線層（後述する）上の信号配線Ｓ１を通じて互いに接続されている。そして、このような半導体素子２・３を配線基板１上に実装することにより半導体パッケージが形成される。
【００２２】
図２（ａ）は配線基板１の半導体デバイス実装部１Ｃ上に実装される半導体素子２の実装面２ａの平面図、図２（ｂ）は配線基板１のもう一つの半導体デバイス実装部１Ｃ上に実装される半導体素子３の実装面３ａの平面図である。
前記半導体素子２・３のそれぞれの実装面２ａ及び３ａにおいて、信号配線Ｓ１の引き出し方向（Ｘ方向）に沿う左右両側の４列（符号２Ａで示す）が高速信号を入出力するための信号用端子であり、中央の３列（符号２Ｂで示す）がグランド又は電源を供給するための端子である。
【００２３】
そして、半導体素子２においては、図２（ａ）に示すように、間隔部１Ｂから離れる方向に向けて列番をなす信号用端子のうち、１列目の信号用端子４と２列目の信号用端子５が差動ペアＰ３０を構成し、３列目の信号用端子６と４列目の信号用端子７が差動ペアＰ３１を構成する。そして、これら差動ペアＰ３０・３１において、１列目の信号用端子４と３列目の信号用端子６が正極用であるのに対し、２列目の信号用端子５と４列目の信号用端子７が負極用となっている。
これに対し、半導体素子３においては、図２（ｂ）に示すように、間隔部１Ｂから離れる方向に向けて列番をなす信号用端子のうち、１列目の信号用端子８と２列目の信号用端子９が差動ペアＰ３２を構成し、３列目の信号用端子１０と４列目の信号用端子１１が差動ペアＰ３３を構成する。そして、これら差動ペアＰ３２・３３において、２列目の信号用端子９と４列目の信号用端子１１が正極用であるのに対し、１列目の信号用端子８と３列目の信号用端子１０が負極用となっている。
半導体素子２と３とでは、間隔部１Ｂを挟んで、差動ペアＰ３０〜３３を構成する正極用・負極用の２つの信号用端子４〜７、信号用端子８〜１１の並びが逆になっている。
【００２４】
そして、このような図２（ａ）に示す信号用端子４〜７の並びによって、１列目の信号用端子４と２列目の信号用端子５とからなる差動ペアＰ３０は、信号配線Ｓ１の引き出し方向（Ｘ方向）と直交する縦列方向（Ｙ方向）に配列され、３列目の信号用端子６と４列目の信号用端子７が差動ペアＰ３１も、同じく信号配線Ｓ１の引き出し方向（Ｘ方向）と直交する縦列方向（Ｙ方向）に配列される。また、図２（ｂ）に示す信号用端子８〜１１の並びによって、１列目の信号用端子８と２列目の信号用端子９とからなる差動ペアＰ３２は、信号配線Ｓ１の引き出し方向（Ｘ方向）と直交する縦列方向（Ｙ方向）に配列され、３列目の信号用端子１０と４列目の信号用端子１１とからなる差動ペアＰ３３も、同じく信号配線Ｓ１の引き出し方向（Ｘ方向）と直交する縦列方向（Ｙ方向）に配列される。
一方、これら各差動ペアＰ３０〜３３をそれぞれ構成する信号用端子４・５、信号用端子６・７、信号用端子８・９、信号用端子１０・１１は、信号配線Ｓ１の引き出し方向（Ｘ方向）に沿う横並びに配置されている。
すなわち、半導体素子２及び３に設けられた端子（信号用端子、グランド又は電源端子）は、互いに直交するＸ−Ｙ方向に格子状に一定間隔で整列配置されている。
【００２５】
次に、図２に半導体素子２の点線Ｂで囲った領域内の端子と、半導体素子３の点線Ｃで囲った領域内の端子とを互いに接続する配線基板１内の信号配線の斜視図を図３に示す。 
図３にて点線Ｂで囲った領域において、符号１２で示すものは、図２の１列目の信号用端子４（正極）に接続される接続端子、符号１３で示すものは、２列目の信号用端子５（負極）に接続される接続端子であって、これら接続端子１２・１３によって前述の差動ペアＰ３０（第１のペア信号用端子対）が形成される。また、図３にて点線Ｃで囲った領域において、符号１４で示すものは、図２の１列目の信号用端子８（負極）に接続される接続端子、符号１５で示すものは、２列目の信号用端子９（正極）に接続される接続端子であって、これら接続端子１４・１５によって前述の差動ペアＰ３２（第２のペア信号用端子対）が形成される。 
【００２６】
また、図３に符号１８で示されるものは、基板表面１Ａの半導体デバイス実装部１Ｃと同一面に形成された第一配線層、符号１９は該第一配線層１８の下方に位置する第二配線層となる信号配線層、符号２０は、該信号配線層１９の下方に位置する第三配線層となるグランド層であって、三層の信号層が形成されている。 
【００２７】
そして、このような半導体装置の配線基板１では、負極を構成する差動ペアＰ３０の内側列の接続端子１３と、差動ペアＰ３２の外側列の接続端子１４とが信号配線層１９を経由して信号配線１６により接続され、また、正極を構成する差動ペアＰ３０の外側列の接続端子１２と、差動ペアＰ３２の内側列の接続端子１５とが信号配線層１９を経由して信号配線１７により接続されている。なお、これら信号配線１６及び１７は、共に信号配線層１９上に配置され、これら２本で一つの信号を伝送する差動伝送線路を構成している。また、上記接続端子１２〜１４と、信号配線層１９上の信号配線１６・１７との間は、層間接続ビアを受けるビアランドを介して接続される。 
【００２８】
そして、このとき、半導体素子２及び３に設けられた端子（信号用端子４〜１１、グランド又は電源端子）は、互いに直交するＸ−Ｙ方向に格子状に一定間隔で整列配置されているので、該端子に接続される接続端子１２〜１５も同様に、Ｘ−Ｙ方向に格子状に一定間隔整列配置され、その結果、負極を構成する差動ペアＰ３０の接続端子１３と、差動ペアＰ３２の接続端子１４とを接続する信号配線１６の長さ、及び正極を構成する差動ペアＰ３０の接続端子１２と、差動ペアＰ３２の接続端子１５とを接続する信号配線１７の長さは同一となる。
【００２９】
次に、この配線基板１の材料について説明する。
ビルドアップ基板は半導体素子を実装するインターポーザ基板として、現在最も微細配線が可能な基板である。基板材料にはエポキシ系の樹脂が用いられる。しかし、材料はこれに限るものではなく、また基板はビルドアップ基板に限るものではなく、様々な多層基板を用いることができる。例えば、有機材料（エポキシ、ポリイミド、フッ素樹脂、ＰＰＥ樹脂、フェノール樹脂等）を使用した基板や、セラミック、ガラス、シリコン、コンポジット材などの絶縁材料を用いた基板を用いることができる。各層のパターンニングの形成はエッチングや印刷等の技術を用いる。また層間接続ビアは、絶縁材料にレーザー照射やドリル加工によって穴を形成し、金属ペースト充填やめっき等によって導通させることによって形成する。
また、本実施例では基板上に半導体素子を実装する例を示したが、本発明の応用はこれに限るものではなく、半導体素子を微細配線基板上に実装した半導体パッケージを基板に実装する場合にも用いることができる。
【００３０】
以上詳細に説明したように本発明の実施例１に示される半導体素子２・３が実装された配線基板１を有する半導体装置では、負極を構成する差動ペアＰ３０の内側列の接続端子１３と、差動ペアＰ３２の外側列の接続端子１４とを接続し、また、正極を構成する差動ペアＰ３０の外側列の接続端子１２と、差動ペアＰ３２の内側列の接続端子１５とを接続したので、接続端子１３及び１４を接続する信号配線１６、接続端子１２及び１５を接続する信号配線１７からなる差動伝送線路の長さを等しくすることができ、その伝送線路に伝播される信号の品質を良好に保つことができる。
すなわち、差動伝送方式では２本の信号配線１６・１７に同振幅・逆符号の信号を伝送してその差を一つの信号とするが、本発明の実施例１では、２本の信号配線１６・１７の配線長差による伝播時間の差を最小化することができ、それにより振幅を最大化し、信号の立ち上がり・立ち下がり時間の増加を抑制することができる。また、２本の信号配線の長さが等しいため、信号配線が外部から受けるノイズ量を等しくすることができ、受信半導体素子で信号の差を取った際にノイズを相殺することができる。
【００３１】
また、本発明の実施例１に示される半導体装置では、一方の半導体デバイス実装部１Ｃに配置される半導体素子２の差動ペアＰ３０（第１のペア信号用端子対）と、他方の半導体デバイス実装部１Ｃに配置される半導体素子３の差動ペアＰ３２（第２のペア信号用端子対）とを、信号配線１６・１７（Ｓ１）の引き出し方向（Ｘ方向）に沿う横並に配置することにより、これら差動ペアＰ３０・Ｐ３２の外側列に位置する信号用端子４・８の直下のビアランド間に、内側列に位置する信号用端子５・９からの信号配線１６を１本通せば良く、これによって効率的な配線の設置が可能となって、一つの配線層でより多くの信号配線を展開することができ、基板全体の配線層数を減らすことも可能となる。
【００３２】
（実施例１の変形例）
なお、上記実施例１では、図２に示すように、半導体素子２及び３に設けられた端子（信号用端子、グランド又は電源端子）を、互いに直交するＸ−Ｙ方向に格子状に一定間隔で配置したが、これに限定されず、信号用端子がその他の配置された半導体素子などにも用いることができる。
具体的には、図４に示すように、信号配線の引き出し方向（Ｘ方向）と直交する縦方向（Ｙ方向）に沿って、一定のピッチで段差を形成するように千鳥状に配置された端子を有する半導体素子２´を用いても良い。例えば、縦方向（Ｙ方向）に沿って配列される信号線列３００・３１０・３０２・３０３・・・を、横方向に規則正しく一定の段差を形成するように千鳥状に配置し、かつもう一方側の半導体素子３も、配線基板１の間隔部１Ｂを挟んで対称となるように同様に千鳥状の配列とする。
これによって、先と同様に、差動伝送線路を構成する２本の信号配線１６・１７の長さを等しくすることができ、その伝送線路に伝播される信号の品質を良好に保つことができる。
【００３３】
（実施例２） 
次に、本発明の実施例２について図５を参照して説明する。
実施例１は二つの半導体素子２・３を配線基板１に実装し、その間をコプレーナ構造の信号配線１６・１７で接続する構造であったが、実施例２は、同様に二つの半導体素子２・３を図１のように配線基板に実装し、その間をタンデム構造の信号配線２５・２６で接続した構造である。用いる半導体素子２・３の実装面２ａ・３ａの接続端子は、図２と同じ配置である。
【００３４】
そして、図５に示される配線基板１では、第一配線層１８とグランド層２０との間に位置する信号配線層である信号配線層１９が、上層１９Ａ及び下層１９Ｂの２層で形成されている。 
これら信号配線層１９の上層１９Ａには、正極を構成する差動ペアＰ３０の外側列の接続端子１２と、差動ペアＰ３２の内側列の接続端子１５とを接続する信号配線１７が配置され、また、下層１９Ｂには、負極を構成する差動ペアＰ３０の内側列の接続端子１３と、差動ペアＰ３２の外側列の接続端子１４とを接続する信号配線１６が配置されている。 
【００３５】
そして、このような上層１９Ａ・１９Ｂからなる信号配線層１９を設けることによって、半導体素子２に接続された接続端子１２・１３においては、外側の接続端子１２に接続された信号配線１６が、配線基板１の基板表面１Ａから遠い下層１９Ｂの配線層１９で引き回され、半導体素子２の内側の接続端子１３に接続された信号配線１７は、配線基板１の基板表面１Ａに近い上層１９Ａの配線層１９で引き回される、ということが行われる。それに対し半導体素子３に接続された信号端子１４・１５においては、半導体素子３の内側の接続端子１５に接続された信号配線１７が、外側の接続端子１４に接続された信号配線１６よりも基板表面１Ａから近い上層１９Ａの配線層１９で引き回されている。
【００３６】
以上詳細に説明したように本発明の実施例２に示される半導体素子２・３が実装された配線基板１を有する半導体装置では、負極を構成する差動ペアＰ３０の内側列の接続端子１３と、差動ペアＰ３２の外側列の接続端子１４とを接続し、また、正極を構成する差動ペアＰ３０の外側列の接続端子１２と、差動ペアＰ３２の内側列の接続端子１５とを接続したので、実施例１と同様に、接続端子１３及び１４を接続する信号配線１６、接続端子１２及び１５を接続する信号配線１７からなる差動伝送線路の長さを等しくすることができ、その伝送線路に伝播される信号の品質を良好に保つことができる。なお、この実施例２ではタンデム構造の例を示したが、配線構造はこれに限らず、ダイアゴナル構造の配線構造も用いることができる。
また、実施例２に示される半導体装置では、差動ペアＰ３０・３２の正極となる接続端子１２と１５とを接続する信号配線１７を、信号配線層１９の上層１９Ａに配置し、かつ差動ペアＰ３０・３２の負極となる接続端子１３と１４とを接続する信号配線１６を、信号配線層１９の下層１９Ｂに配置したので、信号配線層１９の配線が混み合わず、不良率の発生を低く抑えることが可能となる。
【００３７】
（実施例３）
次に、本発明の実施例３について図６〜図１０を参照して説明する。先の実施例１及び２では半導体素２・３の外周２列の端子を接続した例を示したが、本実施例３では外周４列の端子を接続する例を示している。
図６は、図２の点線Ｄで囲われた端子と、点線Ｅで囲われた端子とを接続する信号配線の斜視図である。
【００３８】
図６にて点線Ｄで囲った領域において、符号３５で示すものは、１列目の信号用端子４（正極）に接続される接続端子、符号３６で示すものは、２列目の信号用端子５（負極）に接続される接続端子であって、これら接続端子３５・３６によって前述の差動ペアＰ３０が形成される。また、符号３７で示すものは、３列目の信号用端子６（正極）に接続される接続端子、符号３８で示すものは、４列目の信号用端子７（負極）に接続される接続端子であって、これら接続端子３７・３８によって前述の差動ペアＰ３１が形成される。 
一方、点線Ｅで囲った領域において、符号３９で示すものは、１列目の信号用端子８（負極）に接続される接続端子、符号４０で示すものは、２列目の信号用端子９（正極）に接続される接続端子であって、これら接続端子３９・４０によって前述の差動ペアＰ３２が形成される。符号４１で示すものは、３列目の信号用端子１０（負極）に接続される接続端子、符号４２で示すものは、４列目の信号用端子１１（正極）に接続される接続端子であって、これら接続端子４１・４２によって前述の差動ペアＰ３３が形成される。 
【００３９】
そして、このような半導体装置の配線基板１では、負極を構成する差動ペアＰ３０の第２列の接続端子３６と、差動ペアＰ３２の第１列の接続端子３９とが信号配線層１９の下層１９Ｂを経由して信号配線１６により接続され、また、正極を構成する差動ペアＰ３０の第１列の接続端子３５と、差動ペアＰ３２の第２列の接続端子４０とが信号配線層１９の上層１９Ａを経由して信号配線１７により接続されている。 
一方、負極を構成する差動ペアＰ３１の第４列の接続端子３８と、差動ペアＰ３３の第３列の接続端子４１とが信号配線層１９の下層１９Ｂを経由して信号配線４６により接続され、また、正極を構成する差動ペアＰ３１の第３列の接続端子３７と、差動ペアＰ３３の第４列の接続端子４２とが信号配線層１９の上層１９Ａを経由して信号配線４４により接続されている。 
【００４０】
なお、信号配線１６及び１７は、２本で一つの信号を伝送する差動伝送線路を構成し、また、信号配線４４及び４６は、２本で一つの信号を伝送する差動伝送線路を構成している。また、上記接続端子３５〜４２と、信号配線層１９上の信号配線１６・１７・４４・４６との間は、層間接続ビアを受けるビアランド（後述）を介して接続される。 
【００４１】
以上詳細に説明したように本発明の実施例３に示される半導体素子２・３が実装された配線基板１を有する半導体装置では、負極を構成する差動ペアＰ３０の第２列の接続端子３６と、差動ペアＰ３２の第１列の接続端子３９とを接続し、また、正極を構成する差動ペアＰ３０の第１列の接続端子３５と、差動ペアＰ３２の第２列の接続端子４０とを接続したので、実施例１と同様に、接続端子３６及び３９を接続する信号配線１６、接続端子３５及び４０を接続する信号配線１７からなる差動伝送線路の長さを等しくすることができ、その伝送線路に伝播される信号の品質を良好に保つことができる。また、負極を構成する差動ペアＰ３１の第４列の接続端子３８と、差動ペアＰ３３の第３列の接続端子４１とを接続し、また、正極を構成する差動ペアＰ３１の第３列の接続端子３７と、差動ペアＰ３３の第４列の接続端子４２とを接続したので、実施例１と同様に、接続端子３８及４１を接続する信号配線４６、接続端子３７及び４２を接続する信号配線４４からなる差動伝送線路の長さを等しくすることができ、その伝送線路に伝播される信号の品質を良好に保つことができる。
また、実施例３に示される半導体装置では、差動ペアＰ３０〜３３の正極となる接続端子３５・３７・４０・４２を接続する信号配線１７・４４を、信号配線層１９の上層１９Ａに配置し、かつ差動ペアＰ３０〜３３の負極となる接続端子３６・３８・３９・４１を接続する信号配線１６・４６を、信号配線層１９の下層１９Ｂに配置したので、実施例２と同様に、信号配線層１９の配線が密とならず、不良率の発生を低く抑えることが可能となる。
【００４２】
次に、上述した接続端子３５〜４２からの層間接続ビアを受けるビアランドについて図７〜図１０を参照して説明する。
図７は、図６における点線Ｅの直下に位置する信号配線層１９の上層１９Ａのパターン図、図８は図６における点線Ｅの直下に位置する信号配線層１９の下層１９Ｂパターン図であり、これらは半導体素子３から信号配線を引き出す部分のパターン図である。同様に図９は図６における点線Ｄの直下に位置する信号配線層１９の上層１９Ａのパターン図、図１０は図６における点線Ｄの直下に位置する信号配線層１９の下層１９Ｂパターン図であり、これらは半導体素子２から信号配線を引き出す部分のパターン図である。
【００４３】
図７において、ビアランド４７〜５４は上下の配線層と接続するための層間接続ビアを形成する部分であり、例えばビアランド４７は図６の信号用端子３９と層間接続ビアで接続される。同様にビアランド４８は信号用端子４０と、ビアランド４９は信号用端子４１と、ビアランド５０は信号用端子４２と接続される。図８のビアランド５７〜６０は上の配線層と接続するための層間接続ビアを形成する部分であり、ビアランド５７は図７のビアランド４７と、ビアランド５８は図７のビアランド４９と、ビアランド５９は図７のビアランド５１と、ビアランド６０は図７のビアランド５３と接続する。 
【００４４】
同様に、図９において、ビアランド６３〜７０は上下の配線層と接続するための層間接続ビアを形成する部分であり、例えばビアランド６３は図６の信号用端子３５と層間接続ビアで接続される。同様にビアランド６４は信号用端子３６と、ビアランド６５は信号用端子３７と、ビアランド６６は信号用端子３８と接続される。図１０のビアランド７１〜７４は上の配線層と接続するための層間接続ビアを形成する部分であり、ビアランド７１は図９のビアランド６８と、ビアランド７２は図９のビアランド７０と、ビアランド７３は図９のビアランド６４と、ビアランド７４は図９のビアランド６６と接続する。 
【００４５】
図７において、ビアランド５２から信号配線５５が引き出され、これが図９のビアランド６７に接続される。一方、この信号用端子の差動ペアの相手である図７のビアランド５１は図８の第三配線層のビアランド５９に落とされた後、信号配線６１で展開され、図１０のビアランド７１に接続される。
このように、半導体素子２と３の差動端子が、二つの配線層に設けられた信号配線を介して接続される。そしてこのような構造をとることにより、信号配線５５と６１の配線長を等しくすることができる。
図７において、ビアランド間の間隔ｐはｐ＝２５０μｍであり、これは半導体素子３の端子間隔と等しい。これに対し、ビアランドの直径ｄはｄ＝１３０μｍ、線幅ＬはＬ=３０μｍ、配線間幅ＳはＳ=２０μｍである。ビアランド５１と４７の間を通る配線の数ｎはｎ＝２である。一般に、端子ピッチｐの半導体素子を実装する場合、ビアランド間にｎ本の信号を通すためには、「ｎＬ＋（ｎ＋１）Ｓ ≦ ｐ−ｄ」の式が成立しなければならない。ビアランド間の間隔ｐは半導体素子の端子ピッチで決まり、ビアランドの直径ｄや配線幅Ｌ、配線間の間隔Ｓの最小値は配線基板の製造プロセスの能力で決まる。この実施例の場合は、左辺と右辺が等しくなり、配線を形成することができる。
【００４６】
そして、本発明の構造では、図６に示すように、一方の半導体素子２・３の下部の信号配線層１９の上層１９Ａ／下層１９Ｂ上に、各接続端子に接続された信号配線が共に配置される。従って、内側の接続端子に接続された信号配線は、外側の接続端子に接続されたビアランドの間を抜けていかなければならない配置となる。
このため、図９に示すような配線の引き出し方法では外側のビアランドの間を抜ける信号配線の本数は１本だけであるのに対し、図７の方式では外側のビアランド４７・５１の間を抜ける信号配線５５の本数が１本増え、２本（信号配線５５・５６）引き出す必要がある。このことは基板製造時における微細配線形成の難易度が上がることを意味し、場合によっては不良率や歩留まりの増加を招く可能性がある。しかし、高速の半導体素子を用いた半導体装置においては、歩留まりの増加よりも差動ペアを構成する２本の配線の長さをそろえることの方が重要になる場合があり、本発明を適用することによってその目的を達成することができる。
【００４７】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。 
【産業上の利用可能性】
【００４８】
サーバー、ルーター、コンピュータ、通信装置等に使用される半導体装置に適用されて、ＬＳＩを実装する配線基板にて伝送経路に伝播される信号の品質を良好に保つことができる技術に関する。 
【符号の説明】
【００４９】
１  配線基板
１Ａ  基板表面
１Ｂ  間隔部
１Ｃ  半導体デバイス実装部
２  半導体素子
２ａ  実装面
３  半導体素子
３ａ  実装面
４〜９  信号用端子
１０〜１５  信号用端子
１６（Ｓ１）  信号配線
１７（Ｓ１）  信号配線
１９  信号配線層
３５〜４２  接続端子
４４（Ｓ１）  信号配線
４６（Ｓ１）  信号配線
４７〜５４  ビアランド
５５（Ｓ１）  信号配線
５６（Ｓ１）  信号配線
５７〜６０  ビアランド
６１（Ｓ１）  信号配線
６２（Ｓ１）  信号配線
６３〜７０  ビアランド
７１〜７４  ビアランド
Ｐ３０〜３３  差動ペア（ペア信号端子対）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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