(57)【要約】【課題】縦型のＧａＮ系半導体装置の耐圧性能を向上する。【解決手段】  ｎ−型のＧａＮ層６にp型のＧａＮ層１０が積層されており、ｐ型のＧａＮ層１０にｐ型のＧａＮ層１０を貫通するアパーチャー２８が形成されており、そのアパーチャー２８にｎ型のＧａＮ層２６が充填されている。ｎ型のＧａＮ層６の一部に浮遊電流ブロック領域８が形成されている。半導体装置のオフ時に、浮遊電流ブロック領域８からｎ型のＧａＮ層６に向かって空乏層が広がり、アパーチャー２８を充填しているｎ型のＧａＮ層２６の電位が低下し、ゲート絶縁膜２０の表面と裏面の間にかかる電位差が減少する。半導体装置の耐圧性能が改善される。浮遊電流ブロック領域８は、ｐ型領域であってもよく、深い準位をもった領域であってもよい。【選択図】図１
2010087374.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層されており、
その上層を貫通するアパーチャーが形成されており、
そのアパーチャーにｎ型またはｉ型のIII族窒化物系化合物半導体が充填されており、
前記下層の一部に、浮遊電流ブロック領域が形成されていることを特徴とする半導体装置。
【請求項２】
III族窒化物系化合物半導体で形成されている表面側下層の表面に、その表面側下層よりもバンドギャップが広いIII族窒化物系化合物半導体で形成されている表面側上層が積層されているヘテロ構造が、前記上層の上に形成されていることを特徴とする請求項１の半導体装置。
【請求項３】
III族窒化物系化合物半導体で形成されている表面側層と、その表面側層の表面を覆っているゲート絶縁層と、そのゲート絶縁層の表面に形成されているゲート電極で構成されているＦＥＴ構造が、前記上層の上に形成されていることを特徴とする請求項１の半導体装置。
【請求項４】
半導体基板を平面視した状態において、前記浮遊電流ブロック領域の形成範囲と、前記アパーチャーの形成範囲が重複することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板を平面視した状態において、前記浮遊電流ブロック領域の形成範囲が、前記アパーチャーの形成範囲よりも広く広がっていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項６】
前記浮遊電流ブロック領域が、半導体の伝導帯と価電子帯の中間値よりも価電子帯側の深い準位を持っていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記浮遊電流ブロック領域が、ｐ型の半導体で形成されていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物系化合物半導体で形成した半導体装置に関する。
【背景技術】
【０００２】
III族窒化物系化合物半導体で半導体装置を実現する開発がおこなわれており、その例が特許文献１に開示されている。
特許文献１に記載の半導体装置は、ｎ型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層された構造を備えている。ｐ型の上層には、その上層を貫通するアパーチャーが形成されており、そのアパーチャーには、ｎ型またはｉ型のIII族窒化物系化合物半導体が充填されている。
半導体装置がオンすると、アパーチャーを充填しているIII族窒化物系化合物半導体と、その下部に位置しているｎ型のIII族窒化物系化合物半導体を電流が流れる。電流は、アパーチャーを介して半導体層を縦方向に流れる。
【特許文献１】特開２００７-５７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置のオフ時には、p型のIII族窒化物系化合物半導体から、アパーチャーを充填しているｎ型またはｉ型のIII族窒化物系化合物半導体と、下層を構成しているｎ型のIII族窒化物系化合物半導体に向けて空乏層が広がるはずである。アパーチャーに空乏層が広がれば、表面側電極と裏面側電極の間に高い電圧がかかっても、その空乏層で耐圧を確保できるはずである。ところが実際には、高い耐圧を確保することが難しい。
【０００４】
その原因を追究したところ、その原因は下記であろうと推定できるに至った。
(1)上記構造を製造する場合、ｎ型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層された積層構造を製造する。ついで、上層の表面の一部からエッチングして上層を貫通するアパーチャーを製造する。上層を貫通するアパーチャーを製造するために、上層の表面から上層の裏面に達するまでエッチングを続ける。すなわち、アパーチャーの底面にｎ型の下層が露出するまでエッチングを続ける。アパーチャーの底面に露出したｎ型の下層の表面もまたエッチングされる。
(2) アパーチャーの底面に露出したｎ型の下層の表面からｎ型またはｉ型のIII族窒化物系化合物半導体を結晶成長し、アパーチャーにｎ型またはｉ型のIII族窒化物系化合物半導体を充填する。
(3) アパーチャーの底面に露出したｎ型の下層の表面はエッチングされており、各種の損傷が生じており、強くｎ型化している。
【０００５】
現状の技術では、アパーチャーを充填しているｎ型またはｉ型のIII族窒化物系化合物半導体と、その下方に位置しているｎ型のIII族窒化物系化合物半導体の間に、強くｎ型化した領域が形成されてしまう。この領域が形成されると、半導体装置のオフ時に、アパーチャーを充填しているIII族窒化物系化合物半導体に向けて空乏層が広く広がることができない。すなわち、現状の技術では、半導体装置のオフ時にアパーチャーを充填しているIII族窒化物系化合物半導体に向けて広く広がる空乏層によって耐圧を確保することができない。
【０００６】
アパーチャーが形成されているp型のIII族窒化物系化合物半導体層の上には、半導体装置の特性に合わせて種々の半導体構造が作られる。特許文献１の技術では、III族窒化物系化合物半導体で形成されている表面側下層と、その表面側下層よりもバンドギャップが広いIII族窒化物系化合物半導体で形成されている表面側上層が積層されているヘテロ構造を形成することによって、ＨＥＭＴを実現している。そのほかに、ＭＯＳＦＥＴ構造を実現することもできる。
【０００７】
半導体装置のオフ時にアパーチャーに向けて広く広がる空乏層によって耐圧を確保することができなければ、p型のIII族窒化物系化合物半導体層の上部に形成されている半導体構造に高い電圧がかかってしまう。この結果、例えばゲート絶縁層の表面と裏面の間に高い電圧がかかってゲート絶縁層が損傷する結果が生じる。
本発明は、アパーチャーが形成されているIII族窒化物系化合物半導体層を有する半導体装置の耐圧を向上することを目的に開発されたものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、ｎ型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層されている積層構造を備えている。上層には、上層を貫通するアパーチャーが形成されており、そのアパーチャーには、ｎ型またはｉ型のIII族窒化物系化合物半導体が充填されている。
本発明の半導体装置は、ｎ型の下層の一部に、浮遊電流ブロック領域が形成されていることを特徴とする。
【０００９】
ｎ型の下層の一部に浮遊電流ブロック領域が形成されていると、浮遊電流ブロック領域からｎ型の下層に向けて空乏層が伸びる。この結果、アパーチャーを充填しているｎ型またはｉ型のIII族窒化物系化合物半導体にかかる電圧が減少し、p型のIII族窒化物系化合物半導体層の上部に形成されている半導体構造に高い電圧がかからないようになる。
ｎ型の下層の一部に浮遊電流ブロック領域が形成されていると、半導体装置の耐圧能力が向上する。
【００１０】
p型のIII族窒化物系化合物半導体層の上部に形成されている半導体構造は制約されない。例えば、III族窒化物系化合物半導体で形成されている表面側下層に、その表面側下層よりもバンドギャップが広いIII族窒化物系化合物半導体で形成されている表面側上層が積層されているヘテロ構造が形成されていてもよい。p型の上層の上にヘテロ構造が形成されている場合でも、ｎ型の下層の一部に浮遊電流ブロック領域を形成することによって、半導体装置の耐圧能力が向上する。
【００１１】
あるいは、III族窒化物系化合物半導体で形成されている表面側層と、その表面側層の表面を覆っているゲート絶縁層と、そのゲート絶縁層の表面に形成されているゲート電極で構成されているＦＥＴ構造が形成されていてもよい。p型の上層の上にＦＥＴ構造が形成されている場合でも、ｎ型の下層の一部に浮遊電流ブロック領域を形成することによって、半導体装置の耐圧能力が向上する。
【００１２】
半導体基板を平面視した状態における浮遊電流ブロック領域の形成範囲は、特に制約されるものではないが、浮遊電流ブロック領域の形成範囲と、アパーチャーの形成範囲が重複することが好ましい。
この場合、アパーチャーを充填しているｎ型のIII族窒化物系化合物半導体にかかる電圧が顕著に低下し、半導体装置の耐圧能力が効果的に向上する。
【００１３】
浮遊電流ブロック領域の形成範囲が、アパーチャーの形成範囲よりも広く広がっていることが好ましい。この場合、浮遊電流ブロック領域の形成範囲とアパーチャーの形成範囲の間にずれが生じても、アパーチャーの形成範囲を浮遊電流ブロック領域で覆っておく関係が確保される。製造時の位置精度に関する要求が緩和される。
【００１４】
ｎ型の下層の一部に存在している半導体が、伝導帯と価電子帯の中間値よりも価電子帯側の深い準位を持っていれば、その深い準位を持っている半導体が、電流が流れることを阻止する。
あるいは、ｎ型の下層の一部に存在している半導体がｐ型であれば、そのｐ型の半導体が、電流が流れることを阻止する。
浮遊電流ブロック領域は、いずれであってもよい。
【発明の効果】
【００１５】
本発明によると、ｎ型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層されている積層構造を備えているとともに、ｐ型の上層を貫通するアパーチャーが形成されている型式の半導体装置の耐圧能力を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明を実施する場合、III族窒化物系化合物半導体にＧａＮを用いることができる。それよりもバンドギャップが広いIII族窒化物系化合物半導体にはＡｌＧａＮを用いることができる。
浮遊電流ブロック領域を製造するためには、ｎ型のＧａＮ下層の形成処理を途中で停止し、Ａｌ，Ｍｇ，Ｃ，Ｚｅ，Ｆｅなどの不純物を取り込みながらＧａＮをエピタキシャル成長する方法を実施してＧａＮによって形成されている電流ブロック層を形成する。次にＧａＮで形成されている電流ブロック層の一部を残してエッチングして除去する。その後にｎ型のＧａＮ下層の形成処理を再開する。それによってｎ型のＧａＮ下層のなかに、周囲から隔離（絶縁）されており、電圧が周囲の電圧によって変動する電流ブロック領域が形成される。すなわち、浮遊電流ブロック領域が形成される。
あるいは、ｎ型のＧａＮ下層の形成処理を途中で停止し、その一部の領域にＡｌ，Ｍｇ，Ｃ，Ｚｅ，Ｆｅなどの不純物をイオン注入し、その後にｎ型のＧａＮ下層の形成処理を再開する。それによってｎ型のＧａＮ下層のなかに、電圧が周囲の電圧によって変動する浮遊電流ブロック領域を形成する。
【実施例】
【００１７】
(第１実施例)
図1は、第１実施例の半導体装置３０の断面図を示している。第１実施例の半導体装置は、ＧａＮとＡｌＧａＮのヘテロ接合を利用するＨＥＭＴであり、ソース電極１４とドレイン電極２が表裏両面に別れて形成されている。縦型の半導体装置である。
【００１８】
裏面側から順に、ドレイン電極２、ｎ＋型のＧａＮ層４、ｎ−型のＧａＮ層６、アパーチャー２８が形成されているｐ型のＧａＮ層１０、ｉ型のＧａＮ層２４、ＡｌＧａＮ層２２、ゲート絶縁層２０、ゲート電極１８が積層されている。アパーチャー２８には、ＧａＮ層２６が充填されている。ＧａＮ層２６は、ｉ型のＧａＮ層２４と同一工程で製造されており、ｉ型のＧａＮが結晶成長する条件で製造している。しかしながら、アパーチャー内のように周囲を壁面で囲まれた部位では、壁面で囲まれていない平面上で結晶成長する場合に比して、結晶成長時に不純物が取り込まれやすい。そのために、アパーチャー２８内に成長するＧａＮ層２６は、リアクタ内の残留不純物によって、高濃度のｎ型になりやすい。ｎ＋型のＧａＮ層４はドレインコンタクト層として機能し、ｎ−型のＧａＮ層６はドリフト層として機能する。
【００１９】
アパーチャー２８を挟む両サイドに、ｐ＋型のＧａＮ領域１２が形成されている。ｐ＋型のＧａＮ領域１２は、ｐ型のＧａＮ層１０の一部に形成されている。ｐ＋型のＧａＮ層１２は、ｐコンタクト領域１２として機能する。
アパーチャー２８を挟む両サイドに、ｎ＋型のＧａＮ領域１６が形成されている。ｎ＋型のＧａＮ領域１６は、ｉ型のＧａＮ層２４とＡｌＧａＮ層２２に接している。ｎ＋型のＧａＮ領域１６は、ソースコンタクト領域１６として機能する。
アパーチャー２８を挟む両サイドに、ソース電極１４が形成されている。ソース電極１４は、ソースコンタクト領域１６とｐコンタクト領域１２に接している。
【００２０】
ｎ−型のＧａＮ層６の中に、浮遊電流ブロック領域８が埋め込まれている。浮遊電流ブロック領域８は、半導体装置３０を平面視したときに、アパーチャー２８とオーバラップする範囲に形成されている。正確にいうと、浮遊電流ブロック領域８は、アパーチャー２８とオーバラップする範囲を超えて広がっており、浮遊電流ブロック領域８の形成範囲が意図するものからずれても、アパーチャー２８とオーバラップする範囲には必ず浮遊電流ブロック領域８が存在する関係を満たしている。
【００２１】
半導体装置３０は、ドレイン電極２を直流電源の高電位側に接続し、ソース電極１４を接地して用いる。
ゲート電極１８に正電圧を印加しない状態では、ｐ型のＧａＮ層１０とｉ型のＧａＮ層２４の界面からｉ型のＧａＮ層２４に向けて空乏層が広がる。その空乏層は、ｉ型のＧａＮ層２４とＡｌＧａＮ層２２のヘテロ接合界面にも広がる。ゲート電極１８に正電圧を印加しないと、ｉ型のＧａＮ層２４とＡｌＧａＮ層２２のヘテロ接合界面にキャリアが存在せず、ドレイン電極２からソース電極１４に電流が流れない。半導体装置３０は、ノーマリオフの特性を備えている。
【００２２】
ゲート電極１８に正電圧を印加すると、ｉ型のＧａＮ層２４とＡｌＧａＮ層２２のヘテロ接合界面に広がっていた空乏層が消失する。すると、ｉ型のＧａＮ層２４とＡｌＧａＮ層２２のヘテロ接合界面に生じる量子井戸によって、その接合界面に２次元の電子ガスが発生する。電子がｉ型のＧａＮ層２４とＡｌＧａＮ層２２のヘテロ接合界面を高速に移動する状態となる。ソース電極１４から供給された電子は、ｉ型のＧａＮ層２４とＡｌＧａＮ層２２のヘテロ接合界面を高速に移動し、アパーチャー２８の上部の位置において、ｉ型のＧａＮ層２４を縦方向に流れ、アパーチャー２８を充填しているＧａＮ層２６を縦に流れ、ｎ−型のＧａＮ層６を縦に流れ、ｎ＋型のＧａＮ層４を縦に流れてドレイン電極２に至る。ゲート電極１８に正電圧を印加すると、ドレイン電極２からソース電極１４に電流が流れる。
【００２３】
電子がｎ−型のＧａＮ層６を縦に流れるときに、アパーチャー２８の直下には浮遊電流ブロック領域８が存在するので、電子は、浮遊電流ブロック領域８を迂回しながら、ｎ−型のＧａＮ層６を縦に流れる。電子が浮遊電流ブロック領域８を迂回して流れることによって半導体装置３０のオン抵抗は若干増加するが、特段の問題はない。
【００２４】
ゲート電極１８に正電圧を印加しない状態では、ドレイン電極２に高電位が印加され、ソース電極１４が接地されている。ｎ＋型のＧａＮ層４は低抵抗であり、ｎ＋型のＧａＮ層４のほぼ全域がドレイン電極２の高電位に等しくなる。ｐ型のＧａＮ層１０も低抵抗であり、ソース電極１４が接地されているので、ｐ型のＧａＮ層１０のほぼ全域が接地電圧に維持される。その一方において、ｉ型のＧａＮ層２４とＡｌＧａＮ層２２は高抵抗なので、ソース電極１４が接地されていても、その全域が接地電位となるわけでない。特に、アパーチャー２８の上部に位置する範囲のｉ型のＧａＮ層２４とＡｌＧａＮ層２２は、ソース電極１４から離れているので、接地電位とならない。
【００２５】
このとき、浮遊電流ブロック領域８が存在しないと、アパーチャー２８を充填しているＧａＮ層２６が高電位となり、アパーチャー２８の上部に位置しているｉ型のＧａＮ層２４とＡｌＧａＮ層２２の電位が上昇してしまう。図２は、図１のIIに示す範囲の等電位線ａの分布を示す。ただし、浮遊電流ブロック領域８が存在しない場合を図示している。アパーチャー２８を充填しているＧａＮ層２６、アパーチャー２８の上部に位置している範囲のｉ型のＧａＮ層２４とＡｌＧａＮ層２２のいずれも高電圧となり、ゲート絶縁層２０の表面と裏面の間に大きな電圧差が印加されることが分る。ゲート絶縁層２０は、ゲート電極１８に正電圧を印加して半導体装置３０をオンする際の閾値電圧を低くしたいことから、薄くする必要がある。薄いゲート絶縁層２０の表面と裏面の間に大きな電圧差が印加されと、ゲート絶縁層２０が破壊されてしまう。浮遊電流ブロック領域８が存在しない半導体装置３０では、耐圧能力が低い。耐圧能力を上げようとすると、ゲート絶縁層２０を厚くする必要があり、半導体装置３０をオンする際の閾値電圧が上がってしまう。
【００２６】
図３は、図２と同じ図であるが、浮遊電流ブロック領域８が形成されている場合を示す。この場合、等電位線ｂが浮遊電流ブロック領域８の下にまわり込み、アパーチャー２８を充填しているＧａＮ層２６と、アパーチャー２８の上部に位置している範囲のｉ型のＧａＮ層２４とＡｌＧａＮ層２２の電位が低下する。浮遊電流ブロック領域８を形成すると、ゲート絶縁層２０の表面と裏面の間に大きな電圧差が印加されるのを防止できる。浮遊電流ブロック領域８を形成すると、半導体装置３０の耐圧能力が改善される。ゲート絶縁層２０を厚くする必要がなく、半導体装置３０をオンする際の閾値電圧が上昇してしまうことがない。
【００２７】
図４から図１０は、半導体装置３０の製造工程を示す。図４は、ｎ＋型のＧａＮ層４となる基板を用意し、ｎ＋型のＧａＮ層４の上面にＭＯＣＶＤ法によってｎ−型のＧａＮ層６を結晶成長し、ｎ−型のＧａＮ層６の上面に浮遊電流ブロック層８ａを結晶成長した段階を示す。ｎ−型のＧａＮ層６の厚みは10μｍであり、不純物濃度は２×１０１６ｃｍ−３である。この段階の浮遊電流ブロック層８ａはパターニングされておらず、一様に広がっている。
浮遊電流ブロック層８ａは、Ａｌ，Ｃ，Ｆｅなどの不純物を取り込みながら、ＧａＮ層を結晶成長することで形成する。Ａｌ，Ｃ，Ｆｅなどの不純物を取り込みながらＧａＮ層を結晶成長すると、伝導体と価電子帯の中間値よりも価電子帯側に準位を持つ深い準位が形成され、その深い準位が電子をトラップして電流が流れるのをブロックする。実際には、価電子帯から0.2〜1.7ｅｖだけ禁制帯域に入り込んだ準位が形成される。深い準位の密度が１０１８〜２０ｃｍ−３となる程度の量の不純物を添加する。浮遊電流ブロック層８ａは、約５００ｎｍの厚みに形成する。
ＭｇまたはＺｎなどの不純物を取り込みながら、ＧａＮ層を結晶成長することで浮遊電流ブロック層８ａ形成してもよい。この場合は、ｐ型のＧａＮ層が結晶成長する。ｐ型のＧａＮ層も浮遊電流ブロック層８ａとして機能する。
【００２８】
図５は、ＧａＮ結晶で形成されている浮遊電流ブロック層８ａの上面の全域にＳｉＯ２のマスク層３２を形成し、後で浮遊電流ブロック領域８を形成する範囲のマスク層３２を残存し、それ以外の範囲のマスク層３２をフォトリソグラフィーとエッチングによって除去した状態を示す。
図６は、局所的に残存したマスク層３２をマスクにして塩素系プラズマエッチングを実施し、マスク層３２から露出している範囲の浮遊電流ブロック層８ａを除去した状態を示す。この段階で、浮遊電流ブロック領域８が形成される。
図７は、マスク層３２を除去した状態を示す。
図８は、ｎ−型のＧａＮ層６とＧａＮ結晶で形成されている浮遊電流ブロック領域８の上面に、ｎ−型のＧａＮ層６を再び結晶成長し、ついでｐ型のＧａＮ層１０を結晶成長した段階を示す。浮遊電流ブロック領域８の上面に、厚さ２μｍのｎ−型のＧａＮ層６を結晶成長する。ｎ−型のＧａＮ層６の不純物濃度は、２×１０１６ｃｍ−３程度とする。ｐ型のＧａＮ層１０の厚みは０．５μｍとし、不純物濃度は、１０１９ｃｍ−３程度とする。この段階のｐ型のＧａＮ層１０にはアパーチャー２８が形成されておらず、一様に広がっている。
図９は、ｐ型のＧａＮ層１０の上面の全域にＳｉＯ２のマスク層３４を形成し、フォトリソグラフィーとエッチングによって、後でアパーチャー２８を形成する範囲のマスク層３４を除去した状態を示す。
図１０は、局所的に残存したマスク層３４をマスクにしてドライエッチング（塩素系プラズマエッチング）を実施し、マスク層３４から露出している範囲のｐ型のＧａＮ層１０を除去した状態を示す。この段階で、ｐ型のＧａＮ層１０にアパーチャー２８が形成される。この段階では、アパーチャー２８の底面に露出するｎ−型のＧａＮ層６の表面もエッチングされ、各種の損傷が生じる。また強くｎ型化する。図１０の状態が得られた後に、マスク層３４を除去する。
【００２９】
図１１は、ｐ型のＧａＮ層１０の表面と、アパーチャー２８の底面に露出するｎ−型のＧａＮ層６の表面に、ｉ型のＧａＮ層２６，２４を結晶成長し、ｉ型のＧａＮ層２４の表面にＡｌＧａＮ層２２を結晶成長した段階を示す。ｉ型のＧａＮ層２４が結晶成長する条件で結晶成長しても、アパーチャー２８内に形成されるＧａＮ層２６はｎ型となる。本実施例では、浮遊電流ブロック領域８を利用するので、アパーチャー２８内に形成されるＧａＮ層２６がｎ型となっても、耐圧が低下することがない。ｉ型のＧａＮ層２６，２４の代わりにｎ型のＧａＮ層２６，２４を結晶成長してもよい。あるいはｐ型のＧａＮ層２６，２４を結晶成長してもよい。ただしｐ型を利用する場合には、ｐ型のＧａＮｓ層１０よりも低濃度とする。
結晶成長の条件によっては、アパーチャー２８内に形成されるＧａＮ層２６をｉ型とすることができる。その場合でも、ｎ−型のＧａＮ層６とｉ型のＧａＮ層２６の界面に強くｎ型化した領域が発生し、その領域が半導体装置の耐圧を低下させる。本実施例では、浮遊電流ブロック領域８を利用するので、強くｎ型化した領域が形成されても、耐圧が低下することがない。
図１２は、ＡｌＧａＮ層２２とｉ型のＧａＮ層２４を選択的にエッチングしてｐ型のＧａＮ層１０とｉ型のＧａＮ層２４の表面の一部を露出し、ｐコンタクト領域１２とソースコンタクト領域１６を形成し、ゲート絶縁層２０、ゲート電極１８、ソース電極１４、ドレイン電極２を形成した段階を示す。以上によって、半導体装置３０が製造される。
【００３０】
（製造方法の第２実施例）
図１３から図２１に製造方法の第２実施例を示す。
図１３は、ｎ＋型のＧａＮ層４となる基板を用意し、ｎ＋型のＧａＮ層４の上面にｎ−型のＧａＮ層６を結晶成長した段階を示す。
図１４は、ｎ−型のＧａＮ層６の上面の全域にＳｉＯ２のマスク層３６を形成し、後で浮遊電流ブロック領域８を形成する範囲のマスク層３６をフォトリソグラフィーとエッチングによって除去した状態を示す。
図１５は、局所的に残存したマスク層３６をマスクにしてＡｌ，Ｃ，Ｆｅ，Ｍｇ，Ｚｎなどの不純物をイオン注入した段階を示す。Ａｌ，Ｃ，Ｆｅ，Ｍｇ，Ｚｎなどの不純物をイオン注入すると、伝導体と価電子帯の中間値よりも価電子帯側に準位を持つ深い準位が形成され、電子をトラップして電流が流れるのをブロックする。実際には、価電子帯よりも０．２〜１．７ｅｖだけ禁制帯域に入り込んだ準位が形成される。深い準位が１０１８〜２０ｃｍ−３の密度が得られる程度に不純物を添加する。浮遊電流ブロック領域８は、約５００ｎｍの厚みに形成する。
【００３１】
図１６は、マスク層３６を除去した状態を示す。
図１７は、一部に浮遊電流ブロック領域８が形成されているｎ−型のＧａＮ層６の上面に、ｎ−型のＧａＮ層６を再び結晶成長し、ついでｐ型のＧａＮ層１０を結晶成長した段階を示す。浮遊電流ブロック領域８の上面に、厚さ２μｍのｎ−型のＧａＮ層６を結晶成長する。ｎ−型のＧａＮ層６の不純物濃度は、２×１０１６ｃｍ−３程度とする。ｐ型のＧａＮ層１０の厚みは０．５μｍとし、不純物濃度は、１０１９ｃｍ−３程度とする。この段階のｐ型のＧａＮ層１０にはアパーチャー２８が形成されておらず、一様に広がっている。
図１８〜２１は、図９〜１２に同じであり、重複記載を省略する。
【００３２】
(第２実施例の半導体装置)
図２２は、第２実施例の半導体装置４０を示す。この実施例では、ｎ−型のＧａＮ結晶で形成されているドリフト層６内に、浮遊電流ブロック領域８ｂが分散して配置されている。この場合、隣接する浮遊電流ブロック８ｂ同士の間隔が、半導体装置４０のオフ時に浮遊電流ブロック８ａからｎ型のドリフト層６に向けて伸びる空乏層同士がコンタクトする長さに管理されている。この場合、アパーチャー２８の下方に、浮遊電流ブロック領域８ｂが形成されていない範囲があってもよい。
(第３実施例の半導体装置)
図２３は、第３実施例の半導体装置５０を示す。この実施例では、浮遊電流ブロック８ｃが２層に分かれて分散配置されている。浮遊電流ブロック領域が３層以上に分かれて分散配置されていてもよい。
【００３３】
（第4実施例の半導体装置）
図２４は、第４実施例の半導体装置６０を示す。この実施例では、ＡｌＧａＮ層２２が存在しない。ｉ型のＧａＮ層２４の上に直接にゲート絶縁層２０が形成されており、その表面にゲート電極１８が形成されている。
ＡｌＧａＮ層２２が存在しない半導体装置６０は、ＭＯＳＦＥＴとして動作する。この場合も浮遊電流ブロック領域８によって耐圧能力が向上する。
【００３４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００３５】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３６】
【図１】第１実施例の半導体装置の縦断面図を示す。
【図２】浮遊電流ブロック領域が形成されていない半導体装置の等電位線の分布を示す。
【図３】浮遊電流ブロック領域が形成されている半導体装置の等電位線の分布を示す。
【図４】第１実施例の半導体装置の製造工程の一部を実施した状態の断面を示す。
【図５】図４に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図６】図５に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図７】図６に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図８】図７に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図９】図８に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１０】図９に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１１】図１０に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１２】図１１に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１３】第１実施例の半導体装置の別の製造工程を示す図であり、製造工程の一部を実施した状態の断面を示す。
【図１４】図１３に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１５】図１４に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１６】図１５に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１７】図１６に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１８】図１７に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図１９】図１８に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図２０】図１９に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図２１】図２０に続いて製造工程の一部をさらに実施した状態の断面を示す。
【図２２】第２実施例の半導体装置の断面図を示す。
【図２３】第３実施例の半導体装置の断面図を示す。
【図２４】第４実施例の半導体装置の断面図を示す。
【符号の説明】
【００３７】
２：ドレイン電極
４：ドレインコンタクト層（ｎ＋型ＧａＮ層）
６：ドリフト層（ｎ−型ＧａＮ層）
８：浮遊電流ブロック領域（深い準位を持つＧａＮ領域またはｐ型のＧａＮ領域）
１０：ｐ型ＧａＮ層
１２：ｐ型コンタクト領域
１４：ソース電極
１６：ソースコンタクト領域
１８：ゲート電極
２０：ゲート絶縁層
２２：ＡｌＧａＮ層
２４：ｉ型のＧａＮ層
２６：アパーチャーを充填しているＧａＮ層
２８：アパーチャー
３０:半導体装置
３２，３４，３６：マスク
４０，５０，６０：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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