(57)【要約】【課題】  負荷駆動用の電源電圧の変動に応じてＰＷＭ信号のパルス幅を調整する機能を備えた電力増幅器を提供する。【解決手段】  パルス幅調整回路１０は、出力回路２０の負荷駆動用の電源電圧ＰＶＤＤに依存した電流を発生する定電流源と、複数のキャパシタと、充放電手段と、パルス発生手段を有する。充放電手段は、入力されるパルス幅変調信号に立ち上がりエッジが生じる毎に、複数のキャパシタを順次選択し、１周期分のパルス幅変調信号のパルス幅に応じた電荷を選択したキャパシタに蓄積させ、その次に立ち上がりエッジが生じたときに、パルス幅に応じた電荷が蓄積されたキャパシタに定電流源を接続する。パルス発生手段は、キャパシタに定電流源が接続されてからキャパシタの電圧が所定電圧に到達するまでの期間をパルス幅とするパルスを発生し、パルス幅変調信号を出力回路に出力する。【選択図】図１
2010278660.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅調整回路と、このパルス幅調整回路を介して供給されるパルス幅変調信号に基づいて負荷を駆動する出力回路とを具備し、
前記パルス幅調整回路は、
前記出力回路における負荷駆動用の電源電圧に依存した電流を発生する定電流源と、
複数のキャパシタと、
入力されるパルス幅変調信号に所定方向のエッジが生じる毎に、前記複数のキャパシタを順次選択し、前記エッジから始まる１周期分のパルス幅変調信号におけるパルス幅に応じた電荷を選択したキャパシタに蓄積させ、その次に前記所定方向のエッジが生じたときに、前記パルス幅に応じた電荷が蓄積されたキャパシタに前記定電流源を接続する充放電手段と、
前記パルス幅に応じた電荷が蓄積されたキャパシタに前記定電流源が接続されてから前記キャパシタの電圧が所定電圧に到達するまでの期間をパルス幅とするパルスを発生することにより、パルス幅変調信号を前記出力回路に出力するパルス発生手段と
を具備することを特徴とするパルス幅調整回路。
【請求項２】
前記充放電手段は、前記パルス幅に応じた電荷として、前記パルス幅変調信号のデューティ比の５０％からの差分に応じた電荷を前記キャパシタに蓄積させるとともに、前記定電流源が発生する電流の１／２の大きさの電流を前記パルス幅変調信号の１周期に亙って積分することにより得られる電荷を前記キャパシタに蓄積させることを特徴とする請求項１に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｄ級増幅器の最終段として好適な電力増幅器に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号に応じてパルス幅変調されたＰＷＭ（Pulse Width Modulation；パルス幅変調）信号を生成し、このＰＷＭ信号により負荷を駆動するアンプである。従来は、このＤ級増幅器としてアナログ方式のものが一般的であった。このアナログ方式のＤ級増幅器では、負荷に与えられるＰＷＭ信号と入力信号との誤差信号を積分し、その結果得られる積分値信号に基づいてＰＷＭ信号のパルス幅を制御するという負帰還制御を伴うパルス幅変調が行われる（例えば特許文献１〜３参照）。一方、最近では、デジタル信号処理技術の進展に伴い、フルデジタル方式のＤ級増幅器が提供されている。このフルデジタル方式のＤ級増幅器は、入力信号に基づいてパルス幅変調されたＰＷＭ信号をデジタル信号処理により生成するデジタル信号処理回路と、このデジタル信号処理により得られたＰＷＭ信号を負荷の駆動に適した振幅にレベルシフトして出力するレベルシフト回路とにより構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２４６２４号公報
【特許文献２】特開２００７−１２４６２５号公報
【特許文献３】特開２００６−２６２１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したアナログ方式のＤ級増幅器では、負荷に与えられるＰＷＭ信号が積分値信号を生成する回路に負帰還される。このため、Ｄ級増幅器の電源電圧に変動が生じたとしても、入力信号と負荷に与えられるＰＷＭ信号との間のゲインが大きな影響を受けることはない。しかしながら、このアナログ方式のＤ級増幅器は、誤差信号の積分に用いる大容量のキャパシタが必要であり、かつ、複雑なアナログ回路が必要であるため、コストが嵩むという問題がある。これに対し、上述したフルデジタル方式のＤ級増幅器は、大容量のキャパシタや複雑なアナログ回路が不要であり、安価に構成することができる。しかしながら、このフルデジタル方式のＤ級増幅器では、負荷の駆動によりレベルシフト回路の電源電圧が変動する場合に、この電源電圧変動に依存して、入力信号と負荷に与えられるＰＷＭ信号との間のゲインが変動し、波形歪が発生するという問題がある。
【０００５】
この発明は、以上説明した事情に鑑みてなされたものであり、負荷駆動用の電源電圧の変動に応じてＰＷＭ信号のパルス幅を調整する機能を備えた電力増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
図１はこの発明による電力増幅器の基本構成を示すブロック図である。この電力増幅器は、Ｄ級増幅器の最終段をなすものであり、パルス幅調整回路１０と出力回路２０とにより構成されている。パルス幅調整回路１０および出力回路２０には、低電圧電源からの電源電圧ＡＶＤＤと高電圧電源からの電源電圧ＰＶＤＤが与えられる。ここで、後者の電源電圧ＰＶＤＤは、出力回路２０が負荷を駆動するために用いる電源電圧である。パルス幅調整回路１０の前段には、入力信号に応じてパルス幅変調されたＰＷＭ信号ＰＷＭＩＮを発生して出力する回路（例えばデジタル信号処理回路）が設けられている（図示略）。このＰＷＭ信号ＰＷＭＩＮは、パルス幅調整回路１０による処理を経て、ＰＷＭ信号ＰＸとして出力回路２０に与えられる。このＰＷＭ信号ＰＸは、０Ｖから電圧ＡＶＤＤまでの振幅を有するパルス信号であるが、出力回路２０は、このＰＷＭ信号ＰＸを０Ｖから電圧ＰＶＤＤまでの振幅を持ったＰＷＭ信号ＰＷＭＯＵＴにレベルシフトし、図示しない負荷に供給する。このようにして行われる負荷の駆動に伴い、電源電圧ＰＶＤＤが変動し、負荷に与えられるＰＷＭ信号ＰＷＭＯＵＴの振幅が変動する。その際、パルス幅調整回路１０は、ＰＷＭ信号ＰＷＭＩＮを生成するパルス幅変調に用いられた入力信号と負荷に与えられるＰＷＭ信号ＰＷＭＯＵＴとの間のゲインが電源電圧ＰＶＤＤの変動に拘わらず一定になるように、電源電圧ＰＶＤＤの増加に応じてパルス幅を減少させ、電源電圧ＰＶＤＤの減少に応じてパルス幅を増加させる幅変換処理をＰＷＭ信号ＰＷＭＩＮに施し、その処理結果であるＰＷＭ信号ＰＸを出力回路２０に対して出力する。
【０００７】
この発明において、パルス幅調整回路１０は、幅変換処理を行うための手段として、電源電圧ＰＶＤＤに依存した電流を発生する定電流源と、複数のキャパシタと、充放電手段と、パルス発生手段とを有する。ここで、充放電手段は、ＰＷＭ信号ＰＷＭＩＮに所定方向のエッジ（例えば立ち上がりエッジ）が生じる毎に、複数のキャパシタを順次選択し、エッジから始まる１周期分のＰＷＭ信号ＰＷＭＩＮにおけるパルス幅に応じた電荷を選択したキャパシタに蓄積させ、その次に所定方向のエッジが生じたときに、パルス幅に応じた電荷が蓄積されたキャパシタに上記定電流源を接続する。パルス発生手段は、パルス幅に応じた電荷が蓄積されたキャパシタに定電流源が接続されてからキャパシタの電圧が所定電圧に到達するまでの期間をパルス幅とするパルスを発生し、幅変換処理を経たＰＷＭ信号として出力回路２０に出力する。
【０００８】
この発明によれば、キャパシタに定電流源が接続されてからキャパシタの電圧が所定電圧に到達するまでの期間の長さは、その期間の前にキャパシタに蓄積された「パルス幅に応じた電荷」の量に比例し、かつ、電源電圧ＰＶＤＤに依存した定電流源の電流値に反比例する。従って、負荷の駆動に用いられる電源電圧ＰＶＤＤが変動する状況においても、変調信号と負荷を駆動するＰＷＭ信号ＰＷＭＯＵＴとの間のゲインが一定に保たれ、入力信号波形に対して負荷の駆動波形が歪むのを防止することができる。
【図面の簡単な説明】
【０００９】
【図１】この発明による電力増幅器の基本構成を示すブロック図である。
【図２】この発明の一実施形態におけるパルス幅調整回路１０Ａの構成を示すブロック図である。
【図３】同パルス幅調整回路１０Ａの動作を示すタイムチャートである。
【図４】同パルス幅調整回路１０Ａの幅変換部１２Ａの具体的構成を示す回路図である。
【図５】同幅変換部１２Ａにおいて定電流源１０２および１０３を構成する定電流制御回路の構成を示す回路図である。
【図６】同幅変換部１２Ａにおいて定電流源１０６および１０７を構成する定電流制御回路の構成を示す回路図である。
【図７】同幅変換部１２Ａの各部の信号波形を示す波形図である。
【図８】この発明の他の実施形態におけるパルス幅調整回路１０Ｂの構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、この発明の実施の形態を説明する。
図２は、この発明の一実施形態による電力増幅器におけるパルス幅調整回路１０Ａの構成を示すブロック図である。このパルス幅調整回路１０Ａは、図１におけるパルス幅調整回路１０の具体例に当たるものである。この例において、パルス幅調整回路１０Ａは、分周器１１と、３個の幅変換部１２Ａ、１２Ｂおよび１２Ｃと、ＯＲゲート１３とにより構成されている。図３は、このパルス幅調整回路１０Ａの動作を示すタイムチャートである。
【００１１】
分周器１１は、図３に示すように、ＰＷＭ信号ＰＷＭＩＮを１／３分周し、ＰＷＭ信号ＰＷＭＩＮに立ち上がりエッジが生じる毎に、クロックＣＫＡ、ＣＫＢおよびＣＫＣを順次かつ巡回的にアクティブレベル（図示の例ではＨレベル）とする。
【００１２】
この例において、上述した「複数のキャパシタ」は、３個のキャパシタであり、各キャパシタは、幅変換部１２Ａ、１２Ｂおよび１２Ｃの各々に１個ずつ設けられている。また、幅変換部１２Ａ、１２Ｂおよび１２Ｃの各々には、上述した定電流源と充放電手段とパルス発生手段が設けられている。ここで、定電流源は、電源電圧ＰＶＤＤに依存した電流を発生する。
【００１３】
幅変換部１２Ａは、ＰＷＭ信号ＰＷＭＩＮに立ち上がりエッジが生じ、クロックＣＫＡがアクティブレベルになると、このクロックＣＫＡがアクティブレベルである間、データ取得モードとなる。この間、充放電手段は、ＰＷＭ信号ＰＷＭＩＮのパルス幅に応じた電荷をキャパシタに蓄積させる。その後、ＰＷＭ信号ＰＷＭＩＮに次の立ち上がりエッジが生じ、クロックＣＫＡが非アクティブレベルとなってクロックＣＫＢがアクティブレベルになると、このクロックＣＫＢがアクティブレベルである期間、幅変換部１２Ａは、幅変換モードとなる。この間、充放電手段は、キャパシタに定電流源を接続する。また、パルス発生手段は、キャパシタに定電流源が接続されてからキャパシタの電圧が所定電圧に到達するまでの期間をパルス幅とするパルスを発生する。その後、ＰＷＭ信号ＰＷＭＩＮに次の立ち上がりエッジが生じ、クロックＣＫＢが非アクティブレベルとなってクロックＣＫＣがアクティブレベルになると、このクロックＣＫＣがアクティブレベルである間、幅変換部１２Ａは待機モードとなる。この間、幅変換部１２Ａは、キャパシタの電圧を所定の初期電圧に維持する。その後、ＰＷＭ信号ＰＷＭＩＮに次の立ち上がりエッジが生じると、クロックＣＫＣが非アクティブレベルとなってクロックＣＫＡが再びアクティブレベルになる。これにより幅変換部１２Ａは、再びデータ取得モードとなる。
【００１４】
以下、同様であり、幅変換部１２Ａは、ＰＷＭ信号ＰＷＭＩＮに立ち上がりエッジが生じる毎に、データ取得モード→幅変換モード→待機モード→データ取得モードという具合に順次かつ巡回的にモード遷移する。そして、幅変換部１２Ａは、クロックＣＫＡがアクティブレベルとなる期間内に、１周期分のＰＷＭ信号ＰＷＭＩＮのパルス幅（図３の例ではパルス１、４のパルス幅）に応じた電荷をキャパシタに蓄積させ、その後、クロックＣＫＢがアクティブレベルとなる期間内に、ＰＷＭ信号ＰＷＭＩＮのパルス幅を電源電圧ＰＶＤＤに応じて調整したパルス幅を持ったパルス（図３の例ではパルス１’、４’）を出力する。
【００１５】
幅変換部１２Ｂおよび１２Ｃも幅変換部１２Ａと同様な構成を有する。ただし、幅変換部１２Ｂは、幅変換部１２Ａに対して、ＰＷＭ信号ＰＷＭＩＮの１周期相当遅れた位相で動作し、幅変換部１２Ｃは、幅変換部１２Ｂに対して、ＰＷＭ信号ＰＷＭＩＮの１周期相当遅れた位相で動作する。より具体的には、幅変換部１２Ｂは、クロックＣＫＢがアクティブレベルとなる期間内に、１周期分のＰＷＭ信号ＰＷＭＩＮのパルス幅（図３の例ではパルス２、５のパルス幅）に応じた電荷をキャパシタに蓄積させ、その後、クロックＣＫＣがアクティブレベルとなる期間内に、ＰＷＭ信号ＰＷＭＩＮのパルス幅を電源電圧ＰＶＤＤに応じて調整したパルス幅を持ったパルス（図３の例ではパルス２’、５’）を出力する。また、幅変換部１２Ｃは、クロックＣＫＣがアクティブレベルとなる期間内に、１周期分のＰＷＭ信号ＰＷＭＩＮのパルス幅（図３の例ではパルス３のパルス幅）に応じた電荷をキャパシタに蓄積させ、その後、クロックＣＫＡがアクティブレベルとなる期間内に、ＰＷＭ信号ＰＷＭＩＮのパルス幅を電源電圧ＰＶＤＤに応じて調整したパルス幅を持ったパルス（図３の例ではパルス３’）を出力する。
【００１６】
ＯＲゲート１３は、このようにして幅変換部１２Ａ、１２Ｂおよび１２Ｃの各パルス発生手段が出力するパルスＰＡ、ＰＢ、ＰＣの論理和をＰＷＭ信号ＰＸとして出力回路２０（図１参照）に出力する。
【００１７】
図４は、幅変換部１２Ａの具体的構成例を示す回路図である。この具体的構成例では、パルス幅変調に用いる入力信号の信号値が０の場合にデューティ比が５０％となり、入力信号の信号値が正の場合にデューティ比が５０％より大きくなり、入力信号の信号値が負の場合にデューティ比が５０％より小さくなるＰＷＭ信号ＰＷＭＩＮが処理対象として入力される。
【００１８】
図４において、電源電圧ＡＶＤＤを供給する電源線と接地線との間には、ＰチャネルのＭＯＳ（Metal
Oxide Semiconductor）型の電界効果トランジスタ（以下、単にＰチャネルトランジスタという。）１０１と、定電流源１０２および１０３と、ＮチャネルのＭＯＳ型の電界効果トランジシタ（以下、単にＮチャネルトランジスタという。）１０４が順次直列に介挿されている。また、電源電圧ＡＶＤＤを供給する電源線と接地線との間には、Ｐチャネルトランジスタ１０５と、定電流源１０６および１０７と、Ｎチャネルトランジスタ１０８が順次直列に介挿されている。ここで、定電流源１０２および１０３の接続点と定電流源１０６および１０７の接続点はキャパシタ１０９の一端に接続されており、このキャパシタ１０９の他端は接地されている。
【００１９】
定電流源１０２および１０３は、電源電圧ＰＶＤＤに依存しない一定の電流を発生する定電流源である。また、定電流源１０６および１０７は、電源電圧ＰＶＤＤに依存する電流を発生する定電流源である。本実施形態において定電流源１０２および１０３の電流値は同じである。また、定電流源１０７の電流値は、定電流源１０６の電流値の１／２である。
【００２０】
図４に示す幅変換部１２Ａは、上述した充放電手段として、定電流源１０３と、Ｎチャネルトランジスタ１０４およびＡＮＤ−ＯＲゲート１１１と、定電流源１０２と、Ｐチャネルトランジスタ１０１およびＮＡＮＤゲート１１２とからなる回路と、インバータ１１３およびＰチャネルトランジスタ１０５からなる回路を有している。
【００２１】
まず、前者の定電流源１０３と、Ｎチャネルトランジスタ１０４およびＡＮＤ−ＯＲゲート１１１と、定電流源１０２と、Ｐチャネルトランジスタ１０１およびＮＡＮＤゲート１１２とからなる回路は、クロックＣＫＡがアクティブレベル（Ｈレベル）となる期間、その期間内におけるＰＷＭ信号ＰＷＭＩＮのパルス幅に応じた電荷、より具体的にはＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からの差分αに比例した電荷をキャパシタ１０９に蓄積させる役割を果たす。
【００２２】
さらに詳述すると、ＡＮＤ−ＯＲゲート１１１は、クロックＣＫＡがＨレベルであり、かつ、ＰＷＭ信号ＰＷＭＩＮがＨレベルである期間だけＮチャネルトランジスタ１０４のゲートに対する信号ＣＫＮＡをＨレベルとし、Ｎチャネルトランジスタ１０４をＯＮ状態とする。これによりキャパシタ１０９に定電流源１０３が接続され、キャパシタ１０９には、定電流源１０３の電流値にＰＷＭ信号ＰＷＭＩＮのパルス幅を乗じた量の負の電荷が蓄積される。
【００２３】
また、ＮＡＮＤゲート１１２は、ハイアクティブ入力端子とローアクティブ入力端子を有しており、クロックＣＫＡがＨレベルであり、かつ、ＰＷＭ信号ＰＷＭＩＮがＬレベルである期間だけＰチャネルトランジスタ１０１のゲートに対する信号ＣＫＰＢをＬレベルとし、Ｐチャネルトランジスタ１０１をＯＮ状態とする。これによりキャパシタ１０９に定電流源１０２が接続され、キャパシタ１０９には、ＰＷＭ信号ＰＷＭＩＮの１周期からパルス幅を減算した時間を定電流源１０２の電流値に乗じた量の正の電荷が蓄積される。
【００２４】
以上、ＰＷＭ信号ＰＷＭＩＮの１周期を通じて総合すると、キャパシタ１０９には、ＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からの差分αに比例した電荷が蓄積されることとなる。
【００２５】
後者のインバータ１１３およびＰチャネルトランジスタ１０５からなる回路は、クロックＣＫＢがアクティブレベル（Ｈレベル）である期間、キャパシタ１０９に定電流源１０６を接続する役割を果たす。より具体的には、インバータ１１３は、クロックＣＫＢがＨレベルである期間だけＰチャネルトランジスタ１０５のゲートに対する信号ＣＫＰＰをＬレベルとし、Ｐチャネルトランジスタ１０５をＯＮ状態とする。これにより定電流源１０６がＰチャネルトランジスタ１０５を介してキャパシタ１０９に接続される。
【００２６】
さらに図４に示す幅変換部１２Ａは、充放電手段として、Ｎチャネルトランジスタ１０８を有している。このＮチャネルトランジスタ１０８は、クロックＣＫＡがアクティブレベル（Ｈレベル）である期間、定電流源１０７をキャパシタ１０９に接続する。これによりＮチャネルトランジスタ１０８は、上述したＰＷＭ信号ＰＷＭＩＮのデューティ比に応じた電荷に加えて、定電流源１０６が発生する電流の１／２の大きさの電流をＰＷＭ信号ＰＷＭＩＮの１周期に亙って積分することにより得られる電荷をキャパシタ１０９に蓄積させる。この定電流源１０７により電荷をキャパシタ１０９に蓄積させるのは、無変調のデューティ比５０％のＰＷＭ信号ＰＷＭＩＮがパルス幅調整回路１０Ａに入力された場合に、デューティ比５０％のＰＷＭ信号ＰＸが出力されるようにするためである。
【００２７】
図４において、コンパレータ１２１およびＡＮＤゲート１２２は、キャパシタ１０９に定電流源１０６が接続されてからキャパシタ１０９の電圧ＶＡが基準電圧Ｖ１２５に到達するまでの期間をパルス幅とするパルスを発生するパルス発生手段を構成している。さらに詳述すると、コンパレータ１２１は、キャパシタ１０９の電圧ＶＡと、図示しないバンドギャップリファレンス回路から供給される基準電圧Ｖ１２５とを比較し、電圧ＶＡが基準電圧Ｖ１２５以下である期間、出力信号をＨレベルとする。ＡＮＤゲート１２２は、このコンパレータ１２１の出力信号とクロックＣＫＢとの論理積をパルスＰＡとして出力する。ここで、定電流源１０６は、クロックＣＫＢがＨレベルになるときキャパシタ１０９に接続される。従って、パルスＰＡは、定電流源１０６がキャパシタ１０９に接続されてからキャパシタ１０９の電圧ＶＡが基準電圧Ｖ１２５に到達するまでの期間だけＨレベルとなる。
【００２８】
オペアンプ１２３は、出力端子と逆相入力端子とが短絡され、ボルテージフォロアを構成しており、正相入力端子に与えられる基準電圧Ｖ１２５を出力端子から出力する。スイッチ１２４は、クロックＣＫＣがアクティブレベル（Ｈレベル）である期間にＯＮとなり、オペアンプ１２３が出力する基準電圧Ｖ１２５をキャパシタ１０９に与える。
以上が幅変換部１２Ａの構成である。
【００２９】
図５は、Ｐチャネルトランジスタ１０２’を定電流源１０２として機能させ、Ｎチャネルトランジスタ１０３’を定電流源１０３として機能させる定電流制御回路の構成を示す回路図である。図５に示すように、Ｐチャネルトランジスタ１０２’のソースは図４におけるＰチャネルトランジスタ１０１のドレインに接続され、Ｎチャネルトランジスタ１０３’のソースは図４におけるＮチャネルトランジスタ１０４のドレインに接続されており、Ｐチャネルトランジスタ１０２’およびＮチャネルトランジスタ１０３’の各ドレインは、互いに接続されるとともに、図４におけるキャパシタ１０９の一端に接続されている。図５に示す定電流制御回路は、Ｐチャネルトランジスタ１０２’およびＮチャネルトランジスタ１０３’の各ゲートに常時一定の電圧を与えることによりＰチャネルトランジスタ１０２’およびＮチャネルトランジスタ１０３’を定電流源１０２および１０３として機能させる。
【００３０】
図５において、オペアンプ１３１の正相入力端子には図示しないバンドギャップリファレンス回路から基準電圧Ｖ１２５が与えられ、オペアンプ１３１の逆相入力端子はＮチャネルトランジスタ１３４のソースに接続されている。このＮチャネルトランジスタ１３４のソースは、抵抗Ｒｐを介して接地されている。そして、オペアンプ１３１は、抵抗Ｒｐの両端の電圧が基準電圧Ｖ１２５になるようにＮチャネルトランジスタ１３４のゲートに与える電圧を制御する。
【００３１】
Ｐチャネルトランジスタ１３２は、ソースが電源電圧ＡＶＤＤを供給する電源線に接続され、ゲートが接地され、常時ＯＮ状態となっている。Ｐチャネルトランジスタ１３３は、ソースがＰチャネルトランジスタ１３２のドレインに接続され、ドレインおよびゲートがＮチャネルトランジスタ１３４のドレインに接続されている。このＰチャネルトランジスタ１３３のドレインおよびゲートとＮチャネルトランジスタ１３４のドレインとの接続点の電圧は、Ｐチャネルトランジスタ１０２’のゲートに与えられる。
【００３２】
ここで、Ｐチャネルトランジスタ１３３および１０２’はカレントミラーを構成している。すなわち、Ｐチャネルトランジスタ１３３に、基準電圧Ｖ１２５により定まる電流Ｉａ＝Ｖ１２５／Ｒｐが流れると、その際にＰチャネルトランジスタ１３３に与えられるゲート電圧と同じゲート電圧がＰチャネルトランジスタ１０２’に与えられるため、Ｐチャネルトランジスタ１０２’には電流Ｉａに比例した電流が流れる。その際、Ｐチャネルトランジスタ１３２は、カレントミラーの一方のトランジスタであるＰチャネルトランジスタ１３３のソースの電位を、カレントミラーの他方のトランジスタであるＰチャネルトランジスタ１０２’のソースの電位に合わせる役割を果たす。
【００３３】
また、Ｐチャネルトランジスタ１３５は、ソースが電源電圧ＡＶＤＤを供給する電源線に接続され、ゲートが接地され、常時ＯＮ状態となっている。Ｐチャネルトランジスタ１３６は、ソースがＰチャネルトランジスタ１３５のドレインに接続されている。このＰチャネルトランジスタ１３６は、Ｐチャネルトランジスタ１３３と同じゲート電圧が与えられる。
【００３４】
Ｎチャネルトランジスタ１３８は、ソースが接地され、ゲートには電源電圧ＡＶＤＤが与えられ、常時ＯＮ状態となっている。Ｎチャネルトランジスタ１３７は、ソースがＮチャネルトランジスタ１３８のドレインに接続され、ドレインおよびゲートがＰチャネルトランジスタ１３６のドレインに接続されている。そして、Ｎチャネルトランジスタ１３７のドレインおよびゲートとＰチャネルトランジスタ１３６のドレインとの接続点の電圧がＮチャネルトランジスタ１０３’のゲートに与えられる。
【００３５】
以上の構成では、Ｐチャネルトランジスタ１３３および１３６がカレントミラーを構成しており、Ｎチャネルトランジスタ１３７および１０３’がカレントミラーを構成している。このため、Ｎチャネルトランジスタ１０３’には、Ｐチャネルトランジスタ１３３に流れる電流Ｉａに比例した電流が流れる。その際、Ｎチャネルトランジスタ１３８は、Ｎチャネルトランジスタ１３７のソースの電位を、Ｎチャネルトランジスタ１０３’のソースの電位に合わせる役割を果たし、Ｐチャネルトランジスタ１３５は、Ｐチャネルトランジスタ１３６のソースの電位を、Ｐチャネルトランジスタ１０２’のソースの電位に合わせる役割を果たす。
以上がＰチャネルトランジスタ１０２’およびＮチャネルトランジスタ１０３’を定電流源１０２および１０３として機能させる定電流制御回路の構成である。
【００３６】
図４において、定電流源１０６および１０７は、電源電圧ＰＶＤＤに依存した電流を発生する定電流源である。図６は、Ｐチャネルトランジスタ１０６’を定電流源１０６として機能させ、Ｎチャネルトランジスタ１０７’を定電流源１０７として機能させる定電流制御回路の構成を示す回路図である。この図６に示す定電流制御回路は、前掲図５の定電流制御回路と共通する部分が多い。そこで、図６において、図５に示された部分と対応する部分には図５のものと同一の符号が使用されている。
【００３７】
この図６に示す定電流制御回路と図５のものとの相違点は、図５のものがバンドギャップリファレンス回路からの基準電圧Ｖ１２５をオペアンプ１３１の正相入力端子に与えているのに対し、図６に示す定電流制御回路は、電源電圧ＰＶＤＤを抵抗Ｒ１およびＲ２からなる分圧回路により分圧した電圧β・ＰＶＤＤ（ただし、βは分圧比であり、β＝Ｒ２／（Ｒ１＋Ｒ２）である。）をオペアンプ１３１の正相入力端子に与えている点にある。
【００３８】
図６に示す定電流制御回路において、Ｐチャネルトランジスタ１３３には、電源電圧ＰＶＤＤに依存した電流Ｉｐ＝β・ＰＶＤＤ／Ｒｐが流れる。そして、図６に示す定電流制御回路では、Ｐチャネルトランジスタ１３３および１０６’がカレントミラーを構成しているため、Ｐチャネルトランジスタ１０６’には電流Ｉｐに比例した電流が流れる。また、図６に示す定電流制御回路では、Ｐチャネルトランジスタ１３３および１３６がカレントミラーを構成し、Ｎチャネルトランジスタ１３７および１０７’がカレントミラーを構成しているため、Ｎチャネルトランジスタ１０７’には電流Ｉｐに比例した電流が流れる。
以上がＰチャネルトランジスタ１０６’およびＮチャネルトランジスタ１０７’を定電流源１０６および１０７として機能させる定電流制御回路の構成である。
【００３９】
図７は、幅変換部１２Ａの各部の波形を示す波形図である。図７に示すように、クロックＣＫＡがＨレベルを維持する期間、幅変換部１２Ａはデータ取得モードとなる。このデータ取得モードにおいてＰＷＭ信号ＰＷＭＩＮがＨレベルである間は、信号ＣＫＮＡおよびＣＫＰＢがＨレベルとなるため、Ｎチャネルトランジスタ１０４がＯＮ、Ｐチャネルトランジスタ１０１がＯＦＦとなる。この間、定電流源１０３がキャパシタ１０９に接続され、定電流源１０３によりキャパシタ１０９の蓄積電荷の放電が行われる。次に、データ取得モードにおいてＰＷＭ信号ＰＷＭＩＮがＬレベルである間は、信号ＣＫＮＡおよびＣＫＰＢがＬレベルとなるため、Ｎチャネルトランジスタ１０４がＯＦＦ、Ｐチャネルトランジスタ１０１がＯＮとなる。この間、定電流源１０２がキャパシタ１０９に接続され、定電流源１０２によりキャパシタ１０９の充電が行われる。
【００４０】
図７において、ＶＡ１は、キャパシタ１０９の電圧ＶＡのうち定電流源１０３による放電および定電流源１０２による充電に起因して変化する電圧成分を示している。図示のように、キャパシタ１０９の電圧ＶＡ１は、ＰＷＭ信号ＰＷＭＩＮがＨレベルである間、所定の基準電圧Ｖ１２５から定電流源１０３の電流値に比例した時間勾配で直線的に低下し、ＰＷＭ信号ＰＷＭＩＮがＬレベルである間は、定電流源１０２の電流値に比例した時間勾配で直線的に上昇する。従って、定電流源１０３による放電および定電流源１０２による充電の効果のみに着目すると、データ取得モードの終了時（ＰＷＭ信号ＰＷＭＩＮの立ち上がり時）、キャパシタ１０９の両端の電圧ＶＡ１は、ＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からのずれ量αに比例した電圧ΔＶＡ１ｄだけ基準電圧Ｖ１２５から隔たった電圧となる。
【００４１】
さらに詳述すると、定電流源１０２および１０３の電流値をＩ１、ＰＷＭ信号ＰＷＭＩＮの周期をＴ、キャパシタ１０９の容量をＣ、ＰＷＭ信号ＰＷＭＩＮのデューティ比を５０％＋α（αは正の値）とすると、データ取得モードの終了時におけるキャパシタ１０９の電圧ＶＡ１は、下記式（１）に示す電圧ΔＶＡ１ｄだけ基準電圧Ｖ１２５より低い電圧となる。
ΔＶＡ１ｄ＝Ｉ１（０．５＋α）Ｔ／Ｃ−Ｉ１（０．５−α）Ｔ／Ｃ
＝２Ｉ１αＴ／Ｃ                                    ……（１）
【００４２】
一方、ＰＷＭ信号ＰＷＭＩＮのデューティ比が５０％−α（αは正の値）である場合には、次式に示すように、電圧ΔＶＡ１ｄの極性が反転し、データ取得モードの終了時におけるキャパシタ１０９の電圧ＶＡ１は、基準電圧Ｖ１２５から電圧ΔＶＡ１ｄの絶対値相当上昇した電圧となる。
ΔＶＡ１ｄ＝Ｉ１（０．５−α）Ｔ／Ｃ−Ｉ１（０．５＋α）Ｔ／Ｃ
＝−２Ｉ１αＴ／Ｃ                                  ……（２）
【００４３】
次に、クロックＣＫＡがＬレベルとなり、クロックＣＫＢがＨレベルになると、幅変換部１２Ａは幅変換モードとなる。この幅変換モードでは、Ｐチャネルトランジスタ１０５のゲートに対する信号ＣＫＰＰがＬレベルとなるため、Ｐチャネルトランジスタ１０５がＯＮとなる。この間、定電流源１０６がキャパシタ１０９に接続され、定電流源１０６によりキャパシタ１０９の充電が行われる。
【００４４】
図示のように、データ取得モードの終了時におけるキャパシタ１０９の電圧ＶＡ１が基準電圧Ｖ１２５よりも電圧ΔＶＡ１ｄだけ低い電圧Ｖ１２５−ΔＶＡ１ｄであったとすると、幅変換モードにおいてキャパシタ１０９の電圧ＶＡ１は、この電圧Ｖ１２５−ΔＶＡ１ｄを初期値として、定電流源１０６の電流値に比例した時間勾配で上昇する。
【００４５】
キャパシタ１０９の電圧ＶＡ１が基準電圧Ｖ１２５よりも低い期間は、コンパレータ１２１の出力信号がＨレベルとなり、また、このときクロックＣＫＢがＨレベルであることから、ＡＮＤゲート１２２の出力信号はＨレベルとなる。しかし、キャパシタ１０９の電圧ＶＡ１が基準電圧Ｖ１２５を越えると、コンパレータ１２１の出力信号がＬレベルとなり、ＡＮＤゲート１２２の出力信号はＬレベルとなる。このようにしてＡＮＤゲート１２２は、キャパシタ１０９が定電流源１０６により初期値Ｖ１２５−ΔＶＡ１ｄから基準電圧Ｖ１２５まで充電される期間をパルス幅とするパルスＰＡ１を出力する。ここで、電圧ΔＶＡ１ｄは、前掲式（１）に示すように、ＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からの増分αに比例している。また、定電流源１０６の電流値は、出力回路２０（図１参照）の負荷駆動用の電源電圧ＰＶＤＤに比例する。従って、パルスＰＡ１のパルス幅は、ＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からの増分αに比例し、かつ、電源電圧ＰＶＤＤに反比例することとなる。
【００４６】
データ取得モードおよび幅変換モードにおいて、幅変換部１２Ａでは、以上説明した動作と並行して次の動作が行われる。まず、データ取得モードでは、クロックＣＫＡがＨレベルとなることから、Ｎチャネルトランジスタ１０８がＯＮとなり、このＮチャネルトランジスタ１０８を介して定電流源１０７がキャパシタ１０９に接続される。そして、幅変換モードでは、定電流源１０７がキャパシタ１０９から切り離され、既に説明したように、定電流源１０６がＰチャネルトランジスタ１０５を介してキャパシタ１０９に接続される。すなわち、データ取得モードでは定電流源１０７によりキャパシタ１０９の放電が行われ、幅変換モードでは定電流源１０６によりキャパシタ１０９の充電が行われる。
【００４７】
図７において、ＶＡ２は、キャパシタ１０９の電圧ＶＡのうち定電流源１０７による放電および定電流源１０６による充電に起因して変化する電圧成分を示している。図示のように、キャパシタ１０９の電圧ＶＡ２は、データ取得モードでは定電流源１０７の電流値に比例した時間勾配で基準電圧Ｖ１２５から低下する。そして、データ取得モードの終了時に、キャパシタ１０９の電圧ＶＡ２が基準電圧Ｖ１２５から電圧ΔＶＡ２ｄだけ低下した電圧Ｖ１２５−ΔＶＡ２ｄになったとすると、幅変換モードにおいて、キャパシタ１０９の電圧ＶＡ２は、この電圧Ｖ１２５−ΔＶＡ２ｄから定電流源１０６の電流値に比例した時間勾配で上昇する。ここで、定電流源１０６および１０７は、いずれも電源電圧ＰＶＤＤに比例した電流を発生するものであり、かつ、定電流源１０６の電流値は、定電流源１０７の電流値の２倍である。従って、キャパシタ１０９の電圧ＶＡ２は、幅変換モードの開始時点からＰＷＭ信号ＰＷＭＩＮの周期の１／２相当の時間が経過したとき、基準電圧Ｖ１２５に到達する。この結果、ＰＷＭ信号ＰＷＭＩＮの１／２周期相当のパルス幅を持ったパルスＰＡ２がＡＮＤゲート１２２から出力される。
【００４８】
幅変換部１２Ａでは、データ取得モードおよび幅変換モードにおいて、以上述べた２つの動作が並行して行われる。さらに詳述すると、ＰＷＭ信号ＰＷＭＩＮのデューティ比が５０％＋α（αは正の値）である場合は、データ取得モードでは、キャパシタ１０９の電圧ＶＡを基準電圧Ｖ１２５からαに比例した電圧ΔＶＡ１ｄだけ低下させる動作と、一定量ΔＶＡ２ｄだけ低下させる動作とが並行して行われる。この結果、データ取得モードの終了時におけるキャパシタ１０９の電圧ＶＡは、Ｖ１２５−（ΔＶＡ２ｄ＋ΔＶＡ１ｄ）となる。そして、幅変換モードでは、定電流源１０６によるキャパシタ１０９の充電が行われ、キャパシタ１０９の電圧ＶＡは定電流源１０６の電流値に比例した時間勾配で上昇する。
【００４９】
ここで、幅変換モードの開始からＰＷＭ信号ＰＷＭＩＮの周期の１／２相当の時間が経過すると、定電流源１０６による充電により、キャパシタ１０９の電圧ＶＡがΔＶＡ２ｄだけ上昇する。そして、さらに時間が経過すると、キャパシタ１０９の電圧ＶＡはΔＶＡ１ｄだけ上昇し、基準電圧Ｖ１２５に到達する。ここで、ΔＶＡ１ｄ＝２Ｉ１αＴ／Ｃであるから（前掲式（１）参照）、定電流源１０６の電流値をＩ２とすると、キャパシタ１０９の電圧ＶＡがΔＶＡ１ｄだけ上昇するための所要時間ΔＴは、次式により与えられる。
ΔＴ＝ＣΔＶＡ１ｄ／Ｉ２
＝２Ｉ１αＴ／Ｉ２                                  ……（３）
【００５０】
ＡＮＤゲート１２２は、このキャパシタ１０９の電圧ＶＡが電圧Ｖ１２５−（ΔＶＡ２ｄ＋ΔＶＡ１ｄ）から基準電圧Ｖ１２５まで充電される期間をパルス幅とするパルスＰＡを出力する。ここで、ＰＷＭ信号ＰＷＭＩＮの１周期を基準としたパルスＰＡのデューティ比は、５０％＋α’（α’は正の値）となる。そして、このデューティ比の５０％からの増加分α’は、次式に示すようにＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からの増加分αに比例する。また、次式において、定電流源１０６の電流値Ｉ２は電源電圧ＰＶＤＤに比例するので、デューティ比の増加分α’は電源電圧ＰＶＤＤに反比例する。
α’＝ΔＴ／Ｔ
＝２Ｉ１α／Ｉ２                                    ……（４）
この式（４）は式（５）のように変形することができる。この式（５）に示すように、増加分α’の増加分αに対する比は、定電流源１０２および１０３の電流値Ｉ１と、定電流源１０６の電流値Ｉ２との比に依存する。
α’／α＝２Ｉ１／Ｉ２                                  ……（５）
【００５１】
一方、ＰＷＭ信号ＰＷＭＩＮのデューティ比が５０％−α（αは正の値）である場合は、データ取得モードでは、キャパシタ１０９の電圧ＶＡを基準電圧Ｖ１２５よりもαに比例した電圧ΔＶＡ１ｄだけ上昇させる動作と、一定量ΔＶＡ２ｄだけ低下させる動作とが並行して行われる。この結果、データ取得モードの終了時におけるキャパシタ１０９の電圧ＶＡは、Ｖ１２５−（ΔＶＡ２ｄ−ΔＶＡ１ｄ）となる。そして、幅変換モードでは、定電流源１０６によるキャパシタ１０９の充電が行われ、キャパシタ１０９の電圧ＶＡは定電流源１０６の電流値に比例した時間勾配で上昇する。
【００５２】
この場合、幅変換モードの開始時点において、キャパシタ１０９の電圧ＶＡの初期値はＶ１２５−（ΔＶＡ２ｄ−ΔＶＡ１ｄ）であるので、ＰＷＭ信号ＰＷＭＩＮの周期の１／２相当の時間が経過するよりも前に、キャパシタ１０９の電圧ＶＡは基準電圧Ｖ１２５に到達する。そして、ＡＮＤゲート１２２は、このキャパシタ１０９の電圧ＶＡが電圧Ｖ１２５−（ΔＶＡ２ｄ−ΔＶＡ１ｄ）から基準電圧Ｖ１２５まで充電される期間をパルス幅とするパルスＰＡを出力する。ここで、ＰＷＭ信号ＰＷＭＩＮの１周期を基準としたパルスＰＡのデューティ比は、５０％−α’（α’は正の値）となる。そして、このデューティ比の５０％からの減少分α’は、ＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からの減少分αに比例し、かつ、電源電圧ＰＶＤＤに反比例する。
【００５３】
次に、クロックＣＫＢがＬレベルとなり、クロックＣＫＣがＨレベルになると、幅変換部１２Ａは待機モードとなる。この待機モードでは、クロックＣＫＣがＨレベルになることによりスイッチ１２４がＯＮとなり、オペアンプ１２３からなるボルテージフォロアにがキャパシタ１０９に接続される。これによりキャパシタ１０９の電圧ＶＡは基準電圧Ｖ１２５に固定される。なお、本実施形態において待機モードでは、さらにＮチャネルトランジスタ１０４がＯＮとされ、定電流源１０３がキャパシタ１０９に接続される。これは、スイッチ１２４に電圧降下を生じさせ、キャパシタ１０９の電圧を基準電圧Ｖ１２５より僅かに低い電圧とし、コンパレータ１２１の出力信号はＨレベルに固定するためである。
【００５４】
その後、ＰＷＭ信号ＰＷＭＩＮが立ち上がってクロックＣＫＡがＨレベルになると、幅変換部１２Ａは、再びデータ取得モードとなる。そして、上述したように、基準電圧Ｖ１２５を初期値として、キャパシタ１０９にＰＷＭ信号ＰＷＭＩＮのデューティ比に応じた電荷を蓄積させる動作が行われるのである。
【００５５】
以上、幅変換部１２Ａを例にその動作を説明したが、幅変換部１２Ｂおよび１２Ｃの動作も、クロックＣＫＡ、ＣＫＢ、ＣＫＣの役割が入れ替わることを除けば、幅変換部１２Ａの動作と同様である。すなわち、幅変換部１２Ｂでは、幅変換部１２ＡにおけるクロックＣＫＡ、ＣＫＢ、ＣＫＣの各役割をクロックＣＫＢ、ＣＫＣ、ＣＫＡが各々果たし、幅変換部１２Ｃでは、幅変換部１２ＡにおけるクロックＣＫＡ、ＣＫＢ、ＣＫＣの各役割をクロックＣＫＣ、ＣＫＡ、ＣＫＢが各々果たす。そして、各幅変換部１２Ａ、１２Ｂ、１２Ｃから出力されるパルスＰＡ、ＰＢ、ＰＣがＯＲゲート１３（図２参照）を通過し、ＰＷＭ信号ＰＸとして出力回路２０に供給される。
【００５６】
以上説明したパルス幅調整回路１０Ａによれば、同パルス幅調整回路１０Ａが出力するＰＷＭ信号ＰＸのデューティ比の５０％からのずれ量α’は、同パルス幅調整回路１０Ａに入力されるＰＷＭ信号ＰＷＭＩＮのデューティ比の５０％からのずれ量αに比例し、かつ、出力回路２０（図１参照）の負荷駆動用の電源電圧ＰＶＤＤに反比例したものとなる。従って、本実施形態によれば、電源電圧ＰＶＤＤが変動する状況においても、ＰＷＭ信号ＰＷＭＩＮの変調信号と最終的に負荷に与えられる信号との間のゲインを一定に保ち、波形歪の発生を防止することができる。この場合のゲインは、定電流源１０２および１０３の電流値Ｉ１と定電流源１０６の電流値Ｉ２との比の調整により所望の値にすることが可能である。例えば電源電圧変動がない状態において電源電圧ＰＶＤＤが電源電圧ＡＶＤＤのｋ倍である場合においてゲインを１にするためには、α’／α＝１／ｋとなるように前掲式（５）に従って電流値Ｉ１およびＩ２を決定すればよい。
【００５７】
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００５８】
（１）上記実施形態において、幅変換部１２Ａ、１２Ｂおよび１２Ｃ間で、定電流源１０２、１０３、１０６、１０７を共用化してもよい。図８はこの共用化を行ったパルス幅調整回路１０Ｂの構成を示す回路図である。なお、この図８において、前掲図２および図４に示された部分と対応する部分には同一の符号が用いられている。
【００５９】
図８において、Ｐチャネルトランジスタ１０１、Ｎチャネルトランジスタ１０４、定電流源１０２、１０３、１０６および１０７の役割は、上記実施形態と同様である。オペアンプ１４１は、出力端子が逆相入力端子に接続され、ボルテージフォロアを構成している。そして、オペアンプ１４１は、正相入力端子に入力される基準電圧Ｖ１２５を出力端子から出力する。
【００６０】
定電流源１０７は、定電流源１０２および１０３の共通接続点と接地線との間に介挿されている。スイッチ１４３Ａ、１４３Ｂ、１４３Ｃは、定電流源１０２、１０３および１０７の共通接続点と、キャパシタ１０９Ａ、１０９Ｂおよび１０９Ｃの各一端との間に各々介挿されている。各キャパシタ１０９Ａ、１０９Ｂ、１０９Ｃは、同じ容量のキャパシタであり、各他端は接地されている。
【００６１】
ここで、スイッチ１４３Ａは、クロックＣＫＡがＨレベルである期間、定電流源１０２、１０３および１０７の共通接続点をキャパシタ１０９Ａの一端に接続し、ＰＷＭ信号ＰＷＭＩＮのデューティ比に応じた電荷をキャパシタ１０９Ａに蓄積させる。また、スイッチ１４３Ｂは、クロックＣＫＢがＨレベルである期間、定電流源１０２、１０３および１０７の共通接続点をキャパシタ１０９Ｂの一端に接続し、ＰＷＭ信号ＰＷＭＩＮのデューティ比に応じた電荷をキャパシタ１０９Ｂに蓄積させる。また、スイッチ１４３Ｃは、クロックＣＫＣがＨレベルである期間、定電流源１０２、１０３および１０７の共通接続点をキャパシタ１０９Ｃの一端に接続し、ＰＷＭ信号ＰＷＭＩＮのデューティ比に応じた電荷をキャパシタ１０９Ｃに蓄積させる（以上、上記実施形態におけるデータ取得モードの動作に相当）。
【００６２】
定電流源１０６は、電源電圧ＡＶＤＤを供給する電源線とコンパレータ１２１の逆相入力端子との間に介挿されている。スイッチ１４４Ａ、１４４Ｂ、１４４Ｃは、このコンパレータ１２１の逆相入力端子と、キャパシタ１０９Ａ、１０９Ｂおよび１０９Ｃの各一端との間に各々介挿されている。ここで、スイッチ１４４Ａは、クロックＣＫＢがＨレベルである期間、キャパシタ１０９Ａの一端をコンパレータ１２１の逆相入力端子と定電流源１０６の共通接続点に接続する。また、スイッチ１４４Ｂは、クロックＣＫＣがＨレベルである期間、キャパシタ１０９Ｂの一端をコンパレータ１２１の逆相入力端子と定電流源１０６の共通接続点に接続する。また、スイッチ１４４Ｃは、クロックＣＫＡがＨレベルである期間、キャパシタ１０９Ｃの一端をコンパレータ１２１の逆相入力端子と定電流源１０６の共通接続点に接続する。
【００６３】
コンパレータ１２１は、基準電圧Ｖ１２５と、スイッチ１４４Ａ、１４４Ｂまたは１４４Ｃを介して接続されるキャパシタ１０９Ａ、１０９Ｂまたは１０９Ｃの電圧とを比較し、後者の電圧が前者の基準電圧Ｖ１２５よりも低い期間、Ｈレベルの信号を出力する。
【００６４】
そして、図８に示す態様では、スイッチ１４４Ａ、１４４Ｂ、１４４Ｃの選択機能によって上記実施形態における幅変換モード時のキャパシタ１０９（図８ではキャパシタ１０９Ａ、１０９Ｂ、１０９Ｃ）の電圧が常にコンパレータ１２１の逆相入力端子に伝えられる。これによりコンパレータ１２１の出力信号がそのままＰＷＭ信号ＰＸとなる（以上、上記実施形態における幅変換モードの動作に相当）。
【００６５】
スイッチ１４５Ａ、１４５Ｂおよび１４５Ｃは、オペアンプ１４１の出力端子と、キャパシタ１０９Ａ、１０９Ｂおよび１０９Ｃの各一端との間に各々介挿されている。スイッチ１４５Ａは、クロックＣＫＣがＨレベルである期間、オペアンプ１４１の出力端子をキャパシタ１０９Ａの一端に接続し、キャパシタ１０９Ａの電圧を基準電圧Ｖ１２５とする。スイッチ１４５Ｂは、クロックＣＫＡがＨレベルである期間、オペアンプ１４１の出力端子をキャパシタ１０９Ｂの一端に接続し、キャパシタ１０９Ｂの電圧を基準電圧Ｖ１２５とする。スイッチ１４５Ｃは、クロックＣＫＢがＨレベルである期間、オペアンプ１４１の出力端子をキャパシタ１０９Ｃの一端に接続し、キャパシタ１０９Ｃの電圧を基準電圧Ｖ１２５とする（以上、上記実施形態における待機モードの動作に相当）。
この態様においても上記実施形態と同様な効果が得られる。
【００６６】
（２）上記実施形態では、無変調時におけるデューティ比が５０％であるＰＷＭ信号ＰＷＭＩＮを処理対象としたが、無変調時におけるデューティ比が０％であり、変調信号の信号値に応じてデューティ比が高くなるＰＷＭ信号ＰＷＭＩＮを処理対象としてもよい。その場合、図４に示す幅変換部１２Ａにおいて、Ｐチャネルトランジスタ１０１および定電流源１０２、Ｎチャネルトランジスタ１０８および定電流源１０７を削除した構成とすればよい。
【符号の説明】
【００６７】
１０，１０Ａ，１０Ｂ……パルス幅調整回路、２０……出力回路、１１……分周器、１２Ａ，１２Ｂ，１２Ｃ……幅変換部、１３……ＯＲゲート、１０２，１０３，１０６，１０７……定電流源、１０１，１０２’，１０５，１３２，１３３，１３５，１３６……Ｐチャネルトランジスタ、１０３’，１０４，１０８，１３４，１３７，１３８……Ｎチャネルトランジスタ、Ｒ１，Ｒ２，Ｒｐ……抵抗、１２１……コンパレータ、１２３，１３１，１４１……オペアンプ、１０９……キャパシタ、１１１……ＡＮＤ−ＯＲゲート、１１２……ＮＡＮＤゲート、１１３……インバータ、１２２……ＡＮＤゲート、１２４，１４３Ａ，１４３Ｂ，１４３Ｃ，１４４Ａ，１４４Ｂ，１４４Ｃ，１４５Ａ，１４５Ｂ，１４５Ｃ……スイッチ。
【図１】
2010278660.tif 000003
【図２】
2010278660.tif 000004
【図３】
2010278660.tif 000005
【図４】
2010278660.tif 000006
【図５】
2010278660.tif 000007
【図６】
2010278660.tif 000008
【図７】
2010278660.tif 000009
【図８】
2010278660.tif 000010