(57)【要約】【課題】転位による結晶欠陥不良を防止できるようにする。【解決手段】周辺回路領域Ｐにおいて、Ｏ３−ＴＥＯＳ膜４ｃがソース／ドレイン領域２ｃとＳＯＧ膜４ｂとの間に形成されている。ソース／ドレイン領域２ｃに導入された不純物イオンの活性化の処理の時点でＳＯＧ膜４ｂに引っ張り応力が発生するものの、Ｏ３−ＴＥＯＳ膜４ｃが介在しているため結晶欠陥が不純物拡散領域２ａ、２ｂに発生することを抑制でき転位の発生を抑制できる。【選択図】図３
2010087161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第１素子分離溝を形成すると同時に前記第１素子分離溝の幅よりも狭い第２素子分離溝を所定方向に沿って形成する工程と、
前記第１および第２素子分離溝の内面に沿って当該第１および第２素子分離溝のそれぞれの上部に開口を有するように酸化膜を等方的に形成する工程と、
前記第１素子分離溝の内面に形成された酸化膜を除去することで前記半導体基板を露出させる工程と、
前記半導体基板が露出した第１素子分離溝の内面にＯ３−ＴＥＯＳ膜を選択的に形成する工程と、
前記第１素子分離溝内のＯ３−ＴＥＯＳ膜上に塗布型絶縁膜を形成する工程と、
前記ゲート電極脇に不純物を導入する工程と、
前記不純物の導入後に熱処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第１素子分離溝を形成すると同時に前記第１素子分離溝の幅よりも狭い第２素子分離溝を所定方向に沿って形成する工程と、
前記第１および第２素子分離溝の内面に沿って酸化膜を当該第１および第２素子分離溝のそれぞれの上部に開口を有するように等方的に形成する工程と、
前記第１素子分離溝の内面に沿って形成された酸化膜上に当該第１素子分離溝の上部に開口を有するようにアルミナ膜を形成する工程と、
前記第１素子分離溝内のアルミナ膜上にＯ３−ＴＥＯＳ膜を選択的に形成する工程と、
前記第１素子分離溝内のＯ３−ＴＥＯＳ膜上に塗布型絶縁膜を形成する工程と、
前記ゲート電極脇に不純物を導入する工程と、
前記不純物の導入後に熱処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記Ｏ３−ＴＥＯＳ膜を選択的に形成する工程では、前記半導体基板の上面高さ位置における前記第１素子分離溝の側部膜厚が６０［ｎｍ］以上となるように形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
側面および底面からなる素子分離溝を有する半導体基板と、
Ｏ３−ＴＥＯＳ膜からなり、前記素子分離溝の側面から前記底面の一部にわたり形成された第１素子分離絶縁膜と、
塗布型絶縁膜からなり、前記素子分離溝を埋め込むよう前記第１素子分離絶縁膜上および前記底面上に形成された第２素子分離絶縁膜とを備えたことを特徴とする半導体装置。
【請求項５】
前記第１素子分離絶縁膜と前記半導体基板との間にはアルミナ（Ａｌ２Ｏ３）膜が介在して形成されていることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の方法の一つとして素子分離領域を縮小化することが挙げられる。近年においては、素子分離領域を形成する技術としてＳＴＩ技術が導入されており、従来のＬＯＣＯＳ(Local Oxidation of Silicon)構造に比較して、より狭い領域で素子分離できるようになってきている。半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
【０００３】
そこで、従来では、たとえば特許文献１に示すような塗布型の絶縁膜を埋め込みに使用することが考えられている。塗布型の絶縁膜としては、例えば過水素化シラザン重合体溶液などの溶液をスピンコートして熱処理を行うことで酸化膜として溝内を埋込み形成するものである。
【０００４】
不揮発性半導体記憶装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてＳＴＩにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋込み領域の狭い部分ではボイドが発生しやすい。そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するように塗布型の絶縁膜を形成するための塗布液をスピンコートする。例えばポリシラザン塗布液を用いると、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。
【０００５】
近年、素子の微細化、設計ルールの縮小化の傾向が顕著であるため、素子分離領域の絶縁特性を保持するためには素子分離溝を深くする必要がある。当該素子分離溝の深さを深くするにしたがって素子分離溝中に存在する塗布液のボリュームが増してしまう。前記熱処理では、塗布膜が収縮してしまうため、当該膜収縮に応じた引っ張り応力が大きくなってしまう。すると、転位による結晶欠陥不良が発生してしまう。
【特許文献１】特許第３１７８４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、転位による結晶欠陥不良を防止できるようにした半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第１素子分離溝を形成すると同時に前記第１素子分離溝の幅よりも狭い第２素子分離溝を所定方向に沿って形成する工程と、前記第１および第２素子分離溝の内面に沿って当該第１および第２素子分離溝のそれぞれの上部に開口を有するように酸化膜を等方的に形成する工程と、前記第１素子分離溝の内面に形成された酸化膜を除去することで前記半導体基板を露出させる工程と、前記半導体基板が露出した第１素子分離溝の内面にＯ３−ＴＥＯＳ膜を選択的に形成する工程と、前記第１素子分離溝内のＯ３−ＴＥＯＳ膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。
【０００８】
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第１素子分離溝を形成すると同時に前記第１素子分離溝の幅よりも狭い第２素子分離溝を所定方向に沿って形成する工程と、前記第１および第２素子分離溝の内面に沿って酸化膜を当該第１および第２素子分離溝のそれぞれの上部に開口を有するように等方的に形成する工程と、前記第１素子分離溝の内面に沿って形成された酸化膜上に当該第１素子分離溝の上部に開口を有するようにアルミナ膜を形成する工程と、前記第１素子分離溝内のアルミナ膜上にＯ３−ＴＥＯＳ膜を選択的に形成する工程と、前記第１素子分離溝内のＯ３−ＴＥＯＳ膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。
【０００９】
本発明の一態様は、側面および底面からなる素子分離溝を有する半導体基板と、Ｏ３−ＴＥＯＳ膜からなり、前記素子分離溝の側面から前記底面の一部にわたり形成された第１素子分離絶縁膜と、塗布型絶縁膜からなり、前記素子分離溝を埋め込むよう前記第１素子分離絶縁膜上および前記底面上に形成された第２素子分離絶縁膜とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、転位による結晶欠陥不良を防止できる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の半導体装置をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図１ないし図１５を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２（ａ）はメモリセル領域の一部の平面図を模式的に示しており、図２（ｂ）は周辺回路領域の一部の平面図を模式的に示している。
【００１２】
図２（ａ）、図２（ｂ）に示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイＡｒの構成領域となるメモリセル領域Ｍと、メモリセルアレイＡｒ内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Ｐとを含んで区画されている。
【００１３】
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍ内のメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間にＹ方向（ビット線方向）に隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＵＣが行列状に形成されている。
【００１４】
図１中、Ｘ方向に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢ（図２参照）を介してＹ方向に構造的に延設されるビット線ＢＬに接続されている。尚、Ｘ方向とＹ方向とは互いに直交する方向である。
【００１５】
複数のＮＡＮＤセルユニットＵＣは、図２（ａ）に示すようにＹ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。
【００１６】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びる活性領域Ｓａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びる活性領域Ｓａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して形成されている。尚、図２（ａ）には選択ゲートトランジスタＴｒｓ２を図示していない。
【００１７】
図３（ａ）は、図２（ａ）のＡ−Ａ線に沿う断面を模式的に示しており、図３（ｂ）は、図２（ｂ）のＢ−Ｂ線に沿う断面を模式的に示している。
周辺回路領域Ｐとメモリセル領域Ｍとは離間して設けられている。図３（ａ）に示すように、半導体基板（例えばｐ型のシリコン基板）２のメモリセル領域Ｍ内においては、半導体基板２の表層には素子分離溝３がそれぞれＸ方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアＳａが互いに分断されている。複数の活性領域Ｓａ上にはそれぞれゲート絶縁膜５、浮遊ゲート電極ＦＧが積層されている。ゲート絶縁膜５は例えばシリコン酸化膜により形成されており、浮遊ゲート電極ＦＧは多結晶シリコン層６により電荷蓄積層として構成されている。
【００１８】
また、それぞれの素子分離溝３内には素子分離絶縁膜４が埋込まれている。メモリセル領域Ｍ内においては、素子分離絶縁膜４は、素子分離溝３の内面に沿って形成されたＨＴＯ（High Temperature Oxide）によるシリコン酸化膜４ａと、このシリコン酸化膜４ａの上面上に形成されるＳＯＧ膜（塗布型絶縁膜、塗布型酸化膜）４ｂとによるシリコン酸化膜の積層構造によって構成されるものであり、その上面がゲート絶縁膜５の上面よりも上方に突出すると共に浮遊ゲート電極ＦＧの上面よりも下方に位置して構成されている。ＳＯＧ膜４ｂは、例えばポリシラザン（ＰＳＺ：polysilazane）の薬液を塗布して熱処理することで酸化膜に転換したシリコン酸化膜である。
【００１９】
メモリセル領域Ｍ内において、シリコン酸化膜４ａは、多結晶シリコン層６の下側面、ゲート絶縁膜５の側面に沿って形成されており、半導体基板２中の素子分離溝３内面を全て覆うように形成されている。メモリセル領域Ｍ内において、ＳＯＧ膜４ｂは、シリコン酸化膜４ａの内面に沿って形成されており、その上面は多結晶シリコン層６の上面より下方で且つ下面より上方に位置して形成されている。メモリセル領域Ｍ内において、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、および素子分離絶縁膜４の側面は面一に形成されている。
【００２０】
ゲート間絶縁膜７が、素子分離絶縁膜４の上面、多結晶シリコン層６の上側面および上面に沿って形成されており、Ｘ方向に離間した多結晶シリコン層６（浮遊ゲート電極ＦＧ）のそれぞれの上面および上側面に沿ってインターポリ絶縁膜として形成されている。このゲート間絶縁膜７は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜により形成されている。尚、ゲート間絶縁膜７の材料としては、ＯＮＯ膜に代えてＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitride）膜、またはアルミナを含有した膜により形成されていても良い。
【００２１】
ワード線ＷＬが、ゲート間絶縁膜７の上面上、上側面上に沿って形成されている。このワード線ＷＬは、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）などの何れか一種類の金属によってシリサイド化された導電層８により構成され、メモリセルゲート電極ＭＧを構成する制御ゲート電極ＣＧを連結している。これにより、メモリセル領域Ｍ内には、活性領域Ｓａ上にゲート絶縁膜５を介して浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧが積層されており、メモリセルゲート電極ＭＧは、当該積層構造ＦＧ、７、ＣＧによって構成されている。
【００２２】
図２（ｂ）に示すように、周辺回路領域Ｐ内においては、活性領域Ｓａの上にゲート絶縁膜５を介してゲート電極ＰＧが構成されている。このゲート電極ＰＧは、半導体基板２の表面内の所定方向に活性領域Ｓａを横切るように形成されており、当該ゲート電極ＰＧの両脇の活性領域Ｓａにソース／ドレイン領域２ｃが構成されることによってトランジスタＴｒｐが構成されている。
【００２３】
図３（ｂ）に示すように、ゲート電極ＰＧは、活性領域Ｓａ上にゲート絶縁膜５を介して多結晶シリコン層６、ゲート間絶縁膜７、導電層８（ワード線ＷＬ）を積層して形成されると共に、ゲート間絶縁膜７の中央に開口が形成され、多結晶シリコン層６および導電層８が構造的および電気的に接続された状態で構成されている。尚、このゲート電極ＰＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧの形成工程と同じ工程で形成されている。
【００２４】
活性領域Ｓａの表層には、ゲート電極ＰＧの脇にＬＤＤ構造のソース／ドレイン領域２ｃがゲート電極ＰＧの中央下領域を除く活性領域Ｓａ全体に渡って形成されている。このＬＤＤ構造のソース／ドレイン領域２ｃは半導体基板２の表層の導電型とは逆導電型（例えばＮ型）の不純物拡散領域であり、第１濃度の低濃度不純物拡散領域２ｂと、当該第１濃度よりも高い第２濃度の高濃度不純物拡散領域２ａにより構成されている。
【００２５】
低濃度不純物拡散領域２ｂは、一端がゲート電極ＰＧの端部下まで延出している。高濃度不純物拡散領域２ａは、一端がゲート電極ＰＧの側壁から所定間隔離間している。また、半導体基板２の表面からの高濃度不純物拡散領域２ａの形成深さは、低濃度不純物拡散領域２ｂの形成深さよりも深く形成されている。なお、高濃度不純物拡散領域２ａは深さを一定に保ちながらアクティブエリアＳａの端部まで形成されている。したがって、活性領域Ｓａと素子分離絶縁膜１４との境界面である活性領域Ｓａの側壁にソース／ドレイン領域２ｃのＰＮ接合部が露出している。
【００２６】
図３（ｂ）に示すように、素子分離溝３がゲート電極ＰＧからＹ方向に所定距離だけ離間した所定領域に所定深さで形成されている。図３（ａ）および図３（ｂ）に示すように、周辺回路領域Ｐの素子分離溝３の幅は、メモリセル領域Ｍの素子分離溝３の幅よりも広く形成されている。尚、図３（ａ）および図３（ｂ）中、周辺回路領域Ｐ内の素子分離溝３の深さとメモリセル領域Ｍ内の素子分離溝３の深さとは互いに同一深さに形成されている図を示しているが、周辺回路領域Ｐの素子分離溝３はメモリセル領域Ｍの素子分離溝３の深さよりも深くても良い。
【００２７】
周辺回路領域Ｐの素子分離溝３内には素子分離絶縁膜１４が埋込まれている。この素子分離絶縁膜１４は、メモリセル領域Ｍ内の素子分離絶縁膜４と同様に酸化膜系の材料にて形成され、シリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ３−ＴＥＯＳ膜４ｃを含んで構成されている。周辺回路領域Ｐのシリコン酸化膜４ａ、ＳＯＧ膜４ｂは、それぞれメモリセル領域Ｍのシリコン酸化膜４ａ、ＳＯＧ膜４ｂと同一の工程で形成される。
【００２８】
Ｏ３−ＴＥＯＳ膜４ｃは、素子分離溝３の全側面に接触して構成されていると共に、活性領域Ｓａの全周囲を包囲した状態で素子分離溝３の側面底部から外方の所定領域に至るまで素子分離溝３の底面に接触して形成されている。Ｏ３−ＴＥＯＳ膜４ｃは、素子分離溝３の側面から当該素子分離溝３の底面の一部にわたり形成されている。Ｏ３−ＴＥＯＳ膜４ｃは、シリコン酸化膜上と他の膜（例えばシリコン、半導体基板２の材質）上との間で成長レートが異なる選択成長可能なシリコン酸化膜であり、例えば具体的にはＯ３−ＴＥＯＳ膜４ｃはシリコン酸化膜上における成長速度とシリコン上における成長速度とを比較するとシリコン露出面の成長速度の方が速い。
【００２９】
Ｏ３−ＴＥＯＳ膜４ｃは、半導体基板２の上面高さ位置における素子分離溝３の側部膜厚Ｗ１（上面端部から側方の膜厚）が６０［ｎｍ］以上に形成されている。ＳＯＧ膜４ｂは、半導体基板２のソース／ドレイン領域２ｃの端部２ｄ（半導体基板２の上面端部）からＯ３−ＴＥＯＳ膜４ｃを挟んでＹ方向（側方）に離間して形成されている。
【００３０】
Ｏ３−ＴＥＯＳ膜４ｃは、高濃度不純物拡散領域２ａの形成深さ（高さ）よりも深い（低い）領域までその側部膜厚Ｗ１が６０［ｎｍ］以上に形成されている。周辺回路領域Ｐ内において、シリコン酸化膜４ａは、素子分離溝３の側面から離間した素子分離溝３の底面の一部に沿って形成されており、ＳＯＧ膜４ｂは半導体基板２との間にシリコン酸化膜４ａを介在している。
【００３１】
ＳＯＧ膜４ｂがＯ３−ＴＥＯＳ膜４ｃを挟んでソース／ドレイン領域２ｃの端部２ｄから離間して構成されている理由は、ＳＯＧ膜４ｂの熱収縮に基づいて半導体基板２に発生しやすい転位を防止するためであり、側部膜厚Ｗ１が６０［ｎｍ］以上に形成されていることによってこの悪影響を抑制できるようになる。
【００３２】
上記構造の製造方法について説明する。尚、本実施形態における特徴的な製造工程を中心に説明するが、以下に説明する製造工程は必要に応じて入れ替えて行っても良いし一般的な工程または図示しないその他の領域を形成するための工程であれば付加しても良いし、必要に応じて工程を削除しても良い。
【００３３】
図４に示すように、半導体基板２に、ウェル（図示せず）、チャネル領域形成のためのイオン注入を行った後、半導体基板２上にゲート絶縁膜５を熱酸化法によって所定膜厚（例えば約１０ｎｍ）形成する。次に、図５に示すように、ゲート絶縁膜５上に、浮遊ゲート極ＦＧ、ゲート電極ＰＧの一部等として機能するようになるリン（Ｐ）などの不純物がドープされた非晶質シリコンを所定膜厚だけＣＶＤ法により堆積した後、シリコン窒化膜９を堆積する。尚、非晶質シリコンは後の熱処理によって多結晶化されるため多結晶シリコン層６として符号６を付している。シリコン窒化膜９は、ＣＭＰ（Chemical Mechanical Polishing）法による研磨ストッパ材として機能する。
【００３４】
次に、図６に示すように、フォトレジスト１１を塗布して通常のリソグラフィ技術によってパターンニングする。このパターンニング形成領域は、メモリセル領域Ｍでは浮遊ゲート電極ＦＧの形成領域であり、周辺回路領域Ｐではゲート電極ＰＧの形成領域である。
【００３５】
次に、図７に示すように、フォトレジスト１１をマスクとしてＲＩＥ法によりシリコン窒化膜９、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部をエッチング処理し、アッシング処理によってフォトレジスト１１を除去する。これにより、活性領域Ｓａが区画される。
【００３６】
次に、図８に示すように、ＬＰ−ＣＶＤ（Low-Pressure Chemical Vapor Deposition）法によりＨＴＯ膜によるシリコン酸化膜４ａを素子分離溝３の内面に沿って等方的に且つライナー状に所定膜厚（例えば１０ｎｍ）堆積する。尚、このシリコン酸化膜４ａを熱酸化法により成膜しても良い。
【００３７】
次に、図９に示すように、メモリセル領域Ｍをマスクするようにフォトレジスト１２をパターンニングする。このとき、周辺回路領域Ｐにおいて、活性領域Ｓａの端部から所定距離離間した素子分離溝３の底面がフォトレジスト１２によって覆われるようにパターンニングする。
【００３８】
次に、図１０に示すように、フォトレジスト１２をマスクとして、周辺回路領域Ｐに露出したシリコン酸化膜４ａを所定膜厚（１０［ｎｍ］程度）ウェットエッチング処理することで、シリコン窒化膜９の上面および側面、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、素子分離溝３の側面および底面の一部に沿って形成されたシリコン酸化膜４ａを除去処理する。次に、アッシング処理によりフォトレジスト１２を除去する。
【００３９】
次に、図１１に示すように、ＣＶＤ法によりＯ３−ＴＥＯＳ膜４ｃを堆積する。このとき、堆積条件を調整することによって、Ｏ３−ＴＥＯＳ膜４ｃは、前工程にてシリコン酸化膜４ａが除去されることによって露出したシリコンの上に選択的に堆積されるようになる。したがって、Ｏ３−ＴＥＯＳ膜４ｃは、シリコン酸化膜４ａの上には堆積されないが、シリコン窒化膜９の上面および側面にはシリコン上に比較して薄い膜厚ではあるものの堆積する。
【００４０】
次に、図１２に示すように、ＳＯＧ膜４ｂをシリコン酸化膜４ａよりも厚い所定膜厚（例えば５００ｎｍ）堆積させる。次に、４００〜５００℃程度の第１温度の酸化性雰囲気中にて熱処理を行いＳＯＧ膜４ｂのシリコン酸化膜への転換を行った後、第１温度よりも高い８００〜９００℃程度の第２温度の不活性雰囲気中にて熱処理を行うことで緻密化する。
【００４１】
次に、図１３に示すように、ＣＭＰ法によりＳＯＧ膜４ｂをシリコン窒化膜９の上面が露出するまで研磨することで平坦化処理する。次に、図１４に示すように、ＲＩＥ法によりシリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ３−ＴＥＯＳ膜４ｃの上面位置の調整を行う。メモリセル領域Ｍではカップリング比を稼ぐため多結晶シリコン層６の上面および上側面を露出するようにシリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ３−ＴＥＯＳ膜４ｃをエッチング処理する。その後、ホットリン酸によりシリコン窒化膜９を剥離する。次に、図１５に示すように、ゲート間絶縁膜７を形成する。
【００４２】
次に、図３に示すように、ワード線ＷＬ用の材料（非晶質シリコン）をＣＶＤ法により堆積し、ゲート電極ＰＧ加工用のマスク材を堆積し、フォトリソグラフィ法およびＲＩＥ法による異方性エッチング処理によりゲート電極ＰＧを形成する。このゲート電極ＰＧの形成時点において周辺回路領域Ｐのシリコン酸化膜４ａ、ＳＯＧ膜４ｂ、Ｏ３−ＴＥＯＳ膜４ｃもその上面が半導体基板２の表面付近に位置する程度までエッチバックされる。
【００４３】
次に、リン（Ｐ）等のＮ型の不純物を半導体基板２の表層に低濃度イオン注入する。次に、ゲート電極ＰＧを覆うように絶縁膜を堆積し異方性エッチング処理によりゲート電極ＰＧの側壁に沿うようにスペーサ膜１０として加工する。次に、Ｎ型の不純物を半導体基板２の表層に高濃度イオン注入する。
【００４４】
次に、不活性雰囲気中においてイオン注入処理により導入した不純物の活性化を行うことで結晶性の回復を行う。これにより、ＬＤＤ構造のソース／ドレイン領域２ｃを形成できる。この活性化用の熱処理時にＳＯＧ膜４ｂが収縮することで大きな引っ張り応力が発生し、結晶欠陥が不純物拡散領域２ａ、２ｂに発生する虞があるが、本実施形態では活性領域Ｓａの脇に位置してＳＯＧ膜４ｂと不純物拡散領域２ａとの間にＯ３−ＴＥＯＳ膜４ｃが６０［ｎｍ］以上の側部膜厚Ｗ１で介在して形成されているため、ＳＯＧ膜６による高い引張ストレスの影響を低減した状態で熱処理することができ、ＳＯＧ膜６が熱処理により収縮したとしても熱処理に起因した転位の発生を抑制できる。
【００４５】
本実施形態によれば、素子分離溝３の内面に沿って上部に開口を有するようにシリコン酸化膜４ａを等方的に形成し、周辺回路領域Ｐの素子分離溝３の内面に形成されたシリコン酸化膜４ａを除去することで半導体基板２を露出させ、半導体基板２が露出した素子分離溝３の内面にＯ３−ＴＥＯＳ膜４ｃを選択的に堆積し、このＯ３−ＴＥＯＳ膜４ｃ上にＳＯＧ膜４ｂをシリコン酸化膜に転換して形成し、ゲート電極ＰＧ脇に不純物を導入した後、熱処理して活性化している。
【００４６】
このため、ＳＯＧ膜４ｂと半導体基板２との間にＯ３−ＴＥＯＳ膜４ｃを介在させて形成することができ、熱処理に起因した転位の発生を抑制できる。これにより、周辺回路領域Ｐ内のトランジスタＴｒｐの接合リーク電流特性を良化できる。特に、ソース／ドレイン領域２ｃとＳＯＧ膜４ｂとの間にＯ３−ＴＥＯＳ膜４ｃを側部膜厚Ｗ１＝６０［ｎｍ］以上に形成すると良い。
【００４７】
（第２の実施形態）
図１６ないし図２１は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、Ｏ３−ＴＥＯＳ膜の下地選択成長性の高い膜としてアルミナ膜を、半導体基板との間に介在して形成したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００４８】
前述実施形態で説明した図８に示すように、ＨＴＯ膜によるシリコン酸化膜４ａを素子分離溝３の内面に沿って等方的に堆積した後、図１６に示すように、アルミナ（Ａｌ２Ｏ３）膜４ｄをＬＰ−ＣＶＤ法によりライナー状に堆積する。次に、図１７に示すように、フォトレジスト１３を塗布してパターンニングすることでゲート電極ＰＧの形成領域およびその平面周囲、並びに、素子分離溝３の側面、素子分離溝３の側面底部から所定距離に至るまでの底面の一部を覆うようにマスクする。
【００４９】
次に、図１８に示すように、パターンニングされたフォトレジスト１３をマスクとしてメモリセル領域Ｍのアルミナ膜４ｄをウェットエッチング処理することで、シリコン窒化膜９の上面および側面、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、並びに素子分離溝３の底面の一部にシリコン酸化膜４ａを介して連続的に沿うようにアルミナ膜４ｄを残留させる。次にアッシング処理などによってフォトレジスト１３を除去処理する。
【００５０】
次に、図１９に示すように、アルミナ膜４ｄを下地としてＯ３−ＴＥＯＳ膜４ｃを選択的に成長させる。Ｏ３−ＴＥＯＳ膜４ｃは、アルミナを下地膜とするとシリコン酸化膜を下地膜とするよりも成長速度が速い。したがって、Ｏ３−ＴＥＯＳ膜４ｃは、アルミナ膜４ｄの上面および側面に沿って当該アルミナ膜４ｄを覆うように選択的に且つ等方的に堆積することになる。
【００５１】
次に、図２０に示すように、ＳＯＧ膜４ｂを所定膜厚（例えば５００ｎｍ）堆積し、次に、４００〜５００℃程度の酸化性雰囲気中にて熱処理を行うことでＳＯＧ膜４ｂをシリコン酸化膜に転換した後、８００〜９００℃程度の不活性雰囲気中にて熱処理を行う。
【００５２】
次に、図２１に示すように、シリコン窒化膜９をストッパとしてＣＭＰ法によりＳＯＧ膜４ｂを平坦化処理する。このとき半導体基板２の上面高さにおけるＯ３−ＴＥＯＳ膜４ｃの側部膜厚Ｗ２を６０［ｎｍ］以上に形成すると良い。この後の工程は前述実施形態と同様であるためその説明を省略する。
【００５３】
本実施形態によれば、素子分離溝３の内面に沿って上部に開口を有するようにシリコン酸化膜４ａを等方的に形成し、周辺回路領域Ｐのシリコン酸化膜４ａ上に素子分離溝３の上部に開口を有するようにアルミナ膜４ｄを形成し、アルミナ膜４ｄ上にＯ３−ＴＥＯＳ膜４ｃを選択的に形成し、Ｏ３−ＴＥＯＳ膜４ｃ上にＳＯＧ膜４ｂを形成し、ゲート電極ＰＧ脇に不純物を導入し、当該不純物を熱処理している。このため、ＳＯＧ膜４ｂと半導体基板２との間にＯ３−ＴＥＯＳ膜４ｃを介在させて形成することができ、前述実施形態とほぼ同様の作用効果が得られる。特に半導体基板２の上面高さにおけるＯ３−ＴＥＯＳ膜４ｃの側部膜厚Ｗ２を６０［ｎｍ］以上に形成すると良い。
【００５４】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
周辺回路領域Ｐ内のゲート電極ＰＧは、高耐圧系トランジスタ、低耐圧系トランジスタの何れに適用しても良い。ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。
【００５５】
Ｏ３−ＴＥＯＳ膜４ｃを選択成長性良く堆積するための下地として半導体基板２（シリコン）、アルミナ膜４ｄを適用した実施形態を示したが、Ｏ３−ＴＥＯＳ膜４ｃの選択成長性の高い膜であれば何れの膜（特に金属酸化膜（ＭＯｘ））を適用しても良い。
【００５６】
メモリセル領域Ｍ内の浮遊ゲート電極ＦＧに多結晶シリコン層６を適用した実施形態を示したが、メモリセル領域Ｍ内の構造は特にどのような構造でも良く、特に浮遊ゲート電極ＦＧに代わる電荷蓄積層としてシリコン窒化膜を適用したＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造、ＳＯＮＯＳ構造（Silicon-Oxide-Nitride-Oxide-Silicon）を適用しても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】模式的に示す平面図
【図３】要部を模式的に示す断面図
【図４】一製造段階を模式的に示す切断面図（その１）
【図５】一製造段階を模式的に示す切断面図（その２）
【図６】一製造段階を模式的に示す切断面図（その３）
【図７】一製造段階を模式的に示す切断面図（その４）
【図８】一製造段階を模式的に示す切断面図（その５）
【図９】一製造段階を模式的に示す切断面図（その６）
【図１０】一製造段階を模式的に示す切断面図（その７）
【図１１】一製造段階を模式的に示す切断面図（その８）
【図１２】一製造段階を模式的に示す切断面図（その９）
【図１３】一製造段階を模式的に示す切断面図（その１０）
【図１４】一製造段階を模式的に示す切断面図（その１１）
【図１５】一製造段階を模式的に示す切断面図（その１２）
【図１６】本発明の第２の実施形態について一製造段階を模式的に示す切断面図（その１３）
【図１７】一製造段階を模式的に示す切断面図（その１４）
【図１８】一製造段階を模式的に示す切断面図（その１５）
【図１９】一製造段階を模式的に示す切断面図（その１６）
【図２０】一製造段階を模式的に示す切断面図（その１７）
【図２１】一製造段階を模式的に示す切断面図（その１８）
【符号の説明】
【００５８】
図面中、１はフラッシュメモリ装置（半導体装置）、２は半導体基板、３は素子分離溝、４、１４は素子分離絶縁膜、４ａはシリコン酸化膜（酸化膜）、４ｂはＳＯＧ膜（塗布型絶縁膜、第２の素子分離絶縁膜）、４ｃはＯ３−ＴＥＯＳ膜（第１の素子分離絶縁膜）、５はゲート絶縁膜、ＰＧはゲート電極、Ｓａは活性領域を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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