(57)【要約】【課題】記憶装置へのデータの書き込みまたは読み出しの際の誤動作が少なく、及び／または記憶素子の集積度の向上を図れるアンチヒューズ型の記憶装置を提供することを課題の１つとする。【解決手段】複数のワード線と、複数のビット線と、複数のワード線のいずれか、及び複数のビット線のいずれか、の交差部に応じて設けられたメモリセルと、を有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、ｐｉｎ型ダイオードの陽極は、ビット線のいずれかに電気的に接続され、ｐｉｎ型ダイオードの陰極は、アンチヒューズの第１端子に電気的に接続され、アンチヒューズの第２端子は、ワード線のいずれかに電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有する。【選択図】図１
2010087494.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、
前記メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、前記ｐｉｎ型ダイオードの陽極は、前記ビット線と電気的に接続され、前記ｐｉｎ型ダイオードの陰極は、前記アンチヒューズの第１端子に電気的に接続され、前記アンチヒューズの第２端子は、前記ワード線と電気的に接続され、
前記アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有することを特徴とする半導体記憶装置。
【請求項２】
ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、
前記メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、前記アンチヒューズの第１端子は、前記ビット線と電気的に接続され、前記アンチヒューズの第２端子は、前記ｐｉｎ型ダイオードの陽極に電気的に接続され、前記ｐｉｎ型ダイオードの陰極は、前記ワード線と電気的に接続され、
前記アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有することを特徴とする半導体記憶装置。
【請求項３】
ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、
前記メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、前記ｐｉｎ型ダイオードの陽極は、前記ビット線と電気的に接続され、前記ｐｉｎ型ダイオードの陰極は、前記アンチヒューズの第１端子に電気的に接続され、前記アンチヒューズの第２端子は、前記ワード線と電気的に接続され、
前記アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、
前記ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、重畳して設けられていることを特徴とする半導体記憶装置。
【請求項４】
ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、
前記メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、前記アンチヒューズの第１端子は、前記ビット線と電気的に接続され、前記アンチヒューズの第２端子は、前記ｐｉｎ型ダイオードの陽極に電気的に接続され、前記ｐｉｎ型ダイオードの陰極は、前記ワード線と電気的に接続され、
前記アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、
前記ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、重畳して設けられていることを特徴とする半導体記憶装置。
【請求項５】
ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、
前記メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、前記ｐｉｎ型ダイオードの陽極は、前記ビット線と電気的に接続され、前記ｐｉｎ型ダイオードの陰極は、前記アンチヒューズの第１端子に電気的に接続され、前記アンチヒューズの第２端子は、前記ワード線と電気的に接続され、
前記アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、
前記ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、並んで設けられていることを特徴とする半導体記憶装置。
【請求項６】
ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、
前記メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、前記アンチヒューズの第１端子は、前記ビット線と電気的に接続され、前記アンチヒューズの第２端子は、前記ｐｉｎ型ダイオードの陽極に電気的に接続され、前記ｐｉｎ型ダイオードの陰極は、前記ワード線と電気的に接続され、
前記アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、
前記ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、並んで設けられていることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体記憶装置と、
アンテナと、整流回路と、定電圧回路と、復調回路と、変調回路と、論理回路と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及び半導体装置に関する。特にアンチヒューズ型の半導体記憶素子を具備するアンチヒューズ型の半導体記憶装置、及び半導体装置に関する。
【０００２】
なお本細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指すものである。また本明細書において半導体記憶装置とは、半導体特性を利用することで機能しうる記憶装置を指すものである。
【背景技術】
【０００３】
電子機器が具備する記憶装置（メモリともいう）に電気的または物理的な作用を施すことにより、一時的（揮発性メモリ）または半永久的（不揮発性メモリ）にデータを保持させるデバイスに関する技術開発は、盛んである。また近年では、機能性の向上、または微細化等による低価格化を図るための新たな記憶装置の設計開発も盛んである。なお、揮発性メモリとは、データを保持した後であってもデータが消えてしまう記憶装置をいう。また不揮発性メモリとは、データを保持した後でそのデータを半永久的に保持できる記憶装置をいう。
【０００４】
不揮発性メモリの中で、読み出しを専用とするＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）には、マスクＲＯＭ、と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）に分類される。ＰＲＯＭは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ヒューズ型ＲＯＭ、及びアンチヒューズ型ＲＯＭは、ＰＲＯＭに属するものである。
【０００５】
マスクＲＯＭは、製造工程で、フォトマスクまたはレーザ直描装置を用いて情報を書き込むＲＯＭである。ヒューズ型ＲＯＭは、製造時は導通状態であるヒューズをメモリ素子に用いたＲＯＭであり、製造後に電流によりヒューズを切断し、ヒューズの電極と電極の電気的な接続を遮断することにより情報を記憶するＲＯＭである（以下、ヒューズ型の記憶装置という）。他方、アンチヒューズ型ＲＯＭは、製造時は非導通状態であるアンチヒューズをメモリ素子に用いたＲＯＭであり、製造後に電流によってアンチヒューズの電極と電極とを電気的に接続することで、情報を書き込むＲＯＭである（以下、アンチヒューズ型の記憶装置という）。例えば、特許文献１には、ＰＮ接合型ダイオードにアンチヒューズ型の記憶素子が電気的に直列に接続されたアンチヒューズ型の記憶装置について記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１８１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、記憶装置へのデータの書き込みまたは読み出しの際の誤動作が少なく、及び／または記憶素子の集積度の向上を図れるアンチヒューズ型の半導体記憶装置を提供することを課題の１つとする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、ｐｉｎ型ダイオードの陽極は、ビット線と電気的に接続され、ｐｉｎ型ダイオードの陰極は、アンチヒューズの第１端子に電気的に接続され、アンチヒューズの第２端子は、ワード線と電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有する半導体記憶装置である。
【０００９】
本発明の一態様は、ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、アンチヒューズの第１端子は、ビット線と電気的に接続され、アンチヒューズの第２端子は、ｐｉｎ型ダイオードの陽極に電気的に接続され、ｐｉｎ型ダイオードの陰極は、ワード線と電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有する半導体記憶装置である。
【００１０】
本発明の一態様は、ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、ｐｉｎ型ダイオードの陽極は、ビット線と電気的に接続され、ｐｉｎ型ダイオードの陰極は、アンチヒューズの第１端子に電気的に接続され、アンチヒューズの第２端子は、ワード線と電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、重畳して設けられている半導体記憶装置である。
【００１１】
本発明の一態様は、ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、アンチヒューズの第１端子は、ビット線と電気的に接続され、アンチヒューズの第２端子は、ｐｉｎ型ダイオードの陽極に電気的に接続され、ｐｉｎ型ダイオードの陰極は、ワード線と電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、重畳して設けられている半導体記憶装置である。
【００１２】
本発明の一態様は、ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、ｐｉｎ型ダイオードの陽極は、ビット線と電気的に接続され、ｐｉｎ型ダイオードの陰極は、アンチヒューズの第１端子に電気的に接続され、アンチヒューズの第２端子は、ワード線と電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、並んで設けられている半導体記憶装置である。
【００１３】
本発明の一態様は、ワード線とビット線との交差部にマトリクス状に配置されたメモリセルを有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、アンチヒューズの第１端子は、ビット線と電気的に接続され、アンチヒューズの第２端子は、ｐｉｎ型ダイオードの陽極に電気的に接続され、ｐｉｎ型ダイオードの陰極は、ワード線と電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有し、ｐｉｎ型ダイオードのｐ型半導体領域、真性半導体領域、及びｎ型半導体領域は、並んで設けられている半導体記憶装置である。
【発明の効果】
【００１４】
本発明の一態様により、記憶装置へのデータの書き込みまたは読み出しの際の誤動作が少なく、及び／または記憶素子の集積度の向上を図れるアンチヒューズ型の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１について説明する図。
【図２】実施の形態１について説明する図。
【図３】実施の形態１について説明する図。
【図４】実施の形態１について説明する図。
【図５】実施の形態１について説明する図。
【図６】実施の形態１について説明する図。
【図７】実施の形態２について説明する図。
【図８】実施の形態３について説明する図。
【図９】実施の形態３について説明する図。
【図１０】実施の形態４について説明する図。
【図１１】実施の形態４について説明する図。
【図１２】実施の形態４について説明する図。
【図１３】実施の形態４について説明する図。
【図１４】実施の形態５について説明する図。
【図１５】実施の形態６について説明する図。
【図１６】実施の形態６について説明する図。
【図１７】実施の形態７について説明する図。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００１７】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体記憶装置について説明する。
【００１８】
半導体記憶装置が有するメモリセルアレイ及び周辺駆動回路の構成例を図１（Ａ）に示す。また、メモリセルアレイを構成するメモリセルの回路図を図１（Ｂ）に示す。また図２に半導体記憶装置の構成例を図２に示す。
【００１９】
半導体記憶装置１００は、ビット線駆動回路１０１と、ワード線駆動回路１０２と、メモリセルアレイ１０３と、から構成されている。図１（Ａ）では、一例として、ｍ×ｎ個のメモリセル１０６（ＭＣ（１，１）〜ＭＣ（ｍ，ｎ））が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ１０３の例を示している。なお、メモリセル１０６は、ビット線、ワード線の交差部毎に設けられている。なお半導体記憶装置１００は、メモリセルにデータを書き込むための電圧を生成する昇圧回路を有し（図示せず）、ビット線駆動回路１０１及びワード線駆動回路１０２より各メモリセルに複数の電圧レベルを生成するものである。なお昇圧回路は、チャージポンプ回路等を用いて構成すればよい。
【００２０】
また図１（Ｂ）に示すように、各メモリセル１０６（代表としてＭＣ（ｉ，ｊ）を考える）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、それぞれｐｉｎ型ダイオード１０４及びアンチヒューズ１０５を有している。ｐｉｎ型ダイオード１０４の陽極側はビット線Ｂｊに電気的に接続され、ｐｉｎ型ダイオード１０４の陰極側はアンチヒューズ１０５の第１端子に電気的に接続されている。また、アンチヒューズ１０５の第２端子はワード線Ｗｉに電気的に接続されている。
【００２１】
また図２には、図１（Ａ）で説明した半導体記憶装置のブロック図の構成に加え、入出力される各信号について示している。図２で半導体記憶装置２００は、インターフェース部２０１、昇圧回路２０２、ビット線駆動回路１０１、ワード線駆動回路１０２、及びメモリセルアレイ１０３について図示している。インターフェース部２０１では、半導体記憶装置２００の外部より、メモリセルアレイのアドレスに関するデータ（ａｄｄｒｅｓｓ）、書き込み制御信号（ＷＥ）、読み出し制御信号（ＲＥ）が入力され、メモリセルアレイ１０３から読み出されたデータ（ｄａｔａ）が出力される。また昇圧回路２０２は、内部にチャージポンプ回路を有し、メモリセルアレイ１０３へのデータの書き込みに要する電圧レベルを生成する。また半導体記憶装置２００には、クロック信号（ＣＬＫ）、電源電圧（Ｖｄｄ、Ｖｓｓ）が入力され、動作することとなる。なお、インターフェース部２０１、昇圧回路２０２、ビット線駆動回路１０１、及びワード線駆動回路１０２を構成する論理回路及びスイッチング素子等については、トランジスタ、特に薄膜トランジスタ（ＴＦＴ）を用いると、単結晶シリコン基板を用いて作製する場合に比べ、安価に作製することができるといった利点がある。
【００２２】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２３】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。
【００２４】
具体的には、トランジスタのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程度となっている場合など、回路動作を考えた場合、ＡとＢとが同一ノードとして捉えて差し支えない状態である場合を表す。
【００２５】
なお、半導体記憶装置とは、半導体特性を利用することで機能しうる記憶装置のことを言う。なお、半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを含む。なお、半導体記憶装置は、複数のメモリセルを駆動させる周辺駆動回路であるビット線駆動回路、ワード線駆動回路、昇圧回路、及びインターフェース部を含んでいても良い。なお、複数のメモリセルを駆動させる周辺駆動回路は、複数のメモリセルと同一基板上に形成されてもよい。周辺駆動回路と、複数のメモリセルとをガラス基板等の同一基板上に形成することにより、単結晶シリコン基板を用いて作製する場合に比べ、安価に作製することができるといった利点がある。
【００２６】
なお、インターフェース部２０１、昇圧回路２０２、ビット線駆動回路１０１、及びワード線駆動回路１０２が有する論理回路及びスイッチング素子を構成するＴＦＴの半導体層、並びにメモリセルが有するｐｉｎ型ダイオードを構成する半導体層として、様々な種類の半導体層を用いることが出来る。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体層を用いることが出来る。半導体層のような薄膜を用いて素子を形成する場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の半導体記憶装置を製造できるため、低コストで製造できる。さらに、製造温度が低いため、耐熱性の弱い安価な基板を用いることができる。
【００２７】
なお、本明細書において、ｐｉｎ型ダイオードは、動作させる際に電位（電圧）の高いビット線側を陽極とし、動作させる際に電位（電圧）の低いアンチヒューズ側を陰極として説明する。また、アンチヒューズはｐｉｎ型ダイオードの陰極に電気的に接続される側の端子を第１端子とし、ワード線側を第２端子として説明するものとする。またｐｉｎ型ダイオードを構成するｐ型、ｉ型、ｎ型の半導体領域を、それぞれｐ型半導体領域、真性半導体領域、及びｎ型半導体領域と呼ぶものとする。
【００２８】
なお、本明細書において、トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、ソース及びドレインとして機能する領域のそれぞれを、第１端子、第２端子と表記することもある。またゲートとして機能する端子については、ゲート端子と表記することもある。
【００２９】
なお本明細書で説明する各配線での電圧とは、グラウンド電位ＧＮＤ（グラウンド電圧ＧＮＤ、ＶＧＮＤ、または０ともいう）を基準電位とした場合の、電位差に相当する。そのため、電圧のことを電位、または電位のことを電圧と呼ぶこともある。
【００３０】
次に図１（Ａ）、（Ｂ）で示した半導体記憶装置１００の動作について図３乃至図５を用いて説明する。なお、図３、図４では、説明のため、第１のビット線Ｂ１または第２のビット線Ｂ２、第１のワード線Ｗ１または第２のワード線Ｗ２によってデータの書き込み及び読み出しが行われるメモリセルＭＣ（１，１）、メモリセルＭＣ（１，２）、メモリセルＭＣ（２，１）、メモリセルＭＣ（２，２）を示している。
【００３１】
まずメモリセルへのデータの書き込みについて説明する。上述したように本発明の一態様で用いるアンチヒューズは、製造時は非導通状態（抵抗Ｒ０）であり、製造後に電流を流すことによってアンチヒューズの第１端子と第２端子とを電気的に接続状態とすることで導通状態（抵抗ＲＷ）にし、情報を書き込むものである。なお、抵抗Ｒ０と抵抗ＲＷとの抵抗値の大きさの関係は、抵抗Ｒ０≫抵抗ＲＷとなるとする。そのためアンチヒューズの第１端子及び第２端子間に高い電圧を印加して電流を流すことにより、情報を書き込む。具体的には、メモリセルＭＣ（１，１）に電流を流してデータを書き込む場合、図３（Ａ）に示すように第１のビット線Ｂ１を書き込み電圧Ｖｗ、第２のビット線Ｂ２を電圧０、第１のワード線Ｗ１を電圧０、第２のワード線Ｗ２を書き込み電圧Ｖｗとする。すると図３（Ａ）中の矢印３０１で示すように、第１のビット線Ｂ１からｐｉｎ型ダイオード、アンチヒューズを経由して第１のワード線Ｗ１側に電流が流れることとなる。すなわち、アンチヒューズの第１端子及び第２端子間に高い電圧を印加され、情報を書き込まれた導通状態となる。なお書き込み電圧Ｖｗは、データの読み出し時に印加する読み出し電圧Ｖｒより、高い電圧であり、Ｖｗ＞Ｖｒ＞０の関係を有する。すなわち、図３（Ａ）の状態で、メモリセルＭＣ（１，１）の第１のワード線Ｗ１及び第１のビット線Ｂ１の電圧は、図５の期間５０１に示すように、切り替わって動作することとなる。
【００３２】
なお図３（Ａ）のとき、第１のビット線Ｂ１からメモリセルＭＣ（１，１）を介して第１のワード線Ｗ１に流れる電流（図３（Ａ）中の矢印３０１）は、第１のワード線Ｗ１を介して、メモリセルＭＣ（１，２）に流れることとなる（図４（Ａ）中の矢印４０１）。しかしながら、各メモリセルにはダイオードがビット線側からワード線側への向きを順方向となるように電気的に接続されている。そのため、ワード線側からビット線側に電流が流れないようにすることができる。本発明の一態様においては、特に、ｐｉｎ型ダイオードを用いてメモリセルを構成している。ｐｉｎ型ダイオードは、ｐｎダイオードに比べて高いインピーダンスを得ることができるため、選択したメモリセル以外からの電流のリークを低減することができる。
【００３３】
なお図４（Ｂ）に示すように、メモリセルを構成するｐｉｎ型ダイオードを追加する構成としてもよい。図４（Ｂ）のｐｉｎ型ダイオードを直列に接続する構成とすることにより、図４（Ａ）で示したように電流が流れた際の電流のリークをさらに低減することができる。なお、図４（Ｃ）に示すように、ｐｉｎ型ダイオードとアンチヒューズの位置を入れ替えてもメモリセルの動作として、本発明の一態様と同様の効果を奏することができる。
【００３４】
なおメモリセルＭＣ（１，１）と同様に第１のビット線Ｂ１の電圧が上昇するメモリセルＭＣ（２，１）は、第２のワード線Ｗ２の電圧も上昇している。そのため、メモリセルＭＣ（２，１）では電圧の印加に伴うアンチヒューズへのデータの書き込みは行われない。なお図３（Ａ）の状態で、メモリセルＭＣ（２，１）の第２のワード線Ｗ２及び第１のビット線Ｂ１の電圧は、図５の期間５０２に示すように、切り替わって動作することとなる。
【００３５】
次にメモリセルＭＣ（１，１）からのデータの読み出しについて説明する。図３（Ｂ）ではデータが書き込まれたアンチヒューズ、すなわちアンチヒューズの第１端子と第２端子とが導通している際のデータの読み出しについて説明を行う。メモリセルＭＣ（１，１）よりデータを読み出す場合、まずビット線の電位を読み出し電圧Ｖｒにプリチャージする。そして、第２のビット線Ｂ２を電圧０、第１のワード線Ｗ１を電圧０、第２のワード線を読み出し電圧Ｖｒとする。するとアンチヒューズの第１端子と第２端子間の抵抗Ｒｗが小さく、導通している場合には、図３（Ｂ）中の矢印３０２で示すように、第１のビット線Ｂ１からｐｉｎ型ダイオード、アンチヒューズを経由して第１のワード線Ｗ１側に電流が流れることとなる。そして、第１のビット線Ｂ１のプリチャージされていた読み出し電圧Ｖｒが低下していき、やがて電圧０となる。各ビット線の電圧は、各ビット線に電気的に接続されたスイッチ３５１のオンまたはオフを制御することにより、出力電圧として電圧０が読み出されることとなる。また、図３（Ｂ）で、メモリセルＭＣ（１，１）の第１のワード線Ｗ１及び第１のビット線Ｂ１の電圧は、図５の期間５０３に示すように、切り替わって動作することとなる。
【００３６】
なお本明細書において、スイッチは、一方の端子と他方の端子との導通または非導通を制御できるものであればよく、特定のものに限定されない。スイッチとしては、電気的スイッチや機械的なスイッチなどがあり、一例として薄膜トランジスタを用いてアナログスイッチ等を構成すればよい。
【００３７】
図３（Ｂ）ではメモリセルＭＣ（１，１）からのデータの読み出しについて、データが書き込まれたアンチヒューズについて説明したが、続いて図３（Ｃ）ではデータが書き込まれていないアンチヒューズについて説明する。すなわちアンチヒューズの第１端子と第２端子とが導通していない際のデータの読み出しについて説明を行う。メモリセルＭＣ（１，１）よりデータを読み出す場合、まずビット線の電位を読み出し電圧Ｖｒにプリチャージする。そして、第２のビット線Ｂ２を電圧０、第１のワード線Ｗ１を電圧０、第２のワード線Ｗ２を読み出し電圧Ｖｒとする。するとアンチヒューズの第１端子と第２端子間の抵抗Ｒ０が大きく、導通していない場合には、図３（Ｃ）中の矢印３０３で示すように、第１のビット線Ｂ１から第１のワード線Ｗ１側に電流が流れない。そのため、第１のビット線Ｂ１のプリチャージされていた読み出し電圧Ｖｒが変化しない。各ビット線の電圧は、各ビット線に電気的に接続されたスイッチのオンまたはオフを制御することにより、出力電圧として電圧Ｖｒが読み出されることとなる。すなわち、図３（Ｃ）で、メモリセルＭＣ（１，１）の第１のワード線Ｗ１及び第１のビット線Ｂ１の電圧は、図５の期間５０４に示すように、切り替わって動作することとなる。
【００３８】
なおメモリセルでのデータの書き込み及び読み出しは、上記説明では個別のメモリセル毎に行う構成について示したが、複数のメモリセルで同時に行ってもよい。複数のメモリセルで同時に書き込み及び読み出しを行う構成とすることにより、データの書き込みと読み出しに要する処理速度の向上を図ることができる。
【００３９】
ここで比較のため、トランジスタとアンチヒューズを用いた際の半導体記憶装置の回路構成について説明する。
【００４０】
図６（Ａ）に示す半導体記憶装置６００は、ビット線駆動回路６０１と、ワード線駆動回路６０２と、メモリセルアレイ６０３と、から構成されている。図６（Ａ）では、図１（Ａ）と同様に、ｍ×ｎ個のメモリセル６０６（ＭＣ（１，１）〜ＭＣ（ｍ，ｎ））が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ６０３の例を示している。
【００４１】
また図６（Ｂ）に示すように、各メモリセル６０６（代表としてＭＣ（ｉ，ｊ）を考える）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、それぞれ薄膜トランジスタ６０４及びアンチヒューズ６０５を有している。薄膜トランジスタ６０４のゲート電極はワード線Ｗｉに接続され、薄膜トランジスタ６０４の第１端子は第１のビット線Ｂａｊに接続され、薄膜トランジスタ６０４の第２端子はアンチヒューズ６０５の第１端子に電気的に接続されている。また、アンチヒューズ６０５の第２端子は第２のビット線Ｂｂｊに接続されている。
【００４２】
本発明の一態様に係る半導体記憶装置の構成は、メモリセルにｐｉｎ型ダイオードを用いているため、素子を制御するための配線として、図１（Ｂ）に示すように、２本の配線を要するものである。一方、メモリセルに薄膜トランジスタを用いる図６（Ｂ）の構成では、ビット線２本、ワード線１本の計３本の配線を要する。すなわち、本発明の一態様に係る半導体記憶装置の構成では、配線数を削減し、小型化を図ることができる。また、本発明の一態様の半導体記憶装置の各メモリセルでは、ｐｉｎ型ダイオードを有する。ｐｉｎ型ダイオードは、ｐｎダイオードに比べて高いインピーダンスを得ることができるため、動作時の電流のリークを低減することができ、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。また、ｐｉｎ型ダイオードは薄膜トランジスタに比べて素子の大きさを小さくすることができるため、半導体記憶装置の集積度の向上を図ることができる。
【００４３】
なお、上記実施の形態は他の実施の形態と適宜組み合わせることができる。
【００４４】
（実施の形態２）
本実施形態では、上記実施の形態１で説明したアンチヒューズの素子構造の例について説明する。
【００４５】
図７にアンチヒューズ７００の断面の模式図を示す。本形態において、アンチヒューズ７００は、第１の電極７０２上に絶縁層７０６と、シリコン層７０８と、第２の電極７１０と、が順に積層された構造を有する。絶縁層７０６及びシリコン層７０８は、抵抗材料層７０４として機能する。なお図７で述べる第１の電極７０２は、上記実施の形態１で述べたアンチヒューズの第１端子に相当し、第２の電極７１０は、上記実施の形態１で述べたアンチヒューズの第２端子に相当する。なお絶縁層７０６と、シリコン層７０８とは逆に積層してもよいが、図７に示す積層構造とすることにより、導通状態とした際の電気抵抗値を、より低下させることができるため好適である。
【００４６】
アンチヒューズ７００は、実施の形態１でも述べたように、書き込みを行う前は非導通状態である。したがって、アンチヒューズ７００の電気抵抗値は高い。このようなアンチヒューズ７００に対し、第１の電極７０２、第２の電極７１０の電極間に所定の電圧（ブレークダウン電圧）を印加すると、抵抗材料層を形成するシリコン層と、当該シリコン層と接する電極とで短絡反応が起きる。ここではシリコン層が形成されているため、シリサイド反応が起きる。シリサイド反応が起きた領域は導通領域となり、抵抗材料層は一部又はその全部が低抵抗化する。よって、ブレークダウン電圧の印加前後でアンチヒューズ７００の電気抵抗値が変化する。そして得られる高抵抗状態及び低抵抗状態を２値データの”０”及び”１”に対応させることで、データの書き込み及び読み出しを行うことができる。
【００４７】
次に、アンチヒューズ７００の製造方法について説明する。
【００４８】
まず、第１の電極７０２を形成する。第１の電極７０２は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの材料の一或いは複数を含む合金、又はこれらの材料の一或いは複数を含む化合物を用いて形成する。上述の材料を用いて、蒸着法、スパッタリング法、印刷法、めっき法などにより導電層を形成した後、当該導電層を選択的にエッチングすることで、所望の形状に加工することができる。
【００４９】
次に、第１の電極７０２上に抵抗材料層７０４を形成する。抵抗材料層７０４は、電気信号により高抵抗状態から低抵抗状態へ変化できる層を形成すればよい。本形態では、第１の電極７０２上に絶縁層７０６、当該絶縁層７０６上にシリコン層７０８を形成する。
【００５０】
絶縁層７０６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化シリコンなどを用い、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成する。また、第１の電極７０２を表面処理することでも形成できる。表面処理としては、酸化処理、窒化処理、酸化窒化処理等が挙げられる。絶縁層７０６の膜厚は１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１５ｎｍ程度で形成すればよい。
【００５１】
シリコン層７０８はシリコンを主成分とする材料を用い、ＣＶＤ法、スパッタリング法などにより形成する。また、シリコン層７０８の結晶構造はアモルファスシリコン、微結晶シリコン、多結晶シリコンのいずれでもよく、複数の結晶構造が混在していてもよい。シリコン層７０８の膜厚は１ｎｍ乃至２００ｎｍ、好ましくは５ｎｍ乃至１００ｎｍ程度で形成すればよい。
【００５２】
なお、シリコン層７０８としてアモルファスシリコンを適用する場合は、水素を含有するアモルファスシリコン（以下、「水素化アモルファスシリコン」ともいう）とすることもできる。ここでの水素化アモルファスシリコンとは、水素含有量が２原子％以上、好ましくは２原子％以上２０原子％以下程度のアモルファスシリコンを示す。抵抗材料層として水素化アモルファスシリコンを適用することで、シリサイド反応による電極間の短絡を生じやすくできると考えられる。このような水素化アモルファスシリコンは、成膜時に水素を含有させることもできるし、成膜後に別工程で水素を添加することで含有させることもできる。例えば、プラズマＣＶＤ法により、水素を含むガス中で成膜することで、水素化アモルファスシリコンを形成することができる。このとき、水素化アモルファスシリコン中の水素の含有量は、成膜条件（ガス組成、ガス圧、ガス雰囲気、ガス流量、チャンバー温度、基板温度、又は投入パワーなど）を適宜設定することにより調整することができる。また、ＬＰＣＶＤ法などにより水素をあまり含有しないアモルファスシリコンを形成した後、イオン注入法やイオンドーピング法を用いて水素を添加して水素を含有させることもできる。なお、成膜時に水素を含有させ水素化アモルファスシリコンを形成する場合は、低温プロセス、具体的には３５０℃以下で形成することが好ましい。また、水素化アモルファスシリコンを形成した後のプロセス温度は、脱水素を防ぐため、３５０℃以下とすることが好ましい。
【００５３】
次に、抵抗材料層７０４上に第２の電極７１０を形成する。第２の電極７１０は、第１の電極７０２と同様の材料及び方法を用いて形成すればよく、具体的にはタングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの材料の一或いは複数を含む合金、又はこれらの材料の一或いは複数を含む化合物を用いて形成すればよい。また、その作製方法としては、蒸着法、スパッタリング法、印刷法、めっき法などにより導電層を形成した後、当該導電層を選択的にエッチングすることで、所望の形状に加工すればよい。また、第２の電極７１０は第１の電極７０２と同一の材料を用いて形成してもよいし、異なる材料を用いて形成してもよい。
【００５４】
以上で、電極により絶縁層及びシリコン層を挟持することで、本形態に示すアンチヒューズ７００を得ることができる。
【００５５】
なお、上記実施の形態は他の実施の形態と適宜組み合わせることができる。
【００５６】
（実施の形態３）
本実施の形態では、半導体記憶装置の上面図及び当該上面図に対応する断面図について説明する。図８（Ａ）は半導体記憶装置のメモリセルについての上面図であり、図８（Ｂ）は、図８（Ａ）に示すＡ−Ｂの部分の断面図である。また図９（Ａ）は半導体記憶装置のメモリセルについての上面図であり、図９（Ｂ）は、図９（Ａ）に示すＡ−Ｂの部分の断面図である。なお本実施の形態における上面図、断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。
【００５７】
図８（Ａ）では、格子状に配列されたビット線Ｂｉ及びワード線Ｗｊについて示している。ビット線Ｂｉ及びワード線Ｗｊには、メモリセル１０６が接続されている。ビット線及びワード線が複数配列されており、それぞれ、Ｘ方向、Ｙ方向に延在して配置されている。
【００５８】
また図８（Ｂ）では、支持基板８００上にブロッキング膜８０１、半導体層８０２、絶縁層８０３、第１の導電層８０４、第１の層間膜８０５、第２の導電層８０６Ａ及び８０６Ｂ、シリコン層８０７、並びに絶縁層８０８を有する。なお半導体層８０２は、第２の導電層８０６Ａに接続されたｐ型半導体領域８０９、真性半導体領域８１０、第２の導電層８０６Ｂに接続されたｎ型半導体領域８１１を並べて設けることにより、ｐｉｎ型ダイオード１０４を形成している。また第２の導電層８０６Ｂ、シリコン層８０７、絶縁層８０８、及び第１の導電層８０４によってアンチヒューズ１０５を形成している。なお、第２の導電層８０６Ａは、図８（Ａ）に示すビット線Ｂｉに対応し、第２の導電層８０４は、図８（Ａ）に示すワード線Ｗｊに対応する。
【００５９】
図８（Ｂ）に示すような積層構造とすることにより、ｐ型半導体領域、真性半導体領域、ｎ型半導体領域を並べて設けることでｐｉｎ型ダイオードとすることができ、ＴＦＴ等によって構成される論理回路を同一基板上に形成する際に、プロセスを共通化することができる。そのため、製造コストの削減、製造時間の短縮を図ることができ、好適である。例えば、半導体層８０２はＴＦＴの半導体層と共通のプロセスとすることができる。また第１の導電層８０４はＴＦＴのゲート電極と共通のプロセスとすることができる。また、第２の導電層８０６Ａ及び８０６ＢはＴＦＴのソース電極またはドレイン電極と共通のプロセスとすることができる。
【００６０】
なお支持基板８００としては、例えばガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板などを用いることができる。可撓性基板とは、折り曲げることができる（フレキシブルである）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維状な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などを用いることもできる。
【００６１】
また支持基板８００として、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のいずれかを用いることができる。また、ガラス基板上に単結晶シリコンを貼り合わせたものも用いることができる。なお、ブロッキング膜８０１は、支持基板からの可動イオンの拡散に応じて適宜設ければよく、例えば酸化シリコン、窒化シリコン、酸化窒化シリコンなどを適用することができる。
【００６２】
また半導体層８０２としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを単層または積層して用いることができる。また半導体層８０２はスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。
【００６３】
絶縁層８０３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数などを適用することができる。
【００６４】
第１の層間膜８０５としては、例えば有機材料または無機材料を用いることができ、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つ若しくは複数、またはポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサン、及びポリシラザンのいずれか一つ若しくは複数などを適用することができる。
【００６５】
第１の導電層８０４、第２の導電層８０６Ａ、８０６Ｂとしては、上記実施の形態２で述べた第１の電極及び第２の電極と同様に、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの材料の一或いは複数を含む合金、又はこれらの材料の一或いは複数を含む化合物を適用することができる。また、シリコン層８０７、絶縁層８０８としては、上記実施の形態２で述べたシリコン層、絶縁層と同様に形成すればよい。
【００６６】
また図９（Ａ）では、図８（Ａ）と同様に、格子状に配列されたビット線Ｂｉ及びワード線Ｗｊについて示している。ビット線Ｂｉ及びワード線Ｗｊには、メモリセル１０６が接続されている。ビット線及びワード線が複数配列されており、それぞれ、Ｘ方向、Ｙ方向に延在して配置されている。
【００６７】
また図９（Ｂ）では、支持基板８００上にブロッキング膜８０１、半導体層８０２、絶縁層８０３、第１の導電層８０４、第１の層間膜８０５、第２の導電層８０６Ａ及び８０６Ｂ、シリコン層８０７、絶縁層８０８、並びに第２の層間膜９０１を有する。なお半導体層８０２は、第２の導電層８０６Ａに接続されたｐ型半導体領域８０９、真性半導体領域８１０、第２の導電層８０６Ｂに接続されたｎ型半導体領域８１１によってｐｉｎ型ダイオード１０４を形成する。また第２の導電層８０６Ｂ、シリコン層８０７、絶縁層８０８、及び第１の導電層８０４によってアンチヒューズ１０５を形成している。なお、第２の導電層８０６Ａは、図９（Ａ）に示すビット線Ｂｉに対応し、第２の導電層８０４は、図９（Ａ）に示すワード線Ｗｊに対応する。
【００６８】
図９（Ｂ）の図８（Ｂ）との違いは、第２の層間膜９０１が形成されている点にある。図９（Ｂ）に示すように第２の層間膜９０１を有することによって、ｐｉｎ型ダイオード１０４及びアンチヒューズ１０５に係る配線等を多層にわたって配置することができるため、半導体記憶装置の小型化を図ることができる。
【００６９】
図９（Ｂ）に示すような積層構造とすることにより、ｐ型半導体領域、真性半導体領域、ｎ型半導体領域を並べて設けることでｐｉｎ型ダイオードとすることができ、ＴＦＴ等によって構成される論理回路を同一基板上に形成する際に、プロセスを共通化することができる。そのため、図８（Ｂ）よりもさらに、製造コストの削減、製造時間の短縮を図ることができ、好適である。
【００７０】
なお図８（Ａ）、（Ｂ）及び図９（Ａ）、（Ｂ）は共通の符号で表記できる箇所に関しては共通の符号を用い、互いに参照して説明している。
【００７１】
第２の層間膜９０１としては、例えば有機材料または無機材料を用いることができ、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つ若しくは複数、またはポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサン、及びポリシラザンのいずれか一つ若しくは複数などを適用することができる。
【００７２】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【００７３】
（実施の形態４）
本実施の形態では、上記実施の形態３とは異なる上面図及び断面構造を有する半導体記憶装置について説明する。図１０（Ａ）は半導体記憶装置のメモリセルについての上面図であり、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）は、図１０（Ａ）に示すＡ−Ｂの部分の断面図である。また図１２（Ａ）は半導体記憶装置のメモリセルについての上面図であり、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）は、図１２（Ａ）に示すＡ−Ｂの部分の断面図である。なお本実施の形態における上面図、断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。
【００７４】
図１０（Ａ）では、格子状に配列されたビット線Ｂｉ及びワード線Ｗｊについて示している。ビット線Ｂｉ及びワード線Ｗｊには、メモリセル１０６が接続されている。ビット線及びワード線が複数配列されており、それぞれ、Ｘ方向、Ｙ方向に延在して配置されている。本実施の形態に示す半導体記憶装置が上記実施の形態３と異なる点は、メモリセル１０６がビット線Ｂｉとワード線Ｗｊの交差する箇所に設けられている点にある。メモリセル１０６をビット線Ｂｉとワード線Ｗｊの交差する箇所に設けることによりメモリセルの集積度を高めることができ、記憶容量の増加を図ることができる。
【００７５】
また図１０（Ｂ）では、支持基板１０００上にブロッキング膜１００１、第１の導電層１００２、ｐ型半導体層１００３、真性半導体層１００４、ｎ型半導体層１００５、第２の導電層１００６、絶縁層１００７、シリコン層１００８、第１の層間膜１００９、及び第３の導電層１０１０を有する。なおｐ型半導体層１００３、真性半導体層１００４、及びｎ型半導体層１００５は、ｐｉｎ型ダイオード１０４を形成している。また第２の導電層１００６、絶縁層１００７、シリコン層１００８、及び第３の導電層１０１０は、アンチヒューズ１０５を形成している。なお、第１の導電層１００２は、図１０（Ａ）に示すビット線Ｂｉに対応し、第３の導電層１０１０は、図１０（Ａ）に示すワード線Ｗｊに対応する。
【００７６】
図１０（Ｂ）に示すような積層構造とすることにより、ｐ型半導体領域、真性半導体領域、ｎ型半導体領域を重畳して設けることでｐｉｎ型ダイオードとすることができ、上記実施の形態３の構成に比べ、各層の形状を加工するためのマスク数を大幅に削減することができ、コスト削減を図ることができる。
【００７７】
なお支持基板１０００、ブロッキング膜１００１に関する説明は、上記実施の形態３で説明した支持基板８００、ブロッキング膜８０１に関する説明と同様である。
【００７８】
第１の導電層１００２、第２の導電層１００６、第３の導電層１０１０については、上記実施の形態３で説明した第１の導電層８０４、第２の導電層８０６Ａ、８０６Ｂに関する説明と同様である。
【００７９】
絶縁層１００７、シリコン層１００８については、上記実施の形態３で説明したシリコン層８０７、絶縁層８０８に関する説明と同様である。ただし、ｐｉｎ型ダイオードとの接続が異なるため、シリコン層及び絶縁層を積層する順序が異なることとなる。
【００８０】
第１の層間膜１００９については、上記実施の形態３で説明した第１の層間膜８０５に関する説明と同等である。なお第１の層間膜１００９は、シリコン層１００８まで積層し、形状を加工した後に形成する。なお当該加工は、テーパー形状とする加工でもよい。そして、第１の層間膜１００９を形成し、シリコン層１００８条の第１の層間膜１００９を除去した後に、シリコン層１００８の上に第３の導電層１０１０を形成すればよい。
【００８１】
なおｐ型半導体層１００３は、周期表第１３属の不純物元素、例えばホウ素（Ｂ）を含んだセミアモルファスシリコン膜をプラズマＣＶＤ法にて成膜して形成すればよい。また真性半導体層１００４としては、例えばプラズマＣＶＤ法でセミアモルファスシリコン膜を形成すればよい。またｎ型半導体層１００５としては、周期表第１５属の不純物元素、例えばリン（Ｐ）を含むセミアモルファスシリコン膜を形成してもよいし、セミアモルファスシリコン膜を形成後、周期表第１５属の不純物元素を導入してもよい。またｐ型半導体層１００３、真性半導体層１００４、ｎ型半導体層１００５として、セミアモルファス半導体膜だけではなく、アモルファス半導体膜を用いてもよい。
【００８２】
また図１１（Ａ）では、支持基板１０００上にブロッキング膜１００１、第１の導電層１００２、ｐ型半導体層１００３、真性半導体層１００４、ｎ型半導体層１００５、第２の導電層１００６、絶縁層１００７、シリコン層１００８、第１の層間膜１００９、第２の層間膜１１０１、及び第３の導電層１０１０を有する。なおｐ型半導体層１００３、真性半導体層１００４、及びｎ型半導体層１００５は、ｐｉｎ型ダイオード１０４を形成している。また第２の導電層１００６、絶縁層１００７、シリコン層１００８、及び第３の導電層１０１０は、アンチヒューズ１０５を形成している。なお、第１の導電層１００２は、図１０（Ａ）に示すビット線Ｂｉに対応し、第３の導電層１０１０は、図１０（Ａ）に示すワード線Ｗｊに対応する。
【００８３】
図１１（Ａ）の図１０（Ｂ）との違いは、第２の層間膜１１０１が形成されている点にある。図１１（Ａ）に示すように第２の層間膜１１０１を有することによって、ブロッキング膜１００１と同様にしてｐｉｎ型ダイオード１０４への外部からの可動イオンの保護をすることができ、半導体記憶装置の長寿命化を図ることができる。なお第２の層間膜１１０１は、第２の導電層１００６まで積層し、形状を加工した後に形成する。なお当該加工は、テーパー形状とする加工でもよい。
【００８４】
また図１１（Ｂ）では、支持基板１０００上にブロッキング膜１００１、第１の導電層１００２、ｐ型半導体層１００３、真性半導体層１００４、ｎ型半導体層１００５、第２の導電層１００６、絶縁層１００７、シリコン層１００８、第１の層間膜１００９、第２の層間膜１１０１、及び第３の導電層１０１０を有する。なおｐ型半導体層１００３、真性半導体層１００４、及びｎ型半導体層１００５は、ｐｉｎ型ダイオード１０４を形成している。また第２の導電層１００６、絶縁層１００７、シリコン層１００８、及び第３の導電層１０１０は、アンチヒューズ１０５を形成している。なお、第１の導電層１００２は、図１０（Ａ）に示すビット線Ｂｉに対応し、第３の導電層１０１０は、図１０（Ａ）に示すワード線Ｗｊに対応する。
【００８５】
図１１（Ｂ）の図１１（Ａ）との違いは、第２の層間膜１１０１に設けられた第２の導電層１００６と絶縁層１００７との接続を取るための開口部の面積を小さくした点にある。図１１（Ｂ）に示すように第２の導電層１００６と絶縁層１００７との接続を取るための開口部の面積を小さくすることによって、アンチヒューズに電流を流した際に、より確実に素子のショートを行うことができる。加えて、図１１（Ａ）で説明したように、第２の層間膜１１０１により、ブロッキング膜１００１と同様にしてｐｉｎ型ダイオード１０４への外部からの可動イオンの保護をすることができ、半導体記憶装置の長寿命化を図ることができる。
【００８６】
なお図１１（Ａ）、（Ｂ）は、図１０（Ｂ）と共通の符号で表記できる箇所に関しては共通の符号を用い、互いに参照して説明するものとする。
【００８７】
次に図１２（Ａ）では、格子状に配列されたビット線Ｂｉ及びワード線Ｗｊについて示している。ビット線Ｂｉ及びワード線Ｗｊには、メモリセル１０６が接続されている。ビット線及びワード線が複数配列されており、それぞれ、Ｘ方向、Ｙ方向に延在して配置されている。本実施の形態に示す半導体記憶装置が上記図１０（Ａ）と異なる点は、メモリセル１０６がビット線Ｂｉとワード線Ｗｊの交差する箇所より、各配線の幅をはみ出して設けられている点にある。メモリセル１０６をビット線Ｂｉとワード線Ｗｊの交差する箇所より、各配線の幅をはみ出して設けることでメモリセルの配置の自由度を高めることができ、記憶容量の増加を図ることもできる。
【００８８】
また図１２（Ｂ）では、支持基板１０００上にブロッキング膜１００１、第１の導電層１００２、ｐ型半導体層１００３、真性半導体層１００４、ｎ型半導体層１００５、第２の導電層１００６、絶縁層１００７、シリコン層１００８、第１の層間膜１００９、及び第３の導電層１０１０を有する。なおｐ型半導体層１００３、真性半導体層１００４、及びｎ型半導体層１００５は、ｐｉｎ型ダイオード１０４を形成している。また第２の導電層１００６、絶縁層１００７、シリコン層１００８、及び第３の導電層１０１０は、アンチヒューズ１０５を形成している。なお、第１の導電層１００２は、図１２（Ａ）に示すビット線Ｂｉに対応し、第３の導電層１０１０は、図１２（Ａ）に示すワード線Ｗｊに対応する。
【００８９】
図１２（Ｂ）に示すような積層構造とすることにより、上記図１０（Ｂ）の構成に比べ、ｐｉｎ型ダイオード及びアンチヒューズを構成する積層膜が、ビット線となる第１の導電層１００２に乗り上げた断面構造とすることができる。そのため、各層の断面構造においても第１の導電層１００２の段差の分、膜厚が薄くなる箇所を意図的に作製することが出来るため、アンチヒューズに電流を流した際に、より確実に素子のショートを行うことができる。
【００９０】
なお支持基板１０００上にブロッキング膜１００１、第１の導電層１００２、ｐ型半導体層１００３、真性半導体層１００４、ｎ型半導体層１００５、第２の導電層１００６、絶縁層１００７、シリコン層１００８、第１の層間膜１００９、及び第３の導電層１０１０に関する説明は、上記図１０（Ａ）での説明と同様である。
【００９１】
また図１３（Ａ）、図１３（Ｂ）では、支持基板１０００上にブロッキング膜１００１、第１の導電層１００２、ｐ型半導体層１００３、真性半導体層１００４、ｎ型半導体層１００５、第２の導電層１００６、絶縁層１００７、シリコン層１００８、第１の層間膜１００９、第２の層間膜１１０１、及び第３の導電層１０１０を有する。なおｐ型半導体層１００３、真性半導体層１００４、及びｎ型半導体層１００５は、ｐｉｎ型ダイオード１０４を形成している。また第２の導電層１００６、絶縁層１００７、シリコン層１００８、及び第３の導電層１０１０は、アンチヒューズ１０５を形成している。なお、第１の導電層１００２は、図１２（Ａ）に示すビット線Ｂｉに対応し、第３の導電層１０１０は、図１２（Ａ）に示すワード線Ｗｊに対応する。
【００９２】
図１３（Ａ）、図１３（Ｂ）の図１２（Ｂ）との違いは、図１１（Ａ）、図１１（Ｂ）と同様に、第２の層間膜１１０１が形成されている点にある。図１３（Ａ）、図１３（Ｂ）に示すように第２の層間膜１１０１を有することによって、図１１（Ａ）、図１１（Ｂ）と同様に、ブロッキング膜１００１と同様にしてｐｉｎ型ダイオード１０４への外部からの可動イオンの保護をすることができ、半導体記憶装置の長寿命化を図ることができる。また、図１３（Ｂ）に示すように第２の導電層１００６と絶縁層１００７との接続を取るための開口部の面積を小さくすることによって、アンチヒューズに電流を流した際に、より確実に素子のショートを行うことができる。なお第２の層間膜１１０１は、第２の導電層１００６まで積層し、形状を加工した後に形成する。なお当該加工は、テーパー形状とする加工でもよい。
【００９３】
なお図１３（Ａ）、図１３（Ｂ）は、図１２（Ｂ）と共通の符号で表記できる箇所に関しては共通の符号を用い、互いに参照して説明するものとする。
【００９４】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【００９５】
（実施の形態５）
本実施の形態では、本発明の一態様の半導体記憶装置の適用例として、半導体記憶装置を備えた半導体装置について説明する。
【００９６】
本実施の形態における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、本実施の形態における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。
【００９７】
本実施の形態における半導体装置の構成について図１４を用いて説明する。図１４は、本実施の形態における半導体装置の構成を示すブロック図である。
【００９８】
図１４に示すように半導体装置１４００は、リーダ／ライタ１４０１（無線通信装置、または質問器という）に接続されたアンテナ１４０２から送信される無線信号１４０３を受信するアンテナ１４０４を有する。また半導体装置１４００は、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、半導体記憶装置１４１０、ＲＯＭ１４１１により構成されている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式でも適用することができる。
【００９９】
次に各回路の構成について説明する。アンテナ１４０４は、リーダ／ライタ１４０１に接続されたアンテナ１４０２と無線信号１４０３の送受信を行うためのものである。また整流回路１４０５は、アンテナ１４０４で無線信号を受信することにより生成される入力交流信号を整流、例えば半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路は、入力交流信号の振幅が大きく、内部生成電圧が大きい場合、ある電力以上は後段の回路に入力しないように制御するための回路である。また定電圧回路１４０６は、入力電位から安定した電源電圧を生成し、各ブロックに供給するための回路である。また定電圧回路１４０６は内部に、リセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１４０９のリセット信号を生成するための回路である。また復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また論理回路１４０９は復調信号を解析し、処理を行うための回路である。半導体記憶装置１４１０は、上記実施の形態で説明した回路構成を有し、処理に応じて一回のみデータの書き込みが出来る半導体記憶装置である。またＲＯＭ１４１１は、固有番号（ＩＤ）を格納し、処理に応じて出力を行うための回路である。なお、ＲＯＭ１４１１は、必要に応じて設ければよい。また変調回路１４０８は、アンテナ１４０４より出力されるデータに応じて変調をおこなうための回路である。
【０１００】
本実施の形態では、本発明の一態様の半導体記憶装置を半導体装置１４００の半導体記憶装置１４１０として搭載することができる。本発明の一態様の半導体記憶装置を具備する構成とすることにより、配線数を削減し、小型化を図ることができ、また、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。
【０１０１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１０２】
（実施の形態６）
本実施例では、アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法について、図１５（Ａ）〜図１５（Ｄ）及び図１６（Ａ）〜図１６（Ｃ）を用いて以下に説明する。ここでは、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置を製造する一例を示す。論理回路部１５５０は薄膜トランジスタを用いた回路が集積される。半導体記憶回路部１５５２は複数のｐｉｎ型ダイオード及びアンチヒューズによりメモリセルが構成される。なお、便宜上、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つのｐｉｎ型ダイオード及び１つのアンチヒューズ、並びにアンテナ部１５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。なお本実施の形態における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。
【０１０３】
なお本実施の形態において、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。
【０１０４】
まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する。支持基板１５０１としてはガラス基板を用いる。また、金属層１５０２としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。
【０１０５】
次に、金属層１５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層１５０２表面を酸化して形成してもよいし、酸素プラズマで金属層１５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の剥離層となる金属層１５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、金属層１５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。
【０１０６】
次に、金属層１５０２上に第１絶縁層１５０３を形成する。第１絶縁層１５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層１５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層１５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層１５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。また、剥離層（ここでは金属層１５０２）と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。
【０１０７】
次に、第１絶縁層１５０３上に半導体層を形成する。半導体層は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層１５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。
【０１０８】
また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１ＭＷ／ｃｍ２〜１０ＭＷ／ｃｍ２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。
【０１０９】
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する。
【０１１０】
次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層を形成する。第２絶縁層はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは膜厚を１０ｎｍ〜５０ｎｍと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。
【０１１１】
なお、後に容量とする領域の半導体層を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、容量とする領域以外はレジストマスクで覆っておけばよい。またｐｉｎ型ダイオードとなる半導体層にも、レジストマスク等を用いてｐ型不純物領域、真性半導体領域、ｎ型不純物領域を形成する。
【０１１２】
次に、第２絶縁層上にゲート電極１５０４、ゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びアンチヒューズの下部電極となる第１の電極１５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９を得る。
【０１１３】
ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極１５０４〜１５０７、及び第１の電極１５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。また、第１の電極１５０９は、アモルファスシリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。
【０１１４】
次に、ｐチャネルトランジスタとする領域の半導体層及びｐｉｎ型ダイオードを覆うようにレジストマスクを形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、ｎチャネルトランジスタとする領域の半導体層にリンを１×１０１５／ｃｍ３〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【０１１５】
次に、レジストマスクを除去して、ｎチャネルトランジスタとする半導体層及びｐｉｎ型ダイオードの一部を覆うようにレジストマスクを形成し、ｐチャネルトランジスタとする領域の半導体層及びｐｉｎ型ダイオードのｐ型不純物領域となる領域にゲート電極１５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネルトランジスタとする領域の半導体層にボロン（Ｂ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネルトランジスタとする領域の半導体層に自己整合的にチャネル形成領域１５１６ａ、及び一対のｐ型不純物領域１５１４ａ、並びにｐｉｎ型ダイオードとする領域の半導体層にｐ型半導体領域１５１４ｂが形成される。ｐ型不純物領域１５１４ａは、ソース領域又はドレイン領域として機能する。
【０１１６】
次に、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の側面にサイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１を形成する。サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１の作製方法としては、まず、第２絶縁層、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層を形成する。次に、第３絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の側面に接する絶縁層（サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１）を形成する。なお、サイドウォール絶縁層１５１０の形成と同時に、第２絶縁層の一部をエッチングして除去する。第２絶縁層の一部が除去されることによって、ゲート電極１５０４〜１５０７及びサイドウォール絶縁層１５１０の下方にゲート絶縁層１５１２が形成される。また、第２絶縁層の一部が除去されることによって、第１の電極１５０９の下方及びサイドウォール絶縁層１５１１の下方に絶縁層１５１３が残存する。
【０１１７】
次に、ｐチャネルトランジスタとする半導体層及びｐｉｎ型ダイオードの一部を覆うようにレジストマスクを形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びサイドウォール絶縁層１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。ここでは、ｎチャネルトランジスタとする領域の半導体層及びｐｉｎ型ダイオードとする領域の半導体層にリン（Ｐ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域及びｎ型不純物領域を形成することができる。その結果、ｎチャネルトランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域１５２１ａ又はチャネル形成領域１５２１ｃと、ＬＤＤ領域として機能する一対の低濃度不純物領域１５１９ａ又は一対の低濃度不純物領域１５１９ｃと、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１５１７ａ又は高濃度不純物領域１５１７ｃと、が形成される。同時に、容量とする領域の半導体層に、自己整合的に第１不純物領域１５２１ｂと、第２不純物領域１５１９ｂと、第３不純物領域１５１７ｂと、が形成される。同時に、ｐｉｎ型ダイオードとする領域の半導体層に、ｎ型不純物領域１５１５ａと、真性半導体領域１５１６ｂが形成される。第１不純物領域１５２１ｂは、ゲート絶縁層を介してゲート電極１５０６と重なる領域に形成される。なお、第１不純物領域１５２１ｂには、ゲート電極１５０６を形成する前までに、選択的に高濃度の不純物元素が添加されている。したがって、第１不純物領域１５２１ｂは、チャネル形成領域１５２１ａ及びチャネル形成領域１５２１ｃよりも不純物濃度が大きくなっている。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９ａ及び低濃度不純物領域１５１９ｃ、並びに第２不純物領域１５１９ｂは、サイドウォール絶縁層１５１０の下方に形成される。
【０１１８】
なお、ここでは、ｎチャネルトランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネルトランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネルトランジスタ及びｐチャネルトランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。
【０１１９】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層１５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層１５２２は、例えばプラズマＣＶＤ法により得られる窒化酸化シリコン層を用いる。ここでは、水素を含む第４絶縁層１５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層１５２２は、層間絶縁層の１層目である。
【０１２０】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層１５２３を形成する。第５絶縁層１５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層１５２３の膜厚は３００ｎｍ〜８００ｎｍとする。
【０１２１】
次に、第５絶縁層１５２３上にレジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして第１の電極１５０９に達する第１の開口１５２０を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口１５２０の直径は、約１μｍ〜約６μｍとすればよく、本実施の形態では、第１の開口１５２０の直径を２μｍとする。
【０１２２】
ここまでの工程を経た半導体装置の断面図が図１５（Ａ）に相当する。
【０１２３】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施の形態では、プラズマＣＶＤ法を用いて、膜厚１５ｎｍのアモルファスシリコン層と、膜厚６ｎｍの酸化窒化シリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口１５２０と重なるアモルファスシリコン層１５２４ａ、及び酸化窒化シリコン層１５２４ｂを形成する。アモルファスシリコン層１５２４ａ、酸化窒化シリコン層１５２４ｂは、アンチヒューズ素子の抵抗材料層となる。そして、エッチング後にレジストマスクを除去する。
【０１２４】
ここまでの工程を経た半導体装置の断面図が図１５（Ｂ）に相当する。
【０１２５】
次に、レジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第１の電極１５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１２６】
ここまでの工程を経た半導体装置の断面図が図１５（Ｃ）に相当する。
【０１２７】
次に、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極１５０９表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極１５０９表面を洗浄する。
【０１２８】
次に、アンチヒューズの上部電極、ｐｉｎ型ダイオードの電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物の単層、またはこれらの積層で形成する。ただし、この導電層は、薄膜トランジスタのソース電極及びドレイン電極に用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施の形態では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施の形態では、アンチヒューズの下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズの下部電極及び上部電極に同じ材料を用いてもよい。アンチヒューズの下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。
【０１２９】
次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層１５２５、導電層１５２６、導電層１５２７、導電層１５２８、導電層１５３１、導電層１５３２、導電層１５３３、導電層１５３４、ｐｉｎ型ダイオード素子の電極となる配線１５２９、配線１５３０、ゲート引出配線となる配線１５３５、配線１５３６、配線１５３７、配線１５３８、配線１５３９、半導体記憶回路部の第２の電極１５４０及び第３の電極１５４１、アンテナ部の第４の電極１５４２を形成する。第２の電極１５４０は第１の開口１５２０と重なりアンチヒューズの上部電極となる。また、第３の電極１５４１は、第２の開口と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極１５４２は、アンテナ部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１３０】
ここまでの工程を経た半導体装置の断面図が図１５（Ｄ）に相当する。本実施の形態では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２のｐｉｎ型ダイオード１５５９及びアンチヒューズ１５６０と、アンテナ部１５５４の薄膜トランジスタとを形成することができる。ここでは、論理回路部１５５０に設けられたｐチャネルトランジスタとｎチャネルトランジスタ、半導体記憶回路部１５５２に設けられたｐｉｎ型ダイオード１５５９とアンチヒューズ１５６０、アンテナ部１５５４に設けられた容量とｎチャネルトランジスタの断面図を示している。なお、本発明の一態様は特に限定されず、半導体記憶回路部１５５２に設ける薄膜トランジスタはｐチャネルトランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネルトランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネルトランジスタを示しているものとする。
【０１３１】
次に、論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２のｐｉｎ型ダイオード及びアンチヒューズ素子と、アンテナ部１５５４の薄膜トランジスタを覆う第６絶縁層１５４３を形成する。第６絶縁層１５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層１５４３を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナは論理回路部１５５０及び半導体記憶回路部１５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層１５４３は、アンテナとの絶縁を図る層間絶縁層としても機能する。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層１５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが論理回路部及び半導体記憶回路部と重ならないように配置できるため、第６絶縁層１５４３は特に設けなくともよい。
【０１３２】
次に、レジストマスクを形成し、選択的に第６絶縁層１５４３をエッチングして、第３の電極１５４１に達する第３の開口と、第４の電極１５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１３３】
ここまでの工程を経た半導体装置の断面図が図１６（Ａ）に相当する。
【０１３４】
次に、第６絶縁層１５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極１５０９の引出配線部１５６２に引出配線１５４４と、アンテナの下地層１５４５を形成する。なお、ここでの引出配線１５４４及び下地層１５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層１５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線１５４４を形成しなくともよい。
【０１３５】
ここまでの工程を経た半導体装置の断面図が図１６（Ｂ）に相当する。
【０１３６】
次に、アンテナ下地層１５４５上にアンテナ１５４６を形成する。アンテナ１５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
【０１３７】
ここまでの工程を経た半導体装置の断面図が図１６（Ｃ）に相当する。本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２のｐｉｎ型ダイオード１５５９及びアンチヒューズと、アンテナ部１５５４の薄膜トランジスタ及びアンテナとを形成することができる。
【０１３８】
次に、剥離を行って金属層１５０２及び支持基板１５０１を除去する。剥離は、金属酸化物層内、第１絶縁層１５０３と金属酸化物層の界面、又は金属酸化物層と金属層１５０２との界面で生じさせることができ、比較的小さな力で半導体装置となる第１の絶縁層１５０３より上層側を支持基板１５０１から引き剥がすことができる。また、金属層１５０２及び支持基板１５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。
【０１３９】
次に、複数の半導体装置が形成された１枚のシートをカッター、ダイジング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１４０】
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。
【０１４１】
以上の工程を経た半導体装置のメモリは、本発明の一態様に係る半導体記憶装置で構成されている。本発明の一態様の半導体記憶装置を具備する半導体装置とすることにより、配線数を削減し、小型化を図ることができ、また、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。
【０１４２】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【０１４３】
（実施の形態７）
本実施の形態では、上記実施の形態５及び６で説明した本発明の一態様の半導体記憶装置を具備する半導体装置の使用形態の一例について説明する。
【０１４４】
図１７に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１７（Ａ）参照）、包装用容器類（包装紙やボトル等、図１７（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１７（Ｂ）参照）、乗り物類（自転車等、図１７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１７（Ｅ）、図１７（Ｆ）参照）等に設けて使用することができる。
【０１４５】
本発明の一態様の半導体装置１７００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の一態様の半導体装置１７００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様の半導体装置１７００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０１４６】
以上のように、本発明の一態様の半導体記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。
【０１４７】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１４８】
１００    半導体記憶装置
１０１    ビット線駆動回路
１０２    ワード線駆動回路
１０３    メモリセルアレイ
１０４    ｐｉｎ型ダイオード
１０５    アンチヒューズ
１０６    メモリセル
２００    半導体記憶装置
２０１    インターフェース部
２０２    昇圧回路
３０１    矢印
３０２    矢印
３０３    矢印
３５１    スイッチ
４０１    矢印
５０１    期間
５０２    期間
５０３    期間
５０４    期間
６００    半導体記憶装置
６０１    ビット線駆動回路
６０２    ワード線駆動回路
６０３    メモリセルアレイ
６０４    薄膜トランジスタ
６０５    アンチヒューズ
６０６    メモリセル
７００    アンチヒューズ
７０２    電極
７０４    抵抗材料層
７０６    絶縁層
７０８    シリコン層
７１０    電極
８００    支持基板
８０１    ブロッキング膜
８０２    半導体層
８０３    絶縁層
８０４    導電層
８０５    第１の層間膜
８０７    シリコン層
８０８    絶縁層
８０９    ｐ型半導体領域
８１０    真性半導体領域
８１１    ｎ型半導体領域
９０１    層間膜
１０００    支持基板
１００１    ブロッキング膜
１００２    導電層
１００３    ｐ型半導体層
１００４    真性半導体層
１００５    ｎ型半導体層
１００６    導電層
１００７    絶縁層
１００８    シリコン層
１００９    第１の層間膜
１０１０    導電層
１１０１    層間膜
１４００    半導体装置
１４０１    リーダ／ライタ
１４０２    アンテナ
１４０３    無線信号
１４０４    アンテナ
１４０５    整流回路
１４０６    定電圧回路
１４０７    復調回路
１４０８    変調回路
１４０９    論理回路
１４１０    半導体記憶装置
１４１１    ＲＯＭ
１５０１    支持基板
１５０２    金属層
１５０３    絶縁層
１５０４    ゲート電極
１５０５    ゲート電極
１５０６    ゲート電極
１５０７    ゲート電極
１５０９    電極
１５１０    サイドウォール絶縁層
１５１１    サイドウォール絶縁層
１５１２    ゲート絶縁層
１５１３    絶縁層
１５２０    開口
１５２２    絶縁層
１５２３    絶縁層
１５２５    導電層
１５２６    導電層
１５２７    導電層
１５２８    導電層
１５２９    配線
１５３０    配線
１５３１    導電層
１５３２    導電層
１５３３    導電層
１５３４    導電層
１５３５    配線
１５３６    配線
１５３７    配線
１５３８    配線
１５３９    配線
１５４０    電極
１５４１    電極
１５４２    電極
１５４３    絶縁層
１５４４    引出配線
１５４５    下地層
１５４６    アンテナ
１５５０    論理回路部
１５５２    半導体記憶回路部
１５５４    アンテナ部
１５５９    ｐｉｎ型ダイオード
１５６０    アンチヒューズ
１５６２    引出配線部
１７００    半導体装置
８０６Ａ    導電層
８０６Ｂ    導電層
１５１４ａ    ｐ型不純物領域
１５１４ｂ    ｐ型半導体領域
１５１５ａ    ｎ型不純物領域
１５１６ａ    チャネル形成領域
１５１６ｂ    真性半導体領域
１５１７ａ    高濃度不純物領域
１５１７ｂ    不純物領域
１５１７ｃ    高濃度不純物領域
１５１９ａ    低濃度不純物領域
１５１９ｂ    不純物領域
１５１９ｃ    低濃度不純物領域
１５２１ａ    チャネル形成領域
１５２１ｂ    不純物領域
１５２１ｃ    チャネル形成領域
１５２４ａ    アモルファスシリコン層
１５２４ｂ    酸化窒化シリコン層
【図１】
2010087494.tif 000003
【図２】
2010087494.tif 000004
【図３】
2010087494.tif 000005
【図４】
2010087494.tif 000006
【図５】
2010087494.tif 000007
【図６】
2010087494.tif 000008
【図７】
2010087494.tif 000009
【図８】
2010087494.tif 000010
【図９】
2010087494.tif 000011
【図１０】
2010087494.tif 000012
【図１１】
2010087494.tif 000013
【図１２】
2010087494.tif 000014
【図１３】
2010087494.tif 000015
【図１４】
2010087494.tif 000016
【図１５】
2010087494.tif 000017
【図１６】
2010087494.tif 000018
【図１７】
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