(57)【要約】      （修正有）【課題】膜の膨れによる欠陥の発生を防止することで半導体装置の品質向上と歩留まりの向上を図る半導体装置の製造方法を提供する。【解決手段】シリコン基板の上方に第２層間絶縁膜を形成し（ステップＳ１００）、第１熱処理を行い（ステップＳ１１０）、その後に基板洗浄を行う（ステップＳ１２０）。下部電極密着膜及び第１導電性膜を形成したら、第１導電性膜に表面処理して不純物を除去し（ステップＳ１７０）、第１導電性膜を大気に晒すことなく第１誘電体膜を形成する（ステップＳ１８０）。さらに、第１誘電体膜を表面処理して不純物を除去し（ステップＳ２００）、第１誘電体膜を大気に晒すことなく第２誘電体膜を形成する（ステップＳ２１０）。【選択図】図２
2010278184.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜を形成した後に前記半導体基板に対して第１加熱処理をする工程と、
前記第１加熱処理の後に前記半導体基板を洗浄する工程と、
前記半導体基板を洗浄した後に前記絶縁膜に対して第２熱処理を行う工程と、
前記第２熱処理後の前記絶縁膜の上に密着膜を形成する工程と、
前記密着膜の上にキャパシタの下部電極となる第１導電性膜を形成する工程と、
前記第１導電性膜上に誘電体膜を形成する工程と、
前記誘電体膜上に前記キャパシタの上部電極となる第２導電性膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記密着膜の成膜温度は、前記第２熱処理の温度より低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記誘電体膜を形成する工程では、前記第１導電性膜を熱処理して前記第１導電性膜の表面に吸着した不純物を除去した後に、前記第１導電性膜を大気に晒すことなく、前記誘電体膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記誘電体膜を形成した後に、前記誘電体膜を熱処理して表面に吸着した不純物を除去した後に、前記誘電体膜を大気に晒すことなく、前記誘電体膜上に前記第２導電性膜を形成する工程を含むことを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記誘電体膜を形成する工程は、第１誘電体膜と第２誘電体膜を順番に形成する工程であり、第１誘電体膜を形成した後に、前記第１誘電体膜を熱処理して表面に吸着した不純物を除去した後に、前記第１誘電体膜を大気に晒すことなく前記第２誘電体膜を形成する工程を含むことを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存するような需要が高まっている。このため、電子機器に使用される半導体装置には、高集積化及び高性能化が要求されている。
【０００３】
半導体装置に関しては、例えばＤＲＡＭの高集積化を実現することを目的とし、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン酸化物又はシリコン窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が研究開発されている。また、より低電圧、且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も開発されている。このような半導体装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
【０００４】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶するもので、高速動作が可能で、消費電力が低く、書き込み／読み出し耐久性に優れている等の特徴を有している。強誘電体メモリは、強誘電体膜を１対の電極間の配した強誘電体キャパシタを有する。強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転するので、この自発分極を検出すれば情報を読み出すことができる。
【０００５】
強誘電体キャパシタの低電圧動作及び集積度向上を図るためには、キャパシタ面積を縮小すると共に、誘電体膜を薄膜化し、強誘電体キャパシタの分極反転電圧を低くする必要がある。さらに、誘電体膜の残留分極特性を全面にわたって均一にし、且つ誘電体膜に発生するクラックを防止する必要がある。また、強誘電体キャパシタの誘電体膜を薄膜化した場合には、誘電体膜にかかる電界が大きくなってリーク電流が発生することがあるので、これを防止する必要がある。
【０００６】
ここで、強誘電体キャパシタの従来の製造方法の一例を以下に説明する。
まず、半導体基板の上に絶縁膜を形成した後に、熱処理により絶縁膜の脱水処理を行う。この熱処理としては、例えば、Arガスを流しながら２００℃〜３００℃、又はそれ以上の温度で半導体基板を加熱処理することがあげられる。この熱処理によって水分等を除去しておくとリーク電流の増大を防止できる。
【０００７】
次に、半導体基板に対してブラシスクラバー洗浄を行い、その上に密着層及び下部電極膜を形成する。下部電極膜上には、第１誘電体膜を形成してから結晶化アニールを行い、誘電体膜中の結晶粒界に存在する空隙を減少させる。これにより、第１誘電体膜の実効膜厚の減少が防止されてリーク電流の増大が抑制される。
【０００８】
さらに、その上に非晶質の第２誘電体膜を低温（１００℃以下）で形成する。そして、第２誘電体膜の上に第１上部電極を形成し、第１上部電極に結晶化処理を行った後に第２上部電極膜を形成してから背面洗浄を行って基板背面に付いていた強誘電体膜を除去する。
【０００９】
熱処理の後のブラシスクラバーによる洗浄は、熱処理時に基板表面に付着した膜などを除去するために実施される。これは、半導体基板の周辺（べベル）では絶縁膜が薄いので
、半導体基板を熱処理したときなどに半導体基板の背面から膜が剥がれて基板表面に付いてしまうことがあるからである。このとき洗浄は、例えば、半導体基板の背面を真空吸着して半導体基板を回転させながら、半導体基板の表面の中央部に洗浄液を滴下し、洗浄液を半導体基板の中央部から外周部まで移動させることで基板表面を洗浄する。この後、基板表面に純水を噴射してすすぎ洗浄を行う。半導体基板を洗浄した後は、回転している半導体基板の表面に熱を放射して加熱脱水を行う。
【００１０】
また、膜の表面に生じる突起（ヒロック）を少なくするためには、表面層にシリコン窒化膜を堆積した後に４５０℃で半導体基板をアニールし、ブラシスクラバーで洗浄してヒロックを機械的に除去することも行われている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１６８１７４号公報
【特許文献２】特開平１０−１９９８５４号公報
【特許文献３】特開平０４−２１４６２７号公報
【特許文献４】特開平０２−００１９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ここで、本願の発明者は、半導体基板を背面洗浄した後、基板表面の欠陥検査を行ったところ、基板表面に欠陥が確認された。そこで、発見された欠陥のうち、表面が膨らんだ欠陥について、断面ＴＥＭ像を取得したところ、図８に示すような結果が得られた。この断面ＴＥＭ像からは、強誘電体キャパシタの上部電極１０４が誘電体膜１０３に対して膨らむように変形しており、上部電極１０４と誘電体膜１０３との間に空隙１１０が生じていることがわかった。
【００１３】
上部電極１０４と誘電体膜１０３の界面に空隙１１０が発生する原因としては、２つ考えられる。１つ目の原因は、誘電体膜１０３上に上部電極１０４となる導電性膜を低温で成膜することに起因する。この場合は、導電性膜を形成した後に熱処理を行うと、誘電体膜１０３に吸着した水分等が誘電体膜１０３と上部電極１０４の界面に溜まって空隙１１０を生じる。このようにして形成される空隙のサイズは大きく、１μｍ以上になると考えられる。
【００１４】
２つ目の原因は、誘電体膜１０３を２層構造で形成し、且つ各誘電体膜を低温で形成することに起因する。この場合は、１層目の誘電体膜である第１誘電体膜の表面に水分や有機物が吸着した状態で第２誘電体膜と、上部電極１０４を順番に成膜し、その後に熱処理を行ったときに、第１誘電体膜の表面に吸着していた水分や有機物が第２誘電体膜の表面に移動して第２誘電体膜と上部電極１０４との界面に溜まって上部電極１０４を膨らませる。この欠陥のサイズは若干小さく、０．５μｍ〜２μｍになると考えられる。
【００１５】
次に、図９に別の欠陥の観察結果を示す。図９は欠陥の断面ＴＥＭ像である。断面ＴＥＭ像からは、下部電極１０２と誘電体膜１０３の界面に膨れが発生していることがわかる。これに関しても２つの原因が考えられる。１つ目の原因は、下部電極１０２の下層の絶縁膜１０１や半導体基板に残留していた洗浄液、水や有機物が、上部電極１０４を形成した後の熱処理で下部電極１０２と誘電体膜１０３の界面に溜まって、空隙１１１を生じさせるものである。
２つ目の原因は、下部電極１０２の表面に大気中の有機物や水分が吸着した状態で誘電体膜１０３を形成し、その後に誘電体膜１０３の結晶化アニールを行ったとき、或いは上部電極１０４を形成した後の熱処理により、下部電極１０２に吸着した有機物や水分が下
部電極１０２と誘電体膜１０３との界面まで移動し、界面に空隙１１１を生じさせるものである。
【００１６】
さらに別の欠陥の例について、図１０に欠陥の断面ＴＥＭ像を示す。断面ＴＥＭ像からは、誘電体膜１０３と下部電極１０４の界面、及び誘電体膜１０３と上部電極１０２の界面のそれぞれに空隙１１０，１１１が生じていることがわかった。
【００１７】
これらの膨れによる欠陥は、強誘電体キャパシタの形状不良や、パターン飛び等の不良を発生させ、半導体装置の歩留まりを低下させる原因になる。
本発明は、このような事情に鑑みてなされたものであり、膜の膨れによる欠陥の発生を防止することで半導体装置の品質向上と歩留まりの向上を図ることを主な目的とする。
【課題を解決するための手段】
【００１８】
本願の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜を形成した後に前記半導体基板に対して第１加熱処理をする工程と、前記第１加熱処理の後に前記半導体基板を洗浄する工程と、前記半導体基板を洗浄した後に前記絶縁膜に対して第２熱処理を行う工程と、前記第２熱処理後の前記絶縁膜の上に密着膜を形成する工程と、前記密着膜の上にキャパシタの下部電極となる第１導電性膜を形成する工程と、前記第１導電性膜上に誘電体膜を形成する工程と、前記誘電体膜上に前記キャパシタの上部電極となる第２導電性膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明によれば、基板洗浄後に第２熱処理を行ってから絶縁膜上に下部電極となる第１導電性膜を形成するようにしたので、絶縁膜内や絶縁膜の表面の不純物を除去した状態で第１導電性膜を形成することが可能になる。このため、後の工程で熱処理を行っても絶縁膜と第１導電性膜の界面に不純物が溜まって空隙が形成されることを防止できる。これによって、半導体装置の品質向上と歩留まりの向上が図れる。
【図面の簡単な説明】
【００２０】
【図１Ａ】図１Ａは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１Ｊ】図１Ｊは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図２】図２は、本発明の第１の実施形態に係る半導体装置の製造方法の一部を示すフローチャートである。
【図３】図３は、本発明の第２の実施形態に係る半導体装置の製造方法の一部を示すフローチャートである。
【図４】図４は、本発明の第３の実施形態に係る半導体装置の製造方法の一部を示すフローチャートである。
【図５】図５は、本発明の第４の実施形態に係る半導体装置の製造方法の一部を示すフローチャートである。
【図６】図６は、本発明の第５の実施形態に係る半導体装置の製造方法の一部を示すフローチャートである。
【図７】図７は、本発明の第６の実施形態に係る半導体装置の製造方法の一部を示すフローチャートである。
【図８】図８は、下部電極と誘電体膜との界面に空隙が形成されたことを示す断面ＴＥＭ像である。
【図９】図９は、誘電体膜と上部電極との界面に空隙が形成されたことを示す断面ＴＥＭ像である。
【図１０】図１０は、下部電極と誘電体膜との界面、誘電体膜と上部電極との界面のそれぞれに空隙が形成されたことを示す断面ＴＥＭ像である。
【発明を実施するための最良の形態】
【００２１】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
【００２２】
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００２３】
（第１の実施形態）
図１Ａから図１Ｋは、本発明の第１実施形態に係る半導体装置の製造工程の断面図である。
この半導体装置は、プレーナ型のＦｅＲＡＭであって、以下のようにして製造される。
【００２４】
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造はＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれる。なお、素子分離領域には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。
【００２５】
次いで、シリコン基板１の活性領域にp型不純物、例えばボロンを導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜５として熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。
続いて、シリコン基板１の上側全面に、厚さ約５０ｎｍの非晶質シリコン膜と厚さ約１５０ｎｍのタングステンシリサイド膜、シリコン酸化膜を順番に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成しても良い。その後に、フォトリソグラフィ技術及びエッチング技術を用いてこれらの膜をパターニングして、シリコン基板１上にゲート電極６Ａ，６Ｂを形成する。なお、ゲート絶縁膜５は、pウェル３上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【００２６】
さらに、ゲート電極６Ａ，６Ｂをマスクにしたイオン注入を行って、ゲート電極６Ａ，６Ｂの横のｐウェル３にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション８Ａ，８Ｂを形成する。その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極６Ａ，６Ｂの側部に絶縁性サイドウォール１０として残す。絶縁性サイドウォール１０に用いられる絶縁膜としては、例えばＣＶＤ(Chemical Vapor Deposition)法により形成する酸化シリコン膜が用いられる。
【００２７】
続いて、絶縁性サイドウォール１０とゲート電極６Ａ，６Ｂをマスクにしながら、シリコン基板１に砒素等のn型不純物を再びイオン注入してゲート電極６Ａ，６Ｂの側方のｐウェル３に第１、第２ソース／ドレイン領域１１Ａ，１１Ｂを形成する。
さらに、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域１１Ａ，１１Ｂにおけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層１２Ａ，１２Ｂを形成し、各ソース／ドレイン領域１１Ａ，１１Ｂを低抵抗化する。この後、素子分離絶縁膜２の上等で未反応となっている高融点金属膜をウエットエッチングにより除去する。
【００２８】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６Ａ，６Ｂ、及び第１、第２ソース／ドレイン領域１１Ａ，１１Ｂ等によって構成されるＭＯＳトランジスタＴ１，Ｔ２が形成される。
【００２９】
次に、シリコン基板１の上側の全面に、プラズマＣＶＤ法で酸窒化シリコン(SiON)膜を厚さ約２００ｎｍに形成し、それを酸化防止絶縁膜１３とする。
さらに、酸化防止絶縁膜１３の上に、第１層間絶縁膜１４として酸化シリコン(SiO2)膜をＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、厚さ約１０００ｎｍに形成する。この後、第１層間絶縁膜１４をＣＭＰ(Chemical Mechanical Polishing)法で研磨し、その上面を平坦化する。この研磨により、シリコン基板１の表面から第１層間絶縁膜１４の表面までの膜厚が約７８５ｎｍになる。
【００３０】
さらに、酸化防止絶縁膜１３と第１層間絶縁膜１４とをフォトリソグラフィ技術及びエッチング技術によってパターニングして、コンタクトホール１５Ａ，１５Ｂを形成する。コンタクトホール１５Ａ，１５Ｂの深さはソース／ドレイン領域１１Ａ，１１Ｂのそれぞれの高融点金属シリサイド層１２Ａ、１２Ｂに到達するまでとし、その径は例えば０．２５μｍにする。
【００３１】
そして、コンタクトホール１５Ａ〜１５Ｃを用いてソース／ドレイン領域１１Ａ，１１Ｂに電気的に接続される導電性プラグ１６Ａ，１６Ｂを形成する。具体的には、コンタクトホール１５Ａ，１５Ｂの内面に厚さが３０ｎｍのチタン（Ti）膜と、厚さが２０ｎｍの窒化チタン（TiN）膜とを順番にスパッタ法等により形成し、２層の積層構造を有する密着膜（グルー膜）を作製する。さらに、密着膜上にタングステン（W）膜をＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜１４上で、例えば３００ｎｍとし、W膜でコンタクトホール１５Ａ〜１５Ｃの空隙を埋める。第１層間絶縁膜１４の上面上に成長した余分なW膜及び密着膜をＣＭＰ法で除去する。これにより、コンタクトホール１５Ａ〜１５Ｃには、それぞれ導電性プラグ１６Ａ，１６Ｂが形成される。
【００３２】
ここで、この後、強誘電体キャパシタを構成する膜を形成するまでに実施される工程の要部について図２に示す。すなわち、最初に第２層間絶縁膜を形成し（ステップＳ１００）、第２層間絶縁膜に対して第１熱処理を行う（ステップＳ１１０）。この後、半導体基板１を洗浄し（ステップＳ１２０）、第２層間絶縁膜に対して第２熱処理を行う（ステッ
プＳ１３０）。次に、下部電極密着膜を形成（ステップＳ１４０）、及び下部電極密着膜の熱処理を行う（ステップＳ１５０）。
【００３３】
さらに、第１導電性膜を形成し（ステップＳ１６０）、第１導電性膜の表面処理（ステップＳ１７０）と第１誘電体膜の形成（ステップＳ１８０）を連続処理として行う。ここで、連続処理とは、シリコン基板１を大気に晒すことなく処理を行うことをいう。
この後、第１誘電体膜を結晶化し（ステップＳ１９０）、その後に第１誘電体膜の表面処理（ステップＳ２００）と第２誘電体膜の形成（ステップＳ２１０）を連続処理として行う。そして、第２導電性膜を形成し（ステップＳ２２０）、結晶化アニールを行ってから（ステップＳ２２０）、第３導電性膜を形成する（ステップＳ２３０）。
【００３４】
次に、図２の各ステップの詳細について説明する。
最初に、ステップＳ１００からステップＳ１３０までの処理の詳細について図１Ｂを参照して説明する。なお、図１Ｂから図１Ｋまでは、図１Ａに示したトランジスタＴ１の一部が省略されている。
【００３５】
まず、第１層間絶縁膜１４の全面に第２層間絶縁膜を形成する（ステップＳ１００）。第２層間絶縁膜１９は、強誘電体キャパシタを形成する工程において酸素雰囲気中でアニールを実施したときに導電性プラグ１６Ａ，１６Ｂが酸化することを防ぐために成膜される。この実施形態では、第２層間絶縁膜１９として、膜厚１００ｎｍのSiON膜と、プラズマＴＥＯＳガスを使用した膜厚１００ｎｍのSiO2膜とを形成する。
【００３６】
この後、第１熱処理を行って、層間絶縁膜中の水分や水素を除去する（ステップＳ１１０）。第１熱処理の条件としては、例えば、窒素雰囲気中で基板温度を６００℃以上、たとえば６５０℃とし、熱処理時間は１０分とする。なお、第１熱処理は、Ａｒガスなどを用いた不活性雰囲気でも良い。
ここで、シリコン基板１の周縁部分では、第２層間絶縁膜１９の膜厚が薄いので、その下に形成されているTi膜やTiN膜を剥がれて第２層間絶縁膜１９上に付着しまうことがある。このため、アニールの後に、シリコン基板１の洗浄を例えばブラシスクラバーを用いて行う（ステップＳ１２０）。この洗浄では、例えば、基板表面をジェット洗浄すると共に、基板背面をブラシ洗浄し、シリコン基板１を保持するスピナーを回転させることで基板表面及び背面に付いている洗浄液及び水を飛ばして除去する。
【００３７】
しかしながら、シリコン基板１の表面から洗浄液及び水を完全に除去することは困難である。そこで、第２熱処理を実施する（ステップＳ１３０）。具体的には、シリコン基板１を急速熱処理（ＲＴＡ）装置に導入し、酸素を含む雰囲気中で、６００℃以上、たとえば６５０℃の温度で６０秒間熱処理を行う。ここで、酸素を含む雰囲気としては、例えば、Ar＝２ＳｌｍとO２＝１００Ｓｃｃｍの混合雰囲気中、あるいはO２＝２Ｓｌｍの雰囲気中があげられる。この第２熱処理によって、シリコン基板１の表面に残留した洗浄液や水が除去される。
【００３８】
次に、ステップＳ１４０からステップＳ１６０までの処理の詳細について図１Ｃを参照して説明する。
まず、第２層間絶縁膜１９の上に、下部電極密着膜２３としてアルミナ（Al2O3）膜をスパッタ法により２０ｎｍ程度の厚さに形成する（ステップＳ１４０）。下部電極密着膜２３は、後述する下部電極と第２層間絶縁膜１９の密着性を向上させるために形成される。下部電極密着膜２３は、例えば室温など、第２熱処理より低い温度で成膜される。このため、下部電極密着膜２３の形成時には、下層に吸着等している不純物を除去することはできない。しかしながら、ステップＳ１３０の工程で第２熱処理を実施することで不純物が除去されているので、第２層間絶縁膜１９の表面に不純物が残留した状態で下部電極密
着膜２３が形成されなくなり、図９のような下部電極と誘電体の界面の膨れ現象が発生し難くなる。なお、第２熱処理後に第２層間絶縁膜１９に不純物が吸着することを防止するために、第２熱処理後はシリコン基板１を大気に晒すことなく下部電極密着膜２３を形成する。
【００３９】
その後、下部電極密着膜２３であるアルミナ膜の表面の改質と、膜密度を向上させるために、６００℃以上、たとえば６５０℃の酸素雰囲気中で６０秒間の急速熱処理を行ってアルミナ膜を酸化する（ステップＳ１５０）。
さらに、下部電極密着膜２３の上に、第１導電性膜２５としてプラチナ膜をスパッタ法により厚さ約１５０ｎｍに形成する（ステップＳ１６０）。第１導電性膜２５は、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、オスミウム膜、ロジウム膜、パラジウム膜、及びこれらの酸化物からなる群から選択された１種の膜、例えば酸化ルテニウム（RuO2）膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜で構成しても良い。第１導電性膜２５を形成する前に下部電極密着膜２３を形成しているので、第２層間絶縁膜１９に対して高い密着力が得られる。
【００４０】
次に、ステップＳ１７０からステップＳ１９０までの処理の詳細について図１Ｄを参照して説明する。
まず、第１導電性膜２５に対して表面処理を行って、第１導電性膜２５の表面の不純物を除去する（ステップＳ１７０）。具体的には、シリコン基板１を表面処理用のチャンバに導入し、１００Ｐａ以下の減圧雰囲気（例えば、約５．０×１０−６Ｐａ）中にて基板温度を１００℃〜３００℃、例えば１５０℃に保ち、１２０秒の非プラズマ熱処理を行う。
【００４１】
この後、シリコン基板１を大気に晒さないように別のチャンバに導入し、１００℃以下にて非晶質の第１誘電体膜２７を形成する（ステップＳ１８０）。具体的には、ＰＺＴターゲットを用いたＲＦ(Radio Frequency)スパッタ法により、第１導電性膜２５の上に第１誘電体膜２７としてＰＺＴ(Pb(Zrx, Ti1-x)O3(0≦x≦1))膜を厚さ約９０ｎｍ〜１３０ｎｍ（例えば１３０ｎｍ）に形成する。
【００４２】
ここで、第１導電性膜２５の表面処理と第１誘電体膜２７の形成は、大気に晒すことなく連続した処理として実施される。
第１誘電体膜２７の成膜前の熱処理は１００Ｐａの減圧雰囲気中行うことを望ましい。減圧の圧力が１００Ｐａ以上になると、熱処理用のチャンバ内に不純物が残留し易くなり、第１導電性膜２５の表面の不純物の除去を効率良く行えなくなる。
【００４３】
また、第１誘電体膜２７の成膜時の基板温度は、ステップＳ１７０の表面処理時における加熱温度よりも低温の０℃〜１００℃、例えば、５０℃とする。第１誘電体膜２７の成膜温度が１００℃以上になると、ＰＺＴ膜の（１０１）面配向及び（１００）面配向が大きくなり、（１１１）面配向が弱くなるので、強誘電体キャパシタの特性が悪くなる。なお、第１誘電体膜２７の成膜温度が低すぎると、成膜時の基板温度のコントロールが難しく、量産に不利になる。
【００４４】
第１誘電体膜２７の成膜時の基板温度を１００℃以下にすることが好ましいので、第１導電性膜２５の表面に吸着した水分や有機物などの不純物を昇華により除去し難くなる。このため、熱処理を別チャンバで行ってシリコン基板１上の不純物を除去してからＰＺＴ用のＲＦスパッタチャンバで第１誘電体膜２７を形成する。これにより、第１誘電体膜２７と第１導電性膜２５の界面に不純物が残留しなくなり、図９のような下部電極と誘電体の界面の膨れ現象が発生し難くなる。
【００４５】
なお、第１誘電体膜２７は、ＰＺＴに限定されない。ＰＺＴにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料で第１誘電体膜２７を構成してもよい。さらに、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(ＳＢＴ)、及びSrBi4Ti4O15等のBi層状化合物で第１誘電体膜２７を構成しても良い。
また、第１誘電体膜２７の成膜方法もスパッタ法に限定されない。ゾル・ゲル法やＭＯＣＶＤ(Metal Organic CVD)法で第１誘電体膜２７を形成しても良い。
【００４６】
ここで、強誘電体膜の結晶性は、強誘電体膜の結晶化方法に依存することが知られているが、その下の第１導電性膜２５の結晶性及び表面状態にも強く依存する。
強誘電体膜である第１誘電体膜２７の結晶は、第１導電性膜２５の結晶粒子間から成長していくので、第１導電性膜２５の結晶性の均一性は、強誘電体膜の結晶性を左右する。さらに、第１導電性膜２５と第１誘電体膜２７の界面において、第１誘電体膜２７の組成がずれると、第１誘電体膜２７の結晶性も悪くなる。ペロブスカイト構造を持つストロンチウムルテニウム酸化膜（ＳＲＯ）、ランタンストロンチウムコバルト酸化物（ＬＳＣＯ）、ランタンニッケル酸化物（ＬＮＯ）など化合物を第１導電性膜２５の表面に成膜すると、その上の強誘電体膜は、下地と同じ結晶で成長する。
【００４７】
一般に、スパッタやゾル・ゲル法で強誘電体膜を形成するときは、下地膜にPt膜が使用される。ＭＯＣＶＤ法で強誘電体膜を形成するときは、下地層にIr膜が使用される。
また、第１導電性膜２５を酸化物で形成した場合、その上に強誘電体膜を形成するときには酸化物が貴金属へ還元されながら強誘電体膜の成膜が行われる。例えば、第１導電性膜２５としてIrOx膜を使用した場合、強誘電体膜を形成する直前に、IrOxがIrに還元され、ＰＺＴ膜がIrの結晶粒子上に成長する。第１導電性膜２５に酸化物を使用する場合は、強誘電体キャパシタの強誘電体と電極界面の酸素欠損を低減させ、疲労特性を向上させることができる。
【００４８】
このようにしてスパッタ法で形成された第１誘電体膜２７は、成膜の直後では結晶化しておらず非晶質の状態となっている。このため、この段階では第１誘電体膜２７の誘電体特性は良好でない。そこで、第１誘電体膜２７を結晶化させるため、第１誘電体膜２７に対して結晶化アニールを施す（ステップＳ１９０）。結晶化アニールは、酸素含有雰囲気、例えば酸素濃度が２．０％となるように調整されたO２とArからなる雰囲気において、ＲＴＡ(Rapid Thermal Anneal)により行われ、基板温度は６１０℃、処理時間は９０秒とする。これにより、第１誘電体膜２７が結晶化し、ＰＺＴ結晶粒が多数形成される。
【００４９】
なお、ＭＯＣＶＤ法により第１誘電体膜２７を形成する場合は、第１誘電体膜２７は成膜の時点で結晶化しているので、結晶化アニールは不要になる。
【００５０】
次に、ステップＳ２００からステップＳ２４０までの処理の詳細について図１Ｅを参照して説明する。
【００５１】
ところで、第１誘電体膜２７を形成した後に結晶化アニールを行うとシリコン基板１が一旦大気に曝されることになる。しかしながら、シリコン基板１が大気に曝されると、大気中の有機物等の不純物が第１誘電体膜２７に吸着して第１誘電体膜２７と、次に形成する第２誘電体膜２８との界面に不純物が溜まる可能性がある。
【００５２】
そこで、第１誘電体膜２００の表面処理として、非プラズマ雰囲気中において第１誘電体膜２７を熱処理し、膜表面の不純物を除去する（ステップＳ２００）。具体的には、熱処理は、圧力が１００Ｐａ以下、例えば約５．０×１０−６Ｐａの減圧雰囲気において、基板温度を１００℃〜３００℃、例えば１５０℃とし、６０秒間行われる。
【００５３】
熱処理時の圧力は大気圧でも良いが、減圧下で熱処理を行う方が第１誘電体膜２７に付着している有機物等の不純物を除去し易い。
また、熱処理時の基板温度をＰＺＴの結晶化温度以上にすると、次工程で誘電体膜を低温で成膜する場合に、基板温度が下がるまで待機する時間を短縮できるので生産効率が向上する。したがって、第１誘電体膜２７を熱処理するときの基板温度は、３５０℃以下であることが望ましい。
【００５４】
さらに、熱処理時の雰囲気は、特に限定されない。ただし、雰囲気中に水素等の還元性物質が存在すると、これらの物質によって第１誘電体膜２７が還元されて誘電体特性が劣化してしまうので、水素が排除された雰囲気内で熱処理を行うのが好ましい。そのような雰囲気としては、例えば、Ar、N2、及びO2のいずれかの雰囲気がある。なお、O2雰囲気中でアニールを行うと、第１誘電体膜２７の酸素欠損が補われるという利点も得られる。
なお、熱処理の方法も特に限定されない。例えば、加熱用チャンバ、又はスパッタチャンバのステージを流用して熱処理を行っても良いし、ＲＴＡチャンバや炉を用いてアニールを行っても良い。
【００５５】
熱処理を行った後、大気にシリコン基板１を晒さないように、第２誘電体膜２８を形成するチャンバへ搬送し、第２誘電体膜２８として非晶質のＰＺＴ膜をＲＦスパッタ法により厚さ１０ｎｍ〜３０ｎｍに形成する（ステップＳ２１０）。成膜条件としては、例えば、圧力が約５．０×１０−６Ｐａの減圧雰囲気において、基板温度を１００℃〜３５０℃、例えば１５０℃とし、６０秒間があげられる。
【００５６】
第２誘電体膜２８の成膜時の基板温度はステップＳ２００の表面処理時における加熱温度よりも低温の０℃〜１００℃であることが望ましく、例えば、５０℃とする。なお、第２誘電体膜２８は、ＰＺＴ膜に限定されず、ＰＺＴにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料でも良い。さらに、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9（ＳＢＴ）、及びSrBi4Ti4O15等のBi層状化合物で第１誘電体膜２８を構成しても良い。また、第１誘電体膜２８は、ＡＢＯ３型ペロブスカイト構造を有する結晶で形成しても良い。この場合、結晶のＡサイト又はＢサイトにＳｒ、Ｃａ、Ｂａ、Ｎａ、Ｋ、Ｎｂ、Ｔａ、Ｗ、Ｉｒ、Ｒｕ、希土類元素から選択される１種又は２種以上の元素が添加される。なお、第２誘電体膜２８は、第１誘電体膜２７と同じ材料で形成することが好ましい。
【００５７】
前記したように、第２誘電体膜２８は例えば室温など低い温度で成膜される。このため、第２誘電体膜２８の形成時には、第１誘電体膜２７に吸着等している不純物を除去することはできない。しかしながら、前の工程（ステップＳ２００）で熱処理を実施することで不純物が除去されているので、第１誘電体膜２７の表面に不純物が残留した状態で第２誘電体膜２８が形成されることがなくなり、図８のような誘電体と上部電極の界面の膨れ現象が発生し難くなる。
【００５８】
次に、第２誘電体膜２８の上に第２導電性膜２９として酸化イリジウム（IrOｘ）膜をスパッタ法により厚さ約５０ｎｍに形成する（ステップＳ２２０）。
【００５９】
この方法は、第２誘電体膜２８と第２導電性膜２９を連続成膜できない場合に用いられる。第２導電性膜２９の形成方法としては、その他に２つの方法があるが、それらの方法はこの実施形成で採用しなくても良い。
１つ目の方法は、第２導電性膜２９を１００℃以下の低温で成膜する方法であり、この場合は第２誘電体膜２８と第２導電性膜２９を連続成膜する。つまり、第２誘電体膜２８を形成したら、大気へ晒さないように、直接に第２導電性膜２９を形成するチャンバへ搬送し、第２導電性膜２９を形成する。
２つ目の方法は、第２導電性膜２９を１００℃以上での高温で成膜する方法であり、この場合は第２導電膜２９の形成時に不純物を除去できる。したがって、第２誘電体膜２８を形成した後、シリコン基板１を一度大気に出しても良いし、シリコン基板１を大気に出さずに第２導電性膜２９を形成しても良い。
【００６０】
ところで、第２導電性膜２９を形成する工程は、第１導電性貴金属酸化膜を形成する工程と、快速熱処理により第１導電性貴金属膜と第２誘電体膜２８の界面をフラットにする工程と、第１導電性貴金属膜の上に酸化度が第１導電性貴金属膜より高い第２導電性貴金属酸化膜を形成する工程を含んでも良い。この場合の第１導電性貴金属膜、第２導電性貴金属酸化膜としては、例えば酸化イリジウム膜があげられる。
【００６１】
また、第１導電性貴金属酸化膜を形成する工程の前に、１００Ｐａ以下の真空中上で、１００℃以上３００℃以下の熱処理を行って第２誘電体膜２８の表面に吸着した大気中の不純物を除去する工程と、シリコン基板１を大気中へ曝さないように第１導電性貴金属酸化膜を形成しても良い。この場合の第１導電性貴金属酸化膜の成膜温度は、０℃〜１００℃であることが望ましい。
【００６２】
ここで、第１導電性貴金属酸化膜はアモルファス膜として形成することが好ましいが、第１導電性貴金属酸化膜を結晶膜として形成しても良い。結晶膜の場合の第１導電性貴金属酸化膜の成膜温度は、１５０℃〜３５０℃であることが好ましい。
また、この場合、第２誘電体膜２８の膜厚は、第１誘電体膜２７の膜厚の４０％以下にすることが好ましい。
【００６３】
第２導電性膜２９を形成した後、酸素含有雰囲気中において第２誘電体膜２８に対して結晶化アニールを行う（ステップＳ２３０）。これにより、非晶質の第２誘電体膜２８が結晶化されると共に、第２誘電体膜２８の下の第１誘電体膜２７の結晶性をさらに高められる。この実施形態では、第１及び第２誘電体膜２７，２８に吸収された大気中の不純物を熱処理により予め除去してあるので、不純物によって第２誘電体膜２８と第２導電性膜２９との密着性が低下することが防止される。
【００６４】
なお、結晶化アニールは、第２導電性膜２９を形成する前に行っても良い。この場合、例えば基板温度を５５０℃以上にし、酸素を含む雰囲気で急速熱処理により行う。
【００６５】
結晶化アニールの条件は特に限定されないが、この実施形態では基板温度を７１０℃、処理時間を１２０秒とした。さらに、結晶化アニールが行われる酸素含有雰囲気としては、酸素濃度が１％に調整されたO2ガスとArガスとの混合雰囲気を用いた。
【００６６】
このように、第２導電性膜２９が形成された状態で第２誘電体膜２８を結晶化することにより、第２導電性膜２９を構成する酸化イリジウムが第２誘電体膜２８の結晶粒界に入り込むのを防止でき、酸化イリジウムによって第２誘電体膜２８にリークパスが形成されるのを抑制することができる。
【００６７】
また、この結晶化アニールにより、第２導電性膜２８を通じて酸素が第２誘電体膜２８に供給され、第２誘電体膜２８の酸素欠損が補われる。このような効果を得るために、第２導電性膜２９の厚さは酸素が透過しやすいように薄く、例えば１０ｎｍ〜１００ｎｍとするのが好ましい。ただし、このように薄い第２導電性膜２９が第２誘電体膜２８上に形成されただけでは、後のエッチング工程等におけるダメージを第２導電性膜２８だけで吸収しきれず、第１、２誘電体膜２７，２８が劣化する恐れがある。
【００６８】
そこで、次の工程で、第１、第２誘電体膜２７，２８を保護するための導電性保護膜と
して、第２導電性膜２９の上に第３導電膜３０を形成する（ステップＳ２４０）。第３導電膜３０は、例えば、酸化イリジウム膜とし、スパッタ法で厚さ約２００ｎｍに形成する。
【００６９】
ここまでの工程で強誘電体キャパシタを構成する膜の形成が完了したので、以降の工程で各膜を所望の形状にパターニングする。
まず、図１Ｆに示す断面構造を得るまでの処理について説明する。
【００７０】
シリコン基板１の背面洗浄を行った後、第３導電膜３０の上に、還元性物質の透過を抑制する水素バリア膜３１を形成する。水素バリア膜３１は、例えば、TiN膜からなり、Tiのターゲットを用いたスパッタ法により３４ｎｍの厚さに成膜する。その際の基板温度は、２００℃とし、雰囲気はAr＝５０Ｓｃｃｍ、N２＝９０Ｓｃｃｍの混合ガス雰囲気とする。水素バリア膜３１は、第２導電性膜２９をエッチングして上部電極を形成するときのハードマスクとしても使用できる。なお、水素バリア膜３１はＴｉＮ膜に限らない、TaN、TiON、TiOｘ、TaOｘ、TaON、TiAlOｘ、TaAlOｘ、TiAlON、TaAlON、TiSiON、TaSiON、TiSiOｘ、TaSiOｘ、AlOｘ、ZrOｘなどの材料から選択できる。
【００７１】
さらに、水素バリア膜３１の表面にレジスト膜を塗布し、さらに露光、現像等することにより水素バリア膜３１及び第２、第３導電膜２９，３０をパターニングするためのマスク３２を形成する。
【００７２】
次に、図１Ｇに示す断面構造を得るまでの処理について説明する。
マスク３２を用いて水素バリア膜３１及び第２、第３導電膜２９，３０をドライエッチングにより加工して上部電極３５を形成する。前記したように、水素バリア膜３１は、ハードマスクとして利用できるので、第２、第３導電膜２９，３０を綺麗にエッチングできる。その後、レジストをアッシング等により除去する。さらに、ハードマスクとして使用した水素バリア膜３１をドライエッチにて除去する。
【００７３】
この後、酸素を含有する雰囲気中においてシリコン基板１を熱処理する。熱処理の温度は、６００℃〜７００℃とする。この実施形態では、６５０℃で４０分間熱処理を行う。この熱処理は、ここまでの工程で第１、第２誘電体膜２７，２８が受けたダメージを回復させるもので、このようなアニールは回復アニールとも呼ばれる。
【００７４】
次に、図１Ｈに示す断面構造を得るまでの工程について説明する。
最初に、第２誘電体膜２８、第２、第３導電膜２９，３０、水素バリア膜３１の上にフォトレジスト膜を例えばスピンコート法により形成する。さらに、露光、現像等によりフォトレジスト膜を誘電体膜の平面形状にパターニングする。続いて、パターニングしたフォトレジスト膜をマスクにして第１、第２誘電体膜２７，２８をエッチングして誘電体膜３６を形成する。パターニングが終了したら、フォトレジスト膜をアッシング等により除去する。
【００７５】
この後、シリコン基板１を酸素雰囲気で、例えば３００℃〜４００℃、３０分間〜１２０分間、熱処理する。
【００７６】
さらに、第１保護膜４１を例えばスパッタ法又はＣＶＤ法により、形成する。第１保護膜４１としては、例えば膜厚が２０ｎｍ〜５０ｎｍの酸化アルミニウム膜が用いられる。次いで、シリコン基板１を酸素雰囲気で、例えば４００℃〜６００℃、３０分〜１２０分間、熱処理する。
【００７７】
次に、図１Ｉに示す断面構造を得るまでの工程について説明する。
この後、シリコン基板１の全面に、フォトレジスト膜を例えばスピンコート法により形成し、露光、現像等によりフォトレジスト膜を誘電体キャパシタの下部電極の平面形状にパターニングする。続いて、第１保護膜４１及び第１導電性膜２５をエッチングして下部電極３７を形成する。これにより、パターニングされた上部電極３５、誘電体膜３６及び下部電極膜３７を含む誘電体キャパシタ３８が形成される。
【００７８】
第１保護膜４１は、上部電極３５及び誘電体膜３６を覆うように残る。その後、フォトレジスト膜を除去する。次いで、酸素雰囲気にて、例えば３００℃〜４００℃、３０分間〜１２０分間、シリコン基板１を熱処理する。
【００７９】
さらに、シリコン基板１の全面に、第２保護膜４２を例えばスパッタ法又はＣＶＤ法により形成する。この実施形態では、第２保護膜４２として、膜厚が２０ｎｍの酸化アルミニウム膜を形成する。第２保護膜４２を構成する酸化アルミニウム膜は、水素や水分等の還元性物質が透過することを阻止する機能に優れている。このため、誘電体膜３６の強誘電体特性が還元性物質により劣化されることが防止される。
第２保護膜４２を形成した後は、酸素雰囲気にて、例えば５００℃〜７００℃、３０分間〜１２０分間の熱処理を行う。この結果、誘電体膜３６に酸素が供給され、誘電体キャパシタ３８の電気的特性が回復する。
【００８０】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
第２保護膜４２の全面に、第３層間絶縁膜４３としてシリコン酸化物を例えばプラズマＣＶＤ法により膜厚１４００ｎｍで形成する。第３層間絶縁膜４３としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。この後、第３層間絶縁膜４３の表面を例えばＣＭＰ法により平坦化する。
【００８１】
次いで、N２Oガス又はN２ガスを用いて発生させたプラズマ雰囲気にて、シリコン基板１を例えば３５０℃で２分間、熱処理する。熱処理の結果、第３層間絶縁膜４３中の水分が除去されると共に、第３層間絶縁膜４３の膜質が変化して膜中に水分が入り難くなる。また、この熱処理により、第３層間絶縁膜４３の表面が窒化され、第３層間絶縁膜４３の表面にＳｉＯＮ膜が形成される。
【００８２】
さらに、第３層間絶縁膜４３の全面に、バリア膜として第３保護膜４４を例えばスパッタ法又はＣＶＤ法により形成する。第３保護膜４４としては、例えば、膜厚が２０ｎｍ〜５０ｎｍのＡｌ２Ｏ３膜が用いられる。平坦化された第３層間絶縁膜４３上に第３保護膜４４が形成されるため、第３保護膜４４の表面は平坦になる。
【００８３】
続いて、第３保護膜４４の上面に図示を省略するフォトレジスト膜を形成し、フォトレジスト膜をマスクにしてエッチングを行い、第３保護膜４４、第３層間絶縁膜４３を経て強誘電体キャパシタ３１の上部電極２８まで達する第１ビアホール５１を形成する。
同様に、第３保護膜４４上に形成したフォトレジスト膜を用いてエッチングを実施し、強誘電体キャパシタ３１の下部電極２９まで達する第２ビアホール５２を形成する。
【００８４】
次いで、例えば４００℃〜６００℃の酸素雰囲気で、３０分間〜１２０分間の熱処理を行う。この結果、強誘電体膜２３，２４に酸素が供給され、強誘電体キャパシタ３１の電気的特性が回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行っても良い。オゾン雰囲気中で熱処理を行った場合にも、強誘電体膜２３，２４に酸素が供給されて強誘電体キャパシタ３１の電気的特性が回復する。
【００８５】
さらに、第３層間絶縁膜４３、各保護膜４４，４２を貫通し、導電性プラグ１８Ａ〜１
８Ｅまで達するコンタクトホール５３Ａ，５３Ｂをフォトリソグラフィ及びエッチングにより形成する。
ビアホール５１，５２及びコンタクトホール５３Ａ，５３Ｂの形成後には、アニール処理を行い、層間絶縁膜の脱ガスを行う。このアニール処理を行う工程は、不活性ガス雰囲気中または真空中で行うことを望ましい。また、ビアホール５１，５２及びコンタクトホール５３Ａ，５３Ｂを形成した後で、アニール処理の後に、ビアホール５１，５２及びコンタクトホール５３Ａ，５３Ｂの内壁面に対して表面処理、例えばＲＦエッチングを行う。
【００８６】
次に、図１Ｋに示す断面構造を得るまでの工程について説明する。
まず、第３保護膜４４の全面に、第１導電性バリア膜としてTiN膜を例えばスパッタ法により膜厚５０ｎｍ〜１５０ｎｍに形成する。TiN膜は、例えばTiターゲットを用いて成膜される。成膜時の雰囲気は、Arガス＝５０Ｓｃｃｍと、N２ガス＝９０Ｓｃｃｍの混合雰囲気中とし、成膜温度は２００℃とする。
【００８７】
第１導電性バリア膜５１は、TiNに限らない。TiN、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、ZrAlN、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfArON、ZrAlON、TiSiON、TaSiON、Ir、Ru、IrOx、RuOx、TiNにTiを積層させた膜、TaNにTiを積層させた膜、TiNにTaを積層させた膜、TaNにTaを積層させた膜からなる群から選択された１種であることができる。
【００８８】
続いて、第１導電性バリア膜の全面に、プラグ用のタングステン膜を例えばＣＶＤ法により膜厚３００ｎｍに形成する。なお、プラグ用の膜の材料は、タングステンに限定されず、銅でも良い。或いは、第１導電性バリア膜の上に、タングステンやポリシリコンを部分的に埋め込んで、さらに銅膜を形成しても良い。
【００８９】
この後、例えばＣＭＰ法により、第３層間絶縁膜４３の表面が露出するまで、タングステン膜及び第１導電性バリア膜を研磨する。この結果、ビアホール５１，５２及びコンタクトホール５３Ａ，５３Ｂ内に、タングステンを含む導電性プラグ５４，５５，５６Ａ，５６Ｂが夫々埋め込まれる。次いで、例えばArガスを用いてプラズマ洗浄することにより、導電性プラグ５４，５５，５６Ａ，５６Ｂの表面の自然酸化膜等が除去される。
【００９０】
この後、第３層間絶縁膜４３上に、例えば膜厚が５０ｎｍのＴｉＮ膜と、膜厚が５５０ｎｍの銅アルミニウム合金膜と、膜厚が５ｎｍのＴｉ膜と、膜厚が５０ｎｍのＴｉＮ膜を順番にＰＶＤ法、例えばスパッタにより形成する。この結果、TiN膜、AlCu合金膜、Ti膜及びTiN膜から構成された導体膜が形成される。
【００９１】
そして、フォトレジスト（不図示）を使用して、第１層目の金属配線膜をパターニングす。この結果、第１層目の金属配線層が形成される。すなわち、上部電極３５に接続される配線６５Ａは、導電性プラグ１６Ｂ，５６Ｂを介して側方のＭＯＳトランジスタＴ２（Ｔ１）の一方のソース／ドレイン領域１１Ｂに接続される。また、導電性プラグ５５を通して下部電極３７に接続される配線６５Ｂは、メモリセルのプレート線に接続される。
【００９２】
さらに、同じｐウェル３内の２つのＭＯＳトランジスタＴ１、Ｔ２のうち共有のソース／ドレイン領域１１Ａに接続される導電性プラグ１６Ｂ，５６Ａの上に孤立して残される金属配線膜のパターンは、ビット線用の導電パッド６６になる。
その後に、特に図示しないが、配線６５Ａ、６５Ｂと、導電パッド６６、第３層間絶縁膜４３の上に、層間絶縁膜、導電性プラグ、配線等を順次形成して強誘電体メモリセルを完成させる。
【００９３】
以上、説明したように、本実施形態では、第２絶縁層間膜１９を形成した後、熱処理を行ってシリコン基板１の両面を洗浄してから急速熱処理（第２熱処理）を行うようにしたので、下部電極密着膜２３を低温で形成しても第２層間絶縁膜１９の表面に残留した水分や有機物などの不純物を除去できる。このため、後の工程で熱処理を行っても、第１導電性膜２５の下層や、第１導電性膜２５と第２層間絶縁膜１９の界面から不純物が第１導電性膜２５の表面に移動して空隙を形成することが防止される。
【００９４】
また、第１誘電体膜２７を形成する前に熱処理を行うことで、その下の第１導電性膜２５の表面に吸着した不純物を除去することができる。さらに、その熱処理後に大気中に曝さないように第１誘電体膜２７を形成したので、第１誘電体膜２７を低温で形成する場合でも第１導電性膜２５の表面に水素等が付着した状態で第１誘電体膜２７が形成されることが防止できる。これにより、第２誘電体膜２７に対して結晶化アニールを行った際に、第１導電性膜２５と第１誘電体膜２７の界面に空隙が発生することを防止できる。
【００９５】
また、結晶化させた第１誘電体膜２７の表面と、第２誘電体膜２８の表面に吸着した不純物も熱処理により除去するようにしたので、その後に連続して第２誘電体膜２８を低温で形成することにより第２誘電体膜２８と第２導電性膜２９の界面の膨れが改善される。その結果、第１導電性膜２５と第１誘電体膜２７の間の密着性と、第２導電性膜２９と第２誘電体膜２８の密着性がそれぞれ向上し、上部電極３５の膜剥がれ、浮き、膨れ現象といった不良の発生が防止される。
【００９６】
このようにして製造された強誘電体キャパシタ３８は、下部電極３７と誘電体３６の界面、及び誘電体３６と上部電極３５の界面のそれぞれに空隙が発生することが防止される。したがって、強誘電体キャパシタ３８の性能劣化が防止され、半導体装置の歩留まりを向上できる。
【００９７】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の製造方法について示すフローチャートである。
この実施形態では、ステップＳ１６０の第１導電性膜２５を形成するまでの工程は、第１の実施形態と同様である。第１導電性膜２５を形成した後、急速熱処理を実施する（ステップＳ１６１）。
【００９８】
急速熱処理は、RTA装置を用い、基板温度を５００℃以上７５０℃以下、例えば、６５０℃とし、不活性ガス、例えば、ArやN２の雰囲気中で行う。この急速熱処理によって、第１導電性膜２５の結晶粒径が大きくなる。これにより、第１導電性膜２５と第１誘電体膜２７との間の密着性が向上する。その後の工程（ステップＳ１７０〜Ｓ２４０）とその他の効果は、第１の実施形態と同様である。
【００９９】
（第３の実施形態）
図４に、この実施形態に係る半導体装置の製造方法のフローチャートを示す。
この実施形態では、誘電体膜の結晶性をさらに向上させるために、第１導電性膜を形成した後、第１導電性膜の表面に導電性酸化膜を形成することを特徴とする。
【０１００】
すなわち、第１導電性膜２５を形成した後（ステップＳ１６０）、シリコン基板１を低温炉に導入し、酸素雰囲気中で第１導電性膜２５のPtを酸化させて導電性の酸化膜を形成する（ステップＳ１６２）。具体的には、シリコン基板１をＲＴＡ装置や炉芯の中に導入し、加熱せずに酸素を流して第１導電性膜２５の表面にアモルファスのPtO膜を０．１nｍ〜３nmに形成する。処理温度は、１００℃以下、より好ましくは５０℃以下とし、最も好ましい処理温度は室温である。なお、Pt膜の代わりにOs、Rｈ、Pbの膜を形成しても良い
。
【０１０１】
導電性の酸化膜の形成時間は、酸素ガス流量によって変化し、例えばO２ガスを２ｌ／分で流す場合は、２分以上とすることが望ましい。処理の時間が短すぎると、PtO膜が充分に形成できない。処理時間は、３時間以上であることが好ましく、例えば６時間とする。この酸化膜は、第１誘電体膜２７と第１導電性膜２５の界面における酸素欠損を改善し、第１誘電体膜２７の結晶性を向上させる。その後の工程（ステップＳ１７０〜Ｓ２４０）とその他の効果は、第１の実施形態と同様である。
【０１０２】
なお、この後に行われる第１誘電体膜２７は、スパッタリング法又はゾル・ゲル法によることが好ましい。
また、第１導電性膜２５が、Ｉｒ膜、Ｒｕ膜の場合には、その表面に膜厚が１５ｎｍ以上３０ｎｍ以下の同一貴金属の酸化物を形成し、第１誘電体膜２７を有機金属化学気相成長法により形成しても良い。
【０１０３】
（第４の実施形態）
図５に、この実施形態に係る半導体装置の製造方法のフローチャートを示す。
この実施形態では、第２の実施形態と第３の実施形態を組み合わせたものである。すなわち、強誘電体キャパシタ３８を形成するときに、第１導電性膜２５を形成し（ステップＳ１６０）、その後にRTA熱処理を行い（ステップＳ１６１）、続いて第１導電性膜２５の表面に導電性の酸化膜を形成する（ステップＳ１６２）。これによって、強誘電体キャパシタ３８の結晶性が向上し、耐疲労能力を向上できる。その後の工程（ステップＳ１７０〜Ｓ２４０）とその他の効果は、第１の実施形態と同様である。
【０１０４】
（第５の実施形態）
図６に、この実施形態に係る半導体装置の製造方法のフローチャートを示す。
この実施形態は、第４の実施形態において、第２導電性膜２９を形成する温度が１００℃以下の場合の処理に相当する。又は、第２誘電体膜２８と第２導電性膜２９を連続成膜で着ない場合に行われる。
すなわち、第１の実施形態と同様にして第２誘電体膜２８を形成したら、表面処理を行って第２誘電体膜２８の表面に吸着した水分や不純物を除去する（ステップＳ２１１）。より具体的には、第２誘電体膜２８を形成した後、例えば、圧力が約５．０×１０−６Ｐａの減圧雰囲気中で、基板温度を１００℃〜３５０℃、例えば１５０℃とし、６０秒間熱処理を行う。その後、シリコン基板１を大気に晒さないようにスパッタ用のチャンバに搬送する。続いて、チャンバ内で第２導電性膜２９を形成する（ステップＳ２２０）。
【０１０５】
ここで、第２導電性膜２９はステップＳ２１１の表面処理のおける熱処理温度より低い温度で成膜される。このため、第２導電性膜２９の形成時には、第２誘電体膜２８に吸着等している不純物を除去することはできない。しかしながら、前の工程（ステップＳ２１１）で熱処理を実施することで不純物が除去されているので、第２誘電体膜２８の表面に不純物が残留した状態で第２導電性膜２９が形成されることがなくなり、図８のような誘電体と上部電極の界面の膨れ現象が発生し難くなる。
【０１０６】
ここで、この実施形態に係る製造方法で製造した半導体装置の欠陥検査を実施したところ、基板背面を洗浄した後の欠陥数を大幅に低減できた。特に、大きい欠陥、即ち上部電極３５と誘電体膜３６間の空隙とみられる欠陥はほぼなくなった。
誘電体膜３６と下部電極３７間の欠陥をさらに精密に検出するために、３つのサンプルについて以下に示すような工程を実施して強誘電体キャパシタ３８を形成し、その各々について欠陥検査を実施した。
【０１０７】
まず、シリコン基板１に第１熱処理を行い（ステップＳ１１０）、ブラシスクラバーによる基板洗浄を行い（ステップＳ１２０）、その後に下部電極密着膜２３を形成する（ステップＳ１４０）。
【０１０８】
ここで、第１及び第２のサンプルは、第２熱処理として酸素雰囲気中にて基板温度６５０℃、６０秒間の急速熱処理を実施した（ステップＳ１３０）。これに対し、第３のサンプルは、ステップＳ１３０を実施せずに次工程に進んだ。
【０１０９】
次に、下部電極密着膜２３を形成し（ステップＳ１４０）、その後に熱処理として急速熱処理を、酸素雰囲気中で６５０℃で６０秒間実施する（ステップＳ１５０）。さらに、第１導電性膜２５としてPtを１５０ｎｍ形成し（ステップＳ１６０）、Ar雰囲気中で６４２℃、６０秒間の急速熱処理を行い（ステップＳ１６１）、第１導電性膜２５の表面に０．３ｎｍ程度のPtOを低温で形成させる（ステップＳ１６２）。
【０１１０】
ここで、第１のサンプルは、２×１０−５Ｐａの減圧チャンバに導入し、１５０℃で２００秒の熱処理を行い（ステップＳ１７０）、大気へ曝さずにＰＺＴ成膜用のスパッタチャンバに搬送し、５０℃で第１誘電体膜２７を１３０ｎｍ形成する（ステップＳ１８０）。これに対し、第２及び第３のサンプルは、比較のためにステップＳ１７０の表面処理を実施せずに第１誘電体膜２７を形成した。
【０１１１】
次に、各サンプルに対して結晶化アニールを行い（ステップＳ１９０）、その後に減圧雰囲気中で１５０℃、６０秒間の熱処理を行い（ステップＳ２００）、大気へ曝さず第２誘電体膜２８を１０ｎｍ形成する（ステップＳ２１０）。さらに、減圧雰囲気中で１５０℃、６０秒間熱処理を行い（ステップＳ２１１）、大気へ曝さず２０℃で第２導電性膜２９を形成する（ステップＳ２２０）。その後、７１７℃でArガスにO２ガスを１％程度加えた混合雰囲気中で１２０秒の熱処理を行った（ステップＳ２３０）。そして、第３導電性膜３０を成膜し（ステップＳ２４０）、シリコン基板１を背面洗浄した。背面洗浄は、例えば、ウェハの表面をレジストで保護し、シリコン基板１の背面についているＰＺＴ膜をＨＦで除去する。その後、シリコン基板１の表面のレジストを除去した。
【０１１２】
このようにして製造したサンプルに対して欠陥検査を行ったところ、従来の製造方法に相当する第３のサンプルでは図８から図９に示すような空隙に起因する膜表面の膨らみが１３１個確認された。これに対し、第２のサンプルにおける空隙に起因する膜表面の膨らみは４１個であった。そして、図６のフローチャートに従って製造した第１のサンプルにおける空隙に起因する膜表面の膨らみは２９個であった。
【０１１３】
第１のサンプルは、下部電極密着膜２３を形成する前にＲＴＡ熱処理を行ったものであり、他の２つのサンプルと比較して空隙に起因する欠陥の数が少なかった。このことから、下部電極密着膜２３を形成する前にＲＴＡ熱処理を行うことで、空隙に起因する欠陥を減少できることがかわった。さらに、第１のサンプルと第２のサンプルの結果の比較から、第２誘電体膜２８の形成後に連続処理として表面処理（ステップＳ２１１）と第２導電性膜２９の低温成膜（ステップＳ２２０）を行う方が、空隙に起因する欠陥を低減できることがわかった。
【０１１４】
また、第１誘電体膜２７と第２誘電体膜２８の膜厚を変えた場合についても同様の検査を行った。具体的には、ここでの第１誘電体膜２７の膜厚を９０ｎｍとし、第２誘電体膜２８の膜厚を３０ｎｍとした。これら誘電体膜２７，２８の膜厚は、前記の条件（第１誘電体膜２７：１３０ｎｍ、第２誘電体膜２８：１０ｎｍ）よりも、第２誘電体膜２８と第２導電性膜２９の界面に空隙が生じ易い条件であることが経験的にかわっている。
【０１１５】
下部電極密着膜２３を形成する前にＲＴＡ熱処理を行い（ステップＳ１３０）、第１誘電性膜２５を形成する前の熱処理（ステップＳ１５０）を行わない場合には、空隙による欠陥が７４個確認された。これに対し、下部電極密着膜２３を形成する前にＲＴＡ熱処理を行い（ステップＳ１３０）、且つ第１誘電性膜２５を形成する前の熱処理（ステップＳ１５０）を行った場合には、空隙による欠陥が３６個確認された。このことから、空隙が発生し易い条件であっても、この実施形態に係る製造方法では、空隙に起因する欠陥を低減させることができる。
【０１１６】
なお、図６のフローチャートにおいて、ステップＳ１６１とステップステップＳ１６１を実施せずに半導体装置を製造することも可能である。すなわち、第１の実施の形態において、ステップＳ２１１を実施し、ステップＳ２１１の表面処理と、ステップＳ２２０における第２導電性膜２９の低温形成とを連続処理として実施しても良い。
【０１１７】
（第６の実施形態）
図７に、この実施形態に係る半導体装置の製造方法のフローチャートを示す。
この実施形態では、強誘電体キャパシタ３８の誘電体膜３６を単層で形成することを特徴とする。すなわち、第１誘電体膜２７を強誘電体キャパシタ３８に必要な膜厚だけ形成し（ステップＳ１８０）、結晶化アニールを行う（ステップＳ１９０）。第１誘電体膜２７の表面処理を行って、水分等を除去し（ステップＳ２００）。その後に第２導電性膜２９を形成する（ステップＳ２２０）。このようにすると、単層構造の誘電体膜３６であっても、前記と同様に空隙の発生を防止できる。
なお、第１導電性膜２５の急速熱処理（ステップＳ１６１）と、第１導電性膜２５の表面に酸化膜を形成する処理（ステップＳ１６２）は、実施しなくても良い。
【０１１８】
なお、各実施形態において、シリコン基板１を水洗する装置や方法はブラシスクラバーに限定されず、基板の表面を水洗することにより、基板表面が吸着した大気中の不純物を除去する方法を採用しても良い。例えば、純水が溜められた液槽内に複数の基板を一括して浸すバッチ式の洗浄装置を用いても良い。また、スピナー上で回転しているシリコン基板１に純水を滴下して洗浄する枚葉式の洗浄装置を用いても良い。
また、シリコン基板１の水洗を行った後は、例えば、IPA(isopropyl alcohol)を含有する雰囲気内でシリコン基板１を乾燥させるIPA乾燥を行うと良い。洗浄後のシリコン基板１の乾燥方法は、IPA乾燥の他に、大気中における自然乾燥や、大気中でシリコン基板１を１５０℃程度に加熱する加熱乾燥もあげられる。ただし、これらの処理では、大気中の不純物を吸着する可能性があるので、次の膜を形成する前に加熱処理を行うことが望ましい。
【０１１９】
また、熱処理は、シリコン基板１をプラズマ雰囲気中で熱処理することにより、基板表面に吸着した不純物を除去しても良い。そのようなプラズマ雰囲気としては、例えば、O2プラズマ雰囲気又はN2Oプラズマ雰囲気があげられる。
ここで、O2プラズマ雰囲気での熱処理は、例えばレジストを灰化して除去するためのアッシングチャンバを用いて行うことができる。このときの熱処理の条件は、例えば、基板温度が１５０℃で、圧力が１３３Pa、処理時間３０秒があげられる。
なお、水素による第１、第２誘電体膜２７，２８の還元を防止するため、熱処理は水素を排除したプラズマ雰囲気で実施することが好ましい。
さらに、熱処理は、減圧の雰囲気中熱処理を行う例を挙げたが、他の方法でも使用できる。
【０１２０】
誘電体膜２７，２８の形成方法としては、スパッタ法及びＭＯＣＶＤ法の他に、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、誘電体膜２７，
２８としては、例えば、熱処理により結晶構造がBi層状構造又はペロブスカイト構造となる膜を形成することができる。このような膜としては、ＰＺＴ膜の他、La、Ca、Sr及び／又はSi等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにBi系層状化合物などの一般式ABO3で表される膜が挙げられる。
【０１２１】
また、第２導電性膜２９を形成する際には、例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及び／又はパラジウムを含むターゲットを用いたスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことがあげられる。特に、第２導電性膜２９としてIr酸化膜を形成する場合には、成膜温度を２０℃乃至４００℃、例えば３００℃とすることが好ましい。また、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧は、１０％乃至６０％が好ましく、膜厚さを１０ｎｍ乃至７５ｎｍとすることが好ましい。
【０１２２】
また、第２導電性膜２９を形成した後の熱処理の温度は、６５０℃乃至７５０℃、例えば７００℃であえることが好ましく、熱処理時の雰囲気は酸素の含有量を１％乃至５０％とすることが好ましい。
さらに、第３導電性膜３０は、IrOx膜に限定されず、Pt、Ir、Ru、Rh、Re、Os及び／又はPd等の貴金属元素を含有する金属膜を形成しても良く、これらの酸化膜、例えばSrRuO３膜を形成しても良い。また、導電性膜として、２層構造以上の膜を形成してもよい。
【０１２３】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
【０１２４】
以下に、これら実施形態の特徴を付記する。
（付記１）半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜を形成した後に前記半導体基板に対して第１加熱処理をする工程と、前記第１加熱処理の後に前記半導体基板を洗浄する工程と、前記半導体基板を洗浄した後に前記絶縁膜に対して第２熱処理を行う工程と、前記第２熱処理後の前記絶縁膜の上に密着膜を形成する工程と、前記密着膜の上にキャパシタの下部電極となる第１導電性膜を形成する工程と、前記第１導電性膜上に誘電体膜を形成する工程と、前記誘電体膜上に前記キャパシタの上部電極となる第２導電性膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２）前記密着膜の成膜温度は、前記第２熱処理の温度より低いことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記誘電体膜を形成する工程では、前記第１導電性膜を熱処理して前記第１導電性膜の表面に吸着した不純物を除去した後に、前記第１導電性膜を大気に晒すことなく、前記誘電体膜を形成することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記誘電体膜の成膜温度は、前記第１導電性膜の表面に吸着した不純物を除去する際の熱処理の温度より低いことを特徴とする付記３に記載の半導体装置の製造方法。（付記５）前記誘電体膜の成膜温度は、０℃〜１００℃であることを特徴とする付記３又は付記４に記載の半導体装置の製造方法。
（付記６）前記誘電体膜を形成した後に、前記誘電体膜を熱処理して表面に吸着した不純物を除去した後に、前記誘電体膜を大気に晒すことなく、前記誘電体膜上に前記第２導電性膜を形成する工程を含むことを特徴とする付記１乃至付記５のいずれか一項に記載の半導体装置の製造方法。
（付記７）前記第２導電性膜の成膜温度は、前記第２誘電体膜の表面に吸着した不純物を
除去する際の熱処理の温度より低いことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記誘電体膜を形成する工程は、第１誘電体膜と第２誘電体膜を順番に形成する工程であり、第１誘電体膜を形成した後に、前記第１誘電体膜を熱処理して表面に吸着した不純物を除去した後に、前記第１誘電体膜を大気に晒すことなく前記第２誘電体膜を形成する工程を含むことを特徴とする付記１乃至付記７のいずれか一項に記載の半導体装置の製造方法。
（付記９）前記誘電体膜を形成する前に、前記第１導電性膜の表面に導電性の酸化膜を形成することを特徴とする付記１乃至付記８のいずれか一項に記載の半導体装置の製造方法。
【符号の説明】
【０１２５】
１      シリコン基板（半導体基板）
１９      第２層間絶縁膜
２３      下部電極密着層
２５      第１導電性膜
２７      第１誘電体膜
２８      第２誘電体膜
２９      第２導電体膜
３８      強誘電体キャパシタ
【図１Ａ】
2010278184.tif 000003
【図１Ｂ】
2010278184.tif 000004
【図１Ｃ】
2010278184.tif 000005
【図１Ｄ】
2010278184.tif 000006
【図１Ｅ】
2010278184.tif 000007
【図１Ｆ】
2010278184.tif 000008
【図１Ｇ】
2010278184.tif 000009
【図１Ｈ】
2010278184.tif 000010
【図１Ｉ】
2010278184.tif 000011
【図１Ｊ】
2010278184.tif 000012
【図１Ｋ】
2010278184.tif 000013
【図２】
2010278184.tif 000014
【図３】
2010278184.tif 000015
【図４】
2010278184.tif 000016
【図５】
2010278184.tif 000017
【図６】
2010278184.tif 000018
【図７】
2010278184.tif 000019
【図８】
2010278184.tif 000020
【図９】
2010278184.tif 000021
【図１０】
2010278184.tif 000022