(57)【要約】【課題】酸化処理や酸化剤への耐性を向上させ、かつビット線の低抵抗化を可能とする半導体装置及びその製造方法を提供する。【解決手段】酸化処理により、第１ポリシリコン層１４の側壁及び露出した基板１０の底面に第３酸化膜１７を形成する。次いで、ビット線１６を、溝１５の底面に形成し、溝１５の側壁に第１窒化膜１９を形成する。次いで、ビット線１６上にのみ所望の厚さのタングステン層１８を形成する。次いで、溝１５を埋めるように第２窒化膜２０を形成する。これにより、タングステン層１８が第１窒化膜１９及び第２窒化膜２０で覆われることになり、この後に行われる熱処理や薬液処理からタングステン層１８を保護することができる。【選択図】図１３ａ
2010087424.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板（１０）の素子形成面の法線方向から見て一方向に平行に設けられる複数のビット線（１６）と、
前記ビット線（１６）間の前記半導体基板（１０）上に設けられる第１絶縁膜（１１）と、
前記第１絶縁膜（１１）上に設けられる電荷蓄積層（１２）と、
前記電荷蓄積層（１２）上に設けられる第２絶縁膜（１３）と、
前記第２絶縁膜（１３）上に設けられる導電層（１４）と、
前記導電層（１４）の側面に設けられるシリコン酸化膜（１７）と、
前記複数のビット線（１６）の各々の上面に設けられる金属層（１８）と、
前記金属層（１８）を覆って前記金属層（１８）と前記電荷蓄積層（１２）とを絶縁しつつ、前記導電層（１４）と同じ高さまで設けられるシリコン窒化膜（１９、２０）と、
前記素子形成面の法線方向から見て前記一方向に対して垂直な方向に設けられ、前記導電層（１４）に接続されるワード線（２１）と、を備える、
半導体装置。    
【請求項２】
前記電荷蓄積層（１２）が導電体から構成されており、
前記素子形成面の法線方向から見て、前記ビット線（１６）間の前記ワード線（２１）が設けられている領域の前記ワード線（２１）の下部に、前記第１絶縁膜（１１）、前記電荷蓄積層（１２）、前記第２絶縁膜（１３）、及び前記導電層（１４）が設けられており、
前記素子形成面の法線方向から見て、前記ビット線（１６）間の前記ワード線（２１）が設けられていない領域に、前記シリコン基板（１０）、前記シリコン窒化膜（１９、２０）、前記第１絶縁膜（１１）、前記電荷蓄積層（１２）、前記第２絶縁膜（１３）、及び前記導電層（１４）との間に絶縁膜用シリコン窒化膜（５４）を挟んで絶縁膜用シリコン酸化膜（５５）を備える、
請求項１記載の半導体装置。
【請求項３】
前記金属層（１７）は、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかにより形成される、
請求項１又は２記載の半導体装置。
【請求項４】
シリコン基板（１０）の素子形成面上に、第１絶縁膜（１１）、電荷蓄積層（１２）、第２絶縁膜（１３）、及び導電層（１４）をこの順に形成する第１の工程と、
前記素子形成面の法線方向から見たときに直線状に溝（１５）を形成して、前記第１絶縁膜（１１）、前記電荷蓄積層（１２）、前記第２絶縁膜（１３）、及び前記導電層（１４）を分離する第２の工程と、
前記溝（１５）の底面にビット線（１６）を形成するとともに、前記溝（１５）の側壁を覆ってシリコン酸化膜（１７）及び第１シリコン窒化膜（１９）をこの順に形成する第３の工程と、
前記ビット線（１６）を覆って金属層（１８）を形成した後に、前記溝（１５）を埋めるように当該金属層（１８）の上に第２シリコン窒化膜（２０）を形成する第４の工程と、
前記素子形成面の法線方向から見て前記溝（１５）に対して垂直な方向に、分離された前記導電層（１４）を接続するためのワード線（２１）を形成する第５の工程と、を含む、
半導体装置の製造方法。
【請求項５】
前記第１の工程では、ハードマスクとして前記導電層（１４）を覆うマスク用酸化膜（３０）若しくはマスク用窒化膜（４０）を形成する、
請求項４記載の半導体装置の製造方法。
【請求項６】
前記電荷蓄積層（１２）が導電体で構成されており、
前記第２の工程は、前記溝（１５）を形成する前に、前記素子形成面の法線方向から見て前記溝（１５）及び前記ワード線が形成されない領域の第１シリコン酸化膜（１１）、電荷蓄積層（１２）、及び第２シリコン酸化膜（１３）を除去して絶縁膜用溝（５６）を形成する工程と、当該絶縁膜用溝（５６）の側面及び底面に絶縁膜用シリコン窒化膜（５４）を形成する工程と、当該絶縁膜用シリコン窒化膜（５４）の上に絶縁膜用シリコン酸化膜（５５）を形成して前記絶縁膜用溝（５６）を埋める工程とを含む、
請求項４記載の半導体装置の製造方法。
【請求項７】
前記第４の工程では、前記金属層（１８）を、選択成長により形成する、
請求項４記載の半導体装置の製造方法。
【請求項８】
前記第４の工程は、
前記ビット線（１６）及び前記第１シリコン窒化膜（１９）を覆うように金属膜（６０）を形成する工程と、
前記金属膜（２２）のうち前記ビット線（１６）の上の部分にのみ前記金属膜（６０）を覆うようにレジストマスク（２３）を形成する工程と、
前記金属膜（２２）及び前記レジストマスク（２３）をエッチングすることにより前記金属層（６０）を形成する工程と、を含む、
請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜等の電荷蓄積層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
書き換え可能な不揮発性の半導体記憶装置には、例えば酸化膜−窒化膜−酸化膜からなるＯＮＯ膜を用いたものがある。窒化膜が電荷蓄積層となって、窒化膜中の格子欠陥に電荷を保持することにより情報が記憶される。ソース−ドレイン間に印加する電圧を入れ替えて使用すると、電荷蓄積層のソース側、ドレイン側にそれぞれ電荷を保持することが可能になる。これにより、１つの半導体記憶装置に２ビットの情報の記憶が可能になる。
２ビットの情報の記憶が可能な半導体記憶装置を多数含む半導体記憶システムでは、１ビットのものよりも記憶容量が単純に２倍になり、逆に同じ記憶容量でもチップ面積を単純に半分にすることができる。そのために、高集積化と低コスト化の要求を同時に満たすことができる。
【０００３】
このような半導体記憶装置のサイズを小さくすると、チャネル長、ビット線幅、ワード線幅等が縮小される。しかし、ビット線幅が縮小されると、ビット線の抵抗値が大きくなる。そのために、ビット線の抵抗値を低減する方法が提案されている。
【０００４】
例えば、特許文献１及び特許文献２では、ビット線の上面に金属層（例えばタングステン層）を形成して、ビット線の低抵抗化を行っている。
【特許文献１】特開平１１−３３０４２７号公報
【特許文献２】国際公開番号ＷＯ０３／０７１６０６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１及び特許文献２に開示されている発明によって、ビット線の低抵抗化は可能である。これらの発明では、ビット線及び金属層を覆うようにしてビット線とゲート電極の間を酸化膜で埋める。しかし、後工程での成膜や熱処理時に、酸化膜形成時の酸化剤と金属とが反応して、ビット線とゲート電極の間に金属酸化物による針状結晶が形成される。その結果、ビット線とワード線とが導通して特性の劣化や、最悪の場合、記憶装置として動作しなくなる。
【０００６】
本発明は、上記の問題に鑑み、酸化処理や酸化剤への耐性を向上させ、かつビット線の低抵抗化を可能とする半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決する本発明の半導体装置は、シリコン基板（１０）の素子形成面の法線方向から見て一方向に平行に設けられる複数のビット線（１６）と、前記ビット線（１６）間の前記半導体基板（１０）上に設けられる第１絶縁膜（１１）と、前記第１絶縁膜（１１）上に設けられる電荷蓄積層（１２）と、前記電荷蓄積層（１２）上に設けられる第２絶縁膜（１３）と、前記第２絶縁膜（１３）上に設けられる導電層（１４）と、前記導電層（１４）の側面に設けられるシリコン酸化膜（１７）と、前記複数のビット線（１６）の各々の上面に設けられる金属層（１８）と、前記金属層（１８）を覆って前記金属層（１８）と前記電荷蓄積層（１２）とを絶縁しつつ、前記導電層（１４）と同じ高さまで設けられるシリコン窒化膜（１９、２０）と、前記素子形成面の法線方向から見て前記一方向に対して垂直な方向に設けられ、前記導電層（１４）に接続されるワード線（２１）と、を備えるものである。
本発明の半導体装置では、金属層がシリコン窒化膜で覆われるため、この後に行われる熱処理や薬液処理から金属層を保護することができる。そのために、従来発生する可能性のあった特性の劣化等を防止することができる。
【０００８】
この半導体装置は、前記電荷蓄積層（１２）が導電体から構成されており、前記素子形成面の法線方向から見て、前記ビット線（１６）間の前記ワード線（２１）が設けられている領域の前記ワード線（２１）の下部に、前記第１絶縁膜（１１）、前記電荷蓄積層（１２）、前記第２絶縁膜（１３）、及び前記導電層（１４）が設けられており、前記素子形成面の法線方向から見て、前記ビット線（１６）間の前記ワード線（２１）が設けられていない領域に、前記シリコン基板（１０）、前記シリコン窒化膜（１９、２０）、前記第１絶縁膜（１１）、前記電荷蓄積層（１２）、前記第２絶縁膜（１３）、及び前記導電層（１４）との間に絶縁膜用シリコン窒化膜（５４）を挟んで絶縁膜用シリコン酸化膜（５５）を備えるようになっていてもよい。
これにより、ＯＮＯ膜の電荷蓄積層に蓄積される電荷をより安定させることができる。
【０００９】
この半導体装置は、例えば前記金属層（１７）が、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのいずれかにより形成可能である。
【００１０】
本発明の半導体装置は、例えば以下の如き方法により製造できる。
その方法の一例は、シリコン基板（１０）の素子形成面上に、第１絶縁膜（１１）、電荷蓄積層（１２）、第２絶縁膜（１３）、及び導電層（１４）をこの順に形成する第１の工程と、前記素子形成面の法線方向から見たときに直線状に溝（１５）を形成し、前記第１絶縁膜（１１）、前記電荷蓄積層（１２）、前記絶縁膜（１３）、及び前記導電層（１４）を分離する第２の工程と、前記溝（１５）の底面にビット線（１６）を形成して、前記溝（１５）の側壁を覆うようにシリコン酸化膜（１７）及び第１シリコン窒化膜（１９）をこの順に形成する第３の工程と、前記ビット線（１６）を覆って金属層（１８）を形成し、前記溝（１５）を埋めるように当該金属層（１８）の上に第２シリコン窒化膜（２０）を形成する第４の工程と、前記素子形成面の法線方向から見て前記溝（１５）に対して垂直な方向に、分離された前記導電層（１４）を接続するためのワード線（２１）を形成する第５の工程と、を含む。
【００１１】
前記第１の工程では、ハードマスクとして前記導電層（１４）を覆ってマスク用酸化膜（３０）若しくはマスク用窒化膜（４０）を形成されてもよい。
微細加工技術が進むにつれて、レジストマスクは薄くなるが、エッチングの際にハードマスクを用いることにより、レジストマスクの不足を補うことができる。ポリシリコンのエッチングには、一般的に酸化膜が用いられるが、窒化膜は酸化膜に比べワード線形成時の段差が生じにくい。
【００１２】
前記電荷蓄積層（１２）が導電体で構成されており、前記第２の工程は、前記溝（１５）を形成する前に、前記素子形成面の法線方向から見て前記溝（１５）及び前記ワード線が形成されない領域の第１シリコン酸化膜（１１）、電荷蓄積層（１２）、及び第２シリコン酸化膜（１３）を除去し絶縁膜用溝（５６）を形成する工程と、当該絶縁膜用溝（５６）の側面及び底面に絶縁膜用シリコン窒化膜（５４）を形成する工程と、当該絶縁膜用シリコン窒化膜（５４）の上に絶縁膜用シリコン酸化膜（５５）を形成し前記絶縁膜用溝（５６）を埋める工程とを含んでいてもよい。
このような半導体装置の製造方法では、ビット線に挟まれた領域のうち、さらにワード線の下の領域のみにＯＮＯ膜が形成される。これにより、ＯＮＯ膜の電荷蓄積層に蓄積される電荷をより安定させることができる。
【００１３】
前記第４の工程では、前記金属層（１８）を、選択成長により形成してもよい。
選択成長を用いることにより、所望のビット線上に所望の膜厚の金属層を形成することができる。これにより、一度全面に金属層を堆積し、ＣＭＰ処理による平坦化、その後のエッチングによるエッチバック工程という一連の工程を省略することができる。特にタングステンの選択成長は、ビット線上にのみ形成するため、ｎ型とｐ型の両領域に成膜できないという従来のＣＭＯＳプロセスで見られる問題を解決することができる。
【００１４】
前記第４の工程は、前記ビット線（１６）及び前記第１シリコン窒化膜（１９）を覆うように金属膜（６０）を形成する工程と、前記金属膜（６０）のうち前記ビット線（１６）の上の部分にのみ前記金属膜（６０）を覆うようにレジストマスク（２３）を形成する工程と、前記金属膜（６０）及び前記レジストマスク（２３）をエッチングすることにより前記金属層（１８）を形成する工程と、を含むようになっていてもよい。
金属膜を成膜した後に、溝の底の金属膜以外の部分をエッチングにより除去できるため、金属膜をＣＭＰ処理で平坦化する工程を省略することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を、図面を参照して説明する。
なお、各実施形態の説明では、共通するものには共通の符号を用いることとし、重複する説明は場合により省略するものとする。
また、以下の各実施形態は、ビット線及びワード線を形成する工程についてのみであり、それ以前に行われる下地工程、ビット線及びワード線の形成後に行われる配線等の上地工程については省略している。ビット線及びワード線の形成以外の他の工程については、従来と同じ方法により行われる。また、以下の各実施形態では、基板が従来のシリコン基板、酸化膜がシリコン酸化膜、窒化膜がシリコン窒化膜、ゲート電極がポリシリコンにより形成される。
【００１６】
≪第１実施形態≫
図１、図２ａ〜図１３ａ、及び図２ｂ〜図１３ｂは、本発明の第１実施形態の半導体装置の製造方法を説明するための図である。図１は、第１実施形態の半導体装置をその素子形成面の法線方向から見た上面図である。図２ａ〜図１３ａは、図１の半導体装置の各工程におけるＡ−Ａ’面の断面図であり、図２ｂ〜図１３ｂは、各工程のおけるＢ−Ｂ’面の断面図である。
図１では、ワード線２１と酸化膜３４とが所定の間隔で直線上に設けられており、第１窒化膜１９及び第２窒化膜２０がワード線２１と垂直になるように設けられている。図１には表示されていないが、さらに第１窒化膜１９及び第２窒化膜２０に覆われてタングステン層及びビット線が設けられている。ビット線とワード線２１とは格子状になる。
【００１７】
第１実施形態の半導体装置の製造方法では、まず、基板１０上に第１酸化膜１１、電荷蓄積用窒化膜１２、第２酸化膜１３、第１ポリシリコン層１４、マスク用酸化膜３０、ＡＲＣ（反射防止膜）層３１、レジストマスク３２を、基板１０側からこの順に形成する（図２ａ、図２ｂ）。第１酸化膜１１が本発明の第１絶縁膜に相当し、電荷蓄積用窒化膜１２が本発明の電荷蓄積層に相当し、第２酸化膜１３が本発明の第２絶縁膜に相当し、第１ポリシリコン層１４が本発明の導電層に相当する。マスク用酸化膜３０、ＡＲＣ層３１、及びレジストマスク３２は、後述する溝１５が形成される領域以外に形成する。第１ポリシリコン層１４は、非晶質シリコン層であってもよい。
【００１８】
次いで、レジストマスク３２に覆われていない領域の第１ポリシリコン層１４、第２酸化膜１３、電荷蓄積用窒化膜１２、第１酸化膜１１を除去して、溝１５を形成する（図３ａ、図３ｂ）。溝１５を形成することにより第１酸化膜１１、電荷蓄積用窒化膜１２、第２酸化膜１３、及び第１ポリシリコン層１４が分離される。このとき、溝１５の底面となるシリコン基板１０は露出している。また、ＡＲＣ層３１及びレジストマスク３２は除去される。マスク用酸化膜３０は、これ以降の処理における影響からポリシリコン層１４を保護するために残される。
【００１９】
次いで、酸化処理により、溝１５に面した第１ポリシリコン層１４の側壁及び露出したシリコン基板１０の底面に第３酸化膜１７を形成する。この酸化処理は、熱酸化又はプラズマ酸化によって行うことができる。次いで、ビット線１６を、溝１５の底面の第３酸化膜１７の直下に形成する（図４ａ、図４ｂ）。
【００２０】
次いで、溝１５の側壁に第１窒化膜１９により、窒化スペーサーを形成する。このとき、後述するタングステン層を窒化膜で覆うために、溝１５の側壁の部分のみに窒化膜が残るように形成される。また、ビット線１６の表面が露出するように、溝１５の底面上の第３酸化膜１７は除去される（図５ａ、図５ｂ）。
【００２１】
次いで、図６ａ及び図６ｂに示すように、溝１５を埋めるように金属層としてタングステン層１８を形成する。その後、ＣＭＰ処理によりタングステン層１８を平坦にし、続いてドライエッチングを行うことにより、図７ａ及び図７ｂに示すように、ビット線１６上にのみ所望の厚さの金属層としてタングステン層１８を残す。ドライエッチングは例えばＳＦ６、Ｏ２、Ｈｅによる反応性イオンエッチングである。タングステン層１８の膜厚は、例えば２０ｎｍである。２０ｎｍの膜厚により、従来のイオン注入で形成されるビット線の抵抗よりも１桁以上抵抗値を減少させることができる。
【００２２】
次いで、溝１５を埋めるように第２窒化膜２０を形成して、ＣＭＰ処理により平坦化を行う（図８ａ、図８ｂ）。これにより、タングステン層１８が第１窒化膜１９及び第２窒化膜２０で覆われることになり、この後に行われる酸化処理等に伴う熱処理や薬液処理からタングステン層１８を保護することができる。
【００２３】
次いで、第１ポリシリコン層１４上部のマスク用酸化膜３０を除去する（図９ａ、図９ｂ）。これによりゲート電極となる第１ポリシリコン層１４の表面が露出する。次いで、第２ポリシリコン層３３を全面に形成する（図１０ａ、図１０ｂ）。
【００２４】
次いで、第１ポリシリコン層１４及び第２ポリシリコン層３３をエッチングすることにより、ワード線２１を形成する（図１１ａ、図１１ｂ）。このとき、図１のＢ−Ｂ’面の断面における第１ポリシリコン層１４及び第２ポリシリコン層３３は除去され、図１においてワード線２１が所定の間隔が直線上に形成される。
【００２５】
次いで、絶縁膜となる酸化層３４を全面にワード線２１を覆うように形成し（図１２ａ、図１２ｂ）、その後、ＣＭＰ処理によって平坦にする（図１３ａ、図１３ｂ）。これにより、ワード線２１間に酸化層３４が形成される。
【００２６】
≪第２実施形態≫
図１４ａ〜図１６ａ、及び図１４ｂ〜図１６ｂは、本発明の第２実施形態の半導体装置の製造方法を説明するための図である。第２実施形態の半導体装置をその素子形成面の法線方向から見た上面図は、第１実施形態と同様のものであり図１に示すものである。図１４ａ〜図１６ａは、図１に示す半導体装置のＡ−Ａ’面の断面図であり、図１４ｂ〜図１６ｂは、図１に示すＢ−Ｂ’面の断面図である。第２実施形態では、第１実施形態と基本的には同じであるが、第１実施形態の図２ａ及び図２ｂにおいてハードマスクとして第１ポリシリコン層１４を覆うマスク用酸化膜３０が、第２実施形態ではマスク用窒化膜４０となっている点で異なる。その他の点については、第２実施形態の図１４ａ及び図１４ｂ以前の工程は、第１実施形態の図２ａ〜図３ａ及び図２ｂ〜図３ｂまでの工程と同じであるので、説明を省略する。
マスク用酸化膜の代わりにマスク用窒化膜を用いることにより、ワード線形成時に段差が生じにくくなる。
【００２７】
図３ａ及び図３ｂまでの工程により溝１５が形成された後に、溝１５の側壁及び底部に沿って第３酸化膜１７を形成する（図１４ａ、図１４ｂ）。
【００２８】
次いで、溝１５の側壁及び底部に沿って第１窒化膜１９を形成した後、エッチングによりビット線１６の上の部分の第３酸化膜１７及び第１窒化膜１９を除去する（図１５ａ、図１５ｂ）。
【００２９】
次いで、第１実施形態と同様に、タングステン層１８を形成し、その後溝１５を埋めるように第２窒化膜２０を形成し、タングステン層１８を第１窒化膜１９及び第２窒化膜２０で覆う。次いで、ＣＭＰ処理によって第１窒化膜１９及び第２窒化膜２０の平坦化を行う（図１６ａ、図１６ｂ）。その後は第１実施形態の図９ａ及び図９ｂからの工程と同じである。
【００３０】
≪第３実施形態≫
図１７、図１８ａ〜図２９ａ、及び図１８ｂ〜図２９ｂは、本発明の第３実施形態の半導体装置の製造方法を説明するための図である。図１７は、第３実施形態の半導体装置をその素子形成面の法線方向から見た上面図である。図１８ａ〜図２９ａは、図１７の半導体装置のＣ−Ｃ’面の断面図であり、図１８ｂ〜図２９ｂは、図１７のＤ−Ｄ’面の断面図である。
図１７では、第１実施形態と同様にワード線２１が所定の間隔で直線上に設けられており、絶縁膜用窒化膜５４及び絶縁膜用酸化膜５５がワード線２１の無い領域に等間隔に設けられている。絶縁膜用窒化膜５４及び絶縁膜用酸化膜５５が無い領域には、ワード線２１と垂直になるように下部にビット線１６が設けられている。ワード線２１がある領域で、かつビット線２１が無い領域の下部には、ＯＮＯ膜が形成されている。つまり、第３実施形態では、第１実施形態では素子形成面の法線方向から見たときに直線状になるように形成されるＯＮＯ膜が、さらにそのうちワード線の存在する部分の下に限定されて形成される。
【００３１】
第３実施形態の半導体装置の製造方法では、まず、基板１０上に第１酸化膜１１、電荷蓄積用窒化膜１２、第２酸化膜１３、第１ポリシリコン層１４、マスク用窒化膜５０、レジストマスク５１を、基板１０側からこの順に形成する（図１８ａ、図１８ｂ）。マスク用窒化膜５０は、レジストマスク５１によってパターニングされ、後述する溝１５が形成される領域にエッチングにより形成される。このエッチングは例えばＣＨＦ３、Ａｒ、Ｏ２による。
【００３２】
次いで、レジストマスク５１を除去し、マスク用窒化膜５０の間にマスク用酸化膜５２を形成する（図１９ａ、図１９ｂ）。次いで、レジストマスク５３をＢ−Ｂ’面の後にワード線を形成する領域にのみ形成し、その領域以外の露出したマスク用酸化膜５２を除去する（図２０ａ、図２０ｂ）。これにより、Ｃ−Ｃ’面のマスク用酸化膜５２は除去される。
【００３３】
次いで、マスク用窒化膜５０及びマスク用酸化膜５２に覆われていない領域をエッチングして、第１ポリシリコン層１４、第２酸化膜１３、電荷蓄積用窒化膜１２、第１酸化膜１１、及びシリコン基板１０の一部を除去して絶縁膜用溝５６を形成する（図２１ａ、図２１ｂ）。このとき、マスク用窒化膜５０及びマスク用酸化膜５２は、ハードマスクとして機能する。また、このとき、Ｄ−Ｄ’面の断面におけるマスク用酸化膜５２も除去される。
【００３４】
次いで、絶縁膜用溝５６の側壁及び底部を覆うように、絶縁膜用窒化膜５４を形成し、その後、絶縁膜用窒化膜５４の上へ絶縁膜用溝５６を埋めるように絶縁膜用酸化膜５５を形成する。このとき、図１７のＤ−Ｄ’面の断面において、第１ポリシリコン層が露出している部分についても絶縁膜用窒化膜５４及び絶縁膜用酸化膜５５を形成する。次いで、ＣＭＰ処理によって、絶縁膜用窒化膜５４及び絶縁膜用酸化膜５５の平坦化を行う（図２２ａ、図２２ｂ）。
【００３５】
次いで、絶縁膜用酸化膜５５に覆われていない領域のマスク用窒化膜５０、第１ポリシリコン層１４、第２酸化膜１３、電荷蓄積用窒化膜１２、第１酸化膜１１を除去し、溝１５を形成する（図２３ａ、図２３ｂ）。これにより、溝１５の底面のシリコン基板１０は露出する。また、これにより、図１７において、第１ポリシリコン層１４の存在する部分の下にのみＯＮＯ膜が形成される。電荷蓄積用窒化膜１２のエッチングは例えばＣＨＦ３、Ａｒ、Ｏ２によるものであり、第１、第２酸化膜１１、１３のエッチングは例えばＣ４Ｆ８、ＣＨ３Ｆ、Ａｒ、Ｏ２によるものであり、第１ポリシリコン層１４のエッチングは例えばＨＢｒ、Ｃｌ２、Ｏ２によるものである。
【００３６】
次いで、溝１５の側壁及び露出したシリコン基板１０の底面に第３酸化膜１７を形成する。次いで、溝１５の底面にビット線１６を形成する。次いで、溝１５の側壁及び底面に第１窒化膜１９を形成する。次いで、エッチングにより溝１５の底面の第３酸化膜１７及び第１窒化膜１９を除去し、ビット線１６の表面を露出させる（図２４ａ、図２４ｂ）。
【００３７】
次いで、溝１５を埋めるようにタングステン層１８を形成する。その後、ＣＭＰ処理によりタングステン層１８を平坦にし（図２５ａ、図２５ｂ）、続いてドライエッチングを行うことにより、ビット線１６上にのみ所望の厚さのタングステン層１８が残るようにする（図２６ａ、図２６ｂ）。
【００３８】
次いで、溝１５’を埋めるように第２窒化膜２０を形成し、その後ＣＭＰ処理により平坦化を行う（図２７ａ、図２７ｂ）。これにより、タングステン層１８が第１窒化膜１９及び第２窒化膜２０で覆われることになり、この後に行われる酸化処理等に伴う熱処理や薬液処理からタングステン層１８を保護することができる。
【００３９】
次いで、第２ポリシリコン層５７を全面に形成する（図２８ａ、図２８ｂ）。次いで、第２ポリシリコン層５７をエッチングすることによりワード線２１を形成する（図２９ａ、図２９ｂ）。
この第３実施形態では、ビット線１６に挟まれた領域のうち、さらにワード線２１の下の領域のみにＯＮＯ膜が形成される。これにより、ＯＮＯ膜の電荷蓄積層に蓄積される電荷をより安定させることができる。
【００４０】
≪第４実施形態≫
図３０ａ〜図３１ａ、及び図３０ｂ〜図３１ｂは、本発明の第４実施形態の半導体装置の製造方法を説明するための図である。第４実施形態の半導体装置をその素子形成面の法線方向から見た上面図は、第１実施形態と同様のものであり図１に示すものである。図３０ａ〜図３１ａは、図１に示す半導体装置のＡ−Ａ’面の断面図であり、図３０ｂ〜図３１ｂは、図１のＢ−Ｂ’面の断面図である。第４実施形態では、第１実施形態と基本的には同じであるが、タングステン層を形成する際に選択成長を行う点で異なる。第４実施形態の図３０ａ及び図３０ｂ以前の工程は、第１実施形態の図２ａ〜図５ａ及び図２ｂ〜図５ｂまでの工程と同じであるので、説明を省略する。
選択成長を用いることにより、所望のビット線上に所望の膜厚の金属層を形成することができる。これにより、一度全面に金属層を堆積し、ＣＭＰ処理による平坦化、その後のエッチングによるエッチバック工程という一連の工程を省略することができる。特にタングステンの選択成長は、ビット線上にのみ形成するため、ｎ型とｐ型の両領域に成膜できないという従来のＣＭＯＳプロセスで見られる問題が解決されることになる。
【００４１】
図５ａ及び図５ｂまでの工程により溝１５の側壁に第１窒化膜１９が形成された後に、第４実施形態では、ビット線１６の表面にタングステン層１８を選択成長させる（図３０ａ、図３０ｂ）。選択成長は、例えばＷＦ６（六フッ化タングステン）ガス及びＳｉＨ４（モノシラン）ガスの雰囲気で、圧力は３Ｔｏｒｒ、温度は３００〜４００℃の環境下で行う。タングステンの他にも、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）を用いて金属層を形成してもよい。
【００４２】
次いで、第１実施形態と同様に、溝１５を埋めるように第２窒化膜２０を形成し、タングステン層１８を第１窒化膜１９及び第２窒化膜２０で覆う。次いで、ＣＭＰ処理によって平坦化を行い（図３１ａ、図３１ｂ）、その後は第１実施形態の図９ａ及び図９ｂからの工程と同じである。
【００４３】
≪第５実施形態≫
図３２ａ〜図３４ａ、及び図３２ｂ〜図３４ｂは、本発明の第５実施形態の半導体装置の製造方法を説明するための図である。第５実施形態の半導体装置をその素子形成面の法線方向から見た上面図は、第１実施形態と同様のものであり図１に示すものである。図３２ａ〜図３４ａは、図１に示す半導体装置のＡ−Ａ’面の断面図であり、図３２ｂ〜図３４ｂは、図１のＢ−Ｂ’面の断面図である。第５実施形態では、第１実施形態と基本的には同じであるが、金属層を形成する際にまず溝の側壁や底部を覆うようにタングステン膜を形成し、その後溝の底部のビット線の上の部分にのみレジストマスクを形成し、それ以外の部分のタングステン膜を除去する点で異なる。第５実施形態の図３２ａ及び図３２ｂ以前の工程は、第１実施形態の図２ａ〜図５ｂ及び図２ｂ〜図５ｂまでの工程と同じであるので、説明を省略する。
金属膜を成膜した後に、溝の底の金属膜以外の部分をエッチングにより除去できるため、金属膜をＣＭＰ処理で平坦化する工程を省略することができる。
【００４４】
図５ａ及び図５ｂまでの工程により溝１５の側壁に第１窒化膜１９が形成された後に、第５実施形態では、マスク用酸化膜３０と溝１５の側壁及び底部を覆うように金属膜としてタングステン膜６０を形成する。次いで、タングステン膜６０のうちビット線の上面にあたる部分にのみレジストマスク６１を形成する（図３２ａ、図３２ｂ）。
【００４５】
次いで、エッチングによりマスク用酸化膜３０と溝１５の側壁を覆うタングステン膜６０の一部を除去し、ビット線の上面にのみタングステン層１８を形成する。このエッチングは例えばＳＦ６、Ｏ２、Ｈｅによる等方性エッチングである。次いで、アッシングによりレジストマスク６１を除去する（図３３ａ、図３３ｂ）。
【００４６】
次いで、第１実施形態と同様に、溝１５を埋めるように第２窒化膜２０を形成し、タングステン膜６０を第１窒化膜１９及び第２窒化膜２０で覆う。次いで、図３４ａ及び図３４ｂに示すようにＣＭＰ処理によって平坦化を行い（図３４ａ、図３４ｂ）、その後は第１実施形態の図９ａ及び図９ｂからの工程と同じである。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図２ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図２ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図３ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図３ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図４ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図４ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図５ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図５ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図６ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図６ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図７ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図７ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図８ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図８ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図９ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図９ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１０ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１０ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１１ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１１ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１２ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１２ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１３ａ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１３ｂ】本発明の第１実施形態の半導体装置の製造方法を説明するための図。
【図１４ａ】本発明の第２実施形態の半導体装置の製造方法を説明するための図。
【図１４ｂ】本発明の第２実施形態の半導体装置の製造方法を説明するための図。
【図１５ａ】本発明の第２実施形態の半導体装置の製造方法を説明するための図。
【図１５ｂ】本発明の第２実施形態の半導体装置の製造方法を説明するための図。
【図１６ａ】本発明の第２実施形態の半導体装置の製造方法を説明するための図。
【図１６ｂ】本発明の第２実施形態の半導体装置の製造方法を説明するための図。
【図１７】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図１８ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図１８ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図１９ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図１９ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２０ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２０ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２１ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２１ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２２ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２２ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２３ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２３ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２４ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２４ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２５ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２５ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２６ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２６ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２７ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２７ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２８ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２８ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２９ａ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図２９ｂ】本発明の第３実施形態の半導体装置の製造方法を説明するための図。
【図３０ａ】本発明の第４実施形態の半導体装置の製造方法を説明するための図。
【図３０ｂ】本発明の第４実施形態の半導体装置の製造方法を説明するための図。
【図３１ａ】本発明の第４実施形態の半導体装置の製造方法を説明するための図。
【図３１ｂ】本発明の第４実施形態の半導体装置の製造方法を説明するための図。
【図３２ａ】本発明の第５実施形態の半導体装置の製造方法を説明するための図。
【図３２ｂ】本発明の第５実施形態の半導体装置の製造方法を説明するための図。
【図３３ａ】本発明の第５実施形態の半導体装置の製造方法を説明するための図。
【図３３ｂ】本発明の第５実施形態の半導体装置の製造方法を説明するための図。
【図３４ａ】本発明の第５実施形態の半導体装置の製造方法を説明するための図。
【図３４ｂ】本発明の第５実施形態の半導体装置の製造方法を説明するための図。
【符号の説明】
【００４８】
１０  基板
１１  第１酸化膜
１２  電荷蓄積用窒化膜
１３  第２酸化膜
１４  第１ポリシリコン層
１５  溝
１６  ビット線
１７  第３酸化膜
１８  タングステン層
１９  第１窒化膜
２０  第２窒化膜
２１  ワード線
３０、５２  マスク用酸化膜
３１  ＡＲＣ層
３２、５１、５３、６１  レジストマスク
３３、５７  第２ポリシリコン層
３４  酸化層
４０、５０  マスク用窒化膜
５４  絶縁膜用窒化膜
５５  絶縁膜用酸化膜
５６  絶縁膜用溝
６０  タングステン膜
【図１】
2010087424.tif 000003
【図２ａ】
2010087424.tif 000004
【図２ｂ】
2010087424.tif 000005
【図３ａ】
2010087424.tif 000006
【図３ｂ】
2010087424.tif 000007
【図４ａ】
2010087424.tif 000008
【図４ｂ】
2010087424.tif 000009
【図５ａ】
2010087424.tif 000010
【図５ｂ】
2010087424.tif 000011
【図６ａ】
2010087424.tif 000012
【図６ｂ】
2010087424.tif 000013
【図７ａ】
2010087424.tif 000014
【図７ｂ】
2010087424.tif 000015
【図８ａ】
2010087424.tif 000016
【図８ｂ】
2010087424.tif 000017
【図９ａ】
2010087424.tif 000018
【図９ｂ】
2010087424.tif 000019
【図１０ａ】
2010087424.tif 000020
【図１０ｂ】
2010087424.tif 000021
【図１１ａ】
2010087424.tif 000022
【図１１ｂ】
2010087424.tif 000023
【図１２ａ】
2010087424.tif 000024
【図１２ｂ】
2010087424.tif 000025
【図１３ａ】
2010087424.tif 000026
【図１３ｂ】
2010087424.tif 000027
【図１４ａ】
2010087424.tif 000028
【図１４ｂ】
2010087424.tif 000029
【図１５ａ】
2010087424.tif 000030
【図１５ｂ】
2010087424.tif 000031
【図１６ａ】
2010087424.tif 000032
【図１６ｂ】
2010087424.tif 000033
【図１７】
2010087424.tif 000034
【図１８ａ】
2010087424.tif 000035
【図１８ｂ】
2010087424.tif 000036
【図１９ａ】
2010087424.tif 000037
【図１９ｂ】
2010087424.tif 000038
【図２０ａ】
2010087424.tif 000039
【図２０ｂ】
2010087424.tif 000040
【図２１ａ】
2010087424.tif 000041
【図２１ｂ】
2010087424.tif 000042
【図２２ａ】
2010087424.tif 000043
【図２２ｂ】
2010087424.tif 000044
【図２３ａ】
2010087424.tif 000045
【図２３ｂ】
2010087424.tif 000046
【図２４ａ】
2010087424.tif 000047
【図２４ｂ】
2010087424.tif 000048
【図２５ａ】
2010087424.tif 000049
【図２５ｂ】
2010087424.tif 000050
【図２６ａ】
2010087424.tif 000051
【図２６ｂ】
2010087424.tif 000052
【図２７ａ】
2010087424.tif 000053
【図２７ｂ】
2010087424.tif 000054
【図２８ａ】
2010087424.tif 000055
【図２８ｂ】
2010087424.tif 000056
【図２９ａ】
2010087424.tif 000057
【図２９ｂ】
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【図３０ａ】
2010087424.tif 000059
【図３０ｂ】
2010087424.tif 000060
【図３１ａ】
2010087424.tif 000061
【図３１ｂ】
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【図３２ａ】
2010087424.tif 000063
【図３２ｂ】
2010087424.tif 000064
【図３３ａ】
2010087424.tif 000065
【図３３ｂ】
2010087424.tif 000066
【図３４ａ】
2010087424.tif 000067
【図３４ｂ】
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