(57)【要約】      （修正有）【課題】トランジスタの閾値ばらつきの増大を抑制する半導体装置の提供。【解決手段】ＳＲＡＭメモリセルであって、第１のゲート電極Ｇｐ１と第１のソース及びドレイン拡散層とを有する第１のｐＭＯＳトランジスタＴｐ１と、第１のゲート電極と分断された第２のゲート電極Ｇｎ１と第２のソース及びドレイン拡散層とを有する第１のｎＭＯＳトランジスタＴｎ１と、第３のゲート電極Ｇｐ２と第３のソース及びドレイン拡散層とを有する第２のｐＭＯＳトランジスタＴｐ２と、第４のゲート電極Ｇｎ２と第４のソース及びドレイン拡散層とを有する第２のｎＭＯＳトランジスタＴｎ２と、第１のソース／ドレイン拡散層の一方に接続するソース／ドレインコンタクトＣＳ１と、第１のゲート電極と第３のソース／ドレイン拡散層を接続させるコンタクトＳＣ１と、素子分離絶縁膜上に形成され、第１及び第２のゲート電極を電気的に接続するコンタクトＣ１とを具備する。【選択図】図２
2010087423.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭメモリセルであって、
第１のゲート電極と第１のソース及びドレイン拡散層とを有する第１のｐＭＯＳトランジスタと、
前記第１のゲート電極と分断された第２のゲート電極と第２のソース及びドレイン拡散層とを有する第１のｎＭＯＳトランジスタと、
第３のゲート電極と第３のソース及びドレイン拡散層とを有する第２のｐＭＯＳトランジスタと、
前記第３のゲート電極と分断された第４のゲート電極と第４のソース及びドレイン拡散層とを有する第２のｎＭＯＳトランジスタと、
前記第１のｐＭＯＳトランジスタ及び前記第１のｎＭＯＳトランジスタの境界に形成された第１の素子分離絶縁膜と、
前記第２のｐＭＯＳトランジスタ及び前記第２のｎＭＯＳトランジスタの境界に形成された第２の素子分離絶縁膜と、
前記第１のソース／ドレイン拡散層の一方に接続する第１のソース／ドレインコンタクトと、
前記第３のソース／ドレイン拡散層の一方に接続する第２のソース／ドレインコンタクトと、
前記第１のゲート電極と前記第３のソース／ドレイン拡散層の他方とを接続させ、前記第１及び第２のソース／ドレインコンタクトより高さが低い第１のコンタクトと、
前記第３のゲート電極と前記第１のソース／ドレイン拡散層の他方とを接続させ、前記第１及び第２のソース／ドレインコンタクトより高さが低い第２のコンタクトと、
前記第１の素子分離絶縁膜上に形成され、前記第１及び第２のゲート電極を電気的に接続し、前記第１及び第２のソース／ドレインコンタクトより高さが低い第１のつなぎコンタクトと、
前記第２の素子分離絶縁膜上に形成され、前記第３及び第４のゲート電極を電気的に接続し、前記第１及び第２のソース／ドレインコンタクトより高さが低い第２のつなぎコンタクトと
を具備することを特徴とする半導体装置。
【請求項２】
前記第１及び第２のつなぎコンタクトと前記第１及び第２のコンタクトとは、高さが同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のつなぎコンタクトと前記第１及び第２のコンタクトとは、大きさが異なることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１及び第２のつなぎコンタクトと前記第１及び第２のコンタクトとは、シリコンをエピタキシャル成長させた膜又はシリサイド膜で形成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
ＳＲＡＭメモリセルであって、
半導体基板内に第１の導電型の第１のウェルと第２の導電型の第２及び第３のウェルとを形成する工程と、
前記第１及び第２のウェルの境界における前記半導体基板内に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜、前記第１及び第２のウェルを跨ぐゲート材を形成する工程と、
前記ゲート材を前記素子分離絶縁膜上で分断し、第１及び第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極を接続するつなぎコンタクトを前記素子分離絶縁膜上に形成すると同時に、前記第２のゲート電極と前記第３のウェルを接続するコンタクトを形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＡＲＭメモリセルを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高集積ＳＲＡＭ（ＨＤＳＲＡＭ）のように、通常のデザインルールよりもさらに厳しいルールで描かれることがある。特に、セル面積が小さいことが求められるＳＲＡＭデバイスでは、特性の安定性の面でトランジスタばらつきを減らす要求が強い。一方、インバータを構成しているデバイスでは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで共通のゲートを有している。特に、ポリシリコン電極を用いたデバイスでは、ｎタイプのゲート電極中に打ち込まれた不純物がｐＭＯＳトランジスタに影響を与え、逆にｐタイプのゲート電極中に打ち込まれた不純物がｎＭＯＳトランジスタに影響を与えて、結果的にお互いのトランジスタの閾値ばらつきを増加させてしまう。
【０００３】
また、最近ではNi Full Silicide（ＦＵＳＩ）電極に代表されるメタルゲートを適用する例も多く報告されている。この場合、ポリシリコン電極がＦＵＳＩ電極に置き換わったとしても、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとでＮｉの組成比を変えるPhase Control技術が主流になると考えられる。このＮｉ組成比の違いは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで互いに影響を与え、結果として、ポリシリコン電極と同様、トランジスタの閾値ばらつきを増加させてしまう。
【０００４】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開平１１−１２６８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、トランジスタの閾値ばらつきの増大を抑制することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の態様による半導体装置は、ＳＲＡＭメモリセルであって、第１のゲート電極と第１のソース及びドレイン拡散層とを有する第１のｐＭＯＳトランジスタと、前記第１のゲート電極と分断された第２のゲート電極と第２のソース及びドレイン拡散層とを有する第１のｎＭＯＳトランジスタと、第３のゲート電極と第３のソース及びドレイン拡散層とを有する第２のｐＭＯＳトランジスタと、前記第３のゲート電極と分断された第４のゲート電極と第４のソース及びドレイン拡散層とを有する第２のｎＭＯＳトランジスタと、前記第１のｐＭＯＳトランジスタ及び前記第１のｎＭＯＳトランジスタの境界に形成された第１の素子分離絶縁膜と、前記第２のｐＭＯＳトランジスタ及び前記第２のｎＭＯＳトランジスタの境界に形成された第２の素子分離絶縁膜と、前記第１のソース／ドレイン拡散層の一方に接続する第１のソース／ドレインコンタクトと、前記第３のソース／ドレイン拡散層の一方に接続する第２のソース／ドレインコンタクトと、前記第１のゲート電極と前記第３のソース／ドレイン拡散層の他方とを接続させ、前記第１及び第２のソース／ドレインコンタクトより高さが低い第１のコンタクトと、前記第３のゲート電極と前記第１のソース／ドレイン拡散層の他方とを接続させ、前記第１及び第２のソース／ドレインコンタクトより高さが低い第２のコンタクトと、前記第１の素子分離絶縁膜上に形成され、前記第１及び第２のゲート電極を電気的に接続し、前記第１及び第２のソース／ドレインコンタクトより高さが低い第１のつなぎコンタクトと、前記第２の素子分離絶縁膜上に形成され、前記第３及び第４のゲート電極を電気的に接続し、前記第１及び第２のソース／ドレインコンタクトより高さが低い第２のつなぎコンタクトとを具備する。
【０００７】
本発明の第２の態様による半導体装置の製造方法は、ＳＲＡＭメモリセルであって、半導体基板内に第１の導電型の第１のウェルと第２の導電型の第２及び第３のウェルとを形成する工程と、前記第１及び第２のウェルの境界における前記半導体基板内に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜、前記第１及び第２のウェルを跨ぐゲート材を形成する工程と、前記ゲート材を前記素子分離絶縁膜上で分断し、第１及び第２のゲート電極を形成する工程と、前記第１及び第２のゲート電極を接続するつなぎコンタクトを前記素子分離絶縁膜上に形成すると同時に、前記第２のゲート電極と前記第３のウェルを接続するコンタクトを形成する工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、トランジスタの閾値ばらつきの増大を抑制することが可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［１］ＳＲＡＭの回路構成
図１を用いて、本発明の一実施形態に係るＳＲＡＭの回路構成について説明する。ここでは、６個のトランジスタで１つのメモリセルが構成された構造を例に挙げるが、１つのメモリセルを構成するトランジスタの数は例えば８個、１０個等に変更することが可能である。
【００１１】
図１に示すように、本実施形態に係るＳＲＡＭは、２つのｐＭＯＳトランジスタＴｐ１、Ｔｐ２と４つのｎＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４とで構成されている。ここで、ｐＭＯＳトランジスタＴｐ１とｎＭＯＳトランジスタＴｎ１とでインバータＩＮＶ１が構成され、ｐＭＯＳトランジスタＴｐ２とｎＭＯＳトランジスタＴｎ２とでインバータＩＮＶ２が構成されている。
【００１２】
ｐＭＯＳトランジスタＴｐ１は、ソース／ドレイン端子の一端が電源端子Ｖｃｃに接続され、ソース／ドレイン端子の他端がノードＮ１に接続され、ゲート端子がノードＮ３に接続されている。ｐＭＯＳトランジスタＴｐ２は、ソース／ドレイン端子の一端が電源端子Ｖｃｃに接続され、ソース／ドレイン端子の他端がノードＮ２に接続され、ゲート端子がノードＮ４に接続されている。
【００１３】
ｎＭＯＳトランジスタＴｎ１は、ソース／ドレイン端子の一端が接地端子Ｖｓｓに接続され、ソース／ドレイン端子の他端がノードＮ１に接続され、ゲート端子がノードＮ３に接続されている。ｎＭＯＳトランジスタＴｎ２は、ソース／ドレイン端子の一端が接地端子Ｖｓｓに接続され、ソース／ドレイン端子の他端がノードＮ２に接続され、ゲート端子がノードＮ４に接続されている。
【００１４】
ｎＭＯＳトランジスタＴｎ３は、ソース／ドレイン端子の一端がビット線ＢＬ１に接続され、ソース／ドレイン端子の他端がノードＮ１に接続され、ゲート端子がワード線ＷＬに接続されている。ｎＭＯＳトランジスタＴｎ４は、ソース／ドレイン端子の一端がビット線ＢＬ２に接続され、ソース／ドレイン端子の他端がノードＮ２に接続され、ゲート端子がワード線ＷＬに接続されている。
【００１５】
そして、ノードＮ１とノードＮ４とがシェアードコンタクト（Shared Contact）ＳＣ２で接続され、ノードＮ２とノードＮ３とがシェアードコンタクトＳＣ１で接続されている。
【００１６】
［２］レイアウト
図２を用いて、本発明の一実施形態に係るＳＲＡＭのレイアウトについて説明する。このレイアウトで示す符号は、図１に示すＳＲＡＭの符号と対応している。
【００１７】
図２に示すように、素子分離絶縁膜（図示せず）で区画された素子領域内にｐウェル１２ａ１、１２ａ２とｎウェル１２ｂ１、１２ｂ２が形成されている。そして、ｐウェル１２ａ１、１２ａ２を有するｐＭＯＳ領域の両側にｎウェル１２ｂ１、１２ｂ２を有するｎＭＯＳ領域が配置されている。ｐＭＯＳ領域にはｐＭＯＳトランジスタＴｐ１、Ｔｐ２が形成され、図中左側のｎＭＯＳ領域にはｎＭＯＳトランジスタＴｎ１、Ｔｎ３が形成され、図中右側のｎＭＯＳ領域にはｎＭＯＳトランジスタＴｎ２、Ｔｎ４が形成されている。
【００１８】
図中下側には、ゲート電極Ｇｎ１、Ｇｐ１、Ｇｎ４が互いに分断されて横方向に延在されている。ゲート電極Ｇｎ１はｎウェル１２ｂ１を跨いで形成され、ゲート電極Ｇｐ１はｐウェル１２ａ１を跨いで形成され、ゲート電極Ｇｎ４はｎウェル１２ｂ２を跨いで形成されている。ゲート電極Ｇｎ１の両側のｎウェル１２ｂ１内にはソース／ドレイン領域が形成され、ｎＭＯＳトランジスタＴｎ１が形成されている。ゲート電極Ｇｐ１の両側のｐウェル１２ａ１内にはソース／ドレイン領域が形成され、ｐＭＯＳトランジスタＴｐ１が形成されている。ゲート電極Ｇｎ４の両側のｎウェル１２ｂ２内にはソース／ドレイン領域が形成され、ｎＭＯＳトランジスタＴｎ４が形成されている。ゲート電極Ｇｎ１とゲート電極Ｇｐ１とは、分断されているが、つなぎコンタクトＣ１によって電気的に接続されている。このつなぎコンタクトＣ１は、素子分離絶縁膜及びゲート電極Ｇｎ１、Ｇｐ１の端部上に形成されている。
【００１９】
図中上側には、ゲート電極Ｇｎ２、Ｇｐ２、Ｇｎ３が互いに分断されて横方向に延在されている。ゲート電極Ｇｎ２はｎウェル１２ｂ２を跨いで形成され、ゲート電極Ｇｐ２はｐウェル１２ａ２を跨いで形成され、ゲート電極Ｇｎ３はｎウェル１２ｂ１を跨いで形成されている。ゲート電極Ｇｎ２の両側のｎウェル１２ｂ２内にはソース／ドレイン領域が形成され、ｎＭＯＳトランジスタＴｎ２が形成されている。ゲート電極Ｇｐ２の両側のｐウェル１２ａ２内にはソース／ドレイン領域が形成され、ｐＭＯＳトランジスタＴｐ２が形成されている。ゲート電極Ｇｎ３の両側のｎウェル１２ｂ１内にはソース／ドレイン領域が形成され、ｎＭＯＳトランジスタＴｎ３が形成されている。ゲート電極Ｇｎ２とゲート電極Ｇｐ２とは、分断されているが、つなぎコンタクトＣ２によって電気的に接続されている。このつなぎコンタクトＣ２は、素子分離絶縁膜及びゲート電極Ｇｎ２、Ｇｐ２の端部上に形成されている。
【００２０】
ゲート電極Ｇｐ１とｐウェル１２ａ２とは、シェアードコンタクトＳＣ１によって電気的に接続されている。ゲート電極Ｇｐ２とｐウェル１２ａ１とは、シェアードコンタクトＳＣ２によって電気的に接続されている。
【００２１】
ｐＭＯＳトランジスタＴｐ１のソース／ドレイン領域にはコンタクトＣＳ１、ＣＳ６がそれぞれ接続されている。ｐＭＯＳトランジスタＴｐ２のソース／ドレイン領域にはコンタクトＣＳ３、ＣＳ５がそれぞれ接続されている。ｎＭＯＳトランジスタＴｎ１のソース／ドレイン領域にはコンタクトＣＳ２、ＣＳ７がそれぞれ接続されている。ｎＭＯＳトランジスタＴｎ２のソース／ドレイン領域にはコンタクトＣＳ４、ＣＳ８がそれぞれ接続されている。ｎＭＯＳトランジスタＴｎ３のソース／ドレイン領域にはコンタクトＣＳ７、ＣＳ９がそれぞれ接続されている。ｎＭＯＳトランジスタＴｎ４のソース／ドレイン領域にはコンタクトＣＳ８、ＣＳ１０がそれぞれ接続されている。
【００２２】
コンタクトＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４、ＣＳ５及びＣＳ８、ＣＳ６及びＣＳ７、ＣＳ９、ＣＳ１０上にはメタル配線Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８がそれぞれ形成されている。コンタクトＣＳ６とコンタクトＣＳ７とはメタル配線Ｍ６で接続され、コンタクトＣＳ５とコンタクトＣＳ８とはメタル配線Ｍ５で接続されている。
【００２３】
つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１は、互いに大きさが異なり、互いに面積が異なる。各ゲート電極Ｇｎ１、Ｇｐ１、Ｇｎ４、Ｇｎ２、Ｇｐ２、Ｇｎ３のゲート長Ｌｇは、例えば３０ｎｍから８０ｎｍ程度である。
【００２４】
［３］断面構造
図３を用いて、本発明の一実施形態に係るＳＲＡＭの断面構造について説明する。本図は、図２のIII−III線にほぼ沿った模式的な断面構造である。
【００２５】
図３に示すように、半導体基板１１内に素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩで区画された素子領域内にはｐウェル１２ａ１とｎウェル１２ｂ１、１２ｂ２が形成されている。
【００２６】
半導体基板１１上には、同一のゲート材１３で形成されたゲート電極Ｇｎ１、Ｇｐ１、Ｇｎ２がゲート絶縁膜（図示せず）を介して配置されている。ゲート電極Ｇｎ１は、ｎウェル１２ｂ１を跨いで素子分離領域ＳＴＩ上に至るまで形成されている。ゲート電極Ｇｐ１は、ｐウェル１２ａ１を跨いで素子分離領域ＳＴＩ上に至るまで形成されている。ゲート電極Ｇｎ４は、ｎウェル１２ｂ２を跨いで素子分離領域ＳＴＩ上に至るまで形成されている。
【００２７】
ゲート電極Ｇｎ１、Ｇｐ１、Ｇｎ２は、素子分離領域ＳＴＩ上で互いに分断されている。但し、ゲート電極Ｇｎ１のゲート電極Ｇｐ１側の端部とゲート電極Ｇｐ１のゲート電極Ｇｎ１側の端部とは、素子分離領域ＳＴＩ上において、つなぎコンタクトＣ１で電気的に接続されている。ゲート電極Ｇｐ１のゲート電極Ｇｎ４側の端部上には、シェアードコンタクトＳＣ１が形成されている。このシェアードコンタクトＳＣ１は、ゲート電極Ｇｐ１とｐウェル（図示せず）とを接続している。
【００２８】
ｎウェル１２ｂ１にはコンタクトＣＳ２が接続され、ｐウェル１２ａ１にはコンタクトＣＳ１が接続され、シェアードコンタクトＳＣ１にはコンタクトＣＳ５が接続されている。
【００２９】
つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１は、ソース／ドレイン拡散層に接続するコンタクトＣＳ１、ＣＳ２より高さが低い。つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１は、コンタクトＣＳ１、ＣＳ２とは別に形成され、コンタクトＣＳ１、ＣＳ２とは異なる材料で形成される。尚、つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１は、コンタクトＣＳ１、ＣＳ２と同じ材料で形成してもよい。
【００３０】
つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１は、互いに同じ高さである。つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１は、同時に形成され、同じ材料で形成される。
【００３１】
ここで、つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１の材料としては、例えば、バリアメタルとタングステンとの積層膜、シリコンをエピタキシャル成長させた膜、シリサイド膜、バリアメタルの単層膜などが挙げられる。コンタクトＣＳ１、ＣＳ２の材料としては、例えば、タングステン、銅などが挙げられる。
【００３２】
尚、つなぎコンタクト及びシェアードコンタクトを、他のコンタクト（例えばソース／ドレイン拡散層に接続するコンタクト）と別に形成する理由は、以下の通りである。図４に示すように、つなぎコンタクトＣ１、Ｃ２及びシェアードコンタクトＳＣ１、ＳＣ２と他のコンタクトＣＳ１〜ＣＳ１０とを同時に形成した場合、両者が接近しすぎるため、リソグラフィが困難である。さらに、つなぎコンタクトＣ１、Ｃ２、シェアードコンタクトＳＣ１、ＳＣ２及びコンタクトＣＳ１〜ＣＳ１０がメタル配線Ｍ１〜Ｍ８と接近しすぎるため、デザインが破綻してしまう。このため、つなぎコンタクトＣ１、Ｃ２及びシェアードコンタクトＳＣ１、ＳＣ２は、他のコンタクトＣＳ１〜ＣＳ１０と別に形成することが望ましい。
【００３３】
［４］製造方法
［４−１］例１
図３、図５及び図６を用いて、本発明の一実施形態に係る半導体装置の製造方法例１について説明する。
【００３４】
まず、図５に示すように、半導体基板１１内に絶縁膜からなる素子分離領域ＳＴＩが形成される。そして、この素子分離領域ＳＴＩで分離された素子領域内にｐウェル１２ａ１及びｎウェル１２ｂ１、１２ｂ２が形成される。次に、半導体基板１１上にゲート絶縁膜（図示せず）が形成され、このゲート絶縁膜上に例えばポリシリコンからなるゲート材１３が堆積される。その後、ゲート材１３が加工されて分断される。これにより、ゲート電極Ｇｎ１、Ｇｐ１、Ｇｎ４が形成される。次に、不純物導入及び拡散を行い、ソース／ドレイン拡散層（図示せず）が形成される。
【００３５】
次に、図６に示すように、ゲート電極Ｇｎ１、Ｇｐ１、Ｇｎ４、半導体基板１１及び素子分離領域ＳＴＩ上に層間絶縁膜１４が堆積され、この層間絶縁膜１４の上面が平坦化される。次に、ゲート電極Ｇｎ１、Ｇｐ１間の分断された領域、ゲート電極Ｇｐ１のゲート電極Ｇｎ４側の端部を含む領域の層間絶縁膜１４がエッチングされ、コンタクトホール１６ａ、１６ｂが形成される。その後、コンタクトホール１６ａ、１６ｂ内にコンタクト材（例えばバリアメタルとタングステンの積層膜）が埋めこまれ、このコンタクト材がＣＭＰで平坦化される。これにより、ゲート電極Ｇｎ１、Ｇｐ１間につなぎコンタクトＣ１が形成されるとともに、ゲート電極Ｇｐ１の端部にシェアードコンタクトＳＣ１が形成される。
【００３６】
次に、図３に示すように、層間絶縁膜１４、つなぎコンタクトＣ１及びシェアードコンタクトＳＣ１上に層間絶縁膜１５が堆積され、この層間絶縁膜１５の上面が平坦化される。次に、層間絶縁膜１４、１５が選択的に除去され、コンタクトホール１７ａ、１７ｂ、１７ｃが形成される。次に、コンタクトホール１７ａ、１７ｂ、１７ｃ内にコンタクト材（例えばバリアメタルとタングステンの積層膜）が埋めこまれ、このコンタクト材がＣＭＰで平坦化される。これにより、コンタクトＣＳ１、ＣＳ２、ＣＳ５が形成される。その後は、通常のメタル工程を経てＳＲＡＭが形成される。
【００３７】
［４−２］例２
図７乃至図１２を用いて、本発明の一実施形態に係る半導体装置の製造方法例２について説明する。例２は、ＳＲＡＭ領域と例えばロジック領域とを同時に形成する場合のプロセスである。
【００３８】
まず、図７に示すように、半導体基板１１内に絶縁膜からなる素子分離領域ＳＴＩが形成される。そして、この素子分離領域ＳＴＩで分離された素子領域内にｐウェル及びｎウェル（図示せず）が形成される。次に、半導体基板１１上にゲート絶縁膜（図示せず）が形成され、このゲート絶縁膜上に例えばポリシリコンからなるゲート材１３が堆積される。次に、このゲート材１３上にシリコン窒化膜２１が堆積される。その後、ゲート材１３及びシリコン窒化膜２１が加工され、ゲート電極Ｇｐ１０、Ｇｎ１０、Ｇｎ１、Ｇｐ１、Ｇｎ４が形成される。次に、ゲート電極Ｇｎ１、Ｇｐ１、Ｇｎ４を覆うようにシリコン酸化膜２２が形成され、このシリコン酸化膜２２上にシリコン窒化膜２３が形成される。
【００３９】
次に、図８に示すように、シリコン窒化膜２３上にレジスト２４が塗布され、このレジスト２４が所望形状にパターニングされる。次に、このパターニングされたレジスト２４を用いて、シリコン窒化膜２１、２３及びシリコン酸化膜２２が加工される。これにより、ＳＲＡＭのシェアードコンタクト及びつなぎコンタクト形成領域における半導体基板１１及び素子分離領域ＳＴＩが露出される。
【００４０】
次に、図９に示すように、レジスト２４が所望形状にパターニングされる。次に、このパターニングされたレジスト２４を用いて、ロジック領域のｐＭＯＳ領域のシリコン窒化膜２１、２３、シリコン酸化膜２２が加工され、側壁絶縁膜２５が形成される。そして、ロジック領域のｐＭＯＳ領域の半導体基板１１がリセス処理され、半導体基板１１の上部が除去される。その後、レジスト２４が剥離される。
【００４１】
次に、図１０に示すように、シリコンゲルマニウム（ＳｉＧｅ）のエピタキシャル成長が行われる。これにより、ロジック領域のソース／ドレイン形成領域、ＳＲＡＭ領域のシェアードコンタクト及びつなぎコンタクト形成領域に、エピタキシャル層２６が形成される。
【００４２】
次に、図１１に示すように、レジスト２７が塗布され、このレジスト２７が所望形状にパターニングされる。次に、このパターニングされたレジスト２７を用いて、ロジック領域のｎＭＯＳ領域及びＳＲＡＭ領域のシリコン窒化膜２１、２３、シリコン酸化膜２２が加工され、側壁絶縁膜２８が形成される。その後、レジスト２７が剥離される。次に、不純物導入及び拡散を行い、ソース／ドレイン拡散層（図示せず）が形成される。
【００４３】
次に、図１２に示すように、ゲート電極Ｇｐ１０、Ｇｎ１０、Ｇｎ１、Ｇｐ１、Ｇｎ４上のシリコン窒化膜２１が除去される。次に、ゲート電極Ｇｐ１０、Ｇｎ１０、Ｇｎ１、Ｇｐ１、Ｇｎ４及びエピタキシャル層２６上にシリサイド膜（図示せず）が形成される。次に、層間絶縁膜３０が堆積され、この層間絶縁膜３０の上面が平坦化される。次に、層間絶縁膜３０が選択的に除去され、コンタクトホールが形成される。次に、コンタクトホール内にコンタクト材（例えばバリアメタルとタングステンの積層膜）が埋めこまれ、このコンタクト材がＣＭＰで平坦化される。これにより、コンタクトＣＳ１、ＣＳ２、ＣＳ５、ＣＳが形成される。その後は、通常のメタル工程を経てＳＲＡＭが形成される。
【００４４】
［５］効果
上記本発明の一実施形態によれば、ＳＲＡＭデバイスのｎＭＯＳトランジスタＴｎ１及びｐＭＯＳトランジスタＴｐ１で共通に使用されているゲート電極Ｇｎ１、Ｇｐ１、ｎＭＯＳトランジスタＴｎ２及びｐＭＯＳトランジスタＴｐ２で共通に使用されているゲート電極Ｇｎ２、Ｇｐ２を一度分断し、不純物導入及び拡散を行った後に、再度つなぎコンタクトＣ１、Ｃ２で分断部分を接続する。これにより、ポリシリコン電極の場合は、相互拡散による影響を最小限に抑えることができ、ＦＵＳＩ電極の場合も、境界部でのｎ／ｐのＮｉ組成比を変えても、お互いの影響を無くすことが可能となる。このため、トランジスタの閾値ばらつきの増大を抑制することができ、高集積ＳＲＡＭセルの動作マージンを広げることができる。
【００４５】
また、ＳＲＡＭデバイスに使用されているシェアードコンタクトＳＣ１、ＳＣ２とつなぎコンタクトＣ１、Ｃ２とを同時に形成し、その他のコンタクトと別に形成する。これにより、リソグラフィのマージンを上げることができ、コンタクトの歩留まりを向上させることが可能となる。
【００４６】
また、シェアードコンタクトＳＣ１、ＳＣ２及びつなぎコンタクトＣ１、Ｃ２と他のコンタクトとを、別に形成することで、異なる材料で形成することができる。例えば、シェアードコンタクトＳＣ１、ＳＣ２及びつなぎコンタクトＣ１、Ｃ２を、シリコンをエピタキシャル成長させた膜やシリサイド膜で形成できる。これにより、ロジックプロセスとの整合が良くなり、工程数の削減を図ることができる。尚、その他のコンタクトは、例えばタングステンなどで形成することで、高いアスペクト比でも低抵抗のコンタクトを実現できる。
【００４７】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係るＳＲＡＭを示す回路図。
【図２】本発明の一実施形態に係る半導体装置を示すレイアウト。
【図３】本発明の一実施形態に係る半導体装置を示す断面図。
【図４】本発明の一実施形態に関する半導体装置を示すレイアウト。
【図５】本発明の一実施形態に係る半導体装置の例１の製造工程を示す断面図。
【図６】図５に続く、本発明の一実施形態に係る半導体装置の例１の製造工程を示す断面図。
【図７】本発明の一実施形態に係る半導体装置の例２の製造工程を示す断面図。
【図８】図７に続く、本発明の一実施形態に係る半導体装置の例２の製造工程を示す断面図。
【図９】図８に続く、本発明の一実施形態に係る半導体装置の例２の製造工程を示す断面図。
【図１０】図９に続く、本発明の一実施形態に係る半導体装置の例２の製造工程を示す断面図。
【図１１】図１０に続く、本発明の一実施形態に係る半導体装置の例２の製造工程を示す断面図。
【図１２】図１１に続く、本発明の一実施形態に係る半導体装置の例２の製造工程を示す断面図。
【符号の説明】
【００４９】
１１…半導体基板、１２ａ１、１２ａ２…ｐウェル、１２ｂ１、１２ｂ２…ｎウェル、１３…ゲート材、１４、１５、３０…層間絶縁膜、１６ａ、１６ｂ、１７ａ、１７ｂ、１７ｃ…コンタクトホール、２１、２３…シリコン窒化膜、２２…シリコン酸化膜、２４、２７…レジスト、２５、２８…側壁絶縁膜、２６…エピタキシャル層、Ｔｎ１〜４、Ｔｐ１〜２…ＭＯＳトランジスタ、Ｇｎ１〜４、Ｇｐ１〜２…ゲート電極、Ｃ１〜２…つなぎコンタクト、ＳＣ１〜２…シェアードコンタクト、ＣＳ１〜１０…コンタクト、Ｍ１〜８…メタル配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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