(57)【要約】【課題】短チャネル効果を抑制すると共に、Ｖｔｈ値を制御することができる部分空乏型ＳＯＩ−ＭＯＳＦＥＴを、1チップ内に少なくとも１個含んだ半導体装置及びその製造方法を提供する。【解決手段】絶縁層４上に設けられた半導体層５に、第１導電型の不純物１を含むソース及びドレインを有する半導体装置の製造方法であって、第２導電型の不純物２を、半導体層５の深い部分に導入してパンチスルーストッパー領域７を形成すると同時に、半導体層５の浅い部分に導入して第１の閾値領域８を形成する工程と、第１導電型の不純物１を、第２導電型の不純物２が導入された半導体層５の浅い部分に導入して第１の閾値領域８の少なくとも一部に第２の閾値領域９を形成する工程と、を含むことを特徴とした。【選択図】図１
2010212500.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に設けられた半導体層に、第１導電型の不純物を含むソース及びドレインを有する半導体装置の製造方法であって、
第２導電型の不純物を、前記半導体層の深い部分に導入してパンチスルーストッパー領域を形成すると同時に、前記半導体層の浅い部分に導入して第１の閾値領域を形成する工程と、
前記第１導電型の不純物を、前記第２導電型の不純物が導入される前記半導体層の浅い部分に導入して前記第１の閾値領域の少なくとも一部に第２の閾値領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型の不純物を、前記半導体層の浅い部分に導入して前記第１の閾値領域の少なくとも一部、または、前記第２の閾値領域の少なくとも一部に第３の閾値領域を形成する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の閾値領域を形成する工程後に、前記半導体層に熱処理を施す工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第３の閾値領域を形成する工程後に、前記半導体層に熱処理を施す工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記パンチスルーストッパー領域及び前記第１の閾値領域を形成する工程は、前記ソース及びドレインが形成される領域上をマスクで覆った状態の前記半導体層に対して行うことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記パンチスルーストッパー領域及び前記第１の閾値領域を形成する工程は、素子分離領域が形成された後の前記半導体層に対して行うことを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
絶縁層上に半導体層が形成された基板と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の両側下方の前記半導体層に設けられた第１導電型の不純物を含むソース及びドレインと、を有するトランジスターを含む半導体装置であって、
前記ゲート電極の下方であって、前記半導体層の深い部分に設けられた第２導電型の不純物を含むパンチスルーストッパー領域と、
前記ゲート電極の下方であって、前記半導体層の浅い部分に設けられた第１の閾値領域及び第２の閾値領域と、を有し、
前記第１の閾値領域は第２導電型の不純物のみを含み、
前記第２の閾値領域は第１導電型の不純物及び第２導電型の不純物を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、特に短チャネル効果を抑制すると共に、閾値電圧の制御性を高めることを可能とした半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層を含む半導体基板（以下、ＳＯＩ基板ともいう）に形成されたＭＯＳＦＥＴ（即ち、ＳＯＩ−ＭＯＳＦＥＴ）は、従来のバルクの半導体基板に形成されたＭＯＳＦＥＴに比べて寄生容量が小さく、動作の高速化や低電圧化が期待されているデバイスである。このＳＯＩ−ＭＯＳＦＥＴには大きく分けて二つのタイプがある。一方のタイプは動作時に空乏層がＳＯＩ基板に含まれるＢＯＸ層まで達する「完全空乏型」であり、他方のタイプは動作時に空乏層がこのＢＯＸ層まで達せず中性領域が残る「部分空乏型」である。
【０００３】
完全空乏型のＳＯＩ−ＭＯＳＦＥＴは、動作の高速化や低電圧化といったＳＯＩ−ＭＯＳＦＥＴの特徴がより顕著に現れるが、ＳＯＩ層の厚さは数十ｎｍ以下であるため、その製造に関する難易度が高い。一方、部分空乏型のＳＯＩ−ＭＯＳＦＥＴは、ＳＯＩ層の厚さは百ｎｍレベルであり、その製造に関する難易度は完全空乏型と比較してそれほど高くない。また、部分空乏型では基板電位（ボディ電位）を適切な値に設定することで完全空乏型と同等な特性を得ることも可能である。この部分空乏型ＳＯＩ−ＭＯＳＦＥＴの構造に関しては、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１２８２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように製造難易度が比較的低く、且つ優れた特徴を有する部分空乏型ＳＯＩ−ＭＯＳＦＥＴを高い製品歩留りで大量生産するために必要不可欠なプロセスが、短チャネル効果の抑制と、閾値電圧(以下、Ｖｔｈとする)の正確な設定である。
しかしながら、従来、この二つのプロセスを同時に実現することが困難であるという課題があった。これは、上記のプロセスがそれぞれ相反する関係（トレードオフの関係）にあるからである。例えば、短チャネル効果を抑制する場合は、ＳＯＩ−ＭＯＳＦＥＴに含まれるソース及びドレイン端からの空乏層の伸びを抑制する必要がある。このため、ＳＯＩ層の深い部位（例えば、ＳＯＩ層とＢＯＸ層との境界近傍）に導電型不純物を導入し、不純物濃度の高い層（即ち、パンチスルーストッパー領域）を形成する必要がある。しかしながら、このような導電型不純物の導入はＳＯＩ層の浅い部位を介して行われるため、ＳＯＩ層の表面近傍における不純物濃度に影響を与える。このため、所望のＶｔｈ値が得られない、もしくはＶｔｈ値のばらつき度合いが大きいといった不都合が生じる場合がある。
【０００６】
一方、Ｖｔｈ値を正確に設定する場合は、Ｖｔｈ値を設定するための導電性不純物をＳＯＩ層の表面近傍のみに導入し、そこに不純物濃度の高い層を形成する必要がある。このため、ＳＯＩ層とＢＯＸ層との境界近傍にはパンチスルーストッパー領域が形成されない。したがって、ソース及びドレイン端からの空乏層の伸びが必然的に起こり、その結果として、短チャネル効果を抑制することができないといった不都合が生じる場合がある。
そこで、本発明の幾つかの態様は、このような課題に鑑みてなされたものであって、短チャネル効果を抑制すると共に、Ｖｔｈ値の制御性を高めることを可能とした半導体装置の製造方法及び半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、絶縁層上に設けられた半導体層に、第１導電型の不純物を含むソース及びドレインを有する半導体装置の製造方法であって、第２導電型の不純物を、前記半導体層の深い部分に導入してパンチスルーストッパー領域を形成すると同時に、前記半導体層の浅い部分に導入して第１の閾値領域を形成する工程と、前記第１導電型の不純物を、前記第２導電型の不純物が導入される前記半導体層の浅い部分に導入して前記第１の閾値領域の少なくとも一部に第２の閾値領域を形成する工程と、を含むことを特徴とするものである。
【０００８】
上記の方法によれば、導入された第２導電型の不純物によって、ソース及びドレイン端からの空乏層の伸びを抑制して短チャネル効果を抑制するパンチスルーストッパー領域を形成すると共に、このパンチスルーストッパー領域の上方に第１の閾値領域を形成することができる。さらに、第１導電型の不純物の導入によって、第１の閾値領域よりもＶｔｈ値の低い第２の閾値領域を形成することができる。これにより、短チャネル効果を抑制すると共に、Ｖｔｈ値の制御性を高めた（即ち、ばらつき度合いの小さい）半導体装置を提供することができる。
【０００９】
また、上記の製造方法において、前記第１導電型の不純物を、前記半導体層の浅い部分に導入して前記第１の閾値領域の少なくとも一部、または、前記第２の閾値領域の少なくとも一部に第３の閾値領域を形成する工程をさらに含むことを特徴としても良い。
上記の方法によれば、第１の閾値領域、または、第２の閾値領域よりもＶｔｈ値の低い第３の閾値領域を形成することができる。これにより、短チャネル効果を抑制すると共に、Ｖｔｈ値の制御性を高めた複数種類の閾値領域を１チップ内の所望の位置に形成することができる。
【００１０】
さらに、上記の製造方法において、前記第２の閾値領域を形成する工程後に、前記半導体層に熱処理を施す工程をさらに含むことを特徴としても良い。
上記の方法によれば、第１の閾値領域を形成する工程後に実施する熱処理工程を省略することができる。前記第２の閾値領域を形成した後にのみ熱処理工程を実施することで、製造工程数を一工程分減らすことができる。これにより、製造コストを抑えつつ、短チャネル効果を抑制すると共に、Ｖｔｈ値の制御性を高めた半導体装置を生産することができる。
【００１１】
さらに、上記の製造方法において、前記第３の閾値領域を形成する工程後に、前記半導体層に熱処理を施す工程をさらに含むことを特徴としても良い。
上記の方法によれば、第１及び第２の閾値領域を形成する工程後に実施する熱処理工程を省略することができる。前記第３の閾値領域を形成した後にのみ熱処理工程を実施することで、形成する閾値領域の数に関わらず、実施する熱処理工程を一回とすることができる。これにより、製造工程を増やすことなく製品を製造することができる。したがって、短チャネル効果が抑制され、且つ、Ｖｔｈ値の制御性が高められた半導体装置を低い製造コストで生産することができる。
【００１２】
さらに、上記の製造方法において、前記パンチスルーストッパー領域及び前記第１の閾値領域を形成する工程は、前記ソース及びドレインが形成される領域上をマスクで覆った状態の前記半導体層に対して行うことを特徴としても良い。
上記の方法によれば、ソース及びドレインが形成される領域の下方に第２導電型の不純物を導入しないようにすることができる。これにより、ソース及びドレインにおける第１導電型の不純物の実質的な濃度低下（即ち、カウンタードープによる濃度低下）を防ぐことができ、ソース及びドレインの高抵抗化を防ぐことができる。これにより、短チャネル効果の抑制性を向上させることができるだけでなく、半導体装置の駆動電力の低電圧化も図ることができる。
【００１３】
さらに、上記の製造方法において、前記パンチスルーストッパー領域及び前記第１の閾値領域を形成する工程は、素子分離領域が形成された後の前記半導体層に対して行うことを特徴としても良い。
上記の方法によれば、パンチスルーストッパー領域及び第１の閾値領域を形成するに際し、素子分離領域を形成する際の熱履歴や不純物拡散の影響を考慮しなくて済む。したがって、パンチスルーストッパー領域及び第１の閾値領域の位置や濃度等を予め設定した値に精度良く合わせ込むことが容易となる。
【００１４】
また、本発明の別の態様に係る半導体装置は、絶縁層上に半導体層が形成された基板と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の両側下方の前記半導体層に設けられた第１導電型の不純物を含むソース及びドレインと、を有するトランジスターを含む半導体装置であって、前記ゲート電極の下方であって、前記半導体層の深い部分に設けられた第２導電型の不純物を含むパンチスルーストッパー領域と、前記ゲート電極の下方であって、前記半導体層の浅い部分に設けられた第１の閾値領域及び第２の閾値領域と、を有し、前記第１の閾値領域は第２導電型の不純物のみを含み、前記第２の閾値領域は第１導電型の不純物及び第２導電型の不純物を含むことを特徴とするものである。
【００１５】
このような構成の装置によれば、導入された第２導電型の不純物によって、ソース及びドレイン端からの空乏層の伸びを抑制することができる。その結果、第２導電型の不純物を注入しなかった半導体装置と比較して、短チャネル効果を効果的に抑制することができる。さらに、第１導電型の不純物を導入することによって、Ｖｔｈ値を正確に調整することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第一の実施形態に係る半導体装置の製造工程を示す断面図。
【図２】本発明の第一の実施形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第一の実施形態に係る半導体装置の製造工程を示す平面図。
【図４】本発明の第二の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第三の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】ｎ型及びｐ型トランジスターにおける短チャネル効果を示す実験データー。
【図７】ｎ型トランジスターにおけるＶｔｈ値とそのばらつき度合いを示す実験データー。
【図８】ｐ型トランジスターにおけるＶｔｈ値とそのばらつき度合いを示す実験データー。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の一形態を、添付図面を参照して説明する。
（１）第一の実施形態
図１（ａ）〜（ｅ）及び図２（ａ）〜（ｆ）は、本発明の第一の実施形態に係る半導体装置の製造工程を示す断面図である。また、図３（ａ）〜（ｅ）は、本発明の第一の実施形態に係る半導体装置の製造工程を示す平面図である。なお、図中に示されるＸ軸方向及びＹ軸方向は基板水平方向を、Ｚ軸方向は基板垂直方向を、それぞれを示している。
【００１８】
以下、第１導電型（例えば、ｐ型）の電界効果トランジスターを形成する場合について説明する。
初めに、図１（ａ）において、バルクのシリコン（Ｓｉ）基板３上に絶縁層４（ＢＯＸ層）が形成され、その上に半導体層５が形成されたＳＯＩ基板を用意する。ここで、絶縁層４は例えばＳｉ酸化膜であり、半導体層５は例えば単結晶のＳｉ層である。このＳＯＩ基板は、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法や、貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、半導体層５に素子分離領域６を形成する。ここで、図３（ａ）に示すように、この素子分離領域６により囲まれた領域（即ち、素子分離領域６が形成されていない領域）が、素子領域となる。
【００１９】
次に、図１（ｂ）において、第２導電型（この場合は、ｎ型）の不純物２として、例えばリン（Ｐ＋）を半導体層５に導入する。これにより、図１（ｃ）に示すように、半導体層５と絶縁層４との境界近傍にパンチスルーストッパー領域７を形成すると同時に、半導体層５の表面近傍に第１の閾値領域８を形成する。この場合、ＳＯＩ層が１４００Å程度であれば、Ｐ＋の入射エネルギーを１５０ｋｅＶ程度、導入量を２．１×１０１３／ｃｍ２程度とするのが好適であるが、これに限定されるものではない。上記の工程を平面図で示すと、図３（ｂ）のようになり、例えば、素子領域の全てには、第１の閾値領域８が形成される。なお、本明細書では、形成した第１の閾値領域８が示す閾値をＶｔｈ１と表す。
【００２０】
次に、図１（ｄ）において、図１（ｂ）の工程により形成した第１の閾値領域８の一部または全部に、第１導電型の不純物１として、例えばフッ化ボロン（ＢＦ２＋）を導入して第２の閾値領域９を形成する。この場合、ＢＦ２＋の入射エネルギーを３０ｋｅＶ程度、導入量を３．５×１０１２／ｃｍ２程度とするのが好適であるが、これに限定されるものではない。ここで、図３（ｃ）に示すように、例えば、第１の閾値領域８において所望する領域にのみマスクを施した場合は、マスクで覆われていない領域に第２の閾値領域９が形成される。そして、第２の閾値領域９を形成した後にマスクを除去する。なお、本明細書では、形成した第２の閾値領域９が示す閾値をＶｔｈ２と表す。また、この製造工程で施したマスクは、図中において、破線で囲まれた領域に対応する。
【００２１】
次に、図１（ｅ）では、図１（ｄ）と同様に、図１（ｂ）の工程により形成した第１の閾値領域８の一部または全部に、第１導電型の不純物１として、例えばＢＦ２＋を導入して第３の閾値領域１０を形成する。この第３の閾値領域１０を形成する際には、第２の閾値領域９の形成時よりも多量のＢＦ２＋を第１の閾値領域８の一部または全部に導入する。なお、第２の閾値領域９または第３の閾値領域１０を形成する際、導入するＢＦ２＋の入射エネルギーをそれぞれ等しくすることが望ましい。これは、不純物が到達する深さは、導入する不純物の入射エネルギーに依存するためである。
【００２２】
したがって、第３の閾値領域１０を形成する場合、例えば、ＢＦ２＋の入射エネルギーを３０ｋｅＶ程度、導入量を１．０×１０１３／ｃｍ２程度とするのが好適である。こうすることで、第３の閾値領域１０における第１導電型の不純物濃度を、第２の閾値領域９におけるそれよりも高くすることができる。つまり、図３（ｄ）に示すように、例えば、第１の閾値領域８において所望する領域と、第２の閾値領域９の全てにマスクを形成した場合は、マスクで覆われていない領域に第３の閾値領域１０が形成される。そして、第３の閾値領域１０を形成した後にマスクを除去することで、図３（ｅ）に示すチップが製造される。なお、本明細書では、形成した第３の閾値領域１０が示す閾値をＶｔｈ３と表す。
【００２３】
こうして形成された第１の閾値領域８における第１導電型の不純物濃度をＣ１、第２の閾値領域９における第１導電型の不純物濃度をＣ２、第３の閾値領域１０における第１導電型の不純物濃度をＣ３、とそれぞれ表す時、それらの大小関係は、Ｃ３＞Ｃ２＞Ｃ１となる。図１（ｃ）〜（ｅ）の各半導体層５にそれぞれ第１導電型のトランジスターを形成する場合（例えば、図２（ｄ）〜（ｆ）に相当する場合）、これらトランジスターの閾値電圧は、第１導電型の不純物濃度が大きいほど小さくなるので、各閾値領域におけるＶｔｈ値の大小関係は、Ｖｔｈ１＞Ｖｔｈ２＞Ｖｔｈ３となる。
【００２４】
この後の製造工程は、一般的なトランジスターの製造工程に準ずる。例えば、まず、図２（ａ）〜（ｃ）に示すように、第１の閾値領域８、第２の閾値領域９、第３の閾値領域１０が形成された半導体層５に熱酸化を施して、その表面にゲート絶縁膜１２を形成する。次に、各閾値領域の半導体層５上にゲート絶縁膜１２を介してゲート電極１３を形成する。そして、これらゲート電極１３をマスクにして、各半導体層５に第1導電型の不純物１（例えば、ＢＦ２＋）を導入する。その後、ＳＯＩ基板に熱処理を施して、各半導体層５に導入された第１導電型の不純物１を熱拡散させ、図２（ｄ）〜（ｆ）に示すように、各半導体層５にソース１４、ドレイン１５を形成する。このようにして、１チップ内の半導体層５に、閾値電圧がＶｔｈ１のトランジスターと、閾値電圧がＶｔｈ２のトランジスターと、閾値電圧がＶｔｈ３のトランジスターと、を形成することができる。
【００２５】
このように、本発明の第一の実施形態によれば、高エネルギーでのボディイオン注入（図１（ｂ）の工程）に、低エネルギーでのカウンターイオン注入（図１（ｄ）、図１（ｅ）の各工程）を付加している。これにより、短チャネル効果を抑制しつつ、Ｖｔｈ値の制御性を高め、さらには、ばらつき度合いの小さい部分空乏型のトランジスターを実現することができる。そして、このようなトランジスターを１チップ内に多数備えた半導体装置を提供することができる。
また、上記の実施形態によれば、素子分離領域６を形成した後で、第１の閾値領域８と、第２の閾値領域９と、第３の閾値領域１０とを形成している。これにより、素子分離領域６を形成する際の熱履歴や不純物拡散の影響を考慮しなくて済む。したがって、パンチスルーストッパー領域７の位置や各閾値領域の位置、及びそれらの濃度等を予め設定した値に精度良く合わせ込むことが容易である。
【００２６】
また、上記の実施形態では、第３の閾値領域１０を形成した後で、半導体層５に熱処理を施して、各閾値領域に含まれる不純物を一括して熱拡散させている。つまり、第１及び第２の閾値領域を形成する工程後に実施する熱処理工程を省略し、第３の閾値領域１０を形成した後に熱処理工程を実施しているので、形成する閾値領域の数に関わらず、閾値領域を形成するための熱処理工程を一回とすることができる。このように、熱処理の工程数を必要最小限に抑えることにより、製造コストを抑制することができる。
【００２７】
（２）第二の実施形態
上記の実施形態では、第１の閾値領域８の一部又は全部に第１導電型の不純物１を導入して第３の閾値領域１０を形成する場合（図１（ｅ））について説明した。しかしながら、本発明はこれに限定されない。
図４（ａ）〜（ｅ）は、本発明の第二の実施形態に係る半導体装置の製造工程を示す断面図である。例えば、図４（ａ）〜（ｅ）に示すように、第１の閾値領域８ではなく、第２の閾値領域９の一部又は全部に第１導電型の不純物１を再度導入して第４の閾値領域１１を形成しても良い。この場合、第３の閾値領域１０と第４の閾値領域１１を同時に形成しても良いし、第３の閾値領域１０を形成せずに、第４の閾値領域１１のみを形成しても良い。なお、本明細書では、形成した第４の閾値領域１１が示す閾値をＶｔｈ４と表す。
また、この第二の実施形態では、第１の閾値領域８、第２の閾値領域９、第３の閾値領域１０、第４の閾値領域１１の４つの領域について例示したが、本発明は、この領域の数に制限されない。つまり、第１導電型の不純物１を導入する工程を複数回実施することで、より多くの閾値領域を形成することができる。
【００２８】
（３）第三の実施形態
上記の実施形態では、例えば図１（ｂ）に示したように、素子領域の半導体層５をマスクで覆わない状態で、第２導電型の不純物２を導入する場合について説明した。しかしながら、本発明では、例えばフォトレジスト又は絶縁膜からなるマスク１６を用いて不純物２を導入しても良い。
図５（ａ）〜（ｆ）は、本発明の第三の実施形態に係る半導体装置の製造工程を示す断面図である。例えば、図５（ａ）及び（ｂ）に示すように、半導体層５の一部分をマスク１６で覆った状態で、Ｐ＋を導入し、パンチスルーストッパー領域７と第１の閾値領域８とを半導体層５に形成しても良い。ここで、このマスク１６をソース１４及びドレイン１５が形成される部分に施すと、図５（ｃ）〜（ｆ）に示すように、ソース１４及びドレイン１５領域の下部にはパンチスルーストッパー領域７が形成されない。これにより、ソース１４及びドレイン１５の高抵抗化を防ぐことができる。なお、図５（ｃ）〜（ｆ）に示した第１の閾値領域８、第２の閾値領域９、第３の閾値領域１０、第４の閾値領域１１の形成方法は、図１及び図４で示した形成方法に準ずる。
【００２９】
（４）その他の実施形態
また、本発明は、上記ｐ型の電界効果トランジスターの形成に限定されるものではなく、ｎ型の電界効果トランジスターの形成においても同様な作用及び効果を発揮することができる。ｎ型電界効果トランジスターを形成する際には、第１導電型の不純物１をｎ型とし、第２導電型の不純物２をｐ型とする。この場合、パンチスルーストッパー領域７及び第１の閾値領域８を形成する際には、例えば、Ｂ＋を第２導電型の不純物２として、ボディイオン導入する。その際、Ｂ＋の入射エネルギーを５０ｋｅＶ程度、導入量を１．２×１０１３／ｃｍ２程度とするのが好適である。また、第２の閾値領域９を形成する場合には、例えば、Ｐ＋を第１導電型の不純物１として、カウンターイオン導入する。その際、Ｐ＋の入射エネルギーを２０ｋｅＶ程度、導入量を４．６×１０１２／ｃｍ２程度とするのが好適である。
【００３０】
また、上記の第一、第二、第三、その他の実施形態では、ボディイオンとして第２導電型の不純物２を導入した後に、カウンターイオンとして第１導電型の不純物１を導入したが、本発明はこの順番に制限されない。つまり、まず、第１導電型の不純物１を半導体層５に導入して複数の閾値領域を形成し、その後、第２導電型の不純物２を導入してパンチスルーストッパー領域７を形成しても良い。
【００３１】
（５）実験データーについて
図６は、ｎ型及びｐ型トランジスターにおける、パンチスルーストッパー領域の有無による短チャネル効果の違いを示す図である。図６の縦軸は測定したＶｔｈ値を、横軸はチャネル長をそれぞれ示す。図中において、◆を実線で結んだものはパンチスルーストッパー領域を設けたｎ型トランジスターの場合の短チャネル効果を示し、◇を実線で結んだものはパンチスルーストッパー領域を設けなかったｎ型トランジスターの場合の短チャネル効果を示す。また、◆を破線で結んだものはパンチスルーストッパー領域を設けたｐ型トランジスターの場合の短チャネル効果を示し、◇を破線で結んだものはパンチスルーストッパー領域を設けなかったｐ型トランジスターの場合の短チャネル効果を示している。
【００３２】
上記の４つの場合において共通して観測されるのは、チャネル長が短くなるにつれ、Ｖｔｈ値が低下することである。しかしながら、図６からわかるように、パンチスルーストッパー領域を設けた場合には、それぞれのトランジスターにおいて、その低下の割合は比較的小さく、チャネル長を十分に長くとった場合のおよそ９０％以上のＶｔｈ値となる。一方、パンチスルーストッパー領域を設けなかった場合には、それぞれのトランジスターにおいて、その低下の割合が大きく、チャネル長を十分に長くとった場合のおよそ７０〜８０％のＶｔｈ値となる。つまり、この結果は、トランジスター内にパンチスルーストッパー領域を設けることで、ｎ型トランジスターであるかｐ型トランジスターであるかに関わらず、短チャネル効果を効果的に抑制することができることを示している。
【００３３】
図７は、パンチスルーストッパー領域を有するｎ型トランジスターに設けた２つの閾値領域におけるＶｔｈ値の測定値と、各測定値におけるばらつき度合いと、をロット番号毎に示した実験データーである。図７の縦軸は測定値を、横軸は各ロット番号をそれぞれ示す。本実験では、同一ロットに予め２つの閾値領域を設け、それらの閾値をそれぞれＶｔｈ１及びＶｔｈ２とする時、Ｖｔｈ１＝０．５５Ｖ、Ｖｔｈ２＝０．３７Ｖを設定値とした。これらの設定値は、図中において破線で示されている。また、ロット番号は１から６までとした。なお、図中の◆及び■は、Ｖｔｈ１の測定値及びＶｔｈ２の測定値をそれぞれ示す。
【００３４】
まず、同一ロット内における測定値とそのばらつき度合いに着目する。図７に示すように、測定値は、それぞれの設定値と概ね一致している。さらに、各測定値には、その値のばらつき度合いを示すバー（エラーバー；誤差範囲）が付けられている。このエラーバーの値は、概ね±０．０１Ｖである。この値は、従来技術を用いた場合のおよそ１／１０である。つまり、この結果は、本発明は従来技術と比較して、閾値の設定精度が向上したことを示している。
【００３５】
次に、ロット毎の測定値とそのばらつき度合いに着目する。各ロットにおいて２つの測定値に大きな変動はなく、それぞれの設定値と概ね一致している。また、エラーバーの値に関しても、各ロットにおいて概ね±０．０１Ｖであり、大きな変動はない。つまり、この結果は、所望の閾値を有する閾値領域を繰り返して形成することができることを示している。
これと同様な結果は、パンチスルーストッパー領域を有するｐ型トランジスターに対しても得られた。次に、得られた結果を図８に示す。
【００３６】
図８は、パンチスルーストッパー領域を有するｐ型トランジスターに設けた３つの閾値領域におけるＶｔｈ値の測定値と、各測定値におけるばらつき度合いと、をロット番号毎に示した実験データーである。図７の場合と同様に、図８の縦軸は測定値を、横軸は各ロット番号をそれぞれ示す。本実験では、同一ロットに予め３つの閾値領域を設け、それらの閾値をそれぞれＶｔｈ１、Ｖｔｈ２、Ｖｔｈ３とする時、Ｖｔｈ１＝０．５５Ｖ、Ｖｔｈ２＝０．４５Ｖ、Ｖｔｈ３＝０．２５Ｖを設定値とした。これらの設定値は、図中において破線で示されている。また、ロット番号は１から６までとした。なお、図中の◆、■、▲は、Ｖｔｈ１の測定値、Ｖｔｈ２の測定値、Ｖｔｈ３の測定値をそれぞれ示す。
まず、同一ロット内における測定値とそのばらつき度合いに着目する。図８に示すように、測定値は、それぞれの設定値と概ね一致している。さらに、各測定値には、その値のばらつき度合いを示すエラーバーが付けられている。このエラーバーの値は、概ね±０．０１Ｖである。
【００３７】
次に、ロット毎の測定値とそのばらつき度合いに着目する。各ロットにおいて３つの測定値に大きな変動はなく、それぞれの設定値と概ね一致している。また、エラーバーの値に関しても、各ロットにおいて概ね±０．０１Ｖであり、大きな変動はない。
つまり、図７及び図８は、本発明に係る製造方法によりｎ型及びｐ型トランジスターを製造することで、所望のＶｔｈ値を有し、且つ、短チャネル効果を抑制したトランジスターを繰り返し、精度を高く（即ち、高い製品歩留りで）製造することができることを示している。
【符号の説明】
【００３８】
１  第１導電型の不純物，２  第２導電型の不純物，３  基板，４  絶縁層，５  半導体層，６  素子分離領域，７  パンチスルーストッパー領域，８  第１の閾値領域，９  第２の閾値領域，１０  第３の閾値領域，１１  第４の閾値領域，１２  ゲート絶縁膜，１３  ゲート電極，１４  ソース，１５  ドレイン，１６  マスク，Ｖｔｈ１  第１の閾値領域における閾値，Ｖｔｈ２  第２の閾値領域における閾値，Ｖｔｈ３  第３の閾値領域における閾値，Ｖｔｈ４  第４の閾値領域における閾値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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