(57)【要約】【課題】半導体チップを搭載した半導体パッケージの電磁界解析を高精度、かつ、簡易に行う。【解決手段】半導体チップを搭載した半導体パッケージについて第一、第二のモデル化を行い、第一、第二の電磁界解析を行う。第一、第二の電磁界解析結果を合成し、半導体パッケージの電気的特性を求める。特に、半導体チップ全体を誘電体とみなしてインダクタンス解析を行い等価回路のインダクタンス成分を求め、表面に金属薄膜を有する誘電体とみなして容量解析を行い等価回路の容量成分を求め、インダクタンス解析結果と容量解析結果を合成して、等価回路を求める。【選択図】図５
2010092370.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを搭載した半導体パッケージに対して電磁界解析を行い前記半導体パッケージの電気的特性を求める電磁界解析方法であって、
前記半導体チップに対して第一のモデル化を行い、前記半導体パッケージについて第一の電磁界解析を行うステップと、
前記半導体チップに対して前記第一のモデル化とは異なる第二のモデル化を行い第二の電磁界解析を行うステップと、
前記第一の電磁界解析の結果と前記第二の電磁界解析の結果から、前記半導体チップを搭載した前記半導体パッケージの電気的特性を求めるステップと、
を有する半導体パッケージの電磁界解析方法。
【請求項２】
前記第一のモデル化において、半導体チップ全体を誘電体としてモデル化し、前記第一の電磁界解析によって前記半導体パッケージのインダクタンス特性を求め、
前記第二のモデル化において、前記半導体チップを配線層が設けられた表面の全面に金属薄膜が設けられた誘電体としてモデル化し、前記第二の電磁界解析によって前記半導体パッケージの容量特性を求める
請求項１記載の半導体パッケージの電磁界解析方法。
【請求項３】
前記第一の電磁界解析によって前記半導体パッケージのインダクタンス等価回路を求め、
前記第二の電磁界解析によって前記半導体パッケージの容量等価回路を求め、
前記半導体パッケージの電気的特性を求めるステップが、前記半導体パッケージの等価回路を求めるステップである請求項２記載の半導体パッケージの電磁界解析方法。
【請求項４】
前記半導体パッケージは、パッケージ基板の配線層と、前記半導体チップの表面に設けられた配線層とが、絶縁層を介して１ｍｍ以下の距離で近接する構造の半導体パッケージである請求項２又は３記載の半導体パッケージの電磁界解析方法。
【請求項５】
前記絶縁層を介して近接する前記パッケージ基板の配線層と、前記半導体チップの表面に設けられた配線層との間には、動作時に外部より電位が与えられる導電層が存在しないパッケージである請求項２乃至４いずれか１項記載の半導体パッケージの電磁界解析方法。
【請求項６】
前記第二の電磁界解析によって前記半導体パッケージの抵抗等価回路をさらに求める請求項３記載の半導体パッケージの電磁界解析方法。
【請求項７】
前記半導体パッケージは、ウェハーレベルチップサイズパッケージである請求項１乃至６いずれか１項記載の半導体パッケージの電磁界解析方法。
【請求項８】
半導体パッケージの基板モデルと、前記半導体パッケージに搭載する半導体チップの設計データと、を入力し、前記半導体チップを搭載した前記半導体パッケージの第一のモデルと、第二のモデルとを生成する半導体チップ搭載半導体パッケージモデル生成部と、
前記第一のモデル、第二のモデルに対してそれぞれ電磁界解析を行い第一の電磁界解析結果及び第二の電磁界解析結果を出力する電磁界解析部と、
前記第一の電磁界解析結果と前記第二の電磁界解析結果とを合成し、前記半導体チップを搭載した半導体パッケージの電気的特性を出力する電磁界解析結果合成部と、
を有する半導体パッケージの電磁界解析装置。
【請求項９】
前記半導体チップ搭載半導体パッケージモデル生成部は、前記第一のモデルとして前記半導体チップ全体を誘電体とみなすモデルを生成し、前記第二のモデルとして前記半導体チップの表面に配線層が設けられた面の全面に薄膜の導電体が設けられた誘電体とみなすモデルを生成し、
前記電磁界解析部は、前記第一のモデルに対して電磁界解析を行い、前記半導体パッケージのインダクタンス解析結果を前記第一の電磁界解析結果として出力し、前記第二のモデルに対して電磁界解析を行い、前記半導体パッケージの容量解析結果を前記第二の電磁界解析結果として出力する請求項８記載の半導体パッケージの電磁界解析装置。
【請求項１０】
前記電磁界解析部は、前記第一のモデルに対して電磁界解析を行い、前記半導体パッケージのインダクタンス成分等価回路を前記第一の電磁界解析結果として出力し、前記第二のモデルに対して電磁界解析を行い、前記半導体パッケージの容量成分等価回路を前記第二の電磁界解析結果として出力し、
前記電磁界解析結果合成部は、前記インダクタンス成分等価回路と前記容量成分等価回路とを合成し、前記半導体パッケージの電気的特性として半導体パッケージの等価回路を出力する請求項８又は９記載の半導体パッケージの電磁界解析装置。
【請求項１１】
コンピュータに請求項１乃至７いずれか１項記載の半導体パッケージの電磁界解析方法を実行させるプログラム。
【請求項１２】
コンピュータを請求項８乃至１０いずれか１項記載の半導体パッケージの電磁界解析装置として機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージの電磁界解析方法、電磁界解析装置及び電磁界解析プログラムに関する。特に、半導体チップを実装した半導体パッケージの電磁界解析に関する。
【背景技術】
【０００２】
半導体チップを搭載する半導体パッケージが半導体チップの特性に与える影響を調べるため、従来、半導体パッケージ自体の電気的特性や等価回路を電磁界解析により求めることが行われている。たとえば、特許文献１には、半導体パッケージには、半導体パッケージを複数の基本形状に分割し、基本形状毎に電磁界シミュレーションによりＳパラメータを求め、基本形状に対応する等価回路の回路定数をＳパラメータのフィッティングにより求め、最後に回路定数を合成してパッケージ全体の等価回路を決定することが記載されている。
【０００３】
ここで、電磁界解析の対象となる半導体パッケージの構造について説明する。図１は、金属４層基板とワイヤボンディングを用いた一般的な半導体パッケージの断面図である。半導体パッケージは、パッケージ配線基板２３の上に、半導体チップ１が搭載され、半導体チップ１の表面がモールド樹脂４で覆われている。パッケージ配線基板２３は、基材９を中心としてその表面と裏面に信号配線層８と電源配線層１０が設けられ、さらにその表面と裏面に誘電体層１４を介してグランド（ＧＮＤ）配線層（６、１２）が設けられ４層配線のグリッド配線基板を成している。また、パッケージ配線基板２３の表面と裏面はソルダレジスト（７、１１）で覆われている。
【０００４】
半導体チップ１は、ダイアタッチ材５によりパッケージ配線基板２３に固定され、半導体チップ１の表面に設けられた半導体チップパッド２からボンディングワイヤ３により半導体チップ１上の配線とパッケージ配線基板２３に設けられた配線層とが電気的に接続され、さらに、パッケージ配線基板２３の裏面に設けられたはんだボール１３に接続されている。この図１に記載の半導体パッケージでは、パッケージ配線基板２３の最も半導体チップ１に近い側の配線層がグランド（ＧＮＤ）配線層６であるので、グランド（ＧＮＤ）配線層６がシールドの役割を果たし、パッケージ配線基板２３の信号配線が半導体チップ１の電気的特性に与える影響や、半導体チップ１の存在が、パッケージ配線基板２３の信号配線等の電気的特性に与える影響を低減することができる。
【０００５】
次に、図２は、金属１層配線基板を用いた半導体パッケージの断面図である。図２の半
導体パッケージは、図１の４層配線基板を用いた半導体パッケージとは、信号配線層８、電源配線層１０、グランド配線層（６、１２）の代わりに信号配線、電源配線、グランド配線を１層の配線層１６に配線している。また、半導体チップ１には、パッケージ基板と向かい合う面に素子や半導体チップパッド２が形成されており、フェイスダウンでパッケージ基板に実装されている。その他はおおよそ図１の半導体パッケージと同一である。
【０００６】
図３は、図２の半導体パッケージの断面図において、半導体チップ表面の断面構造を拡大して示した拡大断面図である。図３（ａ）は、図２の半導体パッケージ断面図の一部を示し、図３（ｂ）は、図３（ａ）から半導体チップ１の素子形成面を拡大した断面図であり、図３（ｃ）は、図３（ｂ）から半導体チップ１のトランジスタ構造をさらに拡大した断面図である。図３（ａ）に図示するように半導体パッケージ全体の厚さは数ｍｍである。半導体チップ１とパッケージ配線層１６との間には、ダイアタッチ材や基材９が設けられている。ダイアタッチ材の厚さは数百μｍである。また、図３（ｂ）に図示するように半導体チップ１の拡散層１７の表面には、約数μｍの厚さで何層かの金属配線層１９が設けられ、拡散層１７と金属配線層１９との間は、ビアで接続されている。なお、金属配線層１９からパッケージ配線層１６までの距離は、１ｍｍ以下となる場合がある。また、図３（ｃ）に示すように拡散層１７の表面には数百ｎｍの厚さでトランジスタが形成されている。なお、図３（ｂ）、（ｃ）に示す半導体チップ１の表面の構造は図１でも同一である。
【特許文献１】特開平８−５１１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明による分析は、以下のとおりである。
【０００８】
電磁界シミュレーションにて、半導体パッケージの配線容量及びインダクタンスを高精度に解析するためには、解析対象の構造や材料物性をより正確に解析モデルに再現することが必要である。しかし、モデルを詳細にすると解析規模、解析時間の増加や解析できない状況が発生する。また、モデルを詳細化してもほとんど精度が上がらない場合もある。
【０００９】
特に、電磁界シミュレーションにおいて、半導体パッケージに搭載される半導体チップの取り扱いが問題となる場合がある。半導体チップ内のシリコンは、それ自体誘電率１２で導電率数十Ｓ／ｍの半導体であるため、導体と誘電体のどちらにも規定できない。従って、簡単には、電磁界シミュレーションに取り込むことができない。
【００１０】
さらに、半導体チップには、シリコン基板上にＳｉＯ２のような絶縁層やその他の金属等が複雑に組み込まれた回路が形成されている。半導体パッケージの配線容量及びインダクタンスを高精度に解析するために、これらの影響を解析モデルに再現しようとすると、構造自体や材料特性が複雑であるため、解析が出来ないという問題が生じる。
【００１１】
すなわち、図３を用いて説明したように、半導体パッケージの厚さが数ｍｍ程度あるのに対してトランジスタの大きさが数百ｎｍであり約１００００倍の大きさの違いがある。さらに、このような大きさの違いは、断面方向だけでは無く、平面方向でも同様な大きさの違いがある。半導体パッケージを精度よく解析するために、このような１／１００００の大きさのものまでモデル化して解析することは、解析規模が膨大となり、現実的ではない。
【００１２】
図４は、従来考えられていた半導体パッケージの電磁界解析の手順とその課題を説明する図面である。一般的には、ステップＳ１０４において、半導体チップモデルを作成せずに、パッケージ基坂モデルのみで解析する。パッケージ基板モデルのみでは、精度が出ない場合は、ステップＳ１０９で、半導体チップ全体を一つの誘電体又は、導体であるものとして、半導体パッケージ基板モデルに取り込み電磁界シミュレーションすることが考えられる。しかし、このようなモデル化を行っても実際の半導体パッケージの電気的特性とは乖離してしまう場合がある。図２の半導体パッケージのように、半導体チップ１と、パッケージ基板の信号配線層との間にシールド層となる導電層が無い場合は、半導体チップ１の存在が、パッケージ基板の特性に影響を与える。
【００１３】
特に近年、高密度実装のため、半導体パッケージそのものが薄型化しており、半導体チップとパッケージ基板の配線層との距離が近くなってきており、その影響は顕著になってきている。図４の従来考えられていたステップＳ１０８やステップＳ１１４で求めたパッケージ等価回路モデルでは、実際の半導体パッケージの電気的特性とは乖離してしまう。
【課題を解決するための手段】
【００１４】
本発明の１つの側面による半導体パッケージの電磁界解析方法は、半導体チップを搭載した半導体パッケージに対して電磁界解析を行い前記半導体パッケージの電気的特性を求める電磁界解析方法であって、前記半導体チップに対して第一のモデル化を行い前記半導体パッケージについて第一の電磁界解析を行うステップを備える。また、前記半導体チップに対して前記第一のモデル化とは異なる第二のモデル化を行い第二の電磁界解析を行うステップを備える。さらに、前記第一の電磁界解析の結果と前記第二の電磁界解析の結果から前記半導体チップを搭載した前記半導体パッケージの電気的特性を求めるステップを備える。
【００１５】
また、本発明の他の側面による半導体パッケージの電磁界解析装置は、半導体パッケージの基板モデルと前記半導体パッケージに搭載する半導体チップの設計データとを入力し前記半導体チップを搭載した前記半導体パッケージの第一のモデルと第二のモデルとを生成する半導体チップ搭載半導体パッケージモデル生成部を備える。また、前記第一のモデル、第二のモデルに対してそれぞれ電磁界解析を行い第一の電磁界解析結果及び第二の電磁界解析結果を出力する電磁界解析部を備える。さらに、前記第一の電磁界解析結果と前記第二の電磁界解析結果とを合成し前記半導体チップを搭載した半導体パッケージの電気的特性を出力する電磁界解析結果合成部を備える。
【００１６】
本発明のさらに他の側面による半導体パッケージの電磁界解析プログラムは、コンピュータに上記半導体パッケージの電磁界解析方法を実行させる。また、本発明の別な側面による半導体パッケージの電磁界解析プログラムは、コンピュータを上記半導体パッケージの電磁界解析装置として機能させる。
【発明の効果】
【００１７】
本発明によれば、半導体チップに対して第一のモデル化を行い電磁界解析を行った結果と、半導体チップに対して第二のモデル化を行い電磁界解析を行った結果から、半導体チップを搭載した半導体パッケージの電気的特性を求めているので、比較的簡易に、高精度な半導体パッケージの電気的特性を求めることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の一実施形態による半導体パッケージの電磁界解析方法は、第一のモデル化において、半導体チップ全体を誘電体としてモデル化し、第一の電磁界解析によって半導体パッケージのインダクタンス特性を求める。また、第二のモデル化において、半導体チップを配線層が設けられた表面の全面に金属薄膜が設けられた誘電体としてモデル化し、第二の電磁界解析によって前記半導体パッケージの容量特性を求める。
【００１９】
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、第一の電磁界解析によって半導体パッケージのインダクタンス等価回路を求め、第二の電磁界解析によって半導体パッケージの容量等価回路を求め、半導体パッケージの電気的特性を求めるステップが半導体集積回路の等価回路を求めるステップである。すなわち、等価回路が求まれば、電気的特性も一意に求められるので、本発明において、等価回路は、電気的特性の一つの表現形式である。
【００２０】
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、パッケージ基板の配線層と、半導体チップの表面に設けられた配線層とが、絶縁層を介して１ｍｍ以下の距離で近接する構造の半導体パッケージを、特に対象とする。距離が短ければ、パッケージ基板の配線層の電気的特性、等価回路が、半導体チップ表面に設けられた配線層の影響を受けやすいからである。
【００２１】
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、絶縁層を介して近接する前記パッケージ基板の配線層（例えば、図３の１６）と、半導体チップの表面に設けられた配線層（図３の１９）との間には、動作時に外部より電位が与えられる導電層が存在しないパッケージを、特に対象とする。半導体チップの表面に設けられた配線層とパッケージ基板の配線層との間にシールドとなる導電層がなければ、影響を受けやすいからである。
【００２２】
また、本発明の一実施形態による半導体パッケージの電磁界解析方法は、ウェハーレベルチップサイズパッケージである半導体パッケージを、特に対象とする。半導体チップとパッケージ基板配線との距離が近く、パッケージ基板配線が半導体チップの影響を受けやすいからである。
【００２３】
また、本発明の一実施形態による半導体パッケージの電磁界解析装置は、半導体チップ搭載半導体パッケージモデル生成部が、第一のモデルとして前記半導体チップ全体を誘電体とみなすモデルを生成し、第二のモデルとして前記半導体チップの表面に配線層が設けられた面の全面に薄膜の導電体が設けられた誘電体とみなすモデルを生成する。また、電磁界解析部が、第一のモデルに対して電磁界解析を行い半導体パッケージのインダクタンス解析結果を前記第一の電磁界解析結果として出力し、第二のモデルに対して電磁界解析を行い半導体パッケージの容量解析結果を前記第二の電磁界解析結果として出力する。
【００２４】
本発明の一実施形態による半導体パッケージの電磁界解析装置は、電磁界解析部が、第一のモデルに対して電磁界解析を行い半導体パッケージのインダクタンス成分等価回路を第一の電磁界解析結果として出力し、第二のモデルに対して電磁界解析を行い半導体パッケージの容量成分等価回路を第二の電磁界解析結果として出力する。また、電磁界解析結果合成部は、インダクタンス成分等価回路と容量成分等価回路とを合成し、半導体パッケージの電気的特性として半導体パッケージの等価回路を出力する。以下、本発明の実施例について、図面を参照して詳細に説明する。
【実施例１】
【００２５】
図５は、本発明の実施例１による電磁界解析装置の構成図である。図５の半導体パッケージ解析装置は、半導体パッケージの設計データ３１を入力し、半導体パッケージの基板モデル３３を出力する半導体パッケージ基板モデル生成部３２を備える。この半導体パッケージ基板モデル生成部３２が生成する半導体パッケージ基板モデル３３は、半導体チップのモデルを含まないものであり、従来の電磁界解析で使われていた半導体パッケージ基板モデルをそのまま用いることができる。なお、基板モデル３３には、配線パターン形状、基材９やソルダレジスト１１等の誘電率、基板配線の抵抗率、どこがグランドや信号端子に接続されるか等の境界条件の情報が含まれる。
【００２６】
半導体チップ搭載半導体パッケージモデル生成部３５は、半導体パッケージ基板モデル３３と半導体チップ設計データ３４とを入力し、半導体パッケージ基板モデル３３に半導体チップのモデルを付加したインダクタンス解析モデル３６と容量解析モデル３７を出力する。半導体チップ設計データ３４には、半導体チップのチップサイズ等の半導体チップをモデルするために必要な情報が含まれる。さらに、半導体チップ搭載半導体パッケージモデル生成部３５に入力するデータとして、半導体パッケージ基板モデル３３、半導体チップ設計データ以外に、ダイアタッチ材の材質や厚さ等の半導体パッケージ全体をモデル化するために必要な情報が不足している場合には、ここで入力してもよい。
【００２７】
次に、電磁界解析部３８は、上記インダクタンス解析モデル３６を入力し、インダクタンス成分等価回路３９を出力する。インダクタンス成分等価回路３９には、半導体パッケージにおける導体パターンの自己インダクタンス成分と、導体パターン同士の相互インダクタンス成分が含まれる。なお、インダクタンス成分等価回路３９には、導体パターンの抵抗成分も含まれる。
【００２８】
また、電磁界解析部３８は、上記容量解析モデル３７を入力し、容量成分等価回路４０を出力する。容量成分等価回路４０には、半導体パッケージに含まれる導体パターン相互の容量成分が含まれる。
【００２９】
電磁界解析結果合成部４１は、インダクタンス成分等価回路３９と容量成分等価回路４０とを入力し、半導体パッケージ等価回路モデル４２を出力する。すなわち、電磁界解析結果合成部４１は、インダクタンス成分の等価回路と容量成分の等価回路を合成し、半導体パッケージ全体の等価回路を生成する。
【００３０】
次に、図５の電磁界解析装置を用いて、半導体パッケージの等価回路を求める手順について、図６の電磁界解析方法のフローチャートを用いて説明する。まず、ステップＳ１で、半導体パッケージ基板モデル生成部３２を用いて半導体パッケージ基板モデル３３を生成する。なお、半導体パッケージ基板モデル３３自体は、従来の半導体チップを含まない半導体パッケージモデルを用いた電磁界解析に用いていた基板モデルと同一であるので、半導体基板モデル自体がすでに用意されている場合は、このステップＳ１は省略してもよい。
【００３１】
次は、チップ搭載パッケージのインダクタンスモデル作成（ステップＳ２）及び電磁界解析（インダクタンス解析）（ステップＳ３）と、チップ搭載パッケージの容量モデル作成（ステップＳ４）及び電磁界解析（容量解析）（ステップＳ５）を実行する。ステップＳ３、Ｓ５はそれぞれステップＳ２、Ｓ４の後に行う必要があるが、ステップＳ２、Ｓ３とＳ４、Ｓ５はどちらを先に処理してもよい。また、ステップＳ２、Ｓ３とＳ４、Ｓ５を同時に平行して処理することも可能である。
【００３２】
なお、ステップＳ２では、半導体チップ搭載半導体パッケージモデル生成部３５に半導体パッケージ基板モデル３３と半導体チップ設計データ３４を入力しインダクタンス解析モデル３６を生成する。また、ステップＳ３では、電磁界解析部３８にインダクタンス解析モデル３６を入力しインダクタンス成分等価回路３９を生成する。ステップＳ４では、半導体チップ搭載半導体パッケージモデル生成部３５に半導体パッケージ基板モデル３３と半導体チップ設計データ３４を入力し容量解析モデル３７を生成する。ステップＳ５では、電磁界解析部３８に容量解析モデル３７を入力し容量成分等価回路４０を生成する。
【００３３】
ステップＳ３とステップＳ５が終わった後、最後にステップＳ６で、電磁界解析結果合成部４１により、ステップＳ３で生成したインダクタンス成分等価回路３９と、ステップＳ５で生成した容量成分等価回路４０とを合成し、半導体パッケージ等価回路モデル４２を得ることができる。
【００３４】
ここで、半導体パッケージ基板モデル３３、インダクタンス解析モデル３６、容量解析モデル３７の違いについて、さらに詳しく説明する。図７（ａ）、（ｂ）、（ｃ）は半導体パッケージ基板モデル３３、インダクタンス解析モデル３６、容量解析モデル３７をそれぞれ模式的に表したイメージ図である。図７では、図２の金属１層配線基板を用いるパッケージをイメージしている。図７（ａ）に示す半導体パッケージ基板モデル３３には、半導体チップ１は含まれていない。図７（ｂ）のインダクタンス解析モデル３６では、半導体チップ１は全体が誘電体であるものとして半導体パッケージ基板モデル３３に付加されている。さらに、図７（ｃ）の容量解析モデル３７では、半導体チップ１全体について、配線層が設けられた表面の全面に金属薄膜２２が設けられた誘電体として、半導体パッケージ基板モデル３３に付加されている。図３で説明したように、半導体集積回路チップの素子形成面には、通常、何層かの金属配線層が設けられるが、容量解析モデル３７では、この金属配線層が設けられた表面の全面に金属薄膜があるものとしてモデル化する。すなわち、インダクタンス解析モデル３６と容量解析モデル３７では、半導体チップ全体を異なるモデルとして半導体パッケージ基板モデル３３に付加している。
【００３５】
半導体チップ１を上記のようにみなして、別々のモデルを作成する意義について説明する。図３に示すように、半導体チップ１は、通常、シリコン等の半導体基板の表面にトランジスタが形成されている。そして、各トランジスタ間を接続させたり、信号を外部に出力させたりするためのアルミや銅等の金属配線層がトランジスタの上層部のさらに表面に形成されている。これら金属配線層の配線は、配線幅数百〜数十ｎｍでシリコン基板全面に張り巡らされており、半導体チップ表面のほとんどが金属に覆われている状態である。このため、半導体チップ内の金属配線層は、パッケージ基板上の配線に対する容量としては、ほぼ金属プレーンのような状態に見える。よって、容量を求める場合には、図７（ｃ）の２２のような金属プレーンを半導体チップの金属配線層が設けられている面側に配置することで、半導体チップの影響を簡易的にモデル内に反映することができる。なお、半導体チップによっては、トランジスタを形成する表面とは逆の表面（裏面）に金属配線層を設ける半導体チップも存在する。このような場合は、トランジスタを形成した表面とは逆の表面（裏面）に金属プレーン（金属薄膜）が存在するものとして容量解析モデルを生成すればよい。
【００３６】
一方、パッケージ基板配線のインダクタンスに対して、図７（ｃ）の２２のような金属プレーン層が表面にあるものとしてモデル化して解析を行うと、金属プレーン層は低抵抗であるため、この金属プレーン層との相互インダクタンスは大きくなり、その影響を受けるパッケージ基板配線のインダクタンスは、小さく求められてしまう。しかし、実際の半導体チップ内の金属配線層は、数百〜数十ｎｍの幅で細いため、高抵抗な導体として扱うことができる。このため、その影響を受けるパッケージ基板配線のインダクタンスは、金属プレーンの場合より大きくなり、金属プレーンが存在しない場合に近いインダクタンスとなる。よって、図７（ｂ）のように半導体チップ上に金属プレーン層をモデル化せずに、半導体チップ全体を誘電体として扱うモデルの方が、実際の半導体チップの影響に近いモデルとなる。
【００３７】
なお、図７（ａ）の半導体パッケージ基板モデル３３には、パッケージ基板の基材９とその上に形成された配線パターン（金属１層配線基板の場合には、パッケージ配線層１６のみ）、ソルダレジスト、はんだボールのみが含まれる。
【００３８】
また、図７（ｂ）のインダクタンス解析モデル３６と図７（ｃ）の容量解析モデル３７には、図７（ａ）の基板モデル３３に、半導体チップ１以外にさらに、ボンディングワイヤ３、ダイアタッチ材５、モールド樹脂も含めて半導体パッケージ全体をモデル化している。この半導体パッケージ全体をモデル化する際に、半導体パッケージ基板モデル３３、半導体チップ設計データ３４以外に、ダイアタッチ材の材質、厚さや、モールド樹脂の形状、材質（誘電率等）等のデータを、別途半導体チップ搭載半導体パッケージモデル生成部３５にデータ入力してもよい。
【００３９】
なお、図７では、図２の金属１層配線基板を用いるパッケージを想定して説明したが、図１の金属４層基板等他の半導体パッケージにおいても、インダクタンス解析モデルでは、半導体チップ全体を誘電体とみなし、容量解析モデルでは、半導体チップの配線層を設けた表面に金属薄膜を設けた誘電体としてインダクタンス解析モデル３６と容量解析モデル３７を生成すればよい。
【００４０】
図８に実施例１により得られる半導体パッケージ等価回路モデルの一部を示す。図８の等価回路モデルでは、図７（ｂ）、（ｃ）のはんだボール１３と半導体チップパッド２との間に、インダクタンス、抵抗、容量が単純に接続されているモデルを示す。なお、図８において、インダクタンスは自己インダクタンスのみを示し、導体パターン間の相互インダクタンスは省略されている。また、容量も図８においては、グランドに対する容量だけしか示していない。実際には、導体パターン間の相互インダクタンスや相互容量も必要に応じて等価回路に取り込むことができる。また、インダクタンス、抵抗、容量の分布も必要に応じてさらに詳細な等価回路とすることもできる。
【実施例２】
【００４１】
実施例１は、あらかじめ、パッケージ基板を用意し、この上に半導体ウェハから個片に切り出した半導体チップを搭載した従来型の半導体パッケージに本発明による電磁界解析方法、解析装置を用いて解析を行う実施例であった。しかし、ウェハーレベルチップサイズパッケージ（Wafer Level Chip Size Package。以下、単にＷＬＣＳＰと呼ぶ。）に本発明による電磁界解析方法、解析装置を用いて解析を行うこともできる。図９は、ＷＬＣＳＰの断面図である。ＷＬＣＳＰでは、半導体チップ１に切り出す前の多数の半導体チップがつながった状態の半導体ウェハの表面の全面にポリイミド２０等の誘電体（絶縁層）を設け、その上に、さらに、パッケージ基板の配線層１６を設ける。ポリイミド２０等の絶縁層とパッケージ基板の配線層１６を設けた後で、半導体ウェハから、半導体チップ１を、切り離し、上下を逆にして、最終的に図９に図示するようなパッケージ配線１６の上にポリイミド２０等の絶縁層を介して半導体チップ１を搭載し、パッケージ配線１６の下にソルダレジスト１１とはんだボール１３を設けた半導体パッケージが完成する。
【００４２】
上記のようなＷＬＣＳＰの場合、パッケージ基板の基材９や、ダイアタッチ材５を設ける必要がないので、半導体パッケージを薄型化することが可能である。また、半導体パッケージの平面的な大きさもほぼ、半導体チップ１のチップサイズと同一にできるので、高密度実装が可能である。
【００４３】
しかし、ＷＬＣＳＰのように高密度化が進むほど、半導体チップ１と半導体パッケージの基板配線１６との距離は近くなるので、半導体パッケージの電気的特性に半導体チップの存在自体が影響を大きく与えるようになる。図９に示すように、ポリイミド２０等の誘電体の厚さは約１０μｍ程度である。図３に示すような従来型の半導体パッケージでは、ダイアタッチ材５の厚さが数百μｍあったのとは、大きな違いである。このようなＷＬＣＳＰに対しても本発明による電磁界解析方法、電磁界解析装置により電磁界解析を行うことができる。なお、実施例１と実施例２では、解析対象とする半導体パッケージの構造が異なるだけであり、具体的な電磁界解析方法、電磁界解析装置については、実施例１の詳細をそのまま適用することができる。すなわち、インダクタンス解析モデルでは、半導体チップ１全体を誘電体とみなし、容量解析モデルでは、半導体チップ１を配線層の表面の全面に金属薄膜があるものとしてモデル化する。
【実施例３】
【００４４】
本発明による半導体パッケージの電磁界解析方法、電磁界解析装置は、スーパーコンピュータ、ＥＷＳやパーソナルコンピュータ等のコンピュータに電磁界解析プログラムをインストールすることによっても実現することができる。本発明による電磁界解析プログラムをコンピュータにインストールし、実行させることにより、コンピュータの演算処理部等に、図５の半導体パッケージ基板モデル生成部３２、半導体チップ搭載半導体パッケージモデル生成部３５、電磁界解析部３８、電磁界解析結果合成部４１等の機能を実現することができる。また、半導体パッケージ設計データ３１、半導体パッケージ基板モデル３３、半導体チップ設計データ３４、インダクタンス解析モデル３６、容量解析モデル３７、インダクタンス成分等価回路３９、容量成分等価回路４０、半導体パッケージ等価回路モデル４２はコンピュータの主記憶装置や、ハードディスク、ＤＶＤ、ＣＤ、フラッシュメモリ等の光記憶装置、磁気記憶装置、光磁気記憶装置、半導体記憶装置の補助記憶装置により実現できる。また、記憶装置を遠隔地に配置し、遠隔地にあるメモリ等から入出力を行うこともできる。また、半導体チップ設計データ３４等は、インタラクティブにコンピュータの端末にある画面から入力してもよい。また、アウトプットである半導体パッケージ等価回路モデルは端末の画面に表示させたり、紙に印刷したりして出力してもよい。
【００４５】
また、コンピュータを上記解析装置として機能させることにより、図６に記載する解析方法をそのままコンピュータに実行させることができる。なお、上記本発明によるプログラムのコンピュータへのインストールは、上記補助記憶装置を用いるか、インターネット等の有線、無線の回線を用いて、オンラインでインストールすることができる。
【実施例４】
【００４６】
上記実施例１乃至３は、半導体チップを金属配線層を設けた表面に金属薄膜を設けた誘電体とみなして容量解析を行い、容量成分の等価回路を求めると共に、半導体チップ全体を誘電体とみなしてインダクタンス解析を行い、インダクタンス成分の等価回路を求め、容量成分の等価回路とインダクタンス成分の等価回路を合成することにより、半導体パッケージ全体の等価回路モデルを求める実施例であった。しかし、本発明によれば、等価回路を求めるだけでなく、電気的特性をそのまま求めることもできる。すなわち、等価回路がわかれば、入力信号等の条件を入力すれば、そのまま電気的特性を求めることができる。
【００４７】
また、本発明による半導体チップ全体を異なる複数のモデルとして扱い、電磁界解析を行い、その複数のモデルとして扱った電磁界解析の結果を合成することにより、より広範囲に半導体チップを搭載する半導体パッケージの電磁界解析に活用することができる。すなわち、半導体は導体でも絶縁体でもない（例えば、シリコンは誘電率１２で導電率数十Ｓ/ｍ）ので、電磁界解析での扱いが簡単には行かない。また、半導体チップには、様々な金属配線や、絶縁層が設けられることを考えて、最適な解析を行うことができる。この実施例４の解析装置の構成、動作について、図１０を用いて説明する。実施例１の図５の解析装置と同一の構成は、図５と同一の符号を付し、説明は省略する。
【００４８】
半導体チップ搭載半導体パッケージモデル生成部５１は、半導体パッケージ基板モデル３３と半導体チップ設計データ３４とを入力し、第一の解析モデル５２と、第二の解析モデル５３を出力する。この第一の解析モデル５２と、第二の解析モデル５３は、半導体チップの構造と、最終的に求めようとする半導体パッケージ電気的特性５８によって決めることができる。
【００４９】
電磁界解析部３８の構成そのものは、実施例１の電磁界解析部３８と同一であるが、解析モデルが異なれば、解析結果は異なるものとなる。実施例４では、第一の解析モデル５２に基づいて、電磁界解析を行い、第一の解析結果５５が得られ、第二の解析モデル５３に基づく電磁界解析により、第二の解析結果５６を得ることができる。最後に、第一の解析結果５５と第二の解析結果５６とを電磁界解析結果合成部５７により合成し、半導体パッケージ電気的特性５８が得られる。
【００５０】
実施例４の電磁界解析装置を用いて解析を行う手順を図１１のフローチャートに示す。半導体チップに対して第一のモデル化を行い（ステップＳ１２）、第一の電磁界解析を行い（ステップＳ１３）、第二のモデル化を行い（ステップＳ１４）、第二の電磁界解析を行う（ステップＳ１５）。最後に第一の電磁解析の結果と第二の電磁解析の結果を合成し、半導体チップを搭載した半導体パッケージの電気的特性を求める（ステップＳ１６）。上記の手順により、様々な構造の半導体チップに対する様々な電気的特性を求めることができる。
【００５１】
なお、図１０、図１１で使用した半導体チップのモデルは、第一の解析モデル、第二の解析モデルの２通りのモデル化を行ったが、モデルの数は２に限定されるわけではない。もっと何通りかのモデル化を行ったほうが、解析の精度が上がる場合には、モデル化の数を増やすこともできる。なお、本発明における複数のモデル化は半導体チップ全体を何通りかにモデル化するのであって、半導体チップ自体を複数の領域に分けてモデル化することはここでいうモデル化の数を増やすことには含まれない。
【００５２】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５３】
【図１】金属４層基板とワイヤボンディングを用いた一般的な半導体パッケージの断面図である。
【図２】金属１層配線基板を用いた半導体パッケージの断面図である。
【図３】図２の半導体パッケージの断面図において、半導体チップ表面の断面構造を拡大して示した拡大断面図である。
【図４】本発明の課題を説明する図面である。
【図５】本発明の一実施例による電磁界解析装置の構成図である。
【図６】本発明の一実施例による電磁界解析方法のフローチャートである。
【図７】本発明の一実施例における半導体パッケージのモデルを模式的に示す図である。（ａ）は、半導体チップを含まないパッケージ基板のモデル、（ｂ）は、半導体チップを搭載したインダクタンス解析モデル、（ｃ）は、半導体チップを搭載した容量解析モデルである。
【図８】本発明の一実施例による半導体パッケージ基板の等価回路の一部を示す回路図である。
【図９】ウェーハレベルチップサイズ半導体パッケージ（ＷＬＣＳＰ）の断面図である。
【図１０】本発明の他の実施例による電磁界解析装置の構成図である。
【図１１】本発明の他の実施例による電磁界解析方法のフローチャートである。
【符号の説明】
【００５４】
１：半導体チップ
２：半導体チップパッド
３：ボンディングワイヤ
４：モールド樹脂
５：ダイアタッチ材
６：パッケージ配線層（ＧＮＤ配線）
７：ソルダレジスト
８：パッケージ配線層（信号配線）
９：基材
１０：パッケージ配線層（電源配線）
ｌｌ：ソルダレジスト
１２：パッケージ配線層（ＧＮＤ配線）
１３：はんだボール
１４：誘電体層
１５：ボンドフィンガー
１６：パッケージ配線層（信号、電源、ＧＮＤ配線）
１７：半導体チップの拡散層
１８：ビア
１９：半導体チップの金属配線層
２０：ポリイミド
２１：ゲート電極
２２：金属薄膜（容量解析モデル）
２３：パッケージ配線基板
３１：半導体パッケージ設計データ
３２：半導体パッケージ基板モデル生成部
３３：半導体パッケージ基板モデル
３４：半導体チップ設計データ
３５、５１：半導体チップ搭載半導体パッケージモデル生成部
３６：インダクタンス解析モデル
３７：容量解析モデル
３８、５４：電磁界解析部
３９：インダクタンス成分等価回路（インダクタンス解析結果）
４０：容量成分等価回路（容量解析結果）
４１、５７：電磁界解析結果合成部
４２：半導体パッケージ等価回路モデル
５２：第一の解析モデル
５３：第二の解析モデル
５５：第一の解析結果
５６：第二の解析結果
５８：半導体パッケージ電気的特性
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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