(57)【要約】【課題】ヒューズ素子のレイアウト面積を増大させることなく確実にヒューズを溶断するとともに、ヒューズ銅原子の拡散を防止する防護壁の配線層数を低減する。【解決手段】ヒューズ（ＦＵ）を複数のメタル配線層のうちの上層のメタル配線層（Ｍ４）の配線を用いて形成する。ヒューズの直上および直下部においては、少なくとも２層の配線層をおいて配線が配置される。上層においては、電源電圧（ＶＤＤ）を伝達する電源線（１０２）をヒューズ直上の防護壁構造の蓋部分として利用する。【選択図】図１３
2010212445.tif 000002
【特許請求の範囲】
【請求項１】
複数の金属配線層を有する半導体装置であって、
前記金属配線層の最下層の第１金属配線層よりも上層の金属配線層の配線を用いて形成される少なくとも１つのヒューズ素子を備え、前記ヒューズ素子は、前記上層の金属配線層のうちの銅配線を用いて形成されるヒューズと、前記ヒューズを囲むように前記複数の金属配線層の所定の配線層の配線を利用して形成される拡散防護壁とを備え、前記拡散防護壁は、前記ヒューズ上層に前記ヒューズと平面的に見て重なり合うように配置される電源電圧を伝達する電源配線を備え、前記電源配線と前記ヒューズとの間の配線層の配線は、前記ヒューズと平面的に見て重ならない領域に配置される、半導体装置。
【請求項２】
前記電源配線は、前記ヒューズ上部において前記ヒューズを横切るストライプ形状に形成される、請求項１記載の半導体装置。
【請求項３】
前記電源配線は、前記ヒューズ上部において前記ヒューズを横切るように配置されるベタ配線を含む、請求項１記載の半導体装置。
【請求項４】
前記拡散防護壁は、
半導体基板領域から連続的に上に延びるように形成され、前記ヒューズの一端に電気的に接続される第１の防護壁と、
前記第１の防護壁内に前記電源配線から前記基板方向に向かって延在する第２の防護壁とをさらに有し、前記第１および第２の防護壁は、少なくとも１つの共通の配線層に形成される配線を有する、請求項１記載の半導体装置。
【請求項５】
前記拡散防護壁は、
半導体基板領域から連続的に上に延びるように形成され、前記ヒューズの一端に電気的に接続される第１の防護壁と、
前記第１の防護壁外部に前記電源配線から前記基板方向に向かって延在する第２の防護壁とをさらに有し、前記第１および第２の防護壁は、少なくとも１つの共通の配線層に形成される配線を有する、請求項１記載の半導体装置。
【請求項６】
前記少なくとも１つのヒューズ素子は、整列して配置される複数のヒューズ素子を備え、
前記拡散防護壁は、
前記複数のヒューズ素子の配列の端部に配置され、前記電源配線から基板領域方向に向かって延在する防護壁構造と、
前記複数のヒューズ素子列の外部領域に前記複数のヒューズ素子にわたって配設される第２の防護壁構造とを有し、前記第１および第２の防護壁は互いに結合され、
前記電源配線は、前記複数のヒューズ素子に共通に配置され、各ヒューズの他端に結合されるとともに前記第１および第２の防護壁に結合される、請求項１記載の半導体装置。
【請求項７】
半導体基板領域から電源配線方向に向かって延在するとともに前記電源配線よりも下層の配線層に配置される接地配線に結合される第１の防護壁と、
前記第１の防護壁内に形成され前記電源配線から基板領域方向に向かって延在する第２の防護壁と、
前記半導体基板領域から前記ヒューズ素子のヒューズ形成領域に向かって延在するように配置され、前記ヒューズの一端に結合される第３の防護壁とをさらに備え、
前記少なくとも１つのヒューズ素子は、互いに整列して配置される複数のヒューズ素子を備え、
前記第１の防護壁は、隣接ヒューズ素子間で共有され、
前記第１および第２の防護壁は、共通の配線層に形成される配線を有し、かつ
前記第２および第３の防護壁は、互いに異なる配線層の配線で構成される、請求項１記載の半導体装置。
【請求項８】
前記複数の金属配線層それぞれに対して配置される銅拡散防止膜をさらに備える、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記拡散防護壁は、
前記ヒューズの両側に前記ヒューズと平行に延在するように配設され、前記ヒューズの一端に結合される第１の防護壁と、
前記第１の防護壁外部に配置され、前記第１の防護壁と平行な第１の壁部分と前記第１の防護壁と交差する方向に配設されるとともに前記第１の防護壁に結合される第２の壁部分とを有し、前記電源配線に結合される第２の防護壁とを備える、請求項１記載の半導体装置。
【請求項１０】
前記拡散防護壁は、
前記ヒューズの両側に前記ヒューズと平行に延在するように配設され、前記ヒューズの一端に結合される第１の防護壁と、
前記第１の防護壁内部に配置され、前記第１の防護壁と平行な第１の壁部分と前記第１の防護壁と交差する方向に配設されるとともに前記第１の防護壁に結合される第２の壁部分とを有し、前記電源配線に結合される第２の防護壁とを備える、請求項１記載の半導体装置。
【請求項１１】
前記ヒューズ素子の切断／非切断状態に応じて内部回路の状態が設定され、
前記電源配線には、前記内部回路の動作電源電圧を供給するパッドと別のパッドから供給される電源電圧が伝達される、請求項１記載の半導体装置。
【請求項１２】
前記電源配線の電圧は、前記内部回路の通常動作モード時には接地電圧レベルに設定され、前記ヒューズの切断を行なうヒューズ切断期間には前記内部回路の電源電圧と異なる前記ヒューズ切断に必要な電圧レベルに設定される、請求項１１記載の半導体装置。
【請求項１３】
銅を構成成分として形成される電気ヒューズと、前記電気ヒューズに直列に接続され、導通時、前記電気ヒューズに対して切断電流を流す第１のトランジスタとを有するヒューズ回路、
前記第１のトランジスタの導通を制御する切断制御回路、および
前記電気ヒューズの切断を判定する切断判定回路とを備え、
前記切断制御回路および切断判定回路は、第１のパッドを介して供給される第１の電源電圧を動作電源電圧として受け、
前記ヒューズは、前記第１のパッドと別に設けられる第２のパッドを介して供給される第２の電源電圧をヒューズ電源ノードに受け、
前記第２の電源電圧は、通常動作モード時には接地電圧レベルに設定され、前記電気ヒューズの切断を行なう切断モード時には前記第１の電源電圧と異なる電圧レベルに設定され、
前記第１のパッドは前記通常動作モード時および前記切断モード時において前記第１の電源電圧を受ける、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、固定情報を格納するヒューズ素子を含むヒューズプログラム回路を有する半導体装置に関する。より特定的には、この発明は、低消費電力かつ低占有面積で確実にヒューズ素子の切断および切断状態判定を行なうことのできるヒューズプログラム回路を実現するための構成に関する。
【背景技術】
【０００２】
半導体集積回路装置（半導体装置）においては、種々の用途に対してヒューズプログラム回路が用いられる。ヒューズプログラム回路は、ヒューズ素子の溶断／非溶断によりその出力信号の状態が、固定的に設定される。たとえば、アナログ回路の定数を微調整（トリミング）するために、このようなヒューズ素子が用いられる。具体的に、トランジスタ素子の電流駆動力の調整、基準電流源の供給電流量の調整、および／または基準電圧源の生成する基準電圧レベルの調整などを行なうために、ヒューズ素子のプログラミング（溶断／非溶断）が行なわれる。また、抵抗素子の抵抗値を微調整するためにも、このようなヒューズプログラム回路が用いられる。
【０００３】
このようなアナログ値の調整と同様の調整が、デジタル回路においても行なわれる。また、半導体メモリにおいては、不良セルを冗長セルで置換するために不良セルを特定する不良アドレスをプログラムする必要があり、このような不良アドレスを格納するためにヒューズプログラム回路が用いられる。このようなヒューズプログラム回路を利用することにより、アナログ回路およびデジタル回路に係わらず回路動作特性の最適化を実現し、また半導体メモリにおいて不良セルの救済による歩留まりの改善を図る。
【０００４】
このようなヒューズプログラムにおいて、ヒューズ素子を電流により溶断する配線溶断型電気ヒューズ素子を含むヒューズプログラム回路の構成が、特許文献１（特開２００７−３１７８８２号公報）に示されている。この特許文献１に記される構成においては、多層金属配線層の上層の配線を用いてヒューズを形成し、このヒューズを囲むように防護壁を形成する。ヒューズは銅（Ｃｕ）配線で形成され、溶断後の銅の拡散による切断不良が生じるのを防護壁構造により抑制する。ヒューズ素子直上部には、ヒューズ素子を溶断するための電流を流すトランジスタに接続されるノードを構成する配線が配置される。このノードを構成する配線の上層に電源電圧を供給する電源配線が配置される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１７８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の特許文献１においては、いわゆる銅（Cu)原子の拡散防止のための防護壁により、ヒューズを取囲んでいる。この構成の場合、壁構造により、ヒューズを構成する銅原子の熱拡散は抑制することができる。しかしながら、このヒューズ上部に配設される配線層に、このヒューズに対し溶断電流を流すトランジスタとの接続ノードを構成する配線を配置して、この防護壁に蓋をする構成としている。電源配線が、この蓋用の配線上部に形成される。ヒューズと防護壁との間の距離は、銅拡散による絶縁不良に起因する切断不良が生じないように銅原子の拡散距離よりも大きく取る必要がある。したがって、この蓋配線構造として、２層の配線層の距離を置く必要があり、必要とされる配線層の数が、増大する。
【０００７】
このヒューズプログラム回路が配置される半導体集積回路装置（半導体装置）の多層金属配線の配線層数が十分であれば、特に問題はない。しかしながら、配線層数に制限がある場合、最上層の電源配線をヒューズ形成領域の近傍にまで延在させるようにレイアウトした後に、配線でヒューズプログラム回路の電源配線を、さらにヒューズ上部にまで配置配線する必要があり、配線リソースが必要以上に消費されるという問題が生じ、この配線リソースの削減の点でもまだ改善の余地がある。
【０００８】
また、ヒューズ溶断には、半導体集積回路装置の内部回路の動作電源電圧と同じ電圧が使用される。したがって、内部回路動作時においても、ヒューズの一端には電源電圧が常時供給される。このため、ヒューズが非切断状態のとき、溶断電流を供給するためのトランジスタにリーク電流が流れる可能性があり、このリーク電流を抑制するために複雑な回路制御構成が必要となり、このリーク電流低減についても、改善の余地がある。
【０００９】
さらに、このヒューズ上部に設けられる蓋は平面視においてヒューズの殆どを蔽うような構造となっている。そのため、蓋が広くなってしまい、蓋部分を製造する際、ＣＭＰ（ケミカル・メカニカル・ポリッシング）によるディッシングにより過剰に窪むという問題がある。
【００１０】
また、このヒューズ上部に設けられる蓋は、ヒューズ１本に対して一つの蓋というようにペアで設けられ、ヒューズ／蓋の対が複数存在するため、これらの複数の蓋を覆うさらに大きな蓋が存在している。この非常に大きな蓋が存在するため、この大きな蓋部分を製造する場合、ＣＭＰによるディッシングによりこの大きな蓋が過剰に窪むという問題が発生する。
【００１１】
それゆえ、この発明の目的は、簡易な回路構成で確実にヒューズを切断状態に設定することのできる小レイアウト面積のヒューズプログラム回路を備える半導体装置を提供することである。
【００１２】
この発明の他の目的は、容易に、非切断状態のヒューズ素子を流れるリーク電流を低減することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
この発明の第１の観点に係る半導体装置は、多層金属配線層を最下層の第１金属配線層よりも上層の金属配線層の配線を用いて形成されるヒューズ素子を備える。このヒューズ素子は、上層の金属配線のうちの特定の配線層の銅配線を用いて形成されたヒューズと、このヒューズを囲むように形成される拡散防護壁と、このヒューズ上層にヒューズと平面的に見て重なり合うように配置される電源配線を備える。この電源配線には電源電圧が伝達される。この電源配線とヒューズとの間の配線層の配線は、ヒューズと平面的に見て重なる領域以外の領域に配置される。
【００１４】
この発明の第２の観点に係る半導体装置は、銅電気ヒューズとこの銅電気ヒューズと直列に接続されて導通時銅電気ヒューズに対して切断電流を流す第１のトランジスタとを有するヒューズ回路と、この第１のトランジスタの導通を制御する切断制御回路と、電気ヒューズの切断を判定する判定回路とを備える。切断制御回路および判定回路は第１のパッドを介して供給される第１の電源電圧を動作電源電圧として受ける。ヒューズ回路は、第１のパッドと別に設けられる第２のパッドを介して供給される第２の電源電圧をヒューズ回路電源ノードに受ける。第２の電源電圧は、通常動作モード時には接地電圧レベルに設定され、電気ヒューズの切断を行なう切断モード時には前記第１の電源電圧と異なる電圧レベルに設定され、第１のパッドは通常動作モード時および切断モード時において第１の電源電圧を受ける。
【発明の効果】
【００１５】
ヒューズ直上層の防護蓋配線として電源配線を利用することにより、ヒューズ素子に対して必要とされる配線層数を低減することができ、また、ヒューズ素子の占有面積を低減することができる。
【００１６】
また、第２の電源電圧を通常動作モード時において接地電圧に設定することにより、ヒューズ溶断時の銅原子の拡散を防止することができ、周辺の回路に対する悪影響が生じるのを防止することができる。
【図面の簡単な説明】
【００１７】
【図１】この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す配線溶断プログラム回路の構成を概略的に示す図である。
【図３】図１に示すＡＮＤ回路の構成の一例を示す図である。
【図４】図２に示す切断判定回路の構成の一例を示す図である。
【図５】図４に示す切断判定回路の動作を示すタイミング図である。
【図６】電圧ストレス印加時のヒューズ素子両端の印加電圧を示す図である。
【図７】図２に示すＡＮＤ回路形成領域の断面構造を概略的に示す図である。
【図８】この発明の実施の形態１の変更例の構成を示す図である。
【図９】図８に示すヒューズプログラム回路のヒューズ切断時の動作を示すタイミング図である。
【図１０】図８に示すヒューズプログラム回路のヒューズ切断判定時の動作を示すタイミング図である。
【図１１】図８に示すヒューズプログラム回路のヒューズ溶断トランジスタの断面構造および切断判定回路の構成を示す図である。
【図１２】この発明の実施の形態２に従うヒューズ素子の平面レイアウトを概略的に示す図である。
【図１３】図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。
【図１４】図１３に示す断面構造の第２メタル配線および第２ビアの平面レイアウトを概略的に示す図である。
【図１５】ヒューズボックスにおける端部のヒューズ素子の第２メタル配線層および第２ビアの平面レイアウトを概略的に示す図である。
【図１６】図１４に示す平面レイアウトの上層の第３メタル配線層の配線レイアウトを概略的に示す図である。
【図１７】図１５に示す配線レイアウトの上層の第３メタル配線層の配線レイアウトを概略的に示す図である。
【図１８】図１６に示す配線層の上層の第４メタル配線層の平面レイアウトを概略的に示す図である。
【図１９】図１７に示す平面レイアウトの上層の第４メタル配線層および第４ビアの平面レイアウトを概略的に示す図である。
【図２０】図１８に示す平面レイアウトの上層の第５メタル配線層の配線レイアウトをビアのレイアウトとともに示す図である。
【図２１】図１９に示す配線レイアウトの上層の第５メタル配線層の配線およびビアのレイアウトを概略的に示す図である。
【図２２】図２０および図２１に示す配線レイアウトの上層の第６メタル配線層のレイアウトを概略的に示す図である。
【図２３】この発明の実施の形態２の変更例の第６メタル配線層の配線レイアウトを概略的に示す図である。
【図２４】この発明の実施の形態２の変更例のヒューズ素子の断面構造を概略的に示す図である。
【図２５】図２４に示すヒューズ素子利用時のヒューズ溶断電流の流れる経路を概略的に示す図である。
【図２６】この発明の実施の形態３に従うヒューズ素子の断面構造を概略的に示す図である。
【図２７】図２６に示すヒューズ素子の第２メタル配線層の平面レイアウトを概略的に示す図である。
【図２８】ヒューズプログラム回路の端部のヒューズ素子の第２メタル配線層の配線レイアウトを概略的に示す図である。
【図２９】図２７に示す平面レイアウトの上層の第３メタル配線層および第３ビアのレイアウトを概略的に示す図である。
【図３０】図２８に示す配線層の上層の第３メタル配線層および第３ビアの平面レイアウトを概略的に示す図である。
【図３１】図２９に示す平面レイアウトの上層の第４メタル配線層の平面レイアウトを概略的に示す図である。
【図３２】図３０に示す配線層の上層の第４メタル配線層および第４ビアの平面レイアウトを概略的に示す図である。
【図３３】図３１に示す配線層の上層の第５メタル配線層の平面レイアウトをビアの平面レイアウトとともに示す図である。
【図３４】図３２に示す配線層の上層の第５メタル配線層および第５ビアのレイアウトを概略的に示す図である。
【図３５】図３３および図３４に示す平面レイアウトの上層の第６メタル配線層の平面レイアウトを概略的に示す図である。
【図３６】図３５に示す平面レイアウトの変更例の平面レイアウトを概略的に示す図である。
【図３７】この発明の実施の形態３の変更例のヒューズ素子の断面構造を概略的に示す図である。
【図３８】この発明の実施の形態４に従うヒューズボックスの平面レイアウトを概略的に示す図である。
【図３９】図３８に示す線Ｌ３９−Ｌ３９に沿った断面構造を概略的に示す図である。
【図４０】図３９に示す断面構造の変更例の断面構造を概略的に示す図である。
【図４１】この発明の実施の形態５に従うヒューズ素子の断面構造を概略的に示す図である。
【図４２】図４１に示すヒューズ素子の第５メタル配線層のレイアウトを概略的に示す図である。
【図４３】この発明の実施の形態６に従うヒューズ素子の断面構造を概略的に示す図である。
【図４４】図４３に示すヒューズ素子の第３メタル配線層の配線レイアウトをヒューズのレイアウトとともに示す図である。
【図４５】この発明の実施の形態７に従うヒューズの全体の平面レイアウトを概略的に示す図である。
【図４６】図４５に示す線Ｌ４６−Ｌ４６に沿った断面構造を概略的に示す図である。
【図４７】図４５に示す線Ｌ４７−Ｌ４７に沿った断面構造を概略的に示す図である。
【図４８】図４５に示す線Ｌ４８−Ｌ４８に沿った断面構造を概略的に示す図である。
【図４９】図４５に示すヒューズ素子の第２メタル配線層および第２ビアの平面レイアウトを概略的に示す図である。
【図５０】この発明の実施の形態７に従うヒューズ素子のヒューズボックス端部の第２メタル配線層および第２ビアの平面レイアウトを概略的に示す図である。
【図５１】図４９に示す平面レイアウトの上層の第３メタル配線層および第３ビアの平面レイアウトを概略的に示す図である。
【図５２】図５０に示す平面レイアウトの上層の第３メタル配線層および第３ビアの平面レイアウトを概略的に示す図である。
【図５３】図５１に示す配線レイアウトの上層の第４メタル配線層および第４ビアの平面レイアウトを概略的に示す図である。
【図５４】図５２に示す平面レイアウトの上層の第４メタル配線層および第４ビアの平面レイアウトを概略的に示す図である。
【図５５】図５３に示す平面レイアウトの上層の第５メタル配線層および第５ビアのレイアウトを概略的に示す図である。
【図５６】図５４に示す平面レイアウトの上層の第５メタル配線層および第５ビアの平面レイアウトを概略的に示す図である。
【図５７】図５５および図５６に示す平面レイアウトの上層の第６メタル配線層の平面レイアウトを概略的に示す図である。
【図５８】図５０に示す平面レイアウトの変更例の第６メタル配線層のレイアウトを概略的に示す図である。
【図５９】この発明の実施の形態８に従うヒューズプログラム回路の構成を概略的に示す図である。
【図６０】図５９に示す切断判定回路の構成の一例を示す図である。
【図６１】図６０に示す切断判定回路のヒューズ切断時の動作を示すタイミング図である。
【図６２】図６０に示す切断判定回路の切断判定動作および電圧ストレス印加時の動作を示すタイミング図である。
【図６３】この発明の実施の形態８に従う半導体装置の全体の構成を概略的に示す図である。
【図６４】この発明の実施の形態７の変更例のヒューズプログラム回路の構成を概略的に示す図である。
【発明を実施するための形態】
【００１８】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１は、所定の機能を実現する内部回路（コア回路）２と、内部回路２の動作状態または動作態様を規定する情報（内部回路に関連する情報）を固定的に記憶する配線溶断プログラム回路４とを含む。
【００１９】
この半導体装置１は、１つの半導体チップ上に形成されてもよく、また他のプロセッサまたはメモリなどの機能ブロックと同一チップ上に集積化されてもよく、この半導体装置は、半導体集積回路装置と等価である。
【００２０】
内部回路２は、電源ノード（パッド）５を介して外部から与えられる電源電圧ＶＤＤを動作電源電圧として受け、所定の機能を実現する。この内部回路２は、半導体装置（半導体集積回路装置）１のコア回路であり、たとえばメモリセルアレイを含むメモリ回路であってもよく、またプロセッサなどの処理装置であってもよい。内部回路２は、銅（Ｃｕ）の多層配線を用いて内部配線の配置・配線が行なわれていればよい。
【００２１】
この内部回路２においては、ヒューズ情報利用回路３が含まれ、ヒューズ情報利用回路３は、配線溶断プログラム回路４からのプログラム情報（ヒューズ情報）に従ってその動作状態または動作態様が規定される。
【００２２】
たとえばこの内部回路２がメモリ回路の場合、ヒューズ情報利用回路３は不良セル救済のための冗長デコーダを含み、この冗長デコーダが配線溶断プログラム回路４の記憶情報に従って選択的に冗長置換を行なって不良セルの救済を行なう。このヒューズ情報利用回路３は、また、配線溶断プログラム回路４からのプログレシブ情報（ヒューズ情報）に従ってその発生する電圧レベルまたは電流、もしくは抵抗値などのアナログ量が設定されてもよい。
【００２３】
配線溶断プログラム回路４は、複数のヒューズ素子を含み、これらのヒューズ素子の溶断／非溶断により情報を固定的に記憶する。ヒューズ素子ＦＳのヒューズは、多層配線の内の第ｉ層の配線Ｍｉにより形成される。
【００２４】
この配線溶断プログラム回路４は、内部回路２と同じ配線およびメタル配線（銅（Ｃｕ）配線）のうちの上層のメタル配線を用いてヒューズ素子を実現する。配線溶断プログラム回路４は、電源ノード５からの電源電圧ＶＤＤとヒューズ電源ノード（パッド）６を介して外部から与えられるヒューズゲート電源電圧ＦＧＶＤＤを受ける。このヒューズゲート電源電圧ＦＧＶＤＤは、ヒューズ素子プログラム時に、溶断用の電流を流すための制御電圧として利用される。ヒューズゲート電源電圧ＦＧＶＤＤを外部から印加することにより、ヒューズ溶断時にヒューズに供給される溶断電流量を最適値に設定する。
【００２５】
この配線溶断プログラム回路４においては、後に説明するように、複数のヒューズ素子が並列に配列され、これらのヒューズ素子の溶断／非溶断の選択的なプログラムを行なうためにスキャンパスが設けられる。このスキャンパスにおいては、ヒューズ素子に対応してフリップフロップが設けられる。フリップフロップ列で構成されるスキャンパスを介して入力ノード７からのシリアル入力ＳＩＮを転送し、各ヒューズ素子に対応するフリップフロップにヒューズプログラム情報を設定し、出力ノード８からフリップフロップの記憶情報をシリアル出力ＳＯＵＴとして出力する。シリアル出力ＳＯＵＴの用途については、後に説明する。
【００２６】
図２は、配線溶断プログラム回路４の具体的構成の一例を示す図である。図２において、配線溶断プログラム回路４は、各々がヒューズ回路を含みかつ互いに縦続接続される複数のヒューズプログラム回路ＦＰＫ１−ＦＰＫｎを含む。これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの数は任意である。このヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、同一構成を有するため、図２においては、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において同一または対応する部分には同一参照番号を付す。
【００２７】
ヒューズプログラム回路ＦＰＫ２−ＦＰＫｎの各々は、電源電圧ＶＤＤを供給するノード（ヒューズ電源ノード）と内部ノードＮＤ１の間に接続されるヒューズ素子ＦＳと、内部ノードＮＤ１と接地ノードの間に接続される溶断電流供給トランジスタＣＴｒと、溶断電流供給トランジスタＣＴｒの導通を制御する３入力ＡＮＤ回路ＡＧ１を含む。ＡＮＤ回路ＡＧ１は、内部ヒューズゲート電源電圧ＦＧＶＤ１を動作電源電圧として受ける。
【００２８】
このヒューズゲート電源電圧ＦＧＶＤ１は、電源電圧ＶＤＤおよび外部ヒューズゲート電源電圧ＦＧＶＤＤの一方を溶断イネーブル信号ＣＵＴＥＮに従って選択する電圧選択回路９から与えられる。溶断イネーブル信号ＣＵＴＥＮはｋ、ヒューズ素子ＦＳの溶断時に活性化される。
【００２９】
ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々においては、また、プログラムスキャンフリップフロップ（ＦＦ）ＰＳＲとＦＳ選択スキャンフリップフロップ（ＦＦ）ＦＳＳＲが設けられ、これらのフリップフロップＰＳＲおよびＦＳＳＲにより、ヒューズ素子ＦＳの溶断／非溶断を規定するプログラム情報の転送および設定が行なわれる。
【００３０】
ＡＮＤ回路ＡＧ１は、対応のＦＳ選択スキャンフリップフロップＦＳＳＲの出力信号と対応のプログラムスキャンフリップフロップＰＳＲの出力信号とヒューズカットクロック信号ＦＣＣＬＫとを受ける。
【００３１】
ＦＳ選択スキャンフリップフロップＦＳＳＲは、前段のヒューズプログラム回路のＦＳ選択スキャンフリップフロップＦＳＳＲの出力データを、ヒューズ選択スキャンクロック信号ＳＥＳＣＬＫに従って取込み次段へ転送する。プログラムスキャンフリップフロップＰＳＲは、入力部に配置されたマルチプレクサ（ＭＵＸ）ＳＸ１を介して与えられるデータを、プログラムスキャンクロック信号ＰＳＣＬＫに従って取込み、次段へ転送する。したがって、ＦＳ選択スキャンフリップフロップＦＳＳＲは、ヒューズ選択スキャンクロック信号ＳＥＳＣＬＫに従ってシフト動作を行なってデータを転送するスキャンパスを構成し、また、プログラムスキャンフリップフロップＰＳＲも、プログラムスキャンクロック信号ＰＳＣＬＫに従って順次シフト動作を行なってデータを転送するスキャンパスを構成する。
【００３２】
これらのフリップフロップＦＳＳＲおよびＰＳＲの組を、各ヒューズ回路（ヒューズ素子ＦＳと溶断電流供給トランジスタＣＴｒで構成される）に対応して設けることにより、ヒューズ回路のヒューズ素子ＦＳのプログラミング（溶断／非溶断処理）を、選択的にかつ逐次的に１つのヒューズ素子単位で実行することができる。また、少ないパッドを用いて、ヒューズ素子のプログラム情報を各ヒューズ素子に対して転送することができる。
【００３３】
ヒューズプログラム回路ＦＰＫ２−ＦＰＫｎの各々は、さらに、ノードＮＤ１の電圧レベルに従ってヒューズ素子ＦＳの切断状態を判定する切断判定回路ＣＪＣと、プログラムスキャンフリップフロップＰＳＲの出力信号と切断判定回路ＣＪＣの出力信号の一方を選択して出力するマルチプレクサＳＸ２を含む。マルチプレクサＳＸ２の出力信号は、また、対応の同じヒューズプログラム回路内に設けられるマルチプレクサＳＸ１へ与えられる。このマルチプレクサＳＸ１は、前段のプログラムスキャンフリップフロップＰＳＲの出力信号と対応のマルチプレクサＳＸ２の出力信号の一方を、スキャン選択信号ＳＣＳＥＬに従って選択する。ここで、「切断」と「溶断」とを同じ意味で用いる。
【００３４】
１つのヒューズプログラム回路において２つのマルチプレクサＳＸ１およびＳＸ２を用い、そのデータ転送経路を切換えることにより、以下の効果を得ることができる。マルチプレクサＳＸ１によりマルチプレクサＳＸ２の出力信号を選択してプログラムスキャンフリップフロップＰＳＲへ伝達する。マルチプレクサＳＸ２は、テスト動作時、プログラムフリップフロップ選択信号ＰＲＦＦＳＥＬに従って切断判定回路ＣＪＣの出力信号を選択する。この接続態様により、切断判定回路ＣＪＣの出力信号は、順次プログラムスキャンフリップフロップＰＳＲを介して転送され、対応のヒューズ素子ＦＳの状態をシリアル出力ＳＯＵＴとして外部へ読出すことができる。これにより、外部でヒューズ素子ＦＳの切断不良の有無を判定することができる。
【００３５】
また、マルチプレクサＳＸ２において、プログラムスキャンフリップフロップＰＳＲの出力信号を選択し、マルチプレクサＳＸ１においてスキャン選択信号ＳＣＳＥＬに従ってマルチプレクサＳＸ２の出力信号を選択する。この接続態様において、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において、プログラムスキャンフリップフロップＰＳＲの保持データをフィードバックしてループ状に転送することができる。したがって、プログラムスキャンクロック信号ＰＳＣＬＫを自走状態に設定することができ（各ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎのフリップフロップＰＳＲの保持データが維持され）、クロック信号の制御および設計の自由度が高くなる（タイミング関係の制御が簡略化され、またタイミング関係の自由度が高くなる）。
【００３６】
また、マルチプレクサＳＸ２から、ヒューズ素子ＦＳの溶断／非溶断に応じたプログラム情報ＦＯＳ１−ＦＯＳｎが出力される。マルチプレクサＳＸ２の出力信号をマルチプレクサＳＸ１で選択して対応のプログラムスキャンフリップフロップＰＳＲに格納する。この後、マルチプレクサＳＸ１を前段のフリップフロップＰＳＲの出力信号を選択する状態に設定して、プログラムスキャンフリップフロップＰＳＲの列を介して順次格納データを転送する。この転送データを外部のテスタまたはＢＩＳＴ（ビルトインセルフテスト回路）で書込情報と比較する。これにより、マルチプレクサＳＸ２が正常にプログラムフリップフロップ選択信号ＰＲＦＦＳＥＬに従って切換動作を行なっているかをテストすることができる。
【００３７】
初段のヒューズプログラム回路ＦＰＫ１は、以下の点を除いて、２段以降のヒューズプログラム回路ＦＰＫ２−ＦＰＫｎと構成が同じである。すなわち、ＦＳスキャンフリップフロップＦＳＳＲおよびプログラムスキャンフリップフロップＰＳＲへは、前段のヒューズプログラム回路の出力信号に代えて、外部のテスタまたは同一チップ上に形成されるＢＩＳＴ（ビルトイン・セルフ・テスト回路）からの切断制御情報ＣＴＳＣＩＮおよびヒューズプログラム用のスキャン入力ＳＣＩＮがそれぞれ与えられる。
【００３８】
このヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの出力信号ＦＯＳ１−ＦＯＳｎがヒューズ情報利用回路３の対応の内部状態を設定する回路へ与えられる。
【００３９】
ヒューズ情報利用回路３は、前述のように、メモリ回路における冗長セル置換を行なうための冗長デコーダであってもよく、またアナログ回路の定数を決定する、すなわちアナログ回路の抵抗素子の抵抗値のトリミングまたはトランジスタ素子の駆動電流量の調整または基準電圧レベルの調整）を行なう回路のいずれであってもよい。したがって、ヒューズ情報利用回路３は、これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎのプログラム情報に従って動作態様または動作状態が設定されればよく、配線溶断プログラム回路において記憶される情報は、内部回路（コア回路）２の内部状態に関連する情報であればよい。
【００４０】
ＦＦ選択スキャンフリップフロップＦＳＳＲの記憶データに従って、各ヒューズプログラム回路において対応のヒューズ素子ＦＳの切断サイクルが規定される。ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおいて、順次、プログラムスキャンフリップフロップＰＳＲの格納データおよびヒューズカットクロック信号ＦＣＣＬＫに従って選択的に溶断電流が供給され、書込情報に応じてヒューズ素子ＦＳが選択的に溶断される。
【００４１】
ヒューズ素子ＦＳは、本実施の形態１においては、内部回路（コア回路）に対する電源ノードからの電源電圧ＶＤＤが供給される。この構成の場合、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに対して設けられるヒューズ溶断のための専用のパッドの数を低減することができる。
【００４２】
ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎおよび図２においては示されない制御回路のトランジスタとしては、図１に示す内部回路（コア回路）２において用いられるトランジスタと同一構造（ゲート絶縁膜の膜厚および材質が同じ）を用いる。これにより、配線溶断プログラム回路４の占有面積の増大および製造工程の増加を抑制する。
【００４３】
通常、ヒューズ素子ＦＳの溶断のために必要とされる電流（溶断電流）は、２０ｍＡから４０ｍＡと比較的大きい。しかしながら、後に説明するように、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおいては、順次、ＦＳ選択スキャンフリップフロップＦＳＳＲの記憶情報に従って順次選択的にヒューズ素子のプログラム（溶断）が実行されるため、その消費電流は小さく、電源を、内部回路（コア回路）の電源と共有することができ、パッド数を低減することができる。
【００４４】
ＡＮＤゲートＡＧ１に対し、ヒューズゲート電源電圧ＦＧＶＤ１が動作電源電圧として与えられる。ヒューズ溶断時には、ヒューズゲート電源電圧ＦＧＶＤ１として、外部からのヒューズゲート電源電圧ＦＧＶＤＤが選択される。この場合に、単に溶断電流供給トランジスタＣＴｒのゲートを駆動することが要求されるだけであり、ＡＮＤ回路ＡＧ１の消費電流は、交流電流（ＡＣ電流）を含めてもわずかである。したがって、ヒューズ素子ＦＳが数多く設けられる場合においても、１つのヒューズゲート電源電圧ＦＧＶＤＤ供給用のパッド（図１のノード６）を設けることが要求されるだけであり、配線溶断プログラム回路４のレイアウト面積を低減することができる。
【００４５】
また、マルチプレクサＳＸ２を用いてプログラムスキャンフリップフロップＰＳＲの格納データと切断判定回路ＣＪＣの出力信号の一方を選択して出力する。したがって、ヒューズ素子ＦＳの切断前に、冗長デコーダなどの対象回路（ヒューズ情報利用回路３）の状態をプログラム情報に従って設定してテストを行なうことができる。たとえばメモリ回路などにおいて、ヒューズ情報利用回路の対象回路が冗長デコーダの場合、外部から順次、冗長アドレスを印加して冗長セル行／列を選択し、冗長デコーダおよび冗長セルが正常であるかのテストを行なうことができる。これにより、不良発生時、ヒューズ素子の切断不良と冗長セル系の不良とを分離することができる。
【００４６】
図２に示す各ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに含まれるスキャンフリップフロップＰＳＲおよびＦＳＳＲの構成としては、二相のクロック信号に従ってホールド状態およびスルー状態を繰返す２段のラッチ回路が用いられればよく、その構成としては、任意の構成を利用することができる。
【００４７】
図３は、図２に示すＡＮＤ回路ＡＧ１の構成の一例を示す図である。図３において、ＡＮＤ回路ＡＧ１は、内部回路（コア回路）２の電源電圧ＶＤＤを動作電源電圧として受ける３入力ＮＡＮＤゲート１０と、３入力ＮＡＮＤゲート１０の出力信号の振幅を、内部ヒューズゲート電源電圧ＦＧＶＤ１レベルに変換するレベル変換器１２と、レベル変換器１２の出力信号を反転するインバータ１４を含む。このインバータ１４の出力信号が、図２に示す溶断電流供給トランジスタＣＴｒのゲートへ与えられ、インバータ１４の出力信号に従って溶断電流供給トランジスタＣＴｒのゲート電圧が制御される。
【００４８】
このＡＮＤ回路ＡＧ１において、ＮＡＮＤゲート１０に対し、プログラムスキャンフリップフロップＰＳＲと、ＦＳ選択スキャンフリップフロップＦＳＳＲの出力信号と、ヒューズカットクロック信号ＦＣＣＬＫとが与えられる。これらの信号の振幅は、内部回路（コア回路）の電源電圧ＶＤＤのレベルである。ＮＡＮＤゲート１０は、これらの与えられた信号に従って電源電圧振幅の信号を生成し、すべての入力信号がＨレベルのときにＬレベルの信号を出力する。
【００４９】
レベル変換器１２およびインバータ１４は、電源ノード６ａに、内部ヒューズゲート電源電圧ＦＧＶＤ１を動作電源電圧として受け、ＮＡＮＤゲート１０の出力信号の振幅を、内部ヒューズゲート電源電圧ＦＧＶＤ１レベルに変換する。
【００５０】
レベル変換器１２は、交差結合されるＰチャネルＭＯＳトランジスタと、これらのＰチャネルＭＯＳトランジスタそれぞれと接地ノードの間にそれぞれ接続され、ＮＡＮＤゲート１０の出力信号およびその反転信号を受けるＮチャネルＭＯＳトランジスタを含む。ＮＡＮＤゲート１０の出力信号がＨレベルのとき、レベル変換器１２においてインバータ１４への出力信号がＨレベルとなり、応じて、ヒューズゲート電源電圧ＦＧＶＤ１レベルの信号がインバータ１４から出力される。一方、ＮＡＮＤゲート１０の出力信号がＬレベルのとき、レベル変換器１２においてインバータ１４への出力信号がＬレベルとなり、インバータ１４の出力信号が、ヒューズゲート電源電圧ＦＧＶＤ１レベルとなる。
【００５１】
インバータ１４は、このレベル変換器１２の出力信号を反転し、ＮＡＮＤゲート１０の出力信号と反対の論理値の信号を出力する。従って、フリップフロップＦＳＳＲおよびＰＳＲからのデータとヒューズカットクロック信号ＦＣＣＬＫが全てＨレベルの時に、インバータ１４の出力信号がＨレベルとなり、溶断電流供給トランジスタＣＴｒがオン状態となり、対応のヒューズ素子が溶断される。
【００５２】
このレベル変換器１２およびインバータ１４のヒューズゲート電源ノード６ａは、図１に示すヒューズゲート電源ノード６にヒューズゲート電源線宅回路９を介して結合される。ヒューズ溶断時には、外部からのヒューズゲート電源電圧ＦＧＶＤＤが選択されて内部ヒューズゲート電源線に伝達される。したがって、ヒューズゲート電源ノード６からの電圧ＦＧＶＤＤの電圧レベルを調整することにより、図２に示す溶断電流供給トランジスタＣＴｒのゲート電圧を調整することができる。応じて、ヒューズ素子ＦＳの溶断電流を調整することができ、ヒューズ素子ＦＳのプログラム時の溶断電流を最適化することができる。
【００５３】
このヒューズ選択スキャンフリップフロップＦＳＳＲからの信号がＨレベルとなると、対応のヒューズプログラム回路が選択されたことが示される。プログラムスキャンフリップフロップＦＳＲからの信号のＨレベル／Ｌレベルにより、対応のヒューズ素子の溶断／非溶断が設定される。すなわち、プログラムスキャンフリップフロップＰＳＲからの信号がＨレベルのときには、対応のヒューズ素子を切断することが指定される。
【００５４】
ヒューズカットクロック信号ＦＣＣＬＫは、所定のパルス幅で与えられる。したがってこのヒューズカットクロック信号ＦＣＣＬＫのパルス幅および印加回数を調整することにより、ヒューズ素子溶断に必要な電流パルス幅および電流パルス印加回数を実現することができる。
【００５５】
電源電圧ＶＤＤの投入時においては、内部ヒューズゲート電源電圧ＦＧＶＤ１としてヒューズゲート電源電圧ＦＧＶＤＤが選択される。内部回路電源電圧ＶＤＤが安定化すると、たとえばパワーオンリセット信号に従ってリセット信号ＲＳＴがワンショットパルスの形態で生成される。このリセット信号ＲＳＴが活性化されると、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎのプログラムスキャンフリップフロップＰＳＲおよびＦＳ選択スキャンフリップフロップＦＳＳＲの内部ノードがＬレベルに設定される。これらの出力信号ＣＴＳ（１）−ＣＴＳ（ｎ）およびＳＣ（１）−ＳＣ（ｎ）がすべてＬレベルに固定される。応じて、ＡＮＤ回路ＡＧ１からの出力信号が、Ｌレベルに初期設定される。この状態においては、溶断電流供給トランジスタＣＴｒが、確実に非導通状態に設定され、電源投入時に非切断状態のヒューズ素子ＦＳを介して貫通電流が流れるのを防止することができる。
【００５６】
また、内部回路電源電圧ＶＤＤ投入時、ヒューズゲート電源電圧ＦＧＶＤＤは、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに維持される。これは、以下の効果を得るために行なわれる。すなわち、電源投入時においてヒューズゲート電源電圧ＦＧＶＤＤが、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも高い電圧レベルとなると、不安定な状態でＡＮＤ回路ＡＧ１の出力信号がＨレベルとなり、溶断電流供給トランジスタＣＴｒが導通する可能性がある。非切断状態のヒューズ素子においては溶断電流供給トランジスタＣＴｒのゲート電圧を、このしきい値電圧Ｖｔｈよりも低い電圧レベルに設定することにより、非切断状態のヒューズ素子および溶断電流供給トランジスタを介して大きな貫通電流が流れるのを防止する。
【００５７】
また、レベル変換器１２において、不安定なＮＡＮＤゲート１０の出力信号に従って内部ノードの電圧レベルが中間電圧レベルとなる場合がある。この場合、ヒューズゲート電源電圧ＦＧＶＤＤを、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに維持することにより、インバータ１４の出力信号を、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに維持することができる。これにより、溶断電流供給トランジスタＣＴｒが導通するのを防止することができる。
【００５８】
したがって、電源投入時、リセット信号ＲＳＴが活性化されるまで、ヒューズゲート電源電圧ＦＧＶＤＤは、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベル（例えば接地電圧レベル）に設定して、電源ノードから接地ノードへ大きな電流が流れる状態が生じるのを防止する。
【００５９】
ヒューズゲート電源電圧ＦＧＶＤＤおよび内部回路電源電圧ＶＤＤは、先の図１に示すように、半導体装置（半導体集積回路装置）外部から与えられる。したがって、外部の電源制御部において、この電源電圧ＶＤＤの供給開始時のパワーオンリセット信号を用いてリセット信号ＲＳＴを生成し、配線溶断プログラム回路４の内部を初期設定した後に、ヒューズゲート電源電圧ＦＧＶＤＤを供給する（その電圧レベルを上昇させる）。この電源制御は、プロセッサなどのシーケンスコントローラにより、この電源供給シーケンスが制御されればよい。
【００６０】
図４は、図２に示す切断判定回路ＣＪＣの構成の一例を示す図である。図４において、切断判定回路ＣＪＣは、ノードＮＤ１を電源ノードとして、動作し、ヒューズ素子リセット信号ＦＳＲＳＴを反転するインバータを構成するＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１と、ノードＮＤ２と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ３と、電源ノードＶＤＤとノードＮＤ１の間に接続されるＰチャネルＭＯＳトランジスタＰＱ２を含む。
【００６１】
ノードＮＤ１は、ヒューズ素子ＦＳの一端に接続され、ヒューズ素子ＦＳの他方端は、電源電圧ＶＤＤを供給する電源ノードに結合される。ここで、ノードとその電圧を同一参照符号で示す。この切断判定回路ＣＪＣは、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤを受ける２段の縦続接続されるインバータＩＶ１０およびＩＶ１１と、ノードＮＤ２上の信号を活性化時反転するトライステートインバータＴＶ１と、トライステートインバータＴＶ１の出力信号を受ける２段の縦続接続されるインバータＩＶ１２およびＩＶ１３と、インバータＩＶ１２と反平行に接続されるトライステートインバータＴＶ２を含む。
【００６２】
トライステートインバータＴＶ１は、インバータＩＶ１０およびＩＶ１１の出力信号がそれぞれＬレベルおよびＨレベルのときに活性化され、ノードＮＤ２上の信号を反転する。トライステートインバータＴＶ２は、トライステートインバータＴＶ１と相補的に活性化され、活性化時、インバータＩＶ１２の出力信号を反転してインバータＩＶ１２の入力に伝達する。すなわち、トライステートインバータＴＶ２は、活性化時、インバータＩＶ１２とラッチ回路を構成する。
【００６３】
ＮチャネルＭＯＳトランジスタＮＱ２は、トライステートインバータＴＶ１の出力信号をゲートに受け、ＭＯＳトランジスタＮＱ３が、インバータＩＶ１１の出力信号をゲートに受ける。ＰチャネルＭＯＳトランジスタＰＱ２は、そのゲートに、インバータＩＶ１１の出力信号を受ける。インバータＩＶ１３から、切断判定回路ＣＪＣからの切断判定結果指示信号Ｊｏｕｔが出力される。
【００６４】
図５は、図４に示す切断判定回路ＣＪＣの動作を示す信号波形図である。以下、図５を参照して、図４に示す切断判定回路ＣＪＣの動作について説明する。
【００６５】
ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤがともにＬレベルのとき、ノードＮＤ２が、ノードＮＤ１にＭＯＳトランジスタＰＱ１を介して電気的に結合される。一方、インバータＩＶ１０の出力信号がＨレベルであり、また、インバータＩＶ１１の出力信号がＬレベルである。なお、ここで、電源電圧ＶＤＤは安定状態にあるとする。
【００６６】
応じて、ＭＯＳトランジスタＰＱ２が導通状態にあり、ノードＮＤ１が電源ノードに電気的に結合される。一方、ＭＯＳトランジスタＮＱ３は非導通状態であり、ノードＮＤ２は接地ノードから分離される。したがって、ノードＮＤ２もＭＯＳトランジスタＰＱ１を介して電源電圧ＶＤＤレベルに充電される。インバータＩＶ１０の出力信号はＨレベルであり、トライステートインバータＴＶ１は、出力ハイインピーダンス状態にあり、判定結果出力信号Ｊｏｕｔの状態は変化しない。
【００６７】
ヒューズ素子リセット信号ＦＳＲＳＴがＨレベルに設定されると、ＭＯＳトランジスタＰＱ１が非導通状態となり、一方、ＭＯＳトランジスタＮＱ１が導通状態となり、ノードＮＤ２が接地電圧レベルに駆動される。この状態において、ＭＯＳトランジスタＰＱ１が非導通状態であるため、ノードＮＤ１およびＮＤ２は、互いに電気的に分離される。
【００６８】
ヒューズ素子リセットディレー信号ＦＳＲＳＴＤがヒューズ素子リセット信号ＦＳＲＳＴと同時またはそれより遅れてＨレベルに立上がり、インバータＩＶ１０およびＩＶ１１の出力信号は、それぞれ、ＬレベルおよびＨレベルに駆動される。応じて、ＭＯＳトランジスタＰＱ２が非導通状態となり、一方、ＭＯＳトランジスタＮＱ３が導通状態となる。また、トライステートインバータＴＶ１が活性化され、ノードＮＤ２上の接地電圧レベルに従ってその出力信号がＨレベルとなり、ＭＯＳトランジスタＮＱ２が導通状態となる。これにより、トライステートインバータＴＶ１およびＭＯＳトランジスタＮＱ２，ＮＱ３によりラッチ回路が構成され、ノードＮＤ２が接地電圧レベルに維持される。
【００６９】
以上の処理により、内部ノードＮＤ２の初期設定が行なわれ、また、判定結果出力信号ＪｏｕｔがＨレベルとなる。
【００７０】
初期設定完了後、ヒューズ素子リセット信号ＦＳＲＳＴがＬレベルに駆動される。このとき、まだ、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤはＨレベルである。この状態においては、ＭＯＳトランジスタＮＱ１が非導通状態、ＭＯＳトランジスタＰＱ１が導通状態となり、ノードＮＤ１およびＮＤ２が電気的に結合される。ヒューズ素子ＦＳが非溶断状態のときには、その電流駆動力は、ＭＯＳトランジスタＮＱ２およびＮＱ３の電流駆動力よりも大きく、ノードＮＤ２の電圧レベルが上昇し、応じてトライステートインバータＴＶ１の出力信号がＬレベルとなり、応じてＭＯＳトランジスタＮＱ２が非導通状態となり、ノードＮＤ２が電源電圧ＶＤＤレベルに駆動される。
【００７１】
一方、ヒューズ素子ＦＳが切断状態のときには、ノードＮＤ１がＭＯＳトランジスタＰＱ１、ＮＱ２およびＮＱ３を介して放電され、その電圧レベルが接地電圧レベルに維持され、トライステートインバータＴＶ１およびＭＯＳトランジスタＮＱ２、ＮＱ３により、ノードＮＤ２はＬレベルに維持され、応じて、判定結果信号ＪｏｕｔもＨレベルに維持される。
【００７２】
次に、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤがＬレベルとなると、インバータＩＶ１０およびＩＶ１１の出力信号がそれぞれ、ＨレベルおよびＬレベルとなり、トライステートインバータＴＶ１が出力ハイインピーダンス状態となり、また、ＭＯＳトランジスタＰＱ２が導通状態、ＭＯＳトランジスタＮＱ３が非導通状態となる。応じて、ノードＮＤ１およびＮＤ２が、再びＭＯＳトランジスタＰＱ２およびＰＱ１により、電源電圧ＶＤＤレベルにプリチャージされる。このときには、トライステートインバータＴＶ１が出力ハイインピーダンス状態であり、ノードＮＤ２とインバータＩＶ１２およびＩＶ１３とは分離され、判定結果出力信号Ｊｏｕｔは、その直前の状態に維持される。すなわち、ヒューズ素子ＦＳが切断状態のときにはＨレベル、ヒューズ素子ＦＳが非切断状態のときにはＬレベルに維持される。
【００７３】
これにより、初期設定後、ヒューズプログラム回路におけるヒューズ素子ＦＳのプログラム状態に応じて、切断判定回路ＣＪＣからの出力信号Ｊｏｕｔをプログラム情報（ヒューズ素子の状態）に応じた論理レベルに設定することができる。
【００７４】
テストモード時においては、リセット信号ＦＳＲＳＴおよびＦＳＲＳＴＤに従って内部ノードの初期設定を行なった後、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤをＨレベルに維持し、リセット信号ＦＳＲＳＴのみをＬレベルに駆動する。この状態においては、ノードＮＤ１およびＮＤ２は、ヒューズ素子ＦＳの切断／非切断状態に応じてそれぞれＬレベルまたはＨレベルに維持される。同様、判定結果出力信号Ｊｏｕｔも、トライステートインバータＴＶ１が活性状態にあるため、ヒューズ素子ＦＳの切断／非切断状態に応じた論理レベルに設定される。
【００７５】
このテスト動作時において、ヒューズ素子ＦＳが非切断状態野場合には、ノードＮＤ１は、ヒューズ素子ＦＳにより電源電圧ＶＤＤレベルに維持される。この場合、ノードＮＤ２も、同様、電源電圧ＶＤＤレベルに維持されるものの、ＭＯＳトランジスタＮＱ３が、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤに従って非導通状態であり、ヒューズ素子ＦＳを介して電源ノードから接地ノードへ至る電流経路は遮断される。したがって、非切断状態のヒューズ素子ＦＳには、バイアス電圧ＶＤＤによるストレスの印加は行なわれない。
【００７６】
一方、ヒューズ素子ＦＳが切断状態の場合には、ノードＮＤ１は、ＭＯＳトランジスタＰＱ１、ＮＱ２およびＮＱ３がすべて導通状態となるため、接地電圧レベルとなる。したがって、ヒューズ素子ＦＳが切断状態の場合、ヒューズ素子ＦＳの両端にバイアス電圧が印加され、ヒューズ素子の切断後の破片（ＦＳ片）または高抵抗状態のヒューズ配線に対しバイアス電圧が印加される。この印加電圧に従ってエレクトロマイグレーション現象により銅（Ｃｕ）原子が移動する。この結果、高抵抗状態のヒューズ素子が低抵抗状態に移行する。
【００７７】
図６は、この切断状態のヒューズ素子の状態を模式的に示す図である。図６において、ヒューズ素子電源ノード５ａ（電源ノード５に結合される）とノードＮＤ１の間に、電圧ＶＤＤのストレスが印加される。ヒューズ素子ＦＳが、銅配線の場合、切断破片（ＦＳ片）または高抵抗状態の配線中の銅原子が、その電圧印加に従って絶縁膜中を移動する。この絶縁膜中を移動する銅原子により、絶縁膜の絶縁破壊が生じ、配線間短絡などにより、ヒューズプログラム回路が不良となる。また、高抵抗状態にあり、切断状態と判定されるヒューズ素子の抵抗値が低下し、プログラム状態の反転が生じる可能性がある。
【００７８】
したがって、この電圧ストレスを印加することにより、ヒューズ素子ＦＳとして、銅配線を用いた場合の寿命を測定することができる。また、非切断状態のヒューズ素子には電圧ストレスは印加されず、また電流が流れる経路は存在しない。したがって、電圧ストレス印加時においては、このヒューズ素子ＦＳの切断／非切断にかかわらず、電流が流れる経路を遮断して切断状態のヒューズ素子の寿命を測定することができる。
【００７９】
なお、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤについては、ノードＮＤ１およびＮＤ２がヒューズ素子ＦＳの切断／非切断に応じてその電圧レベルが設定される期間が確保されるようにその立下がりタイミングが設定されればよく、その立下りタイミングはヒューズ素子リセット信号ＦＳＲＳＴと同一タイミングであってもよく、またそれよりも遅れてもよい。
【００８０】
図７は、このヒューズプログラム回路のヒューズ素子下部のトランジスタ配置領域の構造を概略的に示す図である。ヒューズ素子は、後に詳細に説明するように、多層配線構造のうちの上層のメタル配線（Ｍｉ）を用いて形成される。したがって、ヒューズ素子下部には、空き領域が形成され、この空き領域において、ヒューズ回路のトランジスタを配置するとともに、他の関連の回路のトランジスタを配置する。
【００８１】
図７において、ヒューズプログラム回路のヒューズ素子下部の領域において、基板領域２０の表面に、Ｎウェル２１、Ｐウェル２２およびＮウェル２３が間をおいて形成される。Ｎウェル２３には、さらに、その表面にＰウェル２４が形成される。Ｎウェル２１および２３には、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）が形成され、Ｐウェル２２および２４には、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）が形成される。
【００８２】
これらのＮウェル２３およびＰウェル２４がＰ型基板領域２０表面に形成されるトリプルウェル構造の領域において、溶断電流供給トランジスタＣＴｒおよびレベル変換器（インバータバッファを含む）が形成される。Ｎウェル２１およびＰウェル２２には、対応のヒューズプログラム回路におけるフリップフロップ（ＦＦ；ＰＳＲ，ＦＳＳＲ）等の構成要素およびマルチプレクサなどの回路が形成される。Ｎウェル２１に電源電圧ＶＤＤが基板バイアス電圧として印加され、また、Ｐウェル２２には、接地電圧ＧＮＤが基板バイアス電圧として印加される。Ｎウェル２３に対しては、内部ヒューズゲート電源電圧ＦＧＶＤ１が基板バイアス電圧として印加され、Ｐウェル２４は、後に説明する仮想接地線ＶＧＮＤに結合される。Ｐ型半導体基板領域２０は接地ノードに結合される。
【００８３】
ヒューズゲート電源電圧ＦＧＶＤＤは、電源電圧ＶＤＤと別のパッド（電源ノード）から与えられる。このヒューズゲート電源電圧ＦＧＶＤＤは、溶断電流供給トランジスタＣＴｒの駆動する電流を調整するため、その電圧レベルが、電源電圧ＶＤＤよりも高い電圧レベルまたは低い電圧レベルに設定される。したがって、これらのＮウェル２３およびＰウェル２４を、基板領域２０上の他のウェル２１および２２と分離して設けることにより、ヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルを、他の電源電圧ＶＤＤを受ける回路に対して影響を及ぼすことなく調整することができる。
【００８４】
仮想接地線ＶＧＮＤは、後に詳細に説明するが、各ヒューズプログラム回路のヒューズ回路に含まれる溶断電流供給トランジスタＣＴｒおよびレベルコンバータ（変換器）の接地線として利用される。Ｐウェル２４を仮想接地線ＶＧＮＤに結合することにより、ヒューズ溶断時に流れる溶断電流により基板ノイズが他の回路領域へ伝搬するのを防止して、回路誤動作を防止する。また、仮想接地線ＶＧＮＤを利用することにより、ヒューズゲート電源電圧ＶＧＶＤＤの電圧レベルを、電源電圧ＶＤＤの電圧レベルと別個に最適値に設定することができる。
【００８５】
この図７に示すトリプルウェル構造は、各ヒューズプログラム回路に共通に配置され、その表面に形成される素子分離領域により、各ヒューズプログラム回路ごとに電気的に分離して設けられる。
【００８６】
図８は、溶断電流駆動トランジスタＣＴｒを駆動する部分に関連する電源系統の構成を示す図である。図８において、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎが設けられる。これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、同一構成を有するため、図８においては、ヒューズプログラム回路ＦＰＫ１の構成を代表的に示す。
【００８７】
ヒューズ素子ＦＳは、ヒューズＦＵを含み、このヒューズＦＵの下部に、ヒューズ回路ブロック４０が配置される。このヒューズ回路ブロック４０は、レベル変換部１２ａと、レベル変換部１２ａの出力信号を反転するインバータバッファ１４と、このインバータバッファ１４の出力信号に従って選択的に導通する溶断電流供給トランジスタＣＴｒを含む。このヒューズ回路ブロック４０の配置領域が、図７に示すＮウェル２３およびＰウェル２４の領域に対応し、回路ブロック４０の各構成要素のトランジスタがＮウェル２３およびＰウェル２４に形成される。
【００８８】
レベル変換部１２ａは、インバータ１２ｂとともに、先に図３に示すレベル変換器１２を構成する。このインバータ１２ｂは、電源電圧ＶＤＤを動作電源電圧として受けており、ヒューズＦＵの下部には配置されない。ヒューズＦＵの下部に配置される回路ブロック４０においては、内部ヒューズゲート電源電圧ＦＧＶＤ１を受けるトランジスタが配置される。
【００８９】
ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに共通に、ヒューズゲート電源線３０と、仮想接地線（ＶＧＮＤ）３２とが設けられる。ヒューズゲート電源線３０は、ヒューズ回路ブロック４０のＰチャネルＭＯＳトランジスタ（符号Ｐで示す）のソースおよび基板領域に結合される。仮想接地線３２は、ヒューズ回路ブロック４０のＮチャネルＭＯＳトランジスタ（符号Ｎで示す）のソースおよび基板領域に結合される。仮想接地線３２の電位変化に対してバックゲートバイアス効果が生じるのを防止し、また、基板領域と不純物領域の間のＰＮ接合が導通するのを防止する。これにより、仮想接地線３２の電圧変化に対し、このヒューズ回路ブロック４０の構成要素を安定に動作させる。
【００９０】
ヒューズゲート電源線３０に対し、ヒューズゲート電源選択回路９として、切断イネーブル信号ＣＵＴＥＮに従って選択的に導通し、導通時、電源電圧ＶＤＤをヒューズゲート電源線３０に伝達するＰチャネルＭＯＳトランジスタ４４と、切断イネーブル信号ＣＵＴＥＮがＨレベルのとき導通し、ヒューズゲート電源ノード６（６ａ）をヒューズゲート電源線３０に結合するＣＭＯＳトランスミッションゲート４２が設けられる。
【００９１】
ＣＭＯＳトランスミッションゲート４２は、ＰチャネルＭＯＳトランジスタ４２ａおよびＮチャネルＭＯＳトランジスタ４２ｂを含む。ＰチャネルＭＯＳトランジスタ４２ａの基板領域はヒューズゲート電源線３０に結合される。このＣＭＯＳトランスミッションゲート４２において、ヒューズゲート電源電圧ＦＧＶＤＤが、電源電圧ＶＤＤ以上に昇圧される場合においても、このＰチャネルＭＯＳトランジスタ４２ａのバックゲート（基板領域）−ソース／ドレイン間の接合が導通するのを防止することができ、確実に、電源電圧ＶＤＤ以上に昇圧されたヒューズゲート電源電圧ＦＧＶＤＤをヒューズゲート電源線３０に伝達することができる。
【００９２】
また、ヒューズゲート電源電圧ＦＧＶＤＤが接地電圧レベルであり、ヒューズゲート電源線３０がＭＯＳトランジスタ４４により電源電圧ＶＤＤレベルに設定される場合でも、ＰチャネルＭＯＳトランジスタ４２ａのバックゲートは、Ｎ型基板領域（２１）であり、そのバックゲート（基板領域）−ドレイン間は逆バイアス状態であり、安定にヒューズゲート電源線３０は、電源電圧ＶＤＤレベルに維持される。
【００９３】
仮想接地線３２に対しては、ＰチャネルＭＯＳトランジスタ４５と、ＮチャネルＭＯＳトランジスタ４６ａ、４６ｂおよび４７とが設けられる。ＰチャネルＭＯＳトランジスタ４５は、切断イネーブル信号ＣＵＴＥＮがＬレベルのとき導通し、仮想接地線３２へ電源電圧ＶＤＤを伝達する。ＮチャネルＭＯＳトランジスタ４６ａおよび４６ｂはそのゲートに電源ノード６ａを介してヒューズゲート電源電圧ＦＧＶＤＤをゲートに受け、抵抗素子として機能する。これらのＭＯＳトランジスタ４６ａおよび４６ｂは、内部回路のトランジスタと同一の構成（ゲート絶縁膜膜厚、ゲート絶縁膜材料およびゲート幅素子長さが同じ）を有するコアトランジスタで構成され、比較的大きな電流駆動力を有する。
【００９４】
ＮチャネルＭＯＳトランジスタ４７は、切断イネーブル信号ＣＵＴＥＮがＨレベルのとき導通し、仮想接地線３２を接地ノードに結合する。このＭＯＳトランジスタ４７は、その電流駆動力は比較的小さくされ、通常動作モード時、仮想接地線３２上の電位の浮き上がりを防止するために利用される。
【００９５】
ヒューズプログラム回路ＦＰＫ１における他のフリップフロップおよび切断判定回路等の構成は図２に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
これらのヒューズゲート電源線３０およびヒューズ仮想接地線３２は、一例として多層配線層の第２メタル配線層Ｍ２の配線を用いて構成される。ヒューズ素子ＦＳに含まれるヒューズＦＵは、一例として、ヒューズゲート電源線３０およびヒューズ仮想接地線３２が形成される第２メタル配線層よりも２層以上上層の配線層の配線を用いて形成される。この配線構造により、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに共通にヒューズゲート電源線３０および仮想接地線３２を配置しても、何らヒューズ素子ＦＳの配置には影響は及ぼさない。
【００９７】
図９は、図８に示すヒューズプログラム回路におけるヒューズ素子切断時の内部ヒューズゲート電源電圧ＦＧＶＤ１および仮想接地線電圧ＶＧＮＤの変化シーケンスを示す図である。以下、図９を参照して、ヒューズ切断時のヒューズゲート電源線３０および仮想接地線３２上の電圧印加シーケンスについて説明する。
【００９８】
ヒューズ切断前においては、リセット信号ＦＳＲＳＴＤおよびＦＳＲＳＴはともにＬレベルである。この場合、図４に示すように、ノードＮＤ１がＭＯＳトランジスタＰＱ２により電源電圧ＶＤＤレベルに充電されている。また、切断イネーブル信号ＣＵＴＥＮがＬレベルであるため、ＭＯＳトランジスタ４４がオン状態、ＣＭＯＳトランスミッションゲート４２がオフ状態であり、ヒューズゲート電源線３０上の電圧ＦＧＶＤ１は、電源電圧ＶＤＤレベルである。
【００９９】
ヒューズゲート電源電圧ＦＧＶＤＤは、Ｌレベルであり、ＭＯＳトランジスタ４６ａおよび４６ｂはともに非導通状態であり、仮想接地線３２は、ＭＯＳトランジスタ４５により電源電圧ＶＤＤレベルに維持される。この状態においては、回路ブロック４０内において、その両側の電源線３０および接地線３２がともに電源電圧ＶＤＤレベルであり、インバータ１４の出力信号ＧＤは、電源電圧ＶＤＤレベルである。同様、ヒューズ回路ブロック４０における内部配線（第１および第２メタル配線）もすべて電源電圧ＶＤＤレベルであり、すなわちヒューズＦＵの両端それぞれの電圧レベルに等しい電圧レベルに維持される。この条件により、ヒューズ溶断時に生成された配線片（銅原子）の移動を防止する。
【０１００】
ヒューズ切断時、まず、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤおよびヒューズ素子リセット信号ＦＳＲＳＴがＨレベルとなり、また、切断イネーブル信号ＣＵＴＥＮがＨレベルとなる。リセット信号ＲＳＴは、接地電圧ＧＮＤのＬレベルに維持される。また、ヒューズゲート電源電圧ＦＧＶＤＤは、接地電圧レベルに維持される。
【０１０１】
切断イネーブル信号ＣＵＴＥＮに従って、ＣＭＯＳトランスミッションゲート４２が導通し、ＰチャネルＭＯＳトランジスタ４４がオフ状態となり、ヒューズゲート電源線３０上の電圧ＦＧＶＤ１が接地電圧レベルに低下する。一方、仮想接地線３２は、ＭＯＳトランジスタ４５、４６ａおよび４６ｂがすべてオフ状態（非導通状態）となる。一方、ＭＯＳトランジスタ４７が導通状態（オン状態）となり、この仮想接地線３２を小さな電流駆動力で接地電圧レベルに駆動される。
【０１０２】
ＭＯＳトランジスタ４７の電流駆動力は、回路ブロック４０内に形成されるトランジスタの電流駆動力よりも十分小さく、仮想接地線３２上の電圧ＶＧＮＤが、接地電圧レベルに低下しても、回路ブロック４０内の電源電圧レベルにプリチャージされていた内部配線の電荷の移動によりインバータバッファ１４の出力信号ＧＤは、最悪中間電位レベルに変化する（インバータ１２ｂの出力信号は電源電圧ＶＤＤレベルまたは接地電圧レベルのいずれか）。この状態において、溶断電流供給トランジスタＣＴｒのゲート電位は中間電位レベルであっても、そのゲート−ソース間電圧は、溶断電流供給トランジスタＣＴｒのしきい値電圧よりも低い電圧レベルである。従って、溶断電流供給トランジスタＣＴｒは、最悪弱い導通状態となるだけであり、ヒューズ回路ブロック４０においてリーク電流はほとんど流れない。
【０１０３】
また、図４に示すように、切断判定回路ＣＪＣにおいては、ＭＯＳトランジスタＰＱ１およびＰＱ２はオフ状態であり、この切断判定回路ＣＪＣからノードＮＤ１への電流供給が停止される。
【０１０４】
次いで、ヒューズ切断時においてヒューズ電源ノード６ａへ供給されるヒューズゲート電源電圧ＦＧＶＤＤが切断電圧レベルに立上げられる。このヒューズゲート電源電圧ＦＧＶＤＤの立上がりに応答して、ＣＭＯＳトランスミッションゲート４２を介してヒューズゲート電源線３０上の電圧ＦＧＶＤ１が、ヒューズゲート電源電圧ＦＧＶＤＤのレベルとなる。一方、このヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルが上昇すると、ＭＯＳトランジスタ４６ａおよび４６ｂがオン状態となり、仮想接地線３２上の電圧ＶＧＮＤを大きな電流駆動力により接地ＧＮＤレベルに維持する。
【０１０５】
非選択ヒューズプログラム回路においては、ＮＡＮＤゲート１０の出力信号に従って、最悪中間電圧レベルにあったインバータ１４の出力信号ＧＤが、接地電圧ＧＮＤレベルに維持される。選択ヒューズプログラム回路においては、ＮＡＮＤゲート１０の出力信号に従ってインバータの出力信号ＧＤがヒューズゲート電源電圧ＦＧＶＤＤレベルとなり、溶断電流供給トランジスタＣＴｒが導通し、ヒューズＦＵに電流が流れ、ヒューズＦＵの切断が行なわれる。このヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルを調整することにより、溶断電流供給トランジスタＣＴｒを介して流れるヒューズ溶断電流の大きさを調整することができる。
【０１０６】
このヒューズ溶断時に大きな電流が流れても、仮想接地線３２は、ＭＯＳトランジスタ４６ａおよび４６ｂにより確実に接地電圧レベルに維持され、所望の大きさの溶断電流を、切断対象のヒューズに供給することができる。また、ヒューズ溶断時においては、図４に示す切断判定回路ＣＪＣにおいては、ＭＯＳトランジスタＰＱ１およびＰＱ２がともに非導通状態であり、このヒューズ溶断に対しては何ら影響を及ぼさない。
【０１０７】
ヒューズ切断期間が完了すると、ヒューズゲート電源電圧ＦＧＶＤＤが再び接地電圧レベルに駆動され、応じてヒューズゲート電源線３０上の電圧ＦＧＶＤ１が接地電圧レベルに低下する。また、仮想接地線３２においては、ＭＯＳトランジスタ４６ａおよび４６ｂがオフ状態（非導通状態）となるものの、まだ、切断イネーブル信号ＣＵＴＥＮがＨレベルであり、ＭＯＳトランジスタ４７により、高抵抗で接地電圧レベルに維持される。このヒューズゲート電源線３０上の電圧ＦＧＶＤ１のレベル低下により、選択ヒューズプログラム回路においては、回路ブロック４０内の内部ノードの電圧レベルが電荷の移動により中間電圧レベルとなるかまたは接地電圧レベルに低下する。図８においては、最悪ケースを想定して、選択ヒューズプログラム回路においてインバータバッファ１４の出力信号ＧＤが中間電圧レベルに維持される場合を示す。この場合においても、仮想接地線３２の電圧ＶＧＮＤは、接地電圧ＧＮＤレベルであり、溶断電流供給トランジスタＣＴｒは、非導通状態を維持し、ヒューズ切断不良時においても、十分にリーク電流を抑制することができる。
【０１０８】
非選択ヒューズプログラム回路においては、インバータ１４の出力信号ＧＤは接地電圧レベルを維持する。したがって、溶断電流供給トランジスタＣＴｒは、選択／非選択ヒューズプログラムいずれにおいても非導通状態に設定され、ヒューズ電源ノードから仮想接地線へのリーク電流経路は十分に遮断される。
【０１０９】
選択ヒューズプログラム回路においてヒューズの切断が完了すると、信号ＦＳＲＳＴＤ、ＦＳＲＳＴおよびＣＵＴＥＮがＬレベルに立下がる。応じて、ＣＭＯＳトランスミッションゲート４２が非導通状態となり、また、ＰチャネルＭＯＳトランジスタ４４がオン状態となり、ヒューズゲート電源線３０上の電圧ＦＧＶＤ１が電源電圧ＶＤＤレベルに維持される。また、仮想接地線３２は、ＰチャネルＭＯＳトランジスタ４５により電源電圧ＶＤＤレベルとなる（ＭＯＳトランジスタ４６ａ、４６ｂおよび４７が、非導通状態）。
【０１１０】
したがって、ヒューズ切断時において、実際にヒューズ切断が行なわれるときの動作以外においては、この回路ブロック４０内のメタル配線はヒューズＦＵの両端の電圧レベルと同じであり、切断ヒューズの破片の銅原子の配線への移動を抑制することができる。また、ＰチャネルＭＯＳトランジスタ４４および４５を用いて、切断イネーブル信号ＣＵＴＥＮに従ってそれらの導通を制御することにより、ヒューズゲート電源線３０および仮想接地線３２の電圧レベルを、ヒューズ切断動作に応じて容易に変更することができる。
【０１１１】
なお、切断イネーブル信号ＣＵＴＥＮがＨレベルのときに、ヒューズカットクロック信号ＦＣＣＬＫに従ってヒューズＦＵの切断が行なわれる。非選択ヒューズプログラム回路においては、ＮＡＮＤゲート１０の出力信号は、ヒューズカットクロック信号ＦＣＣＬＫの状態に関わらずＨレベルである。したがって、切断イネーブル信号ＣＵＴＥＮのＨレベルの期間により、ヒューズを切断する期間が規定される。
【０１１２】
図１０は、ヒューズ切断後の判定時の動作を示す信号波形図である。以下、図１０および図４を参照して、図８に示すヒューズゲート電源線３０および仮想接地線３２の電圧変化について説明する。
【０１１３】
ヒューズの切断判定前においては、切断イネーブル信号ＣＵＴＥＮはＬレベルであり、またリセット信号ＲＳＴ、ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤもＬレベルである。したがって、ヒューズゲート電源線３０上の電圧ＦＧＶＤ１および仮想接地線３２上の電圧ＶＧＮＤは、ともに電源電圧ＶＤＤレベルである。従って、インバータバッファ１４の出力信号ＧＤは、電源電圧ＶＤＤレベルであり、溶断電流供給トランジスタＣＴｒは、ゲートおよびソースおよびドレインが同一電圧レベルにあり、非導通状態にある（ノードＮＤ１が、図４に示すＭＯＳトランジスタＰＱ２により電源電圧レベルに維持される。
【０１１４】
次いで、切断イネーブル信号ＣＵＴＥＮがＨレベルに駆動され、また、リセット信号ＲＳＴおよびＦＳＲＳＴはＨレベルに駆動される。応じて、ＣＭＯＳトランスミッションゲート４２が導通し、ヒューズゲート電源線３０上の電圧ＦＧＶＤ１がヒューズゲート電源電圧ＦＧＶＤＤと同じ接地電圧ＧＮＤレベルに維持される。また、リセット信号ＲＳＴにより、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおけるフリップフロップＰＳＲおよＦＳＲの出力信号がＬレベルとなり、ＮＡＮＤゲート１０の出力信号が、全てＨレベルとなる。応じて、レベル変換器１２ａの出力信号が、内部配線の電荷の移動により中間電圧レベルとなり、応じてインバータ１４の出力信号ＧＤも中間電圧レベルとなり、最悪ケースにおいて溶断電流供給トランジスタＣＴｒが非導通状態となる（トランジスタＣＴｒのゲートーソース間電圧は、しきい値電圧よりも低い）。
【０１１５】
仮想接地線３２については、ＭＯＳトランジスタ４５、４６ａおよび４６ｂがオフ状態であるものの、ＭＯＳトランジスタ４７がオン状態である。したがって、非切断状態のヒューズまたは切断判定回路ＣＪＣからの初期設定時のＭＯＳトランジスタ（ＰＱ２）からの供給電流により仮想接地線３２に供給される電荷は、回路ブロック４０を介してヒューズゲート電源線３０へ分流され、仮想接地線３２の電圧レベルが低下するとともに、ＭＯＳトランジスタ４７により、この仮想接地線３２が接地電圧ＧＮＤレベルに維持される。またヒューズゲート電源線３０は、接地電圧レベルにヒューズゲート電源電圧ＦＧＶＤＤに従って維持される。
【０１１６】
インバータ１４の出力信号ＧＤと仮想接地線３２の電圧ＶＧＮＤの差が溶断電流供給トランジスタＣＴｒのしきい値電圧レベル以下となると、溶断電流供給トランジスタＣＴｒは非導通状態となり、リーク電流が低減される。応じて、仮想接地線３２の電圧レベルは、ＭＯＳトランジスタ４７より確実に、接地電圧レベルに維持される。
【０１１７】
また、仮想接地線３２に対して設けられるＭＯＳトランジスタ４６ａおよび４６ｂは、それぞれのゲート電圧が接地電圧レベルであり、これらのトランジスタ４６ａおよび４６ｂを介した仮想接地線３２から接地ノードへのリーク電流は十分に抑制される。
【０１１８】
次いで、ヒューズリセットディレー信号ＦＳＲＳＴＤがＨレベルに駆動される。、その後リセット信号ＲＳＴおよびＦＳＲＳＴがＬレベルに駆動される。このとき、これらのプログラムスキャンフリップフロップＰＳＲにおいてマルチプレクサＳＸ２を介してリセット前のプログラム情報が再格納されてもよい。ヒューズ素子の切断判定時においは、単に、切断判定回路ＣＪＣにおいて判定動作が行なわれるだけであり、スキャンフリップフロップＰＳＲおよびＦＳＲの格納情報は、判定動作に影響を及ぼさない。したがって、これらのスキャンフリップフロップＰＳＲおよびＦＳＲがリセット状態を維持していても特に問題は生じない。
【０１１９】
リセット信号ＲＳＴおよびＦＳＲＳＴＤのこの状態において、図４に示す切断判定回路ＣＪＣにおいてヒューズ素子ＦＳの切断／非切断に応じて内部ノード（ＮＤ２）の電圧レベルが変化し、ヒューズの切断／非切断の判定が行なわれる。この判定期間において、仮想接地線３２は接地電圧ＧＮＤレベルに維持されており、後に説明するような誤判定は生じない。また、仮想接地線３２への溶断電流供給トランジスタＣＴｒからの電流供給は停止される。
【０１２０】
判定期間が完了すると、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤおよび切断イネーブル信号ＣＵＴＥＮがＬレベルに駆動される。応じて、ヒューズゲート電源線３０がＭＯＳトランジスタ４４により電源電圧ＶＤＤレベルに駆動される。また、仮想接地線３２も、ＭＯＳトランジスタ４５により電源電圧ＶＤＤレベルに充電される。応じて、回路ブロック４０内の内部ノード（第２メタル配線Ｍ２）の電圧レベルも電源電圧ＶＤＤレベルに復帰する。
【０１２１】
したがって、実際にヒューズの切断が行なわれるとき以外は、ヒューズ回路ブロック４０において内部ノード（第２メタル配線）の電圧レベルはヒューズＦＵの両端の電圧（電源電圧ＶＤＤレベル）に維持される。したがってヒューズ切断時以外は、ヒューズＦＵと第２メタル配線Ｍ２が同電位に維持される。ヒューズＦＵが切断状態であっても、銅（Ｃｕ）の破片部または飛散部の銅原子のヒューズ素子ＦＳからの回路ブロック４０内の第２メタル配線（Ｍ２）の拡散およびヒューズ素子切断破片等による絶縁破壊は、抑制される。
【０１２２】
図１１は、溶断電流供給トランジスタＣＴｒの断面構造および溶断電流供給トランジスタＣＴｒと切断判定回路ＣＪＣの接続態様を概略的に示す図である。この図１１に示す切断判定回路ＣＪＣの構成は、図４に示す切断判定回路ＣＪＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２３】
回路ブロック４０において、Ｐ型半導体基板２０表面に、Ｎウェル２３が形成され、このＮウェル２３表面にＰウェル２４が形成される。このＰウェル２４表面に、電流切断トランジスタＣＴｒが形成される。この溶断電流供給トランジスタＣＴｒは、Ｐウェル２４表面に形成される高濃度Ｎ型不純物領域５０および５２と、これらの不純物領域５０および５２の間の領域上にゲート絶縁膜を介して形成されるゲート電極５４とを含む。不純物領域５０は、仮想接地線３２を介してＭＯＳトランジスタ４７に結合される。一方、不純物領域５２は、溶断電流供給トランジスタＣＴｒのドレイン領域を構成し、ノードＮＤ１およびヒューズ素子ＦＳに接続される。Ｐウェル２４は、仮想接地線３２に結合され、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに含まれる溶断電流供給トランジスタＣＴｒに対し共通に設けられる（溶断電流供給トランジスタごとに、素子分離膜が形成される）。
【０１２４】
この構成において、不純物領域５２に×印５５に示すように接合不良が存在する状態を考える。この場合、ヒューズ素子ＦＳのヒューズＦＵが非切断状態の場合、ヒューズ素子ＦＳを介してヒューズ電源ノードから不純物領域５２を介して電荷がＰウェル２４に供給される。しかしながら、この場合、切断イネーブル信号ＣＵＴＥＮがＨレベルのとき、仮想接地線３２がＭＯＳトランジスタ４７を介して接地ノードに結合されており、接合不良５５によりヒューズ電源ノードから供給される電荷は、接地ノードへ放電される。したがって仮想接地線３２上の電圧ＶＧＮＤは、切断イネーブル信号ＣＵＴＥＮがＨレベル期間において、たとえ接合不良５５が存在する場合においても接地電圧ＧＮＤレベルに維持される。なおヒューズ素子ＦＳにおいてヒューズＦＵが切断状態にあり、その抵抗がたとえばＭΩオーダーの高抵抗状態とすると、ノードＮＤ１は、ほぼ電源ノードから分離され、この切断判定回路ＣＪＣの判定ノードＮＤ２に対しては、Ｎ型不純物領域５２とそのＰＮ接合が電気的に接続される状態と言える。ヒューズ素子リセット信号ＦＳＲＳＴをＨレベルとした場合、切断判定回路ＣＪＣにおいて、ＰチャネルＭＯＳトランジスタＰＱ１はオフ状態、ＭＯＳトランジスタＮＱ１がオン状態となり、内部ノードＮＤ２は、ノードＮＤ１と電気的に分離され、接地電圧レベルのＬレベルに低下される。
【０１２５】
図１０に示すようにヒューズ素子リセットディレー信号ＦＳＲＳＴＤがＨレベルとなると、トライステートインバータＴＶ１が活性化され、ノードＮＤ２の信号電位が反転され、Ｈレベルとなる。その後、ヒューズ素子リセット信号ＦＳＲＳＴがＬレベルとなると、切断判定回路ＣＪＣのＭＯＳトランジスタＰＱ１がオン状態、ＭＯＳトランジスタＮＱ１がオフ状態となる。この状態においては、切断判定回路ＣＪＣの内部ノードＮＤ２は、ノードＮＤ１と電気的に接続され、ノードＮＤ１を介してさらにＮ型不純物領域５２へ結合される。しかしながら、この場合、Ｐウェル２４は、仮想接地線３２からＭＯＳトランジスタ４７を介して接地ノードに結合されており、Ｐウェル２４は接地電圧ＧＮＤレベルである。したがって、切断判定回路ＣＪＣの内部ノードＮＤ２が、トライステートインバータＴＶ１の入力しきい値を超えるレベルにまで充電されることはなく、正確に、切断判定期間においてヒューズ切断状態を示すＨレベルの信号がトライステートインバータＴＶ１から出力される。この後、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤがＬレベルに立下がると、トライステートインバータＴＶ１が出力ハイインピーダンス状態となり、その判定結果信号ＪｏｕｔがＨレベルに維持される。
【０１２６】
一方、ヒューズＦＵが非切断状態の低抵抗状態の場合には、ノードＮＤ１は、電源電圧ＶＤＤレベルとなる。たとえＰＮ接合不良５５が存在しても、ＭＯＳトランジスタ４７の電流駆動力よりもヒューズＦＵの電流供給力は高く、ノードＮＤ１は、電源電圧レベルに維持される。また、溶断電流供給トランジスタＣＴｒは、非導通状態であり、ＰＮ接合不良５５からのリーク電流は小さく、仮想接地線３２の電圧ＶＤＮＤは判定期間中においてもほぼ接地電圧レベルに維持される。
【０１２７】
この場合、切断判定回路ＣＪＣにおいては、ノードＮＤ２が判定期間中にＨレベルにＭＯＳトランジスタＰＱ１を介して充電され、トライステートインバータＴＶ１の出力信号がＬレベルとなる。したがって、ヒューズＦＵの非切断時には、その判定結果信号ＪｏｕｔはＬレベルとなり、正確に、ヒューズ素子ＦＳの切断／非切断の状態に応じた判定結果を出力することができ、正確に切断判定を行なうことができる。
【０１２８】
Ｐウェル２４には、複数のヒューズプログラム回路ＳＰＫ１−ＳＰＫｎの溶断電流供給トランジスタが共通に設けられる（図示しない素子分離領域は形成される）。これらのヒューズプログラム回路ＳＰＫ１−ＳＰＫｎにおいては、ヒューズ素子ＦＳは、切断状態または非切断状態であり、切断状態のヒューズ素子および非切断状態のヒューズ素子が混在する。このような場合においても、切断状態判定時、ＭＯＳトランジスタ４７をオン状態に設定して、Ｐウェル２４をほぼ接地電圧ＧＮＤレベルに維持することにより、正確に、各ヒューズ素子ＦＳの状態を識別することができる。
【０１２９】
なお、図８において、仮想接地線３２に対し、ＭＯＳトランジスタ４６ａおよび４６ｂが直列に接続されている。しかしながら、この場合、１つのＭＯＳトランジスタが配置され、そのゲートにヒューズゲート電源電圧ＦＤＶＤＤが与えられてもよい。
【０１３０】
以上のように、この発明の実施の形態１に従えば、複数のヒューズプログラム回路に共通に設けられる仮想接地線に対し、切断動作時接地電圧レベルに維持するトランジスタを配置しており、切断判定時正確にヒューズ素子の切断／非切断を判定することができる。
【０１３１】
また、仮想接地線を接地電圧レベルに維持するＭＯＳトランジスタ（４７、４６ａおよび４６ｂ）は、通常動作時には、オフ状態に設定され（ヒューズゲート電源電圧ＦＧＶＤＤは、通常動作モード時には設置電圧レベルに維持される）、仮想接地線は電源電圧ＶＤＤレベルに維持される。これにより、ヒューズ素子ＦＳの両端に印加される電圧と同一電圧レベルに、ヒューズ下部に配置されるヒューズ回路ブロック４０の配線の電圧レベルを維持することができ、銅原子のマイグレーションによる銅配線の不良を防止することができる。
【０１３２】
［実施の形態２］
図１２は、この発明の実施の形態２に従うヒューズ素子ＦＳの構成を概略的に示す図である。図１２において、ヒューズ素子ＦＳは、ヒューズＦＵを含み、ヒューズＦＵは、銅（Ｃｕ）配線で形成され、第３メタル配線層以上の上層のメタル配線を用いて実現される。本実施の形態２においては、このヒューズ素子ＦＵが第４メタル配線層の配線を用いて形成される。
【０１３３】
ヒューズＦＵは、幅の広い配線ベッド領域ＶＤＢを介して図示しない電源線に結合され、またノードベッド領域ＮＤ１Ｂを介してノードＮＤ１を実現する配線領域に結合される。ヒューズＦＵ、ベッド領域ＶＤＢおよびＮＤ１Ｂを囲むように銅拡散防護壁構造７４が配置される。この銅拡散防護壁構造７４の構成については後に詳細に説明するが、ヒューズＦＵ上層にヒューズＦＵの少なくとも溶断部を蔽うように形成される上部拡散防護壁配線７６を含む。上部拡散防護壁配線７６として、本実施の形態２においては、電源電圧ＶＤＤを伝達する電源配線を用い、この電源配線として、第５メタル配線層（Ｍ５）の配線を利用する。
【０１３４】
このヒューズＦＵの直上部の配線層においては、配線およびビアは配置されない。銅配線で形成するヒューズＦＵの溶断時、銅切片が熱拡散により移動するのを、この防護壁構造７４により防止し、配線短絡およびヒューズ素子の切断不良が生じるのを抑制する。
【０１３５】
ヒューズＦＵ下部に、ヒューズＦＵを切断するためのトランジスタを配置するトランジスタ配置領域が設けられ、先の図８に示すヒューズ回路ブロック４０の各トランジスタが配置される。図１２に示すヒューズ素子ＦＳが、ヒューズプログラム回路（ＦＰＫ）それぞれに対応して並列に整列して配置される。
【０１３６】
図１３は、図１２に示すヒューズ素子ＦＳの線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。図１３において、Ｐ型ウェル（Ｐウェル）８０表面に、間をおいてＮ型活性領域（不純物領域）８４ａ−８４ｄが互いに間をおいて形成される。このＰウェル８０下部にディープＮウェル８２が形成され、Ｐウェル８０が、他の回路形成領域と分離される。Ｐウェル８０は、ヒューズプログラム回路に対して共通に配置される。このＰウェル８０およびディープＮウェル８２は、図７に示すＰ型ウェル領域２４に対応する。
【０１３７】
不純物領域８４ａ−８４ｄの間のＰウェル８０表面上に、たとえばポリシリコンで形成されるゲート電極配線８６ａ、８６ｂ、…８６ｃが配置される。これらのゲート電極配線８６ａ−８６ｃおよび活性領域（不純物領域）８４ａ−８４ｄにより、ヒューズプログラム回路のヒューズ回路ブロック４０（図８参照）に含まれるＮチャネルＭＯＳトランジスタ（溶断電流供給トランジスタ）が形成される。すなわち、溶断電流供給トランジスタＣＴｒは、複数の並列に配置される単位ＭＯＳトランジスタで構成され、これらの単位ＭＯＳトランジスタが、図示の活性領域およびゲート電極配線により形成される。
【０１３８】
不純物領域８４ａ−８４ｄは、それぞれコンタクト９１ａ−９１ｄを介して第１メタル配線層Ｍ１の配線９０ａ−９０ｄにそれぞれ結合される。第１メタル配線９０ｂおよび９０ｃは、第１ビア９３ｃおよび９３ｄを介して第２メタル配線層Ｍ２の配線９２ｃおよび９２ｄに結合される。この第２メタル配線９２ｃおよび９２ｄは、それぞれ仮想接地線に結合され、仮想接地電圧ＶＣＮＤを受ける。
【０１３９】
第１メタル配線９０ａは、第１ビア９３ｂを介して第２メタル配線９２ｂに結合され、第１メタル配線９０ｄは、第１ビア９３ｅを介し手代２メタル配線９２ｅに結合される。
【０１４０】
第２メタル配線層Ｍ２において、さらに、第２メタル配線９２ｂおよび９２ｅ外部に、第２メタル配線９２ａおよび９２ｆが配置される。これらの第２メタル配線９２ａおよび９２ｆは、後に説明するように、電源電圧ＶＤＤを伝達する。
【０１４１】
第３メタル配線層Ｍ３において、第３メタル配線９４ａ、９４ｂ、９４ｃおよび９４ｄが互いに間をおいて配置され、それぞれ第２ビア９５ａ、９５ｂ、９５ｃおよび９５ｄを介して第２メタル配線９２ａ、９２ｂ、９２ｅおよび９２ｆにそれぞれ電気的に接続される。第２メタル配線９２ｃおよび９２ｄ上部には、第３メタル配線は配置されない。
【０１４２】
第４メタル配線層Ｍ４において、第４メタル配線９８ａ、９８ｂ、９８ｃおよび９８ｄ互いに間をおいて配置され、それぞれ、第３ビア９７ａ、９７ｂ、９７ｃおよび９７ｄを介して第３メタル配線９４ａ、９４ｂ、９４ｃおよび９４ｄに電気的に接続される。この第４メタル配線Ｍ４において、第４メタル配線を用いて形成されるヒューズＦＵが配置される。このヒューズＦＵ直下部において第３メタル配線層Ｍ３においては配線が配置されず、また、第２メタル配線層Ｍ２における第２メタル配線９２ｃおよび９２ｄとヒューズＦＵとは整列しない位置に配置される。
【０１４３】
第５メタル配線層Ｍ５において、第５メタル配線１００ａ、１００ｂ、１００ｃおよび１００ｄが互いに間をおいて配置され、それぞれ第４ビア９９ａ、９９ｂ、９９ｃおよび９９ｄを介して第４メタル配線９８ａ、９８ｂ、９８ｃおよび９８ｄに電気的に接続される。
【０１４４】
第５メタル配線１００ｂおよび１００ｃが、図１２に示すノードベッド領域ＮＤ１Ｂに結合され、ノードＮＤ１に結合される。
【０１４５】
一方、第５メタル配線１００ａ、および１００ｄは、第６ビア１０１ａおよび１０１ｂを介して第６配線層Ｍ６の第６メタル配線１０２に結合される。この第６メタル配線１０２へは、電源電圧ＶＤＤが伝達される。この第６メタル配線１０２は、ヒューズ素子ＦＵの上部にヒューズを蔽うように配置される。したがって、ヒューズＦＵの直上部および直下部においては、少なくとも２層の配線層の隙間が確保される。ヒューズＦＵのトリミング領域１０５は、その溶断電流によるジュール熱により溶断される領域であり、このトリミング領域１０５から、溶断時の銅原子が熱拡散により移動する。このヒューズトリミング領域周辺にダメージ予想領域１０７が存在する。このダメージ予想領域１０７は、ジュール熱によりヒューズが溶断される場合、銅の融点（１０００℃以上）にまで温度が上昇し、その内に銅が拡散すると予想される領域である。現実には、熱による絶縁膜の品質劣化が生じることが予想される領域であり、銅原子のマイグレーションによる絶縁不良は生じないと予想される領域である。
【０１４６】
銅拡散防護壁構造により、このダメージ予想領域１０７内において、銅原子の熱拡散による配線短絡（絶縁不良）およびヒューズＦＵの切断不良が発生するのを抑制する。
【０１４７】
このヒューズＦＵの周辺に配置されるビアおよび配線により、銅（Ｃｕ）拡散防止膜を形成し、図１２に示す銅拡散防止構造７４を実現する。この図１２に示す上部拡散防護壁配線７６が、図１３に示す第６メタル配線１０２に対応する。この図１３に示すように、第６メタル配線層の配線を用いてヒューズＦＵの上部銅拡散防止膜を形成することにより、ヒューズ素子形成に利用される配線層の数を低減でき、またノードＮＤ１を形成する配線１００ｂおよび１００ｃを利用して、ヒューズ上部に防護膜を形成する構成に比べて占有面積を低減することができる。
【０１４８】
また、図１３に示すように、第５メタル配線１００ｂおよび１００ｃ上部の空隙領域を越えた銅の熱拡散は、第５ビア１０１ａおよび１０１ｂにより防止される。これにより隣接して配置されるヒューズ素子に対して銅が熱拡散するのを抑制することができる。また、防護壁は第６メタル配線から第２メタル配線までの中間メタル配線およびビアで構成されるプラグと基板領域から第５メタル配線層までの中間メタル配線およびビアとで構成されるプラグとで２重壁構造としており、確実に銅の熱拡散経路を遮断することができる。
【０１４９】
なお、各メタル配線層のメタル配線間には、層間絶縁膜が配置され、この層間絶縁膜の配線層毎に銅（Ｃｕ）拡散を防止するＳｉＣＮなどで構成される銅拡散係数の小さな拡散防止膜が配置される。この銅拡散防止膜を配置することにより、ダメージ領域における銅拡散を抑制し、絶縁膜の劣化を抑制するとともに、絶縁膜中を銅原子が熱拡散するのを抑制する。特に、この銅拡散防止膜は、第２−第５メタル配線層Ｍ２−Ｍ５に配置されるものであり、電源電圧ＶＤＤが印加される配線とノードＮＤ１の電圧が印加される配線との間に配置される拡散防止膜は、隣接するヒューズＦＵが溶断されたことにより拡散した銅原子が拡散するのを防止するために重要となる。
【０１５０】
図１４は、図１３に示すヒューズ素子の第２メタル配線層Ｍ２および第２ビアの平面レイアウトを概略的に示す図である。図１４において、線Ｌ１３−Ｌ１３に沿った断面構造は、図１３に示される断面構造となる。以下の図においても同様である。このヒューズ素子ＦＳｉは、複数のヒューズ素子が整列して配置されるヒューズボックス内の端部以外に配置されるヒューズ素子である。
【０１５１】
図１４において、第２メタル配線９２ａおよび９２ｆは、ヒューズトリミング領域１０５に関して対向して縦長形状に形成される。これらの第２メタル配線９２ａおよび９２ｆ表面には、同様、縦長形状の第２ビア９５ａおよび９５ｄが配置される。この縦長形状の第２ビア９２ａおよび９５ｄは、通常の単位コンタクト形成時のように小単位面積で互いに分離されるのではなく、直線的に連続的に形成される溝形状のビアである。この連続的に延在する溝形状のビアを形成することにより、破線矢印で示す銅（Ｃｕ）の拡散経路を遮断する。
【０１５２】
第２メタル配線９２ｂおよび９２ｅは、第２メタルベッド配線１１０に結合される。この第２メタルベッド配線１１０に対し、また、第２メタル配線９２ｙおよび９２ｚが接続される。これらの第２メタル配線９２ｂ、９２ｙ、９２ｚおよび９２ｅの間に第２メタル配線９２ｃ、９２ｘおよび９２ｄが配置される。第２メタル配線９２ｘ−９２ｚは、図１３に示す平面レイアウトにおいては、その図示が省略されているものの、溶断電流供給トランジスタ（ＣＴｒ）の単位トランジスタの数に応じて、これらの第２メタル配線９２ｘ−９２ｚが配置される。
【０１５３】
第２メタル配線９２ｃ、９２ｘおよび９２ｄは、横方向に連続的に延在して配置される第２メタル配線１１４ｂに結合される。この第２メタル配線１１４ｂは、仮想接地ＳＥＮに結合され、、仮想接地電圧ＶＧＮＤを伝達する。この第２メタル配線１１４ｂ表面に、連続的に延在する溝形状第２ビア１１６ｂが形成され、ヒューズボックス外部に対する銅拡散経路が遮断される。
【０１５４】
ノードＮＤ１を構成するベッド配線１１０に対して最外部に配置される第２メタル配線９２ｂおよび９２ｅ上に溝形状の第２ビア９５ｂおよび９５ｃが配置され、これらの第２ビア９５ｂおよび９５ｃが、第２メタルベッド配線１１０上において溝形状の第２ビア９５ｘに相互接続される。したがって、Ｕ字型の溝形状の第２ビア９５ｂ、９５ｃおよび９５ｘにより、トリミング領域１０５を囲む防護壁が第２メタル配線層において形成される。
【０１５５】
第２メタルベッド配線１１０に対しては、上層配線との電気的接続のために、単位面積を有する第２ビア１１２が複数個互いに間をおいて配置される。
【０１５６】
この第２メタル配線１１０外部に横方向に連続的に延在する第１メタル配線１１４ａが配置され、その表面に溝形状の第２ビア１１６ａが配置される。この第２メタル配線１１４ａは、仮想接地線に結合され、仮想接地電圧ＶＧＮＤを伝達する。この第２メタル配線１１４ａおよび溝形状第２ビア１１６ａにより、ベッド配線１１０を超えて拡散する銅原子の拡散経路を遮断する。
【０１５７】
図１５は、ヒューズボックス内のヒューズ素子列の端に配置されるヒューズＦＳｎの平面レイアウトを概略的に示す図である。図１５に示すヒューズ素子ＦＳｎの平面レイアウトは、以下の点において図１４に示すヒューズ素子ＦＳｉの平面レイアウトと異なる。すなわち、端部のヒューズ素子ＦＳｎに対しては、第２メタル配線１１４ａおよび１１４ａが、縦方向に延びる第２メタル配線１１８に相互接続される。また、溝形状第２ビア１１６ａおよび１１６ｂが、だｉ２メタル配線１１８表面に形成される縦方向に延びる溝形状第２ビア１１９により相互接続される。この図１５に示すヒューズ素子ＦＳｎの他の構成の平面レイアウトは図１４に示すヒューズ素子ＦＳｉの平面レイアウトと同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【０１５８】
この端部のヒューズ素子ＦＳｎにおいては、溝形状の第２ビア１１９および第２メタル配線１１８によりその端部領域においてヒューズ素子列外部に、銅（Ｃｕ）が熱拡散により伝播するのを防止する。
【０１５９】
この図１４および図１５に示すように、第２メタル配線層において、トリミング領域１０５からの銅（Ｃｕ）の熱拡散経路（図１４および図１５において破線矢印で示す）の経路は遮断される。この場合、第２メタル配線９２ａおよび９２ｂの間および第２メタル配線９２ｅおよび９２ｆの間の熱拡散経路は、第２メタル配線９２ｃ、９２ｄおよび９２ｘ−９２ｚにより確実に遮断される。また、第２メタル配線１１４ｂ外部に、ヒューズ回路（回路ブロック４０）以外のトランジスタを配置しており、第２メタル配線１１４ｂおよび溝形状第２ビア１１６ｂにより確実に、破線矢印で示す銅の熱拡散経路が遮断され、他回路の配線に対し銅（Ｃｕ）を熱拡散するのを確実に防止することができる。
【０１６０】
図１６は、図１４に示すヒューズ素子ＦＳｉの平面レイアウトの上層の平面レイアウトを概略的に示す図である。すなわち図１６においては、ヒューズ素子ＦＳｉの第３メタル配線層Ｍ３の配線の配置を示す。この図１６においても、線Ｌ１３−Ｌ１３に沿った断面構造としては、図１３に示す断面構造が得られる。
【０１６１】
図１６において、第３メタル配線９４ａおよび９４ｄが縦方向に長い形状に形成され、この第３メタル配線９４ａおよび９４ｄ上に溝形状第３ビア９７ａおよび９７ｄがそれぞれ連続的に延在して形成される。この第３メタル配線９４ａおよび９４ｄが、その下部に形成される第３メタル配線１２０に結合され、また第３ビア９７ａおよび９７ｄも、この第３メタル配線１２０上に形成される溝形状の第３ビア１２１に電気的に接続される。この第３メタル配線１２０は、図１５に示す第２メタル配線１１４ａおよび１１４ｂ配置領域より内部の位置に配置され、電源電圧ＶＤＤを伝達する。この第３メタル配線１２０は、図１５に示す第２メタル配線９２ａおよび９２ｆに溝形状第２ビアを介して電気的に接続される。
【０１６２】
第３メタル配線９４ｂおよび９４ｃが、同様、第３メタル配線９４ａおよび９４ｄと平行に縦方向に長い形状に形成され、また、これらの第３メタル配線９４ｂおよび９４ｃ表面Ｉに対し、連続的に延在する溝形状第３ビア９７ｂ、９７ｃが形成される。この第３メタル配線９４ｂおよび９４ｃは、第３メタルベッド配線１２２に電気的に接続され、また、溝形状第３ビア９７ｂおよび９７ｃも、第３メタルベッド配線１２２上に形成される溝形状第３ビア１２３により電気的に接続される。この第３メタル配線１２２においても、上層配線との電気接続を取るための単位第３ビアが互いに間をおいて配置される。
【０１６３】
第３メタルベッド配線１２２は、図１４に示す第２ビア１１２を介して第２メタルベッド配線１１０に電気的に接続される。
【０１６４】
ヒューズ素子の上部および下部領域に、第３メタル配線１２４ａおよび１２４ｂが横方向に連続的に延在して形成され、それぞれ、図１４に示す第３メタル配線１１４ａおよび１１４ｂに、第２ビア１１６ａおよび１１６ｂを介して電気的に接続される。第３メタル配線１２４ａおよび１２４ｂは、仮想接地線を構成し、仮想接地電圧ＶＧＮＤを伝達する。この第３メタル配線１２４ａおよび１２４ｂ表面には溝形状ビアは形成されない。この第３メタル配線１２４ａおよび１２４ｂが、グローバル仮想接地線（３２）として配置され、低抵抗で仮想接地電圧ＶＧＮＤを伝達する。
【０１６５】
図１７は、ヒューズ素子列の端部のヒューズ素子ＦＳｎの第３メタル配線層のレイアウトを概略的に示す図である。図１７に示す端部のヒューズ素子ＦＳｎの平面レイアウトは、図１６に示すヒューズ素子ＦＳｉ（ｉ≠１、ｎ）の平面レイアウトと以下の点でその配置が異なる。すなわち、ヒューズ素子列の下部領域および上部領域において横方向に連続的に延在する第３メタル配線１２４ａおよび１２４ｂが、縦方向に延びる第３メタル配線１２５により電気的に接続される。第３メタル配線１２０は、その終端部１２０ａにおいて配線レイアウトが終端される。この図１７に示すヒューズ素子ＦＳｎの他の要素の平面レイアウトは図１６に示すヒューズ素子ＦＳｉの平面レイアウトと同じであり、対応する部分には、同一参照番号を付して、その詳細説明は省略する。
【０１６６】
図１６および図１７に示すように、第３メタル配線層Ｍ３においても、ヒューズ素子トリミング領域１０５からの銅（Ｃｕ）の熱拡散経路は、破線矢印で示すように、第３メタル配線９４ａおよび９４ｂの間の領域および第３メタル配線９４ｃおよび９４ｄの間の隙間領域に存在する。しかしながら、この経路においては、銅の熱拡散経路長以上の間の距離にヒューズに対して十分長い距離が確保されており、この拡散経路による銅（Ｃｕ）の隣接ヒューズ素子に対する熱拡散の影響は、十分に抑制することができる。
【０１６７】
また、端部のヒューズ素子ＦＳｎにおいて第３メタル配線１２５を配置することにより、ヒューズ素子列（ヒューズボックス）外部に配置される回路に対する銅の熱拡散は、抑制され、外部回路に対する悪影響は確実に回避される。
【０１６８】
また、先に説明したように、図１６および図１７の第３メタル配線１２４ｂ下側領域の外部に配置される他回路のトランジスタ形成領域に対する銅（Ｃｕ）の熱拡散は確実に抑制される。
【０１６９】
また、端部のヒューズ素子ＦＳｎは、図１７に示すように、第２メタル配線１２０ａが、第２メタル配線９４ｄの端部より突出しないように配置される。これにより、第２メタル配線１２５および１２０ａが電気的に短絡されるのを防止する。
【０１７０】
図１８は、図１６に示すヒューズ素子の上層の第４メタル配線層Ｍ４の配線レイアウトを示す図である。図１８において、線Ｌ１３−Ｌ１３に沿った断面構造は、図１３に示す第４メタル配線層および第４ビアおよび下層の断面構造が得られる。
【０１７１】
図１８において、ヒューズ素子ＦＳｉの第４メタル配線層Ｍ４において、第４メタル配線９８ａおよび９８ｄが縦方向に延在して配置され、これらの第４メタル配線９８ａおよび９８ｄ上に、溝形状第４ビア９９ａおよび９９ｄが直線的に連続的に延在して形成される。この第４メタル配線９８ａおよび９８ｄに対し、横方向に連続的に延在する第４メタル配線１３２が設けられ、この第４メタルベッド配線１３２に対し、溝形状第４ビア１３８が形成される。第４メタル配線１３２に、第４メタル配線９８ａおよび９８ｄが結合され、また第４ビア１３３に、第４ビア９９ａおよび９９ｄが結合される。この第４メタル配線１３２表面に上層配線との電気的接続を取るための、単位第４ビア１３４が互いに間をおいて複数個整列して配置される。
【０１７２】
第４メタル配線１３２は、電源電圧ＶＤＤを伝達し、図１６に示す下層の第３メタル配線１２０に溝形状第３ビアを介して電気的に接続される。
【０１７３】
これらの第４メタル配線９８ａおよび９８ｄの内部に、直線的に延在して第４メタル配線９８ｂおよび９８ｃが配置される。これらの第４メタル９８ｂおよび９８ｃ上に、溝形状第４ビア９９ｂおよび９９ｃが配置される。
【０１７４】
第４メタル配線９８ｂおよび９８ｃに対し、図１６に示す第３メタルベッド配線１２２に整列して、第４メタルベッド配線１３５が配置され、第３メタルベッド配線１３５表面に、溝形状第５ビア１３６が形成される。第４メタル配線９８ｂおよび９８ｃが、第４メタルベッド配線１３５に結合され、第４溝形状ビア１３６が、第４ビア９９ｂおよび９９ｃに結合される。
【０１７５】
この第４メタル配線９８ｂおよび９８ｃの内側に、ヒューズＦＵを構成する第４メタル配線が配置され、このヒューズＦＵの両端に、第４メタルパッド配線１３０および１３１が配置される。第４メタルパッド配線１３０は、第４メタルベッド配線１３５に接続され、第４メタルパッド配線１３１が第４メタル配線１３２に結合される。これにより、ヒューズＦＵの両端が、それぞれノードＮＤ１および電源ノードに結合される。
【０１７６】
図１９は、このヒューズ素子列の端のヒューズＦＳｎのレイアウトを概略的に示す図である。この図１９においてヒューズ素子ＦＳｎにおいては、その端部に第４メタル配線１４０および溝形状第４ビア１４１が縦方向に長い矩形形状に形成される。第４メタル配線１４０は、第４メタル配線１３８および１３２に結合され、溝形状第４ビア１４１が、第４ビア１３９および１３３に接続される。したがって端部のヒューズ素子ＦＳｎにおいては、端部に第４メタル配線および第４ビアにより防護壁が形成される。この図１９に示す配線レイアウトにおいて他の配置は図１８に示すヒューズ素子の平面レイアウトと同じであり、図１９において、図１８に示すヒューズ素子ＦＳｉの構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７７】
図１８および図１９に示すように、ヒューズＦＵを囲むように、第４メタル配線９８ａ、９８ｂ、９８ｃおよび９８ｄが配置され、また溝形状第４ビア９９ａ−９９ｄが配置される。したがって、ヒューズＦＵのトリミング領域１０５において配線が溶断された場合、その銅（Ｃｕ）の熱拡散経路（破線矢印で示す）がごく一部に存在するだけであり、この破線で示す銅（Ｃｕ）の拡散経路長は、その銅の拡散長より十分長く、他配線に対する影響は、十分に抑制される。
【０１７８】
なお、ベッド配線１３２および１３５それぞれに設けられる複数のビア１３４および１３７はそれぞれ、上層配線との電気的接続をとるためのビアである。防護壁としては、溝形状ビアが利用される。
【０１７９】
図２０は、図１８に示すヒューズ素子の平面レイアウトの上層の第５メタル配線層Ｍ５の配線レイアウトを示す図である。図２０において、線Ｌ１３−Ｌ１３に沿った打面構造は、図１３に示す第５メタル配線層以下の下層の断面構造が得られる。図２０において、第５メタル配線１００ａおよび１００ｄが縦方向に長く配置され、これらの第５メタル配線１００ａおよび１００ｄ上に、溝形状第５ビア１０１ａおよび１０１ｂが連続的に延在して形成される。これらの第５メタル配線１００ａおよび１００ｂに対し、第５メタル配線１４０が横方向に連続的に延在して配置され、またこの第５メタル配線１４０上に溝形状第５ビア１４１が連続的に延在して配置される。第５メタル配線１００ａおよび１００ｂが、第５メタル配線１４０に結合され、溝形状第５ビア１０１ａおよび１０１ｂが溝形状第５ビア１４１に結合される。この第５メタル配線１４０においては、上層のメタル配線と電気的接続を取るための単位第５ビア１４２が複数個形成される。
【０１８０】
この第５メタル配線１００ａおよび１００ｂは、図１８に示す第４メタル配線９８ａおよび９８ｄに溝形状第４ビア９９ａおよび９９ｄを介して電気的に接続される。また、第５メタル配線１４０は、図１８に示す第４メタル配線１３２にビア１３３および１３４を介して電気的に接続される。
【０１８１】
第５メタル配線１００ａおよび１００ｄの内側に、第５メタル配線１００ｂおよび１００ｃがヒューズＦＵを囲むように直線的に縦方向に延在して配置される。これらの第５メタル配線１００ｂおよび１００ｃに対し第５メタルベッド配線１４３が配置される。この第５メタルベッド配線１４３は、図１８に示す第４メタルベッド配線１３５とビア１３６および１３７を介して電気的に接続され、また、互いに整列して配置される。
【０１８２】
図１８に示す第４メタル配線１３８に整列して第５メタル配線１４４が形成され、この第５メタル配線１４４上に溝形状第５ビア１４５が形成される。第５メタル配線１４４は、図１８に示す第４メタル配線１３８と溝形状第４ビア１３９を介して電気的に接続される。
【０１８３】
図２１は、ヒューズ素子列の端部のヒューズ素子ＦＳｎの第５メタル配線層の配線レイアウトを示す図であり、図１９に示す配線レイアウトの上層の配線レイアウトを示す図である。図２１に示す端部のヒューズ素子ＦＳｎの配線レイアウトは、以下の点で、図２０に示すヒューズ素子ＦＳｉの配線レイアウトと異なる。すなわち、ヒューズ素子列端部のヒューズ素子ＦＳｎにおいてさらに、縦方向に長い第５メタル配線１４６および第５溝形状ビア１４７が形成される。第５メタル配線１４６が、それぞれ横方向に連続的に延在する第５メタル配線１４４および１４０に結合され、第５ビア１４７が溝形状第５ビア１４５および１４１に結合される。第５メタル配線層Ｍ５においても、端部のヒューズ素子ＦＳｎにおいては、、第５メタル配線１４４および１４０と溝形状第５ビアを、第５メタル配線１４６および溝形状第５ビア１４７により終端して、ヒューズボックスの拡散防護壁が形成される。図２１に示す平面レイアウトの他の配置は図２０に示す平面レイアウトの配置と同じであり、図２１において、図２０に示す要素と対応する部分には同一参照番号を付し、端部のヒューズ素子ＦＳｎの配線レイアウトの詳細説明は省略する。
【０１８４】
図２０および図２１に示すように、ヒューズ素子ＦＵのトリミング領域１０５においてヒューズＦＵが溶断され、銅の熱拡散経路が破線矢印に示すように存在する場合、トリミング領域１０５から直線的に銅原子が熱拡散する経路は遮断され、単に、第５メタル配線１００ａおよび１００ｂの間および１００ｄおよび１００ｃの間を拡散する経路が存在するだけである。この場合においても、熱拡散経路までのヒューズトリミング領域１０５からの距離は長く、破線矢印で示す銅の拡散経路長は、銅の熱拡散距離よりも十分長く、隣接ヒューズ素子に対して銅が拡散するのを防止することができる。
【０１８５】
図２２は、ヒューズ素子ＦＳの第６メタル配線層の配線レイアウトを概略的に示す図である。図２２においては、第６メタル配線層Ｍ６については、端部のヒューズ素子ＦＳｎおよびそれ以外のヒューズ素子ＦＳｉについて同じ配線レイアウトであり、図２２においては、ヒューズ素子ＦＳとして示す。また、図２２においては、ヒューズＦＵに関連する部分の配線レイアウトを合わせて示す。この図２２においても、線Ｌ１３−Ｌ１３に沿った断面構造は図１３に示す第６メタル配線層以下の断面構造に対応する。
【０１８６】
図２２において、ヒューズＦＵ上部に、第６メタル配線１６０（１０２）が配置される。この第６メタル配線１６０は、図１３に示す上部防護壁配線１０２に対応する。この第６メタル配線１６０（１０２）は、幅の太いべた配線で形成され、ヒューズＦＵのトリミング領域を覆うように形成される。第６メタル配線１６０（１０２）は、第５メタル配線１００ｂおよび１００ｃ外側に形成される第６メタル配線１５０ａおよび１５１ａに第６メタル配線１５２に結合され、また、第６メタル配線１５０ｂおよび１５１ｂにより横方向に連続して形成される第６メタル配線１５３に接続される。これらの第６メタル配線１５２および１５３は電源電圧ＶＤＤを伝達する配線である。第６メタル配線１５０ａおよび１５０ｂは、図２０に示す第５メタル配線１００ａと整列して配置され、溝形状第５ビア１０１ａを介してこの第６メタル配線１５０ａおよび１５０ｂと第５メタル配線１００ａが電気的に結合される。第６メタル配線１５１ａおよび１５１ｂは、図２０に示す第５メタル配線１００ｂと整列して配置され、溝形状第５ビア１０１ｂによりこれらの第６メタル配線１５１ａおよび１５１ｂと第５メタル配線１００ａが電気的に結合される。
【０１８７】
この図２２に示す平面レイアウトにおいて、第６メタル配線（電源線）１５２および１５３は複数のヒューズ素子（ＦＳ０−ＦＳｎ）に対し共通に連続的に延在して配置され、また第６メタル配線１０２も、普通のヒューズ素子に対し共通に配置される。
【０１８８】
図２０に示す平面レイアウトにおいて、ヒューズ素子ＦＵの両端のベッド配線１３０および１３１の部分においては、隙間が形成される。しかしながら、ヒューズ素子トリミング領域（図２２には示さず）が、第６メタル配線１０２により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜との接触部であるヒューズＦＵの角の部分の２箇所を起点とし、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第６メタル配線１０２にクラックが到達し、このクラック内に銅金属が入り込むことにより、ヒューズＦＵと第６メタル配線１０２とが短絡することがある。このとき、ヒューズＦＵの電位が第６メタル配線１０２上の電源電圧ＶＤＤとなるために、切断判定回路ＣＪＣによりトリミング不良の検出が可能となり、不良品としてこのようなクラックが発生したチップ（半導体装置）を製品出荷前に除去可能となる。逆に言うと、もしヒューズ素子トリミング領域が、第６メタル配線１０２に蔽われていないと、このクラックが発生して銅金属が入り込んだものを、不良検出ができずに、製品として出荷してしまうことになる。その場合、製品出荷されたチップが、その後、チップ動作（半導体装置としての実動作）に伴う電位バイアスまたは熱により経時変化し、クラックに入り込んだ銅金属がヒューズ素子周辺の回路に拡散し、チップに悪影響を与える。
【０１８９】
さらに、本発明においては、ヒューズ素子トリミング領域直上において、ヒューズＦＵの上側に配置されていて最もヒューズＦＵに近いメタル配線は、第６メタル配線１０２であり、この第６メタル配線１０２には、電源電圧ＶＤＤが与えられている。それに対して、前述の特許文献１（特開２００７−３１７８８２号公報）においては、ヒューズ素子トリミング領域直上において、ヒューズＦＵの上側に配置されていてヒューズに最も近いメタル配線は、ノードＮＤ１の電圧に対応する電圧が供給されている。従って、本発明のようにヒューズＦＵを溶断した場合、上側にクラックが発生し第６メタル配線１０２にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第６メタル配線とが短絡した場合、以下のような問題が生じる。すなわち、ヒューズＦＵの電位が，第６メタル配線上の電圧のような電源電圧ＶＤＤとならないため、切断判定回路ＣＪＣによりトリミング不良を検出するのが困難となり、不良品としてこのようなチップを製品出荷前に検出除去するのが困難となる。なお、本発明においては、ヒューズＦＵの細身の直上において、ヒューズＦＵの上に配置されていてかつヒューズＦＵに最も近いメタル配線は、第６メタル配線１０２であり、この第６メタル配線１０２に電源電圧ＶＤＤが供給されるようなレイアウトとなる。
【０１９０】
また、第６メタル配線層Ｍ６にも銅拡散防止膜が設けられていること、ヒューズ素子（ＦＳ０−ＦＳｎ）のヒューズＦＵがそれぞれ、第６メタル配線１５２、１５１ａ、１５０ｂ、１５１ｂ、１５３により囲まれているため、図２０に示す平面レイアウトに示される破線矢印に示すような直線的に進む経路を介しての第６メタル配線層Ｍ６の配線に対する銅拡散が、ヒューズ素子（ＦＳ０−ＦＳｎ）外部の回路に到達するのは防止される。
【０１９１】
さらに、ヒューズＦＵ両端のベッド配線１３０および１３１の部分においては、隙間が形成されるため、十分に第６メタル配線１０２の面積を小さくすることができ、製造時のＣＭＰによるディッシングの悪影響を防止することができる。
【０１９２】
この図２０に示す第６メタル配線（べた配線）１６０（１０２）の線幅が太い場合には、銅のＣＭＰ（ケミカル・メカニカル・ポリッシング）時に、ディシングという現象が生じ、銅の膜厚が薄くなる場合がある。従って、設計ルールで定められる配線幅に基づいて、ディシングが生じさせないで十分に配線抵抗が小さくなる配線幅を利用する。
【０１９３】
［変更例］
図２３は、ヒューズ素子ＦＳの第６配線層Ｍ６の配線レイアウトの変更例を示す図である。この図２３においては、ヒューズＦＵを覆う部分に、ベタ配線１６０に代えて、ストライプ状の複数の配線１６２が上部拡散防護壁配線１０２として形成される。このストライプ状第６メタル配線１６２は、それぞれ第６メタル配線１５０および１５１を介して両側に配置される第６メタル配線（電源線）１５２および１５３に電気的に結合される。
【０１９４】
図２３に示すヒューズ素子の他の配線レイアウトは図２２に示すヒューズ素子ＦＳの配線レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９５】
図２３に示すように、ヒューズＦＵのトリミング領域１０５の直上部においてストライプ状の配線１６２を配置しても、図２０に示すベタ配線１６０と、ヒューズ直上部における銅の熱拡散を防止する効果は同じである。隣接ヒューズ素子への銅の熱拡散の防止は、図２０および図２１に示す溝形状ビア１０１ａ、１０１ｂとこの第６メタル配線１５０ａ、１５０ｂ、１５１ａ、１５１ｂまたは１５０、１５１により防止している。このストライプ状第６メタル配線１６２の配線幅を、配線抵抗を小さくする線幅に形成されればよく、図２２および図２３に示すヒューズＦＵ直上部の第６メタル配線（防護壁配線）の形状は、ディッシングが生じない配線幅でかつ配線抵抗が小さくなるパターンが利用されればよい。
【０１９６】
このヒューズ素子においては、ヒューズＦＵの溶断時の銅の熱拡散を防護する最上層配線として第６メタル配線層の配線を利用している。したがって、第７メタル配線を利用する必要がなく、配線層の数を低減することができる。また、配線層数が低減されるため、防護壁を形成する部分のレイアウト面積を低減することができ、ヒューズ素子の占有面積を低減することができる。
【０１９７】
また、図２２に示すヒューズ素子の構造について上で説明したのと同様の効果を得ることができる。
【０１９８】
［ヒューズ素子の変更例］
図２４は、この発明の実施の形態２に従うヒューズ素子の変更例の断面構造を概略的に示す図である。この図２４に示すヒューズ素子ＦＳは、以下の点で、図１３に示すヒューズ素子の構造とその構造が異なる。すなわち、第１メタル配線層Ｍ１の第１メタル配線９０ｂおよび９０ｃが、仮想接地線に結合され、仮想接地電圧ＶＣＮＤを伝達する。この第１メタル配線９０ｂおよび９０ｃ上には、図１３に示す第２メタル配線９２ｃ、９２ｄは配置されない。第３メタル配線層Ｍ３においてヒューズ素子ＦＵ（Ｍ３）が配置される。すなわち、ヒューズが第３メタル配線層の配線で形成される。この場合、第５メタル配線層Ｍ５において、電源電圧ＶＤＤを伝達する電源線１７０が、このヒューズ素子ＦＵのトリミング領域１０５を覆うように配置される。第４メタル配線層Ｍ４において、第４メタル配線９８ｂおよび９８ｃがノードＮＤ１に結合される。平面レイアウトにおいては、したがって、ヒューズ素子外部に配置される仮想接地電圧ＶＧＮＤを伝達するグローバル仮想接地線、および複数のヒューズ素子に共通に設けられて電源電圧ＶＤＤを伝達するグローバル電源線が配置される配線層が１つ下層に配置され、また図１４に示す第２メタル配線９２ｃ、９２ｄおよび９２ｘが配置されない。
【０１９９】
図２４に示すヒューズ素子の断面構造の他の構成は、図１３に示すヒューズ素子の断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２００】
図２４に示す構成においても、ヒューズ素子ＦＵ（Ｍ３）のトリミング領域１０５を中心としてダメージ領域１０７が存在するものの、このダメージ領域１０７は、銅（Ｃｕ）原子の拡散領域であり、銅溶断時の熱により層間絶縁膜が劣化する可能性がある領域である。しかしながら、図２４に示す構成においても、ヒューズ素子ＦＵ（Ｍ３）直上および直下部において、少なくとも２層の配線層分の間隙があり、銅原子の熱拡散による配線短絡等は抑制される。また、上部の電源配線（第５メタル配線）１７０から、下方向に銅拡散防止膜が連続的に形成され、また基板領域から電源配線方向に向かって第４メタル配線により拡散防止膜が形成され、ヒューズ素子ＦＵ（Ｍ３）の溶断時の銅拡散を完全に防止する防護壁構造が実現される。また、この場合、第５メタル配線層までの配線が利用されるだけであり、使用される配線層の数を低減することができ、このヒューズ素子のレイアウト面積の低減とともに、最上層の第６メタル配線層を他の配線に利用することができ、配線の自由度が改善される。
【０２０１】
ヒューズ素子トリミング領域が、第５メタル配線１７０により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第５メタル配線１７０にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第５メタル配線１７０とが短絡することがある。このとき、ヒューズＦＵの電位が、第５メタル配線１７０上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第５メタル配線１７０であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０２０２】
図２５は、図２４に示すヒューズ素子のヒューズ溶断時の電源の接続態様を概略的に示す図である。第５メタル配線層Ｍ５に電源電圧ＶＤＤを伝達するグローバル電源線１７０ｇｌが配置され、第３メタル配線層Ｍ３に形成されるヒューズ素子ＦＵ（Ｍ３）の一端が、このグローバル電源線１７０ｇｌに中間配線およびビアを介して結合される。一方、このヒューズ素子ＦＵ（Ｍ３）の他端は、第４メタル配線層Ｍ４に形成されるノードベッド配線９８ｎｄを結合される。このノードベッド配線９８ｎｄは、図２４に示す第４メタル配線９８ｂおよび９８ｃが結合されるノードパッド配線に結合される（図２４には示さず）。このノードベッド配線９８ｎｄが、その下層の基板領域に形成されるドレイン不純物領域８４ｄｒに結合される。基板領域表面においては、不純物領域８４ｄｒと平行にソース不純物領域８４ｓｒが配置される。これらの不純物領域８４ｓｒおよび８４ｄｒは、互いに平行に配置されるものの、図２５においては、電流の流れる経路を明確にするために、互いに隣接して配置されるように示す。
【０２０３】
このソース不純物領域８４ｓｒは、溶断電流供給トランジスタＣＴｒの単位トランジスタの不純物領域を対応し、ほぼ、図１４に示す第２メタル配線９２ｃに対応するように長い形状を有する。このソース不純物領域８４ｓｒと平行に、第１メタル配線層Ｍ１にローカル接地配線９０ｇｎが配置される。このローカル接地配線９０ｇｎは、図２４に示す第１メタル配線９０ｂ、９０ｃに対応する。
【０２０４】
このローカル接地配線９０ｇｎは、第２メタル配線層Ｍ２に形成されるグローバル仮想接地線１７５ｇｌに結合され、仮想接地電圧ＶＧＮＤを受ける。ヒューズ溶断時においては、グローバル電源線１７０ｇｌからヒューズＦＵ（Ｍ３）、ノードベッド配線９８ｎｄ、ドレイン不純物領域８４ｄｒ、ソース不純物領域８４ｓｒおよびローカル接地配線９０ｇｎを介してグローバル仮想接地配線１７５ｇｌに電流が流れる。この第１メタル配線層Ｍ１のメタル配線は、第２メタル配線層Ｍ２のメタル配線に比べてその電気的特性が劣り（不純物濃度がストレス耐性を強くするため高くされる）、溶断電流が流れるときの銅エレクトロマイグレーション耐性については、第１メタル配線層Ｍ１のメタル配線９０ｇｎは、第２メタル配線層のメタル配線層よりも低い。したがって、このヒューズ素子溶断時において、溶断電流供給トランジスタＣＴｒを介して大きな溶断電流が流れるため、このローカル接地配線９０ｇｎに大きな電流が流れ、エレクトロマイグレーションにより配線が切断される可能性がある。したがって、この図２４に示す構造を利用する場合には、第１メタル配線層Ｍ１のローカル接地配線９０ｇｎ（図２４の第１メタル配線９０ｂおよび９０ｃ）のエレクトロマイグレーション耐性を正確に評価し、その配線長を見積り、このグローバル仮想接地配線１７５ｇｌからヒューズＦＵ（Ｍ３）までに至る電流経路が、第１メタル配線（９０ｇｎ）でエレクトロマイグレーション耐性により切断される可能性がないことを保障する必要がある。
【０２０５】
以上のように、この発明の実施の形態２に従えば、ヒューズの直上および直下に、少なくとも２層の配線層の間をおいて配線を配置するとともに、ヒューズの銅拡散防護壁構造を配置し、さらにヒューズ直上層の配線として電源電圧を伝達する配線を設置している。これにより、ヒューズ素子形成に要する配線層の数を低減することができ、応じて防護壁構造を実現するためのレイアウト面積が低減され、また、製造工程数を低減することができる。
【０２０６】
また、防護壁構造としては、最上層の電源線から基板方向に向かって延びる第１の防護壁と基板から電源方向に流れる第２の防護壁とで構成し、この第１の防護壁内部に第２の防護壁構造を形成している。これにより、確実に、ヒューズ溶断時の銅（Ｃｕ）の熱拡散経路を遮断することができ、ヒューズ溶断による配線短絡等の影響を確実に防止することができ、正確にヒューズをプログラムすることのできるヒューズ素子を実現することができる。
【０２０７】
［実施の形態３］
図２６は、この発明の実施の形態３に従うヒューズ素子の断面構造を概略的に示す図である。図２６において、Ｐウェル２００下部にディープＮウェル２０２が設けられる。このＰウェル２００およびディープＮウェル２０２が、ヒューズボックス内のヒューズ素子に共通に配置される。ここで、ヒューズボックスは、ヒューズ素子が複数個整列して配置される領域を示す。
【０２０８】
Ｐウェル２００表面に互いに間をおいて活性領域（Ｎ型不純物領域）２０４ａ−２０４ｄが配置され、また、隣接ヒューズ素子領域において活性領域２０４ｘおよび２０４ｙが配置される。不純物領域２０４ａおよび２０４ｄは、各々、隣接するヒューズプログラム回路に含まれるヒューズ素子に対する溶断電流供給トランジスタにより共有される。
【０２０９】
不純物領域２０４ａ−２０４ｄの間のＰウェル２００表面上にゲート絶縁膜を介してゲート電極配線２０６ａ、２０６ｂ、２０６ｃが配置される。また、隣接ヒューズ素子領域においても、不純物領域２０４ｘおよび２０４ａの間の領域上にゲート電極配線２０６ｘが配置され、また、不純物領域２０４ｄおよび２０４ｙの間の領域上にゲート電極配線２０６ｙが配置される。
【０２１０】
不純物領域２０４ａ−２０４ｄおよび２０４ｘ、２０４ｙ各々に対応して第１メタル配線層Ｍ１の第１メタル配線２０８ａ−２０８ｄ、２０８ｘおよび２０８ｙが配置される。これらの第１メタル配線２０８Ａ−２０８ｄ、２０８ｘおよび２０８ｙは、それぞれコンタクト２１０ａ−２１０ｄ、２１０ｘおよび２１０ｙを介して対応の不純物領域２０４ａ−２０４ｄ、２０４ｘおよび２０４ｙにそれぞれ接続される。
【０２１１】
第２メタル配線層Ｍ２において、これらの第１メタル配線２０８ａ−２０８ｄ、２０８ｘおよび２０８ｙ各々に対応して第２メタル配線２１１ａ−２１１ｄ、２１１ｘおよび２１１ｙが配置される。第２メタル配線２１１ａ−２１１ｄ、２１１ｘおよび２１１ｙは、それぞれ溝形状第１ビア２１２ａ−２１２ｂ、２１２ｘおよび２１２ｙを介して下層の対応の第１メタル配線２０８ａ−２０８ｄ、２０８ｘおよび２０８ｙに接続される。第２メタル配線２１１ａおよび２１１ｂは、それぞれ仮想接地線に結合され、仮想接地電圧ＶＧＮＤを伝達する。第２メタル配線２１１ｂおよび２１１ｃは、それぞれノードＮＤ１に接続される。
【０２１２】
第３メタル配線層Ｍ３においては、第２メタル配線２１１ａおよび２１１ｄ各々に対応して、第３メタル配線２１３ａおよび２１３ｂが配置される。第３メタル配線２１３ａおよび２１３ｂ下部にはビアは形成されず、第２メタル配線２１１ａおよび２１１ｄと第３メタル配線２１３ａおよび２１３ｂの間には隙間が存在する。
【０２１３】
第４メタル配線層Ｍ４において、第３メタル配線２１３ａおよび２１３ｂに対応して第４メタル配線２１４ａおよび２１４ｂが配置され、それぞれ、溝形状第３ビア２１５ａおよび２１５ｂを介して対応の第３メタル配線２１３ａおよび２１３ｂに電気的に接続される。
【０２１４】
この第４メタル配線層Ｍ４の配線を用いて、第４メタル配線２１４ａおよび２１４ｂの間にヒューズＦＵ（Ｍ４）が形成される。ヒューズＦＵ（Ｍ４）と第４メタル配線２１４ａおよび２１４ｂの間には十分の距離がとられる。
【０２１５】
第５メタル配線層Ｍ５において、第４メタル配線２１４ａおよび２１４ｂに対応して第５メタル配線２１６ａおよび２１６ｂが配置され、それぞれ、溝形状第４ビア２１７ａおよび２１７ｂを介して対応の第４メタル配線２１４ａおよび２１４ｂに電気的に接続される。
【０２１６】
第５メタル配線２１６ａおよび２１６ｂ各々に対応して溝形状第５ビア２１８ａおよび２１８ｂが配置され、これらの第５ビア２１８ａおよび２１８ｂは、第６メタル配線層Ｍ６の電源配線２２０に電気的に接続される。この第６メタル配線２２０で構成される電源線は、複数のヒューズ素子に対して共通に配置されるとともに、ヒューズトリミング領域２２５を蔽うように配置され、ヒューズに対する上部拡散防護壁配線として機能する。
【０２１７】
この図２６に示す構成において、ヒューズＦＵ（Ｍ４）のトリミング領域２２５を中心として、ダメージ領域２２７が存在する。このダメージ領域２２７は、ヒューズＦＵ（Ｍ４）を構成する銅（Ｃｕ）溶断時の銅の融点以上に加熱されるため、この影響による劣化が生じる可能性のある領域である。また、各メタル配線層の層間絶縁膜においては、銅拡散防止膜が配置される。
【０２１８】
この図２６に示す構成においても、第３メタル配線層から第６メタル配線層の配線を用いてヒューズＦＵ（Ｍ４）の銅（Ｃｕ）に対する拡散防止膜を形成し、銅拡散防護壁構造を実現する。
【０２１９】
この図２６に示す構成においては、第２メタル配線２１１ｂおよび２１１ｃがノードＮＤ１に接続される構成を利用しており、ヒューズＦＵ（Ｍ４）と第２メタル配線２１１ｂおよび２１１ｃの距離を十分長くすることができ、また、ノードＮＤ１を上層の第４または第５メタル配線層に配置する必要がなく、ノードＮＤ１を延在させるための配線およびビアを配置する空間を確保する必要がなく、ヒューズのレイアウト面積を低減することができる。
【０２２０】
また、ヒューズＦＵ（Ｍ４）の溶断時の銅の熱拡散については、防護壁構造により、図２６に示す構成における水平方向の銅拡散経路を遮断することができる。
【０２２１】
ただし、第３メタル配線層Ｍ３の配線２１３ａおよび２１３ｂの下部に隙間が存在するため、この領域において銅（Ｃｕ）が熱拡散する可能性がある。しかしながら、この場合、第３メタル配線２１３ａおよび２１３ｂとヒューズＦＵ（Ｍ４）のトリミング領域２２５の距離を、銅の熱拡散距離を考慮して十分に大きくとることにより、この図２６の破線で示す銅が隣接ヒューズに熱拡散するのを防止することができる。
【０２２２】
特に、ヒューズボックス内における配線は、回路的に電源電圧ＶＤＤレベルと同一電位に維持されるため（実施の形態１参照）、銅の熱拡散距離を十分短い距離に設定することができ、隣接ヒューズ素子領域への銅の熱拡散は確実に抑制することができる。
【０２２３】
図２７は、図２６に示すヒューズ素子ＦＳｉの第２メタル配線層および第２ビアの平面レイアウトを概略的に示す図である。このヒューズ素子は、ヒューズボックス内に配置されるヒューズである。また、図２７において、線Ｌ２６−Ｌ２６が、図２６に示す断面構造の断面線である。以下、図２８から図３６においても、同様線Ｌ２６−Ｌ２６は、図２６の断面構造の断面線を示す。
【０２２４】
図２７において、第２メタル配線層Ｍ２において、縦方向に長い第２メタル配線２１１ａおよび２１１ｄが最外側に配置され、これらの内側に第１メタル配線２１１ｂおよび２１１ｃが配設される。この図２７においては、図２６において破線で示す不純物領域に対応して配置される第２メタル配線２１１ｕ、２１１ｖ、および２１１ｗを併せて示す。第２メタル配線２１１ｂ、２１１ｃおよび２１１ｗは、矩形形状の第２メタルパッド配線２３０に接続され、一方、第２メタル配線２１１ａ、２１１ｄ、２１１ｕおよび２１１ｖは、横方向に延在する第２メタル配線２３２に結合される。
【０２２５】
第２メタル配線２３２は仮想接地線に結合され、仮想接地電圧ＶＧＮＤを伝達する。この第２メタル配線２３２表面には、溝形状の第２ビア２３３が配設される。一方、第２メタルベッド配線２３２は、複数の単位ビア２３１が整列して配設される。この第２ビア２３１は上層配線との電気的接続のために設けられ、銅の拡散を防止する目的は特に有していない。
【０２２６】
この第２メタルパッド配線２３０外部に、横方向に連続的に延在する第２メタル配線２３３が設けられ、この第２メタル配線２３３は、電源電圧ＶＤＤを供給する。第２メタル配線２３３には溝形状第２ビア２３４が配置される。溝形状第２ビア２３３および２３４は、ヒューズ素子形成領域それぞれに対応して配置されてもよく、複数のヒューズ素子形成領域にわたって連続的に延在するように形成されてもよい。
【０２２７】
図２８は、ヒューズボックスにおける複数のヒューズＦＳ０−ＦＳｎの端部のヒューズ素子ＦＳｎの第２メタル配線層の平面レイアウトを示す図である。このヒューズ素子ＦＳｎにおいて、以下の点で、そのレイアウトが図２７に示すヒューズ素子ＦＳｉの平面レイアウトと異なる。すなわち、縦方向に長い第２メタル配線２３５が形成され、この第２メタル配線２３５表面上に溝形状第２ビア２３６が設けられる。この第２メタル配線２３５は、第２メタル配線２３３に結合され、また、溝形状第２ビア２３６が、溝形状第２ビア２３４に結合される。この場合、第２メタル配線２３５が電源電圧ＶＤＤを伝達し、一方、第２メタル配線２３２が、仮想接地電圧ＶＧＮＤを伝達するため、第２メタル配線２３５および２３２の間には隙間が存在する。
【０２２８】
これらの図２７および図２８に示すように、トリミング領域（ヒューズ溶断領域）２２５からの銅の熱拡散経路（図２７、図２８において破線で示す）は確実に、第２メタル配線で遮断され、またヒューズボックス外部への銅の熱拡散は、第２メタル配線２３２、２３３、２３５および溝形状第２ビア２３３、２３４、２３６により確実に抑制される。
【０２２９】
図２８に示す端部のヒューズ素子ＦＳｎにおいて、第２メタル配線２３５および２３２の間に隙間が存在し、ヒューズボックス外部へ銅が拡散する可能性がある。しかしながら、ヒューズトリミング領域２２５とこの隙間領域との間の距離をどう熱拡散距離よりも大きくとることにより、ヒューズボックス外部への銅の熱拡散を確実に抑制することができる。
【０２３０】
これらの図２７および図２８に示す配置においても、ヒューズの第２メタル配線２３２外部の領域に、ヒューズプログラム回路の溶断電流供給トランジスタ以外のトランジスタ素子が設置されるため、これらのトランジスタ素子を配置するための配線に対する銅の熱拡散は確実に防止される。
【０２３１】
図２９は、図２６に示すヒューズ素子ＦＳｉの第３メタル配線層Ｍ３および第３ビアの平面レイアウトを概略的に示す図である。図２９においても、図２６の断面構造の断面線Ｌ２６−Ｌ２６を併せて示す。
【０２３２】
図２９において、第３メタル配線２１３ａおよび２１３ｂが、それぞれ縦方向に長く形成され、第３メタル配線２１３ａおよび２１３ｂ表面上に溝形状第３ビア２１５ａおよび２１５ｂが長く形成される。この第３メタル配線２１３ａおよび２１３ｂに対し横方向に連続的に延在する第３メタル配線２４２が形成され、この第３メタル配線２４２上にヒューズ素子ＦＳｉに対応して溝型第３ビア２４３が形成される。この第３メタル配線２４２は電源電圧ＶＤＤを伝達し、第３メタル配線２１３ａおよび２１３ｂに接続される。また溝型第３ビア２４３は、それぞれ、第３溝型ビア２１５ａおよび２１５ｂに接続される。この第３メタル配線２４２は、図２６に示す第２メタル配線２３２が配置される領域よりもヒューズに近い内側の領域に配置される。
【０２３３】
一方、図２７に示す第２メタルパッド配線２３１に対応して、第３メタルノードベッド配線２４０が配設される。この第３メタルベッド配線２４０には、上部配線との電気的接続を取るための単位第３ビア２４１が複数個整列して配置される。
【０２３４】
第３メタル配線２４２外部に、第２メタル配線２３２に対応して第３メタル配線２４４が配置され、この第３メタル配線２４４表面上に溝形状第３ビアが配置される。第３メタルパッド配線２４０外部に、図２６示す第２メタル配線２３３に対応して連続的に延在する第３メタル配線２４５が配置され、この第３メタル配線２４５表面に、図２６に示す溝形状第２ビア２３４に対応して溝形状第３ビア２４６が配置される。第３メタル配線２４５は電源電圧ＶＤＤを伝達し、第３メタル配線２４４は仮想接地線に結合され、仮想接地電圧ＶＧＮＤを伝達する。
【０２３５】
図３０は、ヒューズボックス端部のヒューズ素子ＦＳｎの第３メタル配線層Ｍ３の平面レイアウトを概略的に示す図である。この図３０に示すヒューズ素子ＦＳｎの平面レイアウトは以下の点で図２９に示すヒューズ素子の平面レイアウトと異なる。すなわち、ヒューズボックス端部において縦方向に長い第３メタル配線２４７が配置され、また縦方向に長く溝形状第３ビア２４８が形成される。第３メタル配線２４７が、第３メタル配線２４５および２４２にそれぞれ結合され、溝形状第３ビア２４８が、溝形状第３ビア２４６および２４３に接続される。したがって、ヒューズボックス端部においては、第３メタル配線２４５、２４７および２４２と溝形状第３ビア２４６、２４８および２４３により確実に、隙間のない銅拡散防護壁が形成され、ヒューズボックス外部への銅の熱拡散は抑制される。図３０に示すヒューズ素子ＦＳｎの他の配置は図２９に示すヒューズ素子ＦＳｉの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２３６】
図２９および図３０に示すように、ヒューズトリミング領域２２５からの銅原子の伝搬経路は、図において破線矢印で示すように、第３メタル配線２１３ａおよび２１３ｂと第３メタルパッド配線２４０の間の隙間領域だけである。このレイアウトの場合、隣接ヒューズ素子への銅原子の熱拡散が考えられるものの、ヒューズボックス外部への銅原子の熱拡散は確実に抑制される。また、ヒューズボックス内部においては、内部配線は、通常同一電圧（電源電圧ＶＤＤ）に維持されるため（実施の形態１参照）、銅熱拡散距離は十分小さく、ほぼ、その影響を抑制することができる。
【０２３７】
図３１は、図２６に示すヒューズ素子ＦＳｉの第４メタル配線層Ｍ４および第４ビアの平面レイアウトを概略的に示す図である。図３１においても、図２６に示すヒューズ素子の断面構造に対する断面線Ｌ２６−Ｌ２６を示す。
【０２３８】
図３１において、第４メタル配線２１４ａおよび２１４ｂが縦方向に長く形成され、また第４メタル配線２１４ａおよび２１４ｂに対して溝形状第４ビア２１７ａおよび２１７ｂがヒューズ素子形成領域内において連続的に延在して形成される。第４メタル配線２１４ａおよび２１４ｂの間に第４メタル配線で形成されるヒューズＦＵ（Ｍ４）が配置される。ヒューズＦＵ（Ｍ４）の両端に、第４メタルパッド配線２５０および２５１が形成される。これらの幅の広いパッド配線２５０および２５１により、ヒューズＦＵ（Ｍ４）に対して溶断時に電流集中が生じるのを抑制する。
【０２３９】
第４メタルパッド配線２５０に隣接して、図２９に示す第３メタルベッド配線２４１に対応して第５メタルベッド配線２５２に配置され、これらのパッド配線２５０およびベッド配線２５２が結合される。一方、第４メタル配線２１４ａおよび２１４ｂと第４メタルパッド配線２５１に接して、横方向に連続的に延在する第４メタル配線２５３が配置される。この第４メタル配線２５３表面上に溝形状第４ビア２５４が配置される。この第５メタル配線２１４ａ、２１４ｂおよびパッド配線２５１が第４メタル配線２５３に結合され、また溝形状第４ビア２５４が、第４ビア２１７ａおよび２１７ｂに結合される。この第４メタル配線２５３は、複数のヒューズ素子に共通に配置され、その表面に形成される複数の単位第４ビア２５５により上層の配線に電気的に結合される。
【０２４０】
また、ベッド配線２５２外部領域に、図図２９に示す第３メタル配線２４５に対応して横方向に連続的に延在する第４メタル配線２５６が配置され、この第４メタル配線２５６表面に溝形状第４ビア２５７が形成される。第４メタル配線２５３および２５６は、電源電圧ＶＤＤを伝達する。
【０２４１】
図３２は、ヒューズボックス端部に配置されるヒューズ素子ＦＳｎの第４メタル配線層Ｍ４および第４ビアのレイアウトを示す図である。この図３２に示すヒューズ素子ＦＳｎの平面レイアウトは、以下の点で、図３１に示すヒューズ素子ＦＳｉの平面レイアウトと異なる。すなわち、ヒューズボックス端部において、縦方向に長い第４メタル配線２５８および溝形状第４ビア２５９が配置される。この第４メタル配線２５８は、第４メタル配線２５６および２５３に結合され、溝形状第４ビア２５９が、溝形状第４ビア２５７および２５４に結合される。この図３２に示す平面レイアウトの他の要素のレイアウトは図３１に示すヒューズ素子の平面レイアウトと同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【０２４２】
図３１および図３２に示すように、第４メタル配線層Ｍ４においても、破線矢印で示すヒューズトリミング領域２２５からの銅の熱拡散経路において、第４メタル配線２５３およびビア２５４によりヒューズボックス外部へ到達する拡散経路は遮断される。また図３２に示すヒューズ素子ＦＳｎにおいても、第４メタル配線２５８および溝形状第４ビア２５９により、銅の熱拡散経路が遮断され、ヒューズボックス外部へ銅が熱拡散する経路は遮断される。
【０２４３】
また、図３１および図３２においても、破線矢印で示す銅の熱拡散経路において隣接ヒューズ素子へ銅が熱拡散する可能性はあるものの、ヒューズボックス内の配線は、通常、同一電位に維持されており、この配線層においても、銅の熱拡散距離は、十分短くすることができ、隣接ヒューズ素子への銅の拡散は十分に抑制される。
【０２４４】
図３３は、図２６に示すヒューズ素子の第５メタル配線層Ｍ５および第５ビアの平面レイアウトを概略的に示す図である。図３３においても、図２６に示す断面構造の断面線Ｌ２６−Ｌ２６を併せて示す。
【０２４５】
図３３において、第５メタル配線２１６ａおよび２１６ｂが縦方向に延在して配設され、この図３１に示す第４メタルベッド配線２５２上にまで延在して配置される。この第５メタル配線２１６ａおよび２１６ｂ表面に、溝形状第４ビア２１８ａおよび２１８ｂが縦方向に連続的に延在して配置される。この第５メタル配線２１６ａおよび２１６ｂに接して、連続的に横方向に延在して第５メタル配線２６０が配置され、また、第５メタルベッド配線２５２の外部領域に、連続的に延在して第５メタル配線２６３が配設される。第５メタル配線２６０表面に、溝形状第５ビア２６１が配設され、この第５ビア２６１は、第５ビア２１８ａおよび２１８ｂと連結される。この第５メタル配線２６０は、図３１に示す第４メタル配線２５３に整列して配置され、これらのメタル配線２６０および２５３は、図３１に示す第４ビア２５０および単位ビア２５５を介して電気的に接続される。この第５メタル配線２６０においても上層の配線との電気的接続をとるための単位第５ビア２６２が複数個並列して配置される。
【０２４６】
図３４は、このヒューズボックス端部のヒューズ素子ＦＳｎの第５メタル配線層Ｍ５および第５ビアの平面レイアウトを概略的に示す図である。図３４に示すヒューズ素子ＦＳｎの配線レイアウトは、以下の点で、図３３に示すヒューズ素子ＦＳｉの平面レイアウトと異なる。すなわち、ヒューズボックス端部において、縦方向に延在して第５メタル配線２６５が配設され、この第５メタル配線２６５表面に、第５ビア２６６が縦方向に連続的に延在して形成される。第５メタル配線２６５は、第５メタル配線２６３および２６０に連結され、第５ビア２６６が第５ビア２６４および２６１に連結される。この図３４に示すヒューズ素子ＦＳｎの他の構成要素の配置は、図３３に示すヒューズ素子ＦＳｉの平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４７】
図３３および図３４に破線矢印で示すように、ヒューズトリミング領域２５５からの銅の熱拡散経路は、第５メタル配線層Ｍ５においては、ベッド配線２５２と第５メタル配線２１６ａおよび２１６ｂの間の隙間領域を介して延在する。しかしながら、この場合、上側領域に形成される第５メタル配線２６３および第５ビア２６４により、銅の熱拡散経路が遮断され、ヒューズボックス外部への拡散経路は遮断される。一方、トリミング領域２２５からの銅の熱拡散経路は、その下側領域においては、第５メタル配線２６０および第５ビア２６１により遮断される。したがって、ヒューズ素子ＦＳｉおよびＦＳｎいずれにおいても、トリミング領域２２５からの銅原子のヒューズボックス外部への熱拡散経路は遮断される。
【０２４８】
図３５は、図２６に示すヒューズ素子の第６メタル配線層Ｍ６の配線レイアウトを概略的に示す図である。図３５においては、ヒューズＦＵ（Ｍ４）に関連する要素を併せて示す。この第６メタル配線層の配線レイアウトは、ヒューズ素子ＦＳｉおよびＦＳｎについて同じであり、図３５においては、ヒューズ素子ＦＳとしてこれらのヒューズ素子ＦＳｉおよびＦＳｎを示す。また、線Ｌ２６−Ｌ２６は、図２６に示す断面構造の断面線を示す。
【０２４９】
図３５において、ヒューズＦＵ（Ｍ４）の溶断部（トリミング領域：図３５には示さず）上層部に上部拡散防護壁配線２２０として、幅の広い第６メタル配線２７０が連続的に延在して配置される。また、図３３に示す第５メタル配線２６３および２６１に対応して、それぞれ横方向に連続的に延在する第６メタル配線２７４および２７２が配設される。これらの第６メタル配線２７２および２７４は電源電圧ＶＤＤを伝達する幅の広いグローバル電源線である。
【０２５０】
この第６メタル配線層の拡散防護壁構造の蓋部分の配線２２０として、幅の広いベタ配線２７０は、ヒューズＦＵ（Ｍ４）の溶断部分（トリミング領域）に対応する領域にのみトリミング領域を蔽うように配置される。この電源線を構成する第６メタル配線２７４、２７０および２７２は、複数のヒューズ素子に配置されるため、ヒューズボックスにおける端部のヒューズ素子ＦＳｎについても同様の配線レイアウトが第６メタル配線層において配置される。
【０２５１】
第６メタル配線２７０は、ヒューズＦＵ（Ｍ４）両側において第６メタル配線２７５ａ、２７５ｂおよび２７７ａ、２７７ｂにより、それぞれ第６メタル配線２７４および２７２に連結される。これらの第６メタル配線２７５ａ、２７５ｂ、２７７ａおよび２７７ｂは、それぞれの下部に、図３３に示す溝形状第５ビア２１８ａおよび２１８ｂが設置されており、下層の第５メタル配線２１６ａおよび２１６ｂと電気的に結合される。
【０２５２】
図３５に示すように、ヒューズＦＵ（Ｍ４）両側には、第５メタル配線２７５ａ、２７５ｂ、２７７ａ、２７７ｂおよび２７２の銅の熱拡散経路が遮断され、ヒューズ直上領域を超えて熱拡散が生じるのは確実に抑制される。
【０２５３】
この平面レイアウトの場合、ヒューズＦＵ（Ｍ４）の防護壁構造は、電源線を構成する第６メタル配線２７４および２７０および２７７から基板方向に向かって第３メタル配線層Ｍ３にまで延在する中間メタル配線およびビアにより形成されているだけであり、その防護壁構造は、一重側壁構造とされており、ヒューズ素子のレイアウト面積を低減することができる。
【０２５４】
また、図２６に示すように、この防護壁構造の側壁は、隣接ヒューズ素子間で共有されており、ヒューズ素子のレイアウト面積をより低減することができる。
【０２５５】
また、この防護壁２２０を形成する第６メタル配線２７０の線幅は、先の実施の形態２の場合と同様、ＣＭＰにおける設計ルールを考慮してその配線幅が定められればよい。
【０２５６】
本実施の形態においても、ヒューズ素子トリミング領域が、第６メタル配線２７０により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第６メタル配線２７０にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第６メタル配線２７０とが短絡することがある。このとき、ヒューズＦＵの電位が、第６メタル配線２７０上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去することが可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第６メタル配線２７０であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０２５７】
［第６メタル配線の変更例］
図３６は、図２６に示すヒューズ素子の第６メタル配線層Ｍ６の配線レイアウトの変更例を概略的に示す図である。図３６において、ヒューズ素子ＦＵ（Ｍ４）のトリミング領域２２５の直上部領域を覆う第６メタル配線２２０として、ストライブ状の第６メタル配線２８０が複数個平行して配置される。これらのストライプ状の第６メタル配線２８０は、ヒューズ配置領域の外部領域において縦方向に延在して配置される第６メタル配線２７５ａ，２７５ｂ、２７７ａ、および２７７ｂにより第６メタル配線２７２および２７４に接続される。図３６に示す第６メタル配線層Ｍ６の平面レイアウトの他の配置は図３５に示すヒューズ素子ＦＳの第６メタル配線層Ｍ６の配線レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２５８】
図３５および図３６においてもヒューズ素子ＦＳの線Ｌ２６−Ｌ２６に沿って切断すると、図２６に示すヒューズ素子の断面構造が得られる。
【０２５９】
このストライブ形状の第６メタル配線２８０を上部拡散防護壁配線２２０として利用する場合においても、ヒューズＦＵ（Ｍ４）のトリミング領域２２５の直上部にストライプ状配線２８０が設置されていれば、その熱拡散の遮断効果は、ベタ配線２７０の場合と同じである。これらの防護壁構造の蓋として機能する第６メタル配線２７０および２８０の線幅は、ＣＭＰプロセス時のディシングおよび配線抵抗および設計ルールに従って適宜定められれば良い。
【０２６０】
本実施の形態においても、ヒューズ素子トリミング領域が、第６メタル配線２８０により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第６メタル配線２８０にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第６メタル配線２８０とが短絡することがある。このとき、ヒューズＦＵの電位が、第６メタル配線２８０上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第６メタル配線２８０であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０２６１】
［ヒューズ素子の変更例］
図３７は、この発明の実施の形態３のヒューズ素子の変更例の断面構造を概略的に示す図である。この図３７に示すヒューズ素子の断面構造は、以下の点で、図２６に示すヒューズ素子の構造と異なる。すなわち、第１メタル配線層Ｍ１において第１メタル配線２０８ａおよび２０８ｄが、それぞれ仮想接地電圧ＶＧＮＤを受け、仮想接地線として機能する。第２メタル配線層Ｍ２においては、第１メタル配線２０８ａおよび２０８ｄに対応して第２メタル配線２９０ａおよび２９０ｂが配設される。これらの第２メタル配線２９０ａおよび２９０ｂ以外、第２メタル配線層には配線は配置されない。第１メタル配線層Ｍ１の第１メタル配線２０８ｂおよび２０８ｃが、ノードＮＤ１に結合される。
【０２６２】
第２メタル配線２９０ａおよび２９０ｂは溝形状第２ビア２９１ａおよび２９１ｂを介して対応して第３メタル配線層Ｍ３に配置される第３メタル配線２１３ａおよび２１３ｂに電気的に接続される。この第３メタル配線層Ｍ３のおいて、第１メタル配線２０８ｂおよび２０８ｃが配置される領域の間の領域上部にヒューズＦＵ２（Ｍ３）を形成する第３メタル配線が配置される。
【０２６３】
第４メタル配線層Ｍ４におけるレイアウトは、図２６に示すものと同じである。しかしながら第５メタル配線層Ｍ５においては、第４ビア２１７ａおよび２１７ｂが、第５メタル配線２９２に電気的に接続され、この第５メタル配線２９２が電源電圧ＶＤＤを伝達する。
【０２６４】
図３７に示す他の構成は、図２６に示すヒューズ素子の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６５】
第３メタル配線層Ｍ３の配線を用いてヒューズＦＵ２（Ｍ３）が形成される。この場合、ヒューズＦＵ２（Ｍ３）のトリミング領域２９５およびダメージ領域２９７を囲むように一重の防護壁が第２メタル配線層Ｍ２の第２メタル配線から第５メタル配線層Ｍ５の第５メタル配線２９２により形成される。また、ヒューズＦＵ２（Ｍ３）のダメージ領域２９７が、配線に到達していないため、ヒューズ溶断時に発生した熱による絶縁膜および配線の劣化が抑制される。
【０２６６】
この場合、先の実施の形態２の変更例において説明したように、第１メタル配線２０８ａおよび２０８ｂが仮想接地電圧ＶＧＮＤを伝達するために利用され、またノードＮＤ１が、第１メタル配線２０８ｂおよび２０８ｃが電気的に接続される。したがって、この第１メタル配線層Ｍ１のメタル配線は、第２メタル配線層Ｍ２のメタル配線よりもその電気的特性が低く、エレクトロマイグレーション耐性が低い。したがって、実施の形態２の変更例の場合と同様、第１メタル配線のエレクトロマイグレーション耐性を評価し、そのヒューズＦＵ２（Ｍ３）に対する第１メタル配線２０８ａ−２０８ｄのそれぞれの配線長を評価し、ヒューズＦＵ２（Ｍ３）溶断時の大きな溶断電流により、これらの第１メタル配線２０８ａ−２０８ｄがエレクトロマイグレーションにより切断される状態が発生するのを抑制する。
【０２６７】
この図３７に示す構造の場合、ヒューズＦＵ２（Ｍ３）の防護壁構造を１配線層分低い状態に設定することができ、配線層数をより低減することができる。
【０２６８】
なお、防護壁を構成する配線およびビアについて、ヒューズ配置領域外部に連続的に延在して配置される電源線または仮想接地線に対応して配置されるメタル配線に対して配置される溝形状ビア（２６１，２６４等）は、対応のメタル配線と同様複数のヒューズ素子に渡って連続的に延在するように配置されてもよく、各ヒューズ素子毎に分離して配置されてもよい。この配置は、実施の形態２においても同様である。
【０２６９】
以上のように、この発明の実施の形態３に従えば、ヒューズ直上部に電源電圧を伝達する電源線を拡散防護壁として配置して、この電源線から半導体基板領域方向に向かってヒューズを取囲むように防護壁構造を形成しており、また、この防護壁を隣接ヒューズ素子で共有している。したがって、ヒューズ素子の配線層数を低減することができ、またレイアウト面積を低減することができる。
【０２７０】
なお、図示していないが、本実施の形態においても、平面視において、ヒューズ素子トリミング領域が、第５メタル配線２９２により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第５メタル配線２９２にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第５メタル配線２９２とが短絡することがある。このとき、ヒューズＦＵの電位が、第５メタル配線２９２上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第５メタル配線２９２であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０２７１】
［実施の形態４］
図３８は、この発明の実施の形態４に従うヒューズ素子の平面配置を概略的に示す図である。図３８において、複数のヒューズ素子が配設されるヒューズボックスの第４メタル配線層Ｍ４の配線および第４ビアのヒューズボックス端部近傍の配置を示す。
【０２７２】
図３８において、ヒューズＦＵａ−ＦＵｃが第４メタル配線層Ｍ４の配線で形成され、かつ互いに間をおいて配置される。ヒューズＦＵａ−ＦＵｃは、それぞれピッチＦＰＴで整列して配置される。
【０２７３】
これらのヒューズＦＵａ−ＦＵｃは、それぞれが、一方端において、第４メタルパッド配線３０１ａ−３０１ｃに結合され、それぞれの他方端部において第４メタルパッド配線３０２ａ−３０２ｃに結合される。これらの第４メタルパッド配線３０２ａ−３０２Ｃは、ヒューズＦＵａ−ＦＵｃそれぞれに対応して互いに分離して配置される。第４メタルパッド配線３０１ａ−３０１ｃにそれぞれに連結して第４メタルベッド配線３０３ａ−３０３ｃが配置され、これらの第４メタルベッド配線３０３ａ−３０３ｃがノードＮＤ１をそれぞれ形成する。これらの第４メタルベッド配線３０３ａ−３０３ｃもヒューズＦＵａ−ＦＵｃそれぞれに対応して互いに分離して配置される。
【０２７４】
一方、第４メタルパッド配線３０２ａ−３０２ｃに共通に、連続的に横方向に延在する第４メタル配線３０６が配置され、これらの第４パッド配線３０２ａ−３０２ｃが第４メタル配線３０６に結合される。この第４メタル配線３０６は、電源電圧ＶＤＤを伝達する電源線を構成する。この第４メタル配線３０６の外周部には、上層配線との電気的接続のために、複数の単位第４ビア３０８が整列して配置される。また、拡散防護壁構造を形成するために、第４メタル配線３０６表面に、連続的に複数のヒューズ素子にわたって延在する溝形状第４ビア３０７が配置される。
【０２７５】
第４メタルベッド配線３０３ａ−３０３ｃ外部領域にまた連続的に横方向に延在する第４メタル配線３０４が配置され、この第４メタル配線３０４表面に、溝形状第４ビア３０５が連続的に形成される。この第４ビアによりヒューズボックス外部に対する銅原子の熱拡散を防止する拡散防護壁構造の一部が形成される。
【０２７６】
ヒューズボックス端部において、これらの第４メタル配線３０４および３０６を連結するように第４メタル配線３０９が配置され、また、第４メタル配線３０９上に、溝形状第４ビア３０５および３０７を連結するように第４ビアア３１０が連続的に延在して形成される。
【０２７７】
コア回路の通常動作時等のヒューズ溶断時および電圧ストレス印加テスト以外の状態においては、メタル配線がヒューズボックス内において同一電圧、すなわちノードＮＤ１の電圧レベルが電源電圧ＶＤＤレベルに維持され、ヒューズＦＵａ−ＦＵｃ両端部の電圧が、同一電圧レベル（一例として、電源電圧ＶＤＤレベル）に設定され、また、他の配線層の配線も同一電圧レベルに設定される。この場合、ヒューズＦＵａ−ＦＵｃのトリミング領域３１１ａ−３１１ｃにおいてヒューズ溶断時に発生した銅片の銅原子の熱拡散距離を、ヒューズピッチＦＰＴよりも小さくすることができ、隣接ヒューズ素子間に銅熱拡散防護壁を配置する必要がなく、ヒューズボックスの占有面積をより低減することができる。
【０２７８】
図３９は、図３８に示す線Ｌ３９−Ｌ３９に沿った断面構造を概略的に示す図である。図３９においては、この線Ｌ３９−Ｌ３９に沿った上層の第５メタル配線層Ｍ５および第６メタル配線層Ｍ６の配線も併せて示す。
【０２７９】
図３９において、ヒューズ回路の溶断電流供給トランジスタがＰウェル３２０表面に形成される。このＰウェル３２０下部にはディープＮウェル３２２が配置される。Ｐウェル３２０およびディープＮウェル３２２は、複数のヒューズ素子に対する溶断電流供給トランジスタに共通に配置され、特にトランジスタ間を分離するための素子分離領域は配置されていないように示す。しかしながら、溶断電流供給トランジスタＣＴｒ毎にＰウェル表面に素子分離領域が配置されてもよい。
【０２８０】
すなわち、Ｐウェル３２０表面に互いに間をおいて不純物領域３２４ａ−３２４ｄが１つのヒューズ素子ＦＳｂに対応する領域に対して配置され、ヒューズ素子ＦＳａおよびＦＳｃに対応する領域においてまた不純物領域３２４ｘおよび３２４ｙが配置される。
【０２８１】
図３９においては、ヒューズ素子ＦＳｂに対し、溶断電流供給トランジスタの単位トランジスタの数を多く示し、ヒューズ素子ＦＳａおよびＦＳｃに対する溶断電流供給トランジスタの単位トランジスタの数を少なく示す。しかしながら、これらのヒューズ素子ＦＳａおよびＦＳｃにおいても、ヒューズ素子ＦＳｂに対する構成と同様、溶断電流供給トランジスタを構成する複数の単位トランジスタが配置される。不純物領域３２４ａがヒューズ素子ＦＳａおよびＦＳｂに対する溶断電流供給トランジスタにより共有され、また不純物領域３２４ｄが隣接ヒューズ素子ＦＳｂおよびＦＳｃの溶断電流供給トランジスタにより共有される。
【０２８２】
この不純物領域３２４ｘ、３２４ａ−３２４ｄおよび３２４ｙの間にＰウェル３２０上にゲート電極３２６ｘ、３２６ａ、３２６ｂ、３２６ｃおよび３２６ｙが配置される。
【０２８３】
不純物領域３２４ｘ、３２４ａ−３２４ｄおよび３２４ｙは、それぞれコンタクト３２８ｘ、３２８ａ−３２８ｄおよび３２８ｙを介して第１メタル配線層Ｍ１の第１メタル配線３２７ｘ、３２７ａ−３２７ｄおよび３２７ｙにそれぞれ接続される。
【０２８４】
第２メタル配線層Ｍ２においては、第１メタル配線３２７ｘ、３２７ａ−３２７ｄおよび３２７ｙそれぞれに対応して第２メタル配線３３０ｘ、３３０ａ−３３０ｄおよび３３０ｙが配置され、これらは、それぞれ第１ビア３３１ｘ、３３１ａ−３３１ｄおよび３３１ｙを介して対応の第１メタル配線３２７ｘ、３２７ａ−３２７ｄおよび３２７ｙに結合される。第２メタル配線３３０ａおよび３３０ｄが仮想接地線に結合され、仮想接地電圧ＶＧＮＤを受け、第２メタル配線３３１ｂおよび３３１ｃがノードＮＤ１に結合される。
【０２８５】
このヒューズ素子ＦＳａ−ＦＳｃそれぞれにおいては、第４メタル配線層Ｍ４の第４メタル配線を用いてヒューズＦＵａ、ＦＵｂおよびＦＵｃが互いに間をおいて所定のヒューズピッチＦＴＰで配置される。これらのヒューズＦＵａ−ＦＵｃを覆うように第６メタル配線層Ｍ６において第６メタル配線３３４が連続的に延在して配置される。この第６メタル配線３３４は電源電圧ＶＤＤを伝達する。
【０２８６】
ヒューズＦＵａ−ＦＵｃ配置領域おいては、第３メタル配線層Ｍ３および第５メタル配線Ｍ５においては、配線は配置されず、また、第４メタル配線層Ｍ４においても、ヒューズＦＵａ−ＦＵｃを形成する配線以外は配置されない。
【０２８７】
ヒューズボックス端部において、第６メタル配線３３４は第５ビア３３６を介して第５メタル配線層Ｍ５の第５メタル配線３３７に結合される。この第５メタル配線３３７は、第４ビア３１０を介して第４メタル配線層Ｍ４の第４メタル配線３０９に結合される。この第４メタル配線３０９に対応して第３メタル配線層Ｍ３および第２メタル配線層Ｍ２に第３メタル配線３３９および第２メタル配線３４１がそれぞれ配置される。第３メタル配線３３９は、第３ビア３３８を介して第４メタル配線３０９に結合され、また、第２ビア３４０を介して第２メタル配線３４１に結合される。これらのビア３３６、３１０、３３８および３４０は、図３８に示すように連続的に延在する溝形状ビアで構成される。
【０２８８】
この各メタル配線層Ｍ１−Ｍ５の間には、銅拡散防止膜ＣＤＰが配置される。この銅拡散防止膜ＣＤＰは、ＳｉＣＮ（窒化シリコンカーバイド）などで形成され、銅原子の拡散防止機能を有し、層間絶縁膜の各界面に形成される。
【０２８９】
この図３９に示すように、ヒューズＦＵａ、ＦＵｂおよびＦＵｃのトリミング領域３１１ａ、３１１ｂおよび３１１ｃからの熱拡散により層間絶縁膜が損傷を受けるダメージ領域３５０ａ、３５０ｂおよび３５０ｃは、互いに重なり合わないように配置され、また、内部配線の電圧制御により銅の熱拡散距離は、ヒューズピッチＦＴＰよりも十分小さくされる。またヒューズＦＵａ−ＦＵｃの直上部および直下部においては、２層の配線層の間隙が生じ、十分に銅の熱拡散による短絡等を防止することができるとともに、熱の閉じ込めを抑制することができる。
【０２９０】
また、このヒューズボックス端部において、第２メタル配線層から第６メタル配線層Ｍ２−Ｍ６の配線と溝形状ビアとにより、銅拡散防護壁構造を実現しており、ヒューズボックス外部に銅が熱拡散するのを抑制することができる。
【０２９１】
また、図３９に示すように、仮想接地線に結合される配線が隣接ヒューズ素子間で共有されており、ヒューズ素子のレイアウト面積をより低減することができる。また、ヒューズ素子間に銅拡散防護壁構造を配置する必要がなく、より一層、ヒューズ素子のレイアウト面積を低減することができる。
【０２９２】
但し、条件としては、この図３８および図３９に示す構成においては、銅の熱拡散距離を十分に低減するため、通常の回路動作時においては、各配線、特にノードＮＤ１は、第６メタル配線３３４の電圧ＶＤＤと同一電圧レベルに設定することが要求される（実施の形態１参照または後述の外部からのヒューズ電源供給の実施の形態参照）。
【０２９３】
本実施の形態においては、図示していないが、平面視において、ヒューズ素子トリミング領域が、第６メタル配線３３４により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第６メタル配線３３４にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第６メタル配線３３４とが短絡することがある。このとき、ヒューズＦＵの電位が、第６メタル配線３３４上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第６メタル配線３３４であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０２９４】
［変更例］
図４０は、この発明の実施の形態４に従うヒューズ素子の変更例の断面構造を概略的に示す図である。この図４０に示すヒューズ素子の構造は、図３９に示すヒューズ素子の構造と以下の点で異なる。すなわち、第１メタル配線層Ｍ１において、第１メタル配線３２７ａおよび３２７ｄが仮想接地電圧ＶＧＮＤを伝達する配線として利用され、また第１メタル配線３２７ｂおよび３２７ｃが、ノードＮＤ１に結合される配線として利用される。また、第２メタル配線層Ｍ２においては、ヒューズ直下部にはメタル配線は配置されない。一方、第３メタル配線層Ｍ３の配線を用いて、ヒューズ素子ＦＵａ（Ｍ３）−ＦＵｃ（Ｍ３）を形成する。これらのヒューズ素子ＦＵａ（Ｍ３）ＦＵｃ（Ｍ３）の上層に、第５メタル配線層Ｍ５のメタル配線３５４を配置して上部拡散防護壁配線として利用する。この第５メタル配線３５４は電源電圧ＶＤＤを伝達する。
【０２９５】
この第５メタル配線３５４は、ヒューズボックス端部において、溝形状第４ビア３１０を介して第４メタル配線層Ｍ４のメタル配線３０９に結合される。また、第２メタル配線層Ｍ３の第２メタル配線３４１は、第１ビア３５８を介して第１メタル配線層Ｍ１のメタル配線３５９に結合される。これらのヒューズボックス端部において、第５メタル配線層Ｍ５から第１メタル配線層Ｍ１のメタル配線とそれらの間の溝形状ビアを用いて、銅熱拡散防護壁を形成する。
【０２９６】
この図４０に示すヒューズの他の構成は、図３９に示すヒューズ素子の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９７】
この図４０に示すヒューズ素子の場合、仮想接地電圧ＶＧＮＤが、第１メタル配線層Ｍ１の第１メタル配線３２７ａおよび３２７ｄを介して伝達される。したがって、先の実施の形態２および３の変更例の構成と同様、ヒューズ溶断時に大きな電流が流れる際のエレクトロマイグレーション耐性を考慮し、その配線長および配線幅を設定する必要がある。第１メタル配線層のメタル配線のエレクトロマイグレーション耐性が保障されれば、このヒューズボックスに使用される配線層の数を１つ低減することができる。
【０２９８】
図４０に示すヒューズ素子ＦＳａ−ＦＳｃの構成において、ダメージ領域３５０ａ−３５０ｃが、その上層および下層の第５メタル配線３５４および第１メタル配線にまで到達するように示す。しかしながら、これらのダメージ領域３５０ａ−３５０ｃは、ヒューズ溶断時の高熱により層間絶縁膜が劣化する可能性のある領域であり、物理的に損傷を受ける領域と異なり、配線部分にまでダメージ領域が延在しても特に問題は無い。
【０２９９】
また、ヒューズボックス内のメタル配線はすべて、通常使用時、例えば電源電圧ＶＤＤレベルの同一電圧レベルに維持されるため、銅拡散距離は十分に小さくすることができ、層間絶縁膜および銅拡散防止膜ＣＤＰの銅原子拡散による絶縁性の劣化も十分に抑制することができる。
【０３００】
以上のように、この発明の実施の形態４に従えば、ヒューズを等間隔で配置し、隣接ヒューズ間には、銅熱拡散防護壁が設けられていない。ヒューズボックス端部においてのみ、メタル配線およびビアにより上層の電源線から基板領域方向に向かって延在する防護壁構造を形成している。したがって、ヒューズ素子のレイアウト面積を低減することができる。
【０３０１】
なお、ヒューズ直上部に形成される電源配線の形状は、実施の形態３に示す構成と同様、トリミング領域３１１ａ−３１１ｃを蔽うように形成されるベタ配線およびストライプ形状の配線のいずれが利用されてもよい。
【０３０２】
また、図に示していないが、本実施の形態においても、平面視において、ヒューズ素子トリミング領域が、第５メタル配線３５４により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第５メタル配線３５４にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第５メタル配線３５４とが短絡することがある。このとき、ヒューズＦＵの電位が、第５メタル配線３５４上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第５メタル配線３５４であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０３０３】
［実施の形態５］
図４１は、この発明の実施の形態５に従うヒューズ素子の断面構造を概略的に示す図である。図４１において、ヒューズ素子は、Ｐウェル４００上に形成される。このＰウェル（半導体基板領域）４００の下部に、ウェル分離用のディープＮウェル４０２が形成される。Ｐウェル４００表面に互いに間をおいて不純物領域（活性領域）４０４ａ−４０４ｄが形成される。これらの不純物領域４０４ａ−４０４ｄの間の基板領域上にゲート電極４０６ａ、４０６ｂ、４０６ｃが図示しないゲート絶縁膜を介して配置される。不純物領域４０４ａ−４０４ｄおよびゲート電極４０６ａ−４０６ｃにより、複数の単位トランジスタの並列体で構成される溶断電流供給トランジスタが形成される。
【０３０４】
第１メタル配線層Ｍ１において、これらの不純物領域４０４ａ−４０４ｄそれぞれに対応して第１メタル配線４０７ａ−４０７ｄが形成され、それぞれコンタクト４０８ａ−４０８ｄを介して対応の不純物領域４０４ａ−４０４ｄに接続される。
【０３０５】
第２メタル配線層Ｍ２において、第１メタル配線４０７ａ−４０７ｄそれぞれに対応して第２メタル配線４０９ａ−４０９ｄが整列して配置される。これらの第２メタル配線４０９ａ−４０９ｄは、それぞれ、溝形状の第１ビア４１０ａ−４１０ｄを介して対応の第１メタル配線４０７ａ−４０７ｄに接続される。第２メタル配線層Ｍ２において、第２メタル配線４０９ｂおよび４０９ｃが仮想接地線に結合され、仮想接地電圧ＶＧＮＤを伝達する。
【０３０６】
第３メタル配線層Ｍ３においては、第２メタル配線４０９ａおよび４０９ｄに対応してかつ整列して第３メタル配線４１１ａおよび４１１ｂが配設される。これらの第３メタル配線４１１ａおよび４１１ｂは、溝形状の第２ビア４１２ａおよび４１２ｂを介して対応の第２メタル配線４０９ａおよび４０９ｄに電気的に接続される。
【０３０７】
第４メタル配線層Ｍ４において、第３メタル配線４１１ａおよび４１１ｂに対応して第４メタル配線４１３ａおよび４１３ｂが配設される。これらの第４メタル配線４１３ａおよび４１３ｂの間に、第４メタル配線を用いてヒューズＦＵが形成される。第４メタル配線４１３ａおよび４１３ｂは、それぞれ溝形状の第３ビア４１４ａおよび４１４ｂを介して対応の第３メタル配線４１１ａおよび４１１ｂに接続される。第３メタル配線層Ｍ３においては、ヒューズＦＵの直下部においては配線は配置されない。
【０３０８】
第５メタル配線層Ｍ５において、第４メタル配線４１３ａおよび４１３ｂ各々に対応してかつ整列して第５メタル配線４１５ａおよび４１５ｂが配設される。これらの第５メタル配線４１５ａおよび４１５ｂの間に、第５メタル配線４１５ｃおよび４１５ｄが配設される。第５メタル配線４１５ａおよび４１５ｂは、それぞれ溝形状の第４ビア４１６ａおよび４１６ｂを介して第４メタル配線４１３ａおよび４１３ｂに接続される。第５メタル配線４１５ｃおよび４１５ｄは、溝形状の第５ビア４１７ａおよび４１７ｂを介して第６メタル配線層Ｍ６の配線４２０に接続される。この第６メタル配線４２０は電源電圧ＶＤＤを伝達し、ヒューズＦＵのトリミング領域４２５上部を覆うように形成される。この電源線を構成する第６メタル配線４２０は、ベタ配線であってもよく、またストライプ形状の配線であってもよい。第５メタル配線４１５ａおよび４１５ｂはノードＮＤ１を構成する。
【０３０９】
この図４１に示すように、ヒューズＦＵの銅熱拡散経路を遮断する拡散防護壁構造として、ノードＮＤ１を構成するメタル配線の内側に電源電圧ＶＤＤが伝達される第５メタル配線を配置することにより、防護壁構造のレイアウト面積を低減することができまた、第５メタル配線層において、銅拡散経路を確実に遮断することができる。
【０３１０】
図４１においても、各メタル配線層の境界部に、銅拡散防止膜ＣＤＰが配置され、このヒューズＦＵ溶断時のダメージ領域４２７における銅拡散を抑制する。このダメージ領域４２７は、単にヒューズ溶断時に発生する熱により、層間絶縁膜の劣化が生じる可能性がある領域である。
【０３１１】
図４２は、図４１に示すヒューズ素子の第５メタル配線層の配線レイアウトを概略的に示す図である。図４２においては、このヒューズＦＵの関連する部分の配置を併せて示す。また、図４２に示す線Ｌ４１−Ｌ４１に沿った断面構造が、図４１に示す断面構造である。
【０３１２】
図４２において、ヒューズＦＵの両端に対向してかつヒューズＦＵに接続して第４メタルベッド配線４２２および４２３が配置される。この第４メタルベッド配線４２２に対応して、矩形形状の第５メタル配線４２５が配置され、第５メタル配線４２５は、ヒューズＦＵ両側に配置される第５メタル配線４１５ａおよび４１５ｂに結合される。
【０３１３】
第５メタル配線４１５ｃおよび４１５ｄに対応して横方向に連続的に延在する第５メタル配線４２６が配置される。第５メタル配線４１５ｃおよび４１５ｄ表面には、連続的に延在する溝形状の第４ビア４１７ａおよび４１７ｂが形成される。第５メタル配線４１５ｃおよび４１５ｄは、第５メタル配線４２６に接続され、また、第５ビア４１７ａおよび４１７ｂが、第５メタル配線４２６表面に形成される第５ビア４２７に結合される。この第５メタル配線４２６は、電源電圧ＶＤＤを伝達する電源線を構成する。第５メタル配線４２６表面には、上層に形成されるグローバル電源線に結合されるために、単位第５ビア４２８が複数個整列して配置される。
【０３１４】
図４２に示すように、ヒューズトリミング領域４２５からの銅熱拡散経路（破線矢印で示す）は、第５メタル配線４２６方向に対しては完全に遮断することができる。一方、第５メタル配線４１５ａおよび４１５ｃの間および第５メタル配線４１５ｄおよび４１５ｂの間の隙間領域を通って銅熱拡散が生じる可能性がある。しかしながら、この経路は銅の拡散距離よりも十分長く、隣接ヒューズへの銅熱拡散はほぼ抑制することができる。特に、ノードＮＤ１および電源線（第５メタル配線）４２６をともに一例として電源電圧ＶＤＤレベルに通常動作時に維持することにより、銅の熱拡散距離は十分小さくすることができ、隣接ヒューズ素子への銅拡散は十分に抑制することができる。
【０３１５】
この図４１および図４２に示すように、ノードＮ１に接続される配線および溝形状ビアを利用して、拡散防護壁を形成し、この拡散防護壁内部に第５メタル配線および溝形状ビアを配置して上層の第６メタル配線に接続することにより、トリミング領域４２５の直上部は塞がれた状態となり、銅の熱拡散を確実に抑制することができる。
【０３１６】
なお、この図４１および図４２に示すヒューズ素子の他の配線層の平面レイアウトは、先の図２７から図３２および図３５または図３６に示す平面レイアウトと同じである。
【０３１７】
以上のように、この発明の実施の形態５に従えば、ヒューズの銅拡散防護壁構造として、ノードＮ１に接続される防護壁内部に、上部の電源配線に接続されるメタル配線を配置しており、この防護壁構造のレイアウト面積を低減することができ、ヒューズ素子のレイアウト面積を低減することができる。
【０３１８】
なお、この図４１に示すヒューズの構成においても、第１メタル配線層Ｍ１のメタル配線のエレクトロマイグレーション耐性が十分に強いときには、ヒューズＦＵを、第３メタル配線層Ｍ３のメタル配線を用いて形成することができ、各配線を、１層ずつ下の配線層に配置することができる。
【０３１９】
なお、本実施の形態においても、図示していないが、平面視において、ヒューズ素子トリミング領域が、第６メタル配線４７５により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第６メタル配線４７５にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第６メタル配線４７５とが短絡することがある。このとき、ヒューズＦＵの電位が、第６メタル配線４７５上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第６メタル配線４７５であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０３２０】
［実施の形態６］
図４３は、この発明の実施の形態６に従うヒューズ素子の断面構造を概略的に示す図である。図４３において、ヒューズ素子は、Ｐウェル４５０上に形成される。このＰウェル４５０下部には、これまでの実施の形態と同様ディープＮウェル４５２が形成される。ディープＮウェル４５２により、仮想接地線の電圧ＶＧＮＤを他回路に対して悪影響を及ぼすなく所望の電圧レベルに設定する。
【０３２１】
Ｐウェル４５０において、隣接ヒューズ素子間の溶断電流供給トランジスタを分離するための素子分離領域は配置されない、Ｐウェル４５０表面に、互いに間をおいて不純物領域４６０ａ−４６０ｄ、４６０ｘおよび４６０ｙが設けられる。不純物領域４６０ａおよび４６０ｄは、それぞれ隣接するヒューズ素子領域間で共有される。図４３において、この隣接ヒューズ素子領域における不純物領域４６０ｘおよび４６０ｙを合わせて示す。
【０３２２】
これらの不純物領域４６０ｘ、４６０ａ−４６０ｄ、および４６０ｙのＰウェル（基板領域）４５０表面上に図示しないゲート絶縁膜を介してゲート電極配線４６０ｘ、４６２ａ−４６２ｄが配置される。
【０３２３】
第１メタル配線層Ｍ１において、これらの不純物領域４６０ｘ、４６０ａ−４６０ｄ、および４６０ｙそれぞれに対応して第１メタル配線４６４ｘ、４６４ａ−４６４ｄ、および４６４ｙが配置され、それぞれ、コンタクト４６５ｘ、４６５ａ−４６５ｄおよび４６５ｙを介して対応の不純物領域４６０ｘ、４６０ａ−４６０ｄ、および４６０ｙに結合される。
【０３２４】
第２メタル配線層Ｍ２において、これらの第１メタル配線４６４ｘ、４６４ａ−４６４ｄ、および４６４ｙそれぞれに対応してかつ整列して第２メタル配線４６６ｘ、４６６ａ−４６６ｄ、および４６６ｙが配置される。これらの第２メタル配線４６６ｘ、４６６ａ−４６６ｄ、および４６６ｙは、それぞれ、溝形状の第１ビア４６７ｘ、４６７ａ−４６７ｄ、および４６７ｙを介して対応の第１メタル配線４６４ｘ、４６４ａ−４６４ｄ、および４６４ｙに結合される。
【０３２５】
第３メタル配線層Ｍ３において、第２メタル配線４６６ａ−４６６ｄに対応してかつ整列して第３メタル配線４６８ａ−４６８ｄが配置される。第３メタル配線４６８ｂおよび４６８ｃは、それぞれ溝形状の第２ビア４６９ａおよび４６９ｂを介して対応の第２メタル配線４６６ｂおよび４６６ｃに結合される。これらの第３メタル配線４６８ｂおよび４６８ｃは、ノードＮＤ１に接続される。一方、第３メタル配線４６８ａおよび４６８ｄは、下層の対応の第２メタル配線４６６ａおよび４６６ｄと分離される。第２メタル配線４６６ａおよび４６６ｄが、仮想接地線に結合され、仮想接地電圧ＶＧＮＤを伝達する。
【０３２６】
第４メタル配線層Ｍ４において、第３メタル配線４６８ａおよび４６８ｄに対応してかつ整列して第４メタル配線４７０ａおよび４７０ｂが配置される。これらの第４メタル配線４７０ａおよび４７０ｂの間の第４メタル配線を用いてヒューズＦＵが形成される。第４メタル配線４７０ａおよび４７０ｂは、それぞれ溝形状の第３ビア４７１ａおよび４７１ｂを介して対応の第３メタル配線４６８ａおよび４６８ｄに結合される。
【０３２７】
第５メタル配線層Ｍ５において、第４メタル配線４７０ａおよび４７０ｂに対応して第５メタル配線４７２ａおよび４７２ｂが配置され、これらの第５メタル配線４７２ａおよび４７２ｂは、それぞれ溝形状の第４ビア４７３ａおよび４７３ｂを介して対応の整列して配置される下層の第４メタル配線４７０ａおよび４７０ｂに結合される。
【０３２８】
この第５メタル配線４７２ａおよび４７２ｂは、溝形状の第５ビア４７４ａおよび４７４ｂを介して、それぞれ、第６メタル配線層Ｍ６のメタル配線４７５に結合される。このメタル配線４７５は、電源電圧ＶＤＤを伝達する電源線であり、ヒューズトリミング領域４８０を蔽うように配置され、その配線構造はベタ配線であってもよく、またストライプ形状の配線であってもよい。
【０３２９】
この図４３に示すヒューズ素子の構造においても、各メタル配線層の境界部には、銅拡散防止膜ＣＤＰが配置される。ヒューズＦＵは、トリミング領域４８０において溶断される。ヒューズ溶断時の熱により、ダメージ領域４８２に溶断時の高温が伝達され、層間絶縁膜がダメージを受ける可能性がある。しかしながら、ヒューズＦＵの直上および直下部においては、配線は配置されていないため、配線に対する悪影響は生じない。
【０３３０】
ノードＮＤ１に結合される第３メタル配線層４６８ｂおよび４６８ｃを、電源電圧ＶＤＤを伝達する第３メタル配線４６８ａおよび４６８ｂの内側に配置することにより、隙間のない拡散防護壁構造を実現することができ、ヒューズＦＵ溶断時における銅の熱拡散経路を確実に遮断することができ、隣接ヒューズへの銅熱拡散経路を確実に遮断することができる。拡散防護壁は、隣接ヒューズ素子間で共有される。
【０３３１】
図４４は、図４３に示すヒューズ素子の第３メタル配線層Ｍ３の配線レイアウトを概略的に示す図である。図４４においては、第４メタル配線層Ｍ４の配線で形成されるヒューズＦＵの配置を破線で併せて示す。この図４４に示す線Ｌ４３−Ｌ４３に沿った断面構造が、図４３に示す断面構造に対応する。
【０３３２】
図４４において、第３メタル配線４６８ｂおよび４６８ｃは、それぞれ縦方向に長く延在し、ヒューズＦＵの第４メタルベッド配線に対応して配置される第４メタルベッド配線４８５に結合される。第３メタルベッド配線４８５表面には、複数の単位第３ビア４８６が整列して配置されており、上層のベッド配線と電気的に接続される。第３メタル配線４６８ｂおよび４６８ｃに対しては、溝形状のビアは設けられない。
【０３３３】
これらの第３メタル配線４６８ｂおよび４６８ｃ外側領域に配置される第３メタル配線４６８ａおよび４６８ｄは、それぞれ縦方向に長くヒューズ素子形成領域内に延びるように形成され、連続的に横方向に延在する第３メタル配線４８７に結合される。この第３メタル配線４８７上には、連続的に延在して溝形状の第３ビア４８８が形成され、第３メタル配線４６８ａおよび４６８ｄ上に形成される溝形状の第３ビア４７１ａおよび４７１ｂが、この溝形状第３ビア４８７と結合される。この第３メタル配線４８７は、電源電圧ＶＤＤを伝達し、最終的に、中間配線およびビアを介して第６メタル配線層Ｍ６に配置される電源線に結合される。
【０３３４】
この第３メタルベッド配線４８５外側領域に、連続的に横方向に延在する第３メタル配線４８９が配置され、この第３メタル配線４８９表面に溝形状の第３ビア４９０が形成され、電源電圧ＶＤＤを伝達する。
【０３３５】
第３メタル配線４８７外側領域には、第３メタル配線４９１が横方向に連続的に延在して配置され、仮想接地電圧ＶＧＮＤを伝達する。この第３メタル配線４９１表面には、溝形状ビアは形成されず、その下部に形成される第２ビアにより、下層の第２メタル配線に電気的に結合される。
【０３３６】
ヒューズＦＵは、その両端に第４メタルパッド配線４８５および４８６がそれぞれ形成され、第３メタルベッド配線４８５が、対応して配置される第４メタルベッド配線と電気的に結合され、また、パッド配線４８６は、第３メタル配線４８７に対応して上層に配置される第４メタルベッド配線を介して電源線に結合される。
【０３３７】
図４３および図４４に示すように、ヒューズＦＵのトリミング領域４８０を囲むように、ノードＮＤ１に結合される第３メタル配線４５８ｂおよび４６８ｃを配置することにより、第３メタル配線４６８ａおよび４６８ｄと第２メタル配線４６６ａおよび４６６ｄとの間に隙間が生じる場合においても、この隙間を介して銅が熱拡散するのを防止することができる。トリミング領域４８０からの銅の熱拡散経路は、図４４の破線矢印で示すように、第３メタル配線４６８ａおよび４６８ｂの間、および４６８ｃおよび４６８ｄの間の領域であり、この経路長は、銅の熱拡散距離よりも十分長く、この経路を介して隣接ヒューズ素子へ、銅が熱拡散するのは確実に抑制される。
【０３３８】
したがって、この図４３および図４４に示すように、隣接ヒューズ素子で銅拡散防護壁を共有する場合においては、この外部の防護壁構造内部にノードＮ１に接続される防護壁を配置することにより、確実に、銅の熱拡散を、ヒューズ素子面積を増大させることなく抑制することができる。
【０３３９】
また、下層接地線ＶＧＮＤに結合される中間配線およびビアと電源電圧ＶＤＤに結合される中間配線およびビアとを縦方向において整列して配置することにより、ヒューズ素子防護壁構造のレイアウト面積を低減することができる。
【０３４０】
なお、この図４３に示すヒューズ素子の構造においても、第１メタル配線層Ｍ１の配線がエレクトロマイグレーション耐性が優れている場合には、ヒューズＦＵを第３メタル配線層の配線で形成し、この図４３に示す各配線を、配線層１層分下部にずらせ、第５メタル配線層Ｍ５に形成される電源配線を、ヒューズトリミング領域上部を覆うように構成してもよい。
【０３４１】
なお、本実施の形態においても、図示してないが、平面視において、ヒューズ素子トリミング領域が、第６メタル配線４７５により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第６メタル配線４７５にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第６メタル配線４７５とが短絡することがある。このとき、ヒューズＦＵの電位が、第６メタル配線４７５上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第６メタル配線４７５であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０３４２】
［実施の形態７］
図４５は、この発明の実施の形態７に従うヒューズ素子の上から見た平面レイアウトを概略的に示す図である。図４５において、ヒューズ素子ＦＳの形成領域は、ヒューズＦＵと、ヒューズＦＵ両端に配置されるパッド／ベッド配線領域５００，５０２とを含む。パッド／ベッド配線領域５００および５０２は、一方がノードＮＤ１に接続され、他方が、電源電圧を供給する電源線に結合される。
【０３４３】
ヒューズＦＵの両側に第１の防護壁構造を形成する第１のサブ防護壁構造５０４Ａおよび５０Ｂが配置され、この第１の防護壁構造の外部に、第２の防護壁構造を形成する第２のサブ防護壁構造５０６Ａ、５０６Ｂおよび５０６Ｃがコの字形状に連続的に延在して形成される。この第１の防護壁構造５０４Ａおよび５０４Ｂが電源電圧ＶＤＤを供給する電源線に結合され、第２の防護壁構造を構成する仮想接地電圧ＶＧＮＤを伝達する仮想接地線に結合される。これらの防護壁構造５０４Ａ，５０４Ｂおよび５０６Ａ−５０６Ｃにより、ヒューズＦＵ溶断時に生成された銅（Ｃｕ）原子の熱拡散の経路を遮断する。
【０３４４】
このパッド／ベッド配線領域５００外部に、さらにグローバル配線領域５０８が配置される。このグローバル配線領域５０８は、複数のヒューズ素子に共通に設けられ、また溝形状ビアと協働してヒューズボックス外部に銅原子が熱拡散するのを防止する防護壁構造を実現する。
【０３４５】
また、図４５においては明確に示していないが、ヒューズＦＵの上部（ヒューズトリミング領域上部）には、電源配線を用いて銅拡散防護壁が形成される。
【０３４６】
図４６は、図４５に示す線Ｌ４６−Ｌ４６に沿った断面構造を概略的に示す図である。図４６において、ヒューズ素子は、Ｐウェル（半導体基板領域）５１０表面上に形成される。このＰウェル５１０表面に互いに間をおいて不純物領域５１２ｘ、５１２ａ−５１２ｄおよび５１２ｙが形成される。不純物領域５１２ａおよび５１２ｄは、それぞれ隣接するヒューズ素子間で共有される。不純物領域５１２ａ−５１２ｄにより、１つのヒューズ素子に対する溶断電流供給トランジスタの単位トランジスタのソース／ドレイン不純物領域が形成され、隣接ヒューズ素子の不純物領域５１２ｘおよび５１２ｙも、それぞれ対応の溶断電流供給トランジスタのドレイン領域を形成するために利用される。
【０３４７】
これらの不純物領域５１４ｘ、５１２ａ−５１２ｄおよび５１２ｙの間の基板領域表面上にゲート電極配線５１４ｘ、５１４ａ−５１４ｃおよび５１４ｙが配置される。これらの不純物領域およびゲート電極配線により、溶断電流供給単位トランジスタが実現される。
【０３４８】
不純物領域５１２ｘ、５１２ａ−５１２ｄおよび５１２ｙそれぞれに対応して第１メタル配線層Ｍ１において第１メタル配線５１５ｘ、５１５ａ−５１５ｄおよび５１５ｙが配置される。これらの配線はそれぞれ、コンタクト５１６ｘ、５１６ａ−５１６ｄおよび５１６ｙを介して対応の不純物領域に接続される。
【０３４９】
第２メタル配線層Ｍ２において、第１メタル配線５１５ｘ、５１５ａ−５１５ｄおよび５１５ｙに対応してかつ整列して第２メタル配線５１７ｘ、５１７ａ−５１７ｄおよび５１７ｙが配置される。これらの第２メタル配線５１７ｘ、５１７ａ−５１７ｄおよび５１７ｙは、それぞれ溝形状の第１ビア５１８ｘ、５１８ａ−５１８ｄおよび５１８ｙを介して第１メタル配線５１５ｘ、５１５ａ−５１５ｄおよび５１５ｙに接続される。第２メタル配線５１７ｂおよび５１７ｃが、ノードＮＤ１に結合され、溶断電流供給トランジスタのドレイン不純物領域５１２ｂおよび５１２ｃに結合される。隣接ヒューズ素子においても、同様、第２メタル配線５１７ｘおよび５１７ｙが、対応のヒューズの端部が接続されるノードＮＤ１を構成し、ドレイン不純物領域５１２ｘおよび５１２ｙに結合される。
【０３５０】
第３メタル配線層Ｍ３においては、第２メタル配線５１７ａおよび５１７ｄに対応してかつ整列して第３メタル配線５１９ａおよび５１９ｂが配置される。これらの第２メタル配線５１７ｂおよび５１７ｃ上には、第３メタル配線は配設されない。第３メタル配線５１９ａおよび５１９ｂは、それぞれ溝形状の第２ビア５２０ａおよび５２０ｂを介して下層の第２メタル配線５１７ａおよび５１７ｄに結合される。
【０３５１】
第４メタル配線層Ｍ４において、第３メタル配線５１９ａおよび５１９ｂに対応してかつ整列して第４メタル配線５２１および５２１ｂが配設される。また、これらの第４メタル配線５２１ａおよび５２１ｂの間に、第４メタル配線を用いてヒューズＦＵが配設される。
【０３５２】
第４メタル配線５２１ａおよび５２１ｂは、それぞれ溝形状の第３ビア５２２ａおよび５２２ｂを介して下層の第３メタル配線５１９ａおよび５１９ｂに結合される。
【０３５３】
第５メタル配線Ｍ５において、第５メタル配線５２３ａおよび５２３ｂがそれぞれ第４メタル配線５２１ａおよび５２１ｂに対応してかつ整列して配置され、これらの第５メタル配線５２３ａおよび５２３ｂの内側に、第５メタル配線５２４ａおよび５２４ｂが配置される。第５メタル配線５２３ａおよび５２３ｂは、それぞれ、溝形状の第４ビア５２５ａおよび５２５ｂを介して第４メタル配線５２１ａおよび５２１ｂに結合される。第５メタル配線５２４ａおよび５２４ｂは、それぞれ溝形状の第５ビア５２６ａおよび５２６ｂを介して第６メタル配線層Ｍ６に形成される第６メタル配線５２８に結合される。
【０３５４】
第５メタル配線５２３ａおよび５２３ｂは、仮想接地線に結合され、仮想接地電圧ＶＧＮＤを伝達する。第６メタル配線５２８は、電源線に結合され電源電圧ＶＤＤを伝達する。この第６メタル配線５２８は、ヒューズＦＵのトリミング領域５２９を蔽うように配置され、上部拡散防護壁配線を構成する。第６メタル配線５３５は、グローバル電源線を構成し、電源電圧ＶＤＤを伝達する。ヒューズＦＵ直上部に形成される第６メタル配線５２８（図４６参照）の形状は、これまでの実施の形態と同様、ベタ配線であってもよく、ストライプ形状の配線であってもよい。
【０３５５】
第５メタル配線５２３ａから第１メタル配線５１５ａおよび第５メタル配線５２３ｂから第１メタル配線５１５ｄが縦方向に連続的に配設され、図４５に示す第２防護壁構造５０６Ｂおよび５０６Ａを、それぞれ構成する。第５メタル配線５２４ａおよび５２４ｂと第５ビア５２６ａおよび５２６ｂにより、図４５に示す第１防護壁構造５０４Ｂおよび５０４Ａが形成される。
【０３５６】
この図４６に示すように、ヒューズＦＵのトリミング領域５２９からの破線矢印で示す銅熱拡散経路は、この上層に形成される第５メタル配線５２４ａおよび５２４ｂにより遮断される。したがって、ヒューズＦＵの銅切片からの銅原子が熱拡散により隣接ヒューズへ伝搬するのを確実に抑制することができる。
【０３５７】
この図４６においても、各配線層の境界領域においては、層間絶縁膜の間に銅拡散防止膜ＣＤＰが配置され、層間絶縁膜を介して銅が熱拡散するのは抑制される。また、防護壁構造５０６Ａおよび５０６Ｂは、それぞれ隣接するヒューズ素子間で共有され、ヒューズ素子のレイアウト面積を低減することができる。
【０３５８】
図４７は、図４５に示す線Ｌ４７−Ｌ４７に沿った断面構造を概略的に示す図である。この図４７に示す断面構造において、図４６に示す断面構造の対応する構成要素（メタル配線、ビア、不純物領域等）に対しては、同一参照番号を付し、その詳細説明は省略する。
【０３５９】
この図４７に示す構造においては、図４５に示すパッド／ベッド配線領域５００において、第４メタル配線層Ｍ４において第４メタルパッド／ベッド配線５３０が配置される。この第４メタルパッド／ベッド配線５３０は、複数の単位ビア５３１を介して第５メタル配線層Ｍ５に形成されるパッド／ベッド配線５３２に結合される。この第５メタルパッド／ベッド配線５３２は、その上層に形成される第６メタル配線層Ｍ６のメタル配線５３５に単位第５ビア５３３を介して結合される。
【０３６０】
第６メタル配線５３５は、グローバル電源線を構成し、電源電圧ＶＤＤを伝達する。ヒューズＦＵ直上部に形成される第６メタル配線５２８（図４６参照）は、ヒューズＦＵのトリミング領域５２９が覆われる構造であればよいため、図４７においては、第６メタル配線５３５と第６メタル配線５２８とは別の参照番号を付しているが、これらは図示しない第６メタル配線により電気的に結合される。
【０３６１】
このヒューズ素子ＦＳの端部においても、第４メタル配線層Ｍ４において、第４メタル配線５２１ａ、パッド／ベッド配線５３０および第５メタル配線５２１ｂが配置されており、このヒューズ素子外部への銅原子の熱拡散経路は遮断される（図４７に示す領域においてはヒューズＦＵは設けられていないが、ヒューズＦＵと同一メタル配線層Ｍ４において、パッド／ベッド配線５３０が配置されているため）。
【０３６２】
図４８は、図４６に示す線Ｌ４８−Ｌ４８に沿った断面構造を概略的に示す図である。この図４８に示す断面構造は、以下の点で、図４６に示すヒューズ素子の断面構造とその構造が異なる。すなわち、図４５に示すパッド／ベッド配線領域５０２においてヒューズは配置されず、代わりに、ノードＮＤ１を構成するパッド／ベッド配線５４４が第４メタル配線層Ｍ４において配置される。パッド／ベッド配線５４４は、第３メタル配線層Ｍ３に配置される第４メタル中間配線５４０ｕ−５４０ｗに単位ビア５４２を介してそれぞれ結合される。これらの第４メタル中間配線５４０ｕ−５４０ｗは、第２メタル配線層Ｍ２に配置される第２メタル配線５１７ｂ−５１７ｃそれぞれに対応して配置され、それぞれ単位ビア５４１ｕ−５４０ｗを介して対応の第２メタル配線に結合される。このヒューズ素子ＦＳ形成領域内においては、溶断電流供給トランジスタが複数の単位トランジスタで形成され、各単位トランジスタのドレイン電極に対応して第３メタル中間配線５４０（５４０ｕ−５４０ｗ）が配置される。図４８においては、この単位トランジスタが多く形成されることを示すために、第２メタル配線層Ｍ２における第２メタル配線５１７ｂ、５１７ｃよりも多くの第４メタル中間配線５４０が配置されるように示す。
【０３６３】
この図４８に示すヒューズ素子の断面構造の他の構造は、図４６に示すヒューズ素子の断面構造と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【０３６４】
図４８に示すヒューズ素子ＦＳの構造においても、ヒューズが形成される第４メタル配線層Ｍ４と同一配線層にパッド／ベッド配線５４４が形成され、その上部に第５メタル配線５２３ａ、５２３ｂ、５２４ａおよび５２４ｂが配置されおり、ヒューズ終端部においても、溝形状ビア５２５ａ，５２５ｂ、５２６ａおよび５２６ｂにより、隙間のない防護壁構造が形成されており、ヒューズボックス外部への銅の熱拡散経路を遮断することができる。
【０３６５】
また、図４６から図４８に示すように、隣接ヒューズ素子で第１の防護壁構造を共有しており、また、その内部に第２の防護壁を第５メタル配線層に形成しており、確実に、銅の熱拡散が隣接ヒューズ素子へ生じる経路を遮断することができるとともに、ヒューズ素子の占有面積を低減することができる。
【０３６６】
図４９は、この図４５から図４８に示すヒューズ素子の第２メタル配線層の配線レイアウトを概略的に示す図である。この図４９において線Ｌ４６−Ｌ４６に沿って切断すると図４６に示す断面構造の第２メタル配線層の配置が得られ、線Ｌ４８−Ｌ４８に沿って切断すると図４８に示す第２メタル配線層下部の断面構造が得られる。ヒューズ素子ＦＳｉは、ヒューズボックス内において端部以外の位置に配設される。
【０３６７】
溶断電流供給トランジスタを構成する単位トランジスタの数が、溶断電流供給トランジスタの電流駆動力に応じて決定されるため、図４６から図４８に示す溶断電流供給トランジスタのソースおよびドレインノードを構成する第２メタル配線層の配線の数が、図４９に示すソース／ドレインノードの第２メタル配線の数と異なる。したがって、この図４６から図４８の断面構造に示されていない第２メタル配線について、仮想接地線に結合される第２メタル配線を符号５１７ｇで示し、ノードＮＤ１に結合される第２メタル配線を符号５１７ｎで示す。
【０３６８】
図４９において、第２メタル配線５１７ａおよび５１７ｄが、縦方向に連続的に延在してヒューズ素子形成領域内に配置される。第２メタル配線５１７ａおよび５１７ｄ上に矩形形状の第２ビア５２０ａおよび５２０ｂが連続的に縦方向に延在して形成される。この第２メタル配線５１７ａおよび５１７ｄに対し、横方向に連続的に延在する第２メタル配線５５０が形成され、また、この第２メタル配線５５０表面に横方向に延在する溝形状第２ビア５５１が形成される。溝形状第２ビア５２０ａおよび５２０ｂが溝形状第２ビア５５１に結合され、また、第２メタル配線５１７ａ、５１７ｄおよび５１７ｇが、第２メタル配線５５０に結合される。第２メタル配線５１７ｇは、溶断電流供給トランジスタの単位トランジスタのソース電極を構成するため、これらの第２メタル配線５１７ｇ上にはビアは、形成されない。第２メタル配線５５０は、仮想接地線に結合され、下層接地電圧ＶＧＮＤを伝達する。
【０３６９】
第２メタル配線５１７ｂおよび５１７ｃが、縦方向に延在して形成され、その端部においてビア５４１ｕおよび５４１ｗが形成される。同様、第２メタル配線５１７ｎにおいても、その端部において単位第２ビア５４１ｖが形成される。第２メタル配線５１７ｂ、５１７ｃおよび５１７ｎと第２メタル配線５１７ｇとは交互に配設される。
【０３７０】
この第２メタル配線配置領域外部のグローバル配線領域５０８に、横方向に連続的に延在する第２メタル配線５５２が形成され、第２メタル配線５５２表面上に溝形状第２ビア５５３が形成される。これらの配線５５２およびビア５５３は、電源電圧ＶＤＤを伝達する。
【０３７１】
図５０は、このヒューズ素子ＦＳｉが配列されるヒューズボックスの端部のヒューズ素子ＦＳｎの平面レイアウトを概略的に示す図である。図５０において、ヒューズボックス端部において、第２メタル配線５５４および溝形状第２ビア５５５が縦方向に延在して形成される。第２メタル配線５５４が第２メタル配線５５２に結合され、溝形状第２ビア５５５が第２ビア５５３に結合される。この図５０に示すヒューズ素子ＦＳｎの他の構成は図４９に示すヒューズ素子ＦＳｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３７２】
図４９および図５０に示すように、第２メタル配線層Ｍ２において、破線矢印で示すように、トリミング領域５２９からの銅の熱伝搬経路はすべて遮断され、特にヒューズボックス外部への銅の熱拡散経路は確実に遮断される。また、第２メタル配線層において溝形状第２ビア５２０ａおよび５２０ｂに沿って銅の熱拡散経路が破線矢印で示すように存在するものの、この経路長は、銅の熱拡散距離より十分長く、隣接ヒューズ素子への銅の熱拡散は確実に抑制される。
【０３７３】
図５１は、図４５から図４８に示すヒューズ素子の第３メタル配線層Ｍ３の配線レイアウトを概略的に示す図である。図５１においても、図４６および図４８に示す断面構造の切断線Ｌ４６−Ｌ４６およびＬ４８−Ｌ４８を併せて示す。
【０３７４】
図５１において、第３メタル配線５１９ａおよび５１９ｂが縦方向に延在して形成され、これらの第３メタル配線５１９ａおよび５１９ｂ表面上に溝形状第３ビア５２２ａおよび５２２ｂが連続的に縦方向に延在して形成される。これらの第３メタル配線５１９ａおよび５１９ｂの間に矩形形状の第３メタル中間配線５４０が配置される。この第３メタル中間配線５４０は、図４８に示す第３メタル中間配線５４０ｕ，５４０ｖおよび５４０ｗに対応し、それぞれ第３ビア５４２が設けられる。この第３メタル中間配線５４０は、図４９に示す第２メタル配線５１７ｂ，５１７ｃおよび５１７ｎにそれぞれビア５４１ｖ，５４１ｕおよび５４１ｗを介して結合される。この第３メタル中間配線は、下層の第２メタル配線それぞれに対応して分離されて配置されてもよい（配線５４０ｕ、５４０ｖ、５４０ｗ個々に配設してもよい）。ここでは、図面を簡略化するため、矩形形状の中間配線５４０を示す。
【０３７５】
第３メタル配線５１９ａおよび５１９ｂに対応して横方向に連続的に延在して第３メタル配線５６０が形成され、この第３メタル配線５６０表面に、溝形状第３ビア５６１が形成される。第３メタル配線５１９ａおよび５１９ｂが、第３メタル配線５６０に結合され、第３ビア５２２ａおよび５２２ｂが第３ビア５６１に結合される。この第３メタル配線５６０は、仮想接地線に結合され、下層接地電圧ＶＧＮＤを伝達する。
【０３７６】
グローバル配線領域５０８において、横方向に連続的に延在して第３メタル配線５６２が配設され、この第３メタル配線５６２表面上に横方向に連続的に延在する溝形状第３ビア５６３が配設される。この第３メタル配線５６０は、電源電圧ＶＤＤを伝達する。
【０３７７】
図５２は、このヒューズボックスにおける端部に配置されるヒューズＦＳｎの第３メタル配線層の配置を概略的に示す図である。このヒューズ素子ＦＳｎにおいては、ヒューズボックス端部においてさらに、第３メタル配線５６４が縦方向に延在して形成され、またこの第３メタル配線５６４表面上に溝形状第３ビア５６５が形成される。第３メタル配線５６４は、ヒューズ素子列に対してヒューズボックス内に連続的に延在して形成される第３メタル配線５６３に結合され、また、第３ビア５６５が、第３メタル配線５６２上に形成される溝形状第３ビア５６３に結合される。
【０３７８】
この第３メタル配線５６０は、図４９および図５０に示す第２メタル配線５５０に溝形状の第２ビアを介して結合され、第３メタル配線５６２が、図４９および図５０に示す第２メタル配線５５２に第２ビア５５３を介して結合される。
【０３７９】
この図５１および図５２において破線矢印で示すように、第３メタル配線層Ｍ３においても、第３メタル配線５１９ａ，５１９ｂおよび５６０と第３ビア５２２ａ，５２２ｂおよび５６１とにより、ヒューズトリミング領域５２９からの銅（Ｃｕ）の熱拡散経路は確実に遮断されており、ヒューズボックス外部への銅の熱拡散は確実に抑制される。
【０３８０】
図５３は、図４５から図４８に示すヒューズ素子ＦＳｉの第４メタル配線層Ｍ４の配線レイアウトを概略的に示す図である。図５３において、図４６に示す断面構造に対する切断線Ｌ４６−Ｌ４６を併せて示す。
【０３８１】
図５３において、第４メタル配線５２１ａおよび５２１ｂが縦方向に延在して配置され、これらの第４メタル配線５２１ａおよび５２１ｂ表面上に、それぞれ、溝形状の第４ビア５２５ａおよび５２５ｂが配置される。ヒューズＦＵが第４メタル配線層Ｍ４のメタル配線を用いて形成され、その両端部それぞれに、パッド／ベッド配線５３０およびベッド配線５４４が配置される。パッド／ベッド配線５３０は、パッド配線５３０ａとベッド配線５３０ｂとを含み、互いに結合される。パッド配線５３０ａがヒューズＦＵの一端に結合され、ベッド配線５３０ｂが、その表面に単位ビア５３１が複数個整列して配置される。ベッド配線５４４は、図５１に示す第３メタル中間配線５４０にビア５４２を介して結合され、ノードＮＤ１を構成する。
【０３８２】
ベッド配線５４４外部領域に、第４メタル配線５７０が連続的に横方向に延在して配置され、また、第４メタル配線５７０表面上に溝形状第４ビア５７１が配置される。第４メタル配線５７０が、第４メタル配線５２１ａおよび５２１ｂに結合され、溝形状第４ビア５７１が溝形状第４ビア５２５ａおよび５２５ｂに結合される。この第４メタル配線５７０においては、また上部配線との接続を取るための単位第４ビア５７２が複数個整列して配置される。この第４メタル配線５７０は、図５１に示す第３メタル配線５６０にビア５６１を介して結合される。
【０３８３】
このパッド／ベッド配線５３０外部のグローバル配線領域５０８に、また横方向に延在して第４メタル配線５７３が配置され、またこの第４メタル配線５７３上に溝形状の第４ビア５７４が配置される。第４メタル配線５７３は、図５１に示す第３メタル配線５６２に第３ビア５６３を介して電気的に結合される。第４メタル配線５７０が仮想接地線に結合され、下層接地電圧ＶＧＮＤを伝達し、第４メタル配線５７３が、電源線に結合され、電源電圧ＶＤＤを伝達する。
【０３８４】
図５４は、ヒューズボックス端部に配置されるヒューズ素子ＦＳｎの第４メタル配線層の配置を概略的に示す図である。この図５４に示すヒューズ素子ＦＳｎにおいては、ヒューズボックス端部において、縦方向に延在する第４メタル配線５７５が配置され、また、第４メタル配線５７５表面上に溝形状の第４ビア５７６が配置される。この第４メタル配線５７５が、第４メタル配線５７３に結合され、第４ビア５７６が第４ビア５７０に結合される。この図５４に示すヒューズ素子ＦＳｎの他の構成は、図５３に示すヒューズ素子ＦＳｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３８５】
この図５３および図５４に示すように、第４メタル配線層Ｍ４においても、ヒューズトリミング領域５２９からの破線矢印で示す銅の熱拡散経路は確実に遮断されており、ヒューズボックス外部への銅の熱拡散は抑制される。また、隣接ヒューズ素子に対する銅の熱拡散経路は存在するものの、この経路の長さは、銅の熱拡散距離より十分長く、隣接ヒューズへの銅原子の熱拡散は確実に抑制される。
【０３８６】
図５５は、図４５から図４８に示すヒューズ素子の第５メタル配線層Ｍ５の配線レイアウトを概略的に示す図である。図５５において、ヒューズ素子ＦＳｉにおいて、第５メタル配線５２３ａおよび５２３ｂがヒューズ素子形成領域内に連続的に縦方向に延在して配置される。第５メタル配線５２３ａおよび５２３ｂの内側に、ヒューズ形成領域内において連続的に延在する第５メタル配線５２４ａおよび５２４ｂが配設される。これらの第５メタル配線５２４ａおよび５２４ｂ表面上に、溝形状第５ビア５２６ａおよび５２６ｂがそれぞれ連続的に縦方向に延在して形成される。第５メタル配線５２３ａおよび５２３ｂ表面にはビアは形成されない。
【０３８７】
図５３に示すベッド配線５３０ｂに対応して第５メタルベッド配線５３２が配設され、これらの第５メタル配線５２４ａおよび５２４ｂが、第５メタルベッド配線５３２により相互結合される。この第５メタルベッド配線５３２は、下層のヒューズＦＵのパッド／ベッド配線に結合される。図５５においては、このヒューズＦＵに対して配置されるパッド配線５３０ａを示す。また、ヒューズＦＵの第４メタルパッド配線５４４もこのヒューズに対する第５メタル配線層の配置を示すために併せて示す。第５メタルベッド配線５３２表面には上層配線との電気的接続を取るために、単位第４ビアが、複数個整列して配置される。
【０３８８】
この第５メタル配線５２３ａおよび５２３ｂは、ともに、横方向に連続的に延在して配置される第５メタル配線５８０に結合される。この第５メタル配線５８０は、グローバル仮想接地線を構成し、ヒューズボックス内のヒューズ素子に対して共通に下層接地電圧ＶＧＮＤを伝達する。グローバル仮想接地線を構成する第６メタル配線５８０には、上層に電源電圧ＶＤＤを伝達する電源線が配置されるため、溝形状ビアは形成されない。同様、第５メタル配線５２３ａおよび５２３ｂに対しても、その上層に電源配線が配置されるためビアは配置されない。
【０３８９】
一方、このベッド配線５３２外部のグローバル配線領域５０８に、横方向に連続的に延在する第６メタル配線５８１が形成され、この第５メタル配線５８１表面上に、溝形状第５ビア５８２が形成される。溝形状の第５ビア５８２は、溝形状第５ビア５２６ａおよび５２６ｂに結合され、また、第５メタル配線５２４ａおよび５２４ｂならびにベッド配線５３２が、第５メタル配線５８１に結合される。第５メタル配線５８１は、図５３に示す第４メタル配線５７３に、溝形状第４ビア５７４を介して結合される。
【０３９０】
図５６は、ヒューズボックスの端部に配置されるヒューズ素子ＦＳｎの第５メタル配線層のレイアウトを概略的に示す図である。このヒューズボックス端部のヒューズ素子ＦＳｎにおいては、第５メタル配線５８０近傍にまで縦方向に延在する第５メタル配線５８３が形成され、また、この第５メタル配線５８３表面上に溝形状第５ビア５８４が形成される。第５メタル配線５８３は、第５メタル配線５８１に結合され、第５ビア５８４が第５ビア５８２に結合される。この図５６に示すヒューズ素子ＦＳｎの他の配置は、図５５に示すヒューズ素子ＦＳｉの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３９１】
この図５５および図５６に示す構成においても、第５メタル配線層Ｍ５においても、第５メタル配線および溝形状ビアにより、トリミング領域５２９からの破線矢印で示す銅の熱拡散経路は確実に遮断され、隣接ヒューズへの銅原子の熱拡散は確実に抑制されるとともに、ヒューズボックス外部への銅の熱拡散も防止される。
【０３９２】
図５７は、図４５から図４８に示すヒューズ素子の第６メタル配線層Ｍ６の配線レイアウトを概略的に示す図である。この図５７においては、下層のヒューズＦＵに対する配線部分および第５メタル配線５２３ａおよび５２３ｂの配置を併せて示す。
【０３９３】
図５７に示す線Ｌ４６−Ｌ４６、Ｌ４７−Ｌ４７およびＬ４８−Ｌ４８は、それぞれ、図４６から図４８に示す断面構造を得るための切断線を示す。
【０３９４】
この図５７に示す第６メタル配線層Ｍ６の配線レイアウトは、ヒューズボックス内のヒューズに共通に配置され、端部のヒューズ素子ＦＳｎに対しても同じレイアウトが用いられる。従って、図５７においては、ヒューズ素子を符号ＦＳで示す。
【０３９５】
図５７において、第６メタル配線５３５が横方向に連続的に延在してベッド配線５３２上部に配置される。この第６メタル配線５３５は複数のヒューズ素子に共通に設けられ、電源電圧ＶＤＤを伝達し、図５５に示すビア５３３を介して下層のベッド配線５３２に電気的に結合される。同様、ヒューズ素子の下側領域においても、第６メタル配線５３６が、図５５に示す第５メタル配線５８０上層に配置され、電源電圧ＶＤＤを複数のヒューズ素子に対して共通に伝達する。
【０３９６】
中央部のヒューズＦＵの溶断領域（トリミング領域）５２９上部に、図４６に示す第６メタル配線５２８に対応するメタル配線５９０が配置される。この第６メタル配線は、ベタ配線であり、それぞれ第６メタル配線５９２ａ，５９２ｂおよび５９４ａおよび５９４ｂを介してそれぞれ第６メタル配線５３５および５３６に結合される。第６メタル配線５９２ａ，５９２ｂは、図５５に示す第５メタル配線５２４ａにビア５２６ａを介して結合され、また、第６メタル配線５９４ａおよび５９４ｂは、図５５に示す第５メタル配線５２４ｂに第５ビア５２６ｂを介して結合される。
【０３９７】
この図５７に示すように、ヒューズＦＵの溶断領域（トリミング領域）直上部に電源電圧ＶＤＤを伝達する第６メタル配線５９０を配置することにより、ヒューズ溶断部近傍からの銅の熱拡散を抑制することができる。またノードＮＤ１を構成する配線をヒューズ上部の拡散防止配線として利用していないため、銅の熱拡散を防止するために必要とされる配線層の数を低減することができる。
【０３９８】
図５８は、この第６メタル配線層Ｍ６の配線レイアウトの変更例を示す図である。図５８においては、上部拡散防止配線５２８として、ストライプ形状の第６メタル配線５９５が互いに平行に間をおいて配置される。これらのストライプ形状第６メタル配線５９５は、それぞれ第６メタル配線５９２および５９４を介してそれぞれ、第６メタル配線５３５および５３６に結合される。このストライプ形状の配線５９５の構成以外、図５８に示す第６メタル配線層Ｍ６のレイアウトは図５７に示す配線レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３９９】
このストライプ形状の配線を用いてヒューズＦＵの溶断領域５２９直上部を覆うことにより、図５７に示すメタルベタ配線５９０を用いて銅の熱拡散を防止する構成と同様の効果を得ることができ、実施の形態２の変更例の場合と同様、この配線のプロセス工程でのディシングおよび配線抵抗等を考慮して、配線幅が定められればよい。
【０４００】
なお、この実施の形態６においても、第１メタル配線層Ｍ１の第１メタル配線のエレクトロマイグレーション耐性が十分な大きさを有する場合には、各配線層を１段下方向に低下させることにより、第５メタル配線層Ｍ５までの配線を利用して拡散防護壁構造を実現することができ、同様の効果を得ることができる。
【０４０１】
以上のように、この実施の形態７に従えば、ヒューズ両側に、防護壁構造を形成し、さらに最上部において、電源線から多方向に低下する防護壁を内部に設けており、少なくとも一部において防護壁が二重構造とされており、隣接ヒューズへの銅の熱拡散を確実に防止することができる。また、第１防護壁内部に上部からの拡散防止用の防護壁を形成しており、ヒューズ素子のレイアウト面積を低減することができる。
【０４０２】
また、ノードＮＤ１を形成する配線構造を防護壁構造として利用するのを避けており、このヒューズの銅熱拡散を防止するための構造を簡略化することができる（ノードを防護壁として利用する場合そのノードを下層部まで配置するための配線回路が複雑となる）。
【０４０３】
なお、平面視において、ヒューズ素子トリミング領域が、第６メタル配線５３６により覆われている。ヒューズＦＵを溶断した場合、ヒューズＦＵと銅拡散防止膜と層間膜（層間絶縁膜）との接触部であるヒューズＦＵの角の部分の２箇所を起点として、ヒューズＦＵの上側にヒューズから離れるようにクラックが発生し、第６メタル配線５３６にクラックが到達し、このクラック内に銅金属が入り込み、ヒューズＦＵと第６メタル配線５３６とが短絡することがある。このとき、ヒューズＦＵの電位が、第６メタル配線５３６上の電源電圧ＶＤＤとなる。応じて、切断判定回路ＣＪＣにより、トリミング不良を検出することが可能となり、不良品として、このチップ（半導体装置）を製品出荷前に検出、除去可能となる。なお、本発明の実施の形態においては、ヒューズＦＵの細身の直上においてヒューズＦＵの上側に配置され、かつヒューズＦＵに最も近いメタル配線は、第６メタル配線５３６であり、電源電圧ＶＤＤが供給されるようなレイアウト構造となる。
【０４０４】
また、拡散防護壁構造を隣接ヒューズ素子間で共有しており、ヒューズ素子のレイアウト面積を低減することができる。
【０４０５】
［実施の形態８］
図５９は、この発明の実施の形態８に従う半導体装置の要部の構成を示す図である。この図５９に示す半導体装置の構成は、以下の点で、図８に示す半導体装置の構成と異なる。すなわち、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに対して共通に、ヒューズゲート電源線６００が設けられ、このヒューズゲート電源線６００へは、電源電圧ＶＤＤが供給される。また、ヒューズゲート接地線６０２が、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに対し共通に設けられ、接地電圧ＶＳＳ（ＧＮＤ）が与えられる。ヒューズ素子ＦＳの電源ノードへは、電源ノード６０４を介して外部からヒューズ電源電圧ＶＤＤＱが与えられる。また、切断判定回路ＣＪＣＫに、制御信号ＺＦＳＲＳＴおよびＺＦＳＲＳＴＤが与えられる。これらの制御信号ＺＦＳＲＳＴおよびＺＦＳＲＳＴＤは、先の図８に示す制御信号ＦＳＲＳＴおよびＦＳＲＳＴＤの相補な制御信号である。ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの他の構成は、図８に示すヒューズプログラム回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０４０６】
ヒューズ素子ＦＳに対し、外部から専用のヒューズ電源電圧ＶＤＤＱを供給することにより、以下の効果が得られる。すなわち、ヒューズ素子溶断時以外ヒューズ電源電圧ＶＤＤＱを接地電圧レベルに維持することにより、ヒューズ素子を介してのリーク電流を低減することができる。また、ヒューズ回路ブロック４０内に対するヒューズ電源線６００およびヒューズゲート接地線６０２の電圧を、ヒューズ状態判定等の動作モードに応じて調整する必要がなく、この電源切換えの制御回路が不要となり、回路構成を簡略化することができる。
【０４０７】
図６０は、図５９に示す切断判定回路ＣＪＣＫの構成の一例を示す図である。図６０において、切断判定回路ＣＪＣＫは、電源ノード（ＶＤＤ）と内部ノードＮＤ１の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１０およびＮチャネルＭＯＳトランジスタＮＱ１０と、電源ノードと内部ノードＮＤ２の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１１およびＰＱ１２と、内部ノードＮＤ１と接地ノードＶＳＳの間に接続されるＮチャネルＭＯＳトランジスタＮＱ１１を含む。
【０４０８】
ＰチャネルＭＯＳトランジスタＰＱ１０は、リセット信号ＺＦＳＲＳＴがＬレベルのとき導通し、内部ノードＮＤ２へ電源電圧ＶＤＤを伝達する。ＮチャネルＭＯＳトランジスタＮＱ１０は、リセット信号ＺＦＳＲＳＴがＨレベルのとき導通し、内部ノードＮＤ１およびＮＤ２を相互結合する。ＮチャネルＭＯＳトランジスタＮＱ１１は、導通時、内部ノードＮＤ１を接地ノードに結合する。ＰチャネルＭＯＳトランジスタＰＱ１１およびＰＱ１２は、両者が導通状態のときに、内部ノードＮＤ２へ電源電圧ＶＤＤを伝達する。
【０４０９】
切断判定回路ＣＪＣＫは、さらに、内部ノードＮＤ２の信号を反転するトライステートインバータｔｖ１０と、判定結果信号Ｊｏｕｔを生成する２段の縦続接続されるインバータＩＶ２０およびＩＶ２１と、リセットディレー信号ＺＦＳＲＳＴＤを受ける２段の縦続接続されるインバータＩＶ２１およびＩＶ２２と、インバータＩＶ２０と反並行に接続されるトライステートインバータＴＶ１１を含む。
【０４１０】
トライステートインバータＴＶ１０は、リセットディレー信号ＺＦＳＲＳＴＤがＬレベルのとき、インバータＩＶ２１およびＩＶ２２からの相補信号に従って活性化される。このトライステートインバータＴＶ１０の出力信号は、また、ＰチャネルＭＯＳトランジスタＰＱ１２のゲートへ与えられる。インバータＩＶ２２の出力信号が、ＰチャネルＭＯＳトランジスタＰＱ１１およびＮチャネルＭＯＳトランジスタＮＱ１１のゲートへ与えられる。トライステートインバータＴＶ１１は、リセットディレー信号ＺＦＳＲＳＴＤがＨレベルのときにインバータＩＶ２１およびＩＶ２２の出力信号に従って活性化され、インバータＩＶ２０とラッチ回路を構成する。
【０４１１】
図６１は、図６０に示すヒューズ切断回路ＣＪＣＫのヒューズ溶断時の動作を示すタイミング図である。以下、図６１を参照して、図６０に示す切断判定回路ＣＪＣＫのヒューズ溶断時の動作について説明する。
【０４１２】
時刻ｔ０以前の初期状態においては、リセット信号ＺＦＳＲＳＴおよびリセットディレー信号ＺＦＳＲＳＴＤはＨレベルにある。応じて、ＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１がオン状態、ＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１がオフ状態である。したがって、内部ノードＮＤ１およびＮＤ２は、ともにＭＯＳトランジスタＮＱ１０およびＮＱ１１により接地電圧ＶＳＳレベルに維持される。また、このとき、ヒューズ電源ノードの電圧ＶＤＤＱは、接地電圧レベルである。
【０４１３】
時刻ｔ０において、このヒューズ素子ＦＳの切断を行なうヒューズ切断サイクルが始まる。このヒューズ切断サイクル開始に従って、ヒューズリセット信号ＺＦＳＲＳＴがＬレベルとなり、またヒューズリセットディレー信号ＺＦＳＲＳＴＤがこれと並行してまたはそれより遅れてリセットディレー信号ＺＦＳＲＳＴＤがＬレベルとなる。応じて、ＮチャネルＭＯＳトランジスタＮＱ１０がオフ状態となり、内部ノードＮＤ１およびＮＤ２が電気的に分離される。ＭＯＳトランジスタＰＱ１０が、オン状態となり、内部ノードＮＤ２が電源電圧ＶＤＤレベルに充電される。
【０４１４】
このとき、また、インバータＩＶ２１およびＩＶ２２の出力信号がそれぞれＨレベルおよびＬレベルとなり、トライステートインバータＴＶ１０が活性状態となり、内部ノードＮＤ２の信号を反転して出力する。応じて、ＰチャネルＭＯＳトランジスタＰＱ１１およびＰＱ１２がオン状態となり、トライステートインバータＴＶ１０とＭＯＳトランジスタＰＱ１１、ＰＱ１２によりラッチ回路が形成され、内部ノードＮＤ２が電源電圧ＶＤＤレベルに維持され、また、トライステートインバータＴＶの出力信号がＬレベルに維持される。トライステートインバータＴＶ１１が、非活性化されても、判定結果信号Ｊｏｕｔに対してはこのトライステートインバータＴＶ１１は、何ら影響を及ぼさない。
【０４１５】
この状態を維持して、時刻ｔ１において、ヒューズ電源電圧ＶＤＤＱが所定の電圧レベルに設定される。このとき、図５９に示す溶断電流供給トランジスタＣＴｒがヒューズ切断クロック信号ＦＧＣＬＫおよび対応のプログラムスキャンフリップフロップ（ＦＦ）ＰＳＲおよびＦＳ選択スキャンフリップフロップ（ＦＦ）ＦＳＲからの信号に従って選択的にオン状態となる。ヒューズ素子ＦＳにおいてヒューズＦＵの溶断時においては、溶断電流供給トランジスタＣＴｒがオン状態となり、ノードＮＤ１へヒューズ溶断電流が流れその電圧レベルが一旦上昇するものの、ヒューズＦＵ溶断後その電圧レベルは、Ｌレベルに低下する（溶断電流供給トランジスタによる）。一方、ヒューズＦＵの非溶断時には溶断電流供給トランジスタＣＴｒはオフ状態に維持されるため、ノードＮＤ１は、ヒューズＦＵを介してヒューズ電源電圧ＶＤＤＱの電圧レベルに維持される。
【０４１６】
このヒューズ溶断時においては、ＭＯＳトランジスタＮＱ１０およびＮＱ１１がオフ状態であり、内部ノードＮＤ１に対する切断判定回路ＣＪＣＫの充放電電流経路は遮断されており、ヒューズ溶断処理に対して、切断判定回路ＣＪＣＫは、何ら影響を及ぼさない。
【０４１７】
時刻ｔ２においてヒューズ切断期間が完了すると、ヒューズ電源電圧ＶＤＤＱがＬレベルに設定される。したがって、ヒューズＦＵの切断後、ヒューズ両端の電圧はともに接地電圧レベルに維持される。非切断ヒューズにおいても、このヒューズ電源電圧ＶＤＤＱの電圧レベルの低下により、その両端電圧は同じ電圧レベルに維持される。
【０４１８】
時刻ｔ３においてヒューズ切断サイクルが完了すると、リセット信号ＺＦＳＲＳＴおよびリセットディレー信号ＺＦＳＲＳＴＤがＨレベルとなり、ＭＯＳトランジスタＰＱ１０およびＰＱ１１がオフ状態となり、ＭＯＳトランジスタＮＱ１０およびＮＱ１１がオン状態となり、内部ノードＮＤ１およびＮＤ２がともに接地電圧レベルに維持される。
【０４１９】
また、トライステートインバータＴＶ１０が非活性化され、また、トライステートインバータＴＶ１１が活性化され、ＭＯＳトランジスタＰＱ１２のゲート電位が直前のＬレベルに維持される。ＰチャネルＭＯＳトランジスタＰＱ１２がオン状態であっても、ＰチャネルＭＯＳトランジスタＰＱ１１がオフ状態であり、内部ノードＮＤ２は電源ノードから分離されており、内部ノードＮＤ２は、ＮチャネルＭＯＳトランジスタＮＱ１１により接地電圧ＶＳＳレベルに維持される。
【０４２０】
図６２は、図６０に示す切断判定回路ＣＪＣＫの切断判定動作およびヒューズの電圧ストレス印加時の動作を示すタイミング図である。以下、図６２を参照して、図６０に示す切断判定回路のヒューズの状態判定動作およびヒューズ電圧ストレス印加時の動作について説明する。
【０４２１】
まず、ヒューズ切断動作時以外（テストモード時または通常動作時のシステムリセット後または電源投入時）においては、ヒューズ電源電圧ＶＤＤＱは、Ｌレベルの接地電圧レベルに維持される。判定動作前においては、リセット信号ＺＦＳＲＳＴおよびリセットディレー信号ＺＦＳＲＳＴＤはともにＨレベルである。切断判定回路ＣＪＣＫにおいて、ＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１がオン状態、ＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１がオフ状態であり、内部ノードＮＤ１およびＮＤ２は、ともに接地電圧ＶＳＳレベルにある。また、溶断電流供給トランジスタＣＴｒは、オフ状態に維持される。
【０４２２】
ヒューズ素子の状態を判別するとき、ヒューズリセット信号ＺＦＳＴＲがＬレベルに設定され、またこれと並行してまたは少し遅れてヒューズリセットディレー信号ＺＦＳＲＳＴＤがＬレベルに駆動される。応じて、ＭＯＳトランジスタＮＱ１０およびＮＱ１１がオフ状態に設定され、一方、ＭＯＳトランジスタＰＱ１０はオン状態となり、内部ノードＮＤ２が、電源電圧ＶＤＤレベルにプリチャージされる。トライステートインバータＴＶ１０は、リセットディレー信号ＺＦＳＲＳＴＤがＬレベルであるため、活性状態であり、内部ノードＮＤ２の電圧レベルに応じてＬレベルの信号を出力し、応じてＰチャネルＭＯＳトランジスタＰＱ１２がオン状態となり、内部ノードＮＤ２は、電源電圧ＶＤＤレベルに維持される。このときトライステートインバータＴＶ１１が、出力ハイインピーダンス状態にある。この状態においては、判定結果信号Ｊｏｕｔは、トライステートインバータＴＶ１０の出力信号に従ってＬレベルとなる。
【０４２３】
次いで、リセットディレー信号ＺＦＳＲＳＴＤをＬレベルに維持した状態で、リセット信号ＺＦＳＦＳＴをＨレベルに立上げる。応じて、ＭＯＳトランジスタＰＱ１０がオフ状態、ＭＯＳトランジスタＮＱ１０がオン状態となり、内部ノードＮＤ２およびＮＤ１が電気的に接続される。ヒューズ素子ＦＳのヒューズＦＵの切断状態のときには、内部ノードＮＤ２からの電源電圧が内部ノードＮＤ１へ伝達され、内部ノードＮＤ１およびＮＤ２の電圧レベルが、電源電圧ＶＤＤレベルに維持され、トライステートインバータＴＶ１０の出力信号は、Ｌレベルに維持される。応じて、判定結果信号ＪｏｕｔもＬレベルに維持される。
【０４２４】
一方、ヒューズＦＵが、非切断状態にあるときには、内部ノードＮＤ１が接地電圧レベルのヒューズ電源ノード（ＶＤＤＱ）に結合され、内部ノードＮＤ１およびＮＤ２の電圧レベルがヒューズＦＵを介して接地電圧レベルのヒューズ電源ノードに放電され、Ｌレベルに低下する。トライステートインバータＴＶ１０は活性状態にあるため、この内部ノードＮＤ２の電圧レベルに応じた信号を出力し、結果判定出力信号Ｊｏｕｔの電圧レベルがヒューズの切断／非切断に応じて変化する。
【０４２５】
次いで、リセットディレー信号ＺＦＳＲＳＴＤをＨレベルに立上げ、トライステートインバータＴＶ１０を出力ハイインピーダンス状態に設定する。このとき、トライステートインバータＴＶ１１が活性化され、インバータＩＶ２０およびトライステートインバータＴＶ１１によりラッチ回路が形成され、内部ノードＮＤ２の電圧レベルが保持され、判定結果信号Ｊｏｕｔは、ヒューズＦＵの切断・非切断状態に応じた電圧レベルに維持される。
【０４２６】
外部で判定結果出力信号Ｊｏｕｔの電圧レベルを見ることにより、ヒューズ素子ＦＳが切断状態であるか非切断状態であるかを識別することができる。また、通常動作時においては、初期化時において切断判定回路ＣＪＣＫの出力信号Ｊｏｕｔが対象回路へ与えられ、ヒューズ情報利用回路の内部状態が設定される。
【０４２７】
次に、ヒューズ素子ＦＳのヒューズＦＵに電圧ストレスを印加し、このヒューズの寿命を測定する場合の動作について説明する。電圧ストレス印加時においても、ヒューズ電源電圧ＶＤＤＱはＬレベルに維持される。リセット信号ＺＦＳＲＳＴをＨレベルからＬレベルに立下げ、また、リセットディレー信号ＺＦＳＲＳＴＤがリセット信号ＺＦＳＲＳＴと並行してまたはそれより遅れてＬレベルに設定する。ＭＯＳトランジスタＰＱ１０がオン状態、ＭＯＳトランジスタＮＱ１０がオフ状態となり、内部ノードＮＤ１およびＮＤ２が、互いに分離される。内部ノードＮＤ２が、ＭＯＳトランジスタＰＱ１０により充電され電源電圧ＶＤＤレベルとなる。このとき、内部ノードＮＤ１は、初期状態の接地電圧レベルである。また、ＭＯＳトランジスタＮＱ１０がオフ状態となり、また、トライステートインバータＴＶ１０が活性状態となり、内部ノードＮＤ２の電圧レベルを反転する。応じて、トライステートインバータＴＶ１０の出力信号およびインバータＩＶ２２の出力信号がＬレベルとなり、ＭＯＳトランジスタＰＱ１１およびＰＱ１２がともにオン状態となり、内部ノードＮＤ２は、電源電圧ＶＤＤレベルに維持される。
【０４２８】
リセットディレー信号ＺＦＳＲＳＴＤをＬレベルに維持した状態で、リセット信号ＺＦＳＲＳＴをＨレベルに立上げる。応じて、ＭＯＳトランジスタＰＱ１０がオフ状態、ＭＯＳトランジスタＮＱ１０がオン状態となり、内部ノードＮＤ１およびＮＤ２が電気的に結合される。このとき、ＭＯＳトランジスタＰＱ１１はオン状態である。ヒューズＦＵが低抵抗状態のときには、ヒューズ電源電圧ＶＤＤＱが接地電圧レベルであるため、内部ノードＮＤ２の電圧レベルが低下し、トライステートインバータＴＶ１０の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ１２がオフ状態となり、内部ノードＮＤ２の電圧レベルは、Ｌレベルとなる。ヒューズＦＵが高抵抗状態（切断状態）のときには、内部ノードＮＤ１およびＮＤ２は、Ｈレベルに維持される。トライステートインバータＴＶ１０の出力信号はＬレベルとなり、ＭＯＳトランジスタＰＱ１１およびＰＱ１２により内部ノードＮＤ２が充電され、その電圧レベルはＨレベルを維持する。
【０４２９】
内部ノードＮＤ２の電圧レベルに応じて、判定結果出力信号Ｊｏｕｔの電圧レベルは、ヒューズＦＵの非切断時（低抵抗状態時）においてはＨレベル、切断状態の高抵抗状態においては、Ｌレベルとなる。
【０４３０】
この場合、ヒューズＦＵが高抵抗状態のとき、ヒューズＦＵの両端には、電源電圧ＶＤＤレベルの電圧が印加され、銅切片による銅原子のマイグレーションにより、その抵抗値が低下した場合、結果判定出力信号Ｊｏｕｔの電圧レベルが変化する。したがって、この高抵抗状態のヒューズＦＵが低抵抗状態に変化するまでの時間を測定することにより、ヒューズＦＵの寿命を測定することができる。また、低抵抗状態のヒューズＦＵに対しては、その両端が接地電圧レベルに設定され、不要な電圧ストレスが印加されるのは回避される。
【０４３１】
この電圧ストレス印加期間が完了すると、リセット信号ＺＦＳＲＳＴおよびリセットディレー信号ＺＦＳＲＳＴＤがともにＨレベルに維持され、トライステートインバータＴＶ１０が出力ハイインピーダンス状態、トライステートインバータＴＶ１１が活性状態となり、内部ノードＮＤ２およびＮＤ１は、ＭＯＳトランジスタＮＱ１０およびＮＱ１１により接地電圧ＶＳＳレベルに維持される。
【０４３２】
このヒューズゲート電源電圧ＶＤＤＱは、ヒューズ溶断時のみ所定の電圧レベル（電源電圧ＶＤＤ以上の溶断電圧）に設定するとともに、それ以外の動作時、接地電圧レベルに維持することにより、以下の利点が得られる。すなわち、仮想接地線およびヒューズゲート電源線を用いてヒューズゲート電源電圧ＦＧＶＤＤ１および仮想接地電圧ＶＧＮＤの電圧レベルを調整する場合、その変化タイミングの調整が複雑となり、また電圧を切換えるための回路構成が必要とされる。しかしながら、ヒューズゲート電源電圧ＶＤＤＱが別途供給されるだけで、その電圧レベルをヒューズ素子溶断時においてのみ所定の溶断電圧レベル（電源電圧レベル以上またはそれ以下の適当な電圧レベル）に設定するだけであり、電圧切換のための回路構成が不要となり、また切換タイミングの調整も不要となる。また、ヒューズゲート電源電圧ＶＤＤＱは、通常動作モード時においては、接地電圧レベルに維持されるため、電源立上げ時等におけるヒューズＦＵを介したリーク電流は十分に抑制される。特に、ヒューズ溶断時、通常動作モードにおいて、ヒューズゲート電源電圧を接地電圧と異なる所定の電圧、例えば、電源電圧ＶＤＤに設定した場合、溶断されたヒューズの銅原子が電圧により拡散し、周辺の回路に悪影響を与える。このヒューズゲート電源電圧ＶＤＤＱは、ヒューズ溶断時のみ所定の電圧（電源電圧以上の溶断電圧）に設定するとともに、それ以外の動作時、接地電圧レベルに維持するため、このような不具合も無くなる。
【０４３３】
また、このヒューズゲート電源電圧ＶＤＤＱを利用する場合、先の実施の形態２から７において示した銅拡散防護壁構造においては、内部ノードＮＤ１およびヒューズ電源電圧ＶＤＤＱが通常動作モード時においてはともに接地電圧ＶＳＳレベルに維持されるため、内部のヒューズ素子下層の溶断電流供給トランジスタの電極配線および防護壁構造を構成するメタル配線および溝形状ビアはすべて接地電圧レベルの同一電圧レベルに維持される。したがって銅原子の拡散は、単に熱拡散を考慮するだけでよく、先の実施の形態２から７において示したヒューズ素子の防護壁構造において電源電圧ＶＤＤに代えてヒューズゲート電源電圧ＶＤＤＱを伝達する配線を配置するとともに、仮想接地線に代えて接地線（ＶＳＳ線）を配置するだけで、同様の効果を得ることができる。
【０４３４】
なお、このヒューズゲート電源電圧ＶＤＤＱは、テスト時においては外部からのテスターにより供給され、また他の制御信号も、テスターから供給されればよい。通常動作モード時にヒューズ電源電圧ＶＤＤＱを接地電圧に維持するためには、パッケージ封止時に、ヒューズ電源パッドを、接地ピン端子に結合するだけでよい。
【０４３５】
図６３は、この発明の実施の形態８に従う半導体装置（半導体集積回路装置）の全体の構成を概略的に示す図である。この半導体装置は、ビルトインセルフテスト回路（ＢＩＳＴ）を含み、このＢＩＳＴにより内部テストを実行する。図６３において、半導体装置１内に配置されるビルトインセルフテスト回路６１０は、外部とテストデータＳＩＮｏおよびＳＯＵＴｏを端子６１２および６１４を介して送受し、配線溶断プログラム回路４の動作制御および内部回路（コア回路）２内に含まれる制御回路６２０の動作を制御する。電源端子６１５および６１６からの電源電圧ＶＤＤおよび接地電圧ＶＳＳが内部回路（コア回路）２および配線溶断プログラム回路４に供給され、ヒューズ電源ノード（パッド）６０４からのヒューズ電源電圧ＶＤＤＱは電源制御部６２５を介して配線溶断プログラム回路４へ供給される。この電源制御部６２５は、ビルトインセルフテスト回路６１０からの制御により、ヒューズ溶断時、所定のタイミングでこのヒューズゲート電源電圧ＶＤＤＱを、ヒューズ溶断に必要な高電圧（電源電圧ＶＤＤ以上）に設定する。
【０４３６】
この電源制御部６２５は、ヒューズ溶断時以外、ビルトインセルフテスト回路６１０により、そのヒューズゲート電源電圧ＶＤＤＱを接地電圧（ＶＳＳ）レベルに維持する。この半導体装置１のパッケージ封止時においては、ヒューズゲート電源ノード（パッド）はボンディングワイヤにより接地ピンに結合される。
【０４３７】
内部回路２の制御回路６２０に対しては、端子（パッド）６１８を介して与えられる外部制御信号ＥＸＣＴＬが与えられ、この内部回路２の動作モードが指定される。内部制御回路６２０は、テストモードがこの制御信号ＥＸＣＴＬにより指定されると、ビルトインセルフテスト回路６１０を起動し、テストを実行する。
【０４３８】
ヒューズ溶断時およびテストモード時においてはビルトインセルフテスト回路６１０が動作し、制御回路６２０の動作をテストするとともに、配線溶断プログラム回路４に対し必要なクロック信号および制御信号を供給し、プログラムデータＳＩＮｉを、外部からのテストデータＳＩＮｏに従って供給するとともに、この配線溶断プログラム４からのシリアル出力ＳＯＵＴｉに従って外部上のテストデータＳＯＵＴｏを生成する。
【０４３９】
したがって、この半導体装置１内においてビルトインセルフテスト回路６１０が設けられている場合においても、電源制御部６２５を設けることにより、ヒューズ溶断時においてのみヒューズ電源電圧ＶＤＤＱを所定の電圧レベルに設定し、それ以外の動作時、および内部回路の動作する通常動作時（制御回路６２０による制御が行なわれる）においては、電源電圧ＶＤＤＱは接地電圧レベルに維持される。
【０４４０】
以上のように、この発明の実施の形態８に従えば、特定のパッドを介して電源電圧とは別のヒューズ電源電圧を供給しヒューズ素子へ供給している。したがって、ヒューズ素子溶断後および溶断時、複雑な制御を必要とすることなく、ヒューズを溶断することができるとともに、通常動作時にヒューズ素子におけるリーク電流を低減することができる。
【０４４１】
［変更例］
図６４は、この発明の実施の形態８の変更例の配線溶断プログラム回路の構成を概略的に示す図である。図６４においては、１つのヒューズ素子ＦＳに関連する部分の構成を代表的に示す。このヒューズ素子ＦＳに対し、ヒューズ素子ＦＳの切断／非切断を判定するための切断判定回路６５０が設けられる。ヒューズ素子ＦＳと接地ノードの間に溶断電流供給トランジスタ６５２が設けられ、この溶断電流供給トランジスタ６５２は対応の切断制御回路６５４によりオン／オフ状態が制御される。
【０４４２】
このヒューズ素子ＦＳの電源ノードへは、電源制御回路６５６を介してヒューズ電源電圧ＶＤＤＱが供給される。この電源制御回路６５６は、外部のヒューズ電源ノード（パッド）からの外部ヒューズ電源電圧ＥＸＶＤＤＱに従ってヒューズ溶断時に、ヒューズ電源電圧ＶＤＤＱを電源電圧ＶＤＤ以上の溶断電圧レベルに設定し、それ以外のときには、この外部電源電圧ＥＸＶＤＤＱは接地電圧レベルに維持され、ヒューズ電源電圧ＶＤＤＱを接地電圧レベルに維持する。この切断判定回路６５０および切断制御回路６５４へは、電源電圧ＶＤＤが、動作電源電圧として供給される。
【０４４３】
この切断判定回路６５０は、ヒューズ素子ＦＳのヒューズＦＵの切断／非切断に応じた信号を送出するノード時において、このヒューズＦＵの切断／非切断状態に応じた出力信号ＪＯＵＴを生成する回路構成であればよく、任意の回路構成を利用することができる。また、切断制御回路６５４は、このヒューズ素子ＦＳのヒューズＦＵの切断時、溶断電流供給トランジスタ６５２をオン状態に設定する回路構成であれば任意の構成を利用することができる。
【０４４４】
したがって、このような一般のヒューズプログラム回路の構成に対しても、ヒューズ素子ＦＳとその周辺の切断判定回路６５０および切断制御回路６５４とに対し上述の外部電源ノード（パッド）からの電源電圧ＶＤＤおよびＥＸＶＤＤＱを供給することにより、ヒューズＦＵを介しリーク電流を抑制することができるとともに、切断制御回路６５４における動作制御を簡略化することができる。
【産業上の利用可能性】
【０４４５】
この発明は、一般にヒューズ素子を用いて内部回路の動作態様および動作条件を設定するヒューズプログラム回路を含む構成であれば、半導体集積回路装置に対し一般に適用することができる。
【符号の説明】
【０４４６】
１  半導体装置、２  内部回路（コア回路）、４  配線溶断プログラム回路、ＦＰＫ１−ＦＰＫｎ  ヒューズプログラム回路、ＣＪＣ  切断判定回路、ＦＳ  ヒューズ素子、ＡＧ１  ＡＮＤ回路、ＣＴｒ  溶断電流供給トランジスタ、ＦＳＳＲ  ＦＳ選択スキャンフリップフロップ、ＰＳＲ  プログラムスキャンフリップフロップ、１０  ＮＡＮＤゲート、１２  レベル変換器、１４  インバータ、９  電源切換回路、３０  ヒューズゲート電源線、３２  仮想接地線、４７  ＮチャネルＭＯＳトランジスタ、４６ａ，４６ｂ  ＮチャネルＭＯＳトランジスタ、４５  ＰチャネルＭＯＳトランジスタ、ＦＵ  ヒューズ、７４  熱拡散防護壁構造、７６  ヒューズ直上防護壁層、９２ａ−９２ｆ  第２メタル配線、９３ｂ−９３ｅ  第２ビア、９４ａ−９４ｄ  第３メタル配線、９５ａ−９５ｄ  溝形状第２ビア、９８ａ−９８ｄ  第２メタル配線、９７ａ−９７ｄ  溝形状第３ビア、９９ａ−９９ｄ  溝形状第４ビア、１００ａ−１００ｄ  第５メタル配線、１０２  第６メタル配線、１０１ａ、１０１ｂ  溝形状第５ビア、１６０  ヒューズ直上第６メタル配線、１６２  ストライプ状直上第６メタル配線、ＦＵ（Ｍ３）  ヒューズ、１７０  第５メタル配線、２０８ａ−２０８ｄ  第１メタル配線、２１１ａ−２１１ｄ  第２メタル配線、２１２ａ−２１２ｄ  溝形状第１ビア、２１３ａ−２１３ｂ  第３メタル配線、２１４ａ，２１４ｂ  第４メタル配線、２１５ａ，２１５ｂ  溝形状第３ビア、２１６ａ，２１６ｂ  第５メタル配線、２１７ａ，２１７ｂ  溝形状第４ビア、２２０  第６メタル配線（電源線）、２００  Ｐウェル（基板領域）、２７０  第６メタルメタ配線、２８０  スライブ状第６メタル配線、２９０ａ，２９０ｂ  第２メタル配線、２９１ａ，２９１ｂ  溝形状第２ビア、ＦＵ２（Ｍ３）  ヒューズ、２９２  第５メタル配線、ＦＵａ−ＦＵｃ  ヒューズ、３３０ｘ，３３０ａ−３３０ｄ，３３０ｙ，３４１  第２メタル配線、３３９  第３メタル配線、３４０  溝形状第２ビア、３３８  溝形状第３ビア、３０９  第４メタル配線、３１０  溝形状第４ビア、３３７  第５メタル配線、３３６  溝形状第５ビア、３３４  第６メタル配線、３２０  Ｐウェル（半導体基板領域）、４０７ａ−４０７ｄ  第１メタル配線、４０９ａ−４０９ｄ  第２メタル配線、４１０ａ−４１０ｄ  溝形状第１ビア、４１１ａ，４１１ｂ  第３メタル配線、４１２ａ、４１２ｂ  溝形状第２ビア、４１３ａ，４１３ｂ  第４メタル配線、４１４ａ，４１４ｂ  溝形状第３ビア、４１５ａ−４１５ｄ  第５メタル配線、４１６ａ，４１６ｂ  溝形状第４ビア、４１７ａ，４１７ｂ  溝形状第５ビア、４２０  第６メタル配線、４５０  Ｐウェル（半導体基板領域）、４６４ａ−４６４ｄ  第１メタル配線、４６７ａ−４６７ｄ  溝形状第１ビア、４６６ａ−４６６ｄ  第２メタル配線、４６９ａ，４６９ｂ  溝形状第２ビア、４６８ａ−４６８ｄ  第３メタル配線、４７０ａ，４７０ｂ  第４メタル配線、４７１ａ，４７１ｂ  溝形状第４ビア、４７２ａ，４７２ｂ  第５メタル配線、４７３ａ，４７３ｂ  溝形状第４ビア、４７４ａ，４７４ｂ  溝形状第５ビア、４７５  第６メタル配線、５１６ａ−５１６ｄ  第１メタル配線、５１０  Ｐウェル（半導体基板領域）、５１７ａ−５���７ｄ  第２メタル配線、５１８ａ−５１８ｄ  溝形状第１ビア、５１９ａ，５１９ｂ  第３メタル配線、５２０ａ、５２０ｂ  溝形状第２ビア、５２１ａ，５２１ｂ  第４メタル配線、５２２ａ，５２２ｂ  溝形状第３ビア、５２３ａ、５２３ｂ，５２４ａ，５２４ｂ  第５メタル配線、５２５ａ，５２５ｂ  溝形状第４ビア、５２６ａ，５２６ｂ  溝形状第５ビア、５２８  第６メタル配線、５０４Ａ，５０４Ｂ  第１の防護壁構造、５０６Ａ，５０６Ｂ，５０６Ｃ  第２の防護壁構造、５３０  第４メタル配線、５３２  第５メタル配線、５４０ｕ，５４０ｖ，５４０ｗ  第３メタル配線、５４４  第４メタル配線、６００  ヒューズゲート電源線、６０２  ヒューズゲート接地線、６０４  ヒューズ電源ノード（パッド）、ＣＪＣＫ  切断判定回路、６１０  ビルトインセルフテスト回路、６２０  制御回路、６２５  電源制御部、６１５  電源ノード、６１６  接地ノード、６１８  制御信号ノード、６５０  切断判定回路、６５２  溶断電流供給トランジスタ、６５４  切断制御回路、６５６  電源制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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