(57)【要約】      （修正有）【課題】出力回路のスイッチング素子の短絡による破壊を確実に防止することが可能な出力バッファ回路及びそれを複数備えた出力バッファシステムを提供する。【解決手段】第１の上側スイッチング素子４の他方の主端子と第１の下側スイッチング素子５の一方の主端子とを接続する部分が外部への出力部６を構成する第１の出力回路２と、出力端子が第１の出力回路２の出力部６に接続された第２の出力回路２２と、第１の出力回路２の出力部６の短絡を検出する短絡検出回路２４と、を備え、その起動時に、第１の出力回路２を動作させる前に第２の出力回路２２を動作させて短絡検出回路２４を動作させ、出力部６の短絡が検出されなかった場合に第１の出力回路２を動作させ、出力部６の短絡が検出された場合には第１の出力回路２を動作させないよう構成されている。【選択図】図１
2010062737.tif 000002
【特許請求の範囲】
【請求項１】
一方の主端子が第１の電圧に保持される第１の高電圧側スイッチング素子と一方の主端子が前記高電圧側スイッチング素子の他方の端子に接続されていて他方の主端子が前記第１の電圧より低い第２の電圧に保持される第１の低電圧側スイッチング素子とを備え、前記第１の高電圧側スイッチング素子の他方の主端子と前記第１の低電圧側スイッチング素子の一方の主端子とを接続する部分が外部への出力部を構成する第１の出力回路と、
出力端子が前記第１の出力回路の出力部に接続された第２の出力回路と、
前記第１の出力回路の前記出力部と前記第１の電圧に保持される電気経路または前記第２の電圧に保持される電気経路との短絡（以下、出力部の短絡という。）を検出する短絡検出回路と、を備え、
出力バッファ回路の起動時に、前記第１の出力回路を動作させる前に前記第２の出力回路を動作させて前記短絡検出回路を動作させ、前記出力部の短絡が検出されなかった場合に前記第１の出力回路を動作させ、前記出力部の短絡が検出された場合には前記第１の出力回路を動作させないよう構成されている、出力バッファ回路。
【請求項２】
前記第１の出力回路、前記第２の出力回路、及び前記短絡検出回路の動作を制御する制御回路を備え、
前記制御回路は、前記出力バッファ回路の起動時に、前記第１の出力回路を動作させる前に前記第２の出力回路を動作させて前記短絡検出回路を動作させ、前記出力部の短絡が検出されなかった場合に前記第１の出力回路を動作させ、前記出力部の短絡が検出された場合には前記第１の出力回路を動作させないよう構成されている、請求項１に記載の出力バッファ回路。
【請求項３】
前記第２の出力回路の電流駆動能力は、前記第１の出力回路の前記第１の高電圧側スイッチング素子及び前記第１の低電圧側スイッチング素子による電流駆動能力よりも小さい、請求項１に記載の出力バッファ回路。
【請求項４】
前記第２の出力回路は、前記出力端子に電流を吐き出す高電圧側出力回路と、前記出力端子から電流を吸い込む低電圧側出力回路とを備えている、請求項１乃至３のいずれかに記載の出力バッファ回路。
【請求項５】
前記高電圧側出力回路と前記低電圧側出力回路とを同時に動作させて前記短絡検出回路を動作させるよう構成されている、請求項４に記載の出力バッファ回路。
【請求項６】
前記高電圧側出力回路及び前記低電圧側出力回路の一方を動作させて前記短絡検出回路を動作させ、前記短絡が検出されなかった場合に、前記高電圧側出力回路及び前記低電圧側出力回路の他方を動作させて前記短絡検出回路を動作させるよう構成されている、請求項４に記載の出力バッファ回路。
【請求項７】
前記短絡検出回路は、前記第１の出力回路の前記出力部の電圧を予め設定された電圧と比較することにより前記短絡を検出するよう構成されている、請求項１乃至６のいずれかに記載の出力バッファ回路。
【請求項８】
前記第１の出力回路を動作させる場合に、前記第１の出力回路の第１の高電圧側スイッチング素子と前記第２の出力回路の高電圧側出力回路とを同時にＯＮさせるとともに前記第１の出力回路の第１の低電圧側スイッチング素子と前記第２の出力回路の低電圧側出力回路とを同時にＯＦＦさせ、又は、前記第１の出力回路の第１の高電圧側スイッチング素子と前記第２の出力回路の側駆動回路とを同時にＯＦＦさせるとともに前記第１の出力回路の第１の低電圧側スイッチング素子と前記第２の出力回路の低電圧側出力回路とを同時にＯＮさせるよう構成されている、請求項４乃至７のいずれかに記載の出力バッファ回路。
【請求項９】
前記第２の出力回路は、一方の主端子が第３の電圧に保持される第２の高電圧側スイッチング素子と一方の主端子が前記第２の高電圧側スイッチング素子の他方の端子に接続されていて他方の主端子が前記第３の電圧より低い第４の電圧に保持される第２の低電圧側スイッチング素子とを備え、前記第２の高電圧側スイッチング素子の他方の主端子と前記第２の低電圧側スイッチング素子の一方の主端子とを接続する部分が前記第２の出力回路の前記出力端子を構成している、請求項１に記載の出力バッファ回路。
【請求項１０】
前記第２の高電圧側スイッチング素子が前記出力端子に電流を吐き出す高電圧側出力回路を構成し、前記第２の低電圧側スイッチング素子が前記出力端子から電流を吸い込む低電圧側出力回路を構成している、請求項９に記載の出力バッファ回路。
【請求項１１】
前記短絡検出回路により前記出力部の短絡が検出されなかった場合に、前記第２の出力回路の動作を停止させるよう構成されている、請求項１乃至１０のいずれかに記載の出力バッファ回路。
【請求項１２】
複数の請求項１乃至１１のいずれかに記載の出力バッファ回路を備え、いずれかの前記出力バッファ回路においてその第１の出力回路の出力部の短絡が検出された場合には全ての前記出力バッファ回路において各々の第１の出力回路を動作させないよう構成されている、出力バッファシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は短絡検出機能を備えた出力バッファ回路及びそれを複数備えた出力バッファシステムに関するものである。
【背景技術】
【０００２】
従来、音響機器のパワーアンプやテレビ等の音声出力回路あるいはモータ駆動回路等の比較的大電流で負荷を駆動する出力回路をＩＣ化しようとする場合、ＩＣ実装時における半田ブリッジ等により、電源端子と出力端子との短絡（以下、天絡と称する）、あるいはＧＮＤ端子と出力端子との短絡（以下、地絡と称する）によってＩＣが破壊する場合があった。
【０００３】
このような課題に対し、短絡保護機能を備えた出力制御回路が提案されている（例えば、特許文献１参照）。図１２はこの従来の短絡保護機能を備えた出力制御回路の構成を示す回路図である。図１２において、出力制御回路１０１は出力回路１０２を制御する。出力回路１０２は電源ＶＭとＧＮＤとの間に直列に接続された上側スイッチング素子１０４と下側スイッチング素子１０５とから成り、上側スイッチング素子１０４のゲートには上側プリドライブ回路１０９が接続され、下側スイッチング素子１０５のゲートには下側プリドライブ回路１１０が接続されている。
【０００４】
上側スイッチング素子１０４のゲートにはこの上側スイッチング素子１０４をＯＦＦさせるための上側遮断回路１１３が接続され、この上側遮断回路１１３には地絡検出コンパレータ１１７が接続されている。地絡検出コンパレータ１１７のプラス側入力端子には基準電圧Ｖ１’を発生する電圧源が接続され、マイナス側入力端子には、上側スイッチング素子１０４と下側スイッチング素子１０５との接続部からなる出力部１０６が接続され、電源端子にはスイッチＳＷ１を介して電源ＶＣが接続されている。この構成により、地絡検出コンパレータ１１７は、スイッチＳＷ１がＯＮして電源ＶＣから電力が供給された時に動作し、出力部６の電圧が基準電圧Ｖ１’より低い場合に、上側遮断回路１１３へ上側スイッチング素子１０４をＯＦＦさせる信号を出力する。
【０００５】
下側スイッチング素子１０５のゲートにはこの下側スイッチング素子１０５をＯＦＦさせるための下側遮断回路１１４が接続され、この下側遮断回路１１４には天絡検出コンパレータ１１８が接続されている。天絡検出コンパレータ１１８のマイナス側入力端子には基準電圧Ｖ２’を発生する電圧源が接続され、プラス側入力端子には出力部１０６が接続され、電源端子にはスイッチＳＷ２を介して電源ＶＣが接続されている。この構成により、天絡検出コンパレータ１１８は、スイッチＳＷ２がＯＮして電源ＶＣから電力が供給された時に動作し、出力部１０６の電圧が基準電圧Ｖ２’より高い場合に、下側遮断回路１１４へ下側スイッチング素子１０５をＯＦＦさせる信号を出力する。
【０００６】
さらに、上側スイッチング素子１０４のゲートにはこの上側スイッチング素子１０４のＡＳＯレベルを検出する上側ＡＳＯ（安全動作領域）検出回路１１５が接続され、下側スイッチング素子１０５のゲートにはこの下側スイッチング素子１０５のＡＳＯレベルを検出する下側ＡＳＯ検出回路１１６が接続されている。上側ＡＳＯ検出回路１１５は、上側スイッチング素子１０４のＡＳＯ状態が予め設定されたＡＳＯレベル以上であればスイッチＳＷ１をＯＮさせて地絡検出コンパレータ１１７を動作させ、予め設定されたＡＳＯレベル以下であればスイッチＳＷ１をＯＦＦさせて地絡検出コンパレータ１１７を非動作にする。また、下側ＡＳＯ検出回路１１６は、下側スイッチング素子１０５のＡＳＯ状態が予め設定されたＡＳＯレベル以上であればスイッチＳＷ２をＯＮさせて天絡検出コンパレータ１１８を動作させ、予め設定されたＡＳＯレベル以下であればスイッチＳＷ２をＯＦＦさせて天絡検出コンパレータ１１８を非動作にする。
【０００７】
このように構成された従来の出力制御回路は以下のように動作する。
【０００８】
図１３はこの従来の出力制御回路において出力部１０６が地絡（ＧＮＤに短絡）した場合の状態を示す回路図である。図１３に示すように、この状態で上側スイッチング素子１０４がＯＮし、下側スイッチング素子１０５がＯＦＦすると、出力部１０６の電圧はＧＮＤの電圧（電位）になるため、ＯＮしている上側スイッチング素子１０４には過電流（矢印で示す）が流れる。一方、上側スイッチング素子１０４の状態が上側ＡＳＯ検出回路１１５に予め設定されたＡＳＯレベル以上になるため、上側ＡＳＯ検出回路１１５はＳＷ１をＯＮさせる。これにより、地絡検出コンパレータ１１７は出力部１０６の電圧と基準電圧Ｖ１’とを比較する。基準電圧Ｖ１’は地絡を想定した出力部１０６の電圧（ＧＮＤ）より高く設定されているので、地絡検出コンパレータ１７は上側遮断回路１１３へ上側スイッチング素子１０４をＯＦＦさせる信号を出力し、上側遮断回路１１３はＯＮしていた上側スイッチング素子１０４をＯＦＦさせる。これにより、スイッチング素子１０４を流れる過電流が消滅し、上側スイッチング素子１０４の破壊が防止される。
【０００９】
図１４は上記従来の出力制御回路において出力部１０６が天絡（電源ＶＭに短絡）した場合の状態を示す回路図である。図１４に示すように、この状態で上側スイッチング素子１０４がＯＦＦし、下側スイッチング素子１０５がＯＮすると、出力部１０６の電圧は電源ＶＭの電圧（ＶＭ）になるため、ＯＮしている下側スイッチング素子１０５には過電流（矢印で示す）が流れる。一方、下側スイッチング素子１０５の状態は下側ＡＳＯ検出回路１１６に予め設定されたＡＳＯ検出レベル以上になるため、下側ＡＳＯ検出回路１１６はスイッチＳＷ２をＯＮさせる。これにより、天絡検出コンパレータ１１８は出力部１０６の電圧基準と電圧Ｖ２’とを比較する。基準電圧Ｖ２’は天絡を想定した出力部１０６の電圧（ＶＭ）より低く設定されているため、天絡検出コンパレータ１１８は下側遮断回路１１４へ下側スイッチング素子１０５をＯＦＦさせる信号を出力し、下側遮断回路１１４はＯＮしていた下側スイッチング素子１０５をＯＦＦさせる。これにより、下側スイッチング素子１０５を流れる過電流が消滅し、下側スイッチング素子１０５の破壊が防止される。
【特許文献１】特開２００５−２５２７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の出力制御回路の構成では過電流が流れることによるスイッチング素子１０４，１０５の破壊が懸念される。
【００１１】
すなわち、出力部１０６が地絡した状態で上側スイッチング素子１０４がＯＮするとともに下側スイッチング素子１０５がＯＦＦした場合、上側スイッチング素子１０４には、上側スイッチング素子１０４がＯＦＦするまでの間に過電流が流れる。上側ＡＳＯ検出回路１１５、地絡検出コンパレータ１１７、あるいは上側遮断回路１１３の応答時間が長く、上側スイッチング素子１０４がＯＦＦするまでの時間が長い場合、あるいは電源ＶＭの電圧が大きく設定されていて、上側スイッチング素子１０４に発生する電力損失が大きすぎた場合などには、上側スイッチング素子１０４がＯＦＦする前に破壊してしまう。
【００１２】
また、出力部１０６が天絡した状態で上側スイッチング素子１０４がＯＦＦするとともに下側スイッチング素子１０５がＯＮした場合、下側スイッチング素子１０５には、下側スイッチング素子１０５がＯＦＦするまでの間に過電流が流れる。下側ＡＳＯ検出回路１１６、天絡検出コンパレータ１１８、あるいは下側遮断回路１１４の応答時間が長く、下側スイッチング素子１０５がＯＦＦするまでの時間が長い場合、あるいは電源ＶＭの電圧が大きく設定されていて、下側スイッチング素子１０５に発生する電力損失が大きくなりすぎた場合などには、下側スイッチング素子１０５がＯＦＦする前に破壊してしまう。
【００１３】
本発明はこのような課題を解決するためになされたもので、出力回路のスイッチング素子の短絡による破壊を確実に防止することが可能な出力バッファ回路及びそれを複数備えた出力バッファシステムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の出力バッファ回路は、一方の主端子が第１の電圧に保持される第１の高電圧側スイッチング素子と一方の主端子が前記高電圧側スイッチング素子の他方の端子に接続されていて他方の主端子が前記第１の電圧より低い第２の電圧に保持される第１の低電圧側スイッチング素子とを備え、前記第１の高電圧側スイッチング素子の他方の主端子と前記第１の低電圧側スイッチング素子の一方の主端子とを接続する部分が外部への出力部を構成する第１の出力回路と、出力端子が前記第１の出力回路の出力部に接続された第２の出力回路と、前記第１の出力回路の前記出力部と前記第１の電圧に保持される電気経路または前記第２の電圧に保持される電気経路との短絡（以下、出力部の短絡という。）を検出する短絡検出回路と、を備え、出力バッファ回路の起動時に、前記第１の出力回路を動作させる前に前記第２の出力回路を動作させて前記短絡検出回路を動作させ、前記出力部の短絡が検出されなかった場合に前記第１の出力回路を動作させ、前記出力部の短絡が検出された場合には前記第１の出力回路を動作させないよう構成されている。
【００１５】
この構成によれば、出力部の短絡が発生している場合に、短絡電流は第２の出力回路と出力部と短絡点とを経由して流れるので、第１の出力回路の高電圧側スイッチング素子及び低電圧側スイッチング素子には短絡電流が流れない。また、短絡電流は、第２の出力回路の電流能力によって制限される。よって、短絡による出力回路（第１の出力回路及び第２の出力回路）の破壊を確実に防止することができる。
【００１６】
前記出力バッファ回路は、前記第１の出力回路、前記第２の出力回路、及び前記短絡検出回路の動作を制御する制御回路を備え、前記制御回路は、前記出力バッファ回路の起動時に、前記第１の出力回路を動作させる前に前記第２の出力回路を動作させて前記短絡検出回路を動作させ、前記出力部の短絡が検出されなかった場合に前記第１の出力回路を動作させ、前記出力部の短絡が検出された場合には前記第１の出力回路を動作させないよう構成されていてもよい。
【００１７】
前記第２の出力回路の電流駆動能力は、前記第１の出力回路の前記第１の高電圧側スイッチング素子及び前記第１の低電圧側スイッチング素子による電流駆動能力よりも小さいことが好ましい。この構成によれば、短絡電流を確実に抑制することができる。
【００１８】
前記第２の出力回路は、前記出力端子に電流を吐き出す高電圧側出力回路と、前記出力端子から電流を吸い込む低電圧側出力回路とを備えていてもよい。この構成によれば、短絡検出を行った後における第１の出力回路の動作と、第２の出力回路の高電圧側出力回路及び低電圧側出力回路の動作とを用途により自在に組み合わせることができる。
【００１９】
前記出力バッファ回路は、前記高電圧側出力回路と前記低電圧側出力回路とを同時に動作させて前記短絡検出回路を動作させるよう構成されていてもよい。この構成によれば、高電圧側出力回路と低電圧側出力回路とを同時に動作させるため、比較的高速で短絡を検出することできる。
【００２０】
前記出力バッファ回路は、前記高電圧側出力回路及び前記低電圧側出力回路の一方を動作させて前記短絡検出回路を動作させ、前記短絡が検出されなかった場合に、前記高電圧側出力回路及び前記低電圧側出力回路の他方を動作させて前記短絡検出回路を動作させるよう構成されていてもよい。この構成によれば、高電圧側出力回路と低電圧側出力回路とを同時に動作させた場合と比較して、第２の出力回路の電流が抑制されるので、低消費電力で短絡を検出することができる。
【００２１】
前記短絡検出回路は、前記第１の出力回路の前記出力部の電圧を予め設定された電圧と比較することにより前記短絡を検出するよう構成されていてもよい。
【００２２】
前記出力バッファ回路は、前記第１の出力回路を動作させる場合に、前記第１の出力回路の第１の高電圧側スイッチング素子と前記第２の出力回路の高電圧側出力回路とを同時にＯＮさせるとともに前記第１の出力回路の第１の低電圧側スイッチング素子と前記第２の出力回路の低電圧側出力回路とを同時にＯＦＦさせ、又は、前記第１の出力回路の第１の高電圧側スイッチング素子と前記第２の出力回路の側駆動回路とを同時にＯＦＦさせるとともに前記第１の出力回路の第１の低電圧側スイッチング素子と前記第２の出力回路の低電圧側出力回路とを同時にＯＮさせるよう構成されていてもよい。
【００２３】
この構成によれば、第１の出力回路のみを動作させた場合と比較して、第２の出力回路の分だけ大きな電流能力で出力部に接続される負荷を駆動することができる。
【００２４】
前記第２の出力回路は、一方の主端子が第３の電圧に保持される第２の高電圧側スイッチング素子と一方の主端子が前記第２の高電圧側スイッチング素子の他方の端子に接続されていて他方の主端子が前記第３の電圧より低い第４の電圧に保持される第２の低電圧側スイッチング素子とを備え、前記第２の高電圧側スイッチング素子の他方の主端子と前記第２の低電圧側スイッチング素子の一方の主端子とを接続する部分が前記第２の出力回路の前記出力端子を構成していてもよい。
【００２５】
前記第２の高電圧側スイッチング素子が前記出力端子に電流を吐き出す高電圧側出力回路を構成し、前記第２の低電圧側スイッチング素子が前記出力端子から電流を吸い込む低電圧側出力回路を構成していてもよい。
【００２６】
前記出力バッファ回路は、前記短絡検出回路により前記出力部の短絡が検出されなかった場合に、前記第２の出力回路の動作を停止させるよう構成されていてもよい。
【００２７】
また、本発明の出力バッファシステムは、複数の前記出力バッファ回路を備え、いずれかの前記出力バッファ回路においてその第１の出力回路の出力部の短絡が検出された場合には全ての前記出力バッファ回路において各々の第１の出力回路を動作させないよう構成されている。
【００２８】
この構成によれば、いずれかの出力バッファ回路の第１の出力回路に短絡が発生した場合において、早急にシステム全体を停止させることが可能となる。
【発明の効果】
【００２９】
本発明は以上に説明したように構成され、出力回路のスイッチング素子の短絡による破壊を確実に防止することが可能な出力バッファ回路及び出力バッファシステムを提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００３１】
（第１の実施形態）
図１は本発明の第１の実施形態に係る出力バッファ回路の構成を示す回路図である。
【００３２】
図１に示すように、出力制御装置１は、第１の出力回路２とこの第１の出力回路２を制御する制御回路１９とを備えている。
【００３３】
第１の出力回路２は、電源ＶＭとＧＮＤとの間に直列に接続された上側スイッチング素子（第１の高電圧側スイッチング素子）４及び下側スイッチング素子（第１の低電圧側スイッチング素子）５を備えている。ここで、本発明においては、便宜上、スイッチング素子の端子を次のように定義する。スイッチング素子がそのＯＮ及びＯＦＦにより通過させ及び遮断する電流が出入りする一対の端子を主端子と定義する。また、スイッチング素子のＯＮ及びＯＦＦを制御する制御信号が入力される端子を制御端子と定義する。この定義によれば、例えば、電界効果トランジスタ（ＦＥＴ）においては、ソース及びドレインが一対の主端子であり、ゲートが制御端子である。バイポーラトランジスタにおいては、エミッタ及びコレクタが一対の主端子であり、ベースが制御端子である。また、電源ＶＭ及びＧＮＤは一対の電圧（電位）を付与する電圧付与手段を例示したものであり、この電圧付与手段は互いに電圧差（電位差）を有する一対の電圧を付与するものであればよい。
【００３４】
具体的には、上側スイッチング素子４の一方の主端子が電源端子（図示せず）に接続されており、当該電源端子は電源ＶＭに接続されて電圧ＶＭに保持される。そして、下側スイッチング素子５の一方の主端子がノード６を介して上側スイッチング素子４の他方の主端子と接続されている。下側スイッチング素子５の他方の端子は接地端子（図示せず）に接続されており、当該接地端子はＧＮＤに接続されてＧＮＤ電位（電圧）に保持される。ノード６は、第１の出力回路２の外部への出力部（電気の出力部）を構成していて、以下、これを出力部と呼ぶ。この出力部６に負荷３が接続される。なお、上側スイッチング素子４と下側スイッチング素子５とは、後述する制御回路２６の制御によって、相補的に動作させられる。すなわち、上側スイッチング素子４がＯＮされると同時に下側スイッチング素子５がＯＦＦされ、上側スイッチング素子４がＯＦＦされると同時に下側スイッチング素子５がＯＮされる。上側スイッチング素子４及び下側スイッチング素子５は、ここではＮチャンネル型のＭＯＳＦＥＴで構成されている。
【００３５】
出力制御回路１９は、上側プリドライブ回路９、下側プリドライブ回路１０、短絡保護回路２０、及び制御回路２６を備えている。
【００３６】
上側プリドライブ回路９は上側スイッチング素子４の制御端子（ゲート）に接続されている。上側プリドライブ回路９には制御回路２６から上側スイッチング素子制御信号７が入力される。上側プリドライブ回路９は上側スイッチング素子制御信号７に応じた駆動信号を上側スイッチング素子４の制御端子に入力して、当該上側スイッチング素子４を上側スイッチング素子制御信号７に従って動作させる（駆動する）。下側プリドライブ回路１０は下側スイッチング素子５の制御端子（ゲート）に接続されている。下側プリドライブ回路１０には制御回路２６から下側スイッチング素子制御信号８が入力される。下側プリドライブ回路１０は下側スイッチング素子制御信号８に応じた駆動信号を下側スイッチング素子５の制御端子に入力して、当該下側スイッチング素子５を下側スイッチング素子制御信号８に従って動作させる（駆動する）。
【００３７】
短絡保護回路２０は、第２の出力回路２２と短絡検出回路２４とを備えている。第２の出力回路２０は、その出力端子（電気出力端子）が第１の出力回路２の出力部（ノード）６に接続されている。第２の出力回路２２には、制御回路２６から第２の出力回路制御信号２１が入力される。第２の出力回路２２は、第２の出力回路制御信号２１に従って、所定の電圧を出力部６に出力する。
【００３８】
短絡検出回路２４には制御回路２６からの短絡検出回路制御信号２３と出力部６の電圧とが入力される。短絡検出回路２４は、短絡検出回路制御信号（ここでは後述するＨレベルの信号）２３が入力された時点における出力部６の電圧に基づいて、出力部６の短絡の検出結果を示す短絡検出信号７１を制御部２６に出力する。
【００３９】
制御回路２６は、第１の出力回路２と出力制御回路１９との動作を制御する。制御回路２６には、起動／停止信号２５を含む指令信号と上述の短絡検出信号７１とが入力される。制御回路２６は、入力される指令信号及び短絡検出信号７１に基づいて、上側スイッチング素子制御信号７、下側スイッチング素子制御信号８、第２の出力回路制御信号２１、及び短絡検出回路制御信号２３を、それぞれ、上側スイッチング素子４、下側スイッチング素子５、第２の出力回路２２、及び短絡検出回路２４に出力して、これらの動作を制御する。制御回路２６は、信号処理機能を有するものであればよく、例えば、論理回路、ＣＰＵ、アナログ回路等で構成される。本実施形態では、制御回路２６は、論理回路で構成されている。
【００４０】
次に、第２の出力回路２２及び短絡検出回路２４の具体的構成例を説明する。
【００４１】
図２は第２の出力回路２２及び短絡検出回路２４の具体的構成例を示す回路図である。図２に示すように、第２の出力回路２２は、上側出力回路（高電圧側出力回路）４０と下側出力回路（低電圧側出力回路）４１とを備えている。上側出力回路４０は、上側スイッチング素子（第２の高電圧側スイッチング素子）２９、上側抵抗３１、及び上側駆動回路２７を備えており、下側出力回路４１は、下側スイッチング素子（第２の低電圧側スイッチング素子）３０、下側抵抗３２、及び下側駆動回路２８を備えている。そして、電源ＶＣＣとＧＮＤとの間に上側スイッチング素子２９及び下側スイッチング素子３０が直列に接続されている。なお、電源ＶＣＣ及びＧＮＤは一対の電圧を付与する電圧付与手段を例示したものであり、この電圧付与手段は互いに電圧差を有する一対の電圧を付与するものであればよい。但し、第２の出力回路２２の出力電圧は電源ＶＭへの電流の逆流を防止するために電圧ＶＭ未満であることが好ましいので、これを確実に担保する観点から、電源ＶＣＣの電圧ＶＣＣが電源ＶＭの電圧ＶＭ以下である（ＶＣＣ≦ＶＭ）ことがより好ましい。本実施形態では、電源ＶＣＣの電圧ＶＣＣは電源ＶＭの電圧ＶＭと同じである（ＶＣＣ＝ＶＭ）。
【００４２】
具体的には、上側スイッチング素子３０の一方の主端子が電源端子に接続されており、当該電源端子は電源ＶＣＣに接続されて電圧ＶＣＣに保持される。上側スイッチング素子２９の他方の主端子には上側抵抗３１が接続されている。上側抵抗３１にはノード７２を介して下側抵抗３２が接続されている。そして、下側抵抗３２に下側スイッチング素子３０の一方の主端子が接続されている。下側スイッチング素子３０の他方の端子は接地端子に接続されており、当該接地端子はＧＮＤに接続されてＧＮＤ電位に保持される。ノード７２は、第２の出力回路２の外部への出力端子（電気の出力端子）を構成していて、以下、これを出力端子と呼ぶ。この出力端子７２が第１の出力回路２の出力部６に接続されている。上側スイッチング素子２９及び下側スイッチング素子３０は、ここではＮチャンネル型のＭＯＳＦＥＴで構成されている。
【００４３】
上側駆動回路２７は上側スイッチング素子２９の制御端子（ゲート）に接続されている。上側駆動回路２７には制御回路２６から第２の出力回路制御信号２３が入力される。上側駆動回路２７は第２の出力回路制御信号２３に応じた駆動信号を上側スイッチング素子２９の制御端子に入力して、当該上側スイッチング素子２９を出力回路制御信号２３に従って動作させる（駆動する）。下側駆動回路２８は下側スイッチング素子３０の制御端子（ゲート）に接続されている。下側駆動回路２８には制御回路２６から第２の出力回路制御信号２１が入力される。下側駆動回路２８は第２の出力回路制御信号２１に応じた駆動信号を下側スイッチング素子３０の制御端子に入力して、当該下側スイッチング素子３０を第２の出力回路制御信号２１に従って動作させる（駆動する）。なお、本実施形態では、上側スイッチング素子２９と下側スイッチング素子３０とは、制御回路２６の制御により、同時にＯＮ又はＯＦＦさせられる。
【００４４】
また、第２の出力回路２２の電流駆動能力は、第１の出力回路２の上側スイッチング素子４及び下側スイッチング素子５による電流駆動能力よりも小さく設定されている。電流駆動能力とは電流供給能力を意味する。本実施の形態では、電流駆動能力は電流吐き出し能力と電流吸い込み能力とに分けて設定されている。ここで、電流吐き出し能力とは正方向の電流の供給能力を意味し、電流吸い込み能力とは負方向（正方向と逆方向）の電流の供給能力を意味する。そして、第２の出力回路２２の電流吐き出し能力及び電流吸い込み能力は、それぞれ、第１の出力回路２の上側スイッチング素子４による電流吐き出し能力及び第１の出力回路２の下側スイッチング素子５による電流吸い込み能力よりも小さく設定されている。本実施形態では、第２の出力回路２２の電流吐き出し能力は、概ね、第１の出力回路２の下側スイッチング素子５の他方の主端子が保持される電圧（ここではＧＮＤ）に対する第２の出力回路２２の上側スイッチング素子２９の一方の主端子が保持される電圧（ここではＶＣＣ）の電圧差を、上側スイッチング素子２９のＯＮ抵抗と上側抵抗３１の抵抗値との合計値で除した電流値になる。また、第２の出力回路２２の電流吸い込み能力は、概ね、第１の出力回路２の上側スイッチング素子４の一方の主端子が保持される電圧（ここではＶＭ）に対する第２の出力回路２２の下側スイッチング素子３０の他方の主端子が保持される電圧（ここではＧＮＤ）の電圧差を、下側スイッチング素子３０のＯＮ抵抗と下側抵抗３２の抵抗値との合計値で除した電流値になる。従って、上側スイッチング素子２９のＯＮ抵抗を大きく設定して上側抵抗３１を省略してもよく、下側スイッチング素子３０のＯＮ抵抗を大きく設定して下側抵抗３２を省略してもよい。
【００４５】
一方、第１の出力回路２の電流吐き出し能力は、概ね、第１の出力回路２の下側スイッチング素子５の他方の主端子が保持される電圧（ここではＧＮＤ）に対する第１の出力回路２の上側スイッチング素子４の一方の主端子が保持される電圧（ここではＶＭ）の電圧差を、上側スイッチング素子４のＯＮ抵抗で除した電流値になる。また、第１の出力回路２の電流吸い込み能力は、概ね、第１の出力回路２の上側スイッチング素子４の一方の主端子が保持される電圧（ここではＶＭ）に対する第１の出力回路２の下側スイッチング素子５の他方の主端子が保持される電圧（ここではＧＮＤ）の電圧差を、下側スイッチング素子５のＯＮ抵抗で除した電流値になる。
【００４６】
本実施形態では、第２の出力回路２２の電流吐き出し能力及び電流吸い込み能力は、地絡及び天絡が検出できる限度において可能な限り小さく設定される。従って、第２の出力回路２２の電流吐き出し能力及び電流吸い込み能力は、それぞれ、第１の出力回路２の上側スイッチング素子４による電流吐き出し能力及び第１の出力回路２の下側スイッチング素子５による電流吸い込み能力よりも十分小さく設定されている。
【００４７】
短絡検出回路２４は、地絡検出回路３３、天絡検出回路３４、及び２入力の短絡検出ＯＲ回路３９を備えている。
【００４８】
本実施形態では、出力部６の天絡とは、出力部６と図示されない電源端子との短絡をいう。換言すると、出力部６の天絡とは、出力部６と、第１の出力回路において電源ＶＭの電圧ＶＭに保持される電気経路（電気配線、回路素子等）との短絡をいう。また、出力部６の地絡とは、出力部６と図示されない接地端子との短絡をいう。換言すると、出力部６の天絡とは、出力部６と、第１の出力回路においてＧＮＤ電位に保持される電気経路（電気配線、回路素子等）との短絡をいう。
【００４９】
地絡検出回路３３は、２入力の地絡検出コンパレータ３５と、２入力の地絡検出ＡＮＤ回路３７とで構成されている。地絡検出コンパレータ３５のプラス入力端子には基準電圧Ｖ１を出力する電圧源が接続され、マイナス側入力端子には出力部６が接続されている。地絡検出コンパレータ３５の出力端子は地絡検出ＡＮＤ回路３７の一方の入力端子に接続されている。地絡検出ＡＮＤ回路３７の他方には制御回路２６から短絡検出回路制御信号２３が入力される。地絡検出ＡＮＤ回路３７の出力端子は短絡検出ＯＲ回路３９の一方の入力端子に接続されている。地絡及び天絡が発生していない時の出力部６の電圧ＶＯＵＴをＶＺとすると、この電圧値ＶＺはこの時の第２の出力回路２２の出力電圧に実質的に等しい。基準電圧Ｖ１は、地絡が発生しているか否かの判定基準となる電圧であり、本実施形態では、基準電圧Ｖ１は地絡及び天絡が発生していない時の出力部６の電圧ＶＯＵＴ（＝ＶＺ）より低く（Ｖ１＜ＶＺ）、かつ地絡が発生している時の出力部６の電圧ＶＯＵＴ（＝ＧＮＤ）より高く（Ｖ１＞ＧＮＤ）設定されている。それ故、地絡検出コンパレータ３５は、出力部６に地絡が発生していないときにはＬを出力し、出力部６に地絡が発生しているときにはＨを出力する。ここで、Ｌ及びＨは、それぞれ、２値信号におけ「low level」及び「high level」を意味する。また、短絡検出時には、制御回路２６からの短絡検出回路制御信号２３がＨになるので、地絡検出ＡＮＤ回路３７は、出力部６に地絡が発生していないときにはＬを出力し、出力部６に地絡が発生しているときにはＨを出力する。
【００５０】
天絡検出回路部３４は、２入力の天絡検出コンパレータ３６と、２入力の天絡検出ＡＮＤ回路３８とで構成されている。天絡検出コンパレータ３６のマイナス入力端子には基準電圧Ｖ２を出力する電圧源が接続され、プラス側入力端子には出力部６が接続されている。天絡検出コンパレータ３６の出力端子は天絡検出ＡＮＤ回路３８の一方の入力端子に接続されている。天絡検出ＡＮＤ回路３８の他方の入力端子には短絡検出回路制御信号２３が入力される。天絡検出ＡＮＤ回路３８の出力端子は、短絡検出ＯＲ回路３９の他方の入力端子に接続されている。基準電圧Ｖ２は、天絡が発生しているか否かの判定基準となる電圧であり、本実施形態では、基準電圧Ｖ２は地絡及び天絡が発生していない時の出力部６の電圧ＶＯＵＴ（＝ＶＺ）より高く（Ｖ２＞ＶＺ）、かつ天絡が発生している時の出力部６の電圧ＶＯＵＴ（＝ＶＭ）より低く（Ｖ２＜ＶＭ）設定されている。それ故、天絡検出コンパレータ３６は、出力部６に天絡が発生していないときにはＬを出力し、出力部６に天絡が発生しているときにはＨを出力する。また、短絡検出時には、制御回路２６からの短絡検出回路制御信号２３がＨになるので、天絡検出ＡＮＤ回路３８は、出力部６に天絡が発生していないときにはＬを出力し、出力部６に天絡が発生しているときにはＨを出力する。
【００５１】
ここで、基準電圧Ｖ１及びＶ２は以下の点に留意して設定する必要がある。すなわち、出力部６に抵抗を介して短絡が発生する場合があり、この場合には出力部６の電圧はＶＭ又はＧＮＤとＶＺとの中間の値になる。それ故、この場合に短絡を確実に検出するためには、基準電圧Ｖ１およびＶ２をできるだけＶＺに近い値に設定することが望ましい。但し、基準電圧Ｖ１及びＶ２をそれぞれＶＺに近づけすぎると、誤動作する（短絡が発生してもこれを検出しない）可能性が高くなる。従って、基準電圧Ｖ１及びＶ２は、あらゆるバラツキを考慮して誤動作の発生しないレベルに設定する必要がある。
【００５２】
短絡検出ＯＲ回路３９は、上述のように一方の入力端子に地絡検出ＡＮＤ回路３７の出力端子が接続され、他方の入力端子に天絡検出ＡＮＤ回路３８の出力端子が接続されている。そして、短絡検出ＯＲ回路３９の出力７１は、制御回路２６に入力される。この構成により、出力部６に地絡及び天絡のいずれも発生していない（短絡が発生していない）時には、出ＡＮＤ回路３７と天絡検出ＡＮＤ回路３８との双方が短絡検出ＯＲ回路３９にＬを出力するので、短絡検出ＯＲ回路３９は制御回路２６にＬを出力する。一方、出力部６に地絡及び天絡のいずかが発生している（短絡が発生している）時には、地絡ＡＮＤ回路３７と天絡検出ＡＮＤ回路３８とのいずれかが短絡検出ＯＲ回路３９にＨを出力するので、短絡検出ＯＲ回路３９は制御回路２６にＨを出力する。
【００５３】
制御回路２６は、短絡検出ＯＲ回路の出力７１がＨである時には短絡が発生していると判定し、短絡ＯＲ回路３９の出力７１がＬである時には短絡が発生していないと判定する。
【００５４】
次に、以上のように構成された出力バッファ回路１の動作を図３及び図４を用いて説明する。
【００５５】
図３は制御回路２６による出力バッファ回路１の動作制御の内容を示すフローチャートである。図４は出力バッファ回路１の起動時における制御信号及び出力の経時変化を示すタイミングチャートであり、（ａ）は短絡が発生していない場合を示す図、（ｂ）は短絡（地絡）が発生している場合を示す図である。本実施形態においては、制御回路２６が論理回路で構成されていて、内部クロック信号に従って処理が行われる。図４に示すように、図３のフローチャートにおける各ステップは、１以上のクロック分の時間間隔で遂行される。
【００５６】
図３において、出力バッファ回路１の起動時において、制御回路２６は、まず初期化動作として、第１の出力回路２をＯＦＦ（停止）させる（ステップＳ１）。ここで第１の出力回路２をＯＦＦさせるとは、スイッチング素子４及びスイッチング素子５を共にＯＦＦさせることを意味する。具体的には、制御回路２６は、上側スイッチング素子制御信号７及び下側スイッチング素子制御信号８を共にＬにする。これにより、上側スイッチング素子４及び下側スイッチング素子５が共にＯＦＦする。従って、この状態においては、図４（ａ），（ｂ）に示すように、出力部６に電圧は現われない。
【００５７】
次に、制御回路２６は、起動信号が入力されるのを待機する（ステップＳ２）。
【００５８】
そして、起動信号が入力されると（ステップＳ２においてＹＥＳ）、制御回路２６は第２の出力回路２２をＯＮ（動作）させる（ステップＳ３）。具体的には、図４（ａ），（ｂ）に示すように、制御回路２６は、例えば、時刻ｔ１において起動／停止信号２５として起動信号が入力される（起動／停止信号２５がＨになる）と、時刻ｔ２において、第２の出力回路制御信号２１をＨにする。これにより、第２の出力回路２２の上側スイッチング素子２９及び下側スイッチング素子３０が共にＯＮする。
【００５９】
以下、出力部６に短絡が発生していない場合と、出力部６に短絡が発生している場合とに分けて説明する。
【００６０】
出力部６に短絡（地絡あるいは天絡）が発生していない場合には、図４（ａ）に示すように、第２の出力回路２２がＯＮすると、少し遅れて（寄生容量を充電する等のため）出力部６の電圧ＶＯＵＴが所定の電圧値ＶＺになる。この所定の電圧値ＶＺは、電源ＶＣＣとＧＮＤとの電位差ＶＣＣを、上側スイッチング素子２９のＯＮ抵抗と上側抵抗３１の抵抗値との合成抵抗と、下側スイッチング素子３０のＯＮ抵抗と下側抵抗３２の抵抗値との合成抵抗とで分割した電圧値となる。
【００６１】
制御回路２６は、第２の出力回路２２をＯＮさせた後、短絡が発生しているか否か判定する（ステップＳ４）。具体的には、制御回路２６は、例えば、第２の出力回路２２をＯＮさせてから一定時間経過後の時刻ｔ３に短絡検出回路検出信号２３をＨにする。これにより、地絡検出ＡＮＤ回路３７及び天絡検出ＡＮＤ回路３８によりそれぞれ構成される禁止回路が解除され、地絡及び天絡の検出が可能になる。一方、この時点では出力部６の電圧ＶＯＵＴが、ＶＺになっていて、地絡検出回路３３における基準電圧Ｖ１を上回りかつ天絡検出回路３４における基準電圧Ｖ２を下回るので、短絡検出ＯＲ回路３９の出力７１がＬになる（Ｌのままになる）。すると、制御回路２６は、出力部６に短絡が発生していないと判定する（ステップＳ４においてＮＯ）。
【００６２】
その後、制御回路２６は第２の出力回路２２をＯＦＦさせる（ステップＳ５）。具体的には、制御回路２６は、図４（ａ）に示すように、例えば、時刻ｔ４において、第２の出力回路制御信号２１をＬにする。これにより、第２の出力回路２２の上側スイッチング素子２９及び下側スイッチング素子３０が共にＯＦＦする。
【００６３】
その後、制御回路２６は第１の出力回路２をＯＮさせる（ステップＳ６）。具体的には、制御回路２６は、入力される出力指令信号に応じて上側スイッチング素子制御信号７及び下側スイッチング素子制御信号８を出力する（時刻ｔ５）。例えば、出力指令信号がＨを出力すべき旨の信号である場合には、制御回路２６は、上側スイッチング素子制御信号７をＨにし、下側スイッチング素子制御信号８をＬにする。これにより、上側スイッチング素子４がＯＮするとともに下側スイッチング素子５がＯＦＦし、それにより、出力部６からＨ（電圧値ＶＭ）の信号が負荷３に出力される。一方、出力指令信号がＬを出力すべき旨の信号である場合には、制御回路２６は、上側スイッチング素子制御信号７をＬにし、下側スイッチング素子制御信号８をＨにする。これにより、上側スイッチング素子４がＯＦＦするとともに下側スイッチング素子５がＯＮし、それにより、出力部６からＬ（電圧値ＧＮＤ）の信号が負荷３に出力される。図４（ａ）には、制御回路２６に、Ｈを出力すべき旨の出力指令信号が入力された場合における出力部６の電圧が示されている。
【００６４】
そして、最終的に起動／停止信号２５として、停止信号が制御回路２６に入力されると、制御回路２６は、第１の出力回路２をＯＦＦさせて、出力バッファ回路１の制御を終了する。
【００６５】
次に、出力部６に短絡（地絡又は天絡）が発生している場合について説明する。
【００６６】
出力部６に地絡が発生している場合には、図４（ｂ）に示すように、第２の出力回路２２がＯＮすると、出力部６の電圧ＶＯＵＴの値がＧＮＤになる。制御回路２６は、上述のように、第２の出力回路２２をＯＮさせた後、短絡が発生しているか否か判定するために、短絡検出回路検出信号２３をＨにする（ステップＳ４）。これにより、上述のように地絡及び天絡の検出が可能になる。一方、出力部６の電圧ＶＯＵＴはＧＮＤになっていて、地絡検出回路３３における基準電圧Ｖ１を下回るので、地絡検出コンパレータ３５がＨを出力する。すると、地絡検出ＡＮＤ回路３７がＨを出力し、それにより、短絡検出ＯＲ回路３９の出力７１がＨになる。すると、制御回路２６は、出力部６に短絡が発生していると判定する（ステップＳ４においてＹＥＳ）。
【００６７】
その後、制御回路２６は第２の出力回路２２をＯＦＦさせ（ステップＳ７）、出力バッファ回路１の制御を終了する。
【００６８】
一方、出力部６に天絡が発生している場合には、第２の出力回路２２がＯＮすると、出力部６の電圧ＶＯＵＴの値がＶＭになる。制御回路２６は、上述のように、第２の出力回路２２をＯＮさせた後、短絡が発生しているか否か判定するために、短絡検出回路検出信号２３をＨにする（ステップＳ４）。これにより、上述のように地絡及び天絡の検出が可能になる。一方、出力部６の電圧ＶＯＵＴはＶＭになっていて、天絡検出回路３４における基準電圧Ｖ２を上回るので、天絡検出コンパレータ３６がＨを出力する。すると、天絡検出ＡＮＤ回路３８がＨを出力し、それにより、短絡検出ＯＲ回路３９の出力７１がＨになる。すると、制御回路２６は、出力部６に短絡が発生していると判定する（ステップＳ４においてＹＥＳ）。
【００６９】
その後、制御回路２６は第２の出力回路２２をＯＦＦさせ（ステップＳ７）、出力バッファ回路１の制御を終了する。
【００７０】
次に、以上のように構成され動作する出力バッファ回路１の作用効果を図５及び図６を用いて説明する。
【００７１】
図５は出力部６に地絡が発生している場合における出力バッファ回路１の状態を示す回路図である。図６は出力部６に天絡が発生している場合における出力バッファ回路１の状態を示す回路図である。
【００７２】
図５を参照すると、出力部６に地絡が発生している時には、第２の出力回路２２がＯＮすると、出力部６の電圧ＶＯＵＴの値はＧＮＤになる。そして、電源ＶＣＣから、上側スイッチング素子２９と上側抵抗３１と出力端子７２と出力部６と地絡点とを通ってＧＮＤに至るように地絡電流８１が流れる。従って、第１の出力回路２を構成するスイッチング素子４，５には地絡電流８１が流れないので、これらのスイッチング素子４，５が地絡から保護される。また、第２の出力回路２２の電流吐き出し能力は、第１の出力回路２の上側スイッチング素子４による電流吐き出し能力よりも小さく設定されているので、地絡電流８１は、地絡が発生した状態で第１の出力回路２を動作させる場合における地絡電流に比べて小さく抑制される。具体的には、地絡電流８１は、上側スイッチング素子２９のＯＮ抵抗及び上側抵抗３１により制限され、第１の出力回路２及び第の出力回路２２の破壊を引き起こすほどの大電流にはならない。
【００７３】
また、図６を参照すると、出力部６に天絡が発生している時には、第２の出力回路２２がＯＮすると、出力部６の電圧ＶＯＵＴの値はＶＭになる。そして、電源ＶＭから、天絡点と、出力部６と出力端子７２と下側抵抗３２と下側スイッチング素子３０とを通ってＧＮＤに至るように天絡電流８２が流れる。従って、第１の出力回路２を構成するスイッチング素子４，５には天絡電流８２が流れないので、これらのスイッチング素子４，５が天絡から保護される。また、第２の出力回路２２の吸い込み能力は、第１の出力回路２の下側スイッチング素子５による電流吸い込み能力よりも小さく設定されているので、天絡電流８２は、天絡が発生した状態で第１の出力回路２を動作させる場合における天絡電流に比べて小さく抑制される。具体的には、天絡電流８２は、下側スイッチング素子３０のＯＮ抵抗及び下側抵抗３２により制限され、第１の出力回路２及び第２の出力回路２２の破壊を引き起こすほどの大電流にはならない。
【００７４】
よって、本実施形態の出力バッファ回路１によれば、第１の出力回路２のスイッチング素子４，５の短絡による破壊を確実に防止することができる。
【００７５】
また、本実施形態の出力バッファ回路１の構成によれば、上側出力回路と下側出力回路とを同時に動作させるため、比較的高速で短絡を検出することできる。
【００７６】
（第２の実施形態）
図７は本発明の第２の実施形態に係る出力バッファ回路の構成を示す回路図である。
【００７７】
図７に示すように、本実施形態の出力バッファ回路１は、上側出力回路４０と下側出力回路４１とが互いに独立して制御回路２６により制御され、かつ、地絡検出回路３３と天絡検出回路３４とが互いに独立して制御回路２６により制御される。これ以外の点は第１の実施形態の出力バッファ回路１と同じである。
【００７８】
詳しく説明すると、本実施形態の出力バッファ回路１の出力制御回路４２は、第１の実施形態の出力制御回路１９における第２の出力回路２２に代えて、第２の出力回路４３を備えている。第２の出力回路４３は、上側出力回路４０と下側出力回路４１とを備えていて、これらは第１の実施形態と同様に構成されている。但し、上側出力回路４０には上側出力回路制御信号４６が制御回路２６から入力され、下側出力回路４１には下側出力回路制御信号４７が制御回路２６から入力される。これにより、上側出力回路４０と下側出力回路４１とが互いに独立して制御回路２６により制御される。また、上側出力回路４０の上側抵抗３１と下側出力回路４１の下側抵抗３２とは、第１の実施形態のようにノード７２を介して第１の出力回路２の出力部６に接続されるのではなく、それぞれ個別に出力部６に接続されている。但し、第１の実施形態と同様に接続しても構わない。本実施形態では、上側出力回路４０の上側抵抗３１及び下側出力回路４１の下側抵抗３２の出力部６に接続された端子が第２の出力回路４３の出力端子を構成している。
【００７９】
また、短絡検出回路２４を構成する地絡検出回路３３及び天絡検出回路３４には、それぞれ地絡検出回路制御信号４８及び天絡検出回路制御信号４９が制御回路２６から入力される。これにより、地絡検出回路３３と天絡検出回路３４とが互いに独立して制御回路２６により制御される。
【００８０】
次に、このように構成された本実施形態の出力バッファ回路１の動作を、図８を用いて説明する。
【００８１】
図８は図７の出力バッファ回路１の制御回路２６による動作制御の内容を示すフローチャートである。
【００８２】
制御回路２６は、第１の出力回路２をＯＦＦさせ（ステップＳ１）、その後、起動信号が入力されるのを待機する（ステップＳ２）。
【００８３】
そして、起動信号が入力されると（ステップＳ２においてＹＥＳ）、制御回路２６は、上側出力回路制御信号４６をＨにする。すると、上側出力回路４０の上側スイッチング素子２９がＯＮし、それにより、上側出力回路４０がＯＮする（ステップＳ１１）。
【００８４】
次に、制御回路２６は地絡が発生しているか否か判定する（ステップＳ１２）。具体的には、制御回路２６は、地絡検出回路制御信号４８をＨにする。これにより、地絡検出ＡＮＤ回路３７により構成される禁止回路が解除され、地絡の検出が可能になる。
【００８５】
ここで、出力部６に地絡が発生している場合には、既述のように、出力部６の電圧ＶＯＵＴがＧＮＤになり、基準電圧Ｖ１を下回るので、地絡検出コンパレータ３５がＨを出力し、地絡検出ＡＮＤ回路３７がＨを出力する。それにより、短絡検出ＯＲ回路３９の出力７１がＨになり、制御回路２６が、出力部６に地絡（短絡）が発生していると判定する（ステップＳ１２においてＹＥＳ）。
【００８６】
制御回路２６は、地絡が発生していると判定すると、上側出力回路制御信号４６をＬにする。すると、上側出力回路４０の上側スイッチング素子２９がＯＦＦし、それにより、上側出力回路４０がＯＦＦする（ステップＳ１７）。
【００８７】
その後、制御回路２６は、出力バッファ回路１の起動制御を終了する。
【００８８】
一方、出力部６に地絡が発生していない場合には、既述のように、出力部６の電圧ＶＯＵＴがＶＺ又はＶＣＣになり、基準電圧Ｖ１を上回るので、地絡検出コンパレータ３５がＬを出力し、地絡検出ＡＮＤ回路３７がＬを出力する。それにより、短絡検出ＯＲ回路３９の出力７１がＬになり、制御回路２６が、出力部６に地絡（短絡）が発生していないと判定する（ステップＳ１２においてＮＯ）。
【００８９】
制御回路２６は、地絡が発生していないと判定すると、上側出力回路制御信号４６をＬにして、上側出力回路４０をＯＦＦさせる（ステップＳ１３）。
【００９０】
次に、制御回路２６は、下側出力回路制御信号４７をＨにする。すると、下側出力回路４１の下側スイッチング素子３０がＯＮし、それにより、下側出力回路４１がＯＮする（ステップＳ１４）。
【００９１】
次に、制御回路２６は天絡が発生しているか否か判定する（ステップＳ１５）。具体的には、制御回路２６は、天絡検出回路制御信号４９をＨにする。これにより、天絡検出ＡＮＤ回路３８により構成される禁止回路が解除され、天絡の検出が可能になる。
【００９２】
ここで、出力部６に天絡が発生している場合には、既述のように、出力部６の電圧ＶＯＵＴがＶＭになり、基準電圧Ｖ２を上回るので、天絡検出コンパレータ３６がＨを出力し、天絡検出ＡＮＤ回路３８がＨを出力する。それにより、短絡検出ＯＲ回路３９の出力７１がＨになり、制御回路２６が、出力部６に天絡（短絡）が発生していると判定する（ステップＳ１５においてＹＥＳ）。
【００９３】
制御回路２６は、天絡が発生していると判定すると、下側出力回路制御信号４７をＬにする。すると、下側出力回路４１の下側スイッチング素子３０がＯＦＦし、それにより、下側出力回路４１がＯＦＦする（ステップＳ１８）。
【００９４】
その後、制御回路２６は、出力バッファ回路１の起動制御を終了する。
【００９５】
一方、出力部６に天絡が発生していない場合には、既述のように、出力部６の電圧ＶＯＵＴがＶＺになり、基準電圧Ｖ２を下回るので、天絡検出コンパレータ３６がＬを出力し、天絡検出ＡＮＤ回路３８がＬを出力する。それにより、短絡検出ＯＲ回路３９の出力７１がＬになり、制御回路２６が、出力部６に天絡（短絡）が発生していないと判定する（ステップＳ１５においてＮＯ）。
【００９６】
制御回路２６は、天絡が発生していないと判定すると、下側出力回路制御信号４７をＬにして、下側出力回路４１をＯＦＦさせる（ステップＳ１６）。
【００９７】
その後、制御回路２６は第１の出力回路２をＯＮさせる（ステップＳ６）。そして、最終的に停止信号が制御回路２６に入力されると、制御回路２６は、第１の出力回路２をＯＦＦさせて、出力バッファ回路１の制御を終了する。
【００９８】
第２の実施形態において、基準電圧Ｖ１及びＶ２は以下の点に留意して設定する必要がある。すなわち、出力部６に抵抗を介して短絡が発生する場合があり、この場合には出力部６の電圧はＶＭ又はＧＮＤとＶＺとの中間の値になる。それ故、この場合に短絡を確実に検出するためには、基準電圧Ｖ１をＶＣＣに、およびＶ２をできるだけＧＮＤに近い値に設定することが望ましい。但し、基準電圧Ｖ１をＶＣＣに、Ｖ２をそれＧＮＤに近づけすぎると、誤動作する（短絡が発生してもこれを検出しない）可能性が高くなる。従って、基準電圧Ｖ１及びＶ２は、あらゆるバラツキを考慮して誤動作の発生しないレベルに設定する必要がある。
【００９９】
以上に説明したような本実施形態の出力バッファ回路１においては、第１の出力回路２を構成するスイッチング素子４，５には地絡電流及び天絡電流が流れないので、これらのスイッチング素子４，５が地絡及び天絡から保護される。地絡電流が上側スイッチング素子２９のＯＮ抵抗及び上側抵抗３１により制限され、天絡電流が下側スイッチング素子３０のＯＮ抵抗及び下側抵抗３２により制限されるので、いずれも、第１の出力回路２及び第２の出力回路２２の破壊を引き起こすほどの大電流にはならない。
【０１００】
よって、本実施形態の出力バッファ回路１によれば、第１の実施形態と同様に、第１の出力回路２のスイッチング素子４，５の短絡による破壊を確実に防止することができる。また、第１の実施形態のように上側出力回路４０と下側出力回路４１とを同時に動作させた場合と比較して、第２の出力回路４３の電流が抑制されるので、低消費電力で短絡を検出することできる。
【０１０１】
なお、上記では、上側出力回路４０をＯＮさせた地絡検出を、下側出力回路４１をＯＮさせた天絡検出より先に行ったが、これを逆の順序で行ってもよい。
【０１０２】
（第３の実施形態）
本発明の第３の実施形態は、第２の実施形態を変形したものである。本実施形態の出力バッファ回路１の回路構成は、図７の出力バッファ回路１の回路構成と全く同じである。但し、短絡検出時に、上側出力回路４０と下側出力回路４１とが、第１の実施形態と同様に、互いに同じようにＯＮ及びＯＦＦされる。また、短絡が検出されなかった場合に、第２の出力回路４３が第１の出力回路２と同じタイミングで相補動作される。
【０１０３】
以下、本実施形態の出力バッファ回路１の動作を、図９を用いて説明する。
【０１０４】
図９は本実施形態の出力バッファ回路１の制御回路２６による動作制御の内容を示すフローチャートである。
【０１０５】
図９に示すように、ステップＳ１〜Ｓ５，Ｓ７は第１の実施形態における図３のフローチャートと全く同じである。従って、本実施形態の出力バッファ回路１は、起動から短絡検出まで、第１の実施形態の出力バッファ回路１と同様に動作する。但し、ステップＳ２において、制御回路２６は、上側出力回路制御信号４６及び下側出力回路制御信号４７を共にＨにすることにより、上側出力回路４０と下側出力回路４１とを同時にＯＮさせて、第２の出力回路４３をＯＮさせる。また、ステップＳ４において、制御回路２６は、地絡検出回路制御信号４８及び天絡検出回路制御信号４９を共にＨにすることにより、地絡検出ＡＮＤ回路３７及び天絡検出ＡＮＤ回路３８によりそれぞれ構成される禁止回路を解除し、地絡及び天絡の検出を可能にする。また、ステップＳ５，Ｓ７において、制御回路２６は、上側出力回路制御信号４６及び下側出力回路制御信号４７を共にＬにすることにより、上側出力回路４０と下側出力回路４１とを同時にＯＦＦさせて、第２の出力回路４３をＯＦＦさせる。
【０１０６】
そして、ステップＳ２１において、制御回路２６は、第１の出力回路２をＯＮさせて、上側スイッチング素子４と下側スイッチング素子５とを相補動作させる。また、第２の出力回路４３をＯＮさせて、上側スイッチング素子２９と下側スイッチング素子３０とを第１の出力回路２の上側スイッチング素子４及び下側スイッチング素子５と同じタイミングで相補動作させる。
【０１０７】
具体的には、制御回路２６は、出力指令信号がＨを出力すべき旨の信号である場合には、上側スイッチング素子制御信号７をＨにし、下側スイッチング素子制御信号８をＬにする。また、上側出力回路制御信号４６をＨにし、下側出力回路制御信号４７をＬにする。これにより、第１の出力回路２において上側スイッチング素子４がＯＮするとともに下側スイッチング素子５がＯＦＦし、かつ第２の出力回路４３において上側スイッチング素子２９がＯＮするとともに下側スイッチング素子５がＯＦＦする。これにより、出力部６からＨ（電圧値ＶＭ）の信号が負荷３に出力される。
【０１０８】
一方、制御回路２６は、出力指令信号がＬを出力すべき旨の信号である場合には、上側スイッチング素子制御信号７をＬにし、下側スイッチング素子制御信号８をＨにする。また、上側出力回路制御信号４６をＬにし、下側出力回路制御信号４７をＨにする。これにより、第１の出力回路２において上側スイッチング素子４がＯＦＦするとともに下側スイッチング素子５がＯＮし、かつ第２の出力回路４３において上側スイッチング素子２９がＯＦＦするとともに下側スイッチング素子５がＯＮする。これにより、出力部６からＬ（電圧値ＧＮＤ）の信号が負荷３に出力される。
【０１０９】
そして、最終的に停止信号が制御回路２６に入力されると、制御回路２６は、第１の出力回路２及び第２の出力回路４３をＯＦＦさせて、出力バッファ回路１の制御を終了する。
【０１１０】
以上のような本実施形態の出力バッファ回路１によれば、第１の出力回路のみを動作させた場合よりも、第２の出力回路４３の分だけ大きな電流能力で負荷３を駆動することができる。
【０１１１】
（第４の実施形態）
本発明の第４の実施形態は、第１の実施形態の出力バッファ回路１を三相の負荷に適用した形態を例示するものである。
【０１１２】
図１０は本発明の第４の実施形態に係る三相出力バッファシステムの構成を示す回路図である。
【０１１３】
本実施形態の三相出力バッファシステム（出力バッファシステム）９１は、Ｕ相に対応して第１の出力回路５１Ｕと出力制御回路５０Ｕとを備え、Ｖ相に対応して第１の出力回路５１Ｖと出力制御回路５０Ｖとを備え、Ｗ相に対応して第１の出力回路５１Ｗと出力制御回路５０Ｗとを備えている。そして、Ｕ相、Ｖ相、及びＷ相に共通の１つの制御回路６５を備えている。また、Ｕ相に対応する（以下、Ｕ相のという）第１の出力回路５１Ｕの出力部５５ＵがＵ相負荷５２Ｕに接続され、Ｖ相に対応する（以下、Ｖ相のという）第１の出力回路５１Ｖの出力部５５ＶがＶ相負荷５２Ｖに接続され、Ｗ相に対応する（以下、Ｗ相のという）第１の出力回路５１Ｗの出力部５５ＷがＷ相負荷５２Ｗに接続されている。また、各相の短絡検出回路６３Ｕ，６３Ｖ，６３Ｗの出力信号がＯＲ回路６６に入力され、ＯＲ回路６６の出力が短絡検出信号９２として制御回路６５に入力されている。各相の第１の出力回路５１Ｕ，５１Ｖ，５１Ｗは第１の実施形態の出力バッファ回路１の第１の出力回路２に相当する。各相の出力制御回路５０Ｕ，５０Ｖ，５０Ｗは、第１の実施形態の出力バッファ回路１の出力回路制御回路１９から制御回路２６を除いた残りの部分に相当する。従って、第１の出力回路５１Ｕ，５１Ｖ，５１Ｗ並びに出力制御回路５０Ｕ，５０Ｖ，５０Ｗを構成する各要素は、第１の実施形態の出力バッファ回路１と異なる参照符号が付されているが、第１の実施形態の出力バッファ回路１の対応する要素と同様に構成されかつ同様の機能を備えている。従って、それらの重複する説明は省略する。なお、参照符号５３Ｕ，５３Ｖ，５３Ｗは上側スイッチング素子を示し、参照符号５４Ｕ，５４Ｖ，５４Ｗは下側スイッチング素子を示す。参照符号５８Ｕ，５８Ｖ，５８Ｗは上側プリドライブ回路を示し、参照符号５９Ｕ，５９Ｖ，５９Ｗは下側プリドライブ回路を示す。参照符号５６Ｕ，５６Ｖ，５６Ｗは上側スイッチング素子制御信号を示し、参照符号５７Ｕ，５７Ｖ，５７Ｗは下側スイッチング素子制御信号を示す。
【０１１４】
制御回路６５のＵ相、Ｖ相、及びＷ相の各相に関する制御は、第１の実施形態の出力バッファ回路１の制御回路２６と同じである。従って、以下では、その説明を簡略化し、制御回路６５のＵ相、Ｖ相、及びＷ相の相互間の制御に関して重点的に説明する。
【０１１５】
次に、本実施形態の三相出力バッファシステム９１の動作を、図１１を用いて説明する。
【０１１６】
図１１は本実施形態の三相出力バッファシステム９１の制御回路６５による動作制御の内容を示すフローチャートである。
【０１１７】
図１１に示すように、三相出力バッファシステム９１の起動時において、制御回路２６は、まず、全相の第１の出力回路５１Ｕ，５１Ｖ，５１ＷをＯＦＦさせる（ステップＳ３１）。
【０１１８】
次に、制御回路６５は、起動／停止信号６４として起動信号が入力されるのを待機する（ステップＳ３２）。この起動信号は各相の第１の出力回路５１Ｕ，５１Ｖ，５１Ｗを起動させる旨の指令信号である。
【０１１９】
そして、いずれかの相の第１の出力回路５１Ｕ，５１Ｖ，５１Ｗの起動信号が入力されると（ステップＳ３２においてＹＥＳ）、制御回路６５は、全相の第２の出力回路６１Ｕ，６１Ｖ，６１ＷをＯＮさせる（ステップＳ３３）。
【０１２０】
次に、制御回路６５は、全相の短絡検出回路６３Ｕ，６３Ｖ，６３ＷにＨの短絡検出回路制御信号６２Ｕ，６２Ｖ，６２Ｗをそれぞれ出力して、全相の出力部５５Ｕ，５５Ｖ，５５Ｗの短絡を検出する（ステップＳ３４）。各相の短絡検出回路６３Ｕ，６３Ｖ，６３Ｗの出力信号はＯＲ回路６６に入力されているので、全相の出力部５５Ｕ，５５Ｖ，５５Ｗのいずれかに短絡が発生している場合には、ＯＲ回路６６の短絡検出信号９２がＨになり、制御回路６５は出力部５５Ｕ，５５Ｖ，５５Ｗに短絡が発生していると判定する（ステップＳ３４でＹＥＳ）。
【０１２１】
前記制御回路６５は、短絡が発生していると判定すると、全相の第２の出力回路６１Ｕ，６１Ｖ，６１ＷをＯＦＦさせ（ステップＳ３７）、その後、三相出力バッファシステム９１の制御を終了する。
【０１２２】
一方、全相の出力部５５Ｕ，５５Ｖ，５５Ｗのいずれにも短絡が発生していない場合には、ＯＲ回路６６の短絡検出信号９２がＬになり、制御回路６５は出力部５５Ｕ，５５Ｖ，５５Ｗに短絡が発生していないと判定する（ステップＳ３４でＮＯ）。
【０１２３】
前記制御回路６５は、短絡が発生していないと判定すると、全相の第２の出力回路６１Ｕ，６１Ｖ，６１ＷをＯＦＦさせる（ステップＳ３５）。
【０１２４】
その後、制御回路６５は、全相の第１の出力回路５１Ｕ，５１Ｖ，５１ＷをＯＮさせる（ステップＳ３６）。そして、最終的に、起動／停止信号６４として、各相の第１の出力回路５１Ｕ，５１Ｖ，５１Ｗの停止信号が入力されると、制御回路６５は、全相の第１の出力回路５１Ｕ，５１Ｖ，５１ＷをＯＦＦさせて、三相出力バッファシステム９１の制御を終了する。
【０１２５】
このように構成された本実施形態の三相出力バッファシステム９１によれば、本発明の出力バッファ回路を複数の負荷に適用することが可能になる。また、いずれかの出力バッファ回路の第１の出力回路５１Ｕ，５１Ｖ，５１Ｗに短絡が発生した場合において、早急にシステム全体を停止させることが可能となる。
【０１２６】
なお、上記では、第１の実施形態の出力バッファ回路１を三相の負荷に適用したが、三相以外の多相の負荷に適用してもよい。また、複数の負荷は、多相の負荷に限られず、単相の負荷の集合であってもよい。
【０１２７】
また、上記では、各相の出力バッファ回路を第１の実施形態の出力バッファ回路１で構成したが、これを第２又は第３の実施形態の出力バッファ回路で構成してもよい。
【０１２８】
また、上記では、各相に共通の制御回路６５を設けたが、各相の出力制御回路５０Ｕ，５０Ｖ，５０Ｗに制御回路を設け、各相の制御を各々の制御回路で行い、各相相互間の制御をそれらのいずれかの制御回路で行うように構成してもよい。また、第１の実施形態と同様に各相の出力制御回路５０Ｕ，５０Ｖ，５０Ｗに各相の制御を行う制御回路を設け、さらに各相相互間の制御を行う制御回路を別途設けてもよい。
【０１２９】
また、第１乃至第４の実施形態では、第２の出力回路２２,４３，６１Ｕ，６１Ｖ，６１Ｗを電圧付与手段に接続されるスイッチング素子（及び抵抗素子）で構成したが、本発明はこれに限定されず、第２の出力回路２２,４３，６１Ｕ，６１Ｖ，６１Ｗを、例えば、所定の電圧を出力する電源で構成してもよい。
【０１３０】
また、第１乃至第４の実施形態では、短絡検出手段として出力部６の電圧を検出したが、これに限定されるものではなく、例えば、短絡電流を検出してもよい。
【産業上の利用可能性】
【０１３１】
本発明の出力バッファ回路及び出力バッファシステムは、音響機器のパワーアンプ、テレビ等の音声出力回路、モータ駆動回路等の出力回路等、比較的大電流の負荷を駆動する出力バッファ回路出力バッファシステムとして有用である。
【図面の簡単な説明】
【０１３２】
【図１】本発明の第１の実施形態に係る出力バッファ回路の構成を示す回路図である。
【図２】図１の出力バッファ回路の第２の出力回路及び短絡検出回路の具体的構成例を示す回路図である。
【図３】図１の出力バッファ回路の制御回路による動作制御の内容を示すフローチャートである。
【図４】図１の出力バッファ回路の出力バッファ回路の起動時における制御信号及び出力の経時変化を示すタイミングチャートであり、（ａ）は短絡が発生していない場合を示す図、（ｂ）は短絡（地絡）が発生している場合を示す図である。
【図５】出力部に地絡が発生している場合における出力バッファ回路の状態を示す回路図である。
【図６】出力部に天絡が発生している場合における出力バッファ回路の状態を示す回路図である。
【図７】本発明の第２の実施形態に係る出力バッファ回路の構成を示す回路図である。
【図８】図７の出力バッファ回路の制御回路による動作制御の内容を示すフローチャートである。
【図９】本発明の第３の実施形態の出力バッファ回路の制御回路による動作制御の内容を示すフローチャートである。
【図１０】本発明の第４の実施形態に係る三相出力バッファシステムの構成を示す回路図である。
【図１１】本発明の第４の実施形態の三相出力バッファシステムの制御回路による動作制御の内容を示すフローチャートである。
【図１２】従来の短絡保護機能を備えた出力制御回路の構成を示す回路図である。
【図１３】従来の出力制御回路において出力部が地絡した場合の状態を示す回路図である。
【図１４】従来の出力制御回路において出力部が天絡した場合の状態を示す回路図である。
【符号の説明】
【０１３３】
１，９１  出力バッファ回路
２  第１の出力回路
３  負荷
４  上側スイッチング素子
５  下側スイッチング素子
６  出力部
７  上側スイッチング素子制御信号
８  下側スイッチング素子制御信号
９  上側プリドライブ回路
１０  下側プリドライブ回路
１９  出力制御回路
２０  短絡保護回路
２１  第２の出力回路制御信号
２２   第２の出力回路
２３  短絡検出回路制御信号
２４  短絡検出回路
２５  起動／停止信号
２６  制御回路
２７  上側駆動回路
２８  下側駆動回路
２９  上側スイッチング素子
３０  下側スイッチング素子
３１  上側抵抗
３２  下側抵抗
３３  地絡検出回路
３４  天絡検出回路
３５  地絡検出コンパレータ
３６  天絡検出コンパレータ
３７  地絡検出ＡＮＤ回路
３８  天絡検出ＡＮＤ回路
３９  短絡検出ＯＲ回路
４０  上側出力回路
４１  下側出力回路
４２  出力制御回路
４３  第２の出力回路
４６  上側出力回路制御信号
４７  下側出力回路制御信号
４８  地絡検出回路制御信号
４９  天絡検出回路制御信号
５０Ｕ、５０Ｖ、５０Ｗ  Ｕ，Ｖ，Ｗ相の第１の出力制御回路
５１Ｕ、５１Ｖ、５１Ｗ  Ｕ，Ｖ，Ｗ相の第１の出力回路
５２Ｕ、５２Ｖ、５２Ｗ  Ｕ，Ｖ，Ｗ相の負荷
５３Ｕ、５３Ｖ、５３Ｗ  Ｕ，Ｖ，Ｗ相の上側スイッチング素子
５４Ｕ、５４Ｖ、５４Ｗ  Ｕ，Ｖ，Ｗ相の下側スイッチング素子
５５Ｕ、５５Ｖ、５５Ｗ  Ｕ，Ｖ，Ｗ相の出力部
５６Ｕ、５６Ｖ、５６Ｗ  Ｕ，Ｖ，Ｗ相の上側スイッチング素子制御信号
５７Ｕ、５７Ｖ、５７Ｗ  Ｕ，Ｖ，Ｗ相の下側スイッチング素子制御信号
５８Ｕ、５８Ｖ、５８Ｗ  Ｕ，Ｖ，Ｗ相の上側プリドライブ回路
５９Ｕ、５９Ｖ、５９Ｗ  Ｕ，Ｖ，Ｗ相の下側プリドライブ回路
６０Ｕ、６０Ｖ、６０Ｗ  Ｕ，Ｖ，Ｗ相の第２の出力回路制御信号
６１Ｕ、６１Ｖ、６１Ｗ  Ｕ，Ｖ，Ｗ相の第２の出力回路
６２Ｕ、６２Ｖ、６２Ｗ  Ｕ，Ｖ，Ｗ相の短絡検出回路制御信号
６３Ｕ、６３Ｖ、６３Ｗ  Ｕ，Ｖ，Ｗ相の短絡検出回路
６４  起動／停止信号
６５  制御回路
６６  ＯＲ回路
１１１  上側遮断回路部
１１２  下側遮断回路部
１１３  上側遮断回路
１１４  下側遮断回路
１１５  上側ＡＳＯ検出回路
１１６  下側ＡＳＯ検出回路
１１７  地絡検出コンパレータ
１１８  天絡検出コンパレータ
【図１】
2010062737.tif 000003
【図２】
2010062737.tif 000004
【図３】
2010062737.tif 000005
【図４】
2010062737.tif 000006
【図５】
2010062737.tif 000007
【図６】
2010062737.tif 000008
【図７】
2010062737.tif 000009
【図８】
2010062737.tif 000010
【図９】
2010062737.tif 000011
【図１０】
2010062737.tif 000012
【図１１】
2010062737.tif 000013
【図１２】
2010062737.tif 000014
【図１３】
2010062737.tif 000015
【図１４】
2010062737.tif 000016