(57)【要約】【課題】上地層における信号配線を妨げることなく電源配線パターンの強化を行うことができる、半導体集積回路及び半導体集積回路のレイアウト方法を提供する。【解決手段】論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法において、前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、前記下地層に前記論理素子をレイアウトし、論理素子データを生成するステップと、前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップとを具備し、前記電源強化用パターンデータを生成するステップは、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている。【選択図】図１
2010027989.tif 000002
【特許請求の範囲】
【請求項１】
論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法であって、
コンピュータが、前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、
コンピュータが、前記下地層に前記論理素子をレイアウトし、論理素子データを生成するステップと、
コンピュータが、前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップと、
を具備し、
前記電源強化用パターンデータを生成するステップは、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている
半導体集積回路のレイアウト方法。
【請求項２】
請求項１に記載された半導体集積回路のレイアウト方法であって、
更に、
コンピュータが、前記上地層に信号配線をレイアウトし、信号配線データを生成するステップ、
を具備する
半導体集積回路のレイアウト方法。
【請求項３】
請求項１又は２に記載された半導体集積回路のレイアウト方法であって、
前記論理素子データを生成するステップは、前記下地層に前記電源強化用パターンを配置するための隙間が生じなかった場合に、前記電源強化用パターンを配置するための隙間が生じるように、前記論理素子を再度レイアウトしなおすステップを備えている
半導体集積回路のレイアウト方法。
【請求項４】
請求項１乃至３のいずれかに記載された半導体集積回路のレイアウト方法により得られた前記レイアウトデータに基づいて、半導体集積回路を製造する
半導体集積回路の製造方法。
【請求項５】
請求項１乃至３のいずれかに記載された半導体装置のレイアウト方法をコンピュータに実行させるための、半導体集積回路のレイアウトプログラム。
【請求項６】
論理素子が設けられた下地層と、前記下地層上に形成され上地層とを備える半導体集積回路のレイアウト装置であって、
前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成する電源配線配置手段と、
前記下地層に前記論理素子をレイアウトし、論理素子データを生成する論理素子配置手段と、
前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成する電源強化用パターン配置手段と、
ステップと、
を具備し、
前記電源強化用パターン配置手段は、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線同士が接続されるようにレイアウトする
半導体集積回路のレイアウト装置。
【請求項７】
請求項６に記載された半導体集積回路のレイアウト装置であって、
更に、
前記上地層に信号配線をレイアウトし、信号配線データを生成する信号配線配置手段、
を具備する
半導体集積回路のレイアウト装置。
【請求項８】
論理素子が形成された下地層と、
前記下地層上に設けられた上地層と、
を具備し、
前記上地層には、複数本に延びる電源配線が設けられ、
前記下地層には、前記複数本に延びる電源配線同士が電気的に接続されるように、導電性の電源強化パターンが設けられている
半導体集積回路。
【請求項９】
請求項８に記載された半導体集積回路であって、
前記上地層には、更に、前記論理素子と信号の授受を行う為の信号配線が設けられている
半導体集積回路。
【請求項１０】
請求項８又は９に記載された半導体集積回路であって、
前記下地層は、半導体基板上に形成された導電性膜と、前記導電性膜を被覆する絶縁膜とを備え、
前記電源強化パターンは、前記導電性膜により形成されている
半導体集積回路。
【請求項１１】
請求項１０に記載された半導体集積回路であって、
前記導電性膜は、金属膜を含んでいる
半導体集積回路。
【請求項１２】
請求項８又は９に記載された半導体集積回路であって、
前記導電性膜は、ポリシリコン膜を含んでいる
半導体集積回路。
【請求項１３】
請求項８又は９に記載された半導体集積回路であって、
前記導電性膜は、不純物イオンが注入されたシリコン膜を含んでいる
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及び半導体集積回路のレイアウト方法に関する。
【背景技術】
【０００２】
半導体装置では、半導体基板上に、トランジスタなどの論理素子と、その論理素子などに電源電位を供給する為の電源配線と、信号の授受を行うために論理素子に接続される信号配線とが設けられる。通常、論理素子は下地層に設けられる。下地層は、半導体基板の表面に形成されるウエル及び拡散層と、その上に形成される層である。電源配線及び信号配線は、上地層に設けられる。上地層は、下地層上に形成される層であり、配線層で構成される。
【０００３】
半導体集積回路のレイアウトを設計する場合、まず、シミュレーションにより電源配線を流れる電流値及び電圧降下値等を考慮して電源配線幅が決定され、電源配線がレイアウトされる。その後、論理素子及び信号配線がレイアウトされる。しかし、信号配線がレイアウトされた配線状況によっては、当初シミュレーションよりも電源配線に流れる電流値や、信号配線による電位降下値が大きくなり、電源配線のレイアウトが必要になることがある。
【０００４】
そのため、論理素子や信号配線をレイアウトした後に、電源配線のレイアウトが修正されることがある。
【０００５】
電源配線のレイアウトの修正に関する技術が、特許文献１（特開２００４−１８６４１７号公報）に記載されている。特許文献１の半導体集積回路は、半導体基板上に、単位セル長を有するセルが配列された複数のセル行と、外部からの異なる電位を自装置内部に与える二種類の電位配線パターンと、その二種類の電位配線パターンからそのセル行と平行な方向に延在して配置された二種類の複数の電位配線とを備え、二種類の電位配線が単位セル長の間隔で交互に配置され、各セルがその二種類の電位配線に接続される。この半導体集積回路は、隣り合う同一種の電位配線間を接続する電源強化用フィラーセルを具備することを特徴とする。この電源強化用フィラーセルは、アルミニウム配線を備えていることが記載されている。また、電源線強化用フィラーセルがＡｌ配線を有していることにより、配置配線後に各配置配線層のＡｌ占有率を高くすることができると記載されている。
【０００６】
【特許文献１】特開２００４−１８６４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に、電源強化用フィラーセルにより各配置配線層のＡｌ占有率を高くすることができるという記載がある。従って、電源強化用フィラーセルのアルミニウム配線は配置配線層に設けられるものと考えられる。配置配線層は、信号配線が形成される層であると考えられる。すなわち、配置配線層は上地層に相当し、電源配線を強化する為のパターン（電源強化用パターン）は上地層に形成されると考えられる。
【０００８】
上地層に電源強化用パターンが設けられる場合、信号配線が配置されるスペースが制限されてしまう。その配置スペースの制限により、信号配線の空間的な配線リソースが減少してしまう。また、信号配線と電源強化用パターンとを交差させる為には、一方のパターンを他の層に迂回させるなどの対策が必要になる。そのような対策を行う為に、信号配線の再レイアウトが必要になり、ＴＡＴ（Ｔｕｒｎ  ａｒｏｕｎｄ  ｔｉｍｅ）が増加する。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路のレイアウト方法は、論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法である。このレイアウト方法は、コンピュータが、上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、コンピュータが、下地層に論理素子をレイアウトし、論理素子データを生成するステップと、コンピュータが、電源配線データ及び論理素子データに基づいて、下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップとを具備する。電源強化用パターンデータを生成するステップは、電源強化用パターンを、下地層における論理素子がレイアウトされていない領域に、複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている。
【００１０】
この発明によれば、電源強化用パターンにより、最初にレイアウトされた電源配線パターンを修正することができ、電源電圧の供給能力が強化される。ここで、その電源強化パターンは、下地層に設けられる。従って、上地層に形成される信号配線パターンに対して、電源強化用パターンによるスペース的な制約は生じない。すなわち、上地層における信号配線パターンを妨げることなく電源配線パターンの強化を行うことができる。
【００１１】
本発明に係る半導体集積回路のレイアウトプログラムは、上述の半導体装置のレイアウト方法をコンピュータに実行させるためのプログラムである。
【００１２】
本発明に係る半導体集積回路のレイアウト装置は、上記の半導体集積回路のレイアウトプログラムがインストールされた装置である。
【００１３】
本発明に係る半導体集積回路は、半導体基板上に設けられた下地層と、その下地層上に設けられた上地層とを具備する。その下地層には、論理素子と、導電性の電源強化パターンとが設けられる。その上地層には、複数本に延びる電源配線パターンと、その論理素子と電気的に接続される信号配線とが設けられる。その電源強化パターンは、前記複数本に延びる電源配線パターン同士を電気的に接続するように設けられている。
【発明の効果】
【００１４】
本発明によれば、上地層における信号配線パターンを妨げることなく電源配線パターンの強化を行うことができる、半導体集積回路及び半導体集積回路のレイアウト方法が提供される。
【発明を実施するための最良の形態】
【００１５】
図面を参照しつつ、本発明の実施形態について説明する。図１は、本実施系形態に係る半導体集積回路を模式的に示す断面図である。
【００１６】
図１に示されるように、半導体集積回路は、半導体基板１と、下地層と、上地層とを備えている。下地層は、半導体基板１上に形成されている。上地層は、下地層上に形成されている。
【００１７】
下地層は、論理素子が設けられた層である。図１では、論理素子の一例として、トランジスタが描かれている。そのトランジスタは、半導体基板１の表面に設けられたソース・ドレイン拡散層３と、ゲート絶縁膜を介して半導体基板１上に形成されたゲート電極２とを備えている。論理素子（トランジスタ）は、層間絶縁膜により、埋め込まれている。層間絶縁膜には、コンタクト４が設けられている。トランジスタのソース・ドレイン拡散層３は、コンタクト４を介して、上地層に接続されている。
【００１８】
上地層は、複数の配線層が積層された構造を有している。図１の例では、上地層に、配線層Ｍ１と配線層Ｍ２とが形成されている。各配線層には、金属配線（Ｍ１、Ｍ２）が設けられている。金属配線Ｍ１、Ｍ２は、絶縁膜により埋められている。金属配線Ｍ１と金属配線Ｍ２とは、絶縁膜に形成されたビアを介して、接続されている。金属配線（Ｍ１、Ｍ２）は、例えばアルミニウムや銅などにより形成される。金属配線Ｍ１は、下地層に設けられたコンタクト４を介して、下地層に設けられたトランジスタに接続されている。
【００１９】
図２は、上地層における配線のレイアウトを示す模式図である。図２には、上地層として、４層（Ｍ１〜Ｍ４）の配線層が設けられている例が示されている。上地層には、電源電圧を供給するための電源配線（ＶＤＤ）と、接地配線（ＧＮＤ）と、信号の授受を行う為の信号配線とが設けられている。図２において、信号配線の図示は省略されている。図２の例において、電源配線ＶＤＤは、配線層Ｍ１と配線層Ｍ４とに設けられている。電源配線ＶＤＤは、複数本に延びている。複数本の電源配線は、ビアなどを介して、互いに接続されている。電源電圧を安定的に供給する為に（電源を強化する為に）は、各電源配線間の間隔を小さくすることが考えられる。また、特許文献１（特開２００４−１８６４１７号公報）に記載されるように、隣り合う各電源配線パターン同士を接続する電源強化用パターンを、上地層に設けることが考えられる。しかし、電源配線パターン同士の間隔を小さくすれば、信号配線が配置されるスペースが制限されてしまう。また、上地層に電源強化用パターンを設けても、信号配線が配置されるスペースは制限される。
【００２０】
そこで、本実施形態では、下地層に、複数の電源配線ＶＤＤ同士を接続する為の電源強化用パターンが設けられる。
【００２１】
図３は、本実施形態の半導体集積回路のレイアウトを示す模式図である。図３には、上地層のレイアウトと下地層のレイアウトとが重ねられて描かれている。下地層には、論理素子が形成される領域（論理素子形成領域）に加えて、電源強化用パターンが設けられている。尚、電源配線ＶＤＤと電源強化用パターンとは、層間絶縁膜中に設けられたコンタクト（図３では図示されていない）により、接続されている。これにより、上地層の複数本に延びる電源配線ＶＤＤ同士が、電源強化用パターンにより、電気的に接続されている。ここで、電源強化用パターンは、接地配線ＧＮＤや、信号配線と交差している。しかし、接地配線ＧＮＤや信号配線は、上地層に設けられているため、電源強化用パターンとはショートすることはない。
【００２２】
図３に示されるように、下地層に電源強化用パターンを配置すれば、信号配線パターンが配置されるスペースが制限されることなく、電源電圧の供給能力を強化することができる。
【００２３】
電源強化用パターンを形成する材料は、導電性であれば、特に限定されない。電源強化用パターンの材料としては、具体的には、銅やアルミニウムなどの金属膜、ポリシリコン膜、及び不純物イオンが注入された拡散層やウエルなどが挙げられる。電源強化用パターンは、トランジスタに含まれるゲート電極と同一材料であってもよい。電源強化用パターンとゲート電極とが同一材料であれば、製造時に電源強化用パターンを設ける為のプロセスを追加する必要がなくなる。
【００２４】
また、電源強化用パターンは、ソースやドレイン電極等のオーミック電極等の金属膜にすることもできる。電源強化用パターンにオーミック電極材を用いた場合、電源強化用パターンにゲート電極材を用いるのと同様に、電源強化用パターン形成のために新にプロセスを追加する必要がない。
【００２５】
続いて、本実施形態に係る半導体集積回路のレイアウト装置について説明する。半導体集積回路のレイアウト装置は、半導体集積回路のレイアウトプログラムを格納するＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と、そのレイアウトプログラムを実行するＣＰＵとによって、実現される。
【００２６】
図４は、半導体集積回路のレイアウト装置の機能構成を概略的に示すブロック図である。半導体集積回路のレイアウト装置は、論理素子配置部１１と、電源強化用セル配置部１２と、ＶＤＤ・ＧＮＤ配置部１３と、信号配線配置部１４とを備えている。
【００２７】
図５、図６（ａ）〜（ｃ）を参照して、半導体集積回路のレイアウト装置の動作を説明する。図５は、半導体集積回路のレイアウト装置の動作を示すフローチャートである。
【００２８】
ステップＳ１０；電源データ・ＧＮＤデータの生成
まず、ＶＤＤ・ＧＮＤ配置部１３が、図示しない入力装置（マウスやキーボードなど）を介して読み込まれた設定データに基づいて、電源配線の位置を決定（レイアウト）する。これにより、電源配線データが生成される。ＶＤＤ・ＧＮＤ配置部１３は、同様に、接地配線の位置を決定し、ＧＮＤデータを生成する。図６（ａ）は、ＶＤＤデータ及びＧＮＤデータを示す概念図である。ＶＤＤデータにおいて、電源配線ＶＤＤは、複数本（２本）に延びるように、レイアウトされている。さらに、配線層間のビアのデータも生成され、電源データ・ＧＮＤデータに付加される。
【００２９】
ステップＳ２０；論理素子形成領域の配置
続いて、論理素子配置部１１が、ＶＤＤデータ及びＧＮＤデータに基づいて、論理素子が形成される領域を決定し、論理素子データを生成する。図６（ｂ）は、論理素子データを示す概念図である。図６（ｂ）には、説明の便宜上、電源配線及び接地配線も描かれている。通常、論理素子は、電源配線ＶＤＤと接地配線ＧＮＤとの間に配置される。ここで、論理素子とはトランジスタ単体だけではなく、マクロセルなどの機能セルをも含める。なお、下地層には、論理素子が配置されていない隙間領域が形成されるものとする。
【００３０】
ステップＳ３０；電源強化用セルの配置
続いて、電源強化用セル配置部１２が、論理素子データ、ＶＤＤデータ、及びＧＮＤデータに基づいて、電源強化用パターンの位置を決定し、電源強化用パターンデータを生成する。図６（ｃ）は、電源強化用パターンデータを示す概念図である。図６（ｃ）には、電源配線ＶＤＤ、接地配線ＧＮＤ、及び論理素子形成領域の位置も、併せて記載されている。図６（ｃ）に示されるように、電源強化用パターンは、下地層における隙間領域に、複数の電源配線ＶＤＤ同士が接続されるように、配置される。
【００３１】
ステップＳ４０；信号配線の配置
続いて、信号配線配置部１４が、論理素子データ、電源データ、及びＧＮＤデータに基づいて、信号配線の位置を決定し、信号配線データを生成する。信号配線は上地層に設けられるため、下地層に設けられる電源強化用パターンの位置に関係なく配置される。
【００３２】
ステップＳ５０；レイアウトデータの生成
続いて、レイアウトデータ生成部１５が、論理素子データ、電源強化用セルデータ、信号配線データ、電源データ、及びＧＮＤデータを組み合わせて、レイアウトデータを作成する。さらに、配置された電源強化用パターンと電源配線ＶＤＤ、接地配線ＧＮＤとを接続するコンタクト４のデータが生成され、レイアウトデータに追加される。これにより、図３で示したような半導体集積回路のレイアウトデータが生成される。生成されたレイアウトデータは、実際に半導体集積回路を製造する際に用いられる。
【００３３】
以上説明したように、本実施形態によれば、下地層に電源強化用パターンが形成されるので、信号配線の位置を決定する配置する際にスペース的な制約が生じない。信号配線を電源強化用パターンと交差させる為に信号配線の再レイアウトを行う必要がなく、ＴＡＴは増加しない。
【００３４】
尚、本実施形態では、電源強化用パターンを配置するステップ（Ｓ３０）の後に、信号配線の配置（Ｓ４０）が行われる。但し、信号配線は、電源強化用パターンと関係なく配置することができるので、電源強化用パターンの位置を決定する前に信号配線の位置が決定されてもよい。
【００３５】
また、本実施形態では、ステップＳ２０において、論理素子が設けられていない隙間領域が生じるものと仮定して説明した。しかし、論理素子形成領域が決定された後に、電源強化用パターンを配置するための隙間領域が生じないこともある。このような場合には、図７に示されるように、論理素子配置部１１が、電源強化用パターンを配置するための隙間領域が生じるように、論理素子形成領域を再配置してもよい。これにより、確実に電源強化用パターンを配置することができる。
【図面の簡単な説明】
【００３６】
【図１】半導体集積回路を模式的に示す断面図である。
【図２】上地層のレイアウトを模式的に示す斜視図である。
【図３】半導体集積回路のレイアウトを模式的に示す平面図である。
【図４】半導体集積回路のレイアウト装置の構成を示す概略ブロック図である。
【図５】半導体集積回路のレイアウト方法を示すフローチャートである。
【図６】半導体集積回路のレイアウト方法を説明するための説明図である。
【図７】半導体集積回路のレイアウト方法を説明するための説明図である。
【符号の説明】
【００３７】
１  半導体基板
２  ゲート電極
３  ソース・ドレイン拡散層
４  コンタクト
１１  論理素子配置部
１２  電源強化用セル配置部
１３  ＶＤＤ・ＧＮＤ配置部
１４  信号配線配置部
１５  レイアウトデータ生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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