(57)【要約】【課題】半導体チップ間での誘導結合方式の無線通信において、受信マージンの拡大を実現する。【解決手段】例えば、送信用の半導体チップＬＳＩ＿ＴＸは、‘１’レベル送信時には送信コイルＬ＿ＴＸに電流信号ＩＳＩＧを生成し、‘０’レベル送信時にはＩＳＩＧを生成しない。受信用の半導体チップＬＳＩ＿ＲＸは、まず、積分回路ＩＴＧの積分結果をリセットスイッチＲＳＷによってリセットし、次いで、ＩＳＩＧに伴い受信コイルＬ＿ＲＸに誘起された電圧信号ＶＳＩＧを増幅回路ＡＭＰで増幅すると共に、その増幅結果をＩＴＧで積分し、その積分結果をラッチ回路ＬＴでラッチする。そうすると、ＲＳＷを作動してからＬＴでラッチを行う期間ＴＭ内にＶＳＩＧが位置するようにタイミング調整を行えばよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層搭載され、有線によって電源が供給される第１及び第２半導体チップを具備し、
前記第１半導体チップは、送信コイルと、第１論理レベルを送信する際には前記送信コイルを駆動して送信信号を生成し、第２論理レベルを送信する際には前記送信コイルを駆動せずに、前記送信信号を生成しないように制御する送信回路とを含む出力回路を有し、
前記第２半導体チップは、前記第１半導体チップの送信コイルが発生した前記送信信号を誘導結合方式を用いて受信する受信コイルと、前記受信コイルに接続された受信回路とを含む入力回路を有し、
前記受信回路は、前記送信コイルからの前記送信信号が生成されたか否かで前記第１論理レベルのデータが送信されたか、又は、前記第２論理レベルのデータが送信されたかを判断することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１半導体チップは、前記第２半導体チップにデータを送信するのと並行して、データが有効である旨を示す情報を前記第２半導体チップに送信することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１及び第２半導体チップのそれぞれは、さらに、
前記送信信号を生成する際の基準タイミングとなる送信クロック信号と、前記受信回路が前記第１論理レベルか前記第２論理レベルかを判断する際の基準タイミングとなる受信クロック信号とを生成するクロック生成回路と、
前記送信クロック信号と前記受信クロック信号の位相差を調整する調整回路とを有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１半導体チップは、前記出力回路を複数有し、
前記第２半導体チップは、前記入力回路を複数有し、
前記第１及び第２半導体チップは、前記複数の出力回路の一つと前記複数の入力回路の一つの組み合わせを一つの通信チャネルとすることにより複数の通信チャネルを形成し、
前記複数の通信チャネルの一つとなる第１通信チャネルでは、第１位相の前記送信クロック信号および前記受信クロック信号に基づいて動作が行われ、
前記第１通信チャネルと隣接して配置された第２通信チャネルでは、前記第１位相と異なる第２位相の前記送信クロック信号および前記受信クロック信号に基づいて動作が行われるように構成されたことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１位相と前記第２位相の位相差は１８０度であり、
前記第１通信チャネルおよび前記第２通信チャネルの前記受信回路は、さらに、前記第１位相の受信クロック信号でラッチしたデータと、前記第２位相の受信クロック信号でラッチしたデータとを前記第１位相または前記第２位相の一方に同期されるための位相調整回路を有することを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記受信回路は、キャパシタと、前記キャパシタに保持される電荷量が前記第２論理レベルに対応する電荷量となるように所定時間毎にリセットするスイッチとを有し、前記スイッチにより前記第２論理レベルのデータに対応する電荷量を前記キャパシタに保持し、前記第１論理レベルのデータが送信された場合に、前記キャパシタに蓄積された電荷量を変化させることにより前記第１論理レベルのデータを受信したと判断することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２半導体チップは、前記受信コイルと前記受信回路の間に設けられ、前記受信コイルで受信した受信信号の電圧振幅を増幅し、前記受信回路に供給する増幅回路を有することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記受信回路は、前記キャパシタの一端にそのソース又はドレインの一方が接続される第１ＭＩＳＦＥＴと、前記キャパシタの前記一端にそのソース又はドレインの一方が接続される第２ＭＩＳＦＥＴとを有し、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記第２ＭＩＳＦＥＴのゲートに接続され、
前記第２ＭＩＳＦＥＴのソース又はドレインの他方は、前記第１ＭＩＳＦＥＴのゲートに接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記増幅回路の非反転出力によって駆動され、
前記第２ＭＩＳＦＥＴのゲートは、前記増幅回路の反転出力によって駆動されることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記送信回路は、所定時間幅の電圧パルス信号を生成するパルス生成回路と、一端が固定電圧とされた前記送信コイルの他端に接続され、オンに駆動された際に前記送信コイルの両端に電位差を生じさせる第１トランジスタと、前記第１論理レベルか前記第２論理レベルとなる送信データ信号と、前記パルス生成回路からの前記電圧パルス信号との論理演算によって前記第１トランジスタのオン・オフを制御する論理演算回路とを有することを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記送信コイルおよび前記受信コイルは、前記第１及び第２半導体チップのそれぞれに含まれるメタル配線層でループを形成することで実現され、
前記送信コイルおよび前記受信コイルの全部または一部におけるループの内側には、強磁性体材質のコアが形成されていることを特徴とする半導体装置。
【請求項１１】
誘導結合方式を用いて送信コイルからの送信信号を受信する受信コイルと、
キャパシタを含み、前記受信コイルが受信した受信信号に応じて電荷を前記キャパシタに保持するデータ受信回路と、
所定時間毎に前記キャパシタに蓄えられた電荷量を第１論理レベルに対応した電荷量にリセットするスイッチと、
前記キャパシタに保持された電荷量に対応して前記受信信号が第１論理レベルに対応するか第２論理レベルに対応するかを検出し、その検出結果を保持するラッチ回路と、
を備え、
前記データ受信回路は、前記受信コイルが前記送信信号を受信した場合に、前記キャパシタに蓄積された電荷量を変化させることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
さらに、前記受信コイルと前記データ受信回路の間に設けられ、前記受信信号の電圧振幅を増幅し、前記データ受信回路に供給する増幅回路を有することを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記データ受信回路は、前記キャパシタの一端にそのソース又はドレインの一方が接続される第１ＭＩＳＦＥＴと、前記キャパシタの前記一端にそのソース又はドレインの一方が接続される第２ＭＩＳＦＥＴとを有し、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記第２ＭＩＳＦＥＴのゲートに接続され、
前記第２ＭＩＳＦＥＴのソース又はドレインの他方は、前記第１ＭＩＳＦＥＴのゲートに接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記増幅回路の非反転出力によって駆動され、
前記第２ＭＩＳＦＥＴのゲートは、前記増幅回路の反転出力によって駆動されることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記半導体装置は、１つの半導体チップに形成され、
前記受信コイルは、前記半導体チップ内のメタル配線層でループを形成することで実現され、
前記受信コイルのループの内側には、強磁性体材質のコアが形成されていることを特徴とする半導体装置。
【請求項１５】
誘導結合方式を用いて受信コイルに向けて送信信号を送信する送信コイルと、
第１論理レベルを送信する際には前記送信コイルを駆動して前記送信信号を生成し、第２論理レベルを送信する際には前記送信コイルを駆動せずに、前記送信信号を生成しないように制御する送信回路とを有することを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記送信回路は、所定時間幅の電圧パルス信号を生成するパルス生成回路と、一端が固定電圧とされた前記送信コイルの他端に接続され、オンに駆動された際に前記送信コイルの両端に電位差を生じさせるトランジスタと、前記第１論理レベルか前記第２論理レベルとなる送信データ信号と、前記パルス生成回路からの前記電圧パルス信号との論理演算によって前記トランジスタのオン・オフを制御する論理演算回路とを有することを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、
前記半導体装置は、１つの半導体チップに形成され、
前記送信コイルは、前記半導体チップ内のメタル配線層でループを形成することで実現され、
前記送信コイルのループの内側には、強磁性体材質のコアが形成されていることを特徴とする半導体装置。
【請求項１８】
半導体チップに形成され、誘導結合方式を用いて無線通信を行う送信コイルまたは受信コイルと、
前記半導体チップに形成され、前記送信コイルを制御する送信回路または前記受信コイルを制御する受信回路とを備え、
前記送信コイルまたは前記受信コイルは、前記半導体チップ内のメタル配線層でループを形成することで実現され、
前記送信コイルまたは前記受信コイルのループの内側には、強磁性体材質のコアが形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記コアは、前記半導体チップの上面から下面を貫通するように形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記半導体チップを複数有し、
前記複数の半導体チップは、いずれかの１個の半導体チップにおける前記送信コイルと、他のいずれか１個の半導体チップにおける前記受信コイルとが同一垂直線上に配置されるように積層搭載されていることを特徴とする半導体装置。
【請求項２１】
請求項１８記載の半導体装置において、
前記半導体チップは、
拡散層、コンタクト層および第１メタル配線層を含む回路形成層と、
前記回路形成層の上層に形成され、第２メタル配線層を含むコイル形成層とを備え、
前記回路形成層には、前記送信回路または前記受信回路が形成され、
前記送信コイルまたは前記受信コイルは、前記コイル形成層内の前記第２メタル配線層でループを形成することで実現され、
前記コアは、前記コイル形成層の範囲内で形成されていることを特徴とする半導体装置。
【請求項２２】
請求項１８記載の半導体装置において、
積層搭載された複数の半導体チップを有し、
前記複数の半導体チップのそれぞれには、前記送信コイルまたは前記受信コイルと、前記送信回路または前記受信回路とが形成され、
前記複数の半導体チップの内の最下層に搭載された半導体チップまたは最上層に搭載された半導体チップが前記コアを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、積層実装された複数の半導体チップ間で無線通信が可能なＳＩＰ（System in Package）等の半導体装置に適用して有益な技術に関するものである。
【背景技術】
【０００２】
従来、半導体装置（ＬＳＩ：Large Scale Integration）は、微細加工技術の進化とともに、より多くのトランジスタを１チップに集積することで性能向上を図ってきた。しかしながら、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、これまでのような１チップへの集積化を進めることが必ずしも最適解ではなくなってきている。そこで、複数のＬＳＩを積層することによる３次元方向の集積が有望な技術となる。３次元集積により性能向上を実現するためには、積層されるＬＳＩ間で高速大容量の通信を行うための仕組みが必要となる。また、それに伴う電力もプロセッサの電力に対して無視できないレベルとなる。そのため、ＬＳＩ間の高速大容量通信、および、それを低電力で行うための技術が、ＬＳＩの３Ｄ積層を行う際の重点技術となる。
【０００３】
非特許文献１，２には、積層ＬＳＩのための通信方式の一つとして、磁気誘導結合を用いた無線方式が示されている。この方式は、他の有力な方式であるＬＳＩ基板シリコンにビア（穴）をあける方法に比較して、基板シリコンにビアをあけるという製造プロセス負荷がかからない点で優位である。非特許文献１，２で示される主要な技術は、特許文献１〜４にも記載されている。特許文献１には、送信コイルに電流を流す送信回路の構成や、この電流によって受信コイルに誘起された電圧を受信する受信回路の構成が示されている。具体的には、送信回路は、送信データが遷移する際にパルス状の電流を送信コイルに流し、この際に、送信データが‘１’か‘０’かによって送信コイルに流す電流の方向を変える構成となっている。受信回路は、この送信コイルの電流によって受信コイルに誘起された瞬時的な電圧を、センスアンプおよびその後段のフリップフロップにより増幅ならびにラッチする構成となっている。この際、センスアンプは、受信コイルに誘起された瞬時的な電圧が発生している期間に受信用クロックを遷移させることで活性化される。
【０００４】
また、特許文献２には、雑音源からの磁束による影響を受け難くするコイルの形状が記載されている。特許文献３には、送信コイルと受信コイル間の距離に応じて、送信コイルの送信電力を適宜設定可能とする送信回路の構成が示されている。これによって、消費電力の低減や、複数の通信チャネル（送信コイルと受信コイルのペア）により並列動作を行う場合でのクロストークの低減が可能となる。特許文献４には、送信コイルと受信コイルの中心位置をずらす方式や、前後左右に隣接して配置された複数の通信チャネルを市松模様状に２つのグループに切り分け、一方のグループと他方のグループで動作させる位相を異ならせる方式が示されている。これによって、クロストークの低減が可能となる。
【０００５】
また、特許文献５には、リーダライタとＩＣカード間で、非接触方式により電力供給と信号伝送を行う通信システムが記載されている。この通信システムでは、リーダライタからＡＳＫ変調方式によって送信された電磁波をＩＣカードが受信し、ＩＣカードは、この電磁波をダイオードとキャパシタにより整流して自身の電力を生成すると共に、この整流後の信号から直流成分をカットすることで電磁波に含まれる信号成分を抽出する。また、ＩＣカードのアンテナの両端の間は、ＦＥＴのオン・オフによってインピーダンス（Ｚ）の接続・非接続を切り替え可能な構成となっており、このＦＥＴのオン・オフを用いて変調を行うことでＩＣカードからリーダライタに信号を伝送する構成となっている。
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００６−１７３４１５号公報
【特許文献３】特開２００６−１７３９８６号公報
【特許文献４】特開２００６−６６４５４号公報
【特許文献５】特開２００４−３５０３２２号公報
【非特許文献１】三浦、他３名、“Analysis and Design of Inductive Coupling and Transceiver Circuit for Inductive Inter-Chip Wireless Superconnect”、IEEE Journal of Solid-State Circuits (JSSC)、Ｖｏｌ．４０、Ｎｏ．４、２００５年４月、ｐ．８２９−８３７
【非特許文献２】三浦、他４名、“A 195-Gb/s 1.2-W Inductive Inter-Chip Wireless Superconnect With Transmit Power Control Scheme for 3-D-Stacked System in a Package”、IEEE Journal of Solid-State Circuits (JSSC)、Ｖｏｌ．４１、Ｎｏ．１、２００６年１月、ｐ．２３−３４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献１に記載されているような送受信回路方式では、非常に狭いタイミングウィンドウに同期して、センスアンプを動作させる必要があり、非常に高精度のタイミング調整が必要となる。一例として、１Ｇｂｐｓで送受信を行うと仮定した場合、受信コイルに瞬時的な電圧が誘起される期間は例えば１００ｐｓなどであり、この期間に受信用クロックのエッジを合わせ込む必要がある。しかしながら、設計段階でタイミング調整を行っても、ＬＳＩの製造ばらつきや、動作電源電圧の変動や、温度変動などにより、実際には通信タイミングが合わず、正常な通信が困難となる恐れがある。
【０００７】
一方、例えば、特許文献５のような技術を利用して、特許文献１等に示されるような積層ＬＳＩ上の送信コイルと受信コイル間で、ＡＳＫ変調方式などを用いて通信を行うことも考えられる。しかしながら、積層ＬＳＩ間の通信では、非接触ＩＣカード等による通信方式と異なり、消費電力や電源電圧種類の制約から、使用できる電圧振幅や電流量が制限される。その結果、受信コイルに発生する電圧や電流は小さくなり、特許文献５のような回路構成では、この受信コイルの電圧を十分に判別することが困難となる恐れがある。更に、積層ＬＳＩ間の通信用途においては、電力送信を行う必要がないこと、および、電圧振幅がとれないことから、ＡＳＫ変調による通信方式は電力面も性能面でも最適でない。
【０００８】
このようなことから、積層ＬＳＩ間通信用途に適した通信方式、送受信回路構成、ならびにデバイス構造などが必要となる。特に、電圧方向および／またはタイミング方向において受信マージンを拡大可能にするための技術が求められる。本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明の代表的な実施の形態による半導体装置は、誘導結合方式の無線通信を行う受信ユニットにおいて、受信コイルと、受信コイルからの受信信号の積分結果をキャパシタに保持する積分回路と、その積分結果をラッチするラッチ回路と、キャパシタの電荷（積分結果）をリセットするスイッチとを備えるものとなっている。無線通信を行う際には、まずキャパシタをリセットし、次いで、受信信号を受けて積分を行い、その積分結果をラッチするようにタイミング制御が行われる。また、通信方式として、例えば、‘１’レベル送信時には送信コイルに電流を流し、‘０’レベル送信時には送信コイルに電流を流さないという方式を用いる。このように、積分回路を用いて受信動作を行うことで、受信マージン（タイミングマージン）を拡大でき、例えば、半導体装置の製造ばらつき等に伴うタイミングばらつきが十分に許容可能になる。
【００１１】
また、前述した半導体装置は、更に、受信コイルと積分回路の間に、受信信号を増幅した信号で積分回路を動作させるための増幅回路を設けることが望ましい。これによって、半導体装置の仕様等の制約で受信信号が微小となる場合であっても正常な受信動作が可能となり、受信マージン（電圧マージン）を拡大できる。さらに、前述した半導体装置は、半導体チップのメタル配線層でのループによって形成された受信コイルや送信コイルを備え、更に、この受信コイルや送信コイルのループの内側に強磁性体材質のコアが形成されていることが望ましい。そうすると、誘導結合力の増大によって受信信号の大きさを拡大できるため、受信マージン（電圧マージン）を拡大できる。なお、このように受信マージンを拡大できることから、前述した半導体装置は、特に、送信コイルや受信コイルを備えた半導体チップを積層搭載し、各半導体チップ間で高速無線通信を行うような構成において好適となる。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、半導体チップ間の無線通信において、受信マージンの拡大が実現可能になる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置を用いた通信システムの概要を示すものであり、（ａ）は、その構成例を示す概略図、（ｂ）は、（ａ）の動作例を示す波形図である。図１（ａ）に示す通信システムは、送信用の半導体チップ（半導体装置）ＬＳＩ＿ＴＸと受信用の半導体チップ（半導体装置）ＬＳＩ＿ＲＸを含み、ＬＳＩ＿ＴＸからＬＳＩ＿ＲＸへ向けて磁気誘導結合方式で無線通信を行うものとなっている。
【００１７】
ＬＳＩ＿ＴＸは、送信コイル（送信アンテナ）Ｌ＿ＴＸと、送信データ信号ＤＡＴ＿ＴＸに基づいてＬ＿ＴＸを駆動し、高周波出力信号ＲＦ＿ＴＸを生成する送信回路ＩＤＴＸを含む。一方、ＬＳＩ＿ＲＸは、受信コイル（受信アンテナ）Ｌ＿ＲＸと、Ｌ＿ＲＸが受信した高周波入力信号ＲＦ＿ＲＸを取り込み、受信データ信号ＤＡＴ＿ＲＸを生成する受信回路ＩＤＲＸを含む。ＩＤＲＸは、Ｌ＿ＲＸが受信したＲＦ＿ＲＸを増幅する増幅回路ＡＭＰと、ＡＭＰの出力に含まれる交流成分の絶対値を積分し、その積分結果をキャパシタに蓄える積分回路ＩＴＧと、ＩＴＧの積分結果をリセットするリセットスイッチＲＳＷと、ＩＴＧの積分結果をラッチするラッチ回路ＬＴと、ＲＳＷおよびＬＴのタイミングを制御するタイミング制御回路ＴＣＴＲＬを備える。ＩＴＧは、一般的な構成としては、全波整流回路（場合によっては半波整流回路）とキャパシタの組合せなどによって実現できる。
【００１８】
このような通信システムは、図１（ｂ）のように動作する。まず、送信回路ＩＤＴＸは、送信データ信号ＤＡＴ＿ＴＸが‘１’レベルの場合には送信コイルＬ＿ＴＸに所定幅の電圧パルス信号を印加し、‘０’レベルの場合にはこの電圧パルス信号を印加しない。これによって、ＤＡＴ＿ＴＸが‘１’の場合のみＬ＿ＴＸの高周波出力信号ＲＦ＿ＴＸとして三角波状の電流信号ＩＳＩＧが生成される。受信コイルＬ＿ＲＸには、このＩＳＩＧによる磁界の変化を受けて、高周波入力信号ＲＦ＿ＲＸとして略正弦波状の電圧信号ＶＳＩＧが誘起される。受信回路ＩＤＲＸは、この電圧信号ＶＳＩＧを増幅回路ＡＭＰで増幅し、その増幅結果となる交流成分の絶対値を積分回路ＩＴＧに蓄える。これにより、ＩＴＧの出力電圧Ｖｏｕｔは、所定の値まで上昇し、保持される。
【００１９】
一方、ＩＤＲＸにおいて、タイミング制御回路ＴＣＴＲＬは、クロック信号ＣＬＫの立ち上がりエッジに同期して所定幅のパルス信号を生成し、このパルス信号によってリセットスイッチＲＳＷをオンに駆動する。ラッチ回路ＬＴは、ＣＬＫの立ち下がりエッジに同期して出力電圧Ｖｏｕｔをラッチする。すなわち、ＩＤＲＸは、受信動作を行う際に、［１］ＣＬＫの立ち上がりエッジに同期して積分回路ＩＴＧの出力電圧Ｖｏｕｔをリセットし、［２］その後に電圧信号ＶＳＩＧを受信し、それを増幅して積分回路ＩＴＧに蓄積し、［３］ＣＬＫの立ち下がりエッジに同期して積分された出力電圧Ｖｏｕｔをラッチし、［１］に戻って同様の動作を繰り返す。送信データ信号ＤＡＴ＿ＴＸの‘０’レベルに伴いＶＳＩＧが生成されない場合には、［１］によってリセットされたＶｏｕｔが［３］によってそのままラッチされる。
【００２０】
このような送受信回路構成および通信方式を用いると、例えば次のような効果が得られる。第１に、受信時のタイミングマージンが拡大可能になる。すなわち、タイミング調整を行う際には、図１（ｂ）に示すように、リセットスイッチＲＳＷによって積分回路ＩＴＧの出力電圧Ｖｏｕｔをリセットした後、クロック信号ＣＬＫ信号の立ち下がりエッジによってラッチ回路ＬＴが動作するまでの期間ＴＭ内に電圧信号ＶＳＩＧが受信されるように調整を行えばよい。この期間ＴＭがタイミングマージンとなるため、ＬＳＩの製造ばらつきや、電源電圧および温度といった動作条件の変化などが十分に許容可能となる。一方、前述した特許文献１の場合には、ＶＳＩＧの最初の‘１’レベルの発生期間となる極短い期間がタイミングマージンに該当することになる。図１の場合のタイミングマージンは、より厳密には、積分回路ＩＴＧ等の動作期間に伴い期間ＴＭよりも若干短くなるが、特許文献１の場合と比較して十分な効果が得られる。
【００２１】
第２に、受信時の電圧マージンが拡大可能になる。すなわち、受信コイルＬ＿ＲＸによって受信した電圧信号ＶＳＩＧを一旦増幅回路によって増幅した後に積分する構成となっているため、ＶＳＩＧの電圧振幅が微小な場合であっても正確な受信動作が可能となる。第３に、送信回路ＩＤＴＸは‘１’レベルの送信時のみ電流信号ＩＳＩＧを送信すればよいため、消費電力の低減や、回路構成の簡略化などの面でも効果が得られる。前述した第１または第２の効果によって、受信マージンの拡大が可能となり、これらを組み合わせることで更なる受信マージンの拡大が実現できる。なお、ここでは、‘１’レベルの送信時のみＩＳＩＧを送信する構成としたが、勿論、‘０’レベルの送信時のみＩＳＩＧを送信する構成とすることも可能である。
【００２２】
（実施の形態２）
本実施の形態２では、実施の形態１で説明した送受信回路構成および通信方式を備えた半導体装置のより詳細な構成例について説明する。図２は、本発明の実施の形態２による半導体装置において、その構成の一例を示す断面図である。図２に示す半導体装置ＤＥＶ１は、パッケージ基板ＰＣＫＢ上に複数（ここでは３個）の半導体チップＬＳＩ１〜ＬＳＩ３が順に積層搭載されたＳＩＰ構造となっている。ＬＳＩ１には、送信コイルＬ＿ＴＸ１１，Ｌ＿ＴＸ１２および受信コイルＬ＿ＲＸ１１，Ｌ＿ＲＸ１２が形成され、ＬＳＩ２には、送信コイルＬ＿ＴＸ２１，Ｌ＿ＴＸ２２および受信コイルＬ＿ＲＸ２１，Ｌ＿ＲＸ２２が形成され、ＬＳＩ３には、送信コイルＬ＿ＴＸ３１および受信コイルＬ＿ＲＸ３１が形成される。特に、限定はされないが、ＬＳＩ１〜ＬＳＩ３のそれぞれは、プロセッサ等を含むロジックチップや、メモリチップなどである。
【００２３】
ＬＳＩ１には、バンプＢＰが形成され、これがパッケージ基板ＰＣＫＢ上の電極と接続される。ＬＳＩ１〜ＬＳＩ３は、それぞれ同一の垂直線上に配置された送信コイルおよび受信コイルによってチップ間の無線通信が可能となっており、例えば、Ｌ＿ＴＸ３１によって送信された無線信号が、Ｌ＿ＲＸ２２およびＬ＿ＲＸ１２によって受信される。また、ＬＳＩ１およびＬＳＩ２には、貫通電極ＴＶ＿ＰＷ，ＴＶ＿ＳＩＧが形成され、ＬＳＩ１〜ＬＳＩ３には、電源電圧がＰＣＫＢからＴＶ＿ＰＷを介して有線で供給され、無線通信に不向きとなる信号（例えば送受信回路全体を初期化するリセット信号等）がＴＶ＿ＳＩＧを介して有線で伝達される。
【００２４】
図３は、図２の各半導体チップＬＳＩの詳細な構成例を示すブロック図である。図３に示す半導体チップＬＳＩは、クロック制御回路ＣＬＫＣＴＲＬ、複数のプロセッシングユニットＰＵ１〜ＰＵ４、オンチップインターコネクト回路ＯＮＣＩＣ、送信制御回路ＴＸＣＴＲＬ、受信制御回路ＲＸＣＴＲＬ、遅延調整回路ＴＸＤＬ，ＲＸＤＬ、ｍチャネルの送信ユニットＴＸ＿ＣＨ１〜ＴＸ＿ＣＨｍ、ｎチャネルの受信ユニットＲＸ＿ＣＨ１〜ＲＸ＿ＣＨｎ、および周辺回路ＰＥＲなどによって構成される。ＣＬＫＣＴＲＬは、ＰＬＬ（Phase Locked Loop）回路等を含み、外部クロック信号ＣＬＫｉｎを受け、複数系統のクロック信号ＣＬＫ１〜ＣＬＫ５の生成および分配を行う。ここでは、ＣＬＫ１がＴＸ＿ＣＨおよびＲＸ＿ＣＨ用、ＣＬＫ２がＴＸＣＴＲＬおよびＲＸＣＴＲＬ用、ＣＬＫ３がＰＥＲ用、ＣＬＫ４がＯＮＣＩＣ用、ＣＬＫ５がＰＵ用のクロック信号となっている。
【００２５】
プロセッシングユニットＰＵ１〜ＰＵ４のそれぞれは、オンチップインターコネクト回路ＯＮＣＩＣを介して送信制御回路ＴＸＣＴＲＬ、受信制御回路ＲＸＣＴＲＬおよび周辺回路ＰＥＲとの間で信号の入出力を行いながら、所望の演算処理等を行う。ＴＸＣＴＲＬは、ＰＵ１〜ＰＵ４等が生成した出力データをＯＮＣＩＣから受け、ＯＮＣＩＣからの送信要求にしたがってデータの形式変換やフロー制御を行い、これによるｍチャネル分の送信データ信号ＤＡＴ＿ＴＸを送信ユニットＴＸ＿ＣＨ１〜ＴＸ＿ＣＨｍに出力する。ＴＸ＿ＣＨ１〜ＴＸ＿ＣＨｍのそれぞれは、送信回路ＩＤＴＸと送信コイルＬ＿ＴＸを含み、ＩＤＴＸは、送信用クロック信号ＣＬＫ＿ＴＸに同期して動作し、自身に向けたＤＡＴ＿ＴＸの値に応じてＬ＿ＴＸを駆動する。
【００２６】
また、受信ユニットＲＸ＿ＣＨ１〜ＲＸ＿ＣＨｎのそれぞれは、受信回路ＩＤＲＸと受信コイルＬ＿ＲＸを含み、ＩＤＲＸは、受信用クロック信号ＣＬＫ＿ＲＸに同期してＬ＿ＲＸからの信号を受信ならびに再生し、これによる受信データ信号ＤＡＴ＿ＲＸを受信制御回路ＲＸＣＴＲＬに出力する。ＲＸＣＴＲＬは、ＲＸ＿ＣＨ１〜ＲＸ＿ＣＨｎよりｎチャネル分の受信データ信号ＤＡＴ＿ＲＸを受け、データの形式変換やフロー制御を行い、これによるデータをＯＮＣＩＣを介してＰＵ１〜ＰＵ４等に出力する。遅延調整回路ＴＸＤＬは、クロック制御回路ＣＬＫＣＴＲＬからのＣＬＫ１を受け、周辺回路ＰＥＲ内の遅延量設定レジスタＤＬＲＧに応じた遅延設定を行い、これを反映した送信用クロック信号ＣＬＫ＿ＴＸを生成する。遅延調整回路ＲＸＤＬも同様に、ＣＬＫ１を受け、ＤＬＲＧに応じた遅延設定を行い、これを反映した受信用クロック信号ＣＬＫ＿ＲＸを生成する。ＤＬＲＧの値は、ＰＵ１〜ＰＵ４によって設定することも可能となっている。
【００２７】
図３の半導体チップＬＳＩは、送信コイルＬ＿ＴＸおよび受信コイルＬ＿ＲＸを通じてクロック信号自体の伝送は行わず、クロック信号は、それぞれのＬＳＩが独立に持つ構成となっている。そこで、送受信の同期をとるために、実際の通信を行う前に同期のためのシーケンスを実行するとよい。例えば、最初に同期用のパターンを送信し、同期用パターンが正しく受信できるタイミングとなるようにＴＸＤＬとＲＸＤＬの遅延量を調整し、この遅延量を用いて実際の通信を開始する。
【００２８】
図４は、図３の各送信ユニットＴＸ＿ＣＨにおける送信回路ＩＤＴＸの詳細な構成例を示す回路図である。図４に示す送信回路ＩＤＴＸは、フリップフロップ回路ＦＦ１、ワンショットパルス生成回路ＰＬＳＧ、アンド演算回路ＡＤ１、およびｎ型ＭＩＳ（Metal Insulator Semiconductor）トランジスタＭＮ１によって構成される。ＦＦ１は、送信データ信号ＤＡＴ＿ＴＸを送信用クロック信号ＣＬＫ＿ＴＸの立ち上がりエッジでラッチする。ＰＬＳＧは、ＣＬＫ＿ＴＸの立ち上げエッジを受ける毎に、所定のタイミングで所定のパルス幅の‘１’パルス信号を１回出力する。ＡＤ１は、ＰＬＳＧの出力とＦＦ１の出力を入力としてアンド演算を行い、ＭＮ１のゲートを駆動する。ＭＮ１は、ソースが接地電圧ＧＮＤ、ドレインが送信コイルＬ＿ＴＸの一端に接続される。また、Ｌ＿ＴＸの他端は電源電圧ＶＤＤに接続される。このような構成によると、ＤＡＴ＿ＴＸが‘１’レベルの時のみ、ＣＬＫ＿ＴＸの立ち上がりエッジの後にＭＮ１が所定の期間オンとなり、これに伴いＬ＿ＴＸに電流信号が発生する。
【００２９】
図５は、図３の各受信ユニットＲＸ＿ＣＨにおける受信回路ＩＤＲＸの詳細な構成例を示す回路図である。図５に示す受信回路ＩＤＲＸは、バイアス回路ＢＩＡＳ、差動増幅回路ＤＡＭＰ１，ＤＡＭＰ２、キャパシタ付積分回路ＲＸＣＳＵＭ、および位相調整回路ＰＨＣによって構成される。ＤＡＭＰ１は、（＋）入力ノードが受信コイルＬ＿ＲＸの一端に接続され、（−）入力ノードがＬ＿ＲＸの他端に接続される。その逆に、ＤＡＭＰ２は、（−）入力ノードがＬ＿ＲＸの一端に接続され、（＋）入力ノードがＬ＿ＲＸの他端に接続される。ＢＩＡＳは、ＤＡＭＰ１およびＤＡＭＰ２が最適な動作点で増幅動作を行えるように、ＤＡＭＰ１，ＤＡＭＰ２の（＋）入力ノードおよび（−）入力ノードに対してバイアス電圧を供給する。したがって、ＤＡＭＰ１の出力ノードとＤＡＭＰ２の出力ノードの間には、Ｌ＿ＲＸの両端電圧を増幅した差動電圧信号が得られる。ＲＸＣＳＵＭは、ＤＡＭＰ１，ＤＡＭＰ２からの差動電圧信号を受けて積分動作を行い、ＰＨＣは、この積分動作を行わせる際の位相や、この積分結果から受信データ信号ＤＡＴ＿ＲＸを生成する際の位相を調整する。
【００３０】
図６は、図５におけるキャパシタ付積分回路ＲＸＣＳＵＭおよび位相調整回路ＰＨＣの詳細な構成例を示す回路図である。図６においては、例えば図３に示したような互いに隣接する２個のチャネルの受信ユニットＲＸ＿ＣＨ１，ＲＸ＿ＣＨ２に含まれるＲＸＣＳＵＭおよびＰＨＣが示されている。ここでは、ＲＸＣＳＵＭはＲＸ＿ＣＨ１とＲＸ＿ＣＨ２で同一構成となっているが、ＰＨＣはＲＸ＿ＣＨ１とＲＸ＿ＣＨ２で異なる構成となっている。
【００３１】
図６のＲＸ＿ＣＨ１，ＲＸ＿ＣＨ２のそれぞれに含まれるキャパシタ付積分回路ＲＸＣＳＵＭ＿Ａは、ｎ型ＭＩＳトランジスタＭＮ１０，ＭＮ１１、キャパシタＣＳＵＭ、プリチャージスイッチＰＳＷ、プリチャージスイッチ制御回路ＰＣＧＣＴＲＬ、およびセンスアンプ回路ＬＳＡＭＰによって構成される。前述した差動増幅回路ＤＡＭＰ１の出力ノードは、ＭＮ１０のゲートとＭＮ１１のソースに接続され、ＤＡＭＰ２の出力ノードは、ＭＮ１１のゲートとＭＮ１０のソースに接続される。ＭＮ１０とＭＮ１１のドレインは、ＣＳＵＭの一端と共通に接続される。ＣＳＵＭの他端は、電源電圧ＶＤＤに接続される。ＰＣＧＣＴＲＬは、受信用クロック信号ＣＬＫ＿ＲＸのエッジに応じて所定のパルス幅のパルス信号を出力し、このパルス信号でＰＳＷをオンに駆動する。ＰＳＷは、オンに駆動された際に前述したＭＮ１０，ＭＮ１１との共通ノードとなるＣＳＵＭの一端をＶＤＤに接続する。ＬＳＡＭＰは、このＣＳＵＭの一端の電圧を比較電圧ＶＲＥＦ（例えば１／２ＶＤＤ等）を基準に増幅し、ＣＬＫ＿ＲＸのエッジに同期してラッチする。
【００３２】
図６のＲＸ＿ＣＨ１に含まれる位相調整回路ＰＨＣ＿Ａは、クロック配線、インバータ回路ＩＶ１０、およびフリップフロップ回路ＦＦ１０によって構成される。ＰＨＣ＿Ａは、ＣＬＫ＿ＲＸをＰＣＧＣＴＲＬに供給すると共に、ＩＶ１０を介してＣＬＫ＿ＲＸの反転信号をＬＳＡＭＰに供給する。ＦＦ１０は、ＲＸ＿ＣＨ１のＬＳＡＭＰのラッチ出力をＣＬＫ＿ＲＸの立ち上がりに同期してラッチし、受信データ信号ＤＡＴ＿ＲＸ１を出力する。一方、図６のＲＸ＿ＣＨ２に含まれる位相調整回路ＰＨＣ＿Ｂは、クロック配線、インバータ回路ＩＶ１１、およびバッファ回路ＢＦ１０によって構成される。ＰＨＣ＿Ｂは、ＩＶ１１を介してＣＬＫ＿ＲＸの反転信号をＰＣＧＣＴＲＬに供給すると共に、ＣＬＫ＿ＲＸをＬＳＡＭＰに供給する。ＢＦ１０は、ＲＸ＿ＣＨ２のＬＳＡＭＰのラッチ出力をバッファリングして受信データ信号ＤＡＴ＿ＲＸ２を出力する。すなわち、位相調整回路ＰＨＣは、互いに隣接するチャネルの一方をＣＬＫ＿ＲＸの立ち上がりエッジを基準に動作させ、他方をＣＬＫ＿ＲＸの立ち下がりエッジを基準に動作させ、この異なるエッジに基づいて各チャネルのＬＳＡＭＰから出力されたデータを、一方のエッジに同期させて受信データ信号ＤＡＴ＿ＲＸとして出力するものとなっている。
【００３３】
図７は、図２〜図６に示した各構成の動作例を示す波形図である。ここでは、各チャネルのそれぞれが、時系列的に‘１’と‘０’を交互に送受信するものとする。まず、送信系回路ＴＸにおいては、図４のような回路によって、チャネル［１］の送信ユニットＴＸ＿ＣＨ１が送信用クロック信号ＣＬＫ＿ＴＸの立ち上がりエッジに同期して送信データ信号ＤＡＴ＿ＴＸ１の‘１’を取り込み、高周波出力信号ＲＦ＿ＴＸ１に‘１’の電流信号を出力する。次いで、ＴＸ＿ＣＨ１は、ＣＬＫ＿ＴＸの次の立ち上がりエッジに同期して送信データ信号ＤＡＴ＿ＴＸ１の‘０’を取り込み、ＲＦ＿ＴＸ１に電流信号の出力を行わない。一方、チャネル［２］の送信ユニットＴＸ＿ＣＨ２は、ＣＬＫ＿ＴＸの立ち下がりエッジに同期して送信データ信号ＤＡＴ＿ＴＸ２の‘０’を取り込み、高周波出力信号ＲＦ＿ＴＸ２に電流信号の出力を行わず、次の立ち下がりエッジに同期してＤＡＴ＿ＴＸ２の‘１’を取り込み、高周波出力信号ＲＦ＿ＴＸ２に‘１’の電流信号を出力する。このＴＸ＿ＣＨ２用の送信回路は、図示はしないが、例えば、図４のＣＬＫ＿ＴＸの経路にインバータ回路を挿入したような構成を用いればよい。
【００３４】
受信系回路ＲＸにおいては、このような送信系回路ＴＸからの電流信号を受け、図６のような回路構成によって受信動作を行う。まず、チャネル［１］の受信ユニットＲＸ＿ＣＨ１は、受信用クロック信号ＣＬＫ＿ＲＸの立ち上がりエッジ（ｔ＝１ｒ）を受けて、プリチャージスイッチＰＳＷを一定の期間オンに駆動する（ＰＲＣＧ）。これによって、キャパシタＣＳＵＭの一端ノード（ＤＡＴ＿ＲＸ１＿Ｖ１）は‘１’レベルにプリチャージされる。その後、前述した高周波出力信号ＲＦ＿ＴＸ１における‘１’レベルの電流信号に応じて高周波入力信号ＲＦ＿ＲＸ１に電圧信号が誘起されると、差動増幅回路ＤＡＭＰ１，ＤＡＭＰ２によって増幅が行われる。
【００３５】
このＤＡＭＰ１，ＤＡＭＰ２からの差動増幅信号を受けて、振幅が‘１’レベルの期間ではｎ型ＭＩＳトランジスタＭＮ１０／ＭＮ１１がオン／オフとなり、逆に振幅が‘０’レベルの期間ではＭＮ１０／ＭＮ１１がオフ／オンとなる。ＭＮ１０またはＭＮ１１がオンの期間ではＣＳＵＭの一端の電荷がＤＡＭＰ１，ＤＡＭＰ２内の接地電圧ＧＮＤに放電され、ノード（ＤＡＴ＿ＲＸ１＿Ｖ１）の電圧が‘０’レベルに低下する。センスアンプ回路ＬＳＡＭＰは、このノード（ＤＡＴ＿ＲＸ１＿Ｖ１）の電圧をＣＬＫ＿ＲＸの立ち下がりエッジ（ｔ＝１ｆ）に同期してラッチし、反転出力ノード（ＤＡＴ＿ＲＸ１＿Ｖ２）に‘１’レベルを出力する。この出力は、その後のＣＬＫ＿ＲＸの立ち上がりエッジ（ｔ＝２ｒ）でフリップフロップＦＦ１０にラッチされ、ＦＦ１０は、受信データ信号ＤＡＴ＿ＲＸ１として‘１’レベルを出力する。
【００３６】
また、このＣＬＫ＿ＲＸの立ち上がりエッジ（ｔ＝２ｒ）を受けて、再びＰＳＷが一定の期間オンとなり、ＣＳＵＭの一端ノード（ＤＡＴ＿ＲＸ１＿Ｖ１）が‘１’レベルにプリチャージされる。このサイクルでは、ＲＦ＿ＴＸ１が‘０’レベルであるため電流信号が生じず、ＲＦ＿ＲＸ１に電圧信号は誘起されない。この場合、ＤＡＭＰ１とＤＡＭＰ２からはほぼ同一レベルの電圧が出力され、これに伴いＭＮ１０およびＭＮ１１は、ゲート・ソース間の電圧が共にほぼ０Ｖとなるためオフとなる。したがって、ノード（ＤＡＴ＿ＲＸ１＿Ｖ１）の電圧は‘１’レベルを維持し、ＬＳＡＭＰは、この‘１’レベルをＣＬＫ＿ＲＸの立ち下がりエッジ（ｔ＝２ｆ）に同期してラッチし、反転出力ノード（ＤＡＴ＿ＲＸ１＿Ｖ２）に‘０’レベルを出力する。この出力は、その後の図示しないＣＬＫ＿ＲＸの立ち上がりエッジでフリップフロップＦＦ１０にラッチされ、ＦＦ１０は、受信データ信号ＤＡＴ＿ＲＸ１として‘０’レベルを出力する。
【００３７】
チャネル［２］の受信ユニットＲＸ＿ＣＨ２は、送信ユニットＴＸ＿ＣＨ２からの高周波出力信号ＲＦ＿ＴＸ２を受けて、前述したＲＸ＿ＣＨ１とほぼ同様の動作を行う。ただし、ＲＸ＿ＣＨ２は、ＲＸ＿ＣＨ１からは半周期ズレた状態でキャパシタ付積分回路ＲＸＣＳＵＭ＿Ａによるプリチャージ動作、積分動作およびラッチ動作を行った後、前述したＦＦ１０によるラッチ動作を経ずに受信データ信号ＤＡＴ＿ＲＸ２を出力する。すなわち、ＲＸ＿ＣＨ２のＲＸＣＳＵＭ＿Ａは、ＣＬＫ＿ＲＸの立ち下がりエッジ（ｔ＝１ｆ，２ｆ）を受けてＰＳＷによるプリチャージ動作を行い、次いでＭＮ１０，ＭＮ１１，ＣＳＵＭによる積分動作を行い、その結果となるノード（ＤＡＴ＿ＲＸ２＿Ｖ１）の電圧をＬＳＡＭＰによってＣＬＫ＿ＲＸの立ち上がりエッジ（ｔ＝１ｒ，２ｒ）でラッチする。このラッチ結果となるノード（ＤＡＴ＿ＲＸ２＿Ｖ２）の電圧は、バッファ回路ＢＦ１０を介して受信データ信号ＤＡＴ＿ＲＸ２となる。これにより、受信ユニットＲＸ＿ＣＨ１，ＲＸ＿ＣＨ２共に、受信データ信号ＤＡＴ＿ＲＸ１，ＤＡＴ＿ＲＸ２は、ＣＬＫ＿ＲＸの立ち上がりエッジに同期して生成されることになる。
【００３８】
以上、本実施の形態２の半導体装置を用いることで、実施の形態１で述べたような各種効果に加えて、例えば次のような効果が得られる。第１に、図２に述べたような積層構造の半導体チップ間の無線通信に好適な送受信回路構成および通信方式を提供できる。すなわち、図２に述べたような半導体装置では、消費電力や電源電圧種類の制約などから、大振幅の無線信号を用いることができず、更に高速通信も求められ、加えてデバイスばらつき等も発生することから、必然的に電圧方向および／または時間方向の受信マージンが低下してしまう。本実施の形態２の半導体装置を用いると、実施の形態１で述べたような理由で受信マージンの拡大が図れる。
【００３９】
第２に、図３に示したような遅延調整回路ＴＸＤＬ，ＲＸＤＬを設けることで、より受信マージンの拡大が図れる。すなわち、図７に示したように、送信用クロック信号ＣＬＫ＿ＴＸと受信用クロック信号ＣＬＫ＿ＲＸは、原則的には同一位相となることが望ましいが、デバイスばらつき等が発生すると位相のズレが生じ、前述した第１の効果によって拡大した受信マージンが若干低下する恐れがある。そこで、ＴＸＤＬ，ＲＸＤＬによってこのズレを調整することで、十分な受信マージンを確保することができる。
【００４０】
第３に、図６の受信ユニットＲＸ＿ＣＨは、キャパシタＣＳＵＭの一端のノードに蓄積された電荷をｎ型ＭＩＳトランジスタ（ＭＮ１０およびＭＮ１１）を用いて接地電圧ＧＮＤに引き抜く構成となっているため、電圧方向の受信マージンが拡大可能になる。すなわち、例えば、ダイオードを用いて整流した信号をＣＳＵＭに蓄えるような回路方式も考えられるが、この場合、ダイオードによる電圧降下の分だけ電圧方向の受信マージンが低下してしまう。この影響は、半導体装置の低電圧化が進む程より顕著なものとなる。また、別の問題として、ダイオードを用いた場合、そのリーク電流に伴う消費電力の増大も懸念される。
【００４１】
そこで、図６に示したようなｎ型ＭＩＳトランジスタを用いた回路構成とすることで、この電圧降下の影響を回避できる。また、ダイオードに比べるとリーク電流も小さくできる。更に加えて、２個のｎ型ＭＩＳトランジスタを用いて、‘１’レベル信号と‘０’レベル信号の両方で電荷を引き抜ける構成となっているため、これによっても受信マージンが拡大可能になる。なお、図６では、２個のｎ型ＭＩＳトランジスタを用いたが、その代わりに２個のｐ型ＭＩＳトランジスタを用いることも可能である。この場合、この２個のｐ型ＭＩＳトランジスタのドレインを共通に接続し、この共通ノードと接地電圧ＧＮＤの間にキャパシタＣＳＵＭを設け、各ｐ型ＭＩＳトランジスタのソースおよびゲートの接続関係を図６の場合と同様に行えばよい。そして、図６のプリチャージスイッチＰＳＷの代わりに、前述した共通ノードとＧＮＤの間にスイッチを設ければよい。また、図６では、ＣＳＵＭの一端をＶＤＤとしたが、その代わりにＧＮＤとすることも可能である。
【００４２】
第４に、図６、図７等に示したように、互いに隣接する通信チャネル（送信ユニットＴＸ＿ＣＨおよび受信ユニットＲＸ＿ＣＨの組合せ）を位相をずらして動作させることで、より受信マージンの拡大が可能になる。すなわち、ＲＸ＿ＣＨでは、受信コイルＬ＿ＲＸに誘起された電圧信号を差動増幅回路ＤＡＭＰ１，ＤＡＭＰ２によって増幅しているため、互いに隣接する通信チャネル間にクロストークが発生すると、その影響をより受け易くなる。そこで、互いに隣接する通信チャネルを位相をずらして動作させることで、このクロストークの影響を低減し、これにより受信マージンの拡大が図れる。
【００４３】
（実施の形態３）
本実施の形態３では、実施の形態２で述べた図５の受信ユニットＲＸ＿ＣＨの図６とは異なる構成例について説明する。図８は、本発明の実施の形態３による半導体装置において、図５の受信ユニットの詳細な構成例を示す回路図である。図８に示す受信ユニットＲＸ＿ＣＨは、図６と比較して、キャパシタ付積分回路ＲＸＣＳＵＭの内部構成が異なっており、それ以外は同一の構成となっている。以下においては、説明を簡略化するため、キャパシタ付積分回路ＲＸＣＳＵＭに限定して説明を行う。
【００４４】
図８に示す受信ユニットＲＸ＿ＣＨ１，ＲＸ＿ＣＨ２は、共に同一構成のキャパシタ付積分回路ＲＸＣＳＵＭ＿Ｂを備えている。ＲＸＣＳＵＭ＿Ｂは、ダイオードＤ１，Ｄ２と、キャパシタＣＳＵＭ１，ＣＳＵＭ２と、ディスチャージスイッチＤＳＷ１，ＤＳＷ２,ＤＳＷ３と、ディスチャージ制御回路ＤＣＧＣＴＲＬと、センスアンプ回路ＬＳＡＭＰによって構成される。Ｄ１のアノードとＤ２のカソードは、差動増幅回路ＤＡＭＰ１の出力と共通に接続される。Ｄ１のカソードは、ＣＳＵＭ１の一端に接続されると共に、ＬＳＡＭＰの一方の入力に接続される。Ｄ２のアノードは、ＣＳＵＭ２の一端に接続されると共に、ＬＳＡＭＰの他方の入力に接続される。ＣＳＵＭ１の他端とＣＳＵＭ２の他端は、差動増幅回路ＤＡＭＰ２の出力と共通に接続される。ＤＣＧＣＴＲＬは、受信用クロック信号ＣＬＫ＿ＲＸのエッジを受けて所定のパルス幅のパルス信号を出力する。このＤＣＧＣＴＲＬからのパルス信号を受けて、ＤＳＷ１は、ＣＳＵＭ１の両端を短絡し、ＤＳＷ２は、ＣＳＵＭ２の両端を短絡する。ＤＳＷ３は、接地電位に接続される。ＬＳＡＭＰは、２つの入力から得られる差動信号を増幅し、ＣＬＫ＿ＲＸのエッジでラッチする。
【００４５】
このような構成を用いると、ＤＡＭＰ１に‘１’レベルの電圧信号、ＤＡＭＰ２に‘０’レベルの電圧信号が入力された際には、ＣＳＵＭ１に電荷が蓄積され、逆に、ＤＡＭＰ１に‘０’レベルの電圧信号、ＤＡＭＰ２に‘１’レベルの電圧信号が入力された際には、ＣＳＵＭ２に電荷が蓄積される。したがって、原理的には、このＣＳＵＭ１の両端電圧とＣＳＵＭ２の両端電圧を加算した２倍に昇圧された電圧がＬＳＡＭＰに入力されるため、仮にＤ１，Ｄ２によって電圧降下が生じた場合でも、ＬＳＡＭＰは、２つの入力間の電位差を十分に検出できる。これによって、電圧方向の受信マージンが拡大可能になる。
【００４６】
なお、図８の受信ユニットＲＸ＿ＣＨ１，ＲＸ＿ＣＨ２の全体的な動作に関しては、図７とほぼ同様であるが、次の点が異なっている。すなわち、図７では、図６のＰＳＷに伴いノード（ＤＡＴ＿ＲＸ１＿Ｖ１）を‘１’レベルに充電した後、受信信号に応じて‘０’レベルに放電する動作が行われたが、図８の構成例を用いると、逆に、ＤＳＷ１，ＤＳＷ２に伴いノード（ＤＡＴ＿ＲＸ１＿Ｖ１）を‘０’レベルに放電した後、受信信号に応じて‘１’レベルに充電する動作が行われる。なお、この極性の違いに伴い、図６の場合では、センスアンプ回路ＬＳＡＭＰの出力として反転出力を用いたが、図８の場合では、非反転出力を用いることになる。
【００４７】
（実施の形態４）
本実施の形態４では、実施の形態２で述べた図２の各半導体チップＬＳＩのデバイス構造の一例について説明する。図９は、本発明の実施の形態４による半導体装置において、その主要部の模式的なデバイス構成例を示すものであり、（ａ）は平面図、（ｂ）は断面図である。図９（ｂ）に示す半導体チップＬＳＩは、シリコン等の半導体基板ＳＵＢ内の拡散層ＤＦや、その上層に順次形成された複数のコンタクト層ＣＮＴ、絶縁層ＩＳＬ＿ＣＴおよびメタル配線層ＭＬ＿ＣＴなどによって、図３等に示したような送信回路ＩＤＴＸや受信回路ＩＤＲＸを含む各種回路が形成されている。
【００４８】
そして、このような回路形成層の上層には、複数の絶縁層ＩＳＬ＿Ｌおよびメタル配線層ＭＬ＿Ｌ等からなるコイル形成層に、送信（または受信）コイルＬが形成されている。このコイルＬは、図９（ａ）に示すように、平面で見ると複数（場合によっては単数）巻きのループ形状となっており、その内側部分には、強磁性体の材質からなるコアＣＣＯＲＥが形成されている。このＣＣＯＲＥは、図９（ｂ）に示すように半導体チップＬＳＩを貫通するように形成され、その側壁には絶縁層ＩＳＬ＿ＣＲが形成されている。ＣＣＯＲＥは、代表的には、鉄、コバルト、ニッケル、あるいはこれらの化合物等が挙げられる。
【００４９】
図１０は、図９の半導体チップＬＳＩを用いた半導体装置の構成例を示す断面図である。図１０に示す半導体装置ＤＥＶ２は、図２の半導体装置ＤＥＶ１と同様にパッケージ基板ＰＣＫＢ上に３個の半導体チップＬＳＩ１〜ＬＳＩ３を積層したＳＩＰ構造となっている。図１０の送信コイルＬ＿ＴＸや受信コイルＬ＿ＲＸは、図９のコイルＬに該当し、複数の半導体チップに渡って互いに同一の垂直線上に配置されたＬ＿ＴＸ，Ｌ＿ＲＸの内側部分には、各半導体チップを貫くようにコアＣＣＯＲＥが形成されている。
【００５０】
このようにコイルＬの内側にコアＣＣＯＲＥを形成することで、磁気誘導結合力が増大するため、例えば図１に示したような送信コイルＬ＿ＴＸからの電流信号ＩＳＩＧおよび受信コイルＬ＿ＲＸでの電圧信号ＶＳＩＧの振幅を大きくすることができる。したがって、受信マージンの拡大が可能となり、実施の形態１〜３で述べたような送受信回路と組み合わせることで、更なる受信マージンの拡大が実現可能となる。なお、このようなコアＣＣＯＲＥを形成した場合、一般的に知られているような貫通電極を形成する場合と同様に製造プロセスの複雑化が生じるが、貫通電極の場合においてチップ間を接続するために必要な最上層と最下層への電極形成が不要であるため、これに比べると製造プロセスは容易となる。
【００５１】
（実施の形態５）
本実施の形態５では、実施の形態４で述べた図９の半導体チップＬＳＩの変形例について説明する。図１１は、本発明の実施の形態５による半導体装置において、その主要部の模式的なデバイス構成例を示すものであり、（ａ）は平面図、（ｂ）は断面図である。図１１（ａ），（ｂ）に示す半導体チップＬＳＩは、強磁性体の材質からなるコアＣＣＯＲＥの形状を除いて図９と同様の構成となっている。
【００５２】
図１１に示すコアＣＣＯＲＥは、図９のコアＣＣＯＲＥが半導体チップＬＳＩを貫通するように形成されていたのに対して、絶縁層ＩＳＬ＿Ｌおよびメタル配線層ＭＬ＿Ｌ等からなるコイル形成層の部分のみで形成されている。このような構成を用いると、図９の構成例ほどではないが、受信マージンの拡大が可能となる。また、図９の構成例と比較して、ＣＣＯＲＥが回路形成層を貫通していないため、回路形成層の面積効率が高くなり、半導体チップの小面積化などが図れる。さらに、図９の構成例と比較して、その製造プロセスも容易となる。
【００５３】
（実施の形態６）
本実施の形態６では、実施の形態４で述べた図１０の半導体装置ＤＥＶの変形例について説明する。図１２は、本発明の実施の形態６による半導体装置において、その主要部の模式的なデバイス構成例を示す断面図である。図１２に示す半導体装置ＤＥＶ３は、４個の半導体チップＬＳＩ１〜ＬＳＩ４が順次積層搭載された構成となっている。ＬＳＩ１は送信コイルＬ＿ＴＸ１１を備え、ＬＳＩ２，ＬＳＩ３，ＬＳＩ４は、それぞれ、受信コイルＬ＿ＲＸ２１，Ｌ＿ＲＸ３１，Ｌ＿ＲＸ４１を備え、これらのコイルが同一の垂直線上に配置されている。
【００５４】
このような構成において、図１２の半導体装置ＤＥＶ３は、最下層に位置する半導体チップＬＳＩ１のみに図９または図１１で説明したようなコアＣＣＯＲＥが形成されていることが特徴となっている。図１０に示したような複数の半導体チップを完全に貫通するようなＣＣＯＲＥの形状でなく、例えば、図１２のＬＳＩ３のみにＣＣＯＲＥが存在するような場合、ＬＳＩ１のＬ＿ＴＸ１１からの送信信号がこのＬＳＩ３のＣＣＯＲＥでシールドされ、かえってＬＳＩ４のＬ＿ＲＸ４１には届き難くなるようなことが発生し得る。そこで、最下層または最上層に位置する半導体チップ（ここではＬＳＩ１またはＬＳＩ４）、あるいは、その両方の半導体チップのみにＣＣＯＲＥを形成すると、このような問題を解決でき、ある程度の受信マージンを確保することができる。特に、最下層または最上層に位置する半導体チップの送信コイルのみにＣＣＯＲＥを形成すると、回路面積の効率化も図れるため、より有益なものとなる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００５６】
本実施の形態による半導体装置は、特に、積層搭載された複数の半導体チップ間で無線通信を行うＳＩＰ等の半導体装置に適用して有益な技術であり、これに限らず、無線通信機能を備えた半導体チップ全般に対して広く適用可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１による半導体装置を用いた通信システムの概要を示すものであり、（ａ）は、その構成例を示す概略図、（ｂ）は、（ａ）の動作例を示す波形図である。
【図２】本発明の実施の形態２による半導体装置において、その構成の一例を示す断面図である。
【図３】図２の各半導体チップＬＳＩの詳細な構成例を示すブロック図である。
【図４】図３の各送信ユニットＴＸ＿ＣＨにおける送信回路ＩＤＴＸの詳細な構成例を示す回路図である。
【図５】図３の各受信ユニットＲＸ＿ＣＨにおける受信回路ＩＤＲＸの詳細な構成例を示す回路図である。
【図６】図５におけるキャパシタ付積分回路ＲＸＣＳＵＭおよび位相調整回路ＰＨＣの詳細な構成例を示す回路図である。
【図７】図２〜図６に示した各構成の動作例を示す波形図である。
【図８】本発明の実施の形態３による半導体装置において、図５の受信ユニットの詳細な構成例を示す回路図である。
【図９】本発明の実施の形態４による半導体装置において、その主要部の模式的なデバイス構成例を示すものであり、（ａ）は平面図、（ｂ）は断面図である。
【図１０】図９の半導体チップＬＳＩを用いた半導体装置の構成例を示す断面図である。
【図１１】本発明の実施の形態５による半導体装置において、その主要部の模式的なデバイス構成例を示すものであり、（ａ）は平面図、（ｂ）は断面図である。
【図１２】本発明の実施の形態６による半導体装置において、その主要部の模式的なデバイス構成例を示す断面図である。
【符号の説明】
【００５８】
ＬＳＩ  半導体チップ
Ｌ  コイル
ＩＤＴＸ  送信回路
ＩＤＲＸ  受信回路
ＡＭＰ  増幅回路
ＩＴＧ  積分回路
ＲＳＷ  リセットスイッチ
ＴＣＴＲＬ  タイミング制御回路
ＬＴ  ラッチ回路
ＤＥＶ  半導体装置
ＴＶ  貫通電極
ＢＰ  バンプ
ＰＣＫＢ  パッケージ基板
ＣＬＫＣＴＲＬ  クロック制御回路
ＰＵ  プロセッシングユニット
ＯＮＣＩＣ  オンチップインターコネクト回路
ＲＸＣＴＲＬ  受信制御回路
ＴＸＣＴＲＬ  送信制御回路
ＴＸＤＬ，ＲＸＤＬ  遅延調整回路
ＴＸ＿ＣＨ  送信ユニット
ＲＸ＿ＣＨ  受信ユニット
ＰＥＲ  周辺回路
ＤＬＲＧ  遅延量設定レジスタ
ＦＦ  フリップフロップ回路
ＡＤ  アンド演算回路
ＰＬＳＧ  ワンショットパルス生成回路
ＭＮ  ｎ型ＭＩＳトランジスタ
ＢＩＡＳ  バイアス回路
ＤＡＭＰ  差動増幅回路
ＲＸＣＳＵＭ  キャパシタ付積分回路
ＰＨＣ  位相調整回路
ＣＳＵＭ  キャパシタ
ＰＳＷ  プリチャージスイッチ
ＰＣＧＣＴＲＬ  プリチャージ制御回路
ＬＳＡＭＰ  センスアンプ回路
ＩＶ  インバータ回路
ＢＦ  バッファ回路
Ｄ  ダイオード
ＤＳＷ  ディスチャージスイッチ
ＤＣＧＣＴＲＬ  ディスチャージ制御回路
ＣＣＯＲＥ  コア
ＩＳＬ  絶縁層
ＭＬ  メタル配線層
ＣＮＴ  コンタクト層
ＤＦ  拡散層
ＳＵＢ  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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