(57)【要約】【課題】半導体装置の製造方法において、半導体基板に欠陥が入るのを防止すること。【解決手段】シリコン基板２０に素子分離溝２０ａを形成する工程と、素子分離溝２０ａ内に素子分離絶縁膜２３を形成する工程と、素子分離絶縁膜２３を形成した後、シリコン基板２０に不純物を注入する工程と、不純物を注入した後、素子分離絶縁膜２３とシリコン基板２０のそれぞれの上面に、シリコン基板２０の反りを抑制するカバー膜２６を形成する工程と、カバー膜２６が形成された状態で、シリコン基板２０をアニールする工程とを有する半導体装置の製造方法による。【選択図】図１０
2010278251.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を形成した後、前記半導体基板に不純物を注入する工程と、
前記不純物を注入した後、前記素子分離絶縁膜と前記半導体基板のそれぞれの上面に、前記半導体基板の反りを抑制するカバー膜を形成する工程と、
前記カバー膜が形成された状態で、前記半導体基板をアニールする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記カバー膜として、線膨張率が前記半導体基板と前記素子分離絶縁膜のそれぞれの線膨張率よりも小さい膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記カバー膜として、窒化シリコン膜を含む積層絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記積層絶縁膜は、ONO膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板に前記不純物を注入する工程において、前記半導体基板にウェルを形成し、
前記半導体基板をアニールする工程において、ウェルアニールを行うことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置の製造工程では、半導体基板に素子分離絶縁膜を形成し、その素子分離絶縁膜で画定された半導体基板の活性領域にトランジスタ等の素子を形成する。素子分離構造としては、LOCOS(Local Oxidation of Silicon)とSTI(Shallow Trench Isolation)とがあるが、近年では半導体装置の微細化に有用なSTIを用いることが多い。
【０００３】
STIは、半導体基板に素子分離溝を形成し、その中に素子分離絶縁膜を形成することで素子同士を分離する構造である。そのような構造では、素子分離絶縁膜で画定された活性領域に素子分離絶縁膜からストレスが加わり、半導体基板に結晶欠陥が発生することが知られている。
【０００４】
半導体基板の結晶欠陥は、トランジスタ等の素子においてリーク電流を生じせしめ、半導体装置の低消費電力化を妨げる要因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２１４８４号公報
【特許文献２】特開２０００−１９６０３７号公報
【特許文献３】特開２００１−３４５４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、半導体基板に素子分離溝を形成する工程と、前記素子分離溝内に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜を形成した後、前記半導体基板に不純物を注入する工程と、前記不純物を注入した後、前記素子分離絶縁膜と前記半導体基板のそれぞれの上面に、前記半導体基板の反りを抑制するカバー膜を形成する工程と、前記カバー膜が形成された状態で、前記半導体基板をアニールする工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、カバー膜が形成された状態で半導体基板をアニールするので、アニール時の半導体基板の反りがカバー膜によって抑制され、反りが原因で半導体基板に欠陥が入るのを防止することができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、本願発明者が調査に使用したサンプルのゲート長に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図であり、図１（ｂ）は、そのサンプルのゲート幅方向に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図である。
【図２】図２は、反りによってシリコン基板に加わるストレスを模式的に表す断面図である。
【図３】図３は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図４】図４は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図５】図５は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図６】図６は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図７】図７は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図８】図８は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図９】図９は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１０】図１０は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１１】図１１は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１２】図１２は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１３】図１３は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１４】図１４は、本実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１５】図１５は、本実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１６】図１６は、本実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１７】図１７は、本実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図１８】図１８は、本実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の断面図（その１７）である。
【図２０】図２０は、本実施形態に係る半導体装置の製造途中の断面図（その１８）である。
【図２１】図２１は、本実施形態に係る半導体装置の製造途中の断面図（その１９）である。
【図２２】図２２は、本実施形態に係る半導体装置の製造途中の断面図（その２０）である。
【図２３】図２３は、本実施形態に係る半導体装置の製造途中の断面図（その２１）である。
【図２４】図２４は、本実施形態に係る半導体装置の製造途中の断面図（その２２）である。
【図２５】図２５は、リーク電流の正規確率プロットを示す図である。
【発明を実施するための形態】
【００１０】
以下に、本実施形態について添付図面を参照しながら詳細に説明する。
【００１１】
（予備的事項）
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
【００１２】
図１（ａ）は、本願発明者が調査で使用したサンプルを透過型電子顕微鏡で観察して得られた像を基にして描いた図であって、MOSトランジスタのゲート長方向に沿った断面図に相当する。
【００１３】
また、図１（ｂ）は、図１（ａ）と同一のサンプルのゲート幅方向の断面を透過型電子顕微鏡で観察して得られた像を基にして描いた図である。
【００１４】
図１（ａ）、（ｂ）に示されるように、シリコン基板１には、STI用の複数の素子分離溝１ａが形成される。そして、その素子分離溝１ａの中に酸化シリコンよりなる素子分離絶縁膜２が埋め込まれ、トランジスタの活性領域がこの素子分離絶縁膜２により画定される。
【００１５】
図１（ａ）に示されるように、その活性領域にはゲート電極４と絶縁性サイドウォール５とが形成され、ゲート電極４を覆うように酸化シリコンよりなる層間絶縁膜６が形成される。
【００１６】
ゲート電極４の横のソース／ドレイン領域３の上の層間絶縁膜６にはコンタクトホールが形成され、その中に導電性プラグ７が埋め込まれる。
【００１７】
なお、ウェルについては、図１（ａ）、（ｂ）ではコントラストが出ないため省略している。
【００１８】
このようなサンプルを作製する際には様々な熱プロセスが行われる。
【００１９】
例えば、シリコン基板１に不純物をイオン注入してウェルを形成した後には、ウェルアニールと呼ばれるアニールが行われる。ウェルアニールは、イオン注入された不純物を熱拡散させることにより、所定の不純物の濃度プロファイルを得る目的で行われ、約１０００℃程度の高温で行われることが多い。
【００２０】
このように１０００℃程度の高温に加熱されると、シリコン基板１と素子分離絶縁膜２のそれぞれの熱膨張率の差に起因して、シリコン基板１には反ろうとする力が働くことになる。
【００２１】
図２は、シリコン基板１に反りを発生させる応力を模式的に表す断面図である。
【００２２】
図２に示すように、シリコン基板１から素子分離絶縁膜２には応力Aが加わり、素子分離絶縁膜２からシリコン基板１には応力Bが加わる。
【００２３】
シリコン基板１と素子分離絶縁膜２のそれぞれの熱膨張率は異なるので、各応力A、Bの大きさも異なり、それが原因でシリコン基板１は反ることになる。このようにシリコン基板１が反ると、同図の作用点Cにおけるシリコン基板１には強いストレスが加わり、図１（ａ）、（ｂ）に示すように、素子分離絶縁膜２の近傍のシリコン基板１に結晶欠陥８が発生することになる。
【００２４】
また、ウェルアニールを行う炉としては縦型炉と横型炉とがある。これらのうち、縦型炉は、アニールガスが炉内を下から上に流通するためアニール雰囲気が均一になり易いという利点があり、近年では縦型炉が主流になりつつある。
【００２５】
その一方で、縦型炉ではシリコン基板１が自重によって反るため、結晶欠陥８の発生を助長してしまう。
【００２６】
このように結晶欠陥８が発生すると、結晶欠陥８にそってリークパスが形成され、スタンバイ状態におけるトランジスタの消費電力が増大するという不都合を招いてしまう。
【００２７】
本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。
【００２８】
（本実施形態）
図３〜図２４は、本実施形態に係る半導体装置の製造途中の断面図である。
【００２９】
最初に、図３に示す断面構造を得るまでの工程について説明する。
【００３０】
まず、基板温度を約９００℃として酸化雰囲気中においてp型シリコン（半導体）基板２０の表面を熱酸化し、厚さが約１５nmの初期熱酸化膜２１を形成する。
【００３１】
次いで、この初期熱酸化膜２１の上にCVD(Chemical Vapor Deposition)法により窒化シリコン膜を厚さ約１５０nmに形成し、その窒化シリコン膜をマスク膜２２とする。
【００３２】
そして、フォトリソグラフィとエッチングによりマスク膜２２に開口２２ａを形成した後、この開口２２ａを通じて初期熱酸化膜２１とシリコン基板２０とをドライエッチングすることにより、深さが約３９０nm程度の素子分離溝２０ａを形成する。
【００３３】
そのドライエッチングは例えばRIE(Reactive Ion Etching)により行われ、エッチングガスとしてCHF3、HBr、Cl2、CF4、及びO2を組み合わせたガスが使用される。
【００３４】
これにより、シリコン基板２０の活性領域ARが素子分離溝２０ａによって画定される。
【００３５】
なお、ドライエッチングによって素子分離溝２０ａの内面が受けたダメージを回復させるために、その内面を僅かに熱酸化してもよい。
【００３６】
また、このように初期熱酸化膜２１を介してシリコン基板２０の上にマスク膜２２を形成することで、窒化シリコンよりなるマスク膜２２の強いストレスがシリコン基板２０に直接及ぶのを防止できる。
【００３７】
次に、図４に示すように、埋め込み性に優れたHDPCVD(High Density Plasma CVD)法を用いて、マスク膜２２の上に素子分離絶縁膜２３として酸化シリコン膜を形成し、この素子分離絶縁膜２３で素子分離溝２０ａを完全に埋め込む。その素子分離絶縁膜２３の厚さは、例えばマスク膜２２の上で約４０nmである。
【００３８】
続いて、図５に示すように、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜２３を研磨して、マスク膜２２の上の余分な素子分離絶縁膜２３を除去すると共に、素子分離溝２３内にのみ素子分離絶縁膜２３を残す。
【００３９】
このCMPでは、酸化シリコン膜用のスラリ、例えばシリカ系のスラリが用いられる。そのようなスラリを用いると、酸化シリコンよりなる素子分離絶縁膜２３の研磨速度は、窒化シリコンよりなるマスク膜２２のそれよりも速くなり、素子分離絶縁膜２３の上面がマスク膜２２のそれよりも低下する。
【００４０】
続いて、図６に示すように、初期熱酸化膜２１とマスク膜２２とをウエットエッチングにより除去し、シリコン基板２０の清浄面を露出させる。このとき、窒化シリコンよりなるマスク膜２２のエッチング液としては燐酸溶液が使用され、初期熱酸化膜２１のエッチング液としてはフッ酸溶液が使用される。
【００４１】
次に、図７に示す断面構造を得るまでの工程について説明する。
【００４２】
まず、酸化雰囲気中において基板温度を約９００℃とすることで、シリコン基板２０の表面に厚さが約１０nmの熱酸化膜を形成し、その熱酸化膜を犠牲絶縁膜２５とする。
【００４３】
次いで、この犠牲絶縁膜２５をスルー膜にしながら、イオン注入により第１、第２nウェル３１、３２と、第１pウェル３３とを図示のように形成する。
【００４４】
これらのうち、第１、第２nウェル３１、３２は、シリコン基板２０にリンをイオン注入することにより、それぞれ別々の工程で形成される。更に、その第１nウェル３１の形成と同時に、素子分離絶縁膜２３の下にリンをイオン注入してなる素子分離用の不純物拡散領域３４が形成される。
【００４５】
また、第１pウェル３３はボロンをイオン注入することにより形成される。
【００４６】
続いて、図８に示すように、酸化雰囲気中においてシリコン基板２０の表面を熱酸化することにより、犠牲絶縁膜２５の膜厚を１５nm程度にまで増大させる。このとき熱酸化の際の基板温度は特に限定されないが、例えば１０００℃程度とする。
【００４７】
そして、犠牲絶縁膜２５をスルー膜にしながら、第２pウェル３５と第３nウェル３６とを図示のように形成する。このうち、第２pウェル３５はボロンのイオン注入により形成され、第３nウェル３６はリンのイオン注入により形成される。
【００４８】
ところで、ウェル３１〜３３、３５、３６を形成するイオン注入では、シリコン基板２０中のシリコン単結晶のあるサイトにおいて不純物が不足したり、或いはその不純物が過剰に存在したりして、不純物の分布が不均一になる場合がある。
【００４９】
そのような分布の不均一性は、シリコン基板２０に対してウェルアニールを行い、不純物をシリコン基板２０内で拡散させることにより改善される。
【００５０】
但し、ウェルアニールを行うと、アニール時の熱によってシリコン基板２０が反り、図１（ａ）、（ｂ）に示したような結晶欠陥８が発生するおそれがある。
【００５１】
そこで、本実施形態では、ウェルアニールを行う前に、図９に示すように犠牲絶縁膜２５の上にシリコン基板２０の反りを抑制するカバー膜２６としてONO膜を形成する。
【００５２】
そのカバー膜２６の形成にあたっては、まず、犠牲絶縁膜２５の上にCVD法により酸化シリコン（SiO2）膜２６ａを約６nm程度の厚さに形成し、更にその上にCVD法で窒化シリコン（Si3N4）膜２６ｂを約８．５nm程度の厚さに形成する。
【００５３】
これらの膜２６ａ、２６ｂの成膜ガスは特に限定されないが、本実施形態では酸化シリコン膜２６ａ用の成膜ガスとしてSiH4とN2Oとの混合ガスを使用し、窒化シリコン膜２６ｂ用の成膜ガスとしてSiH4とNH3との混合ガスを使用する。
【００５４】
その後、窒化シリコン膜２６ｂの表層を９５０℃程度の基板温度で熱酸化することにより、厚さが約２．５nm程度の熱酸化膜２６ｃを形成する。このとき、熱酸化によって窒化シリコン膜２６ｂの厚さは減少し、熱酸化後には窒化シリコン膜２６ｂの厚さは６nm程度となる。
【００５５】
以上により、酸化シリコン膜２６ａ、窒化シリコン膜２６ｂ、及び熱酸化膜２６ｃよりなるONO膜が形成されたことになる。
【００５６】
そのようにして形成されたカバー膜２６は、金属膜や酸化金属膜とは異なり膜中に金属原子を含まないため、金属原子によってシリコン基板２０を汚染させる心配がない。
【００５７】
その後、図１０に示すように、カバー膜２６が形成された状態でシリコン基板２０に対してウェルアニールを行うことで、各ウェル３１〜３３、３５、３６内の不純物を熱拡散させる。これにより、各ウェル３１〜３３、３５、３６内の不純物の分布が均一になり、これらのウェルにおける不純物の濃度プロファイルを設計値に近づけることが可能になる。
【００５８】
但し、ウェルアニールを行うと、シリコン基板２０と素子分離絶縁膜２３の熱膨張率の差が原因で、シリコン基板２０にはそれを反らせようとする力が働く。
【００５９】
そのような力がシリコン基板２０に働いても、本実施形態ではカバー膜２６によってシリコン基板２０が反るのを抑制できるので、反りが原因でシリコン基板２０に結晶欠陥が発生するのを防止できる。
【００６０】
特に、窒化シリコン膜２６ｂの材料である窒化シリコン（Si3N4）は、次の表１に示すように、シリコン基板２０中のシリコン（Si）と、素子分離絶縁膜２３中の酸化シリコン（SiO2）の双方よりも小さい線膨張率を有している。
【００６１】
【表１】
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【００６２】
よって、ウェルアニール時の熱によってシリコン基板２０と素子分離絶縁膜２３が膨張しようとするのを窒化シリコン膜２６ｂで抑制することができ、シリコン基板２０と素子分離絶縁膜２３の熱膨張率差に起因したシリコン基板２０の反りを効果的に抑制できる。
【００６３】
また、既述のように水平面内でシリコン基板２０を保持する縦型炉では、シリコン基板２０が自重によって反りやすいので、本実施形態は縦型炉でウェルアニールを行う場合に特に実益がある。
【００６４】
なお、上記のカバー膜２６を、各ウェル３１〜３３、３５、３６を形成するためのイオン注入のスルー膜として利用することも考えられる。但し、このようにすると、犠牲絶縁膜２５をスルー膜にする場合と比較してこれらのウェル３１〜３３、３５、３６の不純物プロファイルが変動するので、既存の設計資産を用いたのではトランジスタの閾値電圧が設計値から外れるおそれがある。
【００６５】
よって、既存の設計資産を活かすという点からすると、本実施形態のように各ウェル３１〜３３、３５、３６を形成した後に改めてカバー膜２６を形成するのが好ましい。
【００６６】
そのウェルアニールの条件は特に限定されないが、アニール時の基板温度は、各ウェル３１〜３３、３５、３６内の不純物が熱拡散する温度、例えば９００℃〜１１００℃程度、より好ましくは１０００℃にするのが好ましい。
【００６７】
また、アニールの雰囲気については、シリコン基板２０の過度な酸化を防止するという点から、酸素を含まない不活性ガスのみからなる雰囲気、例えば窒素雰囲気とするのが好ましい。
【００６８】
そして、アニール時間については、例えば１０秒とされる。
【００６９】
次いで、図１１に示すように、犠牲絶縁膜２５とカバー膜２６をウエットエッチングして除去し、シリコン基板２０の清浄面を露出させる。
【００７０】
そのウエットエッチングにおけるエッチング液は膜種によって使い分けられる。例えば、犠牲絶縁膜２５、酸化シリコン膜２６ａ、及び熱酸化膜２６ｃに対してはフッ酸溶液がエッチング液として用いられる。
【００７１】
また、窒化シリコン膜２６ｂに対するエッチング液としては燐酸溶液が使用される。
【００７２】
その燐酸溶液に対して酸化シリコン膜２６ａは殆どウエットエッチングされないので、窒化シリコン膜２６ｂのウエットエッチングは酸化シリコン膜２６ａの上で自動停止し、シリコン基板２０が燐酸溶液に曝されることはない。
【００７３】
そのため、窒化シリコン膜２６ｂのエッチング残渣が生じないようにすべく、燐酸溶液で窒化シリコン膜２６ｂをオーバーエッチングしても、シリコン基板２０の表面が燐酸溶液によって荒れるのを防止できる。
【００７４】
特に、本実施形態では、熱酸化法と比較して厚膜化が容易なCVD法により酸化シリコン膜２６ａを形成するので、窒化シリコン膜２６ｂのウエットエッチングを吸収するのに十分な厚さの酸化シリコン膜２６ａを形成し得る。
【００７５】
更に、酸化シリコンよりなる犠牲絶縁膜２５によっても窒化シリコン膜２６ｂのウエットエッチングを吸収できるため、シリコン基板２０の上にカバー膜２６を直接形成する場合と比較して、燐酸溶液が原因のシリコン基板２０の表面荒れを一層防止し易くなる。
【００７６】
しかも、本実施形態では窒化シリコン膜２６ｂの表層を酸化して熱酸化膜２６ｂを形成したので、窒化シリコン膜２６ｂの厚さをその成膜時よりも薄くできる。よって、燐酸溶液によって窒化シリコン膜２６ｂを短時間でエッチングでき、シリコン基板２０が燐酸溶液に曝される危険性を一層低減できる。
【００７７】
次に、図１２に示すように、酸化雰囲気中においてシリコン基板２０を熱酸化することにより、シリコン基板２０の上に第１ゲート絶縁膜４１として熱酸化膜を約１５nmの厚さに形成する。その熱酸化の温度は特に限定されないが、例えば８００℃程度とされる。
【００７８】
続いて、図１３に示すように、レジストパターン（不図示）をマスクにしながら第２pウェル３５と第３nウェル３６の上の第１ゲート絶縁膜４１をウエットエッチングにより除去する。この場合のエッチング液としてはフッ酸溶液が用いられる。
【００７９】
このウエットエッチングを終了後、マスクに用いたレジストパターンは除去される。
【００８０】
次いで、図１４に示すように、シリコン基板２０の表面を再び熱酸化することにより、第２pウェル３５と第３nウェル３６の上に厚さが約３．２nmの熱酸化膜よりなる第２ゲート絶縁膜４２を形成すると共に、第１ゲート絶縁膜４１の厚さを増大させる。この熱酸化は、基板温度を約７５０℃として酸化雰囲気において行われる。
【００８１】
これにより、シリコン基板２０の上には、厚さの異なる二種類のゲート絶縁膜４１、４２が形成されたことになる。
【００８２】
次に、図１５に示すように、シリコン基板２０の上側全面に導電膜４５としてポリシリコン膜を形成する。そのポリシリコン膜は、CVD法により１８０nm程度の厚さに形成される。
【００８３】
その後、この導電膜４５をパターニングすることにより、図１６に示すように、第１、第２ゲート絶縁膜４１、４２の上にゲート電極４５ａを形成する。
【００８４】
そのゲート電極４５ａのゲート長は特に限定されないが、半導体装置の小型化を促すために、０．１８μm以下とするのが好ましい。
【００８５】
続いて、図１７に示すように、ゲート電極４５ａをマスクにしてシリコン基板２０に不純物をイオン注入し、第１〜第３n型ソース／ドレインエクステンション４７〜４９と、第１、第２p型ソース／ドレインエクステンション５１、５２とを形成する。
【００８６】
そのイオン注入では、p型不純物としてボロンが用いられ、n型不純物として砒素が用いられる。また、これらp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【００８７】
次に、図１８に示す断面構造を得るまでの工程について説明する。
【００８８】
まず、シリコン基板２０の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極４５ａの横に絶縁性サイドウォール６０として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００８９】
そして、この絶縁性サイドウォール６０とゲート電極４５ａとをマスクにしてシリコン基板２０に不純物をイオン注入し、第１〜第３n型ソース／ドレイン領域５３〜５５と、第１、第２p型ソース／ドレイン領域５６、５７とを形成する。
【００９０】
このイオン注入においては、p型不純物としてボロンが用いられ、n型不純物としてリンが用いられる。
【００９１】
ここまでの工程により、シリコン基板２０には、ゲート電極４５ａやソース／ドレイン領域５３〜５７等を備えた第１〜第３n型MOSトランジスタTRn1〜TRn3と、第１、第２p型MOSトランジスタTRp1、TRp2の基本構造が完成した。
【００９２】
これらのうち、第２ゲート絶縁膜４２よりも厚い第１ゲート絶縁膜４１を備えたトランジスタTRn1、TRn2、TRp1は、第２ゲート絶縁膜４２を備えたトランジスタTRn3、TRp2よりも高い駆動電圧で動作する。
【００９３】
次いで、図１９に示すように、シリコン基板２０の上側全面にコバルト膜等の高融点金属膜をスパッタ法で形成し、その高融点金属膜をアニールしてシリコンと反応させ、高融点金属シリサイド層６１を形成する。その後、素子分離絶縁膜２３等の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。
【００９４】
このような高融点金属シリサイド層６１により、ソース／ドレイン領域５３〜５７とゲート電極４５ａが低抵抗化される。
【００９５】
次に、図２０に示すように、シリコン基板２０の上側全面にカバー絶縁膜６３として窒化シリコン膜をCVD法により厚さ約８０nmに形成する。
【００９６】
続いて、図２１に示すように、カバー絶縁膜６３の上に酸化シリコン膜を厚さ約１１００nmに形成し、その酸化シリコン膜を第１層間絶縁膜６４とする。そして、ゲート電極４５ａを反映して第１層間絶縁膜６４の上面に形成された凹凸を平坦化するため、その上面をCMP法により研磨する。
【００９７】
次いで、図２２に示すように、第１層間絶縁膜６４とカバー絶縁膜６３をパターニングして、第１、第３n型ソース／ドレイン領域５３、５５とゲート電極４５ａの上にコンタクトホール６４ａを形成する。そして、このコンタクトホール６４ａ内に、タングステンを主にしてなる第１導電性プラグ６５を形成する。
【００９８】
更に、第１層間絶縁膜６４の上にスパッタ法でアルミニウム膜を含む金属積層膜を形成し、それをパターニングして一層目金属配線６６とする。
【００９９】
次に、図２３に示す断面構造を得るまでの工程について説明する。
【０１００】
まず、一層目金属配線６６と第１層間絶縁膜６４の上に、HDPCVD法により第１埋め込み絶縁膜６８として酸化シリコン膜を形成する。更に、この第１埋め込み絶縁膜６８の上に、TEOSガスを使用するプラズマCVD法により第２層間絶縁膜６９を形成する。
【０１０１】
そして、これらの絶縁膜６８、６９をパターニングしてホールを開口してその中にタングステンを主にして構成される第２導電性プラグ７０を形成し、更に第２層間絶縁膜６９の上にアルミニウム膜を含む金属積層膜よりなる二層目金属配線７５を形成する。
【０１０２】
この後は、これと同じ工程を繰り返すことにより、第２〜第４埋め込み絶縁膜７３、７７、８１と、第３〜第５層間絶縁膜７４、７８、８２、第３〜第５導電性プラグ７６、８０、８４、及び三層目〜五層目金属配線７９、８３、８５を形成する。
【０１０３】
続いて、図２４に示すように、第５層間絶縁膜８２と五層目金属配線８５の上に第１パッシベーション膜９１としてHDPCVD法で酸化シリコン膜を形成する。更に、この第１パッシベーション膜９１の上に、水分ブロック性に優れた窒化シリコン膜をCVD法で形成し、その窒化シリコン膜を第２パッシベーション膜９２とする。
【０１０４】
以上により、この半導体装置の基本構造が完成した。
【０１０５】
上記した実施形態によれば、図１０を参照して説明したように、シリコン基板２０と素子分離絶縁膜２３とをカバー膜２６で覆いながらウェルアニールを行う。
【０１０６】
これにより、ウェルアニール時にシリコン基板２０が反るのをカバー膜２６で抑制できるので、反りが原因でシリコン基板２０に結晶欠陥が発生するのを防止できる。
【０１０７】
その結果、結晶欠陥が原因で各MOSトランジスタTRn1〜TRn3、TRp1、TRp2（図１８参照）のソース／ドレイン間に発生するリーク電流を抑制でき、ひいては半導体装置の低消費電力化に寄与することが可能となる。
【０１０８】
図２５は、このようにカバー膜２６を形成することによりリーク電流がどの程度抑制できるかを調査して得られた正規確率プロットである。ここで、横軸は、スタンバイ状態にあるMOSトランジスタのソース／ドレイン間を流れるリーク電流を示す。そして、縦軸は正規期待値を表す。
【０１０９】
図２５においてグラフが複数本あるのは、複数枚のシリコン基板において調査をしたことによる。各シリコン基板において測定したMOSトランジスタの個数は５０個であり、各シリコン基板の大きさは８インチである。
【０１１０】
なお、この調査では、カバー膜２６を形成せずにウェルアニールを行った比較例についても調べた。
【０１１１】
図２５に示すように、カバー膜２６を形成しない比較例に比べ、本実施形態では大きなリーク電流の発生頻度が抑制されている。このことから、カバー膜２６が形成された状態でシリコン基板２０にウェルアニールを行うことが、リーク電流の抑制に有効であることが確かめられた。
【０１１２】
リーク電流が原因の消費電力はゲート長が０．１８μm以下の世代で顕在化するので、ゲート長を０．１８μm以下とするデザインルールが適用される半導体装置に対して本実施形態は特に実益がある。
【０１１３】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１１４】
（付記１）  半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を形成した後、前記半導体基板に不純物を注入する工程と、
前記不純物を注入した後、前記素子分離絶縁膜と前記半導体基板のそれぞれの上面に、前記半導体基板の反りを抑制するカバー膜を形成する工程と、
前記カバー膜が形成された状態で、前記半導体基板をアニールする工程と、
を有することを特徴とする半導体装置の製造方法。
【０１１５】
（付記２）  前記カバー膜として、線膨張率が前記半導体基板と前記素子分離絶縁膜のそれぞれの線膨張率よりも小さい膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１１６】
（付記３）  前記カバー膜として、金属原子を含まない膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１１７】
（付記４）  前記カバー膜として、窒化シリコン膜を含む積層絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１１８】
（付記５）  前記積層絶縁膜は、酸化シリコン膜と、該酸化シリコン膜の上に形成された窒化シリコン膜とを有することを特徴とする付記４に記載の半導体装置の製造方法。
【０１１９】
（付記６）  前記積層絶縁膜は、窒化シリコン膜と、該窒化シリコン膜の表層を熱酸化してなる熱酸化膜とを有することを特徴とする付記４に記載の半導体装置の製造方法。
【０１２０】
（付記７）  前記積層絶縁膜は、ONO膜であることを特徴とする付記４に記載の半導体装置の製造方法。
【０１２１】
（付記８）  前記半導体基板に前記不純物をイオン注入する工程は、前記半導体基板の表面に犠牲絶縁膜が形成された状態で行われ、
前記カバー膜を形成する工程において、前記犠牲絶縁膜上に前記カバー膜を形成することを特徴とする付記１〜７のいずれかに記載の半導体装置の製造方法。
【０１２２】
（付記９）  前記アニールを行った後、前記カバー膜をエッチングして除去する工程を更に有することを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。
【０１２３】
（付記１０）  前記半導体基板に前記不純物を注入する工程において、前記半導体基板にウェルを形成し、
前記半導体基板をアニールする工程において、ウェルアニールを行うことを特徴とする付記１〜９のいずれかに記載の半導体装置の製造方法。
【０１２４】
（付記１１）  前記ウェルアニールは、不活性ガスのみからなる雰囲気において、前記不純物が前記半導体基板内で熱拡散する基板温度で行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【符号の説明】
【０１２５】
１、２０…シリコン基板、１ａ、２０ａ…素子分離溝、２、２３…素子分離絶縁膜、３…ソース／ドレイン領域、４…ゲート電極、５、６０…絶縁性サイドウォール、６…層間絶縁膜、７…導電性プラグ、８…結晶欠陥、２１…初期熱酸化膜、２２…マスク膜、２２ａ…開口、２５…犠牲絶縁膜、２６…カバー膜、２６ａ…酸化シリコン膜、２６ｂ…窒化シリコン膜、２６ｃ…熱酸化膜、３１、３２…第１、第２nウェル、３３…第１pウェル、３４…素子分離領域、３５…第２pウェル、３６…第３nウェル、４１、４２…第１、第２ゲート絶縁膜、４５…導電膜、４５ａ…ゲート電極、４７〜４９…第１〜第３n型ソース／ドレインエクステンション、５１、５２…第１、第２p型ソース／ドレインエクステンション、５３〜５５…第１〜第３n型ソース／ドレイン領域、５６、５７…第１、第２p型ソース／ドレイン領域、６１…高融点金属シリサイド層、６３…カバー絶縁膜、６４…第１層間絶縁膜、６４ａ…コンタクトホール、６５…第１導電性プラグ、６６…一層目金属配線、６８…第１埋め込み絶縁膜、６９…第２層間絶縁膜、７０…第２導電性プラグ、７３…第２埋め込み絶縁膜、７４…第３層間絶縁膜、７５…二層目金属配線、７６…第３導電性プラグ、７７…第３埋め込み絶縁膜、８１…第４埋め込み絶縁膜、８２…第５層間絶縁膜、８４…第５導電性プラグ、８５…五層目金属配線、９１…第１パッシベーション膜、９２…第２パッシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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