(57)【要約】【課題】ゲート電極を有する従来のアノード基板では、エミッタから放出される電子が拡散し、電荷注入効率が悪い。また、各カソード基板相互の間での電荷注入効率がばらつき易い。【解決手段】処理基板１１上に順次積層したカソード電極層１２、絶縁層１４及びゲート電極層１５を備え、この絶縁層に形成したホール１４ａの底部にエミッタＥを設けると共に、前記ゲート電極層にゲート孔開口部１６を形成する。この場合、ゲート孔開口部を、絶縁層のホールの開口面積より小さい面積を有する複数個の開口１６ａから構成し、各開口を、エミッタに対向して絶縁層のホール直上に密集させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
処理基板上に順次積層したカソード電極層、絶縁層及びゲート電極層を備え、この絶縁層に形成したホールの底部にエミッタを設けると共に、前記ゲート電極層にゲート孔開口部を形成したカソード基板において、
前記ゲート孔開口部を、前記絶縁層のホールの開口面積より小さい面積を有する複数個の開口から構成し、各開口を、エミッタに対向して絶縁層のホール直上に密集させ、前記各開口の開口面積及び個数の少なくとも一方を増減させて、三極電界放出素子を構成すべく対向して配置されるアノード基板への電荷注入効率を変化させるようにしたことを特徴とするカソード基板。
【請求項２】
請求項１記載のカソード基板を作製する方法であって、
処理基板上に、カソード電極層、絶縁層及びゲート電極層を順次積層し、このゲート電極層上に、ゲート孔開口部を形成するためのレジストパターンを設けた後、エッチングにより複数個の開口からなるゲート孔開口部を形成し、このゲート孔開口部を通して深さ方向及び幅方向に同時に絶縁層をエッチングして１つのホールを形成してこのホール直上にゲート孔開口部の各開口を密集させ、ホールの底部にエミッタを設けてなることを特徴とするカソード基板を作製する方法。
【請求項３】
前記エミッタを、カーボン系エミッタ材料から構成し、このカーボン系エミッタ材料を成長させる際に触媒として作用する触媒層を、絶縁層の下側に予め形成することを特徴とする請求項２記載のカソード基板を作製する方法。
【請求項４】
前記エミッタを、カーボン系エミッタ材料から構成し、このカーボン系エミッタ材料を成長させる際に触媒として作用する触媒層を、絶縁層のエッチング後に、リフトオフ法によって形成し、ＣＶＤ法によりホール底部にカーボン系エミッタを成長する、あるいはプリント法によりカーボン系エミッタを塗布することを特徴とする請求項２記載のＦＥＤ用のカソード基板を作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電子放出源を有する表示装置用のカソード基板及びその作製方法に関し、特に、グラファイト・ナノファイバやカーボン・ナノチューブなどのカーボン系エミッタ材料を利用した電界電子放出型表示装置(ＦＥＤ:Field Emission Display)用のカソード基板及びその作製方法に関する。
【背景技術】
【０００２】
近年、電子放出電圧が低くて化学的安全性を有するグラファイト・ナノファイバやカーボン・ナノチューブなどのカーボン系エミッタ材料を電子放出源に利用したＦＥＤが開発されている。このＦＥＤでは、電子を放出させるのに必要な駆動電圧を低く抑制するために、カソード電極、ゲート電極およびアノード電極から構成される三極電界放出素子を用いるのが主流である。
【０００３】
この場合、カソード電極層、絶縁層及びゲート電極層を処理基板上に順次積層し、ゲート電極層に１個のゲート孔開口部を形成し、このゲート孔開口部を通じて絶縁層に、ゲート孔開口部より大きな開口面積を有するホールを形成した後、ホール底部に触媒層を設け、この触媒層の上にカーボン系エミッタ材料を成長せしめてエミッタを構成し、カソード基板を得ることが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２３６８７９号公報（発明の詳細な説明参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のものでは、エミッタに対向して絶縁層直上に１個のゲート孔開口部を設けただけなので、駆動電圧を印加してエミッタにより電子を放出させると、電子は、エミッタからゲート電極に向かって引き出されて加速されるため、ゲート孔開口部を通過した放出電子が拡散するという問題がある。この場合、放出電子が拡散すると、三極電界放出素子を構成すべく対向して配置されるアノード基板（電極）への電荷注入効率が悪い。
【０００６】
また、エミッタの中心部とその端部とでは、ゲート電極までの距離が異なるため、エミッターの形状や寸法等の微小な相違によって、各カソード基板相互の間で、アノード基板への電荷注入効率にばらつきが生じ易い。
【０００７】
そこで、上記点に鑑み、本発明の課題は、エミッタから放出される電子が拡散することを防止して電荷注入効率がよく、その上、各カソード基板相互の間での電荷注入効率がばらつき難いカソード基板及びその作製方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のカソード基板は、処理基板上に順次積層したカソード電極層、絶縁層及びゲート電極層を備え、この絶縁層に形成したホールの底部にエミッタを設けると共に、前記ゲート電極層にゲート孔開口部を形成したカソード基板において、前記ゲート孔開口部を、前記絶縁層のホールの開口面積より小さい面積を有する複数個の開口から構成し、各開口を、エミッタに対向して絶縁層のホール直上に密集、好ましくは均一に密集させ、前記各開口の開口面積及び個数の少なくとも一方を増減させて、三極電界放出素子を構成すべく対向して配置されるアノード基板への電荷注入効率を変化させるようにしたことを特徴とする。
【０００９】
本発明によれば、ゲート孔開口部を構成する各開口を、エミッタに対向して絶縁層のホール直上に密集させているため、駆動電圧を印加してエミッタにより電子を放出させると、電子が直上に向かって引き出されて加速されるので、ゲート電極層のゲート孔開口部を通過した放出電子は拡散せず、また、エミッターの形状や寸法等の微小な相違の影響は受けに難くなる。その上、従来のものと比較して、電子を放出させるのに必要な駆動電圧を低く抑制できる。
【００１０】
尚、前記エミッタをカーボン系エミッタ材料から構成し、このカーボン系エミッタ材料は、触媒層上に成長させたものとすればよい。
【００１１】
また、本発明は、請求項１記載のカソード基板を作製する方法であって、処理基板上に、カソード電極層、絶縁層及びゲート電極層を順次積層し、このゲート電極層上に、ゲート孔開口部を形成するためのレジストパターンを設けた後、エッチングにより複数個の開口からなるゲート孔開口部を形成し、このゲート孔開口部を通して深さ方向及び幅方向に同時に絶縁層をエッチングして１つのホールを形成してこのホール直上にゲート孔開口部の各開口を密集させ、ホールの底部にエミッタを設けてなることを特徴とする。
【００１２】
この場合、前記エミッタを、カーボン系エミッタ材料から構成し、このカーボン系エミッタ材料を成長させる際に触媒として作用する触媒層を、絶縁層の下側に予め形成しておけばよい。
【００１３】
他方で、前記エミッタを、カーボン系エミッタ材料から構成し、このカーボン系エミッタ材料を成長させる際に触媒として作用する触媒層を、絶縁層のエッチング後に、リフトオフ法によって形成し、ＣＶＤ法によりホール底部にカーボン系エミッタを成長する、あるいはプリント法によりカーボン系エミッタを塗布することもできる。
【発明の効果】
【００１４】
以上説明したように、本発明のカソード基板は、エミッタから放出される電子が拡散することを防止して電荷注入効率がよく、その上、各カソード基板相互の間での電荷注入効率がばらつき難いという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】本発明のＦＥＤ用カソード基板を概略的に説明する斜視図。
【図２】（ａ）乃至（ｅ）は、本発明のＦＥＤ用カソード基板の作製手順を説明する図。
【図３】従来技術にかかるＦＥＤ用カソード基板を説明する図。
【図４（ａ）】本発明の方法で作製したＦＥＤ用カソード基板のＳＥＭ写真。
【図４（ｂ）】本発明の方法で作製したＦＥＤ用カソード基板のＳＥＭ写真。
【図５（ａ）】実施例１の基板を使用してアノード蛍光体基板へ映したときの一画素の拡大写真。
【図５（ｂ）】比較例１の基板を使用してアノード蛍光体基板へ映したときの一画素の拡大写真。
【図６】（ａ）乃至（ｆ）は、本発明のＦＥＤ用カソード基板の他の作製手順を説明する図。
【発明を実施するための形態】
【００１６】
図１を参照して説明すれば、１は、ＦＥＤに用いられる本発明のカソード基板を示す。カソード基板１は処理基板であるガラス基板１１を有し、このガラス基板１１上には、所定膜厚で、例えばクロムからなるカソード電極層（母線）１２が形成されている。カソード電極層１２は、例えばガラス基板１１を所定温度（例えば２００℃）に加熱しつつＤＣスパッタリングにより形成される。
【００１７】
カソード電極層１２上には、例えばＦｅ、Ｃｏ又はこれらの金属の少なくとも１種類を含む合金から構成された触媒層１３が所定膜厚（１〜５０ｎｍの範囲）で形成され、ライン状に加工されている。触媒層１３は、例えばＤＣスパッタリングにより形成される。この触媒層１３上には、後述の絶縁層にホールを形成した後、公知の方法でグラファイト・ナノファイバやカーボン・ナノチューブなどのカーボン系エミッタ材料Ｃを成長せしめ、エミッタＥを構成する。
【００１８】
触媒層１３上には、例えばＳｉＯ２から構成される絶縁層１４が所定膜厚（例えば３μｍ）で形成されている。絶縁層１４は、成膜後の絶縁層１４の応力による破損を防止する目的で、例えばガラス基板１１を所定温度（例えば３００℃）に加熱しながらＲＦスパッタリングにより形成される。この絶縁層１４を形成する場合、ＲＦスパッタリング時にガラス基板１１に付着するダストによるピンホールを防止するため、複数回に分けて成膜してもよい。この絶縁層１４は、上記ＲＦスパッタリング以外の方法、例えばＥＢ蒸着法やガス中蒸着法で形成することもできる。
【００１９】
また、絶縁層１４には、カーボン系エミッタ材料Ｃを成長させるための触媒層１３が露出するようにホール１４ａが形成されている。ＳｉＯ２から構成される絶縁層１４では、例えばエッチャントとしてフッ酸を使用し、絶縁層１４をエッチングして断面が所定形状（例えば円形）のホール１４ａが形成されている。
【００２０】
この場合、後述するゲート電極層にゲート孔開口部の各開口を設けた後、各開口を通じて深さ方向及び幅方向に同時に絶縁層１４をエッチングし、ゲート電極層の下側でホールがつながって一つになるようにホール１４ａがエッチングされ、各開口がエミッタＥに対向して絶縁層１４のホール１４ａ直上に密集させるようにしている。その際、オーバーエッチング時間を制御すれば横方向のエッチングを進行させることができる。尚、絶縁層１４のホール１４ａの形や大きさは、ゲート孔開口部の各開口の数や配置に依存して設計され得る。
【００２１】
絶縁層１４上には、例えばクロムからなるゲート電極層１５が所定膜厚（例えば３００ｎｍ）で形成されている。ゲート電極層１５は、カソード電極層１２の場合と同様に、例えば基板を加熱しながらＤＣスパッタリングにより形成される。このゲート電極層１５には、ゲート孔開口部１６が形成される。このゲート電極層１５は、上記ＲＦスパッタリング以外の方法、例えばＥＢ蒸着法やガス中蒸着法で形成することもできる。
【００２２】
ここで、従来技術のように、エミッタＥに対向して絶縁層１４のホール１４ａ直上に１個のゲート孔開口部を設けただけでは、駆動電圧を印加してエミッタにより電子を放出させると、電子は、エミッタＥからゲート電極に向かって引き出されて加速されるため、ゲート孔開口部を通過した放出電子が拡散する。この場合、放出電子が拡散すると、三極電界放出素子を構成すべく対向して配置されるアノード基板（図示せず）への電荷注入効率が悪い。
【００２３】
そこで、本実施の形態では、ゲート孔開口部１６を、絶縁層１４のホール１４ａの開口面積より小さい面積を有する複数個の開口１６ａから構成し、各開口１６ａを、エミッタＥに対向して絶縁層１４のホール１４ａ直上に密集、好ましくは均一に密集させるようにした。
【００２４】
各開口１６ａは、一辺の長さまたは直径が１〜３μｍの略正方形または略円形に形成され、各開口１６ａ相互の間の間隔は０．５〜２μｍの範囲に設定され、２〜５０個の範囲で形成される。この場合、絶縁層１４のホール１４ａの開口面積に対して、各開口１６ａの面積の総和が５０〜９０％となるようにするのが好ましい。
【００２５】
各開口１６ａの面積の総和が５０〜９０％の範囲を外れ、面積が小さいと、アノード基板への電荷注入効率が悪くなり、他方で、面積が大きいと、電子拡散とエミッタの微小な違いの影響がでてしまう。また、ゲート電極が変形してしまう可能性がある。各開口１６ａは、例えばフォトリソグラフィ法で、所定のレジストパターンをゲート電極層１５上に転写し、ウェットエッチングまたはドライエッチングにより形成される。
【００２６】
これにより、駆動電圧を印加してエミッタＥにより電子を放出させると、電子が直上に向かって引き出されて加速されるので、ゲート電極層１５のゲート孔開口部１６の各開口１６ａを通過した放出電子は拡散せず、また、エミッターＥの微小な相違の影響は受けに難くなる。この場合、各開口１６ａの開口面積及び開口の個数のいずれか一方を増減させることで、アノード基板への電荷注入効率を変化させることができる。
【００２７】
尚、本実施の形態では、ＦＥＤ用のカソード基板１について説明したが、これに限定されるものではなく、本発明のカソード基板１は、広く一般の電子放出源として利用できる。
【実施例１】
【００２８】
図２（ａ）乃至（ｅ）は、本発明のＦＥＤ用のカソード基板１の作製方法における各プロセスを概略的に説明する図である。
【００２９】
図２（ａ）に示すように、ガラス基板１１上に、１００ｎｍの膜厚でクロムからなるカソード電極層１２を、ガラス基板を２００℃に加熱しながらＤＣスパッタリングにより形成し、このカソード電極層１２の上に、連続してＦｅ合金からなるカーボン系エミッタ材料成長用の触媒層１３を２５ｎｍの膜厚で形成した。
【００３０】
次いで、ＳｉＯ２からなる絶縁層１４を、３７５℃の基板加熱を行いながらＲＦスパッタリングにより３μｍの膜厚で形成した。次いで、クロムからなるゲート電極層１５を、カソード電極層１２の場合と同様に、ガラス基板１１を２００℃に加熱しながらＤＣスパッタリングにより３００ｎｍの膜厚で形成した。
【００３１】
次いで、図２（ｂ）に示すように、フォトリソグラフィ法を用いて、ゲート電極層１５上に、約１μｍの厚さでレジストパターン１７を形成し、図２（ｃ）に示すように、エッチングによりゲート孔開口部１６を形成した。この場合、レジスト材として、電子ビーム露光装置用のものを用い、硫酸セリウムアンモニウム溶液を使用したウェットエッチングにより１９個の正方形の開口１６ａを格子状に形成した。また、各開口１６ａの一辺を約１μｍ、各開口相互間の間隔を約１μｍで作製し、オーバーエッチングにより一辺約１．２μｍ、各開口相互間の間隔０．８μｍとなった。
【００３２】
次いで、図２（ｄ）に示すように、ゲート孔開口部１６の各開口１６ａを利用して、エッチャントとしてフッ酸を使用し、各開口１６ａが絶縁層１４のホール１４ａ直上に密集するように絶縁層１４をウェットエッチングし、１個の断面略円形ホール１４ａを形成した後、レジストパターン１６を除去した。この場合、ホール１４ａの開口上部の直径は約１６μｍとした。次いで、図２（ｅ）に示すように、ゲート孔開口部１６の各開口１６ａを通して、触媒層１３上に、公知の方法でカーボン・ナノチューブＣを成長せしめてエミッタＥを設け、カソード基板１を得た。
【００３３】
（比較例１）
比較例として、図３に示すように、上記実施例１と同じ条件でガラス基板１１上に、カソード電極層１２、触媒層、絶縁層１４及びゲート電極層１５を形成した。次いで、上記実施例１と同様にして、直径が１０μｍの１個のゲート孔開口部２０を形成した後、絶縁層１４をエッチングして開口上部の直径が約１６μｍのホール１４ａを形成した。次いで、触媒層上に、公知の方法でカーボン・ナノチューブを成長せしめてエミッタＥを設け、カソード基板１０を得た。
【００３４】
図４（ａ）及び（ｂ）は、実施例１記載の上記手順で作製したカソード基板１の上面及び断面に対するＳＥＭ写真である。これによれば、絶縁層１４上に、上記開口面積及び間隔でゲート孔開口部１６を構成する各開口１６ａが形成されていることが判る（図４（ａ）参照）。また、各開口１６ａを通じてカーボン・ナノチューブを成長せしめることができたことが判る（図４（ｂ）参照）。
【００３５】
この場合、比較例１のものでは、電子を放出させるのに必要な駆動電圧は約６０Ｖであったが、実施例１のものは約２０Ｖであり、駆動電力を低く抑制できた。図５（ａ）及び（ｂ）はそれぞれ実施例１と比較例１の構造において、アノード蛍光体に映した一画素の拡大写真であり、図５（ａ）は実施例１であり、図５（ｂ）は比較例１である。これによれば、電子の拡散についても、実施例１のものは比較例１のものと比べて約半分に抑制できたことが判る。
【実施例２】
【００３６】
本実施例２では、上記実施例１と比較して、触媒層１３を、絶縁層１４へのホール１４ａのエッチング後に、ＲＦスパッタ法によってホール１４ａの底部に形成した点で相違する。この場合、図６（ａ）乃至図６（ｆ）を参照して説明すれば、上記実施例１と同様の方法で、カソード電極層(母線)１２を設けたガラス基板１１上に絶縁層１４及びゲート電極層１５を順次形成する(図６(ａ)参照)。
【００３７】
次いで、フォトリソグラフィ法で、所定のレジストパターン１７をゲート電極層１５上に転写し(図６(ｂ)参照)、ドライエッチングによりゲート孔開口部１６の各開口１６ａを形成する(図６(ｃ)参照)。次いで、上記と同様に、絶縁層１４をウェットエッチングして１個のホール１４ａを形成し(図６(ｄ)参照)、ホール１４ａの底部にカーボン系エミッタ材料成長用の触媒層１３をＲＦスパッタ法により成膜する(図６（ｅ）参照)。次いで、レジストパターン１６及びその上に付着した触媒層１３を除去して、ホール１４ａの底部に残った触媒層１３上にカーボン系材料を成長せしめてエミッタＥを構成する。
【００３８】
この実施例２記載の手順でカソード基板１を作製しても、絶縁層１４上に所定開口面積及び間隔で形成したゲート孔開口部１６の各開口１６ａを通じて、触媒層を設けてカーボン・ナノチューブを成長せしめることができた。この場合、上記実施例１と同様に、電子を放出させるのに必要な駆動電圧を低く抑制でき、電子の拡散も抑制できた。
【符号の説明】
【００３９】
１  カソード基板
１１  ガラス基板
１２  カソード電極層
１３  触媒層  
１４  絶縁層
１４ａ  ホール
１５  ゲート電極層
１６  ゲート孔開口部
１６ａ  開口
【図１】
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【図２】
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【図３】
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【図６】
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【図４（ａ）】
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【図４（ｂ）】
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【図５（ａ）】
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【図５（ｂ）】
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