(57)【要約】【課題】新規な構成及び動作原理の誘電体記憶装置を提供する。【解決手段】誘電体記憶装置が，第１及び第２の電極と，前記第１及び第２の電極間に挟まれる部分を有する誘電体部材と，前記第１及び第２の電極のいずれかに電流を供給することで，前記誘電体部材の前記部分を加熱する加熱手段と，前記加熱手段によって加熱された前記誘電体部材の前記部分に，前記第１及び第２の電極を介して，書き込み電圧を印加することで，情報を書き込む書込手段と，前記第１及び第２の電極を介して，前記書込手段によって情報が書き込まれた前記誘電体部材の前記部分から情報を読み出す読出手段と，を具備する【選択図】図１
2010087088.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の電極と，
前記第１及び第２の電極間に挟まれる部分を有する誘電体部材と，
前記第１及び第２の電極のいずれかに電流を供給することで，前記誘電体部材の前記部分を加熱する加熱手段と，
前記加熱手段によって加熱された前記誘電体部材の前記部分に，前記第１及び第２の電極を介して，書き込み電圧を印加することで，情報を書き込む書込手段と，
前記第１及び第２の電極を介して，前記書込手段によって情報が書き込まれた前記誘電体部材の前記部分から情報を読み出す読出手段と，
を具備することを特徴とする誘電体記憶装置。
【請求項２】
前記誘電体部材の構成材料が常誘電体であり，前記第１及び第２の電極の構成材料が異種材料である，
ことを特徴とする請求項１記載の誘電体記憶装置。
【請求項３】
前記誘電体部材の構成材料が強誘電体であり，前記第１及び第２の電極が同種材料である，
ことを特徴とする請求項１記載の誘電体記憶装置。
【請求項４】
前記誘電体部材および前記第１の電極が，第１の方向に延在し，
前記第２の電極が前記第１の方向と異なる第２の方向に延在する，
ことを特徴とする請求項１乃至３のいずれか１項に記載の誘電体記憶装置。
【請求項５】
前記誘電体部材および前記第１の電極が，前記第２の方向および前記第１及び第２の方向のいずれとも異なる第３の方向に並んで複数配置され，
前記第２の電極が，前記第１，第３の方向に並んで複数配置される，
ことを特徴とする請求項４記載の誘電体記憶装置。
【請求項６】
前記誘電体部材，第１及び第２の電極を埋設する基体
をさらに具備することを特徴とする請求項５記載の誘電体記憶装置。
【請求項７】
前記加熱手段が，前記第２の方向または第３の方向に並ぶ複数の第１の電極に電流を供給することで，前記複数の誘電体部材を加熱し，
前記基体が前記第３の方向または第２の方向への熱伝導が小さい熱伝導異方性を有する，
ことを特徴とする請求項６記載の誘電体記憶装置。
【請求項８】
前記加熱手段が，前記第１の方向または第３の方向に並ぶ複数の第２の電極に電流を供給することで，前記複数の誘電体部材を加熱し，
前記基体が前記第３の方向または第１の方向への熱伝導が小さい熱伝導異方性を有する，
ことを特徴とする請求項６記載の誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，誘電体記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶回路を構成するような半導体集積回路において，ＮＡＮＤ（Ｎｏｔ  ＡＮＤ）型フラッシュメモリが大規模な市場を持ち，有望である。しかしながら微細化による大容量化の限界が迫っているとも考えられる。
【０００３】
一方，２０００年にＩＢＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｂｕｓｉｎｅｓｓ  Ｍａｃｈｉｎｅｓ  Ｃｏｒｐｏｒａｔｉｏｎ）によって発表されたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は，将来の不揮発性記憶回路に応用すべく近年盛んに研究が進んでいる。しかしながら２００８年現在研究開発中であり，将来ＮＡＮＤ型フラッシュメモリに置き換えることが出来るかどうかは本特許の執筆時点では不明である。
【０００４】
他にもＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），ＰＣＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），ＦｅＲＡＭ  （Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など動作原理の異なる素子が様々研究開発され，一部は実用化されたが，将来のＮＡＮＤ型フラッシュメモリを置き換えるほどの不揮発性メモリは現れていない。さらなる新しい動作原理による不揮発性メモリ等の記憶装置の開発が望まれる。
【０００５】
また，ゲルマニウム前駆体を用いたメモリの技術が開示されている（特許文献１参照）。この技術では，電流により発生するジュール熱によって相変化膜の構造を変化させることで，情報を記憶する。但し，この技術では，電流によって情報を書き込むので，情報の書込に要する電力消費が大きい。
【特許文献１】特開２００６−１８２７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は，新規な構成及び動作原理の誘電体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る誘電体記憶装置は，第１及び第２の電極と，前記第１及び第２の電極間に挟まれる部分を有する誘電体部材と，前記第１及び第２の電極のいずれかに電流を供給することで，前記誘電体部材の前記部分を加熱する加熱手段と，前記加熱手段によって加熱された前記誘電体部材の前記部分に，前記第１及び第２の電極を介して，書き込み電圧を印加することで，情報を書き込む書込手段と，前記第１及び第２の電極を介して，前記書込手段によって情報が書き込まれた前記誘電体部材の前記部分から情報を読み出す読出手段と，を具備することを特徴とする。
【発明の効果】
【０００８】
上記態様によれば，新規な構成及び動作原理の誘電体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
（誘電体記憶素子及び誘電体記憶装置の構成）
最初に，誘電体記憶素子及び誘電体記憶装置の構成の一例について説明する。
図１は，本実施形態における誘電体記憶素子の一例を示す概略構成図であり，図２は，図１に示す誘電体記憶素子を含む誘電体記憶装置の構成図である。なお，図１では，誘電体記憶素子の特徴を明確にすべく，その構成要素である基材１１を透明な状態で記載している。
【００１０】
図１に示すように，本実施形態における誘電体記憶素子１０は，基材１１，複数の電極１２，１３，及び複数の誘電体部材１４を有する。基材１１中に複数の電極１２，１３，及び複数の誘電体部材１４が埋設されている。誘電体部材１４の一部（部分）がそれぞれ，電極１２，１３間に挟まれている。
【００１１】
電極１２はC方向に延在し，Ａ方向に４列，B方向に４列が配列される。電極１３および誘電体部材１４はB方向に延在し，Ａ方向に４列，C方向に４列が配列される。この実施形態では，誘電体部材１４のＡC面における断面がコの字型の形状（凹部）を有し，各電極１３の底面及び側面を覆っている。
【００１２】
なお，上述した電極１２等の本数は，本実施形態における誘電体記憶素子１０の特徴的な構成を概略的に示すために任意に設定したものであって，必要に応じて任意の数とすることができる。
【００１３】
図１に示す誘電体記憶素子１０においては，誘電体部材１４に情報を記録し，読み出すことができる。電極１２，１３のいずれかに電流を供給することで，誘電体部材１４１４を加熱する。その後，電極１２，１３を介して，誘電体部材１４に電圧（書込電圧）を印加することで，誘電体部材１４に情報が書き込まれる。さらに，電極１２，１３を介して，誘電体部材１４から情報が読み出される。
【００１４】
ここで，複数の電極１２または１３を一括選択し，情報の書き込み及び記録を行うことができる。例えば，Ａ方向に配列した複数の電極１２をＡC面と平行な層Ｌ１〜Ｌ４毎に選択し，情報の書き込み及び記録を行う。
【００１５】
このとき，層Ｌ１に対して，書き込み及び記録を行う場合は，層Ｌ１に属する４本の電極１２に電流を流し，電極１２から発生したジュール熱によって，誘電体部材１４の一部（電流を流した電極１２と近接する部分（電極１２，１３で挟まれる部分））を加熱して溶融させる。この場合，層Ｌ１に属する１６箇所において誘電体部材１４が溶融する。
【００１６】
これら誘電体部材１４の溶融部分に対して，電極１２および１３を介して，情報“０”及び“１”に応じた電圧（書込電圧）を印加することで，情報が書き込まれる。例えば，情報“０”，“１”それぞれに対して−５V，＋５Vを印加する。なお，電極１２，１３の一方をグランドに接続し，固定電位（例えば，接地電位）とすることができる。
【００１７】
例えば，誘電体部材１４を以下に示すような樹脂材料から構成する場合，電極１２または１３に電流を流すことによって，誘電体部材１４が１５０℃程度となるようにする。なお，図示しない温度センサーによって誘電体部材１４の加熱温度をモニタリングしても良い。この場合，温度センサーの指示する値により，適切な電流量をフィードバックしてやることで，誘電体部材１４の加熱温度を適宜制御することができる。
【００１８】
なお，誘電体部材１４の，電極１２，１３に挟まれた部分の厚さが１０μｍ〜２０ｎｍくらいまでの範囲である場合，上述した加熱溶融に伴う書き込み及び記録に要する時間は，基材１１の材質その他条件にもよるが２０ミリ秒〜５０ナノ秒程度の非常に短時間である。
【００１９】
その後，書込電圧が印加された状態で誘電体部材１４を冷却固化することによって，書込電圧によって書き込まれた情報“０”及び“１”が固着され，記録が完了する。なお，書き込み及び記録の原理については，再生原理と併せて後述する。
【００２０】
上述したように，層Ｌ１において書き込み及び記録を行うに際しては，例えば，層Ｌ１に属する電極１２に電流を流し，それによって発生したジュール熱によって誘電体部材１４の一部を溶融させる。即ち，誘電体部材１４において加熱される箇所（加熱領域）が限定されることが好ましい。例えば，層Ｌ１に書き込み及び記録を行う際に，層Ｌ２に属する誘電体部材１４をも溶解させてしまうことは好ましくない。このように，加熱領域を限定するには，基材１１の熱伝導特性の選択が重要である。
【００２１】
一つの手法として，基材１１に異方的熱伝導性を有する材料を選択することが考えられる。基材１１の熱伝導性が等方的であると，層Ｌ１を加熱するためのジュール熱がＡ方向及びＣ方向のみならず，Ｂ方向にも均一に伝搬してしまう。即ち，例えば，Ｂ方向での熱伝導率がＡ，Ｃ方向での熱伝導率より小さいことが好ましい。
【００２２】
このとき，基材１１の熱伝導の異方性は，加熱する電極１２，１３およびその配列方向と関連性が有る。即ち，選択された電極１２，１３の延在方向および選択された配列方向から定まる平面に垂直な方向において熱伝導が小さいことが好ましい。例えば，以下の（１）〜（４）で熱伝導の異方性が規定される。
【００２３】
（１）Ａ方向に配列する電極１２によって誘電体部材１４を加熱する場合（上述の層Ｌ１において書き込み及び記録を行う場合），基材１１の熱伝導がＢ方向で小さいことが好ましい。
（２）Ｂ方向に配列する電極１２によって誘電体部材１４を加熱する場合，基材１１の熱伝導がＡ方向で小さいことが好ましい。
（３）Ａ方向に配列する電極１３によって誘電体部材１４を加熱する場合，基材１１の熱伝導がＣ方向で小さいことが好ましい。
（４）Ｃ方向に配列する電極１３によって誘電体部材１４を加熱する場合，基材１１の熱伝導がＡ方向で小さいことが好ましい。
【００２４】
このような，異方的熱伝導性を有する基材１１としては，六方晶窒化ホウ素（h-BN），フッ素金雲母（KMg3AlSi3O10F2）等を挙げることができる。なお，微視的に見れば，これらの材料は，熱伝導率の高い物質と熱伝導率の低い物質が交互に積層された構造を有し，その結果，熱伝導の異方性が生じている。
【００２５】
例えば，フッ素金雲母は，劈開面に垂直な方向の熱伝導率が0.042 W/m K と非常に低い一方で，劈開面に平行な方向の熱伝導率は 5.04 W/m K と高い。したがって，例えば，基材１１のＢ方向が劈開面に垂直な方向とすることによって，好ましい異方的熱伝導性を基材１１に付与できる。また，六方晶窒化ホウ素も層状の結晶構造をなし，層に垂直な方向の熱伝導率が 6 W/m K と低く，層に平行な方向の熱伝導率が 600 W/m K と高い。したがって，例えば，基材１１のＢ方向が層に垂直な方向な方向とすることによって，好ましい異方的熱伝導性を基材１１に付与できる。
【００２６】
なお，カリウム四珪素雲母（KMg2.5Si4O10F2），ナトリウム四珪素雲母（NaMg2.5Si4O10F2），ナトリウムテニオライト（NaMg2LiSi4O10F2），リチウムテニオライト（LiMg2LiSi4O10F2）等も，上記フッ素金雲母同様に高い異方的熱伝導性を呈する。
【００２７】
異方的熱伝導性を有する基材１１に樹脂等の有機材料を用いることも可能である。例えば，熱伝導率が比較的高い樹脂と，熱伝導率が比較的低い樹脂を交互に積層したような材料を基材１１として用いることが可能である。その場合，誘電体記憶素子１０の全てに樹脂等の有機材料を用いることが可能となり，次の（１），（２）のような利点が生じる。
【００２８】
（１）安価な製造方法が利用可能となる。例えば，スピンコートにより誘電体記憶素子１０を製造できる。あるいは，インクジェットプリンタを用いて誘電体記憶素子１０を製造できる。
（２）誘電体記憶素子１０がフレキシブルとなり，その結果，フレキシブルな部材上またはその内部に誘電体記憶素子１０を作製可能となる。例えば，薄いカード（例えば，紙，樹脂）の上あるいはその内部に誘電体記憶素子１０を作製できる。
【００２９】
なお，これら（１），（２）の利点は，基材１１の構成材料が樹脂以外の場合でも享受可能である。即ち，基材１１の構成材料がスピンコートやインクジェットプリンタ等により製造可能な材料，あるいはフレキシブルな材料であれば，（１），（２）の利点を享受できる。
【００３０】
他の手法として，熱伝導率の値が小さい材料を基材１１に選択することが考えられる。電気抵抗率１ｋΩｃｍ以上の単結晶シリコン，溶融石英，及びSiOCは，本来的な異方的熱伝導性を有しないものの（等方的），熱伝導率が極めて小さい。このため，基材１１中において，例えば，電極１２から発生したジュール熱がＡ方向，Ｂ方向及びＣ方向に均一に伝搬しても，層Ｌ１で書き込み及び記録が完了する以前に，隣接する層Ｌ２にまで前記ジュール熱が伝搬することがなく，層Ｌ１のみに書き込み及び記録を行うことができるようになる。
【００３１】
さらに，基材１１は，製造の容易性から，透明であり，加工が容易であることが好ましい。透明であることが好ましいのは，アライメントの容易性に起因する。ここで，上述した材料系の内，単結晶シリコンは透明でないが，その他の材料系は透明性の要件を満足する。但し，単結晶シリコンは，既存の半導体記憶装置の基板として汎用され，かかる基板を用いた製造技術が確立されているので，透明性の要件を満足していなくとも，利用可能である。
【００３２】
誘電体部材１４は，比較的小さなジュール熱によっても容易に溶解するような材料，すなわち樹脂材料であることが好ましい。かかる樹脂材料としては，エポキシ樹脂などのＢステージの熱硬化性樹脂も使用することが可能であるが，好ましくは熱可塑性樹脂とする。
【００３３】
前記熱可塑性樹脂としては，汎用のものを用いることができ，ポリエチレン，ポリプロピレン，ポリ塩化ビニル，ポリ塩化ビニリデン，ポリスチレン，ポリ酢酸ビニル，ポリテトラフルオロエチレン，ABS樹脂，AS樹脂，アクリル樹脂，ポリアミド，ナイロン，ポリアセタール，ポリカーボネート，変性ポリフェニレンエーテル，ポリブチレンテレフタレート，ポリエチレンテレフタレート，グラスファイバー強化ポリエチレンテレフタレート，環状ポリオレフィン，ポリフェニレンスルファイド，ポリスルホン，ポリエーテルサルフォン，非晶ポリアリレート，液晶ポリマー，ポリエーテルエーテルケトン，熱可塑性ポリイミド，ポリアミドイミド，松脂（ロジン） 等を例示することができる。
【００３４】
以上のように，誘電体部材１４として常誘電材料（非強誘電材料）を用いた場合，電極１２，１３を異種材料で構成するのが好ましい。電極１２，１３に異種材料を用いるのは，電極１２，誘電体部材１４，電極１３を例えば，ＭＩＳ（Metal/Insulator/Semiconductor）構造として，誘電体部材１４からの情報の読み出しを可能とするためである。なお，この詳細（読み出し原理）は後述する。
【００３５】
誘電体部材１４として常誘電材料（非強誘電材料）を用いた場合，例えば，電極１２，１３を金属材料及び半導体材料の一方および他方とする。金属材料として，例えば，Ａｕ，Ｃｕ，Ａｇ，Ｗ，Ｐｔ，Ｐｄ等を利用できる。半導体材料として，Ｓｉ，Ｇｅ，ＧａＡｓ，ＺｅＳｅ，酸化物半導体，有機半導体等を利用できる。Ｓｉ，Ｇｅなどの周期表１４族の元素を主成分とする半導体材料にはＰ，Ｂのような不純物を適宜含有させておくことができる。Ｇｅは，活性化熱処理を行わなくても電気的に活性となりやすいため，電極材料として好ましい。Ｓｉのような比較的高融点の半導体材料を電極に用いる場合，後述のレーザーアニールにより，比較的低熱量，短時間での活性化が可能である。半導体材料としてはｐ型でもｎ型でも利用可能である。
【００３６】
誘電体部材１４は，常誘電体のみならず，強誘電性材料から構成することもできる。誘電体部材１４として，例えば，ポリフッ化ビニリデンやフッ化ビニリデン／三フッ化エチレン共重合体等，汎用のポリマー強誘電体や，現在研究中の種々のポリマー強誘電体あるいは有機誘電体を用いることができる。
【００３７】
誘電体部材１４を強誘電性材料から構成する場合は，常誘電体の場合と，読み出し原理が異なる。このため，電極１２，１３に，同種の材料（金属，半導体等）を用いることができる。
【００３８】
図３は，図１に示す誘電体記憶素子の変形例である。なお，類似あるいは同一の構成要素に関しては，同一の参照数字を用いている。
【００３９】
図３に示す誘電体記憶素子１０は，基材１１，複数の電極１２，１３，及び複数の誘電体部材１４を有する。基材１１中に複数の電極１２，１３，及び複数の誘電体部材１４が埋設されている。誘電体部材１４の一部がそれぞれ，電極１２，１３間に挟まれている。
【００４０】
この変形例では，電極１２，１３，及び誘電体部材１４の延在する方向が第１の実施形態と異なる。即ち，電極１２および誘電体部材１４はＢ方向に延在し，Ａ方向に４列，Ｃ方向に４列が配列される。電極１３はＣ方向に延在し，Ａ方向に４列，Ｂ方向に４列が配列される。この変形例では，誘電体部材１４が凹部を有せず，電極１２と同方向（Ｂ方向）に延在している。
【００４１】
変形例に係る誘電体記憶素子１０は，第１の実施形態と，書き込み及び記録，読み出しの原理は互いに同じである。したがって，基材１１，電極１２及び電極１３を第１の実施形態と同様の材料から構成できる。
【００４２】
（誘電体記憶装置）
図２に示すように，誘電体記憶装置は，誘電体記憶素子１０，電極選択回路２０ａ，２０ｂ，電流供給回路３０，書込電圧供給回路４０，読出回路５０，スイッチＳＷ１〜ＳＷ３を有する。
【００４３】
電極選択回路２０ａ，２０ｂはそれぞれ，電極１２および電極１３を選択する。例えば，電極選択回路２０ａは，層Ｌ１〜Ｌ４のいずれかに属する電極１２を選択する。
【００４４】
電流供給回路３０は，電極選択回路２０ａ，スイッチＳＷ１，ＳＷ２を介して，電極１２に電流を供給する。この結果，電極選択回路２０ａによって選択された電極１２が加熱される。このとき，スイッチＳＷ１，ＳＷ２によって電極１２の一端および他端がそれぞれ，電流供給回路３０の２つの出力端に接続される。電流供給回路３０は，第１，第２の電極のいずれかに電流を供給することで，誘電体部材の前記一部を加熱する加熱手段として機能する。なお，２つの出力端の一方をグランドに接続しても良い。
【００４５】
書込電圧供給回路４０は，電極選択回路２０ａ，２０ｂ，スイッチＳＷ１，ＳＷ３を介して，電極１２および電極１３に接続され，誘電体部材１４に書込電圧を印加する。電極選択回路２０ａ，２０ｂによって選択された電極１２および電極１３の組み合わせに対して，電圧を印加できる。このとき，スイッチＳＷ１，ＳＷ３によって電極１２および電極１３それぞれの一端が書込電圧供給回路４０の２つの出力端に接続される。ここで，書込電圧供給回路４０は，電極１２および電極１３の複数の組み合わせに対して，書込電圧を並列的に印加できる。書込電圧供給回路４０は，加熱された誘電体部材の一部に，第１，第２の電極を介して，書き込み電圧を印加することで，情報を書き込む書込手段として機能する。
【００４６】
読出回路５０は，電極選択回路２０ａ，２０ｂ，スイッチＳＷ１，ＳＷ３を介して，電極１２および電極１３に接続され，誘電体部材１４に書き込まれた情報を読み出す。電極選択回路２０ａ，２０ｂによって選択された電極１２および電極１３の組み合わせに対して，情報を読み出すことができる。このとき，スイッチＳＷ１，ＳＷ３によって電極１２および電極１３それぞれの一端が読出回路５０の２つの出力端に接続される。ここで，読出回路５０は，電極１２および電極１３の複数の組み合わせに対して，並列的に情報を読み出すことができる。読出回路５０は，第１，第２の電極を介して，誘電体部材の一部から情報を読み出す読出手段として機能する。
【００４７】
書込電圧供給回路４０，読出回路５０はそれぞれ，図示しないバッファメモリを内蔵することができる。これらのバッファメモリは書き込むあるいは読み出す情報を記憶する。即ち，書込電圧供給回路４０はバッファメモリの記憶内容に従って，選択された電極１２および電極１３の組み合わせに対して，書込電圧を印加する。なお，バッファメモリは，ＤＲＡＭ（Dynamic random access memory）やＳＲＡＭ（Static random access memory）のような揮発性のメモリーでも良いし，フラッシュメモリーのような不揮発性のメモリーでも良い。
【００４８】
図２に示すシステムは，総ての構成要素を単一のパッケージ内に収容しても良いし，複数のパッケージに分割しても良い。単一のパッケージにするのであればユーザーの取り扱いが便利であるといった利点がある一方，複数のパッケージにするのであれば製造が容易であるといった利点がある。
【００４９】
また，総ての構成要素を同一チップ内に作り込んでも良いし，複数のチップに分割して作り込んでも良い。同一チップに作りこんだ方がコスト的には有利であるが，別のチップに分ける方がプロセスの最適化が容易である。
【００５０】
（誘電体記憶装置の動作）
誘電体記憶装置は，上述した書き込み原理に従い，次のように動作することで，誘電体記憶素子１０に情報を書き込む。
【００５１】
Ａ．誘電体部材１４の加熱
誘電体部材１４が加熱される。スイッチＳＷ１，ＳＷ２によって，電極１２の両端に電流供給回路３０の２つの端子が接続され，電流が供給される。このとき，電極選択回路２０ａによって，例えば，層Ｌ１〜Ｌ４のいずれかが選択される。例えば，層Ｌ１に対して書き込み及び記録を行う場合は，電極選択回路２０ａによって層Ｌ１に属する電極１２が選択され，電流供給回路３０から電流が供給される。また，層Ｌ２に対して書き込み及び記録を行う場合は，電極選択回路２０ａによって層Ｌ２に属する電極１２が選択され，電流供給回路３０から電流が供給される。その他の層Ｌ３及びＬ４についても同様である。
誘電体部材１４が十分に加熱されると，電流供給回路３０からの電流の供給が一旦停止される。誘電体部材１４への情報の書込・記録に備えた措置である。
【００５２】
Ｂ．誘電体部材１４への情報の書込・記録
加熱された誘電体部材１４に書込電圧が印加される。スイッチＳＷ１，ＳＷ３によって，電極１２および電極１３の一端それぞれが書込電圧供給回路４０の２つの端子が接続され，書込電圧が印加される。このとき，スイッチＳＷ２はＯＦＦ状態とするのが好ましい。書込電圧の印加により誘電体部材１４に情報が書き込まれる。誘電体部材１４が冷却されることで，書き込まれた情報が固定される（記録）。なお，この原理の詳細は後述する。
【００５３】
Ｃ．誘電体部材１４からの情報の読み出し
加熱された誘電体部材１４から情報が読み出される。スイッチＳＷ１，ＳＷ３によって，電極１２および電極１３の一端それぞれが読出回路５０の２つの端子が接続され，情報が読み出される。なお，この原理の詳細は後述する。
【００５４】
（誘電体記憶素子の書き込み，記録，並びに読み出しの原理）
次に，上述した誘電体記憶素子の書き込み及び記録，並びに読み出しの原理について説明する。
【００５５】
図４〜図６は，上記誘電体記憶素子が常誘電体である場合の書き込み及び記録の原理を説明するための図である。図7Ａ〜図７Ｄは，上記誘電体記憶素子が強誘電体である場合の書き込みおよび記憶の原理を説明するための図である。図８は，上記誘電体記憶素子が強誘電体である場合の読み出しの原理を説明するための図である。
【００５６】
例えば，図1に示す誘電体記憶素子１０において，電極１２に電流を流し，誘電体部材１４を溶解させた場合，図４に示すように，誘電体部材１４の溶解部分には，電気的な欠陥（＋，−）と非電気的な欠陥（〜）が混在し，全体としての分極は持たない。
【００５７】
一方，電極１３に対して書込電圧供給回路４０から供給される書込電圧が印加されるようになると，図５に示すように，誘電体部材１４の溶解部分には，書込電圧に起因して生じた電界の方向に依存して，例えば電極１２との界面には電気的に−の欠陥が集まり，電極１３の界面には電気的に＋の欠陥が集まるようになる。そして，誘電体部材１４が，書込電圧が印加された状態で冷却されることによって，図6に示すように，冷却後に外部電界を消滅させた状態でも上記電気的な欠陥が界面に現れたまま固定化され，誘電体部材１４の溶解部分に分極（電気的欠陥（図の「＋」，「−」）に起因する分極）が生じるようになる。
【００５８】
すなわち，誘電体記憶素子１０への情報の書き込みは，誘電体部材１４の溶解部分への電気的欠陥の生成としてなされ，前記情報の記録は，前記電気的欠陥の固定及びそれに基づく分極の生成によってなされる。
【００５９】
以上，誘電体部材１４を常誘電体から構成した場合での書き込み及び記録の原理を説明した。誘電体部材１４を強誘電体から構成した場合においても，誘電体部材１４の溶解部分に書込電圧を印加することで，分極の方向および大きさを制御することができる。
【００６０】
図７Ａ〜図７Ｄに示すように，誘電体部材１４を強誘電体から構成した場合，電気的欠陥（図の「＋」，「−」）に起因する分極（分極１）と，強誘電体中の自発分極に起因する分極（分極２）が独立して併存する。分極１は高温下で，外部電界を印加することで反転できる。一方，分極２は高温下でなくても（室温でも），外部電界の印加によって反転できる。
【００６１】
図７Ａ，図７Ｂでは，電気的欠陥に起因する分極１が生じている（分極状態）。図７Ｃ，図７Ｄでは，電気的欠陥に起因する分極１が事実上生じていない（非分極状態）。図７Ａと図７Ｂ（および図７Ｃと図７Ｄ）では，分極２の方向が異なっている。
【００６２】
誘電体部材１４を強誘電体から構成した場合においても，誘電体部材１４を溶解させた状態で，電極１３に書込電圧を印加することで，誘電体部材１４に情報を書き込むことができる。このとき，図７Ａに示すように，誘電体部材１４中には，電気的欠陥に起因する分極１に加えて，分極１と同一方向の，自発分極に起因する分極２が存在する。
【００６３】
上述のようにして誘電体記憶素子１０に記録した情報の読み出しにつき説明する。誘電体部材１４を熱可塑性樹脂等の非強誘電体（常誘電体）から構成した場合においては，読出回路５０によって，半導体のフラットバンド電圧Ｖｆｂを導出することで，情報を読み出せる。即ち，誘電体部材１４中の非対称な電気的な欠陥量に起因する分極を実体とする，記録した情報に応じてフラットバンド電圧Ｖｆｂが変化する（フラットバンド電圧シフト）。電極１２，誘電体部材１４，電極１３が，いわゆるＭＩＳ（Metal/Insulator/Semiconductor）構造となることから，誘電体部材１４での非対称な電気的な欠陥量に起因する分極に応じた半導体のフラットバンド電圧Ｖｆｂを検出できる。例えば，対称な電気的な欠陥が存在する非分極状態と，非対称な電気的な欠陥が存在する分極状態とでフラットバンド電圧Ｖｆｂが変化する。
【００６４】
すなわち，誘電体記憶素子１０に記録すべき情報は，誘電体部材１４の溶解部分中の非対称な電気的な欠陥量に起因する分極として記録され，また，前記非対称な電気的な欠陥量に起因する分極の度合いによって前記フラットバンド電圧が変化するので，前記フラットバンド電圧のシフト量ΔＶｆｂを計測することによって，誘電体記憶素子１０内に記録された情報を読み出すことができる。
【００６５】
一方，誘電体部材１４をポリマー強誘電体等の強誘電体から構成した場合においては，読出回路５０によって，電極１２及び１３を介した前記ポリマー強誘電体等のヒステリシス曲線のシフト電圧量によって，情報を読み出せる。即ち，室温状態において外部電圧により強誘電体の自発分極は反転し，ヒステリシス曲線を描くが，強誘電体の電気的欠陥起因の分極量（分極１）の違いにより，ヒステリシス曲線が描く電圧が図８のようにシフトする。即ち，電気的欠陥に起因する分極１の相違により，ヒステリシス曲線の中心ＯがΔＶシフトする。図７のＡ〜Ｄそれぞれでの誘電体部材１４中の状態が図８Ａ〜図８Ｄに対応する。
【００６６】
電気的欠陥起因の分極１の大きさによって前記ヒステリシス曲線のシフト量ΔＶが変化するので，シフト量ΔＶを計測することによって，誘電体記憶素子１０内に記録された情報を読み出すことができる。例えば，十分大きな正負の外部電圧を印加した後にそれぞれ残留する電圧Ｖ１，Ｖ２の平均値に基づいて，中心Ｏに対応する電圧Ｖを算出できる（Ｖ＝（Ｖ１＋Ｖ２）／２）。この電圧Ｖのシフト量がΔＶである。なお，電圧Ｖ１，Ｖ２はそれぞれ，ポイントＢ（またはＤ），Ａ（またはＣ）での電圧に対応する。
【００６７】
このようにシフト量ΔＶと情報を対応付けることは，誘電体記憶素子１０に記録すべき情報は，誘電体部材１４の溶解部分中の電気的欠陥起因の分極１として記録されることを意味する。即ち，誘電体部材１４が強誘電体の場合でも，誘電体部材１４が常誘電体の場合と同様に，書き込まれた情報の実体は，欠陥に起因する分極成分であって，強誘電体の自発分極成分ではないことになる。
【００６８】
なお，ＰＣＲＡＭは，記憶材料の相変化に起因して抵抗の相違を利用して書き込み及び記録を行うのに対して，本実施形態の誘電体記憶素子１０は，上述のような相変化を利用したものではなく，誘電体部材１４の溶融部分に生成された電気的欠陥，及びそれに基づく分極を利用して書き込み及び記録を行うものであるので，両者は全く相異なるものである。また，ＰＣＲＡＭにおいては，記憶材料の電気抵抗変化が情報の実体であることに対し，本実施形態の誘電体記憶素子１０では，誘電体の電気的欠陥起因の分極変化が情報の実体であるといった本質的な動作原理の違いが存在する。さらにＰＣＲＡＭの場合は，上述した相変化を生ぜしめるための記憶材料を６００℃以上の高温に加熱するが，本態様の誘電体記憶素子１０では，誘電体部材１４として樹脂等を用いれば１５０℃程度の加熱で済むので，消費電力を低減することができる。
【００６９】
また，ＦＲＡＭは電気欠陥ではなくて強誘電体の分極により情報を書き込むが，強誘電体の分極の実体は原子位置の微小な変位であり，外部電圧により容易に分極が反転して消えてしまう。一方，本実施形態の誘電体記憶素子１０では，電気的欠陥の生成，及びそれに基づく分極を利用して書き込み及び記録を行うものであって，誘電体部材１４が冷却され室温状態になれば前記分極は外部電圧を加えても全く反転せずに固定されるので，情報の保持特性が増大するという利点がある。
【００７０】
本態様の誘電体記憶装置は，特に携帯デジタルビデオ，携帯デジタル音楽録音再生機，携帯デジタルカメラなどのような，大容量のデーターを一括で書き込むような用途において特に適している。このような用途に現状用いられているものは，今まさに大きな市場を持っており，将来も発展が期待されるＮＡＮＤフラッシュメモリである。したがって，本態様における誘電体記憶装置は，ＮＡＮＤフラッシュメモリを将来置き換えるような大容量メモリとしての高い潜在力を持つものである。また非常に安価に製造できるため，例えば荷札として用いることで貨物の自動配送システムの構築などといった低容量ではあるが安価であることが要求される用途も想定できる。
【００７１】
（誘電体記憶素子の製造方法）
次に，上述した誘電体記憶素子の製造方法について説明する。図９から図２１は，前記製造方法の第１の実施形態を説明するための図である。なお，図９から図２０において，参照符号（ａ）を付したものは，製造過程にある誘電体記憶素子アセンブリの，図１に示すＡＣ面内の様子を示したものであり，参照符号（ｂ）を付したものは，製造過程にある誘電体記憶素子アセンブリの，図１に示すＡＢ面内の様子を示したものである。
【００７２】
最初に，図９に示すように，基材１１を準備し，この基材１１の主面１１Ａ上にＣ方向に延在した開口部を有するハードマスクパターン７１を形成する。基材１１は，上述したように，電気抵抗率１ｋΩｃｍ以上の単結晶シリコン，溶融石英，SiOC，六方晶窒化ホウ素（h-BN），フッ素金雲母（KMg3AlSi3O10F2）等から構成することができる。また，ハードマスク材料として，例えばＳｉＮなどがよく用いられるが，下地である上記基材よりもエッチングされにくい材料であれば特に限定されない。
【００７３】
次いで，図１０に示すように，ハードマスクパターン７１の上方からＲＩＥなどのエッチング処理を施すことによって，基材１１中に溝１１Ｂを深く形成する。次いで，図１１に示すように，溝１１Ｂ内に電極１２を構成する金属部材１２Ａを形成する。なお，コリメートスパッタ法などを用いることによって，溝１１Ｂの底部にのみ金属部材１２Ａを簡易に堆積して形成することができる。
【００７４】
次いで，図１２に示すように，溝１１Ｂ内に，基材１１と同一の材料からなる部材１１Ｃを堆積する。例えば基材１１がフッ素金雲母であるならば，フッ素金雲母を部材１１Ｃとして堆積する。また，基材１１がシリコンであるならば，部材１１Ｃとしてシリコンを堆積する。なお，部材１１Ｃは必ずしも配向性の高い状態でなくても良い。例えばフッ素金雲母のような熱伝導率の異方性の高い材料である場合，配向していない場合においても平均的な熱伝導率は0.7 W/m K 程度であって，熱伝導率が悪いＣ方向の１６倍程熱伝導率が高い状態を保ち，高い異方的熱伝導性を呈するためである。なお，堆積法は，上記同様に，コリメートスパッタ法を好ましくは用いる。
【００７５】
図１１及び１２に示す工程を繰り返すことによって，図１３に示すように，溝１１Ｂ内において，金属部材１２Ａ及び部材１１Ｃを交互に積層し，溝１１Ｂ内を埋設する。その後，上記ハードマスクパターン７１を除去し，除去後の面に対してＣＭＰ（Chemical Mechanical Polishing）を行い，再び基材１１の主面１１Ａが露出するようにする。
【００７６】
次いで，図１４に示すように，基材１１の主面１１Ａに格子状のハードマスクパターン７２を形成する。この際，ハードマスクパターン７２は，その開口端部が，最上層に位置する部材１１Ｃの端部と一致するようにして形成することが好ましいが，前記端部より内方に位置して一部が露出するようにしても良いし，前記端部より外方に位置しても良い。換言すれば，ハードマスクパターン７２のアライメント精度が多少低い場合においても，本態様の製造方法に対しては何ら影響を与えることはない。
【００７７】
次いで，図１５に示すように，ハードマスクパターン７２の上方からＲＩＥなどのエッチング処理を施すことにより，溝１１Ｄを形成する。溝１１Ｄは基材１１をＢ方向において貫通するようにして形成することもできるし，貫通しないようにして形成することもできる。なお，溝１１Ｄを貫通溝として形成させる場合は，基材１１のハードマスクパターン７２の面とは反対側から削っても形成することができる。なお，図１５においては，溝１１Ｄが基材１１を貫通するようにして形成した。
【００７８】
次いで，図１６に示すように，溝１１Ｄ内に誘電体部材１４を構成する絶縁部材１４Ａを埋設するようにして形成する。なお，絶縁部材１４Ａは，誘電体部材１４を構成する材料に依存して，例えば上述した熱可塑性樹脂やポリマー強誘電体から構成する。これらの物質は，真空蒸着法等の汎用の物理蒸着法等によって形成することもできるし，加熱溶融して液体化し，液体として加圧注入して形成することもできる。  
【００７９】
その後，ハードマスクパターン７２を除去し，除去後の面に対してＣＭＰ（Chemical Mechanical Polishing）を行い，再び基材１１の主面１１Ａが露出するようにする。
【００８０】
次いで，図１７に示すように，基材１１の主面１１Ａに格子状のハードマスクパターン７３を形成する。この際，ハードマスクパターン７３は，その端部７３Ａが絶縁部材１４Ａの端部と一致するようにして形成することが好ましいが，端部７３Ａが絶縁部材１４Ａの内方に位置しても良いし，絶縁部材１４Ａの外方に位置し，基材１１の一部が露出するようにしても良い。換言すれば，ハードマスクパターン７３のアライメント精度が多少低い場合においても，本態様の製造方法に対しては何ら影響を与えることはない。
【００８１】
また，基材１１よりも絶縁部材１４Ａの方がエッチングし易いような場合，ハードマスクパターン７３の開口部が絶縁部材１４Ａ上に位置するようにして形成することもできる。
【００８２】
次いで，図１８に示すように，ハードマスクパターン７３の上方からＲＩＥなどのエッチング処理を施すことにより，基材１１をＢ方向に貫通するようにして溝１１Ｅ形成する。
【００８３】
なお，絶縁部材１４Ａを溶解して液体化した状態で溝１１Ｄに流し込んで形成したような場合は，冷えて熱収縮することによって，自然に隙間が生じる場合がある。したがって，前記隙間をそのまま溝１１Ｅの代わりに使用できるような場合は，図１７及び１８に示す工程を省略することができる。
【００８４】
次いで，図１９に示すように，溝１１Ｅ内を埋設するようにして電極１３を構成する半導体部材１３Ａを形成する。なお，半導体部材１３Ａは，コリメートスパッタ法やＣＶＤ法などの汎用の成膜手法を用いて形成することができる。その後，図２０に示すように，ハードマスクパターン７３を除去し，除去後の面に対してＣＭＰ（Chemical Mechanical Polishing）を行い，再び基材１１の主面１１Ａが露出するようにする。
【００８５】
次いで，図２に示すシステムを構成するに際し必要な配線を形成するとともに，必要に応じて，誘電体部材１４を加熱した際の膨張部分を収納するための樹脂溜め７４を形成して，図２１および図１に示すような誘電体記憶素子１０を得る。なお，樹脂溜め７４及び配線の形成順序は任意に設定することができるが，通常は先に配線を形成した後に，樹脂溜め７４を形成する。
【００８６】
図２２から図２７は，第２の実施形態における製造方法を説明するための図である。なお，図２２から図２７において，参照符号（ａ）を付したものは，製造過程にある誘電体記憶素子アセンブリの，図１に示すＡＣ面内の様子を示したものであり，参照符号（ｂ）を付したものは，製造過程にある誘電体記憶素子アセンブリの，図１に示すＡＢ面内の様子を示したものである。
【００８７】
最初に，上述した第１の実施形態の製造方法に従って，図１３に示すようなアセンブリを作製する。次いで，図２２に示すように，基材１１の主面１１Ａ上において，ハードマスクパターン８１を形成する。なお，図２２におけるハードマスクパターン８１は，Ｃ方向に延在する開口部８１Ａを有する点で，図１４に示すハードマスクパターン７２と異なる。
【００８８】
なお，図２２に示す場合においても，ハードマスクパターン８１は，その開口端部が最上層に位置する部材１１Ｃの端部と一致するようにして形成することが好ましいが，前記端部より内方に位置して一部が露出するようにしても良いし，前記端部より外方に位置しても良い。換言すれば，ハードマスクパターン８１のアライメント精度が多少低い場合においても，本態様の製造方法に対しては何ら影響を与えることはない。
【００８９】
次いで，図２３に示すように，ハードマスクパターン８１の上方からＲＩＥなどのエッチング処理を施すことにより，溝１１Ｈを形成する。溝１１Ｈは，その底部が最下層に位置する金属部材１２Ａの底部と一致するような深さとする。
【００９０】
次いで，図２４に示すように，溝１１Ｈ内において，誘電体部材１４を構成する絶縁部材１４Ａ及び部材１１Ｃを交互に積層し，溝１１Ｈ内を埋設する。その後，上記ハードマスクパターン８１を除去し，除去後の面に対してＣＭＰ（Chemical Mechanical Polishing）を行い，再び基材１１の主面１１Ａが露出するようにする。なお，本工程においては，絶縁部材１４Ａ及び部材１１Ｃの堆積高さが，それぞれ隣接する金属部材１２Ａ及び部材１１Ｃの堆積高さと等しくなるようにする。
【００９１】
次いで，図２５に示すように，基材１１の主面１１Ａに格子状のハードマスクパターン８２を形成する。この際，ハードマスクパターン８２は，その開口端部が，最上層に位置する部材１１Ｃの端部と一致するようにして形成することが好ましいが，前記端部より内方に位置して一部が露出するようにしても良い。
【００９２】
次いで，図２６に示すように，ハードマスクパターン８２の上方からＲＩＥなどのエッチング処理を施すことにより，溝１１Ｉを形成する。溝１１Ｉは溝１１Ｈと同じ深さとなるようにして形成する。次いで，図２７に示すように，溝１１Ｈを埋設するようにして，電極１３を構成する半導体部材１３Ａを形成する。
【００９３】
次いで，図２に示すシステムを構成するに際し必要な配線を形成することによって，図３に示すような誘電体記憶素子１０を得る。
【００９４】
図２８から図３５は，第３の実施形態における製造方法を説明するための図である。なお，図２８から図３５において，参照符号（ａ）を付したものは，製造過程にある誘電体記憶素子アセンブリの，図１に示すＡＢ面内の様子を示したものであり，参照符号（ｂ）を付したものは，製造過程にある誘電体記憶素子アセンブリの，図１に示すＡＣ面内の様子を示したものである。
【００９５】
最初に，図２８に示すように，基材１１を準備し，この基材１１の主面１１Ｋ上に開口部を有するハードマスク９１を形成する。次いで，図２９に示すように，ハードマスク９１の上方からＲＩＥなどのエッチング処理を施すことによって，基材１１中に溝１１Ｂを深く形成する。
【００９６】
溝１１Ｌは基材１１をＣ方向において貫通するようにして形成することもできるし，貫通しないようにして形成することもできる。なお，溝１１Ｌを貫通溝として形成させる場合は，基材１１のハードマスクパターン９１の面とは反対側から削っても形成することができる。なお，図２９においては，溝１１Ｌが基材１１を貫通するようにして形成した。
【００９７】
次いで，図３０に示すように，溝１１Ｌ内に電極１３を構成する半導体部材１３Ａを形成する。半導体部材１３Ａは，コリメートスパッタ法やＣＶＤ法などの汎用の成膜手法を用いて形成することができる。なお，本態様では，以下に説明する絶縁部材の形成以前に半導体部材１３Ａを形成しているので，必要な場合には例えばレーザーアニール処理を施して，内部の含まれる不純物の活性化処理を行うこともできる。
【００９８】
次いで，図３１に示すように，基材１１の主面１１Ｋと直交する側面１１Ｍ上において，格子状のハードマスクパターン９２を形成する。なお，ハードマスクパターン９２は，これを用いて形成する溝が，先に形成した半導体部材１３Ａの側面が露出するようにしてアライメントする。すなわち，ハードマスクパターン９２の開口部９２Ａの端部が，半導体部材１３Ａの側面と一致するようにしてアライメントする。
【００９９】
次いで，図３２に示すように，ハードマスクパターン９２の上方からＲＩＥなどのエッチング処理を施すことにより，基材１１をＢ方向に貫通するようにして溝１１Ｎを形成する。
【０１００】
次いで，図３３に示すように，溝１１Ｎ内に誘電体部材１４を構成する絶縁部材１４Ａを埋設するようにして形成する。なお，絶縁部材１４Ａは，真空蒸着法等の汎用の物理蒸着法等によって形成することもできるし，加熱溶融して液体化し，液体として加圧注入して形成することもできる。  
【０１０１】
次いで，図示しない格子状のハードマスクパターンを形成し，絶縁部材１４Ａの，基材１１と接触する部分の略中央部をＢ方向にエッチングして除去し，図３４に示すような溝１１Ｐを形成した後，図３５に示すように，溝１１Ｐ内に電極１２を構成する金属部材１２Ａを埋設するようにして形成する。
【０１０２】
その後，ＣＭＰ（Chemical Mechanical Polishing）を実施し，図２に示すシステムを構成するに際し必要な配線を形成することによって，図１に示すような誘電体記憶素子１０を得る。
【０１０３】
本態様の製造方法によれば，図１１及び１２に示すような，金属部材１２Ａ及び基材１１Ｃ等を交互に積層するような工程を省略できるので，製造工程を簡略化することができる。
【０１０４】
図３６から図４４は，第４の実施形態における製造方法を説明するための図である。なお，本態様では，上述した第１の実施形態から第３の実施形態とは異なり，予め誘電体記憶素子を構成する基材を準備するのではなく，前記基材を含む前記誘電体記憶素子の平面的構成要素を順次に形成及び積層することによって，目的とする誘電体記憶素子を得るものである。
【０１０５】
したがって，これらの図面中では，製造過程にあるアセンブリの積層方向における断面の状態を中心として説明し，適宜平面的な状態をも加えるようにしている。なお，前記アセンブリの平面的態様は，図３６から図４４において，参照符号（ａ）あるいは（ｂ）で示している。また，図中の“Ｉ−Ｉ”及び“II−II”なる符合は，同図中に示す平面的態様のＩ−Ｉ線及びII−II線に沿って切った場合の断面であることを意味している。
【０１０６】
最初に，図３６に示すように，基材要素１１１を準備し，この基材要素１１１上にハードマスクパターン１５１を形成する。次いで，図３７に示すように，ハードマスクパターン１５１の上方からＲＩＥなどのエッチング処理を施し，基材要素１１１に対して溝１１１Ａを形成する。なお，溝１１１Ａは基材要素１１１を貫通しないようにする。
【０１０７】
次いで，図３８に示すようにして，溝１１１Ａ内に電極１２を構成する金属部材１２Ａを形成し，ＣＭＰなどによって平坦化する。次いで，図３９に示すようにして，基材要素１１１上に同様の基材要素１１１を形成する。この際，上方に位置する基材要素１１１は，エピタキシャルな層であることが好ましい。
【０１０８】
次いで，図４０に示すように，基材要素１１１上にＢ方向に延在した開口を有するハードマスクパターン１５２を形成し，次いで，図４１に示すように，ハードマスクパターン１５２の上方からＲＩＥなどのエッチング処理を施して，金属部材１２Ａを露出させる。
【０１０９】
次いで，図４２及び４３に示すように，上述のようにして形成された溝を埋設するようにして，誘電体部材１４を構成する絶縁部材１４Ａ及び電極１３を構成する半導体部材１３Ａを順次に形成する。
【０１１０】
次いで，ＣＭＰなどによって平坦化した後，図４４に示すように，基材要素１１１を再度積層して形成する。その後，最上層に位置する基材要素１１１に対して図３６から図４３に示す工程を繰り返すことによって，図４３（ａ）に示すような構成要素が順次に積層され，図１に示すような誘電体記憶素子となる。
【０１１１】
本態様の製造方法では，溝を深く形成する必要がないことから，高度な溝形成技術を必要としないが，構成要素を形成する度にマスク形成が必要となるので，工程が煩雑となる。
【０１１２】
（その他の実施形態）
以上，本発明を上記具体例に基づき，発明を実施するための最良の態様に基づいて説明してきたが，本発明は上記内容に限定されるものではなく，本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【０１１３】
例えば，上記態様において，誘電体部材１４を加熱する電極１２，１３を入れ替えることもできる。この場合は，電極選択回路２０ａ，スイッチＳＷ１，ＳＷ２を介して，電極１３の両端を電流供給回路３０に接続する。また，電極選択回路２０ａ，スイッチＳＷ３を介して，電極１２の一端を書込電圧供給回路４０，読出回路５０に接続する。この場合，図１において，層Ｌ１〜Ｌ４と垂直な層Ｒ１〜Ｒ４に対して書き込み及び記録がなされるようになる。既述のように，このような場合，基材１１は，Ｃ方向に小さな熱伝導性を有することが好ましい。
【０１１４】
また，上記態様では，情報“０”及び“１”の２値化の場合について説明しているが，例えば，＋５Ｖ，＋２Ｖ，−２Ｖ，−５Ｖを印加して４値化とすることができる。さらに，印加する電圧の大きさを適宜変化させることによって多値化が可能となる。
【０１１５】
上記実施形態では，誘電体部材１４の一部（部分）に情報を書き込み，読み出しているが，誘電体部材１４全体に情報を書き込み，読み出すことも可能である。例えば，誘電体部材１４を立方体形状とし，誘電体部材１４全体が電極１２，１３に挟まれるようにする。
【図面の簡単な説明】
【０１１６】
【図１】実施形態における誘電体記憶素子の一例を示す概略構成図である。
【図２】図１に示す誘電体記憶素子を含む誘電体記憶装置の構成図である。
【図３】図１に示す誘電体記憶素子の変形例である。
【図４】実施形態における誘電体記憶素子の書き込み及び記録原理を説明するための図である。
【図５】同じく，実施形態における誘電体記憶素子の書き込み及び記録原理を説明するための図である。
【図６】同じく，実施形態における誘電体記憶素子の書き込み及び記録原理を説明するための図である。
【図７Ａ】実施形態における誘電体記憶素子の書き込み及び記録原理を説明するための図である。
【図７Ｂ】実施形態における誘電体記憶素子の書き込み及び記録原理を説明するための図である。
【図７Ｃ】実施形態における誘電体記憶素子の書き込み及び記録原理を説明するための図である。
【図７Ｄ】実施形態における誘電体記憶素子の書き込み及び記録原理を説明するための図である。
【図８】実施形態における誘電体記憶素子の読み出し原理を説明するための図である。
【図９】第１の実施形態における製造方法を説明するための図である。
【図１０】同じく，第１の実施形態における製造方法を説明するための図である。
【図１１】同じく，第１の実施形態における製造方法を説明するための図である。
【図１２】同じく，第１の実施形態における製造方法を説明するための図である。
【図１３】同じく，第１の実施形態における製造方法を説明するための図である。
【図１４】同じく，第１の実施形態における製造方法を説明するための図である。
【図１５】同じく，第１の実施形態における製造方法を説明するための図である。
【図１６】同じく，第１の実施形態における製造方法を説明するための図である。
【図１７】同じく，第１の実施形態における製造方法を説明するための図である。
【図１８】同じく，第１の実施形態における製造方法を説明するための図である。
【図１９】同じく，第１の実施形態における製造方法を説明するための図である。
【図２０】同じく，第１の実施形態における製造方法を説明するための図である。
【図２１】同じく，第１の実施形態における製造方法を説明するための図である。
【図２２】第２の実施形態における製造方法を説明するための図である。
【図２３】同じく，第２の実施形態における製造方法を説明するための図である。
【図２４】同じく，第２の実施形態における製造方法を説明するための図である。
【図２５】同じく，第２の実施形態における製造方法を説明するための図である。
【図２６】同じく，第２の実施形態における製造方法を説明するための図である。
【図２７】同じく，第２の実施形態における製造方法を説明するための図である。
【図２８】第３の実施形態における製造方法を説明するための図である。
【図２９】同じく，第３の実施形態における製造方法を説明するための図である。
【図３０】同じく，第３の実施形態における製造方法を説明するための図である。
【図３１】同じく，第３の実施形態における製造方法を説明するための図である。
【図３２】同じく，第３の実施形態における製造方法を説明するための図である。
【図３３】同じく，第３の実施形態における製造方法を説明するための図である。
【図３４】同じく，第３の実施形態における製造方法を説明するための図である。
【図３５】同じく，第３の実施形態における製造方法を説明するための図である。
【図３６】第４の実施形態における製造方法を説明するための図である。
【図３７】同じく，第４の実施形態における製造方法を説明するための図である。
【図３８】同じく，第４の実施形態における製造方法を説明するための図である。
【図３９】同じく，第４の実施形態における製造方法を説明するための図である。
【図４０】同じく，第４の実施形態における製造方法を説明するための図である。
【図４１】同じく，第４の実施形態における製造方法を説明するための図である。
【図４２】同じく，第４の実施形態における製造方法を説明するための図である。
【図４３】同じく，第４の実施形態における製造方法を説明するための図である。
【図４４】同じく，第４の実施形態における製造方法を説明するための図である。
【符号の説明】
【０１１７】
１０…誘電体記憶素子，１１…基材，１２，１３…電極，１４…誘電体部材，２０ａ，２０ｂ…電極選択回路，３０…電流供給回路，４０…書込電圧供給回路，５０…読出回路，ＳＷ１-ＳＷ３…スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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