(57)【要約】【課題】低高のしきい値電圧のトランジスタが混在する半導体集積回路で、電源電圧ＶDDの制御で速度制御を実行する際に各トランジスタの動作速度を適切に制御する。【解決手段】半導体集積回路は、内部回路１３、測定回路１４、１５、１６を具備する。内部回路は低高のしきい値電圧のＭＯＳトランジスタを含み、低しきい値電圧のトランジスタのばらつきは高しきい値電圧のトランジスタのばらつきより大きい。測定回路は低高のしきい値電圧のトランジスタが、ともに、高速の状態Fast、典型の状態Typical、低速の状態Slowのいずれかを検出する。高速の検出結果で小さな変化勾配β［Ｖ／σ］の低いレベルＶDD−ΔＶDDに、典型の検出結果で中間的なレベルＶDD±０に、低速の検出結果で大きな変化勾配α［Ｖ／σ］の高いレベルＶDD＋ΔＶDDに、電源電圧ＶDDが設定される。【選択図】図３
2010278332.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と測定回路とを半導体チップの内部に具備して、
前記内部回路は低いしきい値電圧のＭＯＳトランジスタと高いしきい値電圧のＭＯＳトランジスタとを含み、前記低いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつきは前記高いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつきより大きなものであり、
前記測定回路は前記内部回路に含まれる前記低いしきい値電圧の前記ＭＯＳトランジスタと前記高いしきい値電圧の前記ＭＯＳトランジスタとが、ともに高速の状態、ともに典型の状態、ともに低速の状態のいずれであるかを検出して、
前記測定回路による検出結果に応答して、前記内部回路に供給される電源電圧のレベルが設定され、
前記検出結果が前記高速の状態では、速度ばらつきの変化に対する電圧変化率の小さな変化勾配の低い電源電圧のレベルに前記電源電圧の前記レベルが設定され、
前記検出結果が前記典型の状態では、中間的な電源電圧のレベルに前記電源電圧の前記レベルが設定され、
前記検出結果が前記低速の状態では、速度ばらつきの変化に対する電圧変化率の大きな変化勾配の高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする半導体集積回路。
【請求項２】
前記測定回路は、第１測定回路と第２測定回路とを含むものであり、
前記第１測定回路は、前記低いしきい値電圧の前記ＭＯＳトランジスタが高速の状態、典型の状態、低速の状態のいずれであるかを検出して、
前記第２測定回路は、前記高いしきい値電圧の前記ＭＯＳトランジスタが高速の状態、典型の状態、低速の状態のいずれであるかを検出することを特徴とする請求項1に記載の半導体集積回路。
【請求項３】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態である場合および前記高いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態である場合には、前記中間的な電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態である場合には、前記電圧変化率の小さな前記変化勾配の比較的高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態である場合には、前記電圧変化率の大きな前記変化勾配の前記高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態である場合には、前記電圧変化率の大きな前記変化勾配の前記高い電源電圧のレベルに前記電源電圧の前記レベルが設定され、
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態である場合には、前記電圧変化率の大きな前記変化勾配の前記高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記電源電圧の前記レベルが設定された後に、前記第１測定回路と前記第２測定回路との少なくともいずれか一方がレプリカ回路として使用され、前記内部回路の速度チューニングが可能とされたことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路。
【請求項８】
前記第１測定回路は、各インバータが前記低いしきい値電圧の前記ＭＯＳトランジスタで構成されたインバータチェインを含む第１リング型発振器で構成されており、
前記第２測定回路は、各インバータが前記高いしきい値電圧の前記ＭＯＳトランジスタで構成されたインバータチェインを含む第２リング型発振器で構成されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路。
【請求項９】
前記測定回路は、前記第１測定回路を構成する前記第１リング型発振器の第１発振周波数と前記第２測定回路を構成する前記第２リング型発振器の第２発振周波数とを測定するカウンタを含み、
前記カウンタの出力信号に基づき、前記内部回路に供給される前記電源電圧の前記レベルが設定されることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記カウンタの前記出力信号に基づき前記電源電圧の前記レベルを設定するための制御信号が、前記測定回路の出力端子から生成されることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記半導体集積回路には、前記半導体チップの外部にて電源回路が接続可能とされており、
前記電源回路は、前記制御信号に応答して、前記レベルに調整される前記電源電圧を前記半導体集積回路の前記内部回路に供給可能とされたものであることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記半導体集積回路と電源回路とを準備する準備ステップを含み、
前記電源回路から前記半導体集積回路に供給される電源電圧のレベルを設定する設定ステップを含む半導体集積回路の動作方法であって、
前記半導体集積回路は、内部回路と、測定回路とを半導体チップの内部に具備して、
前記内部回路は低いしきい値電圧のＭＯＳトランジスタと高いしきい値電圧のＭＯＳトランジスタとを含み、前記低いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつきは前記高いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつきより大きなものであり、
前記測定回路は前記内部回路に含まれる前記低いしきい値電圧の前記ＭＯＳトランジスタと前記高いしきい値電圧の前記ＭＯＳトランジスタとが、ともに高速の状態、ともに典型の状態、ともに低速の状態のいずれであるかを検出して、
前記測定回路による検出結果に応答して、前記内部回路に供給される電源電圧のレベルが設定され、
前記検出結果が前記高速の状態では、速度ばらつきの変化に対する電圧変化率の小さな変化勾配の低い電源電圧のレベルに前記電源電圧の前記レベルが設定され、
前記検出結果が前記典型の状態では、中間的な電源電圧のレベルに前記電源電圧の前記レベルが設定され、
前記検出結果が前記低速の状態では、速度ばらつきの変化に対する電圧変化率の大きな変化勾配の高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする半導体集積回路の動作方法。
【請求項１３】
前記測定回路は、第１測定回路と第２測定回路とを含むものであり、
前記第１測定回路は、前記低いしきい値電圧の前記ＭＯＳトランジスタが高速の状態、典型の状態、低速の状態のいずれであるかを検出して、
前記第２測定回路は、前記高いしきい値電圧の前記ＭＯＳトランジスタが高速の状態、典型の状態、低速の状態のいずれであるかを検出することを特徴とする請求項１２に記載の半導体集積回路の動作方法。
【請求項１４】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態である場合および前記高いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態である場合には、前記中間的な電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項１３に記載の半導体集積回路の動作方法。
【請求項１５】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態である場合には、前記電圧変化率の小さな前記変化勾配の比較的高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項１４に記載の半導体集積回路の動作方法。
【請求項１６】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態である場合には、前記電圧変化率の大きな前記変化勾配の前記高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項１５に記載の半導体集積回路の動作方法。
【請求項１７】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態である場合には、前記電圧変化率の大きな前記変化勾配の前記高い電源電圧のレベルに前記電源電圧の前記レベルが設定され、
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態である場合には、前記電圧変化率の大きな前記変化勾配の前記高い電源電圧のレベルに前記電源電圧の前記レベルが設定されることを特徴とする請求項１６に記載の半導体集積回路の動作方法。
【請求項１８】
前記電源電圧の前記レベルが設定された後に、前記第１測定回路と前記第２測定回路との少なくともいずれか一方がレプリカ回路として使用され、前記内部回路の速度チューニングが可能とされたことを特徴とする請求項１２乃至請求項１７のいずれかに記載の半導体集積回路の動作方法。
【請求項１９】
前記第１測定回路は、各インバータが前記低いしきい値電圧の前記ＭＯＳトランジスタで構成されたインバータチェインを含む第１リング型発振器で構成されており、
前記第２測定回路は、各インバータが前記高いしきい値電圧の前記ＭＯＳトランジスタで構成されたインバータチェインを含む第２リング型発振器で構成されていることを特徴とする請求項１２乃至請求項１７のいずれかに記載の半導体集積回路の動作方法。
【請求項２０】
前記測定回路は、前記第１測定回路を構成する前記第１リング型発振器の第１発振周波数と前記第２測定回路を構成する前記第２リング型発振器の第２発振周波数とを測定するカウンタを含み、
前記カウンタの前記出力信号に基づき前記電源電圧の前記レベルを設定するための制御信号が、前記測定回路の出力端子から生成されることを特徴とする請求項１９に記載の半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特に低いしきい値電圧と高いしきい値電圧のトランジスタが混在する半導体集積回路において電源電圧ＶDDの制御によって速度制御を実行する際に各トランジスタの動作速度を最適に制御するのに有効な技術に関するものである。
【背景技術】
【０００２】
半導体製造プロセスの微細化によって、半導体集積回路のチップに集積化されるＭＯＳトランジスタ(以下、トランジスタと言う)の速度のばらつきが増加している。この結果、半導体集積回路の設計時に、過剰な設計マージンの付与が必要となる。この設計マージンは、チップ面積と消費電力の増大およびチップ性能(周波数)の低下を生じるものである。一方、半導体チップの製造後に半導体集積回路のトランジスタの速度チューニング(ばらつき抑制)を実現するための現実的なパラメーター制御方法として、電源電圧ＶDDが制御される。
【０００３】
このように電源電圧ＶDDを制御してトランジスタの速度のばらつきを抑制する手法は、適応型電圧スケーリング(ＡＶＳ：Adaptive Voltage Scaling)と呼ばれる。適応型電圧スケーリング(ＡＶＳ)によって、トランジスタの速度ばらつきを抑制でき、過剰な設計マージン、つまり、チップ面積、消費電力を低減でき、また半導体チップの周波数の向上が可能になる。この適応型電圧スケーリング(ＡＶＳ)は、今後、微細化が進みトランジスタの速度ばらつきが増加する技術トレンドで、必須の技術として考えられる。例えば、この適応型電圧スケーリング(ＡＶＳ)は、下記非特許文献１に詳細に記載されている。
【０００４】
一方、適応型電圧スケーリング(ＡＶＳ)と同様に、半導体集積回路の動作速度を制御するためやプロセスばらつき等に対応するために、電源電圧ＶDDをダイナミックに制御してチップ性能(周波数)の達成に必要な最小電源電圧ＶDDを半導体集積回路の内部回路に供給することが必要となる。その際には、半導体集積回路の内部回路のクリティカルパスと同等の遅延時間を持つレプリカ回路の信号遅延が計測されて、規定のサイクル時間に信号がレプリカ回路を通過できるように電源電圧ＶDDが制御される。
【０００５】
下記特許文献1には、クリティカルパスが１本とは限らず、ほぼ同等の遅延時間を持ったパスが複数存在する場合を考慮して、レプリカ回路の設計の難しさを軽減してレプリカ回路のマージンを削除する技術が、記載されている。下記特許文献1の記載によれば、複数の伝送パスの中からレプリカ回路に適した伝送パスがクリティカルパスとして構成されて、レプリカ回路はクリティカルパスとしての伝送パスと等価な回路によって構成される。具体的には、レプリカ回路は、低いしきい値電圧のトランジスタが存在する伝送パスと高いしきい値電圧のトランジスタが存在する伝送パスとを含んでいる。低いしきい値電圧のトランジスタと高いしきい値電圧のトランジスタとでプロセスばらつきの割合が異なる場合があり、また、同じ割合の場合でも遅延時間に対するプロセスばらつきの影響が異なることもある。従って、プロセスが最悪(ワースト)側にばらついた時と最良(ベスト)側にばらついた時で、２つの伝送パスのどちらがクリティカルパスとなっても遅延の大きなパスによって電源電圧ＶDDを制御するものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１３３７７２号  公報
【非特許文献】
【０００７】
【非特許文献１】Ｍｏｈａｍｅｄ  Ｅｌｇｅｂａｌｙ  ｅｔ  ａｌ，  “Ｖａｒｉａｔｉｏｎ−Ａｗａｒｅ  Ａｄａｐｔｉｖｅ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ  Ｓｙｓｔｅｍ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＶＥＲＹ  ＬＡＲＧＥ  ＩＮＴＥＧＲＡＴＩＯＮ  (ＶＬＳＩ)  ＳＹＳＴＥＭＳ，  ＶＯＬ．１５，  ＮＯ．５  ＭＡＹ  ２００７，  ＰＰ．５６０〜５７１．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者等は、本発明に先立って低いしきい値電圧のトランジスタと高いしきい値電圧のトランジスタとを含む半導体集積回路の研究・開発に従事した。
【０００９】
半導体集積回路の半導体チップに集積化されるトランジスタのしきい値電圧(Ｖｔｈ)として低い値と高い値とを有する回路は、マルチＶｔｈ回路と呼ばれている。このマルチＶｔｈ回路では、クリティカルパスには遅延時間を低減するために低いしきい値電圧のトランジスタが配置される一方、その他のパスではサブスレッシュホールドリーク電流を低減するために高いしきい値電圧のトランジスタが配置される。
【００１０】
このマルチＶｔｈ回路を含んだ大規模半導体集積回路(ＶＬＳＩ)においては、製造プロセスばらつき(Ｐ)、温度変化(Ｔ)、電圧変化(Ｖ)等に対応するために、適応型電圧スケーリング(ＡＶＳ)が採用される。これらのばらつき(ＰＴＶ)等に対応するために、適応型電圧スケーリング(ＡＶＳ)により電源電圧ＶDDをダイナミックに制御して、最小電源電圧を内部のマルチＶｔｈ回路に供給することが必要となる。その際には、ＶＬＳＩのマルチＶｔｈ回路のクリティカルパスと同等の遅延時間を有するレプリカ回路の信号遅延が計測されて、所定の遅延時間で入力信号がレプリカ回路を通過できるようにレプリカ回路に供給される電源電圧ＶDDが制御される。
【００１１】
このように、マルチＶｔｈ回路においては、レプリカ回路はＶＬＳＩのマルチＶｔｈ回路のクリティカルパスの遅延時間を正確に計測する必要がある。しかしながら、このようなレプリカ回路がマルチＶｔｈ回路のクリティカルパスの遅延時間の電源電圧依存性を完全にコピーできないと言う問題が、本発明者等の検討によって明らかとされた。
【００１２】
一方、当然のことながらＶＬＳＩのマルチＶｔｈ回路にもレプリカ回路には、低いしきい値電圧のトランジスタと高いしきい値電圧のトランジスタとが混在している。しかし、低いしきい値電圧のトランジスタのしきい値電圧の製造プロセスばらつき(Ｐ)は、高いしきい値電圧のトランジスタの製造プロセスばらつき(Ｐ)よりも大きいと言う問題が本発明者等の検討によって明らかとされた。
【００１３】
図１は、本発明者等によって明らかにされたライン幅４５ｎｍの半導体製造プロセスによって製造されるＣＭＯＳ大規模半導体集積回路(ＣＭＯＳＶＬＳＩ)に内蔵される低いしきい値電圧のトランジスタのしきい値電圧の製造プロセスばらつきと高いしきい値電圧のトランジスタのしきい値電圧の製造プロセスばらつきの相違を説明する図である。
【００１４】
図１の横軸は電源電圧ＶDDであり、図１の縦軸はトランジスタの動作周波数であってトランジスタの動作速度に対応している。
【００１５】
図１に示すように、低いしきい値電圧のトランジスタのしきい値電圧は細い破線で示す高速側(Fast)から細い実線で示す低速側(Slow)までの比較的大きな製造プロセスばらつきΔＬＶｔｈを持つ一方、高いしきい値電圧のトランジスタのしきい値電圧は太い破線で示す高速側(Fast)から太い実線で示す低速側(Slow)までの比較的小さな製造プロセスばらつきΔＨＶｔｈを持っている。
【００１６】
従って、適応型電圧スケーリング(ＡＶＳ)によって高いしきい値電圧のトランジスタのしきい値電圧を太い実線の低速側(Slow)から太い破線の高速側(Fast)まで速度調整するために電源電圧ＶDDを略０．１ボルト増加すれば良いのに対して、適応型電圧スケーリング(ＡＶＳ)によって低いしきい値電圧のトランジスタのしきい値電圧を細い実線の低速側(Slow)から細い破線の高速側(Fast)まで速度調整するために電源電圧ＶDDを略０．２ボルト増加する必要がある。例えば、周波数３００ＭＨｚの動作速度を実現するためには、太い破線の高速側(Fast)の高いしきい値電圧のトランジスタには略０．９５ボルトの電源電圧ＶDDを供給すれば良いのに対して、太い実線の低速側(Slow)の高いしきい値電圧のトランジスタには略１．０５ボルトの電源電圧ＶDDを供給する必要がある。しかし、同一の周波数３００ＭＨｚの動作速度を実現するためには、細い破線の高速側(Fast)の低いしきい値電圧のトランジスタには略０．７５ボルトの電源電圧ＶDDを供給すれば良いのに対して、細い実線の低速側(Slow)の低いしきい値電圧のトランジスタには略０．９５ボルトの電源電圧ＶDDを供給する必要がある。
【００１７】
このように低いしきい値電圧のトランジスタのしきい値電圧の大きな製造プロセスばらつきと高いしきい値電圧のトランジスタのしきい値電圧の小さな製造プロセスばらつきとの相違が発生する原因は、明確ではないが、下記のように推測される。
【００１８】
良く知られているように、ＭＯＳトランジスタのドレインに流れる電流ＩDは、下記(１)式で与えられる。
【００１９】
【数１】
2010278332.tif 000003
【００２０】
ここで、βはＭＯＳトランジスタのチャンネルコンダクタンスであり、ＶGSはゲート・ソース電圧であり、ＶTHはゲート・ソースしきい値電圧である。
【００２１】
尚、ＭＯＳトランジスタのチャンネルコンダクタンスβは、良く知られているように、下記(２)式で与えられる。
【００２２】
【数２】
2010278332.tif 000004
【００２３】
ここで、Ｗはチャンネル幅、Ｌはチャンネル長、μはチャンネルキャリア移動度、ＣOXはゲート酸化膜単位容量、Ｔは絶対温度である。
【００２４】
上記(１)式に半導体プロセスばらつきと電源電圧ＶDDの電圧変化等の変動要因ΔＰを付加すると、下記(３)式が得られる。
【００２５】
【数３】
2010278332.tif 000005
【００２６】
上記(３)式から、下記(４)式が得られる。
【００２７】
【数４】
2010278332.tif 000006
【００２８】
一方、上記(３)式から、下記(５)式が得られる。
【００２９】
【数５】
2010278332.tif 000007
【００３０】
従って、上記(４)式と上記(５)式とから、下記(６)式が得られる。
【００３１】
【数６】
2010278332.tif 000008
【００３２】
上記(６)式から、下記の事項が理解される。
【００３３】
すなわち、上記(１)式と上記(３)式とから理解されるように低いしきい値電圧(ＬＶｔｈ)のトランジスタは、高いしきい値電圧(ＨＶｔｈ)のトランジスタと比較すると同一のゲート・ソースしきい値電圧ＶGSであってもゲート・ソースしきい値電圧ＶTHの相違によって、上記(１)式と上記(３)式で得られるＭＯＳトランジスタのドレイン電流ＩDは大きな値となる。
【００３４】
従って、上記(６)式で得られる半導体プロセスばらつきと電源電圧ＶDDの電圧変化の変動要因ΔＰによるＭＯＳトランジスタのドレイン電流ＩDの変化量∂ＩDも大きな値となる。すなわち、低いしきい値電圧(ＬＶｔｈ)のトランジスタではドレイン電流自体が大きいので、変動要因ΔＰによるドレイン電流のばらつきも大きな値となるものである。このような理由によって、高いしきい値電圧のトランジスタのしきい値電圧が小さな製造プロセスばらつきを持つのに対して、低いしきい値電圧のトランジスタのしきい値電圧が大きな製造プロセスばらつきを持つもの推測される。
【００３５】
従って、電源電圧ＶDDの電圧変化によってトランジスタのしきい値電圧のばらつきを補償して所定の動作速度を実現するためには、出力負荷容量の充放電電流が当初のドレイン電流に対して所定の比率で変化する必要がある。そのためには、元々ドレイン電流自体が大きく当初のしきい値電圧とドレイン電流のばらつきが大きな低いしきい値電圧(ＬＶｔｈ)のトランジスタにて所定の速度変化を発生させるためには、出力負荷容量の充放電電流が相当量変化する必要がある。その結果、図１に示すように、ばらつきが大きな低いしきい値電圧(ＬＶｔｈ)のトランジスタを低速側(Slow)から高速側(Fast)に変化するのに必要な電源電圧ＶDDの変化量ΔＬＶｔｈが、ばらつきが小さな高いしきい値電圧(ＨＶｔｈ)のトランジスタを低速側(Slow)から高速側(Fast)に変化するのに必要な電源電圧ＶDDの変化量ΔＨＶｔｈよりも大きいものとなると推測される。
【００３６】
一方、高いしきい値電圧のトランジスタと比較して、低いしきい値電圧のトランジスタのしきい値電圧が大きな製造プロセスばらつきを持つことを説明する他のメカニズム説明も、下記のように本発明者等によりなされている。
【００３７】
マルチＶｔｈ回路等のＭＯＳトランジスタ回路では、電源電圧ＶDDの値が大きいほどまたトランジスタのしきい値電圧の値が小さいほど高速動作が可能となる。ＭＯＳトランジスタ回路の出力負荷容量ＣＬをトランジスタのドレイン電流ＩDによって駆動すると仮定すると、ＭＯＳトランジスタ回路でのゲート遅延時間ｔpdは下記(７)式で与えられる。
【００３８】
【数７】
2010278332.tif 000009
【００３９】
一方、ＭＯＳトランジスタのドレイン電流ＩDを上記(１)式よりも厳密に示すと、下記(８)式で与えられる。
【００４０】
【数８】
2010278332.tif 000010
【００４１】
ここで、βは上記(２)式で与えられるチャンネルコンダクタンスであり、αは半導体製造プロセスに依存する定数で、典型的な値は１．５程度と言われている。
【００４２】
従って、上記(７)式と上記(８)式とから、下記(９)式が与えられる。
【００４３】
【数９】
2010278332.tif 000011
【００４４】
従って、上記(９)式は、トランジスタのしきい値電圧ＶTHの値がばらつきを持つ場合には電源電圧ＶDDの値を調整すれば、ゲート遅延時間ｔpdが略一定とすることができると言う適応型電圧スケーリング(ＡＶＳ)の動作原理と一致するものである。
【００４５】
一方、良く知られているように、ＭＯＳトランジスタのしきい値電圧は、下記(１０)式で与えられる。
【００４６】
【数１０】
2010278332.tif 000012
【００４７】
ここで、2φｆはフェルミポテンシャル、ＶＦＢはフラットバンドポテンシャル、Ｋはシリコンの比誘電率、ε０は真空誘電率、ｑは電子電荷、Ｎは基板不純物濃度である。
【００４８】
一方、上記(１０)式で与えられるＭＯＳトランジスタのしきい値電圧ＶＴＨのばらつきの最大原因は、チャンネル領域への不純物のイオン打ち込みも含めた基板(サブストレートまたはウェル)の不純物濃度Ｎの変動と考えられる。
【００４９】
従って、上記(１０)式を不純物濃度Ｎによって微分すると、下記(１１)式が与えられる。
【００５０】
【数１１】
2010278332.tif 000013
【００５１】
従って、基板不純物濃度Ｎが小さな値の低いしきい値電圧のＭＯＳトランジスタの方が基板不純物濃度Ｎが大きな値の高いしきい値電圧のＭＯＳトランジスタよりもしきい値電圧ばらつき∂ＶＴＨ／∂Ｎが大きいことが、上記(１１)式から理解されるものである。
【００５２】
一方、適応型電圧スケーリング(ＡＶＳ)による電源電圧ＶDDのダイナミック制御で、マルチＶｔｈ回路の遅延時間(周波数)を制御する方法について、本発明者等が検討を行った。
【００５３】
図２は、本発明に先立って本発明者等によって検討された適応型電圧スケーリング(ＡＶＳ)を説明する図である。尚、図２の横軸は半導体製造プロセスのばらつきに起因するトランジスタの速度のばらつきを示し、図２の縦軸は速度の異なった各トランジスタで略等しい速度を得るのに最適な電源電圧を示している。
【００５４】
図２に示した適応型電圧スケーリング(ＡＶＳ)では、プロセスウィンドウは３分割されて、分割された各ウィンドウに対して最適な電源電圧を供給しようとするものである。すなわち、３分割されたプロセスウィンドウは、低速側ウィンドウ(Slow Win.)と典型側ウィンドウ(Typical Win.)と高速側ウィンドウ(Fast Win.)とを含んでいる。尚、プロセスウィンドウの全体(Slow Win.〜Fast Win.)は６σの範囲でばらつきを持ち、分割された各ウィンドウは２σのばらつきを持っている。
【００５５】
図２に示すように、低速側ウィンドウ(Slow Win.)のトランジスタには比較的高い電源電圧ＶDD＋ΔＶDDが供給され、典型側ウィンドウ(Typical Win.)のトランジスタには中間的な電源電圧ＶDD±０が供給され、高速側ウィンドウ(Fast Win.)のトランジスタには比較的低い電源電圧ＶDD−ΔＶDDが供給される。その結果、３分割された各プロセスウィンドウのトランジスタで略等しい速度を得ることが可能となる。
【００５６】
しかし、実際のマルチＶｔｈ回路では、図１にて説明したように低いしきい値電圧と高いしきい値電圧のトランジスタの電源電圧ＶDDの変化による速度変化の依存性が相違している。従って、電源電圧ＶDDの変化による速度変化の依存性が相違する低いしきい値電圧と高いしきい値電圧のトランジスタが混在するマルチＶｔｈ回路で図２に示す適応型電圧スケーリング(ＡＶＳ)を実際に実現しようとすると、３分割されたプロセスウィンドウにてどのような電源電圧をマルチＶｔｈ回路に供給すべきかが全く明らかとされていないと言う問題が本発明者等の検討によって明らかとされた。
【００５７】
すなわち、マルチＶｔｈ回路で低いしきい値電圧のトランジスタと高いしきい値電圧のトランジスタとに別々の電源電圧に供給することも考えられるが、１個のマルチＶｔｈ回路に共通の電源電圧を供給するのが一般的であるので、この方式は現実的な方法ではない。
【００５８】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００５９】
従って、本発明の目的とするところは、低いしきい値電圧と高いしきい値電圧のトランジスタが混在する半導体集積回路において電源電圧ＶDDの制御によって速度制御を実行する際に各トランジスタの動作速度を適切に制御することにある。
【００６０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００６１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００６２】
すなわち、本発明の代表的な半導体集積回路は、内部回路(１３)と、測定回路(１４、１５、１６)とを具備する(図５参照)。
【００６３】
前記内部回路(１３)は低いしきい値電圧と高いしきい値電圧のＭＯＳトランジスタを含み、前記低いしきい値電圧のＭＯＳトランジスタのばらつき(ΔＬＶｔｈ)は前記高いしきい値電圧のＭＯＳトランジスタのばらつき(ΔＨＶｔｈ)より大きなものである(図１参照)。
【００６４】
前記測定回路(１４、１５、１６)は前記内部回路(１３)の前記低いしきい値電圧の前記ＭＯＳトランジスタと前記高いしきい値電圧の前記ＭＯＳトランジスタとが、ともに高速の状態(Fast)、ともに典型の状態(Typical)、ともに低速の状態(Slow)のいずれであるかを検出する(図３参照)。
【００６５】
前記測定回路による検出結果に応答して、前記内部回路(１３)に供給される電源電圧(ＶDD)のレベルが設定される。
【００６６】
前記検出結果が前記高速の状態(Fast)では、速度ばらつき(σ)の変化に対する電圧変化率の小さな変化勾配(β［Ｖ／σ］)の低い電源電圧(ＶDD−ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【００６７】
前記検出結果が前記典型の状態(Typical)では、中間的な電源電圧(ＶDD±０)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【００６８】
前記検出結果が前記低速の状態(Slow)では、速度ばらつき(σ)の変化に対する電圧変化率の大きな変化勾配(α［Ｖ／σ］)の高い電源電圧(ＶDD＋ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定されることを特徴とする(図３参照)。
【発明の効果】
【００６９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７０】
すなわち、本発明によれば、低いしきい値電圧と高いしきい値電圧のトランジスタとが混在する半導体集積回路において電源電圧ＶDDの制御によって速度制御を実行する際に各トランジスタの動作速度を適切に制御することができる。
【図面の簡単な説明】
【００７１】
【図１】図１は、本発明者等によって明らかにされたライン幅４５ｎｍの半導体製造プロセスによって製造されるＣＭＯＳ大規模半導体集積回路(ＣＭＯＳＶＬＳＩ)に内蔵される低いしきい値電圧のトランジスタのしきい値電圧の製造プロセスばらつきと高いしきい値電圧のトランジスタのしきい値電圧の製造プロセスばらつきの相違を説明する図である。
【図２】図２は、本発明に先立って本発明者等によって検討された適応型電圧スケーリング(ＡＶＳ)を説明する図である。
【図３】図３は、本発明の実施の形態１の半導体集積回路で実施される適応型電圧スケーリング(ＡＶＳ)で３分割された各プロセスウィンドウで使用される電源電圧の決定方法を説明する図である。
【図４】図４は、本発明の実施の形態２の半導体集積回路で実施される適応型電圧スケーリング(ＡＶＳ)において低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧がそれぞれ３分割された各プロセスウィンドウで使用される電源電圧の決定方法を説明する図である。
【図５】図５は、本発明の実施の形態３の半導体集積回路の構成を示す図である。
【図６】図６は、図５に示す半導体集積回路の半導体チップ１１に内蔵される低しきい値電圧プロセスモニタ回路１５または高しきい値電圧プロセスモニタ回路１６として使用可能なリング型発振器の構成を示す図である。
【図７】図７は、図５に示した半導体集積回路の半導体チップ１１に内蔵される電源電圧コントローラ１４の構成を示す図である。
【図８】図８は、図７に示した電源電圧コントローラ１４に含まれるカウンタ１４２の構成を示す図である。
【発明を実施するための形態】
【００７２】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００７３】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、内部回路(１３)と、測定回路(１４、１５、１６)とを半導体チップ(１１)の内部に具備する(図５参照)。
【００７４】
前記内部回路(１３)は低いしきい値電圧のＭＯＳトランジスタと高いしきい値電圧のＭＯＳトランジスタとを含み、前記低いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつき(ΔＬＶｔｈ)は前記高いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつき(ΔＨＶｔｈ)より大きなものである(図１参照)。
【００７５】
前記測定回路(１４、１５、１６)は前記内部回路(１３)に含まれる前記低いしきい値電圧の前記ＭＯＳトランジスタと前記高いしきい値電圧の前記ＭＯＳトランジスタとが、ともに高速の状態(Fast)、ともに典型の状態(Typical)、ともに低速の状態(Slow)のいずれであるかを検出する(図３参照)。
【００７６】
前記測定回路による検出結果に応答して、前記内部回路(１３)に供給される電源電圧(ＶDD)のレベルが設定される。
【００７７】
前記検出結果が前記高速の状態(Fast)では、速度ばらつき(σ)の変化に対する電圧変化率の小さな変化勾配(β［Ｖ／σ］)の低い電源電圧(ＶDD−ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【００７８】
前記検出結果が前記典型の状態(Typical)では、中間的な電源電圧(ＶDD±０)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【００７９】
前記検出結果が前記低速の状態(Slow)では、速度ばらつき(σ)の変化に対する電圧変化率の大きな変化勾配(α［Ｖ／σ］)の高い電源電圧(ＶDD＋ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定されることを特徴とする(図３参照)。
【００８０】
前記実施の形態によれば、電源電圧(ＶDD)の制御によって速度制御を実行する際に各トランジスタの動作速度を適切に制御することができる。
【００８１】
具体的に説明すると、下記の通りである。
【００８２】
すなわち、前記検出結果が前記高速の状態(Fast)で前記電源電圧(ＶDD)を低い電源電圧のレベルに設定する際に、しきい値電圧のばらつき(ΔＨＶｔｈ)の小さな高いしきい値電圧のＭＯＳトランジスタの速度が低下し過ぎることが解消される。また、前記検出結果が前記低速の状態(Slow)で前記電源電圧(ＶDD)を高い電源電圧のレベルに設定する際に、しきい値電圧のばらつき(ΔＬＶｔｈ)の大きな低いしきい値電圧のＭＯＳトランジスタの速度改善が不十分となることが解消される。
【００８３】
好適な実施の形態は、前記測定回路は第１測定回路(１５)と第２測定回路(１６)とを含むものである。
【００８４】
前記第１測定回路(１５)は、前記低いしきい値電圧の前記ＭＯＳトランジスタが高速の状態(Fast)、典型の状態(Typical)、低速の状態(Slow)のいずれであるかを検出する。
【００８５】
前記第２測定回路(１６)は、前記高いしきい値電圧の前記ＭＯＳトランジスタが高速の状態(Fast)、典型の状態(Typical)、低速の状態(Slow)のいずれであるかを検出することを特徴とする(図５参照)。
【００８６】
他の好適な実施の形態は、前記高いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態(Fast)であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態(Typical)である場合(図４(Ａ)“ＦＴ”)および前記高いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態(Typical)であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態(Fast)である場合(図４(Ａ)“ＴＦ”)には、前記中間的な電源電圧(ＶDD±０)のレベルに前記電源電圧(ＶDD)の前記レベルが設定されることを特徴とする(図４(Ａ)、(Ｂ)参照)。
【００８７】
より好適な実施の形態は、前記高いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態(Slow)であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態(Typical)である場合(図４(Ａ)“ＳＴ”)には、前記電圧変化率の小さな前記変化勾配(β［Ｖ／σ］)の比較的高い電源電圧(ＶDD＋ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【００８８】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記典型の状態(Typical)であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態(Fast)である場合(図４(Ａ)“ＴＳ”)には、前記電圧変化率の大きな前記変化勾配(α［Ｖ／σ］)の前記高い電源電圧(ＶDD＋ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定されることを特徴とする(図４(Ａ)、(Ｂ)参照)。
【００８９】
更により好適な実施の形態は、前記高いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態(Slow)であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態(Fast)である場合(図４(Ａ)“ＳＦ”)には、前記電圧変化率の大きな前記変化勾配(α［Ｖ／σ］)の前記高い電源電圧(ＶDD＋ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【００９０】
前記高いしきい値電圧の前記ＭＯＳトランジスタが前記高速の状態(Fast)であり前記低いしきい値電圧の前記ＭＯＳトランジスタが前記低速の状態(Slow)である場合(図４(Ａ)“ＦＳ”)には、前記電圧変化率の大きな前記変化勾配(α［Ｖ／σ］)の前記高い電源電圧(ＶDD＋ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定されることを特徴とする(図４(Ａ)、(Ｂ)参照)。
【００９１】
最も好適な実施の形態は、前記電源電圧(ＶDD)の前記レベルが設定された後に、前記第１測定回路(１５)と前記第２測定回路(１６)との少なくともいずれか一方がレプリカ回路として使用され、前記内部回路(１３)の速度チューニングが可能とされたことを特徴とする(図５参照)。
【００９２】
具体的な一つの実施の形態は、前記第１測定回路(１５)は、各インバータが前記低いしきい値電圧の前記ＭＯＳトランジスタで構成されたインバータチェインを含む第１リング型発振器で構成されている。
【００９３】
前記第２測定回路(１６)は、各インバータが前記高いしきい値電圧の前記ＭＯＳトランジスタで構成されたインバータチェインを含む第２リング型発振器で構成されていることを特徴とする(図６(Ａ)、(Ｂ)参照)。
【００９４】
他の具体的な一つの実施の形態は、前記測定回路(１４、１５、１６)は前記第１測定回路(１５)を構成する前記第１リング型発振器の第１発振周波数と前記第２測定回路(１６)を構成する前記第２リング型発振器の第２発振周波数とを測定するカウンタ(１４２)を含む。
【００９５】
前記カウンタ(１４２)の出力信号(ＣＯ)に基づき、前記内部回路(１３)に供給される前記電源電圧(ＶDD)の前記レベルが設定されることを特徴とする(図７参照)。
【００９６】
異なる具体的な一つの実施の形態は、前記カウンタ(１４２)の前記出力信号(ＣＯ)に基づき前記電源電圧(ＶDD)の前記レベルを設定するための制御信号(ＩＣＣ)が、前記測定回路(１４、１５、１６)の出力端子から生成されることを特徴とする(図７、図８参照)。
【００９７】
最も具体的な一つの実施の形態は、前記半導体集積回路には前記半導体チップ(１１)の外部にて電源回路(１２)が接続可能とされている。
【００９８】
前記電源回路(１２)は、前記制御信号(ＩＣＣ)に応答して、前記レベルに調整される前記電源電圧(ＶDD)を前記半導体集積回路の前記内部回路(１３)に供給可能とされたものであることを特徴とする(図５参照)。
【００９９】
〔２〕本発明の別の観点の代表的な実施の形態は、半導体集積回路の動作方法である。
【０１００】
前記半導体集積回路(１１)と電源回路(１２)とを準備する準備ステップを含む。
【０１０１】
前記電源回路(１２)から前記半導体集積回路に供給される電源電圧(ＶDD)のレベルを設定する設定ステップを含む。
【０１０２】
前記半導体集積回路は、内部回路(１３)と、測定回路(１４、１５、１６)とを半導体チップ(１１)の内部に具備する(図５参照)。
【０１０３】
前記内部回路(１３)は低いしきい値電圧のＭＯＳトランジスタと高いしきい値電圧のＭＯＳトランジスタとを含み、前記低いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつき(ΔＬＶｔｈ)は前記高いしきい値電圧の前記ＭＯＳトランジスタのしきい値電圧のばらつき(ΔＨＶｔｈ)より大きなものである(図１参照)。
【０１０４】
前記測定回路(１４、１５、１６)は前記内部回路(１３)に含まれる前記低いしきい値電圧の前記ＭＯＳトランジスタと前記高いしきい値電圧の前記ＭＯＳトランジスタとが、ともに高速の状態(Fast)、ともに典型の状態(Typical)、ともに低速の状態(Slow)のいずれであるかを検出する(図３参照)。
【０１０５】
前記測定回路による検出結果に応答して、前記内部回路(１３)に供給される電源電圧(ＶDD)のレベルが設定される。
【０１０６】
前記検出結果が前記高速の状態(Fast)では、速度ばらつき(σ)の変化に対する電圧変化率の小さな変化勾配(β［Ｖ／σ］)の低い電源電圧(ＶDD−ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【０１０７】
前記検出結果が前記典型の状態(Typical)では、中間的な電源電圧(ＶDD±０)のレベルに前記電源電圧(ＶDD)の前記レベルが設定される。
【０１０８】
前記検出結果が前記低速の状態(Slow)では、速度ばらつき(σ)の変化に対する電圧変化率の大きな変化勾配(α［Ｖ／σ］)の高い電源電圧(ＶDD＋ΔＶDD)のレベルに前記電源電圧(ＶDD)の前記レベルが設定されることを特徴とする(図３参照)。
【０１０９】
前記実施の形態によれば、電源電圧(ＶDD)の制御によって速度制御を実行する際に各トランジスタの動作速度を適切に制御することができる。
【０１１０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１１１】
［実施の形態１］
《実施の形態１による適応型電圧スケーリング(ＡＶＳ)》
図３は、本発明の実施の形態１の半導体集積回路で実施される適応型電圧スケーリング(ＡＶＳ)で３分割された各プロセスウィンドウで使用される電源電圧の決定方法を説明する図である。
【０１１２】
尚、本発明の実施の形態による半導体集積回路は、低いしきい値電圧と高いしきい値電圧のトランジスタが混在するマルチＶｔｈ回路を含むものである。
【０１１３】
《しきい値電圧のウィンドウ》
また、図３では、低いしきい値電圧のトランジスタの低いしきい値電圧(ＬＶｔｈ)は低速側ウィンドウ(Slow Win.)と典型側ウィンドウ(Typical Win.)と高速側ウィンドウ(Fast Win.)とに３分割される一方、高いしきい値電圧のトランジスタの高いしきい値電圧(ＨＶｔｈ)も低速側ウィンドウ(Slow Win.)と典型側ウィンドウ(Typical Win.)と高速側ウィンドウ(Fast Win.)とに３分割される。尚、図２と同様に、図３でも３分割された低速側ウィンドウ(Slow Win.)と典型側ウィンドウ(Typical Win.)と高速側ウィンドウ(Fast Win.)の各ウィンドウは、２σのばらつきを持っている。
【０１１４】
《電源電圧の変化勾配》
更に、図３では、低いしきい値電圧(ＬＶｔｈ)のトランジスタの３分割された低速側ウィンドウ(Slow Win.)と典型側ウィンドウ(Typical Win.)と高速側ウィンドウ(Fast Win.)のための電源電圧の変化勾配α［Ｖ／σ］は、比較的大きな値に設定されている。また、図３では、高いしきい値電圧(ＨＶｔｈ)のトランジスタの３分割された低速側ウィンドウ(Slow Win.)と典型側ウィンドウ(Typical Win.)と高速側ウィンドウ(Fast Win.)のための電源電圧の変化勾配β［Ｖ／σ］は、比較的小さな値に設定されている。
【０１１５】
また、図３の低いしきい値電圧(ＬＶｔｈ)のトランジスタのための大きな変化勾配α［Ｖ／σ］は、図１の低いしきい値電圧(ＬＶｔｈ)のトランジスタのための大きな変化量ΔＬＶｔｈに対応している。また更に、図３の高いしきい値電圧(ＨＶｔｈ)のトランジスタのための小さな変化勾配β［Ｖ／σ］は、図１の高いしきい値電圧(ＨＶｔｈ)のトランジスタのための小さな変化量ΔＨＶｔｈに対応している。その結果、大きな変化勾配α［Ｖ／σ］の係数αの絶対値|α|は、小さな変化勾配β［Ｖ／σ］の係数βの絶対値|β|よりも大きな値となっている。
【０１１６】
《マルチＶｔｈトランジスタのしきい値電圧の相関関係》
一方、半導体集積回路の同一の半導体チップに低いしきい値電圧(ＬＶｔｈ)のトランジスタと高いしきい値電圧(ＨＶｔｈ)のトランジスタとが形成される際に、低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧とは、強い相関関係を持つものである。
【０１１７】
例えば、同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧が低速側ウィンドウ(Slow Win.)に位置すると、同一の半導体チップに形成される高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧も低速側ウィンドウ(Slow Win.)に位置する確率が高くなるものとなる。また、同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧が典型側ウィンドウ(Typical Win.)に位置すると、同一の半導体チップに形成される高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧も典型側ウィンドウ(Typical Win.)に位置する確率が高くなるものとなる。また更に、同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧が高速側ウィンドウ(Fast Win.)に位置すると、同一の半導体チップに形成される高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧も高速側ウィンドウ(Fast Win.)に位置する確率が高くなるものとなる。
【０１１８】
この同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧との間の強い相関関係は、下記のように説明される。
【０１１９】
《マルチＶｔｈトランジスタの製造方法》
最も一般的な例では、ＣＭＯＳ型大規模半導体集積回路(ＣＭＯＳＶＬＳＩ)の半導体チップに形成されるＮチャンネルＭＯＳトランジスタのしきい値電圧の調整は、ゲート絶縁膜直下のチャンネル領域への不純物のイオン打ち込みで行われる。すなわち、低いしきい値電圧(ＬＶｔｈ)のＮチャンネルＭＯＳトランジスタが形成される一方のＰ型ウェル領域と高いしきい値電圧(ＨＶｔｈ)のＮチャンネルＭＯＳトランジスタが形成される他方のＰ型ウェル領域は、同一の半導体チップでは同一のＰ型ウェル領域形成工程によって形成されるので、最初は略同一のＰ型不純物濃度となっている。その後、低いしきい値電圧(ＬＶｔｈ)のＮチャンネルＭＯＳトランジスタが形成される部分はホトレジスト膜等によってマスクされた状態で、高いしきい値電圧(ＨＶｔｈ)のＮチャンネルＭＯＳトランジスタが形成される部分へのＰ型不純物のイオン打ち込みが行われる。その結果、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＮチャンネルＭＯＳトランジスタのイオン打ち込み以前の両Ｐ型ウェル領域の略同一のＰ型不純物濃度が高い場合には、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧は、低速側ウィンドウ(Slow Win.)に位置するものとなる。また、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのイオン打ち込み以前の両Ｐ型ウェル領域の略同一のＰ型不純物濃度が適切な場合には、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧は、典型側ウィンドウ(Typical Win.)に位置するものとなる。更に、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのイオン打ち込み以前の両Ｐ型ウェル領域の略同一のＰ型不純物濃度が低い場合は、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧は、高速側ウィンドウ(Fast Win.)に位置するものとなる。
【０１２０】
また同様に最も一般的な例では、ＣＭＯＳ型大規模半導体集積回路(ＣＭＯＳＶＬＳＩ)の半導体チップに形成されるPチャンネルＭＯＳトランジスタのしきい値電圧の調整は、ゲート絶縁膜直下のチャンネル領域への不純物のイオン打ち込みによって行われる。すなわち、低いしきい値電圧(ＬＶｔｈ)のPチャンネルＭＯＳトランジスタが形成される一方のＮ型ウェル領域と高いしきい値電圧(ＨＶｔｈ)のPチャンネルＭＯＳトランジスタが形成される他方のＮ型ウェル領域とは、同一の半導体チップでは同一のＮ型ウェル領域形成工程によって形成されるので、最初は略同一のＮ型不純物濃度となっている。その後に、低いしきい値電圧(ＬＶｔｈ)のPチャンネルＭＯＳトランジスタが形成される部分はホトレジスト膜等によりマスクされた状態で、高いしきい値電圧(ＨＶｔｈ)のPチャンネルＭＯＳトランジスタが形成される部分へのＮ型不純物のイオン打ち込みが行われる。その結果、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両PチャンネルＭＯＳトランジスタのイオン打ち込み以前の両Ｎ型ウェル領域の略同一のＮ型不純物濃度が高い場合には、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両PチャンネルＭＯＳトランジスタのしきい値電圧は、低速側ウィンドウ(Slow Win.)に位置するものとなる。また、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両PチャンネルＭＯＳトランジスタのイオン打ち込み以前の両Ｎ型ウェル領域の略同一のＮ型不純物濃度が適切な場合は、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両PチャンネルＭＯＳトランジスタのしきい値電圧は、典型側ウィンドウ(Typical Win.)に位置するものとなる。更に、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両PチャンネルＭＯＳトランジスタのイオン打ち込み以前の両Ｎ型ウェル領域の略同一のＮ型不純物濃度が低い場合には、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両PチャンネルＭＯＳトランジスタのしきい値電圧は、高速側ウィンドウ(Fast Win.)に位置するものとなる。
【０１２１】
他の例では、ＣＭＯＳ型大規模半導体集積回路(ＣＭＯＳＶＬＳＩ)の半導体チップに形成されるＮチャンネルＭＯＳトランジスタのしきい値電圧の調整は、ゲート絶縁膜の膜圧の調整で行われる。すなわち、低いしきい値電圧(ＬＶｔｈ)のＮチャンネルＭＯＳトランジスタが形成される一方のＰ型ウェル領域の表面と高いしきい値電圧(ＨＶｔｈ)のＮチャンネルＭＯＳトランジスタが形成される他方のＰ型ウェル領域の表面に、最初に同一の絶縁膜形成工程により略同一の膜圧のゲート絶縁膜が同時に形成される。その後、高いしきい値電圧(ＨＶｔｈ)のＮチャンネルＭＯＳトランジスタのゲート絶縁膜の上にのみ、追加ゲート絶縁膜が形成される。その結果、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタの最初に同時に形成されるゲート絶縁膜の膜圧が厚い場合は、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧は、低速側ウィンドウ(Slow Win.)に位置するものとなる。また、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＮチャンネルＭＯＳトランジスタの最初に同時に形成されるゲート絶縁膜の膜圧が適切な場合には、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＮチャンネルＭＯＳトランジスタのしきい値電圧は、典型側ウィンドウ(Typical Win.)に位置するものとなる。更に、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタの最初に同時に形成されるゲート絶縁膜の膜圧が薄い場合は、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧は、高速側ウィンドウ(Fast Win.)に位置するものとなる。
【０１２２】
また、他の例では、ＣＭＯＳ型大規模半導体集積回路(ＣＭＯＳＶＬＳＩ)の半導体チップに形成されるＰチャンネルＭＯＳトランジスタのしきい値電圧の調整は、ゲート絶縁膜の膜圧の調整で行われる。すなわち、低いしきい値電圧(ＬＶｔｈ)のＰチャンネルＭＯＳトランジスタが形成される一方のＮ型ウェル領域の表面と高いしきい値電圧(ＨＶｔｈ)のＰチャンネルＭＯＳトランジスタが形成される他方のＮ型ウェル領域の表面に、最初に同一の絶縁膜形成工程により略同一の膜圧のゲート絶縁膜が同時に形成される。その後、高いしきい値電圧(ＨＶｔｈ)のＰチャンネルＭＯＳトランジスタのゲート絶縁膜の上にのみ、追加ゲート絶縁膜が形成される。その結果、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＰチャンネルＭＯＳトランジスタの最初に同時に形成されるゲート絶縁膜の膜圧が厚い場合は、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＰチャンネルＭＯＳトランジスタのしきい値電圧は、低速側ウィンドウ(Slow Win.)に位置するものとなる。また、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＰチャンネルＭＯＳトランジスタの最初に同時に形成されるゲート絶縁膜の膜圧が適切な場合には、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＰチャンネルＭＯＳトランジスタのしきい値電圧は、典型側ウィンドウ(Typical Win.)に位置するものとなる。更に、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＰチャンネルＭＯＳトランジスタの最初に同時に形成されるゲート絶縁膜の膜圧が薄い場合は、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧は、高速側ウィンドウ(Fast Win.)に位置するものとなる。
【０１２３】
《適応型電圧スケーリング(ＡＶＳ)による電源電圧ＶDDの制御》
以上、説明したように、同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧の間には、強い相関関係が存在するものとなる。
【０１２４】
従って、本発明の実施の形態１の半導体集積回路では、低いしきい値電圧と高いしきい値電圧との両トランジスタのしきい値電圧の間の強い相関関係を利用して電源電圧ＶDDのレベルが制御される。
【０１２５】
更に、本発明の実施の形態１の半導体集積回路は、後に詳細に説明するように、同一半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧を計測するプロセスモニタ回路を具備する。
【０１２６】
例えば、プロセスモニタ回路が、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＭＯＳトランジスタのしきい値電圧が高速側ウィンドウ(Fast Win.)に位置していることを検出する。すると、プロセスモニタ回路の検出結果に応答して、電源電圧コントローラは低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)とのトランジスタが混在するマルチＶｔｈ回路に供給される電源電圧ＶDDを低い電源電圧ＶDD−ΔＶDDのレベルに設定する。
【０１２７】
しかし、この時の低い電源電圧ＶDD−ΔＶDDのレベルは、図３に示す高いしきい値電圧(ＨＶｔｈ)のトランジスタのための電源電圧の小さな変化勾配β［Ｖ／σ］に従って設定される。もしも、この低い電源電圧ＶDD−ΔＶDDのレベルを、図３の低いしきい値電圧(ＬＶｔｈ)のトランジスタのための電源電圧の大きな変化勾配α［Ｖ／σ］に従って設定したとする。すると、この場合には、大きな変化勾配α［Ｖ／σ］に従って設定された低い電源電圧ＶDD−ΔＶDDに応答して、高いしきい値電圧(ＨＶｔｈ)のトランジスタの速度が顕著に低下して、目標の速度が高いしきい値電圧(ＨＶｔｈ)のトランジスタで実現されなくなるものである。従って、このように理由から、この時には、図３の太い実線に示したように、低い電源電圧ＶDD−ΔＶDDのレベルを高いしきい値電圧(ＨＶｔｈ)のトランジスタのための電源電圧の小さな変化勾配β［Ｖ／σ］に従って設定するものである。
【０１２８】
また例えば、プロセスモニタ回路が低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＭＯＳトランジスタのしきい値電圧が典型側ウィンドウ(Typical Win.)に位置していることを検出する。するとプロセスモニタ回路の検出結果に応答して、電源電圧コントローラは低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)のトランジスタが混在するマルチＶｔｈ回路に供給される電源電圧ＶDDを中間的な電源電圧ＶDD±０のレベルに設定する。
【０１２９】
更に例えば、プロセスモニタ回路が、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＭＯＳトランジスタのしきい値電圧が低速側ウィンドウ(Slow Win.)に位置していることを検出する。すると、プロセスモニタ回路の検出結果に応答して、電源電圧コントローラは低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)とのトランジスタが混在するマルチＶｔｈ回路に供給される電源電圧ＶDDを高い電源電圧ＶDD＋ΔＶDDのレベルに設定する。
【０１３０】
しかし、この時の高い電源電圧ＶDD＋ΔＶDDのレベルは、図３に示す低いしきい値電圧(ＬＶｔｈ)のトランジスタのための電源電圧の大きな変化勾配α［Ｖ／σ］に従って設定される。もしも、この高い電源電圧ＶDD＋ΔＶDDのレベルを、図３の高いしきい値電圧(ＨＶｔｈ)のトランジスタのための電源電圧の小さな変化勾配β［Ｖ／σ］に従って設定したとする。すると、この場合には小さな変化勾配β［Ｖ／σ］に従って設定された高い電源電圧ＶDD＋ΔＶDDに応答して、低いしきい値電圧(ＬＶｔｈ)のトランジスタの速度改善が不十分となって、目標の速度が低いしきい値電圧(ＬＶｔｈ)のトランジスタで実現されないためである。従って、このように理由から、この時には、図３の太い実線に示したように、高い電源電圧ＶDD＋ΔＶDDのレベルを、低いしきい値電圧(ＬＶｔｈ)のトランジスタのための電源電圧の大きな変化勾配α［Ｖ／σ］に従って設定するものである。
【０１３１】
［実施の形態２］
《実施の形態２による適応型電圧スケーリング(ＡＶＳ)》
図４は、本発明の実施の形態２の半導体集積回路で実施される適応型電圧スケーリング(ＡＶＳ)において低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)の両ＮチャンネルＭＯＳトランジスタのしきい値電圧がそれぞれ３分割された各プロセスウィンドウで使用される電源電圧の決定方法を説明する図である。
【０１３２】
この図４に示す本発明の実施の形態２の半導体集積回路で実施される適応型電圧スケーリング(ＡＶＳ)は、同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧の間の相関関係が少ない場合にも対応するものである。
【０１３３】
《マトリックスウィンドウの形態》
尚、図４(Ａ)の横軸は、高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧の３分割された低速側ウィンドウ(Slow)と典型側ウィンドウ(Typical)と高速側ウィンドウ(Fast)とを示しており、３分割された各ウィンドウは、２σのばらつきを持っている。
【０１３４】
また、図４(Ａ)の縦軸は、低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧の３分割された低速側ウィンドウ(Slow)と典型側ウィンドウ(Typical)と高速側ウィンドウ(Fast)とを示しており、３分割された各ウィンドウは、２σのばらつきを持っている。
【０１３５】
その結果、図４(Ａ)の横軸と縦軸とによって、高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧と低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧との組み合わせが９分割されたマトリックスウィンドウが構成されている。９分割されたマトリックスウィンドウの９個のエントリーには、それぞれ２個のアルファベットが示されている。各エントリーでは、１個目のアルファベットにはオーバーラインが付され、２個目のアルファベットにはアンダーラインが付され、オーバーライン付き１個目のアルファベットは高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧の状態を示し、アンダーライン付き２個目のアルファベットは低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧の状態を示している。１個目と２個目のアルファベットの“Ｆ”は高速側ウィンドウ(Fast)の状態を示し、１個目と２個目のアルファベットの“Ｔ”は典型側ウィンドウ(Typical)の状態を示し、１個目と２個目のアルファベットの“Ｓ”は低速側ウィンドウ(Slow)の状態を示している。
【０１３６】
従って、図４(Ａ)に示すマトリックスウィンドウで、横軸の右側エントリーと縦軸の上側エントリーとの交点のエントリーは、高速側ウィンドウ(Fast)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと高速側ウィンドウ(Fast)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１３７】
また、横軸の中央エントリーと縦軸の上側エントリーとの交点のエントリーは、典型側ウィンドウ(Typical)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと高速側ウィンドウ(Fast)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１３８】
また、横軸の左側エントリーと縦軸の上側エントリーとの交点のエントリーは、低速側ウィンドウ(Slow)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと高速側ウィンドウ(Fast)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１３９】
更に、横軸の右側エントリーと縦軸の中央エントリーとの交点のエントリーは、高速側ウィンドウ(Fast)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと典型側ウィンドウ(Typical)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１４０】
また、横軸の中央エントリーと縦軸の中央エントリーとの交点のエントリーは、典型側ウィンドウ(Typical)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと典型側ウィンドウ(Typical)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１４１】
また、横軸の左側エントリーと縦軸の中央エントリーとの交点のエントリーは、低速側ウィンドウ(Slow)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと典型側ウィンドウ(Typical)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１４２】
更に、横軸の右側エントリーと縦軸の下側エントリーとの交点のエントリーは、高速側ウィンドウ(Fast)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと低速側ウィンドウ(Slow)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１４３】
また、横軸の中央エントリーと縦軸の下側エントリーとの交点のエントリーは、典型側ウィンドウ(Typical)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと低速側ウィンドウ(Slow)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１４４】
また、横軸の左側エントリーと縦軸の下側エントリーとの交点のエントリーは、低速側ウィンドウ(Slow)の状態の高いしきい値電圧(ＨＶｔｈ)のトランジスタと低速側ウィンドウ(Slow)の状態の低いしきい値電圧(ＬＶｔｈ)のトランジスタとの組み合わせのウィンドウである。
【０１４５】
《マトリックスウィンドウでの電源電圧ＶDDの制御》
図４(Ｂ)は、図４(Ａ)に示したマトリックスウィンドウで９分割された各エントリーで使用される電源電圧ＶDDのレベルを説明する図である。
【０１４６】
この本発明の実施の形態２の半導体集積回路も、本発明の実施の形態１の半導体集積回路と同様に、後に詳細に説明するように同一半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧を計測するプロセスモニタ回路を具備する。
【０１４７】
例えば、プロセスモニタ回路が、低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)とを検出することによって、測定対象の半導体チップの状態が図４(Ａ)に示したマトリックスウィンドウで９分割されたエントリーのどの１つに対応しているかを検出する。すると、プロセスモニタ回路の検出結果に応答して、電源電圧コントローラは低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)とのトランジスタが混在するマルチＶｔｈ回路に供給される電源電圧ＶDDのレベルを、図４(Ｂ)に示されたテーブルのルールに従って設定する。
【０１４８】
まず、図４(Ａ)に示すマトリックスウィンドウの横軸の右側エントリーと縦軸の上側エントリーとの交点のエントリーでは、電源電圧は(ＶDD−２β)の低いレベルに設定される。この電源電圧ＶDD−２βの低いレベルは、図３に示した本発明の実施の形態１での低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＭＯＳトランジスタのしきい値電圧が高速側ウィンドウ(Fast Win.)に位置する場合での電源電圧の小さな変化勾配β［Ｖ／σ］に従った低い電源電圧ＶDD−ΔＶDDのレベルに対応するものである。
【０１４９】
また、横軸の中央エントリーと縦軸の中央エントリーとの交点のエントリーでは、電源電圧は(ＶDD±０)の中間的なレベルに設定される。この電源電圧ＶDD±０の中間的なレベルは、図３に示した本発明の実施の形態１での低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＭＯＳトランジスタのしきい値電圧が典型側ウィンドウ(Typical Win.)に位置に位置する場合での中間的な電源電圧ＶDD±０のレベルに対応するものである。
【０１５０】
また、横軸の左側エントリーと縦軸の下側エントリーとの交点のエントリーでは、電源電圧は(ＶDD＋２α)の高いレベルに設定される。この電源電圧ＶDD＋２αの高いレベルは、図３に示した本発明の実施の形態１での低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)との両ＭＯＳトランジスタのしきい値電圧が低速側ウィンドウ(Slow Win.)に位置する場合での電源電圧の大きな変化勾配α［Ｖ／σ］に従った低い電源電圧ＶDD＋ΔＶDDのレベルに対応するものである。
【０１５１】
図４(Ａ)で破線により囲まれ上述した３個の交点のエントリーは、図３に示した本発明の実施の形態１の高速側ウィンドウ(Fast Win.)と典型側ウィンドウ(Typical Win.)と低速側ウィンドウ(Slow Win.)とに対応するものである。またこの３個の交点のエントリーは、同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧の間の相関関係が少ない場合であっても、最も存在確率の高い交点のエントリーである。
【０１５２】
以下に説明する交点のエントリーは、この３個の交点のエントリーより存在確率が低下するものである。
【０１５３】
まず、横軸の中央エントリーと縦軸の上側エントリーとの交点のエントリーでは、電源電圧は(ＶDD±０)の中間的なレベルに設定される。この交点のエントリーでは、低いしきい値電圧(ＬＶｔｈ)のトランジスタは高速側ウィンドウ(Fast)の状態であるが、高いしきい値電圧(ＨＶｔｈ)のトランジスタが典型側ウィンドウ(Typical)の状態であることを考慮して、中間的なレベルの電源電圧ＶDD±０に設定される。
【０１５４】
また、横軸の右側エントリーと縦軸の中央エントリーとの交点のエントリーでも、電源電圧は(ＶDD±０)の中間的なレベルに設定される。この交点のエントリーでは、高いしきい値電圧(ＨＶｔｈ)のトランジスタは高速側ウィンドウ(Fast)の状態であるが、低いしきい値電圧(ＬＶｔｈ)のトランジスタが典型側ウィンドウ(Typical)の状態であることを考慮して、中間的なレベルの電源電圧ＶDD±０に設定される。
【０１５５】
次に、横軸の左側エントリーと縦軸の中央エントリーとの交点のエントリーでは、電源電圧は(ＶDD＋２β)の高いレベルに設定される。この交点のエントリーでは、低いしきい値電圧(ＬＶｔｈ)のトランジスタが典型側ウィンドウ(Typical)の状態であるが、高いしきい値電圧(ＨＶｔｈ)のトランジスタが低速側ウィンドウ(Slow)の状態であることを考慮して、高いレベルの電源電圧ＶDD＋２βに設定される。
【０１５６】
また、横軸の中央エントリーと縦軸の下側エントリーとの交点のエントリーでは、電源電圧は(ＶDD＋２α)の高いレベルに設定される。この交点のエントリーでは、高いしきい値電圧(ＨＶｔｈ)のトランジスタが典型側ウィンドウ(Typical)の状態であるが、低いしきい値電圧(ＬＶｔｈ)のトランジスタが低速側ウィンドウ(Slow)の状態であることを考慮して、高いレベルの電源電圧ＶDD＋２αに設定される。
【０１５７】
以下に説明する２個の交点のエントリーは、上述した７個の交点のエントリーよりも更に存在確率が低下するものである。
【０１５８】
まず、横軸の左側エントリーと縦軸の上側エントリーとの交点のエントリーでは、電源電圧は(ＶDD＋２β)の高いレベルに設定される。この交点のエントリーでは、低いしきい値電圧(ＬＶｔｈ)のトランジスタは高速側ウィンドウ(Fast)の状態であるが、高いしきい値電圧(ＨＶｔｈ)のトランジスタが低速側ウィンドウ(Slow)の状態であることを考慮して、高いレベルの電源電圧ＶDD＋２βに設定される。
【０１５９】
更に、横軸の右側エントリーと縦軸の下側エントリーとの交点のエントリーでは、電源電圧は(ＶDD＋２α)の高いレベルに設定される。この交点のエントリーでは、高いしきい値電圧(ＨＶｔｈ)のトランジスタが高速側ウィンドウ(Fast)の状態であるが、低いしきい値電圧(ＬＶｔｈ)のトランジスタが低速側ウィンドウ(Slow)の状態であることを考慮して、高いレベルの電源電圧ＶDD＋２αに設定される。
【０１６０】
以上説明した図４に示した本発明の実施の形態２の半導体集積回路で実施される適応型電圧スケーリング(ＡＶＳ)によれば、同一の半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧の間の相関関係が少ない場合にも完全に対応することが可能である。ただし、最後に説明した２個の交点のエントリーの存在確率が極めて低いので、この２個の交点のエントリーでの電源電圧の制御は省略することができることは言うまでもないであろう。この意味で、図４(Ａ)、(Ｂ)では、この２個の交点のエントリーは、括弧書きで示されている。
【０１６１】
尚、図４(Ａ)、(Ｂ)で説明した本発明の実施の形態２においても、図３にて説明した本発明の実施の形態１と同様に、大きな変化勾配α［Ｖ／σ］の係数αの絶対値|α|は、小さな変化勾配β［Ｖ／σ］の係数βの絶対値|β|よりも大きな値となっている。
【０１６２】
［実施の形態３］
《適応型電圧スケーリング(ＡＶＳ)を実行する半導体集積回路》
上述した本発明の実施の形態１では、本発明の実施の形態の半導体集積回路は、同一半導体チップに形成される低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧と高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧を計測するプロセスモニタ回路を具備することを説明した。
【０１６３】
更に、上述の本発明の実施の形態２では、プロセスモニタ回路が半導体チップの状態が図４(Ａ)のマトリックスウィンドウで９分割されたエントリーのどの１つに対応するか検出して、図４(Ｂ)に示されたテーブルのルールに従って電源電圧コントローラは電源電圧ＶDDのレベルを設定することを説明した。
【０１６４】
以下に説明する本発明の実施の形態３の半導体集積回路は、上述の機能を実行するためのインプリメンテーションを半導体チップに搭載するものである。
【０１６５】
図５は、本発明の実施の形態３の半導体集積回路の構成を示す図である。
【０１６６】
図５に示す半導体集積回路の半導体チップ１１には、まず低いしきい値電圧と高いしきい値電圧のトランジスタが混在するＣＭＯＳ回路としてのマルチＶｔｈ論理回路１３が内蔵されている。
【０１６７】
《マルチＶｔｈ論理回路》
マルチＶｔｈ論理回路１３は、図１で説明したような特性の低いしきい値電圧のＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタの低しきい値ＣＭＯＳ論理回路と、高いしきい値電圧のＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタの高しきい値のＣＭＯＳ論理回路とを含んでいる。特に、マルチＶｔｈ論理回路１３では、高しきい値ＣＭＯＳ論理回路の高いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタと比較して、低しきい値ＣＭＯＳ論理回路の低いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタが、しきい値電圧に関して大きな製造プロセスばらつきを持っている。
【０１６８】
マルチＶｔｈ論理回路１３は、例えば中央処理ユニット(ＣＰＵ)や浮動小数点演算ユニット(ＦＰＵ)や暗号処理プロセッサや動画処理アクセラレータ等である。これらの機能ブロックのクリティカルパスに、上述の低しきい値ＣＭＯＳ論理回路が使用され、これらの機能ブロックの高性能化が実現される。一方、これらの機能ブロックの他のパスに、上述の高しきい値ＣＭＯＳ論理回路が使用され、これらの機能ブロックのアクティブ時もしくはスタンバイ時の消費電力が削減されることができる。
【０１６９】
《プロセスモニタ回路》
更に、図５に示した半導体集積回路の半導体チップ１１には、半導体チップ１１に形成される低しきい値ＣＭＯＳ論理回路の低いしきい値電圧(ＬＶｔｈ)のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧と高しきい値ＣＭＯＳ論理回路の高いしきい値電圧(ＨＶｔｈ)のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧を計測するプロセスモニタ回路１５、１６が内蔵されている。
【０１７０】
低しきい値電圧プロセスモニタ回路１５は低しきい値ＣＭＯＳ論理回路の低いしきい値電圧(ＬＶｔｈ)のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧を計測することによって、低しきい値電圧測定結果ＬＶＰを生成する。また更に高しきい値電圧プロセスモニタ回路１６は高しきい値ＣＭＯＳ論理回路の高いしきい値電圧(ＨＶｔｈ)のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧を計測することによって、高しきい値電圧測定結果ＨＶＰを生成する。
【０１７１】
具体的な例としては、低しきい値電圧プロセスモニタ回路１５と高しきい値電圧プロセスモニタ回路１６とはそれぞれリング型発振器で構成され、低しきい値電圧測定結果ＬＶＰと高しきい値電圧測定結果ＨＶＰとはリング型発振器の発振出力信号である。
【０１７２】
半導体チップ１１に形成される低しきい値ＣＭＯＳ論理回路の低いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧が高速側ウィンドウ(Fast Win.)に位置すると、低しきい値電圧プロセスモニタ回路１５から生成される低しきい値電圧測定結果ＬＶＰとしての発振出力信号の周波数は高い値となる。また、半導体チップ１１に形成される低しきい値ＣＭＯＳ論理回路の低いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧が典型側ウィンドウ(Typical Win.)に位置すると、低しきい値電圧プロセスモニタ回路１５から生成される低しきい値電圧測定結果ＬＶＰとしての発振出力信号の周波数は中間的な値となる。更に、半導体チップ１１に形成される低しきい値ＣＭＯＳ論理回路の低いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧が低速側ウィンドウ(Slow Win.)に位置すると、低しきい値電圧プロセスモニタ回路１５から生成される低しきい値電圧測定結果ＬＶＰとしての発振出力信号の周波数は低い値となる。
【０１７３】
半導体チップ１１に形成される高しきい値ＣＭＯＳ論理回路の高いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧が高速側ウィンドウ(Fast Win.)に位置すると、高しきい値電圧プロセスモニタ回路１６から生成される高しきい値電圧測定結果ＨＶＰとしての発振出力信号の周波数は高い値となる。また、半導体チップ１１に形成される高しきい値ＣＭＯＳ論理回路の高いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧が典型側ウィンドウ(Typical Win.)に位置すると、高しきい値電圧プロセスモニタ回路１６から生成される高しきい値電圧測定結果ＨＶＰとしての発振出力信号の周波数は中間的な値となる。更に、半導体チップ１１に形成される高しきい値ＣＭＯＳ論理回路の高いしきい値電圧のＮチャンネルおよびＰチャンネルのＭＯＳトランジスタのしきい値電圧が低速側ウィンドウ(Slow Win.)に位置すると、高しきい値電圧プロセスモニタ回路１６から生成される高しきい値電圧測定結果ＨＶＰとしての発振出力信号の周波数は低い値となる。
【０１７４】
《電源電圧コントローラ》
更に、図５に示す半導体集積回路の半導体チップ１１には、低しきい値電圧プロセスモニタ回路１５からの低しきい値電圧測定結果ＬＶＰと高しきい値電圧プロセスモニタ回路１６からの高しきい値電圧測定結果ＨＶＰとに応答する電源電圧コントローラ１４が内蔵されている。
【０１７５】
上述した本発明の実施の形態１の半導体集積回路の半導体チップ１１に内蔵される電源電圧コントローラ１４は、プロセスモニタ回路１５、１６の測定結果ＬＶＰ、ＨＶＰに応答してマルチＶｔｈ論理回路１３へ供給される電源電圧ＶDDのレベルを図３に示す方式で制御する制御信号ＩＣＣを生成する。半導体集積回路の半導体チップ１１に接続された電源集積回路１２は、電源電圧コントローラ１４からの制御信号ＩＣＣに応答して図３に示す方式で調整された電圧レベルの電源電圧ＶDDを半導体チップ１１に内蔵されたマルチＶｔｈ論理回路１３の低しきい値ＣＭＯＳ論理回路と高しきい値ＣＭＯＳ論理回路とに供給する。
【０１７６】
すなわち、プロセスモニタ回路１５、１６の測定結果ＬＶＰ、ＨＶＰが半導体チップ１１中に形成された低しきい値ＣＭＯＳ論理回路のしきい値電圧と高しきい値ＣＭＯＳ論理回路のしきい値電圧が高速側ウィンドウ(Fast Win.)に位置することを検出すると、マルチＶｔｈ論理回路１３に供給される源電圧ＶDDのレベルを小さな変化勾配β［Ｖ／σ］に従った低い電源電圧ＶDD−ΔＶDDのレベルに設定する。
【０１７７】
また、プロセスモニタ回路１５、１６の測定結果ＬＶＰ、ＨＶＰが半導体チップ１１中に形成された低しきい値ＣＭＯＳ論理回路のしきい値電圧と高しきい値ＣＭＯＳ論理回路のしきい値電圧が典型側ウィンドウ(Typical Win.)に位置することを検出すると、マルチＶｔｈ論理回路１３に供給される電源電圧ＶDDのレベルを中間的な電源電圧ＶDD±０のレベルに設定する。
【０１７８】
更に、プロセスモニタ回路１５、１６の測定結果ＬＶＰ、ＨＶＰが半導体チップ１１中に形成された低しきい値ＣＭＯＳ論理回路のしきい値電圧と高しきい値ＣＭＯＳ論理回路のしきい値電圧が低速側ウィンドウ(Slow Win.)に位置することを検出すると、マルチＶｔｈ論理回路１３に供給される電源電圧ＶDDのレベルを大きな変化勾配α［Ｖ／σ］に従った電源電圧ＶDD＋ΔＶDDのレベルに設定する。
【０１７９】
上述した本発明の実施の形態２の半導体集積回路の半導体チップ１１に内蔵される電源電圧コントローラ１４は、プロセスモニタ回路１５、１６の測定結果ＬＶＰ、ＨＶＰに応答してマルチＶｔｈ論理回路１３へ供給される電源電圧ＶDDのレベルを図４(Ａ)、(Ｂ)に示す方式で制御する制御信号ＩＣＣを生成する。半導体集積回路の半導体チップ１１に接続された電源集積回路１２は、電源電圧コントローラ１４からの制御信号ＩＣＣに応答して図４(Ａ)、(Ｂ)に示した方式で調整された電圧レベルの電源電圧ＶDDを半導体チップ１１に内蔵されたマルチＶｔｈ論理回路１３の低しきい値ＣＭＯＳ論理回路と高しきい値ＣＭＯＳ論理回路に供給する。
【０１８０】
すなわち、プロセスモニタ回路１５、１６の測定結果ＬＶＰ、ＨＶＰにより、半導体チップ１１に形成された低しきい値ＣＭＯＳ論理回路のしきい値電圧と高しきい値ＣＭＯＳ論理回路のしきい値電圧の状態が図４(Ａ)に示したマトリックスウィンドウの９分割エントリーのどの１つに対応しているかが検出される。この検出結果に応答して、制御信号ＩＣＣは図４(Ｂ)に示したテーブル中の９個のエントリーのどの１つのエントリーに規定された電圧レベルがマルチＶｔｈ論理回路１３の低しきい値ＣＭＯＳ論理回路と高しきい値ＣＭＯＳ論理回路とに供給される電源電圧ＶDDとして使用されるかを電源電圧コントローラ１４に指示するものである。
【０１８１】
尚、マルチＶｔｈ論理回路１３に供給される電源電圧ＶDDを生成する電源電圧コントローラ１４としては、応答性に優れたシリーズレギュレータが使用されることができる。だが、電源電圧コントローラ１４としては、優れた電源効率のスイッチングレギュレータを使用することが推奨される。
【０１８２】
《プロセスモニタ回路の構成》
図６は、図５に示す半導体集積回路の半導体チップ１１に内蔵される低しきい値電圧プロセスモニタ回路１５または高しきい値電圧プロセスモニタ回路１６として使用可能なリング型発振器の構成を示す図である。
【０１８３】
図６(Ａ)は、電源電圧ＶDDの変動によって発振周波数の変動は大きいがチップ占有面積が小さなリング型発振器の構成を示している。図６(Ａ)に示したリング型発振器は、イネーブル信号ＥＮが一方の入力端子に供給されるＣＭＯＳＮＡＮＤゲート２１とＣＭＯＳインバータ２２の偶数段インバータチェインとを含んでいる。ＣＭＯＳＮＡＮＤゲート２１の一方の入力端子に供給されるイネーブル信号ＥＮがハイレベル“１”となることに応答して、偶数段インバータチェインの最終段のＣＭＯＳインバータの出力信号ＯＵＴが偶数段インバータチェインの初段のＣＭＯＳインバータの入力端子に伝達されて、リング型発振器は発振動作を実行する。またイネーブル信号ＥＮがローレベル“０”となることに応答して、リング型発振器は発振動作を停止する。
【０１８４】
尚、ＣＭＯＳＮＡＮＤゲート２１とＣＭＯＳインバータ２２の偶数段インバータチェインとは、リング型発振器の奇数段インバータチェインを構成しているので、奇数段インバータチェインによる正帰還によってリング型発振器が発振する。リング型発振器の発振周波数は、各段の伝播遅延時間の奇数段数倍に逆比例する一方、各段の伝播遅延時間は電源電圧ＶDDの値に逆比例する。
【０１８５】
図６(Ａ)に示したリング型発振器で、偶数段インバータチェインの各ＣＭＯＳインバータ２２は、ソースが電源電圧ＶDDに接続された単一のＰチャンネルのＭＯＳトランジスタＭｐ１とソースが接地電位ＧＮＤに接続された単一のＮチャンネルのＭＯＳトランジスタＭｎ１とを含んでいる。
【０１８６】
図６(Ａ)に示したリング型発振器で、偶数段インバータチェインの各ＣＭＯＳインバータ２２に含まれたＰチャンネルのＭＯＳトランジスタＭｐ１とＮチャンネルのＭＯＳトランジスタＭｎ１とをチャンネル領域への不純物のイオン打ち込みによって低いしきい値電圧とすることによって、図６(Ａ)に示したリング型発振器は図５に示す半導体集積回路の半導体チップ１１に内蔵される低しきい値電圧プロセスモニタ回路１５として使用されることが可能となる。また図６(Ａ)に示したリング型発振器で、偶数段インバータチェインの各ＣＭＯＳインバータ２２に含まれたＰチャンネルのＭＯＳトランジスタＭｐ１とＮチャンネルのＭＯＳトランジスタＭｎ１とをチャンネル領域への不純物のイオン打ち込みによって高いしきい値電圧とすることによって、図６(Ａ)に示したリング型発振器は図５に示す半導体集積回路の半導体チップ１１に内蔵される高しきい値電圧プロセスモニタ回路１６として使用されることが可能となる。
【０１８７】
図６(Ｂ)は、チップ占有面積は大きいが電源電圧ＶDDの変動によって発振周波数の変動が小さなリング型発振器の構成を示している。図６(Ｂ)に示したリング型発振器は、イネーブル信号ＥＮが一方の入力端子に供給されるＣＭＯＳＮＡＮＤゲート２３とＣＭＯＳインバータ２４の偶数段インバータチェインとを含んでいる。ＣＭＯＳＮＡＮＤゲート２３の一方の入力端子に供給されるイネーブル信号ＥＮがハイレベル“１”となることに応答して、偶数段インバータチェインの最終段のＣＭＯＳインバータの出力信号ＯＵＴが偶数段インバータチェインの初段のＣＭＯＳインバータの入力端子に伝達されて、リング型発振器は発振動作を実行する。またイネーブル信号ＥＮがローレベル“０”となることに応答して、リング型発振器は発振動作を停止する。
【０１８８】
図６(Ｂ)に示すリング型発振器で、偶数段インバータチェインの各ＣＭＯＳインバータ２２は、電源電圧ＶDDに接続された４個のＰチャンネルのＭＯＳトランジスタＰｐ４、Ｍｐ３、Ｍｐ２、Ｍｐ１と接地電位ＧＮＤに接続された４個のＮチャンネルのＭＯＳトランジスタＭｎ１、Ｍｎ２、Ｍｎ３、Ｍｎ４を含んでいる。
【０１８９】
図６(Ｂ)に示したリング型発振器で、偶数段インバータチェインの各ＣＭＯＳインバータ２２に含まれた４個のＰチャンネルのＭＯＳトランジスタＰｐ４〜Ｍｐ１と４個のＮチャンネルのＭＯＳトランジスタＭｎ１〜Ｍｎ４とをチャンネル領域への不純物のイオン打ち込みによって低いしきい値電圧とすることによって、図６(Ｂ)に示したリング型発振器は図５に示す半導体集積回路の半導体チップ１１に内蔵される低しきい値電圧プロセスモニタ回路１５として使用されることが可能となる。また図６(Ｂ)に示したリング型発振器で、偶数段インバータチェインの各ＣＭＯＳインバータ２２に含まれた４個のＰチャンネルのＭＯＳトランジスタＰｐ４〜Ｍｐ１と４個のＮチャンネルのＭＯＳトランジスタＭｎ１〜Ｍｎ４をチャンネル領域への不純物のイオン打ち込みによって高いしきい値電圧とすることによって、図６(Ｂ)に示したリング型発振器は図５に示す半導体集積回路の半導体チップ１１に内蔵される高しきい値電圧プロセスモニタ回路１６として使用されることが可能となる。
【０１９０】
《電源電圧コントローラの構成》
図７は、図５に示した半導体集積回路の半導体チップ１１に内蔵される電源電圧コントローラ１４の構成を示す図である。
【０１９１】
図７に示す電源電圧コントローラ１４は、セレクタ１４１と、カウンタ１４２と、電源電圧計算ユニット１４３とを含んでいる。
【０１９２】
まず、セレクタ１４１の一方の入力端子と他方の入力端子に、低しきい値電圧プロセスモニタ回路１５の低しきい値電圧測定結果ＬＶＰの発振出力信号と高しきい値電圧プロセスモニタ回路１６の高しきい値電圧測定結果ＨＶＰの発振出力信号とがそれぞれ供給される。セレクタ１４１の選択制御端子にローレベル“０”の選択信号ＳＥＬが供給されると、一方の入力端子の低しきい値電圧測定結果ＬＶＰの発振出力信号が選択出力信号ＸＶＰとして選択され、選択出力信号ＸＶＰはカウンタ１４２の入力端子に供給される。セレクタ１４１の選択制御端子にハイレベル“１”の選択信号ＳＥＬが供給されると、他方の入力端子の高しきい値電圧測定結果ＨＶＰの発振出力信号が選択出力信号ＸＶＰとして選択され、選択出力信号ＸＶＰはカウンタ１４２の入力端子に供給される。
【０１９３】
カウンタ１４２の他の入力端子に水晶振動子によって生成される高安定度の周波数の基準クロックパルス信号ＲＥＦが供給され、カウンタ１４２は基準クロックパルス信号ＲＥＦのハイレベル“１”の期間にセレクタ１４１から供給される選択出力信号ＸＶＰのトグル回数を計測して、カウント出力ＣＯがカウンタ１４２の出力を生成する。更にカウンタ１４２から生成されるカウント出力ＣＯには、低しきい値電圧測定結果ＬＶＰの発振出力信号のトグル回数の情報と高しきい値電圧測定結果ＨＶＰのトグル回数の情報が含まれている。
【０１９４】
従って電源電圧計算ユニット１４３はカウンタ１４２からのカウント出力ＣＯに応答して、マルチＶｔｈ論理回路１３へ供給される電源電圧ＶDDのレベルを図３または図４(Ａ)、(Ｂ)に示す方式で制御する制御信号ＩＣＣを生成する。
【０１９５】
《カウンタの構成》
図８は、図７に示した電源電圧コントローラ１４に含まれるカウンタ１４２の構成を示す図である。
【０１９６】
図８に示すカウンタ１４２は、トグル回数計測回路１４２１と、平均化回路１４２２とを含んでいる。
【０１９７】
トグル回数計測回路１４２１は、基準クロックパルス信号ＲＥＦのハイレベル“１”の期間にセレクタ１４１から供給される選択出力信号ＸＶＰのトグル回数を計測することによって、低しきい値電圧測定結果ＬＶＰの発振周波数と高しきい値電圧測定結果ＨＶＰの発振周波数とを測定する。
【０１９８】
平均化回路１４２２は、基準クロックパルス信号ＲＥＦの１０サイクルの間でのトグル回数計測回路１４２１での測定結果の平均値を算出して、高精度のカウント出力ＣＯを生成する。
【０１９９】
《適応型電圧スケーリング(ＡＶＳ)の動作》
図５に示した半導体集積回路の半導体チップ１１の電源投入時等のシステム・イニシャライズにおいて、電源電圧コントローラ１４からの制御信号ＩＣＣは電源集積回路１２に対して半導体チップ１１に供給される電源電圧ＶDDのレベルが中間的な電源電圧ＶDD±０のレベルとなるように指示する。半導体チップ１１に中間的な電源電圧ＶDD±０のレベルの電源電圧ＶDDが供給されている間に、低しきい値電圧プロセスモニタ回路１５と高しきい値電圧プロセスモニタ回路１６とは、半導体チップ１１の状態が図４(Ａ)に示したマトリックスウィンドウで９分割されたエントリーのどの１つに対応しているか検出する。この検出結果に応答して、電源電圧コントローラ１４は低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)とのトランジスタが混在するマルチＶｔｈ論理回路１３に供給される電源電圧ＶDDのレベルを、図４(Ｂ)に示すテーブルのルールに従って設定する。
【０２００】
このようにしてマルチＶｔｈ論理回路１３に供給される電源電圧ＶDDのレベルが図４(Ｂ)に示すテーブルのルールに従って確定した後に、電源電圧コントローラ１４は低しきい値電圧プロセスモニタ回路１５と高しきい値電圧プロセスモニタ回路１６とをレプリカ回路として使用して、マルチＶｔｈ論理回路１３の速度チューニングを実行する。
【０２０１】
すなわち、システム・イニシャライズにて、図４(Ｂ)に示すテーブルのルールに従って電源電圧の小さな変化勾配β［Ｖ／σ］に従った比較的低い電源電圧ＶDD−ΔＶDDのレベルが選択された場合には、高しきい値電圧プロセスモニタ回路１６がレプリカ回路として使用される。この状態にて、カウンタ１４２のカウント出力ＣＯから目標動作速度に対応する周波数カウント値が出力されるように、電源電圧コントローラ１４は比較的低い電源電圧ＶDD−ΔＶDDのレベルを微調整する。
【０２０２】
更に、システム・イニシャライズにて、図４(Ｂ)に示すテーブルのルールに従って電源電圧の小さな変化勾配β［Ｖ／σ］に従った比較的に高い電源電圧ＶDD＋ΔＶDDのレベルが選択された場合にも、高しきい値電圧プロセスモニタ回路１６がレプリカ回路として使用される。この状態にて、カウンタ１４２のカウント出力ＣＯから目標動作速度に対応する周波数カウント値が出力されるように、電源電圧コントローラ１４は比較的に高い電源電圧ＶDD＋ΔＶDDのレベルを微調整する。
【０２０３】
また、システム・イニシャライズにて、図４(Ｂ)に示すテーブルのルールに従って電源電圧の大きな変化勾配α［Ｖ／σ］に従った相当高い電源電圧ＶDD＋ΔＶDDのレベルが選択された場合には、低しきい値電圧プロセスモニタ回路１５がレプリカ回路として使用される。この状態にて、カウンタ１４２のカウント出力ＣＯから目標動作速度に対応する周波数カウント値が出力されるように、電源電圧コントローラ１４は相当高い電源電圧ＶDD＋ΔＶDDのレベルを微調整する。
【０２０４】
また更に、システム・イニシャライズで、最初に半導体チップ１１に中間的な電源電圧ＶDD±０のレベルの電源電圧ＶDDが供給されている間に、低しきい値電圧プロセスモニタ回路１５と高しきい値電圧プロセスモニタ回路１６とは、半導体チップ１１の状態が図３に示した３分割ウィンドウのどの１つに対応しているか検出する。この検出結果に応答して、電源電圧コントローラ１４は低いしきい値電圧(ＬＶｔｈ)と高いしきい値電圧(ＨＶｔｈ)とのトランジスタが混在するマルチＶｔｈ論理回路１３に供給される電源電圧ＶDDのレベルを、図３のように小さな変化勾配β［Ｖ／σ］に従った低い電源電圧ＶDD−ΔＶDDのレベル、中間的な電源電圧ＶDD±０のレベル、大きな変化勾配α［Ｖ／σ］に従った高い電源電圧ＶDD＋ΔＶDDのレベルのいずれかに設定する。その後に、電源電圧コントローラ１４は低しきい値電圧プロセスモニタ回路１５と高しきい値電圧プロセスモニタ回路１６とをレプリカ回路として使用して、マルチＶｔｈ論理回路１３の速度チューニングを実行する。
【０２０５】
すなわち、システム・イニシャライズにて、小さな変化勾配β［Ｖ／σ］に従った低い電源電圧ＶDD−ΔＶDDのレベルが選択された場合には、高しきい値電圧プロセスモニタ回路１６がレプリカ回路として使用される。この状態で、電源電圧コントローラ１４は低い電源電圧ＶDD−ΔＶDDのレベルを微調整する。
【０２０６】
更に、システム・イニシャライズにて、大きな変化勾配α［Ｖ／σ］に従った高い電源電圧ＶDD＋ΔＶDDのレベルが選択された場合には、高しきい値電圧プロセスモニタ回路１６がレプリカ回路として使用される。この状態で、電源電圧コントローラ１４は高い電源電圧ＶDD＋ΔＶDDのレベルを微調整する。
【０２０７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２０８】
例えば、図３に示した本発明の実施の形態１のプロセスウィンドウは３分割から５分割に発展することが可能である。すなわち、高速側ウィンドウ(Fast Win.)は高低速(Fast-Slow Win.)と高高速(Fast-Fast Win.)とに分割され、低速側ウィンドウ(Slow Win.)は低低速(Slow- Slow Win.)と低高速(Slow-Fast Win.)とに分割される。従って、高高速(Fast-Fast Win.)では高低速(Fast-Slow Win.)よりも更に低い電源電圧ＶDD−ΔＶDDが使用され、低低速(Slow- Slow Win.)では低高速(Slow-Fast Win.)よりも更に高い電源電圧ＶDD＋ΔＶDDが使用される。
【０２０９】
また、図４に示した本発明の実施の形態２のマトリックスウィンドウは、９分割から２５分割に発展することが可能である。すなわち、図４(Ａ)の横軸の高いしきい値電圧(ＨＶｔｈ)のトランジスタのしきい値電圧を５分割とする一方、図４(Ａ)の縦軸の低いしきい値電圧(ＬＶｔｈ)のトランジスタのしきい値電圧も５分割とすることにより、２５分割のマトリックスウィンドウが得られる。
【０２１０】
更に、図５に示した半導体集積回路の半導体チップ１１中には、外部電源電圧Ｅｘｔ＿ＶDDが供給される高耐圧ＭＯＳ回路や外部インターフェースやアナログ機能ブロック(Ａ／Ｄ変換器、Ｄ／Ａ変換器)等を内蔵することが可能である。
【０２１１】
また更に、図５に示した半導体集積回路の半導体チップ１１中には、電源集積回路１２と実質的に等価な機能を有する電源回路を内蔵することも可能である。このチップ内蔵電源回路に外部電源電圧Ｅｘｔ＿ＶDDが供給されることによって、チップ内蔵電源回路からマルチＶｔｈ論理回路１３、低しきい値電圧プロセスモニタ回路１５、高しきい値電圧プロセスモニタ回路１６に供給される電源電圧ＶDDが生成される。
【符号の説明】
【０２１２】
１１…半導体集積回路の半導体チップ
１２…電源集積回路
１３…マルチＶｔｈ論理回路
１４…電源電圧コントローラ
１５…低しきい値電圧プロセスモニタ回路
１６…高しきい値電圧プロセスモニタ回路  
２１…ＣＭＯＳＮＡＮＤゲート
２２…ＣＭＯＳインバータ
２３…ＣＭＯＳＮＡＮＤゲート
２４…ＣＭＯＳインバータ
１４１…セレクタ
１４２…カウンタ
１４３…電源電圧計算ユニット
１４２１…トグル回数計測回路
１４２２…平均化回路
【図１】
2010278332.tif 000014
【図２】
2010278332.tif 000015
【図３】
2010278332.tif 000016
【図４】
2010278332.tif 000017
【図５】
2010278332.tif 000018
【図６】
2010278332.tif 000019
【図７】
2010278332.tif 000020
【図８】
2010278332.tif 000021