(57)【要約】【課題】サージ電圧に対して、ブレイクダウンのあと、スナップバックし、十分なドレイン電流を確保することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１００は、第１面１１１と第２面１１２を有する低濃度のＮ型半導体としてのN-deep-Well 領域１０１、および第１面１１１側に形成されたＮ型高濃度のソース領域１０３、第１面１１１側でソース領域１０３と間隔をおいて形成されたドレイン領域１０５、ソース領域１０３より第２面側の領域を含んでソース領域１０３を囲むように形成されたＰ型のウェル領域１０２、ドレイン領域１０５より第２面側の領域を含んでドレイン領域を囲むように形成された中濃度のオフセットドレイン領域１０４を有し、オフセットドレイン領域１０４のＰ型ウェル領域１０２に対向する側に、Ｐ領域１０６が形成されている。【選択図】図９
2010212517.tif 000002
【特許請求の範囲】
【請求項１】
第１面と第２面を有する低濃度の第１導電型半導体と、
上記第１導電型半導体の第１面側に形成された第１導電型高濃度のソース領域と、
上記第１導電型半導体の第１面側で上記ソース領域と間隔をおいて形成されたドレイン領域と、
上記第１導電型半導体に、上記ソース領域より第２面側の領域を含んで当該ソース領域を囲むように形成された第２導電型のウェル領域と、
上記第１導電型半導体に、上記ドレイン領域より第２面側の領域を含んで当該ドレイン領域を囲むように形成された中濃度のオフセットドレイン領域と、を有し、
上記オフセットドレイン領域の上記第２導電型ウェル領域と対向する側に、
第２導電型領域が形成されている
半導体装置。
【請求項２】
上記第２導電型領域は、
上記オフセットドレイン領域に、上記ドレイン領域にサージ電圧がかかったときにドレイン領域でブレイクダウンし、バイポーラ動作時にその中を電流が流れて広く電流経路を確保するのに十分な濃度、深さを持つ
請求項１記載の半導体装置。
【請求項３】
上記第２導電型領域の深さは、上記第２導電型ウェル領域の深さの５０％以上の深さを有する
請求項１または２記載の半導体装置。
【請求項４】
上記第２導電型領域の深さは、上記ドレイン領域の当該第２導電型領域側の端部と上記第２導電型ウェル領域の上記ドレイン領域側の深さ方向の端部を結ぶ線より深い領域に上記第２導電型領域が存在する深さに設定される
請求項１または２記載の半導体装置。
【請求項５】
スナップバックがはじまるドレイン電圧の値は、上記第２導電型領域と上記第２導電型ウェル領域の距離により制御されている
請求項１から４のいずれか一に記載の半導体装置。
【請求項６】
上記第２導電型領域と上記第２導電型ウェル領域とは濃度が同程度である
請求項１から５のいずれか一に記載の半導体装置。
【請求項７】
上記第１導電型はＮ型であり、上記第２導電型はＰ型である
請求項１から６のいずれか一に記載の半導体装置。
【請求項８】
第１面と第２面を有する低濃度の第１導電型半導体と、
上記第１導電型半導体の第１面側に形成された第１導電型高濃度のソース領域と、
上記第１導電型半導体の第１面側で上記ソース領域と間隔をおいて形成されたドレイン領域と、
上記第１導電型半導体に、上記ソース領域より第２面側の領域を含んで当該ソース領域を囲むように形成された第２導電型のウェル領域と、
上記第１導電型半導体に、上記ドレイン領域より第２面側の領域を含んで当該ドレイン領域を囲むように形成された中濃度のオフセットドレイン領域と、を有し、
上記オフセットドレイン領域に、
上記オフセットドレイン領域の上記第２導電型ウェル領域と対向する側に、
半導体装置を製造する際に、
上記第２導電型領域を形成する工程と、上記第２導電ウェル領域を形成する工程とを、同時並列的に同じイオン打ち込みにより行う
半導体装置の製造方法。
【請求項９】
上記第２導電型領域は、
上記オフセットドレイン領域に、上記ドレイン領域にサージ電圧がかかったときにドレイン領域でブレイクダウンし、バイポーラ動作時にその中を電流が流れて広く電流経路を確保するのに十分な濃度、深さを持つように形成される
請求項８記載の半導体装置の製造方法。
【請求項１０】
上記第２導電型領域と上記第２導電型ウェル領域の距離を変化させることにより、スナップバックがはじまるドレイン電圧の値を制御する
請求項８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばＬＤＭＯＳをＥＳＤ（Electrostatic Discharge）素子として用いる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
図１は、一般的なＬＤＭＯＳの断面図である。
このＬＤＭＯＳは、不純物分布で領域を分けると、Ｎ型ディープウェル（N-deep-Well）領域１、Ｐ型ウェル（P-Well）領域２、ソース（source）領域３、オフセットドレイン（offset drain）４、およびドレイン（drain）領域５を有する。また、図１において、６はドレイン電極、７はゲート電極、８はソース電極をそれぞれ示している。
【０００３】
N-deep-Well領域１の濃度は 1e15 程度、Ｐ型ウェル領域２の濃度は 1e17 程度、深さは ２μｍ程度である。ソース領域３、ドレイン領域５ はともに濃度 1e20程度、深さ０．３μｍ程度である。オフセットドレイン４はＮ型で、濃度はＰ型ウェル領域２ と同程度、深さは１1μｍ程度である。
【０００４】
この構造のＥＳＤ保護素子(GGMOS = ゲート（Gate）をＧＮＤに落としたＭＯＳ)で、ドレイン電極６にサージ電圧が印加されると、通常の耐圧までドレイン電流は抑えられた後、ブレイクダウンし、基板電位があがり、バイポーラ（bipolar）動作を始める。
【０００５】
図２は、その様子をドレイン電圧（Vdrain） - ドレイン電流（Idrain） の関係としてグラフにプロットして示す図である。
【０００６】
ドレイン電圧Vdrain が２０Ｖ以上の部分ではバイポーラ動作をしてはいるが、負抵抗特性を示すスナップバック（snapback）をしない。このため、ドレイン電圧Vdrainは上昇し続け、この保護素子自体も、ドレイン電流をあまり流さないうちに破壊してしまうので、ＥＳＤ保護素子としては不十分である。
【０００７】
スナップバックせず、また、バイポーラ動作後、すぐに破壊する理由は以下の通りである。
【０００８】
図３にデバイスシミュレーションによる、バイポーラ動作中の図１に対応したデバイスの電流密度分布を示す。
ブレイクダウン（Breakdown）したあと、電流はドレイン領域５から流れ、ゲート端７ａに集中する。電流経路はデバイスの表面付近に集中するため、結果的にこの電流経路は高抵抗となるため、バイポーラ動作後もドレイン領域５の電圧が下がらない。これがスナップバックしない理由である。
また、ゲート端７ａに電流が集中することで、この部分の温度が局所的に上がり、デバイスそのものが破壊に至る。これがすぐに破壊する理由である。
【０００９】
ＬＤＭＯＳの不純物分布の技術としてリサーフ（RESURF）という手法が知られている。これはＥＳＤ耐量を上げるというより、もともとＬＤＭＯＳが確保したい耐圧を上げるための手法である。
【００１０】
図４に典型的なリサーフ（RESURF）の不純物分布を示す。
図４に示すように、図１のＰ型ウェル領域２がドレイン下まで延びている。このＰ領域９によってオフセットドレイン領域４を下方からも空乏化させて電界集中を防ぐ。
【００１１】
この手法がＥＳＤ耐量にも効果があることは知られており、たとえば特許文献１，２などのリサーフ（RESURF）構造を用いた高耐圧ＭＯＳではＥＳＤの高耐量もその特性としてあげている。
また、リサーフ（RESURF）にはバリエーションと呼ばれるものがある。非特許文献１によれば、オフセットドレイン領域４の表面にもＰ領域を作るもの(double RESURF = 図５）、表面ではなくやや埋め込んだ位置に作るもの（図６）などがある。
【００１２】
いずれの方法もＥＳＤに対して効果がある。デバイスシミュレーションすると、図４の構造で図１のＬＤＭＯＳと同じだけの電流が流れている場合、従来のＬＤＭＯＳに比較して電流がゲート端に集中せず、分散していることが見て取れる。
すなわち、発熱箇所も分散し、従来より大量のドレイン電流に耐えられることがわかる。図５や図６のような不純物分布であっても電流の経路の分散という意味では同様であり、従来の構造より破壊するまでに多くの電流が流せる。
【００１３】
図７に図５の構造のＬＤＭＯＳの、サージ電圧に対する ドレイン電圧（Vdrain）-ドレイン電流（Idrain） の実測結果を示す。図７において、ＢＶｄｓはフレイクダウン電圧を、ＢＲＫ（破壊）はこの素子の破壊した電圧、電流を示す。
【００１４】
この場合も、図２と同様、スナップバックしない。前述のように、スナップバックしないと、バイポーラ動作後もドレイン電圧は上昇し続け、この保護素子自体も、ドレイン電流をあまり流さないうちに破壊してしまうので、ＥＳＤ保護素子としては不十分である。  
【００１５】
図８にデバイスシミュレーションによる、バイポーラ動作中の図５に対応したデバイスの電流密度分布を示す。
これは、バイポーラ動作時の電流経路はゲート端を迂回するがやはり表面付近に集中するため、結果的にやはり高抵抗であるためだと考えられる。
すなわち、従来のリサーフ（RESURF）構造ではＥＳＤ保護素子として用いるとき、十分な機能を果たすことができない。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開2006-261242号公報
【特許文献２】特開2007-305808号公報
【非特許文献】
【００１７】
【非特許文献１】Disney， et.al.， “A New 800V Lateral MOSFET with Dual Conduction Paths”， Proc. ISPSD 2001， pp.399-402
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述したように、ＬＤＭＯＳをＥＳＤ保護素子として用いる(GGMOS)ときに、従来の構造 (RESURF 構造なし)では、サージ電圧に対して、ブレイクダウンのあと、スナップバックせず、十分なドレイン電流を確保することができない。
理由は、バイポーラ動作時の電流経路が表面に集中するため抵抗が高いこと、電流がゲート端に集中するためである。
また、リサーフ（RESURF）構造にすると、電流集中は緩和されて従来構造よりはドレイン電流を確保できるが、サージ電圧に対してスナップバックせず、やはり十分なドレイン電流を確保することができない。
理由は、バイポーラ動作時の電流経路が依然狭くて高抵抗であることである。
【００１９】
本発明は、サージ電圧に対して、ブレイクダウンのあと、スナップバックし、十分なドレイン電流を確保することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の観点は、第１面と第２面を有する低濃度の第１導電型半導体と、上記第１導電型半導体の第１面側に形成された第１導電型高濃度のソース領域と、上記第１導電型半導体の第１面側で上記ソース領域と間隔をおいて形成されたドレイン領域と、上記第１導電型半導体に、上記ソース領域より第２面側の領域を含んで当該ソース領域を囲むように形成された第２導電型のウェル領域と、上記第１導電型半導体に、上記ドレイン領域より第２面側の領域を含んで当該ドレイン領域を囲むように形成された中濃度のオフセットドレイン領域と、を有し、上記オフセットドレイン領域の上記第２導電型ウェル領域と対向する側に、第２導電型領域が形成されている。
【００２１】
本発明によれば、第２導電型領域（たとえばＰ領域）のドレイン側端とドレイン領域との間でブレイクダウン（breakdown）を起こすバイポーラ（bipolar）動作時には、ドレイン電流はこの第２導電型領域を流れる。第２導電型領域はそれに必要な深さを持つ。
第２導電型領域のゲート電極端部側はゲート端に達するのが十分条件であるが、ゲート端まで達していなくても、デバイスシミュレーションなどにより、バイポーラ動作後の電流がゲート端に集中しない位置まで近づけるのが必要条件である。
本発明においては、第２導電型領域は十分に深くまでとられており、ドレイン側の端でブレイクダウン（breakdown）を起こす。その後、バイポーラ動作を行うとき、広く第２導電方領域の内部を経路とし、大量に電流を流せるためスナップバック（snapback）する。
また、第２導電型領域を電流経路とするため、ゲート端に電流集中せず、局所的な発熱とそれによる破壊も防げる。
【発明の効果】
【００２２】
本発明によれば、ＬＤＭＯＳを用いたＥＳＤ保護素子において、サージ電圧に対して、ブレイクダウンのあと、スナップバックし、十分なドレイン電流を確保することができる。
【図面の簡単な説明】
【００２３】
【図１】一般的なＬＤＭＯＳの断面図である。
【図２】通常のＬＤＭＯＳをＥＳＤ保護素子として使用した場合のドレイン電圧（Vdrain）-ドレイン電流（Idrain）特性曲線を示す図である。
【図３】デバイスシミュレーションによる、バイポーラ動作中の図１に対応したデバイスの電流密度分布を示す図である。
【図４】典型的なリサーフ（RESURF）の不純物分布を示す図である。
【図５】ダブルリサーフ（double RESURF）構造用Ｐ領域を表面に形成した半導体装置を示す図である。
【図６】ダブルリサーフ（double RESURF）構造用Ｐ領域を表面ではなくやや埋め込んだ位置に形成した半導体装置を示す図である。
【図７】図５の構造のＬＤＭＯＳの、サージ電圧に対する ドレイン電圧（Vdrain）-ドレイン電流（Idrain） の実測結果を示す図である。
【図８】デバイスシミュレーションによる、バイポーラ動作中の図５に対応したデバイスの電流密度分布を示す図である。
【図９】本発明に係る半導体装置の構成例を示す簡略断面図である。
【図１０】本実施形態のＰ領域の深さについての概念を説明するための図である。
【図１１】図９に対応する構造でのバイポーラ動作中の電流密度を示す図である。
【図１２】ドレイン電圧（Vdrain）-ドレイン電流（Idrain）の関係図を示す図である。
【図１３】Ｐ領域を形成する工程として、Ｐ型ウェル領域と同時並列的に同じイオン打ち込みを行うことが可能であることを示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．半導体装置の構成
２．半導体装置の作用
３．半導体装置の製造方法
【００２５】
＜１．半導体装置の構成＞
図９は、本発明に係るＬＤＭＯＳ構造を有する半導体装置の構成例を示す簡略断面図である。
【００２６】
本半導体装置１００は、不純物分布で領域を分けると次のような構成要素を含んで形成されている。
【００２７】
すなわち、半導体装置１００は、Ｎ型ディープウェル（N-deep-Well）領域１０１、Ｐ型ウェル（P-Well）領域１０２、ソース（source）領域１０３、オフセットドレイン（offset drain）１０４、およびドレイン（drain）領域１０５を有する。
さらに、半導体装置１００は、第２導電型領域としてのＰ型ウェル領域（Ｐ領域）１０６、ドレイン電極１０７、ゲート電極１０８、およびソース電極１０９を有する。
本実施形態においては、Ｎ型が第１導電型に相当し、Ｐ型が第２導電型に相当する。
【００２８】
半導体装置１００は、表面側が第１面１１１を形成し、底面側が第２面１１２を形成する。
【００２９】
N-deep-Well領域１０１は、低濃度のＮ型半導体を形成する。
N-deep-Well領域１０１は、ゲート電極１０８のＰ領域１０６側端１０８ａからＰ型ウェル領域１０２の側部に至る領域では第１面１１１に表出するように形成されている。
N-deep-Well領域１０１はさらに第２面１１２側からＰ型ウェル領域１０２の底面側および側部、Ｐ領域１０６の側部、底面側、およびオフセットドレイン領域１０４の底面側にわたって形成されている。
【００３０】
Ｐ型ウェル領域１０２は、Ｎ型半導体（N-deep-Well領域１０１）のゲート電極１０８と対向する所定領域、図９のゲート電極の左半分からの左端側にかけて十分な深さを持って形成されている。
【００３１】
ソース領域１０３は、Ｐ型ウェル領域１０２内で、かつ第１面１１１側で一端側（図中左端側）にＮ型の高濃度領域として形成されている。
換言すれば、Ｐ型ウェル領域１０２は、ソース領域より第２面１１２側の領域を含んでソース領域１０３を囲むように形成されている。
このソース領域１０３上には、ソース電極１０９が形成されている。
ソース領域１０３の端部は、ゲート電極１０８の一端部１０８ａと一部対向するように形成されている。
【００３２】
オフセットドレイン領域１０４は、Ｎ型半導体（N-deep-Well領域１０１）の図９中のゲート電極１０８の他端部１０８ｂより右端側に中濃度（ドレイン領域１０５よりＮイオンの濃度が低い）領域として形成されている。
【００３３】
ドレイン領域１０５は、中濃度のＮ型オフセットドレイン領域１０５内で、かつ第１面１１１側で他端側（図中右端側）にＮ型の高濃度領域として形成されている。
換言すれば、オフセットドレイン領域１０６は、ドレイン領域より第２面１１２側の領域を含んでドレイン領域１０５を囲むように形成されている。
このドレイン領域１０５上には、ドレイン電極１０７が形成されている。
【００３４】
Ｐ領域１０６は、オフセットドレイン領域１０４に対してゲート電極１０８の他端部１０８ｂより右端側に所定の範囲をもって、かつ、オフセットドレイン領域１０４より深くなるように（第２面１１２側に向かって）形成されている。換言すれば、Ｐ領域１０６は、オフセットドレイン領域１０４のＰ型ウェル領域１０２と対向する側に形成される。
Ｐ領域１０６は、濃度がＰ型ウェル領域１０２と同等の濃度の高濃度領域として形成される。
【００３５】
N-deep-Well領域１０１の濃度は 1e15 程度、Ｐ型ウェル領域１０２の濃度は 1e17 程度、深さは２μｍ程度である。
ソース領域１０３、ドレイン領域１０５はともに濃度 1e20程度、深さ０．３μｍ程度である。
オフセットドレイン領域１０４はＮ型で、濃度はＰ型ウェル領域１０２と同程度、深さは１μｍ程度である。
Ｐ領域１０６の濃度は、Ｐ型ウェル領域１０２と同程度で 1e17 程度、Ｐ型ウェル領域１０２の深さの５０％以上、たとえば１．０〜１．５μｍ程度である。
換言すれば、Ｐ領域１０６は、オフセットドレイン領域１０４に、ドレイン領域１０５にサージ電圧がかかったときにドレイン領域１０５でブレイクダウンし、バイポーラ動作時にその中を電流が流れて広く電流経路を確保するのに十分な濃度、深さを持つ。
【００３６】
ここで、深さとは、デバイス表面である第１面１１１から各領域の底面までの距離をいう。
たとえば、Ｐ型ウェル領域１０２の深さとは、第１面１１１からＰ型ウェル領域１０２の底面までの距離をいう。
同様に、Ｐ領域１０６の深さとは、第１面１１１からＰ領域１０６の底面までの距離をいう。
【００３７】
このＰ領域１０６の深さについては、上述したように、Ｐ型ウェル領域１０２の深さの５０％以上の深さのとき後述する効果を発現する。
あるいは、図１０に示すように、Ｐ領域１０６の深さについては、ドレイン領域１０５のＰ領域１０６側の端部ＰとＰ型ウェル領域１０２のドレイン領域側下端Ｑを結ぶ線Ｌより下の領域（深い領域、第２面１１２側）にＰ領域１０６が存在する深さである。ここでドレイン領域側下端Ｑとは、ドレイン領域１０５の深さ方向における端部である。
Ｐ領域１０６は、濃度がＰ型ウェル領域１０２と同等の濃度の高濃度領域とし、かつ深さが同程度として形成されることも可能である。
この場合、製造工程においては、Ｐ領域１０６を形成する工程として、Ｐ型ウェル領域１０２と同時並列的に同じイオン打ち込みを行うことが可能である。
【００３８】
＜２．半導体装置の作用＞
次に、上記不純物分布を有する半導体装置１００の作用について説明する。
【００３９】
本半導体装置１００と、一般のＬＤＭＯＳとの違いは、オフセットドレイン領域１０４中にＰ領域１０６を形成することである。
このような構造は、図５、６のようなダブルリサーフ（double RESURF）やそのバリエーションと異なり、Ｐ領域１０６は次の特徴的な要件を満たす。
【００４０】
Ｐ領域１０６のドレイン側端とドレイン領域１０５との間でブレイクダウン（breakdown）を起こすバイポーラ（bipolar）動作時には、ドレイン電流はこのＰ領域１０６内を流れる。
Ｐ領域１０６はそれに必要な深さを持つ。
Ｐ領域１０６のゲート電極端部１０８ｂ側はゲート端に達するのが十分条件であるが、ゲート端まで達していなくても、デバイスシミュレーションなどにより、バイポーラ動作後の電流がゲート端に集中しない位置まで近づけるのが必要条件である。
【００４１】
通常のダブルリサーフ（double RESURF）の場合、電流経路は表面のＰ領域１０６の下側を通るが依然表面付近を通り、結果的に高抵抗なのでスナップバックしない。
これは、Ｐ領域の深さが不足しているためである。
【００４２】
一方、本実施形態においては、Ｐ領域１０６は十分に深くまでとられており、ドレイン側の端でブレイクダウン（breakdown）を起こす。
その後、バイポーラ動作を行うとき、広くＰ領域１０６の内部を経路とし、大量に電流を流せるためスナップバック（snapback）する。
また、Ｐ領域１０６を電流経路とするため、ゲート端に電流集中せず、局所的な発熱とそれによる破壊も防げる。
【００４３】
図１１に、図９に対応する構造でのバイポーラ動作中の電流密度をシミュレーションをもとに、また、図１２に、ドレイン電圧（Vdrain）-ドレイン電流（Idrain）の関係を実測結果をもとに示す。
図１１において、破線で示す領域が電流密度が高い。
図１２において、横軸はドレイン電圧（Vdrain）、縦軸がドレイン電流（Idrain）をそれぞれ示している。また、図１２において、ＢＶｄｓはブレイクダウン電圧を、ＢＲＫ（破壊）はこの素子の破壊した電圧、電流を、Ｖｔ１はスナップバック（snapback）をはじめるドレイン電圧をそれぞれ示す。
【００４４】
図１２から、本実施形態に係る半導体装置１００は、ブレイクダウン（breakdown）後、スナップバックする（負抵抗特性を示す）ことがわかる。
【００４５】
Ｐ領域１０６の濃度と深さについてさらに説明する。
【００４６】
(1)  濃度について
Ｐ領域１０６の濃度はＰ型ウェル領域１０２と同等の濃度が必要である。
これより濃度が薄い場合、電流経路はＰ領域１０６内部を通らず、その外側のオフセットドレイン領域１０４を通る。
逆に、Ｐ領域１０６の濃度をＰ型ウェル領域１０２の濃度より高くすることはかまわない。
【００４７】
(2) 深さについて
表面付近、より具体的にはＰ領域１０６の底面が０．５μｍ程度では、電流経路はＰ領域１０６の下側を通るため、高抵抗のオフセットドレイン領域１０４を通ることになる。
深い分にはかまわない。
なお、オフセットドレイン領域１０４部分の表面をＰ型にする必要はない。 
Ｐ領域１０６のドレイン側端とドレインとの間でブレイクダウン（breakdown）を起こし、バイポーラ動作時には、ドレイン電流はこのＰ領域１０６内を流れるという要件を満たすならそれでよい。
【００４８】
＜３．基本的な製造方法＞
本実施形態に係る半導体装置１００の構造の特徴は、図９に示す通り、オフセットドレイン領域１０４に、あるいはオフセットドレイン領域１０４に隣接してＰ領域１０６が存在することである。
このＰ領域１０６は、以下のようにして作製可能である。
すなわち、N-deep-Well 領域１０１、オフセットドレイン領域１０４をイオン打ち込みで作製する。
その後、Ｐ型ウェル領域１０２をＰ不純物分布のイオン打ち込みで作製し、その後（あるいは同時に、あるいは前に）、Ｐ領域１０６をＰ型不純物のイオン打ち込みで作製する。
この場合、オフセットドレイン（offset drain）領域１０４とＰ型ウェル領域１０２およびＰ領域１０６を作る順番は逆でもかまわない。
【００４９】
Ｐ領域１０６を作製する際の要件は、Ｐ領域１０６のドレイン側端とドレインとの間でブレイクダウン（breakdown）を起こし、バイポーラ動作時には、ドレイン電流はこのＰ領域内を広がって流れ、抵抗を高めないために必要な深さを持つ。
上述したように、この深さ（デバイス表面からＰ領域１０６の底面までの距離）は、Ｐ型ウェル領域１０２の５０％以上の深さのときに、本発明での効果が見られる。
また、上述したように、濃度はＰウェル領域１０２と同じオーダ(1e17程度)である。
Ｐ領域１０６のドレイン側と逆方向の端は、ゲート端１０８ｂ、あるいはそれよりソースよりの位置までである。
Ｐ型ウェル領域１０２と拡散後につながっても本発明の効果は得られる。
Ｐ領域１０６とＰ型ウェル領域１０２の距離はゼロであってもよい。すなわち、Ｐ領域１０６とＰ型ウェル領域１０２が一体化されていてもよい。
また、Ｐ領域１０６とＰ型ウェル領域１０２の距離を変化させることにより、スナップバックがはじまるドレイン電圧Ｖｔ１（図１２参照）の値を制御することが可能である。
【００５０】
［工程追加なしでの実現］
図９のＰ領域１０６は、Ｐ型ウェル領域１０２と同時並列的に作製することが可能である。
すなわち、通常、Ｐ型ウェル作製用には、Ｐ型ウェルの位置にのみＰ型不純物を打ち込むようになっていたのを、Ｐ領域１０６にも打ち込むように変更する。
【００５１】
図１３はそのように作製したときの不純物分布を示す図である。
なお、Ｐ領域１０６のゲート側の端はゲート端まで達していれば十分であるが、もっとＰ型ウェル領域１０２よりの位置まで達して、熱拡散などの理由でＰ型ウェル領域１０２とＰ型不純物の領域どうしがつながっても同様の効果を実現できる。
【００５２】
［リサーフ（RESURF構造）との組み合わせ］
本手法は、リサーフ（RESURF）構造との組み合わせで使う場合も効果がある。
なお、ダブルリサーフ（double RESURF）のような表面にＰ領域がある分布に対しては、本実施形態においてはＰ領域１０６が打たれるため、共存することはできない。
【００５３】
［ゲートなし］
ＭＯＳによるＥＳＤ保護素子は、ＧＧＭＯＳ（ゲートがグラウンド）の形にするほかに、ゲートなしで実現することも可能である。
本実施形態においても、ゲートなしの構造に適用可能である。
Ｐ領域１０６の作製も、通常のゲート有の場合と同様、Ｐ型ウェル領域１０２のあと（あるいは前、あるいは同時）に作製する。
【００５４】
［ＰＭＯＳ］
ＰＭＯＳの場合、本実施形態のＮ型不純物とＰ型不純物を逆にすることで同様の効果が得られる。
【００５５】
以上説明したように、本実施形態によれば、半導体装置１００は、第１面１１１と第２面１１２を有する低濃度のＮ型半導体としてのN-deep-Well 領域１０１、および第１面１１１側に形成されたＮ型高濃度のソース領域１０３を有する。
半導体装置１００は、第１面１１１側でソース領域１０３と間隔をおいて形成されたドレイン領域１０５、およびソース領域１０３より第２面側の領域を含んでソース領域１０３を囲むように形成されたＰ型のウェル領域１０２を有する。
半導体装置１００は、ドレイン領域１０５より第２面側の領域を含んでドレイン領域を囲むように形成された中濃度のオフセットドレイン領域１０４を有し、オフセットドレイン領域１０４に、Ｐ領域１０６が形成されている。
そして、Ｐ領域１０６は、オフセットドレイン領域１０４に、ドレイン領域１０５にサージ電圧がかかったときにドレイン領域でブレイクダウンし、バイポーラ動作時にその中を電流が流れて広く電流経路を確保するのに十分な濃度、深さを持つ。
したがって、本実施形態によれば、以下の効果を得ることができる。
【００５６】
ＬＤＭＯＳを用いた回路のＥＳＤ保護を行うに当たり、本手法を用いれば、複数の素子やスイッチなどを用いたＥＳＤ保護回路を作る必要はないので、素子数を減らすことができ、大きな面積を必要としない。
小さな面積で信頼性を保障できるため、チップ面積を小さくでき、採算性が高くなる。
特に、工程追加を伴わない手法を用いれば、従来と同じ工程数ですむため、経済的効果が大きい。
【符号の説明】
【００５７】
１００・・・半導体装置、１０１・・・Ｎ型ディープウェル（N-deep-Well）領域、１０２・・・Ｐ型ウェル（P-Well）領域、１０３・・・ソース（source）領域、１０４・・・オフセットドレイン（offset drain）、１０５・・・ドレイン（drain）領域、１０６・・・Ｐ型ウェル領域（Ｐ領域）、１０７・・・ドレイン電極、１０８・・・ゲート電極、１０９・・・ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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