(57)【要約】【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ１−ｘＡｌｘＯｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ１−ｘＡｌｘＮ１−ｚＯｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜およびメタルゲート電極を備えるｐチャネル型電界効果トランジスタを有する半導体装置であって、
前記メタルゲート電極は、金属元素、Ａｌ元素、およびＯ元素からなる結合を有するＭｅ１−ｘＡｌｘＯｙ組成の導電性膜により構成され、前記Ａｌ元素の割合ｘは０．２以上０．７５以下、前記Ｏ元素の割合ｙは０．２以上１．５以下であることを特徴とする半導体装置。
【請求項２】
半導体基板の主面に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜およびメタルゲート電極を備えるｐチャネル型電界効果トランジスタを有する半導体装置であって、
前記メタルゲート電極は、金属元素、Ａｌ元素、Ｎ元素、およびＯ元素からなる結合を有するＭｅ１−ｘＡｌｘＮ１−ｚＯｚ組成の導電性膜により構成され、前記Ａｌ元素の割合ｘは０．２以上０．７５以下、前記Ｏ元素の割合ｚは０．１以上０．９以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、前記金属元素は、Ｍｏ、Ｒｕ、またはＩｒであることを特徴とする半導体装置。
【請求項４】
請求項１または２記載の半導体装置において、前記Ａｌ元素の濃度および前記Ｏ元素の濃度が、前記ゲート絶縁膜と前記メタルゲート電極との界面近傍で最大となる濃度勾配を有していることを特徴とする半導体装置。
【請求項５】
請求項１または２記載の半導体装置において、前記メタルゲート電極の厚さは３ｎｍ以上であることを特徴とする半導体装置。
【請求項６】
請求項１または２記載の半導体装置において、前記メタルゲート電極上に金属窒化膜が形成されていることを特徴とする半導体装置。
【請求項７】
請求項１または２記載の半導体装置において、前記メタルゲート電極上に金属窒化膜が形成され、前記金属窒化膜上に多結晶Ｓｉ膜が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１または２記載の半導体装置において、前記高誘電体膜は、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜であることを特徴とする半導体装置。
【請求項９】
請求項１または２記載の半導体装置において、前記半導体基板と前記高誘電体膜との間には１ｎｍ以下の酸化膜が形成されていることを特徴とする半導体装置。
【請求項１０】
半導体基板の主面にｐチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１金属膜およびＡｌ膜を順次形成する工程と、
（ｃ）前記半導体基板に４００℃以下の温度で熱処理を施し、前記Ａｌ膜を酸化してＡｌＯｙ膜を形成する工程と、
（ｄ）前記ＡｌＯｙ膜上に第２金属膜を形成する工程と、
（ｅ）前記半導体基板に６００℃以上の温度で熱処理を施して、前記ゲート絶縁膜上にＭｅ１−ｘＡｌｘＯｙ組成の導電性膜により構成されるメタルゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記導電性膜におけるＡｌ元素の割合ｘは０．２以上０．７５以下、前記導電性膜におけるＯ元素の割合ｙは０．２以上１．５以下であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、前記（ｄ）工程と前記（ｅ）工程との間に、
（ｆ）前記第２金属膜上に金属窒化膜を形成し、前記金属窒化膜上に多結晶Ｓｉ膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板の主面にｐチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１金属窒化膜およびＡｌＮｚ膜を順次形成する工程と、
（ｃ）前記半導体基板に４００℃以下の温度で熱処理を施し、前記ＡｌＮｚ膜を酸化してＡｌＮ１−ｚＯｚ膜を形成する工程と、
（ｄ）前記ＡｌＮ１−ｚＯｚ膜上に第２金属窒化膜を形成する工程と、
（ｅ）前記半導体基板に６００℃以上の温度で熱処理を施して、前記ゲート絶縁膜上にＭｅ１−ｘＡｌｘＮ１−ｚＯｚ組成の導電性膜により構成されるメタルゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記導電性膜におけるＡｌ元素の割合ｘは０．２以上０．７５以下、前記導電性膜におけるＯ元素の割合ｚは０．１以上０．９以下であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記（ｄ）工程と前記（ｅ）工程との間に、
（ｆ）前記第２金属窒化膜上に第３金属窒化膜を形成し、前記第３金属窒化膜上に多結晶Ｓｉ膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０または１３記載の半導体装置の製造方法において、前記導電性膜におけるＭｅ元素は、Ｍｏ、Ｒｕ、またはＩｒであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０または１３記載の半導体装置の製造方法において、前記導電性膜におけるＡｌ元素の濃度および前記導電性膜におけるＯ元素の濃度が、前記ゲート絶縁膜と前記メタルゲート電極との界面近傍で最大となる濃度勾配を有していることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１０または１３記載の半導体装置の製造方法において、前記メタルゲート電極の厚さは３ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１０または１３記載の半導体装置の製造方法において、前記高誘電体膜は、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１０または１３記載の半導体装置の製造方法において、前記（ａ）工程の前に、
（ｇ）前記半導体基板の主面に１ｎｍ以下の酸化膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、金属膜からなるゲート電極および高誘電体膜からなるゲート絶縁膜を有するｐチャネル型電界効果トランジスタおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００８−２５８４８７号公報（特許文献１）には、ハフニウム系酸窒化物からなるゲート絶縁膜上にＲｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、Ｃｏ、およびＴｉＮからなる群から選択される金属からなり、添加元素としてＡｌまたは希土類元素を含むゲート電極を形成する技術が開示されている。
【０００３】
また、J. K. Schaeffer et al., Microelectronic Engineering 84、２００７年、ｐ．２１９６−２２００（非特許文献１）には、ｐチャネル型電界効果トランジスタのゲート電極にＭｏ膜よりも仕事関数の高いＭｏＯＮ膜を用いることにより、要求される閾値電圧が得られることが記載されている。
【０００４】
また、H. -C. Wen et al., 2007 Symposium on VLSI Technology Digest of Technical Papers、２００７年、ｐ．１６０−１６１（非特許文献２）には、ＭｏＮにＡｌを添加した材料をゲート電極に用いることにより、ｐチャネル型電界効果トランジスタの実効仕事関数が大きくなることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５８４８７号公報
【非特許文献】
【０００６】
【非特許文献１】J. K. Schaeffer et al., Microelectronic Engineering 84、２００７年、ｐ．２１９６−２２００
【非特許文献２】H. -C. Wen et al., 2007 Symposium on VLSI Technology Digest of Technical Papers、２００７年、ｐ．１６０−１６１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、ゲート長が３０ｎｍ以下の微細化が進んだプレーナ型電界効果トランジスタでは、例えばゲート絶縁膜に、一般的にＨｉｇｈ−ｋ絶縁膜と呼ばれる誘電率がＳｉＯ２よりも大きい絶縁材料を用い、ゲート電極に、多結晶Ｓｉに変えて金属を用いた構造が検討されている。
【０００８】
ところで、ゲート電極に金属を用いた場合、金属の仕事関数が電界効果トランジスタの閾値電圧を決める大きな要因の一つとなる。使用するゲート電極材料の候補にはＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＣ、Ｗ、またはＭｏ等の様々な材質があり、それぞれの材質は基本的には固有の仕事関数を有する。なかでもｐチャネル型電界効果トランジスタのゲート電極材料として、相対的に高い仕事関数が得られるＭｏＯＮ（例えば上記非特許文献１参照）またはＭｏＡｌＮ（例えば上記非特許文献２参照）が有望視されている。
【０００９】
しかしながら、Ｍｏ元素の価数が＋２、＋３、＋４、＋５、および＋６と数多いことから、電界効果トランジスタを製造する過程において、ＭｏＯＮの組成は雰囲気ガスの条件（還元性または酸化性）に大きく左右され、ＭｏＯＮの組成に仕事関数が小さい金属（Ｍｏ）から半導体（ＭｏＯ３）まで幅広い構造変化が生じてしまう。その結果、ゲート電極材料として、安定した組成のＭｏＯＮ膜を形成することが難しい。
【００１０】
また、ＭｏＮにＡｌを添加した材料をゲート絶縁膜に用いることにより、ｐチャネル型電界効果トランジスタの仕事関数は増加するが、必ずしも要求されるｐチャネル型電界効果トランジスタのしきい値電圧が得られていない。
【００１１】
本発明の目的は、メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１４】
この実施の形態は、半導体基板の主面に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜およびメタルゲート電極を備えるｐチャネル型電界効果トランジスタを有する半導体装置である。メタルゲート電極は、金属元素、Ａｌ元素、およびＯ元素からなる結合を有するＭｅ１−ｘＡｌｘＯｙ組成の導電性膜により構成されており、Ａｌ元素の割合ｘは０．２以上０．７５以下、Ｏ元素の割合ｙは０．２以上１．５以下である。
【００１５】
また、この実施の形態は、半導体基板の主面に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜およびメタルゲート電極を備えるｐチャネル型電界効果トランジスタを有する半導体装置である。メタルゲート電極は、金属元素、Ａｌ元素、Ｎ元素、およびＯ元素からなる結合を有するＭｅ１−ｘＡｌｘＮ１−ｚＯｚ組成の導電性膜により構成されており、Ａｌ元素の割合ｘは０．２以上０．７５以下、Ｏ元素の割合ｚは０．１以上０．９以下である。
【００１６】
また、この実施の形態は、半導体基板の主面にｐチャネル型電界効果トランジスタを形成する半導体装置の製造方法である。まず、半導体基板の主面上に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜を形成する。続いて、ゲート絶縁膜上に第１金属膜およびＡｌ膜を順次形成した後、半導体基板に４００℃以下の温度で熱処理を施し、Ａｌ膜を酸化してＡｌＯｙ膜を形成する。続いて、ＡｌＯｙ膜上に第２金属膜を形成した後、半導体基板に６００℃以上の温度で熱処理を施して、ゲート絶縁膜上にＭｅ１−ｘＡｌｘＯｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜により構成されるメタルゲート電極を形成する。
【００１７】
また、この実施の形態は、半導体基板の主面にｐチャネル型電界効果トランジスタを形成する半導体装置の製造方法である。まず、半導体基板の主面上に、ＳｉＯ２よりも誘電率の高い高誘電体膜からなるゲート絶縁膜を形成する。続いて、ゲート絶縁膜上に第１金属窒化膜およびＡｌＮｚ膜を順次形成した後、半導体基板に４００℃以下の温度で熱処理を施し、ＡｌＮｚ膜を酸化してＡｌＮ１−ｚＯｚ膜を形成する。続いて、ＡｌＮ１−ｚＯｚ膜上に第２金属窒化膜を形成した後、半導体基板に６００℃以上の温度で熱処理を施して、ゲート絶縁膜上にＭｅ１−ｘＡｌｘＮ１−ｚＯｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜により構成されるメタルゲート電極を形成する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１によるＣＭＩＳデバイスを示す要部断面図である。
【図２】本発明の実施の形態１によるＭｏ１−ｘＡｌｘＯｙ膜の仕事関数とＡｌ濃度またはＯ濃度との関係を説明するグラフ図である。
【図３】本発明の実施の形態１によるｐＭＩＳのゲート電極の一部を拡大して示す模式図である。
【図４】本発明の実施の形態１によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図５】図４に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図６】図５に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１０】図９に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１１】図１０に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１２】図１１に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１３】図１２に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１４】図１３に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１５】図１４に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１６】図１５に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１７】図１６に続くＣＭＩＳデバイスの製造工程中の図４と同じ箇所の要部断面図である。
【図１８】本発明の実施の形態２によるＣＭＩＳデバイスを示す要部断面図である。
【図１９】本発明の実施の形態２によるＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の仕事関数とＡｌ濃度またはＯ濃度との関係を説明するグラフ図である。
【図２０】本発明の実施の形態２によるｐＭＩＳのゲート電極の一部を拡大して示す模式図である。
【図２１】本発明の実施の形態２によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図２２】図２１に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【図２３】図２２に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【図２４】図２３に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【図２５】図２４に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【図２６】図２５に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【図２７】図２６に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【図２８】図２７に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【図２９】図２８に続くＣＭＩＳデバイスの製造工程中の図２１と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２４】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態１によるＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスを図１〜図３を用いて説明する。図１はＣＭＩＳデバイスの要部断面図、図２はＭｏ１−ｘＡｌｘＯｙ膜の仕事関数とＡｌ濃度またはＯ濃度との関係を説明するグラフ図、図３はｐＭＩＳのゲート電極の一部を拡大して示す模式図である。
【００２６】
半導体基板１の主面には、素子分離２が形成されている。素子分離２は、半導体基板１に形成される素子間の干渉を防止する機能を有し、例えば半導体基板１に溝を形成し、この溝に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離２によって分離された活性領域が、ｐＭＩＳ形成領域またはｎＭＩＳ形成領域となっている。
【００２７】
ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル３が形成されており、ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル４が形成されている。ｎ型ウェル３にはＰまたはＡｓなどのｎ型不純物が導入されており、ｐ型ウェル４にはＢなどのｐ型不純物が導入されている。
【００２８】
次に、ｐＭＩＳ形成領域に形成されているｐＭＩＳ１００ｐの構成について説明する。図１に示すように、ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル３上には、ゲート絶縁膜５が形成されている。
【００２９】
このゲート絶縁膜５は主として、例えばＳｉＯ２よりも誘電率の高い高誘電体膜５ｈから形成されている。高誘電体膜５ｈとしては、例えばＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。半導体基板１と高誘電体膜５ｈとの間には、酸化膜５ｓ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈとが直接接した場合、ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈとの間に酸化膜５ｓを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓの厚さは、例えば０．７ｎｍ程度である。
【００３０】
ゲート絶縁膜５上には、メタルゲート電極６が形成されている。このメタルゲート電極６は下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとを積層した構造を有している。
【００３１】
下層メタルゲート電極６Ｄは、Ａｌ元素、Ｏ元素、および金属元素（以下、Ｍｅと記載する場合もある）を含む導電性のＭｅ１−ｘＡｌｘＯｙ膜により構成され、Ａｌ元素の割合（ｘ）は０．２≦ｘ≦０．７５、Ｏ元素の割合（ｙ）は０．２≦ｙ≦１．５である。金属元素は、例えばＭｏ、Ｒｕ、またはＩｒのいずれかである。
【００３２】
図２に、金属元素にＭｏ元素を用いて形成したＭｏ１−ｘＡｌｘＯｙ膜の仕事関数とＭｏ膜の仕事関数との差のＡｌ濃度またはＯ濃度依存性を説明するグラフ図を示す。図２に示すように、Ｍｏ膜にＡｌ元素およびＯ元素を添加したＭｏ１−ｘＡｌｘＯｙ膜の仕事関数は、Ｍｏ膜の仕事関数よりも大きく、さらにＭｏ１−ｘＡｌｘＯｙ膜に含まれるＡｌ元素またはＯ元素のそれぞれの濃度が増加するに従って、Ｍｏ１−ｘＡｌｘＯｙ膜の仕事関数は増加する。従って、Ｍｏ１−ｘＡｌｘＯｙ膜に含まれるＡｌ元素またはＯ元素のそれぞれの濃度を調整することにより、Ｍｏ膜の仕事関数よりも大きいＭｏ１−ｘＡｌｘＯｙ膜の所望する仕事関数を得ることができる。その結果、ｐＭＩＳの所望する閾値電圧を得ることができる。
【００３３】
Ｍｏ１−ｘＡｌｘＯｙ膜の仕事関数がＭｏ膜の仕事関数よりも大きくなるのは、図３に示すように、下層メタルゲート電極６Ｄ（Ｍｏ１−ｘＡｌｘＯｙ膜）とゲート絶縁膜５ｈとの界面ＩＭから０．５ｎｍ程度の下層メタルゲート電極６Ｄの領域に、Ｍｏ−Ｏ−Ａｌ−Ｏ−Ｍｏ結合が形成されて、Ｍｏ−Ｏ結合が強くなったことに起因すると考えられる。ＳＩＭＳ（Secondary Ion-microprobe Mass Spectrometer）分析により、上記界面ＩＭ近傍でＭｏ１−ｘＡｌｘＯｙ膜のＡｌ濃度およびＯ濃度が高くなる濃度勾配が本願発明者らによって確認されている。
【００３４】
また、前述の図２から分かるように、Ｍｏ１−ｘＡｌｘＯｙ膜の仕事関数は、Ｏ濃度よりもＡｌ濃度が支配的である。すなわち、Ｍｏ１−ｘＡｌｘＯｙ膜中のＡｌ濃度が低いとＯ濃度は低いが、Ａｌ濃度が増加すると、それに伴ってＯ濃度も増加する。従って、上記Ｍｏ−Ｏ−Ａｌ−Ｏ−Ｍｏ結合を形成するためにＯ元素の量を多くＭｏ１−ｘＡｌｘＯｙ膜に添加させるには、Ｍｏ１−ｘＡｌｘＯｙ膜のＡｌ濃度を増加させる必要がある。
【００３５】
なお、上記したＡｌ元素の割合（ｘ）およびＯ元素の割合（ｙ）は、Ｍｏ１−ｘＡｌｘＯｙ膜全体で得られていることが最も好ましいが、少なくとも下層メタルゲート電極６Ｄとゲート絶縁膜５との界面ＩＭから０．５ｎｍ程度の下層メタルゲート電極６Ｄの領域において得られていれば良い。
【００３６】
上層メタルゲート電極６Ｕは、例えばＴｉＮ膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、上層メタルゲート電極６Ｕを構成してもよい。
【００３７】
さらに、メタルゲート電極６上には、シリコンゲート電極７が形成されている。シリコンゲート電極７は、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜により構成される。従って、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１は、メタルゲート電極６とシリコンゲート電極７とを積層した構造を有している。
【００３８】
ゲート電極Ｇｐ１の両側の側壁には、例えば絶縁膜よりなるサイドウォール８が形成されている。このサイドウォール８直下の半導体基板１（ｎ型ウェル３）には、半導体領域であるｐ型拡張領域９が形成されており、ｐ型拡張領域９の外側にはｐ型拡散領域１０が形成されている。ｐ型拡張領域９およびｐ型拡散領域１０にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１０にはｐ型拡張領域９に比べて高濃度にｐ型不純物が導入されている。ｐ型拡張領域９およびｐ型拡散領域１０によって、ＬＤＤ（Lightly Doped Drain）構造を有するｐＭＩＳ１００ｐのソース・ドレイン領域ＳＤが形成される。
【００３９】
続いて、ｎＭＩＳ形成領域に形成されているｎＭＩＳ１００ｎの構成について説明する。図１に示すように、ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル４上には、ゲート絶縁膜１１が形成されている。
【００４０】
このゲート絶縁膜１１は主として、例えばＳｉＯ２よりも誘電率の高い高誘電体膜５ｈから形成されている。高誘電体膜５ｈとしては、例えばＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。半導体基板１と高誘電体膜５ｈとの間には、酸化膜５ｓ、例えばＳｉＯ２膜が形成されている。
【００４１】
ゲート絶縁膜１１上には、メタルゲート電極１２が形成されている。このメタルゲート電極１２は下層メタルゲート電極１２Ｄと上層メタルゲート電極１２Ｕとを積層した構造を有している。下層メタルゲート電極１２Ｄは、例えばＴａＳｉＮ膜により構成されるが、これに限定されるものではない。例えばＴｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、下層メタルゲート電極１２Ｄを構成してもよい。また、上層メタルゲート電極１２Ｕは、前述したｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の上層に位置する上層メタルゲート電極６Ｕと同じ電極材料により構成されている。
【００４２】
さらに、メタルゲート電極１２上には、シリコンゲート電極１３が形成されている。このシリコンゲート電極１３は、前述したｐＭＩＳ１００ｐのゲート電極Ｇｐ１の他の一部を構成するシリコンゲート電極７と同じ電極材料により構成されている。従って、ｎＭＩＳ１００ｎのゲート電極Ｇｎ１は、メタルゲート電極１２とシリコンゲート電極１３とを積層した構造を有している。
【００４３】
ゲート電極Ｇｎ１の両側の側壁には、例えば絶縁膜よりなるサイドウォール８が形成されている。このサイドウォール８直下の半導体基板１（ｐ型ウェル４）には、半導体領域であるｎ型拡張領域１４が形成されており、ｎ型拡張領域１４の外側にはｎ型拡散領域１５が形成されている。ｎ型拡張領域１４およびｎ型拡散領域１５にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１５にはｎ型拡張領域１４に比べて高濃度にｎ型不純物が導入されている。ｎ型拡張領域１４およびｎ型拡散領域１５によって、ＬＤＤ構造を有するｎＭＩＳ１００ｎのソース・ドレイン領域ＳＤが形成される。
【００４４】
次に、本実施の形態１によるＣＭＩＳデバイスの製造方法について図４〜図１７を用いて工程順に説明する。図４〜図１７はＣＭＩＳデバイスの要部断面図である。
【００４５】
まず、図４に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、半導体基板１の主面に素子分離２を形成する。素子分離２は、例えばＳｉＯ２からなり、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などによって形成される。図４では、半導体基板１に形成された溝にＳｉＯ２膜を埋め込むＳＴＩ法によって形成された素子分離２を示している。この素子分離２によって活性領域が分離され、ｐＭＩＳ形成領域およびｎＭＩＳ形成領域が形成される。
【００４６】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にｎ型ウェル３を形成する。ｎ型ウェル３は半導体領域であり、ＰまたはＡｓなどのｎ型不純物が導入されている。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にｐ型ウェル４を形成する。ｐ型ウェル４は半導体領域であり、Ｂなどのｐ型不純物が導入されている。
【００４７】
次に、半導体基板１の主面上に、例えば熱酸化法を用いてＳｉＯ２膜１６を形成する。ＳｉＯ２膜１６の厚さは、例えば１ｎｍ以下であり、代表的な厚さは、例えば約０．７ｎｍである。続いて、ＳｉＯ２膜１６上に、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて高誘電体膜、例えばＨｆＳｉＯＮ膜１７を形成する。ＨｆＳｉＯＮ膜１７の厚さは、例えば５ｎｍ以下であり、代表的な厚さは、例えば約２．０〜２．５ｎｍである。ＨｆＳｉＯＮ膜１７に代えて、例えばＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【００４８】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えばＮ２雰囲気中において８５０℃で約５秒間実施される。この熱処理によりＨｆＳｉＯＮ膜１７の欠陥を修復することができる。
【００４９】
次に、図５に示すように、ＨｆＳｉＯＮ膜１７上に、例えばスパッタリング法を用いてＴａＳｉＮ膜１８を形成する。ＴａＳｉＮ膜１８の厚さは、例えば約１０ｎｍである。ＴａＳｉＮ膜１８に代えて、例えばＴｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜などを使用することもできる。
【００５０】
次に、図６に示すように、ＴａＳｉＮ膜１８上に、例えばＣＶＤ法を用いてＳｉＮ膜１９を形成する。ＳｉＮ膜１９の厚さは、例えば約３０ｎｍである。続いて、フォトリソグラフィ法を用いてｎＭＩＳ形成領域を覆うレジストパターン２０を形成する。
【００５１】
次に、図７に示すように、このレジストパターン２０をマスクとして、レジストパターン２０から露出しているｐＭＩＳ形成領域のＳｉＮ膜１９およびＴａＳｉＮ膜１８を、例えばドライエッチング法を用いて除去した後、レジストパターン２０を除去する。
【００５２】
次に、図８に示すように、例えばスパッタリング法を用いて、ｐＭＩＳ形成領域ではＨｆＳｉＯＮ膜１７上に、ｎＭＩＳ形成領域ではＳｉＮ膜１９上に第１Ｍｏ膜２１を形成する。第１Ｍｏ膜２１の厚さは、例えば約１ｎｍである。
【００５３】
次に、図９に示すように、第１Ｍｏ膜２１上に、例えばスパッタリング法を用いてＡｌ膜２２を形成する。Ａｌ膜２２の厚さは、例えば約０．１〜１ｎｍである。
【００５４】
次に、図１０に示すように、半導体基板１に対して酸化処理を行う。酸化処理は４００℃以下、例えば酸素雰囲気中において約１００℃の温度で実施される。この酸化処理によって、Ａｌ膜２２を酸化してＡｌＯｙ膜２３を形成する。
【００５５】
次に、図１１に示すように、ＡｌＯｙ膜２３上に、例えばスパッタリング法を用いて第２Ｍｏ膜２４を形成する。第２Ｍｏ膜２４の厚さは、例えば約９ｎｍである。
【００５６】
次に、図１２に示すように、第２Ｍｏ膜２４上に、例えばＣＶＤ法を用いてＳｉＮ膜２５を形成する。ＳｉＮ膜２５の厚さは、例えば約３０ｎｍである。続いてフォトリソグラフィ法を用いてｐＭＩＳ形成領域を覆うレジストパターン２６を形成する。
【００５７】
次に、図１３に示すように、このレジストパターン２６をマスクとして、レジストパターン２６から露出しているｎＭＩＳ形成領域のＳｉＮ膜２５、第２Ｍｏ膜２４、ＡｌＯｙ膜２３、および第１Ｍｏ膜２１を、例えばドライエッチング法を用いて除去した後、レジストパターン２６を除去する。
【００５８】
次に、図１４に示すように、ＳｉＮ膜１９，２５を除去した後、例えばスパッタリング法を用いてｐＭＩＳ形成領域では第２Ｍｏ膜２４上に、ｎＭＩＳ形成領域ではＴａＳｉＮ膜１８上にＴｉＮ膜２７を形成する。ＴｉＮ膜２７の厚さは５ｎｍ以上であり、例えば約５〜１０ｎｍである。続いて、ＴｉＮ膜２７上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜２８を形成する。多結晶Ｓｉ膜２８の厚さは、例えば約２０〜５０ｎｍである。ｐＭＩＳ形成領域およびｎＭＩＳ形成領域の多結晶Ｓｉ膜２８は、ｎ型不純物またはｐ型不純物を導入することにより、同じ導電性を示す多結晶Ｓｉにより構成してもよいが、ｐＭＩＳ形成領域の多結晶Ｓｉ膜２８をｐ型の導電性を示す多結晶Ｓｉにより構成し、ｎＭＩＳ形成領域の多結晶Ｓｉ膜２８をｎ型の導電性を示す多結晶Ｓｉにより構成してもよい。続いて、多結晶Ｓｉ膜２８上に、例えばスパッタリング法を用いてＳｉＮ膜２９を形成する。
【００５９】
次に、図１５に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域にゲート絶縁膜５および仮ゲート電極ＮＧｐ１を形成し、ｎＭＩＳ形成領域にゲート絶縁膜１１およびゲート電極Ｇｎ１を形成する。
【００６０】
ｐＭＩＳ形成領域に形成されたゲート絶縁膜５はＳｉＯ２膜１６からなる酸化膜５ｓおよびＨｆＳｉＯＮ膜１７からなる高誘電体膜５ｈにより構成されている。仮ゲート電極ＮＧｐ１は仮メタルゲート電極Ｎ６、および多結晶Ｓｉ膜２８からなるシリコンゲート電極７により構成され、さらに、仮メタルゲート電極Ｎ６は第１Ｍｏ膜２１、ＡｌＯｙ膜２３、および第２Ｍｏ膜２４からなる仮下層メタルゲート電極Ｎ６Ｄ、ならびにＴｉＮ膜２７からなる上層メタルゲート電極６Ｕにより構成されている。
【００６１】
ｎＭＩＳ形成領域に形成されたゲート絶縁膜１１はＳｉＯ２膜１６からなる酸化膜５ｓおよびＨｆＳｉＯＮ膜１７からなる高誘電体膜５ｈにより構成されている。ゲート電極Ｇｎ１はメタルゲート電極１２および多結晶Ｓｉ膜２８からなるシリコンゲート電極１３により構成され、さらに、メタルゲート電極１２はＴａＳｉＮ膜１８からなる下層メタルゲート電極１２ＤおよびＴｉＮ膜２７からなる上層メタルゲート電極１２Ｕにより構成されている。
【００６２】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域に仮ゲート電極ＮＧｐ１に対して自己整合的にｐ型拡張領域９を形成する。ｐ型拡張領域９は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ１に対して自己整合的にｎ型拡張領域１４を形成する。ｎ型拡張領域１４は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００６３】
次に、図１６に示すように、半導体基板１の主面上に絶縁膜を形成した後、ドライエッチング法を用いて、この絶縁膜を異方性エッチングすることにより、ｐＭＩＳ形成領域の仮ゲート電極ＮＧｐ１およびｎＭＩＳ形成領域のゲート電極Ｇｎ１のそれぞれの側壁にサイドウォール８を形成する。
【００６４】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域に仮ゲート電極ＮＧｐ１およびサイドウォール８に対して自己整合的にｐ型拡散領域１０を形成する。ｐ型拡散領域１０は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ１およびサイドウォール８に対して自己整合的にｎ型拡散領域１５を形成する。ｎ型拡散領域１５は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００６５】
次に、半導体基板１に対して熱処理を行う。熱処理は６００℃以上、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域では、第１Ｍｏ膜２１、ＡｌＯｙ膜２３、および第２Ｍｏ膜２４が相互拡散してＭｏ１−ｘＡｌｘＯｙ膜が形成される。Ｍｏ１−ｘＡｌｘＯｙ膜の厚さは３ｎｍ以上であり、例えば約３〜１０ｎｍである。これにより、Ｍｏ１−ｘＡｌｘＯｙ膜からなる下層メタルゲート電極６Ｄが形成され、下層メタルゲート電極６Ｄおよび上層メタルゲート電極６Ｕからなるメタルゲート電極６が形成され、メタルゲート電極６およびシリコンゲート電極７からなるゲート電極Ｇｐ１が形成される。
【００６６】
さらに、この熱処理によって、ｐＭＩＳ形成領域のｐ型拡張領域９およびｐ型拡散領域１０に導入されたｐ型不純物を活性化し、ｎＭＩＳ形成領域のｎ型拡張領域１４およびｎ型拡散領域１５に導入されたｎ型不純物を活性化させて、ソース・ドレイン領域ＳＤを形成する。
【００６７】
次に、図１７に示すように、半導体基板１の主面上にＮｉ膜を形成した後、半導体基板１に対して熱処理を行う。熱処理は、例えば４５０℃の温度で実施される。この熱処理によって、半導体基板１を構成する単結晶ＳｉとＮｉ膜とを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去することによりｐＭＩＳ形成領域およびｎＭＩＳ形成領域のソース・ドレイン領域ＳＤの表面にＮｉＳｉ膜３０を形成する。
【００６８】
次に、半導体基板１の主面上に、例えばＣＶＤ法を用いて層間絶縁膜３１、例えばＴＥＯＳ（テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４））膜を形成した後、この層間絶縁膜３１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて研削することにより、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１およびｎＭＩＳ１００ｎのゲート電極Ｇｎ１のそれぞれの上層に形成されたＳｉＮ膜２９を露出させ、さらにＳｉＮ膜２９を除去する。
【００６９】
次に、半導体基板１の主面上にＮｉ膜を形成した後、半導体基板１に対して熱処理を行う。熱処理は、例えば４５０℃の温度で実施される。この熱処理によって、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１のシリコンゲート電極７を構成する多結晶Ｓｉ膜２８とＮｉ膜、およびｎＭＩＳ１００ｎのゲート電極Ｇｎ１のシリコンゲート電極１３を構成する多結晶Ｓｉ膜２８とＮｉ膜とを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去することにより多結晶Ｓｉ膜２８の表面にＮｉＳｉ膜３２を形成する。ＮｉＳｉ膜３２の厚さは、例えば約３０ｎｍである。多結晶Ｓｉ膜２８の比抵抗は約１０００μΩ・ｃｍであるが、ＮｉＳｉ膜３２の比抵抗は約１００〜２００μΩ・ｃｍであり、ＮｉＳｉ膜３２を形成することにより、シリコンゲート電極７，１３の低抵抗を図ることができる。
【００７０】
次に、半導体基板１の主面上に、例えばＣＶＤ法を用いて層間絶縁膜３３、例えばＴＥＯＳ膜を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜３１，３３に接続孔３４を形成する。
【００７１】
次に、接続孔３４の底面および内壁を含む層間絶縁膜３１，３３上に、例えばスパッタリング法を用いてＴｉ／ＴｉＮ膜を順次堆積してＴｉ／ＴｉＮ膜を形成する。Ｔｉ／ＴｉＮ膜は、例えば後の工程で接続孔３４の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、例えばＣＶＤ法を用いて接続孔３４の内部を埋め込むようにＷ膜を形成する。続いて、Ｗ膜およびＴｉ／ＴｉＮ膜を、例えばＣＭＰ法を用いて研削することにより、接続孔３４の内部にプラグ３５を形成する。
【００７２】
続いて、半導体基板１の主面上にＴｉ／ＴｉＮ膜、Ａｌ膜、およびＴｉ／ＴｉＮ膜を、例えばスパッタリング法を用いて順次形成する。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、これらの膜を加工して、配線３６を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。以上の工程により、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎからなるＣＭＩＳデバイスが略完成する。
【００７３】
なお、前述したＣＭＩＳデバイスの製造方法では、第１Ｍｏ膜２１、ＡｌＯｙ膜２３、および第２Ｍｏ膜２４を相互拡散させることによるＭｏ１−ｘＡｌｘＯｙ膜の形成は、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域に仮ゲート電極ＮＧｐ１を形成した後に行ったが、これに限定されるものではない。例えば、ＡｌＯｙ膜２３上に第２Ｍｏ膜２４を形成した後（前述の図１１を用いて説明した工程）に半導体基板１に対して熱処理を施すことにより、Ｍｏ１−ｘＡｌｘＯｙ膜を形成してもよい。
【００７４】
また、前述したＣＭＩＳデバイスの製造方法では、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎのそれぞれのソース・ドレイン領域ＳＤの表面に低抵抗化のためのＮｉＳｉ膜３０を形成し、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１のシリコンゲート電極７およびｎＭＩＳ１００ｎのゲート電極Ｇｎ１のシリコンゲート電極１３のそれぞれの表面に低抵抗化のためのＮｉＳｉ膜３２を形成したが、その他のシリサイド材料、例えばＰｔＳｉ膜またはＴｉＳｉ膜などを形成してもよい。
【００７５】
このように、本実施の形態１によれば、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１のメタルゲート電極６をＭｅ１−ｘＡｌｘＯｙ膜（Ｍｅは金属元素、例えばＭｏ、Ｒｕ、またはＩｎ）で構成し、Ｍｅ１−ｘＡｌｘＯｙ膜に含まれるＡｌ元素またはＯ元素のそれぞれの濃度を調整することにより、金属元素単体からなる膜の仕事関数よりも大きい所望する仕事関数を得ることができる。その結果、ｐＭＩＳ１００ｐの所望する閾値電圧を得ることができる。
【００７６】
（実施の形態２）
本実施の形態２によるＣＭＩＳデバイスを図１８〜図２０を用いて説明する。図１８はＣＭＩＳデバイスの要部断面図、図１９はＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の仕事関数とＡｌ濃度またはＯ濃度との関係を説明するグラフ図、図２０はｐＭＩＳのゲート電極の一部を拡大して示す模式図である。
【００７７】
前述した実施の形態１と相違する点は、ｐＭＩＳのゲート電極の構造である。すなわち、前述の実施の形態１では、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６を２層のメタル膜（上層メタルゲート電極６Ｕおよび下層メタルゲート電極６Ｄ）で構成し、さらに下層メタルゲート電極６ＤをＭｅ１−ｘＡｌｘＯｙ膜（Ｍｅは金属元素、０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）で構成した。これに対して、本実施の形態２では、図１８および図２０に示すように、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２の一部を構成する下層メタルゲート電極６Ｄ２をＭｅ１−ｘＡｌｘＮ１−ｚＯｚ膜（Ｍｅは金属元素、０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）により構成した。Ｍｅと記載した金属元素は、例えばＭｏ、Ｒｕ、またはＩｒのいずれかである。本実施の形態２によるｎＭＩＳ２００ｎのゲート電極Ｇｎ２の構成は、前述した実施の形態１によるｎＭＩＳ１００ｎのゲート電極Ｇｎ１と同じである。
【００７８】
図１９に、金属元素にＭｏ元素を用いて形成したＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の仕事関数とＭｏ膜の仕事関数との差のＡｌ濃度またはＯ濃度依存性を説明するグラフ図を示す。図１９に示すように、ＭｏＮ膜にＡｌ元素およびＯ元素を添加したＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の仕事関数は、ＭｏＮ膜の仕事関数よりも大きく、さらにＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜に含まれるＡｌ元素またはＯ元素のそれぞれの濃度が増加するに従って、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の仕事関数は増加する。従って、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜に含まれるＡｌ元素またはＯ元素のそれぞれの濃度を調整することにより、ＭｏＮ膜の仕事関数よりも大きいＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の所望する仕事関数を得ることができる。その結果、ｐＭＩＳの所望する閾値電圧を得ることができる。
【００７９】
Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の仕事関数がＭｏＮ膜の仕事関数よりも大きくなるのは、図２０に示すように、下層メタルゲート電極６Ｄ２（Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜）とゲート絶縁膜５ｈとの界面ＩＭから０．５ｎｍ程度の下層メタルゲート電極６Ｄ２の領域に、Ｍｏ−Ｏ−Ａｌ−Ｎ−Ｍｏ結合が形成されて、Ｍｏ−Ｏ結合およびＭｏ−Ｎ結合が強くなったことに起因すると考えられる。ＳＩＭＳ分析により、上記界面ＩＭ近傍でＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜のＡｌ濃度およびＯ濃度が高くなる濃度勾配が本願発明者らによって確認されている。
【００８０】
また、前述の図１９から分かるように、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の仕事関数は、Ｏ濃度よりもＡｌ濃度が支配的である。すなわち、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜中のＡｌ濃度が低いとＯ濃度は低いが、Ａｌ濃度が増加すると、それに伴ってＯ濃度も増加する。従って、上記Ｍｏ−Ｏ−Ａｌ−Ｎ−Ｍｏ結合を形成するためにＯ元素の量を多くＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜に添加させるには、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜のＡｌ濃度を増加させる必要がある。
【００８１】
なお、上記したＡｌ元素の割合（ｘ）およびＯ元素の割合（ｚ）は、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜全体で得られていることが最も好ましいが、少なくとも下層メタルゲート電極６Ｄ２とゲート絶縁膜５ｈとの界面ＩＭから０．５ｎｍ程度の下層メタルゲート電極６Ｄ２の領域において得られていれば良い。
【００８２】
さらに、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２の一部を構成するメタルゲート電極６の材料にＮ元素を含む導電性材料（Ｍｅ１−ｘＡｌｘＮ１−ｚＯｚ膜）を用いることにより、ゲート電極Ｇｐ２の側壁に形成されるサイドウォール８をＳｉＮ膜で形成した場合、メタルゲート電極６とサイドウォール８との密着性が向上する。微細化が進み、サイドウォール８の幅（サイドウォール長）がさらに短くなってもサイドウォール８の剥がれを抑制することができ、また所定の幅のサイドウォール８が形成できるので、ｐＭＩＳ２００ｐにおいて安定したトランジスタ特性を得ることができる。
【００８３】
次に、本実施の形態２によるＣＭＩＳデバイスの製造方法を図２１〜図２９を用いて工程順に説明する。図２１〜図２９はＣＭＩＳデバイスの要部断面図である。なお、半導体基板１の主面上にＳｉＯ２膜１６およびＨｆＳｉＯＮ膜１７を形成し、ｎＭＩＳ形成領域に、ゲート電極Ｇｎ２の下層メタルゲート電極１２Ｄの材料であるＴａＳｉＮ膜１８を形成するまでの製造工程（前述した実施の形態１において図４〜図７を用いて説明した工程）は、前述した実施の形態１と同様であるため、その説明を省略する。
【００８４】
前述した実施の形態１において図７を用いて説明した製造工程に続いて、図２１に示すように、例えばスパッタリング法を用いて、ｐＭＩＳ形成領域ではＨｆＳｉＯＮ膜１７上に、ｎＭＩＳ形成領域ではＳｉＮ膜１９上に第１Ｍｏ２Ｎ膜４０を形成する。第１Ｍｏ２Ｎ膜４０の厚さは、例えば約１ｎｍである。
【００８５】
次に、図２２に示すように、第１Ｍｏ２Ｎ膜４０上に、例えばスパッタリング法を用いてＡｌＮｚ膜４１を形成する。ＡｌＮｚ膜４１の厚さは、例えば約０．１〜１ｎｍである。
【００８６】
次に、図２３に示すように、半導体基板１に対して酸化処理を行う。酸化処理は４００℃以下、例えば酸素雰囲気中において約１００℃の温度で実施される。この酸化処理によって、ＡｌＮｚ膜４１を酸化してＡｌＮ１−ｚＯｚ膜４２を形成する。
【００８７】
次に、図２４に示すように、ＡｌＮ１−ｚＯｚ膜４２上に、例えばスパッタリング法を用いて第２Ｍｏ２Ｎ膜４３を形成する。第２Ｍｏ２Ｎ膜４３の厚さは、例えば約９ｎｍである。
【００８８】
次に、図２５に示すように、第２Ｍｏ２Ｎ膜４３上に、例えばＣＶＤ法を用いてＳｉＮ膜２５を形成する。ＳｉＮ膜２５の厚さは、例えば約３０ｎｍである。続いてフォトリソグラフィ法を用いてｐＭＩＳ形成領域を覆うレジストパターン２６を形成する。
【００８９】
次に、図２６に示すように、このレジストパターン２６をマスクとして、レジストパターン２６から露出しているｎＭＩＳ形成領域のＳｉＮ膜２５、第２Ｍｏ２Ｎ膜４３、ＡｌＮ１−ｚＯｚ膜４２、および第１Ｍｏ２Ｎ膜４０を、例えばドライエッチング法を用いて除去した後、レジストパターン２６を除去する。
【００９０】
次に、図２７に示すように、ＳｉＮ膜１９，２５を除去した後、例えばスパッタリング法を用いてｐＭＩＳ形成領域では第２Ｍｏ２Ｎ膜４３上に、ｎＭＩＳ形成領域ではＴａＳｉＮ膜１８上にＴｉＮ膜２７を形成する。ＴｉＮ膜２７の厚さは５ｎｍ以上であり、例えば約５〜１０ｎｍである。続いて、ＴｉＮ膜２７上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜２８を形成する。多結晶Ｓｉ膜２８の厚さは、例えば約２０〜５０ｎｍである。ｐＭＩＳ形成領域およびｎＭＩＳ形成領域の多結晶Ｓｉ膜２８は、ｎ型不純物またはｐ型不純物を導入することにより、同じ導電性を示す多結晶Ｓｉにより構成してもよいが、ｐＭＩＳ形成領域の多結晶Ｓｉ膜２８をｐ型の導電性を示す多結晶Ｓｉにより構成し、ｎＭＩＳ形成領域の多結晶Ｓｉ膜２８をｎ型の導電性を示す多結晶Ｓｉにより構成してもよい。続いて、多結晶Ｓｉ膜２８上に、例えばスパッタリング法を用いてＳｉＮ膜２９を形成する。
【００９１】
次に、図２８に示すように、前述した実施の形態１と同様にして、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域にゲート絶縁膜５および仮ゲート電極ＮＧｐ２を形成し、ｎＭＩＳ形成領域にゲート絶縁膜１１およびゲート電極Ｇｎ２を形成する。ｐＭＩＳ形成領域に形成された仮ゲート電極ＮＧｐ２は仮メタルゲート電極Ｎ６およびシリコンゲート電極７により構成されている。さらに、仮メタルゲート電極Ｎ６は第１Ｍｏ２Ｎ膜４０、ＡｌＮ１−ｚＯｚ膜４２、および第２Ｍｏ２Ｎ膜４３からなる仮下層メタルゲート電極Ｎ６Ｄ２、ならびにＴｉＮ膜２７からなる上層メタルゲート電極６Ｕにより構成されている。
【００９２】
次に、図２９に示すように、前述した実施の形態１と同様にして、ｐＭＩＳ２００ｐのｐ型拡張領域９、サイドウォール８、およびｐ型拡散領域１０を形成し、ｎＭＩＳ２００ｎのｎ型拡張領域１４、サイドウォール８、およびｎ型拡散領域１５を形成する。
【００９３】
次に、半導体基板１に対して熱処理を行う。熱処理は６００℃以上、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域では、第１Ｍｏ２Ｎ膜４０、ＡｌＮ１−ｚＯｚ膜４２、および第２Ｍｏ２Ｎ膜４３が相互拡散してＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜が形成される。Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の厚さは３ｎｍ以上であり、例えば約３〜１０ｎｍである。これにより、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜からなる下層メタルゲート電極６Ｄ２が形成され、下層メタルゲート電極６Ｄ２および上層メタルゲート電極６Ｕからなるメタルゲート電極６が形成され、メタルゲート電極６およびシリコンゲート電極７からなるゲート電極Ｇｐ２が形成される。
【００９４】
さらに、この熱処理によって、ｐＭＩＳ形成領域のｐ型拡張領域９およびｐ型拡散領域１０に導入されたｐ型不純物を活性化し、ｎＭＩＳ形成領域のｎ型拡張領域１４およびｎ型拡散領域１５に導入されたｎ型不純物を活性化させて、ソース・ドレイン領域ＳＤが形成される。
【００９５】
その後は、前述した実施の形態１と同様にして、ｐＭＩＳ形成領域およびｎＭＩＳ形成領域のソース・ドレイン領域ＳＤの表面にＮｉＳｉ膜３０を形成し、シリコンゲート電極７，１３の表面にＮｉＳｉ膜３２を形成する。そして、プラグ３５および配線３６等を形成することにより、ＣＭＩＳデバイスが略完成する。
【００９６】
ところで、メタルゲート電極６の下層メタルゲート電極６Ｄを構成するＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の比抵抗は約３００〜５００μΩ・ｃｍ、上層メタルゲート電極６Ｕを構成するＴｉＮ膜２７の比抵抗は約１００μΩ・ｃｍであり、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の抵抗はＴｉＮ膜２７の抵抗よりも高い。しかし、シリコンゲート電極７を構成する多結晶Ｓｉ膜２８の比抵抗が約１０００μΩ・ｃｍであるため、ゲート電極Ｇｐ２全体で見た場合は、シリコンゲート電極７の抵抗がゲート電極Ｇｐ２の導電性を決めることになる。なお、本実施の形態２では、シリコンゲート電極７を構成する多結晶Ｓｉ膜２８の上部に、比抵抗が約１００〜２００μΩ・ｃｍのＮｉＳｉ膜３２が形成されていることから、ゲート電極Ｇｐ２は高い導電性を有している。
【００９７】
また、前述したＣＭＩＳデバイスの製造方法では、第１Ｍｏ２Ｎ膜４０、ＡｌＮ１−ｚＯｚ膜４２、および第２Ｍｏ２Ｎ膜４３を相互拡散させることによるＭｏ１−ｘＡｌｘＮ１−ｚＯｚ膜の形成は、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域に仮ゲート電極ＮＧｐ２を形成した後に行ったが、これに限定されるものではない。例えば、ＡｌＮ１−ｚＯｚ膜４２上に第２Ｍｏ２Ｎ膜４３を形成した後（前述の図２３を用いて説明した工程）に半導体基板１に対して熱処理を施すことにより、Ｍｏ１−ｘＡｌｘＮ１−ｚＯｚ膜を形成してもよい。
【００９８】
また、前述したＣＭＩＳデバイスの製造方法では、ｐＭＩＳ２００ｐおよびｎＭＩＳ２００ｎのそれぞれのソース・ドレイン領域ＳＤの表面に低抵抗化のためのＮｉＳｉ膜３０を形成し、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２のシリコンゲート電極７およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２のシリコンゲート電極１３のそれぞれの表面に低抵抗化のためのＮｉＳｉ膜３２を形成したが、その他のシリサイド材料、例えばＰｔＳｉ膜またはＴｉＳｉ膜などを形成してもよい。
【００９９】
このように、本実施の形態２によれば、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２のメタルゲート電極６をＭｅ１−ｘＡｌｘＮ１−ｚＯｚ膜（Ｍｅは金属元素、例えばＭｏ、Ｒｕ、またはＩｒ）で構成し、Ｍｅ１−ｘＡｌｘＮ１−ｚＯｚ膜に含まれるＡｌ元素またはＯ元素のそれぞれの濃度を調整することにより、金属元素単体からなる膜の仕事関数よりも大きい所望する仕事関数を得ることができる。その結果、ｐＭＩＳ２００ｐの所望する閾値電圧を得ることができる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０１】
本発明は、半導体装置、特にゲート長が３０ｎｍ以下の半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１０２】
１  半導体基板
２  素子分離
３  ｎ型ウェル
４  ｐ型ウェル
５  ゲート絶縁膜
５ｈ  高誘電体膜
５ｓ  酸化膜
６  メタルゲート電極
６Ｄ  下層メタルゲート電極
６Ｄ２  下層メタルゲート電極
６Ｕ  上層メタルゲート電極
７  シリコンゲート電極
８  サイドウォール
９  ｐ型拡張領域
１０  ｐ型拡散領域
１１  ゲート絶縁膜
１２  メタルゲート電極
１２Ｄ  下層メタルゲート電極
１２Ｕ  上層メタルゲート電極
１３  シリコンゲート電極
１４  ｎ型拡張領域
１５  ｎ型拡散領域
１６  ＳｉＯ２膜
１７  ＨｆＳｉＯＮ膜
１８  ＴａＳｉＮ膜
１９  ＳｉＮ膜
２０  レジストパターン
２１  第１Ｍｏ膜
２２  Ａｌ膜
２３  ＡｌＯｙ膜
２４  第２Ｍｏ膜
２５  ＳｉＮ膜
２６  レジストパターン
２７  ＴｉＮ膜
２８  多結晶Ｓｉ膜
２９  ＳｉＮ膜
３０  ＮｉＳｉ膜
３１  層間絶縁膜
３２  ＮｉＳｉ膜
３３  層間絶縁膜
３４  接続孔
３５  プラグ
３６  配線
４０  第１Ｍｏ２Ｎ膜
４１  ＡｌＮｚ膜
４２  ＡｌＮ１−ｚＯｚ膜
４３  第２Ｍｏ２Ｎ膜
１００ｎ，２００ｎ  ｎチャネル型ＭＩＳＦＥＴ
１００ｐ，２００ｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｇｎ１，Ｇｎ２，Ｇｐ１，Ｇｐ２  ゲート電極
ＩＭ  界面
Ｎ６  仮メタルゲート電極
Ｎ６Ｄ，Ｎ６Ｄ２  仮下層メタルゲート電極
ＮＧｐ１，ＮＧｐ２  仮ゲート電極
ＳＤ  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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