(57)【要約】【課題】オン電流を増加させて駆動能力を大きくした半導体装置（ダブルゲート型薄膜トランジスタ）、この半導体装置を製造する半導体装置製造方法、この半導体装置を搭載したＴＦＴ基板、およびこのＴＦＴ基板を適用した表示装置を提供する。【解決手段】半導体装置１は、絶縁性基板１０（絶縁性基板１１０）の上に形成された第１ゲート電極１１と、第１ゲート電極１１の上に形成された第１絶縁層１２と、第１絶縁層１２の上に形成された半導体層１３と、半導体層１３の一端に接続されたソース電極１５と、ソース電極１５に対向して半導体層１３の他端に接続されたドレイン電極１６と、半導体層１３の上に形成された第２絶縁層１７と、第２絶縁層１７の上に形成された第２ゲート電極１９とを備え、第１ゲート電極１１および第２ゲート電極１９の少なくとも一方は、透明導電性材料で形成され、透明電極を構成している。【選択図】図１Ａ
2010212284.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極と、前記ソース電極と前記ドレイン電極の間の前記半導体層に形成されるチャネル領域とを備える半導体装置であって、
前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されていること
を特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２絶縁層は、前記ソース電極および前記ドレイン電極の間で前記第２ゲート電極が嵌め込まれた第２絶縁層穴を備え、該第２絶縁層穴の側面は、中央方向に突出した突出部を有し、該突出部は、前記第２絶縁層穴の底面の端部に対して５ｎｍ以上の突出長を有すること
を特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記ソース電極および前記ドレイン電極は、前記半導体層の表面に接合され、前記半導体層は、前記ソース電極および前記ドレイン電極の間の前記チャネル領域で薄くされてチャネル段差を有し、該チャネル段差は、１０ｎｍ以上２００ｎｍ以下であること
を特徴とする半導体装置。
【請求項４】
請求項１ないし請求項３のいずれか一つに記載の半導体装置であって、
前記半導体層は、微結晶シリコンを主成分としていること
を特徴とする半導体装置。
【請求項５】
請求項１ないし請求項４のいずれか一つに記載の半導体装置であって、
前記半導体層と前記第２絶縁層との間に、シリコン酸化膜を備えること
を特徴とする半導体装置。
【請求項６】
請求項１ないし請求項５のいずれか一つに記載の半導体装置であって、
前記チャネル領域の膜厚は、１０ｎｍ以上１０００ｎｍ以下であること
を特徴とする半導体装置。
【請求項７】
請求項１ないし請求項６のいずれか一つに記載の半導体装置であって、
前記第１絶縁層および前記第２絶縁層は、それぞれの主成分が同一とされていること
を特徴とする半導体装置。
【請求項８】
絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極とを備え、前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、
前記第２絶縁層を前記半導体層の上に成膜する前に、水酸化テトラメチルアンモニウムを含有するアルカリ系薬液を用いて前記半導体層の表面を洗浄処理すること
を特徴とする半導体装置製造方法。
【請求項９】
絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極と、前記半導体層と前記第２絶縁層との間に形成されたシリコン酸化膜とを備え、前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、
前記シリコン酸化膜は、酸素または酸素元素を含むガスを用いたプラズマによる酸化処理を前記半導体層の表面に施すことによって形成されること
を特徴とする半導体装置製造方法。
【請求項１０】
絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極と、前記半導体層と前記第２絶縁層との間に形成されたシリコン酸化膜とを備え、前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、
前記シリコン酸化膜は、オゾン水を用いた酸化処理を前記半導体層の表面に施すことによって形成されること
を特徴とする半導体装置製造方法。
【請求項１１】
絶縁性基板と、該絶縁性基板に形成された表示用の画素電極と、前記絶縁性基板に形成され前記画素電極に印加する電圧を制御する画素トランジスタとしての薄膜トランジスタとを有するＴＦＴ基板であって、
前記薄膜トランジスタは、請求項１ないし請求項７のいずれか一つに記載の半導体装置であること
を特徴とするＴＦＴ基板。
【請求項１２】
請求項１１に記載のＴＦＴ基板であって、
前記絶縁性基板に形成され前記画素トランジスタを制御するドライバトランジスタを備え、該ドライバトランジスタは、請求項１ないし請求項７のいずれか一つに記載の半導体装置で構成されていること
を特徴とするＴＦＴ基板。
【請求項１３】
表示用の画素電極を有するＴＦＴ基板を備える表示装置であって、
前記ＴＦＴ基板は、請求項１１または請求項１２に記載のＴＦＴ基板であること
を特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁性基板に形成された第１ゲート電極、半導体層、第２ゲート電極を備える半導体装置、この半導体装置を製造する半導体装置製造方法、この半導体装置を搭載したＴＦＴ基板、およびこのＴＦＴ基板を適用した表示装置に関する。
【背景技術】
【０００２】
液晶表示装置等の表示装置には、逆スタガ型アモルファスシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴを薄膜トランジスタと記載することがある。）が用いられてきた（例えば、特許文献１参照。）。しかし、逆スタガ型アモルファスシリコンＴＦＴは、表示装置に用いられているＴＦＴの中でオン電流が最も小さいという問題があった。
【０００３】
つまり、オン電流が小さいことから高速化が困難であり、オン電流を大きくするためにＴＦＴの寸法を大型化すると表示装置の駆動部（ＴＦＴ）の面積が表示部の面積に対して大きい面積を占めることとなり、実質的な表示面積が縮小し、高精細な表示装置を実現することができないという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１２７２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明はこのような状況に鑑みてなされたものであり、絶縁性基板の上に積層された第１ゲート電極と、半導体層と、第２ゲート電極とを備える半導体装置であって、第１ゲート電極および第２ゲート電極の少なくとも一方を透明導電性材料で形成し、半導体層に形成されるチャネル領域を拡大することにより、取り出せるオン電流を増加させて駆動能力を大きくした半導体装置（ダブルゲート型薄膜トランジスタ）を提供することを目的とする。
【０００６】
また、本発明は、本発明に係る半導体装置（ダブルゲート型薄膜トランジスタ）を製造する半導体装置製造方法であって、第２絶縁層を半導体層の上に成膜する前に、水酸化テトラメチルアンモニウムを含有するアルカリ系薬液を用いて半導体層の表面を洗浄処理することにより、半導体層の表面に形成されたダメージ層を除去し、半導体装置の特性バラつきを抑制することが可能な半導体装置製造方法を提供することを他の目的とする。
【０００７】
また、本発明は、本発明に係る半導体装置を製造する半導体装置製造方法であって、酸素または酸素元素を含むガスを用いたプラズマによる酸化処理を半導体層の表面に施すことによって半導体層と第２絶縁層との間にシリコン酸化膜を形成することにより、製造装置を追加することなく容易にシリコン酸化膜を製造することができる半導体装置製造方法を提供することを他の目的とする。
【０００８】
また、本発明は、本発明に係る半導体装置を製造する半導体装置製造方法であって、オゾン水を用いた酸化処理を半導体層の表面に施すことによって半導体層と第２絶縁層との間にシリコン酸化膜を形成することにより、製造装置を追加することなく容易にシリコン酸化膜を製造することができる半導体装置製造方法を提供することを他の目的とする。
【０００９】
また、本発明は、表示用の画素電極と、画素トランジスタとしての薄膜トランジスタとを有するＴＦＴ基板であって、薄膜トランジスタを本発明に係る半導体装置とすることにより、オン電流が大きい半導体装置（ダブルゲート型薄膜トランジスタ）を画素トランジスタとして画素電極を駆動し、高速駆動で大画面表示が可能なＴＦＴ基板を提供することを他の目的とする。
【００１０】
また、本発明は、表示用の画素電極を有するＴＦＴ基板を備える表示装置であって、ＴＦＴ基板を本発明に係るＴＦＴ基板とすることにより、大画面表示が可能で、表示面積比を向上させた表示装置を提供することを他の目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極と、前記ソース電極と前記ドレイン電極の間の前記半導体層に形成されるチャネル領域とを備える半導体装置であって、前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されていることを特徴とする。
【００１２】
この構成により、第１ゲート電極および第２ゲート電極を有するダブルゲート型ＴＦＴ（ダブルゲート型薄膜トランジスタ）を形成して半導体層でのチャネル領域を拡大することができるので、取り出せるオン電流を増加させて駆動能力の大きい半導体装置とすることができる。
【００１３】
また、本発明に係る半導体装置では、前記第２絶縁層は、前記ソース電極および前記ドレイン電極の間で前記第２ゲート電極が嵌め込まれた第２絶縁層穴を備え、該第２絶縁層穴の側面は、中央方向に突出した突出部を有し、該突出部は、前記第２絶縁層穴の底面の端部に対して５ｎｍ以上の突出長を有することを特徴とする。
【００１４】
この構成により、第２絶縁層穴の突出部の下側に形成されたくびれに第２ゲート電極がピン止め（ピニング）された状態となることから、第２絶縁層と第２ゲート電極との間の密着性を向上させて第２ゲート電極の膜剥がれを防止することが可能となり、歩留まりおよび信頼性を向上させることができる。
【００１５】
また、本発明に係る半導体装置では、前記ソース電極および前記ドレイン電極は、前記半導体層の表面に接合され、前記半導体層は、前記ソース電極および前記ドレイン電極の間の前記チャネル領域で薄くされてチャネル段差を有し、該チャネル段差は、１０ｎｍ以上２００ｎｍ以下であることを特徴とする。
【００１６】
この構成により、チャネル段差を１０ｎｍ以上とすることから、エッチングによって薄くされたチャネル領域（半導体層）の表面での残渣バラツキの影響を抑制し、また、チャネル段差を２００ｎｍ以下とすることから、チャネル領域とソース電極との間の距離およびチャネル領域とドレイン電極との間の距離の増大によるオン電流の減少を抑制することが可能となる。
【００１７】
また、本発明に係る半導体装置では、前記半導体層は、微結晶シリコンを主成分としていることを特徴とする。
【００１８】
この構成により、移動度の大きい微結晶シリコンを、通常の逆スタガ型ＴＦＴでは使用できない半導体層の表面側をチャネル領域として利用することから、大きなオン電流の取り出しが可能となる。
【００１９】
また、本発明に係る半導体装置では、前記半導体層と前記第２絶縁層との間に、シリコン酸化膜を備えることを特徴とする。
【００２０】
この構成により、半導体層の表面に形成された準位を低減することができるので、準位の存在による移動度の低下を抑制することが可能となる。
【００２１】
また、本発明に係る半導体装置では、前記チャネル領域の膜厚は、１０ｎｍ以上１０００ｎｍ以下であることを特徴とする。
【００２２】
この構成により、チャネル領域での半導体層の膜厚を１０ｎｍ以上として安定した膜質を得ることができるので、トランジスタ特性の安定性を確保することが可能となり、また、１０００ｎｍ以下とすることにより、半導体層の成膜時間の増加を抑制することができる。
【００２３】
また、本発明に係る半導体装置では、前記第１絶縁層および前記第２絶縁層は、それぞれの主成分が同一とされていることを特徴とする。
【００２４】
この構成により、第１絶縁層および第２絶縁層の形成に用いる材料、エッチングに利用するガス、エッチング材料に同じものを利用することができるので、製造工程での材料追加によるコスト増加の抑制が可能となる。
【００２５】
また、本発明に係る半導体装置製造方法は、絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極とを備え、前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、前記第２絶縁層を前記半導体層の上に成膜する前に、水酸化テトラメチルアンモニウムを含有するアルカリ系薬液を用いて前記半導体層の表面を洗浄処理することを特徴とする。
【００２６】
この構成により、半導体層の表面に形成されたダメージ層を除去することが可能となることから、半導体装置（ダブルゲート型ＴＦＴ）の特性バラつきを抑制することができる。
【００２７】
また、本発明に係る半導体装置製造方法は、絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極と、前記半導体層と前記第２絶縁層との間に形成されたシリコン酸化膜とを備え、前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置（ダブルゲート型ＴＦＴ）を製造する半導体装置製造方法であって、前記シリコン酸化膜は、酸素または酸素元素を含むガスを用いたプラズマによる酸化処理を前記半導体層の表面に施すことによって形成されることを特徴とする。
【００２８】
この構成により、第２絶縁層をＣＶＤ装置で成膜する場合に、プラズマを用いた酸化処理を同一装置内で前処理として実施することが可能となるので、製造装置を追加することなく容易にシリコン酸化膜を製造することができる。
【００２９】
また、本発明に係る半導体装置製造方法は、絶縁性基板の上に形成された第１ゲート電極と、該第１ゲート電極の上に形成された第１絶縁層と、該第１絶縁層の上に形成された半導体層と、該半導体層の一端に接続されたソース電極と、該ソース電極に対向して前記半導体層の他端に接続されたドレイン電極と、前記半導体層の上に形成された第２絶縁層と、該第２絶縁層の上に形成された第２ゲート電極と、前記半導体層と前記第２絶縁層との間に形成されたシリコン酸化膜とを備え、前記第１ゲート電極および前記第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、前記シリコン酸化膜は、オゾン水を用いた酸化処理を前記半導体層の表面に施すことによって形成されることを特徴とする。
【００３０】
この構成により、第２絶縁層を成膜する前にウェット洗浄装置で洗浄処理を行う場合に、同一洗浄装置で同時に実施することが可能となるので、製造装置を追加することなく容易にシリコン酸化膜を製造することができる。
【００３１】
また、本発明に係るＴＦＴ基板は、絶縁性基板と、該絶縁性基板に形成された表示用の画素電極と、前記絶縁性基板に形成され前記画素電極に印加する電圧を制御する画素トランジスタとしての薄膜トランジスタとを有するＴＦＴ基板であって、前記薄膜トランジスタは、本発明に係る半導体装置であることを特徴とする。
【００３２】
この構成により、オン電流が大きい半導体装置（ダブルゲート型ＴＦＴ）を画素トランジスタとして用いるので、低抵抗の画素トランジスタで画素電極を駆動することが可能となり、高速駆動で大画面表示が可能なＴＦＴ基板とすることができる。
【００３３】
また、本発明に係るＴＦＴ基板は、さらに、前記絶縁性基板に形成され前記画素トランジスタを制御するドライバトランジスタを備え、該ドライバトランジスタは、本発明に係る半導体装置で構成されていることを特徴とする。
【００３４】
この構成により、オン電流が大きい半導体装置（ダブルゲート型薄膜トランジスタ）をドライバ回路（ゲートドライバ回路、ソースドライバ回路）のドライバトランジスタとして用いるので、絶縁性基板でドライバ回路が占める面積を縮小することが可能となり、絶縁性基板の面積に対する画素トランジスタ領域の面積を大きくして表示面積比を向上させたＴＦＴ基板とすることができる。また、ＴＦＴ基板は、画素トランジスタとドライバトランジスタとを小さな面積で混載することが可能となる。
【００３５】
また、本発明に係る表示装置は、表示用の画素電極を有するＴＦＴ基板を備える表示装置であって、前記ＴＦＴ基板は、本発明に係るＴＦＴ基板であることを特徴とする。
【００３６】
この構成により、オン電流が大きい半導体装置（ダブルゲート型ＴＦＴ）を画素トランジスタあるいはドライバトランジスタとして用いるので、大画面表示が可能で、絶縁性基板の面積に対する画素トランジスタ領域の面積を大きくして表示面積比を向上させた表示装置とすることができる。
【発明の効果】
【００３７】
本発明に係る半導体装置は、絶縁性基板の上に形成された第１ゲート電極と、第１ゲート電極の上に形成された第１絶縁層と、第１絶縁層の上に形成された半導体層と、半導体層の一端に接続されたソース電極と、ソース電極に対向して半導体層の他端に接続されたドレイン電極と、半導体層の上に形成された第２絶縁層と、第２絶縁層の上に形成された第２ゲート電極とを備える半導体装置であって、第１ゲート電極および第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている。
【００３８】
したがって、第１ゲート電極および第２ゲート電極を有するダブルゲート型ＴＦＴを形成して半導体層でのチャネル領域を拡大することができるので、取り出せるオン電流を増加させて駆動能力の大きい半導体装置とすることができるという効果を奏する。
【００３９】
本発明に係る半導体装置製造方法は、絶縁性基板の上に形成された第１ゲート電極と、第１ゲート電極の上に形成された第１絶縁層と、第１絶縁層の上に形成された半導体層と、半導体層の一端に接続されたソース電極と、ソース電極に対向して半導体層の他端に接続されたドレイン電極と、半導体層の上に形成された第２絶縁層と、第２絶縁層の上に形成された第２ゲート電極とを備え、第１ゲート電極および第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、第２絶縁層を半導体層の上に成膜する前に、水酸化テトラメチルアンモニウムを含有するアルカリ系薬液を用いて半導体層の表面を洗浄処理する。
【００４０】
したがって、半導体層の表面に形成されたダメージ層を除去することが可能となることから、半導体装置（ダブルゲート型ＴＦＴ）の特性バラつきを抑制することができるという効果を奏する。
【００４１】
本発明に係る半導体装置製造方法は、絶縁性基板の上に形成された第１ゲート電極と、第１ゲート電極の上に形成された第１絶縁層と、第１絶縁層の上に形成された半導体層と、半導体層の一端に接続されたソース電極と、ソース電極に対向して半導体層の他端に接続されたドレイン電極と、半導体層の上に形成された第２絶縁層と、第２絶縁層の上に形成された第２ゲート電極と、半導体層と第２絶縁層との間に形成されたシリコン酸化膜とを備え、第１ゲート電極および第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、シリコン酸化膜は、酸素または酸素元素を含むガスを用いたプラズマによる酸化処理を半導体層の表面に施すことによって形成される。
【００４２】
したがって、第２絶縁層をＣＶＤ装置で成膜する場合に、プラズマを用いた酸化処理を同一装置内で前処理として実施することが可能となるので、製造装置を追加することなく容易にシリコン酸化膜を製造することができるという効果を奏する。
【００４３】
本発明に係る半導体装置製造方法は、絶縁性基板の上に形成された第１ゲート電極と、第１ゲート電極の上に形成された第１絶縁層と、第１絶縁層の上に形成された半導体層と、半導体層の一端に接続されたソース電極と、ソース電極に対向して半導体層の他端に接続されたドレイン電極と、半導体層の上に形成された第２絶縁層と、第２絶縁層の上に形成された第２ゲート電極と、半導体層と第２絶縁層との間に形成されたシリコン酸化膜とを備え、第１ゲート電極および第２ゲート電極の少なくとも一方は、透明導電性材料で形成されている半導体装置を製造する半導体装置製造方法であって、シリコン酸化膜は、オゾン水を用いた酸化処理を半導体層の表面に施すことによって形成される。
【００４４】
したがって、第２絶縁層を成膜する前にウェット洗浄装置で洗浄処理を行う場合に、同一洗浄装置で同時に実施することが可能となるので、製造装置を追加することなく容易にシリコン酸化膜を製造することができるという効果を奏する。
【００４５】
本発明に係るＴＦＴ基板は、絶縁性基板と、絶縁性基板に形成された表示用の画素電極と、絶縁性基板に形成され画素電極に印加する電圧を制御する画素トランジスタとしての薄膜トランジスタとを有するＴＦＴ基板であって、薄膜トランジスタは、本発明に係る半導体装置である。
【００４６】
したがって、オン電流が大きい半導体装置（ダブルゲート型ＴＦＴ）を画素トランジスタとして用いるので、低抵抗の画素トランジスタで画素電極を駆動することが可能となり、高速駆動で大画面表示が可能なＴＦＴ基板とすることができるという効果を奏する。
【００４７】
本発明に係る表示装置は、表示用の画素電極を有するＴＦＴ基板を備える表示装置であって、ＴＦＴ基板は、本発明に係るＴＦＴ基板である。
【００４８】
したがって、オン電流が大きい半導体装置（ダブルゲート型ＴＦＴ）を画素トランジスタあるいはドライバトランジスタとして用いるので、大画面表示が可能で、表示面積比を向上させた表示装置とすることができるという効果を奏する。
【図面の簡単な説明】
【００４９】
【図１Ａ】本発明の実施の形態１に係る半導体装置およびＴＦＴ基板（要部）の断面状態を模式的に示す断面模式図である。
【図１Ｂ】本発明の実施の形態１に係る半導体装置およびＴＦＴ基板（要部）の平面状態を模式的に示す平面模式図である。
【図２Ａ】本発明の実施の形態２に係る半導体装置の製造方法での平坦化膜の現像後の開口状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【図２Ｂ】本発明の実施の形態２に係る半導体装置の製造方法での現像後の平坦化膜をマスクとして絶縁膜をエッチングした状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【図２Ｃ】本発明の実施の形態２に係る半導体装置の製造方法での現像後の平坦化膜をエッチバックして第２ゲート電極用ホールに対応する第２絶縁層を露出させた状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【図２Ｄ】本発明の実施の形態２に係る半導体装置の製造方法での第２ゲート電極および画素電極を形成した状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【図３】本発明の実施の形態３に係る半導体装置の要部の断面状態を模式的に示す断面模式図である。
【図４】本発明の実施の形態４に係る半導体装置の要部の断面状態を模式的に示す断面模式図である。
【図５】本発明の実施の形態１０に係るＴＦＴ基板の平面状態を模式的に示す平面模式図である。
【図６Ａ】本発明の実施の形態１０に係るＴＦＴ基板（変形例１）の平面状態を模式的に示す平面模式図である。
【図６Ｂ】本発明の実施の形態１０に係るＴＦＴ基板（変形例２）の平面状態を模式的に示す平面模式図である。
【図７】本発明の実施の形態１１に係る表示装置の正面状態を模式的に示す正面模式図である。
【発明を実施するための形態】
【００５０】
以下、本発明の実施の形態を図面に基づいて説明する。なお、本発明の実施の形態に係る半導体装置についての理解を容易にするため、従来技術に基づく比較例を最初に説明する。
【００５１】
＜比較例＞
背景技術として説明した一般的な逆スタガ型アモルファスシリコンＴＦＴを実際に作製した。なお、素子サイズは、チャネル長Ｌ＝４μｍ、チャネル幅Ｗ＝１８μｍである。
【００５２】
各層の膜厚は、次のとおりである。つまり、チタン（Ｔｉ）／アルミニウム（Ａｌ）／チタン積層膜からなるゲート電極は４００ｎｍ、窒化シリコン（ＳｉＮｘ）ゲート絶縁層は４１０ｎｍ、アモルファスシリコン半導体層（チャネル領域が完成した状態での膜厚）は１５０ｎｍ、高濃度コンタクト層は５０ｎｍ、チタン／アルミニウム／チタン積層膜からなるソース電極およびドレイン電極は４００ｎｍ、窒化シリコンパッシベーション層は２５０ｎｍ、平坦化膜は４μｍとした。
【００５３】
作製した逆スタガ型アモルファスシリコンＴＦＴのトランジスタ特性測定を行った結果、閾値電圧Ｖｔｈは４Ｖであり、得られたオン電流は、Ｉｄ＝５．７０×１０-7Ａであった。なお、測定時のドレイン電圧Ｖｄ＝１Ｖ、オン電流評価時のゲート電圧Ｖｇ＝３５Ｖで行った。以下、オン電流を測定するときのドレイン電圧Ｖｄ、ゲート電圧Ｖｇは、同一条件とした。
【００５４】
逆スタガ型アモルファスシリコンＴＦＴの小さいオン電流を低コストで改善することは、従来の逆スタガ型構造のままでは不可能である。
【００５５】
つまり、比較測定を行った従来の逆スタガ型アモルファスシリコンＴＦＴは、ゲート電極が半導体層の片側（下側）にしか形成されないことから、ゲート電圧を印加したときに、チャネル領域が片側（下側）にしか形成されない。したがって、取り出せるオン電流には限界があり、オン電流を大きくすることは原理的に無理があるという問題がある。
【００５６】
＜実施の形態１＞
図１Ａおよび図１Ｂに基づいて、本実施の形態に係る半導体装置（ダブルゲート型ＴＦＴ）および半導体装置を形成したＴＦＴ基板（要部）について説明する。なお、ＴＦＴ基板については、実施の形態１０でさらに詳細を説明するので、ここでは概要を示すに止める。
【００５７】
図１Ａは、本発明の実施の形態１に係る半導体装置およびＴＦＴ基板（要部）の断面状態を模式的に示す断面模式図である。なお、断面の位置は図１Ｂに示す矢符Ａ−Ａである。また、図の見易さを考慮してハッチングは省略してある（以下でも同様とする）。
【００５８】
図１Ｂは、本発明の実施の形態１に係る半導体装置およびＴＦＴ基板（要部）の平面状態を模式的に示す平面模式図である。
【００５９】
本実施の形態に係る半導体装置１は、絶縁性基板１０（ＴＦＴ基板１００での絶縁性基板１１０）の上に形成された第１ゲート電極１１と、第１ゲート電極１１の上に形成された第１絶縁層１２と、第１絶縁層１２の上に形成された半導体層１３と、半導体層１３の一端に接続されたソース電極１５と、ソース電極１５に対向して半導体層１３の他端に接続されたドレイン電極１６と、半導体層１３の上に形成された第２絶縁層１７と、第２絶縁層１７の上に形成された第２ゲート電極１９と、ソース電極１５とドレイン電極１６の間の半導体層１３に形成されるチャネル領域１３ｃとを備える。
【００６０】
なお、半導体装置１では、第１ゲート電極１１および第２ゲート電極１９の少なくとも一方は、透明導電性材料で形成され、透明電極を構成している。
【００６１】
したがって、第１ゲート電極１１および第２ゲート電極１９を有するダブルゲート型ＴＦＴを形成して半導体層１３でのチャネル領域１３ｃを上下両面側で拡大することができるので、取り出せるオン電流を増加させて駆動能力の大きい半導体装置１とすることができる。
【００６２】
また、表示用の画素電極１３０と画素電極１３０に印加する電圧を制御する画素トランジスタ１０１としての薄膜トランジスタ（ＴＦＴ）とを有するＴＦＴ基板１００に半導体装置１を適用して、第１ゲート電極１１および第２ゲート電極１９の少なくとも一方を、画素電極１３０と同じ透明導電性材料を利用して形成することができるので、ＴＦＴ基板１００の製造プロセスに対して追加材料、追加層を加えることなく、ダブルゲート型ＴＦＴ（本発明に係る半導体装置１）を画素トランジスタ１０１として容易かつ安価に製作することができる。
【００６３】
ドレイン電極１６および画素電極１３０は、第１コンタクトホール２１で接続されている。第１ゲート電極１１および第２ゲート電極１９は、第２コンタクトホール２２で接続されている。第１ゲート電極１１は、延長されてゲート信号線１１ｗに接続され、ゲート信号線１１ｗを介して外部（ドライバ回路：ゲートドライバ回路）から電圧が印加される。ソース電極１５は、延長されてソース信号線１５ｗに接続され、ソース信号線１５ｗを介して外部（ドライバ回路：ソースドライバ回路）に接続される。ドライバ回路については、実施の形態１０で詳細を説明する。
【００６４】
なお、第２絶縁層穴１７ｈ、第１コンタクトホール２１、第２コンタクトホール２２以外の領域には平坦化膜１８が形成され、半導体装置１およびＴＦＴ基板１００の表面全体の平坦化を図っている。
【００６５】
半導体層１３の表面側（ソース電極１５およびドレイン電極１６が接続される側）には、高濃度コンタクト層１３ｄが形成され半導体層１３に対するソース電極１５およびドレイン電極１６のオーミックコンタクトを図っている。半導体装置１（ダブルゲート型ＴＦＴ）は、ｎチャンネル型としてあることから、高濃度コンタクト層１３ｄは、高濃度のｎ型不純物を導入して形成され、ｎ＋型となっている。
【００６６】
半導体装置１は、第１ゲート電極１１と第２ゲート電極１９で半導体層１３を挟持した構造であることから、ゲート電圧を印加したときに、チャネル領域１３ｃは、半導体層１３の上側（第２ゲート電極１９側）と下側（第１ゲート電極１１側）の両側で形成される。したがって、従来の逆スタガ型ＴＦＴに比較して、チャネル領域１３ｃが拡大され、拡大された領域の大きさに応じて、ドレイン電極１６（ソース電極１５）から取り出せるオン電流を増加させることができる。
【００６７】
すなわち、半導体装置１は、従来の逆スタガ型ＴＦＴのような半導体層１３の下側だけにゲート電極（第１ゲート電極１１）を配置した構造に対して、半導体層１３の上側にもゲート電極（第２ゲート電極１９）を配置（追加）した構造とされている。
【００６８】
また、第２ゲート電極１９の材料として、画素電極１３０の形成に用いている透明導電性材料を適用することで、ＴＦＴ基板１００の製造プロセスに対し、材料追加や、形成層増加によるコストの増加がなく、従来よりも大きなオン電流の取り出しが可能な半導体装置１の作製が可能になる。
【００６９】
本実施の形態に係る半導体装置１では、第２ゲート電極２に画素電極１３０と同じ材料の透明導電性材料を用いた。理由は、本実施の形態では、画素電極１３０がソース電極１５およびドレイン電極１６、半導体層１３、パッシベーション層（第２絶縁層１７）より上層に形成されているためである。この場合、同一材料による同時成膜および同時パターニングを施すことによって、画素電極１３０と第２ゲート電極１９を併せて形成することが可能となる。
【００７０】
他方、画素電極１３０が絶縁性基板１０（絶縁性基板１１０）の表面に形成されるＴＦＴ基板１００を採用した場合、画素電極１３０と同一材料による同時成膜および同時パターニングを施すためには、第１ゲート電極１１に透明導電性材料を用いることが必要である。
【００７１】
なお、第１ゲート電極１１、第２ゲート電極１９の両方に透明導電性材料を用いることによっても、同一材料による同時成膜および同時パターニングによる利点を得ることができる。また、材料を追加することなく半導体装置１の作製を可能にしたもう一つのポイントは、従来パッシベーション層としていた層（第２絶縁層１７）を、第２ゲート電極１９に対するゲート絶縁層として再利用した点である。
【００７２】
画素電極１３０と同じ透明導電性材料である酸化インジウムスズ（ＩＴＯ）を第２ゲート電極１９に用いて作製した半導体装置１のオン電流を測定した結果、オン電流は、従来ＴＦＴの約１．２倍の６．８５×１０-7Ａとなった。
【００７３】
また、閾値電圧Ｖｔｈは比較例で作製した逆スタガ型アモルファスシリコンＴＦＴと同じ４Ｖであった。また、素子サイズは比較例と同じく、チャネル長４μｍ、チャネル幅１８μｍで作製した。なお、以下、半導体装置１（ダブルゲート型ＴＦＴ）の素子サイズは全てチャネル長４μｍ、チャネル幅１８μｍである。
【００７４】
上述したとおり、少なくとも一方のゲート電極（第１ゲート電極１１および第２ゲート電極１９の少なくとも一方）に透明導電性材料を用いて半導体装置１を作製することによって、従来の逆スタガ型アモルファスシリコンＴＦＴと比較して、オン電流を大きく増加させることが可能であることが確認できた。
【００７５】
＜実施の形態２＞
実施の形態１で示した図１Ａ、図１Ｂを参照して、実施の形態１で説明した半導体装置１およびＴＦＴ基板１００の製造方法（製造工程）を実施の形態２として説明する。なお、第１コンタクトホール２１、第２コンタクトホール２２の形成工程については、図２Ａないし図２Ｄに基づいて説明する。
【００７６】
（絶縁性基板準備工程）
半導体装置１（ＴＦＴ基板１００についても適宜説明する。）を形成するための基板として絶縁性基板１０（絶縁性基板１１０）を準備する。
【００７７】
絶縁性基板１０としてガラス基板を用いた。これに限らず、プラスチック基板（透明なアクリル、ポリカーボネート、ポリイミド等の絶縁性樹脂基板）を適用することも可能である。絶縁性基板１０上に作製された半導体装置１（ダブルゲート型ＴＦＴ）を液晶ディスプレイや有機ＥＬディスプレイ等のディスプレイ用絶縁性基板に用いる場合は、透明な絶縁性基板であることが好ましい。また、フレキシブルなディスプレイを製造する場合には、プラスチック基板を用いることが好ましい。
【００７８】
（第１ゲート電極形成工程）
絶縁性基板１０の上にスパッタ法により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、およびチタンを、それぞれ１００ｎｍ、２００ｎｍ、および１００ｎｍの厚さで成膜し、Ｔｉ−Ａｌ−Ｔｉの金属積層膜からなる第１ゲート金属膜を形成した。第１ゲート金属膜の成膜方法には、スパッタの他、蒸着法等を用いることもできる。また、膜厚も特に限定されることはない。
【００７９】
続いて、形成した第１ゲート金属膜を、フォトリソグラフィ工程とエッチング工程によりパターニングし、第１ゲート電極１１を形成した。エッチング後に残ったレジストパターン膜は剥離液を用いて剥離、除去した。
【００８０】
なお、第１ゲート電極１１を構成する材料は実施例の金属に限定されない。例えば、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）等の透明導電膜や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、または、それらに窒素、酸素、あるいは他の金属を含有させた材料を用いて単層に形成してもよく、また、これらの材料を複数組み合わせた積層構造にしてもよい。
【００８１】
すなわち、第１ゲート電極１１は、モリブデンとアルミニウムによるＭｏ／Ａｌ／Ｍｏ積層膜、チタンと銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、モリブデンと銅によるＭｏ／Ｃｕ／Ｍｏ積層膜、タンタルと窒化タンタル（ＴａＮ）によるＴａ／ＴａＮ／Ｔａ積層膜等とすることも可能である。
【００８２】
なお、本実施の形態でいう透明導電膜とは、シート抵抗１００Ω／□以下で、可視光領域（波長３８０ｎｍ〜７８０ｎｍ）での透過率が５０％以上（１００％未満）の膜であればよい。透過率が５０％以上であれば透明導電性材料として用いることが可能だからである。
【００８３】
（第１絶縁層形成工程）
第１ゲート電極形成工程を経た絶縁性基板１０に、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮｘ）からなる第１絶縁層１２を全面に成膜した。第１絶縁層１２の膜厚は４１０ｎｍとした。成膜用のガスにはシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、および窒素（Ｎ2）の混合ガスを用いた。
【００８４】
なお、第１絶縁層１２の成膜方法には、ＰＥＣＶＤの他、スパッタ、蒸着法、誘導結合型プラズマＣＶＤ装置や、マイクロ波ＣＶＤ装置、電子サイクロトン共鳴ＣＶＤ装置を用いることも可能である。また、第１絶縁層１２の材料は特に実施例に限定される必要はなく、シリコン酸化膜（ＳｉＯｘ）等であってもよい。また、膜厚も実施例に限定されることはない。
【００８５】
（半導体層形成工程）
第１絶縁層形成工程で使用した同一成膜装置内の別成膜チャンバーを用いて、アモルファスシリコンを主成分とする半導体膜を成膜した。ここで、半導体膜の膜厚は２３０ｎｍとした。
【００８６】
続いて、形成した半導体膜を、フォトリソグラフィ工程とエッチング工程によりパターニングし、半導体層１３を形成した。エッチング後に残ったレジストパターン膜は剥離液を用いて剥離、除去した。
【００８７】
半導体膜の成膜方法には、ＰＥＣＶＤの他、スパッタ、蒸着法、誘導結合型プラズマＣＶＤ装置や、マイクロ波ＣＶＤ装置、電子サイクロトン共鳴ＣＶＤ装置を用いることも可能である。
【００８８】
また、半導体膜の材料は特に実施例に限定される必要はなく、微結晶シリコン、多結晶シリコン、インジウム（Ｉｎ）−ガリウム（Ｇａ）−亜鉛（Ｚｎ）−酸素（Ｏ）からなる四元系アモルファス酸化物や、酸化亜鉛（ＺｎＯ）等でもよい。また、膜厚も実施例に限定されることはない。
【００８９】
（高濃度コンタクト層形成工程）
半導体層１３と次工程で形成されるソース電極１５およびドレイン電極１６との間のオーミックコンタクトを取りやすくするために、高濃度コンタクト膜を半導体層１３の表面側（ソース電極１５およびドレイン電極１６に対向する側）に形成する。
【００９０】
なお、高濃度コンタクト膜を形成する場合は、半導体層形成工程では半導体膜の成膜のみを行い、フォトリソグラフィ工程とエッチング工程による半導体層１３のパターニングは、後述するとおり、高濃度コンタクト層形成工程で施せばよい。
【００９１】
高濃度コンタクト膜の形成では、半導体層形成工程と同様、同一成膜装置内の別成膜チャンバーを用いて、半導体層形成工程に連続してｎ＋型シリコン膜（高濃度コンタクト膜）を成膜した。すなわち第１絶縁層１２、半導体膜、ｎ＋型シリコン膜の３つの膜を１つの装置で連続して成膜している。したがって、半導体装置１のトランジスタ特性（ＴＦＴの性能）を安定化させることが可能となる。ここで、ｎ＋型シリコン膜の膜厚は５０ｎｍとした。
【００９２】
ｎ＋型シリコン膜（高濃度コンタクト膜）の成膜方法には、ＰＥＣＶＤ法の他、誘導結合型プラズマＣＶＤ装置や、マイクロ波ＣＶＤ装置、電子サイクロトン共鳴ＣＶＤ装置を用いることも可能である。
【００９３】
なお、高濃度コンタクト膜を構成する材料は、ｎ＋型アモルファスシリコンであってもよく、ｎ＋型微結晶シリコンやｎ＋型多結晶シリコン等であってもよい。すなわち、半導体層１３と高濃度コンタクト層１３ｄとの間のオーミックコンタクトがとれる材料であればよい。また、その膜厚も特に実施例に限定されることはない。
【００９４】
続いて、形成した半導体膜およびｎ＋型シリコン膜を、フォトリソグラフィ工程とエッチング工程によりパターニングし、半導体層１３および高濃度コンタクト層１３ｄを形成した。エッチング後に残ったレジストパターン膜は剥離液を用いて剥離、除去した。
【００９５】
なお、この高濃度コンタクト層形成工程は省略することも可能である。
【００９６】
（ソース電極・ドレイン電極形成工程）
第１ゲート電極形成工程、第１絶縁層形成工程、半導体層形成工程、高濃度コンタクト層形成工程を経た絶縁性基板１０に、スパッタ法により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタンを、それぞれ１００ｎｍ、２００ｎｍ、１００ｎｍの厚さで成膜し、Ｔｉ−Ａｌ−Ｔｉの金属積層膜からなるソース・ドレイン金属膜を形成した。
【００９７】
続いて、形成したソース・ドレイン金属膜を、フォトリソグラフィ工程とエッチング工程によりパターニングし、ソース電極１５およびドレイン電極１６を形成した。
【００９８】
高濃度コンタクト層形成工程で高濃度コンタクト層１３ｄの形成を行った場合、エッチング後のレジストは次工程（ソース・ドレイン電極間分離工程）で利用するため、剥離、除去しなかった。
【００９９】
他方、前工程にて、高濃度コンタクト層１３ｄを形成しなかった場合には、ソース電極１５とドレイン電極１６との間はパターニングされたことにより、分離されており、レジストは不要となるため剥離、除去する。
【０１００】
なお、ソース電極１５およびドレイン電極１６を構成する材料は実施例の金属に限定されることなく、例えば、タングステン（Ｗ）、銅（Ｃｕ），クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料を用いて単層に形成してもよく、また、これらの材料を複数組み合わせた積層構造にすることも可能である。
【０１０１】
すなわち、ソース電極１５およびドレイン電極１６は、モリブデンとアルミニウムによるＭｏ／Ａｌ／Ｍｏ積層膜、チタンと銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、モリブデンと銅によるＭｏ／Ｃｕ／Ｍｏ積層膜や、タンタルと窒化タンタルによるＴａ／ＴａＮ／Ｔａ積層膜とすることが可能である。
【０１０２】
なお、ソース・ドレイン金属膜の成膜方法には、スパッタの他、蒸着法等を用いることもできる。ソース・ドレイン金属膜の膜厚も特に実施例に限定されることはない。
【０１０３】
（ソース・ドレイン電極間分離工程）
高濃度コンタクト層１３ｄの形成を行った場合のみ本工程を行う。
【０１０４】
ｎ＋型シリコン膜（高濃度コンタクト層１３ｄ）および半導体層１３のうち、ソース電極１５およびドレイン電極１６に覆われていない部分に対してエッチング処理を施し、ｎ＋型シリコン膜（高濃度コンタクト層１３ｄ）を除去することにより、ソース電極１５とドレイン電極１６との間を分離した。
【０１０５】
エッチング終了後、レジストパターン膜は、剥離液を用いて剥離、除去した。
【０１０６】
（第２絶縁層形成工程）
第１ゲート電極形成工程、第１絶縁層形成工程、半導体層形成工程、高濃度コンタクト層形成工程、ソース電極・ドレイン電極形成工程を経た絶縁性基板１０に、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮｘ）からなる第２絶縁層１７を全面に成膜した。ここで、第２絶縁層１７の膜厚は４１０ｎｍとした。成膜用のガスにはシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、および窒素（Ｎ2）の混合ガスを用いた。
【０１０７】
なお、第２絶縁層１７の成膜方法には、ＰＥＣＶＤの他、スパッタ、蒸着法、誘導結合型プラズマＣＶＤ装置や、マイクロ波ＣＶＤ装置、電子サイクロトン共鳴ＣＶＤ装置を用いることも可能である。また、第２絶縁層１７の材料は特に実施例に限定される必要はなく、シリコン酸化膜（ＳｉＯｘ）等であってもよい。また、第２絶縁層１７の膜厚も実施例に限定されることはない。
【０１０８】
また、第２絶縁層１７には、第２ゲート電極１９に対する上側のゲート絶縁膜としての機能の他に、ソース電極１５とドレイン電極１６との間を分離した後のチャネル領域１３ｃを保護する、パッシベーション膜としての重要な役割がある。
【０１０９】
なお、第２絶縁層１７は、チャネル領域１３ｃに対応する領域で、ソース電極１５およびドレイン電極１６による段差の影響、半導体層１３（高濃度コンタクト層１３ｄ）のエッチング除去による段差Ｈｓ（図４参照）の影響を受けて、第２絶縁層穴１７ｈを有する形状となる。第２絶縁層穴１７ｈについての詳細は実施の形態３で説明する。
【０１１０】
（平坦化膜形成工程）
第２絶縁層形成工程を経た絶縁性基板１０に、スリットコートにより、感光性のアクリル樹脂で形成された平坦化膜１８を全面に塗布した。平坦化膜１８の膜厚は４μｍとした。なお、平坦化膜１８の塗布方法は、実施例に限定されることなく、スピンコート、印刷、インクジェット等を用いることもできる。
【０１１１】
また、平坦化膜１８を構成する材料は実施例に限定されることなく、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）やポリイミド等であってもよい。また、平坦化膜１８の膜厚も特に実施例に限定されることはない。
【０１１２】
（ホール形成工程）
平坦化膜形成工程を経た絶縁性基板１０に、ハーフトーン露光を用いたフォトリソグラフィ工程とエッチング工程により、コンタクトホール（第１コンタクトホール２１、第２コンタクトホール２２、第２ゲート電極用ホール２３）を形成した。
【０１１３】
ハーフトーン露光とは、露光光に対する遮光部と、露光光に対する透過部と、露光光に対する半透過部を有する露光マスク（ハーフトーン露光マスク）を用いた露光法である。ハーフトーン露光マスクを用いて露光することで、現像後の平坦化膜１８（感光性アクリル樹脂）は、塗布後の状態をそのまま維持した領域（遮光部）と、感光性アクリル樹脂が完全に除去された領域（透過部）と、感光性アクリル樹脂が完全には除去されず多少残る部分（半透過部）とに分けてパターニングされた状態となる。
【０１１４】
第１コンタクトホール２１、第２コンタクトホール２２、第２ゲート電極用ホール２３の３種類のホールを形成するときにパターニングする膜はそれぞれ次の通りである。
【０１１５】
第１コンタクトホール２１は、画素電極１３０がドレイン電極１６にコンタクトする領域であり、平坦化膜１８のフォトリソグラフィ工程によるパターニングと、第１コンタクトホール２１をマスクにした第２絶縁層１７のエッチングが必要である。
【０１１６】
第２コンタクトホール２２は、第２ゲート電極１９が第１ゲート電極１１（ゲート信号線１１ｗ）とコンタクトする領域であり、平坦化膜１８のフォトリソグラフィ工程によるパターニングと、第２コンタクトホール２２をマスクにした第２絶縁層１７と第１絶縁層１２のエッチングが必要である。
【０１１７】
第２ゲート電極用ホール２３は、第２ゲート電極１９が第２絶縁層１７に積層する領域であり、第２絶縁層１７はエッチングによって除去してはならない。つまり、平坦化膜１８に形成する第２ゲート電極用ホール２３は、第１コンタクトホール２１および第２コンタクトホール２２の形成と同様にして形成することはできない。
【０１１８】
したがって、第２ゲート電極用ホール２３を形成する領域に対しては、ハーフトーン露光マスクのハーフトーン部（半透過部）を適用して露光し、現像後に、感光性アクリル樹脂が透過部に比較して薄く残るようにする。つまり、第１コンタクトホール２１および第２コンタクトホール２２を形成するとき、第２ゲート電極用ホール２３に対しては、半透過部を適用して第２絶縁層１７が露出することを防止する。
【０１１９】
第１コンタクトホール２１、第２コンタクトホール２２、第２ゲート電極用ホール２３の形成方法を図２Ａないし図２Ｄに基づいて説明する。なお、説明の都合上、完成前のホールに対しても第１コンタクトホール２１、第２コンタクトホール２２、第２ゲート電極用ホール２３と記載することがある。
【０１２０】
図２Ａは、本発明の実施の形態２に係る半導体装置の製造方法での平坦化膜の現像後の開口状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【０１２１】
絶縁性基板１０（絶縁性基板１１０）の全面に塗布した平坦化膜１８のうち、第１コンタクトホール２１を形成する領域と第２コンタクトホール２２を形成する領域には通常の露光を行い、現像により平坦化膜１８を除去する。したがって、第１コンタクトホール２１では、第２絶縁層１７が露出し、第２コンタクトホール２２では、第２絶縁層１７が露出した状態となる。
【０１２２】
このとき、第２ゲート電極用ホール２３を形成する領域にはハーフトーン露光を行うことから、現像後においても平坦化膜１８が完全には除去されず、第２絶縁層１７は薄く残された残留平坦化膜１８ｒによって被覆されている。したがって、第２絶縁層１７は、露出されない状態となる。なお、第２ゲート電極用ホール２３を形成する領域は、多少露光されているため、ある程度の深さのホールを開けることができる。
【０１２３】
図２Ｂは、本発明の実施の形態２に係る半導体装置の製造方法での現像後の平坦化膜をマスクとして絶縁膜をエッチングした状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【０１２４】
現像後に残った平坦化膜１８をマスクとして、第１コンタクトホール２１および第２コンタクトホール２２でのエッチングを行う。第１コンタクトホール２１には第２絶縁層１７が、第２コンタクトホール２２には第２絶縁層１７と第１絶縁層１２がエッチング対象として存在する。
【０１２５】
したがって、第１コンタクトホール２１および第２コンタクトホール２２では、エッチングする厚さがそれぞれ異なる。しかし、第１コンタクトホール２１では、第２絶縁層１７の下にドレイン電極１６が存在し、第２コンタクトホール２２では、第２絶縁層１７、第１絶縁層１２の下に第１ゲート電極１１が存在する。
【０１２６】
第１コンタクトホール２１および第２コンタクトホール２２のいずれも、下側に金属層（ドレイン電極１６、第１ゲート電極１１）が形成されていることから、金属層と絶縁層（第２絶縁層１７、第１絶縁層１２）とのエッチングレートの差により絶縁層のエッチングを高精度でストップすることが可能である。したがって、エッチングする絶縁膜の２ヶ所での厚さの違いは問題とならず、両方とも金属層が露出するまでエッチングを行うことができる。
【０１２７】
したがって、絶縁層をエッチングした後の状態として、第１コンタクトホール２１では、ドレイン電極１６が露出し、第２コンタクトホール２２では、第１ゲート電極１１が露出する。
【０１２８】
図２Ｃは、本発明の実施の形態２に係る半導体装置の製造方法での現像後の平坦化膜をエッチバックして第２ゲート電極用ホールに対応する第２絶縁層を露出させた状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【０１２９】
２ヶ所（第１コンタクトホール２１および第２コンタクトホール２２）の絶縁層をエッチングした後、平坦化膜１８をさらに全面エッチバックする（平坦化膜１８全体の膜厚を薄くする）ことにより、第２ゲート電極用ホール２３を形成し、第２絶縁層１７を露出させる。第２絶縁層１７は、チャネル領域１３ｃに対応する領域で第２絶縁層穴１７ｈを有する状態となっている。
【０１３０】
以上の工程（図２Ａないし図２Ｃ）により、第１コンタクトホール２１、第２コンタクトホール２２、第２ゲート電極用ホール２３が形成されたこととなる。
【０１３１】
なお、ホール形成工程は、ハーフトーン露光を利用しない従来のフォトリソグラフィ工程およびエッチング工程を適用して実行することも可能である。その際の工程例を以下に示す。
【０１３２】
まず、レジストを塗布し、１枚目のマスク用いて、絶縁性基板１０の全面に塗布した平坦化膜１８のうち、第１コンタクトホール２１を形成する領域と第２コンタクトホール２２を形成する領域のみに露光、現像を行う。現像によってパターニングしたレジストをマスクとして平坦化膜１８をエッチングし、第１コンタクトホール２１および第２コンタクトホール２２を形成する。エッチングによってパターニング（第１コンタクトホール２１および第２コンタクトホール２２を開口）された平坦化膜１８をマスクとして、第１コンタクトホール２１および第２コンタクトホール２２に露出されている絶縁層のエッチングを行う。
【０１３３】
次に、再度レジストを塗布し、２枚目のマスクを用いて、フォトリソグラフィ工程を行い、現像によって第２ゲート電極用ホール２３に対応させてパターニングしたレジストをマスクとして平坦化膜１８をエッチングする。第２ゲート電極用ホール２３に対応する領域の平坦化膜１８を第２絶縁層１７が露出するまでエッチングすることによって第２ゲート電極用ホール２３を形成する。その後、残ったレジストを除去する。
【０１３４】
なお、以上の工程で、平坦化膜１８として感光性アクリル樹脂を用いた場合には、一度目のレジスト塗布工程は不要であり、感光性アクリル樹脂からなる平坦化膜１８をレジストの代わりとして用いることが可能となる。
【０１３５】
以上の一般的な従来の工程によっても、第１コンタクトホール２１、第２コンタクトホール２２、および第２ゲート電極用ホール２３を形成することができる。
【０１３６】
上述した２種類のホール形成方法にはそれぞれ利点がある。つまり、ハーフトーン露光利用の場合は、マスク１枚で全てのコンタクトホールの形成が可能であり、マスク枚数を削減することができる。他方、ハーフトーン露光を利用しない場合は、マスク枚数は１枚増加するが、ハーフトーン露光という特殊な技術を用いる必要がなく、一般的なフォトリソグラフィ工程およびエッチング工程でコンタクトホールを形成できることから、工程が簡便になる。
【０１３７】
（第２ゲート電極および画素電極形成工程）
図２Ｄは、本発明の実施の形態２に係る半導体装置の製造方法での第２ゲート電極および画素電極を形成した状態を説明する説明図であり、（Ａ）は図１Ｂに示す矢符Ａ−Ａでの断面状態を示す断面模式図であり、（Ｂ）は図１Ｂに示す矢符Ｂ−Ｂでの断面状態を示す断面模式図である。
【０１３８】
ホール形成工程で第１コンタクトホール２１、第２コンタクトホール２２、第２ゲート電極用ホール２３を形成された絶縁性基板１０（絶縁性基板１１０）に、スパッタ法を用いて、透明導電膜である酸化インジウムスズ（ＩＴＯ）からなる第２ゲート電極膜および画素電極膜を成膜した。第２ゲート電極膜および画素電極膜の膜厚は１００ｎｍとした。
【０１３９】
続いて、形成した第２ゲート電極膜および画素電極膜をフォトリソグラフィ工程とエッチング工程によりパターニングし、第２ゲート電極１９と画素電極１３０を形成した。エッチング終了後、レジストパターン膜は剥離液を用いて剥離、除去した。
【０１４０】
第２ゲート電極１９、画素電極１３０を構成する材料は実施例に限定されることなく、例えば、酸化亜鉛（ＺｎＯ）等の透明導電膜や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、または、それらに窒素、酸素、あるいは他の金属を含有させた材料を用いて単層に形成してもよく、また、これらの材料を複数組み合わせた積層構造にしてもよい。
【０１４１】
すなわち、第２ゲート電極１９、画素電極１３０は、チタンとアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜、モリブデンとアルミニウムによるＭｏ／Ａｌ／Ｍｏ積層膜、チタンと銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、銅とモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜、あるいは、タンタルと窒化タンタル（ＴａＮ）によるＴａ／ＴａＮ／Ｔａ積層膜等で形成することができる。
【０１４２】
本実施の形態でいう透明導電膜とは、シート抵抗１００Ω／□以下で、可視光領域（波長３８０〜７８０ｎｍ）での透過率５０％以上（１００％未満）を達成できる膜である。この範囲であれば透明導電性材料として用いることが可能であり、透明電極として機能させることができる。
【０１４３】
なお、第２ゲート電極膜および画素電極膜の成膜方法には、スパッタの他、蒸着法等を用いることもできる。また、第２ゲート電極膜および画素電極膜の膜厚は、特に実施例に限定されることはない。
【０１４４】
＜実施の形態３＞
図３に基づいて、本実施の形態に係る半導体装置について説明する。なお、本実施の形態に係る半導体装置の基本的な構成は、実施の形態１、実施の形態２の半導体装置１と同様であるので、符号を援用し、実施の形態１、実施の形態２と異なる事項について主に説明する。
【０１４５】
図３は、本発明の実施の形態３に係る半導体装置の要部の断面状態を模式的に示す断面模式図である。なお、断面の位置は、図１Ａに示した第２絶縁層穴１７ｈの付近であり、拡大して示す。
【０１４６】
本実施の形態に係る半導体装置１では、第２絶縁層１７は、ソース電極１５とドレイン電極１６との間で第２ゲート電極１９が嵌め込まれた第２絶縁層穴１７ｈを備え、第２絶縁層穴１７ｈの側面は、中央方向に突出した突出部１７ｐを有し、突出部１７ｐは、第２絶縁層穴１７ｈの底面の端部に対して５ｎｍ以上の突出長Ｌｐを有する。
【０１４７】
したがって、第２絶縁層穴１７ｈの突出部１７ｐの下側に形成されたくびれに第２ゲート電極１９がピン止め（ピニング）された状態となることから、第２絶縁層１７と第２ゲート電極１９との間の密着性を向上させて第２ゲート電極１９の膜剥がれを防止することが可能となり、歩留まりおよび信頼性を向上させることができる。
【０１４８】
本実施の形態に係る半導体装置１の構成を採用しないとき、実施の形態１における半導体装置１では、第２絶縁層１７と第２ゲート電極１９の間の密着性が悪く、第２ゲート電極１９の膜剥がれが生じる箇所が存在した。つまり、歩留まりが低い場合があった。
【０１４９】
透明導電性材料（第２ゲート電極１９、画素電極１３０）の膜剥がれは、ＴＦＴ基板１００の画素電極１３０のように一辺が例えば１００μｍ以上の大面積とする場合には、画素電極１３０の下層に対する密着性を確保できていたことから問題になっていなかった。
【０１５０】
しかし、実施の形態１に係る半導体装置１（ダブルゲート型ＴＦＴ）では、上部電極（第２ゲート電極１９）として透明導電性材料を用いていることから、従来よりも小さな面積、すなわち一辺が１００μｍ未満で段差（第２絶縁層穴１７ｈ）が存在するという、これまでに報告例のない形状で形成されている。その結果、これまでは問題とならなかった透明導電性材料の膜剥がれが生じてしまうという問題が顕在化した。本実施の形態に係る半導体装置１は、その問題を解消したものである。
【０１５１】
実施の形態１で作製した半導体装置１の断面を走査型電子顕微鏡（ＳＥＭ）で観察した結果、チャネル領域１３ｃに対応する第２絶縁層１７の断面は、凹形状を有し第２絶縁層穴１７ｈを有することが明らかになった。つまり、第２絶縁層穴１７ｈにおける第２絶縁層１７と第２ゲート電極１９の界面で、第２絶縁層１７は、第２ゲート電極用ホール２３（第２絶縁層穴１７ｈ）の底面に対して側面のほうがホールの中央方向に突出した突出部１７ｐを有する。
【０１５２】
実施の形態１に係る半導体装置１では、突出部１７ｐは、第２絶縁層穴１７ｈの底面の端部に対して３ｎｍの突出長Ｌｐを有していた。実施の形態１では、第２絶縁層１７を形成するときの絶縁性基板１０の温度は３００℃であり、第２ゲート電極１９の膜剥がれによる不良率は０．０１％であった。また、第２ゲート電極１９の短辺の長さは１０μｍであった。
【０１５３】
本実施の形態に係る半導体装置１では、絶縁性基板１０の温度を２５０℃として第２絶縁層１７の形成を行った。その結果、突出長Ｌｐは、７ｎｍとなり、透明導電性材料の膜剥がれによる不良率は低下し、０．００１％となった。
【０１５４】
つまり、第２絶縁層１７を形成するときに、成膜条件を制御することによって、第２絶縁層穴１７ｈに形成された突出部１７ｐの突出長Ｌｐ（くびれ形状）を調整することができる。したがって、第２絶縁層１７（第２絶縁層穴１７ｈ）の上に形成される第２ゲート電極１９を第２絶縁層穴１７ｈの突出部１７ｐの下側に形成されたくびれに食い込ませた形状にすることで、第２ゲート電極１９の膜剥がれを抑制することができた。
【０１５５】
具体的には、第２絶縁層１７および第２ゲート電極１９を形成するときの絶縁性基板１０の温度を変化させて半導体装置１（ダブルゲート型ＴＦＴ）を作製し、突出長Ｌｐ、絶縁性基板１０の温度、透明導電性材料の膜剥がれによる不良率を測定した。
【０１５６】
測定の結果、突出長Ｌｐを５ｎｍ以上にすることによって、第２絶縁層１７（第２絶縁層穴１７ｈ）の底面と側壁に対して第２ゲート電極１９をピニングさせた状態とすることが可能となり、第２絶縁層１７と第２ゲート電極１９との間の密着性を向上させ、透明導電性材料の膜剥がれによる不良率を０．００１％以下と著しく低減することができた。
【０１５７】
なお、絶縁性基板１０の温度は使用する装置や他の条件に大きく依存するので、実施例の温度に限定されることはない。
【０１５８】
また、突出長Ｌｐを５ｎｍ以上にする手法としては他に、膜形成を行うＰＥＣＶＤ装置やスパッタ装置のＲＦパワーを増加させる手法や、シランガスの分圧を下げる手法等でもよく、実施例の手法に限定されることはない。
【０１５９】
すなわち、突出長Ｌｐを５ｎｍ以上にすればピニング効果を十分に生じさせることが可能であり、第２ゲート電極１９の膜剥がれによる不良率を低下させることができる。
【０１６０】
なお、半導体層１３の表面にシリコン酸化膜１４を形成して半導体層１３の表面に発生する準位の影響を防止することが可能である。シリコン酸化膜１４の詳細については、実施の形態６でさらに説明する。
【０１６１】
＜実施の形態４＞
図４に基づいて、本実施の形態に係る半導体装置について説明する。なお、本実施の形態に係る半導体装置の基本的な構成は、実施の形態１ないし実施の形態３の半導体装置１と同様であるので、符号を援用し、実施の形態１ないし実施の形態３と異なる事項について主に説明する。
【０１６２】
図４は、本発明の実施の形態４に係る半導体装置の要部の断面状態を模式的に示す断面模式図である。なお、断面の位置は、図１Ａに示したソース電極１５の付近であり、拡大して示す。また、ドレイン電極１６は、ソース電極１５と対称に形成されていることから図では省略している。
【０１６３】
本実施の形態に係る半導体装置１では、ソース電極１５およびドレイン電極１６は、半導体層１３の表面に接合され、半導体層１３は、ソース電極１５およびドレイン電極１６の間のチャネル領域１３ｃで薄くされてチャネル段差Ｈｓを有し、チャネル段差Ｈｓは、１０ｎｍ以上２００ｎｍ以下である。
【０１６４】
したがって、チャネル段差Ｈｓを１０ｎｍ以上とすることから、エッチングによって薄くされたチャネル領域１３ｃ（半導体層１３）の表面での残渣バラツキの影響を抑制し、また、チャネル段差Ｈｓを２００ｎｍ以下とすることから、チャネル領域１３ｃとソース電極１５との間の距離およびチャネル領域１３ｃとドレイン電極１６との間の距離の増大によるオン電流の減少を抑制することが可能となる。
【０１６５】
本実施の形態に係る半導体装置１では、半導体層１３とソース電極１５との間、および半導体層１３とドレイン電極１６との間でのオーミックコンタクトをとりやすくするため、半導体膜形成後に高濃度コンタクト膜（ｎ＋型シリコン膜）を形成した後、ソース電極１５およびドレイン電極１６を形成し、ソース電極１５およびドレイン電極１６をマスクとしてチャネルエッチングを行うこと（チャネルエッチング工程）によって高濃度コンタクト層１３ｄ（ｎ＋型コンタクト層）を形成した。
【０１６６】
ｎ＋型シリコン膜は導電体であるから、ソース電極１５とドレイン電極１６との間を絶縁するためにはチャネル領域１３ｃに対応する領域でのｎ＋型シリコン膜をエッチング除去するチャネルエッチングが必要である。
【０１６７】
実施の形態１に係る半導体装置１（ダブルゲート型ＴＦＴ）では、半導体層１３のチャネル領域１３ｃをチャネルエッチングしたことによる半導体層１３のチャネル段差Ｈｓ（上面段差）は８ｎｍであり、チャネルエッチング後の半導体層１３の断面および表面観察をＳＥＭにより多数行った結果、ｎ＋型シリコン膜の残渣が半導体層１３の表面に存在する場合があり、オフ動作を実現できない半導体装置１が発生することがあった。
【０１６８】
本実施の形態に係る半導体装置１では、チャネルエッチングによる半導体層１３のチャネル段差Ｈｓを１０ｎｍ以上とすることにより、ｎ＋型シリコン膜の残渣を除去することが可能となった。
【０１６９】
本実施の形態に係る半導体装置１のオン電流は、実施の形態１での半導体装置１のオン電流を上回り、比較例で測定した従来の逆スタガ型ＴＦＴの約１．７倍の９．６５×１０-7Ａとなった。
【０１７０】
他方、チャネルエッチングによる半導体層１３のチャネル段差Ｈｓを２００ｎｍより厚くした場合は、ｎ＋型シリコン膜の残渣の問題は生じないが、チャネル領域１３ｃとなる半導体層１３の表面とソース電極１５およびドレイン電極１６との間の距離が大きくなることから、チャネル抵抗が大きくなり、結果としてオン電流を低下させることになる。
【０１７１】
したがって、チャネルエッチングによる半導体層１３のチャネル段差Ｈｓを１０ｎｍ以上２００ｎｍ以下の範囲に制御することにより、オン電流の大きな半導体装置１（チャネルエッチング型のダブルゲート型ＴＦＴ）を作製することができる。
【０１７２】
また、高濃度コンタクト層１３ｄを形成しなかった場合でも、ソース電極１５およびドレイン電極１６のパターニング後に、半導体層１３のチャネル領域１３ｃの表面にソース・ドレイン金属膜の残渣が発生する場合がある。このような場合でも同様に、チャネル領域１３ｃにおける半導体層１３のチャネル段差Ｈｓを制御することによって同様な効果を得ることができる。
【０１７３】
なお、半導体層１３のチャネル領域１３ｃでの膜厚Ｔｃの詳細については、実施の形態７でさらに説明する。
【０１７４】
＜実施の形態５＞
実施の形態２（実施の形態１）では、半導体層１３にアモルファスシリコンを使用して半導体装置１（ダブルゲート型ＴＦＴ）を作製した。実施の形態１に係る半導体装置１では、ダブルゲート構造とすることによって半導体層１３の上下両側でチャネル領域１３ｃを形成する。したがって、従来の逆スタガ型ＴＦＴと比較した場合は、オン電流を増加させることができた。しかし、アモルファスシリコンの移動度は約０．５ｃｍ2／（Ｖ・ｓ）と小さいことから、オン電流をさらに大きくする可能性について検討した。
【０１７５】
本実施の形態では、オン電流をさらに大きくするために、アモルファスシリコンよりも移動度の大きい微結晶シリコンを主成分とした半導体膜を半導体層１３として用いた半導体装置１（ダブルゲート型ＴＦＴ）を作製した。なお、本実施の形態でいう微結晶シリコン膜とは、その膜中に５ｎｍ以上のシリコン結晶粒を主成分として含む膜を意味する。
【０１７６】
本実施の形態に係る半導体装置の基本的な構成は、実施の形態１ないし実施の形態４の半導体装置１と同様であるので、符号を援用し、実施の形態１ないし実施の形態４と異なる事項について主に説明する。
【０１７７】
形成した微結晶シリコン膜（半導体層１３）は、膜成長初期の下面側（第１絶縁層１２側）の移動度が０．６ｃｍ2／（Ｖ・ｓ）程度であったのに対して、上面側（第２絶縁層１７側）の移動度は１．０ｃｍ2／（Ｖ・ｓ）程度であった。下面側に対して上面側での移動度が大きくなっているのは、膜厚が増加するにつれて結晶粒が大きくなるためであると考えられる。
【０１７８】
通常の逆スタガ型ＴＦＴでは、移動度の大きい上面側を利用することができないことから、微結晶シリコンを半導体層１３に利用しても、オン電流が多少増加する程度であり、オン電流の大きな増加は得られず、微結晶シリコンをチャネル領域１３ｃとして利用する利点を存分に活かすことができなかった。
【０１７９】
すなわち、微結晶シリコンは膜質が良く、移動度が大きい上面側をチャネル領域１３ｃとして使わなければ、その利点を最大限に活かすことはできない。本実施の形態に係る半導体装置１は、ダブルゲート型ＴＦＴであることから、微結晶シリコン層の下面側だけでなく、膜質が良く、移動度が高い微結晶シリコン層の上面側にもチャネル領域１３ｃを形成できる、本実施の形態に係る半導体装置１では、従来の逆スタガ型アモルファスシリコンＴＦＴと比較して、オン電流は約２．２倍の１．２３×１０-6Ａとなった。
【０１８０】
上述したとおり、本実施の形態に係る半導体装置１では、半導体層１３は、微結晶シリコンを主成分としている。したがって、通常の逆スタガ型ＴＦＴでは使用できない半導体層１３の表面側（上面側）で、移動度の大きい微結晶シリコンをチャネル領域１３ｃとして利用できることから、大きなオン電流の取り出しが可能となる。
【０１８１】
次に、微結晶シリコン膜（半導体層１３）を形成する微結晶シリコン形成工程について説明する。
【０１８２】
微結晶シリコン形成工程は、実施の形態２で説明した半導体層形成工程として行う工程である。第１ゲート電極形成工程、第１絶縁層形成工程を経た絶縁性基板１に、前工程である第１絶縁層形成工程で使用した成膜装置内の別成膜チャンバーを用いて、微結晶シリコン膜を成膜した。
【０１８３】
具体的には、平行平板型（容量結合型）の電極構造を持つ成膜チャンバーを用いて、絶縁性基板１０の温度３００℃、圧力５０〜３００Ｐａ、電力密度５〜１５ｍＷ／ｃｍ2の条件設定とした。また、成膜用のガスにはシラン（ＳｉＨ4）、水素（Ｈ2）を用い、シランと水素の流量比は１：５０〜１：１００とし、水素希釈条件下で成膜した。また、微結晶シリコン膜の膜厚は、２３０ｎｍとした。
【０１８４】
なお、微結晶シリコン膜の成膜方法には、ＰＥＣＶＤ法の他、誘導結合型プラズマＣＶＤ装置や、マイクロ波ＣＶＤ装置、電子サイクロトン共鳴ＣＶＤ装置を用いることも可能である。微結晶シリコン膜の膜厚も、特に実施例に限定されることはない。
【０１８５】
＜実施の形態６＞
本実施の形態に係る半導体装置、半導体装置製造方法の基本的な構成は、実施の形態１ないし実施の形態５の半導体装置１、半導体製造方法と同様であるので、符号を援用し、実施の形態１ないし実施の形態５と異なる事項について主に説明する。
【０１８６】
実施の形態１に係る半導体装置１では、高濃度コンタクト膜（ｎ＋型シリコン膜）を形成した場合、チャネルエッチングのときに半導体層１３の表面がエッチングガスに晒されることによって半導体層１３の表面に準位が形成された。他方、チャネルエッチングを行わなかった場合には、ソース電極１５およびドレイン電極１６を形成するときのエッチング工程により、同様に、半導体層１３の表面に準位が形成された。
【０１８７】
半導体層１３の表面に準位が形成された状態で第２絶縁層１７を形成した半導体装置１では、準位を起因とする移動度の低下によるオン電流の低下が生じた。
【０１８８】
本実施の形態に係る半導体装置１では、半導体層１３の上にシリコン酸化膜１４（図３参照）を薄く形成することによって、半導体層１３の準位の低減を行うことが可能となった。その結果、移動度の低下が抑制され、オン電流は従来ＴＦＴの約１．５倍の８．５７×１０-7Ａとなった。
【０１８９】
上述したとおり、本実施の形態に係る半導体装置１では、半導体層１３と第２絶縁層１７との間に、シリコン酸化膜１４を備える。したがって、半導体層１３の表面に形成された準位を低減することができるので、準位の存在による移動度の低下を抑制することが可能となる。
【０１９０】
以下に半導体層１３の表面にシリコン酸化膜１４を形成するシリコン酸化膜形成工程について説明する。
【０１９１】
シリコン酸化膜形成工程は、実施の形態２で説明した半導体層形成工程（あるいは、実施の形態５で説明した微結晶シリコン形成工程）によって形成された半導体層１３の表面にシリコン酸化膜１４を形成する工程である。
【０１９２】
シリコン酸化膜形成工程は、第２絶縁層１７を形成する直前の工程である。したがって、第２絶縁層１７の形成に利用する装置と同一の成膜装置を利用し、シリコン酸化膜１４の形成と第２絶縁層１７の形成とを連続して実行することができれば、装置の追加によるコストの増加、絶縁性基板１０を搬出入する時間の増加を抑制した状態で、半導体層１３の表面にシリコン酸化膜１４を形成し、トランジスタ特性を向上することが可能となる。
【０１９３】
シリコン酸化膜形成工程の具体例として、第２絶縁層１７を形成するときに利用するチャンバー内で、酸素または酸素元素を含むガスを用いたプラズマによる半導体層１３の表面の酸化処理を施すことによって、シリコン酸化膜１４を形成することが可能である。
【０１９４】
プラズマを用いた実施例では、Ｎ2Ｏガスを用いてＲＦパワー１２００Ｗで３０秒間酸化処理を行う方法と、O2ガスを用いてＲＦパワー１２００Ｗで３０秒間酸化処理を行う方法で実験を行った。これらの酸化処理で得られた膜厚は、０．３ｎｍ〜１ｎｍであった。
【０１９５】
また、シリコン酸化膜形成工程は、第２絶縁層１７を形成する直前の工程であることから、シリコン酸化膜形成工程のその他の具体例として、第２絶縁層１７を形成する前の洗浄工程中に、オゾン水を用いて半導体層１３の表面に対する酸化処理を施すことによって、シリコン酸化膜１４を形成することが可能である。
【０１９６】
洗浄を用いた実施例では、装置の追加によるコストの増加、絶縁性基板１０を搬出入する時間の増加を抑制した状態で、半導体層１３の表面にシリコン酸化膜１４を形成し、トランジスタ特性を向上することが可能となる。
【０１９７】
洗浄で用いたオゾン水は、５ｐｐｍ〜５０ｐｐｍ程度のオゾン濃度で、水温は、２３℃のものを用いた。処理時間は３０秒間であった。
【０１９８】
上述したとおり、本実施の形態に係る半導体装置製造方法は、絶縁性基板１０の上に形成された第１ゲート電極１１と、第１ゲート電極１１の上に形成された第１絶縁層１２と、第１絶縁層１２の上に形成された半導体層１３と、半導体層１３の一端に接続されたソース電極１５と、ソース電極１５に対向して半導体層１３の他端に接続されたドレイン電極１６と、半導体層１３の上に形成された第２絶縁層１７と、第２絶縁層１７の上に形成された第２ゲート電極１９と、半導体層１３と第２絶縁層１７との間に形成されたシリコン酸化膜１４（半導体層１３の表面に形成されたシリコン酸化膜１４）とを備え、第１ゲート電極１１および第２ゲート電極１９の少なくとも一方は、透明導電性材料で形成されている半導体装置１を製造する半導体装置製造方法である。
【０１９９】
また、本実施の形態に係る半導体装置製造方法では、シリコン酸化膜１４は、酸素または酸素元素を含むガスを用いたプラズマによる酸化処理を半導体層１３の表面に施すことによって形成される。したがって、第２絶縁層１７をＣＶＤ装置で成膜する場合に、プラズマを用いた酸化処理を同一装置内で前処理として実施することが可能となるので、製造装置を追加することなく容易にシリコン酸化膜１４を製造することができる。
【０２００】
また、本実施の形態に係る半導体装置製造方法では、シリコン酸化膜１４は、オゾン水を用いた酸化処理を半導体層１３の表面に施すことによって形成される。したがって、第２絶縁層１７を成膜する前にウェット洗浄装置で洗浄処理を行う場合に、同一洗浄装置で同時に実施することが可能となるので、製造装置を追加することなく容易にシリコン酸化膜１４を製造することができる。
【０２０１】
＜実施の形態７＞
本実施の形態に係る半導体装置の基本的な構成は、実施の形態１ないし実施の形態６の半導体装置１と同様であるので、符号を援用し、実施の形態１ないし実施の形態６と異なる事項について主に説明する。
【０２０２】
本実施の形態に係る半導体装置１では、チャネル領域１３ｃの膜厚Ｔｃ（図４参照）は、１０ｎｍ以上１０００ｎｍ以下である。したがって、チャネル領域１３ｃでの半導体層１３の膜厚Ｔｃを１０ｎｍ以上として安定した膜質を得ることができるので、トランジスタ特性の安定性を確保することが可能となり、また、膜厚Ｔｃを１０００ｎｍ以下とすることにより、半導体層１３の成膜時間の増加を抑制することができる。
【０２０３】
実施の形態１において、チャネルエッチング後のチャネル領域１３ｃ（半導体層１３）の膜厚Ｔｃを１０ｎｍ未満としたとき、成長初期の膜質の不安定な部分が膜の大部分を占めており、その状態の半導体層１３で半導体装置１（ダブルゲート型ＴＦＴ）を作製した場合、閾値電圧Ｖｔｈは３．３Ｖから４．８Ｖまでの範囲でバラつき、そのときの標準偏差は０．４０となり、トランジスタ特性は不安定であった。
【０２０４】
閾値電圧Ｖｔｈのバラツキを解消するためにチャネルエッチング後のチャネル領域１３ｃ（半導体層１３）の膜厚Ｔｃを厚くして半導体装置１（ダブルゲート型ＴＦＴ）を作製した場合、膜厚を１０ｎｍ以上とすることによってトランジスタ特性を安定させることができた。
【０２０５】
実際に、チャネルエッチング後のチャネル領域１３ｃ（半導体層１３）の膜厚Ｔｃを１０ｎｍとして半導体装置１を作製した結果、閾値電圧Ｖｔｈのバラつきは３．７Ｖから４．３Ｖまでの範囲となり、そのときの標準偏差は０．１７であった。なお、測定に用いたサンプル数は１３２個である。
【０２０６】
半導体層１３の膜厚Ｔｃが１０ｎｍ以上の範囲において、膜厚Ｔｃが増加することによるトランジスタ特性の低下（閾値電圧Ｖｔｈのバラつき）は生じなかった。しかし、半導体層１３（チャネル領域１３ｃ）の形成に要する時間を考慮すると、その膜厚Ｔｃは１０００ｎｍ以下であることが望ましい。
【０２０７】
＜実施の形態８＞
本実施の形態に係る半導体装置の基本的な構成は、実施の形態１ないし実施の形態７の半導体装置１と同様であるので、符号を援用し、実施の形態１ないし実施の形態７と異なる事項について主に説明する。
【０２０８】
本実施の形態に係る半導体装置１では、第１絶縁層１２および第２絶縁層１７は、それぞれの主成分が同一とされている。したがって、第１絶縁層１２および第２絶縁層１７の形成に用いる材料、エッチングに利用するガス、エッチング材料に同じものを利用することができるので、製造工程での材料追加によるコスト増加の抑制が可能となる。
【０２０９】
実施の形態２で説明した第１絶縁層形成工程と第２絶縁層形成工程において、その材料は様々な組み合わせが考えられ、実際に半導体装置１（ダブルゲート型ＴＦＴ）を作製して動作させることが可能である。
【０２１０】
しかし、第１絶縁層１２と第２絶縁層１７に主成分が違う材料を用いた場合、膜材料や、エッチングの際に使用するガスや材料等の追加コストが必要となる。したがって、第１絶縁層１２と第２絶縁層１７の主成分を同じにすることにより、コストの増加を避けることが可能である。
【０２１１】
＜実施の形態９＞
本実施の形態に係る半導体装置製造方法の基本的な構成は、実施の形態１ないし実施の形態８の半導体装置１、半導体装置製造方法と同様であるので、符号を援用し、実施の形態１ないし実施の形態８と異なる事項について主に説明する。
【０２１２】
本実施の形態に係る半導体装置製造方法は、絶縁性基板１０の上に形成された第１ゲート電極１１と、第１ゲート電極１１の上に形成された第１絶縁層１２と、第１絶縁層１２の上に形成された半導体層１３と、半導体層１３の一端に接続されたソース電極１５と、ソース電極１５に対向して半導体層１３の他端に接続されたドレイン電極１６と、半導体層１３の上に形成された第２絶縁層１７と、第２絶縁層１７の上に形成された第２ゲート電極１９とを備え、第１ゲート電極１１および第２ゲート電極１９の少なくとも一方は、透明導電性材料で形成されている半導体装置１を製造する半導体装置製造方法である。
【０２１３】
また、本実施の形態に係る半導体装置製造方法では、第２絶縁層１７を半導体層１３の上に成膜する前に、水酸化テトラメチルアンモニウムを含有するアルカリ系薬液を用いて半導体層１３の表面を洗浄処理する。
【０２１４】
したがって、半導体層１３の表面に形成されたダメージ層を除去することが可能となることから、半導体装置１（ダブルゲート型ＴＦＴ）の特性バラつきを抑制することができる。
【０２１５】
実施の形態２で説明した第２絶縁層形成工程の前に、半導体層１３の表面を観察したところ、第２絶縁層形成工程の前工程であるチャネルエッチング工程、あるいは、ソース電極１５およびドレイン電極１６を形成するとき（ソース電極・ドレイン電極形成工程）のエッチング工程によって、ダメージ層が形成されていることが判明した。
【０２１６】
ダメージ層が存在した状態で第２絶縁層１７を形成し、半導体装置１（ダブルゲート型ＴＦＴ）を作製したところ、閾値電圧Ｖｔｈは絶縁性基板１０の母材（ウエハー）面内で大きくバラつき、閾値電圧Ｖｔｈは３．４Ｖから４．８Ｖまでとなり、そのときの標準偏差は０．４１であった。
【０２１７】
本実施の形態では、高濃度コンタクト層１３ｄを形成する場合にはチャネルエッチング後の洗浄工程、高濃度コンタクト層１３ｄを形成しない場合にはソース電極１５およびドレイン電極１６を形成するときのエッチング後の洗浄工程において、半導体層１３の表面を、半導体層１３とソース電極１５およびドレイン電極１６とのエッチング選択比が大きく取れる、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を含有するアルカリ系薬液にて洗浄処理を行った。アルカリ系薬液による洗浄処理で半導体層１３の表面を２０ｎｍ程度エッチングすることによって、半導体層１３の表面に形成されたダメージ層を除去することができた。
【０２１８】
半導体層１３の表面のダメージ層が除去された結果、バラつきの大きかった閾値電圧Ｖｔｈは３．７Ｖから４．４Ｖまでとなり、そのときの標準偏差は０．１９となった。つまり、閾値電圧Ｖｔｈの絶縁性基板１０の母材（ウエハー）面内におけるバラつきを抑制することができた。なお、測定に用いたサンプル数は１３２個である。
【０２１９】
本実施の形態に係る洗浄処理は、従来のソース電極・ドレイン電極形成工程でソース電極１５、ドレイン電極１６を形成した後の洗浄工程内に追加することが可能であるから、追加装置を必要としないという利点もあり、コストの増加を抑制しつつ、トランジスタ特性のバラつきを抑制することが可能である。
【０２２０】
なお、本実施の形態で使用したＴＭＡＨを含有するアルカリ系薬液とは、ＴＭＡＨ５重量％、シリコン１重量％、酸化剤として過硫酸アンモニウムを１重量％添加した水溶液のことであり、薬液温度は５０℃で処理を行った。
【０２２１】
ＴＭＡＨを含有するアルカリ系薬液中の含有成分はそれぞれ以下の効果を有する。ＴＭＡＨはエッチングレートの調整、シリコンはエッチングレートの調整およびダメージ層とアルミニウム等の金属膜とのエッチング選択比の確保、過硫酸アンモニウムはダメージ層とアルミニウム等の金属膜とのエッチング選択比の確保およびエッチング表面の状態を安定させトランジスタ特性にも影響する。また、薬液温度により、エッチングレートを調整することが可能である。
【０２２２】
これらの処理条件は、エッチングレートやデバイス特性を考慮しながら適宜調整することが可能である。つまり、実施例の条件に限定するものでない。例えば、薬液温度は１０℃から９０℃でもよく、ＴＭＡＨ濃度は０．１重量％〜２５重量％でもよく、シリコン濃度は０．１重量％〜２５重量％でもよく、過硫酸アンモニウムは、０．１重量％〜２０重量％でもよい。
【０２２３】
また、酸化剤としては、過硫酸アンモニウムの他に、リン酸アンモニウム、硝酸アンモニウム等も使用することが可能である。
【０２２４】
＜実施の形態１０＞
図５ないし図６Ｂに基づいて、本実施の形態に係るＴＦＴ基板について説明する。ＴＦＴ基板は、絶縁性基板に薄膜トランジスタ（ＴＦＴ）を形成したものであり、絶縁性基板は、実施の形態１ないし実施の形態９での絶縁性基板１０（絶縁性基板１１０）に対応し、薄膜トランジスタは、実施の形態１ないし実施の形態９での半導体装置１（ダブルゲート型ＴＦＴ）に対応する。したがって、符号を援用し、実施の形態１ないし実施の形態９と異なる事項について主に説明する。
【０２２５】
図５は、本発明の実施の形態１０に係るＴＦＴ基板の平面状態を模式的に示す平面模式図である。
【０２２６】
本実施の形態に係るＴＦＴ基板１００は、絶縁性基板１１０と、絶縁性基板１１０に形成された表示用の画素電極１３０と、絶縁性基板１１０（絶縁性基板１０）に形成され画素電極１３０に印加する電圧を制御する画素トランジスタ１０１としての薄膜トランジスタとを有する。また、画素トランジスタ１０１としての薄膜トランジスタは、実施の形態１ないし実施の形態９のいずれかに記載の半導体装置１である。
【０２２７】
したがって、オン電流が大きい半導体装置１（ダブルゲート型ＴＦＴ）を画素トランジスタ１０１として用いるので、低抵抗の画素トランジスタ１０１で画素電極１３０を駆動することが可能となり、高速駆動で大画面表示が可能なＴＦＴ基板１００とすることができる。
【０２２８】
近年、ディスプレイ画素に対する高速駆動の要求が高まっている。薄膜トランジスタのオン電流を向上（オン抵抗を低下）させることによって、高速駆動、例えば、２倍速あるいは４倍速や８倍速駆動の液晶ディスプレイや有機ＥＬディスプレイ等に対する画素トランジスタ１０１として用いることができる。
【０２２９】
実施の形態１ないし実施の形態９で開示した半導体装置１（ダブルゲート型ＴＦＴ）は、オン電流が大きいことから、画素トランジスタ１０１としての半導体装置１を画素トランジスタ領域１０１ａに形成することによって、より高速駆動が可能なＴＦＴ基板１００とすることができる。
【０２３０】
本実施の形態によれば、オン電流が大きい半導体装置１を画素トランジスタ１０１として用いることから、低抵抗な薄膜トランジスタを実現できる。したがって、より高速駆動が可能なＴＦＴ基板１００とすることが可能となる。
【０２３１】
なお、絶縁性基板１１０の外周端には、画素トランジスタ１０１のソースに接続されるソースドライバ回路１４０ｓ、画素トランジスタ１０１のゲートに接続されるゲートドライバ回路１４０ｇが外付けされている。なお、ゲートドライバ回路１４０ｇ、ソースドライバ回路１４０ｓを特に区別する必要が無い場合には、単にドライバ回路１４０とすることがある。
【０２３２】
図６Ａは、本発明の実施の形態１０に係るＴＦＴ基板（変形例１）の平面状態を模式的に示す平面模式図である。
【０２３３】
図５に示したＴＦＴ基板１００では、ドライバ回路１４０は外付けされていた。これに対し、本変形例では、画素トランジスタ１０１だけでなく、ドライバ回路１４０についても半導体装置１を適用したものである。
【０２３４】
つまり、本実施の形態に係るＴＦＴ基板１００は、絶縁性基板１１０と、絶縁性基板１１０に形成された表示用の画素電極１３０と、絶縁性基板１１０（絶縁性基板１０）に形成され画素電極１３０に印加する電圧を制御する画素トランジスタ１０１としての薄膜トランジスタと、絶縁性基板１１０に形成され画素トランジスタ１０１を制御するドライバトランジスタ１４１を備え、画素トランジスタ１０１としての薄膜トランジスタ、およびドライバトランジスタ１４１は、実施の形態１ないし実施の形態９のいずれかの半導体装置１で構成されている。
【０２３５】
ドライバ回路１４０は、ソースドライバ回路１４０ｓとゲートドライバ回路１４０ｇとを備える。本変形例では、ソースドライバ回路１４０ｓに対してソースドライバトランジスタ１４１ｓ（半導体装置１）を形成し、ゲートドライバ回路１４０ｇに対してゲートドライバトランジスタ１４１ｇ（半導体装置１）を形成した状態を示す。なお、ソースドライバトランジスタ１４１ｓ、ゲートドライバトランジスタ１４１ｇを特に区別する必要が無い場合には、単にドライバトランジスタ１４１とすることがある。
【０２３６】
したがって、オン電流が大きい半導体装置１（ダブルゲート型ＴＦＴ）をドライバ回路１４０のドライバトランジスタ１４１として用いるので、絶縁性基板１１０でドライバ回路１４０が占める面積を縮小することが可能となる。つまり、絶縁性基板１１０の面積に対する画素トランジスタ領域１０１ａの面積を大きくして表示面積比を向上させたＴＦＴ基板１００とすることができる。
【０２３７】
なお、ドライバトランジスタ１４１は、ソースドライバ回路１４０ｓ、ゲートドライバ回路１４０ｇのいずれか一方のみに適用することも可能であり、この場合もドライバ回路１４０が占める面積を縮小することができる。
【０２３８】
なお、従来の逆スタガ型アモルファスシリコンＴＦＴはオン電流が小さいことから、ドライバ回路１４０（ゲートドライバ回路１４０ｇ、ソースドライバ回路１４０ｓ）として利用することは不可能である。つまり、画素トランジスタ１０１と同一の絶縁性基板１１０の上に形成することは、不可能である。
【０２３９】
実施の形態１ないし実施の形態９に係る半導体装置１（ダブルゲート型ＴＦＴ）は、オン電流が大きい。したがって、ＴＦＴ基板１００は、半導体装置１を画素トランジスタ１０１として画素トランジスタ領域１０１ａに備えるだけでなく、画素トランジスタ１０１を駆動、制御するドライバトランジスタ１４１としてドライバ回路１４０に形成された半導体装置１を備えることが可能である。つまり、ＴＦＴ基板１００は、絶縁性基板１１０の上に、画素トランジスタ１０１（半導体装置１）とドライバトランジスタ１４１（半導体装置１）とを小さな面積で混載することが可能である。
【０２４０】
図６Ｂは、本発明の実施の形態１０に係るＴＦＴ基板（変形例２）の平面状態を模式的に示す平面模式図である。
【０２４１】
本変形例は、図６Ａに示したドライバ回路１４０の面積を縮小したものである。
【０２４２】
つまり、オン電流がＸ倍になると、トランジスタ（半導体装置）のチャネル幅Ｗを１／Ｘ倍にすることが可能であることから、オン電流が大きい実施の形態１ないし実施の形態９に係る半導体装置１（ダブルゲート型ＴＦＴ）を用いることにより、ドライバトランジスタ１４１が配置されたドライバ回路１４０の占める面積を縮小することが可能となり、ドライバ回路１４０の面積を縮小したＴＦＴ基板１００とすることができる。
【０２４３】
＜実施の形態１１＞
図７に基づいて、本実施の形態に係る表示装置について説明する。表示装置は、実施の形態１０で示したＴＦＴ基板１００を備えている。したがって、符号を援用し、実施の形態１ないし実施の形態１０と異なる事項について主に説明する。
【０２４４】
図７は、本発明の実施の形態１１に係る表示装置の正面状態を模式的に示す正面模式図である。
【０２４５】
本実施の形態に係る表示装置２００は、表示用の画素電極１３０を有するＴＦＴ基板１００を備える。また、ＴＦＴ基板１００は、実施の形態１０のＴＦＴ基板１００である。
【０２４６】
したがって、オン電流が大きい半導体装置１（ダブルゲート型ＴＦＴ）を画素トランジスタ１０１あるいはドライバトランジスタ１４１として用いるので、大画面表示が可能で、絶縁性基板の面積に対する画素トランジスタ領域の面積を大きくして表示面積比を向上させた表示装置２００とすることができる。
【０２４７】
なお、半導体装置１を適用したＴＦＴ基板１００を用いた表示装置２００としては、例えば、液晶ディスプレイ、有機ＥＬディスプレイ等がある。
【０２４８】
半導体装置１（ダブルゲート型ＴＦＴ）のオン電流が大きいことから、ＴＦＴ基板１００を大型化することが可能である。また、従来外付け部品であったドライバ回路１４０（図５参照）を小さな面積で画素トランジスタ１３０と同時にドライバトランジスタ１４１として絶縁性基板１１０に形成することが可能である。したがって、画素トランジスタ１３０とドライバトランジスタ１４１とを混載したＴＦＴ基板１００を用いた大画面の表示装置とすることができる。
【０２４９】
本実施の形態に適用するＴＦＴ基板１００は、低抵抗の半導体装置１を搭載することから、より大画面、または小さな面積のドライバ回路１４０を備える表示装置２００とすることができる。
【０２５０】
以上、本発明に係る実施の形態、実施例は例示であって、本発明の範囲は、実施の形態、実施例に限るものではない。
【符号の説明】
【０２５１】
１  半導体装置（薄膜トランジスタ／画素トランジスタ）
１０  絶縁性基板
１１  第１ゲート電極
１１ｗ  ゲート信号線
１２  第１絶縁層
１３  半導体層
１３ｃ  チャネル領域
１３ｄ  高濃度コンタクト層
１４  シリコン酸化膜
１５  ソース電極
１５ｗ  ソース信号線
１６  ドレイン電極
１７  第２絶縁層
１７ｈ  第２絶縁層穴
１７ｐ  突出部
１８  平坦化膜
１８ｒ  残留平坦化膜
１９  第２ゲート電極
２１  第１コンタクトホール
２２  第２コンタクトホール
２３  第２ゲート電極用ホール
１００  ＴＦＴ基板
１０１  画素トランジスタ（薄膜トランジスタ）
１０１ａ  画素トランジスタ領域
１１０  絶縁性基板
１３０  画素電極
１４０  ドライバ回路
１４０ｇ  ゲートドライバ回路
１４０ｓ  ソースドライバ回路
１４１  ドライバトランジスタ（半導体装置／薄膜トランジスタ）
１４１ｇ  ゲートドライバトランジスタ
１４１ｓ  ソースドライバトランジスタ
２００  表示装置
Ｈｓ  チャネル段差
Ｌｐ  突出長
Ｔｃ  膜厚
【図１Ａ】
2010212284.tif 000003
【図１Ｂ】
2010212284.tif 000004
【図２Ａ】
2010212284.tif 000005
【図２Ｂ】
2010212284.tif 000006
【図２Ｃ】
2010212284.tif 000007
【図２Ｄ】
2010212284.tif 000008
【図３】
2010212284.tif 000009
【図４】
2010212284.tif 000010
【図５】
2010212284.tif 000011
【図６Ａ】
2010212284.tif 000012
【図６Ｂ】
2010212284.tif 000013
【図７】
2010212284.tif 000014