(57)【要約】【課題】プログラム時にヒューズ素子の絶縁膜に金属原子が侵入するのを抑制する。【解決手段】ヒューズ素子１１のＭＯＳトランジスタのシリサイド層４７ａ、４７ｂは、サイドウォール４９ａ、４９ｂからそれぞれ所定の間隔を隔てて不純物拡散層４６ａ、４６ｂ上に形成するとともに、シリサイド層４７ｄは、ゲート酸化膜４３上のゲート電極４４上を避けるようにしてゲート電極４４上のコンタクト領域に形成する。【選択図】      図４−１
2010087357.tif 000002
【特許請求の範囲】
【請求項１】
ゲート酸化膜を介して半導体基板上に形成されたゲート電極と、
前記ゲート電極の少なくとも一方の側に配置されるようにして前記半導体基板に形成された不純物拡散層と、
前記ゲート酸化膜上の前記ゲート電極上を避けるようにして前記不純物拡散層上の少なくとも一部に形成されたシリサイド層と、
前記ゲート電極と前記不純物拡散層との間に電圧を印加することで、前記ゲート酸化膜を破壊するための論理回路とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シリサイド層は、前記ゲート電極上を避けるようにして前記ゲート電極上のコンタクト領域に形成されるとともに、前記ゲート電極の両脇を避けるようにして前記不純物拡散層上のコンタクト領域に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不純物拡散層は、前記ゲート電極の片側にのみ形成され、前記シリサイド層は、前記ゲート電極上を避けるようにして前記ゲート電極上のコンタクト領域に形成されるとともに、前記不純物拡散層上のコンタクト領域に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート酸化膜は、前記不純物拡散層と同一の導電型のウェル上に形成されていることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
ＭＯＳトランジスタを用いて構成されたヒューズ素子と、
前記ＭＯＳトランジスタのゲート電極と不純物拡散層との間に電圧を印加することで、前記ＭＯＳトランジスタのゲート酸化膜を破壊する内部電位発生回路と、
前記ヒューズ素子に記憶されたデータを読み出すセンスアンプと、
前記ゲート酸化膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、
前記ＭＯＳトランジスタのゲート酸化膜が破壊されるヒューズ素子を選択する選択トランジスタとを備え、
前記バリアトランジスタおよび前記選択トランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成され、前記ＭＯＳトランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成されていないことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、ＭＯＳトランジスタのゲート絶縁膜を破壊することで一度だけ書き込みが可能な絶縁膜破壊型半導体記憶素子に適用して好適なものである。
【背景技術】
【０００２】
一度だけ書き込みが可能な不揮発性半導体記憶装置には、ＭＯＳトランジスタをヒューズ素子として用いたものがある（非特許文献１）。この不揮発性半導体記憶装置では、情報をヒューズ素子に記憶させる場合、ＭＯＳ構造のヒューズ素子に対して最大定格を超える高電圧が印加され、絶縁膜が破壊される。そして、絶縁膜破壊前のヒューズ素子にはという情報が記憶され、絶縁膜破壊後のヒューズ素子には“１”という情報が記憶される。
【０００３】
このような不揮発性半導体記憶装置の用途としては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭなどの半導体記憶装置の不良素子救済情報や、ＬＳＩを構成する様々な回路の状態を設定するための情報、あるいは各チップの識別情報などを保持するために用いられる。
【０００４】
このような用途では、製造工程内の試験の段階でヒューズ素子のプログラムが行われ、製品出荷後はその状態を長期間維持することが求められる。また、ヒューズ素子の製造条件やプログラム条件によっては、プログラム後の経時変化によりデータが破壊される可能性もないとはいえないため、ヒューズ素子の信頼性に関する要求は厳しい。また、製品上の使われ方としては、電源投入時にほぼ自動的にヒューズ素子に蓄えられているデータを読み出し、各回路へ転送されるような使い方をされることが多く、ヒューズ素子に不良があった場合の救済が非常に難しく、かつ１ビットでも不良があった場合にその製品にとって致命的なことにもなりかねず、ヒューズ素子の歩留まりが製品の歩留まりに直結してしまう可能性がある。さらに、ゲート酸化膜を破壊することで情報を記憶するヒューズ素子を用いる場合は、デザインルールの微細化の進行に伴ってゲート酸化膜も薄膜化されるため、特に信頼性の保持が厳しくなる。このようなヒューズ素子としては、ＭＯＳトランジスタが標準的に用いられ、ゲート、ソースおよびドレインの各領域の表面には、抵抗を下げる目的でシリサイドが形成される。
【０００５】
しかしながら、ヒューズ素子としてＭＯＳトランジスタを用いた場合、ゲート酸化膜を破壊する際のプログラム条件によっては、シリサイドを形成している金属原子が、エレクトロマイグレーションによってゲート酸化膜内に入り込む可能性がある。このような現象が起こると、ヒューズ素子の電流経路の抵抗値が、これらの金属原子の状態によって決められることになる。そして、信頼性試験での熱ストレスや電流ストレスにより、これらの金属原子の状態が影響を受けると、ヒューズ素子の抵抗値が変動し、最悪の場合は誤読み出しが起こる可能性があるという問題があった。
【０００６】
【非特許文献１】Ｈ．  Ｉｔｏ  ｅｔ．ａｌ．，  ”Ｐｕｒｅ  ＣＭＯＳ  Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｇａｔｅ−Ｏｘ  Ａｎｔｉ−Ｆｕｓｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  ２００４  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．４６９−４７２
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、プログラム時にヒューズ素子の絶縁膜に金属原子が侵入するのを抑制することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様によれば、ゲート酸化膜を介して半導体基板上に形成されたゲート電極と、前記ゲート電極の少なくとも一方の側に配置されるようにして前記半導体基板に形成された不純物拡散層と、前記ゲート酸化膜上の前記ゲート電極上を避けるようにして前記不純物拡散層上の少なくとも一部に形成されたシリサイド層と、前記ゲート電極と前記不純物拡散層との間に電圧を印加することで、前記ゲート酸化膜を破壊するための論理回路とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【０００９】
また、本発明の一態様によれば、ＭＯＳトランジスタを用いて構成されたヒューズ素子と、前記ＭＯＳトランジスタのゲート電極と不純物拡散層との間に電圧を印加することで、前記ＭＯＳトランジスタのゲート酸化膜を破壊する内部電位発生回路と、前記ヒューズ素子に記憶されたデータを読み出すセンスアンプと、前記ゲート酸化膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、前記ＭＯＳトランジスタのゲート酸化膜が破壊されるヒューズ素子を選択する選択トランジスタとを備え、前記バリアトランジスタおよび前記選択トランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成され、前記ＭＯＳトランジスタのゲート電極および不純物拡散層上にはシリサイド層が形成されていないことを特徴とする不揮発性半導体記憶装置を提供する。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、プログラム時にヒューズ素子の絶縁膜に金属原子が侵入するのを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、不揮発性半導体記憶装置１０には、ヒューズ素子１１、バリアトランジスタ１２、選択トランジスタ１３、センスアンプ１４、ヒューズデータレジスタ１５、プログラム制御レジスタ１６、制御ロジック１７およびセレクタ１８が設けられている。ここで、ヒューズ素子１１は、ＭＯＳトランジスタを用いて構成することができ、このＭＯＳトランジスタのソース、ドレインおよびウェルは共通に接続されている。バリアトランジスタ１２は、ヒューズ素子１１のゲート酸化膜を破壊させる電圧からセンスアンプ１４を保護することができる。選択トランジスタ１３は、ＭＯＳトランジスタのゲート酸化膜が破壊されるヒューズ素子１１を選択することができる。センスアンプ１４は、ヒューズ素子１１に記憶されたデータを読み出すことができる。ヒューズデータレジスタ１５は、ヒューズ素子１１から読み出されたデータを記憶することができる。プログラム制御レジスタ１６は、プログラム時の制御を行うプログラム制御情報を記憶することができる。制御ロジック１７は、プログラム時の選択トランジスタ１３の動作を制御することができる。セレクタ１８は、センスアンプ１４にて読み出されたヒューズ素子１１のデータまたは前段のヒューズデータレジスタに記憶されているデータを選択し、自段のヒューズデータレジスタ１５に出力することができる。
【００１３】
ここで、バリアトランジスタ１２、選択トランジスタ１３、センスアンプ１４、ヒューズデータレジスタ１５、プログラム制御レジスタ１６、制御ロジック１７およびセレクタ１８に用いられているＭＯＳトランジスタでは、コンタクト抵抗などを低減させるために、このＭＯＳトランジスタのゲート電極や不純物拡散層上にはシリサイド層を形成することができる。また、ヒューズ素子１１のＭＯＳトランジスタのゲート電極や不純物拡散層上には、シリサイド層を形成しないようにすることができる。あるいは、ヒューズ素子１１のＭＯＳトランジスタのゲート酸化膜上のゲート電極上を避けるようにして、不純物拡散層上の少なくとも一部にシリサイド層を形成するようにしてもよい。
【００１４】
そして、ヒューズ素子１１のＭＯＳトランジスタのゲートは、バリアトランジスタ１２のドレインに接続され、バリアトランジスタ１２のソースは、選択トランジスタ１３のドレインおよびセンスアンプ１４の入力端子に接続されている。また、センスアンプ１４の出力端子は、セレクタ１８の一方の入力端子に接続され、セレクタ１８の他方の入力端子は、前段のヒューズデータレジスタの出力端子に接続され、セレクタ１８の出力端子は、ヒューズデータレジスタ１５の入力端子に接続され、ヒューズデータレジスタ１５の出力端子は、次段のヒューズデータレジスタの入力端子および制御ロジック１７の一方の入力端子に接続されている。また、プログラム制御レジスタ１６の入力端子は、前段のプログラム制御レジスタに接続され、プログラム制御レジスタ１６の出力端子は、前段のプログラム制御レジスタの入力端子および制御ロジック１７の他方の入力端子に接続され、制御ロジック１７の出力端子は、選択トランジスタ１３のゲートに接続されている。
【００１５】
そして、ヒューズ素子１１のＭＯＳトランジスタのゲート酸化膜が破壊される前は、ヒューズ素子１１には‘０’というデータが保持される。そして、ヒューズ素子１１に‘１’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ１６にプログラム制御情報が転送される。
【００１６】
また、プログラム電圧ＶＢＰがヒューズ素子１１の基板側に印加されるとともに、バリア電圧ＶＢＴが、バリアトランジスタ１２のゲートに印加される。ここで、ヒューズ素子１１のゲート側は、ヒューズ素子１１のＭＯＳトランジスタのゲート酸化膜が破壊されない程度の電位に予め充電される。
【００１７】
そして、制御ロジック１７は、ヒューズデータレジスタ１５に保持されたヒューズ素子１１のデータやプログラム制御レジスタ１６に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック１７は、プログラムを行う時には、選択トランジスタ１３のゲートの電位をハイレベルにし、選択トランジスタ１３をオンさせることで、ヒューズ素子１１のゲートの電位を低電位ＶＳＳに引き下げる。この結果、ヒューズ素子１１のＭＯＳトランジスタのゲート酸化膜には、ゲート酸化膜が破壊される程度の高電圧が印加され、そのゲート酸化膜が破壊されることで、ヒューズ素子１１に‘１’というデータが書き込まれる。
【００１８】
そして、ヒューズ素子１１に‘１’というデータが書き込まれると、選択トランジスタ１３をオフしてヒューズ素子１１に高電圧が印加されるのを中止する。
【００１９】
次に、ヒューズ素子１１からデータを読み出す場合、プログラム電圧ＶＢＰおよびバリア電圧ＶＢＴは、読み出しに適した電圧に設定される。例えば、プログラム電圧ＶＢＰは電源電圧ＶＤＤ、バリア電圧ＶＢＴは電源電圧ＶＤＤの２倍程度の電圧に設定される。また、センスアンプ１４の入力端子は、低電位ＶＳＳになるように一旦放電されてから、一定の時間だけ待機される。この間において、ヒューズ素子１１に‘０’というデータが書き込まれている場合、センスアンプ１４の入力端子の電位は、低電位ＶＳＳに維持される。一方、ヒューズ素子１１に‘１’というデータが書き込まれている場合、センスアンプ１４の入力端子には、ヒューズ素子１１の破壊されたゲート酸化膜を介して電荷が充電され、センスアンプ１４の入力端子の電位が上昇する。そして、センスアンプ１４において、これらの電位差から、ヒューズ素子１１のデータが‘０’であるか‘１’であるかが判定され、センスアンプ１４自身にラッチされる。
そして、センスアンプ１４にラッチされたデータは、ヒューズデータレジスタ１５に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。
【００２０】
このような不揮発性半導体記憶装置１０を複数段に渡ってシリアルに接続することにより、ヒューズマクロブロックが構成される。
【００２１】
ここで、ヒューズ素子１１のＭＯＳトランジスタのゲート電極や不純物拡散層上にはシリサイド層を形成しないようにすることにより、プログラム時にヒューズ素子１１のＭＯＳトランジスタのゲート酸化膜にゲート電極を介して高電圧が印加された場合においても、シリサイド層に含まれる金属原子がゲート酸化膜に侵入するのを抑制することができる。このため、ヒューズ素子１１の電流経路の抵抗値が、シリサイド層に含まれる金属原子の状態によって変動するのを抑制することができ、信頼性試験での熱ストレスや電流ストレスを受けた場合においても、誤読み出しが起こるのを防止することができる。
【００２２】
図２は、図１の不揮発性半導体記憶装置を用いて構成されたヒューズマクロブロックの概略構成を示すブロック図である。
図２において、ヒューズマクロブロック２０には、内部電位発生回路２１、ヒューズブロック２２および論理回路２３が設けられ、ヒューズブロック２２には、不揮発性半導体記憶装置１０および制御ロジック２４が設けられている。
【００２３】
ここで、内部電位発生回路２１は、図１のヒューズ素子１１に印加されるプログラム電圧ＶＢＰやバリアトランジスタ１２に印加されるバリア電圧ＶＢＴなどを発生することができる。ヒューズブロック２２は、図１の不揮発性半導体記憶装置１０をシリアルに接続して構成され、これらの不揮発性半導体記憶装置１０を制御する制御ロジック２４が設けられている。ここで、各ヒューズブロック２２は、例えば、６４ビット分の不揮発性半導体記憶装置１０をシリアルに接続して構成し、ヒューズブロック２２は、例えば、１６段シリアルに接続することで、６４×１６＝１０２４ビットのレジスタチェーンを構成することができる。
また、論理回路２３は、クロック信号ＣＬＫに同期してプログラム用データＳＩをヒューズブロック２２にシリアルに入力するとともに、ヒューズブロック２２から読み出したデータＳＯをシリアルに出力することができる。また、論理回路２３は、制御信号ＣＳに基づいて、不揮発性半導体記憶装置１０の書き込みや読み出しの制御を行うことができる。
【００２４】
このようなヒューズマクロブロック２０では、図１のセンスアンプ１４や制御ロジック１７が不揮発性半導体記憶装置１０ごとに設けられるため、広範囲な条件で安定して動作する記憶装置の設計を容易化することができる。
【００２５】
図３−１および図３−２は、図１のバリアトランジスタ１２、選択トランジスタ１３、センスアンプ１４、ヒューズデータレジスタ１５、プログラム制御レジスタ１６、制御ロジック１７およびセレクタ１８に用いられているＭＯＳトランジスタの概略構成を示す断面図および平面図である。
図３−１および図３−２において、ウェルが形成された半導体基板３１には、素子分離領域３２が形成されている。なお、半導体基板３１の材質はＳｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、素子分離領域３２は、ＳＴＩ構造を用いてもよいし、ＬＯＣＯＳ構造を用いてもよい。
【００２６】
そして、素子分離領域３２にて分離された半導体基板３１上のアクティブ領域には、ゲート酸化膜３３を介してゲート電極３４が形成され、ゲート電極３４の側壁には、サイドウォール３９ａ、３９ｂが形成されている。なお、ゲート電極３４の材料としては、例えば、多結晶シリコンを用いることができ、サイドウォール３９ａ、３９ｂの材料としては、例えば、シリコン酸化膜あるいはＰＳＧ膜やＢＰＳＧ膜を用いることができる。
【００２７】
そして、ゲート電極３４下の半導体基板３１に形成されるチャネル領域の両側には、ＬＤＤ層３５ａ、３５ｂをそれぞれ介して不純物拡散層３６ａ、３６ｂがそれぞれ形成されている。また、不純物拡散層３６ｂの横には、素子分離領域３２を介して不純物拡散層３６ｃが形成され、不純物拡散層３６ａ〜３６ｃ上には、シリサイド層３７ａ〜３７ｃがそれぞれ形成されるとともに、ゲート電極３４上には、シリサイド層３７ｄが形成されている。
【００２８】
そして、不純物拡散層３６ａ〜３６ｃ上には、シリサイド層３７ａ〜３７ｃをそれぞれ介して不純物拡散層３６ａ〜３６ｃとそれぞれ電気的に接続されたコンタクト電極３８ａ〜３８ｃが形成されるとともに、ゲート電極３４上には、シリサイド層３７ｄを介してゲート電極３４と電気的に接続されたコンタクト電極３８ｄが形成されている。ここで、コンタクト電極３８ａ〜３８ｃは互いに電気的に接続することができる。
【００２９】
なお、不純物拡散層３６ａ、３６ｂの導電型と、半導体基板３１に形成されたウェルの導電型とは、互いに異なるように設定し、不純物拡散層３６ｃの導電型と、半導体基板３１に形成されたウェルの導電型とは、互いに等しくなるように設定することができる。例えば、不純物拡散層３６ａ、３６ｂの導電型はＮ型、不純物拡散層３６ｃおよび半導体基板３１に形成されたウェルの導電型はＰ型に設定してもよいし、不純物拡散層３６ａ、３６ｂの導電型はＰ型、不純物拡散層３６ｃおよび半導体基板３１に形成されたウェルの導電型はＮ型に設定してもよい。また、シリサイド形成用の金属としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
【００３０】
ここで、図１のバリアトランジスタ１２、選択トランジスタ１３、センスアンプ１４、ヒューズデータレジスタ１５、プログラム制御レジスタ１６、制御ロジック１７およびセレクタ１８に用いられているＭＯＳトランジスタでは、図３−１および図３−２の構成を用いることで、コンタクト抵抗などを低減させることができる。
【００３１】
図４−１および図４−２は、図１の不揮発性半導体記憶装置に用いられるヒューズ素子１１の概略構成を示す断面図および平面図である。
図４−１および図４−２において、ウェルが形成された半導体基板４１には、素子分離領域４２が形成されている。そして、素子分離領域４２にて分離された半導体基板４１上のアクティブ領域には、ゲート酸化膜４３を介してゲート電極４４が形成され、ゲート電極４４の側壁には、サイドウォール４９ａ、４９ｂが形成されている。
【００３２】
そして、ゲート電極４４下の半導体基板４１に形成されるチャネル領域の両側には、ＬＤＤ層４５ａ、４５ｂをそれぞれ介して不純物拡散層４６ａ、４６ｂがそれぞれ形成されている。また、不純物拡散層４６ｂの横には、素子分離領域４２を介して不純物拡散層４６ｃが形成され、不純物拡散層４６ａ〜４６ｃ上には、シリサイド層４７ａ〜４７ｃがそれぞれ形成されるとともに、ゲート電極４４上には、シリサイド層４７ｄが形成されている。
【００３３】
ここで、シリサイド層４７ａ、４７ｂは、サイドウォール４９ａ、４９ｂからそれぞれ所定の間隔を隔てて不純物拡散層４６ａ、４６ｂ上に形成するとともに、シリサイド層４７ｄは、ゲート酸化膜４３上のゲート電極４４上を避けるようにしてゲート電極４４上のコンタクト領域に形成することができる。
そして、不純物拡散層４６ａ〜４６ｃ上には、シリサイド層４７ａ〜４７ｃをそれぞれ介して不純物拡散層４６ａ〜４６ｃとそれぞれ電気的に接続されたコンタクト電極４８ａ〜４８ｃが形成されるとともに、ゲート電極４４上には、シリサイド層４７ｄを介してゲート電極４４と電気的に接続されたコンタクト電極４８ｄが形成されている。ここで、コンタクト電極４８ａ〜４８ｃは互いに電気的に接続することができる。
【００３４】
なお、不純物拡散層４６ａ、４６ｂの導電型はＮ型、不純物拡散層４６ｃおよび半導体基板４１に形成されたウェルの導電型はＰ型に設定してもよいし、不純物拡散層４６ａ、４６ｂの導電型はＰ型、不純物拡散層４６ｃおよび半導体基板４１に形成されたウェルの導電型はＮ型に設定してもよい。
【００３５】
ここで、図１のヒューズ素子１１のＭＯＳトランジスタでは、図４−１および図４−２の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層３７ａ〜３７ｄに含まれる金属原子がゲート酸化膜４３に侵入するのを抑制することができ、ヒューズ素子１１の電流経路の抵抗値が、シリサイド層３７ａ〜３７ｄに含まれる金属原子の状態によって変動するのを抑制することができる。
【００３６】
なお、ゲート酸化膜４３上のゲート電極４４上を避けるようにしてゲート電極４４上の一部にシリサイド層４７ｄを形成する方法としては、例えば、図３−１および図３−２のシリサイド層３７ｄをゲート電極３４上の全面に形成した後に、ゲート酸化膜３３上のゲート電極３４上のシリサイド層３７ｄを選択的にエッチング除去するようにしてもよいし、シリサイド形成用の金属膜をゲート電極４４上に形成する前に、シリコン酸化膜やシリコン窒化膜などのシリサイド防止膜をゲート酸化膜４３上のゲート電極４４に形成し、それからシリサイド化を行うようにしてもよい。
【００３７】
（第２実施形態）
図５−１および図５−２は、本発明の第２実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図５−１および図５−２において、ウェルが形成された半導体基板５１には、素子分離領域５２が形成されている。そして、素子分離領域５２にて分離された半導体基板５１上のアクティブ領域には、ゲート酸化膜５３を介してゲート電極５４が形成され、ゲート電極５４の一方の側壁には、サイドウォール５９が形成されるとともに、ゲート電極５４の他方の側壁は素子分離領域５２上にかかるように配置されている。
【００３８】
そして、ゲート電極４４下の半導体基板４１に形成されるチャネル領域の一方の側には、ＬＤＤ層５５を介して不純物拡散層５６ａが形成されている。また、ゲート電極４４下の半導体基板４１に形成されるチャネル領域の他方の側には、素子分離領域５２を介して不純物拡散層５６ｃが形成され、不純物拡散層５６ａ、５６ｃ上には、シリサイド層５７ａ、５７ｃがそれぞれ形成されるとともに、ゲート電極５４上には、シリサイド層５７ｄが形成されている。
ここで、シリサイド層５７ａは、サイドウォール５９ａから所定の間隔を隔てて不純物拡散層５６ａ上に形成するとともに、シリサイド層５７ｄは、ゲート酸化膜５３上のゲート電極５４上を避けるようにしてゲート電極５４上のコンタクト領域に形成することができる。
【００３９】
そして、不純物拡散層５６ａ、５６ｃ上には、シリサイド層５７ａ、５７ｃをそれぞれ介して不純物拡散層５６ａ、５６ｃとそれぞれ電気的に接続されたコンタクト電極５８ａ、５８ｃが形成されるとともに、ゲート電極５４上には、シリサイド層５７ｄを介してゲート電極５４と電気的に接続されたコンタクト電極５８ｄが形成されている。ここで、コンタクト電極５８ａ、５８ｃは互いに電気的に接続することができる。
【００４０】
なお、不純物拡散層５６ａの導電型はＮ型、不純物拡散層５６ｃおよび半導体基板５１に形成されたウェルの導電型はＰ型に設定してもよいし、不純物拡散層５６ａの導電型はＰ型、不純物拡散層５６ｃおよび半導体基板５１に形成されたウェルの導電型はＮ型に設定してもよい。
【００４１】
ここで、図１のヒューズ素子１１のＭＯＳトランジスタとして、図５−１および図５−２の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層５７ａ、５７ｃ、５７ｄに含まれる金属原子がゲート酸化膜５３に侵入するのを抑制することが可能となるとともに、ＭＯＳトランジスタのソースまたはドレインの片方の領域を除去することができ、セル面積の縮小化を図りつつ、ヒューズ素子１１の電流経路の抵抗値が、シリサイド層５７ａ、５７ｃ、５７ｄに含まれる金属原子の状態によって変動するのを抑制することができる。
【００４２】
（第３実施形態）
図６は、本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図６において、この不揮発性半導体記憶装置には、図１のヒューズ素子１１の代わりにヒューズ素子１９が設けられている。そして、このヒューズ素子１９としては、ＭＯＳトランジスタの代わりにキャパシタが用いられている。
【００４３】
ここで、ヒューズ素子１９として、ＭＯＳトランジスタの代わりにキャパシタを用いることで、ＭＯＳトランジスタのソース層およびドレイン層に接続されるコンタクト電極を形成する必要がなくなり、セル面積を小さくすることがでる。
【００４４】
図７−１および図７−２は、図６の不揮発性半導体記憶装置に用いられるヒューズ素子１８の概略構成を示す断面図および平面図である。
図７−１および図７−２において、ウェルが形成された半導体基板６１には、素子分離領域６２が形成されている。そして、素子分離領域６２にて分離された半導体基板６１上のアクティブ領域には、ゲート酸化膜６３を介してゲート電極６４が形成され、ゲート電極６４の側壁には、サイドウォール６９ａ、６９ｂが形成されている。
【００４５】
そして、ゲート電極６４下の半導体基板６１に形成されるチャネル領域の両側には、ＬＤＤ層６５ａ、６５ｂをそれぞれ介して不純物拡散層６６ａ、６６ｂがそれぞれ形成されている。また、不純物拡散層６６ｂの横には、素子分離領域６２を介して不純物拡散層６６ｃが形成され、不純物拡散層６６ａ〜６６ｃ上には、シリサイド層６７ａ〜６７ｃがそれぞれ形成されるとともに、ゲート電極６４上には、シリサイド層６７ｄが形成されている。
【００４６】
ここで、シリサイド層６７ａ、６７ｂは、サイドウォール６９ａ、６９ｂからそれぞれ所定の間隔を隔てて不純物拡散層６６ａ、６６ｂ上に形成するとともに、シリサイド層６７ｄは、ゲート酸化膜６３上のゲート電極６４上を避けるようにしてゲート電極６４上のコンタクト領域に形成することができる。
そして、不純物拡散層６６ｃ上には、シリサイド層６７ｃを介して不純物拡散層６６ｃと電気的に接続されたコンタクト電極６８ｃが形成されるとともに、ゲート電極６４上には、シリサイド層６７ｄを介してゲート電極６４と電気的に接続されたコンタクト電極６８ｄが形成されている。
【００４７】
ここで、不純物拡散層６６ａ〜６６ｃの導電型と、半導体基板６１に形成されたウェルの導電型とは、互いに等しくなるように設定することができる。例えば、不純物拡散層６６ａ〜６６ｃおよび半導体基板６１に形成されたウェルの導電型はＰ型に設定してもよいし、不純物拡散層６６ａ〜６６ｃおよび半導体基板６１に形成されたウェルの導電型はＮ型に設定してもよい。
【００４８】
ここで、図６のヒューズ素子１９では、図７−１および図７−２の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層６７ａ〜６７ｄに含まれる金属原子がゲート酸化膜６３に侵入するのを抑制することが可能となるとともに、不純物拡散層６６ａ、６６ｂ上のコンタクト電極を不要とすることができ、セル面積の縮小化を図りつつ、ヒューズ素子１９の電流経路の抵抗値が、シリサイド層６７ａ〜６７ｄに含まれる金属原子の状態によって変動するのを抑制することができる。
【００４９】
（第４実施形態）
図８−１および図８−２は、本発明の第４実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図８−１および図８−２において、ウェルが形成された半導体基板７１には、素子分離領域７２が形成されている。そして、素子分離領域７２にて分離された半導体基板７１上のアクティブ領域には、ゲート酸化膜７３を介してゲート電極７４が形成され、ゲート電極７４の側壁には、サイドウォール７９ａ、７９ｂが形成されている。
【００５０】
そして、ゲート電極７４下の半導体基板７１に形成されるチャネル領域の両側には、ＬＤＤ層７５ａ、７５ｂをそれぞれ介して不純物拡散層７６ａ、７６ｂがそれぞれ形成されている。また、不純物拡散層７６ｂの横には、素子分離領域７２を介して不純物拡散層７６ｃが形成され、不純物拡散層７６ｃ上には、シリサイド層７７ｃが形成されるとともに、ゲート電極７４上には、シリサイド層７７ｄが形成されている。ここで、シリサイド層７７ｄは、ゲート酸化膜７３上のゲート電極７４上を避けるようにしてゲート電極７４上のコンタクト領域に形成することができる。
【００５１】
そして、不純物拡散層７６ｃ上には、シリサイド層７７ｃを介して不純物拡散層７６ｃと電気的に接続されたコンタクト電極７８ｃが形成されるとともに、ゲート電極７４上には、シリサイド層７７ｄを介してゲート電極７４と電気的に接続されたコンタクト電極７８ｄが形成されている。
【００５２】
なお、不純物拡散層７６ａ〜７６ｃおよび半導体基板７１に形成されたウェルの導電型はＰ型に共通に設定してもよいし、不純物拡散層７６ａ〜７６ｃおよび半導体基板７１に形成されたウェルの導電型はＮ型に共通に設定してもよい。
【００５３】
ここで、図６のヒューズ素子１９では、図８−１および図８−２の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層７７ｃ、７７ｄに含まれる金属原子がゲート酸化膜７３に侵入するのを抑制することが可能となるとともに、不純物拡散層７６ａ、７６ｂ上のシリサイド層およびコンタクト電極を不要とすることができ、セル面積の縮小化を図りつつ、ヒューズ素子１９の電流経路の抵抗値が、シリサイド層７７ｃ、７７ｄに含まれる金属原子の状態によって変動するのを抑制することができる。
【００５４】
（第５実施形態）
図９−１および図９−２は、本発明の第５実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図９−１および図９−２において、ウェルが形成された半導体基板８１には、素子分離領域８２が形成されている。そして、素子分離領域８２にて分離された半導体基板８１上のアクティブ領域には、ゲート酸化膜８３を介してゲート電極８４が形成され、ゲート電極８４の側壁には、サイドウォール８９ａ、８９ｂが形成されている。
【００５５】
そして、ゲート電極８４下の半導体基板８１に形成されるチャネル領域の両側には、ＬＤＤ層８５ａ、８５ｂをそれぞれ介して不純物拡散層８６ａ、８６ｂがそれぞれ形成されている。また、不純物拡散層８６ｂ上には、シリサイド層８７ｂが形成されるとともに、ゲート電極８４上には、シリサイド層８７ｄが形成されている。ここで、シリサイド層８７ｄは、ゲート酸化膜８３上のゲート電極８４上を避けるようにしてゲート電極８４上のコンタクト領域に形成することができる。
【００５６】
そして、不純物拡散層８６ｂ上には、シリサイド層８７ｂを介して不純物拡散層８６ｂと電気的に接続されたコンタクト電極８８ｂが形成されるとともに、ゲート電極８４上には、シリサイド層８７ｄを介してゲート電極８４と電気的に接続されたコンタクト電極８８ｄが形成されている。
【００５７】
なお、不純物拡散層８６ａ、８６ｂおよび半導体基板８１に形成されたウェルの導電型はＰ型に共通に設定してもよいし、不純物拡散層８６ａ、８６ｂおよび半導体基板８１に形成されたウェルの導電型はＮ型に共通に設定してもよい。
【００５８】
ここで、図６のヒューズ素子１９では、図９−１および図９−２の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層８７ｂ、８７ｄに含まれる金属原子がゲート酸化膜８３に侵入するのを抑制することが可能となるとともに、半導体基板８１に形成されたウェルに接続される不純物拡散層を個別に設ける必要がなくなり、セル面積の縮小化を図りつつ、ヒューズ素子１９の電流経路の抵抗値が、シリサイド層８７ｂ、８７ｄに含まれる金属原子の状態によって変動するのを抑制することができる。
【００５９】
（第６実施形態）
図１０−１および図１０−２は、本発明の第６実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図および平面図である。
図１０−１および図１０−２において、ウェルが形成された半導体基板９１には、素子分離領域９２が形成されている。そして、素子分離領域９２にて分離された半導体基板８１上のアクティブ領域には、ゲート酸化膜９３を介してゲート電極９４が形成され、ゲート電極９４の側壁には、サイドウォール９９ａ、９９ｂが形成されるとともに、ゲート電極９４の一方の側壁は素子分離領域９２上にかかるように配置されている。
【００６０】
そして、ゲート電極９４下の半導体基板９１に形成されるチャネル領域の一方の側には、素子分離領域９２が配置されるとともに、ゲート電極９４下の半導体基板９１に形成されるチャネル領域の他方の側には、ＬＤＤ層９５を介して不純物拡散層９６が形成されている。また、不純物拡散層９６上には、サイドウォール９９ｂから所定の間隔を隔ててシリサイド層９７ｂが形成されるとともに、ゲート電極９４上には、シリサイド層９７ｄが形成されている。ここで、シリサイド層９７ｄは、ゲート酸化膜９３上のゲート電極９４上を避けるようにしてゲート電極９４上のコンタクト領域に形成することができる。
【００６１】
そして、不純物拡散層９６上には、シリサイド層９７ｂを介して不純物拡散層９６と電気的に接続されたコンタクト電極９８ｂが形成されるとともに、ゲート電極９４上には、シリサイド層９７ｄを介してゲート電極９４と電気的に接続されたコンタクト電極９８ｄが形成されている。
【００６２】
なお、不純物拡散層９６および半導体基板９１に形成されたウェルの導電型はＰ型に共通に設定してもよいし、不純物拡散層９６および半導体基板９１に形成されたウェルの導電型はＮ型に共通に設定してもよい。
【００６３】
ここで、図６のヒューズ素子１９では、図１０−１および図１０−２の構成を用いることで、コンタクト抵抗を低減させることを可能としつつ、シリサイド層９７ｂ、９７ｄに含まれる金属原子がゲート酸化膜９３に侵入するのを抑制することが可能となるとともに、ゲート電極９４の一方の側に不純物拡散層を形成する必要がなくなり、セル面積の縮小化を図りつつ、ヒューズ素子１９の電流経路の抵抗値が、シリサイド層９７ｂ、９７ｄに含まれる金属原子の状態によって変動するのを抑制することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】図１の不揮発性半導体記憶装置を用いて構成されたヒューズマクロブロックの概略構成を示すブロック図。
【図３−１】図１のバリアトランジスタ１２、選択トランジスタ１３、センスアンプ１４、ヒューズデータレジスタ１５、プログラム制御レジスタ１６、制御ロジック１７およびセレクタ１８に用いられているＭＯＳトランジスタの概略構成を示す断面図。
【図３−２】図１のバリアトランジスタ１２、選択トランジスタ１３、センスアンプ１４、ヒューズデータレジスタ１５、プログラム制御レジスタ１６、制御ロジック１７およびセレクタ１８に用いられているＭＯＳトランジスタの概略構成を示す平面図。
【図４−１】図１の不揮発性半導体記憶装置に用いられるヒューズ素子１１の概略構成を示す断面図。
【図４−２】図１の不揮発性半導体記憶装置に用いられるヒューズ素子１１の概略構成を示す平面図。
【図５−１】本発明の第２実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図。
【図５−２】本発明の第２実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す平面図。
【図６】本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図７−１】図６の不揮発性半導体記憶装置に用いられるヒューズ素子１９の概略構成を示す断面図。
【図７−２】図６の不揮発性半導体記憶装置に用いられるヒューズ素子１９の概略構成を示す平面図。
【図８−１】本発明の第４実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図。
【図８−２】本発明の第４実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す平面図。
【図９−１】本発明の第５実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図。
【図９−２】本発明の第５実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す平面図。
【図１０−１】本発明の第６実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す断面図。
【図１０−２】本発明の第６実施形態に係る不揮発性半導体記憶装置に用いられるヒューズ素子の概略構成を示す平面図。
【符号の説明】
【００６５】
１０  不揮発性半導体記憶装置、１１、１９  ヒューズ素子、１２  バリアトランジスタ、１３  選択トランジスタ、１４  センスアンプ、１５  ヒューズデータレジスタ、１６  プログラム制御レジスタ、１７、２４  制御ロジック、１８  セレクタ、２０  ヒューズマクロブロック、２１  内部電位発生回路、２２  ヒューズブロック、２３  論理回路、３１、４１、５１、６１、７１、８１、９１  半導体基板、３２、４２、５２、６２、７２、８２、９２  素子分離領域、３３、４３、５３、６３、７３、８３、９３  ゲート酸化膜、３４、４４、５４、６４、７４、８４、９４  ゲート電極、３５ａ、３５ｂ、４５ａ、４５ｂ、５５、６５ａ、６５ｂ、７５ａ、７５ｂ、８５ａ、８５ｂ、９５  ＬＤＤ層、３６ａ〜３６ｃ、４６ａ〜４６ｃ、５６ａ、５６ｃ、６６ａ〜６６ｃ、７６ａ〜７６ｃ、８６ａ、８６ｂ、９６  不純物拡散層、３７ａ〜３７ｄ、４７ａ〜４７ｄ、５７ａ、５７ｃ、５７ｄ、６７ａ〜６７ｄ、７７ｃ、７８ｃ、８７ｂ、８７ｄ、９７ｂ、９７ｄ  シリサイド層、３８ａ〜３８ｄ、４８ａ〜４８ｄ、５８ａ、５８ｃ、５８ｄ、６８ｃ、６８ｄ、７８ｃ、７８ｄ、８８ｂ、８８ｄ、９８ｂ、９８ｄ  コンタクト電極、３９ａ、３９ｂ、４９ａ、４９ｂ、５９、６９ａ、６９ｂ、７９ａ、７９ｂ、８９ａ、８９ｂ、９９ａ、９９ｂ  サイドウォール
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６】
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【図７−１】
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【図７−２】
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【図８−１】
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【図８−２】
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【図９−１】
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【図９−２】
2010087357.tif 000017
【図１０−１】
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【図１０−２】
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