(57)【要約】【課題】広い電流密度範囲で、動作電圧の小さい半導体装置を得ることを目的とする。【解決手段】本発明における半導体装置１０は、第１導電型の半導体基板１と、半導体基板１上に半導体基板１より低ドーピング濃度で形成された第１導電型の半導体層２と、半導体層２の表層に所定間隔を有して並置された第２導電型の第１の半導体領域３と、半導体層２および第１の半導体領域３上に形成され、半導体層２とはショットキ接触、第１の半導体領域３とはオーミック接触する第１の電極５と、半導体基板１の裏面に形成された第２の電極６と、を備え、第１の半導体領域３の幅Ｗｐ（μｍ）と半導体層２のドーピング濃度Ｎ（ｃｍ-3）とが、Ｗｐ＞−７２×ｌｎ（Ｎ）＋２６８５の関係を有する。【選択図】図１
2010087483.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低ドーピング濃度で形成された第１導電型の半導体層と、
前記半導体層の表層に所定間隔を有して並置された第２導電型の第１の半導体領域と、
前記半導体層および前記第１の半導体領域上に形成され、前記半導体層とはショットキ接触、前記第１の半導体領域とはオーミック接触する第１の電極と、
前記半導体基板の裏面に形成された第２の電極と、を備え、
前記第１の半導体領域の幅Ｗｐ（μｍ）と前記半導体層のドーピング濃度Ｎ（ｃｍ-3）とが、
Ｗｐ＞−７２×ｌｎ（Ｎ）＋２６８５
の関係を有する、半導体装置。
【請求項２】
前記第１の半導体領域の幅Ｗｐ（μｍ）と前記半導体層のドーピング濃度Ｎ（ｃｍ-3）とが、
−１０８×ｌｎ（Ｎ）＋４０２７．５＞Ｗｐ＞−７２×ｌｎ（Ｎ）＋２６８５
の関係を有する、請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体領域の幅Ｗｐ（μｍ）が２種類以上の値を有し、そのうち、少なくとも１つの前記第１の半導体領域の幅Ｗｐ（μｍ）と前記半導体層のドーピング濃度Ｎ（ｃｍ-3）とが、
Ｗｐ＞−７２×ｌｎ（Ｎ）＋２６８５
の関係を有し、
他の少なくとも１つの前記第１の半導体領域の幅Ｗｐｎ（μｍ）と前記半導体層のドーピング濃度Ｎ（ｃｍ-3）とが、
Ｗｐｎ≦−７２×ｌｎ（Ｎ）＋２６８５
の関係を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記第１の半導体領域の幅Ｗｐ（μｍ）が２種類以上の値を有し、前記半導体層のドーピング濃度Ｎ（ｃｍ-3）と、
Ｗｐ＞−７２×ｌｎ（Ｎ）＋２６８５
の関係を有する前記第１の半導体領域の幅Ｗｐが、１つの値に統一されることを特徴とする、請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体層が、対峙する２つの前記第１の半導体領域に挟まれる複数のショットキ領域を備え、
前記複数のショットキ領域の幅Ｗｓが、１つの値に統一されることを特徴とする、請求項１から４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１の半導体領域の幅Ｗｐが、前記半導体層における対峙する２つの前記第１の半導体領域間のショットキ領域の幅Ｗｓよりも小さい、請求項１から５のいずれか１つに記載の半導体装置。
【請求項７】
前記半導体層における対峙する２つの前記第１の半導体領域間のショットキ領域に、前記半導体層より高ドーピング濃度で形成された第１導電型の第２の半導体領域をさらに備える、請求項１から６のいずれか１つに記載の半導体装置。
【請求項８】
第１導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低ドーピング濃度で形成された第１導電型の半導体層と、
前記半導体層の少なくとも周辺部の表層に形成された第２導電型の第１の半導体領域と、
前記半導体層および前記第１の半導体領域上に形成され、前記半導体層とはショットキ接触、前記第１の半導体領域とはオーミック接触する第１の電極と、
前記半導体基板の裏面に形成された第２の電極と、を備え、
前記第１の半導体領域のうち、終端構造として前記半導体層の周辺部の表層に形成される終端部半導体領域の幅Ｗｐｔ（μｍ）と前記半導体層のドーピング濃度Ｎ（ｃｍ-3）とが、
Ｗｐｔ＞−７２×ｌｎ（Ｎ）＋２６８５
の関係を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキ障壁ダイオードとｐｉｎダイオードとを並列に構成した半導体装置に関し、特に炭化珪素（ＳｉＣ）をはじめとするワイドギャップ半導体素子を用いた半導体装置に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体をはじめとするワイドギャップ半導体において、ダイオードとしてショットキ障壁ダイオード、ｐｉｎダイオード、あるいは両者を並列にしたＪＢＳ（Junction Barrier Schottky）ダイオードが知られている（たとえば、特許文献１参照）。たとえば特許文献１には、ショットキ障壁ダイオードよりも逆方向リーク電流を低減することを狙いとし、順方向特性において、ショットキ部に電流の流れる比較的低い電流密度において素子の動作電圧を下げるための構成を有するＪＢＳダイオードが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３２１８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したダイオードなどの半導体素子を用いた半導体装置では、順方向特性の特に高い電流密度域においては、素子の動作電圧を下げることができない、あるいは大電流を素子に流すことができないという問題があった。
【０００５】
以下に上述した問題を詳しく説明する。一般的なＪＢＳダイオードでは、ｐｉｎダイオード部分の素子領域幅は概ね４μｍとされている。しかし、この素子領域幅では、ｐｉｎダイオード部分に半導体材料の禁制帯幅に相当する電圧が印加されてもｎ型ドリフト層の電位が十分には上昇しないために、ｐｉｎダイオード部の電流が立ち上がらない。そのため、高い電流密度においても低い電流密度の場合と同様に、ショットキ障壁ダイオード部を流れる電流によってのみ動作することになり、大電流域での素子の動作電圧を下げることができない。あるいは大電流を素子に流すことができない。
【０００６】
そこで本発明はかかる問題を解決するためになされたものであり、広い電流密度範囲で、動作電圧の小さい半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明における半導体装置は、第１導電型の半導体基板と、前記半導体基板上に前記半導体基板より低ドーピング濃度で形成された第１導電型の半導体層と、前記半導体層の表層に所定間隔を有して並置された第２導電型の第１の半導体領域と、前記半導体層および前記第１の半導体領域上に形成され、前記半導体層とはショットキ接触、前記第１の半導体領域とはオーミック接触する第１の電極と、前記半導体基板の裏面に形成された第２の電極と、を備え、前記第１の半導体領域の幅Ｗｐ（μｍ）と前記半導体層のドーピング濃度Ｎ（ｃｍ-3）とが、Ｗｐ＞−７２×ｌｎ（Ｎ）＋２６８５の関係を有する。
【０００８】
また本発明における半導体装置は、第１導電型の半導体基板と、前記半導体基板上に前記半導体基板より低ドーピング濃度で形成された第１導電型の半導体層と、前記半導体層の少なくとも周辺部の表層に形成された第２導電型の第１の半導体領域と、前記半導体層および前記第１の半導体領域上に形成され、前記半導体層とはショットキ接触、前記第１の半導体領域とはオーミック接触する第１の電極と、前記半導体基板の裏面に形成された第２の電極と、を備え、前記第１の半導体領域のうち、終端構造として前記半導体層の周辺部の表層に形成される終端部半導体領域の幅Ｗｐｔ（μｍ）と前記半導体層のドーピング濃度Ｎ（ｃｍ-3）とが、Ｗｐｔ＞−７２×ｌｎ（Ｎ）＋２６８５の関係を有する。
【発明の効果】
【０００９】
本発明の半導体装置によれば、ｐｉｎダイオード部分の素子領域幅を十分に大きく取ることによって、半導体材料の禁制帯幅に相当する電圧が印加されたときにｎ型ドリフト層の電位が十分に上昇して、ｐｉｎダイオード部の電流が立ち上がることになる。従って、順方向特性において、比較的低い電流密度においてはショットキ障壁ダイオード部を、高い電流密度においてはｐｉｎダイオード部を流れる電流成分がそれぞれ主となるダイオード構成を実現することができ、広い電流密度範囲で、より動作電圧の小さい半導体装置を実現することができる。
【００１０】
また本発明の半導体装置によれば、終端部のｐｉｎダイオード部分の素子領域幅を十分に大きく取ることによって、半導体材料の禁制帯幅に相当する電圧が印加されたときにｎ型ドリフト層の電位が十分に上昇して、終端部半導体領域とｎ型ドリフト層とからなるｐｉｎダイオード部の電流が立ち上がることになる。これによって、順方向特性において、比較的低い電流密度ではショットキ障壁ダイオード部を流れる電流成分が主となり、高い電流密度では終端部半導体領域で構成されるｐｉｎダイオード部を流れる電流成分が主となるダイオード構成を実現することができる。したがって、広い電流密度範囲で、より動作電圧の小さい半導体装置を実現することができる。また高速スイッチングなどにも有効となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１における炭化珪素半導体素子を用いた半導体装置１０の構成を示す断面図である。
【図２】本発明の実施の形態１における半導体装置の電流・電圧特性の例を示す図である。
【図３】本発明の実施の形態１における半導体装置のバンド構造の電圧印加による変化を示す図である。
【図４】本発明の実施の形態１における半導体装置が、禁制帯幅相当の電圧印加で折れ曲がり無く電流が立ち上がる場合における、素子領域幅Ｗｐ（μｍ）、ドリフト層ドーピング濃度Ｎ（ｃｍ-3）依存を計算した結果を示す図である。
【図５】本発明の実施の形態２における炭化珪素半導体素子を用いた半導体装置２０の構成を示す断面図である。
【図６】本発明の実施の形態３における炭化珪素半導体素子を用いた半導体装置３０の構成を示す断面図である。
【図７】本発明の実施の形態４における炭化珪素半導体素子を用いた半導体装置４０の構成を示す断面図である。
【図８】本発明の実施の形態４の変形例１における炭化珪素半導体素子を用いた半導体装置４１の構成を示す断面図である。
【図９】本発明の実施の形態４の変形例２における炭化珪素半導体素子を用いた半導体装置４２の構成を示す断面図である。
【図１０】本発明の実施の形態４の変形例３における炭化珪素半導体素子を用いた半導体装置４３の構成を示す断面図である。
【図１１】本発明の実施の形態５における炭化珪素半導体素子を用いた半導体装置５０の構成を示す断面図である。
【図１２】本発明の実施の形態６における炭化珪素半導体素子を用いた半導体装置６０の構成を示す断面図である。
【図１３】本発明の実施の形態７における炭化珪素半導体素子を用いた半導体装置７０の構成を示す断面図である。
【図１４】本発明の実施の形態７の変形例における炭化珪素半導体素子を用いた半導体装置７１の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１は、本発明の実施の形態１における炭化珪素半導体素子を用いた半導体装置１０の構成を示す断面図である。半導体装置１０は、低抵抗のｎ型ＳｉＣ基板１と、ｎ型ＳｉＣ基板１上に形成された耐圧を保持するためのｎ型ＳｉＣドリフト層（半導体層）２と、ｎ型ＳｉＣドリフト層２の表層に所定間隔を有して並置されたｐ型ＳｉＣ領域（第１の半導体領域）３，４と、ｎ型ＳｉＣドリフト層２およびｐ型ＳｉＣ領域３，４上に形成されたアノード電極（第１の電極）５と、ｎ型ＳｉＣ基板１の裏面に形成されたカソード電極（第２の電極）６と、を備える。ｐ型ＳｉＣ領域３，４は、内部ｐ型ＳｉＣ領域３と、終端部ｐ型ＳｉＣ領域４とを含む。ｎ型ＳｉＣ基板１、ｎ型ＳｉＣドリフト層２、ｐ型ＳｉＣ領域３，４、アノード電極５およびカソード電極６は、ＪＢＳダイオード素子（以下、「ＪＢＳダイオード」または「素子」という場合がある）を構成する。
【００１３】
ｎ型ＳｉＣドリフト層２は、ｎ型ＳｉＣ基板１上に、ｎ型ＳｉＣ基板１よりも低いドーピング濃度でエピタキシャル成長により形成される。ｎ型ＳｉＣドリフト層２は、膜厚が３〜１５０μｍ程度、ドーピング濃度が０．５〜１５×１０15／ｃｍ3程度である。
【００１４】
内部ｐ型ＳｉＣ領域３（３ａ、３ｂ、３ｃ、３ｄ・・・）は、ｎ型ＳｉＣドリフト層２中にイオン注入工程および活性化熱処理工程によって選択的に形成される。内部ｐ型ＳｉＣ領域３は、膜厚が０．５〜２μｍ程度、ドーピング濃度が１〜１００×１０17／ｃｍ3程度である。また、終端部ｐ型ＳｉＣ領域４（４ａ、４ｂ・・・）は、終端構造として素子の周辺部に形成される。内部ｐ型ＳｉＣ領域３は、素子の周辺部を除く内部に形成される。終端部ｐ型ＳｉＣ領域４の膜厚およびドーピング濃度は、内部ｐ型ＳｉＣ領域３と同じであってもよいし、異なる値としてもよく、単一の濃度でなく、いくつかの濃度を有する領域の組み合わせとしてもよい。
【００１５】
アノード電極５は、ｎ型ＳｉＣドリフト層２に対してはショットキ接触であり、内部ｐ型ＳｉＣ領域３に対してはオーミック電極として機能する。オーミック電極として機能するためには、接触抵抗値として１０-3Ωｃｍ2以下とすればよく、アノード電極５の内部ｐ型ＳｉＣ領域３との接触抵抗値を１０-3Ωｃｍ2以下とすることによって、ｐｉｎダイオード部に電流が流れる際の接触部の影響によるオン電圧の上昇を小さくすることができる。アノード電極５の内部ｐ型ＳｉＣ領域３との接触抵抗値は、さらに望ましくは１０-4Ωｃｍ2以下であり、１０-4Ωｃｍ2以下であれば、接触部の影響によるオン電圧上昇はほとんど無視できる。そのため、アノード電極５は、１種類の金属層構造の電極に限らず、ｎ型ＳｉＣドリフト層２との接触部と内部ｐ型ＳｉＣ領域３との接触部とで異なった材料であってもよい。なお、終端部ｐ型ＳｉＣ領域４に対しては、アノード電極５はショットキ接触でもオーミック電極でもよく、ｎ型ＳｉＣドリフト層２との接触部や内部ｐ型ＳｉＣ領域３との接触部と同じ材料であってもよいし、異なった材料を用いてもよい。
【００１６】
アノード電極５が内部ｐ型ＳｉＣ領域３と接触している部分の長さ７をｐｉｎダイオード領域幅Ｗｐ、ｎ型ＳｉＣドリフト層２と接触している部分の長さ８（ｎ型ＳｉＣドリフト層２における対峙する２つのｐ型ＳｉＣ領域３間の幅）をショットキ障壁ダイオード領域幅Ｗｓとする。領域幅の値はｎ型ＳｉＣドリフト層２のドーピング濃度に依存するが、これについては以下に説明する。
【００１７】
図１は、半導体装置１０の断面図であって、この断面の１周期（２つの一点鎖線で挟まれた領域に相当）が一方向に伸びる櫛形の素子構造であってもよいし、この断面の一周期を多角形とする素子構造であってもよい。図１に示す断面図では、内部ｐ型ＳｉＣ領域３および終端部ｐ型ＳｉＣ領域４は、それぞれ複数個が備えられているように見えるが、立体的には、紙面の上方向であるｎ型ＳｉＣ基板１の厚み方向一方側から見て、櫛形または多角形で基本構成が繰り返される素子構造となる。したがって、立体的には、少なくとも終端部ｐ型ＳｉＣ領域４は、１つのものであり、多くの場合、内部ｐ型ＳｉＣ領域３とも接続されて、１つのｐ型ＳｉＣ領域となる。
【００１８】
次に、図２は、ｎ型ＳｉＣドリフト層２のドーピング濃度が２×１０15／ｃｍ3のときの順方向の電流・電圧特性について、素子領域幅（ここでは、ｐｉｎダイオード領域幅Ｗｐとショットキ障壁ダイオード領域幅Ｗｓとを同じとする）による変化をデバイスシミュレーションから計算した結果を示す図である。また、図２は、内部ｐ型ＳｉＣ領域３が選択的ではなく素子領域全体に形成されたｐｉｎダイオードの場合、内部ｐ型ＳｉＣ領域３が素子領域に全く形成されないショットキ障壁ダイオードの場合もあわせて示している。
【００１９】
図２に示すように、ショットキ障壁ダイオードの場合、電圧印加にほぼ比例して電流が増加する。また、ｐｉｎダイオードの場合、禁制帯幅相当の電圧の印加で電流が立ち上がる。
【００２０】
一方、ＪＢＳダイオードの場合、素子領域幅Ｗｐが１５０μｍの場合は電流・電圧特性に折れ曲がり（キンク）がなく、禁制帯幅相当以上の電圧の印加でｐｉｎダイオード部での電流が立ち上がっている。一方、素子領域幅Ｗｐが１００μｍの場合は折れ曲がりが見られ、素子領域幅Ｗｐが５０μｍでは禁制帯幅よりも大きな電圧を印加しないと電流が立ち上がらないことがわかる。
【００２１】
図３は、本実施の形態における半導体装置１０のバンド構造の電圧印加による変化を示す図である。図３を参照して、図２で示した半導体装置１０の電流・電圧特性について説明する。各図において、左端がアノード電極５側で、右端がカソード電極６側である。図３（ａ）は、内部ｐ型ＳｉＣ領域３が選択的ではなく素子領域全体に形成されたｐｉｎダイオードの場合を示した図である。また、図３（ｂ）は、内部ｐ型ＳｉＣ領域３が素子領域に全く形成されないショットキ障壁ダイオードの場合を示した図である。一方、図３（ｃ）、図３（ｄ）は、ＪＢＣダイオード構造の場合を示しており、図３（ｃ）は素子領域幅Ｗｐが５０μｍの場合、図３（ｄ）は素子領域幅Ｗｐが１５０μｍの場合を示した図である。
【００２２】
図３（ａ）に示すｐｉｎダイオード単体の場合と、図３（ｂ）に示すショットキ障壁ダイオード単体の場合については、太線で示す順方向電圧を印加した場合には、細線で示す電圧を印加していない０Ｖの場合と比べてバンドが持ち上がり、電子が図の左側へ流れることができ、アノードからカソードへ順方向電流が流れる。
【００２３】
図３（ｃ）に示すＪＢＳ構造の場合は、ショットキ障壁ダイオード部（以下「ショットキ部」という場合がある）では順方向電圧印加時にバンドが十分に持ち上がるが、ｐｉｎダイオード部ではバンドが十分に持ち上がらないため、電流はショットキ部の電流が主になることがわかる。一方、図３（ｄ）に示すＪＢＳ構造の場合は、順方向電圧印加時にｐｉｎダイオード部のバンドも十分に持ち上がり、ショットキ部だけでなくｐｉｎダイオード部にも電流が流れるため、ショットキ部のみの電流となる図３（ｃ）と比べて電流が立ち上がることがわかる。
【００２４】
このように、電流・電圧特性に折れ曲がり（キンク）なしでｐｉｎダイオード部の電流が立ち上がる、すなわち、禁制帯幅相当の電圧の印加でｐｉｎダイオード部での電流が立ち上がるようにするためには、十分大きな素子領域幅Ｗｐが必要である。図４は、折れ曲がり無く電流が立ち上がる場合における、素子領域幅Ｗｐ（μｍ）、ｎ型ＳｉＣドリフト層２のドーピング濃度Ｎ（ｃｍ-3）の関係をデバイスシミュレーションから計算した結果を示す図である。図中の直線は下記式（１）となる。すなわち、下記式（１）よりも大きな領域幅となるように、ｎ型ＳｉＣドリフト層２のドーピング濃度に応じて素子領域幅Ｗｐを設定することで、高い電流密度領域における動作電圧を下げることが可能となる。
【００２５】
【数１】
2010087483.tif 000003
【００２６】
従って、ｎ型ＳｉＣドリフト層２のドーピング濃度が４×１０15／ｃｍ3ではｐｉｎダイオード部素子領域幅Ｗｐとして１００μｍ、２×１０15／ｃｍ3では１５０μｍ、１×１０15／ｃｍ3では２００μｍとすることによって、高い電流密度領域における動作電圧を下げることが可能となり、より大きな電流を流すことができる。
【００２７】
なお、素子領域幅Ｗｐとしては、式（１）で示された値よりも大きな値であればよいが、一方で素子領域幅Ｗｐの増加は、ショットキ部での電流が主となる低電圧域において、電流・電圧特性の微分抵抗が僅かではあるが上昇することになる。従って、低電圧での動作をある程度重視する場合にはあまり大きな値とすることは得策ではなく、式（１）で示された値の１．５倍程度、すなわち下記式（２）までの範囲に抑えておくことが好ましい。
【００２８】
【数２】
2010087483.tif 000004
【００２９】
以上より、本実施の形態における半導体装置１０によれば、ｎ型ＳｉＣドリフト層２と選択的に設けられた内部ｐ型ＳｉＣ領域３とからなるｐｉｎダイオード部の幅であるｐｉｎダイオード領域幅Ｗｐを十分大きくしておくことにより、半導体材料の禁制帯幅に相当する電圧が印加されたときにｎ型ＳｉＣドリフト層２の電位が十分に上昇し、ｐｉｎダイオード部の電流が立ち上がることになる。これにより、順方向特性において、比較的低い電流密度においてはショットキ障壁ダイオード部を、高い電流密度においてはｐｉｎダイオード部を流れる電流成分がそれぞれ主となるダイオード構成を実現することができ、広い電流密度範囲で、より動作電圧の小さい半導体装置を実現することができる。
【００３０】
また、本実施の形態における半導体装置１０は、上述したように広い電流密度範囲で動作電圧を下げることを可能にするため、エネルギー消費量削減の効果も有する。
【００３１】
＜実施の形態２＞
図５は、本発明の実施の形態２における炭化珪素半導体素子を用いた半導体装置２０の構成を示す断面図である。本実施の形態の半導体装置２０は、実施の形態１の半導体装置１０と構成が類似しているので、異なる部分についてのみ説明し、対応する部分については同一の参照符を付して、共通する説明を省略する。本実施の形態の半導体装置２０が実施の形態１における半導体装置１０と異なる点は、半導体装置２０は、ｎ型ＳｉＣドリフト層２がアノード電極５と接触しているショットキ障壁ダイオード領域幅Ｗｓをｐｉｎダイオード領域幅Ｗｐよりも大きくすることで、比較的低い電流密度における動作電圧を下げることを可能にした構成である点である。ｐｉｎダイオード領域幅Ｗｐは、実施の形態１と同様に、ｎ型ＳｉＣドリフト層２のドーピング濃度に対して式（１）よりも大きな領域幅とすることで、高い電流密度での動作電圧を下げることが可能である。
【００３２】
以上より、本実施の形態における半導体装置２０によれば、ショットキ障壁ダイオード領域幅Ｗｓをｐｉｎダイオード領域幅Ｗｐよりも大きくして、内部ｐ型ＳｉＣ領域３の形成されない部分で構成されるショットキ障壁ダイオード部の面積を大きくすることで、ｐｉｎダイオード部の電流が立ち上がらない低電圧領域でのオン電圧を低減することができ、広い電流密度範囲で、より動作電圧の小さい半導体装置を実現することができる。
【００３３】
＜実施の形態３＞
図６は、本発明の実施の形態３における炭化珪素半導体素子を用いた半導体装置３０の構成を示す断面図である。本実施の形態の半導体装置３０は、実施の形態１の半導体装置１０と構成が類似しているので、異なる部分についてのみ説明し、対応する部分については同一の参照符を付して、共通する説明を省略する。本実施の形態の半導体装置３０が実施の形態１と異なる点は、半導体装置３０は、内部ｐ型ＳｉＣ領域３に挟まれたｎ型ＳｉＣドリフト層２の領域であるショットキ領域に、ｎ型ＳｉＣドリフト層２よりも高いドーピング濃度で形成されたｎ型ＳｉＣ領域９（９ａ、９ｂ、９ｃ、９ｄ、９ｅ・・・）をさらに備えることで、比較的低い電流密度における動作電圧を下げることを可能とした構成である点である。ｎ型ＳｉＣ領域９は、第２の半導体領域に相当する。
【００３４】
ｐｉｎダイオード領域幅Ｗｐは、実施の形態１と同様に、ｎ型ＳｉＣドリフト層２のドーピング濃度に対して式（１）よりも大きな領域幅とすることで、高い電流密度での動作電圧を下げることが可能であって、内部ｐ型ＳｉＣ領域３に挟まれたｎ型ＳｉＣ領域９のドーピング濃度には依存しない。また、この構成においては、ｎ型ＳｉＣ領域９のドーピング濃度によっては、ショットキ障壁ダイオード領域幅Ｗｓをｐｉｎダイオード領域幅Ｗｐよりも小さい値としても、比較的低い電流密度における動作電圧を下げることを可能にした構成となりうる。
【００３５】
以上より、本実施の形態における半導体装置３０によれば、内部ｐ型ＳｉＣ領域３の形成されない部分で構成されるショットキ障壁ダイオード部のｎ型ＳｉＣドリフト層２表面のドーピング濃度を大きくすることで、ｐｉｎダイオード部の電流が立ち上がらない低電圧領域でのオン電圧を低減することができ、広い電流密度範囲で、より動作電圧の小さい半導体装置を実現することができる。また、ショットキ障壁ダイオード領域幅Ｗｓをｐｉｎダイオード領域幅Ｗｐよりも小さい値とすることができるため、半導体装置を小型化する効果がある。
【００３６】
＜実施の形態４＞
図７は、本発明の実施の形態４における炭化珪素半導体素子を用いた半導体装置４０の構成を示す断面図である。本実施の形態の半導体装置４０は、実施の形態１の半導体装置１０と構成が類似しているので、異なる部分についてのみ説明し、対応する部分については同一の参照符を付して、共通する説明を省略する。
【００３７】
本実施の形態の半導体装置４０が実施の形態１の半導体装置１０と異なる点は、半導体装置４０では、内部ｐ型ＳｉＣ領域３（３ａ、３ｂ、３ｅ・・・）のうち、全ての部分が、素子領域幅Ｗｐが式（１）の値よりも大きな領域幅となる関係を充たしているのではなく、一部分のみが前記関係を充たし、その他の部分が前記関係を充たしていない点である。
【００３８】
たとえば図７に示す例では、内部ｐ型ＳｉＣ領域３のうち、参照符３ａ，３ｂで示される部分のみが前記関係を充たしている。その他の参照符３ｅ，３ｆ，３ｇ，３ｈ，３ｉ，３ｊ，３ｋ，３ｌ，３ｍ，３ｎで示される部分は、前記関係を充たさず、素子領域幅としてＷｐｎで表記しているように、より小さな素子領域幅、具体的には式（１）の値以下の領域幅を有している。以下では、前記関係を充たす、すなわち式（１）の値よりも大きい領域幅を有する部分の内部ｐ型ＳｉＣ領域３を「幅広内部ｐ型領域」といい、前記関係を充たさず、式（１）の値以下の領域幅を有する部分の内部ｐ型ＳｉＣ領域３を「幅狭内部ｐ型領域」という。図７に示す半導体装置４０では、内部ｐ型ＳｉＣ領域３は、２個の幅広内部ｐ型領域３ａ，３ｂと、１０個の幅狭内部ｐ型領域３ｅ〜３ｎとを含む。
【００３９】
幅広内部ｐ型領域３ａ，３ｂのｐｉｎダイオード領域幅（以下「幅広ｐｉｎ領域幅」という）Ｗｐは、前述の実施の形態１における内部ｐ型ＳｉＣ領域３のｐｉｎダイオード領域幅Ｗｐに相当し、アノード電極５が幅広内部ｐ型領域３ａ，３ｂと接触している部分の長さ７である。アノード電極５が幅狭内部ｐ型領域３ｅ〜３ｎと接触している部分の長さ１１を、幅狭内部ｐ型領域３ｅ〜３ｎのｐｉｎダイオード領域幅（以下「幅狭ｐｉｎ領域幅」という）Ｗｐｎとする。
【００４０】
以上のように本実施の形態では、内部ｐ型ＳｉＣ領域３の幅は、２種類以上の値を有する。そのうち、少なくとも１つの内部ｐ型ＳｉＣ領域３の幅、具体的には幅広内部ｐ型領域の幅Ｗｐ（μｍ）とｎ型ＳｉＣドリフト層２のドーピング濃度Ｎ（ｃｍ-3）とは、Ｗｐ＞−７２×ｌｎ（Ｎ）＋２６８５の関係を有する。他の少なくとも１つの内部ｐ型ＳｉＣ領域３の幅、具体的には幅狭内部ｐ型領域の幅Ｗｐｎ（μｍ）とｎ型ＳｉＣドリフト層２のドーピング濃度Ｎ（ｃｍ-3）とは、Ｗｐｎ≦−７２×ｌｎ（Ｎ）＋２６８５の関係を有する。
【００４１】
またショットキ障壁ダイオード部の幅であるショットキ障壁ダイオード領域幅のうち、ｎ型ＳｉＣドリフト層２における対峙する２つの幅広内部ｐ型領域３ａ，３ｂ間の幅を幅広ショットキ領域幅Ｗｓとし、ｎ型ＳｉＣドリフト層２における対峙する２つの幅狭内部ｐ型領域３ｅ〜３ｎ間の幅を幅狭ショットキ領域幅Ｗｓｎとする。幅広ショットキ領域幅Ｗｓは、前述の実施の形態１におけるショットキ障壁ダイオード領域幅Ｗｓに相当し、アノード電極５が、隣り合う２つの幅広内部ｐ型領域３ａ，３ｂ同士の間のｎ型ＳｉＣドリフト層２と接触している部分の長さ８である。幅狭ショットキ領域幅Ｗｓｎは、アノード電極５が、隣り合う２つの幅狭内部ｐ型領域３ｅ〜３ｎ同士の間のｎ型ＳｉＣドリフト層２と接触している部分の長さ１２である。本実施の形態では、幅狭ショットキ領域幅Ｗｓｎは、幅広ショットキ領域幅Ｗｓよりも小さい値に選ばれる。
【００４２】
前述の実施の形態１において示した図２に相当する、ｎ型ＳｉＣドリフト層２のドーピング濃度が２×１０15／ｃｍ3のときであれば、素子領域幅Ｗｐが１５０μｍの場合は電流・電圧特性に折れ曲がり（キンク）がなく、禁制帯幅相当以上の電圧の印加でｐｉｎダイオード部での電流が立ち上がっている。他方、素子領域幅Ｗｐが５０μｍの場合では、折れ曲がりが見られ、禁制帯幅よりも大きな電圧を印加しないと電流が立ち上がらないが、禁制帯幅よりも小さい電圧においては、同じ電圧に対する電流値が大きく、抵抗が低いことがわかる。
【００４３】
そこで、本実施の形態では、内部ｐ型ＳｉＣ領域３の全ての部分の素子領域幅Ｗｐを式（１）の値よりも大きく設定するのでなく、一部分のみ、素子領域幅Ｗｐを式（１）の値よりも大きく設定している。
【００４４】
電流・電圧特性において、禁制帯幅付近までの電圧では、ＷｓまたはＷｓｎと表記された素子領域幅を有する、対峙する２つの内部ｐ型ＳｉＣ領域３間のショットキ障壁ダイオード部を電流が流れる。このとき、本実施の形態では、前述のように一部の内部ｐ型ＳｉＣ領域３のみ、素子領域幅Ｗｐが式（１）の値よりも大きく設定されており、ｐｉｎダイオード部としては、素子領域幅Ｗｐが大きい幅広内部ｐ型領域３ａ，３ｂの部分だけでなく、素子領域幅Ｗｐｎが小さい幅狭内部ｐ型領域３ｅ〜３ｎの部分が存在するので、図１に示された実施の形態１と比べると、より電流が流れることになる。また禁制帯幅付近以上の電圧では、式（１）の値よりも大きい素子領域幅Ｗｐを有する幅広内部ｐ型領域３ａ，３ｂで構成されるｐｉｎダイオード部を電流が流れる。
【００４５】
したがって、本実施の形態の半導体装置４０の構成をとることによって、比較的低い電流密度、すなわち低い電圧領域での抵抗および動作電圧を、実施の形態１の半導体装置１０よりもさらに低くするとともに、電流・電圧特性に折れ曲がり、すなわちキンクを生じさせずに、高い電流密度での動作電圧を下げることが可能である。
【００４６】
幅狭内部ｐ型領域３ｅ〜３ｎおよび幅広内部ｐ型領域３ａ，３ｂの個数は、素子をどのような電流密度で使用するかに応じて決定される。たとえば、ショットキ障壁ダイオード部を流れる比較的低い電流密度での使用を重視する場合には、幅狭ｐｉｎ領域幅Ｗｐｓの幅狭内部ｐ型領域３ｅ〜３ｎの方を多くすればよい。またｐｉｎダイオード部を流れる比較的高い電流密度での使用を重視する場合には、幅広ｐｉｎ領域幅Ｗｐの幅広内部ｐ型領域３ａ，３ｂの方を多くすればよい。
【００４７】
幅狭ｐｉｎ領域幅Ｗｐｎおよび幅狭ショットキ領域幅Ｗｓｎは、図２に示した範囲の最小値である５０μｍよりもさらに小さくてもよく、一般的とされている４μｍよりもさらに小さくてもよい。５０μｍよりも小さい値である方が、禁制帯幅付近までの電圧における電流を増加させることができるので、好ましい。
【００４８】
幅狭ｐｉｎ領域幅Ｗｐｎは、耐圧に近い電圧が逆方向に印加されたときに、幅狭内部ｐ型領域３ｅ〜３ｎとｎ型ＳｉＣドリフト層２とからなるｐｎ接合の空乏層が、幅狭内部ｐ型領域３ｅ〜３ｎを図７の紙面に向かって横向き、すなわちｎ型ＳｉＣ基板１の厚み方向に垂直な方向に、完全には空乏化しない程度となる値が下限となる。具体的には、幅狭内部ｐ型領域３ｅ〜３ｎのドーピング濃度によって変化するが、幅狭ｐｉｎ領域幅Ｗｐｎは、１．５〜２μｍ程度である。
【００４９】
前述のように幅狭ショットキ領域幅Ｗｓｎは、幅狭ｐｉｎ領域幅Ｗｐｎ以上（Ｗｐｎ≦Ｗｓｎ）である。したがって、幅狭ｐｉｎ領域幅Ｗｐｎの下限、すなわち幅狭内部ｐ型領域３ｅ〜３ｎを図７の紙面に向かって横向きに完全には空乏化しない程度となる値が、幅狭ショットキ領域幅Ｗｓｎの下限となる。
【００５０】
図８は、本発明の実施の形態４の変形例１における炭化珪素半導体素子を用いた半導体装置４１の構成を示す断面図である。前述の図７に示す例では、式（１）の値よりも大きな素子領域幅である幅広ｐｉｎ領域幅Ｗｐを有する幅広内部ｐ型領域３ａ，３ｂは、素子の中央部に配置されているが、幅広内部ｐ型領域３の位置は、これに限定されない。たとえば、図８に示す変形例１のように、幅広内部ｐ型領域３ａ〜３ｄは、素子の周辺部に近い領域に配置されてもよい。
【００５１】
前述のように、禁制帯幅付近までの電圧では、ショットキ障壁ダイオード部を電流が流れ、禁制帯幅付近以上の電圧では、素子領域幅Ｗｐの大きい幅広内部ｐ型領域３ａ〜３ｄで構成されるｐｉｎダイオード部を電流が流れる。したがって、ショットキ障壁ダイオード部の素子領域幅が、幅広ショットキ領域幅Ｗｓまたは幅狭ショットキ領域幅Ｗｓｎであって、位置によって異なることに起因して、素子の駆動の状況によって電流密度が不均一となる。
【００５２】
このことを利用すれば、素子の駆動条件に適した電流密度の状態にすることが可能である。具体的には、幅広内部ｐ型領域３ａ〜３ｄの位置を適宜選択することによって、素子の駆動条件に応じて、素子の中央部に電流を集中させたり、周辺部に電流を集中させたりすることが可能である。
【００５３】
本実施の形態のように、幅広内部ｐ型領域３ａ〜３ｄと幅狭内部ｐ型領域３ｅ〜３ｈとを設けて、ｐｉｎダイオード部の素子領域幅Ｗｐ，Ｗｐｎを異なる値に設定する場合、幅広内部ｐ型領域３ａ〜３ｄと幅狭内部ｐ型領域３ｅ〜３ｈとの境界部のショットキ障壁ダイオード部の素子領域幅Ｗ１，Ｗ２は、幅広ショットキ領域幅Ｗｓおよび幅狭ショットキ領域幅Ｗｓｎのいずれであってもよい。たとえば、図８に示す第２幅広内部ｐ型領域３ｂと第１幅狭内部ｐ型領域３ｅとの境界部の素子領域幅Ｗ１のように、小さい幅狭ショットキ領域幅Ｗｓｎに設定してもよく、第４幅狭内部ｐ型領域３ｈと第３幅広内部ｐ型領域３ｃとの境界部の素子領域幅Ｗ２のように、大きい幅広ショットキ領域幅Ｗｓｎに設定してもよい。
【００５４】
図９は、本発明の実施の形態４の変形例２における炭化珪素半導体素子を用いた半導体装置４２の構成を示す断面図であり、図１０は、本発明の実施の形態４の変形例３における炭化珪素半導体素子を用いた半導体装置４３の構成を示す断面図である。式（１）の値よりも大きな素子領域幅である幅広ｐｉｎ領域幅Ｗｐを有する幅広内部ｐ型領域３は、図９または図１０に示すように配置されてもよい。
【００５５】
図９に示す変形例２では、大きい素子領域幅Ｗｐを有する幅広内部ｐ型領域３ａ〜３ｃと、小さい素子領域幅Ｗｐｎを有する幅狭内部ｐ型領域３ｅ〜３ｈとが交互に配置され、かつ、内部ｐ型ＳｉＣ領域３の隣り合う２つの部分同士の間のショットキ障壁ダイオード部の長さ８であるショットキ障壁ダイオード領域幅は、１つ、具体的には幅広ショットキ領域幅Ｗｓに統一されている。また内部ｐ型ＳｉＣ領域３のうち、式（１）の値よりも大きな素子領域幅を有する幅広内部ｐ型領域３ａ〜３ｃについても、その幅広ｐｉｎ領域幅Ｗｐの値は、１つに統一されている。
【００５６】
また図１０に示す変形例３では、幅広内部ｐ型領域３ａ，３ｂと幅狭内部ｐ型領域３ｅ〜３ｊとが、幅広内部ｐ型領域３ａ，３ｂが１個に対して、幅狭内部ｐ型領域３ｅ〜３ｊが２個の比率で、交互に配置されている。また図９に示す変形例２と同様に、内部ｐ型ＳｉＣ領域３同士間のショットキ障壁ダイオード領域幅Ｗｓは１つに統一され、幅広内部ｐ型領域３ａ，３ｂの幅広ｐｉｎ領域幅Ｗｐも１つに統一されている。
【００５７】
前述のように、禁制帯幅付近までの電圧ではショットキ障壁ダイオード部を電流が流れ、禁制帯幅付近以上の電圧では素子領域幅Ｗｐの大きい幅広内部ｐ型領域３ａ〜３ｃで構成されるｐｉｎダイオード部を電流が流れる。図９および図１０に示す例では、幅広ｐｉｎ領域幅Ｗｐが１つに統一されているので、素子内部におけるｐｉｎダイオード部の幅は全て同じ値である。したがって、図９および図１０に示す例では、素子内の電流密度の分布を、図７および図８に示す例と比べて、より均一になるようにすることが可能である。
【００５８】
また図９および図１０に示す例では、ショットキ障壁ダイオード領域幅Ｗｓが１つに統一されているので、素子内部におけるショットキ障壁ダイオード部の幅は全て同じ値である。したがって、図９および図１０に示す例では、素子内の電流密度の分布を、図７および図８に示す例と比べて、より均一になるようにすることが可能である。
【００５９】
特に図９および図１０に示す例では、幅広内部ｐ型領域３ａ〜３ｃと幅狭内部ｐ型領域３ｅ〜３ｊとが、一定の比率で交互に配置されており、さらにショットキ障壁ダイオード領域幅Ｗｓは１つに統一され、幅広ｐｉｎ領域幅Ｗｐも１つに統一されているので、電流が流れる領域の幅は全て、素子内で同じ値である。したがって、図９および図１０に示す例では、素子内の電流密度の分布を、図７および図８に示す例と比べて、より均一になるようにすることが可能である。
【００６０】
＜実施の形態５＞
図１１は、本発明の実施の形態５における炭化珪素半導体素子を用いた半導体装置５０の構成を示す断面図である。本実施の形態の半導体装置５０は、実施の形態４の半導体装置４０と構成が類似しているので、異なる部分についてのみ説明し、対応する部分については同一の参照符を付して、共通する説明を省略する。
【００６１】
本実施の形態の半導体装置５０が前述の実施の形態４の半導体装置４０と異なる点は、本実施の形態の半導体装置５０では、ｎ型ＳｉＣドリフト層２がアノード電極５と接触している部分の幅であるショットキ障壁ダイオード領域幅Ｗｓ，Ｗｓｎが、隣接する内部ｐ型ＳｉＣ領域３のｐｉｎダイオード領域幅Ｗｐ，Ｗｐｎよりも大きくなっている点である。換言すれば、内部ｐ型ＳｉＣ領域３のｐｉｎダイオード領域幅Ｗｐ，Ｗｐｎが、ショットキ障壁ダイオード領域幅Ｗｓ，Ｗｓｎよりも小さくなっている点である。本実施の形態では、幅狭ショットキ領域幅Ｗｓｎは、幅狭ｐｉｎ領域幅Ｗｐｎよりも大きくなっており（Ｗｐｎ＜Ｗｓｎ）、幅広ショットキ領域幅Ｗｓは、幅広ｐｉｎ領域幅Ｗｐよりも大きくなっている（Ｗｐ＜Ｗｓ）。
【００６２】
このようにショットキ障壁ダイオード領域幅Ｗｓ，Ｗｓｎを、隣接する内部ｐ型ＳｉＣ領域３のｐｉｎダイオード領域幅Ｗｐ，Ｗｐｎよりも大きくする（Ｗｐｎ＜Ｗｓｎ，Ｗｐ＜Ｗｓ）ことによって、内部ｐ型ＳｉＣ領域３の形成されない部分で構成されるショットキ障壁ダイオード部の面積を大きくすることができる。これによって、比較的低い電流密度における動作電圧を下げる、すなわちｐｉｎダイオード部の電流が立ち上がらない低電圧領域でのオン電圧を低減することができる。したがって、広い電流密度範囲で、より動作電圧の小さい半導体装置５０を実現することができる。
【００６３】
また本実施の形態においても、実施の形態１および実施の形態４と同様に、内部ｐ型ＳｉＣ領域３として、ｎ型ＳｉＣドリフト層２のドーピング濃度に対して式（１）の値よりも大きな素子領域幅Ｗｐを有する幅広内部ｐ型領域３ａ〜３ｃを設けている。これによって、実施の形態１および実施の形態４と同様に、高い電流密度での動作電圧を下げることが可能である。
【００６４】
本実施の形態では、素子領域幅Ｗｐが式（１）の値よりも大きな素子領域幅となる関係を充たす幅広内部ｐ型領域３ａ〜３ｃと、前記関係を充たさない幅狭内部ｐ型領域３ｅ〜３ｌとの両方について、ショットキ障壁ダイオード領域幅Ｗｓ，Ｗｓｎが、ｐｉｎダイオード領域幅Ｗｐ，Ｗｐｎよりも大きくなっているが、必ずしも両方でなくてもよい。たとえば、幅狭ショットキ領域幅Ｗｓｎのみを、幅狭ｐｉｎ領域幅Ｗｐｎよりも大きくしてもよく、幅広ショットキ領域幅Ｗｓのみを、幅広ｐｉｎ領域幅Ｗｐよりも大きくしてもよい。
【００６５】
また本実施の形態では、幅広内部ｐ型領域３ａ〜３ｃは、素子の中央部に配置されているが、幅広内部ｐ型領域３の位置は、これに限定されるものではなく、前述の実施の形態４における変形例１〜３と組合せた構成としてもよい。たとえば、実施の形態４における変形例１のように、素子の周辺部に近い領域に幅広内部ｐ型領域３ａ〜３ｄを配置してもよい。また実施の形態４における変形例２または変形例３のように、幅広内部ｐ型領域３ａ〜３ｃと幅狭内部ｐ型領域３ｅ〜３ｊとを一定の比率で交互に配置するとともに、ショットキ障壁ダイオード領域幅Ｗｓを１つに統一し、幅広ｐｉｎ領域幅Ｗｐを１つに統一してもよい。
【００６６】
＜実施の形態６＞
図１２は、本発明の実施の形態６における炭化珪素半導体素子を用いた半導体装置６０の構成を示す断面図である。本実施の形態の半導体装置６０は、実施の形態４の半導体装置４０と構成が類似しているので、異なる部分についてのみ説明し、対応する部分については同一の参照符を付して、共通する説明を省略する。
【００６７】
本実施の形態の半導体装置６０が前述の実施の形態４の半導体装置４０と異なる点は、本実施の形態の半導体装置６０では、内部ｐ型ＳｉＣ領域３に挟まれたｎ型ＳｉＣドリフト層２の領域、すなわちｎ型ＳｉＣドリフト層２における対峙する２つの内部ｐ型ＳｉＣ領域３間の領域であるショットキ領域に、ｎ型ＳｉＣドリフト層２よりも高いドーピング濃度で形成されたｎ型ＳｉＣ領域９（９ａ、９ｂ、９ｃ、９ｄ、９ｅ・・・）をさらに備える点である。ｎ型ＳｉＣ領域９は、第２の半導体領域に相当する。
【００６８】
このようにｎ型ＳｉＣ領域９を設けて、内部ｐ型ＳｉＣ領域３の形成されない部分で構成されるショットキ障壁ダイオード部のｎ型ＳｉＣドリフト層２表面のドーピング濃度を高くすることによって、比較的低い電流密度における動作電圧を下げる、すなわちｐｉｎダイオード部の電流が立ち上がらない低電圧領域でのオン電圧を低減することができる。したがって、広い電流密度範囲で、より動作電圧の小さい半導体装置６０を実現することができる。
【００６９】
また本実施の形態においても、実施の形態１および実施の形態４と同様に、内部ｐ型ＳｉＣ領域３として、ｎ型ＳｉＣドリフト層２のドーピング濃度に対して式（１）の値よりも大きな素子領域幅Ｗｐを有する幅広内部ｐ型領域３ａ，３ｂが設けられている。これによって、高い電流密度での動作電圧を下げることが可能である。このように幅広内部ｐ型領域３ａ，３ｂの幅広ｐｉｎ領域幅Ｗｐは、ｎ型ＳｉＣドリフト層２のドーピング濃度に依存するものであり、内部ｐ型ＳｉＣ領域３に挟まれたｎ型ＳｉＣ領域９のドーピング濃度には依存しない。
【００７０】
また本実施の形態の構成においては、ｎ型ＳｉＣ領域９のドーピング濃度によっては、ショットキ障壁ダイオード領域幅Ｗｓ，Ｗｓｎをそれぞれ、隣接する内部ｐ型ＳｉＣ領域３のｐｉｎダイオード領域幅Ｗｐ，Ｗｐｎよりも小さい値としても、比較的低い電流密度における動作電圧を下げることが可能な構成となり得る。つまり本実施の形態では、ショットキ障壁ダイオード領域幅Ｗｓ，Ｗｓｎをそれぞれ、隣接する内部ｐ型ＳｉＣ領域３のｐｉｎダイオード領域幅Ｗｐ，Ｗｐｎよりも小さい値とする（Ｗｐ＞Ｗｎ，Ｗｐｎ＞Ｗｓｎ）ことができるので、半導体装置６０を小型化することが可能である。
【００７１】
以上のように本実施の形態における半導体装置６０によれば、ｎ型ＳｉＣ領域９を設けて、内部ｐ型ＳｉＣ領域３の形成されない部分で構成されるショットキ障壁ダイオード部のｎ型ＳｉＣドリフト層２表面のドーピング濃度を高くすることで、ｐｉｎダイオード部の電流が立ち上がらない低電圧領域でのオン電圧を低減することができ、広い電流密度範囲で、より動作電圧の小さい半導体装置６０を実現することができる。またショットキ障壁ダイオード領域幅Ｗｓ，Ｗｓｎを、隣接する内部ｐ型ＳｉＣ領域３のｐｉｎダイオード領域幅Ｗｐ，Ｗｐｎよりも小さい値とすることができるので、半導体装置６０を小型化することが可能である。
【００７２】
以上に述べた本実施の形態では、幅広内部ｐ型領域３ａ，３ｂは、素子の中央部に配置されているが、幅広内部ｐ型領域３の位置は、これに限定されるものではなく、前述の実施の形態４における変形例１〜３と組み合わせた構成としてもよい。
【００７３】
＜実施の形態７＞
図１３は、本発明の実施の形態７における炭化珪素半導体素子を用いた半導体装置７０の構成を示す断面図である。本実施の形態の半導体装置７０は、実施の形態１の半導体装置１０と構成が類似しているので、異なる部分についてのみ説明し、対応する部分については同一の参照符を付して、共通する説明を省略する。
【００７４】
本実施の形態の半導体装置７０が前述の実施の形態１の半導体装置１０と異なる点は、本実施の形態の半導体装置７０では、終端構造として素子の周辺部に形成される終端部ｐ型ＳｉＣ領域４の素子領域幅Ｗｐｔが、下記式（３）の値よりも大きな値に設定される点と、終端部ｐ型ＳｉＣ領域４に対して、アノード電極５がオーミック接触される点である。終端部ｐ型ＳｉＣ領域４は、終端部半導体領域に相当する。
【００７５】
【数３】
2010087483.tif 000005
【００７６】
終端部ｐ型ＳｉＣ領域４の素子領域幅Ｗｐｔは、ｎ型ＳｉＣドリフト層２の終端部ｐ型ＳｉＣ領域４が形成されている部分の長さ１３である。アノード電極５は、終端部ｐ型ＳｉＣ領域４の一部分、具体的には、内部寄りの部分に接して設けられる。
【００７７】
本実施の形態の半導体装置７０では、内部ｐ型ＳｉＣ領域３（３ａ、３ｂ、３ｃ、３ｄ・・・）の素子領域幅Ｗｐが式（１）の値よりも大きな領域幅であるか否かにかかわらず、終端部ｐ型ＳｉＣ領域４の素子領域幅Ｗｐｔを、式（３）の値よりも大きな領域幅に設定する。
【００７８】
このように終端部ｐ型ＳｉＣ領域４の素子領域幅Ｗｐｔを、式（３）の値よりも大きな値にすることによって、半導体材料の禁制帯幅に相当する電圧が印加されたときに、ｎ型ＳｉＣドリフト層２の電位が十分に上昇し、終端部ｐ型ＳｉＣ領域４とｎ型ＳｉＣドリフト層２とからなるｐｉｎダイオード部の電流が立ち上がることになる。これによって、順方向特性において、比較的低い電流密度ではショットキ障壁ダイオード部を流れる電流成分が主となり、高い電流密度では終端部ｐ型ＳｉＣ領域４で構成されるｐｉｎダイオード部を流れる電流成分が主となるダイオード構成を実現することができる。したがって、広い電流密度範囲で、より動作電圧の小さい半導体装置７０を実現することができる。
【００７９】
また本実施の形態では、終端部ｐ型ＳｉＣ領域４とアノード電極５とがオーミック接触となるので、スイッチング素子と組み合わせた回路でスイッチをオン、オフさせたときの高速動作に影響がある。具体的には、終端部ｐ型ＳｉＣ領域４の素子領域幅Ｗｐｔが式（３）の値よりも大きいので、より小さい電圧で電流が流れることができ、高速スイッチングなどにも有効となる。
【００８０】
図１４は、本発明の実施の形態７の変形例における炭化珪素半導体素子を用いた半導体装置７１の構成を示す断面図である。前述の終端部ｐ型ＳｉＣ領域４の構成は、図１４に示す半導体装置７０のように、内部ｐ型ＳｉＣ領域３を備える場合に限らず、たとえば図１４に示す半導体装置７１のように、内部ｐ型ＳｉＣ領域３が存在しないショットキ障壁ダイオードの場合にも適用することができる。図１４に示すショットキ障壁ダイオードの場合にも、終端部ｐ型ＳｉＣ領域４の幅Ｗｐｔを式（３）の値よりも大きい値に設定する。
【００８１】
このように終端部ｐ型ＳｉＣ領域４の幅Ｗｐｔを式（３）の値よりも大きい値に設定することによって、図１３に示す内部ｐ型ＳｉＣ領域３が存在する場合と同様に、半導体材料の禁制帯幅に相当する電圧が印加されたときに、ｎ型ＳｉＣドリフト層２の電位が十分に上昇し、終端部ｐ型ＳｉＣ領域４とｎ型ＳｉＣドリフト層２とからなるｐｉｎダイオード部の電流が立ち上がることになる。これによって、順方向特性において、比較的低い電流密度ではショットキ障壁ダイオード部を流れる電流成分が主となり、高い電流密度では終端部ｐ型ＳｉＣ領域４で構成されるｐｉｎダイオード部を流れる電流成分が主となるダイオード構成を実現することができる。したがって、広い電流密度範囲で、より動作電圧の小さい半導体装置７１を実現することができる。また高速スイッチングなどにも有効となる。
【００８２】
ｐｉｎダイオード部は、図１４に示すように終端部のみに設けられてもよいが、ｐｉｎダイオード部が終端部だけでは、ｐｉｎダイオード部として動作する面積が限られるので、素子の用途によっては、図１３に示すように、内部ｐ型ＳｉＣ領域３を設けて、素子の内部にもｐｉｎダイオード部を形成することが好ましい。つまり、内部ｐ型ＳｉＣ領域３を設けるか否かは、素子をどのような電流密度で使用するか応じて、適宜選択すればよい。たとえば、ショットキ障壁ダイオード部を流れる比較的低い電流密度での使用を重視する場合には、終端部ｐ型ＳｉＣ領域４を設けて、その素子領域幅Ｗｐｔを式（３）の値よりも大きい値に設定すればよく、内部ｐ型ＳｉＣ領域３は設けなくてもよい。またｐｉｎダイオード部を流れる比較的高い電流密度での使用を重視する場合には、終端部ｐ型ＳｉＣ領域４とともに、内部ｐ型ＳｉＣ領域３を設けて、その素子領域幅Ｗｐを式（１）の値よりも大きい値に設定すればよい。
【００８３】
図１３および図１４に示す終端部ｐ型ＳｉＣ領域４の構造は、前述の実施の形態１から６で示した素子部分を有する構成と組み合わせられてもよい。
【００８４】
以上、実施の形態１から７は、半導体素子の一例として、炭化珪素（ＳｉＣ）を用いた場合について説明したが、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）などのＩＩＩ族の窒化物、酸化亜鉛（ＺｎＯ）などのＩＩ−ＶＩ族など、ワイドギャップ半導体における、ショットキ障壁ダイオードとｐｉｎダイオードとを並列接続させた素子構造においても、同様の効果があり、ドリフト層ドーピング濃度に応じて、ｐｉｎダイオード領域幅Ｗｐを設定することによって、高い電流密度域における動作電圧を低減することができる。また、上述したワイドギャップ半導体は、３〜３．５ｅＶの禁制帯幅を有する。
【００８５】
また、本発明は前記実施形態例に限定されるものではなく、たとえばダイオードの半導体層の導電型を逆にした半導体装置、すなわち、ｐをｎに、ｎをｐに変えた半導体装置にも適用可能なことはいうまでもない。
【符号の説明】
【００８６】
１  ｎ型ＳｉＣ基板、２  ｎ型ＳｉＣドリフト層、３  内部ｐ型ＳｉＣ領域、４  終端部ｐ型ＳｉＣ領域、５  アノード電極、６  カソード電極、７  ｐｉｎダイオード領域幅、８  ショットキ障壁ダイオード領域幅、９  ｎ型ＳｉＣ領域、１０，２０，３０，４０，４１，４２，４３，５０，６０，７０，７１  半導体装置。
【図１】
2010087483.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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