(57)【要約】【課題】任意の動作周波数に対して、最適な抵抗値を有する抵抗体をゲート端子電極間に選択配置可能であり、ループ発振を抑制する高周波半導体装置を提供する。【解決手段】基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極２４、ソースフィンガー電極２０およびドレインフィンガー電極２２と、ゲートフィンガー電極２４、ソースフィンガー電極２０およびドレインフィンガー電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを有するＦＥＴセル４０と、ゲート端子電極間に配置された抵抗体３０とを備え、隣り合うＦＥＴセル４０のゲート端子電極間の距離は、抵抗体３０を配置する位置によって複数選択可能であり、ゲート端子電極は、抵抗体３０の値が、パターンサイズの変更無しに、複数選択可能となる電極パターン形状を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを有する複数のＦＥＴセルと、
隣り合う前記ＦＥＴセルの前記ゲート端子電極間に配置された第１抵抗体と
を備え、隣り合う前記ＦＥＴセルの前記ゲート端子電極間の距離は、前記第１抵抗体を配置する位置によって複数選択可能であることを特徴とする高周波半導体装置。
【請求項２】
前記ゲート端子電極は、前記第１抵抗体の値が、パターンサイズの変更無しに、複数選択可能となる電極パターン形状を有することを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記ゲート端子電極は、台形型形状、凸型形状、鼓型形状、楕円型形状、三角型形状、段差型形状、トーチ型形状、バチ型形状のいずれか若しくはこれらの組み合わせからなる形状を有することを特徴とする請求項１に記載の高周波半導体装置。
【請求項４】
前記第１抵抗体は、前記基板上に配置された金属薄膜層を備えることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
【請求項５】
前記第１抵抗体は、前記基板上に配置された拡散層を備えることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
【請求項６】
前記第１抵抗体は、前記基板上に配置された拡散層により、前記基板をパターニングして形成されたことを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
【請求項７】
前記第１抵抗体は、前記基板上に、絶縁層を介して配置された金属薄膜層を備えることを特徴とする請求項１〜３のいずれかに記載の高周波半導体装置。
【請求項８】
前記ソース端子電極の下部に配置されたＶＩＡホールと、前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極とを有することを特徴とする請求項１に記載の高周波半導体装置。
【請求項９】
隣り合う前記ＦＥＴセルの前記ドレイン端子電極間に配置された第２抵抗体を備え、前記ドレイン端子電極間の距離は、前記第２抵抗体を配置する位置によって複数選択可能であることを特徴とする請求項１〜４のいずれかに記載の高周波半導体装置。
【請求項１０】
前記ドレイン端子電極は、前記第２抵抗体の値が、パターンサイズの変更無しに、複数選択可能となる電極パターン形状を有することを特徴とする請求項９に記載の高周波半導体装置。
【請求項１１】
前記ドレイン端子電極は、台形型形状、凸型形状、鼓型形状、楕円型形状、三角型形状、段差型形状、トーチ型形状、バチ型形状のいずれか若しくはこれらの組み合わせからなる形状を有することを特徴とする請求項９に記載の高周波半導体装置。
【請求項１２】
前記第２抵抗体は、前記基板上に配置された金属薄膜層を備えることを特徴とする請求項９〜１１のいずれかに記載の高周波半導体装置。
【請求項１３】
前記第２抵抗体は、前記基板上に配置された拡散層を備えることを特徴とする請求項９〜１１のいずれかに記載の高周波半導体装置。
【請求項１４】
前記第２抵抗体は、前記基板上に配置された拡散層により、前記基板をパターニングして形成されたことを特徴とする請求項９〜１１のいずれかに記載の高周波半導体装置。
【請求項１５】
前記第２抵抗体は、前記基板上に、絶縁層を介して配置された金属薄膜層を備えることを特徴とする請求項９〜１１のいずれかに記載の高周波半導体装置。
【請求項１６】
前記ソース端子電極の下部に配置されたＶＩＡホールと、前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極とを有することを特徴とする請求項９に記載の高周波半導体装置。
【請求項１７】
前記基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、ＧａＡｓ基板上にＧａＡｓ／ＡｌＧａＡｓからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１〜１６のいずれかに記載の高周波半導体装置。
【請求項１８】
前記ＦＥＴセルは、ＧａＡｓ系ＨＥＭＴ、ＧａＡｓＭＥＳＦＥＴ、ＧａＮ系ＨＥＭＴのいずれかを備えることを特徴とする請求項１〜１６のいずれかに記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体装置に関し、特に、ＧａＡｓ、ＧａＮなど高周波動作に適した半導体材料を用いた高周波半導体装置において、任意の動作周波数に対して、ループ発振を抑制する高周波半導体装置を提供することにある。
【背景技術】
【０００２】
高利得の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）では、高周波動作の際にループ発振や分周発振が生じる可能性がある。ＦＥＴのループ発振や分周発振の存在は、ＦＥＴの通常動作にとって致命的な悪影響を与える。このため、整合回路の調整により、ＦＥＴのループ発振を抑制することは、一般的に行われている。
【０００３】
一般に、ループ発振周波数が高くなるにつれて、このループは小さくなるため、高周波半導体装置を構成するＦＥＴセル間のループで発振が起こる。このループ発振を抑制するためには、高周波半導体装置をＦＥＴセル単位で電気的に分割する手法が有効である。
【０００４】
さらに、高周波動作時においては、ＦＥＴセル間に生じる位相差が発振の原因となる。この位相差に基づく発振は、分割したＦＥＴセル間に適切な抵抗体を挿入することでＦＥＴセル間に生じる電位差を無くし、抑制することができる。
【０００５】
従来の高周波半導体装置１２５は、例えば、図２３に示すように、基板１００上に形成され、基板１００の第１表面に配置されたゲート端子電極Ｇ１〜Ｇ４、ソース端子電極Ｓ１〜Ｓ５およびドレイン端子電極Ｄ１〜Ｄ４とを備える。ＦＥＴセル４００間に生じる位相差に基づく発振を抑制するため、隣接するゲート端子電極Ｇ１とＧ２、Ｇ２とＧ３およびＧ３とＧ４間には、抵抗体３００を挿入している。
【０００６】
図２３の例では、ソース端子電極Ｓ１〜Ｓ５において、基板１００の裏面からヴィアホール（ＶＩＡ：貫通孔）ＳＣ１〜ＳＣ５が形成されて、基板１００の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１００を貫通するＶＩＡホールＳＣ１〜ＳＣ５を介して、基板１００上に設けた回路素子と基板１００の裏面に形成した接地導体とが電気的に接続される。
【０００７】
各ＦＥＴセル４００は、複数のソースフィンガー電極２００、複数のゲートフィンガー電極２４０、および複数のドレインフィンガー電極２２０からなるマルチフィンガー構造を備える。
【０００８】
ＦＥＴセル４００間で生じる位相差は、例えば、各ＦＥＴセル４００の各ゲート端子電極Ｇ１〜Ｇ４から各ゲートフィンガー電極２４０までの電気長の差で生じ、ＦＥＴセル４００と整合回路のレイアウト、動作周波数、発振モードなどにより決まる。これはＦＥＴセル４００の隣接するゲート端子電極Ｇ１とＧ２、Ｇ２とＧ３およびＧ３とＧ４間に挿入すべき抵抗体３００の適切な抵抗値が動作周波数毎に変化するということを意味する。
【０００９】
従来、ＦＥＴセル間の抵抗は、半導体基板や金属薄膜で形成され、パターンサイズによって抵抗値を変更するという手法が用いられている。特に、特許文献１においては、ＦＥＴセルのドレイン電極間に配置する抵抗体の抵抗値を、半導体基板のパターンサイズによって変更するという手法が開示されている（例えば、特許文献１参照。）。
【００１０】
このため、抵抗値を変更するためには、抵抗体のパターンサイズ、隣接するゲート端子電極間の距離、抵抗体を構成する半導体基板のシート抵抗、抵抗体を構成する金属薄膜の膜厚などを変更する必要があった。
【００１１】
しかるに、抵抗体を構成する半導体基板のシート抵抗、抵抗体を構成する金属薄膜の膜厚などを変更する手法では、抵抗体の抵抗値の大きな変更は不可能である。
【００１２】
また、抵抗体のパターンサイズの変更には、新規に露光用マスクを作成する必要があるため、多大なコストがかかる。
【００１３】
また、動作周波数の異なる高周波半導体装置毎に抵抗体のパターンサイズの変更を行うことは、かかるコストが大きくなり問題となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第２７３５４０３号公報（第２頁、第３図）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、任意の動作周波数に対して、最適な抵抗値を有する抵抗体をゲート端子電極間、および/若しくはドレイン端子電極間に、パターンサイズの変更なしに、選択配置可能であり、ループ発振、分周発振を抑制する高周波半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明の一態様によれば、基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを有するＦＥＴセルと、隣り合う前記ＦＥＴセルの前記ゲート端子電極間に配置された抵抗体とを備え、隣り合う前記ＦＥＴセルの前記ゲート端子電極間の距離は、前記抵抗体を配置する位置によって複数選択可能である高周波半導体装置が提供される。
【発明の効果】
【００１７】
本発明によれば、任意の動作周波数に対して、最適な抵抗値を有する抵抗体をゲート端子電極間、および/若しくはドレイン端子電極間に、パターンサイズの変更なしに、選択配置可能であり、ループ発振、分周発振を抑制する高周波半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２】図１に対応する本発明の第１の実施の形態に係る高周波半導体装置の模式的回路構成図。
【図３】図１のＩ−Ｉ線に沿う模式的断面構成図（抵抗体の構成例１）。
【図４】図１のＩ−Ｉ線に沿う模式的断面構成図（抵抗体の構成例２）。
【図５】図１のＩ−Ｉ線に沿う模式的断面構成図（抵抗体の構成例３）。
【図６】図１のＩＩ−ＩＩ線に沿う模式的断面構成図（ＦＥＴセルの構造例１）。
【図７】図１のＩＩ−ＩＩ線に沿う模式的断面構成図（ＦＥＴセルの構造例２）。
【図８】図１のＩＩ−ＩＩ線に沿う模式的断面構成図（ＦＥＴセルの構造例３）。
【図９】図１のＩＩ−ＩＩ線に沿う模式的断面構成図（ＦＥＴセルの構造例４）。
【図１０】本発明の第１の実施の形態の変形例１に係る高周波半導体装置の模式的平面パターン構成図。
【図１１】（ａ）本発明の第１の実施の形態の変形例２に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第１の実施の形態の変形例３に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図。
【図１２】（ａ）本発明の第１の実施の形態の変形例４に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第１の実施の形態の変形例５に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図。
【図１３】（ａ）本発明の第１の実施の形態の変形例６に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第１の実施の形態の変形例７に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図。
【図１４】（ａ）本発明の第１の実施の形態の変形例８に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第１の実施の形態の変形例９に係る高周波半導体装置のゲート端子電極および抵抗体部分の模式的平面パターン構成図。
【図１５】本発明の第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１６】図１５に対応する本発明の第２の実施の形態に係る高周波半導体装置の模式的回路構成図。
【図１７】本発明の第２の実施の形態の変形例１に係る高周波半導体装置の模式的回路構成図。
【図１８】本発明の第２の実施の形態の変形例２に係る高周波半導体装置の模式的平面パターン構成図。
【図１９】（ａ）本発明の第２の実施の形態の変形例３に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第２の実施の形態の変形例４に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図。
【図２０】（ａ）本発明の第２の実施の形態の変形例５に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第２の実施の形態の変形例６に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図。
【図２１】（ａ）本発明の第２の実施の形態の変形例７に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第２の実施の形態の変形例８に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図。
【図２２】（ａ）本発明の第２の実施の形態の変形例９に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図、（ｂ）本発明の第２の実施の形態の変形例１０に係る高周波半導体装置のドレイン端子電極および抵抗体部分の模式的平面パターン構成図。
【図２３】従来例に係る高周波半導体装置の模式的平面パターン構成図。
【発明を実施するための形態】
【００１９】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２０】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
[第１の実施の形態]
（高周波半導体装置）
本発明の第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１に示すように表される。図１に対応する模式的回路構成は、図２に示すように表される。
【００２２】
第１の実施の形態に係る高周波半導体装置２５において、ＦＥＴセル４０は、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極２４、ソースフィンガー電極２０およびドレインフィンガー電極２２と、基板１０の第１表面に配置され,ゲートフィンガー電極２４、ソースフィンガー電極２０およびドレインフィンガー電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１〜Ｇ４、ソース端子電極Ｓ１〜Ｓ５およびドレイン端子電極Ｄ１〜Ｄ４とを有する。
【００２３】
ＦＥＴセル４０において、複数のゲートフィンガー電極２４は、ゲートバスライン２４ａに接続され、ゲートバスライン２４ａは、ゲートバスライン２４ｂを介して、ゲート端子電極Ｇ１〜Ｇ４に接続されている。
【００２４】
隣り合うＦＥＴセル４０のゲート端子電極Ｇ１〜Ｇ４間には、抵抗体３０が配置されている。隣り合うＦＥＴセル４０のゲート端子電極Ｇ１〜Ｇ４間の距離は、抵抗体３０を配置する位置によって複数選択可能である。
【００２５】
また、ゲート端子電極Ｇ１〜Ｇ４は、抵抗体３０のパターンサイズが複数選択可能となる電極パターン形状を有する。すなわち、図１では、ゲート端子電極Ｇ１〜Ｇ４は、逆台形型形状を有する例が開示されており、隣接するゲート端子電極Ｇ１〜Ｇ４間では、側辺部間の距離が、台形の上底部および下底部で大きく異なる。このため、抵抗体３０のパターニングの位置を適宜選択することによって、抵抗体３０の値が、パターンサイズの変更無しに、複数選択可能となる。すなわち、図１において、隣接するゲート端子電極Ｇ１とＧ２、Ｇ２とＧ３およびＧ３とＧ４間の上下した位置に抵抗体３０のパターニングを実施することで、抵抗体３０のパターンサイズを変更すること無しに、抵抗値を変更することができる。
【００２６】
第１の実施の形態に係る高周波半導体装置２５においては、オッドモード、イーブンモードなどの各モードのループ発振、或いは動作周波数の分周発振を停止するために必要な抵抗体３０の値を最適化することができる。しかも、高周波半導体装置２５の動作周波数に応じて、必要な抵抗体３０の値を最適化することができる。図２において、抵抗体３０は、ＲＧで表され、ＦＥＴセル４０を構成する各ＦＥＴは、Ｑ１〜Ｑ４で表されており、ループ発振、或いは動作周波数の分周発振を隣接するゲート端子電極Ｇ１〜Ｇ４間に接続される抵抗ＲＧによって、停止させることができる。
【００２７】
ここで、抵抗体３０の値としては、動作周波数に応じて、数Ω〜数１００Ω程度まで、適宜選択可能である。第１の実施の形態に係る高周波半導体装置２５において、約８ＧＨｚ〜１４ＧＨｚ程度の動作周波数に対して、抵抗体３０の値は、例えば、５０Ω〜１００Ω程度である。
【００２８】
図１の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅は全体として１００μｍ×６本×４セル＝２．４０ｍｍ程度である。
【００２９】
また、図１に示すように、第１の実施の形態に係る高周波半導体装置２５において、ソース端子電極Ｓ１〜Ｓ５の下部に配置されたＶＩＡホールＳＣ１〜ＳＣ５と、基板１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１〜Ｓ５に対してＶＩＡホールＳＣ１〜ＳＣ５を介して接続された接地電極を備えていても良い。
【００３０】
一方、ソース端子電極Ｓ１〜Ｓ５の下部にＶＩＡホールＳＣ１〜ＳＣ５を特に配置しない構造もある。この場合には、例えば、ソース端子電極Ｓ１〜Ｓ５に対して、接地電位を与えるために、基板１０の側面に側面電極を配置して、ソース端子電極Ｓ１〜Ｓ５と基板１０の第２表面に配置された接地導体とを接続する構成を採用しても良い。或いは、ソース端子電極Ｓ１〜Ｓ５に対して、ワイヤボンディングにより接地電位を与えることも可能である。
【００３１】
また、第１の実施の形態に係る高周波半導体装置において、基板１０は、例えば、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかで構成することができる。
【００３２】
（抵抗体の構成）
（構成例１）
図１のＩ−Ｉ線に沿う模式的断面構成として、抵抗体３０の構成例１は、図３に示すように、基板１０上に直接配置された金属薄膜層３６と、金属薄膜層３６の両端に配置されたゲート端子電極Ｇ１およびＧ２を備える。基板１０上に直接配置された金属薄膜層３６の厚さとパターンサイズを調整することによって、所定の抵抗ＲＧをゲート端子電極Ｇ１およびＧ２間に形成することができる。金属薄膜層３６は、例えば、Ａｌ、Ａｕ、Ｐｔ、Ｔｉ、Ｍｏ、Ｗ、或いはこれらの多層膜によって形成することができる。基板１０は、例えば半絶縁性のＧａＡｓ基板で形成することができる。ゲート端子電極Ｇ１およびＧ２は、例えばＡｌで形成することができる。
【００３３】
尚、図３においては、ゲート端子電極Ｇ１とＧ２間に配置される抵抗体３０の構造について説明したが、ゲート端子電極Ｇ２とＧ３間に配置される抵抗体３０、ゲート端子電極Ｇ３とＧ４間に配置される抵抗体３０などについても図３と同様に形成することができる。
【００３４】
（構成例２）
図１のＩ−Ｉ線に沿う模式的断面構成として、抵抗体３０の構成例２は、図４に示すように、基板１０に対してイオン注入などによって形成された拡散層３２と、拡散層３２上に配置された絶縁層３４と、絶縁層３４をパターニングして拡散層３２の両端部に配置されたゲート端子電極Ｇ１およびＧ２を備える。基板１０に形成される拡散層３２の深さとパターンサイズを調整することによって、所定の抵抗ＲＧをゲート端子電極Ｇ１およびＧ２間に形成することができる。拡散層３２は、例えば、Ｂ、Ａｌなどのイオン注入によって形成することができる。基板１０は、例えば半絶縁性のＧａＡｓ基板で形成することができる。ゲート端子電極Ｇ１およびＧ２は、例えばＡｌで形成することができる。絶縁層３４は、例えば、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法によって形成した酸化膜、窒化膜などで形成することができる。
【００３５】
尚、抵抗体３０の形成時、アイソレーション領域を形成するための領域にのみ拡散層を形成し、抵抗体３０の形成部分には、拡散層３２を形成しないで、基板１０のパターンニングのみ実施しても良い。
【００３６】
尚、図４においては、ゲート端子電極Ｇ１とＧ２間に配置される抵抗体３０の構造について説明したが、ゲート端子電極Ｇ２とＧ３間に配置される抵抗体３０、ゲート端子電極Ｇ３とＧ４間に配置される抵抗体３０などについても同様に形成することができる。
【００３７】
（構成例３）
図１のＩ−Ｉ線に沿う模式的断面構成として、抵抗体３０の構成例３は、図５に示すように、基板１０上に配置された絶縁層３４と、絶縁層３４上に配置された金属薄膜層３６と、絶縁層３４と金属薄膜層３６をパターニング後、金属薄膜層３６の両端部に配置されたゲート端子電極Ｇ１およびＧ２を備える。基板１０上に絶縁層３４を介して配置された金属薄膜層３６の厚さとパターンサイズを調整することによって、所定の抵抗ＲＧをゲート端子電極Ｇ１およびＧ２間に形成することができる。絶縁層３４は、例えば、ＣＶＤ法によって形成した酸化膜、窒化膜などで形成することができる。金属薄膜層３６は、例えば、Ａｌ、Ａｕ、Ｐｔ、Ｔｉ、Ｍｏ、Ｗ、或いはこれらの多層膜によって形成することができる。基板１０は、例えば半絶縁性のＧａＡｓ基板で形成することができる。ゲート端子電極Ｇ１およびＧ２は、例えばＡｌで形成することができる。図５の構造は、基板１０として、導電性を有する半導体基板を適用する場合などに有効な構造である。
【００３８】
尚、図５においては、ゲート端子電極Ｇ１とＧ２間に配置される抵抗体３０の構造について説明したが、ゲート端子電極Ｇ２とＧ３間に配置される抵抗体３０、ゲート端子電極Ｇ３とＧ４間に配置される抵抗体３０などについても図５と同様に形成することができる。
【００３９】
（ＦＥＴセルの構造）
（構造例１）
図１のＩＩ−ＩＩ線に沿う模式的断面構成として、ＦＥＴセルの構成例１は、図６に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置された電子供給層１８と、電子供給層１８上に配置されたソースフィンガー電極２０，ゲートフィンガー電極２４およびドレインフィンガー電極２２とを備える。エピタキシャル成長層１２と電子供給層１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６が形成されている。図６に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００４０】
具体的な材料としては、ＧａＡｓ系ＨＥＭＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、ＧａＡｓ層で形成され、電子供給層１８は、例えば、アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成される。ＧａＮ系ＨＥＭＴの場合には、基板１０はＧａＮ基板若しくは、ＳｉＣ基板などで形成され、エピタキシャル成長層１２は、ＧａＮ層で形成され、電子供給層１８は、例えば、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）で形成される。
【００４１】
（構造例２）
図１のＩＩ−ＩＩ線に沿う模式的断面構成として、ＦＥＴセルの構成例２は、図７に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、エピタキシャル成長層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソースフィンガー電極２０，エピタキシャル成長層１２上に配置されたゲートフィンガー電極２４およびドレイン領域２８上に配置されたドレインフィンガー電極２２とを備える。エピタキシャル成長層１２とゲートフィンガー電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図７に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。例えば、ＧａＡｓＭＥＳＦＥＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、エピタキシャル成長されたＧａＡｓ層で形成される。ソース領域２６およびドレイン領域２８は、Ｓｉイオンなどのイオン注入などによって形成することができる。
【００４２】
（構造例３）
図１のＩＩ−ＩＩ線に沿う模式的断面構成として、ＦＥＴセルの構成例３は、図８に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、エピタキシャル成長層１２上に配置された電子供給層１８と、電子供給層１８上に配置されたソースフィンガー電極２０およびドレインフィンガー電極２２と、電子供給層１８上のリセス部に配置されたゲートフィンガー電極２４とを備える。エピタキシャル成長層１２と電子供給層１８との界面には、２ＤＥＧ層１６が形成されている。図８に示す構成例３では、ＨＥＭＴが示されている。
【００４３】
具体的な材料としては、ＧａＡｓ系ＨＥＭＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、ＧａＡｓ層で形成され、電子供給層１８は、例えば、アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成される。また、ＧａＡｓ系ＨＥＭＴの場合には、、ゲートフィンガー電極２４直下の電子供給層１８には、Ｓｉイオンなどのイオン注入などによって能動層を形成しても良い。
【００４４】
ＧａＮ系ＨＥＭＴの場合には、基板１０はＧａＮ基板若しくは、ＳｉＣ基板などで形成され、エピタキシャル成長層１２は、ＧａＮ層で形成され、電子供給層１８は、例えば、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）で形成される。
【００４５】
（構造例４）
図１のＩＩ−ＩＩ線に沿う模式的断面構成として、ＦＥＴセルの構成例４は、図９に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、エピタキシャル成長層１２上に配置された電子供給層１８と、電子供給層１８上に配置されたソースフィンガー電極２０およびドレインフィンガー電極２２と、電子供給層１８上の２段リセス部に配置されたゲートフィンガー電極２４とを備える。エピタキシャル成長層１２と電子供給層１８との界面には、２ＤＥＧ層１６が形成されている。図９に示す構成例４では、ＨＥＭＴが示されている。
【００４６】
具体的な材料としては、ＧａＡｓ系ＨＥＭＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、ＧａＡｓ層で形成され、電子供給層１８は、例えば、アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成される。また、ＧａＡｓ系ＨＥＭＴの場合には、ゲートフィンガー電極２４直下の電子供給層１８には、Ｓｉイオンなどのイオン注入などによって能動層を形成しても良い。
【００４７】
ＧａＮ系ＨＥＭＴの場合には、基板１０はＧａＮ基板若しくは、ＳｉＣ基板などで形成され、エピタキシャル成長層１２は、ＧａＮ層で形成され、電子供給層１８は、例えば、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）で形成される。
【００４８】
（変形例）
第１の実施の形態に係る高周波半導体装置２５においては、ゲート端子電極Ｇ１〜Ｇ４は、台形型形状、凸型形状、鼓型形状、楕円型形状、三角型形状、段差型形状、トーチ型形状、バチ型形状のいずれか若しくはこれらの組み合わせからなる形状を備えていても良い。
【００４９】
第１の実施の形態の変形例１に係る高周波半導体装置２５の模式的平面パターン構成は、図１０に示すように表される。図１０に示す変形例１においては、ゲート端子電極Ｇ１〜Ｇ４は、逆凸型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。図１０に示す変形例１においては、ゲート端子電極Ｇ１〜Ｇ４を、逆凸型形状とすることによって、ゲート端子電極Ｇ１とＧ２、Ｇ２とＧ３、およびＧ３とＧ４間の距離を複数に形成することができるため、抵抗体３０の抵抗値の変更を容易に実施することができる。
【００５０】
第１の実施の形態の変形例２に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１１（ａ）に示すように表される。図１１（ａ）に示す変形例２においては、ゲート端子電極Ｇ１〜Ｇ４は、台形型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５１】
第１の実施の形態の変形例３に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１１（ｂ）に示すように表される。図１１（ｂ）に示す変形例３においては、ゲート端子電極Ｇ１〜Ｇ４は、鼓型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５２】
第１の実施の形態の変形例４に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１２（ａ）に示すように表される。図１２（ａ）に示す変形例４においては、ゲート端子電極Ｇ１〜Ｇ４は、凸型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５３】
第１の実施の形態の変形例５に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１２（ｂ）に示すように表される。図１２（ｂ）に示す変形例５においては、ゲート端子電極Ｇ１〜Ｇ４は、楕円型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５４】
第１の実施の形態の変形例６に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１３（ａ）に示すように表される。図１３（ａ）に示す変形例６においては、ゲート端子電極Ｇ１〜Ｇ４は、トーチ型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５５】
第１の実施の形態の変形例７に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１３（ｂ）に示すように表される。図１３（ｂ）に示す変形例７においては、ゲート端子電極Ｇ１〜Ｇ４は、バチ型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５６】
第１の実施の形態の変形例８に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１４（ａ）に示すように表される。図１４（ａ）に示す変形例８においては、ゲート端子電極Ｇ１〜Ｇ４は、三角型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５７】
第１の実施の形態の変形例９に係る高周波半導体装置２５のゲート端子電極Ｇ１〜Ｇ４および抵抗体３０部分の模式的平面パターン構成は、図１４（ｂ）に示すように表される。図１４（ｂ）に示す変形例９においては、ゲート端子電極Ｇ１〜Ｇ４は、階段型形状を有する例が開示されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５８】
本発明の第１の実施の形態およびその変形例１〜９によれば、任意の動作周波数に対して、最適な抵抗値を有する抵抗体をゲート端子電極間に、パターンサイズの変更無しに、選択配置可能であり、ループ発振、分周発振を抑制する高周波半導体装置を提供することができる。
【００５９】
[第２の実施の形態]
本発明の第２の実施の形態に係る高周波半導体装置２５ａの模式的平面パターン構成は、図１５に示すように表される。図１５に対応する模式的回路構成は、図１６に示すように表される。
【００６０】
第２の実施の形態に係る高周波半導体装置２５ａは、図１５に示すように、隣り合うＦＥＴセル４０のドレイン端子電極Ｄ１とＤ２、Ｄ２とＤ３およびＤ３とＤ４間に配置された抵抗体５０を備え、ドレイン端子電極間の距離は、抵抗体５０を配置する位置によって複数選択可能であることを特徴とする。その他の構成は第１の実施の形態と同様であるため、重複説明は省略する。
【００６１】
また、第２の実施の形態に係る高周波半導体装置２５ａにおいて、ドレイン端子電極Ｄ１〜Ｄ４は、抵抗体５０のパターンサイズが複数選択可能となる電極パターン形状を有する。すなわち、図１５では、ドレイン端子電極Ｄ１〜Ｄ４は、逆台形型形状を有する例が開示されており、隣接するドレイン端子電極Ｄ１〜Ｄ４間では、側辺部間の距離が、台形の上底部および下底部で大きく異なる。このため、抵抗体５０のパターニングの位置を適宜選択することによって、抵抗体５０の値が、パターンサイズの変更無しに、複数選択可能となる。すなわち、図１５において、隣接するドレイン端子電極Ｄ１とＤ２、Ｄ２とＤ３およびＤ３とＤ４間の上下した位置に抵抗体５０のパターニングを実施することで、抵抗体５０のパターンサイズを変更すること無しに、抵抗値を変更することができる。
【００６２】
第２の実施の形態に係る高周波半導体装置２５ａにおいては、オッドモード、イーブンモードなどの各モードのループ発振、或いは動作周波数の分周発振を停止するために必要な抵抗体３０および抵抗体５０の値を最適化することができる。しかも、高周波半導体装置２５ａの動作周波数に応じて、必要な抵抗体３０および抵抗体５０の値を最適化することができる。図２において、抵抗体３０はＲＧで表され、抵抗体５０はＲＤで表され、ＦＥＴセル４０を構成する各ＦＥＴはＱ１〜Ｑ４で表されており、ループ発振、或いは動作周波数の分周発振を、隣接するゲート端子電極Ｇ１〜Ｇ４間に接続される抵抗ＲＧおよび隣接するドレイン端子電極Ｄ１〜Ｄ４間に接続される抵抗ＲＤによって、停止させることができる。
【００６３】
ここで、抵抗体５０の値としては、動作周波数に応じて、数Ω〜数１００Ω程度まで、適宜選択可能である。第２の実施の形態に係る高周波半導体装置２５ａにおいて、約８ＧＨｚ〜１４ＧＨｚ程度の動作周波数に対して、抵抗体５０の値は、例えば、５０Ω〜１００Ω程度である。
【００６４】
図１５の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅は全体として１００μｍ×６本×４セル＝２．４０ｍｍ程度である。
【００６５】
また、第２の実施の形態に係る高周波半導体装置２５ａにおいても、ソース端子電極Ｓ１〜Ｓ５の下部にそれぞれ配置されたＶＩＡホールＳＣ１〜ＳＣ５と、基板１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１〜Ｓ５に対してＶＩＡホールＳＣ１〜ＳＣ５を介して接続された接地電極とを有していても良い。
【００６６】
一方、ソース端子電極Ｓ１〜Ｓ５の下部にＶＩＡホールＳＣ１〜ＳＣ５を特に配置しない構造もある。この場合には、例えば、ソース端子電極Ｓ１〜Ｓ５に対して、接地電位を与えるために、基板１０の側面に側面電極を配置して、ソース端子電極Ｓ１〜Ｓ５と基板１０の第２表面に配置された接地導体とを接続する構成を採用しても良い。或いは、ソース端子電極Ｓ１〜Ｓ５に対して、ワイヤボンディングにより接地電位を与えることも可能である。
【００６７】
また、第２の実施の形態に係る高周波半導体装置において、基板１０は、例えば、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかで構成することができる。
【００６８】
抵抗体５０の構成は、第１の実施の形態における抵抗体３０と同様に形成することができる。すなわち、抵抗体５０は、図３と同様に、基板１０上に配置された金属薄膜層３６を備えていても良い。また、抵抗体５０は、図４と同様に、基板１０上に配置された拡散層３２を備えていても良い。また、抵抗体５０は、基板１０上に配置された拡散層３２により、基板１０をパターニングして形成されていても良い。また、抵抗体５０は、図５と同様に、基板１０上に、絶縁層３４を介して配置された金属薄膜層３６を備えていても良い。
【００６９】
（変形例）
第２の実施の形態の変形例１に係る高周波半導体装置２５ｂの模式的回路構成は、図１７に示すように表される。第２の実施の形態の変形例１に係る高周波半導体装置２５ｂにおいては、図１７に示すように、隣り合うＦＥＴセル４０のドレイン端子電極Ｄ１とＤ２、Ｄ２とＤ３およびＤ３とＤ４間に配置された抵抗体５０を備え、隣り合うＦＥＴセル４０のゲート端子電極Ｇ１とＧ２、Ｇ２とＧ３およびＧ３とＧ４間には、抵抗体は配置されていない。ドレイン端子電極間の距離は、抵抗体５０を配置する位置によって複数選択可能であることを特徴とする。
【００７０】
第２の実施の形態の変形例１に係る高周波半導体装置２５ｂにおいては、オッドモード、イーブンモードなどの各モードのループ発振、或いは動作周波数の分周発振を停止するために必要な抵抗体５０の値を最適化することができる。しかも、高周波半導体装置２５ｂの動作周波数に応じて、必要な抵抗体５０の値を最適化することができる。図１７において、抵抗体５０はＲＤで表され、ＦＥＴセル４０を構成する各ＦＥＴはＱ１〜Ｑ４で表されており、ループ発振、或いは動作周波数の分周発振を、隣接するドレイン端子電極Ｄ１〜Ｄ４間に接続される抵抗ＲＤによって、停止させることができる。
【００７１】
ここで、抵抗体５０の値としては、動作周波数に応じて、数Ω〜数１００Ω程度まで、適宜選択可能である。第２の実施の形態の変形例１に係る高周波半導体装置２５ｂにおいて、約８ＧＨｚ〜１４ＧＨｚ程度の動作周波数に対して、抵抗体５０の値は、例えば、５０Ω〜１００Ω程度である。
【００７２】
第２の実施の形態に係る高周波半導体装置２５ａにおいては、ゲート端子電極Ｇ１〜Ｇ４は、台形型形状、凸型形状、鼓型形状、楕円型形状、三角型形状、段差型形状、トーチ型形状、バチ型形状のいずれか若しくはこれらの組み合わせからなる形状を備えていても良い。
【００７３】
第２の実施の形態の変形例２に係る高周波半導体装置２５ａの模式的平面パターン構成は、図１８に示すように表される。図１８に示す変形例２においては、ゲート端子電極Ｇ１〜Ｇ４は、逆凸型形状を有する例が開示されている。その他の構成は、第２の実施の形態と同様であるため、重複説明は省略する。
【００７４】
第２の実施の形態の変形例３に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図１９（ａ）に示すように表される。図１９（ａ）に示す変形例３においては、ドレイン端子電極Ｄ１〜Ｄ４は、台形型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００７５】
第２の実施の形態の変形例４に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図１９（ｂ）に示すように表される。図１９（ｂ）に示す変形例４においては、ドレイン端子電極Ｄ１〜Ｄ４は、鼓形型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００７６】
第２の実施の形態の変形例５に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図２０（ａ）に示すように表される。図２０（ａ）に示す変形例５においては、ドレイン端子電極Ｄ１〜Ｄ４は、凸形型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００７７】
第２の実施の形態の変形例６に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図２０（ｂ）に示すように表される。図２０（ｂ）に示す変形例６においては、ドレイン端子電極Ｄ１〜Ｄ４は、楕円型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００７８】
第２の実施の形態の変形例７に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図２１（ａ）に示すように表される。図２０（ａ）に示す変形例７においては、ドレイン端子電極Ｄ１〜Ｄ４は、トーチ型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００７９】
第２の実施の形態の変形例８に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図２１（ｂ）に示すように表される。図２１（ｂ）に示す変形例８においては、ドレイン端子電極Ｄ１〜Ｄ４は、バチ型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００８０】
第２の実施の形態の変形例９に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図２２（ａ）に示すように表される。図２２（ａ）に示す変形例９においては、ドレイン端子電極Ｄ１〜Ｄ４は、階段型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００８１】
第２の実施の形態の変形例１０に係る高周波半導体装置２５ａのドレイン端子電極Ｄ１〜Ｄ４および抵抗体５０部分の模式的平面パターン構成は、図２２（ｂ）に示すように表される。図２２（ｂ）に示す変形例１０においては、ドレイン端子電極Ｄ１〜Ｄ４は、三角型形状を有する例が開示されている。その他の構成は、第１の実施の形態およびその変形例１〜９と同様であるため、重複説明は省略する。
【００８２】
本発明の第２の実施の形態およびその変形例１〜１０によれば、任意の動作周波数に対して、最適な抵抗値を有する抵抗体をゲート端子電極間、および/若しくはドレイン端子電極間に、パターンサイズの変更無し、選択配置可能であり、ループ発振、分周発振を抑制する高周波半導体装置を提供することができる。
【００８３】
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００８４】
また、第１〜第２の実施の形態に係る高周波半導体装置において、ドレイン端子電極が一体化された構成を採用することも可能である。
【００８５】
また、本発明の高周波半導体装置に適用する素子としては、ＦＥＴに限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００８６】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００８７】
本発明の高周波半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００８８】
１０…基板
１２…エピタキシャル成長層        
１６…２次元電子ガス（２ＤＥＧ）層
１８…電子供給層
２０…ソースフィンガー電極
２２…ドレインフィンガー電極
２４…ゲートフィンガー電極
２４ａ、２４ｂ…ゲートバスライン
２５、２５ａ、２５ｂ…高周波半導体装置
２６…ソース領域
２８…ドレイン領域
３０、５０…抵抗体
３２…拡散層
３４…絶縁層
３６…金属薄膜層
４０…ＦＥＴセル
Ｇ１，Ｇ２，…，Ｇ４…ゲート端子電極
Ｓ１，Ｓ２，…，Ｓ５…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ４…ドレイン端子電極
ＳＣ１〜ＳＣ５…ＶＩＡホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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