(57)【要約】【課題】クロストークが低減され、赤外カットフィルタが不要なカラー撮像装置を提供する。【解決手段】第１導電型の基板１１、基板上の第２導電型で不純物密度１×１０14ｃｍ-3〜１×１０11ｃｍ-3の電荷生成層１２、電荷生成層の上部に埋め込まれた第１導電型の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂ、電荷生成層の上部の他の一部に表面埋込領域の下面よりも深い位置まで埋め込まれ、表面埋込領域を囲む、第２導電型の転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂ及び増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ、転送チャネル形成ウェルの上部の一部に埋め込まれた第１導電型の電荷検出領域１６Ｒ，１６Ｇ，１６Ｂとを備え、基板に第１及び第２の電位を印加することにより、それぞれの画素において、電荷生成層の内部に生じるポテンシャルバリアの位置を基板側から表面埋込領域側に移動させる。【選択図】      図３
2010087379.tif 000002
【特許請求の範囲】
【請求項１】
隣接する複数の画素の上に、それぞれ波長特性の異なるカラーフィルタを配列したカラー撮像装置であって、前記複数の画素のそれぞれが、
第１導電型で、不純物密度１×１０13ｃｍ−3以上且つ１×１０15ｃｍ−3以下の半導体からなる基板と、
該基板の上に設けられ、第２導電型で不純物密度１×１０14ｃｍ−3以下且つ１×１０11ｃｍ−3以上、厚さ１０μｍ以上且つ５０μｍ以下の半導体層からなる電荷生成層と、
前記電荷生成層の上部の一部に前記電荷生成層と光電変換素子を構成するように埋め込まれた第１導電型の半導体領域からなる表面埋込領域と、
前記複数の画素間を電気的に分離する画素間分離領域として機能するように、前記電荷生成層の上部の他の一部に前記表面埋込領域の下面よりも深い位置まで埋め込まれ、平面パターン上前記表面埋込領域を囲む、第２導電型で不純物密度１×１０15ｃｍ-3以上且つ１×１０18ｃｍ-3以下の転送チャネル形成ウェル及び増幅回路形成ウェルと、
前記転送チャネル形成ウェルの上部の一部に埋め込まれた第１導電型の半導体領域からなり、前記光電変換素子から信号電荷が転送される電荷検出領域と、
前記増幅回路形成ウェルの上部の一部を用いて構成され、前記電荷検出領域の電位を増幅して読み出す増幅回路
とを備え、前記電荷生成層は前記複数の画素の共通層であり、前記基板に第１の電位及び該第１の電位より高電位の第２の電位を印加することにより、それぞれの画素において、電荷生成層の内部に生じるポテンシャルバリアの位置を前記基板側から前記表面埋込領域側に移動させることを特徴とするカラー撮像装置。
【請求項２】
前記画素は、
前記転送チャネル形成ウェルの表面に設けられた絶縁膜と、
前記光電変換素子と前記電荷検出領域の間の前記絶縁膜上に設けられた転送ゲート電極
とを更に備え、
前記表面埋込領域、前記電荷検出領域及び前記転送ゲート電極により、前記転送チャネル形成ウェルの上部に設けられた転送チャネルを介して、前記表面埋込領域から前記電荷検出領域に信号電荷を転送する転送トランジスタが構成されることを特徴とする請求項１に記載のカラー撮像装置。
【請求項３】
前記増幅回路形成ウェル及び前記転送チャネル形成ウェルの接合深さは、前記表面埋込領域の接合深さの２〜５倍であることを特徴とする請求項１又は２に記載のカラー撮像装置。
【請求項４】
前記増幅回路形成ウェルと前記転送チャネル形成ウェルの接合深さが等しいことを特徴とする請求項１〜３のいずれか１項に記載のカラー撮像装置。
【請求項５】
前記増幅回路形成ウェルの不純物密度が、前記転送チャネル形成ウェルの不純物密度よりも高いことを特徴とする請求項１〜４のいずれか１項に記載のカラー撮像装置。
【請求項６】
前記表面埋込領域を挟む前記増幅回路形成ウェルと前記転送チャネル形成ウェルとの間隔、又は前記増幅回路形成ウェルと前記増幅回路形成ウェルとの間隔が、前記増幅回路形成ウェル及び前記転送チャネル形成ウェルの接合深さの３倍〜６倍以下であることを特徴とする請求項４に記載のカラー撮像装置。
【請求項７】
前記転送トランジスタがオフの時の前記転送チャネルのポテンシャルが正であることを特徴とする請求項２に記載のカラー撮像装置。
【請求項８】
前記転送チャネル形成ウェルに、前記転送チャネルの電位を固定するコンタクト領域を更に備えることを特徴とする請求項２又は７に記載のカラー撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラー撮像装置に係り、特に、画素部に増幅回路を有するカラー撮像可能な増幅型固体撮像装置に関する。
【背景技術】
【０００２】
一般に、増幅型固体撮像装置としては、増幅機能を持たせた画素部とその画素部の周辺に配置された走査回路とを有し、その走査回路により画素部から画素データを読み出すものが普及している。
【０００３】
近赤外光での感度を確保し、画素間のクロストークを低減する方法として、高抵抗基板上にイメ−ジセンサを形成する案が提示されている（特許文献１及び非特許文献１参照。）。特許文献１は高比抵抗エピ層上にＣＣＤイメージセンサを形成したものであるが、非特許文献２は図２２に示すように、高比抵抗のｐ−  −エピ層３１２上にＣＭＯＳイメージセンサを形成したものである。
【０００４】
図２２では、不純物密度が１×１０18ｃｍ-3以上の高不純物密度のｐ＋基板１１１上に、不純物密度が１×１０１２ｃｍ-3程度の極低不純物密度のｐ−  −エピ層（以下において極低不純物密度のｐ−  −エピ層を「πエピ層」と呼ぶ。）３１２を厚さｇ＝２０μｍ程度となるように形成して、πエピ層３１２とｎ型表面埋込領域１１３とで埋込みフォトダイオードを構成している。そして、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路１１７をそれぞれ配置して４トランジスタ型の画素を構成している。図２２に示すように、ｎ型表面埋込領域１１３の上にはｐ＋ピニング層１１４が形成され、転送ゲート電極１１５を介して埋込みフォトダイオードから電荷検出用浮遊拡散領域１１６に電荷が転送され、増幅回路１１７で増幅される。増幅回路１１７を構成する３つのトランジスタのそれぞれは、ｐ＋ウェル１１８上に設けられたソース領域１５２及びドレイン領域１５３と、ソース領域１５２及びドレイン領域１５３の間のチャネルの上部に設けられたゲート電極１５１とで形成される。この構造により、πエピ層３１２に対して埋込みフォトダイオードを構成するｎ型表面埋込領域１１３に１Ｖ程度の逆バイアス電位が印加されれば、原理的には埋込フォトダイオードの下側はｐ＋基板１１１近くまで空乏化し、光の侵入深さが１０μｍを超える赤外光に対しても、発生した電荷は空乏層内の上下方向の電界によりフォトダイオードまで導かれて有効な感度となると共に、横方向への広がりが抑えられて画素間のクロストークも少ないであろうと、予測される。
【特許文献１】米国特許第６，６０８，３３７号明細書
【非特許文献１】Ｊ．ジャネジック（Janesick）ら、「ＣＭＯＳ微小アレイ（CMOS Minimal Array）」、国際光工学会議事録(proc. SPIE） ６２９５，  ２００６年８月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、赤外感度を高めたイメージセンサには、カラー撮像と両立しない課題が存在する。イメージセンサを１個用いてカラー撮像を行う単板式カラー撮像装置では、図２３に示すように通常、各画素の上にカラーフィルタ４０１Ｒ，４０１Ｇ，４０１Ｂを形成し、色情報を得る。特に赤（Ｒ），緑（Ｇ），青（Ｂ）の３原色カラーフィルタ４０１Ｒ，４０１Ｇ，４０１Ｂを用いる例が多く、それらの分光特性は一般に図２４のようになる。これより明らかなように、全てのカラーフィルタ４０１Ｒ，４０１Ｇ，４０１Ｂ共に波長８００ｎｍ以上の赤外光を透過してしまう。このため光源の赤外光成分は各色情報に余分の信号となって混色となり、彩度の低下をもたらす。それぞれのカラーフィルタ４０１Ｒ，４０１Ｇ，４０１Ｂが各色成分のみを透過するためには、赤外光をカットする赤外カットフィルタ（ＩＲＣ）と組み合わせることが必須であり、一般には図２４に示すように、波長６５０ｎｍ以上を通さないＩＲＣが用いられる。しかしながら、このようなＩＲＣを用いたカラー撮像システムでは、たとえイメージセンサ自体は赤外感度が高くても、赤外撮像をすることができない。
【０００６】
このため、図２５に示すように、撮像素子６１と結像レンズ６２の間に着脱装置６４を備えたＩＲＣ６３を挿入する方法が考えられる。即ち、カラー撮像時には撮像素子６１前面にＩＲＣ６３を挿入し、赤外撮像時には撮像素子６１の前面からＩＲＣ６３を外すことにより、カラー撮像、赤外撮像共に良好な分光特性を得ることができる。ここで、ＩＲＣ６３の位置は結像レンズ６２の前面であってもよい。しかしながら、この方法は撮像システムに駆動装置を備えた機構系を必要とし、撮像システムのコスト、サイズ、信頼性等に負担を与えることになる。
【０００７】
そこで、本発明は、クロストークを低減すると共にＩＲＣを用いることなく、カラー撮像が可能なカラー撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の態様は、隣接する複数の画素の上に、それぞれ波長特性の異なるカラーフィルタを配列したカラー撮像装置であって、複数の画素のそれぞれが、（イ）第１導電型で、不純物密度１×１０13ｃｍ-3以上且つ１×１０15ｃｍ-3以下の半導体からなる基板と、（ロ）この基板の上に設けられ、第２導電型で不純物密度１×１０14ｃｍ-3以下且つ１×１０11ｃｍ-3以上、厚さ１０μｍ以上且つ５０μｍ以下の半導体層からなる電荷生成層と、（ハ）電荷生成層の上部の一部に電荷生成層と光電変換素子を構成するように埋め込まれた第１導電型の半導体領域からなる表面埋込領域と、（ニ）複数の画素間を電気的に分離する画素間分離領域として機能するように、電荷生成層の上部の他の一部に表面埋込領域の下面よりも深い位置まで埋め込まれ、平面パターン上表面埋込領域を囲む、第２導電型で不純物密度１×１０15ｃｍ-3以上且つ１×１０18ｃｍ-3以下の転送チャネル形成ウェル及び増幅回路形成ウェルと、（ホ）転送チャネル形成ウェルの上部の一部に埋め込まれた第１導電型の半導体領域からなり、光電変換素子から信号電荷が転送される電荷検出領域と、（ヘ）増幅回路形成ウェルの上部の一部を用いて構成され、電荷検出領域の電位を増幅して読み出す増幅回路とを備えることを要旨とする。そして、電荷生成層は複数の画素の共通層であり、基板に第１の電位及びこの第１の電位より高電位の第２の電位を印加することにより、それぞれの画素において、電荷生成層の内部に生じるポテンシャルバリアの位置を基板側から表面埋込領域側に移動させることを特徴とする。
【０００９】
本発明の態様によれば、光学的有効深さに対応する、電荷生成層内に形成されるポテンシャルの山の位置が、赤外撮像時には深く形成されて高い赤外感度と低いクロストークが確保されると共に、カラー撮像時にはポテンシャルの山が浅く形成されて低い赤外感度となり、赤外感度に起因するカラーフィルタ間の混色が赤外光を制御する光学フィルタを用いることなく防止され、色再現性が高められる。
【発明の効果】
【００１０】
本発明によれば、クロストークを低減すると共にＩＲＣを用いることなく、カラー撮像が可能なカラー撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
又、以下に示す第１〜第３の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係るカラー撮像装置（２次元カラーイメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，５）とを同一の半導体チップ上に集積化した増幅型固体撮像装置である。画素アレイ部１には、２次元マトリクス状に赤色（Ｒ）画素Ｘij-1，緑色（Ｇ）画素Ｘij，青色（Ｂ）画素Ｘij+1（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍは任意の正の整数、ｎは３の倍数となる正の整数である。）が周期的に配列されている。図３に示すように、Ｒ画素Ｘij-1には赤色（Ｒ）カラーフィルタ３１Ｒが、Ｇ画素Ｘij上には緑色（Ｇ）カラーフィルタ３１Ｒが，Ｂ画素Ｘij+1には青色（Ｂ）カラーフィルタ３１Ｒが備えられている。尚、図３の断面図の表示に好都合である点を考慮して、図１ではＲ，Ｇ，Ｂの順に行方向に周期的にＲ，Ｇ，Ｂカラーフィルタが配列された３色ストライプ方式のカラーフィルタアレイを例示したが、これに限定されるものではなく、図１８に示すようなベイヤー方式の他、図１９〜図２１に示すような種々のカラーフィルタアレイが採用可能である。
【００１４】
そして、この画素アレイ部１の左辺部にはタイミング発生回路４を介して垂直シフトレジスタ（垂直走査回路）３が、下辺部には水平シフトレジスタ（水平走査回路）２が設けられ、画素アレイ部１の右辺部の下辺側にはバイアス発生回路７が設けられている。図１では、ｉ行ｊ列の画素Ｘijにのみ、その内部構造を例示しているが、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘn1〜Ｘｎｍは、ｉ行ｊ列の画素Ｘijと同様に、検出回路Ｄ11〜Ｄ1m；Ｄ21〜Ｄ2m；……；Ｄi1〜Ｄim；……；Ｄn1〜Ｄｎｍ及び増幅回路（電圧読み出し用バッファアンプ）Ａ11〜Ａ1m；Ａ21〜Ａ2m；……；Ａi1〜Ａim；……；Ａn1〜Ａnmを備えて増幅型固体撮像装置の画素を構成している。検出回路Ｄij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）は、図３に示すように、半導体（シリコン）からなる基板１１の上部に設けられた光電変換素子（埋込フォトダイオード）ＰＤij、及び電荷転送部（転送ゲート電極）１５を備える。
【００１５】
タイミング発生回路４及びタイミング発生回路４により駆動される垂直シフトレジスタ（垂直走査回路）３、並びに水平シフトレジスタ（水平走査回路）２によって画素アレイ部１内の画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係るカラー撮像装置では、画素アレイ部１を各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘn1〜Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘn1〜Ｘnmの画素信号を各画素列Ｘ11〜Ｘn1；Ｘ１２〜Ｘｎ２；……；Ｘ１ｊ〜Ｘｎｊ；……；Ｘ1m〜Ｘnm毎に設けられた垂直信号線によって画素信号を読み出す増幅型固体撮像装置の構成となっている。
【００１６】
各画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘn1〜Ｘnmからの信号読み出しについては、概ね通常のＣＭＯＳイメージセンサと同様であり、画素アレイ部１の下段（出力側）には、複数のカラム処理回路Ｑ１，Ｑ２，……，Ｑｊ，……，Ｑｍを、それぞれ画素列Ｘ11〜Ｘn1；Ｘ１２〜Ｘｎ２；……；Ｘ１ｊ〜Ｘｎｊ；……；Ｘ1m〜Ｘnmに対応して配置して、信号処理部５を構成している。画素アレイ部１から垂直信号線によって読み出された画素列Ｘ11〜Ｘn1の画素信号は、この信号処理部５のカラム処理回路Ｑ１に順次入力され、画素固有ノイズの除去処理が施される。同様に、画素列Ｘ１２〜Ｘｎ２の画素信号は、この信号処理部５のカラム処理回路Ｑ２に順次入力され、画素固有ノイズの除去処理が施され、……、画素列Ｘ１ｊ〜Ｘｎｊの画素信号は、この信号処理部５のカラム処理回路Ｑｊに順次入力され、画素固有ノイズの除去処理が施される。又、画素列Ｘ1m〜Ｘnmの画素信号は、この信号処理部５のカラム処理回路Ｑｍに順次入力され、画素固有ノイズの除去処理が施される。即ち、画素アレイ部１の各単位画素Ｘijには、それを構成するＭＯＳトランジスタ等による固有の特性誤差が含まれているため、各単位画素Ｘijから読み出した画素信号でそのまま映像信号を構成すると、各画素Ｘij間での特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。
【００１７】
図１に示したように、画素アレイ部１のｊ列目の垂直信号線Ｂｊには、共通の負荷となる定電流トランジスタＴLNjが接続され，例えばｉ行ｊ列目の増幅回路Ａijと，定電流トランジスタＴLNjとによって，ソースフォロワ回路が形成され、ソースフォロワ回路の出力Ｖoutjがカラム処理回路Ｑｊに読み出される。図示を省略しているが、他の列の垂直信号線Ｂ１，Ｂ２，……，Ｂj-1，Ｂj+1，……，Ｂｍにも同様に、共通の負荷となる定電流トランジスタＴLN1，ＴLN2，……，ＴLNj-1，ＴLNj+1，……，ＴLNmがそれぞれ接続されてソースフォロワ回路が形成され、ソースフォロワ回路の出力Ｖout1，Ｖout2，……，Ｖoutj-1，Ｖoutj+1，……，Ｖoutmが、それぞれカラム処理回路Ｑ１，Ｑ２，……，Ｑj-1，Ｑj+1，……，Ｑｍに読み出される。垂直信号線Ｂｊを経由して、増幅回路Ａijの画素選択用のスイッチングトランジスタＴＳij（図５参照。）のゲート電極にｉ行の垂直選択信号Ｓｉをハイレベル（Ｓｉ＝“１”）にする信号を印加してスイッチングトランジスタＴＳijを導通させ、且つ、定電流トランジスタＴLNjのゲート電極に、バイアス発生回路７から一定電圧Ｖbを印加することにより、信号読み出しトランジスタ（増幅トランジスタ）ＴＡij（図５参照。）で増幅された電荷検出領域１６に蓄積された電荷をソースフォロワ回路の出力Ｖoutjとして画素アレイ部１の外に読み出す。図示を省略しているが、信号処理部５の出力はホワイトバランス回路、彩度調整回路、ゲインコントロール回路、及びγ−補正回路等を経てカラー表示される。
【００１８】
図２は、図１に示したＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1，……，Ｒ画素Ｘi+1ｊ-1，Ｇ画素Ｘi+1ｊ，Ｂ画素Ｘi+1ｊ+1，……の周期的配列の一部を拡大して示す。即ち、Ｒ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1の周期的配列のユニットは、それぞれ、赤色（Ｒ）フォトダイオードＰＤij-1，緑色（Ｇ）フォトダイオードＰＤij，青色（Ｂ）フォトダイオードＰＤij+1、及びフォトダイオードＰＤij-1，ＰＤij，ＰＤij+1のそれぞれに隣接して配置された第２導電型（ｐ型）の増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び第２導電型（ｐ型）の転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂを、平面的な位置関係として備える。増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ，…は、それぞれ、行方向に隣接するフォトダイオードＰＤij-2（図示省略。）とフォトダイオードＰＤij-1の間の領域、フォトダイオードＰＤij-1とフォトダイオードＰＤijの間の領域、フォトダイオードＰＤijとフォトダイオードＰＤij+1の間の領域、フォトダイオードＰＤij+1とフォトダイオードＰＤij+2（図示省略。）の間の領域において素子分離領域をなし、同様に列方向に隣接するフォトダイオードＰＤij-1とフォトダイオードＰＤi+1j-1の間の領域、フォトダイオードＰＤijとフォトダイオードＰＤｉ+1ｊの間の領域、フォトダイオードＰＤij+1とフォトダイオードＰＤi+1j+1の間の領域において素子分離領域をなしている。転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度は、１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下程度であり、増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度は、３×１０15ｃｍ-3以上、４×１０18ｃｍ-3以下程度である。転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度は、増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度よりも低めに設定可能であるが、場合によっては、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度と増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とを等しくしてもよい。
【００１９】
図３は、図２のIII−III方向から見た断面図に相当し、第１の実施の形態の増幅型固体撮像装置の画素アレイ部１を構成するＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1の周期的配列の１ユニット分の断面構造を示す。図３に示すように、不純物密度が１×１０13ｃｍ-3以上、１×１０15ｃｍ-3以下の第１導電型（ｎ型）のシリコン基板（以下において、単に「基板」という。）１１上に、不純物密度が１×１０14ｃｍ-3以下、１×１０11ｃｍ-3以上の極低不純物密度の第２導電型（π型）のエピ層からなる電荷生成層１２を厚さａが１０μｍ以上、５０μｍ以下となるように形成し、第１の実施の形態に係るカラー撮像装置のＲＧＢの周期的配列の１ユニットをなすＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1のそれぞれが構成されている。
【００２０】
Ｒ画素Ｘij-1においては、第２導電型（ｐ型）の極低不純物密度の電荷生成層１２をアノード領域、第１導電型（ｎ型）の表面埋込領域１３Ｒをカソード領域として、埋込フォトダイオード（以下において「フォトダイオード」と略記する。）ＰＤij-1を構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａij-1をそれぞれ配置した４トランジスタ型のＲ画素Ｘij-1が構成されている（図５参照。）。Ｇ画素Ｘｉjにおいては、第２導電型の極低不純物密度の電荷生成層１２をアノード領域、第１導電型の表面埋込領域１３Ｇをカソード領域として、フォトダイオードＰＤｉjを構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａｉjをそれぞれ配置した４トランジスタ型のＧ画素Ｘｉjが構成されている。Ｂ画素Ｘｉj+1においては、第２導電型の極低不純物密度の電荷生成層１２をアノード領域、第１導電型の表面埋込領域１３Ｂをカソード領域として、フォトダイオードＰＤｉj+1を構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａｉj+1をそれぞれ配置した４トランジスタ型のＢ画素Ｘｉj+1が構成されている。そして、ＲフォトダイオードＰＤij-1，の上には赤色（Ｒ）カラーフィルタ３１Ｒが、ＧフォトダイオードＰＤijの上には緑色（Ｇ）カラーフィルタ３１Ｒが，ＢフォトダイオードＰＤij+1の上には青色（Ｂ）カラーフィルタ３１Ｒが設けられている。
【００２１】
図３に示すように、フォトダイオードＰＤij-1，ＰＤij，ＰＤij+1のそれぞれの第１導電型（ｎ型）の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの上には第２導電型（ｐ＋型）のピニング層１４Ｒ，１４Ｇ，１４Ｂが形成されている。ピニング層１４Ｒ，１４Ｇ，１４Ｂは、ダーク時の表面でのキャリアの生成を抑制する層であると共に、表面電位を接地電位に固定（ピニング）する層であり、後述する基板電位の変動に対して安定した表面電位を確保する。
【００２２】
Ｒ画素Ｘｉj-1においては、転送ゲート電極１５Ｒを介してＲフォトダイオードＰＤｉj-1から電荷検出領域１６Ｒに電荷が転送され、増幅回路Ａｉj-1で増幅される。Ｇ画素Ｘｉjにおいては、転送ゲート電極１５Ｇを介してＧフォトダイオードＰＤｉjから電荷検出領域１６Ｇに電荷が転送され、増幅回路Ａｉjで増幅され、Ｂ画素Ｘｉj+1においては、転送ゲート電極１５Ｂを介してＢフォトダイオードＰＤｉj+1から電荷検出領域１６Ｂに電荷が転送され、増幅回路Ａｉj+1で増幅される。
【００２３】
Ｒ画素Ｘｉj-1の増幅回路Ａij-1を構成する３つのトランジスタのそれぞれは、高不純物密度の第２導電型（ｐ＋型）のウェル（増幅回路形成ウェル）１８Ｒ上に配置され、例えば、第１導電型（ｎ＋型）のソース領域５２Ｒ及び第１導電型のドレイン領域５３Ｒと、ソース領域５２Ｒ及びドレイン領域５３Ｒの間のチャネルの上部に設けられたゲート電極５１Ｒとで、リセットトランジスタＴＲｉj-1を構成することが可能である（図５参照。）。同様に、Ｇ画素Ｘｉjの増幅回路Ａij-1を構成する３つのトランジスタのそれぞれは、高不純物密度の第２導電型の増幅回路形成ウェル１８Ｇ上に配置され、例えば、第１導電型のソース領域５２Ｇ及び第１導電型のドレイン領域５３Ｇと、ソース領域５２Ｇ及びドレイン領域５３Ｇの間のチャネルの上部に設けられたゲート電極５１Ｇとで、リセットトランジスタＴＲｉjを構成することが可能であり、Ｂ画素Ｘｉj+1の増幅回路Ａij-1を構成する３つのトランジスタのそれぞれは、高不純物密度の第２導電型の増幅回路形成ウェル１８Ｂ上に配置され、例えば、第１導電型のソース領域５２Ｂ及び第１導電型のドレイン領域５３Ｂと、ソース領域５２Ｂ及びドレイン領域５３Ｂの間のチャネルの上部に設けられたゲート電極５１Ｂとで、リセットトランジスタＴＲｉj+1を構成することが可能である。増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂは、それぞれ、ｎ型の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂより深い。
【００２４】
第１の実施の形態に係るカラー撮像装置のＲ画素Ｘij-1は、更に電荷検出領域１６Ｒ及び転送ゲート電極１５Ｒの下側で、表面埋込領域１３Ｒと増幅回路形成ウェル１８Ｒの間となる領域に、不純物密度１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下で深さが増幅回路形成ウェル１８Ｒと等しい、第２導電型（ｐ型）の転送チャネル形成ウェル１９Ｒを設けている。又、Ｇ画素Ｘijは、電荷検出領域１６Ｇ及び転送ゲート電極１５Ｇの下側で、表面埋込領域１３Ｇと増幅回路形成ウェル１８Ｇの間となる領域に、不純物密度１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下で深さが増幅回路形成ウェル１８Ｇと等しい、第２導電型（ｐ型）の転送チャネル形成ウェル１９Ｇを形成し、Ｂ画素Ｘij+1は、電荷検出領域１６Ｂ及び転送ゲート電極１５Ｂの下側で、表面埋込領域１３Ｂと増幅回路形成ウェル１８Ｂの間となる領域に、不純物密度１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下で深さが増幅回路形成ウェル１８Ｂと等しい、第２導電型（ｐ型）の転送チャネル形成ウェル１９Ｂを形成している。即ち、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂは、それぞれ、第１導電型の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂより深い。又、増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂのそれぞれは、ｐ＋型のトップコンタクト領域２０Ｒ，２０Ｇ，２０Ｂを介して接地電位が与えられる。上述したように、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度は、増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度よりも低めに設定可能であるが、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度と増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とを等しくした場合は、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの接合深さと増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの接合深さとが等しい場合は、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂと増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂとは一体の領域になる。
【００２５】
それぞれのピニング層１４Ｒ，１４Ｇ，１４Ｂ上、更にはピニング層１４Ｒ，１４Ｇ，１４Ｂと電荷検出領域１６Ｒ，１６Ｇ，１６Ｂとの間の転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂのそれぞれの上には絶縁膜（図示省略。）が形成され、同様に、それぞれの増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ上にも絶縁膜（図示省略。）が形成されている。転送ゲート電極１５Ｒは、ピニング層１４Ｒと電荷検出領域１６Ｒとの間の絶縁膜上に設けられ、ゲート電極５１Ｒはソース領域５２Ｒとドレイン領域５３Ｒの間の絶縁膜上に設けられている。転送ゲート電極１５Ｇは、ピニング層１４Ｇと電荷検出領域１６Ｇとの間の絶縁膜上に設けられ、ゲート電極５１Ｇはソース領域５２Ｇとドレイン領域５３Ｇの間の絶縁膜上に設けら、転送ゲート電極１５Ｂは、ピニング層１４Ｂと電荷検出領域１６Ｂとの間の絶縁膜上に設けられ、ゲート電極５１Ｂはソース領域５２Ｂとドレイン領域５３Ｂの間の絶縁膜上に設けられている。絶縁膜としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜（ＳｉＯ２膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜として使用可能である。図３において、基板１１には、基板電位を低電位ＶＬと高電位ＶＨで切り替える基板電位切り替え手段が設けられており、その目的と効果については図６で説明する。
【００２６】
図４は、図２のIV−IV方向から見た断面図に相当し、第１の実施の形態の増幅型固体撮像装置の画素アレイ部１を構成するＧ画素Ｘij1の構造を示す。図４に示すように、不純物密度が１×１０13ｃｍ-3以上、１×１０15ｃｍ-3以下の第１導電型（ｎ型）の基板１１上に、不純物密度が１×１０14ｃｍ-3以下、１×１０11ｃｍ-3以上の極低不純物密度の第２導電型（π型）のエピ層からなる電荷生成層１２を厚さが１０μｍ以上、５０μｍ以下となるように形成し、Ｇ画素Ｘijが構成されている。即ち、極低不純物密度の電荷生成層１２をアノード領域、第１導電型（ｎ型）の表面埋込領域１３をカソード領域として、フォトダイオードＰＤijを構成している。ＧフォトダイオードＰＤijの上にはＧカラーフィルタ３１Ｒが設けられているが、図示を省略している。図４に示すように、ＧフォトダイオードＰＤijの第１導電型の表面埋込領域１３Ｇの上には第２導電型（ｐ＋型）のピニング層１４Ｇが形成されている。そして、ＧフォトダイオードＰＤijを囲むように、表面埋込領域１３Ｇより深い、不純物密度１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下の第２導電型（ｐ＋型）の増幅回路形成ウェル１８Ｇが配置されている。図示を省略しているが、IV−IV方向に平行な方向から見たＲ画素Ｘij-1及びＢ画素Ｘij+1の構造も実質的に同様であるので、重複した説明を省略する。
【００２７】
図５は、増幅回路形成ウェル１８Ｇに配置される増幅回路Ａijの例を示す。図５に示すように、電荷検出領域１６Ｇにはコンタクトプラグ（図示省略）を介して、表面配線により、増幅回路Ａijを構成する信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極と、リセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのドレイン電極及び信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのドレイン電極は、それぞれ電源ＶＤＤに接続され、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのソース電極は画素選択用のスイッチングトランジスタＴＳijのドレイン電極に接続されている。リセットトランジスタＴＲijのリセットゲート電極に対し、リセット信号Ｒｉをハイ（Ｈ）レベル（Ｒｉ＝“１”）にして、電荷検出領域１６Ｇに蓄積された電荷をそれぞれ吐き出し、電荷検出領域１６Ｇをリセットする。画素選択用のスイッチングトランジスタＴＳijのソース電極は、ｊ列の垂直信号線Ｂｊに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓｉがタイミング発生回路４に駆動されて垂直シフトレジスタ（垂直走査回路）３から与えられる。例えば、Ｇ画素Ｘｉjの増幅回路Ａｉjとして、図２に示す増幅回路形成ウェル１８Ｇ上に設けられた第１導電型のソース領域５２Ｇ及び第１導電型のドレイン領域５３Ｇと、ソース領域５２Ｇ及びドレイン領域５３Ｇの間のチャネルの上部に設けられたゲート電極５１ＧとがリセットトランジスタＴＲｉjを構成するとすれば、増幅回路形成ウェル１８Ｇ上に設けられた第１導電型のドレイン領域５４Ｇ及び第１導電型のソース・ドレイン共有領域５６Ｇと、ドレイン領域５４Ｇ及びソース・ドレイン共有領域５６Ｇの間のチャネルの上部に設けられたゲート電極５５Ｇで信号読み出しトランジスタ（増幅トランジスタ）ＴＡｉjが、第１導電型のソース・ドレイン共有領域５６Ｇ及び第１導電型のソース領域５８Ｇと、ソース・ドレイン共有領域５６Ｇびソース領域５８Ｇの間のチャネルの上部に設けられたゲート電極５７ＧとでスイッチングトランジスタＴＳｉjが構成される。但し、増幅回路Ａijのレイアウトは種々のトポロジーが可能であり、上記に限定されるものではない。回路トポロジーにも依存するが、例えば、ｎ＋型のドレイン領域５３Ｇと隣接するｎ＋領域５４Ｇが共通の電源配線ＶＤＤに接続される回路構成であれば、ドレイン領域５３Ｇと隣接するｎ＋領域５４Ｇとを連続した一体の領域として構成してもよい。
【００２８】
回路表示を省略しているが、増幅回路Ａij-1及びＡij+1の回路構成も実質的に同様であり、Ｒ画素Ｘｉj-1の増幅回路Ａｉj-1として、図２において、増幅回路形成ウェル１８Ｒ上に設けられた第１導電型のソース領域５２Ｒ及び第１導電型のドレイン領域５３Ｒと、ソース領域５２Ｒ及びドレイン領域５３Ｒの間のチャネルの上部に設けられたゲート電極５１ＲとがリセットトランジスタＴＲｉj-1を構成するとすれば、増幅回路形成ウェル１８Ｒ上に設けられた第１導電型のドレイン領域５４Ｒ及び第１導電型のソース・ドレイン共有領域５６Ｒと、ドレイン領域５４Ｒ及びソース・ドレイン共有領域５６Ｒの間のチャネルの上部に設けられたゲート電極５５Ｒで信号読み出しトランジスタ（増幅トランジスタ）ＴＡｉj-1が、第１導電型のソース・ドレイン共有領域５６Ｒ及び第１導電型のソース領域５８Ｒと、ソース・ドレイン共有領域５６Ｒびソース領域５８Ｒの間のチャネルの上部に設けられたゲート電極５７ＲとでスイッチングトランジスタＴＳｉj-1が構成される。同様に、Ｂ画素Ｘｉj+1の増幅回路Ａｉj+1として、図２に示す増幅回路形成ウェル１８Ｂ上に設けられた第１導電型のソース領域５２Ｂ及び第１導電型のドレイン領域５３Ｂと、ソース領域５２Ｂ及びドレイン領域５３Ｂの間のチャネルの上部に設けられたゲート電極５１ＢとがリセットトランジスタＴＲｉj+1を構成するとすれば、増幅回路形成ウェル１８Ｂ上に設けられた第１導電型のドレイン領域５４Ｂ及び第１導電型のソース・ドレイン共有領域５６Ｂと、ドレイン領域５４Ｂ及びソース・ドレイン共有領域５６Ｂの間のチャネルの上部に設けられたゲート電極５５Ｂで信号読み出しトランジスタ（増幅トランジスタ）ＴＡｉj+1が、第１導電型のソース・ドレイン共有領域５６Ｂ及び第１導電型のソース領域５８Ｂと、ソース・ドレイン共有領域５６Ｂびソース領域５８Ｂの間のチャネルの上部に設けられたゲート電極５７ＢとでスイッチングトランジスタＴＳｉj+1が構成される。
【００２９】
図３に示す第１の実施の形態に係るカラー撮像装置のＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1においては、電荷生成層１２全体を極低不純物密度化して真性半導体に近い状態にしているので、第１導電型の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂと第２導電型の電荷生成層１２の界面から基板１１に向かう空乏層の伸びは、非常に深い。つまり、Ｒ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1のそれぞれのフォトダイオードＰＤij-1，ＰＤij，ＰＤij+1をなす電荷生成層１２の不純物密度が、１×１０１３ｃｍ-3以下の真性半導体に近い状態であれば、空乏層端の深さが１５μｍ以上となるので、電荷生成層１２の大部分が空乏化する。したがって、図７に示すように、シリコン中に１０μｍ以上侵入する波長８００ｎｍ以上の近赤外光においても、十分な感度を維持することが可能となる。
【００３０】
このように、第１の実施の形態に係るカラー撮像装置においては、真性半導体に近い電荷生成層１２を採用して、フォトダイオードＰＤij-1，ＰＤij，ＰＤij+1領域の空乏層を深く形成し、高い赤外感度と低いクロストークを確保した上で、基板１１の電位を第１の電位（低電位）ＶＬ、及び第１の電位より高電位の第２の電位（高電位）ＶＨに切り換える基板電位切り換え手段を備えている。基板電位切り換えには、トランジスタ等の種々の半導体スイッチが採用可能であるが、機械的なスイッチを用いても構わない。
【００３１】
基板電位切り換え手段を備えることにより、図６に示すように、赤外撮像時には基板１１の電位を第１の電位（低電位）ＶＬとすることにより空乏層内のポテンシャルの山の位置を深く形成するように制御し、カラー撮像時には基板１１の電位を第１の電位より高電位の第２の電位（高電位）ＶＨとして、空乏層内のポテンシャルの山の位置を浅く形成するように制御する。
【００３２】
図６において、ｄ１はフォトダイオードＰＤij-1，ＰＤij，ＰＤij+1のピニング層１４Ｒ，１４Ｇ，１４Ｂの厚み、ｄ２は表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの厚み、ｄ３は極低不純物密度の電荷生成層１２の厚み、ｄ４は基板１１の厚みを表す（図３参照。）。赤外撮像時においては、基板１１の電位を低電位である第１の電位ＶＬとすることにより、極低不純物密度の電荷生成層１２内に形成されるポテンシャルの山の位置２２は表面からｄ６となる（図３参照。）。例えばｄ６＝１０μｍ以上とすれば、図７より明らかなように、波長８００ｎｍ〜９００ｎｍの近赤外線に対して十分大きな感度を確保できる。
【００３３】
一方、カラー撮像時においては、基板１１の電位を高電位である第２の電位ＶＨとすることにより、極低不純物密度の電荷生成層１２内に形成されるポテンシャルの山の位置２３は表面からｄ５となる（図３参照。例えばｄ５＝２μｍ以下とすれば、図７より明らかなように、波長８００ｎｍ〜９００ｎｍの近赤外線に対して十分小さな感度に抑圧できる。
【００３４】
基板１１の電位が第１の電位ＶＬのとき、基板１１の側から表面埋込領域１３Ｒ，１３Ｇ，１３Ｂへの電子注入を防止するためには、基板１１から表面側へ電子が注入するのを防止するためのポテンシャルバリアＶＢ２の高さは、０．５Ｖ以上確保するのが望ましい。電荷生成層１２内に形成される、電子の注入を防止するためポテンシャルの山の高さは、第１の電位ＶＬの値、基板１１の不純物密度、電荷生成層１２の不純物密度とその厚さｄ３、ピニング層１４Ｒ，１４Ｇ，１４Ｂの不純物密度とその厚さｄ１，表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの不純物密度とその厚さｄ２，増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とその厚さｄ７，転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度とその厚さｄ７、及び平面的なレイアウトに依存する。このため、基板１１の電位に印加する第１の電位ＶＬが接地電位では、基板１１の側から表面側への電子注入を防止するポテンシャルバリアの高さが不十分であれば、第１の電位ＶＬ値を少し（０．５Ｖ以下）上げてポテンシャルバリアの高さを確保すればよい。
【００３５】
基板１１の電位が第２の電位ＶＨの場合には、図６に示すように、表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの電位ＶＡ１，ＶＡ３より基板１１の電位が高くなる。ここでＶＡ１は表面埋込領域に電荷が蓄積していない空の場合、ＶＡ３は十分に蓄積した場合の電位を表す。したがって、フォトダイオードをなす表面埋込領域１３Ｒ，１３Ｇ，１３Ｂから基板１１への電子流出を防止するため、ポテンシャルバリアの高さＶＢ１，ＶＢ３は０．５Ｖ以上確保するのが望ましい。基板１１の電位を第２の電位ＶＨとした場合のポテンシャルバリアの高さＶＢ１，ＶＢ３は、第２の電位ＶＨの値、基板１１の不純物密度、電荷生成層１２の不純物密度とその厚さｄ３、ピニング層１４Ｒ，１４Ｇ，１４Ｂの不純物密度とその厚さｄ１，表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの不純物密度とその厚さｄ２，増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とその厚さｄ７，転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度とその厚さｄ７、及び平面的なレイアウトに依存する。
【００３６】
平面的なレイアウトとしては、図３に示す増幅回路形成ウェル１８Ｂと転送チャネル形成ウェル１９Ｒとの間隔ｗ1，増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，増幅回路形成ウェル１８Ｇと転送チャネル形成ウェル１９Ｂとの間隔ｗ1，及び図４に示す増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1が重要となる（図示を省略しているが、図３と同様な方向の断面における。増幅回路形成ウェル１８Ｒと増幅回路形成ウェル１８Ｒとの間隔ｌ1及び増幅回路形成ウェル１８Ｂと増幅回路形成ウェル１８Ｂとの間隔ｌ1も重要なことは勿論である。）。
【００３７】
例えば、後述する第２の実施の形態の図１４に示すように、増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇがないｎ−π−ｎフック構造の１次元モデルでは、基板１１の電位を第２の電位（高電位）ＶＨ＝５．１Ｖとしたときでも、電荷生成層１２内に形成されるポテンシャルバリアのバリア高さは０．０２５Ｖ程度であり、ポテンシャルバリアが、ほとんど形成されないことが分かる。
【００３８】
第１の実施の形態に係るカラー撮像装置における電荷生成層１２内に形成されるポテンシャルバリアは、バイポーラモードの静電誘導トランジスタ（ＢＳＩＴ）のチャネルに形成されるポテンシャルバリアに類似している。即ち、Ｇ画素Ｘijに着目して説明すれば、ｎ型の表面埋込領域１３ＧがＢＳＩＴのソース領域、π型の電荷生成層１２がＢＳＩＴのチャネル領域、ｎ型の基板１１がＢＳＩＴのドレイン領域、増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇがチャネルの両側を挟むＢＳＩＴのゲート領域に対応する。ＢＳＩＴでは、ソース領域からドレイン領域に向かうｎ−π−ｎフック構造のポテンシャル分布に対し、チャネルの両側を挟むｐ+ゲート領域による静電誘導効果で、ｎ−π−ｎフック構造に鞍部点としてのポテンシャルバリアが形成される。このためには、鞍部点の電位が、図６の上方向にｐ+ゲート領域による静電誘導効果で持ち上げられる十字型モデルの成立するようなｐ+ゲート領域とｐ+ゲート領域との間隔が必要になる（電子通信学会論文誌’８０／８、第Ｊ６３−Ｃ巻、第８号、ｐ５２９−５３６等参照。）。鞍部点の電位を持ち上げる静電誘導効果は、増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇが接地電位であれば、π型の電荷生成層１２とｐ型の増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇとがなすπ−ｐ接合の拡散電位（ビルトインポテンシャル）に依存する。ｐ+ゲート領域とｐ+ゲート領域との間隔が狭くなればなるほどチャネルの電位がｐ+ゲート領域の電位に近づいて高くなるように、行方向に沿った増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，及び列方向に沿った増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1が狭いほど、電荷生成層１２内に形成されるポテンシャルバリアが高くなる。行方向のウェル間隔ｗ1及び列方向のウェル間隔ｌ1が、電荷生成層１２における電子のデバイ長の２倍以上になってくると、増幅回路形成ウェル１８Ｒ及び転送チャネル形成ウェル１９Ｇによる静電誘導効果が、電子によりスクリーニングされるようになってくるので好ましくない。
【００３９】
十字型モデルにおける静電誘導効果で鞍部点の電位が有効に持ち上げられるためには、表面埋込領域１３Ｇを囲む増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの接合深さが表面埋込領域１３Ｇの接合深さより深いことが有効であることは、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇが生じるポテンシャルの効果を考えれば容易に理解できる。例えば、表面埋込領域１３Ｇの接合深さが０．２〜０．３μｍ程度であれば、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの接合深さは、表面埋込領域１３Ｇの接合深さの２〜５倍程度が有効である。増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの接合深さが表面埋込領域１３Ｇの接合深さの２倍未満になってくると、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの及ぼす静電誘導効果が鞍部点に到達しにくくなるので好ましくない。十字型モデルを考慮すると、行方向に沿った増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，及び列方向に沿った増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1は、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの接合深さ程度であるのが好ましいが、画素の感度特性等とのトレードオフ条件で、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，及び列方向に沿った増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1の最適値を決めればよい。概ね、表面埋込領域１３Ｇの接合深さが０．２〜０．３μｍ程度であれば、行方向に沿った増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，及び列方向に沿った増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1は４μｍ以下とするのが好ましい。
【００４０】
又、十字型モデルにおける電気力線のバランスを考慮すれば、行方向に沿った増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，及び列方向に沿った増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1は、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの接合深さの３倍〜６倍以下の寸法に選ぶのが好ましい。行方向に沿った増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，及び列方向に沿った増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1が、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの接合深さに比し、広くなりすぎると、鞍部点の電位を有効に持ち上げるのが困難になる。
【００４１】
π型の電荷生成層１２とｐ型の増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇとがなすπ−ｐ接合の拡散電位（ビルトインポテンシャル）を考慮すると、増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇの占める平面パターン上での面積が、
表面埋込領域１３Ｇの占める平面パターン上での面積より相対的に大きい方が望ましいが、現実には画素の感度特性等とのトレードオフ条件で、画素面積に対する表面埋込領域１３Ｇの占める面積の割合、即ちフィルファクターが決められるが例えば、３０％程度に選べばよい。
【００４２】
既に述べたように、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度は、増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度よりも低めに設定可能であるが、電荷生成層１２内に形成されるポテンシャルバリアのバリアの高さを高くする目的では、転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度と増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とを等しく、且つ共に２×１０17ｃｍ-3以上、４×１０18ｃｍ-3以下程度の高めの値に設定するのが好ましい。
【００４３】
図６に示すように、電荷生成層１２内に、表面埋込領域１３Ｒ，１３Ｇ，１３Ｂから基板１１への電子流出を防止するバリアの高さＶＢ１，ＶＢ３のポテンシャルの山を形成することにより、基板１１の電位の変化により蓄積動作を維持したまま、赤外撮像時とカラー撮像時の有効深さを可変とすることが可能となる。
【００４４】
本発明におけるブルーミング抑圧は図８に示すように、転送トランジスタを用いる。図８（ａ）は、Ｇ画素Ｘijに着目し、Ｇ画素ＸijのＧフォトダイオードＰＤijから転送トランジスタの転送ゲート電極１５Ｇを経由して電荷検出領域１６Ｇに向かう電荷転送方向に沿った断面図であり、図８（ｂ）は、同じ場所におけるポテンシャル分布である。ここで、転送トランジスタのオフポテンシャルΦTX（off）、及びリセットトランジスタのオフポテンシャルΦRT（off）を共に正にすることにより、転送トランジスタがオフ状態でＧフォトダイオードＰＤijの電荷蓄積が行われる際、ＧフォトダイオードＰＤijが飽和に到達すると、過剰な電荷は転送トランジスタ及びリセットトランジスタのチャネルを介して、電位Ｖddのドレイン領域５３Ｇへ排出されるため、ブルーミングが防止される。尚、リセットトランジスタのゲート電極５１ＧをＧフォトダイオードＰＤijの電荷蓄積が行われる間オンとすれば、リセットトランジスタのオフポテンシャルΦRT（off）は必ずしも正である必要はない。Ｒ画素Ｘij-1及びＢ画素Ｘij+1についても、Ｇ画素Ｘijと実質的に同様であるので、重複した説明を省略する。
【００４５】
図９は、本発明において基板１１の電位を変化させた場合の分光特性の違いを示した図である。まず基板１１の電位を低電位（第１の電位）ＶＬ、典型的には接地電圧とし、極低不純物密度の電荷生成層１２内に形成されるポテンシャルの山の位置を表面から深く、例えば１６μｍとすれば、そのときの分光特性は「ＩＲモード」で示す曲線となる。他方、基板１１の電位を高電位（第２の電位）ＶＨ、典型的には電源電圧とし、極低不純物密度の電荷生成層１２内に形成されるポテンシャルの山の位置を表面から浅く、例えば１μｍとすれば、そのときの分光特性は「カラーモード」で示す曲線となる。図９の縦軸は、「ＩＲモード」、「カラーモード」が共に、ピーク値が１になるよう規格化（正規化）している。規格化前の応答では、「ＩＲモード」のピーク値は「カラーモード」のピーク値の約２倍となる。
【００４６】
Ｒ，Ｇ，Ｂ各カラーフィルタ３１Ｒ，３１Ｇ，３１Ｂを図２４に示すような分光特性とすると、カラー撮像時には、「カラーモード」曲線との積としてＲ，Ｇ，Ｂで表わされるような特性となって、混色の少ない良好なカラー信号を得ることができる。他方、赤外撮像時には、Ｒ，Ｇ，Ｂ各カラーフィルタ３１Ｒ，３１Ｇ，３１Ｂの平均出力は、「ＩＲモード」曲線との積としてＩＲで表わされるような特性となって、高い赤外感度を確保することができる。尚、図９では、カラーフィルタ３１Ｒ，３１Ｇ，３１Ｂは図１８に示すようなベイヤー配列を想定し、平均出力は（２Ｇ＋Ｒ＋Ｂ）／４としている。図１８に示すベイヤー配列では、総画素数Ｎに対して、緑の解像度はＮ／２、赤及び青の解像度はＮ／４になるからである。
【００４７】
図９の場合、カラー撮像時の各色信号、Ｒ，Ｇ，Ｂにはまだ若干の赤外成分が残っている。これをより完全に抑圧するには、図１０に示したように、カラー撮像時の各色信号から赤外撮像時の同じ色信号に特定比率ｋを乗じた値を減算すればよい。図１０の例では、規格化後の応答に対してｋ＝０．１５である。これにより、８００ｎｍ以上の赤外成分をほぼゼロとすることができ、カラー撮像時の赤外成分をより完全に除去することが可能となる。これにより色再現性を一層高められる。
【００４８】
第１の実施の形態に係るカラー撮像装置の説明においては、カラー撮像と赤外撮像の両立を図ることを目的としているが、第１の実施の形態に係るカラー撮像装置はこれに限定されるものではなく、カラー撮像のみを目的とする場合にも適用可能である。即ち、従来のカラー撮像においては、図２４において説明したように、ＩＲＣが不可欠であったが、第１の実施の形態に係るカラー撮像装置によれば、図９ないし図１０で述べた手法の内、カラー撮像部分を利用することにより、ＩＲＣ無しで良好なカラー撮像が可能となる。
【００４９】
尚、従来のｎ基板を用いた技術として、例えば特開平０９-3３１０５８号公報に示されるように、低不純物密度のｎ基板の上に低不純物密度ｐ層を形成し、ｐ層内にＣＣＤ（電荷結合素子）を形成した例があるが、ｎ基板には１５Ｖ程度の逆バイアス電位を印加して、ｐ層内の光電変換素子で発生した過剰な電荷をｎ基板側へ排出する縦型オーバーフロードレイン構造であり、第１の実施の形態に係るカラー撮像装置における赤外感度を可変とするための構造とは異なる技術である。
【００５０】
（第２の実施の形態）
本発明の第２の実施の形態に係るカラー撮像装置（２次元カラーイメージセンサ）の半導体チップ上でのレイアウトの概略は、図１に示した第１の実施の形態に係るカラー撮像装置と同様であるので、重複した説明を省略する。但し、図１では３色ストライプ方式のカラーフィルタアレイを例示したが、これに限定されるものではなく、図１８〜図２１に示すような種々のカラーフィルタアレイが採用可能である。
【００５１】
図１１は、図１に示したＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1，……，Ｒ画素Ｘi+1ｊ-1，Ｇ画素Ｘi+1ｊ，Ｂ画素Ｘi+1ｊ+1，……の周期的配列の一部を拡大して示す。即ち、Ｒ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1の周期的配列のユニットは、それぞれ、ＲフォトダイオードＰＤij-1，ＧフォトダイオードＰＤij，ＢフォトダイオードＰＤij+1、及びフォトダイオードＰＤij-1，ＰＤij，ＰＤij+1のそれぞれに隣接して配置された第２導電型（ｐ型）の増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び第２導電型（ｐ型）の転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂを、平面的な位置関係として備える。増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ，…は、それぞれ、行方向に隣接するフォトダイオードＰＤij-2（図示省略。）とフォトダイオードＰＤij-1の間の領域、フォトダイオードＰＤij-1とフォトダイオードＰＤijの間の領域、フォトダイオードＰＤijとフォトダイオードＰＤij+1の間の領域、フォトダイオードＰＤij+1とフォトダイオードＰＤij+2（図示省略。）の間の領域において素子分離領域をなし、同様に列方向に隣接するフォトダイオードＰＤij-1とフォトダイオードＰＤi+1j-1の間の領域、フォトダイオードＰＤijとフォトダイオードＰＤｉ+1ｊの間の領域、フォトダイオードＰＤij+1とフォトダイオードＰＤi+1j+1の間の領域において素子分離領域をなしている。増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂは、不純物密度１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下の半導体領域である。
【００５２】
図１２は、図１１のXII−XII方向から見た断面図に相当し、第２の実施の形態の増幅型固体撮像装置の画素アレイ部１を構成するＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1の周期的配列の１ユニット分の断面構造を示す。図１２に示すように、不純物密度が１×１０13ｃｍ-3以上、１×１０15ｃｍ-3以下の第１導電型（ｎ型）のシリコンからなる基板１１上に、不純物密度が１×１０14ｃｍ-3以下、１×１０11ｃｍ-3以上の真性半導体に近い第２導電型（π型）のエピ層からなる電荷生成層１２を厚さａが１０μｍ以上、５０μｍ以下となるように形成し、第２の実施の形態に係るカラー撮像装置のＲＧＢの周期的配列の１ユニットをなすＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1のそれぞれが構成されている。
【００５３】
Ｒ画素Ｘij-1においては、第２導電型（ｐ型）の真性半導体に近い電荷生成層１２をアノード領域、第１導電型（ｎ型）の表面埋込領域１３Ｒをカソード領域として、フォトダイオードＰＤij-1を構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａij-1をそれぞれ配置した４トランジスタ型のＲ画素Ｘij-1が構成されている（図５参照。）。Ｇ画素Ｘｉjにおいては、電荷生成層１２をアノード領域、第１導電型の表面埋込領域１３Ｇをカソード領域として、フォトダイオードＰＤｉjを構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａｉjをそれぞれ配置した４トランジスタ型のＧ画素Ｘｉjが構成されている。Ｂ画素Ｘｉj+1においては、電荷生成層１２をアノード領域、第１導電型の表面埋込領域１３Ｂをカソード領域として、フォトダイオードＰＤｉj+1を構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａｉj+1をそれぞれ配置した４トランジスタ型のＢ画素Ｘｉj+1が構成されている。そして、ＲフォトダイオードＰＤij-1，の上にはＲカラーフィルタ３１Ｒが、ＧフォトダイオードＰＤijの上にはＧカラーフィルタ３１Ｒが，ＢフォトダイオードＰＤij+1の上にはＢカラーフィルタ３１Ｒが設けられている。
【００５４】
図１２に示すように、フォトダイオードＰＤij-1，ＰＤij，ＰＤij+1のそれぞれの表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの上には第２導電型（ｐ＋型）のピニング層１４Ｒ，１４Ｇ，１４Ｂが形成されている。ピニング層１４Ｒ，１４Ｇ，１４Ｂは、ダーク時の表面でのキャリアの生成を抑制する層であると共に、表面電位を接地電位に固定（ピニング）する層であり、後述する基板電位の変動に対して安定した表面電位を確保する。
【００５５】
Ｒ画素Ｘｉj-1においては、転送ゲート電極１５Ｒを介してＲフォトダイオードＰＤｉj-1から電荷検出領域１６Ｒに電荷が転送され、増幅回路Ａｉj-1で増幅される。Ｇ画素Ｘｉjにおいては、転送ゲート電極１５Ｇを介してＧフォトダイオードＰＤｉjから電荷検出領域１６Ｇに電荷が転送され、増幅回路Ａｉjで増幅され、Ｂ画素Ｘｉj+1においては、転送ゲート電極１５Ｂを介してＢフォトダイオードＰＤｉj+1から電荷検出領域１６Ｂに電荷が転送され、増幅回路Ａｉj+1で増幅される。
【００５６】
第１の実施の形態に係るカラー撮像装置とは異なり、図１１及び図１２に示す第２の実施の形態に係るカラー撮像装置では、図２及び図３に示した電荷検出領域１６Ｒとソース領域５２Ｒとが一体化した電荷検出領域１６Ｒをなし、電荷検出領域１６ＲがＲ画素Ｘｉj-1のリセットトランジスタＴＲｉj-1のソース領域を構成し、転送チャネル形成ウェル１９Ｒと増幅回路形成ウェル１８Ｒとの境界が、平面パターン上電荷検出領域１６Ｒの内部に位置している。同様に、図２及び図３に示した電荷検出領域１６Ｇとソース領域５２Ｇとが一体化した電荷検出領域１６Ｇをなし、電荷検出領域１６ＧがＧ画素ＸｉjのリセットトランジスタＴＲｉjのソース領域を構成し、図２及び図３に示した電荷検出領域１６Ｂとソース領域５２Ｂとが一体化した電荷検出領域１６Ｂをなし、電荷検出領域１６ＢがＢ画素Ｘｉj+1のリセットトランジスタＴＲｉj+1のソース領域を構成している。そして、転送チャネル形成ウェル１９Ｇと増幅回路形成ウェル１８Ｇとの境界が、平面パターン上電荷検出領域１６Ｇの内部に位置し、転送チャネル形成ウェル１９Ｂと増幅回路形成ウェル１８Ｂとの境界が、平面パターン上電荷検出領域１６Ｂの内部に位置している。
【００５７】
このため、Ｒ画素Ｘｉj-1の増幅回路Ａij-1では、第１導電型（ｎ＋型）の電荷検出領域１６Ｒ及び第１導電型のドレイン領域５３Ｒと、電荷検出領域１６Ｒ及びドレイン領域５３Ｒの間のチャネルの上部に設けられたゲート電極５１Ｒとで、リセットトランジスタＴＲｉj-1を構成している（図５参照。）。同様に、Ｇ画素Ｘｉjの増幅回路Ａij-1では、第１導電型の電荷検出領域１６Ｇ及び第１導電型のドレイン領域５３Ｇと、電荷検出領域１６Ｇ及びドレイン領域５３Ｇの間のチャネルの上部に設けられたゲート電極５１Ｇとで、リセットトランジスタＴＲｉjを構成し、Ｂ画素Ｘｉj+1の増幅回路Ａij-1では、第１導電型の電荷検出領域１６Ｂ及び第１導電型のドレイン領域５３Ｂと、電荷検出領域１６Ｂ及びドレイン領域５３Ｂの間のチャネルの上部に設けられたゲート電極５１Ｂとで、リセットトランジスタＴＲｉj+1を構成している。
【００５８】
増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂが、それぞれ、表面埋込領域１３Ｒ，１３Ｇ，１３Ｂより深いのは、第１の実施の形態に係るカラー撮像装置と同様であるが、第２の実施の形態に係るカラー撮像装置では、増幅回路形成ウェル１８Ｒ及び転送チャネル形成ウェル１９Ｒのそれぞれのボトム部分に第１導電型（ｎ型）のブロック層２１Ｒを設け、増幅回路形成ウェル１８Ｒ及び転送チャネル形成ウェル１９Ｒから電荷生成層１２への正孔（キャリア）の拡散流入をブロックし、増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇのそれぞれのボトム部分に第１導電型（ｎ型）のブロック層２１Ｇを設け、増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇから電荷生成層１２への正孔（キャリア）の拡散流入をブロックし、増幅回路形成ウェル１８Ｂ及び転送チャネル形成ウェル１９Ｂのそれぞれのボトム部分に第１導電型（ｎ型）のブロック層２１Ｂを設け、増幅回路形成ウェル１８Ｂ及び転送チャネル形成ウェル１９Ｂから電荷生成層１２への正孔（キャリア）の拡散流入をブロックしている。
【００５９】
図１３は、図１１のXIII−XIII方向から見た断面図に相当し、第２の実施の形態の増幅型固体撮像装置の画素アレイ部１を構成するＧ画素Ｘij1の構造を示す。図１３に示すように、不純物密度が１×１０13ｃｍ-3以上、１×１０15ｃｍ-3以下の第１導電型（ｎ型）の基板１１上に、不純物密度が１×１０14ｃｍ-3以下、１×１０11ｃｍ-3以上の真性半導体に近い第２導電型（π型）のエピ層からなる電荷生成層１２を厚さが１０μｍ以上、５０μｍ以下となるように形成し、Ｇ画素Ｘijが構成されている。即ち、真性半導体に近い電荷生成層１２をアノード領域、表面埋込領域１３をカソード領域として、フォトダイオードＰＤijを構成している。図１２から分かるように、ＧフォトダイオードＰＤijの上にはＧカラーフィルタ３１Ｒが設けられているが、図１３ではその図示を省略している。図１３に示すように、ＧフォトダイオードＰＤijの第１導電型の表面埋込領域１３Ｇの上には第２導電型（ｐ＋型）のピニング層１４Ｇが形成されている。そして、ＧフォトダイオードＰＤijを囲むように、表面埋込領域１３Ｇより深い、不純物密度１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下の第２導電型（ｐ＋型）の増幅回路形成ウェル１８Ｇが配置されている。図示を省略しているが、XIII−XIII方向に平行な方向から見たＲ画素Ｘij-1及びＢ画素Ｘij+1の構造も実質的に同様であるので、重複した説明を省略する。
【００６０】
図１１〜１３に示す第２の実施の形態に係るカラー撮像装置のＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1においては、電荷生成層１２全体を極低不純物密度化して真性半導体に近い状態にしているので、第１導電型の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂと第２導電型の電荷生成層１２の界面から基板１１に向かう空乏層の伸びは、非常に深い。つまり、Ｒ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1のそれぞれのフォトダイオードＰＤij-1，ＰＤij，ＰＤij+1をなす電荷生成層１２の不純物密度が、１×１０１３ｃｍ-3以下の真性半導体に近い状態であれば、空乏層端の深さが１５μｍ以上となるので、電荷生成層１２の大部分が空乏化する。したがって、図７に示すように、シリコン中に１０μｍ以上侵入する波長８００ｎｍ以上の近赤外光においても、十分な感度を維持することが可能となる。
【００６１】
このように、第２の実施の形態に係るカラー撮像装置は、第１の実施の形態に係るカラー撮像装置と同様に、真性半導体に近い電荷生成層１２を採用して、フォトダイオードＰＤij-1，ＰＤij，ＰＤij+1領域の空乏層を深く形成し、高い赤外感度と低いクロストークを確保した上で、基板１１の電位を第１の電位（低電位）ＶＬ、及び第１の電位より高電位の第２の電位（高電位）ＶＨに切り換える基板電位切り換え手段を備えている。基板電位の切り換えには、トランジスタ等の種々の半導体スイッチが採用可能であるが、機械的なスイッチを用いても構わない。
【００６２】
第２の実施の形態に係るカラー撮像装置では、増幅回路形成ウェル１８Ｒ及び転送チャネル形成ウェル１９Ｒのそれぞれのボトム部分にブロック層２１Ｒが、増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇのそれぞれのボトム部分にブロック層２１Ｇが、増幅回路形成ウェル１８Ｂ及び転送チャネル形成ウェル１９Ｂのそれぞれのボトム部分にブロック層２１Ｂが設けられているので、図６に示したポテンシャルバリアの高さＶＢ１，ＶＢ３は少し減少するが、基板電位切り換え手段を備えることにより、図６に示したのと同様に、赤外撮像時には基板１１の電位を第１の電位（低電位）ＶＬとすることにより空乏層内のポテンシャルの山の位置を深く形成するように制御し、カラー撮像時には基板１１の電位を第１の電位より高電位の第２の電位（高電位）ＶＨとして、空乏層内のポテンシャルの山の位置を浅く形成するように制御することができる。
【００６３】
基板１１の電位を第１の電位（低電位）ＶＬとしたときの、電荷生成層１２内に形成される、電子の注入を防止するためポテンシャルの山の高さは、第１の電位ＶＬの値と基板１１の不純物密度及び電荷生成層１２の不純物密度とその厚さｄ３、ピニング層１４Ｒ，１４Ｇ，１４Ｂの不純物密度とその厚さｄ１，表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの不純物密度とその厚さｄ２，増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とその厚さｄ７，転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度とその厚さｄ７、ブロック層２１Ｒ，２１Ｇ，２１Ｂの不純物密度とその厚さｄ８、及び平面的なレイアウトに依存する。
【００６４】
又、基板１１の電位を第２の電位（高電位）ＶＨとしたときの、ポテンシャルバリアの高さＶＢ１，ＶＢ３は、第２の電位（高電位）ＶＨの値と、基板１１の不純物密度及び電荷生成層１２の不純物密度とその厚さｄ３、ピニング層１４Ｒ，１４Ｇ，１４Ｂの不純物密度とその厚さｄ１，表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの不純物密度とその厚さｄ２，増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とその厚さｄ７，転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度とその厚さｄ７、ブロック層２１Ｒ，２１Ｇ，２１Ｂの不純物密度とその厚さｄ８、及び平面的なレイアウトに依存する。平面的なレイアウトとしては、図１２に示す増幅回路形成ウェル１８Ｂと転送チャネル形成ウェル１９Ｒとの間隔ｗ1，増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，増幅回路形成ウェル１８Ｇと転送チャネル形成ウェル１９Ｂとの間隔ｗ1，及び図１２に示す増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1が重要となる（図示を省略しているが、図１２と同様な方向の断面における。増幅回路形成ウェル１８Ｒと増幅回路形成ウェル１８Ｒとの間隔ｌ1及び増幅回路形成ウェル１８Ｂと増幅回路形成ウェル１８Ｂとの間隔ｌ1も重要なことは勿論である。）。ウェル間隔ｗ1及びウェル間隔ｌ1は、電荷生成層１２における電子のデバイ長の２倍以内の距離にして、増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂによる静電的なポテンシャルの効果が、電子によりスクリーニングされないようにすればよい。
【００６５】
例えば、基板１１の不純物密度２×１０14ｃｍ-3、ピニング層１４Ｇの不純物密度１×１０19ｃｍ-3、その厚さｄ１＝０．２μｍ；表面埋込領域１３Ｇの不純物密度５×１０16ｃｍ-3、その厚さｄ２＝０．３μｍ；電荷生成層１２の不純物密度を１×１０13ｃｍ-3、その厚さｄ３＝２２μｍにして、増幅回路形成ウェル１８Ｇ及び転送チャネル形成ウェル１９Ｇがないｐ+−ｎ−π−ｎ構造の１次元モデルでは、図１４に示すように、基板１１の電位を第２の電位（高電位）ＶＨ＝５．１Ｖとしたとき、電荷生成層１２内に形成されるポテンシャルバリアＶＢ１，ＶＢ３のバリア高さは０．０２５Ｖ程度であり、ポテンシャルバリアＶＢ１，ＶＢ３が、ほとんど形成されないことが分かる。
【００６６】
一方、図１５に示すように、基板１１の不純物密度２×１０14ｃｍ-3、ピニング層１４Ｇの不純物密度１×１０19ｃｍ-3、その厚さｄ１＝０．２μｍ；表面埋込領域１３Ｇの不純物密度５×１０16ｃｍ-3、その厚さｄ２＝０．３μｍ；電荷生成層１２の不純物密度を１×１０13ｃｍ-3、その厚さｄ３＝２０μｍにし、表面埋込領域１３Ｇと電荷生成層１２及の間に、不純物密度４×１０15ｃｍ-3、厚さｄ９＝０．５μｍのｐ層１０Ｇを挿入したｐ+−ｎ−ｐ−π−ｎ構造の１次元モデルでは、ｐ層１０Ｇに、バリア高さが０．８３Ｖ程度のポテンシャルバリアが形成される。
【００６７】
これに対し、例えば、基板１１の不純物密度２×１０14ｃｍ-3、ピニング層１４Ｇの不純物密度１×１０18ｃｍ-3、その厚さｄ１＝０．１μｍ；表面埋込領域１３Ｇの不純物密度３×１０17ｃｍ-3、その厚さｄ２＝０．２μｍ；増幅回路形成ウェル１８Ｇの不純物密度３×１０17ｃｍ-3、その厚さｄ７＝０．９μｍ；転送チャネル形成ウェル１９Ｇの不純物密度３×１０17ｃｍ-3、その厚さｄ７＝０．９μｍ；ブロック層２１Ｇの不純物密度１×１０16ｃｍ-3、その厚さｄ８＝０．４μｍ；行方向のウェル間隔ｗ1＝２．８μｍ；列方向のウェル間隔ｌ1＝３．８μｍの条件の下で、電荷生成層１２の厚さｄ３＝２５μｍにして、その不純物密度を１×１０13ｃｍ-3，５×１０12ｃｍ-3，１×１０12ｃｍ-3と変えた場合には、図６に示したのと同様に、いずれも電荷生成層１２内に０．５Ｖ以上のバリア高さのポテンシャルバリアが形成されることが、シミュレーションにより確認できている。
【００６８】
このように、第２の実施の形態に係るカラー撮像装置においては、電荷生成層１２内に、表面埋込領域１３Ｒ，１３Ｇ，１３Ｂから基板１１への電子流出を防止するバリアの高さＶＢ１，ＶＢ３のポテンシャルの山を形成することにより、基板１１の電位の変化により蓄積動作を維持したまま、赤外撮像時とカラー撮像時の有効深さを可変とすることが可能となる。
【００６９】
第２の実施の形態に係るカラー撮像装置の説明においては、カラー撮像と赤外撮像の両立を図ることを目的としているが、第２の実施の形態に係るカラー撮像装置はこれに限定されるものではなく、カラー撮像のみを目的とする場合にも適用可能である。即ち、従来のカラー撮像においては、図２４において説明したように、ＩＲＣが不可欠であったが、第２の実施の形態に係るカラー撮像装置によれば、図９ないし図１０で述べた手法の内、カラー撮像部分を利用することにより、ＩＲＣ無しで良好なカラー撮像が可能となる。他は、第１の実施の形態に係るカラー撮像装置と実質的に同様であるので、重複した説明を省略する。
【００７０】
（第３の実施の形態）
本発明の第３の実施の形態に係るカラー撮像装置（２次元カラーイメージセンサ）の半導体チップ上でのレイアウトの概略は、図１に示した第１の実施の形態に係るカラー撮像装置と同様であるので、重複した説明を省略する。但し、図１では３色ストライプ方式のカラーフィルタアレイを例示したが、これに限定されるものではなく、図１８〜図２１に示すような種々のカラーフィルタアレイが採用可能である。
【００７１】
図１６は、図１に示したＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1，……，Ｒ画素Ｘi+1ｊ-1，Ｇ画素Ｘi+1ｊ，Ｂ画素Ｘi+1ｊ+1，……の周期的配列の一部を拡大して示す。即ち、Ｒ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1の周期的配列のユニットは、それぞれ、ＲフォトダイオードＰＤij-1，ＧフォトダイオードＰＤij，ＢフォトダイオードＰＤij+1、及びフォトダイオードＰＤij-1，ＰＤij，ＰＤij+1のそれぞれに隣接して配置された第２導電型（ｐ型）の増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び第２導電型（ｐ型）の転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂを、平面的な位置関係として備える。増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ，…は、それぞれ、行方向に隣接するフォトダイオードＰＤij-2（図示省略。）とフォトダイオードＰＤij-1の間の領域、フォトダイオードＰＤij-1とフォトダイオードＰＤijの間の領域、フォトダイオードＰＤijとフォトダイオードＰＤij+1の間の領域、フォトダイオードＰＤij+1とフォトダイオードＰＤij+2（図示省略。）の間の領域において素子分離領域をなし、同様に列方向に隣接するフォトダイオードＰＤij-1とフォトダイオードＰＤi+1j-1の間の領域、フォトダイオードＰＤijとフォトダイオードＰＤｉ+1ｊの間の領域、フォトダイオードＰＤij+1とフォトダイオードＰＤi+1j+1の間の領域において素子分離領域をなしている。増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂは、不純物密度１×１０15ｃｍ-3以上、１×１０18ｃｍ-3以下の半導体領域である。
【００７２】
図１１に示した第２の実施の形態に係るカラー撮像装置では、それぞれのフォトダイオードＰＤi，j-1，ＰＤi，j，ＰＤi，j+1，……，ＰＤi+1，j-1，ＰＤi+1，j，ＰＤi+1，j+1，……を構成する第１導電型の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂとその周囲の増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂは接しているが、図１６にかくれ線（破線）でｎ領域の輪郭を示したように、表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの周りにわずかにギャップが存在し、この部分に相当するシリコンの表面はｐ＋型のピニング層１４Ｒ，１４Ｇ，１４Ｂのみが存在する。ギャップ部が小さければ、電荷生成層１２への正孔拡散は少なく抑えられる。
【００７３】
図１７は、図１６のＸVII−ＸVII方向から見た断面図に相当し、第３の実施の形態の増幅型固体撮像装置の画素アレイ部１を構成するＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1の周期的配列の１ユニット分の断面構造を示す。図１７に示すように、不純物密度が１×１０13ｃｍ-3以上、１×１０15ｃｍ-3以下の第１導電型（ｎ型）のシリコンからなる基板１１上に、不純物密度が１×１０14ｃｍ-3以下、１×１０11ｃｍ-3以上の真性半導体に近い第２導電型（π型）のエピ層からなる電荷生成層１２を厚さａが１０μｍ以上、５０μｍ以下となるように形成し、第３の実施の形態に係るカラー撮像装置のＲＧＢの周期的配列の１ユニットをなすＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1のそれぞれが構成されている。Ｒ画素Ｘij-1においては、第２導電型（ｐ型）の真性半導体に近い電荷生成層１２をアノード領域、第１導電型（ｎ型）の表面埋込領域１３Ｒをカソード領域として、フォトダイオードＰＤij-1を構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａij-1をそれぞれ配置した４トランジスタ型のＲ画素Ｘij-1が構成されている（図５参照。）。Ｇ画素Ｘｉjにおいては、電荷生成層１２をアノード領域、第１導電型の表面埋込領域１３Ｇをカソード領域として、フォトダイオードＰＤｉjを構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａｉjをそれぞれ配置した４トランジスタ型のＧ画素Ｘｉjが構成されている。Ｂ画素Ｘｉj+1においては、電荷生成層１２をアノード領域、第１導電型の表面埋込領域１３Ｂをカソード領域として、フォトダイオードＰＤｉj+1を構成し、１画素領域内に１個の転送トランジスタと３トランジスタ増幅回路Ａｉj+1をそれぞれ配置した４トランジスタ型のＢ画素Ｘｉj+1が構成されている。そして、ＲフォトダイオードＰＤij-1，の上にはＲカラーフィルタ３１Ｒが、ＧフォトダイオードＰＤijの上にはＧカラーフィルタ３１Ｒが，ＢフォトダイオードＰＤij+1の上にはＢカラーフィルタ３１Ｒが設けられている。
【００７４】
図１７に示すように、フォトダイオードＰＤij-1，ＰＤij，ＰＤij+1のそれぞれの表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの上には第２導電型（ｐ＋型）のピニング層１４Ｒ，１４Ｇ，１４Ｂが形成されている。ピニング層１４Ｒ，１４Ｇ，１４Ｂは、ダーク時の表面でのキャリアの生成を抑制する層である。図１６にかくれ線でｎ領域を示したように、表面埋込領域１３Ｒ，１３Ｇ，１３Ｂは、ピニング層１４Ｒ，１４Ｇ，１４Ｂのそれぞれの下方において、ピニング層１４Ｒ，１４Ｇ，１４Ｂの下面の左側の一部が露出するように、ピニング層１４Ｒ，１４Ｇ，１４Ｂの下面に接している。
【００７５】
図１６及び図１７に示す第３の実施の形態に係るカラー撮像装置のＲ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1においては、電荷生成層１２全体を極低不純物密度化して真性半導体に近い状態にしているので、第１導電型の表面埋込領域１３Ｒ，１３Ｇ，１３Ｂと第２導電型の電荷生成層１２の界面から基板１１に向かう空乏層の伸びは、非常に深い。つまり、Ｒ画素Ｘij-1，Ｇ画素Ｘij，Ｂ画素Ｘij+1のそれぞれのフォトダイオードＰＤij-1，ＰＤij，ＰＤij+1をなす電荷生成層１２の不純物密度が、１×１０13ｃｍ-3以下の真性半導体に近い状態であれば、空乏層端の深さが１５μｍ以上となるので、電荷生成層１２の大部分が空乏化する。したがって、図７に示すように、シリコン中に１０μｍ以上侵入する波長８００ｎｍ以上の近赤外光においても、十分な感度を維持することが可能となる。
【００７６】
このように、第３の実施の形態に係るカラー撮像装置は、第１及び第２の実施の形態に係るカラー撮像装置と同様に、真性半導体に近い電荷生成層１２を採用して、フォトダイオードＰＤij-1，ＰＤij，ＰＤij+1領域の空乏層を深く形成し、高い赤外感度と低いクロストークを確保した上で、基板１１の電位を第１の電位（低電位）ＶＬ、及び第１の電位より高電位の第２の電位（高電位）ＶＨに切り換える基板電位切り換え手段を備えている。基板電位の切り換えには、トランジスタ等の種々の半導体スイッチが採用可能であるが、機械的なスイッチを用いても構わない。
【００７７】
第３の実施の形態に係るカラー撮像装置において、基板１１の電位を第１の電位（低電位）ＶＬとしたときの、電荷生成層１２内に形成される、電子の注入を防止するためポテンシャルの山の高さは、第１の電位ＶＬの値と基板１１の不純物密度及び電荷生成層１２の不純物密度とその厚さｄ３、ピニング層１４Ｒ，１４Ｇ，１４Ｂの不純物密度とその厚さｄ１，表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの不純物密度とその厚さｄ２，増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とその厚さｄ７，転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度とその厚さｄ７、及び平面的なレイアウトに依存する。
【００７８】
又、基板１１の電位を第２の電位（高電位）ＶＨとしたときの、ポテンシャルバリアの高さＶＢ１，ＶＢ３は、第２の電位（高電位）ＶＨの値と、基板１１の不純物密度及び電荷生成層１２の不純物密度とその厚さｄ３、ピニング層１４Ｒ，１４Ｇ，１４Ｂの不純物密度とその厚さｄ１，表面埋込領域１３Ｒ，１３Ｇ，１３Ｂの不純物密度とその厚さｄ２，増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂの不純物密度とその厚さｄ７，転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂの不純物密度とその厚さｄ７、及び平面的なレイアウトに依存する。平面的なレイアウトとしては、図１７に示す増幅回路形成ウェル１８Ｂと転送チャネル形成ウェル１９Ｒとの間隔ｗ1，増幅回路形成ウェル１８Ｒと転送チャネル形成ウェル１９Ｇとの間隔ｗ1，増幅回路形成ウェル１８Ｇと転送チャネル形成ウェル１９Ｂとの間隔ｗ1，及び図示を省略しているが、列方向に沿った、増幅回路形成ウェル１８Ｇと増幅回路形成ウェル１８Ｇとの間隔ｌ1、増幅回路形成ウェル１８Ｒと増幅回路形成ウェル１８Ｒとの間隔ｌ1及び増幅回路形成ウェル１８Ｂと増幅回路形成ウェル１８Ｂとの間隔ｌ1が重要になる。行方向のウェル間隔ｗ1及び列方向のウェル間隔ｌ1は、電荷生成層１２における電子のデバイ長の２倍以内の距離にして、増幅回路形成ウェル１８Ｒ，１８Ｇ，１８Ｂ及び転送チャネル形成ウェル１９Ｒ，１９Ｇ，１９Ｂによる静電的なポテンシャルの効果が、電子によりスクリーニングされないようにすればよいことは、第１及び第２の実施の形態に係るカラー撮像装置と同様である。
【００７９】
このように、第３の実施の形態に係るカラー撮像装置においては、電荷生成層１２内に、表面埋込領域１３Ｒ，１３Ｇ，１３Ｂから基板１１への電子流出を防止するバリアの高さＶＢ１，ＶＢ３のポテンシャルの山を形成することにより、基板１１の電位の変化により蓄積動作を維持したまま、赤外撮像時とカラー撮像時の有効深さを可変とすることが可能となる。
【００８０】
第３の実施の形態に係るカラー撮像装置の説明においては、カラー撮像と赤外撮像の両立を図ることを目的としているが、第３の実施の形態に係るカラー撮像装置はこれに限定されるものではなく、カラー撮像のみを目的とする場合にも適用可能である。他は、第１及び第２の実施の形態に係るカラー撮像装置と実質的に同様であるので、重複した説明を省略する。
【００８１】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８２】
既に述べた第１〜第３の実施の形態の説明においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第２導電型をｎ型、第１導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう（その場合、フォトダイオードＰＤij，ＰＤij+1，…に着目すれば、ｎ型の第１主電極領域がカソード領域となり、ｐ型の第２主電極領域がアノード領域となることは説明の必要のないことであろう。）。
【００８３】
又、図１では３色ストライプ方式のカラーフィルタアレイを例示したが、図１８に示すようなベイヤー方式の市松状のカラーフィルタアレイや、図１９に示すような市松状のカラーフィルタアレイでもよい。更には、図２０に示すように、シアン（Ｃｙ）、マゼンタ（Ｍｇ）、イエロー（Ｙｅ）等の補色フィルタを用いたカラーフィルタアレイでもよく、図２１に示すような白（Ｗ）画素を含むカラーフィルタアレイでも、本発明の技術的思想は適用可能であることは容易に理解できるであろう。
【００８４】
更に、第１〜第３の実施の形態の説明においては半導体材料としてシリコンの場合を説明したが、ゲルマニウム（Ｇｅ）やガリウムヒ素（ＧａＡｓ）等の他の半導体の場合であっても、半導体材料の比誘電率は真性半導体の不純物密度を考慮して適宜修正を加えれば、本発明の技術的思想は同様に適用可能である。
【００８５】
更に、例えば、第１の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）について例示的に説明したが、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体受光素子を１次元に配列してもよいことは、上記開示の内容から、容易に理解できるはずである。
【００８６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施の形態に係るカラー撮像装置（２次元固体撮像装置）の半導体チップ上のレイアウトを説明する模式的平面図である。
【図２】第１の実施の形態に係るカラー撮像装置の６つの画素に着目した平面図である。
【図３】図１に示した第１の実施の形態に係るカラー撮像装置の画素部の構成を、一断面にて示す図である（図２のIII−III方向に沿った断面図に相当する。）。
【図４】図２のIV−IV方向に沿った断面図である。
【図５】第１の実施の形態に係るカラー撮像装置の各画素に配置される３トランジスタ増幅回路の具体例を示す回路図である。
【図６】赤外撮像時とカラー撮像時に空乏層内にそれぞれ形成されるポテンシャルの山を説明するポテンシャルダイアグラムである。
【図７】入射光波長とシリコン中への侵入深さとの関係を示す図である。
【図８】第１の実施の形態に係るカラー撮像装置の画素を構成するフォトダイオードから電荷検出領域に至る経路でのポテンシャル分布を示す図である。
【図９】第１の実施の形態に係るカラー撮像装置において基板の電位を変化させた場合の分光特性の違いを示す図である。
【図１０】第１の実施の形態に係るカラー撮像装置において、カラー撮像時の各色信号Ｒ，Ｇ，Ｂにはまだ若干残っている赤外成を完全に抑圧した分光特性を示す図である。
【図１１】本発明の第２の実施の形態に係るカラー撮像装置の６つの画素に着目した平面図である。
【図１２】図１１に示した第２の実施の形態に係るカラー撮像装置の画素部の構成を、一断面にて示す図である（図１１のXII−XII方向に沿った断面図に相当する。）。
【図１３】図１１のXIII−XIII方向に沿った断面図である。
【図１４】本発明の第２の実施の形態に係るカラー撮像装置を検討するために、ピニング層／表面埋込領域／電荷生成層／基板がなすｐ+−ｎ−π−ｎ構造の１次元モデルを用いて空乏層内に形成されるポテンシャルの山を示すポテンシャルダイアグラムである。
【図１５】本発明の第２の実施の形態に係るカラー撮像装置を検討するために、図１４のｐ+−ｎ−π−ｎ構造にｐ層を挿入した、ｐ+−ｎ−ｐ−π−ｎ構造の１次元モデルを用いて空乏層内に形成されるポテンシャルの山を示すポテンシャルダイアグラムである。
【図１６】本発明の第３の実施の形態に係るカラー撮像装置の６つの画素に着目した平面図である。
【図１７】図１６に示した第３の実施の形態に係るカラー撮像装置の画素部の構成を、一断面にて示す図である（図１６のXVII−XVII方向に沿った断面図に相当する。）。
【図１８】ベイヤー方式の市松状のカラーフィルタアレイを有するカラー撮像装置の半導体チップ上のレイアウトを説明する模式的平面図である。
【図１９】他の市松状のカラーフィルタアレイを説明する模式図である。
【図２０】シアン（Ｃｙ）、マゼンタ（Ｍｇ）、イエロー（Ｙｅ）等の補色フィルタを用いたカラーフィルタアレイを説明する模式図である。
【図２１】白（Ｗ）画素を含む市松状のカラーフィルタアレイを説明する模式図である。
【図２２】従来の増幅型固体撮像装置の画素部の断面図である。
【図２３】各画素の上に赤（Ｒ），緑（Ｇ），青（Ｂ）の３原色カラーフィルタを配列した従来のカラー撮像装置の画素部の断面図である。
【図２４】赤（Ｒ），緑（Ｇ），青（Ｂ）の３原色カラーフィルタの分光特性である。
【図２５】カラー撮像時には撮像素子の前面にＩＲＣを挿入し、赤外撮像時には撮像素子の前面からＩＲＣを外す方式を説明する模式図である。
【符号の説明】
【００８８】
Ａij…増幅回路
Ｂｊ…垂直信号線
ＣＳij…電荷蓄積ダイオード（電荷蓄積素子）
ＣＴＰ…電荷ドリフト経路
Ｄij…検出回路
ＰＤij…フォトダイオード（埋込フォトダイオード）
Ｑｊ…カラム処理回路
ＴＲij…リセットトランジスタ
ＴＳij…スイッチングトランジスタ
ＴＲij…リセットトランジスタ
ＴLNj…定電流トランジスタ
１…画素アレイ部
４…タイミング発生回路
５…信号処理部
７…バイアス発生回路
１０Ｇ…ｐ層
１１…基板
１２…電荷生成層
１３Ｒ，１３Ｇ，１３Ｂ…表面埋込領域
１４Ｒ，１４Ｇ，１４Ｂ…ピニング層
１５Ｒ，１５Ｇ，１５Ｂ…転送ゲート電極
１６Ｒ，１６Ｇ，１６Ｂ…電荷検出領域
１８Ｒ，１８Ｇ，１８Ｂ…増幅回路形成ウェル
１９Ｒ，１９Ｇ，１９Ｂ…転送チャネル形成ウェル
２０Ｒ，２０Ｇ，２０Ｂ…トップコンタクト領域
２１Ｒ，２１Ｇ，２１Ｂ…ブロック層
３１Ｒ，３１Ｇ，３１Ｂ…カラーフィルタ
５１Ｒ，５１Ｇ，５１Ｂ…ゲート電極
５２Ｒ，５２Ｇ，５２Ｂ…ソース領域
５３Ｒ，５３Ｇ，５３Ｂ…ドレイン領域
５４Ｒ，５４Ｇ，５４Ｂ……ドレイン領域
５５Ｒ，５５Ｇ，５５Ｂ…ゲート電極
５６Ｒ，５６Ｇ，５６Ｂ…ソース・ドレイン共有領域
５７Ｒ，５７Ｇ，５７Ｂ…ゲート電極
５８Ｒ，５８Ｇ，５８Ｂ…ソース領域
６１…撮像素子
６２…結像レンズ
６３…ＩＲＣ
６４…着脱装置
１１１…基板
１１３…ｎ型表面埋込領域
１１４…ピニング層
１１５…転送ゲート電極
１１６…電荷検出用浮遊拡散領域
１１７…トランジスタ増幅回路
１１８…ウェル
１５１…ゲート電極
１５２…ソース領域
１５３…ドレイン領域
３１２…πエピ層
４０１Ｒ，４０１Ｇ，４０１Ｂ…原色カラーフィルタ
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２】
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【図３】
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【図１１】
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【図１２】
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【図１６】
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【図１７】
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