(57)【要約】【課題】ＶＩＡホール側壁の金属層が半導体層に拡散することを防止する。【解決手段】半絶縁性基板１１の第１表面に配置されたゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４と、第１表面と反対側の第２表面に配置された接地導体２６と、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４、ソース端子電極１８およびドレイン端子電極１２と、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４の下部の半絶縁性基板１１上に形成された動作層と、動作層近傍のＶＩＡホール３０の内壁面上に配置された絶縁膜４４と、絶縁膜４４および半絶縁性基板１１の第２表面に形成され、ソース端子電極１８に対して第２表面側から接続された接地電極４６とを備える半導体装置およびその製造方法。【選択図】図１
2010027703.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上の半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極の下部の半絶縁性基板上に形成された動作層と、
前記動作層近傍のＶＩＡホールと、
前記ＶＩＡホールの内壁面上に配置された絶縁膜と、
前記絶縁膜および前記半絶縁性基板の第２表面に形成され、動作層近傍の前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半絶縁性基板は、ＳｉＣ基板もしくはＧａＮ基板であり、前記絶縁膜は、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半絶縁性基板は、ＧａＡｓ基板であり、前記絶縁膜は、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体チップ上の半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、
前記複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソース端子電極と、
前記複数個のソース端子電極の間に配列された複数個のドレイン端子電極と、
前記複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲート端子電極と、
前記ソース端子電極の下部の前記半絶縁性基板に配置されたＶＩＡホールと、
前記ＶＩＡホールの内壁面上に配置された絶縁膜と、
前記絶縁膜および前記半絶縁性基板の第２表面に形成され、前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極と
を備えることを特徴とする半導体装置。
【請求項６】
前記複数個のソース端子電極に、所定本数の前記ソースフィンガー電極を接続するソース電極配線と、
前記複数個のドレイン端子電極に、所定本数の前記ドレインフィンガー電極を接続するドレイン電極配線と、
前記複数個のゲート端子電極に、所定本数の前記ゲートフィンガー電極を接続するゲート電極配線と
を備えたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ソース電極配線と前記ドレイン電極配線とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部分を有することを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半絶縁性基板は、ＳｉＣ基板もしくはＧａＮ基板であり、前記絶縁膜は、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜であることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置。
【請求項１０】
前記半絶縁性基板は、ＧａＡｓ基板であり、前記絶縁膜は、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかであることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置。
【請求項１１】
半導体チップ上の半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極の下部の半絶縁性基板上に形成された動作層と、
前記動作層近傍の小口径のＶＩＡホールと前記接地導体近傍の大口径のＶＩＡホールとからなる多段ＶＩＡホールと、
前記多段ＶＩＡホールの内壁面上に配置された絶縁膜と、
前記絶縁膜および前記半絶縁性基板の第２表面に形成され、動作層近傍の前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極と
を備えることを特徴とする半導体装置。
【請求項１２】
前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記半絶縁性基板は、ＳｉＣ基板もしくはＧａＮ基板であり、前記絶縁膜は、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜であることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記半絶縁性基板は、ＧａＡｓ基板であり、前記絶縁膜は、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかであることを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記大口径ＶＩＡホールの中心が前記小口径ＶＩＡホールの中心よりも半導体チップの周辺方向へ偏芯していることを特徴とする請求項１１記載の半導体装置。
【請求項１６】
半絶縁性基板に対して、予めテーパのないマスク層をマスクとして垂直性の高いＶＩＡホールを形成する工程と、
前記ＶＩＡホールの内壁面上に絶縁膜を形成する工程と、
前記絶縁膜上に接地電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有するＶＩＡホールを形成する工程と、
前記ＶＩＡホールの内壁面上に絶縁膜を形成する工程と、
前記絶縁膜上に接地電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記マスク層の材料がアルミニウムであることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
第１表面に電極が形成された半絶縁性基板の第２表面に、前記半絶縁性基板よりもエッチング速度が小さい材料からなるマスク層を形成する工程と、
前記マスク層上にレジスト層を形成する工程と、
光が通る領域を設けた第１マスクパターンを通して前記レジスト層に光を照射し、前記レジスト層に第１開口を形成する工程と、
第１開口を形成した前記レジスト層を加熱し、前記レジスト層の第１開口の周辺に第１開口側に向かって厚さが薄くなる第１テーパ領域を形成する工程と、
前記レジスト層の第１開口を利用して前記マスク層をエッチングし、前記半絶縁性基板の第２表面の一部が露出する第２開口を形成すると共に、前記第２開口の周辺に第２開口側に向かって厚さが薄くなる第２テーパ領域を形成する工程と、
前記マスク層上に残った前記レジスト層を除去する工程と、
前記第２開口を利用して前記半絶縁性基板をエッチングし、前記半絶縁性基板の第２表面側に位置する部分の内径の幅がこれよりも第１表面側に位置する部分の内径の幅よりも大きい第３テーパ領域を有するＶＩＡホールを形成する工程と、
前記ＶＩＡホールの内壁面上に絶縁膜を形成する第８工程と、
前記絶縁膜上に接地電極を形成する第９工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
前記マスク層の材料がアルミニウムであることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１６〜２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記半絶縁性基板は、ＳｉＣ基板もしくはＧａＮ基板であり、前記絶縁膜は、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜であることを特徴とする請求項１６〜２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
前記半絶縁性基板は、ＧａＡｓ基板であり、前記絶縁膜は、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかであることを特徴とする請求項１６〜２０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波帯で使用する半導体装置およびその製造方法に関し、特にＧａＮ／ＳｉＣなど薄層化が困難な素子の接地電極形成におけるビア（ＶＩＡ）ホール構造に特徴を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波帯で使用する半導体装置、例えばマイクロ波電力増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。
【０００３】
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地用電極が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するＶＩＡホールを介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地用電極とが電気的に接続される。
【０００４】
ＶＩＡホールは、半絶縁性基板の一方の面から他方の面に貫通する穴を設け、ＶＩＡホールの内璧面に接地電極を形成した構造を有する。ＶＩＡホールは、例えばエッチングで形成され、接地電極はメッキや蒸着などで形成される。上記した構成のＶＩＡホールは、既に開示されている（例えば、特許文献１およびは特許文献２参照）。
【０００５】
一方、タングステン（Ｗ）を材質とするコンタクトプラグあるいはピアプラグを有する半導体装置およびその製造方法であって、コンタクトプラグあるいはピアプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置およびその製造方法については、既に開示されている（例えば、特許文献３参照）。
【０００６】
特許文献３においは、コンタクトホールまたはＶＩＡホール内に、ＴｉＮ膜等のバリアメタル膜を形成する。その後、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜をバリアメタル膜上に形成する。そして、ＣＶＤ法によりＷ核付け膜上にコンタクトプラグまたはＶＩＡプラグとしてＷプラグを形成する。
【０００７】
従来のＶＩＡホール構造においては、ＶＩＡホール内壁面の表面が粗面化されており、ＶＩＡホール内壁面上に配置される金属層と半絶縁性基板との反応が促進されやすい。
【０００８】
ＶＩＡホール側壁の金属層が半導体層に拡散するため、ＶＩＡホール近傍に形成されるドレイン領域などの強電界領域によって、ＶＩＡホール内に形成される接地電極からのキャリアの発生が誘起されて、ドレイン領域などの強電界領域と接地電極間にリーク電流の増大が発生しやすい。特に、高温動作時において、ＶＩＡホール内の粗面化部分に電界が集中し、ドレイン領域などの強電界領域と接地電極間に短絡状態が発生しやすい。
【０００９】
また、ＶＩＡホール内壁面上にバリアメタル膜のを配置する場合には、この配置されるバリアメタル膜と半絶縁性基板との反応によって、バリアメタル膜と半絶縁性基板との間にオーミックコンタクトが形成され、バリアメタル膜上に配置される金属層と半絶縁性基板との間のダイオード特性のバリア高さが高くなるという問題点もある。
【特許文献１】特開平２−２８８４０９号公報
【特許文献２】特開２００１−２８４２５号公報
【特許文献３】特開２００７−１９４４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ＶＩＡホール側壁の金属層が半導体層に拡散することを防止し、強電界領域と接地電極間の短絡状態の発生を防止する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一態様によれば、半導体チップ上の半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極の下部の半絶縁性基板上に形成された動作層と、前記動作層近傍のＶＩＡホールと、前記ＶＩＡホールの内壁面上に配置された絶縁膜と、前記絶縁膜および前記半絶縁性基板の第２表面に形成され、動作層近傍の前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極とを備える半導体装置が提供される。
【００１２】
本発明の他の態様によれば、半導体チップ上の半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、前記複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソース端子電極と、前記複数個のソース端子電極の間に配列された複数個のドレイン端子電極と、前記複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲート端子電極と、前記ソース端子電極の下部の前記半絶縁性基板に配置されたＶＩＡホールと、前記ＶＩＡホールの内壁面上に配置された絶縁膜と、前記絶縁膜および前記半絶縁性基板の第２表面に形成され、前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極とを備える半導体装置が提供される。
【００１３】
本発明の他の態様によれば、半導体チップ上の半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極の下部の半絶縁性基板上に形成された動作層と、前記動作層近傍の小口径のＶＩＡホールと前記接地導体近傍の大口径のＶＩＡホールとからなる多段ＶＩＡホールと、前記多段ＶＩＡホールの内壁面上に配置された絶縁膜と、前記絶縁膜および前記半絶縁性基板の第２表面に形成され、動作層近傍の前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極とを備える半導体装置が提供される。
【００１４】
本発明の他の態様によれば、半絶縁性基板に対して、予めテーパのないマスク層をマスクとして垂直性の高いＶＩＡホールを形成する工程と、前記ＶＩＡホールの内壁面上に絶縁膜を形成する工程と、前記絶縁膜上に接地電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１５】
本発明の他の態様によれば、半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有するＶＩＡホールを形成する工程と、前記ＶＩＡホールの内壁面上に絶縁膜を形成する工程と、前記絶縁膜上に接地電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
本発明の他の態様によれば、第１表面に電極が形成された半絶縁性基板の第２表面に、前記半絶縁性基板よりもエッチング速度が小さい材料からなるマスク層を形成する工程と、前記マスク層上にレジスト層を形成する工程と、光が通る領域を設けた第１マスクパターンを通して前記レジスト層に光を照射し、前記レジスト層に第１開口を形成する工程と、第１開口を形成した前記レジスト層を加熱し、前記レジスト層の第１開口の周辺に第１開口側に向かって厚さが薄くなる第１テーパ領域を形成する工程と、前記レジスト層の第１開口を利用して前記マスク層をエッチングし、前記半絶縁性基板の第２表面の一部が露出する第２開口を形成すると共に、前記第２開口の周辺に第２開口側に向かって厚さが薄くなる第２テーパ領域を形成する工程と、前記マスク層上に残った前記レジスト層を除去する工程と、前記第２開口を利用して前記半絶縁性基板をエッチングし、前記半絶縁性基板の第２表面側に位置する部分の内径の幅がこれよりも第１表面側に位置する部分の内径の幅よりも大きい第３テーパ領域を有するＶＩＡホールを形成する工程と、前記ＶＩＡホールの内壁面上に絶縁膜を形成する第８工程と、前記絶縁膜上に接地電極を形成する第９工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、ＶＩＡホール側壁の金属層が半導体層に拡散することを防止し、強電界領域と接地電極間の短絡状態の発生を防止する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１９】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２０】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１（ａ）に示すように表され、ＶＩＡホール近傍における模式的鳥瞰図は、図１（ｂ）に示すように表される。
【００２１】
また、第１の実施の形態に係る半導体装置において形成される垂直形状のＶＩＡホール３０の模式的断面構造は、図２に示すように表される。第１の実施の形態に係る半導体装置において形成されるテーパ形状のＶＩＡホール３０の模式的断面構造は、図３に示すように表される。
【００２２】
第１の実施の形態に係る半導体装置は、図１（ａ）および（ｂ）に示すように、半導体チップ１０上の半絶縁性基板１１と、半絶縁性基板１１の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４と、半絶縁性基板１１の第１表面と反対側の第２表面に配置された接地導体２６と、半絶縁性基板１１の第１表面に配置され,ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４,１４−１,１４−２,１４−３,１４−４,…、ソース端子電極１８,１８−１,１８−２,１８−３,１８−４,１８−５,…およびドレイン端子電極１２と、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４の下部の半絶縁性基板上に形成された動作層と、動作層近傍のＶＩＡホール３０,３０−１,３０−２,３０−３,３０−４,３０−５,…と、ＶＩＡホール３０,３０−１,３０−２,３０−３,３０−４,３０−５,…の内壁面３０ａ上に配置された絶縁膜４４と、絶縁膜４４および半絶縁性基板１１の第２表面に形成され、動作層近傍のソース端子電極１８,１８−１,１８−２,１８−３,１８−４,１８−５,…に対して半絶縁性基板１１の第２表面側から接続された接地電極４６とを備える。
【００２３】
半絶縁性基板１１としては、例えば、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかを適用することができる。
【００２４】
また、半絶縁性基板１１として、ＳｉＣ基板もしくはＧａＮ基板を用いる場合には、絶縁膜４４としては、例えば、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜を適用することができる。
【００２５】
また、半絶縁性基板１１として、ＧａＡｓ基板を用いる場合には、絶縁膜４４としては、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかを適用することができる。
【００２６】
第１の実施の形態に係る半導体装置において、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４の部分は、図１（ａ）に示すように、発熱部１６を形成する。図１（ａ）の例では、一方の端にゲート端子電極１４，１４−１，１４−２，１４−３，１４−４およびソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５が配置され、他方の端にドレイン端子電極１２が配置される。
【００２７】
半絶縁性基板１１の表面近傍において、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４の下部の半絶縁性基板１１上に動作層が形成される。動作層は発熱部１６を形成する。
【００２８】
第１の実施の形態に係る半導体装置は、動作層近傍のソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５に対して、ＶＩＡホール３０を形成する。
【００２９】
尚、ゲート端子電極１４，１４−１，１４−２，１４−３，１４−４は、ボンディングワイヤなどで周辺の入力側整合回路基板２２に接続され、また、ドレイン端子電極１２も、ボンディングワイヤなどで周辺の出力側整合回路基板２４に接続される。また、ソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５,…に対しては、図１（ｂ）に示すように、半絶縁性基板１１の裏面からＶＩＡホール３０が形成されて、ＶＩＡホールの内壁面３０ａ上には、絶縁膜４４が形成される。さらに、ＶＩＡホール３０の内壁面３０ａ上の絶縁膜４４上には、接地電極４６が形成されている。
【００３０】
半絶縁性基板１１の裏面には接地導体２６が形成されている。そして、回路素子を接地する場合、半絶縁性基板１１を貫通するＶＩＡホール３０を介して、半絶縁性基板１１上に設けた回路素子と半絶縁性基板１１の裏面に形成した接地導体２６とが電気的に接続される。
【００３１】
第１の実施の形態に係る半導体装置において、ＶＩＡホール３０を介した接地導体２６は、図１（ｂ）に示すように、円錐状のＶＩＡホール３０の内壁面３０ａに形成される絶縁膜４４および接地電極４６を介して、ソース端子電極１８に接続されている。
【００３２】
第１の実施の形態に係る半導体装置において形成されるテーパ形状のＶＩＡホール３０のより詳細な模式的断面構造は、図４に示すように表される。
【００３３】
第１の実施の形態に係る半導体装置のＶＩＡホール３０の構造においては、詳細には図４に示すように、ＶＩＡホール３０の内壁面３０ａの表面が粗面４５になされている。そこで、第１の実施の形態に係る半導体装置のＶＩＡホール３０の構造においては、ＶＩＡホール３０の内壁面３０ａ上に配置される絶縁膜４４によって、接地電極４６と半絶縁性基板１１との反応を防止し、ＶＩＡホール３０の側壁の金属層が半導体層に拡散することを防止することができる。この絶縁膜４４によって、ＶＩＡホール３０近傍に形成されるドレイン領域４２などの強電界領域によって、ＶＩＡホール３０内の接地電極４６からキャリアが誘起されることを抑制し、ドレイン領域４２などの強電界領域と接地電極４６間に発生するリーク電流の増大も防止することができる。特に、高温動作時において、ＶＩＡホール３０内の粗面４５の部分に電界が集中し、ドレイン領域４２などの強電界領域と接地電極４６間に短絡状態が発生しやすい点も抑制され、安定な高温動作を実現している。
【００３４】
また、ＶＩＡホール３０の内壁面３０ａ上に絶縁膜４４を配置することによって、バリアメタル膜を配置する場合には、この配置されるバリアメタル膜と半絶縁性基板１１との反応によって、バリアメタル膜と半絶縁性基板１１との間にオーミックコンタクトの形成も防止され、バリアメタル膜上に配置される金属層と半絶縁性基板１１との間のダイオード特性のバリア高さが高くなるという問題点も解消することができる。
【００３５】
（ＶＩＡホール形成工程）
第１の実施の形態に係る半導体装置の製造方法の一部において適用する、ＶＩＡホール３０の形成工程を詳細に説明する模式的断面構造は、図５に示すように表される。図５（ａ）は、フォトリソグラフィー工程図、図５（ｂ）は、第１開口３４ａの形成工程図、図５（ｃ）は、第１テーパ領域３４ｂの形成工程図、図５（ｄ）は、マスク層３３のエッチング工程図、図５（ｅ）は、マスク層３３を利用し、半絶縁性基板３１のエッチングにより、第３開口３１ｃを形成する工程図、図５（ｆ）は、絶縁膜４４、接地電極４６および接地導体２６を形成して、ＶＩＡホールを形成する工程図を示す。
【００３６】
第１の実施の形態に係る半導体装置の製造方法の一部において適用するＶＩＡホール３０の形成工程について、図５の工程図を参照して説明する。
【００３７】
（ａ）まず、図５（ａ）に示すように、半絶縁性基板３１の第１表面３１ａ、例えば半絶縁性基板３１の表面に、ある面積をもった電極３２が形成されている。半絶縁性基板３１は、例えば、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかを適用することができる。電極３２はＮｉなどで形成されている。電極３２には、例えば半絶縁性基板３１の第１表面３１ａに形成された回路素子（図示せず）のソース端子電極などが接続される。
【００３８】
半絶縁性基板３１の第２表面３１ｂ、例えば半絶縁性基板３１の裏面には、Ａｌなどの金属からなるマスク層３３が形成される。マスク層３３を形成する金属には、後述するように、半絶縁性基板３１をドライエッチングする際に使用するエッチングガスによるエッチング速度が、半絶縁性基板３１よりも小さい特性のものが使用される。また、マスク層３３上にレジスト層３４が形成される。
【００３９】
マスク層３３およびレジスト層３４が形成された半絶縁性基板３１の上方にマスクパターン３５が配置される。マスクパターン３５はその一部に光を透過する、例えば透孔３５ａが形成される。マスクパターン３５は、透孔３５ａと電極３２とが対面する位置関係になるように配置される。マスクパターン３５の図示上方、例えばマスクパターン３５を基準にして半絶縁性基板３１と反対側に光源３６が配置される。
【００４０】
（ｂ）次に、図５（ｂ）に示すように、光源３６からマスクパターン３５を通してレジスト層３４に光を照射し、その後、現像処理を行い、光が照射された部分、例えば電極３２と対面する位置に第１開口３４ａを形成する。このとき、第１開口３４ａの底にマスク層３３が露出する。なお、第１開口３４ａの面積は電極３２の面積よりも小さくなっている。また、ここではポジ型レジストの場合で説明している。しかし、ネガ型レジストを用いることもできる。
【００４１】
（ｃ）次に、図５（ｃ）に示すように、レジスト層３４を加熱する。この加熱で、第１開口３４ａを囲む縁上端の凸部がだれて、第１開口３４ａ側に向かって厚さが薄くなる第１テーパ領域３４ｂが、第１開口３４ａの周辺にたとえば環状に形成される。
【００４２】
（ｄ）次に、図５（ｄ）に示すように、レジスト層３４の第１開口３４ａを利用してマスク層３３をエッチングする。エッチングは、例えばＡｒガスあるいはＦ、Ｃｌなどのハロゲン系のガスを用いたドライエッチングで行われる。このエッチングで、マスク層３３に第２開口３３ａが形成され、第２開口３３ａの底に半絶縁性基板３１の第２表面（裏面）３１ｂが露出する。
【００４３】
マスク層３３をエッチングする際に、マスクとして機能するレジスト層３４は、第１開口３４ａの周辺が第１テーパ領域３４ｂになっている（図５（ｃ）参照）。そのため、マスク層３３をエッチングする場合に、第１テーパ領域３４ｂも、時間の経過とともに第１開口３４ａに近い厚さの薄い内側から外側へと順にエッチングが進み、第１開口３４ａの径が徐々に拡大する。
【００４４】
したがって、マスク層３３のエッチングは、まず第１開口３４ａの底に露出する部分がエッチングされる。その後、レジスト層３４の第１開口３４ａの口径の拡大に伴って、マスク層３３も内側から外側へと徐々にエッチングが進み、第２開口３３ａの口径が徐々に拡大する。このとき、マスク層３３の内側の方が外側よりもエッチングが進む。したがって、第２開口３３ａの周辺には、例えば第２開口３３ａ側に向かって厚さが徐々に薄くなる第２テーパ領域３３ｂが、たとえば環状に形成される。
【００４５】
（ｅ）次に、図５（ｅ）に示すように、レジスト層３４を除去し、その後、マスク層３３を利用して半絶縁性基板３１をエッチングする。半絶縁性基板３１のエッチングは、例えばＡｒガスあるいはＦ、Ｃｌなどのハロゲン系のガスを用いたドライエッチングで行われる。
【００４６】
（ｆ）半絶縁性基板３１のエッチングは、まず、第２開口３３ａの底に露出する部分、例えば半絶縁性基板３１面に垂直な点線ｄ６で囲まれた範囲で始まる。その後、図５（ｆ）に示すように、エッチングの進行によって半絶縁性基板３１を貫通する第３開口（ＶＩＡホール）３１ｃが形成される。
【００４７】
このとき、図５（ｄ）で説明したレジスト層３４の場合と同様、マスク層３３の第２テーパ領域３３ｂでも、厚さの薄い内側から厚い外側へとエッチングが順に進み、第２開口３３ａの口径が拡大する。したがって、半絶縁性基板３１は、第２開口３３ａの口径の拡大に伴って、第３開口３１ｃの形成と並行して、第３開口３１ｃの、例えば、図示上方の内径の幅が徐々に大きくなる。この場合、第３開口３１ｃの、例えば図示上方、例えば他方の第２表面３１ｂ側に位置する部分がエッチングの進みが早くなる。このため、点線ｄ５に示すように、例えば半絶縁性基板３１の第２表面３１ｂに開口する開口の内径の幅Ｗ５の方が、半絶縁性基板３１の第１表面３１ａに開口する開口の内径の幅Ｗ６よりも大きくなる。
【００４８】
したがって、半絶縁性基板３１の第２表面３１ｂから半絶縁性基板３１の第１表面３１ａに向かって、例えば内径の幅が徐々に小さくなる第３テーパ領域３１ｄを有する第３開口３１ｃが形成される。
【００４９】
次に、図５（ｆ）に示すようにマスク層３３を除去し、第３開口３１ｃの第３テーパ領域３１ｄのＶＩＡホール３０の内壁面上に絶縁膜４４を形成する。半絶縁性基板１１として、ＳｉＣ基板もしくはＧａＮ基板を用いる場合には、絶縁膜４４としては、例えば、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜を適用することができる。この場合、半絶縁性基板１１として、ＳｉＣ基板もしくはＧａＮ基板を用いる。また、絶縁膜４４としては、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかを適用することができる。この場合、半絶縁性基板１１として、ＧａＡｓ基板を用いる。
【００５０】
その後、蒸着あるいは無電界メッキなどの方法で、第３開口３１ｃの絶縁膜４４、第３開口３１ｃに面する電極３２の裏面に、Ａｕなどの金属からなる接地電極４６を形成し、半絶縁性基板３１の第２表面３１ｂに接地導体２６を形成し、ＶＩＡホール３０が完成する。
【００５１】
このとき、電極３２はＶＩＡホール３０を構成する穴の開口を、例えば塞いだ形になっている。
【００５２】
第１の実施の形態に係る半導体装置の製造方法の一部において適用するＶＩＡホール形成工程については、図５（ｅ）の点線ｄ５に示すように、第３開口３１ｃはその深さ方向において全体が第３テーパ領域３１ｄになっている。
【００５３】
接地電極４６を確実に形成するためには、深さ方向の全体がテーパ領域になっていることが望ましい。しかし、第３開口３１ｃの一部、例えば半絶縁性基板３１の第２表面３１ｂから連続する第３開口３１ｃの図示上方の一部領域のみにテーパ領域も設ける構成にしてもよい。この場合、全体がテーパ領域になっている場合に比べると効果は小さいものの、絶縁膜４４を介して接地電極４６を確実に形成する効果が得られる。
【００５４】
また、第３開口３１ｃの内面に絶縁膜４４を介して接地電極４６を形成する場合、マスク層３３を除去している。しかし、マスク層３３を除去することなく、マスク層３３の上から接地電極３７を形成することもできる。
【００５５】
（エッチング装置の構成）
第１の実施の形態に係る半導体装置の製造方法において、半絶縁性基板３１に対するＶＩＡホール３０の形成工程に適用するエッチング装置の模式的構成は、図６に示すように表される。
【００５６】
チャンバ１２１内の例えば下方にカソード１２２が配置されている。カソード１２２の上方でカソード１２２と対向する位置にアノード１２３が配置されている。例えばアノード１２３に高周波電源１２４が接続され、カソード１２２は接地されている。
【００５７】
エッチングを行う半絶縁性基板３１が、例えばカソード１２２上に搭載される。また、チャンバ１２１の図示上方には、エッチングガス、例えばＡｒガスあるいはＦ、Ｃｌなどハロゲン系元素を含むガスを供給する供給口１２５が設けられている。チャンバ１２１の図示下方には、チャンバ１２１内のガスを排出する排出口１２６が設けられている。
【００５８】
上記の構成で、供給口１２５からエッチングガスがチャンバ１２１内に送られる。エッチングガスは高周波電源１２４が発生する高周波で励起され、例えば加速されたイオンなどの作用で、半絶縁性基板３１がエッチングされる。
【００５９】
上記したＶＩＡホール３０の形成工程により形成されたＶＩＡホール３０の構成によれば、半絶縁性基板３１のＶＩＡホール３０の内面にテーパ領域を設けている。この場合、ＶＩＡホール３０の一方の開口が大きくなり、また、ＶＩＡホール３０の内面の傾斜が接地電極４６を形成する金属を受ける形になる。そのため、蒸着や無電界メッキなどの方法で接地電極４６を形成する場合、接地電極４６が確実に形成され、段切れが防止される。
【００６０】
また、半絶縁性基板３１としてＧａＮ基板あるいはＳｉＣ基板、サファイア基板、ダイヤモンド基板などを用いた場合、これらの物質は、ＶＩＡホール３０を形成するためにエッチングする際の反応性が乏しく、ＶＩＡホール３０の内面にテーパ領域を形成することが困難になっている。
【００６１】
例えばＳｉＣは化学的エッチングが困難であるため、ドライエッチングなどスパッタ性の強い物理的なエッチングになる。したがって、ＶＩＡホールを形成する場合に、テーパ領域を形成することが難しく、垂直なＶＩＡホールになりやすい。
【００６２】
しかし、Ａｌなどからなるテーパ加工したマスク層を用いれば、ＧａＮ基板あるいはＳｉＣ基板などに対しても、ＶＩＡホール３０の内面にテーパ領域を容易に形成でき、段切れのないＶＩＡホール３０が得られる。
【００６３】
また、ＶＩＡホール３０を形成する穴の一方の開口が大きくても、電極３２側の開口は小さくなっている。したがって、電極３２を大きくする必要がなく、回路の大形化が防止される。
【００６４】
本発明の第１の実施の形態によれば、ＶＩＡホール側壁の金属層が半導体層に拡散することを防止し、強電界領域と接地電極間の短絡状態の発生を防止する半導体装置およびその製造方法を提供することができる。
【００６５】
[第２の実施の形態]
第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図７に示すように表される。また、第２の実施の形態に係る半導体装置の模式的鳥瞰図は、図８に示すように表される。
【００６６】
第２の実施の形態に係る半導体装置は、図７および図８に示すように、半導体チップ１０上の半絶縁性基板１１と、半絶縁性基板１１の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４と、半絶縁性基板１１の第１表面と反対側の第２表面に配置された接地導体２６と、複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソース端子電極１８,１８−１,１８−２,…と、複数個のソース端子電極１８,１８−１,１８−２,…の間に配列された複数個のドレイン端子電極１２,１２−１,１２−２,…と、複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲート端子電極１４,１４−１,１４−２,１４−３,１４−４,…と、ソース端子電極１８,１８−１,１８−２,…の下部の半絶縁性基板１１に配置されたＶＩＡホール３０,３０−１,３０−２,…と、ＶＩＡホール３０,３０−１,３０−２,…の内壁面上に配置された絶縁膜４４と、絶縁膜４４および半絶縁性基板１１の第２表面に形成され、ソース端子電極１８,１８−１,１８−２,…に対して半絶縁性基板１１の第２表面側から接続された接地電極４６とを備える。
【００６７】
また、第２の実施の形態に係る半導体装置は、図７および図８に示すように、複数個のソース端子電極１８,１８−１,１８−２,…に、所定本数のソースフィンガー電極３を接続するソース電極配線（ＬＳ，ＮＳ，Ｍ）と、複数個のドレイン端子電極１２,１２−１,１２−２,…に、所定本数のドレインフィンガー電極４を接続するドレイン電極配線（ＬＤ，ＮＤ，Ｐ）と、複数個のゲート端子電極１４,１４−１,１４−２,１４−３,１４−４,…に、所定本数のゲートフィンガー電極２を接続するゲート電極配線ＬＧとを備える。
【００６８】
また、ソース電極配線（ＬＳ，ＮＳ，Ｍ）とドレイン電極配線（ＬＤ，ＮＤ，Ｐ）とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部１５を有する。
【００６９】
半絶縁性基板１１は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかを適用してもよい。
【００７０】
また、半絶縁性基板１１として、ＳｉＣ基板もしくはＧａＮ基板を適用する場合には、絶縁膜４４は、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜を用いることができる。
【００７１】
また、半絶縁性基板１１として、ＧａＡｓ基板を適用する場合には、絶縁膜４４は、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかを適用することができる。
【００７２】
また、図７および図８に示すように、半導体チップ１０上に配置された複数個のゲート端子電極１４−１,１４−２,１４−３,１４−４,…の配列側に隣接配置された入力側整合回路基板２２と、入力側整合回路基板２２上の出力端子２２−１とゲート端子電極１４とを接続するワイヤ９と、半導体チップ１０上に配置された複数個のソース端子電極１８および複数個のドレイン端子電極１２の配列側に隣接配置された出力側整合回路基板２４と、出力側整合回路基板２４上の入力端子２４−１とドレイン端子電極１２とを接続するワイヤ７と、半導体チップ１０を貫通し、複数個のソース端子電極１８―１,１８−２,…とそれぞれ接続される複数個のＶＩＡホール３０と、半導体チップ１０、入力側整合回路基板２２および出力側整合回路基板２４の裏面に共通に配置され、複数個のＶＩＡホール３０−１,３０−２,…を介して複数個のソース端子電極１８―１,１８−２,…と接続される接地導体２６とを備える。
【００７３】
第２の実施の形態に係る半導体装置においては、図７および図８に示すように、ソース端子電極１８―１,１８−２,…は、ソース端子電極１８―１,１８−２,…の下の半導体チップ１０内に形成されたＶＩＡホール３０−１,３０−２,…を介して接地導体２６に接続されて、接地されている。
【００７４】
第２の実施の形態に係る半導体装置は、ソース端子電極１８―１,１８−２,…の位置が、図１に示す第１の実施の形態に係る半導体装置におけるドレイン端子電極１２の位置に置き換えられており、かつソース端子電極１８―１,１８−２,…にＶＩＡホール３０―１,３０−２,…が形成されるため、ドレイン領域４２などの強電界領域がＶＩＡホール３０近傍に形成される構造となっている。このため、第２の実施の形態に係る半導体装置においては、ＶＩＡホール３０の内壁面３０ａ上に絶縁膜４４を配置し、さらに絶縁膜４４上に接地電極４６を形成するという構造的な特徴に基づく効果が第１の実施の形態に比べて、より顕著に表れる。
【００７５】
第２の実施の形態に係る半導体装置において形成されるテーパ形状のＶＩＡホール３０のより詳細な模式的断面構造は、図４と同様に表される。
【００７６】
第２の実施の形態に係る半導体装置のＶＩＡホール３０の構造においては、詳細には図４に示すように、ＶＩＡホール３０の内壁面３０ａの表面が粗面４５になされている。そこで、第２の実施の形態に係る半導体装置のＶＩＡホール３０の構造においては、ＶＩＡホール３０の内壁面３０ａ上に配置される絶縁膜４４によって、接地電極４６と半絶縁性基板１１との反応を防止し、ＶＩＡホール３０の側壁の金属層が半導体層に拡散することを防止することができる。この絶縁膜４４によって、ＶＩＡホール３０近傍に形成されるドレイン領域４２などの強電界領域によって、ＶＩＡホール３０内の接地電極４６からキャリアが誘起されることを抑制し、ドレイン領域４２などの強電界領域と接地電極４６間に発生するリーク電流の増大も防止することができる。特に、高温動作時において、ＶＩＡホール３０内の粗面４５の部分に電界が集中し、ドレイン領域４２などの強電界領域と接地電極４６間に短絡状態が発生しやすい点も抑制され、安定な高温動作を実現している。
【００７７】
また、ＶＩＡホール３０の内壁面３０ａ上に絶縁膜４４を配置することによって、バリアメタル膜を配置する場合には、この配置されるバリアメタル膜と半絶縁性基板１１との反応によって、バリアメタル膜と半絶縁性基板１１との間にオーミックコンタクトの形成も防止され、バリアメタル膜上に配置される金属層と半絶縁性基板１１との間のダイオード特性のバリア高さが高くなるという問題点も解消することができる。
【００７８】
その他の構成は図１〜図３と同様である。また、製造方法についても第１の実施の形態と同様である。
【００７９】
第２の実施の形態に係る半導体装置は、ソース端子電極１８―１,１８−２,…の位置が、図１に示す第１の実施の形態に係る半導体装置におけるドレイン端子電極１２の位置に置き換えられており、かつソース端子電極１８―１,１８−２,…にＶＩＡホール３０―１,３０−２,…が形成されるため、ゲート端子電極１４−１,１４−２,１４−３,１４−４,…とゲートフィンガー電極２との間の配線長を短くすることができる。
【００８０】
また、ゲートフィンガー電極２には、他のソースフィンガー電極３，ドレインフィンガー電極４とのオーバーレイが生じないため、ゲートフィンガー電極２の浮遊容量も小さくできるため、ＦＥＴの周波数特性に対する影響を小さくできる。
【００８１】
本発明の第２の実施の形態によれば、ゲート端子電極と入力用の整合回路とを接続するワイヤ長が短くて済むため、低入力インダクタンスの半導体装置を提供することができる。
【００８２】
本発明の第２の実施の形態によれば、ＶＩＡホール側壁の金属層が半導体層に拡散することを防止し、ドレイン領域などの強電界領域と接地電極間の短絡状態の発生を防止する半導体装置およびその製造方法を提供することができる。
【００８３】
[第３の実施の形態]
第３の実施の形態に係る半導体装置の平面パターン構成は、図９（ａ）に示すように表され、小口径のＶＩＡホール３０と大口径のＶＩＡホール２０からなる多段ＶＩＡホール近傍における模式的鳥瞰図は、図９（ｂ）に示すように表される。
【００８４】
第３の実施の形態に係る半導体装置において形成される小口径のＶＩＡホール３０と大口径のＶＩＡホール２０からなる多段ＶＩＡホールの３次元模式的構成は、図１０に示すように表される。
【００８５】
半第３の実施の形態に係る半導体装置の構成は、図９（ａ）および（ｂ）に示すように、半導体チップ１０上の半絶縁性基板１１と、半絶縁性基板１１の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４と、半絶縁性基板１１の第１表面と反対側の第２表面に配置された接地導体２６と、半絶縁性基板１１の第１表面に配置され,ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４,１４−１,１４−２,１４−３,１４−４,…、ソース端子電極１８,１８−１,１８−２,１８−３,１８−４,１８−５,…およびドレイン端子電極１２と、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４の下部の半絶縁性基板１１上に形成された動作層と、動作層近傍の小口径のＶＩＡホール３０と接地導体２６近傍の大口径のＶＩＡホール２０とからなる多段ＶＩＡホールと、多段ＶＩＡホールの内壁面（２０ｂ,３０ａ）上に配置された絶縁膜４４と、絶縁膜４４および半絶縁性基板１１の第２表面に形成され、動作層近傍のソース端子電極１８,１８−１,１８−２,１８−３,１８−４,１８−５,…に対して半絶縁性基板１１の第２表面側から接続された接地電極４６とを備える。
【００８６】
半絶縁性基板１１は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかで形成することができる。
【００８７】
半絶縁性基板１１として、ＳｉＣ基板もしくはＧａＮ基板を用いる場合には、絶縁膜４４としては、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜を適用することができる。
【００８８】
半絶縁性基板は１１として、ＧａＡｓ基板を用いる場合には、絶縁膜４４としては、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかを適用することができる。
【００８９】
また、第３の実施の形態に係る半導体装置においては、図９〜図１１に示すように、大口径のＶＩＡホール２０の中心が小口径のＶＩＡホール３０の中心よりも半導体チップ１０の周辺方向へ偏芯している。
【００９０】
さらに、第３の実施の形態に係る半導体装置において形成される小口径のＶＩＡホール３０と大口径のＶＩＡホール２０からなる多段ＶＩＡホールの模式的断面構造は、図９〜図１１に示すように、第１表面にソース端子電極１８が形成され、かつ第１表面と反対側の第２表面に貫通するＶＩＡホール３０およびＶＩＡホール２０からなる多段ＶＩＡホールが形成された半絶縁性基板１１と、ＶＩＡホール３０およびＶＩＡホール２０からなる多段ＶＩＡホールの内璧面３０ａ,２０ｂに形成された絶縁膜４４と、絶縁膜４４上に形成され、ソース端子電極１８と電気的に接続する接地電極４６と、ＶＩＡホール３０が、第２表面側に位置する部分の内径の幅Ｗ１が第１表面側に位置する部分の内径の幅Ｗ０よりも大きいテーパ領域を有すると共に、ＶＩＡホール２０が、第２表面側に位置する部分の内径の幅Ｗ２が第１表面側に位置する部分の内径の幅よりも大きいテーパ領域を有する。
【００９１】
図９（ａ）および（ｂ）に示すように、ゲート端子電極１４，１４−１，１４−２，１４−３，１４−４,…は、ボンディングワイヤなどで周辺の入力側整合回路基板２２に接続され、また、ドレイン端子電極１２も、ボンディングワイヤなどで周辺の出力側整合回路基板２４に接続される。また、ソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５,…に対しては、図９（ａ）および（ｂ）に示すように、ＶＩＡホール３０が形成されて、半絶縁性基板１１の裏面には接地導体２６が形成されている。そして、回路素子を接地する場合、半絶縁性基板１１を貫通するＶＩＡホール３０と、半絶縁性基板１１の途中まで形成されるＶＩＡホール２０からなる多段ＶＩＡホール（図１０参照）を介して、半絶縁性基板１１上に設けた回路素子と半絶縁性基板１１の裏面に形成した接地導体２６とが電気的に接続される。
【００９２】
第３の実施の形態に係る半導体装置のＶＩＡホール（２０,３０）の構造においては、図４と同様に、ＶＩＡホール（２０,３０）の内壁面の表面が粗面になされている。そこで、第３の実施の形態に係る半導体装置のＶＩＡホール（２０,３０）の構造においても、ＶＩＡホール（２０,３０）の内壁面（２０ｂ,３０ａ）上に配置される絶縁膜４４によって、接地電極４６と半絶縁性基板１１との反応を防止し、ＶＩＡホール（２０,３０）の側壁の金属層が半導体層に拡散することを防止している。この絶縁膜４４によって、ＶＩＡホール（２０,３０）近傍に形成されるドレイン領域などの強電界領域によって、ＶＩＡホール（２０,３０）内の接地電極４６からキャリアが誘起されることを抑制し、ドレイン領域などの強電界領域と接地電極４６間に発生するリーク電流の増大も防止することができる。特に、高温動作時において、ＶＩＡホール（２０,３０）内の粗面の部分に電界が集中し、ドレイン領域などの強電界領域と接地電極４６間に短絡状態が発生しやすい点も抑制され、安定な高温動作を実現している点も第１〜第２の実施の形態と同様である。
【００９３】
また、ＶＩＡホール（２０,３０）の内壁面（２０ｂ,３０ａ）上に絶縁膜４４を配置することによって、バリアメタル膜を配置する場合には、この配置されるバリアメタル膜と半絶縁性基板１１との反応によって、バリアメタル膜と半絶縁性基板１１との間にオーミックコンタクトの形成も防止され、バリアメタル膜上に配置される金属層と半絶縁性基板１１との間のダイオード特性のバリア高さが高くなるという問題点も解消することができる。
【００９４】
第３の実施の形態に係る半導体装置における多段ＶＩＡホールの構成においては、多段ＶＩＡホールを介した接地導体２６は、図９〜図１１に示すように、円錐状の１段のＶＩＡホール３０に対してさらにＶＩＡホール２０を形成して、ＶＩＡホール２０の内璧面２０ｂおよびＶＩＡホール３０の内壁面３０ａに形成される絶縁膜４４上の接地電極４６を介して接地される。
【００９５】
このような構造によって、ソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５,…の微細化に伴い、ＶＩＡホール３０は、さらに微細化されるが、ＶＩＡホール２０と多段構成に組み合わせることによって、厚い半絶縁性基板１１の半導体チップにおいても寄生インダクタンスの発生を抑制した接用電極を形成することができる。
【００９６】
薄層化が困難なＳｉＣを基板とするＧａＮＨＥＭＴ（High Electron Mobility Transistor）においては、ＶＩＡホール３０の長さは１００μｍにも達するが、第３の実施の形態に係る半導体装置における多段ＶＩＡホールの構成を適用することによって、寄生インダクタンスの発生を抑制した接地電極を形成することができる。
【００９７】
また、第３の実施の形態に係る半導体装置における多段ＶＩＡホールの構成においては、図９（ａ）および（ｂ）に示すように、動作層近傍のＶＩＡホール３０と、接地導体２６近傍のＶＩＡホール２０，２０−１，２０−２，２０−３，２０−４，２０−５,…とからなる多段ＶＩＡホールにおいて、ＶＩＡホール２０，２０−１，２０−２，２０−３，２０−４，２０−５,…の中心がＶＩＡホール３０の中心よりも半導体チップ１０の周辺方向へ偏芯している。
【００９８】
発熱部１６領域の直下まで延長してＶＩＡホール２０，２０−１，２０−２，２０−３，２０−４，２０−５,…を形成すると、空洞により熱の拡散を阻害する原因となるのに対して、このような構成により、発熱部１６の直下の熱拡散を阻害することなく、熱伝導性を確保することができる。
【００９９】
（多段ＶＩＡホールの形成工程１）
第３の実施の形態に係る半導体装置の製造方法においては、ＶＩＡホール３０の形成工程において、接地電極４６を形成する前に、更に大口径のＶＩＡホール２０を形成し、多段ＶＩＡホールを形成した後、絶縁膜４４および接地電極４６を形成する（例えば、図１２（ｃ）参照）。
【０１００】
第３の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程において、小口径のＶＩＡホール３０の形成工程は、図１２（ａ）に示すように表され、大口径のＶＩＡホール２０の形成工程は、図１２（ｂ）に示すように表され、絶縁膜４４および接地電極４６の形成工程は、図１２（ｃ）に示すように表される。
【０１０１】
（ａ）まず、図１２（ａ）に示すように、半絶縁性基板１１の第１表面上に電極３２を形成後、前述の小口径のＶＩＡホール３０の形成工程により、ＶＩＡホール３０を形成する。上述のＡｌなどからなるテーパ加工したマスク層を用いることにより、ＧａＮ基板あるいはＳｉＣ基板などからなる半絶縁性基板１１に対しても、ＶＩＡホール３０の内面にテーパ領域を容易に形成できる。また、ＶＩＡホール３０を形成する穴の一方の開口の幅Ｗ１が大きく、電極３２側の開口の幅Ｗ０は小さくなっている。したがって、電極３２を大きくする必要がなく、回路の大形化が防止される。
【０１０２】
（ｂ）次に、図１２（ｂ）に示すように、ＶＩＡホール３０の形成工程と同様の工程により、大口径のＶＩＡホール２０を形成する。ＶＩＡホール３０の形成工程と異なる点は、マスクパターン３５（図５（ａ））の幅を広く形成した点である。上述のＡｌなどからなるテーパ加工したマスク層を用いることにより、ＧａＮ基板あるいはＳｉＣ基板などからなる半絶縁性基板１１に対しても、大口径のＶＩＡホール２０の内面にテーパ領域を容易に形成できる。また、大口径のＶＩＡホール２０を形成する穴の一方の開口の幅Ｗ２が大きく、電極３２側の開口の幅はＷ０よりも大きくなっている。エッチング時間を制御することで、小口径のＶＩＡホール３０の部分を深さＤ１のみ残し、大口径のＶＩＡホール２０の部分の深さをＤ２に設定することができる。
【０１０３】
（ｃ）次に、図１２（ｃ）に示すように、スパッタリングあるいはＣＶＤなどの方法で、大口径ＶＩＡホール２０の内璧面２０ｂ、および小口径ＶＩＡホール３０の内壁面３０ａに、絶縁膜４４を形成する。
【０１０４】
（ｄ）次に、図１２（ｃ）に示すように、蒸着あるいは無電界メッキなどの方法で、半絶縁性基板１１の第２表面（裏面）、および絶縁膜４４上に、Ａｕなどの金属からなる接地電極４６を形成し、多段ＶＩＡホールが完成する。
【０１０５】
このとき、電極３２はＶＩＡホール３０を構成する穴の開口を、例えば塞いだ形になっている。
【０１０６】
絶縁膜４４および接地電極４６を確実に形成するためには、小口径のＶＩＡホール３０および大口径のＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることが望ましい。
【０１０７】
上述の多段ＶＩＡホールの形成工程１を適用した第３の実施の形態に係る半導体装置の製造方法によれば、図１２（ｃ）に示すように、動作層近傍には小口径のＶＩＡホール３０を用いて表面電極３２と微細な面積で接続し、接地導体２６近傍では口径を広げることで接地電極４６に接続されるソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５のインダクタンスを抑制することができる。
【０１０８】
さらに、図９〜図１１に示すように、大口径のＶＩＡホール２０を半導体チップ１０の外側に偏芯させることで発熱領域の直下にはＶＩＡホール（２０,３０）による空洞を広げないで、熱放散の効率を向上することができる。
【０１０９】
さらに、図１２（ｃ）に示すように、小口径のＶＩＡホール３０および大口径のＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることからＶＩＡホールの段切れなどを防止することができる。
【０１１０】
（多段ＶＩＡホールの形成工程２）
第３の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の別の工程は、図１３に示すように表される。すなわち、小口径のＶＩＡホール３０となる深さＤ１の溝の形成工程は図１３（ａ）に示すように表され、大口径のＶＩＡホール２０の形成工程は図１３（ｂ）に示すように表され、接地電極４６の形成工程は図１３（ｃ）に示すように表される。
【０１１１】
（ａ）まず、図１３（ａ）に示すように、半絶縁性基板１１の第１表面上に、ドライエッチング工程により、幅Ｗ７、深さＤ１の溝を形成する。さらに、絶縁膜４３および電極３２を形成する。この工程においては、前述の図６に示されるエッチング装置を適用することができる。
【０１１２】
（ｂ）次に、図１３（ｂ）に示すように、図５において説明した小口径のＶＩＡホール形成工程と同様の工程により、大口径のＶＩＡホール２０を形成する。小口径のＶＩＡホール形成工程と異なる点は、マスクパターン３５（図５（ａ））の幅を広く形成した点である。Ａｌなどからなるテーパ加工したマスク層を用いることにより、ＧａＮ基板あるいはＳｉＣ基板などからなる半絶縁性基板１１に対しても、大口径のＶＩＡホール２０の内面にテーパ領域を容易に形成できる。また、大口径のＶＩＡホール２０を形成する穴の一方の開口の幅Ｗ４が大きく、電極３２側の開口の幅はＷ７よりも大きく形成されている。エッチング時間を制御することで、半絶縁性基板１１の第１表面近傍で深さＤ１のみを残し、大口径のＶＩＡホール２０の部分の深さをＤ２に設定することができる。結果として、図１３（ｂ）に示すように、大口径のＶＩＡホール２０の形成工程によって、電極３２の底部がエッチングされ、幅Ｗ３の開口が形成される。幅Ｗ３を構成する開口穴によって、結果として、深さＤ１の小口径のＶＩＡホールが形成されている。このとき、電極３２は幅Ｗ３を構成する開口穴の内璧を被覆する形になっている。
【０１１３】
（ｃ）次に、図１３（ｃ）に示すように、ＶＩＡホール２０の内壁面上に絶縁膜４４を形成する。半絶縁性基板１１として、ＳｉＣ基板もしくはＧａＮ基板を用いる場合には、絶縁膜４４としては、例えば、Ａｌ2Ｏ3膜もしくはＨｆＯ2膜を適用することができる。この場合、半絶縁性基板１１として、ＳｉＣ基板もしくはＧａＮ基板を用いる。また、絶縁膜４４としては、酸化膜、窒化膜、酸窒化膜もしくはこれらの多層膜のいずれかを適用することができる。この場合、半絶縁性基板１１として、ＧａＡｓ基板を用いる。
【０１１４】
その後、図１３（ｃ）に示すように、蒸着あるいは無電界メッキなどの方法で、大口径のＶＩＡホール２０の絶縁膜４４上にＡｕなどの金属からなる接地電極４６を形成し、同様に半絶縁性基板１１の第２表面（裏面）に、Ａｕなどの金属からなる接地導体２６を形成し、多段ＶＩＡホールが完成する。
【０１１５】
このとき、幅Ｗ３を構成する開口穴の内璧を被覆する電極３２は、接地電極４６に接続される。
【０１１６】
接地電極４６を確実に形成するためには、深さＤ１,幅Ｗ３の開口を有する小口径のＶＩＡホール３０と、大口径のＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることが望ましい。
【０１１７】
上述の多段ＶＩＡホールの形成工程２を適用した第３の実施の形態に係る半導体装置の製造方法によれば、図１３（ｃ）に示すように、動作層近傍には小口径ＶＩＡホール３０を用いて表面電極３２と微細な面積で接続し、接地近傍では口径を広げることで接地電極４６に接続されるソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５のインダクタンスを抑制することができる。
【０１１８】
さらに、図９〜図１１に示すように、大口径ＶＩＡホール２０を半導体チップの外側に偏芯させることで発熱領域の直下にはＶＩＡホールによる空洞を広げないで、熱放散の効率を向上することができる。
【０１１９】
さらに、図１３（ｃ）に示すように、小口径ＶＩＡホール３０と底部で接した大口径ＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることからＶＩＡホールの段切れなどを防止することができる。
【０１２０】
第３の実施の形態に係る半導体装置およびその製造方法によれば、動作層近傍には小口径のＶＩＡホールを用いて表面電極と微細な面積で接続し、接地近傍では口径を広げることで接地用電極に接続されるソース端子電極のインダクタンスを抑制することができる。
【０１２１】
さらに、第３の実施の形態に係る半導体装置およびその製造方法によれば、大口径ＶＩＡホールを半導体チップの外側に偏芯させることで発熱領域の直下には大口径ＶＩＡホールによる空洞を広げないで、熱放散の効率を向上することができる。
【０１２２】
さらに、第３の実施の形態に係る半導体装置およびその製造方法によれば、小口径ＶＩＡホールと大口径ＶＩＡホールからなる多段ＶＩＡホールの内璧面に内径の幅が変化するテーパ領域が形成されて、ＶＩＡホールの内璧面に導電層が確実に形成され、段切れのないＶＩＡホールを形成することができる。
【０１２３】
本発明の第３の実施の形態によれば、ＶＩＡホール側壁の金属層が半導体層に拡散することを防止し、ドレイン領域などの強電界領域と接地電極間の短絡状態の発生を防止する半導体装置およびその製造方法を提供することができる。
【０１２４】
[その他の実施の形態]
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１２５】
なお、増幅素子はＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やＨＢＴ（Hetero-junction Bipolar Transistor）など他の増幅素子にも適用できることは言うまでもない。
【０１２６】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１２７】
本発明の半導体装置およびその製造方法は、ＳｉＣ基板やＧａＮウェハ基板などの薄層化の困難な半導体装置に適用され、内部整合型電力増幅素子、電力ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、マイクロ波電力増幅器、ミリ波電力増幅器などの幅広い適用分野を有する。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的構成であって、（ａ）模式的平面パターン構成図、（ｂ）ＶＩＡホール近傍における模式的鳥瞰図。
【図２】本発明の第１の実施の形態に係る半導体装置において形成される垂直形状のＶＩＡホール３０の模式的断面構造図。
【図３】本発明の第１の実施の形態に係る半導体装置において形成されるテーパ形状のＶＩＡホール３０の模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置において形成されるテーパ形状のＶＩＡホール３０のより詳細な模式的断面構造図。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一部において適用する、ＶＩＡホールの形成工程を詳細に説明する模式的断面構造図であって、（ａ）フォトリソグラフィー工程図、（ｂ）第１開口３４ａの形成工程図、（ｃ）第１テーパ領域３４ｂの形成工程図、（ｄ）マスク層３３のエッチング工程図、（ｅ）マスク層３３を利用し、半絶縁性基板３１のエッチングにより、第３開口３１ｃを形成する工程図、（ｆ）絶縁膜４４、接地電極４６および接地導体２６を形成して、ＶＩＡホールを形成する工程図。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法において、半絶縁性基板に対するＶＩＡホール形成工程に適用するエッチング装置の模式的構成図を示す。
【図７】本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図８】本発明の第２の実施の形態に係る半導体装置のＶＩＡホール３０近傍における模式的鳥瞰図。
【図９】本発明の第３の実施の形態に係る半導体装置の模式的構成であって、（ａ）平面パターン構成図、（ｂ）ＶＩＡホール２０およびＶＩＡホール３０近傍における模式的鳥瞰図。
【図１０】本発明の第３の実施の形態に係る半導体装置において形成される大口径のＶＩＡホール２０と小口径のＶＩＡホール３０による多段ＶＩＡホールの３次元模式的構成図。
【図１１】本発明の第３の実施の形態に係る半導体装置において形成される大口径のＶＩＡホール２０と小口径のＶＩＡホール３０による多段ＶＩＡホールの模式的断面構造図。
【図１２】本発明の第３の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の説明図であって、（ａ）小口径のＶＩＡホール３０の形成工程図、（ｂ）大口径のＶＩＡホール２０の形成工程図、（ｃ）絶縁膜４４および接地電極４６の形成工程図。
【図１３】本発明の第３の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の別の工程の説明図であって、（ａ）絶縁膜４３および電極３２を有し、深さＤ１の溝を有する小口径のＶＩＡホール３０の形成工程図、（ｂ）大口径のＶＩＡホール２０の形成工程図、（ｃ）絶縁膜４４、接地電極４６および接地導体２６の形成工程図。
【符号の説明】
【０１２９】
２…ゲートフィンガー電極
３…ソースフィンガー電極
４…ドレインフィンガー電極
７,９…ワイヤ
１０…半導体チップ
１１，３１…半絶縁性基板
１２…ドレイン端子電極
１４，１４−１，１４−２，１４−３，１４−４…ゲート端子電極
１５…オーバーレイもしくはエアブリッジ配線部
１６…発熱部
１８，１８−１，１８−２，１８−３，１８−４，１８−５…ソース端子電極
２０，２０−１，２０−２，２０−３，２０−４，２０−５,３０…ＶＩＡホール
２０ｂ…ＶＩＡホール２０の内壁面
２２…入力側整合回路基板
２４…出力側整合回路基板
２６…接地導体
３０ａ…ＶＩＡホール３０の内壁面
３１ａ…半絶縁性基板の第１表面
３１ｂ…半絶縁性基板の第２表面（裏面）
３１ｃ…第３開口
３１ｄ…第３テーパ領域
３２…電極
３３…マスク層
３３ａ…第２開口
３３ｂ…第２テーパ領域
３４…レジスト層
３４ａ…第１開口
３４ｂ…第１テーパ領域
３５…マスクパターン
３５ａ…透孔
３６…光源
４２…ドレイン領域
４３,４４…絶縁膜
４５…粗面
４６…接地電極
Ｗ０，Ｗ１，Ｗ３, Ｗ５，Ｗ６…ＶＩＡホール３０の内径の幅
Ｗ２，Ｗ４…ＶＩＡホール２０の内径の幅
１２１…チャンバ
１２２…カソード
１２３…アノード
１２４…高周波電源
１２５…供給口
１２６…排出口
【図１】
2010027703.tif 000003
【図２】
2010027703.tif 000004
【図３】
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【図４】
2010027703.tif 000006
【図５】
2010027703.tif 000007
【図６】
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【図７】
2010027703.tif 000009
【図８】
2010027703.tif 000010
【図９】
2010027703.tif 000011
【図１０】
2010027703.tif 000012
【図１１】
2010027703.tif 000013
【図１２】
2010027703.tif 000014
【図１３】
2010027703.tif 000015