(57)【要約】【課題】電流が、縦方向、横方向、そして縦方向と連続的に流れる半導体装置において縦方向並びに横方向の電流経路に係る電気抵抗を低減し、高効率、高性能な半導体装置を実現する。【解決手段】本発明の半導体装置は、半導体基板の表面側にドレインを共有するＭＯＳ構造が２つ形成され、かつ、半導体基板の裏面側のＮ＋型ドレイン層７の内部に、一方のＭＯＳ構造のドレイン領域から他方のＭＯＳ構造のドレイン領域まで、延在して形成された複数の堀状の開口部４を有する。堀状の開口部４はＮ＋型ドレイン層７の内部の、Ｎ＋型ドレイン層７とＮ−型エピ層８の境界近傍まで、深く形成されている。そして、堀状の開口部４の中には裏面電極５と電気的に接続された、Ｎ＋型ドレイン層７に比べて抵抗の低い、金属電極６が形成されている。【選択図】図３
2010087096.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面側に形成されたドレインを共有する２つのＭＯＳ構造と、
前記半導体基板の裏面側に前記ＭＯＳ構造の一方のドレイン領域から、前記ＭＯＳ構造の他方の前記ドレイン領域まで延在して形成された堀状の開口部と、
前記堀状の開口部の中に形成された金属電極と、
前記金属電極と電気的に接続された裏面電極と、を備えることを特徴とする半導体装置。
【請求項２】
半導体基板の表面にドレイン領域から電流を導出するために形成されたドレイン導出端子と、
前記半導体基板の裏面にソース領域の下方の前記ドレイン領域から前記ドレイン導出端子の下方の領域まで延在して形成された堀状の開口部と、
前記堀状の開口部の中に形成された金属電極と、
前記金属電極と電気的に接続された裏面電極と、を備えることを特徴とする半導体装置。
【請求項３】
前記堀状の開口部が前記ドレイン導出端子と接続するように形成されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は第１導電型であり、
前記ＭＯＳ構造は、前記半導体基板の表面側に形成された第２導電型のチャネル層と、
複数のゲート絶縁膜及びゲート電極と、
前記ゲート絶縁膜に隣接して形成された第１導電型のソース層と、
前記ソース層と電気的に接続して形成されたソース電極と、
前記ソース層に挟まれ、前記半導体基板の表面から前記チャネル層の内部まで延在して形成された第２導電型のボディ層と、を備え、前記金属電極及び前記裏面電極はドレイン電極であることを特徴とする請求項１乃至請求項３に記載の半導体装置。
【請求項５】
前記開口部がアーチ状の形状で形成されることを特徴とする請求項１乃至請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極はトレンチ型であることを特徴とする請求項１乃至請求項５に記載の半導体装置。
【請求項７】
半導体基板の表面側にドレインを共有する２つのＭＯＳ構造を形成する工程と、
前記半導体基板の裏面側に前記ＭＯＳ構造の一方の前記ドレイン領域から、前記ＭＯＳ構造の他方の前記ドレイン領域まで延在する堀状の開口部を形成する工程と、
前記堀状の開口部の中に金属電極を形成する工程と、
前記金属電極と電気的に接続する裏面電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の表面にドレイン領域から電流を導出するためのドレイン導出端子を形成する工程と、
前記半導体基板の裏面側にソースの下方のドレイン領域から前記ドレイン導出端子の下方まで延在する堀状の開口部を形成する工程と、
前記堀状の開口部の中に金属電極を形成する工程と、
前記金属電極と電気的に接続する裏面電極を形成する工程と、を含むことを特徴とする
半導体装置の製造方法。
【請求項９】
前記堀状の開口部を前記ドレイン導出端子に接続して形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板の縦方向及び横方向に電流を流すＭＯＳ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板内を縦方向、横方向、そして縦方向と連続的に電流が流れるＭＯＳ型半導体装置が存在する。その第１の例として、携帯電話等に使用されるリチューム電池の充放電時の保護回路として、図１５に示すような、ドレインを共有する２つのＭＯＳ型ＦＥＴで構成される半導体装置１０２が挙げられる。図１５における、当該半導体装置１０２の動作を簡単に説明する。図１５の左向きの矢印は、リチューム電池１０１が充電する場合の電流の流れる方向である。また、右向きの矢印は、リチューム電池１０１が放電する、即ち、携帯電話を使用しているときの電流の流れを示している。充電時は放電用ＦＥＴ（Ｄ・ＦＥＴ）１０３側の寄生ダイオード１０３ａが順方向に、充電用ＦＥＴ（Ｃ・ＦＥＴ）１０４の寄生ダイオード１０４ａが逆方向にバイアスされるので、充電用ＦＥＴ（Ｃ・ＦＥＴ）１０４がオンしない限り、このままでは電流は流れない。
【０００３】
この場合、コントロール用デバイス１０５がリチューム電池１０１の電圧を感知しＣ・ＦＥＴ１０４のゲートに電圧を印加し、Ｃ・ＦＥＴ１０４をオンすることにより、図１５の左向き矢印の方向へ充電電流が流れ、リチューム電池１０１は充電される。リチューム電池１０１が、所定の電圧まで充電されたのを感知し、コントロール用デバイス１０５はＣ・ＦＥＴ１０４のゲート信号をオフにして、Ｄ・ＦＥＴ１０３側のゲートに電圧を印加し、Ｄ・ＦＥＴ１０３をオンにする。この場合Ｃ・ＦＥＴ１０４はオフだが寄生ダイオード１０４ａは順方向になるため、図１５の右向きの放電回路が確保される。
【０００４】
それでは係る保護回路に使用される、ドレインを共有するＭＯＳ型ＦＥＴを２個含む半導体装置１０２にかかる半導体チップについて、図１６にその表面から見た平面図を、図１７にその裏面図を、また図１８に図１７のＡ−Ａ間による断面図を示す。図１６には、半導体基板の表面側に、Ｓ１で表示されるソースバンプ電極１０６とＧ１で表示されるゲートバンプ電極１０７を含むＭＯＳ構造と、Ｓ２で表示されるソースバンプ電極１０６とＧ２で表示されるゲートバンプ電極１０７とを含むＭＯＳ構造とからなる、２つのＭＯＳ構造が形成されているのが示される。また、図１７、図１８から、それぞれのＭＯＳ構造に対して８つのビアホール１０８が、半導体基板の裏面からＮ＋型ドレイン層１０９の中に、Ｎ＋型ドレイン層１０９とＮ−型エピ層１１０の境界近くまで、形成されているのが示される。Ｓ１、Ｓ２、Ｇ１、Ｇ２はハンダバンプであり、当該チップは、Ｆｌｉｐ  Ｃｈｉｐを構成している。なお、図１７における点線で示すＳ１等は、裏面から透視してみたハンダバンプを点線で表している。
【０００５】
図１８に示されるように、２つのＦＥＴは、ドレインを共通にした縦型ＭＯＳＦＥＴを構成している。また、基板の縦方向に、Ｐ＋型ボディ層１１２、Ｐ型チャネル層１１１からなるＰ型半導体層とＮ−型エピ層１１０、Ｎ＋型ドレイン層１０９からなるＮ型半導体層により、図１５に示す、寄生ダイオード１０３ａ、１０４ａが形成されている。かかる半導体チップ内の、電流の流れについて以下に記す。例えば、前述の保護回路で、充電動作が行われている場合を考えてみる。この場合、図１５の右側のＣ・ＦＥＴ１０４がオンするようにゲートに電圧が印加され、左側のＤ・ＦＥＴ１０３はその寄生ダイオード１０３ａが順方向であり充電電流が流れる。これを図１８で、ソースバンプ電極Ｓ１がリチューム電池１０１の負電極側に接続されているとして考えると、矢印で示すように、ソースバンプ電極Ｓ２側のＦＥＴ（Ｃ・ＦＥＴ１０４に相当）がオンし、Ｎ＋型ドレイン層１０９からＮ−型エピ層１１０、Ｐ型チャネル層１１１を経由し、Ｎ＋型ソース層１１３に向かって、下から上に縦方向の電流が流れる。ソースバンプ電極Ｓ１側のＦＥＴ（Ｄ・ＦＥＴ１０３に相当）はオフ状態であるが、Ｐ＋型ボディ層１１２、Ｐ型チャネル層１１１とＮ−型エピ層１１０、Ｎ＋型ドレイン層１０９からなる寄生ダイオードが順方向となるため、矢印で示すように、其のルートを辿って上から下へ縦方向の電流が流れる。
【０００６】
即ち、図１８の矢印で示すように、ソースバンプ電極Ｓ１側の寄生ダイオードを経由して縦方向にドレインに流れ込む電流が、共通ドレインを横方向に流れ、ソースバンプ電極Ｓ２側の、オンしているＦＥＴのチャネル層を縦方向に流れ、Ｓ１からＳ２に通じる電流経路を形成する。この場合、バンプＳ１側の寄生ダイオード１０３ａを経由して、縦方向にドレインに流れ込む電流は、Ｎ＋型ドレイン層１０９より抵抗の小さな、ビアホール１０８内に形成された金属電極１１４を経由して、裏面電極１１５に流れ、次に裏面電極１１５内を横方向に流れてから、隣のＦＥＴのビアホール１０８に形成された、金属電極１１４を縦方向に流れ、チャネル層を経由して、当該ＦＥＴのＮ＋型ソース層１１３に流れ込む。従来のように、ビアホール１０８が形成されず、電流がＮ＋型ドレイン層１０９を経由して流れざるを得なかった場合に比し、ビアホール１０８を形成し、ビアホール１０８内と裏面電極１１５を、電気的に接続する金属電極１１４を形成することにより、かかる電流経路の抵抗は大きく減少した。
【０００７】
半導体基板内を縦方向、横方向、次に縦方向と連続的に電流が流れる、第２の例として、パワー系の縦型ＭＯＳＦＥＴであって、Ｆｌｉｐ  Ｃｈｉｐ用として、ドレイン電極を半導体基板の表面から取り出す半導体装置がある。図１９により、第１の例と同一の構成については、同一の符号を使用して説明する。この場合も、ドレイン層の抵抗を低減するためビアホール１０８が、半導体基板の裏面から、Ｎ＋型ドレイン層１０９とＮ−型エピ層１１０の境界近くまでの、Ｎ＋型ドレイン層１０９内に形成される。したがって、矢印で示すように、電流はＮ＋型ソース層１１３から、Ｐ型チャネル層１１１に形成されたＮ型チャネル層を通り、ビアホール１０８内の金属電極１１４を、縦方向に裏面電極１１５まで流れる。次に裏面電極１１５内を横方向に、半導体基板の表面にドレイン導出電極１１６が形成された、直下のビアホール１０８部分まで流れる。最後に当該ビアホール１０８を経由して、ドレイン導出電極１１６に向かう、縦方向の電流が流れる。なお、ドレイン導出電極１１６の直下のビアホール１０８は、通常Ｎ―型エピ層１１０内部まで形成される。
【０００８】
このように、半導体基板の裏面側にビアホール１０８を形成し、裏面電極１１５と電気的に接続することにより、縦型ＭＯＳＦＥＴのドレイン抵抗を低下させることについては、以下の特許文献に記載されている。
【特許文献１】特開２００８−６６６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述の電流が縦方向、横方向、次に縦方向と連続して流れる半導体装置において、縦方向に流れる電流に対する抵抗は、半導体基板の裏面にビアホールを形成し、ビアホール内壁に、裏面電極と電気的に接続された金属電極を形成することにより、ビアホールが形成されない場合に比して大きく低減した。しかし、なお、ビアホール内から裏面電極にいたる、金属電極の抵抗は存在する。また、裏面電極内を横方向に流れる電流に対する裏面電極の抵抗は、半導体チップを小型化、即ち、縦横一定比率でシュリンクした場合も、裏面電極の比抵抗や厚みで決まる値をそのまま維持する。したがって、縦方向、横方向、次に縦方向と連続して流れる電流経路の電気抵抗を、更に低下させる事が可能な、高効率、高性能な半導体装置の開発が課題となる。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板の表面側に形成されたドレインを共有する２つのＭＯＳ構造と、前記半導体基板の裏面側に前記ＭＯＳ構造の一方のドレイン領域から、前記ＭＯＳ構造の他方の前記ドレイン領域まで延在して形成された堀状の開口部と、前記堀状の開口部の中に形成された金属電極と、前記金属電極と電気的に接続された裏面電極と、を備えることを特徴とする。
【００１１】
また、本発明の半導体装置は、半導体基板の表面にドレイン領域から電流を導出するために形成されたドレイン導出端子と、前記半導体基板の裏面にソース領域の下方の前記ドレイン領域から前記ドレイン導出端子の下方の領域まで延在して形成された堀状の開口部と、前記堀状の開口部の中に形成された金属電極と、前記金属電極と電気的に接続された裏面電極と、を備えることを特徴とする。
【００１２】
更に、本発明の半導体装置は、前記半導体基板が第１導電型であり、前記ＭＯＳ構造は、前記半導体基板の表面側に形成された第２導電型のチャネル層と、複数のゲート絶縁膜及びゲート電極と、前記ゲート絶縁膜に隣接して形成された第１導電型のソース層と、前記ソース層と電気的に接続して形成されたソース電極と、前記ソース層に挟まれ、前記半導体基板の表面から前記チャネル層の内部まで延在して形成された第２導電型のボディ層と、を備え、前記内壁はドレインとして機能し、前記金属電極及び前記裏面電極はドレイン電極であることを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、半導体基板の表面側にドレインを共有する２つのＭＯＳ構造を形成する工程と、前記半導体基板の裏面側に前記ＭＯＳ構造の一方の前記ドレイン領域から、前記ＭＯＳ構造の他方の前記ドレイン領域まで延在する堀状の開口部を形成する工程と、前記堀状の開口部の中に金属電極を形成する工程と、前記金属電極と電気的に接続する裏面電極を形成する工程と、を含むことを特徴とする。
【００１４】
更に、本発明の半導体装置の製造方法は、半導体基板の表面にドレイン領域から電流を導出するためのドレイン導出端子を形成する工程と、前記半導体基板の裏面側にソースの下方のドレイン領域から前記ドレイン導出端子の下方まで延在する堀状の開口部を形成する工程と、前記堀状の開口部の中に金属電極を形成する工程と、前記金属電極と電気的に接続する裏面電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置の製造方法によれば、半導体基板の表面から縦方向、横方向、そして最後に、また、縦方向に連続して流れる電流経路の電気抵抗を低減する事が可能となり、高性能な半導体装置を製造する事ができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。初めに、図１〜図３において、本発明に係る、第１の実施形態についての半導体装置の特徴について、詳細に説明する。図１は本発明の第１の実施形態における半導体チップの平面図である。また、図２はその裏面図である。図３は、図２のＡ−Ａ間の断面図である。図１は、従来例と同様、半導体基板の表面に、Ｓ１で表示するソースバンプ電極１とＧ１で表示するゲートバンプ電極２からなるＭＯＳ構造と、Ｓ２で表示するソースバンプ電極１とＧ２で表示するゲートバンプ電極２とからなるＭＯＳ構造が形成されているのを示している。
【００１７】
周辺はゲート配線電極３がソース領域を取り囲み、内部のゲート電極１３と不図示の配線で接続されている。図２は、半導体基板の裏面に、両方のＭＯＳ型ＦＥＴの共通のドレイン領域を跨って、４本の堀状の開口部４が形成され、裏面電極５と堀状の開口部４の内壁に形成された金属電極６とが、電気的に接続されている状態を示す。図２の点線で示す丸印は、半導体基板の表側に形成された、ソースバンプ電極１並びにゲートバンプ電極２を裏面側から透視した状態を示している。なお、図２に示す、堀状の開口部４の本数は例示であり、４本に制限されるものでない。
【００１８】
図３は、それぞれのＭＯＳ構造が、どのように形成されているかを示している。Ｎ＋型ドレイン層７の上にＮ−型エピ層８が形成され、Ｎ−型エピ層８の中には酸化膜９を介して、Ｐ型チャネル層１０が形成されている。さらに、Ｐ型チャネル層１０の表面からＰ型チャネル層１０を貫通し、Ｎ−型エピ層８に至る複数のトレンチ１１が形成され、その内壁にゲート絶縁膜１２、その内部を充填するにゲート電極１３が形成される。図３において、４個のトレンチ１１が形成されているが、その個数は必要に応じ、増減される。トレンチ１１の内壁に形成されたゲート絶縁膜１２に隣接して、Ｎ＋型ソース層１４が、またＮ＋型ソース層１４とＮ＋型ソース層１４の間にＰ＋型ボディ層１５が形成される。
【００１９】
トレンチ１１内を充填するゲート電極１３の表面は、層間絶縁膜１６で覆われ、その上にソース電極１７が形成される。その上部に、窒化膜１８、ポリイミド膜１９が形成され、ソース電極１７と接続されたＵＢＭ（アンダー  バンプ  メタル）２０を介して、ハンダ等からなる、バンプ電極１が形成される。ＵＢＭ２０は、Ｎｉ／Ａｕ等が積層されて形成される。また、半導体基板の裏面側には、Ｎ＋型ドレイン層７内に、Ｎ＋型ドレイン層７とＮ−型エピ層８の界面近傍まで到達する堀状の開口部４が、一方のＭＯＳＦＥＴのドレイン領域から他方のＭＯＳＦＥＴのドレイン領域まで延在して形成される。また、堀状の開口部４の内壁には、裏面電極５と電気的に接続された金属電極６が形成される。
【００２０】
図３に、本発明の第１の実施形態における半導体装置の、電流の流れを矢印で示す。ソースバンプ電極Ｓ１が、図１５に示す回路のリチューム電池１０１の負電極側に接続されている場合を考える。図１５において、充電状態の場合は、前述の如くソースバンプ電極Ｓ１側のＰ型チャネル層１０とＮ−型エピ層８で形成される、寄生ダイオード１０３ａは順方向となる。そのため、順方向電流が、Ｐ＋型ボディ層１５、Ｐ型チャネル層１０から、Ｎ−型エピ層８を通る矢印方向の縦方向電流として、Ｎ＋型ドレイン層７に流れこむ。この場合、大部分はＮ＋型ドレイン層７より抵抗の低い、堀状の開口部４内に形成された金属電極６内に流れ込む。
【００２１】
堀状の開口部４に流れ込んだ電流の大部分は、堀状の開口部４内壁に形成された金属電極６内を電気的な最短経路を経由しつつ、ゲートに信号が印加され、オン状態にあるソースバンプ電極Ｓ２側のＭＯＳ構造のドレイン領域に向かう、矢印で示す横方向の電流となる。すなわち、本発明に係る半導体装置では図３に矢印で示す様に、堀状の開口部４内に形成された金属電極６内を、Ｎ−型エピ層８に近い領域ほど沢山の横方向の電流が流れる。したがって、裏面電極５の電流経路としての役目は、相対的に小さなものになる。
【００２２】
それに対して、従来構造では、図１８の矢印で示すように、先ず、ソースバンプ電極Ｓ１側のＰ＋型ボディ層１１２、Ｐ型チャネル層１１１から、Ｎ−型エピ層１１０へ向かい、図１５に示す寄生ダイオード１０３ａを通る順方向電流として、Ｎ＋型ドレイン層１０９に縦方向電流が流れこむ。縦方向電流は、大半が低抵抗のビアホール１０８内の金属電極１１４を経由して裏面電極１１５に流れ込む。その後、裏面電極１１５を横方向に流れる。
裏面電極は大半の横方向電流の電流経路としての大きな役割を占めている。
【００２３】
即ち、本発明においては、堀状の開口部４内の金属電極６の上部を、より多くの電流が流れることになるため、従来のビアホール構造の場合に比して堀状の開口部４を上から下に流れる電流の比率が小さくなり、当該縦方向の抵抗はビアホール構造に比し低減する。
【００２４】
次に、横方向に流れる電流に対する抵抗について考察する。横方向の抵抗は、図１８に示す従来構造では、裏面電極１１５の抵抗がそれに相当する。本発明においては堀状の開口部４に形成された金属電極６の側面の抵抗が相当する。堀状の開口部４は、溝幅が数十μ〜２００μ程度で形成されることから、半導体基板の裏面側に、複数本形成する事ができる。その結果、横方向抵抗を所定の抵抗値以下にする事ができる。例えば、チップサイズをａ×ａ、裏面電極５の厚さをｔ、比抵抗をρ、堀状の開口部４の堀の深さを２００μｍ、堀状の開口部４の堀の本数をＸ、堀状の開口部４内の金属電極６の厚さを裏面電極５の厚さと同じｔとした場合、裏面電極５の抵抗Ｒ１と開口部４側壁の金属電極６の抵抗Ｒ２は略、それぞれ以下の様に表すことができる。
【００２５】
この場合、横方向電流が流れる堀状の開口部４の側壁の枚数は、１の開口部当たり２枚で、開口部の個数がＸなので、合計２Ｘ枚となる。したがって、Ｒ１＝ａρ／（ａｔ）＝ρ／ｔであり、Ｒ２＝ａρ／（４００ｔＸ）となる。堀状の開口部４内には、２００×２Ｘの幅で、厚みｔ、長さａの金属板が形成されていることと等価だからである。裏面電極５の抵抗Ｒ１より開口部４内の金属電極６の抵抗Ｒ２を小さくするためには、Ｒ２＜Ｒ１からＸ＞ａ／４００となる。仮に、チップサイズが２ｍｍ×２ｍｍの場合、即ち、ａ＝２０００μｍの場合は、堀状の開口部４の本数ＸをＸ＞５本以上形成すれば、堀状の開口部４内の金属電極６の抵抗値を、裏面電極５の抵抗値よりも小さくできる。
【００２６】
２００μｍ幅の堀状の開口部４を５個形成したとしても、全体の溝幅は合わせても１０００μｍであり、チップサイズ長２０００μｍに対して充分な余裕を持って、堀状の開口部４が形成できる。堀状の開口部４の幅を１００μｍにすれば、Ｘを１０本にしても、チップサイズに対する余裕は充分取れ、堀状の開口部４の抵抗Ｒ２＝（２０００／４０００）（ρ／ｔ）＝（Ｒ１）／２となり、堀状の開口部４の金属電極６の抵抗Ｒ２の抵抗値は、裏面電極５の抵抗Ｒ１の抵抗値の半分の値まで低減する事ができる。従来構造においては、半導体チップを縦横一定の比率でシュリンクした場合でも、裏面電極５の横方向の抵抗Ｒ１は、その厚みと比抵抗で決まる一定の値に留まるが、本発明においては堀状の開口部４の本数を増やすことにより、横方向の抵抗値を低減する事ができる。
【００２７】
上述したように、本発明の第１の実施形態において、Ｎ＋型ドレイン層７を共通にする２つのＭＯＳ構造の間を、第１のＭＯＳ構造のＮ＋型ソース層１４から、第２のＭＯＳ構造のＮ＋型ソース層１４まで、共通するドレイン領域を経由して、縦方向、横方向、そしてまた、縦方向と連続して流れる電流経路の抵抗値を、従来構造に比して、大きく低減する事ができる。
【００２８】
それでは、図４〜図１１に従い、ドレインを共通にする、２つのＭＯＳ構造を有する本発明の第１の実施形態における、半導体装置の製造方法について以下に説明する。本発明を理解するためには、２つのＭＯＳ構造の内の１つについて、またその内の一部の構造について記載すれば充分なので、そのような図面にて説明を進める。また、本発明の半導体装置は、その表面にハンダバンプ等を形成したＦｌｉｐ  Ｃｈｉｐ構成になっているが、発明の要旨の把握には必要ないので、バンプ電極形成前までの工程について説明する。初めに、図４に示すように、Ｎ＋型ドレイン層７となる、例えば厚さ２００μｍの半導体ウエハを準備し、その表面に所定のエピタキシャル法により、Ｎ−型エピ層８を、所定の厚さになるように形成する。
【００２９】
次に図５に示すように、酸化膜９をマスクに、ダメージ軽減用の酸化膜２１を介してＮ−型エピ層８内にＢ（ボロン）等をイオン注入し、Ｎ−型エピ層８の主表面に、Ｐ型チャネル層１０を所定の深さとなるよう形成する。次に、図６に示すように、酸化膜２１上にＣＶＤにより窒化膜や酸化膜等からなる複合膜２１Ａを形成し、所定のフォトリソグラフィ技術によりパターニングする。そして、複合膜２１Ａをマスクとして、半導体層をドライエッチング等し、所定の開口径のトレンチ１１を、Ｐ型チャネル層１０からＮ−型エピ層８の内部まで到達するように形成する。
【００３０】
次に、図７に示すように、複合膜２１Ａをエッチングにより除去した後に、熱処理や、エッチングにより、トレンチ１１内壁のダメージ層を除去し、かつトレンチ１１の開口部コーナー及び底部コーナーを丸くする。次に、熱酸化によりトレンチ１１内壁にゲート絶縁膜１２を形成し、更に、ＣＶＤによりポリシリコン膜２２を、トレンチ１１内を埋め込み、半導体基板の表面全体を被覆するように堆積する。
【００３１】
次に、図８に示すように、ポリシリコン膜２２をエッチバックして、ゲート電極１３を形成する。このとき、好ましくは、図８で示されるように、ゲート電極１３の上端が、Ｐ型チャネル層１０の表面よりも、数μｍ程度下がった位置まで行う。次に、ゲート電極１３上及びゲート絶縁膜１２上を含む半導体基板表面上に、ＣＶＤにより酸化膜を堆積し、その後、Ｐ型チャネル層１０の表面が、露出するまでエッチバックする。これにより、ゲート電極１３の上面側が、ゲート絶縁膜１２と一体的に覆われた状態となる。
【００３２】
次に、図９に示すように、先ずは、不図示のレジスト膜をマスクとして、Ｐ型チャネル層１０内に、Ｂ（ボロン）等をイオン注入し、その後、熱処理を行うことにより、Ｐ＋型ボディ層１５を形成する。次に、同じく図９に示すように、レジスト膜２３をマスクにして、Ｐ型チャネル層１０の上層部に、Ａｓ（砒素）等をイオン注入し、その後熱処理を行い、Ｎ＋型ソース層１４を、トレンチゲート絶縁膜１２に隣接して形成する。
【００３３】
次に、図１０に示すように、ＢＰＳＧ等の絶縁膜を、半導体基板の表面全面に被着し、Ｎ＋型ソース層１４及びＰ＋型ボディ層１５を露出するように、当該絶縁膜をエッチングし、トレンチ１１上に、層間絶縁膜１６を形成する。次にスパッタリング等により、アルミ等の金属材料を半導体基板の表面に被着し、所定のフォトエッチング工程を経て、その後アロイ処理を行うことにより、ソース電極１７を形成する。そして、図示した説明は省略するが、窒化膜等から成るパッシベーション膜を形成する。
【００３４】
次に、図１１に示すように、半導体基板の裏面に、図２に示すような堀状の開口部４を形成するため、レジスト等でマスクを形成し、半導体基板を、その裏面側からエッチングする。次に、半導体基板の裏面からバリア層、シード層を形成した後、Ｃｕ層等からなる裏面電極５並びに堀状の開口部４の内壁に対する金属電極６を形成する。この場合、堀状の開口部４を、金属電極６が埋め込むように形成してもよいし、その内壁上に、裏面電極５と同じ厚みの金属電極６を形成しても良い。Ｎ＋型ソース層１４やＰ＋型ボディ層１５の下方のＮ＋型ドレイン層７内に、堀状の開口部４が、Ｎ−型エピ層８の直下の部分で、隣接するＭＯＳ構造それぞれの、ドレイン層間に跨って形成されている。
【００３５】
また、堀状の開口部４内壁の中には、裏面電極５と電気的に接続された、低抵抗の金属電極６が形成されているのがわかる。なお、堀状の開口部４の方が、従来のビアホール１０８による開口部に比べて、開口面積が広いため、金属電極６を埋め込むのが容易という利点もある。最後に、半導体基板の表面上には、不図示のハンダバンプ電極を形成する諸作業が行われ、本発明に係る半導体装置は完成する。
【００３６】
本発明の第２の実施形態である、パワー系の縦型ＭＯＳＦＥＴであって、主にＦｌｉｐ  Ｃｈｉｐ用途のドレイン導出電極２４を有する半導体装置について、以下に図面に従って説明する。図において、第１の実施形態と同じ構成については、同一の符号を付し、説明を省略する。図１２に示すように、この場合も、半導体基板の裏面側に堀状の開口部４を設けることは、第１の実施形態と変わりはない。
【００３７】
Ｎ＋型ドレイン層７に流れるこむ電流が、堀状の開口部４に形成された金属電極６を、横方向に流れる点も、第１の実施形態と同一である。最後に、半導体基板の表面に形成されたドレイン導出電極２４に向かい縦方向に流れる電流も、流れ込む先が異なるだけで同一である。したがって、かかる構成にすることにより、図１９に示す従来構造に比し、第１の実施形態で得られたと同様、電流経路の抵抗を下げる効果を得る事ができる。図１２では、ドレイン導出電極２４に向かう堀状の開口部４が、垂直に形成されているが、図１３の如く、テーパー形状に形成すれば、より電流経路の抵抗を下げる事ができる。
【００３８】
第３の実施形態について、図１４に従って説明する。第１の実施形態においては、半導体基板の裏面側に、複数本の堀状の開口部４を形成したが、本実施形態においては、半導体チップの裏面全体を、１つのアーチ形状にエッチングした点が特徴となる。図１４においては、その電流経路の抵抗低減という特徴を示せば良いので、トレンチゲート部分やハンダバンプ部分は省略し、図１のＢ−Ｂ間の断面を記載してある。即ち、図１４においては、図の手前側から奥側に向かって、２つのＭＯＳ構造が並んで形成されている。手前のＭＯＳ構造のＮ＋型ソース層１４から、アーチ形状に形成された金属電極６まで、実線の矢印で示すように、縦方向の電流が流れる。
【００３９】
次にアーチ形状の金属電極６を、手前から奥側のＭＯＳ構造のドレイン領域に向かい、横方向の電流が流れる。最後に奥側のＭＯＳ構造を、金属電極６からＮ＋型ソース層１４に向かって点線の矢印で示した縦方向の電流が流れる。縦方向の電流はアーチ状の金属電極６まで流れ、裏面電極５まで流れる必要ないため、縦方向の抵抗は減少する。また、アーチ状の金属電極６の電流の流れる方向の断面積は、裏面電極５の断面積より当然に大きくなるため、横方向の抵抗も小さくなる。したがって、手前のＭＯＳＦＥＴのＮ＋型ソース層１４からアーチ状金属電極６を経由して、奥側のＭＯＳＦＥＴのＮ＋型ソース層１４に至る電流経路の抵抗低減を図る事ができる。
【００４０】
なお、この場合、半導体基板の裏面側が大きくエッチングされるが、その形状がアーチ状になるため、機械的強度を大きくする事ができるという利点もある。この場合、半導体基板の裏面を、ワックス等をマスクにして、スプレーエッチングで、スプレーの方向と強度等を適切に設定することにより、簡単に安価に、アーチ形状を実現できることから有効な手段である。
【００４１】
本発明は、上記実施形態に限定されるものでなく、発明思想が同一である限り、他の実施形態にも適用ができる。例えば、構成要素のＮ型をＰ型に、Ｐ型をＮ型に変更した半導体装置に於いても同様の効果を得る事ができる。また、上記の実施形態に種々の機能を有する半導体回路が集積された半導体装置にも適用されることは言うまでも無い。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態における半導体装置の製造方法を示す平面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す裏面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１３】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１４】本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。
【図１５】リチューム電池の充放電時の保護回路である。
【図１６】従来の実施形態における半導体装置の製造方法を示す平面図である。
【図１７】従来の実施形態における半導体装置の製造方法を示す裏面図である。
【図１８】従来の実施形態における半導体装置の製造方法を示す断面図である。
【図１９】従来の実施形態における半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４３】
１  ソースバンプ電極    ２  ゲートバンプ電極    ３  ゲート配線電極
４  堀状の開口部    ５  裏面電極    ６  金属電極    ７  Ｎ＋型ドレイン層
８  Ｎ−型エピ層    ９  酸化膜    １０  Ｐ型チャネル層
１１  トレンチ    １２  ゲート絶縁膜    １３  ゲート電極    １４  Ｎ＋型ソース層
１５  Ｐ＋型ボディ層    １６  層間絶縁膜    １７  ソース電極    １８  窒化膜
１９  ポリイミド膜    ２０  ＵＢＭ（アンダー  バンプ  メタル）    ２１  酸化膜
２１Ａ  複合膜    ２２  ポリシリコン    ２３  レジスト膜
２４  ドレイン導出電極    １０１  リチューム電池    １０２  半導体装置
１０３  放電用ＭＯＳＦＥＴ    １０３ａ  寄生ダイオード
１０４  充電用ＭＯＳＦＥＴ    １０４ａ  寄生ダイオード
１０５  コントロール用デバイス    １０６  ソースバンプ電極
１０７  ゲートバンプ電極    １０８  ビアホール    １０９  Ｎ＋型ドレイン層
１１０  Ｎ−型エピ層      １１１  Ｐ型チャネル層    １１２  Ｐ＋型ボディ層
１１３  Ｎ＋型ソース層    １１４  金属電極    １１５  裏面電極
１１６  ドレイン導出電極
【図１】
2010087096.tif 000003
【図２】
2010087096.tif 000004
【図３】
2010087096.tif 000005
【図４】
2010087096.tif 000006
【図５】
2010087096.tif 000007
【図６】
2010087096.tif 000008
【図７】
2010087096.tif 000009
【図８】
2010087096.tif 000010
【図９】
2010087096.tif 000011
【図１０】
2010087096.tif 000012
【図１１】
2010087096.tif 000013
【図１２】
2010087096.tif 000014
【図１３】
2010087096.tif 000015
【図１４】
2010087096.tif 000016
【図１５】
2010087096.tif 000017
【図１６】
2010087096.tif 000018
【図１７】
2010087096.tif 000019
【図１８】
2010087096.tif 000020
【図１９】
2010087096.tif 000021