(57)【要約】【課題】半導体装置の使用時において熱による反りを抑制し、半導体装置の信頼性を向上させる。【解決手段】縦型ＭＯＳトランジスタを構成する半導体基板１０の表面上に、ソース領域と接続したソースパッド電極１８が形成されている。ソースパッド電極１８には、メッキ法により形成された表面電極２３が形成されている。表面電極２３にはバンプ電極３１が接続されており、表面電極２３は、バンプ電極３１を露出する保護膜２６に覆われている。一方、半導体基板１０の裏面上には、ドレイン領域と接続した裏面電極３０が形成されている。表面電極２３と裏面電極３０は、同じ線膨張係数を有した金属、好ましくは銅からなる。また、表面電極２３と裏面電極３０は、好ましくは同じ厚さ、あるいは略同じ厚さを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に形成された第１の電極と、
前記半導体基板の裏面上に形成された第２の電極と、を備え、
前記第１電極及び第２の電極は、同じ線膨張係数を有した金属からなることを特徴とする半導体装置。
【請求項２】
前記第１の電極及び前記第２の電極の厚さがいずれも５μｍ以上２０μｍ以内であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電極の厚さ及び前記第２の電極の厚さは同じあることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１の電極は銅または銀を含むことを特徴とする請求項１乃至３に記載の半導体装置。
【請求項５】
前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ドレイン、前記ゲート、前記ソースのいずれかと電気的に接続されたことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ゲート及び前記ソースと電気的に接続され、前記第２の電極は、前記ドレインと電気的に接続されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項７】
メッキ法により、半導体基板の表面上に第１の電極を形成する工程と、
ＰＶＤ法又はメッキ法により、前記半導体基板の裏面上に第２の電極を形成する工程と、を含み、
前記第１の電極及び前記第２の電極は、同じ線膨張係数を有した金属により形成されることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の電極の厚さ及び前記第２の電極の厚さは、いずれも５μｍ以上２０μｍ以内であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の電極の厚さ及び前記第２の電極の厚さは同じあることを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の電極は銅または銀を含むことを特徴とする請求項７乃至請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ドレイン、前記ゲート、前記ソースのいずれかと電気的に接続されたことを特徴とする請求項７乃至請求項１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ゲート及び前記ソースと電気的に接続され、前記第２の電極は、前記ドレインと電気的に接続されることを特徴とする請求項７乃至請求項１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板の両面に電極を有した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワートランジスタは、電力供給用のスイッチング素子として広く用いられている。パワートランジスタの一種として、半導体基板の表面に垂直な方向にソース・ドレイン電流が流れる縦型ＭＯＳトランジスタが知られている。
【０００３】
縦型ＭＯＳトランジスタについて図面を参照して説明する。図１３（Ａ）は、縦型ＭＯＳトランジスタを表面側からみた場合の平面図であり、図１３（Ｂ）は図１３（Ａ）のＹ−Ｙ線に沿った断面図である。
【０００４】
半導体基板１００の表面上には、該表面に形成された不図示のソース領域及びゲートに接続し、表面電極としてのソース電極１０１及びゲート電極１０４が形成されている。このソース電極１０１及びゲート電極１０４上には、ソース電極１０１及びゲート電極１０４と不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極１０２，１０５が形成されている。そして、前記ソース電極１０１及びゲート電極１０４は、バンプ電極１０２，１０５を露出するようにして、保護膜１０３で覆われている。
【０００５】
一方、半導体基板１００の裏面上には、半導体基板１００のドレイン領域に接続し、裏面電極としてのドレイン電極１０６が形成されている。
【０００６】
このような縦型ＭＯＳトランジスタについては、特許文献１に記載されている。
【特許文献１】特開２００８−６６６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した縦型ＭＯＳトランジスタが形成された半導体基板１００は、使用状態において反りが生じるおそれがあった。これは、表面電極と裏面電極の線膨張係数が異なる場合、半導体基板１００と表面電極との界面に生じる応力と、半導体基板１００と裏面電極との界面に生じる応力とが異なるためであると考えられる。この半導体基板１００の反りにより、保護膜１０３やバンプ電極１０２，１０５が剥離し、さらには表面電極や裏面電極が剥離するおそれがある。このような半導体基板１００の反りは、周囲環境の温度変化によって変化するため、温度変化が繰り返されることにより、保護膜１０３等の剥離が起こりやすくなると考えられる。
【課題を解決するための手段】
【０００８】
本発明の主な特徴は以下の通りである。本発明の半導体装置は、半導体基板と、半導体基板の表面上に形成された第１の電極と、半導体基板の裏面上に形成された第２の電極と、を備え、第１電極及び第２の電極は、同じ線膨張係数を有した金属からなることを特徴とする。
【０００９】
また、本発明の半導体装置は、上記構成において、第１の電極及び第２の電極の厚さがいずれも５μｍ以上２０μｍ以内であることを特徴とする。
【００１０】
また、本発明の半導体装置は、上記構成において、第１の電極の厚さ及び第２の電極の厚さは同じあることを特徴とする。
【００１１】
また、本発明の半導体装置は、上記構成において、第１の電極は銅または銀を含むことを特徴とする。
【００１２】
また、本発明の半導体装置は、上記構成において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ドレイン、ゲート、ソースのいずれかと電気的に接続されたことを特徴とする。
【００１３】
また、本発明の半導体装置は、上記構成において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ゲート及びソースと電気的に接続され、第２の電極は、ドレインと電気的に接続されることを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、メッキ法により、半導体基板の表面上に第１の電極を形成する工程と、蒸着法又はメッキ法により、半導体基板の裏面上に第２の電極を形成する工程と、を含み、第１の電極及び第２の電極は、同じ線膨張係数を有した金属により形成されることを特徴とする。
【００１５】
また、本発明の半導体装置の製造方法は、上記工程において、第１の電極の厚さ及び第２の電極の厚さは、いずれも５μｍ以上２０μｍ以内であることを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、上記工程において、第１の電極の厚さ及び第２の電極の厚さは同じあることを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、上記工程において、第１の電極は銅または銀を含むことを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、上記工程において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ドレイン、ゲート、ソースのいずれかと電気的に接続されたことを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、上記工程において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ゲート及びソースと電気的に接続され、第２の電極は、ドレインと電気的に接続されることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、半導体装置の使用時において、熱による反りを抑制できるため、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施形態による半導体装置について、図面を参照して説明する。
【００２２】
本実施形態の半導体装置は、半導体基板の表面に垂直な方向にソース・ドレイン電流が流れる縦型ＭＯＳトランジスタであるものとして説明する。図１（Ａ）は、本実施形態による縦型ＭＯＳトランジスタの構成を示す断面図であり、半導体基板１０のダイシングラインＤＬに沿って分割された２つの縦型ＭＯＳトランジスタを図示している。図１（Ｂ）は、図１（Ａ）におけるソース電極接続部１８からＮ−型半導体層までの詳細構造を示した部分拡大図である。
【００２３】
図１（Ａ）は、図２（Ａ）及び図２（Ｂ）に示した縦型ＭＯＳトランジスタの平面図におけるＸ−Ｘ線に沿った断面に対応している。図２（Ａ）は、縦型ＭＯＳトランジスタを表面側からみた場合の表面電極２３，３２等の配置を示しており、図２（Ｂ）は該裏面側からみた場合の裏面電極３０の配置を示している。
【００２４】
図示のように、Ｎ＋型の半導体基板１０の表面上に、エピタキシャル成長によりＮ−型半導体層１１が形成されている。このＮ−型半導体層１１の表面には、該表面に形成されたソース領域１７と接続されたソース電極接続部１８が形成されている。ソース電極接続部１８は、例えばアルミニウムからなり、例えば、約２μｍ〜３μｍで形成されている。
【００２５】
また、Ｎ−型半導体層１１の表面には、ソース電極接続部１８の端部を覆い、その一部を露出する開口部を有したシリコン窒化膜等のパッシベーション膜１９が形成されている。この開口部によって露出されたソース電極接続部１８の表面は、チタン等からなるバリア層２０により覆われている。更に、バリア層２０上には銅からなるシード層２１が積層されている。
【００２６】
そして、このシード層２１上には、メッキ法により銅または銀からなる表面電極２３が形成されている。なお、前記表面電極２３の厚さは、例えば約５μｍ以上、好ましくは１０μｍ〜２０μｍである。また、表面電極２３の上面は、複数のメッキ層、例えばニッケルメッキ層２４及び金メッキ層２５に覆われている。ソース電極接続部１８、表面電極２３、ニッケルメッキ層２４及び金メッキ層２５は、ソース電極として機能する。また、ソース電極と同様に、図１（Ｂ）及び図２（Ａ）に示すように、ゲート電極１５に接続された不図示のゲート電極接続部を有し、ゲート電極接続部上にバリア層２０、シード層２１を介して表面電極３２が形成されている。そして、前記表面電極３２上面は、例えばニッケルメッキ層２４及び金メッキ層２５に覆われている。
【００２７】
さらに、表面電極２３，３２の側面、ニッケルメッキ層２４の側面、及び金メッキ層２５は、有機樹脂からなる保護膜２６によって覆われている。保護膜２６には、金メッキ層２５の表面を露出する開口部が設けられ、その開口部によって露出された金メッキ層２５上には、表面電極２３，３２と不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極３１，３３が形成されている。
【００２８】
一方、半導体基板１０の裏面上には、図１（Ａ）及び図２（Ｂ）に示すように、ドレイン領域を構成する半導体基板１０に接続されるメッキ法により銅または銀からなる裏面電極３０が形成されている。即ち、この場合、裏面電極３０はドレイン電極として機能する。裏面電極３０は、縦型ＭＯＳトランジスタの裏面全体に延在している。
【００２９】
なお、前記裏面電極３０の厚さは、例えば約５μｍ以上、好ましくは１０μｍ〜２０μｍとする。ここで、前記表面電極２３，３２と裏面電極３０は、同じ線膨張係数を有した金属からなり、各厚さも互いに同じか略同じであることが好ましい。
【００３０】
これにより、縦型ＭＯＳトランジスタの使用状態において、表面電極２３，３２と裏面電極３０が同一材料から成るため熱膨張量が等しく、あるいは略等しくなるため、半導体基板１０と表面電極２３，３２との界面に生じる応力と、半導体基板１０と裏面電極３０との界面に生じる応力とが等しく、あるいは略等しくなる。従って、従来のように上記応力の差異により半導体基板１０に反りが生じることが抑制される。即ち、周囲環境の温度変化が繰り返された場合においても、保護膜２６やバンプ電極３１，３３の剥離、あるいは表面電極２３，３２や裏面電極３０の剥離を抑制できる。結果として、半導体装置の信頼性を向上させることができる。
【００３１】
さらに、表面電極２３，３２と裏面電極３０の各厚さが互いに同じか略同じであれば、より確実に表面電極２３，３２と裏面電極３０の熱膨張量を等しくすることができるため、上記効果をより確実に得ることができる。
【００３２】
以下に、縦型ＭＯＳトランジスタの本体部分の詳細構成について図１（Ｂ）を参照して説明する。Ｎ−型半導体層１１の表面には、Ｐ型半導体層１２が形成されている。Ｐ型半導体層１２の表面からＮ−型半導体層１１の一部にかけて、複数の溝１３が形成されており、各溝１３内には、シリコン酸化膜等のゲート絶縁膜１４を介して、ポリシリコン等のゲート電極１５が形成されている。Ｐ型半導体層１２の表面であって溝１３の両側には、Ｎ＋層からなるソース領域１７が形成されている。溝１３のゲート電極１５の上面は、ソース領域上に開口部を有した層間絶縁膜１６に覆われている。この層間絶縁膜を覆って、ソース電極接続部１８が形成されている、ソース電極接続部１８は、層間絶縁膜１６の開口部を通して、ソース領域１７と接続されている。この縦型ＭＯＳトランジスタでは、溝１３の側壁のＰ型半導体層１２の部分にチャネル領域が形成され、Ｎ−型半導体層１１及び半導体基板１０がドレイン領域となる。
【００３３】
上述した構成において、ゲート電極１５にしきい値以上の電圧が印加されると、縦型ＭＯＳトランジスタはオンする。そして、表面電極２３と裏面電極３０に印加された電圧（ソース・ドレイン間電圧）に応じて、ソース・ドレイン電流が流れる。
【００３４】
以下に、上述した縦型ＭＯＳトランジスタ製造方法について図３乃至図１１を参照して説明する。図３乃至図１１は、ダイシングラインＤＬを間に挟んで隣接する２つの縦型ＭＯＳトランジスタの形成領域を図示している。
【００３５】
先ず、図３に示すように、Ｎ＋型の単結晶シリコンからなる半導体基板１０を準備し、その表面に、エピタキシャル成長により、Ｎ−型半導体層１１を形成する。この時点では、半導体基板１０及びＮ−型半導体層１１の全体の厚さは、例えば約５００μｍ〜約７００μｍである。
【００３６】
Ｎ−型半導体層１１の表面には、図１（Ｂ）に示したように、Ｐ型半導体層１２が形成され、さらに、複数の溝１３、ゲート絶縁膜１４、ゲート電極１５、層間絶縁膜１６、ソース領域１７が形成される。なお、図３乃至図１１の説明では、説明の便宜上、Ｐ型半導体層１２、複数の溝１３、ゲート絶縁膜１４、ゲート電極１５、層間絶縁膜１６、ソース領域１７の図示は省略する。
【００３７】
その後、Ｎ−型半導体層１１の表面に形成されたＰ型半導体層１２上に、例えばアルミニウムからなるソース電極接続部１８を形成する。同時に、ゲート電極接続部も形成される。これらのソース電極接続部１８及びゲート電極接続部は、スパッタ法とフォトリソグラフィ法により形成することができる。その後、Ｎ−型半導体層１１の上にシリコン窒化膜等からなるパッシベーション膜１９をＬＰＣＶＤ法等により形成し、フォトリソグラフィ法により、ソース電極接続部１８及びゲート電極接続部の表面の一部を露出させる。
【００３８】
次に、図４に示すように、ソース電極接続部１８、ゲート電極接続部及びパッシベーション膜１９を覆って、チタン等からなるバリア層２０を形成する。バリア層２０は、表面電極２３，３２からの銅の拡散に対するバリアとして機能する。バリア層２０上には、後述するメッキ法に用いるために、銅からなるシード層２１を形成する。
【００３９】
その後、図５に示すように、シード層２１上に、メッキ形成用のレジスト層２２を形成する。レジスト層２２は、図２（Ａ）に示した表面電極２３，３２の形成領域に対応したシード層２１の領域を露出するように、開口部２２Ａを有している。このレジスト層２２は、後述する表面電極２３，３２の形成工程、即ちメッキ工程のメッキ形成用マスクとして用いられる。
【００４０】
レジスト層２２の形成工程では、最初にレジスト層２２の材料をシード層２１の全面に形成し、例えばフォトリソグラフィ工程により、開口部２２Ａを形成するようにパターニングを行う。その後、レジスト層２２を固化するために、約７０℃以上、好ましくは約９０℃〜約１３０℃の温度下で、レジスト層２２に対する熱処理、即ちベーク処理を行う。
【００４１】
その後、図６に示すように、このレジスト層２２をメッキ形成用マスクとしたメッキ法により、開口部２２Ａ内のシード層２１上に、銅からなるメッキ層、即ち表面電極２３，３２を形成する。この表面電極２３，３２は、メッキ法により形成されるため、スパッタ法等の他の方法に比して速く形成することができる。表面電極２３，３２を形成するメッキ法としては、電解メッキ工程、無電解メッキ工程のいずれを用いてもよいが、表面電極２３，３２の厚さを確実に確保するためには、電解メッキ工程を用いることが好ましい。表面電極２３，３２の厚さは、約５μｍ以上であり、好ましくは約１０μｍ〜約２０μｍである。なお、表面電極２３，３２は銀からなるメッキ層でもよい。
【００４２】
さらに、表面電極２３，３２上には、必要に応じて、複数のメッキ層、例えばニッケルメッキ層２４及び金メッキ層２５が形成される。
【００４３】
このように、表面電極２３，３２を、半導体基板１０に対して垂直方向に厚く形成できるため、表面電極２３，３２において、半導体基板１０に対して水平方向に流れる電流成分を増加させることができる。即ち、縦型ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００４４】
その後、図７に示すように、レジスト層２２は除去される。さらに、バリア層２０及びシード層２１の不要な領域、例えば表面電極２３，３２と重畳しない領域を、エッチング等により除去する。
【００４５】
次に、図８に示すように、表面電極２３，３２の側面、ニッケルメッキ層２４の側面、及び金メッキ層２５を覆って、ポリイミド等の有機樹脂からなる保護膜２６を形成する。保護膜２６には、金メッキ層２５の一部を露出する開口部２６Ａが設けられる。この保護膜２６への開口部２６Ａの形成は、エッチング法により開口部形成領域の保護膜を除去するものでもよく、例えば感光性の有機樹脂からなる保護膜を用いた場合には、現像処理により開口部２６Ａを形成すればよい。
【００４６】
ここで、前記保護膜２６を固化するために、約１５０℃以上、好ましくは約２００℃以上の温度下で、保護膜２６に対する熱処理、即ちベーク処理が行われる。
【００４７】
なお、ダイシングラインＤＬに沿った保護膜２６の領域を前記開口部２６Ａの形成と同時に除去しておくことが好ましい。これは、最後のダイシング工程においてダイシングブレードとの接触による保護膜２６の剥離や損傷を極力避けるためである。
【００４８】
さらに言えば、本実施形態では、前記バリア層２０、シード層２１、表面電極２３，３２、ニッケルメッキ層２４及び金メッキ層２５に接するように保護膜２６を形成しているが、各層に接することなく所望の間隔を存して形成するものでもよい。
【００４９】
次に、図９に示すように、半導体基板１０の裏面に対してバックグラインドを行い、半導体基板１０を薄くする。バックグラインド後の半導体基板１０の厚さは、例えば約１００μｍ〜約２００μｍであり、好ましくは約１５０μｍである。なお、半導体基板１０を薄くする工程は、上記研磨法に限らず、エッチング法を用いてもよい。
【００５０】
次に、図１０に示すように、半導体基板１０の裏面上の全面に、必要に応じて、チタン層２７、ニッケル層２８を形成する。なお、チタン膜２７のみでもよい。そして、このチタン膜２７、ニッケル層２８上、またはチタン膜２７上に、銅からなるシード層２９を形成する。その後、シード層２９上に、メッキ法によって、銅または銀からなる裏面電極３０を形成する。このメッキ法では、好ましくは電解メッキ法であるが、無電解メッキ法を用いてもよい。
【００５１】
なお、裏面電極３０は必ずしもメッキ法により形成される必要はなく、他の方法、例えばスパッタリングや真空蒸着等のＰＶＤ（Physical Vapor Deposition）法によって形成されてもよい。この場合、シード層２９は形成する必要はない。
【００５２】
次に、図１１に示すように、保護膜２６の開口部２６Ａ内の金メッキ層２５上に、表面電極２３，３２と不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極３１，３３が形成される。前記バンプ電極３１，３３は、例えば半田のリフローにより形成される。その後、ダイシングラインＤＬに沿ったダイシングにより、半導体基板１０及びそれに積層された各層を、複数の縦型ＭＯＳトランジスタに分離する。
【００５３】
上記工程によれば、メッキ法により、表面電極２３，３２を厚く形成することができるため、表面電極２３，３２において、半導体基板１０に対して水平方向に流れる電流成分を増加させることができる。即ち、縦型ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００５４】
また、表面電極２３，３２の形成工程を、前記半導体基板１０を薄くする前に行うことで、メッキ法により表面電極２３，３２を形成するためのメッキ形成用のレジスト層２２のベーク処理時の熱によって半導体基板１０に反りが生じることが抑制される。すなわち、半導体基板１０を薄くし、厚い裏面電極３０を形成した後に、表面電極２３，３２をメッキ法により形成すると、そのメッキ形成用マスクとして用いるレジスト層２２のベーク処理によって、半導体基板１０と裏面電極３０との線膨張係数の差異に起因して、半導体基板１０と裏面電極３０の熱膨張量に差異が生じるため、半導体基板１０に反りが生じてしまう。
【００５５】
また、保護膜２６の形成工程についても、前記半導体基板１０を薄くし、裏面電極３０を形成する前に行っている。これにより、保護膜２６のベーク処理によって、半導体基板１０と裏面電極３０との線膨張係数の差異に起因して半導体基板１０に反りが生じることが抑制される。
【００５６】
さらに、これらの表面電極２３，３２及び保護膜２６の形成工程は、半導体基板１０を薄くする工程よりも前、即ち、半導体基板１０が厚く機械的な強度が大きな状態において行われることから、半導体基板１０の反りを、より確実に防止することができる。
【００５７】
また、図１２の平面図に示すように、いわゆるアップドレイン構造として、半導体基板１０の表面上には、縦型ＭＯＳトランジスタのドレイン領域を構成する半導体基板１０と電気的に接続されたドレイン電極としての表面電極３４が形成されてもよい。そして、前記表面電極３４には、不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極３５が形成される。その他の構成については、図１乃至図１１に示した構成と同様である。
【００５８】
以上説明したように本発明によれば、半導体基板１０の表面側の大部分の領域に膜厚の表面電極２３，３２，３４を形成し、裏面全面に膜厚の裏面電極３０を形成する際に、両面に形成される電極の厚さを略同じになるようにすることで半導体基板１０の反りの発生が抑制される。そして、半導体基板１０の表面側に膜厚の表面電極２３，３２，３４、保護膜２６を形成した後に、半導体基板の裏面側を薄くするため、半導体基板１０の表面側にガラス基板等のサポート板を貼り付ける必要がなく、製造工程が簡略化される。
【００５９】
なお、本実施形態では、表面電極２３，３２，３４と裏面電極３０の厚さを同じか略同じにしているが、これは表面電極２３，３２または表面電極２３，３２，３４の合計面積と裏面電極３０の面積が略同じであるため、両電極の厚さを同じか略同じにすることで、各面の厚みを揃えて半導体基板１０の反り発生を抑制するものである。しかし、上述した熱膨張量を揃えるという観点からすれば、各面の体積が同じか略同じになるように設定すればよい。
【００６０】
さらに言えば、熱膨張量を揃えられれば、各面の電極の材質が同じものである必要はなく、各種設定することも可能である。
【００６１】
なお、本発明は上述した実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、実施形態はＮチャネル型の縦型ＭＯＳトランジスタを例として説明したが、Ｐチャネル型の縦型ＭＯＳトランジスタに変更してもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態による半導体装置を示す断面図である。
【図２】本発明の実施形態による半導体装置を示す平面図である。
【図３】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図５】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図６】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図８】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図９】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図１０】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図１１】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図１２】本発明の実施形態による半導体装置を示す平面図である。
【図１３】従来例による半導体装置を示す断面図である。
【符号の説明】
【００６３】
１０，１００  半導体基板        １１  Ｎ−型半導体層
１２  Ｐ型半導体層              １３  溝
１４  ゲート絶縁膜              １５  ゲート電極
１６  層間絶縁膜                １７  ソース領域
１８  ソース電極接続部          １９  パッシベーション膜
２０  バリア層                  ２１，２９  シード層
２２  レジスト層                ２３，３２，３４  表面電極
２４  ニッケルメッキ層          ２５  金メッキ層
２６，１０３  保護膜            ２７  チタン層
２８  ニッケル層                ３０  裏面電極
３１，３３，３５，１０２，１０５  バンプ電極
１０１  ソース電極              １０４  ゲート電極
１０６  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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