(57)【要約】【課題】固定電荷等の影響がなく電気的特性の優れた良質なＳＯＤ単層膜を備えた、微細ＬＳＩプロセス用の素子分離領域を備えた半導体装置を提供する。【解決手段】半導体基板内のトレンチの内壁上に酸化膜およびライナー膜を形成する膜形成工程と、トレンチ内にＳＯＤ膜を埋設して熱処理を行う工程と、ＳＯＤ膜と接するライナー膜の一部を除去してＳＯＤ膜の一部を露出させる除去工程と、ＳＯＤ膜に対して熱処理を行う熱処理工程と、トレンチ内に絶縁膜を埋設させることにより素子分離領域を形成する埋設工程と、を有する半導体装置の製造方法。【選択図】図１１
2010027904.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）酸化膜を埋設する工程と、
前記マスクパターンと、前記ＳＯＤ酸化膜に接するライナー膜の一部と、を除去して前記ＳＯＤ酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記ＳＯＤ酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法。
【請求項２】
半導体基板上にマスク膜を形成する工程と、
前記マスク膜をパターニングすることによってマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁を熱酸化することにより酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
全面にＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）膜を堆積させた後、熱処理を行うことによってＳＯＤ酸化膜とする工程と、
下記工程（１）または（２）によって前記ＳＯＤ酸化膜を加工することにより前記トレンチ内に所定の高さのＳＯＤ酸化膜を形成する工程と、
（１）前記マスクパターンをストッパに用いて前記ＳＯＤ酸化膜に対してＣＭＰ処理を行なった後、前記ＳＯＤ酸化膜のエッチングバックを行う工程、
（２）前記ＳＯＤ酸化膜のエッチングバックを行う工程、
前記マスクパターンと、前記ＳＯＤ酸化膜に接するライナー膜の一部と、を除去して前記ＳＯＤ酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記ＳＯＤ酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法。
【請求項３】
半導体基板内にトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）酸化膜を埋設する工程と、
前記ＳＯＤ酸化膜と接するライナー膜の一部を除去して前記ＳＯＤ酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記ＳＯＤ酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法。
【請求項４】
前記ライナー膜が、シリコン窒化膜であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記ライナー膜の膜厚が３〜１５ｎｍであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記熱処理工程を、７００〜１１００℃の窒素雰囲気中で３０〜６０分間、行うことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記膜形成工程において、
前記ライナー膜として、前記半導体基板側から順に第１のシリコン窒化膜、シリコン酸化膜および第２のシリコン窒化膜を形成し、
前記除去工程において、
前記ＳＯＤ酸化膜と接するライナー膜として第２のシリコン窒化膜の一部を除去することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項８】
第１のシリコン窒化膜の膜厚が１〜４ｎｍであり、第２のシリコン窒化膜の膜厚が３〜１５ｎｍであることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記熱処理工程を、８００〜１０００℃の水蒸気雰囲気中で３０〜６０分間、行うことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記埋設工程において、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ）により前記絶縁膜の埋設を行うことを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記埋設工程の後に更に、
前記素子分離領域間の半導体基板内及びこの上に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタのソース領域およびドレイン領域のうち何れか一方と電気的に接続するようにキャパシタを形成する工程と、
を有することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置を構成する複数の素子間の分離に素子分離領域が用いられている。この素子分離領域としては、トレンチを設けた後、このトレンチ内に絶縁材料を埋設したＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造のものが知られている。
【０００３】
このＳＴＩ構造の素子分離領域において、トレンチ内に絶縁材料を埋設する方法の検討が行なわれている。
特許文献１（特開２００８−１０７２４号公報）には、トレンチ内にＨＤＰ法（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｍｅｔｈｏｄ；高密度プラズマ法）を用いた酸化膜（以下、「ＨＤＰ酸化膜」と記載する）を埋設する方法が開示されている。
【０００４】
特許文献２（特開２００６−２６９７８９号公報）には、ＨＤＰ酸化膜／ＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜のハイブリッド構造を有する素子分離領域が開示されている。
【０００５】
しかしながら、６０ｎｍ以下の微細ＬＳＩプロセスにおいては、トレンチ内にボイドの無いＨＤＰ酸化膜を形成することは非常に困難である。また、トレンチ内にボイドがあるＨＤＰ酸化膜を埋設させた状態で、ゲート電極材料であるポリシリコンを堆積すると、このボイド内にもポリシリコンが入り込み、ゲート電極材料の加工時にも、ボイド内のポリシリコンは残留することとなる。このため、このボイド内に残留したポリシリコンにより、ゲートショート不良が発生してしまう。
【０００６】
そこで、微細ＬＳＩプロセスにおいては、埋設性の高いＳＯＤ単層膜が必要となる。非特許文献１（Ｊ．Ｈ．Ｈｅｏ  ｅｔ  ａｌ．，“Ｔｈｅ  Ｐ−ＳＯＧ  Ｆｉｌｌｉｎｇ  Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−７０ｎｍ  Ｄｅｖｉｃｅ，”２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）には、埋設性の高いＳＯＤ単層膜の形成方法が開示されている。
【特許文献１】特開２００８−１０７２４号公報
【特許文献２】特開２００６−２６９７８９号公報
【特許文献１】Ｊ．Ｈ．Ｈｅｏ  ｅｔ  ａｌ．，“Ｔｈｅ  Ｐ−ＳＯＧ  Ｆｉｌｌｉｎｇ  Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−７０ｎｍ  Ｄｅｖｉｃｅ，”２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の製造方法では、素子分離領域の幅が小さくＳＯＤ膜の改質時に体積収縮が起こりにくいため、ＳＯＤ膜の緻密化が不十分となってしまうことを本願発明者らは発見した。このように緻密化が不十分なＳＯＤ膜はエッチング耐性が低いため、後の工程でシリコン酸化膜をウエットエッチングする際に、ＳＯＤ膜内に空隙が生じる場合がある。この場合、後の工程でゲート電極材料であるポリシリコンを堆積させる際に、この空隙内にポリシリコンが入り込み、ゲート電極材料の加工時にも除去されずに空隙内に残留してゲートショート不良の原因となる問題がある。また、固定電荷等の影響が生じるなど、ＳＯＤ膜の電気的特性が低下する場合がある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態は、
半導体基板上にマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）酸化膜を埋設する工程と、
前記マスクパターンと、前記ＳＯＤ酸化膜に接するライナー膜の一部と、を除去して前記ＳＯＤ酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記ＳＯＤ酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法に関する。
【０００９】
また、本発明の他の実施形態は、
半導体基板上にマスク膜を形成する工程と、
前記マスク膜をパターニングすることによってマスクパターンを形成する工程と、
前記マスクパターンをマスクに用いて、前記半導体基板をエッチングすることによりトレンチを形成する工程と、
前記トレンチの内壁を熱酸化することにより酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
全面にＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）膜を堆積させた後、熱処理を行うことによってＳＯＤ酸化膜とする工程と、
下記工程（１）または（２）によって前記ＳＯＤ酸化膜を加工することにより前記トレンチ内に所定の高さのＳＯＤ酸化膜を形成する工程と、
（１）前記マスクパターンをストッパに用いて前記ＳＯＤ酸化膜に対してＣＭＰ処理を行なった後、前記ＳＯＤ酸化膜のエッチングバックを行う工程、
（２）前記ＳＯＤ酸化膜のエッチングバックを行う工程、
前記マスクパターンと、前記ＳＯＤ酸化膜に接するライナー膜の一部と、を除去して前記ＳＯＤ酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記ＳＯＤ酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法に関する。
【００１０】
本発明の他の実施形態は、
半導体基板内にトレンチを形成する工程と、
前記トレンチの内壁上に酸化膜を形成する工程と、
前記トレンチの内壁上の酸化膜を覆うようにライナー膜を形成する膜形成工程と、
前記トレンチ内にＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）酸化膜を埋設する工程と、
前記ＳＯＤ酸化膜と接するライナー膜の一部を除去して前記ＳＯＤ酸化膜の一部を露出すると共に、前記トレンチ内に空隙を形成する除去工程と、
前記ＳＯＤ酸化膜に対して熱処理を行う熱処理工程と、
前記トレンチ内の空隙に絶縁膜を埋設することにより素子分離領域を形成する埋設工程と、
を有する半導体装置の製造方法に関する。
【００１１】
なお、本明細書において、「ＳＯＤ酸化膜」とは、スピンコーティング法またはスプレーコーティング法などの回転塗布法により、誘電体材料を含有する溶液を塗布してＳＯＤ膜を得た後、熱処理を行うことによって、このＳＯＤ膜を酸化した膜のことを表わす。
【００１２】
上記各実施形態では、ライナー膜が除去されたことにより、ＳＯＤ酸化膜の一部の側面が露出してその表面積が増加するため、熱処理によるＳＯＤ酸化膜の緻密化を促進させることができる。この結果、素子分離領域内に生じた空隙にゲート電極材料であるポリシリコンが入り込み、ゲート電極材料の加工時に除去されずに残ることによるゲートショート不良を低減することができる。また、ＳＯＤ酸化膜の緻密化を促進することにより、固定電荷等の影響がなく電気的特性の優れた良質な膜とすることができる。
【発明の効果】
【００１３】
エッチング耐性に優れエッチング時に空隙が生じることがなく、また、固定電荷等の影響がなく電気的特性の優れたＳＯＤ酸化膜を有する、素子分離領域を備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して、半導体装置の製造方法を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１５】
（第１実施例）
まず、図１に示すように、シリコン基板５上にパッド酸化膜としてシリコン熱酸化膜３を形成し、その後、シリコン酸化膜３上にフィールド形成時にハードマスクとなるシリコン窒化膜６を形成する。このシリコン酸化膜３の膜厚は例えば５ｎｍ〜１５ｎｍであり、好ましくは９ｎｍである。シリコン窒化膜６の膜厚は例えば５０ｍ〜２００ｎｍであり、好ましくは１２０ｎｍである。
【００１６】
次に、図２に示すように、通常のリソグラフィプロセスによってシリコン窒化膜６およびパッド酸化膜３を加工して、シリコンエッチング時のハードマスクを形成する。このとき、オーバーエッチングが行われるため、シリコン基板５も若干エッチングされる。
【００１７】
次に、図３に示すように、シリコン窒化膜６をハードマスクとしてシリコン基板５に深さ約２００ｎｍのＳＴＩ用トレンチ７を形成する。このとき、シリコン窒化膜６の上面が４０ｎｍ程度エッチングされる。その後、熱酸化によって、ＳＴＩトレンチ７の側面および底面にシリコン熱酸化膜３を形成する。このシリコン酸化膜３の膜厚は例えば３〜１５ｎｍであり、好ましくは８ｎｍである。このとき、ハードマスクであるシリコン窒化膜６も３ｎｍ程度、酸化される。
【００１８】
次に、図４に示すように、ハードマスクであるシリコン窒化膜６上のシリコン酸化膜３をウエットエッチングにより除去する。この理由は、熱リン酸でウエットエッチングを行うことによってハードマスクであるシリコン窒化膜６を除去する際に側面のシリコン酸化膜３が残り、汚染となってしまうのを防ぐためである。このとき、ＳＴＩトレンチ７の側面および底面のシリコン酸化膜３も若干エッチングされるが、十分な膜厚を有しているため残存させることができる。
【００１９】
次に、図５に示すように、ＳＴＩトレンチ７およびシリコン窒化膜６を覆うようにライナー窒化膜４を形成する。このライナー窒化膜４は、ハードマスクであるシリコン窒化膜６の除去時に熱リン酸によってエッチングされるために十分な膜厚を有している必要がある。ライナー窒化膜４の厚さは例えば、３〜１５ｎｍであり、好ましくは８ｎｍである。
【００２０】
次に、図６に示すように、スピンコーティングまたはスプレーコーティング法を用いてポリシラザン膜（ＳＯＤ膜に相当する）を形成する。その後、ポリシラザン膜が形成されたシリコン基板５を１５０℃のホットプレート上で約３分間ベークすることにより、溶液中の溶媒を揮発させる。続いて、４００℃〜１１００℃の水蒸気雰囲気中で熱処理を行う。この熱処理によってポリシラザン膜中のＳｉ−Ｎ結合のほとんどがＳｉ−Ｏ結合に置換され、ＳＯＤ酸化膜１（シリコン酸化膜に相当する）が得られるが、反応は表面から起こるため、ＳＴＩトレンチ７内部のＳＯＤ酸化膜１では緻密化が不十分である。
【００２１】
次に、図７に示すように、ハードマスクであるシリコン窒化膜６をストッパとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）プロセスによりＳＯＤ酸化膜１を研磨して、ＳＴＩトレンチ７にＳＯＤ酸化膜１を残存させる。
【００２２】
続いて、図８に示すように、ウエットエッチングまたはドライエッチングにより、ＳＴＩトレンチ７内において所望の高さまでシリコン酸化膜（ＳＯＤ膜）１をエッチバックする。なお、他の実施例においては、ＣＭＰを行わずにウエットエッチングまたはドライエッチングのみでＳＯＤ酸化膜１をエッチバックしてもよく、ＣＭＰ後またはエッチバック後に、更に熱処理を行うことによってＳＯＤ酸化膜１の緻密化を行ってもよい。
【００２３】
次に、図９に示すように、ハードマスクであるシリコン窒化膜６を除去するため熱リン酸によるウエットエッチングを行う。このとき、ライナー窒化膜４は十分厚いため、熱リン酸が入り込んでエッチングされる。例えば、熱リン酸の温度は１４０℃、ウエットエッチング時間は９０分であり、このときライナー窒化膜４はＳＴＩトレンチ７の上端部より約１５０ｎｍ、エッチングされる。本実施例では、ハードマスクであるシリコン窒化膜６とライナー窒化膜４を同時に熱リン酸によって除去しているが、リセス量を調整するためにライナー膜４の除去は別途行なってもよい。本発明の適応可能なライナー膜４のリセス量は、ＡＬＤ−ＳｉＮによって埋め戻すことが可能な範囲の深さであり、アスペクト比１０程度の深さまでライナー膜４を除去することができる。
【００２４】
次に、７００℃〜１１００℃の窒素雰囲気中で６０分間熱処理を行う。このとき、ライナー窒化膜４がリセスしているためＳＴＩ側壁のＳＯＤ酸化膜１が露出しており、表面積が増加しているため、熱処理によるＳＯＤ酸化膜１の緻密化が促進される。その結果、ウエットエッチング液、例えば、ＢＨＦ（Ｂｕｆｆｅｒｅｄ  ＨＦ）によるエッチングレートを、従来のものに対して約５０％低減することができる。
【００２５】
次に、図１０および図１１に示すように、ライナー窒化膜４のリセスを埋設するためにＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ  Ｍｅｔｈｏｄ；原子層堆積法）法により、ＳｉＮ膜２を堆積後、エッチバックする。これにより、リセスしていた部分が埋め戻されるため、段差が少なくなりゲート間ショートの不良を低減することができる。
【００２６】
本実施例では、ライナー膜４をＳＴＩトレンチ７の上部よりもリセスさせた状態で熱処理を行う。このようにライナー膜４が除去されたことにより、ＳＯＤ酸化膜１の一部の側面が露出してその表面積が増加するため、熱処理によるＳＯＤ酸化膜１の緻密化を促進させることができる。また、この熱処理後にカバレッジ性の高い絶縁膜、例えば、ＡＬＤ  （Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）−ＳｉＮを堆積、エッチバックを行うことでリセス部を埋設することができる。この結果、素子分離領域内に生じた空隙にゲート電極材料が入り込み、後の加工工程においてゲート電極材料が除去されずに残ることによるゲートショート不良を低減することができる。また、ＳＯＤ酸化膜１の緻密化が進むことにより、固定電荷等の影響がなく電気的特性の優れた良質なシリコン酸化膜とすることができる。
【００２７】
（第２実施例）
上記第１実施例では、ＳＯＤ酸化膜１の最終的な熱処理を、窒素雰囲気中で行っている。ここで、電気的特性面から考えると、ＳＯＤ酸化膜１中の固定電荷等の対策として熱処理は水蒸気雰囲気中で行った方が良い。しかし、第１実施例の図９のように、ライナー膜４をリセスした状態でＳＯＤ酸化膜１の水蒸気酸化を行なった場合、シリコン基板５が酸化されてしまうという問題が生じる。そこで、以下の第２実施例では、シリコン基板５の酸化を抑制するためにライナー膜４の構造を変えた半導体装置の製造方法を説明する。
【００２８】
第１実施例の図２〜４と同様に、ＳＴＩトレンチ７を形成、内壁酸化を行い、ハードマスクであるシリコン窒化膜６上のシリコン酸化膜３をウエットエッチングによって除去する。この後、図１２に示すように、ＳＴＩトレンチ７およびシリコン窒化膜６を覆うように酸化を抑制するためのライナー窒化膜４ａを形成する。このライナー窒化膜４ａは、熱リン酸が入り込み、かつエッチングされない厚さとすることが好ましく、例えば１ｎｍ〜４ｎｍであり、好ましくは３ｎｍである。
【００２９】
次に、図１３に示すように、熱リン酸処理時にライナー窒化膜４ａを保護するため、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜３（ライナー膜の一部に相当する）を形成する。このシリコン酸化膜３の厚さは例えば３〜８ｎｍであり、好ましくは５ｎｍである。
【００３０】
次に、図１４に示すように、熱リン酸によってリセスが形成されるために十分に厚いライナー窒化膜４ｂを形成する。このライナー膜４ｂの膜厚は第１実施例と同様に、例えば８ｎｍとすることができる。
【００３１】
次に、図１５に示すように、スピンコーティングまたはスプレーコーティング法を用いてポリシラザン膜（ＳＯＤ膜に相当する）を形成する。次に、第１実施例と同様、１５０℃のホットプレート上で約３分間、ベークした後、４００℃〜１１００℃の水蒸気雰囲気中で熱処理を行い、ＳＯＤ酸化膜１（シリコン酸化膜に相当する）を形成する。
【００３２】
次に、図１６に示すように、ライナー窒化膜４ｂをストッパとして、ＣＭＰプロセスによりＳＯＤ酸化膜１を研磨してＳＴＩトレンチ７内にのみＳＯＤ酸化膜１を残存させる。続いて、図１７に示すように、ＳＯＤ酸化膜１をエッチバックする。このエッチバックの方法は、第１実施例と同様の方法を用いることができる。
【００３３】
次に、図１８および図１９に示すように、厚いライナー窒化膜４ｂおよびＣＶＤによるシリコン酸化膜３をウエットエッチングによって除去する。
【００３４】
次に、図２０に示すように、熱リン酸によるウエットエッチングを行い、ハードマスクであるシリコン窒化膜６および厚いライナー窒化膜４ｂを除去する。このエッチングの方法は第１実施例と同様の方法を用いることができる。続いて、８００〜１０００℃の水蒸気雰囲気中で熱処理を行う。この時間は、例えば３０〜６０分である。
【００３５】
最後に図２１および図２２に示すように、ライナー窒化膜のリセスを埋設するためにＡＬＤ−ＳｉＮを堆積後、エッチバックする。
【００３６】
本実施例では、ライナー膜を含む構造がシリコン窒化膜（厚）／シリコン酸化膜／シリコン窒化膜（薄）の積層構造になっている。このシリコン窒化膜（厚）はエッチング液が入り込みリセスする厚さであり、シリコン窒化膜（薄）はエッチング液が入り込まない厚さとなるように形成する。このため、酸化雰囲気中でのポリシラザン膜の熱処理時にシリコン基板が酸化されるのを防止することができる。この結果、より効果的にポリシラザン膜の緻密化を行うことができ、より電気的特性の優れた良質なシリコン酸化膜とすることができる。
【００３７】
（第３実施例）
図２３は、素子分離領域を備えたＤＲＡＭのメモリセル部を表わす平面図である。図２３において、半導体基板上には、複数の活性領域２０４が規則正しく配置されている。これらの活性領域２０４は素子分離領域２０３により区画されている。これらの素子分離領域２０３は、上記第１実施例や第２実施例などの方法により形成されている。
【００３８】
また、この活性領域２０４と交差するように複数のワード線２０６が形成されている。また、活性領域２０４のワード線で覆われていない領域にはリン等の不純物がイオン注入されており、拡散層領域を形成している。この拡散層領域は、トランジスタのソース・ドレイン領域として機能する。
【００３９】
また、図２３の破線Ｃで囲んだ部分が１つのトランジスタを形成している。また、他の活性領域２０４についても同様である。なお、本実施例では、図２３に示したようにワード線２０６と活性領域２０４が斜めに交差するようなレイアウトとなっているが、ワード線２０６と活性領域２０４が直交するレイアウトすることもでき、この場合であっても製造工程において何ら不具合は生じない。
【００４０】
各活性領域２０４の中央部には、第１コンタクトプラグ２０７が設けられ、活性領域２０４表面の拡散層領域と接触している。また、各活性領域２０４の両端には、第２コンタクトプラグ２０８、２０９が設けられ、活性領域２０４表面の拡散層領域と接触している。第１及び２コンタクトプラグ２０７、２０８、２０９については、説明のため異なる項目番号としたが、実際の製造に際しては同時に形成することが可能である。
【００４１】
また、このレイアウトでは、メモリセルを高密度に配置するために、隣接する２つのトランジスタにおいて、１つの第１コンタクトプラグ２０７を共有するように配置されている。
【００４２】
後の工程において、第１コンタクトプラグ２０７と接触し、ワード線２０６と直交する、Ｇ−Ｇ’線で示した方向に配線層（図示せず）が形成される。この配線層はＤＲＡＭのビット線として機能する。また、第２コンタクトプラグ２０８、２０９にはそれぞれ、キャパシタ素子（図示せず）が接続される。
【００４３】
完成したＤＲＡＭのメモリセル断面図を図２４に示す。図２４は、図２３のＥ−Ｅ’部における断面に対応している。図２４で、２００は半導体基板、２０１は電界効果型トランジスタで、詳細な構造は先に説明したので省略する。また、２０６はワード線である。
【００４４】
活性領域２０４の表面部分には拡散層領域２０５が形成されており、第１及び第２コンタクトプラグ２０７、２０８、２０９と接触している。この第１及び第２コンタクトプラグ２０７、２０８、２０９の材料としては、リンを導入した多結晶シリコンを用いることができる。２１０はトランジスタ上に設けられた層間絶縁膜である。第１コンタクトプラグ２０７は、第１コンタクトプラグ２１１を介して、ビット線として機能する配線層２１２に接続している。配線層２１２の材料としてはタングステンを用いることができる。
【００４５】
また、第２コンタクトプラグ２０８と２０９はそれぞれ、第２コンタクトプラグ２１５、２１４を介してキャパシタ素子２１７と接続している。２１３、２１６、２１８は、それぞれ各配線間を絶縁するための層間絶縁膜である。キャパシタ素子２１７は、公知の手段により、２つの電極間に酸化ハフニウム（ＨｆＯ）等の絶縁膜を挟んで形成されている。２１９はアルミ等を用いて形成された、上層に位置する配線層で、２２０は表面保護膜である。
【００４６】
トランジスタ２０１をオン状態にすることで、キャパシタ素子２１７に蓄積した電荷の有無の判定を、ビット線（配線層２１２）を介して行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作させることができる。
【００４７】
本実施例の半導体装置は、第１又は第２実施例のようにして素子分離領域を形成した後、素子分離領域間の半導体基板内及びこの上にメモリセルを形成することによって形成することができる。また、このメモリセルは、半導体基板内及びこの上に電界効果型トランジスタを形成する工程と、電界効果型トランジスタのソースおよびドレイン領域のうち何れか一方と電気的に接続されるようにキャパシタを形成する工程と、によって形成することができる。電界効果型トランジスタおよびキャパシタは、公知の方法を用いて形成することができる。
【図面の簡単な説明】
【００４８】
【図１】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図２】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図３】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図４】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図５】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図６】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図７】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図８】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図９】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１２】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１３】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１４】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１５】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１６】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１７】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１８】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図１９】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図２０】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図２１】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図２２】第２実施例の半導体装置の製造方法の一工程を表わす図面である。
【図２３】第３実施例の半導体装置を表わす図面である。
【図２４】第３実施例の半導体装置を表わす図面である。
【符号の説明】
【００４９】
１  ＳＯＤ酸化膜
２  ＳｉＮ膜
３  ＳｉＯ2膜
４、４ａ、４ｂ  ＳｉＮ膜
５  シリコン半導体基板
６  ＳｉＮ膜
７  トレンチ
２０３  素子分離領域
２０４  活性領域
２０５  ソース・ドレイン領域用の不純物拡散層
２０６  ゲートトレンチ
２０７、２１１  第１コンタクトプラグ
２０８，２０９、２１４、２１５  第２コンタクトプラグ
２１０、２１３、２１６、２１８  層間絶縁膜
２１２  配線層
２１７  キャパシター素子
２１９  配線層
２２０  表面保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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