(57)【要約】【課題】容量の付加及び変更が容易なデカップリングコンデンサを有する半導体装置を提供する。【解決手段】素子１２が形成された半導体基板１１及びその表面上に絶縁膜１３を有し、絶縁膜１３の中に素子１２と接続された電源配線１４を有し、絶縁膜１３の中の半導体基板１１から最も遠い側に素子１２と接続された電源配線１４と異なる電位の電源配線１５を有し、電源配線１４、１５とそれぞれ接続され絶縁膜１３の半導体基板１１に対向する表面に配置された接続パッド１６、１７を有する半導体チップ１０と、電源配線１５に対向する絶縁膜１３の表面に接した位置にあり、一方で接続パッド１６に接続され、他方で半田バンプ３８に接続され、ランド３５、３６の間を絶縁膜２８を介して埋めるように配設された再配線部２１と、絶縁膜１３の表面に接し、再配線部２１とは互いに絶縁され、接続パッド１７に接続された再配線部３１とを備える。【選択図】図１
2010278084.tif 000002
【特許請求の範囲】
【請求項１】
素子が形成された半導体基板及びその表面上に第１の絶縁膜を有し、前記第１の絶縁膜の中に前記素子と接続された第１の電源配線を有し、前記第１の絶縁膜の中の前記半導体基板から最も遠い側に前記素子と接続された前記第１の電源配線と異なる電位の第２の電源配線を有し、前記第１及び第２の電源配線とそれぞれ接続され前記第１の絶縁膜の前記半導体基板に対向する表面に配置された第１及び第２の接続パッドを有する半導体チップと、
前記第２の電源配線に対向する前記第１の絶縁膜の表面に接した位置にあり、一方で前記第１の接続パッドに接続され、他方で複数の内の少なくとも１つの外部接続端子に接続され、他の外部接続端子との接続部の間を第２の絶縁膜を介して埋めるように配設された第１の再配線部と、
前記第１の絶縁膜の表面に接し、前記第１の再配線部とは互いに絶縁され、前記第２の接続パッドに接続された第２の再配線部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１及び第２の接続パッドは、前記半導体チップを構成する回路ブロック毎に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の再配線部は、前記半導体基板の表面に対向して配置された別の半導体チップと接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の再配線部は、前記第２の接続パッドに対する反対側の端部で外部接続端子に接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の電源配線と前記第１の再配線部との間にある前記第１の絶縁膜は、ポリイミド膜及びポリイミド膜より大きな比誘電率を有する誘電体膜を少なくとも一つ有する構成であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再配線を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路（以下、ＬＳＩ）等の半導体装置は、高機能化、低消費電力化、及び低コスト化等が絶えず求められている。
【０００３】
ＬＳＩは、急激な負荷がかかると、電源とＬＳＩの配線間に存在する寄生抵抗と寄生インダクタンスにより電圧降下が生じる。この電圧降下は、寄生抵抗や寄生インダクタンスが大きく、負荷電流の変動時間が短いほど大きくなる。半導体装置は、電源電圧が小さくなることによるマージンの減少から、電圧降下の影響が相対的に大きくなっており、電圧降下による誤動作の可能性が高くなっている。
【０００４】
負荷変動による電源電圧降下は、半導体装置の電源配線と接地配線との間に並列にコンデンサを配置することで軽減可能である。このコンデンサは、一般にデカップリングコンデンサと呼ばれている。負荷変動の際に、デカップリングコンデンサの電極両端に蓄えた電荷を瞬時に放出することにより、一時的に降下した電源電圧を補償することが可能である。
【０００５】
デカップリングコンデンサは、ＬＳＩとコンデンサ間の距離をできるだけ短くすることにより、自己インダクタンスを小さくして補償の効果を大きくできる。例えば、シリコン基板上に形成されたデバイスと、層間絶縁膜と、電源線、接地線を含む配線と、最上層絶縁膜上に形成された薄膜コンデンサとを有して、薄膜コンデンサは、コンタクトを介して接地線と接続された下部電極と、コンタクトを介して電源線と接続され、一部が下部電極の上方に延在する上部電極と、下部電極と上部電極との間に挟持された誘電体とから構成された半導体装置が開示されている（例えば、特許文献１参照。）。
【０００６】
開示された半導体装置は、最上層絶縁膜上の一定位置に固定され、一定の容量を持つデカップリングコンデンサを有している。この半導体装置は、設計通りの負荷変動に対して、つまり特定箇所の一定の電圧降下に対して、効果を有する。しかしながら、半導体装置に絶えず要求される高機能化、及び低消費電力化等に対応しようとすると、デカップリングコンデンサの容量の増加やデカップリングコンデンサの配置すべき位置の変更等が必要になることが少なからず起こる。また、半導体装置に変更を加えない場合、外付けのコンデンサ部品を追加して実装する必要がある。
【０００７】
つまり、開示された半導体装置は、デカップリングコンデンサの容量の増加に対して、ＬＳＩの配線層の設計変更及び製造プロセス変更、または、外付けのコンデンサ部品を追加するための実装基板の設計及び実装プロセス変更等の大がかりな変更が必要となり、大幅なコストの増加が避けられないという問題を有している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３３４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、容量の付加及び変更が容易なデカップリングコンデンサを有する半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置は、素子が形成された半導体基板及びその表面上に第１の絶縁膜を有し、前記第１の絶縁膜の中に前記素子と接続された第１の電源配線を有し、前記第１の絶縁膜の中の前記半導体基板から最も遠い側に前記素子と接続された前記第１の電源配線と異なる電位の第２の電源配線を有し、前記第１及び第２の電源配線とそれぞれ接続され前記第１の絶縁膜の前記半導体基板に対向する表面に配置された第１及び第２の接続パッドを有する半導体チップと、前記第２の電源配線に対向する前記第１の絶縁膜の表面に接した位置にあり、一方で前記第１の接続パッドに接続され、他方で複数の内の少なくとも１つの外部接続端子に接続され、他の外部接続端子との接続部の間を第２の絶縁膜を介して埋めるように配設された第１の再配線部と、前記第１の絶縁膜の表面に接し、前記第１の再配線部とは互いに絶縁され、前記第２の接続パッドに接続された第２の再配線部とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、容量の付加及び変更が容易なデカップリングコンデンサを有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係る半導体装置を模式的に示す図で、図１（ａ）は一部を切り欠いて示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図。
【図２】本発明の実施例１に係る半導体装置の接続形態を模式的に示す図。
【図３】本発明の実施例２に係る半導体装置を模式的に示す図で、図３（ａ）は一部を切り欠いて示す平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿った断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。半導体基板の表面に対して、配線層がある方向を上とする。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置について、図１及び図２を参照しながら説明する。
【００１５】
図１に示すように、半導体装置１は、素子１２が形成された半導体基板１１及びその表面上に第１の絶縁膜である絶縁膜１３を有し、絶縁膜１３の中に素子１２と接続された第１の電源配線である電源配線１４を有し、絶縁膜１３の中の半導体基板１１から最も遠い側に素子１２と接続された電源配線１４と異なる電位の第２の電源配線である電源配線１５を有し、電源配線１４、１５とそれぞれ接続されて絶縁膜１３の半導体基板１１に対向する表面に配置された第１の接続パッドである接続パッド１６及び第２の接続パッドである接続パッド１７を有する半導体チップ１０と、電源配線１５に対向する絶縁膜１３の表面に接した位置にあり、一方で接続パッド１６に接続され、他方で複数の内の少なくとも１つの外部接続端子である半田バンプ３８に接続され、他の外部接続端子との接続部であるランド３５、３６の間を第２の絶縁膜である絶縁膜２８を介して埋めるように配設された第１の再配線部である再配線部２１と、絶縁膜１３の表面に接し、再配線部２１とは互いに絶縁され、接続パッド１７に接続された第２の再配線部である再配線部３１とを備えている。再配線部２１、３１は、半導体チップ１０に再配線を形成し、接続パッド１６、１７を再配置する。
【００１６】
半導体装置１は、電源電圧（位）（ＶＤＤ）及び電源電圧より低い接地電圧（位）（ＶＳＳ）が供給されて動作する。例えば、電源配線１５に電源電圧が供給され、電源配線１４に接地電圧が供給される。なお、半導体装置１は、逆に、電源配線１５に接地電圧が供給され、電源配線１４に電源電圧が供給される構成とすることは可能である。
【００１７】
半導体チップ１０は、周知の半導体製造プロセスにより作製される。半導体基板１１は、例えば、シリコン基板である。半導体基板１１の表面に、必要な機能に適する複数のトランジスタ等の素子１２が配設され、半導体基板１１の表面上部に、通常、複数層からなる配線層（図示略）及び層間絶縁膜等をなす絶縁膜１３が配置されて、集積回路が構成されている。
【００１８】
図１（ｂ）に示すように、層間絶縁膜と半導体基板１１から最も離れた最上部のパシベーション膜または表面保護膜とをまとめて絶縁膜１３としている。電源配線１４は、例えば、配線層の内の最上部から２番目に位置し、電源配線１５は、例えば、配線層の内の最上部に位置する。電源配線１４、１５は、電圧降下を抑制するために、比較的線幅の広い配線である。接続パッド１６、１７は、電源配線１５と同じ配線層を使用して、半導体基板１１の周辺部に列状に配置され、それぞれ電源配線１４、１５と接続されている。なお、電源配線１４、１５は、平面視で、半導体チップ１０の外周に沿うように内側に環状に、あるいは、半導体チップ１０を構成する個々の回路ブロックの外周に沿うように環状に配置することが可能である。
【００１９】
半導体チップ１０の絶縁膜１３の上に、接して、再配線部２１、３１が配設されている。再配線部２１は、絶縁膜１３の最上部に位置する電源配線１５の直上にあるように配置される。再配線部２１と電源配線１５とを対向する平板の電極板とし、絶縁膜１３を誘電体膜とするデカップリングコンデンサ５（図２参照）を形成するためである。
【００２０】
再配線部２１は、平面視で、電源配線１５が分布する半導体チップ１０の最も外側、または、接続パッド１６、１７の最も外側を境界として、それより内側にあり、しかも再配線部３１及び接続パッド１７とは接触のない配置をなしている。再配線部２１は、接続パッド１６、１７の内側の領域の多くの部分を被い、接続パッド１７を除いた再配線部３１は、被われた再配線部２１の中の限定領域を規則的に占めている。
【００２１】
詳細に見ると、再配線部２１は、例えば、接続パッド１６と接続されるパッド接続部２２、パッド接続部２２に連続する線状電極２３、線状電極２３に連続する面状電極２４、及び、面状電極２４に連続し外部接続端子と接続されるランド２５からなる。なお、再配線部２１は、前述のような構成をとる必要は必ずしもなく、例えば、パッド接続部２２に連続して面状電極２４となる構成が可能である。つまり、線状電極２３をパッド接続部２２と面状電極２４との間に配置、または、ランド２５を面状電極２４から分離する必要は必ずしもない。
【００２２】
再配線部２１の面積の大部分を面状電極２４が占め、再配線部２１の上面は、ほぼ平面となっている。面状電極２４は、半導体チップ１０の上に、連続した１枚として構成されているが、例えば、チップ外部で接続するなど電気的に等価な場合には、半導体チップ１０上で連続する一枚として構成する必要はなく、分離された複数枚の構成をとることが可能である。再配線部２１は、再配線部３１のレイアウトとも関連し、図示した形状以外の多様な形状が可能である。
【００２３】
再配線部３１は、再配線部２１の上面と同様の高さを有し、ほぼ平面をなしている。再配線部３１は、例えば、接続パッド１７と接続されるパッド接続部３２、パッド接続部２２に連続する線状電極３３、及び、線状電極３３に連続し外部接続端子と接続されるランド３５からなる。
【００２４】
線状電極３３は、接続パッド１７を外部接続端子である半田バンプ３８と接続するための配線であるので、できるだけ短くすることを原則とする。また、デカップリングコンデンサ５の電極板をなす再配線部２１の内の面状電極２４の面積を確保するためには、線状電極３３は、電源配線１５の直上にある面積をできるだけ小さくすることが好ましい。
【００２５】
線状電極３３は、再配線部２１の面状電極２４で囲まれて、ほぼ一定の幅を有しており、ランド３５は、線状電極３３の先端に接続されて、円形の島状をなす。線状電極３３は、両側面がほぼ一定の間隔を置いて、面状電極２４の側面と対向している。ランド３５は、周囲にほぼ一定の間隔を置いて、面状電極２４の側面と対向している。
【００２６】
半導体装置１は、電源以外の信号を送受信するための再配線部３１等と同様な、例えば、ランド３６と接続された再配線部等を有しており、これらの再配線部等は半導体チップ１０の信号配線（図示略）と接続されている。
【００２７】
ランド２５、３５、３６は、半導体チップ１０の外側部から一定距離内側の絶縁膜１３の上に、規則正しく、例えば、碁盤の目状に配置されている。線状電極３３も、ほぼ規則性を持って配置されている。
【００２８】
ランド２５、３５、３６は、ランド２５、３５、３６の上面にほぼ垂直な柱状電極３７に接続され、柱状電極３７の上面は、半田バンプ３８と接続されている。柱状電極３７の側面及びランド２５、３５、３６は、絶縁膜２８によって埋められている。絶縁膜２８は、線状電極３３及びランド２５、３５、３６と面状電極２４との隙間を満たし、絶縁膜１３と接触している。なお、ランド２５、３５、３６と半田バンプ３８との間の柱状電極３７の長さは、応力緩和等が可能な長さであればよい。
【００２９】
電源配線１４、１５、再配線部２１、３１、及び柱状電極３７は、導電材料、例えば、アルミニウム、銅、タングステン、または、これらを主成分とする金属等からなる。金属等の界面にバリアメタルを挟むことは可能である。絶縁膜１３は、電源配線１５より半導体基板１１側では、シリコン酸化膜、シリコン窒化膜、または、これらを主成分とする膜であり、電源配線１５より上側では、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜、チタン酸ストロンチウム・バリウム膜（ＢＳＴ）、チタン酸ジルコニウム・鉛膜（ＰＺＴ）等の内から、比誘電率が適当なものを選択可能である。また、絶縁膜１３は、最も上側にポリイミド膜（比誘電率、約３．５）を配置することは可能である。絶縁膜２８は、エポキシ膜、ポリイミド膜、シリコン酸化膜、シリコン窒化膜、または、これらを主成分とする膜を含む膜で構成される。絶縁膜２８は、最も上側の半田バンプ３８の側にソルダレジスト膜を形成することは可能である。
【００３０】
半導体装置１は、半田バンプ３８を外部接続端子とするウェーハレベルＣＳＰ（Chip Scale Package）として実装が可能である。なお、言うまでもなく、半導体チップ１０は、一定の信頼性を有する程度に完成しており、例えば、パッケージ基板に固定され、接続パッド１６、１７等が、パッケージ基板の外部接続端子と、半田バンプまたはボンディングワイヤで接続され、樹脂封止されれば、半導体装置として、動作及び信頼性が保証されるものである。
【００３１】
半導体装置１は、図２に示すように、半導体チップ１０の最上部にある電源配線１５を一方の電極板として、その上の再配線部２１の面状電極２４を他方の電極板として、デカップリングコンデンサ５を形成している。なお、ランド２５を他方の電極板とする容量が付加されている。電源配線１５に半田バンプ３８及び再配線部３１等を通して電源電圧が供給され、電源配線１４に半田バンプ３８及び再配線部２１等を通して接地電圧が供給される。電源配線１４、１５は、それぞれ、半導体チップ１０に形成された素子１２により構成される回路に電源電圧及び接地電圧を供給する。デカップリングコンデンサ５は、半導体チップ１０の電源回路に並列に接続されている。
【００３２】
半導体チップ１０は、例えば、ロジックＬＳＩ、並びにメモリセル回路及びアナログ回路等を混載したロジックＬＳＩ等である。しかしながら、半導体チップ１０は、これらに限定されることはない。
【００３３】
半導体チップ１０は、周知の半導体製造プロセスにより作製される。半導体チップ１０の上の再配線部２１、３１、及び半田バンプ３８等は、周知の再配線形成プロセスにより作製される。デカップリングコンデンサ５は、再配線形成プロセスにおいて、例えば、フォトリソグラフィ工程におけるマスクの一部、面状電極２４を他方の極板とするように形成されたマスクを使用することによって、比較的簡単に形成される。
【００３４】
その結果、半導体装置１は、半導体チップ１０を製造する半導体製造プロセスを変更する必要はない。半導体装置１は、再配線形成プロセスにおいて、マスクの一部を変更することによって、デカップリングコンデンサ５の容量追加が可能となる。つまり、デカップリングコンデンサ５を配置するために半導体チップ１０のレイアウト変更等を行う必要はなく、また、平面視における絶縁膜１３の上に形成できるので、デカップリングコンデンサ５を配置するための実装面積の増加はなく、電源配線１４、１５に近接して接続可能である。半導体装置１は、コストの増加が抑えられる。
【００３５】
また、半導体装置１は、デカップリングコンデンサ５の追加される容量を、再配線部２１の面状電極２４の面積によって調整可能である。半導体チップ１０はそのままにして、再配線部２１の、特に面状電極２４の面積の変更によって、半導体装置１に要求される高機能化、及び低消費電力化等に対応できる可能性を有している。半導体チップ１０の設計変更を実施することなく、デカップリングコンデンサ５の容量変更によって、半導体装置１が使用される応用機器の要求に対応できる場合があり、半導体装置１の使用範囲の拡大が可能である。
【００３６】
また、半導体チップ１０は、デカップリングコンデンサ５を形成する以外に、デカップリングコンデンサ５を付加しないで使用することも可能である。つまり、デカップリングコンデンサ５が必要ない場合は、再配線形成プロセス時に、従来の面状電極２４を形成しないプロセスとすればよいし、デカップリングコンデンサ５が必要な場合は、再配線形成プロセス時に、面状電極２４を形成するためのマスクに変更して形成すればよい。半導体チップ１０は、本実施例の半導体装置１として使用することができるし、デカップリングコンデンサのない別の半導体装置として使用することもできるので、量産効果が見込まれ、半導体チップ１０の製造コストをより低減することが可能となる。
【００３７】
また、半導体装置１は、デカップリングコンデンサ５のより大きな容量が必要な場合であっても、比較的簡単に対応できる。半導体チップ１０の半導体製造プロセスを変更する必要があるが、例えば、大きな容量を追加させたい場合は、絶縁膜１３の電源配線１５より上側の誘電体膜の膜厚を薄くすることにより、または、絶縁膜１３の電源配線１５より上側の誘電体膜の比誘電率をより大きくすることにより対応できる。そして、容量を減少させたい場合は、前述の逆を行えばよい。絶縁膜１３の上に絶縁膜２８が配設されるので、絶縁膜１３を薄く形成または比誘電率の異なる材料を使用しても、絶縁膜２８によって耐湿性等を上げることができ、半導体装置１の信頼性確保が可能である。半導体チップ１０の電源配線１５より上側の絶縁膜１３の膜厚または材料の変更なので、電源配線１５より下側の電気的な特性に与える影響は抑制される。
【００３８】
実施例１の変形例に係る半導体装置について説明する。実施例１の半導体装置１とは、半導体チップの電源配線が回路ブロック等毎に引き出されている点が異なる。
【００３９】
本変形例の半導体装置を構成する半導体チップは、図１を参照しながら説明するが、実施例１の半導体チップ１０の電源配線１４、１５及び接続パッド１６、１７に相当する電源配線及び接続パッドが、回路ブロック毎に引き出されている。そして、本変形例の半導体装置は、実施例１のデカップリングコンデンサ５に相当するデカップリングコンデンサを有し、このデカップリングコンデンサは、回路ブロックの接続パッドと接続されている。更に、回路ブロックのＩＲドロップと言われる電源電圧降下の大きさ等に合わせて、デカップリングコンデンサの面積、つまり容量が、適するものとなっている。
【００４０】
その結果、本変形例の半導体装置は、全体として、ＩＲドロップがより小さく制御される。つまり、ＩＲドロップが大きな回路ブロックには、大きな容量のデカップリングコンデンサが配設され、ＩＲドロップが小さな回路ブロックには、小さな容量のデカップリングコンデンサが配設され、ＩＲドロップが無視できる程度の回路ブロックには、デカップリングコンデンサが配設されないことにより、１つの大きな容量のデカップリングコンデンサで全体を制御する場合に比較して、それぞれの回路ブロックのＩＲドロップがより良く抑制される。本変形例の半導体装置は、その他に、実施例１の半導体装置１が有する効果を同様に有している。
【実施例２】
【００４１】
本発明の実施例２に係る半導体装置について、図３を参照しながら説明する。実施例１の半導体装置１とは、半導体チップがＣｏＣ（Chip on Chip）型に類する構成をなしている点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４２】
図３に示すように、半導体装置２は、実施例１の半導体チップ１０と同様な構成の半導体チップ４０と、半導体チップ４０の上に再配線された再配線部２１及び再配線部３１とを有して、再配線部２１、３１は、半田バンプ３８を介して、バンプ接続可能に形成された半導体チップ５０と接続されている。半導体装置２は、再配線部２１の面状電極２４と、電源配線１５とを電極板とするデカップリングコンデンサを同様に有している。
【００４３】
半導体チップ４０は、平面視で半導体チップ４０の内側、例えば、半導体チップ４０のほぼ中央部に、対向した半導体チップ５０を載置している。なお、半導体チップ５０は、１つに限定されることはなく、半導体チップ４０の上面の配設可能な領域に、複数個を接続することが可能である。
【００４４】
半導体チップ４０は、再配線部２１、３１とそれぞれ接続された接続パッド１６、１７の他に、接続パッド１６、１７の配列と同様な並びに接続パッド１８ａ、１８ｂを有している。接続パッド１８ａは、電源以外の信号を送受信する信号配線であり、再配線部３１等と同様な構成を有する再配線部等を介して、半導体チップ５０と接続される。接続パッド１８ｂは、半導体チップ４０を半導体チップ５０以外の外部、例えば、パッケージ基板（図示略）等と接続するために使用される。接続パッド１６、１７、１８ａ、１８ｂは、例えば、金属細線（図示略）を用いて、パッケージ基板等と接続することが可能である。
【００４５】
半導体チップ５０は、表面に接続パッド５２を有し、半田バンプ３８との接続部を除く周囲がソルダレジスト５４で被われたベアチップである。なお、半導体チップ５０は、実施例１の半導体チップ１０と同様に、表面に再配線部を配設し、この再配線部と半導体チップ１０の電源配線とを利用したデカップリングコンデンサが形成されたウェーハレベルＣＳＰ構成とすることは可能である。
【００４６】
半導体チップ４０は、例えば、ロジックＬＳＩ、メモリセル回路及びアナログ回路等を混載したロジックＬＳＩ等であり、半導体チップ５０は、例えば、半導体チップ４０と同様なＬＳＩの他、メモリセル回路及びアナログ回路等を単独に有するＬＳＩ等である。しかしながら、半導体チップ４０、５０は、これらに限定されることはない。
【００４７】
半導体装置２は、実施例１の半導体装置１と同様な構成のデカップリングコンデンサを有しているので、半導体装置１が有する効果と同様な効果を有している。その上、半導体装置２は、ＣｏＣ型に類する構成を取ることにより、実装面積効率をより高くすることが可能である。
【００４８】
また、半導体装置２の半導体チップ４０は、実施例１の半導体チップ１０が有する効果と同様な効果を有している。
【００４９】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００５０】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  素子が形成された半導体基板及びその表面上に第１の絶縁膜を有し、前記第１の絶縁膜の中に前記素子と接続された第１の電源配線を有し、前記第１の絶縁膜の中の前記半導体基板から最も遠い側に前記素子と接続された前記第１の電源配線と異なる電位の第２の電源配線を有し、前記第１及び第２の電源配線とそれぞれ接続され前記第１の絶縁膜の前記半導体基板に対向する表面に配置された第１及び第２の接続パッドを有する半導体チップと、前記第２の電源配線に対向する前記第１の絶縁膜の表面に接した位置にあり、一方で前記第１の接続パッドに接続され、他方で複数の内の少なくとも１つの外部接続端子に接続され、他の外部接続端子との接続部の間を第２の絶縁膜を介して埋めるように配設された第１の再配線部と、前記第１の絶縁膜の表面に接し、前記第１の再配線部とは互いに絶縁され、前記第２の接続パッドに接続された第２の再配線部とを備えた半導体装置。
【００５１】
（付記２）  前記第１の電源配線は接地配線であり、前記第２の電源配線は前記第１の電源配線より高電位の配線である付記１に記載の半導体装置。
【００５２】
（付記３）  前記第１及び第２の再配線部は、前記第２の絶縁膜によって被われている付記１に記載の半導体装置。
【００５３】
（付記４）  前記第１及び第２の再配線部は、それぞれ前記第１及び第２の接続パッドに対する反対側で柱状電極を介して半田バンプに接続されている付記１に記載の半導体装置。
【００５４】
（付記５）  前記第１及び第２の接続パッドは、前記半導体チップの外周部に配設されている付記１に記載の半導体装置。
【００５５】
（付記６）  前記第１の絶縁膜は、前記第２の電源配線の前記半導体基板から遠い側に、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜、チタン酸ストロンチウム・バリウム膜、チタン酸ジルコニウム・鉛膜の内の少なくとも一つを有する誘電体膜である付記１に記載の半導体装置。
【符号の説明】
【００５６】
１、２  半導体装置
５  デカップリングコンデンサ
１０、４０、５０  半導体チップ
１１  半導体基板
１２  素子
１３、２８  絶縁膜
１４、１５  電源配線
１６、１７、１８ａ、１８ｂ、５２  接続パッド
２１、３１  再配線部
２２、３２  パッド接続部
２３、３３  線状電極
２４  面状電極
２５、３５、３６  ランド
３７  柱状電極
３８  半田バンプ
５４  ソルダレジスト
【図１】
2010278084.tif 000003
【図２】
2010278084.tif 000004
【図３】
2010278084.tif 000005