(57)【要約】【課題】被テストデバイスの不良箇所の位置を３次元的に特定する。【解決手段】故障解析装置７０には、被テストデバイスである半導体デバイス（ＤＵＴ）２１にレーザ光を照射して、照射された被テストデバイスの特定箇所を加熱して熱起電流を発生させるレーザ照射手段と、前記レーザ光を水平方向及び垂直方向に走査して前記被テストデバイスの光加熱抵抗変化画像を撮影する撮影手段と、水平方向の前記光加熱抵抗変化画像と前記被テストデバイスの平面レイアウト画像を水平方向の位置座標が同一となるように重ね合わせる第１の位置座標設定手段と、縦方向の光学ステージ位置情報と前記被テストデバイスの断面情報を縦方向の位置座標が同一となるように重ね合わせる第２の位置座標設定手段とが設けられる。【選択図】図２
2010197051.tif 000002
【特許請求の範囲】
【請求項１】
被テストデバイスにレーザ光を照射して、照射された被テストデバイスの特定箇所を加熱して熱起電流を発生させるレーザ照射手段と、
前記レーザ光を水平方向及び垂直方向に走査して前記被テストデバイスの光加熱抵抗変化画像を撮影する撮影手段と、
水平方向の前記光加熱抵抗変化画像と前記被テストデバイスの平面レイアウト画像を水平方向の位置座標が同一となるように重ね合わせる第１の位置座標設定手段と、
縦方向の光学ステージ位置情報と前記被テストデバイスの断面情報を縦方向の位置座標が同一となるように重ね合わせる第２の位置座標設定手段と、
を具備し、前記被テストデバイスの不良箇所を３次元的に特定することを特徴とする故障解析装置。
【請求項２】
複数の水平方向の前記光加熱抵抗変化画像を縦方向に合成した合成画像と前記被テストデバイスの断面画像を縦方向の位置座標が同一となるように重ね合わせる第３の位置座標設定手段を具備し、水平方向の前記光加熱抵抗変化画像と前記被テストデバイスの平面レイアウト画像を重ね合わせ、前記合成画像と前記被テストデバイスの断面画像を重ね合わせすることにより前記被テストデバイスの不良箇所を３次元的に特定すること特徴とする請求項１に記載の故障解析装置。
【請求項３】
被テストデバイスにレーザ光を水平方向及び垂直方向に照射する照射手段と、
前記被テストデバイスに電源及び信号を供給して、前記被テストデバイスのＦＮＣマージンに対するＰＡＳＳ或いはＦＡＩＬを判定するＬＳＩテスタと、
前記被テストデバイスのＰＡＳＳ／ＦＡＩＬマップを作成する作成手段と、
前記レーザ光を前記被テストデバイスの水平方向に走査して、前記レーザ光照射状態で前記被テストデバイスのＰＡＳＳ／ＦＡＩＬマップ上でのＰＡＳＳ／ＦＡＩＬの変化数をカウントし、ＰＡＳＳ／ＦＡＩＬの変化数を第１のＰＡＳＳ／ＦＡＩＬ画像とする第１の画像作成手段と、
前記第１のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの平面レイアウト画像を水平方向の位置座標が同一となるように重ね合わせる第１の位置座標設定手段と、
前記レーザ光を前記被テストデバイスの垂直方向に走査して、前記レーザ光照射状態で前記被テストデバイスのＰＡＳＳ／ＦＡＩＬマップ上でのＰＡＳＳ／ＦＡＩＬの変化数をカウントし、ＰＡＳＳ／ＦＡＩＬの変化数を第２のＰＡＳＳ／ＦＡＩＬ画像とする第２の画像作成手段と、
前記第２のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの断面画像を縦方向の位置座標が同一となるように重ね合わせる第２の位置座標設定手段と、
を具備し、前記第１のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの平面レイアウト画像を重ね合わせ、前記第２のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの断面画像を重ね合わせることにより前記被テストデバイスの不良箇所を３次元的に特定することを特徴とする故障解析装置。
【請求項４】
前記被テストデバイスがシリコンデバイスの場合、前記レーザ光は１０６０ｎｍから１４００ｎｍの範囲の波長を有することを特徴とする請求項１乃至３のいずれか１項に記載の故障解析装置。
【請求項５】
前記レーザ光は前記被テストデバイスの表面或いは裏面に照射されることを特徴とする請求項１乃至４のいずれか１項に記載の故障解析装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、故障解析装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化、低消費電力化の進展に伴い、半導体集積回路（ＬＳＩ）は高集積度化されている。高集積度化された論理回路や順序回路などを含むシステムＬＳＩやＳｏＣ（System  on  a  chip）では、不良モード及び不良箇所の特定が非常に重要となる。システムＬＳＩやＳｏＣの不良解析には、ＥＭＳ（Emission  Micro  Scope）、ＯＢＩＲＣＨ（Optical  Beam  Induced  Resistance  Change）、ＥＢＡＣ（Electron  Beam  Absorbed  Current）、ＳＤＬ（Soft  Defect  Localization）、ＥＢテスタ等が多用される。ＯＢＩＲＣＨやＥＢＡＣは被テストデバイスに発生する電流などを観察及び画像化して主に配線系の不良解析に適用される。ＳＤＬは、被テストデバイスにレーザ光を照射して被テストデバイスのＰＡＳＳ／ＦＡＩＬマップの変化をモニタして、主に被テストデバイスのＦＮＣ（Function）マージンの解析に適用される（例えば、特許文献１及び２参照。）。
【０００３】
特許文献１及び２などに記載されるＯＢＩＲＣＨ、ＥＢＡＣ、ＳＤＬなどの解析手法では、被テストデバイスに対して水平方向での不良箇所を特定できるが、垂直方向を含めた３次元的な被テストデバイスの不良箇所の特定ができないという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−６４５８６号公報
【特許文献２】特開２００８−３００４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、被テストデバイスの不良箇所の位置を３次元的に特定することができる故障解析装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の故障解析装置は、被テストデバイスにレーザ光を照射して、照射された被テストデバイスの特定箇所を加熱して熱起電流を発生させるレーザ照射手段と、前記レーザ光を水平方向及び垂直方向に走査して前記被テストデバイスの光加熱抵抗変化画像を撮影する撮影手段と、水平方向の前記光加熱抵抗変化画像と前記被テストデバイスの平面レイアウト画像を水平方向の位置座標が同一となるように重ね合わせる第１の位置座標設定手段と、縦方向の光学ステージ位置情報と前記被テストデバイスの断面情報を縦方向の位置座標が同一となるように重ね合わせる第２の位置座標設定手段とを具備し、前記被テストデバイスの不良箇所を３次元的に特定することを特徴とする。
【０００７】
更に、本発明の他態様の故障解析装置は、被テストデバイスにレーザ光を水平方向及び垂直方向に照射する照射手段と、前記被テストデバイスに電源及び信号を供給して、前記被テストデバイスのＦＮＣマージンに対するＰＡＳＳ或いはＦＡＩＬを判定するＬＳＩテスタと、前記被テストデバイスのＰＡＳＳ／ＦＡＩＬマップを作成する作成手段と、前記レーザ光を前記被テストデバイスの水平方向に走査して、前記レーザ光照射状態で前記被テストデバイスのＰＡＳＳ／ＦＡＩＬマップ上でのＰＡＳＳ／ＦＡＩＬの変化数をカウントし、ＰＡＳＳ／ＦＡＩＬの変化数を第１のＰＡＳＳ／ＦＡＩＬ画像とする第１の画像作成手段と、前記第１のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの平面レイアウト画像を水平方向の位置座標が同一となるように重ね合わせる第１の位置座標設定手段と、前記レーザ光を前記被テストデバイスの垂直方向に走査して、前記レーザ光照射状態で前記被テストデバイスのＰＡＳＳ／ＦＡＩＬマップ上でのＰＡＳＳ／ＦＡＩＬの変化数をカウントし、ＰＡＳＳ／ＦＡＩＬの変化数を第２のＰＡＳＳ／ＦＡＩＬ画像とする第２の画像作成手段と、前記第２のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの断面画像を縦方向の位置座標が同一となるように重ね合わせる第２の位置座標設定手段とを具備し、前記第１のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの平面レイアウト画像を重ね合わせ、前記第２のＰＡＳＳ／ＦＡＩＬ画像と前記被テストデバイスの断面画像を重ね合わせることにより前記被テストデバイスの不良箇所を３次元的に特定することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、被テストデバイスの不良箇所の位置を３次元的に特定することができる故障解析装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る故障解析装置を示す概略構成図。
【図２】本発明の実施例１に係る不良調査部を示す概略構成図。
【図３】本発明の実施例１に係る解析情報と設計情報との関係を示すフローチャート。
【図４】本発明の実施例１に係るＳｏＣの配線系不良解析を示すフローチャート。
【図５】本発明の実施例１に係る被テストデバイスへのレーザ照射を示す模式図。
【図６】本発明の実施例１に係るＸ方向或いはＹ方向でレーザ照射に対する電流変化を示す図。
【図７】本発明の実施例１に係るＸＹ方向での電流変化画像と平面レイアウト図との重ね合わせを示す図。
【図８】本発明の実施例１に係るＺ方向でレーザ照射に対する電流変化を示す図。
【図９】本発明の実施例１に係るＺ方向での電流変化合成画像と断面図との重ね合わせを示す図。
【図１０】本発明の実施例２に係る故障解析装置を示す概略構成図。
【図１１】本発明の実施例２に係る不良調査部を示す概略構成図。
【図１２】本発明の実施例２に係るＳｏＣのＦＮＣマージン解析を示すフローチャート。
【図１３】本発明の実施例２に係るＳｏＣの電源電圧及びクロック信号に対するＰＡＳＳ／ＦＡＩＬを示す図。
【図１４】本発明の実施例２に係るレーザ照射状態でのＳｏＣの電源電圧及びクロック信号に対するＰＡＳＳ／ＦＡＩＬを示す図。
【図１５】本発明の実施例２に係るＸ方向或いはＹ方向でレーザ照射に対するＰＡＳＳ／ＦＡＩＬ変化数の変化を示す図。
【図１６】本発明の実施例２に係るＺ方向でレーザ照射に対するＰＡＳＳ／ＦＡＩＬ変化数の変化を示す図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る故障解析装置について、図面を参照して説明する。図１は故障解析装置を示す概略構成図、図２は不良調査部を示す概略構成図である。本実施例では、ＯＢＩＲＣＨを用いて被テストデバイスの不良箇所の位置を３次元的に特定している。
【００１２】
図１に示すように、故障解析装置７０には、不良解析部１とＥＷＳ２が設けられる。故障解析装置７０は、主に、高集積度化された論理回路や順序回路などを含むシステムＬＳＩやＳｏＣ（System  on  a  chip）である被テストデバイス（ＤＵＴ  Device  under  Test）の不良、例えばロジック部の配線系の不良モード及び不良箇所の解析と特定に適用することができる。不良解析部１とＥＷＳ２は、ＬＡＮ（Local  Area  Network）に接続される。
【００１３】
不良解析部１には、不良調査部１１と制御・解析部１２が設けられる。不良調査部１１は、例えばシステムＬＳＩやＳｏＣである被テストデバイス（ＤＵＴ）の不良解析を行う。不良調査部１１では、ＥＭＳ（Emission  Micro  Scope）解析及びＯＢＩＲＣＨ（Optical  Beam  Induced  Resistance  Change）解析が行われる。制御・解析部１２は、不良調査部１１を制御し、不良調査部１１で調査された情報を解析する。制御・解析部１２には表示部１３が設けられる。表示部１３は、例えば制御・解析部１２で処理された情報やＬＡＮ経由で送信された情報が表示される。
【００１４】
ＥＷＳ（engineering  workstation）２には、情報格納部１４と表示部１５が設けられる。情報格納部１４には、設計レイアウト情報、プロセス情報、サポートソフト情報等が格納される。表示部１５には、例えばＥＷＳ２で処理された情報やＬＡＮ経由で送信された情報等が表示される。
【００１５】
ここで、設計レイアウト情報とは、被テストデバイス（ＤＵＴ）の平面的なレイアウト情報、素子形成領域、ソース・ドレイン領域、ゲート電極及びゲート電極配線、コンタクト、金属配線、ビアなどの水平方向の情報をいう。設計レイアウト情報の中で、顕微鏡により画像作成される光学画像で明瞭に表示される金属配線、ゲート電極及びゲート電極配線、金属ビアなどが特に重要な情報となる。
【００１６】
プロセス情報とは、素子形成領域の深さ、ソース・ドレイン領域の深さ、絶縁膜の厚さ、ゲート電極の厚さ、コンタクトの高さ、配線の厚さ、ビアの高さなどであり、システムＬＳＩやＳｏＣである被テストデバイス（ＤＵＴ）の縦方向の情報である。
【００１７】
サポートソフト情報とは、被テストデバイス（ＤＵＴ）の不良モード及び不良箇所の解析や特定、不良調査部１１で取得された映像情報の映像補正、被テストデバイス（ＤＵＴ）の平面レイアウト表示や断面部分の３次元表示、解析情報と設計情報の重ね合わせや表示等に用いられるサポートソフトである。
【００１８】
図２に示すように、不良調査部１１には、半導体デバイス（ＤＵＴ）２１、ＤＵＴステージ２２、プローバ２３、アンプ２４、顕微鏡部２６、光学ステージ２７、及びレーザ発生／光検出部２８が設けられる。
【００１９】
半導体デバイス（ＤＵＴ）２１は、ＤＵＴステージ２２上に載置される。被テストデバイスである半導体デバイス（ＤＵＴ）２１とは、システムＬＳＩ、ＳｏＣ（System  on  a  Chip）、メモリＬＳＩなどの高集積化され、多層配線化されたシリコンデバイスである半導体集積回路、シリコン半導体装置、化合物デバイスなどである。
【００２０】
半導体デバイス（ＤＵＴ）２１には、Ｘ方向、Ｙ方向、及びＺ方向に走査されるレーザ光が表面或いは裏面に照射される。なお、X方向、Y方向を水平方向とし、Ｚ方向を垂直方向とする。ここでは、半導体デバイス（ＤＵＴ）２１の表面にレーザ光を照射しているが、想定される半導体デバイス（ＤＵＴ）２１の不良モード或いは不良箇所に応じて表面或いは裏面が適宜選択される。半導体デバイス（ＤＵＴ）２１が、例えば、６層以上の金属配線を有するシステムＬＳＩ或いはＳｏＣ（System  on  a  Chip）の場合、ＯＢＩＲＣＨ解析に使用されるレーザ光が厚い金属配線や積層された金属配線を透過しにくいので、半導体デバイス（ＤＵＴ）２１の裏面からレーザ光を照射するのが好ましい。なお、裏面からレーザ光を照射する場合、レーザ光が減衰しないように半導体デバイス（ＤＵＴ）２１のシリコン基板の厚さを薄くした方がよい。
【００２１】
半導体デバイス（ＤＵＴ）２１の表面上に設けられた図示しない端子或いは評価用金属パターンとプローバ２３とは電気的に接続され、一方のプローブ２３側にはアンプ２４が設けられ、他方のプローブ側には定電圧源が設けられる。アンプ２４は、レーザ光照射時に半導体デバイス（ＤＵＴ）２１で発生し、プローブ２３でモニタされた熱起電流を検出して、検出された信号を増幅する。アンプ２４で検出及び増幅された熱起電流は、制御・解析部１２で光加熱抵抗変化画像であるＯＢＩＲＣＨ画像として表示部１３に階調表示される。なお、制御・解析部１２で光加熱抵抗変化画像を取得するための機能を具備したものを撮影手段とする。
【００２２】
顕微鏡部２６は、光学ステージ２７下に設けられ、半導体デバイス（ＤＵＴ）２１の光学画像を取得する。ここでは、光学画像取得用として、ＯＢＩＲＣＨ解析に使用される波長１３００ｎｍを有するレーザ光を用いている（レーザ顕微鏡）。波長１３００ｎｍの場合、解像度が約０．４２μｍ程度である。
【００２３】
微細化及び高集積度化されたシステムＬＳＩ或いはＳｏＣをより高解像度に画像表示する場合、波長１３００ｎｍよりも短波長（例えば、波長４０５ｎｍ（解像度０．１３μｍ））のレーザ光を用いてもよい（高解像度レーザ顕微鏡）。なお、短波長のレーザ光は、エネルギーが高く、被テストデバイスを破壊させる可能性があるので被テストデバイスのＯＢＩＲＣＨ解析やＳＤＬ解析には使用せず、画像表示用のみに使用するのが好ましい。
【００２４】
顕微鏡部２６は、光学ステージ２７を介して、半導体デバイス（ＤＵＴ）２１の発熱箇所から発生する発熱情報（赤外線など）をレーザ発生／光検出部２８に送付する。
【００２５】
光学ステージ２７は、顕微鏡部２６とレーザ発生／光検出部２８の間に設けられ、制御・解析部１２の指示に基づいて光学系の座標とレーザ系の座標を正確に制御及び設定する。光学ステージ２７は、制御・解析部１２の指示に基づいて、Ｘ方向、Ｙ方向、及びＺ方向に走査されるレーザ光の照射位置（レーザ光が集光された位置）を高精度に設定する。
【００２６】
レーザ発生／光検出部２８は、光学ステージ２７上に設けられる。レーザ発生／光検出部２８には、レーザ光を発生するレーザ発生部、半導体デバイス（ＤＵＴ）２１の発熱情報（赤外線など）などを高感度に検出するフォトダイオード（例えば、ＩｎＳｂフォトダイオード）或いは高感度ＣＣＤなどが搭載される。レーザ発生／光検出部２８に送付された発熱情報（赤外線など）は、制御・解析部１２でＥＭＳ画像として表示部１３に階調表示される。レーザ発生部には、半導体デバイス（ＤＵＴ）２１に応じた最適波長を発生する複数のレーザが搭載される。ここでは、発熱情報や発光情報を検出する機能を搭載しているが省いてもよい。なお、少なくともレーザ発生部、光学ステージ機能を具備したものをレーザ照射手段とする。
【００２７】
半導体デバイス（ＤＵＴ）２１が、例えばシリコンデバイスであるシステムＬＳＩやＳｏＣの場合、レーザ波長は１０６０ｎｍから１４００ｎｍの波長範囲が選択される。トランジスタ系の不良解析には１０６０ｎｍから１１６０ｎｍの波長範囲が選択され、配線系の不良解析には１３００ｎｍから１４００ｎｍの範囲の波長が選択される。
【００２８】
半導体デバイス（ＤＵＴ）２１が、例えばＧａＡｓ系デバイスの場合、レーザ波長は９００ｎｍから１４００ｎｍの波長範囲が選択される。トランジスタ系の不良解析には９００ｎｍから１０００ｎｍの波長範囲が選択され、配線系の不良解析には１３００ｎｍから１４００ｎｍの範囲の波長が選択される。
【００２９】
なお、ＯＢＩＲＣＨ解析では、金属配線やゲート電極配線部分にレーザ光が照射されると熱抵抗変化（ＯＢＩＲＣＨ効果）による電流減少或いは電流増加が観察することができる。ビア周辺にレーザ光が照射されるとゼーベック効果による電流増加或いは電流減少が観察することができる。金属配線やゲート電極配線部分にレーザ光が照射されるとゼーベック効果による配線での電流増加或いは電流減少が観察することができる。金属と半導体基板が直接接触する箇所（ショットキーダイオード）では、光励起による電流の発生を観察することができる。
【００３０】
これらの情報から、ＯＢＩＲＣＨによる配線系の不良解析は、ショート不良（抵抗値が約ゼロ）から抵抗値が１０５Ωの範囲が好適となる。
【００３１】
次に、ＯＢＩＲＣＨを用いた解析情報と設計情報の関係及び対応化について図３を参照して説明する。図３は解析情報と設計情報の関係を示すフローチャートである。
【００３２】
解析情報と設計情報の対比及び画像表示については、図３に示すように、半導体デバイス（ＤＵＴ）２１表面の光学画像としての光学系情報が不良調査部１１で取得される（ステップＳ１１）。
【００３３】
取得された光学系情報は、例えばＬＡＮ経由でＥＷＳ２に送られ、ＥＷＳ２で映像補正される。具体的には、シュレーディング補正、ディストーション補正、倍率収差補正などが行われ、水平方向の位置座標が半導体デバイス（ＤＵＴ）２１の平面レイアウト画像（パターンレイアウト画像）と同一になるように映像補正される（ステップＳ１２）。
【００３４】
レーザ光照射時半導体デバイス（ＤＵＴ）２１で発生された熱起電流が、制御・解析部１２で光加熱抵抗変化画像であるＯＢＩＲＣＨ画像として取得される（撮影手段）（ステップＳ２１）
取得されたＯＢＩＲＣＨ画像は、例えばＬＡＮ経由でＥＷＳ２に送られ、ＥＷＳ２で水平方向の位置座標が半導体デバイス（ＤＵＴ）２１の平面レイアウト画像（パターンレイアウト画像）と同一になるように、光学系情報と同様に映像補正される（ステップＳ２２）。
【００３５】
半導体デバイス（ＤＵＴ）２１の平面レイアウト情報（設計データ）は、ＬＡＮ経由でＥＷＳ２に送られる（ステップＳ３１）。半導体デバイス（ＤＵＴ）２１の縦方向情報（プロセス情報）は、ＬＡＮ経由でＥＷＳ２に送られる（ステップＳ３２）。
【００３６】
半導体デバイス（ＤＵＴ）２１の平面レイアウト情報（設計データ）と半導体デバイス（ＤＵＴ）２１の縦方向情報（プロセス情報）は、情報格納部１４に格納され、並行してサポートソフトを用いてレーザ照射される領域の平面レイアウト図及び断面図が適宜作成される（ステップＳ３３）。
【００３７】
画像の重ね合わせでは、以下のような処理が行われる。映像補正された光学系情報と映像補正されたＯＢＩＲＣＨ画像は、水平方向の位置座標が同一になるように重ね合わせ処理される。映像補正されたＯＢＩＲＣＨ画像と半導体デバイス（ＤＵＴ）２１の平面レイアウト画像（パターンレイアウト画像）は、水平方向の位置座標が同一になるように重ね合わせ処理される（第１の位置座標設定手段）。
【００３８】
縦方向の光学ステージ位置情報と半導体デバイス（ＤＵＴ）２１の断面情報を縦方向の位置が同一となるように重ね合わせ処理される（第２の位置座標設定手段）。縦方向にレーザ光が走査され、取得された複数のＯＢＩＲＣＨ画像は、映像補正された後、縦方向に合成されたＯＢＩＲＣＨ画像として作成される。縦方向に合成されたＯＢＩＲＣＨ画像と半導体デバイス（ＤＵＴ）２１の断面図は、垂直方向位置座標が同一になるように重ね合わせ処理される（第３の位置座標設定手段）（ステップＳ４１）。
【００３９】
重ね合わせ処理された映像補正後の光学系情報と映像補正後のＯＢＩＲＣＨ画像、重ね合わせ処理された映像補正後のＯＢＩＲＣＨ画像と半導体デバイス（ＤＵＴ）２１の平面レイアウト画像（パターンレイアウト画像）、重ね合わせ処理された縦方向に合成されたＯＢＩＲＣＨ画像と半導体デバイス（ＤＵＴ）２１の断面図は、ＯＢＩＲＣＨ解析中或いは解析後において、レーザ照射対象領域で表示部１３或いは表示部１５にそれぞれ適宜表示される。
【００４０】
次に、ＳｏＣの配線系不良解析について図４乃至図９を参照して説明する。図４はＳｏＣの配線系不良解析を示すフローチャート、図５は被テストデバイスへのレーザ照射を示す模式図、図６はＸ方向或いはＹ方向でのレーザ照射に対する電流変化を示す図、図７はＸＹ方向での電流変化画像と平面レイアウト図との重ね合わせを示す図、図８はＺ方向でのレーザ照射に対する電流変化を示す図、図９は、Ｚ方向での電流変化合成画像と断面図との重ね合わせを示す図である。
【００４１】
被テストデバイスであるＳｏＣ（シリコンデバイス）の配線系不良解析を直接ＯＢＩＲＣＨ解析を実行できるが、被テストデバイスの真の不良位置を確実に特定するために、ここではＩＤＤＱテスト／ソフト解析／ＥＭＳ解析を実施して不良位置を絞り込んでからＯＢＩＲＣＨ解析を実行している。
【００４２】
図４に示すように、まず、図示しないＬＳＩテスタを用いてＳｏＣである半導体デバイス（ＤＵＴ）２１の電気的な評価が行われる。具体的には、ＩＤＤＱテスト、スキャンテスト、或いはＦＮＣテストなどである（ステップＳ１）。
【００４３】
次に、ＬＳＩテスタによるＳｏＣである半導体デバイス（ＤＵＴ）２１のテスト結果から故障診断が行われる。具体的には、ＳｏＣである半導体デバイス（ＤＵＴ）２１の不良モードを電流系不良とタイミング系不良に分類分けを行い、並行してＳｏＣである半導体デバイス（ＤＵＴ）２１のどの回路領域に不良が発生しているかを推定する（ステップＳ２）。
【００４４】
続いて、電流系不良が発生しているＳｏＣである半導体デバイス（ＤＵＴ）２１に電圧が印加され、不良箇所から発生する発熱情報（赤外線など）が感知される。光学画像とＥＭＳ画像を重ね合わせて水平方向での不良位置を概略特定する。なお、ソフト解析でＳｏＣである半導体デバイス（ＤＵＴ）２１の不良位置が概略特定できる場合は、ＥＭＳ解析を行わずにＯＢＩＲＣＨ解析が行われる（ステップＳ３）。
【００４５】
そして、図５に示すＥＭＳ解析により不良位置が概略特定された領域に、例えば波長１３００ｎｍを有するレーザ光を照射（Ｘ方向、Ｙ方向、Ｚ方向にスキャン）してＯＢＩＲＣＨ解析が行われる。
【００４６】
ＯＢＩＲＣＨ解析では、まず、レーザ光の照射は、例えば焦点位置をシリコン基板の表面に設定してＸ方向、Ｙ方向（つまり、水平方向）に走査される。照射された領域で発生する熱起電流の電流変化はモニタされ、照射された領域毎にＯＢＩＲＣＨ画像が作成される。このとき、ＯＢＩＲＣＨ画像で最大輝度の部分での電流変化がモニタされる。
【００４７】
次に、図６に示すように、レーザ光の照射位置に対してモニタされた電流変化が図示され、電流変化の最大部分が特定される。ここで、特定された領域を領域Ａと表記する。
【００４８】
続いて、図７に示すように、領域ＡのＯＢＩＲＣＨ画像とレーザ照射された領域のＳｏＣである半導体デバイス（ＤＵＴ）２１の平面レイアウト図とが重ね合わされる。重ね合わされた画像から電流変化部分の水平方向位置を特定する。つまり、領域ＡがＳｏＣチップのどの部分に対応するのかを特定する。
【００４９】
そして、領域Ａ部分でレーザ光の照射を垂直方向（ＳｏＣである半導体デバイス（ＤＵＴ）２１の断面方向）に走査される。具体的には、シリコン基板表面から配線層が形成される方向（図５の上方向）にレーザ走査する。照射された領域で発生する熱起電流の電流変化はモニタされ、照射された領域毎にＯＢＩＲＣＨ画像が作成される。このとき、ＯＢＩＲＣＨ画像で最大輝度の部分での電流変化がモニタされる。
【００５０】
次に、図８に示すように、レーザ光の照射位置に対してモニタされた電流変化が図示され、電流変化の最大部分が特定される。ここで、特定された領域を領域Ｂと表記する。取得された垂直方向（ＳｏＣである半導体デバイス（ＤＵＴ）２１の断面方向）のＯＢＩＣＨ画像は画像合成される。
【００５１】
続いて、図９に示すように、画像合成されたＯＢＩＲＣＨ画像と領域ＢでのＳｏＣである半導体デバイス（ＤＵＴ）２１の断面図とが重ね合わされる。重ね合わされた画像から電流変化部分の垂直方向位置を特定する。領域ＢがＳｏＣチップのどの部分に相当するのか特定される。つまり、ＳｏＣである半導体デバイス（ＤＵＴ）２１の配線系の不良箇所が３次元的に特定される。ここでは、２層目配線と３層目配線の間のビア（２‘ｎｄビア）起因の配線系不良と推定される（ステップＳ４）。
【００５２】
次に、ＯＢＩＲＣＨ解析で３次元的に不良位箇所が特定された領域をＳＥＭ或いはＴＥＭにより、垂直方向或いは水平方向に調査（外観チェック）が行われ、異常個所の分析（ＡＥＳやＥＥＬＳ）が行われる。その結果、ＳｏＣである半導体デバイス（ＤＵＴ）２１の配線系の不良箇所の３次元的な特定と、不良原因の推定とが可能となる。
【００５３】
なお、配線層が積層形成され、レーザ光が配線層に吸収され、レーザ照射に対して後方の配線層にレーザ光が照射することが困難な場合、積層形成された配線領域付近が配線系不良であると水平方向でのＯＢＩＲＣＨ解析で概略特定し、この領域の絶縁層、配線層、ビア等を適宜エッチング除去し、新たに配線層を形成し、配線層にタングステンなどのテスト端子を設けて垂直方向でのＯＢＩＲＣＨ解析により配線系の不良箇所の３次元的な特定を行うのが好ましい。
【００５４】
上述したように、本実施例の故障解析装置では、不良解析部１とＥＷＳ２が設けられる。不良解析部１には、不良調査部１１と制御・解析部１２が設けられる。不良調査部１１には、半導体デバイス（ＤＵＴ）２１、ＤＵＴステージ２２、プローバ２３、アンプ２４、顕微鏡部２６、光学ステージ２７、及びレーザ発生／光検出部２８が設けられる。レーザ発生／光検出部２８は、光学ステージ２７及び顕微鏡部２６を介して、被テストデバイスである半導体デバイス（ＤＵＴ）２１にレーザ光を照射して、照射された被テストデバイスの特定箇所を加熱して熱起電流を発生させる。制御・解析部１２は、レーザ光を水平方向及び垂直方向に走査制御して前記被テストデバイスの光加熱抵抗変化画像を撮影する。ＥＷＳ２は、水平方向の光加熱抵抗変化画像と被テストデバイスの平面レイアウト画像を水平方向の位置座標が同一となるように重ね合わせし、縦方向の光学ステージ位置情報と被テストデバイスの断面情報を縦方向の位置座標が同一となるように重ね合わせし、複数の水平方向の光加熱抵抗変化画像を縦方向に合成した合成画像と被テストデバイスの断面画像を縦方向の位置座標が同一となるように重ね合わせる。
【００５５】
このため、水平方向の光加熱抵抗変化画像と被テストデバイスの平面レイアウト画像を重ね合わせ、合成画像と被テストデバイスの断面画像を重ね合わせることにより、被テストデバイスである半導体デバイス（ＤＵＴ）２１の不良箇所を３次元的に特定することができる。また、故障解析装置７０を用いた半導体デバイス（ＤＵＴ）２１の不良解析では、半導体デバイス（ＤＵＴ）２１にレーザ光を照射するだけで半導体デバイス（ＤＵＴ）２１の不良解析が可能であり、不良発生箇所が多数あった場合や想定以外の不良モードが混在した場合でも、半導体デバイス（ＤＵＴ）２１の非破壊での不良解析が可能となり、他の故障解析装置との併用が可能となる。
【００５６】
なお、本実施例では、配線層やビアに関連した場合でのシリコン系半導体デバイス（ＤＵＴ）の配線系の不良を想定している。このため、レーザ波長が１３００ｎｍを有するレーザ光を採用しているが、コンタクト、ソース・ドレイン、ゲートなどが関係するシリコン系半導体デバイス（ＤＵＴ）の配線系の不良の場合には、レーザ波長が例えば１０６０ｎｍを有するレーザ光を採用してもよい。
【実施例２】
【００５７】
次に、本発明の実施例２に係る故障解析装置について、図面を参照して説明する。図１０は故障解析装置を示す概略構成図、図１１は不良調査部を示す概略構成図である。本実施例では、ＳＤＬ手法を用いてＳｏＣの３次元的なＦＮＣマージン解析を行っている。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図１０に示すように、故障解析装置７１には、不良解析部１ａ、ＥＷＳ２、及びＬＳＩテスタ３が設けられる。故障解析装置７１は、主に、高集積度化された論理回路や順序回路などを含むシステムＬＳＩやＳｏＣ（System  on  a  chip）である被テストデバイス（ＤＵＴ  Device  under  Test）の不良の不良モード及び不良箇所の解析と特定に適用される。不良解析部１ａ、ＥＷＳ２、及びＬＳＩテスタ３は、ＬＡＮに接続される。
【００６０】
不良解析部１ａには、不良調査部１１ａと制御・解析部１２ａが設けられる。不良調査部１１ａは、被テストデバイスである半導体デバイス（ＤＵＴ）２１の不良解析を行う。不良調査部１１ａは、例えばＳＤＬ（Soft  Defect  Localization）解析を行う。制御・解析部１２ａは、不良調査部１１ａを制御し、不良調査部１１ａで調査された情報を解析する。制御・解析部１２ａには表示部１３ａが設けられる。表示部１３ａは、例えば制御・解析部１２ａで処理された情報やＬＡＮ経由で送信された情報が表示される。
【００６１】
ＬＳＩテスタ３は、不良調査部１１ａ内の半導体デバイス（ＤＵＴ）２１に電源電圧、入力信号、クロック信号などを出力し、半導体デバイス（ＤＵＴ）２１から出力される出力信号を入力して半導体デバイス（ＤＵＴ）２１のＰＡＳＳ（良）或いはＦＡＩＬ（不良）の判定を行う。
【００６２】
ここで、ＳＤＬ（Soft  Defect  Localization）解析では、細く収束させたレーザ光を、例えばシステムＬＳＩやＳｏＣである半導体デバイス（ＤＵＴ）２１に照射し、局所的な加熱、光励起電流、或いは局所的な半導体デバイス（ＤＵＴ）２１の動作変化などにより、故障解析を行う。この故障解析では、例えば動作マージン不足のトランジスタの特定、配線の断線或いはショート箇所の特定、ビア或いはコンタクトの高抵抗箇所の特定などを行うことができる。
【００６３】
図１１に示すように、不良調査部１１ａには、半導体デバイス（ＤＵＴ）２１、顕微鏡部２６、光学ステージ２７、レーザ発生／光検出部２８、及びインターフェース３０が設けられる。なお、図示していないが不良調査部１１ａには、実施例１と同様にアンプ２４、プローバ２３が設けられる。
【００６４】
半導体デバイス（ＤＵＴ）２１には、Ｘ方向、Ｙ方向、及びＺ方向に走査されるレーザ光が表面或いは裏面に照射される（照射手段）。ここでは、半導体デバイス（ＤＵＴ）２１の表面にレーザ光を照射しているが、想定される半導体デバイス（ＤＵＴ）２１の不良モード或いは不良箇所に応じて表面或いは裏面が適宜選択される。
【００６５】
インターフェース３０は、ＬＳＩテスタ３から出力される電源電圧、入力信号Ｓｉｎ、クロック信号Ｓｃｌｋなどを半導体デバイス（ＤＵＴ）２１に出力し、半導体デバイス（ＤＵＴ）２１の判定結果である出力信号ＳｏｕｔなどをＬＳＩテスタ３に出力する。
【００６６】
ＳＤＬ解析では、半導体デバイス（ＤＵＴ）２１が、例えばシリコンデバイスであるシステムＬＳＩやＳｏＣの場合、レーザ波長は１０６０ｎｍから１４００ｎｍの波長範囲が選択される。トランジスタ系の不良解析には１０６０ｎｍから１１６０ｎｍの波長範囲が選択され、配線系の不良解析には１３００ｎｍから１４００ｎｍの範囲の波長が選択される。
【００６７】
次に、ＳＤＬ手法によるＳｏＣのＦＮＣ（Function）マージン解析について図１２乃至図１４を参照して説明する。図１２はＳｏＣのＦＮＣマージン解析を示すフローチャート、図１３はＳｏＣの電源電圧及びクロック信号に対するＰＡＳＳ／ＦＡＩＬを示す図、図１４はレーザ照射状態でのクロック信号に対するＰＡＳＳ／ＦＡＩＬを示す図、図１５はＸ方向或いはＹ方向でレーザ照射に対するＰＡＳＳ／ＦＡＩＬ変化数の変化を示す図、図１６はＺ方向でレーザ照射に対するＰＡＳＳ／ＦＡＩＬ変化数の変化を示す図である。ここでは、被テストデバイスであるＳｏＣ（シリコンデバイス）のＦＮＣマージン解析には、配線系の不良を想定してレーザ光の波長は１３００ｎｍが選択される。
【００６８】
図１２に示すように、ＳｏＣのＦＮＣマージン解析では、ＬＳＩテスタ３からＳｏＣである半導体デバイス（ＤＵＴ）２１に電源電圧、入力信号、クロック信号などが出力され、半導体デバイス（ＤＵＴ）２１から半導体デバイス（ＤＵＴ）２１の判定結果である出力信号ＳｏｕｔがＬＳＩテスタ３に出力される。ＬＳＩテスタ３は、出力信号Ｓｏｕｔが所定の規格を満足しているかの判定を行う。
【００６９】
その判定結果は、図１３に示すように、例えばクロック信号Ｓｃｌｋと電源電圧に対するＰＡＳＳ／ＦＡＩＬマップとして作成される（作成手段）。ＰＡＳＳ／ＦＡＩＬマップでは、クロック信号Ｓｃｌｋが早い方がＰＡＳＳの個数が増大し、電源電圧が高い方がＰＡＳＳの個数が増大する。クロック信号Ｓｃｌｋが所定の速度以上になると半導体デバイス（ＤＵＴ）２１は応答できなくなりＦＡＩＬとなる（図示していない）。電源電圧が所定の電圧以上になると半導体デバイス（ＤＵＴ）２１に、例えばリーク電流など発生してＦＡＩＬとなる。ここでは、クロック信号Ｓｃｌｋと電源電圧に対するＰＡＳＳ／ＦＡＩＬマップを選択しているが、入力信号Ｓｉｎと電源電圧に対するＰＡＳＳ／ＦＡＩＬマップを選択してもよい（ステップＳ５１）。
【００７０】
次に、半導体デバイス（ＤＵＴ）２１にレーザ光を照射（Ｘ方向、Ｙ方向、にスキャン）され、レーザ照射位置で、レーザ照射状態でのＰＡＳＳ／ＦＡＩＬマップが順次作成される。レーザ照射の焦点位置は、例えばシリコン基板の表面に設定される。
【００７１】
レーザ照射されたとき、レーザ照射領域の半導体デバイス（ＤＵＴ）２１では、熱励起電流が発生し、レーザ照射された領域の動作マージンが変化する。そのため、図１４に示すように、例えばＦＡＩＬ領域に接するＰＡＳＳの箇所がＦＡＩＬに変化し、ＰＡＳＳの個数が減少する。ここでは、ＦＡＩＬ領域に接するＰＡＳＳの箇所の８箇所がＦＡＩＬに変化している（電源電圧が高い側で４箇所、電源電圧が低い側で４箇所）。なお、図１４では、ＰＡＳＳの個数が減少しているが、ＰＡＳＳ領域に隣接するＦＡＩＬの箇所がＰＡＳＳに変化してＦＡＩＬの個数が減少する場合もある（ステップＳ５２）。
【００７２】
続いて、レーザ照射された場合のＰＡＳＳ或いはＦＡＩＬの変化数をカウントする。図１５に示すように、レーザ光の照射位置に対してＰＡＳＳ或いはＦＡＩＬの変化数をプロットする。その後、レーザ光の照射位置に対してＰＡＳＳ或いはＦＡＩＬの変化数をＰＡＳＳ／ＦＡＬ画像（Ｉ）として２次元的に表示する（第１の画像作成手段）。なお、２次元的に表示する表示画像は、水平方向の位置座標が半導体デバイス（ＤＵＴ）２１の平面レイアウト図に一致するように画像補正される。ＰＡＳＳ／ＦＡＩＬ画像（Ｉ）と半導体デバイス（ＤＵＴ）２１の平面レイアウト図を例えば、重ね合わせる（第１の位置座標設定手段）（ステップＳ５３）。
【００７３】
そして、ＰＡＳＳ或いはＦＡＩＬの変化数が最も多いところの位置である図１５に示す領域Ｉ（即ち、半導体デバイス（ＤＵＴ）２１の水平方向の位置）を特定する。なお、並行して実施例１と同様にＯＢＩＲＣＨ画像をモニタしてもよい（ステップＳ５４）。
【００７４】
次に、位置が特定された領域Ｉとその周辺部分の領域で、レーザ光の照射が垂直方向（ＳｏＣの断面方向）に走査される。具体的には、シリコン基板表面から配線層が形成される方向にレーザ走査する（ステップＳ５５）。
【００７５】
続いて、レーザ照射された場合のＰＡＳＳ或いはＦＡＩＬの変化数をカウントする。図１６に示すように、レーザ光の照射位置に対してＰＡＳＳ或いはＦＡＩＬの変化数をプロットする。その後、レーザ光の照射位置に対してＰＡＳＳ或いはＦＡＩＬの変化数をＰＡＳＳ／ＦＡＩＬ画像（II）として２次元的に表示する（第２の画像表示作成手段）。なお、２次元的に表示する表示画像は、垂直方向の位置座標が半導体デバイス（ＤＵＴ）２１の断面図に一致するように画像補正される。ＰＡＳＳ／ＦＡＩＬ画像（II）と半導体デバイス（ＤＵＴ）２１の断面図を例えば、重ね合わせる（第２の位置座標設定手段）（ステップＳ５６）。
【００７６】
そして、ＰＡＳＳ或いはＦＡＩＬの変化数が最も多いところの位置である図１６に示す領域II（即ち、半導体デバイス（ＤＵＴ）２１の垂直方向の位置）を特定する。なお、並行して実施例１と同様にＯＢＩＲＣＨ画像をモニタしてもよい（ステップＳ５７）。
【００７７】
この結果、ＳｏＣのＦＮＣマージンに関連した配線系の不良箇所が３次元的に特定される。なお、実施例１と同様にＯＢＩＲＣＨ画像を用いてＳｏＣのＦＮＣマージンに関連した配線系の不良箇所を３次元的に特定してもよい。
【００７８】
上述したように、本実施例の故障解析装置では、不良解析部１ａ、ＥＷＳ２、及びＬＳＩテスタ３が設けられる。不良解析部１ａには、不良調査部１１ａと制御・解析部１２ａが設けられる。不良調査部１１ａには、半導体デバイス（ＤＵＴ）２１、顕微鏡部２６、光学ステージ２７、レーザ発生／光検出部２８、及びインターフェース３０が設けられる。レーザ発生／光検出部２８は、光学ステージ２７及び顕微鏡部２６を介して、被テストデバイスである半導体デバイス（ＤＵＴ）２１にレーザ光を水平方向及び垂直方向に照射する。ＬＳＩテスタ３は、半導体デバイス（ＤＵＴ）２１に電源及び信号を供給して、半導体デバイス（ＤＵＴ）２１のＦＮＣマージンに対するＰＡＳＳ或いはＦＡＩＬを判定する。ＥＷＳ２は、半導体デバイス（ＤＵＴ）２１のＰＡＳＳ／ＦＡＩＬマップを作成する。制御・解析部１２ａによりレーザ光が半導体デバイス（ＤＵＴ）２１の水平方向に走査制御され、ＥＷＳ２によりレーザ光照射状態で半導体デバイス（ＤＵＴ）２１のＰＡＳＳ／ＦＡＩＬマップ上でのＰＡＳＳ／ＦＡＩＬの変化数がカウントされ、ＰＡＳＳ／ＦＡＩＬの変化数が第１のＰＡＳＳ／ＦＡＩＬ画像として作成される。ＥＷＳ２は、第１のＰＡＳＳ／ＦＡＩＬ画像と半導体デバイス（ＤＵＴ）２１の平面レイアウト画像を水平方向の位置座標が同一となるように重ね合わせる。制御・解析部１２ａによりレーザ光が半導体デバイス（ＤＵＴ）２１の垂直方向に走査制御され、ＥＷＳ２によりレーザ光照射状態で半導体デバイス（ＤＵＴ）２１のＰＡＳＳ／ＦＡＩＬマップ上でのＰＡＳＳ／ＦＡＩＬの変化数がカウントされ、ＰＡＳＳ／ＦＡＩＬの変化数を第２のＰＡＳＳ／ＦＡＩＬ画像として作成される。ＥＷＳ２は、第２のＰＡＳＳ／ＦＡＩＬ画像と半導体デバイス（ＤＵＴ）２１の断面画像を縦方向の位置座標が同一となるように重ね合わせる。
【００７９】
このため、第１のＰＡＳＳ／ＦＡＩＬ画像と半導体デバイス（ＤＵＴ）２１の平面レイアウト画像を重ね合わせ、第２のＰＡＳＳ／ＦＡＩＬ画像と半導体デバイス（ＤＵＴ）２１の断面画像を重ね合わせることにより被テストデバイスである半導体デバイス（ＤＵＴ）２１の不良箇所を３次元的に特定することができる。また、故障解析装置７１を用いた半導体デバイス（ＤＵＴ）２１の不良解析では、半導体デバイス（ＤＵＴ）２１にレーザ光を照射するだけで半導体デバイス（ＤＵＴ）２１の不良解析が可能であり、不良発生箇所が多数あった場合や想定以外の不良モードが混在した場合でも、半導体デバイス（ＤＵＴ）２１の非破壊での不良解析が可能となり、他の故障解析装置との併用が可能となる。
【００８０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８１】
例えば、実施例では、被テストデバイス（ＤＵＴ）がＳｏＣ或いはシステムＬＳＩ（シリコンデバイス）であるが、メモリＬＳＩ（シリコンデバイス）、アナログＩＣ（シリコンデバイス）、アナログデジタルＩＣ（シリコンデバイス）、パワーデバイスなどの半導体デバイス（シリコンデバイス）、或いはＧａＡｓ系化合物デバイスなどにも適用することができる。その場合、不良モード及び基板等を考慮してレーザ光の波長やパワーなどの条件を適宜選択するのが好ましい。
【００８２】
また、実施例２では、配線層やビアに関連した場合でのシリコン系半導体デバイス（ＤＵＴ）の配線系の不良を想定してＦＮＣマージン解析を行っている。このため、レーザ波長が１３００ｎｍを有するレーザ光を採用しているが、コンタクト、ソース・ドレイン、ゲートなどが関係するシリコン系半導体デバイス（ＤＵＴ）の配線系の不良の場合でのＦＮＣマージン解析には、レーザ波長が例えば１０６０ｎｍを有するレーザ光を採用してもよい。
【００８３】
また、実施例では、レーザ光を被テストデバイス（ＤＵＴ）に照射しているが、代わりに荷電ビームとしての電子線を被テストデバイス（ＤＵＴ）に照射し、被テストデバイス（ＤＵＴ）の吸収電流を３次元的に画像化してもよい。或いは荷電ビームとしての電子線を被テストデバイス（ＤＵＴ）に照射し、被テストデバイス（ＤＵＴ）の電位勾配を３次元的に画像化してもよい。
【００８４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  被テストデバイスに荷電ビームを照射して、照射された被テストデバイスの特定箇所に励起電流を発生させる照射手段と、前記荷電ビームを水平方向及び縦方向に走査して前記テストデバイスの吸収電流画像を撮影する撮影手段と、水平方向の前記吸収電流画像と前記被テストデバイスの平面レイアウト画像を平面の位置座標が同一となるように重ね合わせる第１の位置座標設定手段と、複数の水平方向の前記吸収電流画像を縦方向に合成した合成画像と前記被テストデバイスの断面画像を縦方向の位置座標が同一となるように重ね合わせる第２の位置座標設定手段とを具備し、水平方向の前記吸収電流画像と前記被テストデバイスの平面レイアウト画像を重ね合わせ、前記合成画像と前記被テストデバイスの断面画像を重ね合わせることにより前記被テストデバイスの不良箇所を３次元的に特定する故障解析装置。
【００８５】
（付記２）  被テストデバイスに荷電ビームを照射して、照射された被テストデバイスの特定箇所に励起電流を発生させる照射手段と、前記荷電ビームを水平方向及び縦方向に走査して前記テストデバイスの電位勾配を電位勾配画像とする電位勾配画像手段と、水平方向の前記電位勾配画像と前記被テストデバイスの平面レイアウト画像を平面の位置座標が同一となるように重ね合わせる第１の位置座標設定手段と、複数の水平方向の前記電位勾配画像を縦方向に合成した合成画像と前記被テストデバイスの断面画像を縦方向の位置座標が同一となるように重ね合わせる第２の位置座標設定手段とを具備し、水平方向の前記電位勾配画像と前記被テストデバイスの平面レイアウト画像を重ね合わせ、前記合成画像と前記被テストデバイスの断面画像を重ね合わせることにより前記被テストデバイスの不良箇所を３次元的に特定する故障解析装置。
【００８６】
（付記３）  前記荷電ビームは、電子線である付記１又は２に記載の故障解析装置。
【符号の説明】
【００８７】
１、１ａ  不良解析部
２  ＥＷＳ
３  ＬＳＩテスタ
１１、１１ａ  不良調査部
１２、１２ａ  調査解析部
１３、１３ａ、１５  表示部
１４  情報格納部
２１  半導体デバイス（ＤＵＴ）
２２  ＤＵＴステージ
２３  プローバ
２４  アンプ
２６  顕微鏡部
２７  光学ステージ
２８  レーザ発生部／光検出部
３０  インターフェース
７０、７１  故障解析装置
Ｓｃｌｋ  クロック信号
Ｓｉｎ  入力信号
Ｓｏｕｔ  出力信号
【図１】
2010197051.tif 000003
【図２】
2010197051.tif 000004
【図３】
2010197051.tif 000005
【図４】
2010197051.tif 000006
【図５】
2010197051.tif 000007
【図６】
2010197051.tif 000008
【図７】
2010197051.tif 000009
【図８】
2010197051.tif 000010
【図９】
2010197051.tif 000011
【図１０】
2010197051.tif 000012
【図１１】
2010197051.tif 000013
【図１２】
2010197051.tif 000014
【図１３】
2010197051.tif 000015
【図１４】
2010197051.tif 000016
【図１５】
2010197051.tif 000017
【図１６】
2010197051.tif 000018