(57)【要約】【課題】出力経路が複数存在し、複数の出力経路の組み合わせにより同期処理が必要となった場合に、同期処理のための遅延制御による処理負担を軽減するオーディオ−ビジュアルシステム及びデコーダを提供する。【解決手段】オーディオデコーダ１０４は、同期判定処理、デコード処理、バッファ管理処理の契機となる割り込みを最も遅延が少ない１つの出力経路に絞ることができる。また、遅延が少ない１つの出力経路は、自由に切り替えが可能である。【選択図】図２
2010062947.tif 000002
【特許請求の範囲】
【請求項１】
ビデオデータとオーディオデータとを内包するデータの入力を受け付け、ビデオデータとオーディオデータに分割する入力部と、
前記入力部により分割されたビデオデータをデコードするビデオデコーダと、
前記入力部により分割されたオーディオデータをデコードするオーディオデコーダと、
前記ビデオデコーダがデコードしたビデオデータと前記オーディオデコーダがデコードしたオーディオデータを重畳して出力する出力部と、
を有し、
前記ビデオデコーダ或いはオーディオデコーダは複数のデータの出力経路を有し、
前記ビデオデコーダ或いはオーディオデコーダは、前記出力経路ごとに遅延時間を設定して前記デコードされたビデオデータと前記デコードされたオーディオデータとを同期させる
オーディオ−ビジュアルシステム。
【請求項２】
前記ビデオデコーダ或いはオーディオデコーダは、
前記入力部が分割したビデオデータ或いはオーディオデータをデコードするデコード処理を行う制御部と、
前記出力経路に対応する数だけ設けられ、前記制御部がデコードしたビデオデータ或いはオーディオデータを記憶するバッファメモリと、
前記出力経路に対応する数だけ設けられた出力インターフェースと、
を有し、
前記出力インターフェースは、前記出力経路ごとに、前記バッファメモリから前記デコードされたビデオデータ或いはオーディオデータを読み出し、所定の容量だけ読み出すたびに出力経路ごとに独立な割り込み信号を前記制御部に対して送信し、
前記制御部は、前記出力インターフェースからの割り込み信号のうち、最も遅延が少ない出力経路の出力インターフェースからの割り込み信号に応じて、前記デコード処理及び、デコード済みのビデオデータ或いはオーディオデータの前記バッファメモリへの書き込み或いは読み出しを管理するバッファ管理処理を実行する
請求項１に記載のオーディオ−ビジュアルシステム。
【請求項３】
前記制御部は、前記最も遅延が少ない出力経路の出力インターフェースのみ割り込み信号を出力することを許可し、他の出力経路の割り込み信号の出力を禁止する
請求項２に記載のオーディオ−ビジュアルシステム。
【請求項４】
前記制御部は、
所定の出力経路の出力インターフェースからの所定容量のビジュアルデータ或いはオーディオデータの出力完了を前記オーディオデコーダ或いはビデオデコーダに通知することにより同期を行う場合に、
前記最も遅延が少ない出力経路の出力インターフェースからの所定容量のビジュアルデータ或いはオーディオデータの出力完了を通知するとともに、前記最も遅延が少ない出力経路の出力インターフェースからの所定容量のビジュアルデータ或いはオーディオデータの出力完了と前記所定の出力経路における出力完了との時間差分を前記オーディオデコーダ或いはビデオデコーダに通知することにより同期を行う
請求項３に記載のオーディオ−ビジュアルシステム。
【請求項５】
前記制御部は、所定容量の前記ビジュアルデータ或いはオーディオデータの読み出しに伴う割り込み信号に応じて、使用中の全出力経路に対応した前記バッファメモリの読み出し位置を前記所定容量に対応した分だけ進める
請求項４に記載のオーディオ−ビジュアルシステム。
【請求項６】
ビデオデータ或いはオーディオデータをデコードするデコード処理を行う制御部と、
前記出力経路に対応する数だけ設けられ、前記制御部がデコードしたビデオデータ或いはオーディオデータを記憶するバッファメモリと、
前記出力経路に対応する数だけ設けられた出力インターフェースと、
を有し、
前記出力インターフェースは、前記出力経路ごとに、前記バッファメモリから前記デコードされたビデオデータ或いはオーディオデータを読み出し、所定の容量だけ読み出すたびに出力経路ごとに独立な割り込み信号を前記制御部に対して送信し、
前記制御部は、前記出力インターフェースからの割り込み信号のうち、最も遅延が少ない出力経路の出力インターフェースからの割り込み信号に応じて、前記デコード処理及び、デコード済みのビデオデータ或いはオーディオデータの前記バッファメモリへの書き込み或いは読み出しを管理するバッファ管理処理を実行する
デコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオデータ及びオーディオデータを重畳したＡＶデータの入力に応じて、ビデオデータ及びオーディオデータのデコードを行い、これらを同期させて出力するオーディオ−ビジュアルシステム及びデコーダに関する。
【背景技術】
【０００２】
近年、様々な映像機器・音響機器が普及している。
ユーザは、自らの目的に合った出力経路を選択することにより、同一のソースデータから様々な出力形態の映像信号・音声信号を得ることができる。
例えば、映像信号の出力経路としては、ＨＤ出力とＳＤ出力がある。
ＨＤ（High Definition）出力は、高精細、あるいは高解像度の画像出力であり、ＳＤ（Standard Definition）出力は、標準の解像度・画質を有する画像出力である。
また、音声信号の出力経路は、例えばマルチチャンネル（例えば５．１ｃｈ）出力、ステレオ（２ｃｈ）出力、Ｓ／ＰＤＩＦ（Sony/Philips Digital InterFace）出力等がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したような様々な出力経路をとりうる場合に、経路ごとに信号の遅延量が異なる場合がある。
例えば、映像信号の場合、ＨＤ出力ではよりよい映像出力を得るために、デコード処理などの通常の映像信号再生処理の他にビデオ画質改善エンジンによる処理を付加することがある。同一ソースの映像信号でも、ＳＤ出力ではビデオ画質改善エンジンによる処理等の付加処理を行わないとする。
このような場合では、ビデオ画質改善エンジンによる処理等に伴い、ＳＤ出力と比較してＨＤ出力に遅延が生じることがある。
また、例えば音声信号の場合、Ｓ／ＰＤＩＦ出力では、デコードのためにマルチチャンネル出力やステレオ出力と比較して遅延が生じることがある。
【０００４】
ところで、元々同期をとって作成されていた映像信号と音声信号は、再生出力時にも同期をとって出力される必要がある。このため、映像信号と音声信号の組み合わせごとに、出力時にそれぞれ同期がとられることになる。これをＡＶ（Audio Visual）同期と称する。
【０００５】
上述したように、映像信号や音声信号が、出力経路ごとに遅延量が異なっている場合、それぞれの出力経路において独立に遅延制御が行われることになる。
この場合、１つの映像あるいは音声出力機器において、複数の出力経路を有するとすると、出力経路に応じた数だけ制御ＣＰＵに対する遅延制御の割り込みが増大することになる。
このため、制御ＣＰＵへの処理負担が増大し、ひいてはシステム全体の処理量が大きくなる。
【０００６】
本発明は、出力経路が複数存在し、複数の出力経路の組み合わせにより同期処理が必要となった場合に、同期処理のための遅延制御による処理負担を軽減するオーディオ−ビジュアルシステム及びデコーダを提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の発明のオーディオ−ビジュアルシステムは、ビデオデータとオーディオデータとを内包するデータの入力を受け付け、ビデオデータとオーディオデータに分割する入力部と、前記入力部により分割されたビデオデータをデコードするビデオデコーダと、前記入力部により分割されたオーディオデータをデコードするオーディオデコーダと、前記ビデオデコーダがデコードしたビデオデータと前記オーディオデコーダがデコードしたオーディオデータを重畳して出力する出力部と、を有し、前記ビデオデコーダ或いはオーディオデコーダは複数のデータの出力経路を有し、前記ビデオデコーダ或いはオーディオデコーダは、前記出力経路ごとに遅延時間を設定して前記デコードされたビデオデータと前記デコードされたオーディオデータとを同期させる。
【０００８】
第２の発明のデコーダは、ビデオデータ或いはオーディオデータをデコードするデコード処理を行う制御部と、前記出力経路に対応する数だけ設けられ、前記制御部がデコードしたビデオデータ或いはオーディオデータを記憶するバッファメモリと、前記出力経路に対応する数だけ設けられた出力インターフェースと、を有し、前記出力インターフェースは、前記出力経路ごとに、前記バッファメモリから前記デコードされたビデオデータ或いはオーディオデータを読み出し、所定の容量だけ読み出すたびに出力経路ごとに独立な割り込み信号を前記制御部に対して送信し、前記制御部は、前記出力インターフェースからの割り込み信号のうち、最も遅延が少ない出力経路の出力インターフェースからの割り込み信号に応じて、前記デコード処理及び、デコード済みのビデオデータ或いはオーディオデータの前記バッファメモリへの書き込み或いは読み出しを管理するバッファ管理処理を実行する。
【発明の効果】
【０００９】
出力経路が複数存在し、複数の出力経路の組み合わせにより同期処理が必要となった場合に、同期処理のための遅延制御による処理負担を軽減する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について説明する。
本発明の実施形態のＡＶ（Audio-Visual）システム１００の構成の一例を図１に示す。
図１は、本実施形態のＡＶシステム１００の構成の一例を示すブロック図である。
図１に示すように、ＡＶシステム１００は、入力部１０１、ビデオデコーダ１０２、画質改善部１０３、オーディオデコーダ１０４、バッファメモリ１０５〜１０７、出力部１０８を有する。
【００１１】
入力部１０１は、データの入力を受け付ける。
入力部１０１に入力されるデータは、ビデオデータとオーディオデータが重畳されたストリームデータである。入力部１０１が受け付けるＡＶストリームデータは、例えばＭＰＥＧ２形式のストリームデータである。
入力部１０１に入力されたＡＶデータは、入力部１０１によりビデオデータとオーディオデータに分割され、それぞれビデオデコーダ１０２とオーディオデコーダ１０４に転送される。
【００１２】
ビデオデコーダ１０２は、入力部１０１から転送されたビデオストリームデータをデコードする。ビデオデコーダ１０２の出力形式は例えばＨＤ（High Definition）出力とＳＤ（Standard Definition）２種類である。
ビデオデコーダ１０２によるデコード処理により、出力されるＨＤ出力データとＳＤ出力データには異なる時間の遅延時間が生じる。
画質改善部１０３は、ビデオデコーダ１０２の出力するＨＤ出力データの画質を改善する画像処理部である。画質改善部１０３による画質改善の方法については本発明では限定しないが、画質改善部１０３の画質改善処理により、ビデオストリームデータに遅延が生じる。これにより、入力部１０１により分割される以前のＡＶストリームデータにおいて画重畳されていたオーディオデータとの間に時間的なずれが生じる。
【００１３】
オーディオデコーダ１０４は、入力部１０１から転送されたオーディオストリームデータをデコードする。オーディオデコーダ１０４は、デコードしたオーディオデータを、例えば５．１ｃｈ出力、ステレオ出力、Ｓ／ＰＤＩＦ出力の３種類の出力形式で出力する。
オーディオデコーダ１０４から出力された３種の出力形式のオーディオデータは、それぞれバッファメモリ１０５〜１０７に一時的に記憶される。
なお、オーディオデコーダ１０４によるデコード処理により、出力される３種の出力形式のオーディオデータには、それぞれ異なる時間の遅延時間が生じる。
オーディオデコーダ１０４の詳細な構成や動作については後述する。
【００１４】
出力部１０８は、ビデオデコーダ１０２が出力するビデオデータとオーディオデコーダ１０４が出力するオーディオデータとを重畳し、ＡＶデータとして出力する。
【００１５】
ここで、上述したように、ビデオデータ、オーディオデータともに、出力経路によって処理時間が異なるために、出力経路ごとに異なる遅延時間が生じている。
従って、上述したＡＶシステム１００では、ビデオデータとオーディオデータの出力経路ごとに異なる遅延時間を修正するために、ビデオデータとオーディオデータの同期をとるＡＶ同期処理を行っている。
ＡＶ同期処理により出力されるＡＶデータは、ビデオデータとオーディオデータの時間的同期がとれている。このため、ＡＶデータが図示しない再生機器により再生される際にビデオデータとオーディオデータの再生タイミングにずれが生じることがない。
【００１６】
以下、ＡＶシステム１００におけるＡＶ同期処理について説明する。
【００１７】
図２は、オーディオデコーダ１０４の構成の一例を示すブロック図である。
図２に示すように、オーディオデコーダ１０４は、メモリ１、オーディオ制御ＣＰＵ２、メモリ３、オーディオハードウェア（Ｈ／Ｗ）４（本発明の出力インターフェースに対応）を有する。
メモリ１は、入力部１０１から入力されるオーディオストリームデータをバッファリングするためのＥＳバッファ１１を有する。
ＥＳバッファ１１は、エレメンタリストリーム（ＥＳ：Elementary Stream）をバッファリングするためのバッファメモリである。エレメンタリストリームとは、符号化された画像データあるいは音声データを意味する。
例えば本実施形態のＡＶシステム１００において入力されることが想定されているＭＰＥＧ−２形式のストリームデータは、エレメンタリストリームが分割されてＰＳ（Program Stream）あるいはＴＳ（Transport Stream）として構成される。
【００１８】
オーディオ制御ＣＰＵ２は、図２に示すように、制御部２１、デコーダ２２、ダウンミックス制御部２３、６１９３７フォーマッタ２４、ＳＲＣ２５〜２７を有する。
制御部２１は、デコーダ２２〜ＳＲＣ２７までのオーディオ制御ＣＰＵ２の各要素に対するデコード制御及び、メモリ１、メモリ３のバッファリング制御、オーディオハードウェア４のハードウェア制御を行うための制御ＣＰＵである。
【００１９】
デコーダ２２〜ＳＲＣ２７は、ＥＳバッファ１１にバッファリングされたオーディオストリームデータをデコード（復号化）するデコードブロックである。
デコーダ２２は、ＥＳバッファ１１にバッファリングされたオーディオストリームデータを取得し、制御部２１のデコード制御に応じて、デコード処理を行う。デコーダ２２が行うデコード処理の詳細な方法については本実施形態では限定しない。既存の技術を利用することができる。
なお、制御部２１は、後述するオーディオＨ／Ｗ４から転送される割り込みに応じて（割り込み信号をトリガとして）デコーダ２２にデコード処理を実行させる。
デコーダ２２によりデコードされたオーディオストリームデータは、マルチチャンネル、例えば５．１ｃｈのストリームデータである。
ダウンミックス制御部２３は、マルチチャンネルのストリームデータをダウンミックスする。ダウンミックスとは、マルチチャンネルのサラウンドソースを、リスニング形態に合わせたチャンネル数にコンバートすることである。本実施形態では、入力された５．１ｃｈのマルチチャンネルオーディオストリームデータを、２ｃｈのステレオのデータにダウンミックスする。
【００２０】
６１９３７フォーマッタ２４は、ＥＳバッファ１１にバッファリングされたオーディオストリームデータを、ＩＥＣ６１９３７という規格に適合するようにフォーマットする。
ＩＥＣ６１９３７は、ＩＥＣ（International Electro-technical Commission：国際電気標準会議）により規定された規格であり、Ｓ／ＰＤＩＦインターフェースを使用して転送する圧縮デジタルオーディオに関する規格である。
したがって、６１９３７フォーマッタ２４により、ＥＳバッファ１１にバッファリングされたオーディオストリームデータをＳ／ＰＤＩＦに対応した形式に変換することができる。
【００２１】
ＳＲＣ２５〜２７は、それぞれ入力されるオーディオストリームデータのサンプリング周波数を最適な周波数に変換する。
図２に示すように、ＳＲＣ２５にはデコーダ２２によりデコードされたマルチチャンネルのオーディオストリームデータが入力される。
また、図２に示すように、ＳＲＣ２６にはダウンミックス制御部２３によりダウンミックスされた２ｃｈのオーディオストリームデータが入力される。
また、図２に示すように、ＳＲＣ２７にはＳ／ＰＤＩＦ出力用のオーディオストリームデータが入力される。
【００２２】
このようにオーディオ制御ＣＰＵ２により、オーディオストリームデータはマルチチャンネルのストリームデータ、ステレオストリームデータ、Ｓ／ＰＤＩＦのストリームデータにそれぞれ変換される。
次に、このように生成された３形式のストリームデータは、それぞれメモリ３の５．１ｃｈバッファ３１、ステレオバッファ３２、Ｓ／ＰＤＩＦバッファ３３の各バッファに一時記憶される。
【００２３】
オーディオＨ／Ｗ４は、割り込み制御部４１と、パラレル−シリアル変換機４２〜４５、６０９５８フォーマッタ４６を有する。
オーディオＨ／Ｗ４は、メモリ３の３つのバッファに記憶されたオーディオストリームデータを指定フレーム数で読み出し、パラレル−シリアル変換機４２〜４５によりシリアルに変換して出力する。
具体的には、５．１ｃｈバッファ３１から読み出された５．１ｃｈのストリームデータはパラレル−シリアル変換機４２によりシリアルに変換され、出力される。
また、ステレオバッファ３２から読み出されたステレオストリームデータはパラレル−シリアル変換機４３によりシリアルに変換され、出力される。
また、Ｓ／ＰＤＩＦバッファ３３から読み出されたＳ／ＰＤＩＦのストリームデータはパラレル−シリアル変換機４４及び４５によりシリアルに変換される。そして、６０９５８フォーマッタ４６によりＩＥＣ６０９５８という規格に適合するようにファーマットすることにより、Ｓ／ＰＤＩＦ形式のストリームデータが出力される。
なお、ＩＥＣ６０９５８は、Ｓ／ＰＤＩＦに対応した規格である。
【００２４】
以下、パラレル−シリアル変換機４２により５．１ｃｈのオーディオストリームデータが出力される転送経路を経路Ａと称する。
また、パラレル−シリアル変換機４３によりステレオオーディオストリームデータが出力される転送経路を経路Ｂと称する。
また、６０９５８フォーマッタ４６によりＳ／ＰＤＩＦのオーディオストリームデータが出力される転送経路を経路Ｃと称する。
【００２５】
パラレル−シリアル変換機４２〜４５によりパラレル−シリアル変換が行われるときには、各パラレル−シリアル変換機４２〜４５から割り込み制御部４１に対して割り込み信号が送信される。
詳細には、パラレル−シリアル変換機４２〜４５において、所定の容量のストリームデータが読み出されるたびに（所定のバイト数のリード動作ごとに）割り込みが発生する。
割り込み制御部４１は、発生した割り込みを制御部２１に転送する。
制御部２１は、転送された割り込みに応じて所定の処理を上述した各ブロックに実行させる。
所定の処理とは、ビデオデコーダ１０２の出力信号の同期をとるための同期判定処理、デコーダ２２にデコードを実行させるデコード処理、メモリ１及び３の各バッファメモリに対する書き込み・読み出しを制御するバッファ管理処理である。
同期判定処理とは、いずれかの出力経路からの割り込みをビデオデコーダ１０２に通知し、ＡＶ同期を行う処理である。
デコード処理とは、上述したオーディオデコーダ１０４における、デコーダ２２〜ＳＲＣ２７によるオーディオストリームデータのデコード処理である。
また、バッファ管理処理とは、オーディオストリームのパケットをメモリ３の各経路ごとのバッファ３１〜３３に書き込み・読み出しをするための処理である。
【００２６】
上述したように、本実施形態のＡＶシステム１００のオーディオデコーダ１０４には、経路Ａ〜Ｃの３つの出力経路が存在する。
本実施形態のＡＶシステム１００では、３つの出力経路のデコード処理及びバッファ管理処理により制御部２１にかかる負荷を軽減するために、１つの出力経路の割り込みをトリガとして同期判定処理、デコード処理及びバッファ管理処理を実行するようにした。
【００２７】
とくに、制御部２１は、３つの出力経路からの割り込みのうち、最も早い出力経路の割り込みをトリガとして同期判定処理、デコード処理及びバッファ管理処理を実行する。
以下では、最も早い出力経路を、出力経路ＩＨＰ（Interrupt Handling Path）と称する。
出力経路ＩＨＰは、言い換えれば、最も出力遅延が小さい経路であり、したがってメモリ３におけるバッファメモリの残量が最も少ない経路である。
すなわち、本実施形態のオーディオデコーダ１０４では、もっともバッファメモリが少ない出力経路の割り込みを基に同期判定処理、デコード処理及びバッファ管理処理を行うことにより、効率がよいバッファ管理が可能となり、制御部２１の制御負荷が減少する。
これにより、３つの出力経路からの全ての割り込みに応じてデコード処理及びバッファ管理処理を行う場合と比較して、制御部２１及びオーディオデコーダ１０４の各構成にかかる負荷が大幅に軽減され、動作が軽くなる効果が得られる。
また、出力経路１つの割り込みに応じてデコード処理及びバッファ管理処理を行う場合には、メモリ３の各バッファ３１〜３３のオーバーフロー・アンダーフローを考慮する必要がある。しかし、最もバッファの残量が少ないＩＨＰの割り込みをトリガとしてデコード処理・バッファ管理処理を行うことにより、オーバーフロー・アンダーフローを考慮した構成とすることができる。
【００２８】
以下、同期判定処理について説明する。
従来では、複数の出力経路を有するオーディオデコーダの場合、所定の経路の割り込みを通知して同期判定処理を行っていたが、本実施形態のオーディオデコーダ１０４では、ＩＨＰの割り込みを基に同期判定を行う。
【００２９】
図３は、本実施形態のオーディオデコーダ１０４における同期判定の割り込み通知時間を示すタイムチャートである。
図３（ａ）は、ＩＨＰの割り込みを使用して同期判定を行う場合のタイムチャートである。
出力経路マスターは、同期判定に使用される所定の経路である。
出力経路ＩＨＰは、最も早い出力経路である。
＃１、＃２…は、それぞれＰＥＳ（Packetized Elementary Stream）であり、パケット化されたＥＳ（エレメンタリストリーム）である。ＡＶ同期は、ＰＥＳのヘッダ部分に格納されるＰＴＳ値（Presentation Time Stamp）を通知することにより行われる。
具体的には、図３に示すように、出力経路ＩＨＰのＰＴＳを通知するとともに、出力経路マスターと出力経路ＩＨＰのＰＴＳの差分ｄｉｆｆを算出して、これを通知する。
これにより、実際に通知されるのは出力経路ＩＨＰのＰＴＳであるが、出力経路ＩＨＰと出力経路マスターとのＰＴＳの差分ｄｉｆｆが分かっているため、マスターのＰＴＳを算出することができる。
このように、同期判定処理を行うことが可能になっている。
【００３０】
あるいは、図３（ｂ）に示すように、所定のタイマーを別途設け、タイマーの割り込みを使用して同期判定を行うようにしてもよい。
すなわち、図３（ｂ）に示すように、所定の時間（例えば２００ｍｓ）ごとに割り込み信号を生じるタイマーの割り込みに応じて同期判定処理を行うようにし、出力経路マスターとの差分ｄｉｆｆ’を同時に通知するようにする。
このようにしても、出力経路マスターのＰＴＳを通知可能であり、同期判定処理を行うことが可能である。
【００３１】
上述したように、本実施形態のオーディオデコーダ１０４では、出力経路ＩＨＰの割り込みに応じて同期判定処理、デコード処理及びバッファ管理処理を行うように設定した。
以下では、経路起動時の出力経路ＩＨＰの指定の方法について説明する。
図４は、上述したオーディオデコーダ１０４において、経路Ａ〜ＣのうちのいずれかをＩＨＰとして指定する場合の、出力経路時の設定方法を説明するためのフローチャートである。
【００３２】
ステップＳＴ１：
制御部２１は、出力経路の起動に備えて、出力経路Ａ〜Ｃの割り込みを禁止する。
ステップＳＴ２：
制御部２１は、出力経路Ａ〜Ｃのうち、起動する出力経路を決定する。
【００３３】
ステップＳＴ３：
制御部２１は、起動する経路ごとの遅延時間（Delay時間）を決定する。
ステップＳＴ４：
制御部２１は、起動しない経路の遅延時間をＭＡＸ値＋１に設定する。ＭＡＸ値は、例えばオーディオストリームの１パケット分の時間用にも十分に長い時間であればよい。
【００３４】
ステップＳＴ５：
制御部２１は、出力経路マスターとなる経路を決定する。
ステップＳＴ６：
制御部２１は、経路Ｃの遅延時間（ＤｅｌａｙＣ）が経路Ｂの遅延時間（ＤｅｌａｙＢ）よりも大きいか否かを判定する。ＤｅｌａｙＣ＞ＤｅｌａｙＢであった場合はステップＳＴ７に進み、そうでない場合はステップＳＴ１４に進む。
【００３５】
ステップＳＴ７：
制御部２１は、経路Ａの遅延時間（ＤｅｌａｙＡ）が経路Ｂの遅延時間（ＤｅｌａｙＢ）よりも大きいか否かを判定する。ＤｅｌａｙＡ＞ＤｅｌａｙＢであった場合はステップＳＴ８に進み、そうでない場合はステップＳＴ１１に進む。
ステップＳＴ８：
制御部２１は、遅延時間が最小である経路、すなわちＩＨＰとして経路Ｂを設定する。
【００３６】
ステップＳＴ９：
制御部２１は、経路Ｂの遅延時間ＤｅｌａｙＢと、ステップＳＴ５において設定された経路マスターの遅延時間ＤｅｌａｙＭとの差分（相対遅延時間）ｄｉｆｆを算出して記憶する。
ステップＳＴ１０：
制御部２１は、経路Ｂの割り込みを許可し、経路Ｂ以外の経路の割り込みを禁止する。
これにより、同期判定処理、デコード処理、バッファ管理処理に使用される割り込みが経路Ｂの割り込みに固定されるので、上記処理時のオーディオデコーダ１０４の負荷が軽減される。
【００３７】
ステップＳＴ１１： 
制御部２１は、遅延時間が最小である経路、すなわちＩＨＰとして経路Ａを設定する。
ステップＳＴ１２：
制御部２１は、経路Ａの遅延時間ＤｅｌａｙＡと、ステップＳＴ５において設定された経路マスターの遅延時間ＤｅｌａｙＭとの差分（相対遅延時間）ｄｉｆｆを算出して記憶する。
【００３８】
ステップＳＴ１３：
制御部２１は、経路Ａの割り込みを許可し、経路Ａ以外の経路の割り込みを禁止する。
これにより、同期判定処理、デコード処理、バッファ管理処理に使用される割り込みが経路Ａの割り込みに固定されるので、上記処理時のオーディオデコーダ１０４の負荷が軽減される。
ステップＳＴ１４：
制御部２１は、経路Ａの遅延時間（ＤｅｌａｙＡ）が経路Ｃの遅延時間（ＤｅｌａｙＣ）よりも大きいか否かを判定する。ＤｅｌａｙＡ＞ＤｅｌａｙＣであった場合はステップＳＴ１５に進み、そうでない場合はステップＳＴ１１に進む。
【００３９】
ステップＳＴ１５：
制御部２１は、遅延時間が最小である経路、すなわちＩＨＰとして経路Ｃを設定する。
ステップＳＴ１６：
制御部２１は、経路Ｃの遅延時間ＤｅｌａｙＣと、ステップＳＴ５において設定された経路マスターの遅延時間ＤｅｌａｙＭとの差分（相対遅延時間）ｄｉｆｆを算出して記憶する。
ステップＳＴ１７：
制御部２１は、経路Ｃの割り込みを許可し、経路Ｃ以外の経路の割り込みを禁止する。
これにより、同期判定処理、デコード処理、バッファ管理処理に使用される割り込みが経路Ｃの割り込みに固定されるので、上記処理時のオーディオデコーダ１０４の負荷が軽減される。
【００４０】
以上のような処理により、本実施形態のオーディオデコーダ１０４において、同期判定処理、デコード処理、バッファ管理処理の契機となる割り込みを最も遅延が少ない１つの出力経路に絞ることができるため、各構成にかかる負荷が軽減される。
【００４１】
次に、図４において説明した方法によって設定した経路ＩＨＰを停止し、他の経路にＩＨＰを移行させる方法について説明する。
図５は、設定した経路ＩＨＰを停止し、他の経路にＩＨＰを移行させる方法について説明するためのフローチャートである。
ステップＳＴ２１：
制御部２１は、起動しない経路の遅延時間をＭＡＸ値＋１に設定する。ＭＡＸ値は、例えばオーディオストリームの１パケット分の時間用にも十分に長い時間であればよい。
ステップＳＴ２２：
制御部２１は、出力経路マスターとなる経路を決定する。
【００４２】
ステップＳＴ２３：
制御部２１は、経路Ｃの遅延時間（ＤｅｌａｙＣ）が経路Ｂの遅延時間（ＤｅｌａｙＢ）よりも大きいか否かを判定する。ＤｅｌａｙＣ＞ＤｅｌａｙＢであった場合はステップＳＴ２４に進み、そうでない場合はステップＳＴ３１に進む。
ステップＳＴ２４：
制御部２１は、経路Ａの遅延時間（ＤｅｌａｙＡ）が経路Ｂの遅延時間（ＤｅｌａｙＢ）よりも大きいか否かを判定する。ＤｅｌａｙＡ＞ＤｅｌａｙＢであった場合はステップＳＴ２５に進み、そうでない場合はステップＳＴ２８に進む。
【００４３】
ステップＳＴ２５：
制御部２１は、遅延時間が最小である経路、すなわちＩＨＰとして経路Ｂを設定する。
ステップＳＴ２６：
制御部２１は、経路Ｂの遅延時間ＤｅｌａｙＢと、ステップＳＴ２２において設定された経路マスターの遅延時間ＤｅｌａｙＭとの差分（相対遅延時間）ｄｉｆｆを算出して記憶する。
【００４４】
ステップＳＴ２７：
制御部２１は、経路Ｂの割り込みを許可し、経路Ｂ以外の経路の割り込みを禁止する。
これにより、同期判定処理、デコード処理、バッファ管理処理に使用される割り込みが経路Ｂの割り込みに固定されるので、上記処理時のオーディオデコーダ１０４の負荷が軽減される。
ステップＳＴ２８：
制御部２１は、遅延時間が最小である経路、すなわちＩＨＰとして経路Ａを設定する。
【００４５】
ステップＳＴ２９：
制御部２１は、経路Ａの遅延時間ＤｅｌａｙＡと、ステップＳＴ２２において設定された経路マスターの遅延時間ＤｅｌａｙＭとの差分（相対遅延時間）ｄｉｆｆを算出して記憶する。
ステップＳＴ３０：
制御部２１は、経路Ａの割り込みを許可し、経路Ａ以外の経路の割り込みを禁止する。
これにより、同期判定処理、デコード処理、バッファ管理処理に使用される割り込みが経路Ａの割り込みに固定されるので、上記処理時のオーディオデコーダ１０４の負荷が軽減される。
【００４６】
ステップＳＴ３１：
制御部２１は、経路Ａの遅延時間（ＤｅｌａｙＡ）が経路Ｃの遅延時間（ＤｅｌａｙＣ）よりも大きいか否かを判定する。ＤｅｌａｙＡ＞ＤｅｌａｙＣであった場合はステップＳＴ３２に進み、そうでない場合はステップＳＴ２８に進む。
ステップＳＴ３２：
制御部２１は、遅延時間が最小である経路、すなわちＩＨＰとして経路Ｃを設定する。
【００４７】
ステップＳＴ３３：
制御部２１は、経路Ｃの遅延時間ＤｅｌａｙＣと、ステップＳＴ２２において設定された経路マスターの遅延時間ＤｅｌａｙＭとの差分（相対遅延時間）ｄｉｆｆを算出して記憶する。
ステップＳＴ３４：
制御部２１は、経路Ｃの割り込みを許可し、経路Ｃ以外の経路の割り込みを禁止する。
これにより、同期判定処理、デコード処理、バッファ管理処理に使用される割り込みが経路Ｃの割り込みに固定されるので、上記処理時のオーディオデコーダ１０４の負荷が軽減される。
【００４８】
以上のような方法により、遅延が最も少ない経路ＩＨＰを他の経路に割り当てるように変更することも可能である。
【００４９】
次に、制御部２１による各出力経路の割り込みのモニタリングとバッファ管理処理（読み出し時）の制御について説明する。
図６は、制御部２１による各出力経路の割り込みのモニタリングとバッファ管理処理（読み出し時）の制御について説明するためのフローチャートである。
【００５０】
ステップＳＴ４１：
制御部２１は、所定の単位時間１つ分のオーディオパケットデータ（以下１ＡＵ）の出力を要求する割り込みがあったか否かを判定する。所定の単位時間は、例えばＰＥＳ１つ分の転送時間、あるいはメモリ３の各バッファへの書き込み・読み出し時間などである。
割り込みがあった場合はステップＳＴ４２に進み、なかった場合は処理を終了する。
ステップＳＴ４２：
制御部２１は、その時点で起動している出力経路全てに対応するメモリ３の各バッファの読み出し位置を１ＡＵ分進める。これにより、全出力経路の読み出し位置を更新することができる。
【００５１】
ステップＳＴ４３：
制御部２１は、ＰＴＳ（Presentation Time Stamp）通知タイミングであるか否かを判定する。
ＰＴＳ通知タイミングは、ＰＴＳの通知を行うように予め設定されたタイミングである。例えば数ＡＵ分のデータの読み出しが終わったときに通知を行うように設定されていた場合には、数ＡＵ分のデータの読み出しが終わったときがＰＴＳ通知タイミングとなる。
ＰＴＳ通知タイミングであった場合にはステップＳＴ４４に進み、そうでない場合は処理を終了する。
ステップＳＴ４４：
制御部２１は、割り込みが出力経路マスターの割り込みであるか否かを判定する。
出力経路マスターの割り込みである場合はステップＳＴ４５に進み、そうでない場合はステップＳＴ４６に進む。
【００５２】
ステップＳＴ４５：
制御部２１は、出力経路マスターのＰＴＳ情報を通知する。
ステップＳＴ４６：
制御部２１は、割り込みがあった経路の遅延時間と出力経路マスターの遅延時間との差分ｄｉｆｆを出力経路マスターの遅延時間に加え、これをＰＴＳ情報として通知する。
【００５３】
このような構成により、その時点で起動している出力経路全てに対応するメモリ３の各バッファの読み出し位置が１ＡＵ分進められるので、全出力経路の読み出し位置を更新することができる。
【００５４】
次に、制御部２１によるデコード処理とバッファ管理処理（書き込み時）の制御について説明する。
図７は、制御部２１によるデコード処理とバッファ管理処理（書き込み時）の制御について説明するためのフローチャートである。
【００５５】
ステップＳＴ５１：
制御部２１は、１ＡＵ分のオーディオデータの出力を要求する割り込みがあったか否かを判定する。
出力要求の割り込みがあった場合はステップＳＴ５３に進み、そうでない場合はステップＳＴ５２に進む。
ステップＳＴ５２：
制御部２１は、１ＡＵ分のオーディオデータのデコードの要求があったか否かを判定する。
デコードの要求があった場合はステップＳＴ５３に進み、なかった場合は処理を終了する。
【００５６】
ステップＳＴ５３：
制御部２１は、起動中の経路に対応するバッファの中に、バッファフルの状態となったバッファがあるか否かを判定する。
バッファフルとは、３つの出力経路に対応する３つのバッファのうちの少なくとも１つが、空き容量がない（あるいはそれに近い）状態である。このような場合、バッファフルであり遅延時間が最も大きい経路の出力がないと、バッファがフルに近い状態であるためにデコード及び書き込みを開始できない。
３つの経路に対応するバッファの中にバッファフルの状態となったものが存在する場合は処理を終了し、存在しない場合はステップＳＴ５４に進む。
ステップＳＴ５４：
制御部２１は、ステップＳＴ５２において要求された指定ＡＵのデコード処理を実行する。
なお、本実施形態では、デコード処理の内容自体についてはとくに限定しない、既存の技術を利用することができる。
【００５７】
ステップＳＴ５５：
制御部２１は、ステップＳＴ５４におけるデコード結果のデータを対応するバッファに記憶させる。
ステップＳＴ５６：
制御部２１は、ステップＳＴ５４においてデコードしたＡＵのＰＴＳをデータを記憶するバッファを有するメモリ３に対となるメモリ１に記憶させる。
【００５８】
ステップＳＴ５７：
制御部２１は、その時点で起動している出力経路全てに対応するメモリ３の各バッファの書き込み位置を１ＡＵ分進める。これにより、全出力経路の書き込み位置を更新することができる。
【００５９】
以上のような構成により、その時点で起動している出力経路全てに対応するメモリ３の各バッファの書き込み位置が１ＡＵ分進められるので、全出力経路の書き込み位置を更新することができる。
また、バッファフルであるバッファが存在する場合は処理を終了するので、バッファに余計な負荷をかけることなく、オーディオデコーダ１０４全体の処理が遅くなることを避けることができる。
【００６０】
以上説明したように、本実施形態のＡＶシステム１００によれば、オーディオデコーダ１０４は、同期判定処理、デコード処理、バッファ管理処理の契機となる割り込みを最も遅延が少ない１つの出力経路に絞ることができるため、各構成にかかる負荷が軽減される。
また、遅延が少ない１つの出力経路は、自由に切り替えが可能であるため、使い勝手がよい。
【００６１】
また、バッファ管理処理において、読み出し時には、その時点で起動している出力経路全てに対応するメモリ３の各バッファの読み出し位置が１ＡＵ分進められるので、全出力経路の読み出し位置を更新することができる。
また、バッファ管理処理において、書き込み時には、その時点で起動している出力経路全てに対応するメモリ３の各バッファの書き込み位置が１ＡＵ分進められるので、全出力経路の書き込み位置を更新することができる。
また、バッファ管理処理の書き込み時において、バッファフルであるバッファが存在する場合は処理を終了するので、バッファに余計な負荷をかけることなく、オーディオデコーダ１０４全体の処理が遅くなることを避けることができる。
【００６２】
本発明は上述した実施形態には限定されない。
すなわち、本発明の実施に際しては、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し様々な変更並びに代替を行ってもよい。
上述した実施形態では、オーディオデコーダ１０４の方で遅延時間を調節しＡＶ同期をとる方法を採用したが、本発明はこれには限定されず、例えばビデオデコーダの方で経路ごとに遅延時間を調節してＡＶ同期をとるようにしてもよい。
【図面の簡単な説明】
【００６３】
【図１】図１は、本実施形態のＡＶシステムの構成の一例を示すブロック図である。
【図２】図２は、オーディオデコーダの構成の一例を示すブロック図である。
【図３】図３は、本実施形態のオーディオデコーダにおける同期判定の割り込み通知時間を示すタイムチャートである。
【図４】図４は、オーディオデコーダにおいて、経路Ａ〜ＣのうちのいずれかをＩＨＰとして指定する場合の、出力経路時の設定方法を説明するためのフローチャートである。
【図５】図５は、設定した経路ＩＨＰを停止し、他の経路にＩＨＰを移行させる方法について説明するためのフローチャートである。
【図６】図６は、制御部による各出力経路の割り込みのモニタリングとバッファ管理処理（読み出し時）の制御について説明するためのフローチャートである。
【図７】図７は、制御部によるデコード処理とバッファ管理処理（書き込み時）の制御について説明するためのフローチャートである。
【符号の説明】
【００６４】
１００…ＡＶシステム、１０１…入力部、１０２…ビデオデコーダ、１０３…画質改善部、１０４…オーディオデコーダ、１０５…バッファメモリ、１０６…バッファメモリ、１０７…バッファメモリ、１０８…出力部、１…メモリ、１１…バッファ、２…オーディオ制御ＣＰＵ、２１…制御部、２２…デコーダ、２３…ダウンミックス制御部、２４…６１９３７フォーマッタ、３…メモリ、３１…５．１ｃｈバッファ、３２…ステレオバッファ、３３…Ｓ／ＰＤＩＦバッファ、４…オーディオハードウェア（Ｈ／Ｗ）、４１…割り込み制御部、４２…パラレル−シリアル変換機、４３…パラレル−シリアル変換機、４４…パラレル−シリアル変換機、４５…パラレル−シリアル変換機、４６…６０９５８フォーマッタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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