(57)【要約】【課題】素子分離絶縁膜としてＳＯＧ膜を用いる場合に、熱処理でクラックが発生するのを防止できる構成を提供する。【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、加工用絶縁膜を形成し、その後トレンチ１ａを形成する。トレンチ１ａ内にシリコン酸化膜８を形成し、ポリシラザンからなる塗布膜を多結晶シリコン膜５の中間高さまで充填する。クラック防止用のシリコン窒化膜９を形成したのち、さらに塗布膜を形成する。熱処理を行うと塗布膜はシリコン酸化膜２、１０に転換するが、このとき熱収縮応力により上層のシリコン酸化膜１０にクラックが発生することがあるが、シリコン窒化膜９で阻止できる。【選択図】図３
2010087158.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面に素子分離用の溝を形成する工程と、
前記溝内に当該溝の上面開口位置より下方の所定深さに素子分離絶縁膜用の塗布膜を埋め込む工程と、
前記塗布膜の上面にクラック防止膜を形成する工程と、
前記溝内に当該溝の上面開口位置まで絶縁膜を埋め込む工程と、
前記塗布膜を素子分離絶縁膜に転換する熱処理を行う工程と
を順次実行することを特徴とする半導体装置の製造方法。
【請求項２】
メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、第１のゲート電極膜および加工用絶縁膜を形成する工程と、
前記加工用絶縁膜をマスクとして前記第１のゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離用の溝を形成する工程と、
前記溝の内面に堆積型の絶縁膜を形成する工程と、
前記溝内に当該溝の上面開口位置より下方の所定深さに素子分離絶縁膜用の塗布膜を埋め込む工程と、
前記塗布膜の上面にクラック防止膜を形成する工程と、
前記溝内に当該溝の上面開口位置まで前記塗布膜を埋め込む工程と、
前記塗布膜を素子分離絶縁膜に転換する熱処理を行う工程と、
前記加工用絶縁膜を除去し前記第１の電極膜の上面に電極間絶縁膜および第２の電極膜を形成する工程と、
前記第２の電極膜、前記電極間絶縁膜、前記第１の電極膜を前記素子分離用の溝と直交する方向に加工してゲート電極を形成する工程と
を順次実行することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記クラック防止膜は、膜の応力強度が前記熱処理の工程で前記塗布膜の歪応力に耐える強度を有する膜を用いることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記クラック防止膜は、シリコン窒化膜を用いることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記塗布膜は、ポリシラザン膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離絶縁膜として塗布型の酸化膜を用いた構成の半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置のひとつである例えばＮＡＮＤ型フラッシュメモリ装置においては、記憶容量を増大させるために加工寸法の微細化を進めることが行われている。近接するメモリセルの間を素子分離構造として半導体基板に溝を形成して絶縁膜を埋め込む構成のＳＴＩ（Shallow Trench Isolation）構造が採用されている。例えば、特許文献１に示されるものでは、半導体基板上にゲート絶縁膜を形成し、その上に第１の導電層を形成し、第１の導電層およびゲート絶縁膜並びに半導体基板に対して所定方向に沿ってトレンチを形成し、トレンチ内に素子分離用絶縁膜を埋込み形成する。この場合、埋め込み性を高める目的で、ポリシラザン（シラザン重合体）などの塗布膜（ＳＯＧ；spin on glass）を形成して熱処理を行なうことでシリコン酸化膜に転換している。
【０００３】
続いて第１の導電層上に第２の導電層を形成し、素子分離用絶縁膜が露出するまで第２の導電層をエッチバック処理等することで第２の導電層を分離し、素子分離絶縁膜および第２の導電層上にゲート間絶縁膜および制御ゲートを形成している。
【０００４】
しかしながら、上記のような特許文献１に示される素子分離絶縁膜の形成では、次のような不具合がある。すなわち、塗布膜（ＳＯＧ膜）をシリコン酸化膜に転換する際の熱処理において、シリコン基板の素子形成領域とトレンチの素子分離絶縁膜部との段差形状に起因して、ＳＯＧ膜の膜収縮時に発生する引っ張り応力が集中する。この結果、ＳＯＧ膜表面からクラックが発生することがある。また、この段差部で発生したクラックは、収縮による引っ張り応力を受けることで、パターンに無関係でさらにトレンチ内の底部に達することがある。この結果、場合によっては、シリコン基板内に侵入して劈開するに至るクラックになり、さらには素子形成領域を破断するようなクラックに発展する。
【０００５】
これらのクラックは、その後の電極間絶縁膜や制御ゲート電極としての多結晶シリコン膜が埋め込まれる際に、シリコン基板とゲート電極とが電気的に短絡状態になってしまうなどの不具合をもたらすことになる。
【特許文献１】特開２００４−１８６１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、素子分離絶縁膜として塗布型の酸化膜を用いる場合に、クラック発生に起因した素子破壊を防止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法の第１の態様は、半導体基板の上面に素子分離用の溝を形成する工程と、前記溝内に当該溝の上面開口位置より下方の所定深さに素子分離絶縁膜用の塗布膜を埋め込む工程と、前記塗布膜の上面にクラック防止膜を形成する工程と、前記溝内に当該溝の上面開口位置まで絶縁膜を埋め込む工程と、前記塗布膜を素子分離絶縁膜に転換する熱処理を行う工程とを順次実行するところに特徴を有する。
【０００８】
また、本発明の半導体装置の製造方法の第２の態様は、メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、第１の浮遊ゲート電極膜および加工用絶縁膜を形成する工程と、前記加工用絶縁膜をマスクとして前記第１のゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離用の溝を形成する工程と、前記溝の内面に堆積型の絶縁膜を形成する工程と、前記溝内に当該溝の上面開口位置より下方の所定深さに素子分離絶縁膜用の塗布膜を埋め込む工程と、前記塗布膜の上面にクラック防止膜を形成する工程と、前記溝内に当該溝の上面開口位置まで前記塗布膜を埋め込む工程と、前記塗布膜を素子分離絶縁膜に転換する熱処理を行う工程と、前記加工用絶縁膜を除去し前記第１の電極膜の上面に電極間絶縁膜および第２の電極膜を形成する工程と、前記第２の電極膜、前記電極間絶縁膜、前記第１の電極膜を前記素子分離用の溝と直交する方向に加工してゲート電極を形成する工程とを順次実行するところに特徴を有する。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法によれば、素子分離絶縁膜として塗布型の酸化膜を用いる場合に、クラック発生に起因した素子破壊を防止できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）ＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２（ａ）、（ｂ）は周辺回路のトランジスタおよびメモリセル領域の一部のレイアウトパターンを示す平面図である。図２（ｂ）において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造を採用した素子分離絶縁膜２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１４】
図２（ａ）は周辺回路領域のトランジスタのレイアウトパターンを示す平面図である。シリコン基板１には、ＳＴＩ構造を採用した素子分離絶縁膜２ａが矩形状をなす活性領域３ａを囲うように形成されており、他のトランジスタの活性領域と分離形成されている。この活性領域３ａを横切るようにして素子分離絶縁膜ＳＴＩ２ａに架け渡されるようにゲート電極ＰＧが形成されている。ゲート電極ＰＧの上面にはゲートコンタクトＣＰが形成されている。
【００１５】
図３は図２（ｂ）中、Ｓで表す二点鎖線で囲ったメモリセルトランジスタのゲート電極ＭＧ部分を含む領域を切り出して三次元的に模式的に示した図である。シリコン基板１の表層部に形成されたトレンチ１ａ内に前述の素子分離絶縁膜２が埋め込まれ、これによって素子形成領域３が帯状に形成されている。この素子形成領域３を直角に横切るようにワード線ＷＬが形成されており、その交差部分にゲート電極ＭＧが形成されている。
【００１６】
ゲート電極ＭＧは、シリコン基板１の素子形成領域３表面にゲート絶縁膜４が形成されており、その上面に第１のゲート電極膜となる多結晶シリコン膜５が形成されている。この多結晶シリコン膜５は、素子形成領域３の幅寸法でワード線ＷＬの長さ寸法の矩形状に形成されている。多結晶シリコン膜５の上面にはＯＮＯ（oxide-nitride-oxide）膜などからなる電極間絶縁膜６が形成され、その上面に第２のゲート電極膜となる多結晶シリコン膜７が形成されている。多結晶シリコン膜７は、ワード線ＷＬとして機能するもので、ＳＴＩ２を隔てて隣接するゲート電極ＭＧ間を連結するように形成されている。
【００１７】
素子形成領域３の上面は、ゲート電極ＭＧが形成されていない部分で露出した状態に形成され、ソース／ドレイン領域となる不純物拡散格差領域が形成される。図示の状態は製造工程の途中段階で示しているが、実際には、この部分も層間絶縁膜により埋め込まれた状態に形成されている。
【００１８】
素子分離絶縁膜２は、塗布型のシリコン酸化膜であるＳＯＧ（spin on glass）膜の一種で、たとえば過水素化ポリシラザン（シラザン重合体）の溶液を塗布して塗布膜を形成し、これを熱処理することで不純物を除去してシリコン酸化膜に転換するものである。また、この素子分離絶縁膜２は、トレンチ１ａの内壁面に形成されたシリコン酸化膜８を介した状態で埋め込まれている。シリコン酸化膜８は、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によりライナー状に形成されたものである。
【００１９】
素子分離絶縁膜２は、ゲート電極ＭＧに隣接する部分とソース／ドレイン領域に隣接する部分とで異なる高さに形成されている。ソース／ドレイン領域に隣接する部分では、ほぼ素子形成領域３の上面と同じもしくはわずかに下がった高さに形成されている。また、ゲート電極ＭＧに隣接する部分では、素子分離絶縁膜２は、多結晶シリコン膜５の中間程度の高さまで形成されている。そして、この上面にはクラック防止膜としてのシリコン窒化膜９が形成されている。シリコン窒化膜９は、多結晶シリコン膜５の素子分離絶縁膜２の上の部分の側壁部にも形成されている。
【００２０】
さらに、シリコン窒化膜９の上面には同じくポリシラザン膜などの塗布膜から転換して形成したシリコン酸化膜１０が多結晶シリコン膜５の上面と同じ高さまで埋め込むように形成されている。シリコン酸化膜１０の上面と多結晶シリコン膜５の上面とに渡るようにして電極間絶縁膜６および多結晶シリコン膜７が形成されている。
【００２１】
なお、この図３の構成は、クラック防止膜としてのシリコン窒化膜９および塗布膜から形成したシリコン酸化膜１０が残存する状態である構成を示すものである。そして、シリコン窒化膜９がクラック防止膜として有効に機能するのは、以下に説明する製造工程において主として周辺回路領域の幅の広いトレンチに塗布膜を埋め込む場合である。
【００２２】
次に、製造工程について図４〜図１０を参照して説明する。なお、図４〜図１０は、それぞれ図２（ａ）、（ｂ）における切断線Ａ−Ａ、Ｂ−Ｂに沿って切断した部分を模式的に示したものであり、周辺回路のトランジスタのゲート電極ＰＧ部分およびメモリセルトランジスタのゲート電極ＭＧ部分をワード線ＷＬ方向に切断した部分を示している。
【００２３】
まず、図４に示すように、シリコン基板１上にゲート絶縁膜４を所定膜厚で形成し、次にメモリセルトランジスタ部において浮遊ゲート電極膜となり、周辺回路部においては下部電極となる多結晶シリコン膜５を形成する。この後、多結晶シリコン膜５の上面にハードマスク材となるシリコン窒化膜１１を堆積させる。
【００２４】
次に、図５に示すように、リソグラフィ処理にてレジストをパターンニングし、シリコン窒化膜１１を加工してハードマスクを形成し、これをマスクとして多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１をＲＩＥ（reactive ion etching）法により加工して、シリコン基板１の表面からの深さが所定深さとなるようにトレンチ（溝）１ａを形成する。次に、ＬＰ−ＣＶＤ法によりＨＴＯ（high temperature oxide）膜をシリコン酸化膜８としてトレンチ１ａの内壁面に成膜形成する。
【００２５】
続いて、図６に示すように、ポリシラザン溶液を塗布して、トレンチ１ａ内の所定深さとして、たとえば多結晶シリコン膜５の上面から１０ｎｍ以上となるような深さまで塗布膜としてのＳＯＧ膜１２を形成する。このとき、ＳＯＧ膜１２は、あらかじめポリシラザン溶液の塗布量を調整して所定高さに調整しても良いし、トレンチ１ａ内を充填してシリコン窒化膜１１を覆うように形成した後、ＣＭＰ（chemical mechanical polishing）法により平坦化してからエッチバック処理で所定高さに調整することもできる。この後、ＳＯＧ膜１２をシリコン酸化膜に転換するための低温の熱処理を行う。ここでは例えば２５０℃程度の弱い熱処理を行う。
【００２６】
続いて、図７に示すように、ＬＰ−ＣＶＤ法によりクラック防止膜としてのシリコン窒化膜９を膜厚２０ｎｍ程度で全面に成膜する。クラック防止膜としてシリコン窒化膜９を用いているのは、膜として比較的硬いものであり、ＳＯＧ膜の熱処理により発生するクラックが進行するのを阻止することができるからである。
【００２７】
次に、図８に示すように、シリコン窒化膜９の上面に前述のＳＯＧ膜１２と同様のポリシラザンを用いて塗布膜としてのＳＯＧ膜１３を形成する。ＳＯＧ膜１３は、この後のＣＭＰ処理に際して必要となる削り代となる膜厚を確保するため、たとえば３００ｎｍ程度で成膜される。これにより、ゲート電極ＭＧとなる多結晶シリコン膜５の間の素子分離絶縁膜２が低い高さに形成されている部分にＳＯＧ膜１３が充填されると共に、多結晶シリコン膜５の上面部分も覆われるようにＳＯＧ膜１３が形成される。なお、多結晶シリコン膜５と素子分離絶縁膜２との間には前述のように段差が存在するので、ＳＯＧ膜１３の形成状態にも凹凸が生じた状態となる。
【００２８】
なお、上層のＳＯＧ膜１３を形成するのは、凹部が残存する状態で加工工程を実施することが工程上で難しいためであり、加工工程においては、平坦な面を有する状態で行うことが好ましいからである。したがって、この目的を達した後においては、ＳＯＧ膜１３をシリコン酸化膜１０に転換した場合でも、構成的に必ずしも必要とならない場合があり、最終的に除去されることもある。
【００２９】
続いて、ＳＯＧ膜１２および１３をシリコン酸化膜２、１０に転換させるために、４００〜５００℃程度の酸化性雰囲気中にて熱処理を行う。このとき、ＳＯＧ膜１３は初めての熱処理にさらされることになるため、表面で大きく熱収縮が起こり、特に段差を生じている部分で応力集中が起こりやすい。このため、図９に示すように、表面の段差を有する部分にクラックＫが発生することがある。この場合、発生するクラックＫは、ＳＯＧ膜１３の上面から下方に向けて進行するが、その下層部分にシリコン窒化膜９が形成されているので、クラックＫの進行をここで阻止することができる。この結果、ＳＯＧ膜１３、１２をシリコン酸化膜１０、２に転換する熱処理工程を実施してクラックＫが表面に発生しても、素子の形成に支障を来すのを防止することができる。
【００３０】
この後、図１０に示すように、ＲＩＥ法により全面にエッチバック処理を行うことでシリコン酸化膜１０を落とし込む。落とし込みの深さは、シリコン酸化膜１０の上面の高さが多結晶シリコン膜５の上面とほぼ同じ高さとなる程度である。なお、図１０では、前述したクラックＫが存在していない場合の例として示している。
【００３１】
この後、上記構成の状態から、電極間絶縁膜６および第２のゲート電極膜となる多結晶シリコン膜７を積層形成し、ゲート加工を行って、図３に示すようにワード線ＷＬに沿った形状となるように多結晶シリコン膜７、電極間絶縁膜６、多結晶シリコン膜５およびシリコン酸化膜１０、シリコン窒化膜９、シリコン酸化膜２をＲＩＥ法によりエッチング加工する。
【００３２】
なお、図３に示すメモリセル領域のトランジスタでは、ゲート電極ＭＧに隣接する部分にシリコン窒化膜９およびポリシラザン膜１３から転換したシリコン酸化膜１０が痕跡として残る。一方、周辺回路のトランジスタにおいては、ゲート加工の過程でシリコン酸化膜１０およびシリコン窒化膜９はエッチバック処理されて消失する。
【００３３】
この後、ゲート電極ＭＧ間のシリコン基板１が露出する部分である素子形成領域３にはソース／ドレイン領域を形成するため、イオン注入などの方法により不純物が導入され、不純物拡散領域が形成される。さらに、ゲート電極ＭＧ間には層間絶縁膜が埋め込まれ、コンタクト形成や配線層などが形成されＮＡＮＤ型フラッシュメモリ装置が形成される。また、多結晶シリコン膜７は、上部をシリサイド加工することで低抵抗化を図る構成を採用することができる。
【００３４】
上記した実施形態によれば、次の効果を得ることができる。従来技術では、シリコン基板１に形成した溝１ａをポリシラザン膜などのＳＯＧ膜で充填する加工工程では、素子形成領域３と素子分離絶縁膜２との段差での応力集中に起因したクラックが発生・拡大し、種々部位で不良を発生させることがあった。このため、本実施形態では、シリコン窒化膜９のような比較的硬い膜をＳＯＧ膜中に挟み込むことにより、クラックＫが発生する場合でも、伸長してシリコン基板１に達するのを抑制できる。またこのクラックＫは、その後のエッチバック工程にて除去されるため、結果的に製造工程の途中段階で発生するものの最終的には素子構造に残らないものとすることができる。
【００３５】
また、上記のようにシリコン窒化膜９をクラック防止膜として用いることで、設けない場合のプロセスと比較して大幅に改善されることが明らかとなった。より具体的にはクラック発生に起因する不具合を１／１０程度まで低減できた。
【００３６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
クラック防止膜として、シリコン窒化膜９を採用したが、ＳＯＧ膜を熱処理で転換してシリコン酸化膜を形成する際に、クラックの進行を阻止することができる膜質を有するものであれば採用することができ、たとえば多結晶シリコン膜なども用いることができる。
【００３７】
上記実施形態においては、シリコン窒化膜９がメモリセルトランジスタの部分に残存する場合を例として説明したが、これに限らず、加工工程においてクラック防止膜としてのシリコン窒化膜９を後工程にて除去する場合にも適用できる。
【００３８】
電極間絶縁膜は、ＯＮＯ膜以外にＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜を用いたり、他の高誘電率材料を用いることもできる。
ＮＡＮＤ型フラッシュメモリ装置以外に、ＮＯＲ型のものにも適用できるし、あるいはＳＲＡＭのようなメモリ装置にも適用でき、さらにはＳＴＩ構造を採用してＳＯＧ膜を埋め込む構成の半導体装置全般に適用することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】（ａ）は周辺回路領域のトランジスタのレイアウトパターンを示す模式的な平面図、（ｂ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２（ｂ）中Ｓで囲った部分を三次元的に示した模式的な図
【図４】製造工程の一段階における模式的な縦断面図（その１）で、（ａ）は図２（ａ）における切断線Ａ−Ａで示す部分、（ｂ）は図２（ｂ）における切断線Ｂ−Ｂで示す部分
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【符号の説明】
【００４０】
図面中、１はシリコン基板（半導体基板）、２はシリコン酸化膜（素子分離絶縁膜）、４はゲート絶縁膜、５は多結晶シリコン膜（第１の電極膜）、６は電極間絶縁膜、７は多結晶シリコン膜（第２の電極膜）、９はシリコン窒化膜（クラック防止膜）、１０はシリコン酸化膜、１１はシリコン窒化膜（加工用絶縁膜）、１２はポリシラザン膜（塗布膜）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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