(57)【要約】【課題】量産性や歩留まりや信頼性を向上可能な半導体装置の製造方法を提供することを目的とする。【解決手段】本発明に係る窒化物半導体装置の製造方法は、ゲート酸化膜６および層間酸化膜９をエッチングして、ソース領域３表面およびｐ＋コンタクト領域５表面を部分的に露出する第１のコンタクトホール１２を形成すると同時に、層間酸化膜９をエッチングして、ドリフト領域２上側のゲート電極７表面を部分的に露出する第２のコンタクトホール１３を形成する工程を備える。露出されたソース領域３上部およびｐ＋コンタクト領域５上部を熱酸化して第１の酸化膜を形成するとともに、露出されたゲート電極７上部を熱酸化して、第１の酸化膜の膜厚よりも厚い酸化膜１６を形成する工程を備える。酸化膜１６を残しつつ、第１の酸化膜を完全に除去する工程と、Ｎｉ膜１７を成膜する工程と、第１のアニールによりＮｉＳｉ膜１８を形成する工程とを備える。【選択図】図１
2010062402.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）炭化珪素からなる第１の導電型の半導体層上部に、第２の導電型のベース領域を選択的に形成し、前記ベース領域の上部に、前記第１の導電型のソース領域および前記第２の導電型のベースコンタクト領域を選択的に形成し、前記半導体層と前記ソース領域とに挟まれた前記ベース領域上と、前記半導体層上とに、第１の絶縁膜を介して、多結晶シリコン膜からなるゲート電極を形成する工程と、
（ｂ）前記工程（ａ）で形成された構造上に第２の絶縁膜を形成する工程と、
（ｃ）前記第１の絶縁膜および前記第２の絶縁膜をエッチングして、前記ソース領域表面および前記ベースコンタクト領域表面を部分的に露出する第１のコンタクトホールを形成すると同時に、前記第２の絶縁膜をエッチングして、前記半導体層上側の前記ゲート電極表面を部分的に露出する第２のコンタクトホールを形成する工程と、
（ｄ）酸素ガスを含む雰囲気下で、前記工程（ｃ）で露出された前記ソース領域上部および前記ベースコンタクト領域上部を熱酸化して第１の酸化膜を形成するとともに、前記工程（ｃ）で露出された前記ゲート電極上部を熱酸化して前記第１の酸化膜の膜厚よりも厚い第２の酸化膜を形成する工程と、
（ｅ）前記第２の酸化膜を残しつつ、前記第１のコンタクトホール内の前記第１の酸化膜を完全に除去する工程と、
（ｆ）前記工程（ｅ）で形成された構造上に金属膜を成膜する工程と、
（ｇ）前記工程（ｆ）後、第１のアニールによって、前記第１のコンタクトホールにより露出された前記ソース領域上部および前記ベースコンタクト領域上部にシリサイド膜を形成する工程とを備える、
半導体装置の製造方法。
【請求項２】
（ｈ）前記工程（ｇ）後、未反応の前記金属膜を除去する工程と、
（ｉ）前記工程（ｈ）後、前記第１のアニールよりも高温の第２のアニールを行う工程とをさらに備える、
請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に炭化珪素（ＳｉＣ）半導体を用いた電界効果トランジスタ（ＭＯＳＦＥＴ）を備える電力用半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体を用いた半導体装置は、シリコン（Ｓｉ）半導体で形成したものと比較して、高電圧、大電流、高温動作に優れているため、次世代の電力用半導体装置として開発が進められている。電力用縦型ＭＯＳＦＥＴは、大電流を実現するために、多数のＭＯＳＦＥＴの単位セルを並列に接続した素子構造を採用することが一般的である。従来の半導体装置では、ソース領域およびコンタクト領域と、外部出力ソース電極とのコンタクトを取るため、それら領域の上に第１のコンタクトホールが形成される。第１のコンタクトホール内において、ソース領域およびコンタクト領域と、外部出力ソース電極との間には、オーミックコンタクトを取るためのシリサイド膜が形成される。また、多結晶（ポリ）シリコン膜からなるゲート電極と、外部出力ゲート電極とのコンタクトを取るため、その電極の上に第２のコンタクトホールが形成される。
【０００３】
オン抵抗を低減した大電力の半導体装置を実現するためには、ＳｉＣからなるソース領域およびｐ＋コンタクト領域と外部出力ソース電極との間のコンタクト抵抗を、オーミックトンタクトを得るなどして十分下げることが重要である。従来、ＳｉＣに対するオーミックコンタクトを得るために、金属膜を成膜した後、アニールによって上述のシリサイド膜を形成する。金属膜には、例えばＮｉ膜、シリサイド膜には、例えばＮｉＳｉ膜が該当する。シリサイド膜を用いて、抵抗の低いオーミックコンタクトを得るためには、１０００℃程度の高温アニールが必要である。
【０００４】
半導体装置のコンタクトを形成する従来の製造方法では、まず、写真製版技術で第１のコンタクトホールの部分にレジストの開口部を作成する。そして、レジストをマスクとして、層間酸化膜の酸化膜と反応するガスのプラズマを生成する反応性プラズマイオンエッチング（ＲＩＥ）装置により、シリコン酸化膜などからなる層間酸化膜をエッチングする。このＲＩＥエッチングにより、その層間酸化膜およびゲート酸化膜を開口する第１のコンタクトホールを形成する。そして、第１のコンタクトホールの中に金属膜、例えば、ニッケル（Ｎｉ）膜を形成した後、１０００℃程度の高温アニールで、ＮｉＳｉなどのシリサイド膜を形成する。その後、第１のコンタクトホールの形成手法と同様の手法で、第２のコンタクトホールを形成する。そして、第１，第２のコンタクトホールの中に金属膜、例えば、アルミニウム（Ａｌ）膜を成膜し、そのＡｌ膜をエッチングによるパターン加工することにより、外部出力ソース電極と、外部出力ゲート電極とを形成する。
【０００５】
第１，２のコンタクトホールを別々に形成する理由について説明する。仮に、第１，第２のコンタクトホールを同時に形成したとすると、シリサイド膜を形成するためのＮｉ膜を第１のコンタクトホール内に成膜する際に、そのＮｉ膜が第２のコンタクトホール内にも成膜される。この状態で１０００℃の高温アニールがなされると、Ｎｉが、第２のコンタクトホール下のポリシリコンからなるゲート電極中に拡散し、さらにその下の絶縁膜中まで達するようになる。その結果、基板へのリークや耐圧の低下などの不良が発生する不具合がある。特に、ＳｉとＮｉは反応しやすいので、１０００℃の高温アニールを行うと表面形状が凹凸となり、Ｎｉが拡散する。以上のような不具合がある一方、ＳｉＣに対して、低抵抗のオーミックコンタクトを得るためには、１０００℃の高温アニールが必要である。そのため、従来の製造方法では、上述のように、第１，第２のコンタクトホールを別々に形成して、ＳｉＣ上だけにＮｉＳｉを形成している。
【０００６】
しかしながら、従来の製造方法のように、第１，第２のコンタクトホールを別々に形成するためには、写真製版プロセスおよび層間酸化膜のＲＩＥエッチングプロセスを２回行う必要があり、作成工程に必要な時間が長くかかっているという問題があった。一方、この工程を減らすために第１，第２のコンタクトホールを同時に形成すると、上述のようなＮｉなどの金属が拡散するという問題があった。
【０００７】
そのような問題を解決するため、特許文献１の発明では、ＳｉＣに比べてＳｉが酸化されやすい性質を利用して、ゲート電極形成後に酸化処理を行う。これにより、ＳｉＣからなるソース領域上部およびコンタクト領域上部に酸化膜が形成されるが、ポリＳｉからなるゲート電極上部には、その酸化膜よりも膜厚が厚い酸化膜が形成される。その後、第１，第２のコンタクトホールの形成を同時に進める。このとき、酸化膜の膜厚の差があるため、第１のコンタクトホール下のソース領域およびコンタクト領域を露出させるが、第２のコンタクトホール下のゲート電極を露出させない状態で、エッチングを停止することが可能となる。
【０００８】
その後、Ｎｉ膜を成膜して１０００℃の高温アニールを行い、ＳｉＣ上にＮｉＳｉ膜を形成する。このとき、第２のコンタクトホール内のゲート電極と、Ｎｉ膜とは互いに直接接しないので、ゲート電極下の絶縁膜へのＮｉの拡散が抑制される。そして、第１，２のコンタクトホールを形成するのに必要なＲＩＥエッチングは、１回だけあるため、従来のように、第１，第２のコンタクトホールを別々に形成する方法よりも、作成工程にかかる時間が短くなる。
【０００９】
【特許文献１】特許第４０１３８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
層間酸化膜のシリコン酸化膜の従来のエッチングは、上述したようにＲＩＥエッチングを用いる。通常、そのエッチング速度が変動しても、第１のコンタクトホールが確実に完全に開口するように、所望の部分の酸化膜が完全にエッチングされる時間の１．３倍程度の時間で、オーバーエッチング処理込みのエッチングを行う。層間酸化膜は１μｍ以上の膜厚であるのに対し、ゲート電極は０．５μｍ以下の膜厚である。そのため、ゲート電極を酸化する酸化膜は０．２μｍ以下にする必要がある。しかしながら、仮に、その酸化膜の膜厚を０．２μｍ以下にしたとしても、ゲート電極上の酸化膜と、ＳｉＣ上の酸化膜は１．２倍程度の膜厚差しかない。
【００１１】
そのため、ゲート電極上に薄い酸化膜が残った状態でエッチングを停止するためには、個々のウェハ基板に対してエッチングレートを測定するなどの厳密な管理が必要になり、量産性が悪いという問題があった。また、ゲート電極上に酸化膜が薄く残っていれば、その酸化膜上にＮｉが成膜された状態で高温アニールを行っても、完全にシリサイド化される反応は防ぐことはできる。しかしながら、Ｎｉは多少なりとも拡散するため、耐圧の低下やリークの不良の原因となり、歩留まりが低下し、信頼性上も問題となるなどの問題点があった。
【００１２】
本発明は、上記のような問題点を解決するためになされたものであり、量産性や歩留まりや信頼性を向上可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、（ａ）炭化珪素からなる第１の導電型の半導体層上部に、第２の導電型のベース領域を選択的に形成し、前記ベース領域の上部に、前記第１の導電型のソース領域および前記第２の導電型のベースコンタクト領域を選択的に形成し、前記半導体層と前記ソース領域とに挟まれた前記ベース領域上と、前記半導体層上とに、第１の絶縁膜を介して、多結晶シリコン膜からなるゲート電極を形成する工程を備える。そして、（ｂ）前記工程（ａ）で形成された構造上に第２の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜および前記第２の絶縁膜をエッチングして、前記ソース領域表面および前記ベースコンタクト領域表面を部分的に露出する第１のコンタクトホールを形成すると同時に、前記第２の絶縁膜をエッチングして、前記半導体層上側の前記ゲート電極表面を部分的に露出する第２のコンタクトホールを形成する工程とを備える。そして、（ｄ）酸素ガスを含む雰囲気下で、前記工程（ｃ）で露出された前記ソース領域上部および前記ベースコンタクト領域上部を熱酸化して第１の酸化膜を形成するとともに、前記工程（ｃ）で露出された前記ゲート電極上部を熱酸化して前記第１の酸化膜の膜厚よりも厚い第２の酸化膜を形成する工程と、（ｅ）前記第２の酸化膜を残しつつ、前記第１のコンタクトホール内の前記第１の酸化膜を完全に除去する工程とを備える。そして、（ｆ）前記工程（ｅ）で形成された構造上に金属膜を成膜する工程と、（ｇ）前記工程（ｆ）後、第１のアニールによって、前記第１のコンタクトホールにより露出された前記ソース領域上部および前記ベースコンタクト領域上部にシリサイド膜を形成する工程とを備える。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法によれば、第１，第２のコンタクトホールを一度完全に開口させた後に、第２のコンタクトホール内に厚みのある酸化膜を形成する。第２のコンタクトホール内に金属膜を形成しても、その酸化膜により、金属がゲート電極に拡散するのを防ぐため、量産性や歩留まりや信頼性を向上した半導体装置が得られる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
図１は、本実施の形態に係る半導体装置の製造方法を用いて形成された縦型ＭＯＳＦＥＴの構成を示す図である。図１（ａ）は、縦型ＭＯＳＦＥＴの単位セルのパターン配置を示す。図１（ａ）では、単位セルを縦横３×３だけ配列した構造を示しているが、実際には多数のセルが配置されている。以下、この単位セルの配列と、その周辺部とを、単位セル配列部２０と、周辺部２１と記すこともある。
【００１６】
図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図である。図１（ｂ）に示すように、上述のＭＯＳＦＥＴは、ＳｉＣ基板１と、ドリフト領域２と、ソース領域３と、ベース領域４と、ｐ＋コンタクト領域５と、ゲート酸化膜６と、ゲート電極７と、層間酸化膜８と、ドレイン電極９と、外部出力ソース電極１０と、裏面接続電極１１と、第１，第２のコンタクトホール１２，１３と、酸化膜１４と、外部出力ゲート電極１５と、シリサイド膜１８とを備える。
【００１７】
ＳｉＣ基板１は、例えば、高濃度のｎ型（以下、単にｎ＋と記す場合がある）の半導体基板、例えば、ウェハが該当する。ＳｉＣ基板１は、ＳｉＣからなり、シリコンよりバンドギャップの広いワイドバンドギャップを有する半導体基板である。ＳｉＣ基板１上には、低濃度のｎ型（以下、単にｎ−と記すこともある）の半導体層であるドリフト領域２が形成されている。以下、本実施の形態では、このドリフト領域２は、ＳｉＣ基板１上部にイオン注入して形成したものとして説明するが、ＳｉＣ基板１上にエピタキシャル成長させて形成したものであってもよい。
【００１８】
ドリフト領域２の表層部の所定の領域に、ｎ＋型のソース領域（電流出力領域）３と、ｐ型のベース領域４と、ｐ＋型のｐ＋コンタクト領域５とが形成されている。ｐ型のベース領域４は、ソース領域３を覆うドリフト領域２の表層部に選択的に形成される。ベース領域４の表面からの深さは、ソース領域３の表面からの深さよりも深く形成される。ソース領域３は、ベース領域４の表層部に選択的に形成される。また、ソース領域３の中央に、ｐ＋コンタクト領域５が形成される。ｐ＋コンタクト領域５は、外部出力ソース電極１０とｐ型のベース領域４との電気的なコンタクトを取るためのものである。
【００１９】
ドリフト領域２の上に、ゲート酸化膜６を介して、例えば、ポリシリコン膜からなるゲート電極７が形成されている。ゲート電極７は、図１（ａ）に示すように、単位セル配列部２０の周辺部２１に形成された厚い酸化膜１４の上まで延設されている。本実施の形態では、厚い酸化膜１４には、例えば、酸化珪素膜を用いる。なお、ここで用いられる酸化膜１４は、本発明を限定するものではなく、酸化膜１４の代わりに他の絶縁膜を用いてもよい。なお、以下、簡単のため、ソース領域３およびｐ＋コンタクト領域５からなる領域をＳｉＣ領域３，５と記すこともある。同様に、ドリフト領域２およびソース領域３およびベース領域４およびｐ＋コンタクト領域５からなる領域を、ＳｉＣ領域２〜５と記すこともある。
【００２０】
上述のゲート電極７を覆うように、例えば、酸化膜からなる層間酸化膜８が形成されている。ＳｉＣ領域３，５と外部出力ソース電極１０とのコンタクトを取るため、ＳｉＣ領域３，５上の層間酸化膜８およびゲート酸化膜６をエッチング除去してなる第１のコンタクトホール１２が開口されている。また、ドリフト領域２上に酸化膜１４を介して形成されたゲート電極７と外部出力ゲート電極１５とのコンタクトを取るため、当該ゲート電極７上の層間酸化膜８をエッチング除去してなる第２のコンタクトホール１３が開口されている。
【００２１】
単位セル配列部２０の層間酸化膜８上に、例えば、アルミニウム膜からなる外部出力ソース電極１０が形成されている。外部出力ソース電極１０は、第１のコンタクトホール１２内で、ｎ＋型のソース領域３とｐ＋コンタクト領域５とに電気的に接続されている。一方、周辺部２１の層間酸化膜８上に、例えば、アルミニウム膜からなる外部出力ゲート電極１５が形成されている。外部出力ゲート電極１５は、第２のコンタクトホール１３内で、ゲート電極７に電気的に接続されている。
【００２２】
ＳｉＣ基板１の裏面上には、金属膜およびシリサイド膜からなるドレイン電極９が形成されている。本実施の形態では、ドレイン電極９の金属膜は、Ｎｉ膜であり、ドレイン電極のシリサイド膜は、ＮｉＳｉ膜であるものとする。そのドレイン電極９上には、例えば、Ｎｉ／Ａｕの積層膜からなる裏面接続電極１１が形成されている。外部出力ソース電極１０と、裏面接続電極１１の間に高電圧を印加しても、ゲート電極７に電圧を印加してない場合には、ゲート電極７直下のベース領域４にはチャネルが形成されないので電子は流れないオフ状態となる。ゲート電極７に正電圧を印加すると、ベース領域４上側にチャネルが形成され、ソース領域３から、チャネル領域（ベース領域４）−ドリフト領域２−ＳｉＣ基板１−ドレイン電極９の経路で電子が流れるようになり、半導体装置はオン状態となる。このように、ゲート電極７に印加するゲート電圧により電流のオン・オフが制御できる。
【００２３】
次に、図２〜図８を用いて、本実施の形態に係る半導体装置の製造方法について説明する。まず、図２に係る工程について説明する。例えば、写真製版とイオン注入とにより、ＳｉＣ基板１上にドリフト領域２を形成する。そして、炭化珪素からなるｎ型の半導体層であるドリフト領域２上部に、ｐ型のベース領域４を選択的に形成するとともに、ベース領域４の上部に、ｎ＋型のソース領域３およびｐ導電型のベースコンタクト領域であるｐ＋コンタクト領域５を選択的に形成する。ここで、ｎ型の領域は、例えば、Ｎイオンを注入し、ｐ型の領域は、例えば、Ａｌイオンを注入して、１５００℃以上の高温でアニールすることにより活性化して形成される。
【００２４】
次に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、ドリフト領域２上に１μｍ程度の膜厚の酸化膜を形成し、その後、写真製版とエッチングとにより、単位セル配列部２０側の当該酸化膜を除去する。こうして、周辺部２１のドリフト領域２上に、酸化膜１４が形成される。その後、酸素や水蒸気を含む雰囲気の１０００℃程度の温度下で、単位セル配列部２０のＳｉＣ領域２〜５の上部を酸化することにより、熱酸化膜のゲート酸化膜６を形成する。以下、ゲート酸化膜６は、熱酸化膜であるものとして説明するが、これに限ったものではなく、ＣＶＤ法で形成した酸化膜でもよいし、それら酸化膜の組み合わせであってもよい。
【００２５】
次に、ＣＶＤ法により、ゲート電極７となるポリシリコン膜を形成して、写真製版とエッチングとを行う。これにより、単位セル配列部２０側において、ドリフト領域２とソース領域３とに挟まれたベース領域４上に、ゲート酸化膜６を介してゲート電極７を形成する。また、周辺部２１側において、ドリフト領域２上に、酸化膜１４を介してゲート電極７を形成する。こうして、図２に示すように、ドリフト領域２とソース領域３とに挟まれたベース領域４上と、ドリフト領域２上とに、ゲート酸化膜６および酸化膜１４からなる第１の絶縁膜を介して、多結晶シリコン膜からなるゲート電極７を形成する。次に、図３に示すように、図２に係る工程で形成された構造上に、例えば、ＣＶＤ法により、第２の絶縁膜である層間酸化膜８を形成する。
【００２６】
次に、写真製版とＲＩＥエッチングとを行う。これにより、図４に示すように、ゲート酸化膜６および層間酸化膜８をエッチングして、ｎ＋型のソース領域３表面およびｐ＋コンタクト領域５表面を部分的に露出する第１のコンタクトホール１２を形成する。この形成と同時に、周辺部２１の層間酸化膜８をエッチングして、ドリフト領域２上側のゲート電極７表面を部分的に露出する第２のコンタクトホール１３を形成する。本実施の形態では、この工程において、第１，第２のコンタクトホール１２，１３を確実に開口させるため、これらを開口させるのに必要なエッチング時間の１．２倍以上の時間で、オーバーエッチング処理込みのエッチングを行う。
【００２７】
なお、ＳｉＣ領域３，５や、ポリシリコン膜からなるゲート電極７をエッチングせずに、層間酸化膜８のみをエッチングするようにするためには、ＲＩＥのガス種と条件とを調整すればよい。こうすることで、第１，第２のコンタクトホール１２，１３下のＳｉＣ領域３，５や、ポリシリコン膜からなるゲート電極７は、上述のＲＩＥエッチングにより、ほとんどエッチングされないようにすることができる。これにより、第１，第２のコンタクトホール１２，１３を再現性よく完全に開口させることができる。
【００２８】
次に、図５に係る工程を行う。この工程では、図４に係る工程で形成された構造を、酸素ガスを含む雰囲気、例えば、水蒸気を含む雰囲気下で、温度８００℃で４０分ほど酸化する。そうすると、ポリシリコンは酸化速度が速いので、第２のコンタクトホール１３内のゲート電極７上部には、厚さ７０ｎｍ程度の酸化膜１６が形成される。一方、ＳｉＣはこのような低温ではほとんど酸化されないので、第１のコンタクトホール１２内のＳｉＣ領域３，５上部には、酸化膜１６の膜厚の１／１０以下の極薄い第１の酸化膜（図示せず）が形成される。このように、本実施の形態では、酸素ガスを含む雰囲気下で、図４に係る工程で露出されたソース領域３上部およびｐ＋コンタクト領域５上部を熱酸化して、第１の酸化膜を形成する。それとともに、図４に係る工程で露出されたゲート電極７上部を熱酸化して、第１の酸化膜の膜厚よりも厚い第２の酸化膜である酸化膜１６を形成する。
【００２９】
それから、酸化膜１６を残しつつ、第１のコンタクトホール１２内の上述の第１の酸化膜を完全に除去する。本実施の形態では、ＳｉＣ領域３，５上部の薄い第１の酸化膜を、例えば、ＨＦなどを純水で希釈した溶液を用いたウェットエッチング法によりエッチングし、完全に除去する。なお、第２のコンタクトホール１３内のゲート電極７上部の上述の酸化膜１６は、上述の第１の酸化膜の膜厚よりも１０倍以上厚く、また、酸化による酸化膜形成は膜厚の再現性がよい。そのため、酸化膜１６を残しつつ、第１のコンタクトホール１２内の上述の第１の酸化膜を完全に除去する上述の工程を再現性よく行うことができる。
【００３０】
次に、図６に示すように、図５に係る工程で形成された構造上に、金属膜を形成する。なお、この工程で形成される金属膜は、本実施の形態では、Ｎｉ膜１７であるものとして説明するが、これに限ったものではなく、ＳｉＣとの間でシリサイド化反応する金属からなる膜であれば他の金属膜を用いてもよい。こうして、図６に示すように、Ｎｉ膜１７を、例えば、スパッタ法で、膜厚が５０ｎｍとなるように、図５に係る工程で形成された構造全面上に成膜する。
【００３１】
その後、第１のアニールによって、第１のコンタクトホール１２により露出されたソース領域３上部およびｐ＋コンタクト領域５上部にシリサイド膜であるＮｉＳｉ膜１８を形成する。第１のアニールは、例えば、ＲＴＡ（Rapid Thermal Annealing）法により、温度３００〜８００℃で行う。これにより、Ｎｉ膜１７のＮｉと、これに接するＳｉＣ領域３，５上部のＳｉＣとが反応して、ＮｉＳｉ膜１８が形成される。
【００３２】
ＮｉＳｉ膜１８を形成した後、図７に示すように、例えば、硫酸や塩酸を含む酸系の薬液で、ＮｉＳｉ膜１８形成した構造を洗浄することにより、未反応のＮｉ膜１７を除去する。それから、ＳｉＣ基板１の裏面にドレイン電極９を形成する。ドレイン電極９の形成は、まず、スパッタ法で、厚さが１００ｎｍのＮｉ膜を成膜して形成する。本実施の形態では、未反応のＮｉ膜１７を除去した後、第２のコンタクトホール１３内の酸化膜１６を除去する。
【００３３】
それから、図７に係る構造に、例えば、ＲＴＡ法で１０００℃程度の第２のアニールを行う。このように、本実施の形態では、未反応のＮｉ膜１７を除去した後、第１のアニールの温度（３００〜８００℃）よりも高温（１０００℃）の第２のアニールを行う。これにより、第１のコンタクトホール１２内のＮｉＳｉ膜１８のコンタクト抵抗をさらに低下させることができる。また、ＳｉＣ基板１の裏面に形成した上述のＮｉ膜が、ＳｉＣ基板１裏面と反応してＮｉＳｉ膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、ＳｉＣ基板１の裏面に、Ｎｉ膜とＮｉＳｉ膜とからなるドレイン電極９が形成される。
【００３４】
次に、図８に係る工程を行う。この工程では、まず、これまで形成した構造表面上に金属膜を形成する。この金属膜は、例えば、スパッタ法により形成された膜厚が３μｍのアルミニウム膜を用いる。そして、この金属膜を、写真製版とエッチングとを行うことにより、外部出力ソース電極１０と外部出力ゲート電極１５とを形成する。
【００３５】
以上のような本実施の形態に係る半導体装置によれば、ＳｉＣ領域３，５上の第１のコンタクトホール１２と、ゲート電極７上の第２のコンタクトホール１３とを同時に、それらの内部の絶縁膜が完全になくなるまでオーバーエッチングを行う。そのため、第１，第２のコンタクトホール１２，１３の形成に必要な写真製版とＲＩＥエッチング工程が１回になるため、別々に行うよりも工程数が減る。これにより、量産性を向上させることができるとともに、作成コストおよびＲＩＥエッチングに必要なエネルギーを低減させることができる。また、第２のコンタクトホール１３内にＮｉ膜１７を形成しても、酸化膜１６により、Ｎｉがゲート電極７に拡散するのを防ぐため、歩留まり向上させることができる。また、オーバーエッチングにより、第１，第２のコンタクトホール１２，１３を一度完全に開口させるため、エッチングレートが変動しても再現性よく第１，第２のコンタクトホール１２，１３を形成することができる。一方、第１，第２のコンタクトホール１２，１３形成後、酸化膜処理によってＳｉＣ領域３，５上には上述の第１の酸化膜が形成されるが、その膜厚は、これと同時に形成される酸化膜１６の膜厚の１／１０以下であり、薄膜である。そのため、第１の酸化膜の除去工程で、ゲート電極７上の厚い酸化膜１６をほとんど残しながら、ＳｉＣ領域３，５上の薄い第１の酸化膜のみを容易に再現性よく除去することができる。
【００３６】
また、本実施の形態では、Ｎｉ膜１７をデポ形成した後に、３００〜８００℃の第１のアニール工程で、ＳｉＣ領域３，５上にＮｉＳｉ膜１８を形成する。このように、低温でシリサイド膜を形成するため、ゲート電極７上の第２のコンタクトホール１３内のＮｉ膜１７のＮｉは、酸化膜１６がバリアとなってゲート電極７まで拡散しない。そして、次のエッチング工程で未反応のＮｉ膜１７を除去するので、ゲート電極７上の第２のコンタクトホール１３内のＮｉ膜１７も除去される。この除去後に１０００℃の第２のアニールを行うため、Ｎｉをゲート電極７に拡散させることなく、ＳｉＣ領域３，５上のＮｉＳｉ膜１８の抵抗を下げることができる。こうして、低抵抗のＮｉＳｉオーミックコンタクトを形成することができる。これにより、量産性や歩留まりや信頼性を向上させた低オン抵抗の半導体装置が得られる。
【００３７】
なお、本実施の形態では、縦型のＭＯＳＦＥＴの例で説明したが、ドレイン電極を表側に形成する横型のＭＯＳＦＥＴにも、本発明に係る製造方法を適用することができる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００３９】
１  ＳｉＣ基板、２  ドリフト領域、３  ソース領域、４  ベース領域、５  ｐ＋コンタクト領域、６  ゲート酸化膜、７  ゲート電極、８  層間酸化膜、９  ドレイン電極、１０  外部出力ソース電極、１１  裏面接続電極、１２  第１のコンタクトホール、１３  第２のコンタクトホール、１４，１６  酸化膜、１５  外部出力ゲート電極、１７  Ｎｉ膜、１８  ＮｉＳｉ膜、２０  単位セル配列部、２１  周辺部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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