(57)【要約】      （修正有）【課題】メモリの補修回路及び補修可能な擬似デュアルポートSRAMを提供する。【解決手段】複数のメモリセルブロックおよび予備ブロックを有し、不良ブロックを予備ブロックに選択回路で切り換えることで補修する。メモリの補修回路は、予備行の使用量が少量であり、且つ、少量の不良アドレスを保存することにより、予備行が必要な予備ブロックデコーディングの複雑度を減少させる。【選択図】図１
2010027192.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルブロック及び予備ブロックを有し、各前記メモリセルブロックが複数のメモリセルサブブロックに分割され、又、前記予備ブロックの大きさがメモリセルサブブロックと同一であるメモリセルアレイと、
列アドレスが指定した所定列により前記メモリセルアレイの前記所定列を動作させる列アドレスデコード回路と、Nビットの連接バスを有し、第一行アドレス信号が指定したN個の第一の所定行に基づき、前記メモリセルアレイの前記これらN個の第一の所定行を前記第一行アドレスデコード回路のNビット連接バスに連接し、そのうちNが自然数である第一行アドレスデコード回路と、及びMビットの連接バスを有し、第二行アドレス信号が指定したM個の第二の所定行に基づき、前記メモリセルアレイの前記これらM個の第二の所定行を前記第二行アドレスデコード回路のMビット連接バスに連接し、そのうちMが自然数であり、且つM>Nである第二行アドレスデコード回路と、を有するアドレスデコード回路と、
Nビットバスを有する第一入出力ポートと、
Mビットバスを有する第二入出力ポートと、
前記第一行アドレスデコード回路のNビット連接バス及び前記第一入出力ポートのNビットバスに接続され、前記第一行アドレス信号が指定した第一の所定行が不良メモリセルサブブロックに位置する場合、前記予備ブロックの第一対応行を選択して、それを前記第一入出力ポートのNビットバスに接続し、そのうち前記第一対応行の相対アドレスが前記不良メモリセルサブブロックの前記第一の所定行のアドレスと同一である第一選択回路と、及び
前記第二行アドレスデコード回路のMビット連接バス及び前記第二入出力ポートのMビットバスに接続され、前記第二行アドレス信号が指定した第二の所定行が前記不良メモリセルサブブロックに位置する場合、前記予備ブロックの第二対応行を選択して、それを前記第二入出力ポートのMビットバスに接続し、そのうち前記第二対応行の相対アドレスが前記不良メモリセルサブブロックの前記第二の所定行のアドレスと同一である第二選択回路と、
を有することを特徴とする補修可能な擬似デュアルポートSRAM。
【請求項２】
前記メモリセルアレイは、a個のメモリセルブロックを有し、各メモリセルブロックはb個のメモリセルサブブロックを有し、各メモリセルサブブロックはc個の行アドレスを有し、
前記第一行アドレスデコード回路は、
c個の入力端及びd個の出力端をそれぞれ有するa×b個の第一マルチプレクサーと、及び
b×d個の入力端及びd個の出力端をそれぞれ有するa個の第二マルチプレクサーとを有する補修可能な擬似デュアルポートSRAMであって、
第i×jの第一マルチプレクサーのc個の入力端は、それぞれ第iのメモリセルブロックの第jのメモリセルサブブロックのc個の行アドレスに接続され、
第kの第二マルチプレクサーの第p×1から第p×dの入力端は、それぞれ第k×pの第一マルチプレクサーの第1から第dの出力端に接続され、
a 、b、c、d、i、j、k、pが自然数であり、d×a=Nであり、iとkは0とaとの間であり、jとpは0とbとの間であり、各これら第一マルチプレクサーは、前記第一行アドレス信号の第一部分に基づき、d個の行アドレスを選択し、前記これらd個の行アドレスをそのd個の出力端と電気的に接続し、各前記これら第二マルチプレクサーは、前記第一行アドレス信号の第二部分に基づき、その接続された前記これらb個の第一マルチプレクサーから、所定第一マルチプレクサーを選択して、前記所定第一マルチプレクサーのd個の出力端をそのd個の出力端に電気的に接続することを特徴とする請求項1記載の補修可能な擬似デュアルポートSRAM。
【請求項３】
前記予備ブロックは、c個の行アドレスを有し、
且つ、前記第一選択回路は、
c個の入力端及びd個の出力端を有する第三マルチプレクサーと、
制御入力端、第一組入力端、第二組入力端およびd個の出力端をそれぞれ有するa個の第四マルチプレクサーと、及び
前記これら第四マルチプレクサーの制御入力端にそれぞれ接続されるa個の制御出力端を有し、前記第一行アドレス信号が指定した前記第一の所定行が第vのメモリセルブロックの第yのメモリセルサブブロックに位置し、且つ第vのメモリセルブロックの第yのメモリセルサブブロックが前記不良メモリセルサブブロックである場合、第vの制御出力端が第vの第四マルチプレクサーを制御して、その第二組入力端をそのd個の出力端に電気的に連接する第一制御回路と、
を有する補修可能な擬似デュアルポートSRAMであって、
前記第三マルチプレクサーのc個の入力端は、予備ブロックのc個の行アドレスにそれぞれ接続され、前記第一行アドレス信号の第一部分に基づき、d個の行アドレスを選択して、前記これらd個の行アドレスをそのd個の出力端に電気的に連接させ、
前記第一組入力端と前記第二組入力端は、d個の入力端をそれぞれ有し、第uの第四マルチプレクサーの第一組入力端は、第uの第二マルチプレクサーのd個の出力端に接続され、各前記これら第四マルチプレクサーの第二組入力端は、前記第三マルチプレクサーのd個の出力端に接続され、
v、yは、自然数であり、且つ、vは0とaとの間であり、yは0とbとの間であることを特徴とする請求項2に記載の補修可能な擬似デュアルポートSRAM。
【請求項４】
前記メモリセルアレイは、a個のメモリセルブロックを有し、各メモリセルブロックは、ｂ個のメモリセルサブブロックを有し、各メモリセルサブブロックは、c個の行アドレスを有し、
前記第二行アドレスデコード回路は、c個の入力端及びx個の出力端をそれぞれ有するa×b個の第五マルチプレクサーを有し、
第q×rの第五マルチプレクサーのc個の入力端は、第qのメモリセルブロックの第rのメモリセルサブブロックのc個の行アドレスにそれぞれ接続される補修可能な擬似デュアルポートSRAMであって、
a、b、c、x、q、rは自然数であり、x×a×b=Mであり、qは0とaとの間であり、rは0とbとの間であり、各前記これら第五マルチプレクサーは、前記第二行アドレス信号に基づき、x個の行アドレスを選択して、前記これらx個の行アドレスをそのx個の出力端に電気的に接続させることを特徴とする請求項1記載の補修可能な擬似デュアルポートSRAM。
【請求項５】
前記予備ブロックは、c個の行アドレスを有し、且つ
前記第二選択回路は、c個の入力端及びx個の出力端を有する第六マルチプレクサーと、制御入力端、第一組入力端、第二組入力端及びx個の出力端をそれぞれ有するa個の第七マルチプレクサーと、及び前記これら第七マルチプレクサーの制御入力端にそれぞれ接続されるa個の制御出力端を有する第二制御回路を有し、
前記第二制御回路は、前記第二行アドレス信号が指定した前記第二の所定行が第wのメモリセルブロックの第zのメモリセルサブブロックに位置し、且つ第wのメモリセルブロックの第zのメモリセルサブブロックが前記不良メモリセルサブブロックである場合、前記第二制御回路の第wの制御出力端は第wの第七マルチプレクサーを制御して、その第二組入力端をそのx個の出力端に電気的に連接し、
前記第六マルチプレクサーのc個の入力端は、予備ブロックのc個の行アドレスにそれぞれ接続され、前記第二行アドレス信号に基づき、x個の行アドレスを選択して、前記これらx個の行アドレスをそのx個の出力端に電気的に連接し、
前記これら第七マルチプレクサーの前記第一組入力端と前記第二組入力端は、x個の入力端をそれぞれ有し、第uの第七マルチプレクサーの第一組入力端は、第uの第五マルチプレクサーのx個の出力端に接続され、各前記これら第七マルチプレクサーの第二組入力端は、前記第六マルチプレクサーのx個の出力端に接続され、
w、zは、自然数であり、且つwは0とaとの間であり、zは0とbとの間であることを特徴とする請求項4記載の補修可能な擬似デュアルポートSRAM。
【請求項６】
擬似デュアルポートSRAMの補修回路であって、
前記擬似デュアルポートSRAMは、
それぞれが複数のメモリセルサブブロックに分割されている複数のメモリセルブロックを有するメモリセルアレイと、
列アドレスが指定した所定列に基づき、前記メモリセルアレイの前記所定列を動作させる列アドレスデコード回路と、Nビットの連接バスを有し、第一行アドレス信号が指定したN個の第一の所定行に基づいて、前記メモリセルアレイの前記これらN個の第一の所定行を前記第一行アドレスデコード回路のNビット連接バスに連接させ、そのうちNが自然数である第一行アドレスデコード回路と、及びMビットの連接バスを有し、第二行アドレス信号が指定したM個の第二の所定行に基づいて、前記メモリセルアレイの前記これらM個の第二の所定行を前記第二行アドレスデコード回路のMビット連接バスに連接させ、そのうち、Mは自然数であり、且つM>Nである第二行アドレスデコード回路と、を有するアドレスデコード回路と、
Nビットバスを有する第一入出力ポートと、
Mビットバスを有する第二入出力ポートと、
を有し、
前記メモリ補修回路は、
前記メモリセルアレイに配置され、大きさが前記これらメモリセルサブブロックと同一である予備ブロックと、
前記第一行アドレスデコード回路のNビット連接バス及び前記第一入出力ポートのNビットバスに接続され、前記第一行アドレス信号が指定した第一の所定行が不良メモリセルサブブロックに位置する場合、前記予備ブロックの第一対応行を選択して、それを第一入出力ポートのNビットバスに接続し、前記第一対応行の相対アドレスが前記不良メモリセルサブブロックの前記第一の所定行のアドレスと同一である第一選択回路と、及び
前記第二行アドレスデコード回路のMビット連接バス及び前記第二入出力ポートのMビットバスに接続され、前記第二行アドレス信号が指定した第二の所定行が前記不良メモリセルサブブロックに位置する場合、前記予備ブロックの第二対応行を選択して、それを前記第二入出力ポートのMビットバスに接続し、そのうち前記第二対応行の相対アドレスが前記不良メモリセルサブブロックの前記第二の特定行のアドレスと同一である第二選択回路と、
を有することを特徴とする擬似デュアルポートSRAMの補修回路。
【請求項７】
前記メモリセルアレイは、a個のメモリセルブロックを有し、各メモリセルブロックは、b個のメモリセルサブブロックを有し、各メモリセルサブブロックは、c個の行アドレスを有し、
前記第一行アドレスデコード回路は、
c個の入力端及びd個の出力端をそれぞれ有するa×b個の第一マルチプレクサーと、及び
b×d個の入力端及びd個の出力端をそれぞれ有するa個の第二マルチプレクサーと、を有する擬似デュアルポートSRAMの補修回路であって、
第i×jの第一マルチプレクサーのc個の入力端は、それぞれ第iのメモリセルブロックの第jのメモリセルサブブロックのc個の行アドレスに接続され、
第kの第二マルチプレクサーの第p×1から第p×dの入力端は、それぞれ第k×pの第一マルチプレクサーの第1から第dの出力端に接続され、
a 、b、c、d、i、j、k、pが自然数であり、d×a=Nであり、iとkは0とaとの間であり、jとpは0とbとの間であり、各これら第一マルチプレクサーは、前記第一行アドレス信号の第一部分に基づき、d個の行アドレスを選択し、前記これらd個の行アドレスをそのd個の出力端と電気的に接続し、各前記これら第二マルチプレクサーは、前記第一行アドレス信号の第二部分に基づき、その接続された前記これらb個の第一マルチプレクサーから、所定第一マルチプレクサーを選択して、前記所定第一マルチプレクサーのd個の出力端をそのd個の出力端に電気的に接続することを特徴とする請求項6記載の擬似デュアルポートSRAMの補修回路。
【請求項８】
前記予備ブロックは、c個の行アドレスを有し、
且つ、前記第一選択回路は、
c個の入力端及びd個の出力端を有する第三マルチプレクサーと、
制御入力端、第一組入力端、第二組入力端及びd個の出力端をそれぞれ有するa個の第四マルチプレクサーと、及び
前記これら第四マルチプレクサーの制御入力端にそれぞれ接続されるa個の制御出力端を有し、前記第一行アドレス信号が指定した前記第一の所定行が第vのメモリセルブロックの第yのメモリセルサブブロックに位置し、且つ第vのメモリセルブロックの第yのメモリセルサブブロックが前記不良メモリセルサブブロックである場合、第vの制御出力端が第vの第四マルチプレクサーを制御して、その第二組入力端をそのd個の出力端に電気的に連接する第一制御回路と、
を有する擬似デュアルポートSRAMの補修回路であって、
前記第三マルチプレクサーのc個の入力端は、予備ブロックのc個の行アドレスにそれぞれ接続され、前記第一行アドレス信号の第一部分に基づき、d個の行アドレスを選択して、前記これらd個の行アドレスをそのd個の出力端に電気的に連接させ、
前記第一組入力端と前記第二組入力端は、d個の入力端をそれぞれ有し、第uの第四マルチプレクサーの第一組入力端は、第uの第二マルチプレクサーのd個の出力端に接続され、各前記これら第四マルチプレクサーの第二組入力端は、前記第三マルチプレクサーのd個の出力端に接続され、
v、yは、自然数であり、且つ、vは0とaとの間であり、yは0とbとの間であることを特徴とする請求項7に記載の擬似デュアルポートSRAMの補修回路。
【請求項９】
前記メモリセルアレイは、a個のメモリセルブロックを有し、各メモリセルブロックは、ｂ個のメモリセルサブブロックを有し、各メモリセルサブブロックは、c個の行アドレスを有し、
前記第二行アドレスデコード回路は、c個の入力端及びx個の出力端をそれぞれ有するa×b個の第五マルチプレクサーを有し、
第q×rの第五マルチプレクサーのc個の入力端は、第qのメモリセルブロックの第rのメモリセルサブブロックのc個の行アドレスにそれぞれ接続される擬似デュアルポートSRAMの補修回路であって、
a、b、c、x、q、rは自然数であり、x×a×b=Mであり、qは0とaとの間であり、rは0とbとの間であり、各前記これら第五マルチプレクサーは、前記第二行アドレス信号に基づき、x個の行アドレスを選択して、前記これらx個の行アドレスをそのx個の出力端に電気的に接続させることを特徴とする請求項6記載の擬似デュアルポートSRAMの補修回路。
【請求項１０】
前記予備ブロックは、c個の行アドレスを有し、且つ
前記第二選択回路は、c個の入力端及びx個の出力端を有する第六マルチプレクサーと、制御入力端、第一組入力端、第二組入力端及びx個の出力端をそれぞれ有するa個の第七マルチプレクサーと、及び前記これら第七マルチプレクサーの制御入力端にそれぞれ接続されるa個の制御出力端を有する第二制御回路を有し、
前記第二制御回路は、前記第二行アドレス信号が指定した前記第二の所定行が第wのメモリセルブロックの第zのメモリセルサブブロックに位置し、且つ第wのメモリセルブロックの第zのメモリセルサブブロックが前記不良メモリセルサブブロックである場合、前記第二制御回路の第wの制御出力端は第wの第七マルチプレクサーを制御して、その第二組入力端をそのx個の出力端に電気的に連接し、
そのうち、前記第六マルチプレクサーのc個の入力端は、予備ブロックのc個の行アドレスにそれぞれ接続され、前記第二行アドレス信号に基づき、x個の行アドレスを選択して、前記これらx個の行アドレスをそのx個の出力端に電気的に連接し、
前記これら第七マルチプレクサーの前記第一組入力端と前記第二組入力端は、x個の入力端をそれぞれ有し、第uの第七マルチプレクサーの第一組入力端は、第uの第五マルチプレクサーのx個の出力端に接続され、各前記これら第七マルチプレクサーの第二組入力端は、前記第六マルチプレクサーのx個の出力端に接続され、
w、zは、自然数であり、且つwは0とaとの間であり、zは0とbとの間であることを特徴とする請求項9記載の擬似デュアルポートSRAMの補修回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリの補修の技術に係り、特に補修可能な擬似デュアルポートSRAM（Dual Port Static Random Access Memory）に関する。
【背景技術】
【０００２】
近年電子産業の発展によって、電子技術の進歩は目覚しく、メモリの製造プロセスは絶え間なく縮小している。SRAM（Static Random Access Memory）は、目下、超大規模集積回路（VLSI）の分野において、非常に普遍的に使用される内蔵メモリ装置である。製造プロセスの進歩に伴い、現在の単一SRAMのメモリセルの面積が0.13μmのプロセスにおいて、既に2μm以下、90nmのプロセスにおいても、1μm2近くに達している。これは、製造プロセス過程で、微細な塵芥だけによってもSRAMのビット不良（bit failure）をもたらすことを意味する。
【０００３】
パネル駆動集積回路の応用において、パネルの解析度が絶え間なく向上しており、同時にそれが必要とする内蔵SRAMのサイズ及び面積も増加している。SRAMの総面積が増加すると、その単一ビットメモリセルの面積が縮小し、同一パネル駆動集積回路に、プロセス又は、塵芥によるビット不良が発生する確率が高まる。従って、SRAMのビット不良だけで、パネル駆動回路全体が不良ダイとなり、生産歩留まりの低下が更に明瞭になる。
【０００４】
SRAMのビット不良を克服し、歩留まりを向上させるため、SRAMの補修機構は重要なものとなった。補修機構において、予備ビットセル（redundant bit cells）を如何に設計するか、又不良ビットを如何に自動切換えするかが、集積回路設計者にとって常に難題である。従来技術において、いくつかの技術がメモリ不良を補修する技術に用いられている。例えば、米国特許公告US 5,257,229号及び米国特許公告US7,173,867 B2号である。
【０００５】
米国特許公告US 5,257,229号は、シングルポートSRAMに対して予備列により補修する。予備列の高度な利用を達成するために、前記文献において、各予備列は、いずれか一の列アドレスにマップされることにより、補修するためのものになる。しかし、この技術は単にシングルポートSRAMのみに対して列アドレスの補修を行うように設計されており、デュアルポートSRAMに対しては、2つのポートのデータバスのバンド幅が異なるため、デュアルポートSRAM上の不良ビット補修に同一の技術を応用することができない。更に、この技術において、各予備列はいずれの列を補修でき、効率が非常に高いように見えるが、しかし、SRAMにおいて、多くの予備列の選択回路及び対応するフューズが必要となる。従って、デュアルポートSRAMに応用することは実用的ではない。
【０００６】
米国特許公告US7,173,867 B2号は、非常に高密度なメモリ分割に関する。それは、グローバル/ローカル  ビットライン及びグローバル/ローカル  ワードラインに運用され、メモリを迅速な作業が可能なブロックに分割する。次に各ブロックに対し予備列又は行を配置して補修機構とする。この技術の欠点は、前述の先行技術と類似している。メモリを複数のブロックに分割し、又、各ブロックは、それぞれ予備列又は予備行により補修できる。しかし、この方法では、大量の不良ビットアドレスを保存する必要がある。従って、この技術を運用するメモリのデコーディング構造は、液晶表示パネルの駆動回路のメモリに応用するのが困難である。
【０００７】
液晶表示パネルの駆動回路のメモリは、異なるバンド幅のデュアルポートSRAMが必要であるため、一般のメモリ補修技術は、いずれもシングルポートSRAMの応用が主である。前記補修技術は、非対称デュアルポートSRAMに応用される場合(例えば液晶表示パネルの駆動回路)、自動補修された回路及びそれが代表する配置配列は、先行技術にとって、非対称デュアルポートにおいて有効な運用が不可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公告US5,257,229号
【特許文献２】米国特許公告US7,173,867 B2号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上に鑑み、本発明一実施例の目的は、非対称デュアルポートSRAMに応用する補修可能な擬似デュアルポートSRAMを提供することである。
【００１０】
本発明一実施例の別の目的は、予備ビットセルの配置に必要な面積、及び予備ビットセルのデコードの複雑さを削減する補修可能な擬似デュアルポートSRAM及び擬似デュアルポートSRAMの補修回路を提供することである。
【課題を解決するための手段】
【００１１】
上記の目的又は別の目的を達成するために、本発明は、補修可能な擬似デュアルポートSRAMを提供する。この擬似デュアルポートSRAMは、メモリセルアレイ、アドレスデコード回路、第一入出力ポート、第二入出力ポート、第一選択回路、及び第二選択回路を有する。メモリセルアレイは、複数のメモリセルブロック及び予備ブロックを有し、そのうち、各前記メモリセルブロックは複数のメモリセルサブブロックに分割され、更に、予備ブロックの大きさが前記メモリセルサブブロックと同一である。アドレスデコード回路は、列アドレスデコード回路、第一行アドレスデコード回路及び第二行アドレスデコード回路を有する。列アドレスデコード回路は、列アドレスが指定した所定列に基づいて、メモリセルアレイの所定列を開く。第一行アドレスデコード回路は、Nビットの連接バスを有し、第一行アドレス信号が指定したN個の第一の所定行に基づいて、メモリセルアレイのN個の第一の所定行を第一行アドレスデコード回路のNビット連接バスに連接する。第二行アドレスデコード回路は、Mビットの連接バスを有し、第二行アドレス信号が指定したM個の第二の所定行に基づいて、メモリセルアレイのM個の第二の所定行を第二行アドレスデコード回路のMビット連接バスに連接する。第一入出力ポートは、Nビットバスを有する。第二入出力ポートは、Mビットバスを有する。第一選択回路は、第一行アドレスデコード回路のNビット連接バス及び第一入出力ポートのNビットバスに接続される。第二選択回路は、第二行アドレスデコードのMビット連接バス及び第二入出力ポートのMビットバスに接続される。第一行アドレス信号が指定した第一の所定行が不良メモリセルサブブロックに位置する場合、第一選択回路は、予備ブロックの第一対応行を選択し、又、それを第一入出力ポートのNビットバスに接続する。第一対応行の相対アドレスは、不良メモリセルサブブロックの第一の所定行のアドレスと同一である。第二行アドレス信号が指定した第二の所定行が不良メモリセルサブブロックに位置する場合、第二選択回路は、予備ブロックの第二対応行を選択し、又、それを第二入出力ポートのMビットバスに接続する。第二対応行の相対アドレスは、不良メモリセルサブブロックの第二の所定行のアドレスと同一である。前記M、Nは、自然数であり、且つM＞Nである。
【００１２】
本発明は、更に擬似デュアルポートSRAMの補修回路を提供する。この擬似デュアルポートSRAMは、メモリセルアレイ、アドレスデコード回路、第一入出力ポート及び第二入出力ポートを有する。メモリセルアレイは、複数のメモリセルブロックを有し、そのうち、各前記メモリセルブロックは、複数のメモリセルサブブロックに分割される。アドレスデコード回路は、列アドレスデコード回路、第一行アドレスデコード回路及び第二行アドレスデコード回路を有する。列アドレスデコード回路は、列アドレスが指定した所定列に基づいて、メモリセルアレイの所定列を開く。第一列アドレスデコード回路は、Nビットの連接バスを有し、第一行アドレス信号が指定したN個の第一の所定行に基づき、メモリセルアレイのN個の第一の所定行を第一行アドレスデコード回路のNビット連接バスに連接する。第二行アドレスデコード回路は、Mビットの連接バスを有し、第二行アドレス信号が指定したM個の第二の所定行に基づき、メモリセルアレイのM個の第二の所定行を第二行アドレスデコードのMビット連接バスに連接する。第一入出力ポートは、Nビットバスを有する。第二入出力ポートは、Mビットバスを有する。更に、メモリ補修回路は、予備ブロック、第一選択回路及び第二選択回路を有する。予備ブロックは、メモリアレイ中に位置し、予備ブロックの大きさは、前記メモリセルサブブロックの大きさと同一である。第一選択回路は、第一行アドレスデコード回路のNビット連接バス及び第一入出力ポートのNビットバスに接続される。第二選択回路は、第二行アドレスデコード回路のMビット連接バス及び第二入出力ポートのMビットバスに接続される。第一行アドレス信号が指定した第一の所定行が不良メモリセルサブブロックに位置する場合、第一選択回路は、予備ブロックの第一対応行を選択し、又、それを第一入出力ポートのNビットバスに接続する。第一対応行の相対アドレスは、不良メモリセルサブブロックの第一の所定行のアドレスと同一である。第二行アドレス信号が指定した第二の所定行が不良メモリセルサブブロックに位置する場合、第二選択回路は、予備ブロックの第二対応行を選択し、又、それを第二入出力ポートのMビットバスに接続する。第二対応行の相対アドレスは、不良メモリセルサブブロックの第二の所定行のアドレスと同一である。前記M、Nは、自然数であり、且つM＞Nである。
【００１３】
本発明の実施の形態のメモリ補修回路及びそれを使用した擬似デュアルポートSRAMに拠れば、前記メモリセルアレイは、a個のメモリセルブロックを有し、各メモリセルブロックは、b個のメモリセルサブブロックを有し、各メモリセルサブブロックは、c個の行アドレスを有する。第一行アドレスデコード回路は、a×b個の第一マルチプレクサー及びa個の第二マルチプレクサーを有する。各前記第一マルチプレクサーは、c個の入力端およびd個の出力端を有し、第i×ｊの第一マルチプレクサーのc個の入力端は、それぞれ第iのメモリセルブロックの第jのメモリセルサブブロックのc個の行アドレスに接続される。各前記第二マルチプレクサーは、b×d個の入力端及びd個の出力端を有し、第kの第二マルチプレクサーの第p×1〜第p×dの入力端は、それぞれ第k×pの第一マルチプレクサーの第1〜第dの出力端に接続される。a、b、c、d、i、j、k、pは、自然数であり、d×a=Nであり、iとkは、0からaとの間であり、jとpは、Oとbとの間である。各第一マルチプレクサーは、第一行アドレス信号の第一部分に基づき、d個の行アドレスを選択して、前記d個の行アドレスをそのd個の出力端に電気的に接続する。更に、各第二マルチプレクサーは、第一行アドレス信号の第二部分に基づき、その接続された前記これらのb個のマルチプレクサーから所定マルチプレクサーを選択し、又、この所定マルチプレクサーのd個の出力端をそのd個の出力端に電気的に接続する。
【００１４】
更に、前記実施の形態の設計に拠れば、予備ブロックは、c個の行アドレスを有し、又第一選択回路は、第三マルチプレクサー、a個の第四マルチプレクサー及び第一制御回路を有する。第三マルチプレクサーは、c個の入力端及びd個の出力端を有し、第三マルチプレクサーのc個の入力端は、それぞれ予備ブロックのc個の行アドレスに接続され、又、第一行アドレス信号の第一部分に基づき、d個の行アドレスを選択して、前記d個の行アドレスをそのd個の出力端に電気的に連接する。各前記第四マルチプレクサーは、制御入力端、第一組入力端、第二組入力端及びd個の出力端を有し、その第一組入力端と第二組入力端は、それぞれd個の入力端を有し、第uの第四マルチプレクサーの第一組入力端は、第uの第二マルチプレクサーのd個の出力端に接続され、各前記これらの第四マルチプレクサーの第二組入力端は、第三マルチプレクサーのd個の出力端に接続される。第一制御回路は、a個の制御出力端を有し、それぞれ前記第四マルチプレクサーの制御入力端に接続される。第一行アドレス信号が指定した第一の所定行が第vのメモリセルブロックの第yのメモリセルサブブロックに位置し、且つ、第vのメモリセルブロックの第yのメモリセルサブブロックが前記不良のメモリセルサブブロックである場合、第一制御回路の第vの制御出力端は、第vの第四マルチプレクサーを制御して、その第二組入力端をそのd個の出力端に電気的に連接する。ｖ、ｙは、自然数であり、且つｖは、0とaとの間であり、yは、0とbとの間である。
【発明の効果】
【００１５】
本発明一実施例の本質は、予備ブロックにより、液晶表示パネルの駆動回路に応用可能であり、2つの異なるバンド幅入出力ポートを有する模擬デュアルポートSRAMに発生する不良ビットを補修することである。本発明一実施例は、予備行の使用量が少量であり、且つ、少量の不良アドレスを保存することにより、予備行が必要な予備ブロックデコーディングの複雑度を減少させる。これにより、本発明は、予備メモリセルが必要な配置面積を削減することができる。
【００１６】
本発明の前記目的及び別の目的、特徴と長所を更に明瞭に、容易に理解するために、以下に実施の形態を挙げ、図面を参照しながら詳細に説明する。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態に基づき図示する擬似デュアルポートSRAMの回路ブロック図である。
【図２】本発明の実施の形態図1に基づき図示する擬似デュアルポートSRAMの回路ブロック図である。
【図３】本発明の実施の形態に基づき図示する制御信号ASEL[0]〜ASEL[3]を出力する制御回路の回路図である。
【図４】本発明の実施の形態に基づき図示する制御信号BSEL[0]〜BSEL[7]を出力する制御回路の回路図である。
【発明を実施するための形態】
【００１８】
図1は、本発明の実施の形態に基づき図示した擬似デュアルポートSRAMの回路ブロック図である。図1を参照すると、この擬似デュアルポートSRAMは、メモリセルアレイ101、列アドレスデコード回路102、第一行アドレスデコード回路103、第二行アドレスデコード回路104、第一入出力ポート105、第二入出力ポート106、第一選択回路107及び第二選択回路108を有する。
【００１９】
メモリセルアレイ101は、複数のメモリセルブロックI/O[0]〜I/O[k]及び予備ブロックI/O[s]を有し、予備ブロックI/O[s]の行ビット数nは、各メモリセルブロックI/O[0]〜I/O[k]のビット数mより小さい。第一選択回路107は、第一制御回路109、第一行アドレスデコード回路103に配置されるマルチプレクサー110及び複数のマルチプレクサー111を有する。第二選択回路108は、第二制御回路112、第二行アドレスデコード回路104に配置されるマルチプレクサー114及び複数のマルチプレクサー114を有する。
【００２０】
この実施の形態において、メモリセルアレイ101のメモリセルは、従来の6個のトランジスタからなるメモリセルであり、そのビット線は、2個の異なる行アドレスデコード回路103、104に接続され、擬似デュアルポートSRAMを構成する。この擬似デュアルポートSRAMは、実際のデュアルポートSRAMではないので、それは同一のメモリセルアレイ101を共用する。従って、同時に第一入出力ポート105及び第二入出力ポート106にアクセスができない。一般的に、擬似デュアルポートSRAMは、異なる期間に第一入出力ポート105及び第二入出力ポート106を介してメモリセルアレイ101にアクセスする。
【００２１】
しかし、製造工程の進歩により、2個以上のブロックに不良ビットが発生する確率が既に非常に低いものとなっている。SRAMの不良ビットを克服するために、この実施の形態において、前記複数のメモリセルブロックI/O[0]〜I/O[k]は、更に複数のサブブロックに分割され、且つ予備ブロックI/O[s]の行ビット数nが前記サブブロックの行ビット数nと同一である。つまり、予備ブロックの行数又はメモリセル数は、前記サブブロックの行数又はメモリセル数と同一である。いずれか一の前記サブブロックが不良ビットを有する場合、このサブブロックが代表する行アドレスを第一制御回路109及び第二制御回路112に書き込むことができる。次に、入出力ポート105又は106のいずれか一を介して前記不良サブブロックにアクセスしようとするコマンドを受信した場合、第一制御回路109又は第二制御回路112が前記マルチプレクサー111又は114を制御することにより、入出力ポート105又は106を予備ブロックI/O[s]に電気的に連接させる。本発明の属する技術分野における通常の知識を有する者が本発明の本質に基づき本発明を実施できるように、以下に図1に基づく回路の更に詳細な回路を挙げて、本発明を更に明確に説明する。
【００２２】
図2は、本発明の実施の形態の図1に基づき図示する擬似デュアルポートSRAMの回路ブロック図である。図2を参照すると、本発明の本質を更に明確に説明するために、この実施の形態において、4つのメモリセルブロックI/O[0]〜I/O[3]を例とする。各メモリセルブロックI/O[0]〜I/O[3]は、16のビットの行アドレス（ビット線）BL[0:15]、BL[16:31]、BL[32:47]、BL[48:63]を有し、第一入出力ポート105のバンド幅が4つのビットdouta[0]〜douta[3]であり、第二入出力ポート106のバンド幅が32つのビットdoutb[0:3]〜doutb[28:31]である。更に、この実施の形態において、予備ブロックI/O[s]は、8つのビットの行アドレス（ビット線）RED[0:7]を有する。第一行アドレスデコード回路103は、8つの8対1マルチプレクサーMUX8-1-1〜MUX8-1-8及び4つの2対1マルチプレクサーMUX2-1-1〜MUX2-1-4により実施される。第二行アドレスデコード回路104は、8つの8対1マルチプレクサーMUX8-4-1〜MUX8-4-8により実施される。第一選択回路107は、8対1マルチプレクサーSMUX8-1及び4つの2対1マルチプレクサーSEL2-1-1〜SEL2-1-4により実施される。第二選択回路108は、8つの8対4マルチプレクサーSEL8-4-1〜SEL8-4-8により実施される。
【００２３】
この回路の構造に基づくと、本発明の属する技術分野における通常の知識を有する者は、この種のメモリ回路の設計は、第一行アドレスデコード回路103及び第二行アドレスデコード回路104のマルチプレクサーの配置により、各メモリセルブロックI/O[0]〜I/O[3]を2つのメモリセルサブブロックに分割して、各メモリセルサブブロックは、8つの行アドレス（ビット線）を含むことが理解できる。例えば、第一のメモリセルブロックI/O[0]のビット線BL[0:7]は、第一の8対4マルチプレクサーMUX8-4-1及び第一の8対1マルチプレクサーMUX8-1-1に接続され、ビット線BL[7:15]は、第二の8対4マルチプレクサーMUX8-4-2及び第二の8対1マルチプレクサーMUX8-1-2に接続される。
【００２４】
各8対1マルチプレクサーMUX8-1-1〜MUX8-1-8は、第一入出力ポート105の行アドレス信号の最下位ビット（LSB）部分YA[2:0]に基づいて、メモリセルブロックI/O[0]〜I/O[3]中のメモリセルサブブロックの8つの行アドレスから、1つの選定行アドレスを選出する。2対1マルチプレクサーMUX2-1-1〜MUX2-1-4は、第一入出力ポート105の行アドレス信号の最上位ビット（MSB）部分YA[3]に基づいて、その接続された2つの8対1マルチプレクサーMUX8-1-1〜MUX8-1-8の出力端から、電気的に連接される2対1マルチプレクサーMUX2-1-1〜MUX2-1-4の出力端の1つを選出する。更に、各8対4マルチプレクサーMUX8-4-1〜MUX8-4-8は、第二入出力ポート106の行アドレス信号YB[0]に基づいて、メモリセルブロックI/O[0]〜I/O[3]中のメモリセルサブブロックの8個の行アドレスから4つの選定行アドレスを選出する。
【００２５】
前記擬似デュアルポートSRAMのメモリセルブロックI/O[0]〜I/O[3]に不良がない場合、2対1マルチプレクサーSEL2-1-1〜SEL2-1-4は、直接第一入出力ポート105のバスピンSA/IO1〜SA/IO4をその記号が0である入力端に電気的に連接して、それを2対1マルチプレクサーMUX2-1-1〜MUX2-1-4に電気的に連接させる。同様に、8対4マルチプレクサーSEL8-4-1〜SEL8-4-8は、直接第二入出力ポート106のバスピンSB/IO1〜SB/IO8をその記号が0である入力バスに電気的に連接して、それを8対4マルチプレクサーMUX8-4-1〜MUX8-4-8に連接させる。
【００２６】
次に、出荷テストの際、第16ビット線〜第23ビット線BL[16:23]の範囲内に不良ビットを発見した場合、工場にて補修機構を利用して、第一入出力ポート105の行アドレス信号の最上位ビット部分YA[3]が0である時、制御信号ASEL[1]を1とし、更に制御信号BSEL[2]を1とする。従って、第一入出力ポート105により第16ビット線〜第23ビット線BL[16:23]のアドレスをアクセスすることにより、又は、第二入出力ポート106により第16ビット線〜第23ビット線BL[16:23]のアドレスをアクセスすることによっても、予備ブロックI/O[s]に強制的に電気的に連接される。更に、予備ブロックI/O[s]が接続される8対1マルチプレクサーSMUX8-1は、第一入出力ポート105の行アドレス信号の最下位ビット部分YA[2:0]を受信して、予備ブロックIO[s]が接続される8対4マルチプレクサーSMUX8-4は、第二入出力ポート106の行アドレス信号YB[0]を受信する。従って、その選定された行アドレス（ビット線）は、選定されたサブブロック（第16ビット線〜第23ビット線BL[16:23]）のビット線の相対アドレスと同一であるはずである。よって、予備ブロックI/O[s]により不良ビットを有するセクション（第16ビット線〜第23ビット線BL[16:23]）を置換できる。
【００２７】
図2の実施の形態において、制御信号ASEL[0]〜ASEL[3]及びBSEL[0]〜BSEL[7]を出力する回路を図示していない。以下、本発明が属する技術の分野における通常の知識を有する者が本発明の本質に基づいて本発明を実施できるように、前記二組の制御信号ASEL[0]〜ASEL[3]及びBSEL[0]〜BSEL[7]の制御回路の実施の形態を挙げる。
【００２８】
図3は、本発明の実施の形態に基づき図示する制御信号ASEL[0]〜ASEL[3]を出力する制御回路の回路図である。図3を参照すると、この制御回路は、2対4デコード回路301、相互排他的論理和素子302及び4つのマルチプレクサー303〜306を有する。2対4デコード回路301は、2つの入力ピンin[1:0]、イネーブルピンRED_EN及び4つのデコードピンDec[0]〜Dec[3]を有する。本発明の実施の形態の制御回路の動作を簡単に説明するために、同様に第16ビット線〜第23ビット線BL[16:23]の範囲内に不良ビットが存在するとする。次に、この実施の形態において、各メモリセルブロックのサブブロックはいずれもアドレス番号が定義されており、メモリセルブロックIO[0]のビット線BL[0:7]のアドレス番号がアドレス100と定義され、メモリセルブロックIO[0]のビット線BL[7:15]のアドレス番号がアドレス000と定義され、メモリセルブロックIO[1]のビット線BL[16:23]のアドレス番号がアドレス101と定義され、メモリセルブロックIO[1]のビット線BL[24:31]のアドレス番号がアドレス001と定義され、メモリセルブロックIO[2]のビット線BL[32:39]のアドレス番号がアドレス110と定義され、メモリセルブロックIO[2]のビット線BL[39:47]のアドレス番号がアドレス010と定義され、メモリセルブロックIO[3]のビット線BL[48:53]のアドレス番号がアドレス111と定義され、メモリセルブロックIO[3]のビット線BL[54:63]のアドレス番号がアドレス011と定義される。
【００２９】
不良ビットを有するブロックは、メモリセルブロックIO[1]の第一のサブブロック、つまり、ビット線BL[16:23]であり、RED_AD[2:0]は、不良メモリセルサブブロックのアドレスを意味する。上述に基づくと、BL[16:23]に不良ビットが検出された場合、不良ブロックのアドレス番号RED_AD[2:0]は出荷時に101、つまりRED_AD[2]が1、RED_AD[1:0]が01と設定される。更に、テスト時に不良ビットが発見された場合、不良ビットのイネーブル信号RED_ENがイネーブルに設定され、デコード回路301の入力端が01を受信して、デコードピンDec[1]は論理高電圧を出力する。その他、第一入出力ポート105の行アドレス信号の最上位ビット部分YA[3]が0の場合、相互排他的論理和素子302は、論理高電圧を出力して、マルチプレクサー303〜306が、Dec[0]〜Dec[3]を選択して制御信号ASEL[0]〜ASEL[3]とし、ASEL[1]を論理高電圧となす。ASEL[1]が論理高電圧であるため、第一入出力ポート105のバスピンSA/IO2は、2対1マルチプレクサーSEL2-1-2を介して、予備ブロックが連接されている8対1マルチプレクサーSMUX8-1に電気的に連接される。
【００３０】
図4は、本発明の実施の形態に基づいて図示した制御信号BSEL[0]〜BSEL[7]を出力する制御回路の回路図である。図4を参照すると、この制御回路は、3対8デコード回路401により実施される。この3対8デコード回路401は、3つの入力ピンin[2:0]、イネーブルピンRED_EN及び8つのデコードピンDec[7:0]を有する。同様に、第16ビット線〜第23ビット線BL[16:23]の範囲内に不良ビットが存在し、且つ各メモリセルブロックのサブブロックが上述のようにアドレス番号を定義されているとする。上述のように、BL[16:23]に不良ビットが検出された場合、不良ブロックアドレス番号RED_AD[2:0]は、出荷時に101と設定される。更に、テスト時に不良ビットが発見された場合、不良ビットのイネーブル信号RED_ENがイネーブルに設定され、デコード回路401の入力端が101を受信して、この時、デコード回路401のデコードピンDec[5]は、論理高電圧を出力する。その他のデコードピンDec[0]〜Dec[4]及びDec[6]〜Dec[7]は論理低電圧である。上述のようにアドレス番号が定義されているため、Dec[7:0]と制御信号BSEL[7:0]の対応関係は、以下の表のように示される。
【００３１】
2010027192.tif 000003
【００３２】
上記表からわかるように、前記設計により、制御信号BSEL[2]が論理高電圧を出力する。従って、第二入出力ポート106のバスピンSB/IO3は、8対4マルチプレクサーSEL8-4-3を介して、予備ブロックが連接されている8対4マルチプレクサーSMUX8-4に電気的に連接される。
【００３３】
前記実施の形態は、それぞれ2つのメモリセルサブブロックに分割されるメモリセルブロックI/O[0]〜I/O[3]を例に挙げたが、この発明が属する技術の分野における通常の知識を有する者は、設計により、メモリセルサブブロックを複数に適宜分割できることがわかる。更に、第一入出力ポート105と第二入出力ポート106のバンド幅の大きさも、必要に応じて、異なる設計ができる。よって、本発明も例に制限されない。
【００３４】
以上より、本発明の本質は、予備ブロックにより、液晶表示パネルの駆動回路に応用可能であり、2つの異なるバンド幅入出力ポートを有する模擬デュアルポートSRAMに発生する不良ビットを補修することである。本発明は、予備行の使用量が少量であり、且つ、少量の不良アドレスを保存することにより、予備行が必要な予備ブロックデコーディングの複雑度を減少させる。これにより、本発明は、予備メモリセルが必要な配置面積を削減することができる。
【００３５】
実施の形態の詳細な説明において、示した具体的な実施の形態は、本発明の技術内容をわかりやすく説明するものに過ぎず、本発明を前記実施の形態に制限するものではない。本発明の本質及び特許請求の範囲を超えるものでなければ、種種の変更による実施は、いずれも本発明の範囲に属する。よって、本発明に係る範囲は、特許請求の範囲が定義するものとみなす。
【符号の説明】
【００３６】
101：メモリセルアレイ
102：列アドレスデコード回路
103：第一行アドレスデコード回路
104：第二行アドレスデコード回路
105：第一入出力ポート
106：第二入出力ポート
107：第一選択回路
108：第二選択回路
109：第一制御回路
110、111、113、114：マルチプレクサー
112：第二制御回路
401：3対8デコード回路
【図１】
2010027192.tif 000004
【図２】
2010027192.tif 000005
【図３】
2010027192.tif 000006
【図４】
2010027192.tif 000007