(57)【要約】【課題】３次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流の低下を抑制する。【解決手段】１つのメモリストリングスＭＳｍｎは、４本の柱状部ＣＬｍｎと、この柱状部ＣＬｍｎの下端を連結する連結部ＪＰｍｎを有する。４つの柱状部ＣＬｍｎのそれぞれに、４個のメモリトランジスタＭＴｒが直列接続される。連結部ＪＰｍｎには、４つのバックゲートトランジスタＢＧＴ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’が形成されている。連結部ＪＰｍｎの下部には、バックゲート導電層２４が形成されている。バックゲート導電層２４は、連結部ＪＰｍｎが埋め込まれた導電層２２に、トレンチ絶縁膜２３により互いに絶縁分離されるように複数形成される。【選択図】図２Ａ
2010212518.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイと、
前記メモリトランジスタ及び前記選択トランジスタの制御電極に供給する電圧を制御する制御部と、
を備え、
前記メモリストリングは、
基板に対して垂直方向に延びる４本以上の偶数である複数の柱状部、及び前記複数の柱状部の下端を連結させるように形成された連結部を有するボディ半導体層と、
前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され前記メモリトランジスタの制御電極として機能する第１導電層と、
絶縁膜を介して前記連結部の側面に形成され１つの前記連結部に形成される複数のバックゲートトランジスタの制御電極として機能する複数の第２導電層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、
前記メモリトランジスタからのデータ読み出し時においては、読み出し電流が、選択した前記メモリトランジスタが含まれる１つの前記柱状部、及び前記連結部を流れると共に、選択したメモリトランジスタが含まれる前記柱状を除く複数の前記柱状部に並列に流れるよう、前記選択トランジスタ及び前記バックゲートトランジスタの導通状態を制御する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
１つの前記連結部に接続される複数の前記柱状部の半数は、ビット線に接続され、残りの半数の前記柱状部はソース線に接続される請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、
前記ビット線に接続される前記柱状部に形成された前記メモリトランジスタを選択してデータを読み出す場合には、その選択したメモリトランジスタが含まれる柱状部に形成される前記選択トランジスタを導通させ且つ前記ビット線に接続される他の前記柱状部に形成される前記選択トランジスタを非導通状態に維持すると共に、前記ソース線に接続される複数の前記柱状部に形成される複数の前記選択トランジスタは導通状態にする一方、
前記ソース線に接続される前記柱状部に形成された前記メモリトランジスタを選択してデータを読み出す場合には、その選択したメモリトランジスタが含まれる柱状部に形成される前記選択トランジスタを導通させ且つ前記ソース線に接続される他の前記柱状部に形成される前記選択トランジスタを非導通状態に維持すると共に、前記ビット線に接続される複数の前記柱状部に形成される複数の前記選択トランジスタは導通状態にする
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、
前記ビット線に接続される前記柱状部に形成された前記メモリトランジスタを選択してデータを書き込む場合には、
その選択したメモリトランジスタが含まれる第１の柱状部に形成される前記選択トランジスタを導通させ、
前記第１の柱状部に隣接し且つ前記ソース線に接続された第２の柱状部に形成された前記選択トランジスタを非導通状態に維持し、
前記第１の柱状部と前記第２の柱状部とを電気的に接続し且つこれ以外の前記柱状部を前記第１の柱状部とは電気的に遮断するように前記バックゲートトランジスタの導通状態を制御する一方、
前記ソース線に接続される前記柱状部に形成された前記メモリトランジスタを選択してデータを書き込む場合には、
その選択したメモリトランジスタが含まれる第３の柱状部に隣接し且つ前記ビット線に接続された第４の柱状部に形成された前記選択トランジスタを導通させ、
前記第３の柱状部に形成された前記選択トランジスタを非導通状態に維持し、
前記第３の柱状部と前記第４の柱状部とを電気的に接続し且つこれ以外の前記柱状部を前記第３の柱状部とは電気的に遮断するように前記バックゲートトランジスタの導通状態を制御する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
【０００５】
このような３次元構造の半導体記憶装置において、集積度を高めるため、１つのメモリストリングに形成されるメモリセルの数をできるだけ増加させる（積層メモリセル数を増やす）ことが望ましい。しかし、１つのメモリストリング中のメモリセルの数が増加し、柱状半導体が長くなると、読み出し電流が低下し、読み出しが困難になるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、３次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流の低下を抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイと、前記メモリトランジスタ及び前記選択トランジスタの制御電極に供給する電圧を制御する制御部と、を備え、前記メモリストリングは、基板に対して垂直方向に延びる４本以上の偶数である複数の柱状部、及び前記複数の柱状部の下端を連結させるように形成された連結部を有するボディ半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され前記メモリトランジスタの制御電極として機能する第１導電層と、
絶縁膜を介して前記連結部の側面に形成され１つの前記連結部に形成される複数のバックゲートトランジスタの制御電極として機能する複数の第２導電層と、を備えることを特徴とする。
【発明の効果】
【０００９】
この発明によれば、３次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流の低下を抑制することができる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２Ａ】本発明の第１の実施の形態に係るメモリトランジスタ領域１２の一部概略斜視図である。
【図２Ｂ】本発明の第１の実施の形態に係るメモリトランジスタ領域１２、及びその周辺領域の平面図（一部省略）である。
【図３】本発明の第１の実施の形態に係る一つのメモリストリングスＭＳの拡大図である。
【図４】本発明の第１の実施の形態に係る一つのメモリストリングスＭＳの等価回路図である。
【図５】第１の実施の形態に係るメモリトランジスタ領域１２の断面図である。
【図６】第１の実施の形態に係るメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図７】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図８】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図９】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１０】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１１】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１２】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１３】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１４】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１５】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１６】第１の実施の形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１７】第１の実施の形態に係る不揮発性半導体記憶装置のデータ読み出し動作（ビット線ＢＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒからデータを読み出す場合）を説明する回路図である。
【図１８】第１の実施の形態に係る不揮発性半導体記憶装置のデータ読み出し動作（ソース線ＳＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒからデータを読み出す場合）を説明する回路図である。
【図１９】第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み動作（ビット線ＢＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒにデータを書き込む場合）を説明する回路図である。
【図２０】第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み動作（ソース線ＳＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒにデータを書き込む場合）を説明する回路図である。
【図２１】第１の実施の形態に係る不揮発性半導体記憶装置の各種動作時に各部に印加される電圧を示した表である。
【図２２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図である。
【図２３】本発明の第２の実施の形態に係る一つのメモリストリングスＭＳの等価回路図である。
【図２４】本発明の第２の実施の形態に係るメモリトランジスタ領域の断面図である。
【図２５】本発明の変形例に係る一つのメモリセルアレイの等価回路図である。
【発明を実施するための形態】
【００１１】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
以下、図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置について説明する。
【００１２】
［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、メモリトランジスタ領域１２を備えており、また、具体的な図示は省略するがワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。また、これら駆動回路１３〜１５、１８及びセンスアンプ１６を制御するための制御回路１９が設けられている。
【００１３】
メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを３次元状に配列したメモリセルアレイ１２Ａを有する。ワード線駆動回路１３は、ワード線ＷＬｍに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４は、ソース側選択ゲート線ＳＧＳｍに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤｍ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬｎに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧ１、ＢＧ２に印加する電圧を個別に制御する。なお、上記の他、第１の実施の形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬｎに印加する電圧を制御するビット線駆動回路を有する（図示略）。
【００１４】
図２Ａは、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。また、図２Ｂは、この不揮発性半導体装置１００のメモリトランジスタ領域１２、及びその周辺領域の平面図（一部省略）である。図３は、メモリトランジスタの一単位であるメモリストリングの一部拡大断面図である。図４は、このメモリトランジスタ領域１２に形成される１つのメモリストリングＭＳｍｎの等価回路図である。
図２Ａ及び図２Ｂに示すように、メモリトランジスタ領域１２には、メモリストリングＭＳｍｎがｍ×ｎ個（ｍ、ｎは自然数）、平面方向においてマトリクス状に配置され、これによりメモリセルアレイ１２Ａが形成されている。１つのメモリストリングＭＳｍｎには、図４に示すように、電気的に書き換え可能な１６個のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ、ＭＴｒ１ｍｎ’〜ＭＴｒ８ｍｎ’）、ソース側選択トランジスタＳＳＴｒｍｎ、ＳＳＴｒｍｎ’、ドレイン側選択トランジスタＳＤＴｒｍｎ、ＳＤＴｒｍｎ’、及びバックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’が形成される。なお、以下では、これらトランジスタを総称する場合に、「メモリトランジスタＭＴｒ」、「ソース側選択トランジスタＳＳＴｒ」、「ドレイン側選択トランジスタＳＤＴｒ」、「バックゲートトランジスタＢＧＴｒ」のように標記する場合がある。
【００１５】
１つのメモリストリングスＭＳｍｎは、半導体基板Ｂａに対し垂直方向に延びカラム方向に１列に配列された複数（この例では４本）の柱状部ＣＬｍｎと、この柱状部ＣＬｍｎの下端を連結するようにカラム方向を長手方向として延びる連結部ＪＰｍｎを有する。この柱状部ＣＬｍｎと連結部ＪＰｍｎとで、メモリトランジスタ及び選択トランジスタのチャネル領域（ボディ）としてのボディ半導体層ＳＣｍｎが構成されている。すなわち、この実施の形態のメモリストリングスＭＳｍｎは、所謂フォーク形状を有している。１つの柱状部ＣＬｍｎには、それぞれ４つのメモリトランジスタＭＴｒが直列接続された形で形成されている。従って、１つのメモリストリングＭＳｍｎにおいては、連結部ＪＰｍｎに並列接続された４つの柱状部ＣＬｍｎのそれぞれに４個のメモリトランジスタＭＴｒが直列接続される。これにより、１つのメモリストリングＭＳｍｎ中には、合計で４×４＝１６個のメモリトランジスタＭＴｒが配列されている（図４参照）。
【００１６】
また、１つの連結部ＪＰｍｎには、４つのバックゲートトランジスタＢＧＴ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’が互いに直列接続される形で形成されている（図４参照）。図２Ａに示すように、連結部ＪＰｍｎの下部には、図２Ａでは図示しない絶縁膜を介してバックゲート導電層２４が形成されている。バックゲート導電層２４は、連結部ＪＰｍｎが埋め込まれた導電層２２に、トレンチ絶縁膜２３により互いに絶縁分離されるように複数形成される。
バックゲート導電層２４は、ロウ方向を長手方向としてストライプ状に設けられる。このバックゲート導電層２４及び連結部ＪＰｍｎにより、４個のバックゲートトランジスタＢＧＴ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’が形成される。
具体的には、１つの連結部ＪＰｍｎの下部に形成された２本のバックゲート導電層２４のうち、右側のバックゲート導電層２４が、１つのメモリストリングＭＳｍｎ中の右側２本の柱状部ＣＬｍｎの下部に形成されて、図４に示すバックゲートトランジスタＢＧＴ１ｍｎ、ＢＧＴｒ２ｍｎのゲート電極（制御電極）となる。また、左側のバックゲート導電層２４が、１つのメモリストリングＭＳｍｎ中の左側の２本の柱状部ＣＬｍｎの下部に形成されて、図４に示すバックゲートトランジスタＢＧＴ１ｍｎ’、ＢＧＴｒ２ｍｎ’のゲート電極（制御電極）となる。
なお、左右のバックゲート導電層２４は、それぞれ独立の電圧を与えられ、これにより、バックゲートトランジスタＢＧＴ１ｍｎ、ＢＧＴｒ２ｍｎ、は、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’とは独立して導通・非導通を切り替え可能にされている。
【００１７】
また、２本の柱状部ＣＬｍｎを絶縁膜を介して共通に囲うように、ワード線ＷＬｍが配列されている。各層のワード線ＷＬｍは、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬｍは、カラム方向に第１の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成されている。なお、１つのメモリストリングＭＳｍｎに着目すると、真ん中の２本の柱状部ＣＬｍｎが、上からワード線ＷＬｍ１〜４を共有している。このワード線ＷＬｍ１〜４と柱状部ＣＬｍｎとにより、図４に示すメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ＭＴｒ１ｍｎ’〜ＭＴｒ４ｍｎ’が形成されている。
【００１８】
右端の柱状部ＣＬｍｎは、隣接する別のメモリストリングＭＳ（図示せず）とワード線ＷＬｍ５〜８を共有している。この右端の柱状部ＣＬｍｎとワード線ＷＬｍ５〜８とにより、メモリトランジスタＭＴｒ５ｍｎ〜ＭＴｒ８ｍｎが形成されている。
同様に、左端の柱状部ＣＬｍｎは、隣接する別のメモリストリングＭＳとワード線ＷＬｍ５’〜８’を共有している。この左端の柱状部ＣＬｍｎとワード線ＷＬｍ５’〜ＷＬｍ８’とにより、メモリトランジスタＭＴｒ５ｍ５〜８が形成されている。なお、カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタ（ＭＴｒのゲートは、同一のワード線ＷＬｍｎに接続されている。
【００１９】
また、図２Ｂに示すように、２本の柱状部ＣＬｍｎに対し共通に接続されるように配線された各ワード線ＷＬｍｎは、そのロウ方向の端部を階段状に形成された階段部ＷＬｃを有している。この階段部ＷＬｃに配線Ｍ１にコンタクトを介して接続され、動作に必要な各種電圧を供給されている。
【００２０】
また、図３に示すように、ワード線ＷＬｍと柱状部ＣＬｍｎとの間には、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬｍｎに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。すなわち、電荷蓄積層ＥＣは、柱状部ＣＬｍｎの側面を取り囲むように形成されている。
また、各ワード線ＷＬｍｎは、柱状部ＣＬｍｎの側面及び電荷蓄積層ＥＣを取り囲むように形成されている。なお、この実施の形態の柱状部ＣＬｍｎ及び連結部ＪＰｍｎは、内部に中空部ＨＩを有する筒状に形成され、その中空部ＨＩがシリコン酸化膜等の絶縁膜Ｉにより満たされている構造を有するものとして説明する。もちろん、このような中空部ＨＩを有さず、内部までポリシリコン等の導電膜で満たされた柱状部、連結部とすることもできる。
【００２１】
また、ワード線ＷＬｍの上方には、選択トランジスタＳＳＴｍｎ、ＳＳＤｍｎ、ＳＳＴｍｎ’、ＳＳＤｍｎ’構成するための構成として、ドレイン側選択ゲート線ＳＧＤｍ、ＳＧＤｍ’、ソース側選択ゲート線ＳＧＳｍ、ＳＧＳｍ’が、それぞれ１つの柱状部ＣＬｍｎを囲うように且つロウ方向を長手方向として形成されている。この図２Ａでは、１つのメモリストリングＭＳｍｎの４本の柱状部ＣＬｍｎのうち、真ん中の２本の柱状部ＣＬｍｎをそれぞれ囲うようにドレイン側選択ゲート線ＳＧＤｍ、ＳＧＤｍ’が形成される。また、左右の２本の柱状部ＣＬｍｎをそれぞれ囲うようにソース側選択ゲート線ＳＧＳｍ、ＳＧＳｍ’が形成される。
【００２２】
ドレイン側選択ゲート線ＳＧＤｍ、ソース側選択ゲート線ＳＧＳｍは、ワード線ＷＬとは異なり、１つの柱状部ＣＬｍｎに対し１つずつ、一対一に形成されており、その線幅はワード線ＷＬの約２／５である（図２Ａ参照）。図３に示すように、ドレイン側選択ゲート線ＳＧＤｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＤＧＩ、ＳＧＩが形成されている（図３参照）。
また、図２Ａに示すように、１つのメモリストリングＭＳｍｎの左右両端の柱状部ＣＬｍｎの上端には、ソース線ＳＬｎが形成されている。
また、１つのメモリストリングＭＳｍｎ中の真ん中の２本の柱状部ＣＬｍｎの上端には、プラグ線ＰＬｍｎを介してビット線ＢＬｎが形成されている。要するに、１つのメモリストリングＭＳｍｎ中に４本設けられた柱状部ＣＬｍｎの半分である２本の一端にビット線ＢＬｎが接続され、残りの２本にソース線ＳＬｎが接続されている。各ビット線ＢＬｎは、ソース線ＳＬｎよりも積層方向の上方に位置するように形成されている。各ビット線ＢＬｎは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。
【００２３】
上記の構成を改めて整理すると、次のようになる。各メモリトランジスタＭＴｒは、柱状部ＣＬｍｎ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬｍｎにより構成されている。ワード線ＷＬｍｎのＯＮＯ層ＮＬに接する端部は、メモリトランジスタＭＴｒの制御ゲート電極として機能する。ドレイン側選択トランジスタＳＤＴｒｍｎは、柱状部ＣＬｍｎ、ゲート絶縁層ＤＧＩ、及びドレイン側選択ゲート線ＳＧＤｍにより構成されている。
ドレイン側選択ゲート線ＳＧＤｍのゲート絶縁層ＤＧＩに接する端部は、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲート電極として機能する。ソース側選択トランジスタＳＳＴｒｍｎは、柱状部ＣＬｍｎ、ゲート絶縁層ＳＧＩ、及びソース側選択ゲート線ＳＧＳｍにより構成されている。ソース側選択ゲート線ＳＧＳｍのゲート絶縁層ＳＧＩに接する端部は、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲート電極として機能する。
【００２４】
バックゲートトランジスタＢＧＴｒｍｎは、連結部ＪＰｍｎ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのＯＮＯ層ＮＬに接する端部は、バックゲートトランジスタＢＧＴｒｍｎの制御ゲート電極として機能する。
【００２５】
（第１の実施の形態に係る不揮発性半導体装置１００の具体的構成）
次に、図５及び図６を参照して、第１の実施の形態に係る不揮発性半導体装置１００の具体的構成について説明する。図５は、第１の実施の形態に係る不揮発性半導体装置１００のメモリトランジスタ領域１２の断面図である。図６は、前述した階段部（周辺領域）における構成を示している。なお、図５及び図６においては、上記図１〜図４とは異なり、１つの柱状部ＣＬｍｎ当たりに８個のメモリトランジスタが形成され、従って１つのメモリストリングＭＳｍｎ当たり３２個のメモリトランジスタが直並列接続された例を示している。
【００２６】
先ず、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリセトランジスタ領域１２の構成について説明する。図５及び図６に示すように、メモリセトランジスタ領域１２（メモリストリングＭＳ）は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒｍｎとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒとして機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎとして機能する
【００２７】
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及び導電層２２を有する。導電層２２は、ロウ方向においてトレンチ絶縁膜２３により絶縁分離される。これらトレンチ絶縁膜２３の間には、バックゲート導電層２４がロウ方向に長手方向を有するように形成される。なお、バックゲート絶縁層２１は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２４は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。トレンチ絶縁膜２３は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。
【００２８】
また、バックゲートトランジスタ層２０は、導電層２２を堀込むように形成されたバックゲートホールＢＨを有する。バックゲートホールＢＨは、ロウ方向に短手方向、カラム方向に長手方向を有した開口部である。バックゲートホールＢＨは、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホールＢＨは、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
【００２９】
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。また、メモリトランジスタ層３０は、第４ワード線導電層３２ｄの上に堆積された第１分離絶縁層３３ａを有する。また、メモリトランジスタ層３０は、第１分離絶縁層３３ａの上に、交互に積層された第５〜第８ワード線間絶縁層３１ｅ〜３１ｈ、及び第５〜第８ワード線導電層３２ｅ〜３２ｈを有する。また、メモリトランジスタ層３０は、第８ワード線導電層３２ｈの上に順次堆積された第２分離絶縁層３３ｂ、及びメモリ保護絶縁層３４を有する。
【００３０】
第１〜第８ワード線間絶縁層３１ａ〜３１ｈ、第１〜第８ワード線導電層３２ａ〜３２ｈ、第１分離絶縁層３３ａ及び第２分離絶縁層３３ｂは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。第１〜第８ワード線間絶縁層３１ａ〜３１ｈ、第１〜第８ワード線導電層３２ａ〜３２ｈ、第２分離絶縁層３３ａ、第２分離絶縁層３３ｂは、後述するように、ロウ方向の端部にて階段状に加工されている（階段部ＷＬｃ）。
【００３１】
メモリ保護絶縁層３４は、第１〜第８ワード線間絶縁層３１ａ〜３１ｈ、第１〜第８ワード線導電層３２ａ〜３２ｈ、第１分離絶縁層３３ａ、第２分離絶縁層３３ｂのロウ方向及びカラム方向の端部、及び第２分離絶縁層３３ｂの上面を覆うように形成されている。また、各第１〜第８ワード線導電層３２ａ〜３２ｈのカラム方向の端部側面には、シリサイド膜３６が形成されている。
【００３２】
第１〜第８ワード線間絶縁層３１ａ〜３１ｈは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第８ワード線導電層３２ａ〜３２ｈは、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。第１分離絶縁層３３ａ及び第２分離絶縁層３３ｂは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。メモリ保護絶縁層３４は、例えば窒化シリコン（ＳｉＮ）にて構成されている。シリサイド膜３６は、例えばケイ化コバルト（ＣｏＳｉ２）にて構成されている。
【００３３】
また、メモリトランジスタ層３０は第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成された第１メモリホール３５ａを有する。第１メモリホール３５ａは、その下端が各バックゲートホールＢＨの長手方向に沿って略等間隔に位置するように形成されている。すなわち、１つのバックゲートホールＢＨに対し、４つの第１メモリホール３５ａの下端が到達する。
【００３４】
また、メモリトランジスタ層３０は、第２分離絶縁層３３ｂ、第５〜第８ワード線間絶縁層３１ｅ〜３１ｈ、第５〜第８ワード線導電層３２ｅ〜３２ｈを貫通して第１メモリホール３５ａに到達するように形成された第２メモリホール３５ｂを有する。つまり、第１メモリホール３５ａと第２メモリホール３５ｂとは、積層方向において所定長さだけオーバラップして形成されている。このオーバラップの長さは、予想される合わせずれの最大値、例えば、最小加工寸法の１／３程度とする。なお、図５において、第１メモリホール３５ａと第２メモリホール３５ｂの中心軸は、ずれて形成されているが、中心軸を揃えて形成した構成であってもよい。
【００３５】
選択トランジスタ層４０は、メモリ保護絶縁層３４の上に堆積されたソース側導電層４１、ドレイン側導電層４２、層間絶縁層４３を有する。これらソース側側導電層４１、ドレイン側導電層４２、層間絶縁層４３は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。ソース側導電層４１、ドレイン側導電層４２は、カラム方向に、２つ毎に交互に形成されている。すなわち、１つのメモリストリングＭＳｍｎの真ん中の２本の柱状部ＣＬｍｎに対応するようにドレイン側導電層４２が２個連続で設けられており、これらドレイン側導電層４２の間に、ソース側導電層４１が２個連続で設けられている。層間絶縁層４３は、上記のように形成されたソース側導電層４１及びドレイン側導電層４２の間に形成されている。
【００３６】
また、選択トランジスタ層４０は、ソース側導電層４１、ドレイン側導電層４２、及び層間絶縁層４３上に形成された選択トランジスタ絶縁層４４を有する。
ソース側導電層４１及びドレイン側導電層４２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。層間絶縁層４３、及び選択トランジスタ絶縁層４４は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３７】
また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びドレイン側導電層４２を貫通するように形成されたドレイン側ホール４５ａを有する。また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びソース側導電層４１を貫通するように形成されたソース側ホール４５ｂを有する。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、第２メモリホール３５ｂに整合する位置に形成されている。カラム方向に隣接するソース側ホール４５ｂの上部には選択トランジスタ絶縁層４４を掘り込むようにソース線配線溝４５ｃが形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部を繋ぎ且つロウ方向に長手方向を有するように形成されている。
【００３８】
上記構成において、ドレイン側ホール４５ａに面する側壁には、ドレイン側ゲート絶縁層６１ａが形成されている。また、ソース側ホール４５ｂに面する側壁には、ソース側ゲート絶縁層６１ｂが形成されている。
【００３９】
また、第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホールＢＨに面する側壁には、メモリゲート絶縁層６２が形成されている。また、ドレイン側ホール４５ａ、ソース側ホール４５ｂの第１の高さまで、ドレイン側ゲート絶縁層６１ａ、ソース側ゲート絶縁層６１ｂ、及びメモリゲート絶縁層６２に接するようにボディ半導体層６３が形成されている。ボディ半導体層６３は、中空を有する。ボディ半導体層６３の中空内には、内部絶縁層６４が形成されている。
【００４０】
ドレイン側ゲート絶縁層６１ａ及びソース側ゲート絶縁層６１ｂは、筒状の形状を有する。メモリゲート絶縁層６２は、一方の上端から他方の上端へと連なる中空を有する。ボディ半導体層６３は、ロウ方向からみてフォーク型の形状を有する。ボディ半導体層６３は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる４本の柱状部６３ａ、及び４本の柱状部６３ａの下端を連結させるように形成された連結部６３ｂを有する。
【００４１】
ボディ半導体層６３は、メモリストリングＭＳｍｎに形成されるメモリトランジスタＭＴｒ、及びバックゲートトランジスタＢＧＴｍｎのチャネル領域（ボディ）として機能する。バックゲート導電層２２は、バックゲート線ＢＧ１、ＢＧ２として機能する。また、バックゲート導電層２２の連結部６３ａ近傍となる端部は、バックゲートトランジスタＢＧＴｒｍｎの制御ゲートとして機能する。
【００４２】
第１〜第８ワード線導電層３２ａ〜３２ｈは、ワード線ＷＬｍ１〜ＷＬｍ８、ＷＬｍ５’〜ＷＬｍ８’として機能する。また、ソース側導電層４１は、ソース側選択ゲート線ＳＧＳｍ、ＳＧＳｍ’として機能する。ドレイン側導電層４２は、ドレイン側選択ゲート線ＳＧＤｍ、ＳＧＤｍ’として機能する。
【００４３】
また、上記構成において、ソース線配線溝４５ｃ内を満たすようにソース線導電層６５が形成されている。ソース線導電層６５は、半導体基板Ｂａに平行な板状に形成されている。ソース線導電層６５は、上述したソース線ＳＬｎに対応する。
【００４４】
ドレイン側ゲート絶縁層６１ａ及びソース側ゲート絶縁層６１ｂは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。メモリゲート絶縁層６２は、例えばブロック絶縁層ＢＩ、電荷蓄積層ＥＣ、トンネル絶縁層ＴＩから構成されている。ブロック絶縁層ＢＩは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層ＥＣは、例えば窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層ＴＩは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。つまり、メモリゲート絶縁層６２は、ＯＮＯ層にて構成されている。ボディ半導体層６３は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。内部絶縁層６４は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。ソース線導電層６５は、例えばチタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）の積層構造にて構成されている。
【００４５】
配線層５０は、選択トランジスタ絶縁層４４上に順次積層された第１配線絶縁層５１、第２配線絶縁層５２、第３配線絶縁層５３、及び第４配線絶縁層５４を有する。
【００４６】
第１〜第３配線絶縁層５１〜５３は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。第４配線絶縁層５４は、例えば窒化シリコン（ＳｉＮ）にて構成されている。
また、配線層５０は、第１配線絶縁層５１を堀込むように形成されたビット線プラグホール５６を有する。ビット線プラグホール５６は、ドレイン側ホール４５ａに整合する位置に形成されている。このビット線プラグホール５６には、ビット線となるビット線導電層５５に接続されるビット線プラグ層５７が形成される。
【００４７】
ビット線導電層５５は、カラム方向に延びるように形成され、且つロウ方向に所定間隔を設けて繰り返しライン状に形成されている。ビット線導電層５５は、例えばタンタル（Ｔａ）−窒化タンタル（ＴａＮ）−銅（Ｃｕ）にて構成されている。ビット線プラグ層５７は、例えばチタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【００４８】
次に、第１の実施の形態に係る不揮発性半導体記憶装置の周辺領域Ｐｈについて説明する。図６に示すように、周辺領域Ｐｈにおいて、半導体基板Ｂａ上には、ベース領域７１が形成されている。半導体基板Ｂａのベース領域７１上には、ゲート絶縁層８１、ゲート導電層８２が設けられている。また、ゲート絶縁層８１及びゲート導電層８２の側壁には、側壁絶縁層８３が設けられている。つまり、周辺領域Ｐｈにおいて、ベース領域７１、ゲート絶縁層８１，ゲート導電層８２により、トランジスタが構成されている。このトランジスタは、周辺領域Ｐｈに形成される周辺回路に用いられる。
【００４９】
また、ゲート絶縁層８１、ゲート導電層８２、及び側壁絶縁層８３を埋めるように、メモリトランジスタ領域１２のドレイン側導電層４２及びソース側導電層４１の上面まで、層間絶縁層４３が形成されている。また、層間絶縁層４３上には、選択トランジスタ絶縁層４４が形成されている。
【００５０】
さらに、周辺領域Ｐｈにおいて、選択トランジスタ絶縁層４４上には、順次積層された第１配線絶縁層５１、第２配線絶縁層５２、第３配線層８４、第３配線絶縁層５３、及び第４配線絶縁層５４が形成されている。周辺領域Ｐｈにおいて、選択トランジスタ絶縁層４４、或いは選択トランジスタ絶縁層４４及び層間絶縁層４３を貫通するように第１プラグホール８５ａが形成されている。各第１プラグホール８５ａは、ドレイン側導電層４２、ソース側導電層４１、第１〜第８ワード線導電層３２ａ〜３２ｈ、バックゲート導電層２２、ゲート導電層８２、及びベース領域７１に達するように形成されている。
【００５１】
各第１プラグホール８５ａの上部には、選択トランジスタ絶縁層４４を掘り込むようにカラム方向に延びる第１配線溝８５ｂが形成されている。各第１配線溝８５ｂの上部には、各第１プラグホール８５ａと整合する位置に第１配線絶縁層５１を貫通するように第２プラグホール８５ｃが形成されている。各第２プラグホール８５ｃの上部には、第１配線絶縁層５１を掘り込むようにロウ方向或いはカラム方向に延びる第２配線溝８５ｄが形成されている。各第２配線溝８５ｄの上部には、第２プラグホール８５ｃと整合する位置に第２配線絶縁層５２を貫通するように第３プラグホール８５ｅが形成されている。
【００５２】
各第１プラグホール８５ａ内には、第１プラグ導電層８６ａが形成されている。各第１配線溝８５ｂ内には、第１配線層８６ｂが形成されている。各第２プラグホール８５ｃ内には、第２プラグ導電層８６ｃが形成されている。各第２配線溝８５ｄには、第２配線層８６ｄが形成されている。各第３プラグホール８５ｅ内には、第２配線層８６ｄの上面に接するように第３配線層８４が下方に突出して形成されている。
【００５３】
第１プラグ導電層８６ａ、第１配線層８６ｂ、及び第２プラグ導電層８６ｃは、例えばチタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。第２配線層８６ｄは、例えばタンタル（Ｔａ）−窒化タンタル（ＴａＮ）−銅（Ｃｕ）にて構成されている。第３配線層８４は、例えばチタン（Ｔｉ）−窒化チタン（ＴｉＮ）−アルミ・銅（ＡｌＣｕ）にて構成されている。
【００５４】
（第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図７〜図１６を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法の一例を説明する。
【００５５】
先ず、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させた後、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法、イオン注入法を用いて、バックゲート絶縁層２１、トレンチ絶縁膜２３及びバックゲート導電層２４を形成する。
【００５６】
次に、図８に示すように、メモリトランジスタ領域１２において、バックゲート導電層２４を堀込み、バックゲートホールＢＨを形成する。バックゲートホールＢＨは、カラム方向に長手方向となるような島状の開口部を有するように形成する。バックゲートホールＢＨは、ロウ方向及びカラム方向に所定間隔毎に形成する。次に、バックゲートホールＢＨ内を埋めるように窒化シリコン（ＳｉＮ）を堆積させる。続いて、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）、又はＲＩＥ法でバックゲート導電層２２の上部の窒化シリコン（ＳｉＮ）を除去し、バックゲートホールＢＨ内に第１犠牲層９１を形成する。
【００５７】
次に、図９に示すように、メモリストリングＭＳｍｎを形成するための工程を実行する。すなわち、バックゲート導電層２２及び犠牲層９１上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’を形成する。これら第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００５８】
続いて、図９に示すように、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’を貫通するように第１メモリホール３５ａを形成する。第１メモリホール３５ａ内には、窒化シリコン（ＳｉＮ）を堆積させ、第２犠牲層９２ａを形成する。
【００５９】
更に、図９に示すように、第１板状分離絶縁層３３’ａ上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’を形成する。これら第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００６０】
続いて、第２板状分離絶縁層３３ｂ’、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、及び第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、第１板状分離絶縁層３３ａ’を貫通するように第２メモリホール３５ｂを形成する。また、第２メモリホール３５ｂは、第１メモリホール３５ａに整合する位置に形成する。第２メモリホール３５ｂ内には、窒化シリコン（ＳｉＮ）を堆積させ、第３犠牲層９２ｂを形成する。なお、この図９〜図１０では、メモリホール３５ａ、３５ｂを別々に形成する例を説明したが、メモリホール３５ａ、３５ｂを一括で形成してもよいことは言うまでもない。
【００６１】
次に、図１０に示すように、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂを除去する。例えば、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂの除去は、熱燐酸溶液中で行う。このような工程を経て、再び、第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホールＢＨが形成される。第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホールＢＨは、連通しており、ロウ方向からみてフォーク形状に形成されている。続いて、希フッ酸処理により、露出したバックゲート導電層２２の表面、及び露出した第１〜第８板状ポリシリコン層３２ａ〜３２ｈの表面を清浄化し、自然酸化膜を除去する。
【００６２】
続いて、図１１に示すように、バックゲートホールＢＨ、第１メモリホール３５ａ、及び第２メモリホール３５ｂに面する側壁、及び第２板状分離絶縁層３３ｂ’を覆うように、メモリゲート絶縁層６２を形成する。具体的には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層６２を形成する。
【００６３】
次に、図１２に示すように、メモリゲート絶縁層６２上に、アモルファスシリコン（ａ−Ｓｉ）を堆積させ、アモルファスシリコン層９３を形成する。アモルファスシリコン層９３は、中空９３ａを有するように形成する。換言すると、アモルファスシリコン層９３は、バックゲートホールＢＨ内、第１メモリホール３５ａ内、及び第２メモリホール３５ｂ内を完全に埋めないように形成する。
【００６４】
続いて、図１３に示すように、中空９３ａに面するアモルファスシリコン層９３の側壁を熱酸化させ、酸化シリコン（ＳｉＯ２）を形成する。また、残存したアモルファスシリコン層９３を結晶化させ、ポリシリコン（ｐ−Ｓｉ）を形成し、ボディ半導体層６３を形成する。
【００６５】
また、ボディ半導体層６３の中空９３ａに形成された酸化シリコン（ＳｉＯ２）上に、さらにＣＶＤ(Chemical Vapor Deposition)法にて酸化シリコン（ＳｉＯ２）を堆積し、中空９３ａ内を埋めるように内部絶縁層６４を形成する。さらに、ＣＭＰ処理により、第２板状分離絶縁層３３ｂ’上に堆積されたメモリゲート絶縁層６２、ボディ半導体層６３、及び内部絶縁層６４を除去する。
【００６６】
次に、第２板状分離絶縁層３３ｂ’上に窒化シリコンを堆積させてメモリ保護絶縁層３４を形成した後、図１５に示すように、ロウ方向に延び、カラム方向に所定間隔を設けて繰り返してライン状にメモリ分離溝９４を形成する。メモリ分離溝９４は、カラム方向における第１メモリホール３５ａ及び第２メモリホール３５ｂの間に位置するように形成する。メモリ分離溝９４は、メモリ保護絶縁層３４’、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ ’、及び第１，第２分離絶縁層３３ａ’，３３ｂ’を貫通するように形成する。このメモリ分離溝９４の形成によって、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’は、第１〜第８ワード線間絶縁層３１ａ〜３１ｈ、第１〜第８ワード線導電層３２ａ〜３２ｈとなる。
【００６７】
続いて、図１６に示すように、メモリ分離溝９４の側面にコバルト（Ｃｏ）膜をＣＶＤ法により堆積させる。この後、更に、ＲＴＡ(Rapid Thermal Annealing）処理を施すことにより、コバルト膜は、第１〜第８ワード線導電層３２ａ〜３２ｈを構成するポリシリコン（ｐ−Ｓｉ）と自己整合的に反応し、第１〜第８ワード線導電層３２ａ〜３２ｈの表面にシリサイド膜３６を形成する。なお、未反応のコバルト膜は、硫酸・過酸化水素水混合液中で除去する。そして、図示は省略するが、窒化シリコン（ＳｉＮ）にてメモリ分離溝９４を埋め、メモリ保護絶縁層３４をメモリ分離溝９４内へと延びるように形成する。以後、特許文献１等に記載されたのと同様の方法により、選択トランジスタ層４０、配線層５０を形成して、図５に示す構造を完成させる。
【００６８】
［第１の実施の形態の動作］
次に、この第１の実施の形態に係る不揮発性半導体記憶装置の動作を、図１７〜２０を参照して説明する。
【００６９】
［データ読み出し動作］
まず、図１７及び図１８を参照して、データ読み出し動作に関し説明する。図１７及び図１８は、いずれもデータ読み出しの際における選択トランジスタＳＤＴｒｍｎ、ＳＤＴｒｍｎ’、ＳＳＴｒｍｎ、ＳＳＴｒｍｎ’及びバックゲートトランジスタＢＧＴｒの導通状態、及び１つのメモリストリングＭＳに流れる電流を示している。ただし、読み出し対象として選択されたメモリトランジスタＭＴｒの位置によって、これらトランジスタの導通状態が異なっている。
【００７０】
［ビット線ＢＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタからデータ読み出しを行う場合（Ｒｅａｄ（ＢＬＳｉｄｅ））］
まず、ビット線ＢＬｎに接続される柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒ、例えばＭＴｒ４ｍｎ’が読み出し対象として選択された場合を図１７を参照して説明する。この場合、ビット線ＢＬｎには電圧Ｖｂｌが印加され、選択されたドレイン側選択トランジスタＳＤＴｒｍｎの選択ゲート線ＳＧＤｍ’には電源電圧Ｖｄｄが印加され、また非選択のドレイン側選択トランジスタＳＤＴｒｍｎの選択ゲート線ＳＧＤｍには接地電位Ｖｓｓが印加される。これにより、メモリトランジスタＭＴｒ４ｍｎ’と直列に接続されたドレイン側選択トランジスタＳＤＴｒｍｎ’のみが導通し、もう１つのドレイン側選択トランジスタＳＤＴｒｍｎは非導通状態に維持される（図１７参照）。
【００７１】
一方、ソース線ＳＬｎには接地電位Ｖｓｓが印加され、ソース側選択トランジスタＳＳＴｒｍｎ、ＳＳＴｒｍｎ’は、ソース側選択ゲート線ＳＧＳｍ、ＳＧＳｍ’が電源電圧Ｖｄｄを与えられることにより、いずれも導通状態（ＯＮ）にされる（図１７参照）。また、バックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’は、バックゲート線ＢＧ１、ＢＧ２にリード電圧Ｖｒｅａｄ（４．５Ｖ程度）が印加されることにより、全て導通状態（ＯＮ）に維持される。なお、本実施の形態では、バックゲートトランジスタＢＧＴｒのゲート絶縁膜が図３に示すように電荷蓄積膜ＥＣを有しているため、４．５Ｖ程度のリード電圧Ｖｒｅａｄを印加するようにしている。バックゲートトランジスタＶＧＴｒのゲート絶縁膜が電荷蓄積膜を有さない形状とされる場合には、バックゲート線ＢＧ１、ＢＧ２に印加する電圧は、電源電圧Ｖｄｄでも構わない。
【００７２】
この状態において、読み出し対象であるメモリトランジスタＭＴｒ４ｍｎ’に接続されるワード線ＷＬｍｎ４には接地電位Ｖｓｓが印加される一方、その他のワード線ＷＬｍ１〜３、ＷＬｍ５〜８、ＷＬｍ５’〜８’には、メモリトランジスタの保持データに拘わらずメモリトランジスタＭＴｒを導通させるようなリード電圧Ｖｒｅａｄ（４．５Ｖ程度）が印加される。
【００７３】
このような電圧印加状態とすることにより、読み出し対象のメモリトランジスタが含まれるメモリストリングＭＳｍｎにおいては、読み出し電流は、選択されたメモリトランジスタＭＴｒ４ｍｎ’が含まれる１つの柱状部ＣＬｍｎ及び連結部ＪＰｍｎを流れた後、ソース線ＳＬｎに接続される全て（ここでは２本）の柱状部ＣＬｍｎに並列に流れることになる。このように、複数の柱状部ＣＬｍｎを並列に読み出し電流が流れることを許容することにより、読み出し電流の電流経路の抵抗値を小さくすることができる。なお、図１７ではメモリトランジスタＭＴｒ４ｍｎ’を読み出し対象とした場合を例にとって説明したが、同一の柱状部ＣＬｍｎ内の別のメモリトランジスタＭＴｒ１ｍｎ’〜ＭＴｒ３ｍｎ’を読み出し対象とする場合でも、ワード線ＷＬの電圧状態が変わるのみで、上記と同一の方法により読み出しが可能である。対称な位置にあるメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎに関しても同様である。
【００７４】
［ソース線ＳＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタからデータ読み出しを行う場合（Ｒｅａｄ（ＳＬＳｉｄｅ））］
一方、ソース線ＳＬｎに接続される柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒ、例えばＭＴｒ５ｍｎ’が読み出し対象として選択された場合は、図１７とは異なる動作がなされる。これを図１８を参照して説明する。この場合には、ビット線ＢＬｎには電圧Ｖｂｌが印加され、ドレイン側選択トランジスタＳＤＴｒｍｎ、ＳＤＴｒｍｎ’の選択ゲート線ＳＧＤｍ、ＳＧＤｍ’にはいずれも電源電圧Ｖｄｄが印加される。また、ソース側選択トランジスタＳＳＴｒｍｎの選択ゲート線ＳＧＳｍには接地電位Ｖｓｓが印加される一方、ソース側選択トランジスタＳＳＴｒｍｎ’の選択ゲート線ＳＧＳｍ’には電源電圧Ｖｄｄが印加される。
【００７５】
これにより、ソース側選択トランジスタＳＳＴｒｍｎ’のみが導通状態（ＯＮ）とされ、もう１つのソース側選択トランジスタＳＳＴｒｍｎは非導通状態（ＯＦＦ）に維持される（図１８参照）。また、ドレイン側選択トランジスタＳＤＴｒｍｎ、ＳＤＴｒｍｎ’はいずれも導通状態（ＯＮ）とされる。
【００７６】
この状態において、読み出し対象であるメモリトランジスタＭＴｒ５ｍｎ’に接続されるワード線ＷＬｍ５には接地電位Ｖｓｓが印加される一方、その他のワード線ＷＬｍ１〜４、ＷＬｍ５〜８、ＷＬｍ６’〜８’には、メモリトランジスタの保持データに拘わらずメモリトランジスタを導通させるようなリード電圧Ｖｒｅａｄ（４．５Ｖ程度）が印加される。また、バックゲートトランジスタＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’は、バックゲート線ＢＧ１、ＢＧ２にリード電圧Ｖｒｅａｄ（４．５Ｖ程度）が印加されることにより、全て導通状態（ＯＮ）に維持される。
【００７７】
このような状態とすることにより、読み出し対象のメモリトランジスタが含まれるメモリストリングＭＳｍｎにおいては、読み出し電流は、ビット線ＢＬｎに接続される全て（ここでは２本）の柱状部ＣＬｍｎに並列に流れた後、選択されたメモリトランジスタＭＴｒ５ｍｎ’が含まれる１つの柱状部ＣＬｍｎを流れる。このように、複数の柱状部ＣＬｍｎを並列に読み出し電流が流れることを許容することにより、読み出し電流の電流経路の抵抗値を小さくすることができる。
なお、図１８ではメモリトランジスタＭＴｒ５ｍｎ’を読み出し対象とした場合を例にとって説明したが、同一の柱状部ＣＬｍｎ内の別のメモリトランジスタＭＴｒ６ｍｎ’〜ＭＴｒ８ｍｎ’を読み出し対象とする場合でも、ワード線ＷＬの電圧状態が変わるのみで、上記と同一の方法により読み出しが可能である。対称な位置にあるメモリトランジスタＭＴｒ５ｍｎ〜ＭＴｒ８ｍｎに関しても同様である。
【００７８】
本実施の形態の効果を、本願出願人が先に出願した特願２００７−３２０２１５との比較において説明する。この先願においては、１つのメモリストリングＭＳｍｎが、一対の柱状部ＣＬｍｎ、及び１つの連結部ＪＰｍｎからなるＵ字形状を有している。これにより、例えば８個の直列接続されたメモリトランジスタを有する１つのメモリストリングＭＳｍｎは、ビット線ＢＬから下方に向かった後、連結部ＪＰｍｎで折り返して再びソース線ＳＬに向かって上方に向かうように（即ちＵ字状に）形成されている。Ｕ字形状のメモリストリングのＭＳｍｎの２つの端部には、それぞれドレイン側選択トランジスタ、ソース側選択トランジスタが接続されており、データ読み出し時にはドレイン側選択トランジスタ、ソース側選択トランジスタがいずれも導通状態となる。
【００７９】
しかし、このようなＵ字状のメモリストリングＭＳｍｎでは、読み出し電流は、１本の柱状部ＣＬｍｎ→１本の連結部ＪＰｍｎ→１本の別の柱状部ＣＬｍｎの順に流れる。このような構成のため、１つのメモリストリングＭＳｍｎ中のメモリトランジスタの数（積層数）が増えるにつれ、柱状部ＣＬｍｎが長くなり、従って読み出し電流の電流通路の抵抗値が増加する。従って、メモリストリングＭＳ中のメモリセル数が増加するにつれ、読み出し電流が低下し、読み出し動作が困難になる。
【００８０】
この点、本実施の形態のメモリストリングＭＳｍｎは、Ｕ字型形状のメモリストリングを複数個連結部で連結したフォーク形状を有しており、データ読み出し時には、複数の柱状部ＣＬｍｎを並列に読み出し電流が流れる。従って、上記先願との比較においても、本実施の形態は大きな読み出し電流を得ることができ、誤読み出しの虞も少なく、また消費電力の面でも有利である。
【００８１】
［データ書き込み動作］
次に、第１の実施の形態の不揮発性半導体記憶装置におけるデータ書き込み動作を、図１９及び図２０を参照して説明する。データ書き込み動作においても、その書き込み対象のメモリトランジスタが形成された柱状部ＣＬｍｎの位置によって動作が異なるので、以下、場合に分けて説明する。
【００８２】
［ビット線ＢＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタにデータ書き込みを行う場合（Ｐｒｏｇｒａｍ”１”ｏｒ”０”（ＢＬＳｉｄｅ））］
まず、書き込み対象のメモリトランジスタが形成された柱状部ＣＬｍｎがビット線ＢＬｎに接続されている場合を説明する。一例として、ここでは、メモリストリングＭＳｍｎの左から２番目の柱状部ＣＬｍｎ中に形成されたメモリトランジスタＭＴｒ４ｍｎ’にデータ書き込みを行う場合を説明する。
【００８３】
この場合、ビット線ＢＬｎには、書き込むべきデータに応じた電圧（データ”０”を書き込む場合は接地電位Ｖｓｓ、”１”を書き込む場合は電源電圧Ｖｄｄ）が印加される。また、このメモリトランジスタＭＴｒ４ｎｍ’と直列接続されたドレイン側選択トランジスタＳＤＴｒｍｎ’が、選択ゲート線ＳＧＤｍ’に電源電圧Ｖｄｄが印加されることにより導通状態（ＯＮ）にされる。ドレイン側選択トランジスタＳＤＴｒｍｎ’が導通状態にされることにより、選択されたメモリトランジスタＭＴｒ４ｍｎ’のチャネル領域の電圧は、書きこむべきデータに応じて、接地電位Ｖｓｓ又は電源電圧Ｖｄｄにされる。一方、他のドレイン側選択トランジスタＳＤＴｒｍｎは、選択ゲート線ＳＧＤｍが接地電位Ｖｓｓにされることにより、非導通状態（ＯＦＦ）に維持される。
【００８４】
一方、ソース線ＳＬｎが電源電圧Ｖｄｄに維持されると共に、ソース側選択ゲート線ＳＧＳｍ、ＳＧＳｍ’は、いずれも接地電圧Ｖｓｓを印加され、これにより、ソース側選択トランジスタＳＳＴｒｍｎ、ＳＳＴｒｍｎ’はいずれも非導通状態（ＯＦＦ）に維持される。
【００８５】
一方、バックゲートトランジスタに関しては、メモリトランジスタＭＴｒ４ｍｎの下部に位置するバックゲートトランジスタＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’が、バックゲート線ＢＧ２に電圧Ｖｐａｓｓ（８Ｖ）程度が印加されることにより導通状態（ＯＮ）とされる。一方、バックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎは、バックゲート線ＢＧ１に接地電位Ｖｓｓが印加されことにより非導通状態（ＯＦＦ）に維持される。このように、データ書き込みにおいては、全てのバックゲートトランジスタＢＧＴｒが導通せず、少なくとも１つは非導通状態に維持される（この例では、バックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎの２つ）。この点、データ読み出し動作（図１７、図１８）においてはすべてのバックゲートトランジスタＢＧＴｒが導通状態とされるのと異なっている。
【００８６】
ワード線ＷＬｍにおいては、選択されたメモリトランジスタＭＴｒ４ｍｎに接続されるワード線ＷＬｍ４にデータ書き込みのための電圧Ｖｐｇｍ（２０Ｖ以上）が印加され、ワード線ＷＬｍ１〜３、ＷＬｍ５〜８、ＷＬｍ５’〜８’には書き込みがされない程度の高電圧Ｖｐａｓｓ（８Ｖ程度）が印加される。
【００８７】
このような状態に各トランジスタが制御されるので、メモリトランジスタＭＴｒ１ｍｎ’〜ＭＴｒ８ｍｎ’が形成された２本の柱状部ＣＬｍｎ（左側の２本）のみが、ドレイン側選択トランジスタＳＤＴｒｍｎ’を介して、ビット線ＢＬｎから書き込むべきデータに応じた電圧を印加される。一方、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎが形成される２本の柱状部ＣＬｍｎ（右側の２本）はフローティング状態に維持される。
【００８８】
［ソース線ＳＬｎに接続された柱状部ＣＬｍｎに形成されたメモリトランジスタにデータ書き込みを行う場合（Ｐｒｏｇｒａｍ”１”ｏｒ”０”（ＳＬＳｉｄｅ））］
次に、書き込み対象のメモリトランジスタが形成された柱状部ＣＬｍｎがソース線ＳＬｎに接続されている場合を説明する。一例として、ここでは、メモリストリングＭＳｍｎの一番左の柱状部ＣＬｍｎ中に形成されたメモリトランジスタＭＴｒ５ｍｎ’にデータ書き込みを行う場合を説明する。
【００８９】
この場合、ビット線ＢＬｎには、書き込むべきデータに応じた電圧（データ”０”を書き込む場合は接地電位Ｖｓｓ、”１”を書き込む場合は電源電圧Ｖｄｄ）が印加される。
【００９０】
また、ドレイン側選択トランジスタＳＤＴｒｍｎ’が、選択ゲート線ＳＧＤｍ’に電源電圧Ｖｄｄが印加されることにより導通状態（ＯＮ）にされる。加えて、バックゲートトランジスタＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ’が、バックゲート線ＢＧ２に電圧Ｖｐａｓｓ（８Ｖ）程度が印加されることにより導通状態（ＯＮ）とされる。一方、バックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎは、バックゲート線ＢＧ１に接地電位Ｖｓｓが印加されことにより非導通状態（ＯＦＦ）に維持される。このように、ドレイン側選択トランジスタＳＤＴｒｍｎ’及びバックゲートトランジスタＳＧＴｒ２ｍｎ’が導通状態（ＯＮ）にされることにより、選択されたメモリトランジスタＭＴｒ５ｍｎ’のチャネル領域の電圧は、書きこむべきデータに応じて、接地電位Ｖｓｓ又は電源電圧Ｖｄｄにされる。
他のドレイン側選択トランジスタＳＤＴｒｍｎは、選択ゲート線ＳＧＤｍが接地電圧Ｖｓｓにされることにより、非導通状態（ＯＦＦ）にされる。
【００９１】
一方、ソース線ＳＬｎが電源電圧Ｖｄｄに維持されると共に、ソース側選択ゲート線ＳＧＳｍ、ＳＧＳｒｍ’は、いずれも接地電圧Ｖｓｓを印加され、これにより、ソース側選択トランジスタＳＳＴｒｍｎ、ＳＳＴｒｍｎ’はいずれも非導通状態（ＯＦＦ）に維持される。
【００９２】
ワード線ＷＬｍ１〜８、ＷＬｍ５’〜８’においては、選択されたメモリトランジスタＭＴｒ５ｍｎ’に接続されるワード線ＷＬｍ５’にデータ書き込みのための電圧Ｖｐｇｍ（２０Ｖ以上）が印加され、ワード線ＷＬｍ１〜８、ＷＬｍ６’〜８’には書き込みがされない程度の高電圧Ｖｐａｓｓ（８Ｖ程度）が印加される。
【００９３】
このような状態に各トランジスタが制御されるので、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、メモリトランジスタＭＴｒ１ｍｎ’〜ＭＴｒ８ｍｎ’が形成された３本の柱状部ＣＬｍｎ（左側の３本）のみが、ドレイン側選択トランジスタＳＤＴｒｍｎ、ＳＤＴｒｍｎ’を介して、ビット線ＢＬｎから書き込むべきデータに応じた電圧（Ｖｓｓ、Ｖｄｄ）を印加される。ワード線ＷＬｍ１〜４、ＷＬｍ６’〜８’には８Ｖ程度の電圧Ｖｐａｓｓが印加されるので、メモリトランジスタＭＴｒ１ｍｎ〜４ｍｎ、ＭＴｒ１ｍｎ’〜ＭＴｒ４ｍｎ’、ＭＴｒ６ｍｎ’〜ＭＴｒ８ｍｎ’には書き込みはなされない。一方、メモリトランジスタＭＴｒ５ｍｎ〜ＭＴｒ８ｍｎが形成される一番右側の柱状部ＣＬｍｎはフローティング状態に維持される。このため、メモリトランジスタＭＴｒ５ｍｎ〜ＭＴｒ８ｍｎにも書き込みはなされない。
【００９４】
［データ消去動作（Ｅｒａｓｅ）］
最後に、第１の実施の形態の不揮発性半導体記憶装置におけるデータ消去動作を図示は省略して簡単に説明する。
最初に、ビット線ＢＬｎ及びソース線ＳＬｎの電圧の上昇を開始させる。その後、この電圧がいわゆるＧＩＤＬ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ  Ｃｕｒｒｅｎｔ）を起こすのに必要な電圧（５Ｖ程度）となったときに、選択ゲート線ＳＧＤｍ及びＳＧＳｍの電圧の上昇を開始させる。このとき、ビット線ＢＬｎ（及びソース線ＳＬｎ）の電圧と選択ゲート線ＳＧＤｍ（及びびＳＧＳｍ）の電圧との間の差を、ＧＩＤＬ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ  Ｃｕｒｒｅｎｔ）を起こすのに必要な電位差（５Ｖ程度）を維持しつつ、電圧を上昇させる。こうすることにより、選択トランジスタＳＤＴｒｍｎのゲート端付近でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒのボディ部に流れる。ビット線ＢＬｎ及びソース線ＳＬｎの電圧は、最終的にはＶｅｒａ（２０Ｖ）まで上昇させ、選択ゲート線ＳＧＤｍ及びＳＧＳｍの電圧は電圧Ｖｅｒａｇ（例えば１５Ｖ程度）まで上昇させる。なお、バックゲートトランジスタＢＣＴｒのバックゲート線ＢＧ１、ＢＧ２は開放状態（ＯＰＥＮ）とされる。上記の動作により、メモリトランジスタＭＴｒのボディ部には電圧Ｖｅｒａに近い電位が伝達する。従って、消去対象のメモリトランジスタＭＴｒに接続された選択ワード線ＷＬｍを０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子が引き抜かれ、メモリトランジスタＭＴｒのデータの消去を行うことができる。
一方、消去対象でないメモリセルＭＴｒに接続されるワード線ＷＬｍはフローティングとされる。これにより、メモリトランジスタＭＴｒのボディ部の電位の上昇とともに、カップリングによってこれらフローティングのワード線ＷＬｍの電位が上昇する。この場合には、ワード線ＷＬとメモリトランジスタＭＴｒのボティ部との間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００９５】
以上、各動作において各部に印加される電圧を表にまとめると、図２１のようになる。図２１において、「Ｖｄｄ／Ｖｓｓ」の標記は複数の同種の配線のうちの一部が電源電圧Ｖｄｄを与えられ、残りが電源電圧Ｖｓｓを与えられていることを示す。また、（ａｌｌ）は、同種の配線全てに同じ電圧が印加されていることを示す。
【００９６】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体記憶装置を、図２２〜図２４を参照して説明する。図２２は、この第２の実施の形態の半導体記憶装置のメモリトランジスタ領域１２の一部の概略斜視図である。図２３は、このメモリトランジスタ領域１２に形成される１つのメモリストリングＭＳｍｎの等価回路である。図２４は、具体的な形状を示す断面図である。全体構成は、第１の実施の形態（図１）と同様である。なお、図２２〜図２４において、第１の実施の形態と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は適宜省略する。
【００９７】
この実施の形態の半導体記憶装置は、バックゲートトランジスタの構成が第１の実施の形態と異なっている。すなわち、この実施の形態では、１つのメモリストリングＭＳｍｎ当たりに３本のバックゲート線ＢＧ１、ＢＧ２、ＢＧ２’が設けられ、これにより３つのバックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ２’ｍｎが設けられている。３つのバックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ２’ｍｎは、それぞれ１つのメモリストリングＭＳｍｎ中の４本の柱状部ＣＬｍｎの間の位置（換言すれば、２つの柱状部ＣＬｍｎの下端に挟まれる位置）にそれぞれ設けられている（図２３参照）。この点、上述の第１の実施の形態では、１つのメモリＭＳｍｎ当たりに２つのバックゲート線ＢＧ１、ＢＧ２が設けられ、これにより４つのバックゲートトランジスタＢＧＴｒが設けられているのと異なっている。
この第２の実施の形態の場合、バックゲート導電層２４の切れ目に柱状部ＣＬｍｎをアライメントして加工を行う必要があり、その分第１の実施の形態に比べ高い加工精度を要求される。しかし、柱状部ＣＬｍｎの間の連結部にそれぞれバックゲート導電層２４が形成されるので、第１の実施の形態に比べ、バックゲートトランジスタの制御を確実に行うことができる。特に、バックゲートトランジスタＢＧＴｒ１ｍｎのカットオフ特性が向上し、書き込み時にバックゲートトランジスタのリークによる誤書き込みが生じる虞を低減することができる。
【００９８】
具体的な形状においては、図２２及び図２４に示すように、３つのバックゲート導電層２４が、それぞれ４本の柱状部ＣＬｍｎの間の位置において、トレンチ絶縁膜２３に挟まれるように配置され、バックゲート線ＢＧ１、ＢＧ２、ＢＧ２’を形成している。この構成の場合、バックゲート線ＢＧ１により、バックゲートトランジスタＢＧＴｒ１ｍｎを、他のバックゲートトランジスタＢＧＴｒとは独立に制御することができる。本実施の形態の動作は、バックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ２’ｍｎの動作を除いて、第１の実施の形態と同様である。データ読み出し動作の場合には、バックゲートトランジスタＢＧＴｒ１ｍｎ、ＢＧＴｒ２ｍｎ、ＢＧＴｒ２’ｍｎのすべてが導通状態（ＯＮ）とされる。データ書き込み動作の場合には、バックゲートＢＧＴｒ１ｍｎのみが非導通状態（ＯＦＦ）とされ、バックゲートトランジスタＢＧＴｒ２ｍｎ、ＢＧＴｒ２’ｍｎは導通状態（ＯＮ）にされる。その他は第１の実施の形態と同様である。
【００９９】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、１つの連結部ＪＰｍｎに対し４本の柱状部ＣＬｍｎが連結されたメモリストリングＭＳｍｎを形成していたが、本発明はこれに限定されるものではなく、１つの連結部ＪＰｍｎに接続される柱状部ＣＬｍｎの数は、４以上の偶数（２ａ本：但しａは２以上の自然数）であれば良い。そして、その偶数（２ａ本）の柱状部ＣＬｍｎのうち、半分のａ本の柱状部ＣＬｍｎにビット線ＢＬｎが接続され、残りのａ本にソース線ＳＬｎが接続される。
【０１００】
データ読み出しの際における動作も、上記の実施の形態と略同様であり、選択されたメモリトランジスタＭＴｒの位置（ビット線ＢＬｎに接続された柱状部ＣＬｍｎ内か、それともソース線ＳＬｎに接続された柱状部ＣＬｍｎ内か）によって、印加される電圧が異なるようにされている。すなわち、ビット線ＢＬｎに接続される柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒを選択してデータを読み出す場合には、その選択したメモリトランジスタＭＴｒが含まれる柱状部ＣＬｍｎに形成される選択トランジスタＳＤＴｒを導通（ＯＮ）させる。そして、ビット線ＢＬｎに接続される他の柱状部ＣＬｍｎに形成されるドレイン側選択トランジスタＳＤＴｒを非導通状態（ＯＦＦ）に維持する。さらに、ソース線ＳＬｎに接続される複数の柱状部ＣＬｍｎに形成される選択トランジスタＳＳＴｒはすべて導通状態（ＯＮ）にする（すべてを導通状態にする必要は無く、複数であればよい）。この点、上記の実施の形態と同様である。その他の電圧も、図２１（Ｒｅａｄ（ＢＬＳｉｄｅ））で示したのと略同様にすることができる。
【０１０１】
一方、ソース線ＳＬｎに接続される柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒを選択してデータを読み出す場合には、その選択したメモリトランジスタＭＴｒが含まれる柱状部ＣＬｍｎに形成されるソース側選択トランジスタＳＳＴｒｍｎを導通（ＯＮ）させ且つソース線ＳＬｎに接続される他の柱状部ＣＬｍｎに形成されるソース側選択トランジスタＳＳＴｒｍｎを非選択状態（ＯＦＦ）に維持する。加えて、ビット線ＢＬｎに接続される複数の柱状部ＣＬｍｎに形成されるドレイン側選択トランジスタＳＤＴｍｎはすべて導通状態（ＯＮ）にする（すべてを導通状態にする必要は無く、複数であればよい）。この点、上記の実施の形態と同様である。その他の電圧も、図２１（Ｒｅａｄ（ＳＬＳｉｄｅ））で示したのと略同様にすることができる。
【０１０２】
データ書き込み動作の際に各部に印加される電圧も、上記の実施の形態と略同様である。すなわち、ビット線ＢＬｎに接続される柱状部ＣＬｍｎ（第１の柱状部）形成されたメモリトランジスタＭＴｒを選択してデータを書き込む場合には、選択したメモリトランジスタＭＴｒが含まれる柱状部ＣＬｍｎ（第１の柱状部）に形成されるドレイン側選択トランジスタＳＤＴｒを導通させ、当該柱状部ＣＬｍｎに隣接し且つソース線ＳＬｎに接続された別の柱状部ＣＬｍｎ（第２の柱状部）に形成されたソース側選択トランジスタＳＳＴｒを非導通状態に維持する。そして、柱状部ＣＬｍｎ（第１の柱状部）と別の柱状部ＣＬｍｎ（第２の柱状部）とを電気的に接続し且つこれ以外の（同じメモリストリングＭＳｍｎ内の）柱状部ＣＬｍｎを第１の柱状部とは電気的に遮断するようにバックゲートトランジスタＢＧＴｒの導通状態を制御する。その他の電圧も、図２１（Ｐｒｏｇｒａｍ（ＢＬＳｉｄｅ））で示したのと略同様にすることができる。
【０１０３】
一方、ソース線ＳＬｎに接続される柱状部ＣＬｍｎに形成されたメモリトランジスタＭＴｒを選択してデータを書き込む場合には、その選択したメモリトランジスタＭＴｒが含まれる柱状部ＣＬｍｎ（第３の柱状部）に隣接しビット線ＢＬｎに接続された別の柱状部ＣＬｍｎ（第４の柱状部）に形成されたドレイン側選択トランジスタＳＤＴｒを導通させ、第３の柱状部ＣＬｍｎに形成されたソース側選択トランジスタＳＳＴｒは非導通状態に維持する。加えて、第３の柱状部ＣＬｍｎと第４の柱状部ＣＬｍｎとを電気的に接続し且つこれ以外の前記柱状部ＣＬｍｎを第３の柱状部ＣＬｍｎとは電気的に遮断するようにバックゲートトランジスタの導通状態を制御する。その他の電圧も、図２１（Ｐｒｏｇｒａｍ（ＢＬＳｉｄｅ））で示したのと略同様にすることができる。その他の電圧も、図２１（Ｐｒｏｇｒａｍ（ＳＬＳｉｄｅ））で示したのと略同様にすることができる。
【０１０４】
なお、アドレス制御の観点からすると、１つのメモリストリングＭＳｍｎ内の柱状部ＣＬｍｎの数は、単なる偶数ではなく、２のべき乗の数（２ｊ、ただしｊは自然数）とするのが好適である。図２５は、１つの連結部ＪＰｍｎに対し柱状部ＣＬｍｎを８本接続したメモリストリングＭＳを有する半導体記憶装置の等価回路図を示している。８本の柱状部ＣＬｍｎのうち、その半分の４本にビット線ＢＬｎが接続され、残りの３本にソース線ＳＬｎが接続されている。この例では、メモリストリングＭＳｍｎの左端の柱状部ＣＬｍｎにソース線ＳＬｎが接続させ、以後ビット線ＢＬｎとソース線ＢＬｎを２つずつ交互に接続する形態をとっている。これに代えて、ビット線ＢＬｎとソース線ＳＬｎが１本ずつ交互に接続される形態をとることも可能である。
【０１０５】
また、上記の実施の形態では、隣接する２つの柱状部ＣＬｍｎがワード線ＷＬｍを共有している例を示したが、本発明はこれに限定されるものではなく、１つの柱状部ＣＬｍｎ毎にワード線が１本ずつ形成される構成としてもよい（この場合、ワード線の配線ピッチが、第１の実施の形態の半分になる）。
また、上記の実施の形態では、１つのメモリストリングＭＳｍｎ内の複数の柱状部ＣＬｍｎの一端において、最も左側に１本ソース線を配置した後、ビット線ＢＬｎとソース線ＳＬｎを２本ずつ交互に（ＳＬ、ＢＬ、ＢＬ、ＳＬ、ＳＬ、ＢＬ、ＢＬ・・・の順で）配置していたが、本発明はこれに限定されるものではなく、ビット線ＢＬｎ、ソース線ＳＬｎを１本ずつ交互に配置する構成としてもよい。
【符号の説明】
【０１０６】
１００…不揮発性半導体記憶装置、  １２…メモリトランジスタ領域、  １３…ワード線駆動回路、  １４…ソース側選択ゲート線駆動回路、  １５…ドレイン側選択ゲート線駆動回路、  １６…センスアンプ、  １７…ソース線駆動回路、  １８…バックゲートトランジスタ駆動回路、  １９…制御回路、  ２０…バックゲートトランジスタ層、  ３０…メモリトランジスタ層、  ４０…選択トランジスタ層、  Ｂａ…半導体基板、  ＣＬｍｎ…柱状部、  ＪＰｍｎ…連結部、  ＳＣｍｎ…ボディ半導体層、  ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ、ＭＴｒ１ｍｎ’〜ＭＴｒ８ｍｎ’…メモリトランジスタ、  ＷＬｍ…ワード線、  ＳＧＤｍ、ＳＧＤｍ´…ドレイン側ゲート線、  ＳＧＳｍ、ＳＧＳｍ´…ソース側ゲート線、  ＳＳＴｒｍｎ、ＳＳＴｒｍｎ’…ソース側選択トランジスタ、  ＳＤＴｒｍｎ、ＳＤＴｒｍｎ’…ドレイン側選択トランジスタ、ＢＧＴｒ１ｍｎ、ＢＧＴｒ１ｍｎ’、ＢＧＴｒ２ｍｎ、ＢＧＴｒ２ｍｎ’…バックゲートトランジスタ、  ＷＬｃ…階段部、  ＨＩ…中空部、  Ｉ…絶縁膜。
【図１】
2010212518.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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