(57)【要約】【課題】製造コストおよび製造時間の低減を図りつつ、高性能な薄膜トランジスタを備えた配線基板およびその製造方法を提供することを目的とする。【解決手段】  絶縁基板１０１と、絶縁基板１０１上の表示画素部ＤＳＰに配置され、非晶質の第１半導体層ＳＣ１Ａと、第１半導層ＳＣ１Ａの上に積層された微結晶または多結晶の第２半導体層ＳＣ１Ｂとを有する第１薄膜トランジスタＴＦＴ１と、絶縁基板１０１上の駆動回路部ＤＣＴに配置され、第２半導体層ＳＣ１Ｂより電子移動度が高い多結晶の第３半導体層ＳＣ２を有する第２薄膜トランジスタＴＦＴ２と、を備えたことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上の表示画素部に配置され、非晶質の第１半導体層と、前記第１半導層の上に積層された微結晶または多結晶の第２半導体層とを有する第１薄膜トランジスタと、
前記絶縁基板上の駆動回路部に配置され、前記第２半導体層より電子移動度が高い多結晶の第３半導体層を有する第２薄膜トランジスタと、
を備えたことを特徴とする配線基板。
【請求項２】
前記第１半導体層、前記第２半導体層および前記第３半導体層は、シリコンを主成分とする同じ材料であることを特徴とする請求項１に記載の配線基板。
【請求項３】
前記駆動回路部の面積は、前記表示画素部の面積より小さいことを特徴とする請求項１に記載の配線基板。
【請求項４】
前記第３半導体層の厚さは、前記第１半導体層および第２半導体層の厚さの総和と同等であることを特徴とする請求項１に記載の配線基板。
【請求項５】
絶縁基板上の表示画素部および駆動回路部に、非晶質の第１半導体層をプラズマＣＶＤ法により形成する工程と、
前記第１半導体層の上に、微結晶または多結晶の第２半導体層をプラズマＣＶＤ法により形成する工程と、
前記駆動回路部の前記第１半導体層および前記第２半導体層をレーザーアニール処理することによって多結晶の第３半導体層を形成する工程と、
を備えたことを特徴とする配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板およびその製造方法に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと称する）を有する半導体素子についての技術開発が盛んに行われている。薄膜トランジスタは、アクティブマトリクス型の表示装置に広く使用されている。
【０００３】
薄膜トランジスタの半導体層を形成する方法として、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤと称する）法を用いて微結晶および多結晶の半導体層を形成する方法、非晶質の半導体層をレーザーアニール処理することによって多結晶の半導体層を形成する方法がある。例えば、特許文献１によれば、基板に下地層と半導体層とを順に二層以上形成させ、上層の半導体層に照射されたレーザーエネルギーを、上層の半導体層だけでなく、下層の半導体層にもエネルギーを与え、多層構造の半導体薄膜を形成する技術が開示されている。
【０００４】
例えば、特許文献２によれば、ａ−Ｓｉ層を堆積させ、必要部分にレーザーを照射し、ｐｏｌｙ−Ｓｉ層に変換する技術が開示され、画素用ＴＦＴは、チャネル部がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、駆動回路ＴＦＴは、チャネル部にｐｏｌｙ−Ｓｉ層が形成され、ｐｏｌｙ−Ｓｉ層を覆ってａ−Ｓｉ層が形成され、さらにａ−Ｓｉ層の上にｎ＋Ｓｉ層が形成されたボトムゲート型ＴＦＴである構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５８２３４号公報
【特許文献２】特開２００９−６４８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、製造コストおよび製造時間の低減を図りつつ、高性能な薄膜トランジスタを備えた配線基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１態様によれば、絶縁基板と、前記絶縁基板上の表示画素部に配置され、非晶質の第１半導体層と、前記第１半導層の上に積層された微結晶または多結晶の第２半導体層とを有する第１薄膜トランジスタと、前記絶縁基板上の駆動回路部に配置され、前記第２半導体層より電子移動度が高い多結晶の第３半導体層を有する第２薄膜トランジスタと、を備えたことを特徴とする配線基板が提供される。
【０００８】
本発明の第２態様によれば、絶縁基板上の表示画素部および駆動回路部に非晶質の第１半導体層をプラズマＣＶＤ法により形成する工程と、前記第１半導体層の上に、微結晶または多結晶の第２半導体層をプラズマＣＶＤ法により形成する工程と、前記駆動回路部の前記第１半導体層および前記第２半導体層をレーザーアニール処理することによって多結晶の第３半導体層を形成する工程と、を備えたことを特徴とする配線基板の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、製造コストおよび製造時間の低減を図りつつ、高性能な薄膜トランジスタを備えた配線基板およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、この発明の一実施の形態に係る配線基板の構成を概略的に示す平面図である。
【図２】図２は、図１に示した配線基板の表示画素部の第１薄膜トランジスタおよび駆動回路部の第２薄膜トランジスタの構成を概略的に示す断面図である。
【図３】図３は、この発明の一実施の形態に係る配線基板の製造方法を説明するための図であり、配線基板用のマザー基板を示す図である。
【図４】図４は、この発明の一実施の形態に係る配線基板の製造方法を説明するための図であり、非晶質および微結晶の半導体層を形成する工程を示す図である。
【図５】図５は、この発明の一実施の形態に係る配線基板の製造方法を説明するための図であり、非晶質および微結晶の半導体層にレーザー光を照射する工程を示す図である。
【図６】図６は、この発明の一実施の形態に係る配線基板の製造方法を経て、第１半導体層、第２半導体層および第３半導体層が形成された状態を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一態様について、図面を参照しながら詳細に説明する。なお、各図において、同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
まず、表示パネルに適用可能な配線基板について説明する。表示パネルとしては、液晶表示パネル、プラズマ表示パネル、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ、以下ＥＬと称する）表示パネルなどがあり、特に種類は問わない。この実施の形態においては、特に、表示パネルとして有機ＥＬ表示パネルを適用した例について説明する。
【００１３】
図１に示すように、配線基板１００は、画像を表示する表示画素部ＤＳＰにおいて、各画素ＰＸに有機ＥＬ素子ＯＬＥＤなどを備えている。さらに、配線基板１００は、表示画素部ＤＳＰの周辺の駆動回路部ＤＣＴにおいて、ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、以下ＩＣと称する）が一体化され、表示画素部ＤＳＰの画素ＰＸを駆動させる駆動信号を供給する駆動回路ＣＴを備えている。駆動回路ＣＴは、例えば、ゲートドライバやソースドライバなどである。
【００１４】
図２に示すように、配線基板１００は、ガラス板や石英板などの光透過性を有する絶縁基板１０１を用いて形成されている。絶縁基板１０１の上には、アンダーコート層１１１が配置されている。このアンダーコート層１１１は、例えば、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯ２）によって形成されている。アンダーコート層１１１の上において、表示画素部ＤＳＰには、第１薄膜トランジスタＴＦＴ１の半導体層ＳＣ１が配置されており、駆動回路部ＤＣＴには、第２薄膜トランジスタＴＦＴ２の半導体層ＳＣ２が配置されている。第１薄膜トランジスタＴＦＴ１の半導体層ＳＣ１および第２薄膜トランジスタＴＦＴ２の半導体層ＳＣ２は、シリコンが主成分である。
【００１５】
第１薄膜トランジスタＴＦＴ１は、半導体層ＳＣ１として非晶質の第１半導体層ＳＣ１Ａと、第１半導体層ＳＣ１Ａの上に積層された微結晶または多結晶の第２半導体層ＳＣ１Ｂとを有している。第１半導体層ＳＣ１Ａは構成分子がほとんど規則性を持たずに配列している。一方、第２半導体層ＳＣ１Ｂは構成分子が部分的に規則性を持って配列している。つまり、第２半導体層ＳＣ１Ｂは、構成分子が規則正しく配列した結晶の集合によって形成されている。
【００１６】
第２薄膜トランジスタＴＦＴ２の半導体層ＳＣ２は、多結晶の第３半導体層である（以下、第２薄膜トランジスタＴＦＴ２の半導体層ＳＣ２を第３半導体層ＳＣ２と称する）。第３半導体層ＳＣ２も第２半導体層ＳＣ１Ｂも多結晶の半導体層であるが、第３半導体層ＳＣ２の方が第２半導体層ＳＣ１Ｂよりも多結晶を構成する一つの結晶の大きさが大きい。言い換えると、第３半導体層ＳＣ２の方が、第２半導体層ＳＣ１Ｂよりも、単位面積あたりの一つの結晶の数が少ない。
【００１７】
多結晶の半導体層は、多結晶を構成する一つの結晶のサイズが大きいほど、半導体層中の電子の移動のしやすさをあらわす電子移動度が大きくなる。従って、第２半導体層ＳＣ１Ｂよりも第３半導体層ＳＣ２の方が、電子移動度が高い。第３半導体層ＳＣ２の厚さは、半導体層ＳＣ１の厚さ、つまり第１半導体層ＳＣ１Ａおよび第２半導体層ＳＣ１Ｂの厚さの総和と同等である。
【００１８】
第１薄膜トランジスタＴＦＴ１の半導体層ＳＣ１および第２薄膜トランジスタＴＦＴ２の半導体層ＳＣ２は、ゲート絶縁膜１１２によって被覆されている。また、ゲート絶縁膜１１２は、アンダーコート層１１１の上にも配置されている。このゲート絶縁膜１１２は、例えば、窒化シリコンによって形成されている。
【００１９】
ゲート絶縁膜１１２の上において、表示画素部ＤＳＰには、第２半導体層ＳＣ１Ｂの直上に第１薄膜トランジスタＴＦＴ１の第１ゲート電極Ｇ１が配置されている。また、ゲート絶縁膜１１２の上において、駆動回路部ＤＣＴには、第３半導体層ＳＣ２の直上に第２ゲート電極Ｇ２が配置されている。第１ゲート電極Ｇ１および第２ゲート電極Ｇ２は、パッシベーション膜１１３によって被覆されている。また、パッシベーション膜１１３は、ゲート絶縁膜１１２の上にも配置されている。このパッシベーション膜１１３は、例えば、窒化シリコンによって形成されている。
【００２０】
パッシベーション膜１１３の上において、表示画素部ＤＳＰには、第１薄膜トランジスタＴＦＴ１の第１ソース電極Ｓ１および第１ドレイン電極Ｄ１が配置されている。また、パッシベーション膜１１３の上において、駆動回路部ＤＣＴには、第２薄膜トランジスタＴＦＴ２の第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が配置されている。第１ソース電極Ｓ１および第１ドレイン電極Ｄ１は、第２半導体層ＳＣ１Ｂにコンタクトホールを介して接続されている。第２ソース電極Ｓ２および第２ドレイン電極Ｄ２は、第３半導体層ＳＣ２にコンタクトホールを介して接続されている。第１ソース電極Ｓ１、第１ドレイン電極Ｄ１、第２ソース電極Ｓ２および第２ドレイン電極Ｄ２は、絶縁膜１１４によって被覆されている。また、絶縁膜１１４は、パッシベーション膜１１３の上にも配置されている。絶縁膜１１４は、例えば、有機材料によって形成されている。
【００２１】
絶縁膜１１４の上において、表示画素部ＤＳＰには、有機ＥＬ素子ＯＬＥＤを構成する画素電極ＰＥが配置されている。画素電極ＰＥは、第１薄膜トランジスタＴＦＴ１の第１ドレイン電極Ｄ１にコンタクトホールを介して接続されている。さらに、絶縁膜１１４の上において、表示画素部ＤＳＰには、隔壁ＰＩが配置されている。有機ＥＬ素子ＯＬＥＤを構成する有機層ＯＲＧは、画素電極ＰＥの上に配置されている。有機ＥＬ素子ＯＬＥＤを構成する対向電極ＣＥは、有機層ＯＲＧの上に配置されている。
【００２２】
このような構成において、第１薄膜トランジスタＴＦＴ１の半導体層ＳＣ１は、微結晶または多結晶の第２半導体層ＳＣ１Ｂを有している。微結晶または多結晶の半導体層の電子移動度は、非晶質のみの半導体層の電子移動度より高い。このため、第１薄膜トランジスタＴＦＴ１は、非晶質の半導体層のみによって形成された薄膜トランジスタと比較して、電子移動度が高く高速動作が可能であるため、小型化が可能であり、表示画素部ＤＳＰの画素回路を構成する薄膜トランジスタとして十分な特性を得ることが可能となる。本実施形態によれば、表示画素部ＤＳＰの第１薄膜トランジスタＴＦＴ１として高性能な薄膜トランジスタを備えた配線基板１００を提供することが可能となる。
【００２３】
また、このような構成において、第２薄膜トランジスタＴＦＴ２の第３半導体層ＳＣ２の電子移動度は、第２半導体層ＳＣ１Ｂの電子移動度より高い。当然のことながら、第３半導体層ＳＣ２の電子移動度は、半導体層ＳＣ１の電子移動度よりも高い。このため、第２薄膜トランジスタＴＦＴ２は、第１薄膜トランジスタＴＦＴ１と比較して高速動作が可能である。このような第２薄膜トランジスタＴＦＴ２は、駆動回路部ＤＣＴに配置された駆動回路ＣＴのドライバＩＣとして十分な特性を得ることが可能となる。本実施形態によれば、駆動回路部ＤＣＴの第２薄膜トランジスタＴＦＴ２として高性能な薄膜トランジスタを備えた配線基板１００を提供することが可能となる。
【００２４】
また、表示画素部ＤＳＰの画素回路としての第１薄膜トランジスタＴＦＴ１と、駆動回路部ＤＣＴのドライバＩＣとしての第２薄膜トランジスタＴＦＴ２とを、同一の配線基板１００に一体的に形成することが可能となるため、部品点数が減少し、表示パネルの小型化も可能となる。
【００２５】
次に、上述した配線基板１００の製造方法の一例について説明する。
【００２６】
図３に示すように、配線基板１００用のマザー基板１００Ｍとして絶縁基板を用意する。図４に示すように、マザー基板１００Ｍ上の表示画素部ＤＳＰおよび駆動回路部ＤＣＴに、アンダーコート層１１１である窒化シリコンまたは酸化シリコンあるいは両方を形成した。続いて、アンダーコート層１１１上の表示画素部ＤＳＰおよび駆動回路部ＤＣＴに、プラズマＣＶＤ法により、シリコンを主成分とする非晶質の第１半導体層ＳＣ１Ａを例えば５ｎｍ〜５０ｎｍ形成した。さらに、第１半導体層ＳＣ１Ａの上に、プラズマＣＶＤ法により、第１半導体層ＳＣ１Ａと同じ材料で微結晶または多結晶の第２半導体層ＳＣ１Ｂを例えば１０ｎｍ〜１００ｎｍ形成した。そして、第１半導体層ＳＣ１Ａおよび第２半導体層ＳＣ１Ｂの脱水素処理をした。
【００２７】
図５に示すように、駆動回路部ＤＣＴの第１半導体層ＳＣ１Ａおよび第２半導体層ＳＣ１Ｂにのみレーザー光ＬＡを照射し、第１半導体層ＳＣ１Ａおよび第２半導体層ＳＣ１Ｂをレーザーアニール処理した。このとき、表示画素部ＤＳＰにはレーザー光ＬＡは照射しない。これにより、図６に示すように、駆動回路部ＤＣＴには、多結晶の第３半導体層ＳＣ２が形成された。この第３半導体層ＳＣ２では、その表層からアンダーコート層１１１の界面付近までシリコンが結晶化されている。このような多結晶の第３半導体層ＳＣ２の厚さは、レーザー光ＬＡを照射する前の第１半導体層ＳＣ１Ａおよび第２半導体層ＳＣ１Ｂの厚さの総和と略同等である。
【００２８】
なお、このレーザーアニール処理に用いられるレーザー光源は、例えば、ガスレーザや、固体レーザーであるが、ここでは、エキシマレーザーを使用した。レーザー光源から照射されたレーザー光ＬＡの出力（波長、エネルギー）は、第２半導体層ＳＣ１Ｂに吸収されるように調整した。
【００２９】
次に、表示画素部ＤＳＰにおいて、第１薄膜トランジスタＴＦＴ１の第１半導体層ＳＣ１Ａおよび第２半導体層ＳＣ１Ｂをフォトリソグラフィー法によりパターニングし、第１半導体層ＳＣ１Ａの上に第２半導体層ＳＣ１Ｂを積層した２層構造の半導体層ＳＣ１を得た。また、駆動回路部ＤＣＴにおいて、第２薄膜トランジスタＴＦＴ２の第３半導体層ＳＣ２をフォトリソグラフィー法によりパターニングした。
【００３０】
そして、第１薄膜トランジスタＴＦＴ１の半導体層ＳＣ１および第２薄膜トランジスタＴＦＴ２の第３半導体層ＳＣ２を覆うゲート絶縁膜１１２を形成した。ゲート絶縁膜１１２の上に、第１薄膜トランジスタＴＦＴ１のゲート電極Ｇ１および第２薄膜トランジスタＴＦＴ２のゲート電極Ｇ２を形成した。次に、ゲート絶縁膜１１２の上に、ゲート電極Ｇを覆うパッシベーション膜１１３を形成した。
【００３１】
そして、パッシベーション膜１１３の上に、第１薄膜トランジスタＴＦＴ１のソース電極Ｓ１およびドレイン電極Ｄ１を形成し、第２薄膜トランジスタＴＦＴ２のソース電極Ｓ２およびドレイン電極Ｄ２を形成した。さらに、パッシベーション膜１１３の上に、第１ソース電極Ｓ１、第１ドレイン電極Ｄ１、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を覆う絶縁膜１１４を形成した。
【００３２】
続いて、表示画素部ＤＳＰにおいて、絶縁膜１１４の上に画素電極ＰＥを成膜した。次に、画素電極ＥＰの上に、有機層ＯＲＧを成膜した。そして、有機活性層６２の上に対向電極ＣＥを成膜した。このような工程により、配線基板１００が形成される。
【００３３】
このような製造方法において、レーザーアニール処理では、駆動回路部ＤＣＴにレーザー光源によって照射されたレーザー光ＬＡのエネルギーの一部は第２半導体層ＳＣ１Ｂを透過し、第１半導体層ＳＣ１Ａに熱として吸収される。第２半導体層ＳＣ１Ｂの温度は、熱を吸収して上昇する。
【００３４】
第１半導体層ＳＣ１Ａを温度上昇させた熱の一部は、上層の第２半導体層ＳＣ１Ｂに伝播する。このとき第２半導体層ＳＣ１Ｂの構成分子の配列は、熱が伝播する前よりも規則正さが乱れた状態になっている。
【００３５】
そして、第１半導体層ＳＣ１Ａからの熱の伝播が止まると、第２半導体層ＳＣ１Ｂの温度は徐々に温度が下がり始め、それに伴って第２半導体層ＳＣ１Ｂを構成する分子が再結晶化する。再結晶化した後の第２半導体層ＳＣ１Ｂの構成分子は再び規則正しく配列した多結晶になる。再結晶化した後の第２半導体層ＳＣ１Ｂを形成する一つの結晶の大きさは、熱が加えられる前の第２半導体層ＳＣ１Ｂを形成する一つの結晶よりも大きくなっている。
【００３６】
また、第１半導体層ＳＣ１Ａは、第２半導体層ＳＣ１Ｂが再結晶化されるに伴って多結晶になる。この多結晶は、一つの結晶の大きさが第２半導体層ＳＣ１Ｂと同じ大きさである。第１半導体層ＳＣ１Ａと第２半導体層ＳＣ１Ｂとは同じ材料で形成されているので、第１半導体層ＳＣ１Ａと第２半導体層ＳＣ１Ｂとの境界はなくなり、連続した一繋がりの多結晶の第３半導体層ＳＣ２が形成される。
【００３７】
このようにして、第２半導体層ＳＣ１Ｂよりも一つの結晶の大きさが大きな多結晶の第３半導体層ＳＣ２を得ることができる。つまり、第１半導体層ＳＣ１Ａと第２半導体層ＳＣ１Ｂよりも電子移動度が高い多結晶の第３半導体層ＳＣ２を形成できる。
【００３８】
結晶は、再結晶化するときの温度変化が緩やかであると、大きな結晶に成長しやすい。本実施形態に係る製造方法によれば、第１半導体層ＳＣ１Ａの温度を上昇させた熱を使って、第２半導体層ＳＣ１Ｂをゆっくりと再結晶化させるので、第２半導体層ＳＣ１Ｂを形成する結晶を大きくすることができる。
【００３９】
レーザーアニール処理によって形成された第３半導体層ＳＣ２の電子移動度は、プラズマＣＶＤ法によって形成された第２半導体層ＳＣ１Ｂの電子移動度と比較して高い。つまり、本実施形態に係る製造方法によれば、駆動回路部ＤＣＴの第２薄膜トランジスタＴＦＴ２の第３半導体層ＳＣ２がレーザーアニール処理によって形成されているため、電子移動度の高い、高性能な第２薄膜トランジスタＴＦＴ２を有する配線基板１００の製造方法を提供することができる。
【００４０】
また、このような製造方法において、駆動回路部ＤＣＴのみにレーザーアニール処理が行われるため、配線基板１００の略全面にレーザー光ＬＡを照射する場合と比較して、レーザーアニール処理に要する時間を短縮することができる。
【００４１】
また、駆動回路部ＤＣＴの面積は、表示画素部ＤＳＰの面積より小さいため、レーザー光ＬＡを照射する領域は、レーザー光ＬＡを照射しない領域よりも小さくなる。つまり、本実施形態に係る製造方法によれば、配線基板１００の製造時間の低減を図ることが可能な製造方法を提供することができる。
【００４２】
レーザーはエキシマレーザーに限らず、その他の種類のレーザーを使用することも可能である。例えばグリーンレーザーなどを使用することも可能である。グリーンレーザーを使用するとエキシマレーザーと違ってガスの配管を交換する必要がないので、ランニングコストの低減を図ることが可能な製造方法を提供することができる。
【００４３】
さらに、本実施形態に係る配線基板１００の製造方法によれば、プラズマＣＶＤ法を用いて微結晶または多結晶の第２半導体層ＳＣ１Ｂを有している第１薄膜トランジスタＴＦＴ１が形成されている。プラズマＣＶＤ法を用いると、レーザー光ＬＡを照射することなく、微結晶および多結晶の半導体層を形成することが可能である。このため、第１薄膜トランジスタＴＦＴ１の製造時間は、レーザーアニール処理によって形成された薄膜トランジスタの製造時間と比較して、短くすることが可能となる。つまり、本実施形態に係る製造方法によれば、製造時間の低減を図りつつ、表示画素部ＤＳＰの第１薄膜トランジスタＴＦＴ１として十分な特性を得ることが可能な第１薄膜トランジスタＴＦＴ１を有する配線基板１００の製造方法を提供することが可能となる。
【００４４】
以上説明したように、製造コストおよび製造時間の低減を図りつつ、高性能な薄膜トランジスタを備えた配線基板およびその製造方法を提供することが可能となる。
【００４５】
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００４６】
１０１…絶縁基板  ＤＳＰ…表示画素部  ＤＣＴ…駆動回路部  ＳＣ１Ａ…第１半導体層  ＳＣ１Ｂ…第２半導体層  ＴＦＴ１…第１薄膜トランジスタ  ＴＦＴ２…第２薄膜トランジスタ  ＳＣ２…第３半導体層
【図１】
2010278060.tif 000003
【図２】
2010278060.tif 000004
【図３】
2010278060.tif 000005
【図４】
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【図５】
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【図６】
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