(57)【要約】【課題】ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止する。【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４が、この順で積層されたゲート構造を有しており、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４は、強誘電体膜３を加熱処理によって形成する焼成温度で非晶質である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、
前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されていることを特徴とする強誘電体ゲート電界効果トランジスタ。
【請求項２】
前記非結晶性絶縁体膜は、Ｈｆ、Ｓｉ、Ｏ及びＮを含むＨｆ系絶縁体膜であることを特徴とする請求項１に記載の強誘電体ゲート電界効果トランジスタ。
【請求項３】
前記Ｈｆ系絶縁体膜は、ＨｆαＳｉβＯ２αＮ４β／３からなり、α＋β＝１かつ０．７≦α≦０．８かつ０．２≦β≦０．３を満たしていることを特徴とする請求項２に記載の強誘電体ゲート電界効果トランジスタ。
【請求項４】
前記Ｈｆ系絶縁体膜のＳｉＯ２換算膜厚をＸｎｍとするとき、０．８≦Ｘ≦２．０を満たしていることを特徴とする請求項２又は３に記載の強誘電体ゲート電界効果トランジスタ。
【請求項５】
前記強誘電体膜は、ＳｒＢｉ２Ｔａ２Ｏ９からなることを特徴とする請求項１から４までのいずれか１項に記載の強誘電体ゲート電界効果トランジスタ。
【請求項６】
前記第２絶縁体膜に対して、前記強誘電体膜が存在している側と異なる側には、有機半導体膜が形成されており、
前記有機半導体膜は、Ｃ６０分子膜からなることを特徴とする請求項１から５までのいずれか１項に記載の強誘電体ゲート電界効果トランジスタ。
【請求項７】
前記基板の材料は、Ｓｉであることを特徴とする請求項１から６までのいずれか１項に記載の強誘電体ゲート電界効果トランジスタ。
【請求項８】
前記焼成温度は、セ氏７００度以上、１０５０度以下であることを特徴とする請求項１から７までのいずれか１項に記載の強誘電体ゲート電界効果トランジスタ。
【請求項９】
前記第２絶縁体膜と、前記有機半導体膜との間に、自己組織化単分子膜が形成されていることを特徴とする請求項６に記載の強誘電体ゲート電界効果トランジスタ。
【請求項１０】
請求項１から９までのいずれか１項に記載の強誘電体ゲート電界効果トランジスタを用いたメモリ素子。
【請求項１１】
基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されている強誘電体ゲート電界効果トランジスタの製造方法であって、
前記基板上に前記第１絶縁体膜を形成する第１絶縁体膜形成工程と、
前記第１絶縁体膜の上に、前記強誘電体膜を、前記焼成温度で加熱処理によって形成する強誘電体膜形成工程と、
前記強誘電体膜の上に前記第２絶縁体膜を形成する第２絶縁体膜形成工程とを含むことを特徴とする強誘電体ゲート電界効果トランジスタの製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体ゲート電界効果トランジスタ及びそれを用いたメモリ素子に関し、より詳細には、ゲート構造にＩＦＩ（Insulator Ferroelectric Insulator）構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
ユビキタス社会の集積回路におけるメモリに必要な条件として、不揮発性、高速動作及び低消費電力などが求められている。
【０００３】
このような条件を満たす有力なメモリの候補として、強誘電体メモリが挙げられ、研究開発が積極的に行われている。
【０００４】
強誘電体メモリにおいて、現在実用化されているものの一つに、強誘電体キャパシタ型のメモリがある。
【０００５】
強誘電体キャパシタ型のメモリとは、一つのＭＯＳ（Metal Oxide Semiconductor）トランジスタと、一つの強誘電体キャパシタから構成されるメモリセル（以下「１Ｔ１Ｃ型」という）を有するものである。特許文献１には、このような強誘電体キャパシタ型のメモリの例が開示されている。
【０００６】
しかし、１Ｔ１Ｃ型の強誘電体キャパシタ型のメモリでは、書き込み時にはワード線でセルを選択し、ビット線とプレート線との間に電圧をかけて強誘電体キャパシタを上または下向きに分極させる。
【０００７】
また、読み出し時はパルス電圧を加えて分極反転による電流が流れたかどうかで「１」及び「０」を判定する。この時、元の状態によらず分極は電圧方向を向く（同じ方向だったら電流が流れずそのまま、反対だったら反転して電流が生じる）ので、破壊読出しとなる。このため、読み出した情報を再書き込みしている。
【０００８】
すなわち、１Ｔ１Ｃ型メモリでは、データを読み出す際に書き込まれているデータを変えてしまうという破壊読み出しの特徴があるため、データを読み出した後に、再度読み出したデータを入れなおす動作が必要であるという問題点がある。
【０００９】
さらに、その他、二つのＭＯＳトランジスタと、二つの強誘電体キャパシタで構成される２Ｔ２Ｃ型のメモリでは、読み出し時の情報破壊を防ぐことが可能となるが、メモリセルのサイズが非常に大きくなってしまう。
【００１０】
また、強誘電体キャパシタ型のメモリは、実用可能となっている１Ｔ１Ｃ型であってもメモリセルのサイズが大きく大容量化しづらいという問題点がある。
【００１１】
以上より、強誘電体キャパシタ型のメモリでは、メモリセルのサイズを小さくして大容量化を可能としつつ、非破壊読み出しを可能とすることが困難である。
【００１２】
また、実用化されている強誘電体キャパシタ型のメモリでは、強誘電体材料としてＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３：ただし、０＜Ｘ＜１）が使用されているものがある。
【００１３】
ＰＺＴは、比誘電率（４５０〜１０００：真空の誘電率に対する物質の誘電率の比）が、高すぎるという問題点がある。なお、残留分極量は、２５μＣ／ｃｍ２程度である。
【００１４】
また、ＰＺＴは、有害な鉛（Ｐｂ）を用いるため、融点が低い（セ氏８００〜９００度）、環境規制に対応できないという問題点がある。
【００１５】
また、ＰＺＴは、高温処理に耐える白金や金などを電極に用いると膜疲労が激しく、１０７回以下で残留分極が顕著に減少するという問題点もある。
【００１６】
このような問題点を克服する従来技術として、強誘電体ゲート電界効果トランジスタ型のメモリがある。強誘電体ゲート電界効果トランジスタ型とは、メモリセルのサイズの小さい１つのトランジスタから構成されるメモリセル（以下「１Ｔ型」という）を有するものである。上記１つのトランジスタは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタのInsulator（絶縁体）の部分に強誘電体（Ferroelectric）を使用した構造を持つトランジスタである。なお、ＭＩＳのＭは金属、Ｉは絶縁体、Ｓは半導体のことである。また、読み出し時に強誘電体の分極方向は変化しないので理論上は、非破壊読み出しが可能となるが、ゲート絶縁膜部分の界面リーク電流が大きく、現時点での実用化は困難となっている。
【００１７】
強誘電体ゲート電界効果トランジスタ型のメモリ（以下「ＭＦＳ型メモリ」という、但し、Ｆは、Ferroelectric「強誘電体」の略である）は、１Ｔ型のメモリを実現できるので、強誘電体キャパシタ型のメモリに比べて微細化に適し、さらに非破壊読み出しが可能であるので再度の書き込みが不要であり、読み出しにかかる時間が短縮されるという特徴を有するため、次世代の不揮発性メモリとして注目されている。
【００１８】
また、ＭＦＳ型メモリは、メモリサイズが強誘電体キャパシタ型のメモリに比べ小さくなり、大容量化が期待できる。
【００１９】
このような、ＭＦＳ型メモリに使用される強誘電体に適した材料の条件として、残留分極値が小さい、ヒステリシスの矩形（形状の状態）が良い、比誘電率が小さい、疲労耐性やインプリント耐性が高い等が必要とされる。
【００２０】
なお、インプリント耐性とは、同一方向に複数回パルス電圧を印加した後では、逆方向のパルス電圧を印加しても１回では完全に分極反転しない場合があり、これをインプリント現象といい、このインプリント現象に対する耐性のことである。
【００２１】
これらを満たす材料としては、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２））がある。なお、上述したＰＺＴは、比誘電率の高さや、有害なＰｂ（鉛）が入っていることから、強誘電体材料の候補としてはあまり好ましくない。
【００２２】
ＭＦＳ型メモリのゲート構造の類型としてはその他、ＭＦＳ構造、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造がある。特許文献２には、ＭＦＭＩＳ構造のＭＦＳ型メモリの例が開示されている。
【００２３】
このＭＦＭＩＳ構造では、強誘電体膜（Ｆ）の分圧ＶＦを十分な大きさとするためには、ゲート（Ｍ）に比較的大きな電圧を印加する必要があるという問題点がある。
【００２４】
特許文献２では、このような問題点を克服するために強誘電体を混晶Ｓｒ２（Ｔａ１−ｘＮｂｘ）２Ｏ７の薄膜により構成して、その誘電率を低くし、融点を高くしている。
【００２５】
一方、絶縁体膜（Ｉ）の材料として比誘電率の高い絶縁体材料を選び、膜厚を薄くする研究も盛んに行われている。
【００２６】
しかしながら、絶縁体膜（Ｉ）の膜厚を薄くし過ぎると絶縁体膜（Ｉ）及びゲート（Ｍ）間にリーク電流（漏れ電流）が流れてしまい、トランジスタの電気特性が劣化してしまうという問題点が生じる。
【００２７】
一方、近年、ＩＶ族半導体や化合物半導体に代わり、有機半導体をチャネル材料に用いる電界効果トランジスタの研究が盛んになってきている。
【００２８】
例えば、特許文献３及び非特許文献１には、有機半導体を使用した電界効果トランジスタの例が開示されている。
【００２９】
有機半導体を使用した電界効果トランジスタの特徴としては、有機半導体膜の形成温度が低いためプラスチックフィルム上に形成できることが挙げられる。
【００３０】
有機半導体を使用した電界効果トランジスタは、機械的でフレキシブルで、軽く、耐衝撃性に優れ、さらには薄膜化が容易な電界効果トランジスタを作成可能な技術として期待が高まっている。また、有機半導体を使用した電界効果トランジスタを用いれば、印刷プロセスを利用して、低コストで大面積の集積回路を作製できるというメリットもある。
【００３１】
以上のように、有機半導体を用いた電界効果トランジスタは、落としても壊れず、曲げることができ、そして軽量の壁掛けテレビや、丸めて運べる、服のように身に着けられるコンピューターを実現するために必要な技術となってきている。
【特許文献１】特開２００７−１１５７３３（平成１９年  ５月１０日公開）
【特許文献２】特開平１０  ‐３２６８７２（平成１０年１２月  ８日公開）
【特許文献３】特開２００６‐  １３４６８（平成１８年  １月１２日公開）
【非特許文献１】S. Steudl et al. “Influence of the dielectric roughness on the performance of pentacene transistors” Appl. Phys. Lett. 85 （2004） 4400 （発行日  ２００４年１１月８日）
【非特許文献２】著者  奈良安雄、「メタルゲート／高比誘電率絶縁体膜スタックの最前線」、応用物理、第７６巻、第９号、p.1006-1012 （2007）（発行日  ２００７年９月１０日）
【発明の開示】
【発明が解決しようとする課題】
【００３２】
上述したように、特許文献１に開示された強誘電体キャパシタ型のメモリでは、破壊読み出しの特徴があるため、データを読み出した後に、再度読み出したデータを入れなおす動作が必要であるという問題点がある。また、メモリセルのサイズが大きく大容量化しづらいという問題点がある。
【００３３】
また、強誘電体材料としてＰＺＴは、比誘電率が、高すぎるという問題点がある。また、ＰＺＴはＰｂ（鉛）を含むため、融点が低いという問題点もある。
【００３４】
また、特許文献２に開示されたＭＦＭＩＳ構造のＭＦＳ型メモリでは、ゲートに、強誘電体膜以外に絶縁体膜が存在するので、ゲートに印加される電圧値に対し、強誘電体膜に印加される電圧値が低下し、強誘電体膜が分極反転することが困難となるという問題点がある。      
【００３５】
さらに、非特許文献１に開示された有機電界効果トランジスタでは、有機半導体膜に接する絶縁体膜の表面が粗いと、有機電界効果トランジスタの電気特性を劣化させるという問題点がある。例えば、トランジスタにおけるドレイン電流などの電流値及びキャリア移動度が下がってしまうという問題点がある。       
【００３６】
ところで、このようなＭＦＳ型メモリのうち、ＭＩＦＩＳ構造では、基板（Ｍ、ゲート電極）、絶縁体膜（Ｉ）、強誘電体膜（Ｆ）、絶縁体膜（Ｉ）、及び半導体膜（Ｓ）がこの順で積層されており、ゲート構造にＩＦＩ構造が含まれている。
【００３７】
しかし、この従来のＭＩＦＩＳ構造のメモリでは、強誘電体膜を形成するために、高温で焼成した際に、絶縁体膜が結晶化しその表面が凸凹になるため、強誘電体膜の表面も凸凹になり、絶縁体膜に接した半導体膜などにかかる電界にばらつきが生じてしまうという問題点がある。
【００３８】
また、例えば、半導体膜を有機半導体膜で形成した場合、上述した強誘電体膜の表面の凹凸により、有機半導体分子の配列特性が悪くなり、強誘電体膜及びゲート電極間若しくは強誘電体膜及び有機半導体膜間のリーク電流値が大きくなり、さらにドレイン電流などのキャリア移動度が低くなってしまうというように、トランジスタの電気特性が劣化してしまうという問題点がある。
【００３９】
本発明は、前記従来の問題点に鑑みなされたものであって、その目的は、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００４０】
本発明の強誘電体ゲート電界効果トランジスタは、前記課題を解決するために、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されていることを特徴としている。
【００４１】
また、本発明の強誘電体ゲート電界効果トランジスタの製造方法は、前記課題を解決するために、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されている強誘電体ゲート電界効果トランジスタの製造方法であって、前記基板上に前記第１絶縁体膜を形成する第１絶縁体膜形成工程と、前記第１絶縁体膜の上に、前記強誘電体膜を、前記焼成温度で加熱処理によって形成する強誘電体膜形成工程と、前記強誘電体膜の上に前記第２絶縁体膜を形成する第２絶縁体膜形成工程とを含むことを特徴としている。
【００４２】
前記構成及び方法によれば、本発明の強誘電体ゲート電界効果トランジスタは、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順に積層されている。
【００４３】
ここで、第１絶縁体膜及び第２絶縁体膜をＩ（Insulator）、強誘電体膜をＦ（Ferroelectric）とすると、強誘電体ゲート電界効果トランジスタは、ＩＦＩ型構造を含むゲート構造有していることになる。
【００４４】
このようなＩＦＩ型構造を含むゲート構造を持つ強誘電体ゲート電界効果トランジスタの例としては、ＭＩＦＩＳ型、及びＳＩＦＩＳ型のゲート構造を有するものなどが列挙できる。
【００４５】
なお、最初に綴られるＭ（金属基板）またはＳ（Ｓｉ基板）の部分は、通常ゲート電極として使用され、これらを纏めてＭとし、以降、ＭＩＦＩＳ型、及びＳＩＦＩＳ型を纏めてＭＩＦＩＳ型ゲート構造という。
【００４６】
なお、最後に綴られるＳは半導体であり、Ｓｉ半導体膜であっても良いし、以下で説明する有機半導体膜であっても良い。
【００４７】
このようなＭＩＦＩＳ型ゲート構造を有する強誘電体ゲート電界効果トランジスタによれば、１トランジスタで１つのメモリセルを構成することが可能になるので、メモリサイズを小さくしつつ、非破壊読み出しが可能なＭＦＳ型のメモリを提供することができる。
【００４８】
また、強誘電体膜の両面に第１絶縁体膜及び第２絶縁体膜を形成するので、強誘電体膜の構成要素の、第１絶縁体膜に接する基板中、または（第２絶縁体膜に接して他の物質膜が形成される場合には、その物質膜）への拡散を防止することができるので、強誘電体膜の構成要素の拡散による強誘電体特性の劣化を防止することができる。
【００４９】
なお、強誘電体特性について説明すると、強誘電体膜は、外部電場を印加すると、正または負の分極反転を起こし、外部電場を取り除いても、該分極反転が残留する（以下、「残留分極」という）という特性を持っている。
【００５０】
よって、強誘電体膜をゲート構造に含めることにより、外部電場を印加することで、正または負の残留分極が生じた状態とすることができる。
【００５１】
このため、チャネル領域（例えば、第２絶縁体膜上にソース電極及びドレイン電極が並設される場合には、そのソース電極及びドレイン電極の間にある領域）にこの正または負の残留分極による電場が印加されることになる。チャネル領域に印加される残留分極による電場によりドレイン電流などの電流値は影響を受けるので、正または負の残留分極は、該ドレイン電流などの電流値の大小と対応づけることができる。
【００５２】
従って、例えば、正の残留分極を『１』、負の残留分極を『０』と対応づけることにより、データの非破壊読み出しが可能となる。
【００５３】
また、前記構成及び方法によれば、第１絶縁体膜及び第２絶縁体膜は、強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成される。
【００５４】
以上の構成によれば、強誘電体膜を加熱処理によって形成する焼成温度で第１絶縁体膜及び第２絶縁体膜を結晶化させず、強誘電体膜を形成することができる。
【００５５】
これにより、高温で焼成した際に第１絶縁体膜及び第２絶縁体膜が結晶化されないため、その表面が平坦性を維持し、また、強誘電体膜の表面も平坦性を維持されるので、第１絶縁体膜、強誘電体膜３及び第２絶縁体膜が、この順に積層されたＩＦＩ構造における誘電率の面方位依存性や結晶粒界の存在に起因する電界のばらつきや、第１絶縁体膜に接する基板（及び第２絶縁体膜の接する半導体膜を形成した場合の、その半導体膜）における局所的な等価酸化膜厚の差異の形成を防止することができる。
【００５６】
なお、等価酸化膜厚（ＥＯＴ）とは、Ｈｆ系絶縁体膜などのＨｉｇｈ−ｋ（高比誘電率）膜の物理的な厚さを、ＳｉＯ２膜と等価な電気的膜厚に換算した値のことである。
【００５７】
また、例えば、第２絶縁体膜の接する半導体膜として有機半導体膜を採用した場合、その有機半導体の有機半導体分子の配列特性を良くすることができる。
【００５８】
このため、強誘電体膜の配向特性の劣化による有機半導体膜にかかる電界のばらつきや、強誘電体膜の配向特性の劣化に起因する有機半導体分子の配列特性の悪化による第１絶縁体膜及び基板間（若しくは第２絶縁体膜及び有機半導体膜間）のリーク電流の増大、キャリア移動度の減少などのトランジスタの電気特性の劣化を防止することができる。
【００５９】
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ及び強誘電体ゲート電界効果トランジスタの製造方法を提供することができる。
【００６０】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記非結晶性絶縁体膜は、Ｈｆ、Ｓｉ、Ｏ及びＮを含むＨｆ系絶縁体膜であることが好ましい。
【００６１】
Ｈｆ系絶縁体膜は、Ｐｂ（鉛）を含むＰＺＴと比較して融点が高いというメリットがある。
【００６２】
また、Ｈｆ系絶縁体膜は、強誘電体膜を形成する際に必要な７００度以上（７５０度程度）の熱処理にて、結晶化しないので、表面が凸凹にならず、第１絶縁体膜の上に形成した強誘電体膜の表面の平坦性が向上する。
【００６３】
また、第２絶縁体膜に接触して半導体膜を形成した場合には、該半導体膜にかかる電界のばらつきが無くすことができる。
【００６４】
さらに、半導体膜が、有機半導体膜であれば、有機半導体膜の有機半導体分子の配列特性を良くすることもできる。また、強誘電体膜と、基板または有機半導体膜とが直接接触して、強誘電体膜の構成元素が基板又は有機半導体膜中に拡散し、界面特性が悪化するのを防止することもできる。
【００６５】
ところで、ＭＩＦＩＳ構造のメモリは、上述した特許文献２に開示されたＭＦＭＩＳ構造のＭＦＳ型メモリと同様に、ゲートにかける電圧値に対し、強誘電体膜にかかる電圧値の割合が小さくなり、動作電圧が大きくなるという問題点がある。
【００６６】
ここで、図６（ａ）、図６（ｂ）及び図７に基づき、このような問題点について説明する。
【００６７】
図６（ａ）は、ＭＩＳ構造のトランジスタの例であり、図６（ｂ）は、ＭＦＳ型構造のトランジスタの例である。
【００６８】
図６（ａ）に示すように、ＭＩＳ構造のトランジスタは、主としてゲート電極（金属）、絶縁体膜８Ａ、ソース電極９Ｓ（ソース領域）、ドレイン電極９Ｄ（ドレイン領域）からなり、有機半導体膜１０が存在している部分の近傍がチャネル領域となる。但し、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
【００６９】
一方、図６（ｂ）に示すように、ＭＦＳ構造のトランジスタは、ＭＩＳ構造のトランジスタの絶縁体膜８Ａを、強誘電体膜８Ｂで置換した構造である。なお、この場合も、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
【００７０】
図６（ｂ）に示すＭＦＳ構造のゲートは、ゲート電極７と強誘電体膜８Ｂだけから成る構造であるのに対し、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造のゲートは、ゲート電極（Ｍ）と強誘電体膜（Ｆ）以外に絶縁体膜（Ｉ）が存在する。
【００７１】
このためゲート電極にかかる動作電圧と、強誘電体膜にかかる電圧値とが異なってくる。
【００７２】
より具体的には、ＭＦＳ構造においては、ゲート電極に印加する動作電圧と、強誘電体膜にかかる電圧値とは等しくなるが、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造においてゲート電極に動作電圧を印加した時、強誘電体膜以外に、絶縁体膜にも電圧がかかることとなる。
【００７３】
例えば、上述したＭＩＦＩＳ構造のゲートでは、第１絶縁体膜、強誘電体膜及び第２絶縁体膜は、電気的に直列の関係にある。
【００７４】
このような、ＭＩＦＩＳ構造のゲート部分の等価回路を求めると、図７に示す等価回路図ようになる。
【００７５】
図７に示すようにＭＩＦＩＳ構造のゲート部分は、それぞれ、第１絶縁体膜（ＩＩ）が容量ＣＩのキャパシタ、強誘電体膜（Ｆ）が容量ＣＦのキャパシタ及び第２絶縁体膜（ＩＩＩ）が容量ＣＩＩのキャパシタに相当すると考えることができる。
【００７６】
ゲート（Ｍ）に印加した電圧値をＶ（ボルト）とすると、強誘電体膜に印加される電圧値は、
ＶＦ＝Ｖ／（１＋ＣＦ／ＣＩ＋ＣＦ／ＣＩＩ）となる。
【００７７】
よって、強誘電体膜の分圧ＶＦを十分な大きさとするためには、ゲートに比較的大きな電圧を印加する必要があるという問題点が生じ得ることが解る。
【００７８】
以上のような問題点を解決するため、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記Ｈｆ系絶縁体膜は、ＨｆαＳｉβＯ２αＮ４β／３からなり、α＋β＝１かつ０．７≦α≦０．８かつ０．２≦β≦０．３を満たしていることが好ましい。
【００７９】
これにより、前記Ｈｆ系絶縁体膜の比誘電率が１８〜２４程度となり、従来の１０〜１４程度から大幅に向上し、前記Ｈｆ系絶縁体膜の膜厚のＳｉＯ２換算膜厚の値を小さくできるので、ゲートにかける動作電圧に対し、強誘電体膜にかかる電圧値（分圧）の割合を向上させることができる。よって、低電圧で動作可能な強誘電体ゲート電界効果トランジスタを提供することができる。
【００８０】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記Ｈｆ系絶縁体膜のＳｉＯ２換算膜厚をＸｎｍとするとき、０．８≦Ｘ≦２．０を満たしていることが好ましい。
【００８１】
これにより、例えば、本発明の強誘電体ゲート電界効果トランジスタにゲート電極、ソース電極及びドレイン電極を設けた場合に、ゲート電極及びソース電極間もしくは、ゲート電極及びドレイン電極間のリーク電流を低減可能な、前記Ｈｆ系絶縁体膜の限界の膜厚に設定することができるので、強誘電体膜（Ｆ）の分圧ＶＦを十分な大きさとすることができ、強誘電体ゲート電界効果トランジスタの記録情報に対する保持特性が向上するという効果が得られる。
【００８２】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記強誘電体膜は、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）からなることが好ましい。
【００８３】
ＳＢＴは、抗電界が４０ｋＶ／ｃｍ程度とＰＺＴの６０ｋＶ／ｃｍ程度よりも小さく、低電圧動作が可能であり、電極材料によらず疲労耐性が高く、１０１３回程度の反転に耐え、インプリント現象が起きにくいというメリットがある。
【００８４】
一方、ＳＢＴは、強誘電特性を得るためにはセ氏７００度以上の高温で結晶化させる必要があるという問題点がある。本発明の強誘電体ゲート電界効果トランジスタでは、Ｈｆ系絶縁体膜を採用することにより、この問題点を解決している。なお、ＳＢＴの残留分極量は、１０μＣ／ｃｍ２程度であり、比較的小さい。
【００８５】
これにより、残留分極値が小さい、ヒステリシスの矩形（形状の状態）が良い、比誘電率が小さい、疲労耐性やインプリント耐性が高いというＳＢＴ膜の安定した強誘電体特性（分極特性、比誘電率）が得られるので、記録情報の再現性に優れる強誘電体ゲート電界効果トランジスタを提供することができる。
【００８６】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記第２絶縁体膜に対して、前記強誘電体膜が存在している側と異なる側には、有機半導体膜が形成されており、前記有機半導体膜は、Ｃ６０分子膜からなることが好ましい。
【００８７】
これにより、Ｃ６０（フラーレン）がｎ型有機半導体の中で電子移動度が良いので、ｎ型有機電界効果トランジスタにおいて電子移動度が高く、スイッチング速度が高い強誘電体ゲート電界効果トランジスタを提供することができる。
【００８８】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記基板の材料は、Ｓｉ（Silicon）であることが好ましい。
【００８９】
これにより、Ｓｉは安価で純度の高いものが多いので、強誘電体ゲート電界効果トランジスタの生産コストを低減することができる。
【００９０】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記焼成温度は、セ氏７００度以上、１０５０度以下であることが好ましい。
【００９１】
強誘電体膜が結晶化させるための下限は、セ氏７００度程度であり、Ｈｆ系絶縁体膜が非結晶性を維持する上限がセ氏１０５０度である。
【００９２】
これにより、確実に、第１絶縁体膜及び第２絶縁体膜を結晶化させることなく、強誘電体膜を加熱処理によって形成することができる。
【００９３】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記第２絶縁体膜と、前記有機半導体膜との間に、自己組織化単分子膜が形成されていることが好ましい。
【００９４】
前記構成によれば、自己組織化単分子膜（ＳＡＭ：Self-assembled-monolayer）を第２絶縁体膜及び有機半導体膜間（並びに、第２絶縁体膜の表面上にソース電極及びドレインを形成した場合には、電極第２絶縁体膜、ソース電極、及びドレイン電極間）に形成した場合、第２絶縁体膜を疎水性とし、有機半導体分子の配列特性を向上させる（ソースまたはドレイン電極と第２絶縁体膜との密着性を向上させる）ことができる。
【００９５】
また、このように、有機半導体分子の配列特性を向上させることができるので、本発明の強誘電体ゲート電界効果トランジスタにおけるキャリア移動度をより向上させ、また、本発明の強誘電体ゲート電界効果トランジスタをより低電圧で動作させることが可能となる。
【００９６】
なお、「自己組織化」の例としては、金（Ａｕ）を、エタノールまたは水を溶媒とし、Ｓ（硫黄）を含有する自己組織化単分子を溶質とする溶液に浸して所定時間経過すると、金の表面上に自発的に自己組織化単分子の膜が形成されることなどが知られている。
【００９７】
また、本発明のメモリ素子は、前記強誘電体ゲート電界効果トランジスタを用いたものであることが好ましい。
【００９８】
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法を提供することができる。
【発明の効果】
【００９９】
本発明の強誘電体ゲート電界効果トランジスタは、以上のように、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されているものである。
【０１００】
また、本発明の強誘電体ゲート電界効果トランジスタの製造方法は、以上のように、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されている強誘電体ゲート電界効果トランジスタの製造方法であって、前記基板上に前記第１絶縁体膜を形成する第１絶縁体膜形成工程と、前記第１絶縁体膜の上に、前記強誘電体膜を、前記焼成温度で加熱処理によって形成する強誘電体膜形成工程と、前記強誘電体膜の上に前記第２絶縁体膜を形成する第２絶縁体膜形成工程とを含む方法である。
【０１０１】
これにより、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法を提供するという効果を奏する。
【発明を実施するための最良の形態】
【０１０２】
本発明の一実施形態について図１〜５及び図７〜９に基づいて説明すれば、以下の通りである。
【０１０３】
〔１．強誘電体ゲート電界効果トランジスタの構成〕
まず、図１に基づき、本発明の一実施形態である強誘電体ゲート電界効果トランジスタ１１Ａの構成について説明する。
【０１０４】
図１は、強誘電体ゲート電界効果トランジスタ１１Ａの素子構造を示す断面図である。
【０１０５】
図１に示すように、強誘電体ゲート電界効果トランジスタ１１Ａは、Ｓｉ基板（基板，ゲート電極）１、ＨｆＳｉＯＮ膜（第１絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）２、強誘電体膜３、ＨｆＳｉＯＮ膜（第２絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）４、ソース電極５Ｓ、ドレイン電極５Ｄ及びＣ６０膜（Ｃ６０分子膜，有機半導体膜）６からなる構成である。
【０１０６】
本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａは、Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜２が、この順で積層されたゲート構造を有している構成である。
【０１０７】
ここで、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４をＩ（Insulator）、強誘電体膜３をＦ（Ferroelectric）とすると、強誘電体ゲート電界効果トランジスタ１１Ａは、ＩＦＩ型構造を含むゲート構造有していることになる。
【０１０８】
このようなＩＦＩ型構造を含むゲート構造を持つ強誘電体ゲート電界効果トランジスタの例としては、ＭＩＦＩＳ型、及びＳＩＦＩＳ型のゲート構造を有するものなどが列挙できる（ＭＩＦＩＳ型については、図１０参照）。
【０１０９】
なお、最初に綴られるＭ（金属基板）またはＳ（Ｓｉ基板）の部分は、通常ゲート電極として使用され、これらを纏めてＭとし、以降、ＭＩＦＩＳ型、及びＳＩＦＩＳ型を纏めてＭＩＦＩＳ型ゲート構造という。
【０１１０】
なお、最後に綴られるＳは半導体であり、Ｓｉ半導体膜であっても良いし、以下で説明するＣ６０膜６であっても良い。
【０１１１】
このようなＭＩＦＩＳ型ゲート構造を有する強誘電体ゲート電界効果トランジスタ１１Ａによれば、１トランジスタで１つのメモリセルを構成することが可能になるので、メモリサイズを小さくしつつ、非破壊読み出しが可能なＭＦＳ型のメモリを提供することができる。
【０１１２】
また、強誘電体膜３の両面にＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４を形成するので、強誘電体膜３の構成要素の、ＨｆＳｉＯＮ膜２に接するＳｉ基板１中、またはＨｆＳｉＯＮ膜４に接するＣ６０膜６への拡散を防止することができるので、強誘電体膜３の構成要素の拡散による強誘電体特性の劣化を防止することができる。
【０１１３】
なお、強誘電体特性について説明すると、強誘電体膜３は、外部電場を印加すると、正または負の分極反転を起こし、外部電場を取り除いても、該分極反転が残留する（以下、「残留分極」という）という特性を持っている。
【０１１４】
よって、強誘電体膜３をゲート構造に含めることにより、外部電場を印加することで、正または負の残留分極が生じた状態とすることができる。
【０１１５】
このため、チャネル領域（ソース電極５Ｓ及びドレイン電極５Ｄの間にあるＣ６０膜６の領域）にこの正または負の残留分極による電場が印加されることになる。チャネル領域に印加される残留分極による電場によりドレイン電流ＩＤＳなどの電流値は影響を受けるので、正または負の残留分極は、ドレイン電流ＩＤＳなどの電流値の大小と対応づけることができる。
【０１１６】
従って、例えば、正の残留分極を『１』、負の残留分極を『０』と対応づけることにより、データの非破壊読み出しが可能となる。
【０１１７】
また、強誘電体ゲート電界効果トランジスタ１１Ａは、特に、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４は、強誘電体膜３を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されている。
【０１１８】
これにより、強誘電体膜３を加熱処理によって形成する焼成温度でＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４を結晶化させず、強誘電体膜３を形成することができる。
【０１１９】
これにより、高温で焼成した際にＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４が結晶化されないため、その表面が平坦性を維持し、また、強誘電体膜３の表面も平坦性を維持されるので、ＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４が、この順に積層されたＩＦＩ構造における誘電率の面方位依存性や結晶粒界の存在に起因する電界のばらつきや、ＨｆＳｉＯＮ膜２に接するＳｉ基板１及びＨｆＳｉＯＮ膜４の接するＣ６０膜６における局所的な等価酸化膜厚の差異の形成を防止することができる。
【０１２０】
なお、等価酸化膜厚（ＥＯＴ）とは、Ｈｆ系絶縁体膜などのＨｉｇｈ−ｋ（高比誘電率）膜の物理的な厚さを、ＳｉＯ２膜と等価な電気的膜厚に換算した値のことである。
【０１２１】
また、例えば、本実施形態のようにＨｆＳｉＯＮ膜４の接する半導体膜としてＣ６０膜６などの有機半導体膜を採用した場合、その有機半導体の有機半導体分子の配列特性を良くすることができる。
【０１２２】
このため、ＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４が、この順に積層されたＩＦＩ構造における誘電率の面方位依存性や結晶粒界の存在に起因するＣ６０膜６などの有機半導体膜にかかる電界のばらつきや、強誘電体膜３やＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の結晶粒界の存在に起因する有機半導体分子の配列特性の悪化によるＨｆＳｉＯＮ膜２及びＳｉ基板１間（若しくはＨｆＳｉＯＮ膜４及びＣ６０膜６間）のリーク電流の増大、キャリア移動度の減少などの強誘電体ゲート電界効果トランジスタ１１Ａの電気特性の劣化を防止することができる。
【０１２３】
また、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の焼成温度は、強誘電体膜３が結晶化可能な温度であり、セ氏７００度以上、１０５０度以下である。
【０１２４】
強誘電体膜３が結晶化させるための下限は、セ氏７００度程度であり、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４が非結晶性を維持する上限がセ氏１０５０度である。
【０１２５】
これにより、確実に、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４を結晶化させることなく、強誘電体膜３を加熱処理によって形成することができる。
【０１２６】
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタ１１Ａにおいて、強誘電体膜３の強誘電体特性及び強誘電体ゲート電界効果トランジスタ１１Ａの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
【０１２７】
次に、強誘電体ゲート電界効果トランジスタ１１Ａの構成要素を順に説明する。
【０１２８】
Ｓｉ基板１は、ゲート電極として用いられ、本実施形態では、Ｓｉウェハを使用しており、厚さは、通常１００〜４００μｍ程度である。
【０１２９】
なお、Ｓｉ基板１は、単結晶シリコン膜や多結晶シリコン（poly silicon）膜で形成することができる。この場合、上記単結晶シリコン膜や多結晶シリコン膜の膜厚は、１００ｎｍ程度あれば良い。
【０１３０】
本実施形態のように、基板としてＳｉ基板１を採用すれば、Ｓｉは安価で純度の高いものが多いので、強誘電体ゲート電界効果トランジスタの生産コストを低減することができる。
【０１３１】
また、ＨｆＳｉＯＮ膜（第１絶縁体膜）２は、Ｈｆ、Ｓｉ、Ｏ及びＮを含むＨｆ系絶縁体膜（以下、「ＨｆＳｉＯＮ」という）であり、本実施形態では、比誘電率は約２３．６、膜厚６ｎｍとしている。
【０１３２】
ＨｆＳｉＯＮ膜（第２絶縁体膜）４は、比誘電率は約２３．６、膜厚４ｎｍ、膜表面粗さはＲａ値０．８ｎｍ、Ｒｍｓ値１．０ｎｍである。
【０１３３】
ここでＲａ値、Ｒｍｓ値とは、膜表面の粗さを示す代表的なパラメータである。Ｒａ値（Ｒａ；算術平均粗さ）とは、ある設定した平均線からの凸凹の偏差の絶対値を合計し、平均した値である。またＲｍｓ値（Ｒｍｓ；二乗平均粗さ）は、前記偏差の二乗平均を平方根することによって得られる標準偏差値である。
【０１３４】
なお、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の適正な膜厚については、後述する。
【０１３５】
上述したＨｆ系絶縁体膜は、Ｐｂ（鉛）を含むＰＺＴと比較して融点が高いというメリットがある。
【０１３６】
また、Ｈｆ系絶縁体膜は、強誘電体膜３を形成する際に必要な７００度以上程度（７５０度程度）の熱処理にて、結晶化しないので、表面が凸凹にならず、ＨｆＳｉＯＮ膜２上に形成した強誘電体膜３の表面の平坦性が向上する。
【０１３７】
また、ＨｆＳｉＯＮ膜４に接触して半導体膜を形成した場合には、該半導体膜にかかる電界のばらつきが無くすことができる。
【０１３８】
さらに、半導体膜が、本実施形態のＣ６０膜６のように、有機半導体膜であれば、有機半導体膜の有機半導体分子の配列特性を良くすることもできる。また、強誘電体膜３と、Ｓｉ基板１またはＣ６０膜６などの有機半導体膜とが直接接触して、強誘電体膜３の構成元素が基板１またはＣ６０膜６中などに拡散し、界面特性が悪化するのを防止することもできる。
【０１３９】
強誘電体膜３の材料は、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）であり、比誘電率は約２５０、膜厚３００ｎｍ、膜表面粗さはＲａ値１．０ｎｍ、Ｒｍｓ値１．４ｎｍである。
【０１４０】
なお、ＳＢＴの膜厚としては、通常２００〜４００ｎｍ程度である。
【０１４１】
ＳＢＴは、抗電界が４０ｋＶ／ｃｍ程度とＰＺＴの６０ｋＶ／ｃｍ程度よりも小さく、低電圧動作が可能であり、電極材料によらず疲労耐性が高く、１０１３回程度の反転に耐え、インプリント現象が起きにくいというメリットがある。
【０１４２】
一方、ＳＢＴは、強誘電特性を得るためにはセ氏７００度以上の高温で結晶化させる必要があるという問題点がある。本発明の強誘電体ゲート電界効果トランジスタでは、Ｈｆ系絶縁体膜を採用することにより、この問題点を解決している。なお、ＳＢＴの残留分極量は、１０μＣ／ｃｍ２程度であり、比較的小さい。
【０１４３】
これにより、残留分極値が小さい、ヒステリシスの矩形（形状の状態）が良い、比誘電率が比較的小さい、疲労耐性やインプリント耐性が高いというＳＢＴ膜の安定した強誘電体特性（分極特性、比誘電率）が得られるので、記録情報の再現性に優れる強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
【０１４４】
なお、強誘電体膜の他の例としては、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２））がある。ＢＬＴ膜からは、ｃ面及び（１１７）面のＸ線回折ピークを強く観測できる。なお、ＢＬＴの残留分極量は、ｃ軸の場合４μＣ／ｃｍ２程度と小さく、抗電界が４０ｋＶ／ｃｍ程度である。また、ＢＬＴは、Ｌａ（ランタン）をＢｉ（ビスマス）に対し１０〜２０％添加すると膜疲労が小さくなるという特性がある。
【０１４５】
ソース電極５Ｓ及びドレイン電極５Ｄの材料は、本実施形態では、金（Ａｕ）であり、膜厚は、通常６０〜１００ｎｍ程度である。
【０１４６】
また、本実施形態のＣ６０膜６のように、強誘電体膜３に対するＨｆＳｉＯＮ膜２が存在している側と異なる側に形成する有機半導体膜は、Ｃ６０（フラーレン）からなることが好ましい。
【０１４７】
本実施形態では、Ｃ６０膜（有機半導体膜）６は、フラーレンを使用し、Ｃ６０は、直径１ｎｍ程度の分子である。また、膜厚は、通常１００〜３００ｎｍ程度である。
【０１４８】
これにより、Ｃ６０がｎ型有機半導体の中で電子移動度が良いので、ｎ型有機電界効果トランジスタにおいて電子移動度が高く、スイッチング速度が高い強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
【０１４９】
〔２．強誘電体ゲート電界効果トランジスタの製造方法〕
次に、図２〜図５に基づき、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａの素子構造の製造方法について説明する。
【０１５０】
なお、〔２．強誘電体ゲート電界効果トランジスタの製造方法〕で説明すること以外の構成は、〔１．強誘電体ゲート電界効果トランジスタの構成〕と同じである。また、説明の便宜上、〔１．強誘電体ゲート電界効果トランジスタの構成〕の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１５１】
図２は、強誘電体ゲート電界効果トランジスタ１１ＡのＨｆＳｉＯＮ膜２形成工程を示す断面図である。
【０１５２】
図３は、強誘電体ゲート電界効果トランジスタ１１Ａの強誘電体膜３形成工程を示す断面図である。
【０１５３】
図４は、強誘電体ゲート電界効果トランジスタ１１ＡのＨｆＳｉＯＮ膜４形成工程を示す断面図である。
【０１５４】
図５は、強誘電体ゲート電界効果トランジスタ１１Ａのソース電極５Ｓ・ドレイン電極５Ｄ形成工程を示す断面図である。
【０１５５】
図２に示すように、ＨｆＳｉＯＮ膜２形成工程では、まず、Ｓｉ基板１に第１絶縁体膜であるＨｆＳｉＯＮ膜２を約６ｎｍ形成した。
【０１５６】
形成方法は、電子ビーム蒸着法を用いた。より具体的には、ＳＰＭ（硫過水、Sulfuric acid/hydrogen peroxide mixture；Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１）に浸した後、１％ＨＦ（フッ化水素）中に浸し、最後に流水（超純水）洗浄を行う一連の洗浄工程を二度繰り返した後、Ｓｉ基板１上に電子ビーム蒸着にて行った。
【０１５７】
電子ビームにより成膜する際には、例えばＨｆＯ２とＳｉ３Ｎ４のモル比９２．３：７．７の割合で混ぜたペレットを使用した。成膜時の蒸着用チャンバ内は、真空度１．５×１０−９Ｔｏｒｒとした。
【０１５８】
なお、本実施の形態においては、ＨｆＳｉＯＮ膜２の成膜時真空度を１．５×１０−９Ｔｏｒｒとしたが、２．０×１０−９Ｔｏｒｒ以下であれば、一様にＳｉを覆う膜を蒸着することができる。
【０１５９】
また、Ｓｉ基板１を用いた理由は、Ｓｉは安価で純度の高いものが多く、トランジスタの作製において、コストダウンが図れるからである。
【０１６０】
Ｈｆ系絶縁体膜を第１絶縁体膜として用いた理由は、強誘電体膜３を形成する際に必要な７５０度の熱処理にて、結晶化しないためである。結晶化しなければ、表面が凸凹にならず、ＨｆＳｉＯＮ膜２上に作製した強誘電体膜３の表面の平坦性が向上し、Ｃ６０膜６にかかる電界のばらつきや、ＨｆＳｉＯＮ膜４に接しているＣ６０膜６の配列特性が良くなるからである。
【０１６１】
また、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４は、強誘電体膜３とＳｉ基板１が直接接触した場合、強誘電体膜３の構成元素がＳｉ基板１の中に拡散し、界面特性が悪化するのを防ぐために設けるものでもある。
【０１６２】
ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４のＨｆＯ２とＳｉ３Ｎ４とのモル比は、高い比誘電率を有しつつ、高温でも結晶化しにくくなるよう設定する必要がある。
【０１６３】
従来例（特許文献１：特開２００７−１１５７３３）では、ＨｆＯ２とＳｉ３Ｎ４とのモル比は、６：４〜８：２の範囲が望ましいとされている。
【０１６４】
しかしながら、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａでは、より比誘電率を上げるためＨｆＯ２の比率を上げ、９２．３：７．７を使用している。
【０１６５】
これにより、強誘電体ゲート電界効果トランジスタ１１Ａにおいて、メモリ特性を確認できた。なお、モル比８：２の場合は、Ｈｆ０．６Ｓｉ０．４Ｏ１．２Ｎ０．５となり、９２．３：７．７の場合は、Ｈｆ０．８Ｓｉ０．２Ｏ１．６Ｎ０．２７となる。
【０１６６】
次に、図３に示す強誘電体膜３形成工程では、ＨｆＳｉＯＮ膜２上にＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）からなる強誘電体膜３を形成した。
【０１６７】
ＳＢＴの形成方法は、より具体的には、まず、ＳＢＴ前駆体溶液（Ｓｒ／Ｂｉ／Ｔａ＝０．８／２．２／２）をスピンコート法により塗布する。
【０１６８】
その後、２４０度で乾燥させ、酸素雰囲気中にて７５０度１分間の熱処理を行う。前記、塗布、乾燥、熱処理の工程を繰り返した後、酸素雰囲気中にて７５０度３０分間の熱処理を行い、強誘電体膜３の結晶化を行った。
【０１６９】
形成された強誘電体膜３は、膜厚３００ｎｍで、膜の表面粗さはＲａ値が１．０ｎｍ、Ｒｍｓ値が１．４ｎｍであった。前記工程における熱処理では、ＨｆＳｉＯＮ膜２は結晶化されず、非晶質である。
【０１７０】
ここで、ＳＢＴを強誘電体膜の材料に使用する理由は、安定した強誘電体特性（分極特性、比誘電率）を有するため、それを使用したトランジスタは記録情報の再現性に優れているからである。
【０１７１】
また、強誘電体ゲート電界効果トランジスタ１１Ａに適した材料の条件である、残留分極値が小さい、ヒステリシスの矩形が良い、比誘電率が小さい、疲労耐性やインプリント耐性が高いという条件を満たすためでもある。
【０１７２】
さらに、従来の強誘電体ゲート電界効果トランジスタでは、強誘電体膜を形成した後に加熱工程があるため、格子欠陥が生じやすかったが、本実施形態では格子欠陥を与えるほどの加熱工程は、必要なく、ＳＢＴ膜本来の特性を利用できる。
【０１７３】
次に、図４に示すＨｆＳｉＯＮ膜４形成工程では、研磨された強誘電体膜３上に第２絶縁体膜であるＨｆＳｉＯＮ膜４を約４ｎｍ形成する。形成方法は、電子ビーム蒸着法である。
【０１７４】
より具体的には、まず、濃硝酸（６７％）中に浸してから流水（超純水）処理を行う洗浄工程を、この順に二度繰り返した。
【０１７５】
その後、電子ビーム蒸着にてＨｆＳｉＯＮ膜４を成膜した。成膜における条件は、膜厚以外は、ＨｆＳｉＯＮ膜２と同一の条件とした。
【０１７６】
ＨｆＳｉＯＮ膜４を形成した後の表面の粗さは、Ｒａ値が０．８ｎｍ、Ｒｍｓ値１．０ｎｍとなった。
【０１７７】
ＨｆＳｉＯＮ膜４を第２絶縁体膜に用いた理由は、強誘電体膜３を形成する際に必要な７５０度の熱処理にて、結晶化しないためである。結晶化しなければ、ＨｆＳｉＯＮ膜４の表面が凸凹にならず、ＨｆＳｉＯＮ膜４に接触させて形成した強誘電体膜３の表面の平坦性が向上し、Ｃ６０膜６にかかる電界のばらつきや、ＨｆＳｉＯＮ膜４に接しているＣ６０膜６の配列特性が良くなるからである。
【０１７８】
ここで、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の比誘電率を従来例よりも高くする理由について説明する。
【０１７９】
ＭＩＦＩＳ構造のメモリは、上述した特許文献２に開示されたＭＦＭＩＳ構造のＭＦＳ型メモリと同様に、ゲート電極（Ｓｉ基板１）にかける動作電圧Ｖ（＝ゲート電圧ＶＧ）に対し、強誘電体膜３にかかる電圧値（分圧ＶＦ）の割合が小さくなり、動作電圧Ｖが大きくなるという問題点がある。
【０１８０】
ここで、図６（ａ）、図６（ｂ）及び図７に基づき、このような問題点について説明する。
【０１８１】
図６（ａ）は、ＭＩＳ構造のトランジスタの例であり、図６（ｂ）は、ＭＦＳ型構造のトランジスタの例である。
【０１８２】
図６（ａ）に示すように、ＭＩＳ構造のトランジスタは、主としてゲート電極（金属）、絶縁体膜８Ａ、ソース電極９Ｓ（ソース領域）、ドレイン電極９Ｄ（ドレイン領域）からなり、有機半導体膜１０が存在している部分の近傍がチャネル領域となる。但し、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
【０１８３】
一方、図６（ｂ）に示すように、ＭＦＳ構造のトランジスタは、ＭＩＳ構造のトランジスタの絶縁体膜８Ａを、強誘電体膜８Ｂで置換した構造である。なお、この場合も、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
【０１８４】
図６（ｂ）に示すＭＦＳ構造のゲートは、ゲート電極７と強誘電体膜８Ｂだけから成る構造であるのに対し、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造のゲートは、ゲート電極（Ｍ）と強誘電体膜（Ｆ）以外に絶縁体膜（Ｉ）が存在する。
【０１８５】
このためゲート電極にかかる動作電圧と、強誘電体膜にかかる電圧値とが異なってくる。
【０１８６】
より具体的には、ＭＦＳ構造においては、ゲート電極に印加する動作電圧Ｖと、強誘電体膜にかかる電圧値（分圧ＶＦ）とは等しくなるが、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造においてゲート電極に電圧を印加した時、強誘電体膜以外に、絶縁体膜にも電圧がかかることとなる。
【０１８７】
例えば、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａのように、ＭＩＦＩＳ構造のゲートでは、ＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４は、電気的に直列の関係にある。
【０１８８】
このような、ＭＩＦＩＳ構造のゲート部分の等価回路を求めると、図７に示す等価回路図ようになる。
【０１８９】
図７に示すようにＭＩＦＩＳ構造のゲート部分は、それぞれ、ＨｆＳｉＯＮ膜２（ＩＩ）が容量ＣＩのキャパシタ、強誘電体膜３（Ｆ）が容量ＣＦのキャパシタ及びＨｆＳｉＯＮ膜４（ＩＩＩ）が容量ＣＩＩのキャパシタに相当すると考えることができる。
【０１９０】
ゲート（Ｍ：Ｓｉ基板１）に印加した動作電圧をＶ（ボルト）とすると、強誘電体膜３に印加される電圧値ＶＦは、次式（１）のようになる。
【０１９１】
ＶＦ＝Ｖ／（１＋ＣＦ／ＣＩ＋ＣＦ／ＣＩＩ）・・・・（１）
よって、強誘電体膜３の分圧ＶＦを十分な大きさとするためには、Ｓｉ基板１に比較的大きな動作電圧を印加する必要があるという問題点が生じ得ることが解る。
【０１９２】
以上のような問題点を解決するため、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａでは、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４（Ｈｆ系絶縁体膜）は、ＨｆαＳｉβＯ２αＮ４β／３からなり、α＋β＝１かつ０．７≦α≦０．８かつ０．２≦β≦０．３を満たしていることが好ましい。
【０１９３】
これにより、Ｈｆ系絶縁体膜の比誘電率が１８〜２４程度となり、従来の１０〜１４程度から大幅に向上し、Ｈｆ系絶縁体膜の膜厚のＳｉＯ２換算膜厚の値を小さくできるので、Ｓｉ基板１にかける動作電圧Ｖに対し、強誘電体膜３にかかる電圧値ＶＦの割合を向上させることができる。よって、低電圧で動作可能な強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
【０１９４】
次に、本実施形態では、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の合計膜厚は１０ｎｍ程度となっているが、その理由は、ＳｉＯ２換算膜厚が関係している。
【０１９５】
非特許文献２（応用物理、第７６巻、第９号、ｐ．１００６−１０１２  （２００７））においては、Ｈｆ系絶縁体膜（高比誘電率）のＳｉＯ２換算膜厚は、０．８ｎｍまで実現可能であると記載されている。
【０１９６】
また、ＳｉＯ２膜は、膜厚２．０ｎｍになった時量子力学的トンネル効果により電子がＳｉＯ２膜を透過するが、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の比誘電率は、ＳｉＯ２の３．９に比べて高いため、ＳｉＯ２換算膜厚２．０ｎｍの容量を、より厚い膜で実現することができると考えられる。
【０１９７】
以上より、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４のＳｉＯ２換算膜厚Ｘｎｍが０．８≦Ｘ≦２．０と定まり、本実施形態で使用したＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４における実際の膜厚は、４．７ｎｍ以上、１２．０ｎｍ以下となった。
【０１９８】
以上のように、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４のＳｉＯ２換算膜厚をＸｎｍとするとき、０．８≦Ｘ≦２．０を満たしていることが好ましい。
【０１９９】
これにより、例えば、Ｓｉ基板１及びソース電極５Ｓ間もしくは、Ｓｉ基板１及びドレイン電極５Ｄ間のリーク電流を低減可能な、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の限界の膜厚に設定することができるので、強誘電体膜３の分圧ＶＦを十分な大きさとすることができ、強誘電体ゲート電界効果トランジスタ１１Ａの記録情報に対する保持特性が向上するという効果が得られる。
【０２００】
最後に、図５に示すソース電極５Ｓ・ドレイン電極５Ｄ形成工程では、ソース電極５Ｓ、もしくはドレイン電極５Ｄを抵抗加熱法により約８０ｎｍ形成した。
【０２０１】
ソース電極５Ｓ及びドレイン電極５Ｄはフォトリソグラフィ法によりパターニングされたものである。リフトオフ工程の後、レジストの残渣を除去するために０．１％ＨＦ（フッ化水素）中に浸し、その後流水（超純水）処理を行った。
【０２０２】
その後、抵抗加熱法を用いて図１に示すように、Ｃ６０からなるＣ６０膜６を膜厚約２００ｎｍ程度蒸着した。Ｃ６０膜６の成膜時の蒸着用チャンバ内は、真空度２．０×１０−５Ｔｏｒｒとした。
【０２０３】
なお、本実施の形態においては、Ｃ６０膜６の成膜時真空度を２．０×１０−５Ｔｏｒｒとしたが、２．０×１０−５Ｔｏｒｒ以下であれば、十分な電気特性を測定できる膜を蒸着することができる。
【０２０４】
ここで、有機半導体膜に、Ｃ６０膜６を用いた理由は、ｎ型有機半導体の中で電子移動度が高い材料であるため、ｎ型有機電界効果トランジスタにおいて電子移動度が高い、スイッチング速度が高くなることが期待されるからである。
【０２０５】
しかしながら、成膜時真空度１０−４Ｔｏｒｒ以上の雰囲気では、水分やＣ６０の酸化による電子に対するトラップ準位がＣ６０膜６中に発生し、電気伝導度が急激に悪くなってしまう。
【０２０６】
また、ＨｆＳｉＯＮ膜４と、Ｃ６０膜６との間に、自己組織化単分子膜が形成されていることが好ましい。
【０２０７】
なお、自己組織化単分子膜の膜厚は、通常２〜３ｎｍ程度である。
【０２０８】
これにより、自己組織化単分子膜（ＳＡＭ：Self-assembled-monolayer）をＨｆＳｉＯＮ膜４及びＣ６０膜６間並びに、ＨｆＳｉＯＮ膜４、ソース電極５Ｓ及びドレイン電極５Ｄ間に形成した場合、ＨｆＳｉＯＮ膜４を疎水性とし、Ｃ６０膜６の有機半導体分子の配列特性を向上させ、ソース電極５Ｓまたはドレイン電極５ＤとＨｆＳｉＯＮ膜４との密着性を向上させることができる。
【０２０９】
また、このように、有機半導体分子の配列特性を向上させることができるので、強誘電体ゲート電界効果トランジスタ１１Ａにおけるキャリア移動度をより向上させ、より低電圧で動作させることが可能となる。
【０２１０】
なお、「自己組織化」の例としては、金（Ａｕ）を、エタノールまたは水を溶媒とし、Ｓ（硫黄）を含有する自己組織化単分子を溶質とする溶液に浸して所定時間経過すると、金の表面上に自発的に自己組織化単分子の膜が形成されることなどが知られている。
【０２１１】
また、Ｓｉ基板１やソース電極５Ｓ、もしくはドレイン電極５Ｄに使用している金電極をＩＴＯ（Indium Tin Oxide）、ＺｎＯ（酸化亜鉛）等の透明導電性酸化膜に換えることで、透明な強誘電体ゲート電界効果トランジスタ１１Ａを作製することができる。
【０２１２】
また、強誘電体膜３にＰ（ＶＤＦ−ＴｒＦＥ）（ポリ弗化ビニリデンと三弗化エチレンとの共重合体）等の有機強誘電体を採用することで、膜形成に必要な温度が１５０度程度となる。このため、ＰＥＴ（polyethylene terephthalate）基板を使用でき、機械的にフレキシブルで軽く、耐衝撃性に優れた強誘電体ゲート電界効果トランジスタを作製することも可能である。
【０２１３】
また、有機半導体膜としてＣ６０膜６等のｎ型有機半導体を用いた場合は、ソースもしくはドレイン電極においては、金以外でより仕事関数の小さい金属を使用することで、トランジスタの移動度を上げることができる。使用する金属の例としては、銅やアルミニウム等が挙げられる。
【０２１４】
〔３．強誘電体ゲート電界効果トランジスタの電気特性〕
なお、〔３．強誘電体ゲート電界効果トランジスタの電気特性〕で説明すること以外の構成は、〔１．強誘電体ゲート電界効果トランジスタの構成〕及び〔２．強誘電体ゲート電界効果トランジスタの製造方法〕と同じである。また、説明の便宜上、〔１．強誘電体ゲート電界効果トランジスタの構成〕及び〔２．強誘電体ゲート電界効果トランジスタの製造方法〕の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。以下、同様の説明は、省略する。
【０２１５】
次に、図９に基づき、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａの電気特性について説明する。Ｃ６０膜６の成膜後、蒸着チャンバ内に設置してある測定用端子を用いて強誘電体ゲート電界効果トランジスタ１１ＡのＩＤＳ−ＶＧ測定を行った。
【０２１６】
具体的には、ソース電極５Ｓ及びドレイン電極５Ｄとゲート電極に銀ペーストを用いて、半導体パラメータアナライザ（Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社製  ４１５６Ｃ）と接続した。
【０２１７】
それから、Ｃ６０膜６形成後、真空中（２．０×１０−５Ｔｏｒｒ以下）にて、ソース電極５Ｓを接地し、ドレイン電極５Ｄに印加する電圧を１４Ｖに固定して、ゲートに印加する電圧は０から８Ｖ迄を往復させた。
【０２１８】
図９から強誘電体メモリ由来の反時計回りのヒステリシスが確認でき、メモリ特性が確認できた。
【０２１９】
また閾値電圧は、低閾値電圧Ｖｔｈ１として５．２Ｖと高閾値電圧Ｖｔｈ２として５．８Ｖとの二つの値が得られた。
【０２２０】
なお閾値電圧は、（ＩＤＳ）１／２−ＶＧ特性から得られたものである。
【０２２１】
以上より、一般的な有機電界効果トランジスタの閾値電圧１０Ｖ以上に比べ小さく、低電圧で動作することが明らかになった。
【０２２２】
〔４．強誘電体ゲート電界効果トランジスタを用いたメモリ素子〕
次に、図８（ａ）及び図８（ｂ）に基づき、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａを用いたメモリ素子の素子構造の概要と、その動作原理について説明する。
【０２２３】
図８（ａ）はメモリ素子の等価回路図である。図８（ａ）の等価回路図に示すように、メモリ素子は、強誘電体ゲート電界効果トランジスタ１１Ａ、ワード線１２及びビット線１３を含んでいる。
【０２２４】
ワード線１２は、強誘電体ゲート電界効果トランジスタ１１Ａのゲート電極に接続されている（Ｓｉ基板１に銀ペーストを介して接続されている）。
【０２２５】
ビット線１３は、ドレイン電極５Ｄに接続されている。
【０２２６】
ＧＮＤ（Ｇｒｏｕｎｄ）線１４は、ソース電極５Ｓに接続されている。
【０２２７】
次に、メモリ素子の動作について説明する。ここで、有機半導体膜として、Ｃ６０膜６などのｎ型有機半導体を使用している場合について考える。
【０２２８】
例えば、データ『１』を書き込む場合はワード線１２に正の電圧を印加し、データ『０』を書き込む場合は、ワード線１２に負の電圧を印加すれば良い。
【０２２９】
データ『０』を書き込んだ場合は、データ『１』に比べて、トランジスタの閾電圧値（図８（ｂ）の低閾値電圧Ｖｔｈ１及び高閾値電圧Ｖｔｈ２）が高くなる。
【０２３０】
データを読み出す場合は、ゲート電極つまりワード線１２に一定の読み出し電圧Ｖｒ（低閾値電圧Ｖｔｈ１＜読み出し電流Ｖｒ＜高閾値電圧Ｖｔｈ２）を印加し、ドレイン電流ＩＤＳの大小をセンスアンプで読み取り、データ『０』及び『１』のいずれであるかを判断すれば良い。
【０２３１】
図８（ｂ）は、本実施形態のメモリ素子にデータ『０』とデータ『１』を書き込んだ際の強誘電体ゲート電界効果トランジスタ１１Ａのドレイン電流ＩＤＳ―ゲート電圧ＶＧ特性を示す概略図である。図８（ｂ）は、強誘電体の強誘電体特性を示すヒステリシスを強調して描いている。
【０２３２】
〔５．強誘電体ゲート電界効果トランジスタの他の実施形態〕
次に、図１０（ａ）及び図１０（ｂ）に基づき強誘電体ゲート電界効果トランジスタの他の実施形態である強誘電体ゲート電界効果トランジスタ１１Ｂの構成と、その特性を示す実験データについて説明する。
【０２３３】
図１０（ｂ）に示すように、強誘電体ゲート電界効果トランジスタ１１Ｂは、Ｓｉ基板１、ＨｆＳｉＯＮ膜２、強誘電体膜３（ＳＢＴ）、ＨｆＳｉＯＮ膜４、ＯＴＰ（ＯＴＰ；n-octadecyl phosphonic acid）膜４ａ、ソース電極５Ｓ（Ａｕ）、ドレイン電極５Ｄ（Ａｕ）及びＣ６０膜６から構成されている。
【０２３４】
図１０（ｂ）に示す本実施形態の強誘電体ゲート電界効果トランジスタ１１Ｂは、図１の強誘電体ゲート電界効果トランジスタ１１Ａとは、『強誘電体膜３の膜表面を研磨により平坦化していない』、『ＯＴＰ膜４ａが形成されている』という点のみが異なっている。
【０２３５】
強誘電体ゲート電界効果トランジスタ１１Ｂの作成方法は、次の通りである。
【０２３６】
まず、Ｓｉ基板１の上にＨｆＳｉＯＮ膜２を膜厚６ｎｍで、電子ビーム蒸着法を用いて堆積させた。
【０２３７】
その後、ＳＢＴを膜厚４００ｎｍで、スピンコート法で成膜し、さらに、その上にＨｆＳｉＯＮ膜２を膜厚４ｎｍで堆積させた。
【０２３８】
その後、フォトリソグラフィによって、Ａｕを膜厚８０ｎｍで形成し、表面特性を向上させるためＯＴＰ（ＯＴＰ；n-octadecyl phosphonic acid）溶液に長時間浸した。
【０２３９】
また、Ｃ６０は、大気中で著しく劣化するため、真空中で、蒸着した。
【０２４０】
図１０（ａ）は、強誘電体ゲート電界効果トランジスタ１１Ｂのドレイン電流ＩＤＳ−ゲート電圧ＶＧ特性を示す特性図である。但し、チャネル幅Ｗ＝３０μｍ、チャネル長＝１０μｍとしている。
【０２４１】
図１０（ａ）に示すように、正バイアス側で、分極型のヒステリシスが観測された。また、負バイアス側で電流が増加しているのは、ＨｆＳｉＯＮ膜４表面のモホロジーに起因していると考えられる。
【０２４２】
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタ１１Ａ及び強誘電体ゲート電界効果トランジスタ１１Ｂにおいて、強誘電体膜３の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ１１Ａ及び強誘電体ゲート電界効果トランジスタ１１Ｂ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタ１１Ａ及び強誘電体ゲート電界効果トランジスタ１１Ｂの製造方法を提供することができる。
【０２４３】
なお、本発明の強誘電体ゲート電界効果トランジスタは、基板と、基板上に順に第一の絶縁体膜と、強誘電体膜と、第二の絶縁体膜と積層されたゲート構造であって、第一及び第二の絶縁体膜に使用される材料はＨｆＳｉＯＮであっても良い。
【０２４４】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記強誘電体膜は、ＳＢＴであっても良い。
【０２４５】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記有機半導体膜は、Ｃ６０であっても良い。
【０２４６】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記基板はＳｉであっても良い。
【０２４７】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記ＨｆＳｉＯＮの組成比が、ＨｆαＳｉβＯ２αＮ４β／３であって、α＋β＝１かつ０．７≦α≦０．８かつ０．２≦β≦０．３であっても良い。
【０２４８】
また、本発明の強誘電体ゲート電界効果トランジスタは、前記ＨｆＳｉＯＮのＳｉＯ２換算膜厚Ｘｎｍが０．８≦Ｘ≦２．０であっても良い。
【０２４９】
また、本発明のメモリ素子は、前記強誘電体ゲート電界効果トランジスタを用いても良い。
【０２５０】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２５１】
本発明は、ＲＡＭ（random access memory）及びＲＯＭ（read only memory）等の半導体メモリの分野に広く適用することができる。例えば、ＳＲＡＭ（スタティックＲＡＭ）及びＤＲＡＭ（ダイナミックＲＡＭ）等や、マスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等のＩＣメモリの他、ＬＳＩ（large-scale integrated circuit）、ＶＬＳＩ（very-large-scale integrated circuit）及びＵＬＳＩ（ultra-large-scale integrated）などの大規模集積回路等、並びにこれらのＩＣメモリ及び大規模集積回路等を含む電子機器に広く適用することができる。
【図面の簡単な説明】
【０２５２】
【図１】本発明における強誘電体ゲート電界効果トランジスタの一実施形態の素子構造を示す断面図である。
【図２】前記強誘電体ゲート電界効果トランジスタの第１絶縁体膜形成工程を示す断面図である。
【図３】前記強誘電体ゲート電界効果トランジスタの強誘電体膜形成工程を示す断面図である。
【図４】前記強誘電体ゲート電界効果トランジスタの第２絶縁体膜形成工程を示す断面図である。
【図５】前記強誘電体ゲート電界効果トランジスタのソース・ドレイン形成工程を示す断面図である。
【図６】（ａ）は、ボトムコンタクト型有機電界効果トランジスタ（ＭＦＳ構造）の素子構造の一例を示す断面図であり、（ｂ）は、同素子構造の他の例を示す断面図である。
【図７】前記強誘電体ゲート電界効果トランジスタに関するＭＩＦＩＳ構造の等価回路図である。
【図８】（ａ）は、前記強誘電体ゲート電界効果トランジスタを使用したメモリ素子の一例の等価回路図であり、（ｂ）は、同メモリ素子の読み出し動作を説明するドレイン電流―ゲート電圧特性を示す概略図である。
【図９】前記強誘電体ゲート電界効果トランジスタに関するＩＤＳ−ＶＧ特性図である。
【図１０】（ａ）は、本発明における強誘電体ゲート電界効果トランジスタの他の実施形態に関するＩＤＳ−ＶＧ特性図であり、（ｂ）は、前記他の実施形態の素子構造をを示す断面図である。
【符号の説明】
【０２５３】
１    Ｓｉ基板（基板，ゲート電極）
１Ｍ  金属基板（基板，ゲート電極）
２    ＨｆＳｉＯＮ膜（第１絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）
３    強誘電体膜
４    ＨｆＳｉＯＮ膜（第２絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）
４ａ  ＯＴＰ膜（n-octadecyl phosphonic acid膜）
５Ｓ  ソース電極
５Ｄ  ドレイン電極
６    Ｃ６０膜（Ｃ６０分子膜，有機半導体膜）
７    ゲート電極
８Ａ  絶縁体膜
８Ｂ  強誘電体膜
９Ｓ  ソース電極
９Ｄ  ドレイン電極
１０  有機半導体膜
１１Ａ，１１Ｂ  強誘電体ゲート電界効果トランジスタ
１２  ワード線
１３  ビット線
１４  ＧＮＤ（ｇｒｏｕｎｄ）線
ＣＩ，ＣＩＩ，ＣＦ  静電容量
ＩＤＳ  ドレイン電流
Ｖ  動作電圧
ＶＦ  電圧値若しくは分圧
ＶＩ，ＶＩＩ  電圧値
ＶＧ  ゲート電圧
Ｖｒ  読み出し電流
Ｖｔｈ１  低閾値電圧
Ｖｔｈ２  高閾値電圧
Ｗ  チャネル幅
Ｌ  チャネル長
【図１】
2010062221.tif 000003
【図２】
2010062221.tif 000004
【図３】
2010062221.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010062221.tif 000009
【図８】
2010062221.tif 000010
【図９】
2010062221.tif 000011
【図１０】
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