(57)【要約】【課題】  チップ内部に形成する素子数の増加を抑えつつ性能の向上が図れて小型化に有利となる積層チップ部品を提供すること【解決手段】  セラミック材料の絶縁膜ａと導体材料の導体パターンｂを適宜な順に積層してチップ体を形成する。絶縁膜層にはそれぞれ導体パターンｂを形成し、それらは容量素子Ｃおよび誘導素子Ｌとし、２段のＬＣフィルタの構成にする。絶縁膜層ａ２上で、容量素子パターンに帯状パターンｂ２３，ｂ２４，ｂ２５を突き出し形状に設けて特性調整用の容量素子Ｃ６１を形成する。絶縁膜層ａ６上で、誘導素子パターンに帯状パターンｂ６３，ｂ６４を設けて特性調整用の容量素子Ｃ６２を形成する。ＬＣフィルタの段間でビア６，７は積層方向にジグザグ状に形成し、特性調整用の誘導素子Ｌ３にする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
セラミック材料の絶縁膜と導体材料の導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有する積層チップ部品であって、
前記導体パターンは、前記誘導素子を入出力間で直列に接続するとともに当該誘導素子の出力側は前記容量素子を接地間にわたすＬＣフィルタを２段に接続する構成をとり、入力側電極と連なる導体パターンおよび出力側電極と連なる導体パターンにそれぞれ帯状パターンを設け、それら帯状パターンが共振極調整のための容量素子を形成することを特徴とする積層チップ部品。
【請求項２】
前記帯状パターンは複数を設けるとともに、相手側と交互に隣り合う配置にすることを特徴とする請求項１に記載の積層チップ部品。
【請求項３】
前記帯状パターンは、前記誘導素子をなすための膜層に設けることを特徴とする請求項１，２の何れか１項に記載の積層チップ部品。
【請求項４】
前記帯状パターンは、前記容量素子をなすための膜層に設けることを特徴とする請求項１，２の何れか１項に記載の積層チップ部品。
【請求項５】
セラミック材料の絶縁膜と導体材料の導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有する積層チップ部品であって、
前記導体パターンは、前記誘導素子を入出力間で直列に接続するとともに当該誘導素子の出力側は前記容量素子を接地間にわたすＬＣフィルタを２段に接続する構成をとり、前記ＬＣフィルタの段間で前記膜層の上下間を接続するビアは積層方向にジグザグ状に形成することを特徴とする積層チップ部品。
【請求項６】
セラミック材料の絶縁膜と導体材料の導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体の内部に前記導体パターンによる電極体を内蔵する積層チップ部品の製造方法であって、
前記チップ体は絶縁ペーストと導体ペーストとを交互に塗り重ねていく印刷積層法により積層し、当該印刷積層において前記導体パターンは、前記誘導素子を入出力間で直列に接続するとともに当該誘導素子の出力側は前記容量素子を接地間にわたすＬＣフィルタを２段に接続する構成をとり、入力側電極と連なる導体パターンおよび出力側電極と連なる導体パターンにそれぞれ帯状パターンを設け、それら帯状パターンが共振極調整のための容量素子を形成することを特徴とする積層チップ部品の製造方法。
【請求項７】
セラミック材料の絶縁膜と導体材料の導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体の内部に前記導体パターンによる電極体を内蔵する積層チップ部品の製造方法であって、
前記チップ体は絶縁ペーストと導体ペーストとを交互に塗り重ねていく印刷積層法により積層し、当該印刷積層において前記導体パターンは、前記誘導素子を入出力間で直列に接続するとともに当該誘導素子の出力側は前記容量素子を接地間にわたすＬＣフィルタを２段に接続する構成をとり、前記ＬＣフィルタの段間で前記膜層の上下間を接続するビアは積層方向にジグザグ状に形成することを特徴とする積層チップ部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層チップ部品およびその製造方法に関するもので、より具体的には、セラミック材料の絶縁膜と導電材料の導体パターンを適宜な順に積層してなるチップ体について、容量素子および誘導素子をなす導体パターンの配置構成の改良に関する。
【背景技術】
【０００２】
周知のように、チップ部品と呼ばれる電子部品は、表面実装に使用するためリード端子を設けずに小片形状に小型化したチップ体の表面に形成した電極を、基板表面へ接触させて直接にはんだ付けすることになる。そして、チップ部品としては、絶縁膜と導体パターンを適宜の順に積層することにより、内部に導体パターンによる内部電極を内蔵したチップ体を形成する。導体パターンを適宜のパターン・配置レイアウトをとることで、内部電極は、容量素子を構成したり、誘導素子を構成したりする。よって、チップ部品は、この内部電極の形態によりコンデンサ（Ｃ：容量素子）やインダクタ（Ｌ：誘導素子）など、単体の機能素子として構成することもあるが、例えば特許文献１などに見られるように、チップ体には容量素子および誘導素子を適宜に内蔵させてローパスフィルタ等に構成することが行われている。
【０００３】
このチップ部品（チップ体）の製造にあっては、絶縁膜には例えばセラミック材料を用い、絶縁シートに導体パターンを形成して積み重ねていくシート積層法や、絶縁ペーストと導体ペーストとを交互に塗り重ねていく印刷積層法などがある。何れにしても、チップ体の内部には容量素子および誘導素子をなす導体パターンおよびそれらの引き出しパターンを形成することになり、チップ体は積層を完了した後に所定温度で焼結される。
【特許文献１】特開２００２−２０４１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年は、携帯電話機などの電子機器の薄型，軽量，高機能化により、これを構成する電子部品に対する小型化，高性能化，高周波化について強い要求がある。これにともない、積層チップ部品について小チップ化を進めたいが、その場合でも機能素子としての性能が低下したのでは回路素子には使用できないという問題となり、積層チップ部品は小型であることと、機能素子として高性能であることが強く求められる。
【０００５】
ローパスフィルタの例で言うと、小型であることはもちろん、所望周波数について減衰特性を良好にでき、できるだけ大きく減衰を得たいという要求がある。そこで減衰を大きく得るには、フィルタ回路を多段の構成にする必要があるが、多段の回路にすることは内部に形成する素子の数が増えるので、必然的にチップサイズが大きくなってしまい、相反する問題になっている。
【０００６】
この発明は上述した課題を解決するもので、その目的は、チップ体の内部に形成する素子数の増加を抑えつつ性能の向上が行うことで小チップ化ができ、ローパスフィルタの構成では所望周波数について減衰特性を良好にでき、大きく減衰を得ることができて高周波化が行える積層チップ部品およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記した目的を達成するために、本発明に係る積層チップ部品は、（１）セラミック材料の絶縁膜と導体材料の導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有する積層チップ部品であって、導体パターンは、誘導素子を入出力間で直列に接続するとともに当該誘導素子の出力側は容量素子を接地間にわたすＬＣフィルタを２段に接続する構成をとり、入力側電極と連なる導体パターンおよび出力側電極と連なる導体パターンにそれぞれ帯状パターンを設け、それら帯状パターンが共振極調整のための容量素子を形成する構成とする。
【０００８】
また、（２）帯状パターンは複数を設けるとともに、相手側と交互に隣り合う配置にする構成もよい。この帯状パターンは、（３）誘導素子をなすための膜層に設けたり、（４）容量素子をなすための膜層に設けたりするとよい。
【０００９】
また、（５）導体パターンについてＬＣフィルタを２段に接続する構成を採るとき、ＬＣフィルタの段間で膜層の上下間を接続するビアは積層方向にジグザグ状に形成する構成にする。この（５）の発明に（１）〜（４）の発明を組合せることもできる。
【００１０】
また、本発明に係る積層チップ部品の製造方法は  、（６）セラミック材料の絶縁膜と導体材料の導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体の内部に導体パターンによる電極体を内蔵する積層チップ部品の製造方法であって、チップ体は絶縁ペーストと導体ペーストとを交互に塗り重ねていく印刷積層法により積層し、当該印刷積層において導体パターンは、誘導素子を入出力間で直列に接続するとともに当該誘導素子の出力側は容量素子を接地間にわたすＬＣフィルタを２段に接続する構成をとり、入力側電極と連なる導体パターンおよび出力側電極と連なる導体パターンにそれぞれ帯状パターンを設け、それら帯状パターンが共振極調整のための容量素子を形成する。
【００１１】
また、本発明に係る積層チップ部品の製造方法は、（７）印刷積層において導体パターンについてＬＣフィルタを２段に接続する構成を採るとき、ＬＣフィルタの段間で膜層の上下間を接続するビアは積層方向にジグザグ状に形成する。
【００１２】
したがって本発明では、該当膜層において帯状パターンを設けるので容量素子を形成でき、その容量素子が入出力間にわたるため２段のＬＣフィルタについて共振極の調整が行える。帯状パターンは、誘導素子をなすための膜層に設ける、あるいは容量素子をなすための膜層に設ければよい。これは新たに膜層の追加を必要とせず、本来構成のための膜層に作り込むことができ、チップ内部の素子構成は２段のＬＣフィルタそのままであり、追加は共振極調整のための容量素子のみなので、小チップ化に有利がある。
【００１３】
ＬＣフィルタの段間で膜層の上下間を接続するビアについて積層方向にジグザグ状に形成することでは、ジグザグ形状であるため当該部位は誘導性を示し、誘導素子として機能させることができる。この誘導素子はＬＣフィルタの段間に位置し、このため、共振極について周波数特性の調整が行える。ジグザグ形状のビアは積層方向へ延びることから、チップ体は積層高さがいくぶん増すことになるが、取り付け面の占有サイズはそのままに保つことができ、小チップ化を損なうことはない。
【発明の効果】
【００１４】
本発明に係る積層チップ部品では、本来構成の特性を調整するため容量素子，誘導素子を、本来構成のための膜層に作り込むことができ、新たに膜層の追加を必要としない。このため、チップ内部に形成する素子数の増加を抑えつつ性能の向上が行えて小チップ化が図れる。
【００１５】
したがって、ローパスフィルタの構成をとる場合は、調整用の容量素子，誘導素子により所望周波数について減衰特性を良好にでき、大きく減衰を得ることができて高周波化が行える。
【発明を実施するための最良の形態】
【００１６】
図１〜図５は、本発明の好適な一実施の形態を示している。本実施形態の積層チップ部品は、セラミック材料による絶縁膜ａと導体材料による導体パターンｂとを適宜な順に積層することによりチップ体１を形成する。このチップ体１には、少なくとも容量素子をなす膜層および誘導素子をなす膜層を有し、それら素子の相互の接続によりローパスフィルタを構成している。チップ体１は、図２に示すように略矩形状の小片に形成し、そのチップ体１の対向する２面に入力電極２および出力電極３をそれぞれ設けるとともに、側面に接地電極４，５を設けている。
【００１７】
チップ体１の内部のローパスフィルタは、図３に示すようになっている。これは図４に示すＬＣ積分回路を２段に連結した分布定数型の構成と基本的には等価であるが、入出力間に容量素子Ｃ６を配置し、誘導素子Ｌ１と誘導素子Ｌ２との段間で容量素子Ｃ４，Ｃ１，Ｃ２との間に誘導素子Ｌ３を配置した構成にしている。つまりローパスフィルタの構成は、基本的には図４に示すように、誘導素子Ｌ１を入出力間で直列に接続し、誘導素子Ｌ１の出力側は容量素子Ｃ４を介して接地させてＬＣ積分回路とする。２段目も同様に誘導素子Ｌ２を直列に接続して出力側は容量素子Ｃ５を介して接地させる。そして誘導素子Ｌ１，誘導素子Ｌ２には容量素子Ｃ１，Ｃ２をそれぞれ並列に接続し、入力電極２側へ容量素子Ｃ３を接続して他端は接地させる。本発明にあっては、図３に示すように、入出力間に容量素子Ｃ６を接続する。さらに、誘導素子Ｌ１と誘導素子Ｌ２との段間で、容量素子Ｃ４，Ｃ１，Ｃ２との間に誘導素子Ｌ３を接続している。容量素子Ｃ６は後述するように、２つの容量素子Ｃ６１，Ｃ６２からなり、並列容量の合成になっている。
【００１８】
チップ体１の形成は印刷積層法を用いて行う。つまり、セラミック材料による絶縁ペーストと、導体材料による導体ペーストとを交互にスクリーン印刷していく。それらペーストは、１回刷り出す（塗る）と厚みが例えば３〜５μｍになるので、これを塗っては乾燥させて積み重ねていく。チップ部品の製造では、ワークとしては生産性の面から複数個分の大きさのワーク積層体を製作し、そのワーク積層体を十分に乾燥させた後に各単体に切断して焼成する。
【００１９】
セラミック材料には例えばガラスを添加して低温焼結化した誘電体セラミックスを使用する。これは例えば、ホウケイ酸ガラスをアルミナに体積で７０：３０の比率に混合した誘電体材料を使用し、これにビヒクルとしてエチルセルロースとテレピネールと分散剤，可塑剤を混合したものを配合して混練し、印刷用の絶縁ぺーストとすることができる。セラミック材料としては他にも例えばフェライト等の磁性セラミックスを使用してもよい。導体ペーストには銀ペーストを使用し、上記したビヒクルに混合する。また、導体ペーストは銀パラジウムでもよい。
【００２０】
具体的には、絶縁膜ａは図１に示すａ１からａ７までの７層およびビア部分での複数層であり、上の最外層ａ７には導体パターンを形成しないが、第１の絶縁膜層ａ１から第６の絶縁膜層ａ６についてそれぞれ導体パターンｂを形成している。
【００２１】
絶縁膜層ａ１上には、容量素子Ｃ３，Ｃ５の接地側電極となる導体パターンｂ１１を略方形に形成し、導体パターンｂ１１は両側に張り出し部（スタブ）を有し、それぞれ接地電極４，５側の縁部に達している。
【００２２】
絶縁膜層ａ２上には、入力電極２側に、容量素子Ｃ３，Ｃ１の電極となる導体パターンｂ２１を略方形に形成し、入力電極２側の縁部に達する張り出し部を設けている。また、出力電極３側には容量素子Ｃ５，Ｃ２の電極となる導体パターンｂ２２を略方形に形成し、出力電極５側の縁部に達する張り出し部を設けている。導体パターンｂ２１には、当該膜層中央側に帯状パターンｂ２３，ｂ２４を設けて導体パターンｂ２２側へ向けて突き出し形状とし、対する導体パターンｂ２２にも当該膜層中央側に帯状パターンｂ２５を設けて導体パターンｂ２１側へ向けて突き出し形状にしていて、これら帯状パターンｂ２３，ｂ２４，ｂ２５は相手側と交互に隣り合う配置にしている。これにより、帯状パターンｂ２３，ｂ２４，ｂ２５は容量素子Ｃ６１を形成し、容量素子Ｃ６１は入出力間にわたることから共振極調整のための容量素子となる。
【００２３】
絶縁膜層ａ３上には、容量素子Ｃ１，Ｃ２，Ｃ４の電極となる導体パターンｂ３１を略方形に形成し、中央部にビア６を設けて接続させている。ビア６はジグザク状に形成し、これは図５に示すように、絶縁膜ａに対して導体パターンｂを階段状に積層することで形成する。これにより、ビア６はジグザク形状であるため誘導性を示し、誘導素子Ｌ３の下側部位となる。
【００２４】
絶縁膜層ａ４上には、容量素子Ｃ４の接地側電極となる導体パターンｂ４１を略ロ字形状に形成し、導体パターンｂ４１は両側に張り出し部を有し、それぞれ接地電極４，５側の縁部に達している。導体パターンｂ４１と絶縁した中央部にはビア７を設けて下層側と接続している。このビア７も下層側と同様にジグザク状に形成して延長させており、ジグザク形状であるため誘導性を示し、誘導素子Ｌ３の上側部位となる。
【００２５】
絶縁膜層ａ５上には、誘導素子Ｌ１，Ｌ２のコイル部となる引き回し導体パターンｂ５１を形成している。引き回し導体パターンｂ５１は中央部が下層側からのビア７と接続し、入力側および出力側とにそれぞれ延びていて入力電極２側の先端はビアにより上層ａ６の導体パターンｂ６１と接続させ、出力電極３側の先端はビアにより上層ａ６の導体パターンｂ６２と接続させる。そして絶縁膜層ａ６上には、誘導素子Ｌ１，Ｌ２の続きのコイル部となる引き回し導体パターンｂ６１，ｂ６２を形成している。引き回し導体パターンｂ６１は先端が入力電極２側のビアと接続し、略周回した他方端が入力電極２側の縁部に達している。引き回し導体パターンｂ６２は先端が出力電極３側のビアと接続し、略周回した他方端が出力電極３側の縁部に達している。
【００２６】
引き回し導体パターンｂ６１には当該膜層中央側に帯状パターンｂ６３を設けて引き回し導体パターンｂ６１に沿う形状とし、対する引き回し導体パターンｂ６２にも当該膜層中央側に帯状パターンｂ６４を設けて引き回し導体パターンｂ６２に沿う形状にしていて、これら帯状パターンｂ６３，ｂ６４は互いに並び沿う配置にしている。これにより、帯状パターンｂ６３，ｂ６４は容量素子Ｃ６２を形成し、容量素子Ｃ６２は入出力間にわたることから共振極調整のための容量素子となる。容量素子Ｃ６２および容量素子Ｃ６１は、ともに入出力間にわたり、並列容量の合成（Ｃ６２＋Ｃ６１＝Ｃ６）、容量素子Ｃ６として取り扱えばよい。
【００２７】
容量素子Ｃ６２は絶縁膜層ａ６上に、つまり誘導素子をなすための膜層ａ６に設けており、容量素子Ｃ６１は絶縁膜層ａ２上に、つまり容量素子をなすための膜層ａ２に設けている。これら２つは何れか一方のみを設ける構成にしてもよく、所望する容量値および特性に合わせて選択的に構成を変更できる。
【００２８】
本発明に係るローパスフィルタの構成、つまり図３に示す等価回路について数値解析を行ったところ、図６，図７に示すような減衰特性を得た。図６，図７には、図４に示した基本構成の等価回路における減衰特性（点線で示す）も併せてプロットしてある。
【００２９】
容量素子Ｃ６については図６から明らかなように、基本構成のローパスフィルタの構成では減衰を４６ｄＢ程度しか得られなかったが、本発明に係るローパスフィルタの構成では５０ｄＢ程度を得ることができ、容量素子Ｃ６により共振極の調整が良好に行えることを確認した。誘導素子Ｌ３については図７から明らかなように、基本構成のローパスフィルタの構成では減衰周波数は４．４ＧＨｚ程度しか得られなかったが、本発明に係るローパスフィルタの構成ではより高周波側へシフトでき、４．７ＧＨｚ程度を得ることができ、誘導素子Ｌ３により共振極の周波数調整が良好に行えることを確認した。
【００３０】
このように、該当膜層において帯状パターンｂ２３，ｂ２４，ｂ２５，ｂ６３，ｂ６４を設けるので容量素子Ｃ６１，Ｃ６２を形成でき、その容量素子Ｃ６１，Ｃ６２が入出力間にわたるため２段のＬＣフィルタについて共振極の調整が行える。
【００３１】
帯状パターンｂ２３，ｂ２４，ｂ２５，ｂ６３，ｂ６４は、誘導素子をなすための膜層に設けたり、あるいは容量素子をなすための膜層に設けたりすればよい。このようにすると、新たに膜層の追加を必要とせず、本来構成のための膜層に作り込むことができ、チップ内部の素子構成は２段のＬＣフィルタそのままであり、追加は共振極調整のための容量素子Ｃ６のみなので、小チップ化に有利となる。
【００３２】
ＬＣフィルタの段間で膜層の上下間を接続するビア６，７について積層方向にジグザグ状に形成することでは、ジグザグ形状であるため当該部位は誘導性を示し、誘導素子Ｌ３として機能させることができる。この誘導素子Ｌ３はＬＣフィルタの段間に位置し、このため、共振極について周波数特性の調整が行える。
【００３３】
ジグザグ形状のビア６，７は積層方向へ延びることから、チップ体１は積層高さがいくぶん増すことになるが、取り付け面の占有サイズはそのままに保つことができ、小チップ化を損なうことはない。
【００３４】
本発明にあっては、本来構成の特性を調整するため容量素子Ｃ６，誘導素子Ｌ３を追加することができ、これは本来構成のための膜層に作り込むことができ、新たに膜層の追加を必要としない。このため、チップ内部に形成する素子数の増加を抑えて性能の向上が行えるので小チップ化を図ることができる。
【００３５】
したがって、ローパスフィルタの構成では、調整用の容量素子Ｃ６，誘導素子Ｌ３により所望周波数について減衰特性を良好にでき、大きく減衰を得ることができ高周波化が行える。例えば、携帯電話等の用途では高調波を遮断することが重要である。そこで本発明によれば、チップ体１には共振極調整のための素子のみを追加するのでチップサイズを小さくでき、２倍高調波および３倍高調波を格段に減衰させることができる。また、調整用の容量素子，誘導素子はパターン変更等によりその値を適宜に設定でき、減衰特性，周波数特性を所望に得ることが容易に行える。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る積層チップ部品の一実施の形態であり、各層を分離して示す斜視図である。
【図２】図１に示す積層チップ部品の外観を説明する斜視図である。
【図３】図１に示す積層チップ部品の電気的な構成を説明する等価回路図である。
【図４】ローパスフィルタの基本構成を説明する等価回路図である。
【図５】ビアを説明する断面図である。
【図６】ローパスフィルタをなす積層チップ部品の減衰特性を示し、容量素子Ｃ６に係る特性を説明するグラフである。
【図７】ローパスフィルタをなす積層チップ部品の減衰特性を示し、誘導素子Ｌ３に係る特性を説明するグラフである。
【符号の説明】
【００３７】
１  チップ体
２  入力電極
３  出力電極
４，５  接地電極
６，７  ビア
ａ  絶縁膜
ａ１  第１の絶縁膜層
ａ２  第２の絶縁膜層
ａ３  第３の絶縁膜層
ａ４  第４の絶縁膜層
ａ５  第５の絶縁膜層
ａ６  第６の絶縁膜層
ａ７  第７の絶縁膜層
ｂ  導体パターン
ｂ２１，ｂ２２，ｂ３１，ｂ４１  導体パターン
ｂ２３，ｂ２４，ｂ２５，ｂ６３，ｂ６４  帯状パターン
ｂ５１，ｂ６１，ｂ６２  引き回し導体パターン
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６１，Ｃ６２，Ｃ６  容量素子
Ｌ１，Ｌ２，Ｌ３  誘導素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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