(57)【要約】【課題】動作速度を向上させたｎ型ＦＥＴを形成することが可能な半導体装置の製造方法を提供する。【解決手段】素子領域のうちゲート電極を挟むソース／ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース／ドレイン・コンタクト領域となる領域を非晶質化し、さらに、非晶質化された領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース／ドレイン・コンタクト領域となる不純物注入層を形成し、その処理時間が０．２ｍ秒〜２．０ｍ秒の熱処理により、不純物注入層中の炭素および不純物を活性化する。【選択図】図８
2010062529.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型ＦＥＴを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース／ドレイン・コンタクト領域となる領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする半導体装置の製造方法。
【請求項２】
ｎ型ＦＥＴを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース／ドレイン・コンタクト領域となる領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記炭素クラスターイオンは、Ｃ７Ｈ７またはＣ５Ｈ５の少なくとも何れか一方であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記不純物注入層において、炭素濃度が最大になる深さ近傍で、前記不純物の濃度が最大になる
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記不純物注入層を形成した後、前記不純物注入層中の前記炭素および前記不純物をＲＴＡにより活性化し、
その後、前記熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項６】
前記熱処理前の前記不純物注入層における炭素濃度のピーク値が、前記熱処理後の前記不純物注入層におけるシリコンの格子置換位置の炭素濃度以下となるように、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンの前記イオン注入の条件が、設定されている
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項７】
前記熱処理の処理時間が０．２ｍ秒〜２．０ｍ秒であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪み印加によりｎ型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の動作速度を向上させる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、半導体装置の微細化が進んでおり、６５ｎｍ未満のゲート長を有する超高速動作可能な半導体装置が実現されている。
【０００３】
このような超微細化され超高速可能な電界効果トランジスタＦＥＴは、ゲート電極直下のチャネル領域の面積が、従来のＦＥＴと比較して非常に小さくなっている。このため、該電界効果トランジスタにおいて、チャネル領域を走行する電子あるいはホールの移動度は、チャネル領域に印加される応力により大きな影響を受けることが知られている。
【０００４】
このようなチャネル領域に印加される応力を最適化することにより半導体装置の動作速度を向上させる試みが、数多くなされている。
【０００５】
従来から認識されているように、炭素（Ｃａｒｂｏｎ）が添加されたシリコン（Ｓｉ：Ｃ）技術は、シリコンに形成された高性能ｎ型ＦＥＴを製造するための有望な技術となっている。
【０００６】
例えば、ｎ型ＦＥＴのチャネル領域に隣接するシリコン基板中にＳｉ：Ｃを埋設した場合、チャネル領域に引張応力が印加される。これにより、電子の移動度が増加し、ｎ型ＦＥＴの性能を向上させることができる。
【０００７】
通常、埋め込みＳｉ：Ｃ構造は、ソース／ドレイン領域をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等により掘り下げた後、ＲＰ−ＣＶＤ（Ｒｅｍｏｔｅ  Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等の気相エピタキシャル成長を用いて形成されている。
【０００８】
近年、ソース／ドレイン領域をＲＩＥ等により掘り下げることなく、ソース／ドレイン領域に炭素モノマーイオンをイオン注入技術により打ち込んだ後、活性化熱処理を施す技術が報告されている。この技術により、埋め込みＳｉ：Ｃ構造が形成される（例えば、非特許文献１参照。）。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Kah Wee Ang et al. ,“50 nm Silicon-On-Insulator N-MOSFET Featuring Multiple Stressors: Silicon-Carbon Source/Drain Regions and Tensile Stress Silicon Nitride Liner”, 2006 Symposium on VLSI Technology Digest of Technical Papers, IEEE, 2006.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、動作速度を向上させたｎ型ＦＥＴを形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る実施例に従った半導体装置の製造方法は、
ｎ型ＦＥＴを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース／ドレイン・コンタクト領域となる領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする。
【００１２】
本発明の他の態様に係る実施例に従った半導体装置の製造方法は、
ｎ型ＦＥＴを形成する半導体装置の製造方法であって、
シリコンを主成分とする半導体基板の表面に、前記半導体基板の素子領域を区画する素子分離絶縁膜を形成し、
前記半導体基板の前記素子領域上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記素子領域のうち前記ゲート電極を挟むソース／ドレイン・コンタクト領域となる領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる前記領域を非晶質化し、
さらに、非晶質化された前記領域に、炭素クラスターイオン、炭素モノマーイオン、または、炭素を含んだ分子状のイオンをイオン注入することにより、前記ソース／ドレイン・コンタクト領域となる不純物注入層を形成し、
熱処理により、前記不純物注入層中の前記炭素および前記不純物を活性化する
ことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、動作速度を向上させたｎ型ＦＥＴを形成することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様である実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図２】本発明の一態様である実施例１に係る半導体装置の製造方法の図１に続く工程の断面を示す図である。
【図３】本発明の一態様である実施例１に係る半導体装置の製造方法の図２に続く工程の断面を示す図である。
【図４】本発明の一態様である実施例１に係る半導体装置の製造方法の図３に続く工程の断面を示す図である。
【図５】本発明の一態様である実施例１に係る半導体装置の製造方法の図４に続く工程の断面を示す図である。
【図６】本発明の一態様である実施例１に係る半導体装置の製造方法の図５に続く工程の断面を示す図である。
【図７】本発明の一態様である実施例１に係る半導体装置の製造方法の図６に続く工程の断面を示す図である。
【図８】本発明の一態様である実施例１に係る半導体装置の製造方法の図７に続く工程の断面を示す図である。
【図９】炭素クラスターイオン（Ｃ７Ｈ７）がイオン注入されたシリコン（１００）基板の格子置換位置の炭素濃度と、活性化熱処理条件と、の関係を示す図である。
【図１０】ＳＯＡＫアニールの処理時間と、格子置換位置の炭素濃度と、の関係を示す図である。
【図１１】炭素クラスターイオン（Ｃ７Ｈ７）がイオン注入されたシリコン（１００）基板の深さと、熱処理後の炭素濃度と、の関係を示す図である。
【図１２】５００℃の窒素雰囲気中における、（１００）単結晶シリコン基板の固相成長速度の不純物濃度依存性を示す図である。
【図１３】本発明の一態様である実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図１４】本発明の一態様である実施例２に係る半導体装置の製造方法の図１３に続く工程の断面を示す図である。
【図１５】活性化のための熱処理後のシリコン基板の結晶／アモルファス界面近傍の従来のモデルと、基板深さに対する炭素濃度の関係と、を示す図である。
【図１６】活性化のための熱処理後のシリコン基板の結晶／アモルファス界面近傍の実施例３のモデルと、基板深さに対する炭素濃度の関係と、を示す図である。
【発明を実施するための形態】
【００１５】
既述のようにして炭素モノマーイオンをイオン注入技術により打ち込んで埋め込みＳｉ：Ｃ構造を形成した場合、炭素のＳｉ中における固溶限は、３．５×１０１７ｃｍ−３（ａｔ ｍｅｌｔｉｎｇ  ｐｏｉｎｔ）と極めて低い。したがって、ＳｉＣ析出させることなく、かつＳｉ結晶を歪ませるため高濃度にＳｉ中の格子置換位置に炭素を固溶させることは難しい。
【００１６】
さらに、Ｓｉ中における格子置換位置の炭素濃度は、１．０％〜１．５％程度と低い。したがって、格子間位置の炭素濃度は、高いものとなっている。
【００１７】
また、炭素イオン注入領域の結晶回復が不完全であることにより、接合リーク異常等のトランジスタ特性劣化が生じている。
【００１８】
ここで、炭素イオン注入後のアモルファスＳｉ層の結晶回復のためには、モノマーイオン注入よりも、ドーズレートを低減しセルフアニーリングを抑制可能な炭素クラスターイオン注入が有効であると考えられる。
【００１９】
しかし、格子置換位置の高い炭素濃度を達成しつつ、完全な結晶回復を実現する炭素活性化手法はない。すなわち、既述のような従来技術では、ｎ型ＦＥＴの動作性能を向上させることができていない。
【００２０】
そこで、本発明に係る実施例では、動作速度を向上させたｎ型ＦＥＴを形成する半導体装置の製造方法について提案する。
【００２１】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００２２】
図１ないし図８は、本発明の一態様である実施例１に係る半導体装置の製造方法の各工程の断面を示す図である。
【００２３】
先ず、シリコンを主成分とする半導体基板（シリコン基板）１０１の表面に、このシリコン基板１０１の素子領域を区画する素子分離絶縁膜１０２を形成する。この素子分離絶縁膜１０２は、例えば、シリコン酸化膜により構成される。さらに、イオン注入により、素子分離絶縁膜１０２に囲まれた素子領域にｐ型のウェル拡散層領域１０３を形成する（図１）。
【００２４】
次に、シリコン基板１０１の該素子領域（ウェル拡散層領域１０３）上に、ゲート絶縁膜１０４を形成する。さらに、このゲート絶縁膜１０４上に、ゲート電極となる多結晶シリコン１０５、マスク材であるシリコン窒化膜（図示せず）を順に形成する。この積層構造膜をパターニングすることにより、ゲート電極構造が形成される（図２）。
【００２５】
次に、薄いシリコン窒化膜（例えば、２〜１０ｎｍ程度）を堆積し、このシリコン窒化膜をＲＩＥ等により異方性エッチングする。これにより、ゲート電極の側壁面上に、シリコン窒化膜側壁（オフセットスペーサ）１０６を形成する（図３）。
【００２６】
次に、薄いシリコン酸化膜（例えば、５〜２０ｎｍ程度）を堆積し、このシリコン酸化膜をＲＩＥ等により異方性エッチングする。これにより、ゲート電極１０５の側壁面上に、シリコン窒化膜側壁１０６を介して、シリコン酸化膜側壁１０７を形成する（図４）。
【００２７】
次に、露出したｐ型のウェル拡散層領域１０３に、炭素クラスターイオンを、炭素のピーク濃度が２％以上となる条件でイオン注入技術により打ち込む。すなわち、該素子領域のうちゲート電極１０５を挟むソース／ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース／ドレイン・コンタクト領域となる該領域を非晶質化する。なお、該炭素クラスターイオンは、Ｃ７Ｈ７またはＣ５Ｈ５の少なくとも何れか一方である。
【００２８】
さらに、非晶質化された該領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つを１×１０１５ｃｍ-2以上のドーズ量でイオン注入技術により打ち込む。
【００２９】
これにより、露出したシリコン基板１０１表面にｎ型のソース／ドレイン・コンタクト領域となる不純物注入層１０８を形成する（図５）。
【００３０】
なお、２％程度の格子置換位置の炭素濃度を得るためには、上述のように、炭素のピーク濃度が２％以上必要であると考えられる。
【００３１】
また、不純物注入層１０８において、炭素濃度が最大になる深さ近傍で、ｎ型の不純物（砒素、燐）の濃度が最大になるように、該不純物はイオン注入されている。これにより、後述のように、炭素による固相成長速度の減少を補い、所望の結晶性を得ることができる。
【００３２】
次に、シリコン酸化膜側壁１０７を除去した後、シリコン酸化膜を堆積しＲＩＥ等の異方性エッチングを行う。これにより、シリコン酸化側壁１０９を形成する。その後、砒素および燐等の不純物をイオン注入技術により打ち込む。
【００３３】
これにより、ｎ型のウェル拡散層領域１０３表面にｎ型のソース／ドレイン・エクステンション領域となる不純物注入層１１０が形成される（図６）。
【００３４】
次に、Ｘｅフラッシュランプアニールによる高温極短時間熱処理を行う。このＸｅフラッシュランプアニールにより、シリコン基板１０１の基板表面温度が１２００℃〜１４００℃の範囲に制御される。この処理時間は０．２ｍ秒〜２．０ｍ秒である。
【００３５】
これにより、ｎ型のソース／ドレイン・コンタクト領域となる不純物注入層１０８中の炭素および不純物を活性化するとともに、ｎ型のソース／ドレイン・エクステンション領域となる不純物注入層１１０中の炭素および不純物を活性化する。
【００３６】
次に、シリコン窒化膜を堆積し、このシリコン窒化膜をＲＩＥ等により異方性エッチングする。これにより、シリコン窒化膜側壁１１１を形成する。その後、シリサイド技術により、ソース／ドレイン・コンタクト領域（不純物注入層）１０８の表面および多結晶ゲート電極１０５の表面に、ニッケルモノシリサイド（ＮｉＳｉ）膜１１２ａ、１１２ｂを形成する（図７）。
【００３７】
次に、層間絶縁膜１１４をシリコン基板１０１上に形成する。さらに、この層間絶縁膜１１４中に、ニッケルモノシリサイド（ＮｉＳｉ）膜１１２ａ、１１２ｂに接続する配線層を形成する。これにより、トランジスタ素子である半導体装置１００が完成する（図８）。
【００３８】
このように、ソース／ドレイン・コンタクト領域１０８に、炭素クラスターイオン注入技術により、高濃度の炭素を打ち込み、非晶質化させる。これにより、該イオン注入時のセルフアニーリングが抑制され、後の熱処理により良好な結晶回復を達成できる。
【００３９】
さらに、砒素や燐を炭素クラスターイオン注入の前後どちらか少なくとも一方にイオン注入技術により打ち込む。これにより、後述のように、炭素によるシリコン再結晶化（固相成長）速度の低下を補うことができる。
【００４０】
さらに、炭素ならびに砒素や燐の活性化を高温極短時間熱処理で行う。これにより、結晶構造はシリコンと同様な極めて良好な結晶性を有し、格子置換位置の炭素濃度が高い歪み炭素添加シリコン結晶を、ソース／ドレイン・コンタクト領域に形成できる。
【００４１】
結果として、ｎ型ＦＥＴのチャネル領域に引張応力が印加され、チャネル部分を流れるキャリア（電子）の移動度を増大させることが可能となる。すなわち、高性能なｎ型ＦＥＴを得ることが可能となる。
【００４２】
既述のように、本実施例においては、ｎ型のソース／ドレイン・コンタクト領域となる不純物注入層１０８およびｎ型のソース／ドレイン・エクステンション領域となる不純物注入層１１０を活性化する。この活性化は、Ｘｅフラッシュランプアニールによる高温極短時間熱処理で達成される。このＸｅフラッシュランプアニールにより、シリコン基板表面温度が、１２００〜１４００℃に制御され、この熱処理時間は、０．２ｍ秒〜２．０ｍ秒である。
【００４３】
しかし、このＸｅフラッシュランプアニールの代わりに、半導体レーザーや炭酸ガスレーザー等のレーザーアニールを用いても同様の高温極短時間熱処理をすることができる。
【００４４】
ここで、図９は、炭素クラスターイオン（Ｃ７Ｈ７）がイオン注入されたシリコン（１００）基板の格子置換位置の炭素濃度と、活性化熱処理条件と、の関係を示す図である。また、図１０は、ＳＯＡＫアニールの処理時間と、格子置換位置の炭素濃度と、の関係を示す図である。
【００４５】
なお、図９においては、炭素クラスターイオン（Ｃ７Ｈ７）をイオン注入した条件により得られる基板にける濃度分布は、加速エネルギー９ｋｅＶで３×１０１５ｃｍ−２ 、加速エネルギー６ｋｅＶで３×１０１５ｃｍ−２、加速エネルギー３ｋｅＶで１．５×１０１５ｃｍ−２で炭素モノマーイオンをイオン注入する条件により得られる濃度分布と同等である。また、図９、図１０において、格子置換位置の炭素濃度は、基板表面から３０ｎｍ付近の炭素濃度である。
【００４６】
図９に示すように、７５０℃、８５０℃のＳＯＡＫアニールや、９００℃、１０５０℃のスパイクアニールによる炭素の活性化では、格子置換位置の炭素濃度は、０．４６％〜１．４％と低い。すなわち、格子間位置の炭素濃度が高い。
【００４７】
また、図１０に示すように、上述のＳＯＡＫアニールでは、処理時間を増加させると、格子置換位置の炭素濃度が低下することになる。
【００４８】
このようなＳＯＡＫアニールや９００℃、１０５０℃のスパイクアニールのような熱平衡に近い活性化熱処理の場合、炭素のＳｉ中の固溶限（３．５×１０１５ｃｍ−２  ａｔ ｍｅｌｔｉｎｇ  ｐｏｉｎｔ）が極めて低い。このため、格子置換位置の高い炭素濃度を達成することは困難である。
【００４９】
一方、図９に示すように、Ｘｅフラッシュランプアニールやレーザーアニールによる熱処理（シリコン基板表面温度が１２００℃〜１４００℃、処理時間が０．２ｍ秒〜２．０ｍ秒）による炭素の活性化では、約２．０％程度の格子置換位置の炭素濃度を実現できる。
【００５０】
このように、上述のＸｅフラッシュランプアニールやレーザーアニールで達成される極めて熱非平衡である高温極短時間の熱処理であれば、格子置換位置の高い炭素濃度を達成することが可能である。
【００５１】
なお、炭素クラスターイオンにＣ５Ｈ５を選択した場合の格子置換位置の炭素濃度と活性化熱処理条件との関係も、図９に示す関係と同様である。
【００５２】
ここで、図１１は、炭素クラスターイオン（Ｃ７Ｈ７）がイオン注入されたシリコン（１００）基板の深さと、熱処理後の炭素濃度と、の関係を示す図である。なお、図１１においては、Ｘｅフラッシュランプアニールによりシリコン（１００）基板の基板表面温度を、０．８ｍ秒間、１２５０℃に制御することにより、シリコン（１００）基板を熱処理した。
【００５３】
図１１に示すように、炭素クラスターイオンを注入したＳｉ（１００）基板を、Ｘｅフラッシュランプアニールで熱処理することにより、深さ２０ｎｍ〜３０ｎｍ近傍で、炭素濃度がピーク値（２×１０２１ｃｍ−３）になっている。この炭素濃度がピーク値に到達している領域は、シリコン固相成長が止まっている領域であり、積層欠陥、双晶などの結晶欠陥が多数形成されている。なお、基板表面温度１３５０℃、処理時間０．８ｍｓｅｃのレーザーアニールでも同様の結果が得られた。
【００５４】
ここで、図１２は、５００℃の窒素雰囲気中における、（１００）単結晶シリコン基板の固相成長速度の不純物濃度依存性を示す図である。
【００５５】
図１２に示すように、炭素は（１００）単結晶シリコンの固相成長速度を減少させる。これにより、上述のように、固相成長が停止し、欠陥が生成される現象が現れる。
【００５６】
一方、ｎ型ドーパントとして用いることが可能な砒素または燐は、（１００）単結晶シリコンの固相成長速度が増加する。
【００５７】
そこで、ｎ型ドーパントとして用いることが可能な砒素または燐を、炭素クラスターイオンを注入した領域にイオン注入する。さらに、Ｘｅフラッシュランプアニールやレーザーアニールで達成される極めて熱非平衡である高温極短時間の熱処理により、炭素を活性化する。これにより、格子置換位置の高い炭素濃度を達成しつつ、結晶回復を行うことが可能となる。
【００５８】
以上のように、本実施例に係る半導体装置の製造方法によれば、動作速度を向上させたｎ型ＦＥＴを形成することができる。
【００５９】
なお、図５に示す工程において、不純物（砒素、燐）をイオン注入した後、不純物注入層１０８中の炭素および該不純物をＲＴＡ（例えば、７５０℃〜８５０℃、３０秒〜１２０秒）により活性化する。これにより、不純物注入層１０８の結晶性を向上させる。その後、既述のＸｅフラッシュランプアニール等の熱処理により、不純物注入層１０８中の炭素および該不純物をさらに活性化するようにしてもよい。
【００６０】
これにより、ソース／ドレイン・コンタクト領域（不純物注入層１０８）の結晶性をさらに向上させることができる。
【００６１】
また、本実施例では、図５に示す工程において、炭素クラスターイオンをイオン注入した後、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより不純物注入層１０８を形成した。
【００６２】
しかし、図５に示す工程において、素子領域のうちゲート電極１０５を挟むソース／ドレイン・コンタクト領域となる領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース／ドレイン・コンタクト領域となる該領域を非晶質化する。さらに、非晶質化された該領域に、炭素クラスターイオンをイオン注入することにより、ソース／ドレイン・コンタクト領域となる不純物注入層１０８を形成するようにしてもよい。この場合も同様の作用・効果を奏することができる。
【００６３】
この場合、炭素クラスターイオンをイオン注入した後、不純物注入層１０８中の炭素および該不純物をＲＴＡ（例えば、７５０℃〜８５０℃、３０秒〜１２０秒）により活性化する。これにより、不純物注入層１０８の結晶性を向上させる。その後、既述のＸｅフラッシュランプアニール等の熱処理により、不純物注入層１０８中の炭素および該不純物をさらに活性化するようにしてもよい。
【００６４】
この場合も、ソース／ドレイン・コンタクト領域（不純物注入層１０８）の結晶性をさらに向上させることができる。
【実施例２】
【００６５】
実施例１では、ソース／ドレイン・コンタクト領域を形成した後、ソース／ドレイン・エクステンション領域を形成する例について述べた。ここで、これらの領域を形成する順番は、逆でもよい。
【００６６】
そこで、本実施例２では、ソース／ドレイン・エクステンション領域を形成した後、ソース／ドレイン・コンタクト領域を形成する例について述べる。
【００６７】
なお、実施例２に係る半導体装置の製造方法において、実施例１の図１ないし図３までの工程は、同様である。
【００６８】
図１３および図１４は、本発明の一態様である実施例２に係る半導体装置の製造方法の各工程の断面を示す図である。
【００６９】
先ず、実施例１と同様に、図１ないし図３に示す工程により、ゲート電極の側壁面上に、シリコン窒化膜側壁（オフセットスペーサ）１０６を形成する。
【００７０】
次に、露出したｐ型のウェル拡散層領域１０３に、砒素および燐等の不純物をイオン注入技術により打ち込む。
【００７１】
これにより、ｎ型のウェル拡散層領域１０３表面にｎ型のソース／ドレイン・エクステンション領域となる不純物注入層２１０が形成される（図１３）。
【００７２】
次に、シリコン窒化膜を堆積し、このシリコン窒化膜をＲＩＥ等により、異方性エッチングする。これにより、ゲート電極１０５の側壁面上に、シリコン窒化膜側壁１０６を介して、シリコン窒化膜側壁２１１を形成する。
【００７３】
そして、露出したｐ型のウェル拡散層領域１０３に、炭素クラスターイオンを、炭素のピーク濃度が２％以上となる条件でイオン注入技術により打ち込む。すなわち、該素子領域のうちゲート電極１０５を挟むソース／ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース／ドレイン・コンタクト領域となる該領域を非晶質化する。なお、該炭素クラスターイオンは、Ｃ７Ｈ７またはＣ５Ｈ５の少なくとも何れか一方である。
【００７４】
さらに、非晶質化された該領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つを１×１０１５ｃｍ-2以上のドーズ量でイオン注入技術により打ち込む。
【００７５】
これにより、露出したシリコン基板１０１表面にｎ型のソース／ドレイン・コンタクト領域となる不純物注入層２０８を形成する（図１４）。
【００７６】
次に、Ｘｅフラッシュランプアニールによる高温極短時間熱処理を行う。このＸｅフラッシュランプアニールにより、シリコン基板１０１の基板表面温度が１２００℃〜１４００℃の範囲に制御される。この処理時間は０．２ｍ秒〜２．０ｍ秒である。
【００７７】
これにより、ｎ型のソース／ドレイン・コンタクト領域となる不純物注入層２０８中の炭素および不純物を活性化するとともに、ｎ型のソース／ドレイン・エクステンション領域となる不純物注入層２１０中の炭素および不純物を活性化する。
【００７８】
以降は、実施例１の図７および図８に示す工程と同様にして、トランジスタ素子である半導体装置が完成する。
【００７９】
このように、ソース／ドレイン・コンタクト領域２０８に、炭素クラスターイオン注入技術により、高濃度の炭素を打ち込み、非晶質化させる。これにより、該イオン注入時のセルフアニーリングが抑制され、後の熱処理により良好な結晶回復を達成できる。
【００８０】
さらに、実施例１と同様に、砒素や燐を炭素クラスターイオン注入の前後どちらか少なくとも一方にイオン注入技術により打ち込む。これにより、後述のように、炭素によるシリコン再結晶化（固相成長）速度の低下を補うことができる。
【００８１】
さらに、実施例１と同様に、炭素ならびに砒素や燐の活性化を高温極短時間熱処理で行う。これにより、結晶構造はシリコンと同様な極めて良好な結晶性を有し、且つ、格子置換位置の炭素濃度が高い、歪み炭素添加シリコン結晶を、ソース／ドレイン・コンタクト領域に形成できる。
【００８２】
結果として、ｎ型ＦＥＴのチャネル領域に引張応力が印加され、チャネル部分を流れるキャリア（電子）の移動度を増大させることが可能となる。すなわち、高性能なｎ型ＦＥＴを得ることが可能となる。
【００８３】
既述のように、本実施例においては、ｎ型のソース／ドレイン・コンタクト領域となる不純物注入層２０８およびｎ型のソース／ドレイン・エクステンション領域となる不純物注入層２１０を活性化する。この活性化は、Ｘｅフラッシュランプアニールによる高温極短時間熱処理で達成される。このＸｅフラッシュランプアニールにより、シリコン基板表面温度が、１２００〜１４００℃に制御され、この熱処理時間は、０．２ｍ秒〜２．０ｍ秒である。
【００８４】
しかし、このＸｅフラッシュランプアニールの代わりに、半導体レーザーや炭酸ガスレーザー等のレーザーアニールを用いても同様の高温極短時間熱処理をすることができる。
【００８５】
以上のように、本実施例に係る半導体装置の製造方法によれば、動作速度を向上させたｎ型ＦＥＴを形成することができる。
【００８６】
なお、図１４に示す工程において、不純物（砒素、燐）をイオン注入した後、不純物注入層１０８中の炭素および該不純物をＲＴＡ（例えば、７５０℃〜８５０℃、３０秒〜１２０秒）により活性化する。これにより、不純物注入層２０８の結晶性を向上させる。その後、既述のＸｅフラッシュランプアニール等の熱処理により、不純物注入層２０８中の炭素および該不純物をさらに活性化するようにしてもよい。
【００８７】
これにより、ソース／ドレイン・コンタクト領域（不純物注入層２０８）の結晶性をさらに向上させることができる。
【００８８】
また、本実施例では、図１４に示す工程において、炭素クラスターイオンをイオン注入した後、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより不純物注入層２０８を形成した。
【００８９】
しかし、図１４に示す工程において、素子領域のうちゲート電極１０５を挟むソース／ドレイン・コンタクト領域となる領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース／ドレイン・コンタクト領域となる該領域を非晶質化する。さらに、非晶質化された該領域に、炭素クラスターイオンをイオン注入することにより、ソース／ドレイン・コンタクト領域となる不純物注入層２０８を形成するようにしてもよい。この場合も同様の作用・効果を奏することができる。
【００９０】
この場合、炭素クラスターイオンをイオン注入した後、不純物注入層２０８中の炭素および該不純物をＲＴＡ（例えば、７５０℃〜８５０℃、３０秒〜１２０秒）により活性化する。これにより、不純物注入層２０８の結晶性を向上させる。その後、既述のＸｅフラッシュランプアニール等の熱処理により、不純物注入層２０８中の炭素および該不純物をさらに活性化するようにしてもよい。
【００９１】
この場合も、ソース／ドレイン・コンタクト領域（不純物注入層２０８）の結晶性をさらに向上させることができる。
【００９２】
なお、以上の実施例１、２では、炭素クラスターイオンを不純物注入層となる領域にイオン注入することにより、シリコン結晶の格子置換位置に置換する炭素を、不純物注入層となる領域に供給する場合について説明した。
【００９３】
しかし、炭素モノマーイオンや炭素を含んだ分子状のイオンを不純物注入層となる領域にイオン注入するようにしてもよい。以下の実施例でも同様である。
【実施例３】
【００９４】
既述の図１１で説明したように、不純物注入層において、炭素濃度がピーク値に到達している領域は、シリコン固相成長が止まっている領域であり、積層欠陥、双晶などの結晶欠陥が多数形成されている。
【００９５】
すなわち、不純物注入層に供給された炭素の濃度が、活性化のための熱処理によりシリコン結晶の格子置換位置に置換される炭素の濃度よりも高い場合、活性化により置換されない余剰の炭素がアモルファス領域へ析出することになる。これにより、既述のような結晶欠陥が発生する。
【００９６】
そこで、本実施例３では、既述のような結晶欠陥等の発生を抑制するように、イオン注入の炭素濃度に関する条件を設定する場合について説明する。なお、イオン注入の炭素濃度以外条件に関しては、既述の実施例１、２と同様である。
【００９７】
ここで、図１５は、活性化のための熱処理後のシリコン基板の結晶／アモルファス界面近傍の従来のモデルと、基板深さに対する炭素濃度の関係と、を示す図である。また、図１６は、活性化のための熱処理後のシリコン基板の結晶／アモルファス界面近傍の実施例３のモデルと、基板深さに対する炭素濃度の関係と、を示す図である。
【００９８】
従来のモデルでは、不純物注入層に供給された炭素の濃度が、活性化のための熱処理によりシリコン結晶の格子置換位置に置換される炭素の濃度の最大値（固溶限）Ｃ０よりも高い。このため、図１５に示すように、活性化により置換されない余剰の炭素が、結晶領域からアモルファス領域へ偏析している。
【００９９】
一方、本実施例３のモデルでは、活性化のための熱処理前の不純物注入層における炭素濃度のピーク値が、該熱処理後の該不純物注入層におけるシリコンの格子置換位置の炭素濃度の最大値（固溶限）Ｃ０以下となるように、イオン注入の条件を設定している。
【０１００】
このイオン注入の条件の設定により、不純物注入層に供給された炭素の濃度が、活性化のための熱処理によりシリコン結晶の格子置換位置に置換される炭素の濃度よりも低くすることができる。
【０１０１】
これにより、図１６に示すように、該加熱処理により、イオン注入された炭素が十分にシリコン結晶の格子置換位置に置換される。このため、結晶／アモルファス界面近傍において炭素偏析が抑制される。
【０１０２】
したがって、活性化により置換されない余剰の炭素がアモルファス領域へ偏析するのが抑制される。すなわち、既述のような結晶欠陥等の発生を抑制することができる。
【０１０３】
なお、既述の炭素モノマーイオンや炭素を含んだ分子状のイオンをイオン注入する場合も同様にイオン注入の条件が設定される。
【０１０４】
以上のように、本実施例に係る半導体装置の製造方法によれば、不純物注入層における結晶欠陥等の発生を抑制しつつ、動作速度を向上させたｎ型ＦＥＴを形成することができる。
【符号の説明】
【０１０５】
１０１  シリコン基板
１０２  素子分離絶縁膜
１０３  ウェル拡散層領域
１０４  ゲート絶縁膜
１０５  多結晶シリコン
１０６  シリコン窒化膜側壁（オフセットスペーサ）
１０７  シリコン酸化膜側壁
１０８、２０８  ソース／ドレイン・コンタクト領域（不純物注入層）
１０９  シリコン酸化側壁
１００  半導体装置
１１０、２１０  ソース／ドレイン・エクステンション領域（不純物注入層）
１１１  シリコン窒化膜側壁
１１２ａ、１１２ｂ  ニッケルモノシリサイド膜
１１３  配線層
１１４  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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