(57)【要約】【課題】チップ面積の増大を防止することが可能な半導体装置及びその製造方法を提供する。【解決手段】拡散領域１０１ａを表面に有する半導体基板１００と、半導体基板１００を覆う層間絶縁膜１０７と、層間絶縁膜１０７上に形成され、拡散領域１０９ａを表面に有する半導体層１０８と、層間絶縁膜１０７および半導体層１０８を貫通する貫通口１１９ａ内に形成され、拡散領域１０１ａに接し、且つ側面の一部が拡散領域１０９ａに接するソース線プラグ１１６ａと、ソース線プラグ１１６ａと層間絶縁膜１０７との間に介在し、且つソース線プラグ１１６ａが拡散領域１０９ａと接する部分を除いてソース線プラグ１１６ａと半導体層１０８との間に介在する側壁絶縁膜１１７ａと、を具備する。【選択図】      図２
2010212604.tif 000002
【特許請求の範囲】
【請求項１】
第１の拡散領域を表面に有する半導体基板と、
前記半導体基板を覆う絶縁領域と、
前記絶縁領域上に形成され、第２の拡散領域を表面に有する半導体層と、
前記絶縁領域および前記半導体層を貫通する第１の貫通口内に形成され、前記第１の拡散領域に接し、且つ側面の一部が前記第２の拡散領域に接する第１の導電部と、
前記第１の導電部と前記絶縁領域との間に介在し、且つ前記第１の導電部が前記第２の拡散領域と接する部分を除いて前記第１の導電部と前記半導体層との間に介在する第１の絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記半導体基板は、表面に第３の拡散領域をさらに有し、
前記半導体層は、表面に第４の拡散層をさらに有し、
前記絶縁領域および前記半導体層を貫通する第２の貫通口内に形成され、前記第３の拡散領域に接し、且つ側面の一部が前記第４の拡散領域に接する第２の導電部と、
前記第２の導電部と前記絶縁領域との間に介在し、且つ前記第２の導電部が前記第４の拡散領域と接する部分を除いて前記第２の導電部と前記半導体層との間に介在する第２の絶縁膜とをさらに具備し、
前記第１及び第２の拡散領域は第１導電型で、前記第３及び第４の拡散領域は前記第１導電型と反対の第２導電型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板を覆う絶縁領域を形成する工程と、
前記絶縁領域に穴を形成し、前記半導体基板の一部を露出させる工程と、
前記半導体基板の露出した部分をシードとして用いてエピタキシャル成長を行い、前記穴内及び前記絶縁領域上に半導体層を形成する工程と、
前記半導体層の表面であって且つ前記穴の上方に第２の拡散領域を形成する工程と、
前記半導体層に第２の拡散領域を形成した後、前記穴内及び前記穴の上方に形成された前記半導体層を除去し、前記半導体基板に達する貫通口を形成する工程と、
前記半導体基板の前記貫通口の下方に位置する部分に第１の拡散領域を形成する工程と、
前記貫通口の側壁に絶縁膜を形成する工程と、
前記絶縁膜が形成された貫通口内に、前記第２の拡散領域の上面よりも低く且つ底面よりも高い位置に上面を有する保護材料膜を形成する工程と、
前記保護材料膜をマスクとして用いて前記絶縁膜をエッチングし、前記第２の拡散領域の一部を露出させる工程と、
前記貫通口内に、側面の一部が前記第２の拡散領域の露出した部分に接する導電部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の拡散層は、ソース線用またはビット線用の拡散層であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記保護材料膜は前記導電部の一部となる導電材料で形成されていることを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、従来の平面型セル構造が半導体基板の主平面から垂直な方向に少なくとも２層以上積層された構成を有する３次元階層型セル構造が提案されている（例えば特許文献１参照）。
【０００３】
上述した３次元階層型セル構造を有する半導体装置では、半導体基板の表面に形成された拡散層と上層側の半導体層の表面に形成された拡散層とを接続する場合、半導体基板の表面に達する貫通口内にコンタクト用の導電部を設け、この導電部によって両拡散層を接続する（例えば特許文献２参照）。この場合、コンタクト用の導電部と上層側の半導体層とが直接接することを防止するため、導電部と半導体層との間に絶縁膜を形成する必要がある。従来は、貫通口の内側面全体に絶縁膜を形成して導電部と半導体層とを絶縁している。また、導電部と上層側の半導体層の表面に形成された拡散層とを接続するために、貫通口の外側すなわち拡散層上にまで導電部を拡張し、この拡張部が拡散層の上面に接触するようにしている。
【０００４】
しかしながら、上述した従来の構造では、拡散層の上面で導電部と拡散層とを接続させるため、接続領域の面積が大きくなり、結果的にストリング長が増大してチップ面積が増大するという問題があった。
【０００５】
また、３次元階層型セル構造の上層側の半導体層を形成する際、半導体基板の所定の領域をエピタキシャル成長用のシード部として使用するが、このシード部確保の為、チップ面積が増大してしまうという問題があった。
【０００６】
このように、従来の構造ではチップ面積が増大するという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００８／００８５５８２号明細書
【特許文献２】米国特許出願公開第２００８／００８７９３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、チップ面積の増大を防止することが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第一の態様の半導体装置は、第１の拡散領域を表面に有する半導体基板と、前記半導体基板を覆う絶縁領域と、前記絶縁領域上に形成され、第２の拡散領域を表面に有する半導体層と、前記絶縁領域および前記半導体層を貫通する第１の貫通口内に形成され、前記第１の拡散領域に接し、且つ側面の一部が前記第２の拡散領域に接する第１の導電部と、前記第１の導電部と前記絶縁領域との間に介在し、且つ前記第１の導電部が前記第２の拡散領域と接する部分を除いて前記第１の導電部と前記半導体層との間に介在する第１の絶縁膜と、を具備する。
【００１０】
本発明の第二の態様の半導体装置の製造方法は、半導体基板を覆う絶縁領域を形成する工程と、前記絶縁領域に穴を形成し、前記半導体基板の一部を露出させる工程と、前記半導体基板の露出した部分をシードとして用いてエピタキシャル成長を行い、前記穴内及び前記絶縁領域上に半導体層を形成する工程と、前記半導体層の表面であって且つ前記穴の上方に第２の拡散領域を形成する工程と、前記半導体層に第２の拡散領域を形成した後、前記穴内及び前記穴の上方に形成された前記半導体層を除去し、前記半導体基板に達する貫通口を形成する工程と、前記半導体基板の前記貫通口の下方に位置する部分に第１の拡散領域を形成する工程と、前記貫通口の側壁に絶縁膜を形成する工程と、前記絶縁膜が形成された貫通口内に、前記第２の拡散領域の上面よりも低く且つ底面よりも高い位置に上面を有する保護材料膜を形成する工程と、前記保護材料膜をマスクとして用いて前記絶縁膜をエッチングし、前記第２の拡散領域の一部を露出させる工程と、前記貫通口内に、側面の一部が前記第２の拡散領域の露出した部分に接する導電部を形成する工程と、を具備する。
【発明の効果】
【００１１】
本発明によれば、チップ面積の増大を防止することが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した平面図である。
【図２】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１５】本発明の第１の実施形態の変形例に係る半導体装置の構成を模式的に示す図であり、図１５（ａ）は平面図、図１５（ｂ）は、図１５（ａ）の一部を拡大した平面図である。
【図１６】本発明の第１の実施形態の変形例に係る半導体装置の構成を模式的に示した断面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１９】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２０】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２１】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２２】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２３】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２４】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２５】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２６】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態の詳細を図面を参照して説明する。なお、以下の各実施形態では、直列接続された複数のメモリセルトランジスタをセレクトトランジスタ間に設けた構成を有するＮＡＮＤ型の不揮発性半導体記憶装置について説明する。
【００１４】
（第１の実施形態）
図１はセルアレイ領域（メモリセル領域）を示した模式的な平面図である。メモリセル領域には、ロウ方向に延びる複数のワード線ＷＬとセレクトゲート電極１１１ａ，１１１ｂが配置される。このワード線ＷＬとビット線の交点にメモリセルＭＣが配置され、ビット線ＢＬとセレクトゲート電極１１１ａ，１１１ｂの交点にセレクトゲートトランジスタが形成されている。カラム方向に沿って複数のメモリセルＭＣが配置され、このメモリセルＭＣとメモリセルＭＣを挟むセレクトゲートトランジスタで１つのセルユニット１４を形成している。このセルユニット１４は、ロウ方向に一定の間隔で複数個配置されている。さらに、セルユニット１４の一端は、ロウ方向に延びるソース線コンタクト部（ソース線プラグ）１１６ａと接続され、他端は、ビット線コンタクト部（ビット線プラグ）１１６ｂを介してビット線ＢＬと接続される。
【００１５】
図２は、第１の実施形態の半導体装置の基本的な構成を模式的に示した断面図であり、図１のＡ−Ａ線に沿った断面図である。
【００１６】
まず図２を用いて、第１の実施形態の概略的な構成を説明する。
【００１７】
図２に示すように、ｐ型のシリコン基板（半導体基板）１００の表面にはソース線用のｎ＋型の拡散領域（第１の拡散領域）１０１ａ及びビット線用のｎ＋型の拡散領域（第１の拡散領域）１０１ｃが形成されている。そして、拡散領域１０１ａを挟んでｎ−型の拡散領域１０１ｂが形成され、拡散領域１０１ｃを挟んでｎ−型の拡散領域１０１ｄが形成されている。また、拡散領域１０１ｂ及び拡散領域１０１ｄの間にはｎ−型の拡散領域１０１ｅが複数形成されている。半導体基板１００上にはトンネル絶縁膜１０２としてシリコン酸化膜が形成されている。また、拡散領域１０１ｅと拡散領域１０１ｂ間のトンネル絶縁膜１０２上にはセレクトゲートトランジスタのセレクトゲート電極（ＳＧＳ）１０３ａが形成され、前記拡散領域１０１ｅと拡散領域１０１ｄ間のトンネル絶縁膜１０２上にはセレクトゲートトランジスタのセレクトゲート電極（ＳＧＤ）１０３ｂが形成されている。また、トンネル絶縁膜１０２上且つセレクトゲート電極１０３ａとセレクトゲート電極１０３ｂとの間には、ポリシリコンで形成された浮遊ゲート電極（電荷蓄積層）１０４と、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層構造（ＯＮＯ膜）で形成された電極間絶縁膜１０５と、ポリシリコンで形成された制御ゲート電極１０６と、からなるメモリセルトランジスタのゲート構造が複数形成されている。そして、全面に層間絶縁膜（絶縁領域）１０７としてシリコン酸化膜が形成されている。
【００１８】
層間絶縁膜１０７上にはｐ型のシリコン層（半導体層）１０８が形成され、半導体層１０８の表面にはｎ＋型の拡散領域（第２の拡散領域）１０９ａ及びｎ＋型の拡散領域（第２の拡散領域）１０９ｃが形成されている。そして、拡散領域１０９ａを挟んでｎ−型の拡散領域１０９ｂが形成され、拡散領域１０９ｃを挟んでｎ−型の拡散領域１０９ｄが形成されている。また、拡散領域１０９ｂ及び拡散領域１０９ｄの間にはｎ−型の拡散領域１０９ｅが複数形成されている。半導体層１０８上にはトンネル絶縁膜１１０としてシリコン酸化膜が形成されている。また、拡散領域１０９ｅと拡散領域１０９ｂ間のトンネル絶縁膜１１０上にはセレクトゲートトランジスタのセレクトゲート電極（ＳＧＳ）１１１ａが形成され、前記拡散領域１０９ｅと拡散領域１０９ｄ間のトンネル絶縁膜１１０上にはセレクトゲートトランジスタのセレクトゲート電極（ＳＧＤ）１１１ｂが形成されている。また、トンネル絶縁膜１１０上且つセレクトゲート電極１１１ａとセレクトゲート電極１１１ｂとの間には、ポリシリコンで形成された浮遊ゲート電極（電荷蓄積層）１１２と、ＯＮＯ膜で形成された電極間絶縁膜１１３と、ポリシリコンで形成された制御ゲート電極１１４と、からなるメモリセルトランジスタのゲート構造が複数形成されている。そして、全面に層間絶縁膜（絶縁領域）１１５としてシリコン酸化膜が形成されている。
【００１９】
層間絶縁膜１１５、半導体層１０８及び層間絶縁膜１０７を貫通し、底面が拡散領域１０１ａに接し、且つ側面が拡散領域１０９ａに接するソース線プラグ（導電部）１１６ａが形成されている。また、層間絶縁膜１１５、半導体層１０８及び層間絶縁膜１０７を貫通し、底面が拡散領域１０１ｃに接し、且つ側面が拡散領域１０９ｃに接するビット線プラグ（導電部）１１６ｂが形成されている。そして、ソース線プラグ１１６ａと層間絶縁膜１０７との間、且つソース線プラグ１１６ａが拡散領域１０９ａと接する部分を除いてソース線プラグ１１６ａと半導体層１０８との間に側壁絶縁膜１１７ａが形成されている。また、ビット線プラグ１１６ｂと層間絶縁膜１０７との間、且つビット線プラグ１１６ｂが拡散領域１０９ｃと接する部分を除いてビット線プラグ１１６ｂと半導体層１０８との間に側壁絶縁膜１１７ｂが形成されている。
【００２０】
上記第１の実施形態によれば、ソース線プラグ１１６ａの側面が拡散領域１０９ａに接触している。また、ビット線プラグ１１６ｂの側面が拡散領域１０９ｃに接触している。更に、ソース線プラグ１１６ａの側壁には、ソース線プラグ１１６ａと拡散領域１０９ａ以外の半導体層１０８とを電気的に絶縁する為の側壁絶縁膜１１７ａが形成されている。同様にビット線プラグ１１６ｂの側壁には、ビット線プラグ１１６ｂと拡散領域１０９ｃ以外の半導体層１０８とを電気的に絶縁する為の側壁絶縁膜１１７ｂが形成されている。このため、ソース線プラグ１１６ａ及びビット線プラグ１１６ｂは、半導体層１０８のｐ型領域に直接接することなく、ソース線プラグ１１６ａ及びビット線プラグ１１６ｂの側面が拡散領域１０９ａ及び拡散領域１０９ｃに接している。そのため、拡散領域１０９ａ及び１０９ｃの側面で安定したコンタクトを得ることができる。また、プラグ径を２０ｎｍ、拡散領域１０９ａの半導体層１０８表面からの深さを１００ｎｍとすると、プラグが拡散領域の上面に接している場合（接触面積３１４ｎｍ）に比べて、プラグが拡散領域の側面に接している場合（接触面積６２８０ｎｍ）となる。その結果、プラグの径を小さくすることができ、チップ面積の増大を抑制することが可能である。
【００２１】
次に、図２〜図１４を用いて、第１の実施形態の半導体装置の基本的な製造方法を概略的に説明する。
【００２２】
図３〜図１４は、第１の実施形態の半導体装置の基本的な製造方法を模式的に示したビット線方向に沿った断面図である。
【００２３】
まず、図３に示すように、ｐ型の半導体基板１００上にトンネル絶縁膜１０２としてシリコン酸化膜を形成する。次に、トンネル絶縁膜１０２上に、セレクトゲート電極１０３ａ及び１０３ｂと、ポリシリコンで形成された浮遊ゲート電極（電荷蓄積層）１０４、ＯＮＯ膜で形成された電極間絶縁膜１０５及びポリシリコンで形成された制御ゲート電極１０６からなる複数のメモリセルトランジスタのゲート構造と、を形成する。そして、一対のセレクトゲート電極１０３ａ間の半導体基板１００表面にｎ−型の拡散領域１０１ｂを形成し、一対のセレクトゲート電極１０３ｂ間の半導体基板１００表面にｎ−型の拡散領域１０１ｄを形成する。そして、セレクトゲート電極１０３ａ及びセレクトゲート電極１０３ｂの間の各メモリセルトランジスタを接続するように、ｎ−型の拡散領域１０１ｅを形成する。そして、全面に層間絶縁膜（絶縁領域）１０７としてシリコン酸化膜を形成する。
【００２４】
なお、拡散領域１０１ｂは、後述するシード部となる領域を確保するため、一対のセレクトゲート電極１０３ａ間の半導体基板１００表面の幅２０ｎｍ程度の中央部分（シード部）を除く部分に形成されている。
【００２５】
次に、図４に示すように、ＲＩＥ(Reactive Ion Etching)を用いて半導体基板１００のシード部の上方に形成されたトンネル絶縁膜１０２及び層間絶縁膜１０７をエッチングし、ソース線プラグ１１６ａの形成領域となる溝（溝状の穴）１１８を形成する。
【００２６】
次に、図５に示すように、半導体基板（シリコン基板）１００の露出部をシード部としてＳＥＧ（Selective Epitaxy Growth）等のエピタキシャル成長を行う。その結果、溝１１８内及び層間絶縁膜１０７上にｐ型の半導体層１０８として単結晶シリコン層が形成される。
【００２７】
次に、図６に示すように、半導体層１０８上にトンネル絶縁膜１１０としてシリコン酸化膜を形成する。次に、トンネル絶縁膜１１０上に、セレクトゲート電極（ＳＧＳ）１１１ａ及びセレクトゲート電極（ＳＧＤ）１１１ｂと、ポリシリコンで形成された浮遊ゲート電極（電荷蓄積層）１１２、ＯＮＯ膜で形成された電極間絶縁膜１１３及びポリシリコンで形成された制御ゲート電極１１４からなる複数のメモリセルトランジスタのゲート構造と、を形成する。
【００２８】
そして、一対のセレクトゲート電極１１１ａ間の半導体層１０８表面にｎ−型の拡散領域１０９ｂを形成し、一対のセレクトゲート電極１１１ｂ間の半導体層１０８表面にｎ−型の拡散領域１０９ｄを形成する。そして、セレクトゲート電極１１１ａ及びセレクトゲート電極１１１ｂの間の各メモリセルトランジスタを接続するように、ｎ−型の拡散領域１０９ｅを形成する。また、拡散領域１０９ｂ間に、ｎ＋型の拡散領域（第２の拡散層）１０９ａを形成する。同様に、拡散領域１０９ｄの中央部分に、ｎ＋型の拡散領域（第２の拡散層）１０９ｃを形成する。そして、全面に層間絶縁膜（絶縁領域）１１５としてシリコン酸化膜を形成する。
【００２９】
次に、図７に示すように、ＲＩＥを用いて半導体基板１００のシード部の上方に形成された層間絶縁膜１１５、トンネル絶縁膜１１０、拡散領域１０９ａを含んだ半導体層１０８、層間絶縁膜１０７及びトンネル絶縁膜１０２をエッチングし、半導体基板１００の表面に達する幅２０ｎｍ以上の貫通口１１９ａを形成する。また、同様に、ＲＩＥを用いて半導体基板１００の拡散領域１０１ｄの上方に形成された層間絶縁膜１１５、トンネル絶縁膜１１０、拡散領域１０９ｃを含んだ半導体層１０８、層間絶縁膜１０７及びトンネル絶縁膜１０２をエッチングし、半導体基板１００の表面の拡散領域１０１ｄに達する幅２０ｎｍ以上の貫通口１１９ｂを形成する。
【００３０】
次に、図８に示すように、層間絶縁膜１１５、トンネル絶縁膜１１０、半導体層１０８、層間絶縁膜１０７及びトンネル絶縁膜１０２をマスクとして用いて、貫通口１１９ａ及び貫通口１１９ｂによって露出した半導体基板１００表面に不純物をイオン注入等により導入する。その後、熱処理等を行うことによって、半導体基板１００表面の一対の拡散領域１０１ｂ間にｎ＋型の拡散領域（第１の拡散領域）１０１ａが形成され、拡散領域１０１ｄの中央部にｎ＋型の拡散領域（第１の拡散領域）１０１ｃが形成される。
【００３１】
次に、図９に示すように、貫通口１１９ａ内、貫通口１１９ｂ内及び層間絶縁膜１１５上にシリコン酸化膜またはシリコン窒化膜を堆積する。続いて、異方性のＲＩＥを用いて、貫通口１１９ａの内壁及び貫通口１１９ｂの内壁に側壁絶縁膜１１７ｃ及び側壁絶縁膜１１７ｄが形成されるように加工する。
【００３２】
次に、図１０に示すように、全面にレジスト（保護材料膜）１２０を塗布する。
【００３３】
次に、図１１に示すように、ＣＤＥ（Chemical Dry Etching）によって、レジスト１２０と層間絶縁膜１１５との高さが同じになるまでレジスト１２０をエッチバックする。なお、ＣＤＥによってレジスト１２０のエッチバックを行っているが、ＲＩＥや、光の照射量を管理した露光プロセスを用いても良い。
【００３４】
次に、図１２に示すように、上述したＣＤＥのエッチバック工程により同じ高さになったことを検知した後、オーバーエッチング量を時間管理によって制御することでレジスト１２０の落とし込み量を制御し、レジスト１２０の上面が拡散領域１０９ａ及び拡散領域１０９ｃの上面と底面との間に位置する高さに加工する。
【００３５】
次に、図１３に示すように、レジスト１２０をマスクとして用いて、ＣＤＥまたはＷｅｔエッチングによって側壁絶縁膜１１７ａ及び側壁絶縁膜１１７ｂの高さをレジスト１２０と同じ高さになるように加工する。なお、側壁絶縁膜１１７ａ及び側壁絶縁膜１１７ｂとしてシリコン酸化膜を用いる場合、酸化膜用のＣＤＥを行う。また、側壁絶縁膜１１７ａ及び側壁絶縁膜１１７ｂとしてシリコン窒化膜を用いる場合、フッ化アンモニウムを用いたＷｅｔエッチングを行う。
【００３６】
次に、図１４に示すように、レジスト１２０を剥離する。
【００３７】
次に、図２に示すように、貫通口１１９ａ及び貫通口１１９ｂ内にタングステンまたはｎ−型の不純物を添加したポリシリコンを形成して、貫通口１１９ａ内にソース線プラグ１１６ａを形成し、貫通口１１９ｂ内にビット線プラグ１１６ｂを形成する。その結果、ソース線プラグ１１６ａは底面で拡散領域１０１ａに接し、側面で拡散領域１０９ａに接する。同様に、ビット線プラグ１１６ｂは底面で拡散領域１０１ｃに接し、側面で拡散領域１０９ｃに接する。これにより、本実施形態の半導体装置が得られる。
【００３８】
上記実施形態によれば、図１２及び図１３に示すように、上面の高さが調整されたレジスト１２０をマスクとして用いて、絶縁膜１１７ｃ及び１１７ｄをエッチングして側壁絶縁膜１１７ａ及び１１７ｂを形成している。そのため、プラグ１１６ａ及び１１６ｂの側面を半導体層１０８のｐ型領域に接触させることなく、確実に拡散領域１０９ａ及び１０９ｃの側面に接触させることができる。
【００３９】
また、ソース線プラグ１１６ａが形成される領域である溝１１８の底面の半導体基板１００をシード部として用いてエピタキシャル成長を行い、半導体層１０８が形成される。これにより、シード部用の領域を後に形成されるソース線プラグ１１６ａと半導体基板１００との接続領域として再び利用できるため、半導体基板１００にシード部としてのみ機能する領域を設ける必要がない。その結果、チップ面積の増大を抑制することができる。
【００４０】
なお、上述した実施形態によれば、ソース線プラグ１１６ａが形成される領域である溝１１８を介して、エピタキシャル成長を行い、半導体層１０８を形成している。しかし、ビット線プラグ１１６ｂが形成される領域の穴を介してエピタキシャル成長を行った場合においても、上記実施形態と同様の効果が得られる。
【００４１】
また、様々な場所からエピタキシャル成長を行うと、層間絶縁膜１０７上でエピタキシャル成長したシリコン同士が接触し、継ぎ目が形成される。この継ぎ目がｎ−型の拡散領域１０９ｅ間にある場合、すなわち、メモリセルトランジスタのチャネルに形成された場合、このメモリセルトランジスタのオン電流の変動が発生し、読み出し特性等にばらつきが発生する。
【００４２】
ここで、本実施例のようにソース線プラグ１１６ａが形成される領域の溝、またはビット線プラグ１１６ｂが形成される領域の穴のどちらか一方からエピタキシャル成長を行い、半導体層１０８を形成する。ここで、エピタキシャル成長は均等に行われるため、ソース線プラグ１１６ａから形成した場合は、継ぎ目はビット線プラグ１１６ｂが形成される領域に、ビット線プラグ１１６ｂから形成した場合は、継ぎ目はソース線プラグ１１６ａが形成される領域に形成される。その結果、貫通口１１９ａ、１１９ｂを開口する工程により、エピタキシャル成長によるシリコンの継ぎ目も同時に除去される。その結果、このメモリセルトランジスタの閾値の変動を防止し、読み出し特性等にばらつきを抑制することができる。
【００４３】
（変形例）
次に、図１５及び図１６を用いて、第１の実施形態の変形例を説明する。
【００４４】
なお、基本的な構成及び基本的な製造方法は、上述した第１の実施形態と同様である。したがって、上述した第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
【００４５】
図１５（ａ）は、変形例の半導体装置の基本的な構成を模式的に示した平面図である。図１５（ｂ）は、図１５（ａ）におけるメモリセルアレイのメモリセル領域２００及びシャント領域３００の一部を拡大した平面図を示したものである。
【００４６】
図１５（ａ）及び図１５（ｂ）に示すように、本変形例の半導体装置には複数のメモリセルが形成されたメモリセル領域２００と、隣接するメモリセル領域２００の間にシャント領域３００とが設けられている。
【００４７】
メモリセル領域２００は、カラム方向に沿って複数のセルユニット１４が配置され、セルユニット１４の一端は、ロウ方向に延びるソース線コンタクト部１１６ａと接続され、他端は、ビット線コンタクト部１１６ｂを介してビット線ＢＬと接続される。
【００４８】
セルユニット１４上には、複数のワード線ＷＬとセレクトゲート線（セレクトゲート電極）ＳＧＳ，ＳＧＤが配置される。また、メモリセル領域２００の基本的な構成は、上述した第１の実施形態と同様である。そしてシャント領域３００では、セレクトゲート線１１１aには、セレクトゲート線１１１aに電位を与える、コンタクト（プラグ）２１６aが形成されている。他方、セレクトゲート線１１１ｂ間に基板コンタクト（プラグ）２１６ｂが形成され、半導体基板１００及び半導体層１０８へ電位が与えられる。本変形例では、基板コンタクト２１６ｂに関して説明する。
【００４９】
図１６は、変形例のシャント領域３００の基本的な構成を模式的に示した断面図であり、図１５（ｂ）のＡ−Ａ線に沿った断面図に相当する。
【００５０】
図１６に示すように、ｐ型のシリコン基板（半導体基板）１００の表面には半導体層１０８へのコンタクト用のｐ＋型の拡散領域（第３の拡散領域）２０１ａが形成されている。半導体基板１００上にはトンネル絶縁膜１０２としてシリコン酸化膜が形成され、トンネル絶縁膜１０２上にはダミーセレクトゲートトランジスタのダミーセレクトゲート電極２０３ａが形成されている。
【００５１】
また、トンネル絶縁膜１０２上且つダミーセレクトゲート電極２０３ａに隣接して、ポリシリコンで形成されたダミー浮遊ゲート電極（電荷蓄積層）２０４と、ＯＮＯ膜で形成されたダミー電極間絶縁膜２０５と、ポリシリコンで形成されたダミー制御ゲート電極２０６と、からなるダミーメモリセルトランジスタのゲート構造が複数形成されている。
【００５２】
また、ダミーメモリセルトランジスタ間及びダミーメモリセルトランジスタとダミーセレクトゲート電極２０３ａとの間にはｎ−型の拡散領域２０１ｅが複数形成されている。なお、ｎ−型の拡散領域２０１ｅは省略することもできる。そして、全面に層間絶縁膜（絶縁領域）１０７としてシリコン酸化膜が形成されている。
【００５３】
層間絶縁膜１０７上にはｐ型のシリコン層（半導体層）１０８が形成され、半導体層１０８の表面にはｐ＋型の拡散領域（第４の拡散領域）２０９ａが形成されている。半導体層１０８上にはトンネル絶縁膜１１０としてシリコン酸化膜が形成され、トンネル絶縁膜１１０上にはダミーセレクトゲートトランジスタのダミーセレクトゲート電極２１１ａが形成されている。
【００５４】
また、トンネル絶縁膜１１０上且つダミーセレクトゲート電極２１１ａに隣接して、ポリシリコンで形成されたダミー浮遊ゲート電極（電荷蓄積層）２１２と、ＯＮＯ膜で形成されたダミー電極間絶縁膜２１３と、ポリシリコンで形成されたダミー制御ゲート電極２１４と、からなるダミーメモリセルトランジスタのゲート構造が複数形成されている。
【００５５】
また、ダミーメモリセルトランジスタ間及びダミーメモリセルトランジスタとダミーセレクトゲート電極２１１ａの間にはｎ−型の拡散領域２０９ｅが複数形成されている。なお、ｎ−型の拡散領域２０９ｅは省略することもできる。そして、全面に層間絶縁膜（絶縁領域）１１５としてシリコン酸化膜が形成されている。
【００５６】
層間絶縁膜１１５、半導体層１０８及び層間絶縁膜１０７を貫通し、底面が拡散領域２０１ａに接し、且つ側面が拡散領域２０９ａに接するプラグ（導電部）２１６ｂが形成されている。そして、プラグ２１６ｂと層間絶縁膜１０７との間、且つプラグ２１６ｂが拡散領域２０９ａと接する部分を除いてプラグ２１６ｂと半導体層１０８との間に側壁絶縁膜２１７ａが形成されている。
【００５７】
ここで、プラグ２１６ｂは基板コンタクトとして機能するとともに、半導体層１０８のウェルコンタクトとしても機能する。
【００５８】
上記変形例によれば、プラグ２１６ｂの側面が拡散領域２０９ａに接触している。そのため、上述した実施形態と同様、プラグが拡散領域の上面に接している場合に比べて、接続領域の面積を小さくすることができ、チップ面積の増大を抑制することが可能である。
【００５９】
なお、シャント領域３００は、拡散領域２０１ａ、２０１ｂ、２０９ａ及び２０９ｂの形成以外は、上述した第１の実施形態のメモリセル領域２００と同時に形成される。
【００６０】
そのため、上述した第１の実施形態と同様に、プラグ２１６ｂが形成される領域である溝１１８の底面の半導体基板１００をシード部として用いてエピタキシャル成長を行い、半導体層１０８が形成される。これにより、シード部を後に形成されるプラグ２１６ｂと半導体基板１００との接続領域として再び利用できるため、半導体基板１００にシード部としてのみ機能する領域を設ける必要がない。その結果、チップ面積の増大を抑制することができる。さらに、少ない工程数で、メモリセル領域２００と同時にシャント領域３００を形成することが可能である。
【００６１】
（第２の実施形態）
次に、図１５（ａ）及び図１５（ｂ）に示すような複数のメモリセルが形成されたメモリセル領域２００と、隣接するメモリセル領域２００の間にシャント領域３００とが設けられている半導体装置について説明する。第２の実施形態が第１の実施形態の変形例と異なる点は、基板コンタクトとして用いられるプラグに側壁絶縁膜が形成されていない点である。
【００６２】
なお、基本的な構成及び基本的な製造方法は、上述した第１の実施形態及び変形例と同様である。したがって、上述した第１の実施形態及び変形例で説明した事項及び上述した実施形態及び変形例から容易に類推可能な事項についての説明は省略する。  図１７は、第２の実施形態のシャント領域３００の基本的な構成を模式的に示した断面図であり、図１５（ｂ）のＡ−Ａ線に沿った断面図である。
【００６３】
図１７に示すように、層間絶縁膜１１５、半導体層１０８及び層間絶縁膜１０７を貫通し、底面が拡散領域２０１ａに接し、且つ側面が拡散領域２０９ａに接するプラグ（導電部）２１６ｂが形成されている。
【００６４】
上記第２の実施形態によれば、プラグ２１６ｂの側面が拡散領域２０９ａに接触している。そのため、プラグが拡散領域の上面に接している場合に比べて、プラグの径を小さくすることができ、チップ面積の増大を抑制することが可能である。
【００６５】
さらに、プラグ２１６ｂの側面が半導体層１０８と接する部分も存在する。その結果、第１の実施形態の変形例よりプラグ２１６ｂと半導体層１０８のコンタクト抵抗を小さくすることができる。
【００６６】
次に、図１７〜図２６を用いて、第２の実施形態のシャント領域３００の基本的な製造方法を中心に概略的に説明する。
【００６７】
図１８〜図２６は、第２の実施形態のシャント領域３００の基本的な製造方法を模式的に示したビット線方向に沿った断面図である。
【００６８】
まず、図１８に示すように、第１の実施形態で説明したメモリセルトランジスタのゲート構造及びセレクトゲート電極を形成する工程と同時に、複数のダミーメモリセルトランジスタのゲート構造と一対のダミーセレクトゲート電極２０３ａを形成する。
【００６９】
具体的には、ｐ型の半導体基板１００上にトンネル絶縁膜１０２としてシリコン酸化膜を形成する。次に、トンネル絶縁膜１０２上に、ダミーセレクトゲート電極２０３ａと、ポリシリコンで形成されたダミー浮遊ゲート電極（電荷蓄積層）２０４、ＯＮＯ膜で形成されたダミー電極間絶縁膜２０５及びポリシリコンで形成されたダミー制御ゲート電極２０６からなる複数のダミーメモリセルトランジスタのゲート構造と、を形成する。
【００７０】
そして、一対のダミーセレクトゲート電極２０３ａ間の半導体基板１００表面にｐ−型の拡散領域２０１ｂを形成する。そして、全面に層間絶縁膜（絶縁領域）１０７としてシリコン酸化膜を形成する。
【００７１】
なお、後述するシード部となる領域を確保するため、一対のダミーセレクトゲート電極２０３ａ間の半導体基板１００表面の幅２０ｎｍ程度の中央部分（シード部）を除く部分に、一対の拡散領域２０１ｂを形成する。
【００７２】
次に、図１９に示すように、ＲＩＥを用いて半導体基板１００のシード部の上方に形成されたトンネル絶縁膜１０２及び層間絶縁膜１０７をエッチングし、プラグ２１６ｂの形成領域となる溝（溝状の穴）１１８を形成する。
【００７３】
次に、図２０に示すように、半導体基板（シリコン基板）１００の露出部をシード部としてＳＥＧ等のエピタキシャル成長を行う。その結果、溝１１８内及び層間絶縁膜１０７上にｐ型の半導体層１０８として単結晶シリコン層が形成される。
【００７４】
次に、図２１に示すように、半導体層１０８上にトンネル絶縁膜１１０としてシリコン酸化膜を形成する。次に、トンネル絶縁膜１１０上に、ダミーセレクトゲート電極２１１ａと、ポリシリコンで形成されたダミー浮遊ゲート電極（電荷蓄積層）２１２、ＯＮＯ膜で形成されたダミー電極間絶縁膜２１３及びポリシリコンで形成されたダミー制御ゲート電極２１４からなる複数のダミーメモリセルトランジスタのゲート構造と、を形成する。そして、一対のダミーセレクトゲート電極２１１ａ間の半導体層１０８表面にｐ−型の拡散領域２０９ｂを形成する。また、拡散領域２０９ｂの中心付近に、ｐ＋型の拡散領域（第４の拡散層）２０９ａを形成する。そして、全面に層間絶縁膜（絶縁領域）１１５としてシリコン酸化膜を形成する。
【００７５】
次に、図２２に示すように、ＲＩＥを用いて半導体基板１００のシード部の上方に形成された層間絶縁膜１１５、トンネル絶縁膜１１０、拡散領域２０９ａを含んだ半導体層１０８、層間絶縁膜１０７及びトンネル絶縁膜１０２をエッチングし、半導体基板１００の表面に達する幅２０ｎｍ以上の貫通口２１９ａを形成する。
【００７６】
次に、図２３に示すように、層間絶縁膜１１５、トンネル絶縁膜１１０、半導体層１０８、層間絶縁膜１０７及びトンネル絶縁膜１０２をマスクとして用いて、貫通口２１９ａによって露出した半導体基板１００表面に不純物をイオン注入等により導入する。その後、熱処理等を行うことによって、半導体基板１００表面の一対の拡散領域１０１ａ間にｐ＋型の拡散領域（第３の拡散領域）２０１ａが形成される。
【００７７】
次に、図２４に示すように、貫通口２１９ａ内及び層間絶縁膜１１５上にシリコン酸化膜またはシリコン窒化膜を堆積する。続いて、ＲＩＥを用いて、貫通口２１９ａの内壁に側壁絶縁膜２１７ｃが形成されるように加工する。
【００７８】
次に、図２５に示すように、全面にレジスト（保護材料膜）１２０を塗布する。
【００７９】
次に、メモリセル領域２００全体にレジストパターン（図示せず）を形成する。そして図２６に示すように、ＣＤＥ（Chemical Dry Etching）等によって、シャント領域３００に形成されたレジスト１２０を除去する。次に、シャント領域３００では、ＣＤＥまたはＷｅｔエッチングによって貫通口２１９ａの内壁に形成された側壁絶縁膜２１７ｃを除去する。また、側壁絶縁膜１１７ａ、１１７ｂ及び２１７ａとしてシリコン窒化膜を用いる場合、フッ化アンモニウムを用いたＷｅｔエッチングを行う。
【００８０】
次に、メモリセル領域２００に形成されたパターン（図示せず）を剥離する。この工程により、シャント領域３００では図２３と同様の断面形状が形成される。
【００８１】
この工程により、シャント領域３００では図１７と同様の断面形状が形成される。
【００８２】
なお、以上は、本実施形態に係るシャント領域３００の形成方法について説明したが、メモリセル領域２００においては、図３〜図１２に示した第１の実施形態と同様の工程が行われる。また、第２の実施形態の一部の工程は、第１の実施形態と同じ工程で行うことができる。例えば、図１９に示す工程は図４と同じ工程ででき、図２０に示す工程は図５と同じ工程ででき、図２２の工程は図７と同じ工程で行うことができ、図２４の工程は図９と同じ工程で行うことができる。
【００８３】
次に、シャント領域３００において図２３の断面形状を形成した後、メモリセル領域２００において図１０から図１４に示す工程を行うことにより、シャント領域３００では図２３と同様の断面形状が形成され、メモリセル領域２００では図１４と同様の断面形状が形成される。
【００８４】
次に、貫通口２１９ａ内にタングステンまたはｐ−型の不純物を添加したポリシリコンを形成して、貫通口２１９ａ内にプラグ２１６ｂを形成する。その結果、プラグ２１６ｂは底面で拡散領域２０１ａに接し、側面で拡散領域２０９ａに接する。また、この工程において同時に、メモリセル領域２００の貫通口１１９ａ及び貫通口１１９ｂ内にタングステンまたはｎ−型の不純物を添加したポリシリコンを形成して、貫通口１１９ａ内にソース線プラグ１１６ａを形成し、貫通口１１９ｂ内にビット線プラグ１１６ｂを形成する。その結果、ソース線プラグ１１６ａは底面で拡散領域１０１ａに接し、側面で拡散領域１０９ａに接する。同様に、ビット線プラグ１１６ｂは底面で拡散領域１０１ｃに接し、側面で拡散領域１０９ｃに接する。その結果、シャント領域３００では図１７に示すような断面形状が、メモリセル領域２００では図２に示すような断面形状が形成され、本実施形態の半導体装置が得られる。
【００８５】
上記実施形態によれば、上述した第１の実施形態と同様に、プラグ２１６ｂが形成される領域である溝１１８の底面の半導体基板１００をシード部として用いてエピタキシャル成長を行い、半導体層１０８が形成される。これにより、シード部用の領域を後に形成されるプラグ２１６ｂと半導体基板１００との接続領域として再び利用できるため、半導体基板１００にシード部としてのみ機能する領域を設ける必要がない。その結果、チップ面積の増大を抑制することができる。
【００８６】
また、上記実施形態によれば、シャント領域３００とメモリセル領域２００とはほとんど同一工程で形成されるため、製造工程を大幅に増加させることなく第１の実施形態と同様のメモリセル領域２００を得ることが可能である。
【００８７】
なお、上述した各実施形態では、直列接続された複数のメモリセルトランジスタをセレクトトランジスタ間に設けた構成を有するＮＡＮＤ型の不揮発性半導体記憶装置について説明したが、各実施形態の構成はＮＡＮＤ型に限らず、並列接続された複数のメモリセルトランジスタ及びセレクトトランジスタを設けた構造を有するＮＯＲ型の不揮発性半導体記憶装置でも用いることが可能である。
【００８８】
また、上述した各実施形態において、保護材料膜としてレジスト１２０の代わりにポリシリコンを用いても良い。その場合、ポリシリコンを側壁絶縁膜の加工時にマスクとして用いた後、ポリシリコンを除去せず、後に形成される導電部（プラグ）の一部として用いることが可能である。この場合、レジスト１２０を除去する工程を省略でき、工程数を削減することが可能となる。
【００８９】
また、上述した第２の実施形態におけるシャント領域３００には、ｐ型の拡散領域を形成したが、半導体基板１００、半導体層１０８、プラグ２１６ｂはｐ型であるため、ｐ型の拡散領域は形成しなくても良い。
【００９０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００９１】
１００…半導体基板、      １０１ａ、１０１ｃ…ｎ＋型の拡散領域、
１０７…層間絶縁膜、      １０８…半導体層、
１０９ａ、１０９ｃ…ｎ＋型の拡散領域、
１１６ａ…ソース線プラグ、      １１６ｂ…ビット線プラグ、
１１７ａ、１１７ｂ、１１７ｃ、１１７ｄ…側壁絶縁膜、      １１８…溝
１１９ａ、１１９ｂ…貫通口、      １２０…レジスト、
２０１ａ…ｐ＋型の拡散領域、    ２０９ａ…ｎ＋型の拡散領域、
２１６ｂ…プラグ、      ２１７ａ…側壁絶縁膜、
【図１】
2010212604.tif 000003
【図２】
2010212604.tif 000004
【図３】
2010212604.tif 000005
【図４】
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【図５】
2010212604.tif 000007
【図６】
2010212604.tif 000008
【図７】
2010212604.tif 000009
【図８】
2010212604.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010212604.tif 000015
【図１４】
2010212604.tif 000016
【図１５】
2010212604.tif 000017
【図１６】
2010212604.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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