(57)【要約】【課題】ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが可能な半導体装置の製造方法、および当該製造方法により製造されることにより、優れた特性を有する半導体装置を提供する。【解決手段】半導体装置としてのＭＯＳＦＥＴの製造方法は、炭化珪素からなるウェハを準備するウェハ準備工程と、ウェハ上に炭化タンタルまたは炭化タングステンからなるキャップ層を形成するアニールキャップ形成工程と、ウェハを加熱することにより、活性化アニールを実施する活性化アニール工程とを備えている。【選択図】図２
2010027638.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一方の主面が炭化珪素からなるウェハを準備する工程と、
前記一方の主面上に炭化タンタルまたは炭化タングステンからなるキャップ層を形成する工程と、
前記キャップ層が形成された前記ウェハを加熱することにより、前記ウェハを熱処理する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記ウェハを準備する工程よりも後であって、前記ウェハを熱処理する工程よりも前に、前記ウェハに対してイオン注入を行なう工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウェハを熱処理する工程では、前記ウェハが１７５０℃以上２０００℃以下の温度域に加熱される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記キャップ層は、スパッタリング法またはＣＶＤ法により形成される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記キャップ層を形成する工程は、
前記一方の主面上にタンタルまたはタングステンからなる金属層を形成する工程と、
前記金属層を炭化処理する工程とを含んでいる、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ウェハを熱処理する工程よりも後に、前記キャップ層を、フッ酸を含む混酸を用いたウェットエッチング処理により除去する工程をさらに備えた、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ウェハを熱処理する工程よりも後に、前記キャップ層を、フッ素を含むガスを原料とするプラズマに暴露するドライエッチング処理により除去する工程をさらに備えた、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法により製造された、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、より特定的には、少なくとも一方の主面が炭化珪素からなるウェハを加熱することにより熱処理する工程を含む半導体装置の製造方法、および当該方法により製造される半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタ、ダイオードなどの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
一方、半導体装置の製造方法は、一般に、半導体層を含むウェハが作製される工程と、当該ウェハが熱処理される工程とが組み合わせて実施される。より具体的には、半導体装置の製造方法においては、たとえば、以下のような工程が採用される。まず、半導体ウェハにイオン注入により不純物が導入され、イオン注入領域を有するウェハが作製される。その後、導入された不純物を活性化させる目的で、当該ウェハが加熱処理される（活性化アニール）。
【０００４】
そして、半導体装置を構成する材料として炭化珪素を採用した場合、この活性化アニールを高温、たとえば１６００℃以上で実施する必要がある。しかし、このような高温での熱処理が実施された場合、表面から珪素が離脱して表層部に炭素濃度の高い層（カーボンリッチ層）が形成される場合がある。また、ウェハの表面の粗さが大きくなる現象（表面荒れ）や当該表面荒れにより形成されたステップが合体して大型のステップを形成する現象（ステップバンチング）が発生する場合もある。このような表面状態の悪化は、当該ウェハを用いて製造される半導体装置の特性に悪影響を及ぼす。つまり、半導体装置を構成する材料として炭化珪素を採用した場合、その製造プロセスにおいて実施されるウェハの熱処理により、当該ウェハの表面状態が悪化し、半導体装置の特性に悪影響を与えるという問題がある。
【０００５】
これに対し、炭化珪素ウェハの表面においてレジストを炭化することによりキャップ層を形成した後、当該ウェハを活性化処理（活性化アニール）する方法が提案されている（たとえば特許文献１参照）。これにより、活性化処理によるＳｉＣ表面からのＳｉの抜けが防止される。
【特許文献１】特開２００７−２８１００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、たとえば、少なくとも一方の主面が炭化珪素からなるウェハ（以下、ＳｉＣウェハという）に対して活性化アニールを実施する場合、十分な活性化率（たとえば９割以上の活性化率）を達成するためには、ＳｉＣウェハを１７５０℃以上の高温に加熱する必要がある。一方、レジストを炭化することにより形成されるキャップ層によりＳｉＣの昇華を抑制可能な温度の上限は１７００℃である。つまり、ＳｉＣウェハの活性化アニールなどの工程を含む半導体装置の製造方法においては、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが難しいという問題があった。
【０００７】
そこで、本発明の目的は、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが可能な半導体装置の製造方法、および当該製造方法により製造されることにより、優れた特性を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置の製造方法は、少なくとも一方の主面が炭化珪素からなるウェハを準備する工程と、当該一方の主面上に炭化タンタルまたは炭化タングステンからなるキャップ層を形成する工程と、キャップ層が形成されたウェハを加熱することにより、ウェハを熱処理する工程とを備えている。
【０００９】
本発明者は、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な高温、具体的には１７５０℃以上の高温での熱処理を行なうことが可能なキャップ層の材料について種々の検討を行なった。その結果、炭化タンタル（ＴａＣ）または炭化タングステン（ＷＣ）からなるキャップ層を形成することにより、ＳｉＣウェハの表面状態の悪化を抑制しつつ、１７５０℃以上の高温での熱処理が可能となることを見出した。
【００１０】
本発明の半導体装置の製造方法においては、準備されたＳｉＣウェハ上にＴａＣまたはＷＣからなるキャップ層形成された上で、ＳｉＣウェハが熱処理される。そのため、本発明の半導体装置の製造方法によれば、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することができる。
【００１１】
上記半導体装置の製造方法においては、上記ウェハを準備する工程よりも後であって、ウェハを熱処理する工程よりも前に、当該ウェハに対してイオン注入を行なう工程をさらに備えていてもよい。
【００１２】
これにより、ＳｉＣウェハの表面状態の悪化を抑制しつつ、イオン注入が実施されたＳｉＣウェハの高温での活性化アニール、たとえば１７５０℃以上での活性化アニールを実施することができる。
【００１３】
上記半導体装置の製造方法においては、ウェハを熱処理する工程では、当該ウェハが１７５０℃以上２０００℃以下の温度域に加熱される。
【００１４】
上述のように、イオン注入が実施されたＳｉＣウェハの活性化アニールにおいて十分な活性化率を達成するためには、１７５０℃以上での加熱が必要である。一方、２０００℃を超える温度に加熱しても、活性化率の向上は小さく、ＳｉＣの昇華という問題も発生する。上記ウェハを熱処理する工程において、当該ウェハを１７５０℃以上２０００℃以下の温度域に加熱することにより、活性化アニールを含む必要かつ十分な熱処理を実施することができる。
【００１５】
上記半導体装置の製造方法においては、キャップ層は、スパッタリング法またはＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により形成されてもよい。これにより、ＳｉＣウェハ上に、ＴａＣまたはＷＣからなるキャップ層を容易に形成することができる。
【００１６】
上記半導体装置の製造方法においては、キャップ層を形成する工程は、上記一方の主面上にタンタルまたはタングステンからなる金属層を形成する工程と、当該金属層を炭化処理する工程とを含んでいる。
【００１７】
ＳｉＣウェハ上にタンタルまたはタングステンからなる金属層を形成し、これを炭化処理してＴａＣまたはＷＣからなるキャップ層とすることにより、緻密で信頼性の高いキャップ層を形成することができる。なお、当該プロセスは、たとえば蒸着法により金属膜を形成した後、当該金属膜をプロパンなどの炭化水素ガスと反応させることにより実施することができる。
【００１８】
なお、上記半導体装置の製造方法において形成されるキャップ層の厚みが０．１μｍ未満である場合、キャップ層を透過してＳｉＣが昇華するという問題が発生するおそれがある。したがって、キャップ層の厚みは０．１μｍ以上であることが好ましい。一方、キャップ層の厚みが１０μｍを超える場合、応力歪みによるキャップ層の割れという問題が発生するおそれがある。そのため、キャップ層の厚みは１０μｍ以下であることが好ましい。
【００１９】
上記半導体装置の製造方法においては、上記ウェハを熱処理する工程よりも後に、キャップ層を、フッ酸を含む混酸を用いたウェットエッチング処理により除去する工程をさらに備えることができる。
【００２０】
これにより、熱処理終了後のキャップ層を確実に除去し、後工程への影響を抑制することができる。なお、ウェットエッチング処理に用いるフッ酸を含む混酸としては、バッファードフッ酸（フッ化アンモニウムとフッ酸の混合液）、フッ硝酸などを採用することができる。
【００２１】
上記半導体装置の製造方法においては、上記ウェハを熱処理する工程よりも後に、キャップ層を、フッ素を含むガスを原料とするプラズマに暴露するドライエッチング処理により除去する工程をさらに備えることができる。
【００２２】
これにより、熱処理後のキャップ層を簡便に除去することができる。また、ウェットエッチングにおいて必要となるエッチング液の廃液処理が必要ないため、環境への負荷も抑制することができる。なお、上記ドライエッチングにおいては、原料ガスとしてＳＦ６、ＣＨＦ３、ＣＦ４、ＮＦ３、Ｃｌ２、Ｃ２Ｆ６、Ｃ３Ｆ６、Ｃ５Ｆ８、ＣＨ２Ｆ２などを採用することができる。
【００２３】
本発明に従った半導体装置は、上記本発明の半導体装置の製造方法により製造されている。
【００２４】
本発明の半導体装置によれば、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理が実施されているため、優れた特性を有する半導体装置を提供することができる。
【発明の効果】
【００２５】
以上の説明から明らかなように、本発明の半導体装置の製造方法および半導体装置によれば、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが可能な半導体装置の製造方法および当該製造方法により製造されることにより、優れた特性を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２７】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）の構成を示す概略断面図である。図１を参照して、実施の形態１におけるＭＯＳＦＥＴについて説明する。
【００２８】
図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐ型ウェル１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４とを備えている。ｎ＋ＳｉＣ基板１１は、たとえば六方晶ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ−ＳｉＣ層１２は、ｎ＋ＳｉＣ基板１１の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度で含まれている。
【００２９】
一対のｐ型ウェル１３は、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐ型ウェル１３に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度で含まれている。
【００３０】
ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐ型ウェル１３に取り囲まれるように、一対のｐ型ウェル１３のそれぞれの内部に形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰなどをｎ−ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度で含んでいる。
【００３１】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６と、層間絶縁膜１８と、ソース電極１９と、ドレイン電極２０とを備えている。
【００３２】
ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するようにｎ−ＳｉＣ層１２の第２の主面１２Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００３３】
ゲート電極１７は、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
【００３４】
ソースコンタクト電極１６は、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きに延在するとともに、第２の主面１２Ｂに接触して配置されている。また、ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ＋ソース領域１４とオーミックコンタクト可能な材料からなっている。
【００３５】
層間絶縁膜１８は、第２の主面１２Ｂ上においてゲート電極１７を取り囲み、かつ一方のｐ型ウェル１３上から他方のｐ型ウェル１３上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００３６】
ソース電極１９は、第２の主面１２Ｂ上において、層間絶縁膜１８を取り囲み、かつｎ＋ソース領域１４およびソースコンタクト電極１６の上部表面上にまで延在している。また、ソース電極１９は、Ａｌなどの導電体からなり、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されている。
【００３７】
ドレイン電極２０は、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側とは反対側の主面に接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能な材料からなっており、ｎ＋ＳｉＣ基板１１と電気的に接続されている。
【００３８】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極１７の電圧が閾値電圧未満の状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐ型ウェル１３とｎ−ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に閾値電圧以上の正の電圧を印加すると、ｐ型ウェル１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ−ＳｉＣ層１２とが電気的に接続され、ソース電極１９とドレイン電極２０との間に電流が流れる。
【００３９】
ここで、実施の形態１におけるＭＯＳＦＥＴ１は、後述する本発明の一実施の形態である実施の形態１における半導体装置の製造方法により製造されている。そのため、ｎ−ＳｉＣ層１２の第２の主面１２Ｂにおける表面状態の悪化を抑制しつつ、十分な熱処理が実施されている。したがって、実施の形態１におけるＭＯＳＦＥＴ１は、優れた特性を有する半導体装置となっている。
【００４０】
より具体的には、ＭＯＳＦＥＴ１においては、チャネル領域１３Ａとゲート酸化膜１５との界面であるチャネル領域表面１３Ｂにおける表面状態の悪化が抑制されつつ、イオン注入により形成されたｐ型ウェル１３およびｎ＋ソース領域１４における不純物の活性化が高い割合（たとえば活性化率が９０％以上）で達成されている。その結果、ＭＯＳＦＥＴ１は、チャネル領域１３Ａにおけるキャリアの移動度が高く、オン抵抗の低減が可能なＭＯＳＦＥＴとなっている。
【００４１】
次に、実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図３〜図１０は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【００４２】
図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型の基板が準備される。具体的には、図３を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１１が準備される。
【００４３】
次に、図２を参照して、工程（Ｓ２０）としてｎ型層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上に第１導電型の半導体層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１１上にｎ−ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層１２を形成することができる。上記工程（Ｓ１０）および（Ｓ２０）は、少なくとも一方の主面が炭化珪素からなるウェハ３を準備するウェハ準備工程を構成する（図２、図３参照）。
【００４４】
次に、図２を参照して、工程（Ｓ３０）としてｐ型ウェル形成工程が実施される。この工程（Ｓ３０）では、図４を参照して、ウェハ３のｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜９１が形成される。そして、酸化膜９１の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐ型ウェル１３の形状に応じた領域に開口を有するレジスト膜９２が形成される。
【００４５】
そして、図５を参照して、当該レジスト膜９２をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜９１が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜９１からなるマスク層が形成される。その後、上記レジスト膜９２を除去した上で、図６に示すように、このマスク層をマスクとして用いてｎ−ＳｉＣ層１２にイオン注入を行なうことにより、ｎ−ＳｉＣ層１２にｐ型ウェル１３が形成される。
【００４６】
次に、図２を参照して、工程（Ｓ４０）としてｎ＋領域形成工程が実施される。この工程（Ｓ４０）では、ｐ型ウェル１３内の第２の主面１２Ｂを含む領域に、ｎ−ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図６を参照して、まず、工程（Ｓ３０）においてマスクとして使用された上記酸化膜９１が除去される。そして、図７を参照して、第２の主面１２Ｂ上にたとえばＣＶＤによりＳｉＯ２からなる酸化膜９１が形成される。さらに、酸化膜９１の上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第１導電型領域としてのｎ＋ソース領域１４の形状に応じた領域に開口を有するレジスト膜９２が形成される。
【００４７】
そして、図７を参照して、当該レジスト膜９２をマスクとして用いて、たとえばＲＩＥにより酸化膜９１が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜９１からなるマスク層が形成される。その後、上記レジスト膜９２を除去した上で、図８に示すように、このマスク層をマスクとして用いて、リン（Ｐ）などのｎ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入される。これにより、高濃度第１導電型領域としてのｎ＋ソース領域１４が形成される。以上の工程（Ｓ３０）および（Ｓ４０）は、ウェハ３にイオン注入を実施するイオン注入工程を構成する。
【００４８】
次に、図２を参照して、工程（Ｓ５０）としてキャップ層が形成されるアニールキャップ形成工程が実施される。この工程（Ｓ５０）では、イオン注入工程が完了したウェハ３の一方の主面である第２の主面１２Ｂ上に、当該第２の主面１２Ｂを覆うキャップ層が形成される。具体的には、図８を参照して、まず、工程（Ｓ４０）においてマスクとして使用された上記酸化膜９１が除去される。そして、図９を参照して、ＴａＣまたはＷＣからなり、第２の主面１２Ｂを覆うキャップ層９３が第２の主面１２Ｂ上に形成される。このキャップ層は、スパッタリング法またはＣＶＤ法により形成することができる。
【００４９】
次に、図２を参照して、工程（Ｓ６０）として活性化アニールが行なわれる活性化アニール工程が実施される。この工程（Ｓ６０）では、ウェハ３を加熱することにより、上記イオン注入によりウェハ３に導入された不純物を活性化させる熱処理である活性化アニールが実施される。具体的には、工程（Ｓ１０）〜（Ｓ５０）までが実施されて作製されたウェハ３が、たとえば熱処理炉に装入され、１７５０℃以上２０００℃以下の温度域に加熱される。
【００５０】
ここで、工程（Ｓ５０）においてウェハ３上にＴａＣまたはＷＣからなるキャップ層９３が形成された上で、工程（Ｓ６０）において１７５０℃以上の温度で活性化アニールが実施される。そのため、ウェハ３の表面状態の悪化を抑制しつつ、高い活性化率を達成することができる。
【００５１】
次に、図２を参照して、工程（Ｓ７０）としてアニールキャップ除去工程が実施される。この工程（Ｓ７０）では、図９を参照して、工程（Ｓ５０）において形成されたキャップ層９３が、図１０に示すようにウェハ３から除去される。キャップ層９３の除去は、たとえばフッ酸とフッ化アンモニウムとの混酸を用いたウェットエッチング処理により実施することができる。これにより、活性化アニール終了後のキャップ層９３を確実に除去し、たとえば後述するゲート酸化膜の形成への影響を抑制することができる。なお、キャップ層９３の除去は、たとえばＳＦ６を原料ガスとするプラズマエッチング処理により実施してもよい。これにより、キャップ層９３を容易に除去することができる。また、ウェットエッチングにおいて必要となるエッチング液の廃液処理が必要ないため、環境への負荷も抑制することができる。
【００５２】
次に、図２を参照して、工程（Ｓ８０）〜（Ｓ１３０）として、ゲート絶縁膜形成工程、コンタクト電極形成工程、ドレイン電極形成工程、ゲート電極形成工程、層間絶縁膜形成工程およびソース電極形成工程が順次実施される。
【００５３】
工程（Ｓ８０）として実施されるゲート絶縁膜形成工程では、工程（Ｓ７０）においてキャップ層９３が除去されて露出した第２の主面１２Ｂが熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなるゲート絶縁膜としてのゲート酸化膜１５（図１参照）が形成される。
【００５４】
工程（Ｓ９０）として実施されるコンタクト電極形成工程では、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化される。これにより、図１に示すように、ＮｉＳｉ（ニッケルシリサイド）からなり、ｎ＋ソース領域１４とオーミックコンタクトする一対のソースコンタクト電極１６が形成される。
【００５５】
工程（Ｓ１００）として実施されるドレイン電極形成工程では、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化される。これにより、図１に示すように、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能なＮｉＳｉからなるドレイン電極２０が、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側とは反対側の主面に接触するように形成される。
【００５６】
工程（Ｓ１１０）として実施されるゲート電極形成工程では、たとえばＣＶＤ法により、導電体であるポリシリコンからなるゲート電極１７（図１参照）が、ゲート酸化膜１５に接触するように形成される。
【００５７】
工程（Ｓ１２０）として実施される層間絶縁膜形成工程では、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜１８（図１参照）が、第２の主面１２Ｂ上においてゲート電極１７を取り囲むように形成される。
【００５８】
工程（Ｓ１３０）として実施されるソース電極形成工程では、たとえば蒸着法により、導電体であるＡｌからなるソース電極１９（図１参照）が、第２の主面１２Ｂ上において、層間絶縁膜１８を取り囲むとともに、ｎ＋ソース領域１４およびソースコンタクト電極１６の上部表面上にまで延在するように形成される。以上の工程（Ｓ１０）〜（Ｓ１３０）により、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１製造方法は完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。
【００５９】
本実施の形態における半導体装置の製造方法においては、工程（Ｓ５０）においてウェハ３上にＴａＣまたはＷＣからなるキャップ層９３が形成された上で、工程（Ｓ６０）において１７５０℃以上の温度で活性化アニールが実施される。そのため、図１を参照して、チャネル領域表面１３Ｂにおける表面状態の悪化が抑制されつつ、イオン注入により形成されたｐ型ウェル１３およびｎ＋ソース領域１４における不純物の活性化が高い割合で達成されている。その結果、チャネル領域１３Ａにおけるキャリアの移動度が高く、オン抵抗が低減されたＭＯＳＦＥＴ１を製造することができる。
【００６０】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２における半導体装置の製造方法について説明する。図１１は、実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図１２は、実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【００６１】
実施の形態２における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図１１および図２を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法は、アニールキャップ形成工程において、実施の形態１とは異なっている。
【００６２】
すなわち、図１１を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）〜（Ｓ４０）が実施の形態１の場合と同様に実施される。次に、工程（Ｓ５１）として金属層形成工程が実施される。具体的には、図１２を参照して、まず、工程（Ｓ４０）においてマスクとして使用された酸化膜が除去された上で、これにより露出した第２の主面１２Ｂ上にタンタル（Ｔａ）またはタングステン（Ｗ）からなる金属層９４が形成される。金属層９４の形成は、たとえば蒸着法により実施することができる。
【００６３】
次に、工程（Ｓ５２）として炭化工程が実施される。具体的には、図１２を参照して、工程（Ｓ５１）において形成されたＴａまたはＷからなる金属層９４が炭化処理される。これにより、金属層９４が、ＴａＣまたはＷＣからなるキャップ層９３となる（図９参照）。金属層９４の炭化処理は、たとえば金属層９４が形成されたウェハ３をプロパンガスおよびエチレンガスを含む雰囲気中で１５００℃以上２０００℃以下程度の温度域に加熱することにより実施することができる。このように、ＴａまたはＷからなる金属層を形成し、これを炭化処理してＴａＣまたはＷＣからなるキャップ層９３とすることにより、スパッタリングやＣＶＤによりキャップ層９３を形成する実施の形態１の場合に比べて、緻密で信頼性の高いキャップ層９３を形成することができる。
【００６４】
その後、図１１を参照して、実施の形態１の場合と同様に、工程（Ｓ６０）〜（Ｓ１３０）までが実施される。以上の工程により、実施の形態２における半導体装置としてのＭＯＳＦＥＴの製造方法は完了する。上記実施の形態２におけるＭＯＳＦＥＴの製造方法においても、実施の形態１の場合と同様に、チャネル領域１３Ａにおけるキャリアの移動度が高く、オン抵抗が低減されたＭＯＳＦＥＴ１を製造することができる。
【００６５】
なお、上記実施の形態においては、本発明の半導体装置の製造方法および半導体装置についてＭＯＳＦＥＴを例に説明したが、本発明の半導体装置の製造方法により製造可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法により製造可能な半導体装置としては、たとえばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）、ショットキーバリアダイオード、ｐｎダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）などが挙げられる。
【００６６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６７】
本発明の半導体装置の製造方法および半導体装置は、少なくとも一方の主面が炭化珪素からなるウェハを加熱することにより熱処理する工程を含む半導体装置の製造方法および当該方法により製造される半導体装置に、特に有利に適用され得る。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図１２】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【符号の説明】
【００６９】
１  ＭＯＳＦＥＴ、３  ウェハ、１１  ｎ＋ＳｉＣ基板、１１Ａ  一方の主面、１２  ｎ−ＳｉＣ層、１２Ａ  第１の主面、１２Ｂ  第２の主面、１３  ｐ型ウェル、１３Ａ  チャネル領域、１３Ｂ  チャネル領域表面、１４  ｎ＋ソース領域、１５  ゲート酸化膜、１６  ソースコンタクト電極、１７  ゲート電極、１８  層間絶縁膜、１９  ソース電極、２０  ドレイン電極、９１  酸化膜、９２  レジスト膜、９３  キャップ層、９４  金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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