(57)【要約】【課題】一般的にはクロックの停止ができないスキャン時に、部分的に動作クロックを停止することで、テスト電力が大きくなることを回避する手段を提供する。【解決手段】クロックツリーを制御するゲーテッドクロックセルにスキャン電力制御端子及び付随する機能を追加する。またゲーテッドクロックの集合であるスキャンテスト制御回路３０００にスキャン電力制御回路３００３を追加し、スキャン電力制御端子つきゲーテッドクロックセルの動作を制御可能にする。スキャンテスト中スキャン電力制御回路３００３を用いて特定のスキャン電力制御端子つきゲーテッドクロックセルを止める（動かす）ことでテスト分割なしでスキャンテストを行うことが可能となる。【選択図】図６
2010060289.tif 000002
【特許請求の範囲】
【請求項１】
クロックイネーブル信号と、スキャンモード信号と、スキャン電力制御信号と、動作クロックと、が入力されるスキャン電力制御端子つきゲーテッドクロックセルであって、
前記クロックイネーブル信号及び前記スキャンモード信号のいずれかが「１」であっても、前記スキャン電力制御信号が「０」であれば入力された前記動作クロックの出力を行わないことを特徴とするスキャン電力制御端子つきゲーテッドクロックセル。
【請求項２】
ラッチと、第１ＡＮＤゲートと、第２ＡＮＤゲート、を有し、動作クロック及びスキャン電力制御信号が入力されるスキャン電力制御端子つきゲーテッドクロックセルであって、
前記第２ＡＮＤゲートは前記ラッチの出力と、前記スキャン電力制御信号の論理積を取り、
前記第１ＡＮＤゲートは前記第２ＡＮＤゲートの出力と前記動作クロックの論理積を取って出力することを特徴とするスキャン電力制御端子つきゲーテッドクロックセル。
【請求項３】
ラッチと、第１ＡＮＤゲートと、第２ＡＮＤゲート、を有し、動作クロック及びスキャン電力制御信号が入力されるスキャン電力制御端子つきゲーテッドクロックセルであって、
前記第２ＡＮＤゲートは前記スキャン電力制御信号及び他の信号との論理積を取り、
前記ラッチは前記第２ＡＮＤゲートの出力を前記動作クロックの反転信号でラッチし、
前記第１ＡＮＤゲートは前記ラッチの出力及び前記動作クロックの論理積を取ることを特徴とするスキャン電力制御端子つきゲーテッドクロックセル。
【請求項４】
ラッチと、第１ＡＮＤゲートと、第２ＡＮＤゲート、を有し、クロックイネーブル信号と、スキャンモード信号と、動作クロック及びスキャン電力制御信号が入力されるスキャン電力制御端子つきゲーテッドクロックセルであって、
前記ラッチは前記クロックイネーブル信号を前記動作クロックの反転信号でラッチし、
前記第２ＡＮＤゲートは、前記ラッチの出力と前記スキャンモード信号の論理和と前記スキャン電力制御信号の論理積を取り、
前記第１ＡＮＤゲートは、前記第２ＡＮＤゲートの出力と前記動作クロックの論理積を取って出力することを特徴とするスキャン電力制御端子つきゲーテッドクロックセル。
【請求項５】
請求項１ないし４のいずれか１項に記載のスキャン電力制御端子つきゲーテッドクロックセルを用いた第１のスキャン電力制御端子つきゲーテッドセルと、請求項１ないし４のいずれか１項に記載のスキャン電力制御端子つきゲーテッドクロックセルを用いた第２のスキャン電力制御端子つきゲーテッドセルと、を含むスキャンテスト制御回路であって、
前記第１のスキャン電力制御端子つきゲーテッドセルは検査対象のフリップフロップ群の一部である第１のスキャンチェーンにたいしてのみ動作クロックを供給し、前記第２のスキャン電力制御端子つきゲーテッドセルは検査対象のフリップフロップ群の他の一部である第２のスキャンチェーンにたいしてのみ動作クロックを供給することを特徴とするスキャンテスト制御回路。
【請求項６】
２以上のスキャン電力制御端子つきゲーテッドクロックセル及びスキャン電力制御回路を含むスキャンテスト制御回路のＲＴＬレベルの設計方法であって、
スキャン電力制御端子のないゲーテッドクロック論理を推定しクロックツリー上に配置するゲーテッドクロック論理推定ステップと、
スキャン電力制御端子つきゲーテッドクロックセル論理の解析を行うゲーテッドクロックセル論理解析ステップと、
前記ゲーテッドクロック論理推定ステップで推定したスキャン電力制御端子のないゲーテッドクロック論理を前記ゲーテッドクロックセル論理解析ステップにおいて推定した前記スキャン電力制御端子つきゲーテッドクロックセル論理で置き換えるゲーテッドクロック論理挿入ステップと、
前記スキャン電力制御端子つきゲーテッドクロックセル論理で置き換えたクロックツリーの構成の再評価を行うゲーテッドクロックツリー解析ステップと、
要求分解能数を決定する分解能数決定ステップと、
前記分解能数決定ステップで決定された分解能の前記スキャン電力制御回路を挿入するスキャン電力制御回路挿入ステップと、
前記２以上のスキャン電力制御端子つきゲーテッドクロックセルに接続されたそれぞれのクロックツリーに接続されるフリップフロップの情報を整理し、フリップフロップのグループ化を実行するフリップフロップグルーピングステップと、
前記ゲーテッドクロックツリー解析ステップの結果と前記フリップフロップグルーピングステップの結果に基づきスキャンチェーンを組み上げるスキャンチェーン構成ステップと、を含むことを特徴とするスキャンテスト制御回路のＲＴＬレベルの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、混載型ＬＳＩなどのメモリのスキャンテスト用のスキャンテスト制御回路、特に該スキャンテスト制御回路に内包されるゲーテッドクロックセルに関する。
【背景技術】
【０００２】
スキャンテストはメモリ回路の実設計で定常的に利用されている。典型的なスキャンテストではメモリ回路を構成する全ての要素、たとえばフリップフロップやマスタ＝スレイブ型ラッチ、をスキャンして動作の確認を行う。近年では、ＬＳＩ回路設計者が設計製造工程においてスキャンテストを行うためのスキャンテスト制御回路を事前に設計し、スキャンテスト制御回路がＬＳＩの機能の一部としてＬＳＩ上に実装されている。
【０００３】
スキャンテストには、実際の使用時と異なる動作クロックを用いる。また、工程上の都合もしくは負荷容量の調整の要請から所定の工程毎に分割してスキャンテストを実行する必要がある場合が往々にしてある。このため、各メモリ要素に対してクロックツリー毎にテスト用クロックの供給を行うためのゲーテッドクロック（Ｇａｔｅｄ  Ｃｌｏｃｋ）回路は実際上全てのテスト回路に必須のものである。
【０００４】
従来の技術としては、ＩＴＣ０１  Ａｎ  Ａｎａｌｙｓｉｓ  ｏｆ  Ｐｏｗｅｒ  Ｒｅｄｕｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅｓ  ｉｎ  Ｓｃａｎ  Ｔｅｓｔｉｎｇ（非特許文献１）で開示されたものがあげられる。これは、クロックツリー毎にスキャンチェーンのクロック供給デコーダを付加し、各クロックツリーのテスト時に、所定のクロックツリーのクロック供給を停止する。ここでスキャンチェーンとはスキャンテストを行う際のテスト実施単位のことをいう。
【０００５】
特開２００６−８４３１４号公報（特許文献１）では、スキャンテスト時にスキャンテストの対象とならないハードマクロへのクロック供給を停止する技術が開示されている。
【０００６】
特開平５−２６４６６４号公報（特許文献２）では、バウンダリスキャン回路で機能毎に設定レジスタの機能を停止する。
【０００７】
このようにスキャンテストの実施を踏まえ回路を分割して設計する、特にクロックツリー毎に回路を分割してテストを行うようにすることで低消費電力の実現を図っている。
【特許文献１】特開２００６−８４３１４号公報
【特許文献２】特開平５−２６４６６４号公報
【非特許文献１】ＩＴＣ０１  Ａｎ  Ａｎａｌｙｓｉｓ  ｏｆ  Ｐｏｗｅｒ  Ｒｅｄｕｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅｓ  ｉｎ  Ｓｃａｎ  Ｔｅｓｔｉｎｇ
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記文献で開示された技術にも問題がある。
【０００９】
非特許文献１記載の発明は、クロックチェ−ンのクロック供給をデコーダによって制限している。しかし、消費電力を少なくするためにクロック信号には既にゲーテッドクロック回路が入っている場合が多い。通常のクロック制御に加え、スキャンテストのためのデコーダを追加した場合、クロックレイテンシが大きくなる問題がある。
【００１０】
特許文献１記載の方法では、汎用的なハードマクロの検査を行わないことを目的としており、その他のメモリに対してのスキャンテストに良い影響を及ぼすことはない。
【００１１】
また、特許文献２は、バウンダリスキャンに特化しており、メモリに対するスキャンテストにおいて汎用できるものではない。
【００１２】
本発明の目的は、一般的にはクロックの停止ができないスキャン時に、部分的に動作クロックを停止することで、テスト電力が大きくなること及びテスト期間の長期化を回避する手段を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１５】
本発明の代表的な実施の形態に関わるスキャン電力制御端子つきゲーテッドクロックセルは、クロックイネーブル信号と、スキャンモード信号と、スキャン電力制御信号と、動作クロックと、が入力され、このクロックイネーブル信号及びスキャンモード信号のいずれかが「１」であっても、スキャン電力制御信号が「０」であれば入力された動作クロックの出力を行わないことを特徴とする。
【００１６】
本発明の代表的な実施の形態に関わる他のスキャン電力制御端子つきゲーテッドクロックセルは、ラッチと、第１ＡＮＤゲートと、第２ＡＮＤゲート、を有し、動作クロック及びスキャン電力制御信号が入力され、第２ＡＮＤゲートはラッチの出力と、スキャン電力制御信号の論理積を取り、第１ＡＮＤゲートは第２ＡＮＤゲートの出力と動作クロックの論理積を取って出力することを特徴とする。
【００１７】
本発明の代表的な実施の形態に関わる他のスキャン電力制御端子つきゲーテッドクロックセルは、ラッチと、第１ＡＮＤゲートと、第２ＡＮＤゲート、を有し、動作クロック及びスキャン電力制御信号が入力され、第２ＡＮＤゲートはスキャン電力制御信号及び他の信号との論理積を取り、ラッチは第２ＡＮＤゲートの出力を動作クロックの反転信号でラッチし、第１ＡＮＤゲートはラッチの出力及び動作クロックの論理積を取ることを特徴とする。
【００１８】
本発明の代表的な実施の形態に関わる他のスキャン電力制御端子つきゲーテッドクロックセルは、ラッチと、第１ＡＮＤゲートと、第２ＡＮＤゲート、を有し、クロックイネーブル信号と、スキャンモード信号と、動作クロック及びスキャン電力制御信号が入力され、ラッチはクロックイネーブル信号を動作クロックの反転信号でラッチし、第２ＡＮＤゲートは、ラッチの出力とスキャンモード信号の論理和とスキャン電力制御信号の論理積を取り、第１ＡＮＤゲートは第２ＡＮＤゲートの出力と動作クロックの論理積を取って出力することを特徴とする。
【００１９】
本発明の代表的な実施の形態に関わるスキャンテスト制御回路は、上述のスキャン電力制御端子つきゲーテッドクロックセルを用いた第１のスキャン電力制御端子つきゲーテッドセルと、上述のスキャン電力制御端子つきゲーテッドクロックセルを用いた第２のスキャン電力制御端子つきゲーテッドセルと、を含み、第１のスキャン電力制御端子つきゲーテッドセルは検査対象のフリップフロップ群の一部である第１のスキャンチェーンにたいしてのみ動作クロックを供給し、第２のスキャン電力制御端子つきゲーテッドセルは検査対象のフリップフロップ群の他の一部である第２のスキャンチェーンにたいしてのみ動作クロックを供給することを特徴とする。
【００２０】
本発明の代表的な実施の形態に関わるスキャンテスト制御回路のＲＴＬレベルの設計方法は、２以上のスキャン電力制御端子つきゲーテッドクロックセル及びスキャン電力制御回路を含むスキャンテスト制御回路を対象とし、スキャン電力制御端子のないゲーテッドクロック論理を推定しクロックツリー上に配置するゲーテッドクロック論理推定ステップと、スキャン電力制御端子つきゲーテッドクロックセル論理の解析を行うゲーテッドクロックセル論理解析ステップと、ゲーテッドクロック論理推定ステップで推定したスキャン電力制御端子のないゲーテッドクロック論理をゲーテッドクロックセル論理解析ステップにおいて推定したスキャン電力制御端子つきゲーテッドクロックセル論理で置き換えるゲーテッドクロック論理挿入ステップと、スキャン電力制御端子つきゲーテッドクロックセル論理で置き換えたクロックツリーの構成の再評価を行うゲーテッドクロックツリー解析ステップと、要求分解能数を決定する分解能数決定ステップと、分解能数決定ステップで決定された分解能の前記スキャン電力制御回路を挿入するスキャン電力制御回路挿入ステップと、２以上スキャン電力制御端子つきゲーテッドクロックセルに接続されたそれぞれのクロックツリーに接続されるフリップフロップの情報を整理し、グループ化を実行するフリップフロップグルーピングステップと、ゲーテッドクロックツリー解析ステップの結果とフリップフロップグルーピングステップの結果に基づきスキャンチェーンを組み上げるスキャンチェーン構成ステップと、を含むことを特徴とする。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２２】
本発明の代表的な実施の形態に関わるスキャンテスト制御回路では一般的にはクロックの停止ができないスキャン時に、部分的に動作クロックを停止することで、テスト電力が大きくなること及びテスト期間の長期化を回避することが可能となる。これらはテスト分割なしにスキャンテストの実行が可能なことにより実現可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、図を用いて本発明を説明する。
【００２４】
（第１の実施の形態）
以下、本発明の第１の実施の形態について説明する。
【００２５】
図１は本実施の形態に関わるスキャン電力制御端子つきゲーテッドクロックセル１０００の構成図であり、図２は変形例であるスキャン電力制御端子つきゲーテッドクロックセル１１００の構成図である。一方、図３は従来のゲーテッドクロックセル２０００の構成図である。
【００２６】
まず、図３を用いて従来例について説明する。
【００２７】
従来のゲーテッドクロックセル２０００はＳＭＣ端子２００１、ＣＥＮ端子２００２、ＣＬＫ端子２００３を入力端子として有する。また出力端子として、ＧＣＬＫ端子２０１１を有する。このゲーテッドクロックセル２０００中にはＯＲゲート２０２１、ラッチ２０２２、第１ＡＮＤゲート２０２３が含まれる。
【００２８】
ＳＭＣ端子２００１はスキャンテスト時に全てのクロックを有効にするスキャンモード制御（Ｓｃａｎ  Ｍｏｄｅ  Ｃｏｎｔｒｏｌ）端子である。このＳＭＣ端子に入力される信号をスキャンモード信号と称呼する。
【００２９】
ＣＥＮ端子２００２はＣＬＫ端子２００３から入力されるクロック信号の有効・無効を制御するクロックイネーブル（Ｃｌｏｃｋ  ＥＮａｂｌｅ）端子である。ゲーテッドクロックセル２０００はＣＥＮ端子２００２が「０」の時にはＣＬＫ端子２００３の入力を受け付けず、「１」の時にはＣＬＫ端子２００３の入力を受け付ける構成を取る。別の言い方をすれば、ＣＥＮ端子２００２が「１」のときＣＬＫ端子２００３の入力をそのままＧＣＬＫ端子２０１１から出力する、ということになる。なお、このＣＥＮ端子２００２に入力される信号をクロックイネーブル信号と称呼する。
【００３０】
ＣＬＫ端子２００３は動作クロック信号が入力される端子である。
【００３１】
ＯＲゲート２０２１はＳＭＣ端子２００１の入力信号及びＣＥＮ端子２００２の入力信号の論理和を取る論理ゲートである。すなわち、ＳＭＣ端子２００１及びＣＥＮ端子２００２のいずれかの入力が「１」であれば、ラッチ２０２２のデータ端子に「１」が入力される。
【００３２】
ラッチ２０２２は、データ端子の入力を保持するラッチ回路である。既述の通り、ラッチ２０２２の入力端子には、ＳＭＣ端子２００１の入力信号及びＣＥＮ端子２００２の入力信号の論理和が入力される。一方ラッチのタイミングとしてはクロック信号の反転信号が入力される。すなわち、第１ＡＮＤゲート２０２３よりも半クロック信号分早くラッチ２０２２の出力の確定が行われることとなる。
【００３３】
第１ＡＮＤゲート２０２３はラッチ２０２２の出力及びＣＬＫ端子２００３からのクロック信号の論理積を取る論理ゲートである。すなわち、ラッチ２０２２の出力が「１」であればＣＬＫ端子から入力される。
【００３４】
この構成によって、ＳＭＣ端子２００１及びＣＥＮ端子２００２のいずれかが「１」であれば、ＣＬＫ端子２００３に入力されるクロック信号がＧＣＬＫ端子２０１１から出力される。一方、ＳＭＣ端子２００１及びＣＥＮ端子２００２のいずれも「０」であれば、ＧＣＬＫ端子２０１１からは出力されない。
【００３５】
次に本発明に関わるスキャン電力制御端子つきゲーテッドクロックセル１０００の説明を行う。
【００３６】
本願発明に関わるゲーテッドクロックセル１０００はＳＭＣ端子１００１、ＣＥＮ端子１００２、ＣＬＫ端子１００３のほかＳＰＣ端子１００４を有する。また、ＯＲゲート１０２１、ラッチ１０２２、第１ＡＮＤゲート１０２３の他、第２ＡＮＤゲート１０２４を有する。
【００３７】
ＳＰＣ（Ｓｃａｎ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ）端子１００４はスキャンテスト時にゲーテッドクロックセル毎にクロック信号の有効無効を制御可能にする端子である。すなわち、ＳＭＣ端子２００１は動作モード決定用の端子であり、複数のゲーテッドクロックセルがある場合に、全てのゲーテッドクロックセルで同じ値を有する必要がある。これに対し、本発明ではＳＭＣ端子１００１と並存するＳＰＣ端子１００４はゲーテッドクロックセル毎に動作の制御が可能となる。これによりテストを中断することなく、連続的に行うことが可能となる。このＳＰＣ端子１００４に入力される信号をスキャン電力制御信号という。
【００３８】
第２ＡＮＤゲート１０２４はＯＲゲート１０２１とラッチ１０２２の間に配置される。第２ＡＮＤゲート１０２４はＯＲゲート１０２１の出力とＳＰＣ端子１００４の入力の論理積を取る論理ゲートである。すなわち、ＳＰＣ端子が「０」であれば、このゲーテッドクロックセル１０００配下のクロックツリーに対するクロックの供給をとめることが可能となる。
【００３９】
なお、このスキャン電力制御端子つきゲーテッドクロックセル１０００とほぼ同等の機能を発揮する変形例が図２で示すスキャン電力制御端子つきゲーテッドクロックセル１１００である。この例では、ラッチ１０２２の出力とＳＰＣ端子１００４からの入力を第２ＡＮＤゲート１０２４が論理積を取る。この形態でも、スキャン電力制御端子つきゲーテッドクロックセル１０００と同じ動作が可能となる。
【００４０】
このようにゲーテッドクロックセルにＳＭＣ端子と別にＳＰＣ端子を用意し、ＳＰＣ端子に「０」を入力することで、スキャンテスト制御回路全体のモードと別に、各ゲーテッドクロックセルからのＧＣＬＫ出力を制御することを可能とする。
【００４１】
次に、本発明の第１の実施の形態のさらに別の実施の形態について説明する。
【００４２】
次に、別の形態のゲーテッドクロックセルに本発明を適用した場合に付いて説明する。
【００４３】
図４は本実施の形態に関わる別のスキャン電力制御端子つきゲーテッドクロックセル１２００の構成図であり、一方、図５は従来の別のゲーテッドクロックセル２２００の構成図である。
【００４４】
図５からも分かるとおり、元となるゲーテッドクロックセル２２００は、ゲーテッドクロックセル２０００と異なり、ラッチ２０２２の出力側にＯＲゲート２２２１を挿入している。すなわち、ＣＥＮ端子２００２からの入力信号のみをラッチ２０２２のセット対象とし、出力側でＳＭＣ端子２００１によるモード制御を行っている。
【００４５】
この形態に対して、本実施の形態を適用したスキャン電力制御端子つきゲーテッドクロックセル１２００の構成図が図４である。基礎となるゲーテッドクロックセルの構成の相違から、ＯＲゲート１２２１及び第２ＡＮＤゲート１２２４の挿入位置が相違する。
【００４６】
すなわち、第２ＡＮＤゲート１２２４をＯＲゲート１２２１の出力側に挿入する。そして、ＳＰＣ端子１００４からの入力とＯＲゲート１２２１の出力の論理積を取る。これにより、スキャン電力制御端子つきゲーテッドクロックセル１０００と同等の機能が確保できる。
【００４７】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００４８】
第１の実施の形態では、個々のスキャン電力制御端子つきゲーテッドクロックセルについて説明した。第２の実施の形態では、第１の実施の形態で説明したスキャン電力制御端子つきゲーテッドクロックセルを用いて、スキャンテスト制御回路をどのように構成するかについて説明する。
【００４９】
図６は本実施の形態に関わるスキャンテスト制御回路の構成を表す図である。一方、図７は従来のゲーテッドクロックセルを用いたスキャンテスト制御回路である。
【００５０】
まず、図７を用いて従来のスキャンテスト制御回路について説明する。
【００５１】
このスキャンテスト制御回路の構成においては、７つのゲーテッドクロックセルＡ、Ｂ、Ａ１、Ａ２、Ａ３、Ｂ１、Ｂ２が主要な部分を構成する。
【００５２】
ゲーテッドクロックセルＡ、ＢはＳＭＣ＿ＭＯＤＥ端子３００４からのスキャンモード信号とクロック生成回路４００１からの動作クロックの入力を受けスキャンクロックツリーの動作クロック信号となるＧＣＬＫを出力するゲーテッドクロックセルである。ここで用いられるゲーテッドクロックセルは図３又は図５で表すものである。
【００５３】
ゲーテッドクロックセルＡ１、Ａ２、Ａ３、Ｂ１、Ｂ２は各スキャンクロックツリーに対して動作クロックを供給するゲーテッドクロック回路である。これらのゲーテッドクロックセルの配下には複数のフリップフロップが存在し、それらに対してＧＣＬＫ端子２０１１の出力、すなわち動作クロックが出力される。この１つのゲーテッドクロックセルから動作クロックの供給を受けるフリップフロップの一群をクロックツリーという。ここで用いられるゲーテッドクロックセルも図３又は図５で表すものである。
【００５４】
なお、ＳＭＣ＿ＭＯＤＥ端子３００４は「０」と「１」の値が入力される。「０」の時はスキャンテスト制御回路を含む回路のユーザ動作時を表し、「１」の時はスキャンテスト動作を表す。
【００５５】
各ゲーテッドクロックセルのＳＭＣ端子２００１には、ＳＭＣ＿Ｍｏｄｅ信号が接続される。ＳＭＣ＿Ｍｏｄｅ信号は、「０」がユーザー操作、すなわち非スキャンテスト時を表し、「１」がスキャンテスト時を表す。したがって、スキャンテスト時にはＳＭＣ＿ＭＯＤＥより入力されるＳＭＣ＿Ｍｏｄｅ信号を１に設定する必要がある。
【００５６】
クロック生成回路４００１はスキャンテスト用の動作クロックを生成する回路である。クロック生成回路４００１がどのようにスキャンテスト用の動作クロックを生成するかは設計事項でありここでは述べない。
【００５７】
クロック生成回路４００１はゲーテッドクロックセルＡ及びゲーテッドクロックセルＢに対して生成した動作クロックを出力する。ゲーテッドクロックセルＡのＧＣＬＫ端子２０１１にはゲーテッドクロックセルＡ１、Ａ２、Ａ３のＣＬＫ端子２００３が接続される。同様にゲーテッドクロックセルＢのＧＣＬＫ端子にはゲーテッドクロックセルＢ１、Ｂ２のＣＬＫ端子２００３が接続される。
【００５８】
ゲーテッドクロックセルＡ１、Ａ２、Ａ３、Ｂ１、Ｂ２のＧＣＬＫ端子２０１１にはそれぞれのゲーテッドクロックセルが担当する検査対象のフリップフロップのＣＬＫ端子が接続され、スキャンテスト用の動作クロックが供給される。
【００５９】
ゲーテッドクロックセル制御回路４００２は各ゲーテッドクロックセルのＣＥＮ端子２００２を介して、クロック生成回路４００１から出力される動作クロックが有効かを決定する回路である。
【００６０】
ゲーテッドクロックセル制御回路４００２には複数の出力端子が存在する。ＣＥＮ＿ＣＮＴＡはゲーテッドクロックセルＡの、ＣＥＮ＿ＣＮＴＢはゲーテッドクロックセルＢのＣＬＫ端子の入力を有効にするかを決定する出力端子である。一方、ＣＥＮ＿ＣＮＴＡ［０：２］はゲーテッドクロックセルＡ１、Ａ２、Ａ３を、ＣＥＮ＿ＣＮＴＢ［０：１］はゲーテッドクロックセルＢ１、Ｂ２を有効にするか否かを決める出力端子である。
【００６１】
すなわち全てのゲーテッドクロックセルのＣＥＮ端子２００２に対して一本ずつゲーテッドクロックセル制御回路４００２からの出力が用意されている。
【００６２】
このように全てのゲーテッドクロックセルのＣＥＮ端子２００２にゲーテッドクロックセル制御回路からの制御信号が供給されている。従来では、スキャンシフト動作で使用する全フリップフロップに同時供給するクロック（クロック生成回路４００１のＣＬＯＣＫ）の動作を考慮してスキャンツリーが構成されている。このため、スキャンチェーンに属するフリップフロップは横断的にスキャンツリーの区別無く配置されていた。すなわちＳＩＮ＿１から入力されＳＯＵＴ＿１から出力されるスキャンチェーンの検証の際、図７では該スキャンチェーンが全てのスキャンツリーを通るためスキャンテスト期間中は全てのスキャンツリーを動作中の状態にする必要があった。
【００６３】
これに対し、本実施の形態に関わるスキャンテスト制御回路３０００では、図１、図２及び図４で示したＳＰＣ端子つきのスキャン電力制御端子つきゲーテッドクロックセルを用いて構成する。このスキャンテスト制御回路３０００はスキャン電力制御回路３００３の存在がスキャンテスト制御回路４０００と大きく異なる。
【００６４】
スキャン電力制御端子つきゲーテッドクロックセルａは、図７のゲーテッドクロックセルＡ同様、ＧＣＬＫ端子１０１１の出力を配下のスキャン電力制御端子つきゲーテッドクロックセルａ１、ａ２、ａ３のＣＬＫ端子１００３に出力する。またスキャン電力制御端子つきゲーテッドクロックセルｂは、ＧＣＬＫ端子１０１１の出力を配下のスキャン電力制御端子つきゲーテッドクロックセルｂ１、ｂ２のＣＬＫ端子１００３に出力する。
【００６５】
スキャン電力制御端子つきゲーテッドクロックセルａ、ｂのＣＬＫ端子１００３にはクロック生成回路３００１からのスキャンテスト用の動作クロックが供給される。クロック生成回路３００１はクロック生成回路４００１と同じ構成のものを用いてよい。
【００６６】
ゲーテッドクロックセル制御回路３００２は各ゲーテッドクロックセルのＣＥＮ端子１００２を介して、クロック生成回路３００１から出力される動作クロックが有効かを決定する回路である。これもゲーテッドクロックセル制御回路４００２と同じ回路でよい。
【００６７】
本実施の形態では、ＣＥＮ端子１００２からだけでなくＳＰＣ端子１００４の制御も行う。したがってそれに伴いゲーテッドクロックにおけるＳＰＣ端子１００４の処理もそれぞれ相違する。
【００６８】
図６のスキャンテスト制御回路においては、スキャン電力制御端子つきゲーテッドクロックセルａ配下のスキャン電力制御端子つきゲーテッドクロックセルａ１、ａ２、ａ３を分割して動作する。したがって、スキャン電力制御端子つきゲーテッドクロックセルａだけでなく、スキャン電力制御端子つきゲーテッドクロックセルａ１、ａ２、ａ３のＳＰＣ端子１００４にもスキャン電力制御回路３００３からの出力を接続している。
【００６９】
一方で、スキャン電力制御端子つきゲーテッドクロックセルｂは配下のスキャン電力制御端子つきゲーテッドクロックセルｂ１、ｂ２を同時に動作することを想定している。したがって、スキャン電力制御端子つきゲーテッドクロックセルｂのＳＰＣ端子１００４に対してはスキャン電力制御回路３００３からの出力を供給するが、スキャン電力制御端子つきゲーテッドクロックセルｂ１、ｂ２のＳＰＣ端子１００４は電圧が固定された状態になる。
【００７０】
スキャン電力制御回路３００３はスキャン電力制御端子つきゲーテッドクロックセルのＳＰＣ端子１００４を介してスキャンテストの実行対象を特定するデコーダ回路である。
【００７１】
このスキャン電力制御回路３００３はＰＣ＿ＳＩＮ端子とＰＣ＿ｕｐｄａｔｅ端子を入力端子として有する。また本実施の形態のスキャン電力制御回路３００３は、４ビットの内部フリップフロップ群３０３３を有する。このフリップフロップの数がスキャン電力制御回路３００３、及びスキャンテスト制御回路３０００の分解能を決定する。また、内部フリップフロップ群３０３３のスキャンテストを行うためのスキャン電力制御回路専用スキャンチェーン３０４３を含む。
【００７２】
内部フリップフロップ群３０３３は、想定する分解能を確保するために必要な数のフリップフロップからなる。このフリップフロップのＯＮ・ＯＦＦによって、スキャン電力制御端子つきゲーテッドクロックセルのいずれをスキャンテストの対象とするかを決定する。この内部フリップフロップ群３０３３に属する各フリップフロップには初期化のためのＰＣ＿ｕｐｄａｔｅ端子３０２３が接続され、これによって各フリップフロップの初期化を行う。
【００７３】
これらの内部フリップフロップ群３０３３の動作もスキャンテストの対象とする必要がある。この内部フリップフロップ群３０３３のスキャンテストを行うためのフリップフロップ群がスキャン電力制御回路専用スキャンチェーン３０４３であり、これに対する入力端子がＰＣ＿ＳＩＮ端子３０１３、出力端子がＰＣ＿ＳＯＵＴ３０５３である。またスキャン電力制御回路専用スキャンチェーン３０４３へのテストが終われば、これを用いて内部フリップフロップ群３０３３の制御を行う。
【００７４】
内部フリップフロップ群３０３３の各フリップフロップに設定された値が、対応するスキャン電力制御端子つきゲーテッドクロックセルに送信され、そのセルの動作の可否を決定する。ＣＬＫ端子１００３への動作クロックの供給のため、スキャン電力制御端子つきゲーテッドクロックセルａ１、ａ２、ａ３を動作させる際には、同時にスキャン電力制御端子つきゲーテッドクロックセルａも「１」にする必要がある。したがって、スキャン電力制御回路３００３中にはこれらのスキャン電力制御端子つきゲーテッドクロックセルａ１、ａ２、ａ３に対応するフリップフロップの出力の論理和を取るＯＲゲート３１０３を含み、ＯＲゲート３１０３の出力がスキャン電力制御端子つきゲーテッドクロックセルａのＳＰＣ端子１００４に出力される。
【００７５】
ＰＣ＿ＳＩＮ端子３０１３はスキャン電力制御回路専用スキャンチェーン３０４３の入力信号を入力する端子である。一方、ＰＣ＿ＳＯＵＴ端子３０５３は、スキャン電力制御回路専用スキャンチェーン３０４３のスキャンテスト時の動作結果を出力する端子である。
【００７６】
本スキャンテスト制御回路の検査対象となるフリップフロップのスキャンチェーンは、図７のスキャンテスト制御回路のスキャンチェーンと異なり、特定のスキャンツリーに偏在する形で配置されている。
【００７７】
本図においては、第１スキャンチェーン３０６１はスキャン電力制御端子つきゲーテッドクロックセルａ１及びａ２にのみ属するように、第２スキャンチェーン３０６２及び第３スキャンチェーン３０６３はスキャン電力制御端子つきゲーテッドクロックセルａ３にのみ属するように、第４スキャンチェーン３０６４はスキャン電力制御端子つきゲーテッドクロックセルｂ（すなわちｂ１及びｂ２）の配下に属するように配置されている。
【００７８】
各スキャンチェーンの入力端子であるＳＩＮ＿ｎ（ｎ：チェーンの番号。第１スキャンチェーンの場合ｎ＝１）はスキャンテスト時に所定の入力パターンを投入するための入力端子である。一方ＳＯＵＴ＿ｎ（ｎ：チェーンの番号。第１スキャンチェーンの場合ｎ＝１）はここからの出力結果に基づきスキャンチェーン内のフリップフロップが正常に動作しているかを確認する。
【００７９】
なお第１スキャンチェーン３０６１には３０個の、第２スキャンチェーン３０６２および第３スキャンチェーン３０６３にはそれぞれ２５個の、第４スキャンチェーン３０６４には２０個のフリップフロップが属する。
【００８０】
既に述べたとおり、図６のスキャンテスト制御回路では４つのスキャンチェーンが存在する。これはスキャン電力制御回路３００３の分解能が４であることに起因する。
【００８１】
上記構成の説明を踏まえた上で、図６のスキャンテスト制御回路の動作を説明する。
【００８２】
本実施の形態では、スキャン電力制御回路３００３の分解能に応じて、１つのスキャンチェーンに属するフリップフロップの平準化を図ること、及び、スキャンチェーンの検査を逐次実行していくことで、スキャンテスト時の電力削減を図ることを目的としている。
【００８３】
本図においてもスキャン対象であるフリップフロップが１００個存在すると仮定すると、１スキャンチェーン毎に２５個フリップフロップがあるようにすることが望ましい。現実の回路ではそのようにすることは困難である。本図においても、第１スキャンチェーン３０６１と、第４スキャンチェーン３０６４に偏りが生じている。
【００８４】
図８は本実施の形態において、スキャンテスト実施時の入力信号の対応を表す表である。
【００８５】
第１スキャンチェーン３０６１（内部フリップフロップ数３０）をスキャンテストする際にはスキャン電力制御端子つきゲーテッドクロックセルａ１、ａ２を動作させるべく、スキャン電力制御回路３００３の内部フリップフロップ群３０３３をセットする。また第１スキャンチェーン（内部フリップフロップ数３０）の入力端子ＳＩＮ＿１にデータをセットし、ＳＯＵＴ＿１の出力結果を見て動作の正常性を確認する。
【００８６】
同様に、第２スキャンチェーン３０６２（内部フリップフロップ数２５）をスキャンテストする際、および第３スキャンチェーン３０６３（内部フリップフロップ数２５）をスキャンテストする際には、スキャン電力制御端子つきゲーテッドクロックセルａ３を動作させるべく、スキャン電力制御回路３００３の内部フリップフロップ群３０３３をセットする。この際、データをセットする入力端子以外の端子（第２スキャンチェーン３０６２スキャン時にはＳＩＮ＿２、第３スキャンチェーン３０６３スキャン時にはＳＩＮ＿３）は「０」もしくは「１」に固定する。
【００８７】
さらに、第４スキャンチェーン３０６４（内部フリップフロップ数２０）をスキャンテストする際にもスキャン電力制御端子つきゲーテッドクロックセルｂを動作させるべく、スキャン電力制御回路３００３の内部フリップフロップ群３０３３をセットする。
【００８８】
そして第１スキャンチェーン３０６１から第４スキャンチェーン３０６４まで順番にスキャンし、フリップフロップの動作を確認することで、メモリ回路の検査を行う。
【００８９】
このように、一般的にはクロックの停止ができないスキャン時に、部分的に動作クロックを停止する。これにより、テスト分割による検出率の低下やテスト時間の増加を防ぎ、テスト電力が大きくなることを回避することが可能となる。
【００９０】
さらに、スキャン対象のフリップフロップの数を平準化することで、１つのスキャンチェーンのテストに要する消費電力の最大値を略一定とする。これにより、スキャンテスト全体での消費電力の一定化が図れ、結果としてテスト時の電力の削減を図ることが可能となる。
【００９１】
なお、第２の実施の形態に関わるスキャンテスト制御回路３０００では第１スキャンチェーン３０６１及び第４スキャンチェーン３０６４に２つのスキャンクロックツリーの原点が含まれている。また第２スキャンチェーン３０６２と第３スキャンチェーン３０６３を同一のスキャンクロックツリーの原点から動作クロックを供給している。
【００９２】
これに対し、スキャンクロックツリーの原点を１つにしてスキャンチェーンをくみ上げることも考慮すべきである。図９は、図６のスキャンクロックツリー原点をまとめた場合の、第２の実施の形態に関わる別のスキャンテスト制御回路の論理回路図である。この図９の構成を取る際、スキャンテスト実施時の入力信号の対応は図１０のようになる。
【００９３】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
【００９４】
上述したスキャンテスト制御回路及びそれに付随するスキャンツリー、スキャンチェーンの生成方法について述べるのが本実施の形態である。
【００９５】
図１１は本実施の形態によるスキャンテスト制御回路のＲＴＬ（レジスタ転送レベル）での設計、スキャンテストの各種情報の生成方法を表すフローチャートである。これを用いて、本実施の形態を説明する。
【００９６】
まず、論理合成を行う（ステップＳ１）。この際以下のゲーテッドクロック論理を推定する。
【００９７】
ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ  ｃｌｋ）
ｉｆ（ｃｅｎ）
ｄａｔａ＿ｏｕｔ  ＜＝  ｄａｔａ＿ｉｎ；  （論理１）
すなわち、（論理１）はｃｌｋ信号が「０」から「１」に変化するクロックエッジのタイミングで、ｃｅｎ（クロックイネーブル）信号が「１」であるかを判別し、「１」であればｄａｔａ＿ｏｕｔにｄａｔａ＿ｉｎの内容をそのままセットすることを意味する。この（論理１）は図３で表す従来のゲーテッドクロックセルに近いものである（ＳＭＣ端子の有無などで相違はある）。
【００９８】
この推定したゲーテッドクロック論理をモジュールとしてクロックツリー上に配置する。この際、配置するのはクロックツリーの原点を有するものであり、図６ではスキャン電力制御端子つきゲーテッドセルａ１、ａ２、ａ３、ｂ１、ｂ２にあたるものである。
【００９９】
次にクロックツリーの解析を行う（ステップＳ２）。ここではゲーテッドクロック論理を考慮したクロックツリー解析を実施し、クロック起点と終点の情報を収集する。
【０１００】
ステップＳ２に続いて、ゲーテッドクロックの論理解析を行う（ステップＳ３）。この際に、Ｓ１では排除されていたＳＭＣ端子、ＳＰＣ端子の情報を加味して動作論理を推定する。
【０１０１】
その後、クロックツリー上に配置したゲーテッドクロックセル論理をステップＳ３で論理推定したスキャン電力制御端子つきゲーテッドクロックセルに置き換えるゲーテッドクロック論理挿入処理を行う（ステップＳ４）。
【０１０２】
ゲーテッドクロック論理挿入処理の後、ゲーテッドクロックツリー解析で更にクロックツリーの構成を再評価する（ステップＳ５）。この際に、スキャン電力制御端子つきゲーテッドクロックセルの挿入位置をデータベースに登録すると共に、各スキャン電力制御端子つきゲーテッドクロックセルが駆動するスキャン対象のフリップフロップの数を把握する。
【０１０３】
スキャン電力制御端子つきゲーテッドクロックセルの数が決まれば必要とされる分解能数の上限も定まる。分解能数の上限から適宜使用するスキャン電力制御回路３００３の分解能数（要求分解能数）の決定を行う（ステップＳ６）。分解能数の上限と、実際のスキャン電力制御回路３００３の分解能数は設計事項である。
【０１０４】
スキャン電力制御回路３００３の要求分解能数にしたがって、スキャン電力制御回路３００３を挿入する（ステップＳ７）。
【０１０５】
その後、スキャン電力制御回路３００３の分解能とスキャン電力制御端子つきゲーテッドセルに接続されているフリップフロップの情報を整理し、スキャンチェーンの形成に向けたグループ化を実施する（ステップＳ８）。なお、この時点ではまだスキャンチェーンは形成されていない。
【０１０６】
図１２はこのグルーピングの例を表す図面である。この図１２は図６のスキャンテスト制御回路作成中を想定したものである。第２の実施の形態で述べた通り、フリップフロップの数が１００、スキャン電力制御回路３００３の分解能が４の場合、各スキャンチェーン毎の制御フリップフロップの数を２５に近づけるように分割する。第２の実施の形態で第１スキャンチェーン３０６１に３０個、第２スキャンチェーン３０６２および第３スキャンチェーン３０６３にそれぞれ２５個、第４スキャンチェーン３０６４に２０個属するのはこのステップで調整を行った結果でもある。
【０１０７】
このステップで、スキャン電力制御端子つきゲーテッドセルのファンアウトを解析し、分岐クロックソースが制御できるようにスキャン電力制御端子つきゲーテッドセルａ、ｂを挿入しても良い。なお、スキャン電力制御端子つきゲーテッドセルを挿入するか否かは設計者の設計事項である。
【０１０８】
その後ステップＳ８で求めたグループ情報及びステップＳ５で解析した各フリップフロップとそれを駆動するスキャン電力制御端子つきゲーテッドセルのＧＣＬＫ端子に関する情報を基に、スキャンチェーンを組み上げる（ステップＳ９）。このとき、くみ上げたスキャンチェーンを含んだネットリストとスキャンチェーンの構成を定義したＳＣＡＮ−ＤＥＦファイルをレイアウトツールに渡す目的で出力する。ここでくみ上げる「スキャンチェーン」とは、たとえば第２の実施の形態の第１スキャンチェーン３０６１であればＳＩＮ＿１からＳＯＵＴ＿１までの具体的な接続を意味する。
【０１０９】
なお、チェーンを組み上げた結果の配線のイメージは図６を参照されたい。
【０１１０】
そしてステップＳ９で作成したスキャンチェーン情報とそのチェーンに属するクロックツリー情報を基に、印加値不定となるクロックツリー情報と出力期待値不定クロックツリー情報を出力する（ステップＳ１０）。このとき出力される情報が、図１３で示したものである。
【０１１１】
ここでレイアウトツールによるパターン生成の条件はスキャンチェーンの情報とそこに属するクロックツリー情報で決まる。「チェーン情報」及びの「停止クロックツリー」情報毎に、図１３のように「印加値が不定」「出力期待値不定」情報が保持される。これをレイアウトツリーに入力することで各フリップフロップ及びそれからなるスキャンチェーンの制御情報とする。
【０１１２】
ステップＳ９で出力したＳＣＡＮ−ＤＥＦファイルをレイアウトツールが読み込み、同じスキャン電力制御端子つきゲーテッドセル配下で駆動するフリップフロップのグループ内で配置、タイミング制約を考慮したスキャンフリップフロップの順序入れ替えを実施する（ステップＳ１１）。
【０１１３】
この図１３の情報を利用し、図６のスキャンテスト回路のＰＣ＿ＳＩＮ端子３０１３からＰＣ＿ＳＯＵＴ端子３０５３のチェーンにデータを入力し、ＰＣ＿ｕｐｄａｔｅ端子３０２３にデータを入れることで、内部フリップフロップ群３０３３及びスキャン電力制御回路専用スキャンチェーン３０４３のフリップフロップを更新し電力の制御を行う。
【０１１４】
この後ＡＴＰＧの処理を説明する。
【０１１５】
ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｅｒ）はスキャンテストを行う際のテストパターンを自動で生成するツールである。図１４はＡＴＰＧにおける実行手順を表すフローチャートである。
【０１１６】
ＡＴＰＧに対してスキャンテスト制御回路のネットリスト、パターン生成制約、動作フリップフロップの割合などを読み込ませる（ステップＳ２１）。合わせて一部のスキャンチェーンの動作クロックを停止した際のスキャン情報の読み込みを行う（ステップＳ２２）。
【０１１７】
ここまでに読み込んだ情報、及びスキャンテスト対象となるスキャンチェーンのテストの順番等からクロックストップ情報を生成する（ステップＳ２３）。これは、第２の実施の形態においては、どのスキャン電力制御端子つきゲーテッドセルのＳＰＣ端子１００４を「０」にセットするかの情報を生成すること、を意味する。
【０１１８】
次に個々のスキャンチェーンのテストパターンの生成に移る。まず動作クロックをストップするスキャンチェーンを選択する（ステップＳ２４）。そして該当スキャンチェーンに「印加値が不定」「出力期待値不定」という条件が無いか図１３の表を検査し、ある場合には印加値不定フリップフロップ、出力期待値不定フリップフロップを設定する（ステップＳ２５）。
【０１１９】
その後、該スキャンチェーンにおける検出対象となる故障をリストアップする（ステップＳ２６）。これはＡＴＰＧの操作者の入力によって決定される。
【０１２０】
ここまで決定された後に、検査用のパターンをＡＴＰＧが自動生成を行う（ステップＳ２７）。この際、ＡＴＰＧは、クロック停止したスキャンツリーにより、次の４種類のフリップフロップを区別してパターン生成を行う。
【０１２１】
１）クロック停止の影響なく入出力が可能なフリップフロップ：
停止するクロックツリーに属さないスキャンチェーン中のフリップフロップ
２）印加値変化なしのフリップフロップ：
動作クロック供給を停止したクロックツリー中のフリップフロップ
３）印加値が不定となるフリップフロップ：
スキャンチェーン中に２以上のクロックツリーが含まれ、かつ動作クロックが停止したクロックツリーがスキャンアウト側である場合のスキャンアウト側のフリップフロップ
４）出力期待値が不定となるフリップフロップ：
スキャンチェーン中に２以上のクロックツリーが含まれ、かつ動作クロックが停止したクロックツリーがスキャンイン側である場合のスキャンイン側のフリップフロップ
上記の４つの情報を基に、パターン生成時の印加値として、２）は全パターンの印加値を利用し、３）は不定として扱う。また、パターン生成の期待値としては、４）を不定として扱う。
【０１２２】
以上の全てのストップするスキャンチェーンで繰り返し、最終的にテストパターンが完成する。
【０１２３】
このようにテストパターンの自動生成を行うことで、設計工数の省力化を図ることが可能となる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【０１２５】
本発明は、大容量メモリ、混載型ＬＳＩなどのメモリのスキャンテスト用にゲーテッドクロックセルを利用するスキャンテスト制御回路へ適用可能である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施の形態に関わるゲーテッドクロックセルの論理回路図である。
【図２】本発明の第１の実施の形態に関わる別のゲーテッドクロックセルの論理回路図である。
【図３】従来のゲーテッドクロックセルの論理回路図である。
【図４】本発明の第１の実施の形態に関わる別のゲーテッドクロックセルの論理回路図である。
【図５】従来の別のゲーテッドクロックセルの論理回路図である。
【図６】本発明の第２の実施の形態に関わるスキャンテスト制御回路の論理回路図である。
【図７】従来のスキャンテスト制御回路の論理回路図である。
【図８】本発明の第２の実施の形態に関わるスキャンテスト制御回路のスキャンテスト実施時の入力信号、及び停止（動作）クロックツリーの対応を表す表である。
【図９】本発明の第２の実施の形態に関わる別のスキャンテスト制御回路の論理回路図である。
【図１０】図９のスキャンテスト制御回路のスキャンテスト実施時の入力信号、及び停止（動作）クロックツリーの対応を表す表である。
【図１１】本発明の第３の実施の形態に関わるスキャンテスト制御回路、スキャンテストの各種情報の生成方法を表すフローチャートである。
【図１２】本発明の第３の実施の形態に関わるグルーピングの例を表す図面である。
【図１３】図１１のスキャンテスト制御回路のスキャンテスト実施時の入力信号、及び停止クロックツリーの対応を表す表である。
【図１４】本発明の第３の実施の形態に関わるＡＴＰＧにおける実行手順を表すフローチャートである。
【符号の説明】
【０１２７】
１０００、１１００、１２００
…スキャン電力制御端子つきゲーテッドクロックセル、
２０００、２１００…ゲーテッドセル、
１００１…ＳＭＣ端子、１００２…ＣＥＮ端子、１００３…ＣＬＫ端子、
１００４…ＳＰＣ端子、１０１１…ＧＣＬＫ端子、１０２１…ＯＲゲート、
１０２２…ラッチ、１０２３…第１ＡＮＤゲート、１０２４…第２ＡＮＤゲート、
１２２１…ＯＲゲート、１２２４…第１ＡＮＤゲート、
２００１…ＳＭＣ端子、２００２…ＣＥＮ端子、２００３…ＣＬＫ端子、
２０１１…ＧＣＬＫ端子、２０２１…ＯＲゲート、２０２２…ラッチ、
２０２３…第１ＡＮＤゲート、２２２１…ＯＲゲート、
３００１…クロック生成回路、３００２…ゲーテッドクロックセル制御回路、
３００３…スキャン電力制御回路、３０１３…ＰＣ＿ＳＩＮ端子、
３０２３…ＰＣ＿Ｕｐｄａｔｅ端子、３０３３…内部フリップフロップ群、
３０４３…スキャン電力制御回路専用スキャンチェーン、
３０５３…ＰＣ＿ＳＯＵＴ端子、
３０６１…第１スキャンチェーン、３０６２…第２スキャンチェーン、
３０６３…第３スキャンチェーン、３０６４…第４スキャンチェーン、
３１０３…ＯＲゲート、
ａ、ｂ、ａ１、ａ２、ａ３、ｂ１、ｂ２
…スキャン電力制御端子つきゲーテッドクロックセル。
【図１】
2010060289.tif 000003
【図２】
2010060289.tif 000004
【図３】
2010060289.tif 000005
【図４】
2010060289.tif 000006
【図５】
2010060289.tif 000007
【図６】
2010060289.tif 000008
【図７】
2010060289.tif 000009
【図８】
2010060289.tif 000010
【図９】
2010060289.tif 000011
【図１０】
2010060289.tif 000012
【図１１】
2010060289.tif 000013
【図１２】
2010060289.tif 000014
【図１３】
2010060289.tif 000015
【図１４】
2010060289.tif 000016