(57)【要約】      （修正有）【課題】フィールド絶縁膜に対するウェルの合わせずれを、電気的に精度良く検出することができる半導体装置検査方法の提供。【解決手段】第１導電型の半導体基板１０に形成された第１導電型の第１ウェル３０と、第１ウェル３０を挟んで形成された第２導電型の第２ウェル３２と、第２ウェル３２に形成されたソース領域４０ａおよびドレイン領域４０ｂと、第１ウェル３０と、ソース領域４０ａおよびドレイン領域４０ｂと、の間に形成されたオフセット絶縁膜２２とを含む第１型トランジスタ１０３の第１ウェル３０は、ソース領域４０ａと前記ドレイン領域４０ｂとの中間４０ｃから、第１方向に変位しており、第２型トランジスタ２０３の第１ウェル３０は第１方向と反対方向に変位しており、第１型トランジスタ１０３および第２型トランジスタ２０３の閾値を測定して、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれを検出する。【選択図】図１
2010062420.tif 000002
【特許請求の範囲】
【請求項１】
特性評価用トランジスタである第１型トランジスタおよび第２型トランジスタを含む半導体装置を検査する方法であって、
前記第１型トランジスタおよび前記第２型トランジスタの各々は、
第１導電型の半導体基板に形成された第１導電型の第１ウェルと、
前記第１ウェルを挟んで形成された第２導電型の第２ウェルと、
前記第２ウェルに形成されたソース領域およびドレイン領域と、
前記第１ウェルと、前記ソース領域およびドレイン領域と、の間に形成されたオフセット絶縁膜と、
を含み、
前記第１型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、第１方向に変位しており、
前記第２型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、前記第１方向と反対方向である第２方向に変位しており、
前記第１型トランジスタおよび前記第２型トランジスタの閾値を測定することによって、前記オフセット絶縁膜と、前記第１ウェルと前記第２ウェルとの境界と、の合わせずれを検出する、半導体装置の検査方法。
【請求項２】
請求項１において、
前記合わせずれの検出は、
前記第１型トランジスタおよび前記第２型トランジスタの前記第１ウェルの変位量に対する、前記第１型トランジスタおよび前記第２型トランジスタの閾値の理想値と、
前記第１型トランジスタおよび前記第２型トランジスタの閾値の測定値と、
を比較することによって行われる、半導体装置の検査方法。
【請求項３】
請求項１または２において、
前記第１型トランジスタおよび前記第２型トランジスタは、複数設けられている、半導体装置の検査方法。
【請求項４】
請求項３において、
複数の前記第１型トランジスタの前記第１ウェルの変位量は、互いに異なっており、
複数の前記第２型トランジスタの前記第１ウェルの変位量は、互いに異なっている、半導体装置の検査方法。
【請求項５】
請求項３または４のいずれかにおいて、
複数の前記第１型トランジスタおよび前記第２型トランジスタは、
前記第１ウェルと前記オフセット絶縁膜とが、離間しているトランジスタと、
前記第１ウェルと前記オフセット絶縁膜とが、接しているトランジスタと、
を有する、半導体装置の検査方法。
【請求項６】
請求項５において、
複数の前記第１型トランジスタの前記第１ウェルの変位量は、所定の寸法を単位として、前記所定の寸法から前記第１方向に、少なくとも前記第１ウェルと前記オフセット絶縁膜が接するまで振られており、
複数の前記第２型トランジスタの前記第１ウェルの変位量は、前記所定の寸法を単位として、前記所定の寸法から前記第２方向に、少なくとも前記第１ウェルと前記オフセット絶縁膜が接するまで振られている、半導体装置の検査方法。
【請求項７】
請求項５または６において、
前記接しているトランジスタの閾値の絶対値は、前記離間しているトランジスタの閾値の絶対値より大きい、半導体装置の検査方法。
【請求項８】
請求項３ないし７のいずれかにおいて、
複数の前記第１型トランジスタは、互いにゲート長方向が直交するトランジスタを有し、
複数の前記第２型トランジスタは、互いにゲート長方向が直交するトランジスタを有する、半導体装置の検査方法。
【請求項９】
特性評価用トランジスタである第１型トランジスタおよび第２型トランジスタを含む半導体装置であって、
前記第１型トランジスタおよび前記第２型トランジスタの各々は、
第１導電型の半導体基板に形成された第１導電型の第１ウェルと、
前記第１ウェルを挟んで形成された第２導電型の第２ウェルと、
前記第２ウェルに形成されたソース領域およびドレイン領域と、
前記第１ウェルと、前記ソース領域およびドレイン領域と、の間に形成されたオフセット絶縁膜と、
を含み、
前記第１型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、第１方向に変位しており、
前記第２型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、前記第１方向と反対方法である第２方向に変位している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造プロセス完了後にフォトリソグラフィ工程での合わせずれ（マスクずれ）等が疑われた場合、電気的に合わせずれを評価できることは、不良解析が簡単であり、品質管理の観点からも重要なことである。
【０００３】
例えば、特許文献１には、トランジスタの電気的特性の偏差から、イオン注入領域のずれを検査する方法が開示されている。
【特許文献１】特開２００７−２５０８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１には、フィールド絶縁膜に対するウェルの合わせずれ（ウェルの位置ずれ）を精度良く検出できる方法が開示されていない。
【０００５】
本発明の目的の１つは、フィールド絶縁膜に対するウェルの合わせずれを、電気的に精度良く検出することができる半導体装置の検査方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の検査方法は、
特性評価用トランジスタである第１型トランジスタおよび第２型トランジスタを含む半導体装置を検査する方法であって、
前記第１型トランジスタおよび前記第２型トランジスタの各々は、
第１導電型の半導体基板に形成された第１導電型の第１ウェルと、
前記第１ウェルを挟んで形成された第２導電型の第２ウェルと、
前記第２ウェルに形成されたソース領域およびドレイン領域と、
前記第１ウェルと、前記ソース領域およびドレイン領域と、の間に形成されたオフセット絶縁膜と、
を含み、
前記第１型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、第１方向に変位しており、
前記第２型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、前記第１方向と反対方向である第２方向に変位しており、
前記第１型トランジスタおよび前記第２型トランジスタの閾値を測定することによって、前記オフセット絶縁膜と、前記第１ウェルと前記第２ウェルとの境界と、の合わせずれを検出する。
【０００７】
本発明に係る半導体装置の検査方法は、フィールド絶縁膜に対するウェルの合わせずれを、電気的に精度良く検出することができる。
【０００８】
本発明に係る半導体装置の検査方法において、
前記合わせずれの検出は、
前記第１型トランジスタおよび前記第２型トランジスタの前記第１ウェルの変位量に対する、前記第１型トランジスタおよび前記第２型トランジスタの閾値の理想値と、
前記第１型トランジスタおよび前記第２型トランジスタの閾値の測定値と、
を比較することによって行われることができる。
【０００９】
本発明に係る半導体装置の検査方法において、
前記第１型トランジスタおよび前記第２型トランジスタは、複数設けられていることができる。
【００１０】
本発明に係る半導体装置の検査方法において、
複数の前記第１型トランジスタの前記第１ウェルの変位量は、互いに異なっており、
複数の前記第２型トランジスタの前記第１ウェルの変位量は、互いに異なっていることができる。
【００１１】
本発明に係る半導体装置の検査方法において、
複数の前記第１型トランジスタおよび前記第２型トランジスタは、
前記第１ウェルと前記オフセット絶縁膜とが、離間しているトランジスタと、
前記第１ウェルと前記オフセット絶縁膜とが、接しているトランジスタと、
を有することができる。
【００１２】
本発明に係る半導体装置の検査方法において、
複数の前記第１型トランジスタの前記第１ウェルの変位量は、所定の寸法を単位として、前記所定の寸法から前記第１方向に、少なくとも前記第１ウェルと前記オフセット絶縁膜が接するまで振られており、
複数の前記第２型トランジスタの前記第１ウェルの変位量は、前記所定の寸法を単位として、前記所定の寸法から前記第２方向に、少なくとも前記第１ウェルと前記オフセット絶縁膜が接するまで振られていることができる。
【００１３】
本発明に係る半導体装置の検査方法において、
前記接しているトランジスタの閾値の絶対値は、前記離間しているトランジスタの閾値の絶対値より大きいことができる。
【００１４】
本発明に係る半導体装置の検査方法において、
複数の前記第１型トランジスタは、互いにゲート長方向が直交するトランジスタを有し、
複数の前記第２型トランジスタは、互いにゲート長方向が直交するトランジスタを有することができる。
【００１５】
本発明に係る半導体装置は、
特性評価用トランジスタである第１型トランジスタおよび第２型トランジスタを含む半導体装置であって、
前記第１型トランジスタおよび前記第２型トランジスタの各々は、
第１導電型の半導体基板に形成された第１導電型の第１ウェルと、
前記第１ウェルを挟んで形成された第２導電型の第２ウェルと、
前記第２ウェルに形成されたソース領域およびドレイン領域と、
前記第１ウェルと、前記ソース領域およびドレイン領域と、の間に形成されたオフセット絶縁膜と、
を含み、
前記第１型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、第１方向に変位しており、
前記第２型トランジスタの前記第１ウェルは、
前記ソース領域と前記ドレイン領域との中間から、前記第１方向と反対方法である第２方向に変位している。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１７】
１．  半導体装置
（１）まず、本実施形態に係る検査の対象となる半導体装置について説明する。図１は、本実施形態に係る半導体装置１０００を模式的に示す断面図である。図２は、本実施形態に係る半導体装置１０００を模式的に示す平面図である。なお、図１は、図２で示すトランジスタ１０３，１０５，２０３，２０５のＡ−Ａ線の断面図である。また、図２では、第１ウェル３０、フィールド絶縁膜２０およびオフセット絶縁膜２２以外の図示を省略している。
【００１８】
半導体装置１０００は、図１に示すように、半導体基板１０と、フィールド絶縁膜２０と、を有する。
【００１９】
半導体基板１０は、第１導電型（例えばＰ型）のシリコン基板からなる。
【００２０】
フィールド絶縁膜２０は、半導体基板１０に形成されている。フィールド絶縁膜２０は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、フィールド絶縁膜２０をＬＯＣＯＳ層としている。フィールド絶縁膜２０は、特性評価用トランジスタが形成される領域を区画することができる。
【００２１】
半導体装置１０００は、図１および図２に示すように、特性評価用トランジスタである第１型トランジスタおよび第２型トランジスタを含む。特性評価用トランジスタは、ＴＥＧ（Test Element Group）として、製品チップの一部に設けられていてもよいし、スクライブラインに設けられていてもよい。
【００２２】
第１型トランジスタおよび第２型トランジスタの各々は、図１に示すように、第１ウェル３０と、第２ウェル３２と、第３ウェル３４と、ソース領域４０ａおよびドレイン領域４０ｂと、オフセット絶縁膜２２と、ゲート絶縁膜５０と、ゲート電極５２と、を有する。
【００２３】
第１ウェル３０は、半導体基板１０に形成されている。第１ウェル３０は、第１導電型（例えばＰ型）の不純物領域からなる。第１ウェル３０には、チャネル領域（図示せず）が形成されている。
【００２４】
第２ウェル３２は、半導体基板１０に形成されている。第２ウェル３２は、第１ウェル３０を挟んで形成されている。第２ウェル３２は、第２導電型（例えばＮ型）の不純物領域からなる。
【００２５】
第３ウェル３４は、半導体基板１０に形成されている。第３ウェル３４は、例えば、第２ウェル３２の周りに形成されている。第３ウェル３４は、第１導電型（例えばＰ型）の不純物領域からなる。なお、第３ウェル３４は、形成されていなくてもよい。
【００２６】
ソース領域４０ａおよびドレイン領域４０ｂは、第２ウェル３２に形成されている。ソース領域４０ａおよびドレイン領域４０ｂは、第２導電型（例えばＮ型）の不純物領域からなる。
【００２７】
オフセット絶縁膜２２は、第１ウェル３０と、ソース領域４０ａおよびドレイン領域４０ｂとの間に形成されている。オフセット絶縁膜２２は、例えば、二酸化シリコンからなる。オフセット絶縁膜２２は、トランジスタの電界を緩和することができる。
【００２８】
オフセット絶縁膜２２とフィールド絶縁膜２０とは、図２に示すように、連続した絶縁膜である。オフセット絶縁膜２２およびフィールド絶縁膜２０は、開口部２２ａ，２２ｂ，２２ｃを有する。開口部２２ａにはソース領域４０ａが形成されており、開口部２２ｂにはドレイン領域４０ｂが形成されており、開口部２２ｃには第１ウェル３０および第２ウェル３２が形成されている。例えば、開口部２２ｃと、開口部２２ａおよび開口部２２ｂと、の間の領域をオフセット絶縁膜２２とすることができる。
【００２９】
ゲート酸化膜５０は、図１に示すように、第１ウェル３０、第２ウェル３２およびオフセット絶縁膜２２上に形成されている。ゲート酸化膜５０は、例えば、二酸化シリコンからなる。
【００３０】
ゲート電極５２は、ゲート酸化膜５０上に形成されている。ゲート電極５２は、例えば、ポリシリコンからなる。
【００３１】
ここで、第１型トランジスタおよび第２型トランジスタについて詳細に説明する。
【００３２】
まず、第１型トランジスタについて説明する。第１型トランジスタは、図１および図２に示すように、複数設けられることができ、図２の例では７つ設けられているが、その数は特に限定されない。第１型トランジスタ１００〜１０６の第１ウェル３０は、ソース領域４０ａとドレイン領域４０ｂとの中間４０ｃから第１方向（＋Ｘ方向）に変位している。図示の例では、第１型トランジスタ１００〜１０６の第１ウェル３０は、ソース領域４０ａ側に変位している。すなわち、第１ウェル３０からソース領域４０ａまでの距離は、第１ウェル３０からドレイン領域４０ｂまでの距離に比べて小さい。第１型トランジスタ１００〜１０６の第１ウェル３０の中間４０ｃからの変位量は、互いに異なる。具体的には、図１に示すように、第１型トランジスタ１０３の第１ウェル３０の変位量ΔＸは、第１型トランジスタ１０５の第１ウェル３０の変位量ΔＸに比べて小さい。
【００３３】
第１型トランジスタ１００〜１０６のうち、第１型トランジスタ１００〜１０３は、図１および図２に示すように、第１ウェル３０とオフセット絶縁膜２２とが離間している。また、第１型トランジスタ１００〜１０６のうち、第１型トランジスタ１０４〜１０６は、図１および図２に示すように、第１ウェル３０とオフセット絶縁膜２２とが接している。第１型トランジスタ１０４〜１０６は、図２に示すように平面視において、第１ウェル３０とオフセット絶縁膜２２とが重なっているともいえる。
【００３４】
第１型トランジスタ１００〜１０６の第１ウェル３０の変位量は、所定の寸法を単位として、所定の寸法から第１方向（＋Ｘ方向）に、少なくとも第１ウェル３０とオフセット絶縁膜２２とが接するまで振られていることができる。具体的には、第１型トランジスタ１００〜１０６を例えばＣＡＤ（Computer Aided Design）を用いてレイアウトする（設計する）際に、第１ウェル３０の変位量を、所定の寸法を単位として、所定の寸法から＋Ｘ方向に、少なくとも第１ウェル３０とオフセット絶縁膜２２とが接するまで振る。より具体的には、所定の寸法を０．１μｍとして、変位量を０．１μｍから０．７μｍまで振る。すなわち、トランジスタのレイアウトにおいて、例えば、第１ウェル３０の変位量を、トランジスタ１００では０．１μｍとし、トランジスタ１０１では０．２μｍとし、トランジスタ１０２では０．３μｍとし、トランジスタ１０３では０．４μｍとし、トランジスタ１０４では０．５μｍとし、トランジスタ１０５では０．６μｍとし、トランジスタ１０６では０．７μｍとする。
【００３５】
ここで、図３は、第１型トランジスタ１００と、第１型トランジスタ１００とゲート長方向が直交する第１型トランジスタ１１０と、を模式的に示す平面図である。トランジスタ１００，１１０は、図３に示すように、ゲート長方向が異なること以外は、同じ構造を有する。すなわち、トランジスタ１００を９０度回転させたものがトランジスタ１１０に相当する。このように、複数の第１型トランジスタは、互いにゲート長方向が直交するトランジスタを有することができる。なお、図示はしないが、複数の第１型トランジスタは、第１型トランジスタ１００のみならず、上述した第１型トランジスタ１０１〜１０６に対応するゲート長方向が直交するトランジスタを有することができる。
【００３６】
次に、第２型トランジスタについて説明する。第２型トランジスタ２００〜２０６は、図１および図２に示すように、第１ウェル３０がソース領域４０ａとドレイン領域４０ｂとの中間４０ｃから第１方向と反対の方向である第２方向（−Ｘ方向）に変位していること以外は、基本的には第１型トランジスタ１００〜１０６と同じである。よって、その詳細な説明を省略する。
【００３７】
なお、図示はしないが、半導体装置１０００は、第１ウェル３０がソース領域４０ａとドレイン領域４０ｂとの中間４０ｃから変位していない（すなわち、第１ウェル３０からソース領域４０ａまでの距離と、第１ウェル３０からドレイン領域４０ｂまでの距離と、が同じ）特性評価用トランジスタを有することもできる。
【００３８】
（２）次に、本実施形態に係る検査の対象となる半導体装置の製造方法について説明する。図４〜図６は、本実施形態に係る半導体装置１０００の製造工程を模式的に示す断面図である。
【００３９】
図４に示すように、半導体基板１０に、フィールド絶縁膜２０およびオフセット絶縁膜２２を同時に形成する。フィールド絶縁膜２０およびオフセット絶縁膜２２は、例えば、ＬＯＣＯＳ法によって形成される。具体的には、半導体基板１０上に窒化シリコン膜（図示せず）を形成し、窒化シリコン膜を所定の形状にパターニングした後、熱酸化することによって形成される。
【００４０】
図５に示すように、半導体基板１０に第１ウェル３０および第３ウェル３４を形成する。具体的には、まず、半導体基板１０上に所定のパターンを有するレジスト層Ｒ１を形成し、レジスト層Ｒ１をマスクとして、Ｐ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ１を除去する。次に、注入されたＰ型の不純物を熱処理により熱拡散させる。
【００４１】
図６に示すように、半導体基板１０に第２ウェル３２を形成する。具体的には、まず、半導体基板１０上に所定のパターンを有するレジスト層Ｒ２を形成し、レジスト層Ｒ２をマスクとして、Ｎ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ２を除去する。次に、注入されたＮ型の不純物を熱処理により熱拡散させる。これにより、第１ウェル３０と第２ウェル３２との境界の位置が決定する。すなわち、第１ウェル３０と第２ウェル３２とを形成するためのレジスト層Ｒ１，Ｒ２の位置がずれると、第１ウェル３０と第２ウェル３２との境界の位置もずれることになる。なお、第１ウェル３０および第３ウェル３４を形成する工程と、第２ウェル３２を形成する工程とは、その先後を問わない。
【００４２】
図１に示すように、第１ウェル３０、第２ウェル３２およびオフセット絶縁膜２２上にゲート絶縁膜５０を形成する。ゲート絶縁膜５０は、例えば、熱酸化法により形成される。次に、ゲート絶縁膜５０上にゲート電極５２を形成する。ゲート電極５２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００４３】
図１に示すように、第２ウェル３２に、Ｎ型の不純物を注入してソース領域４０ａおよびドレイン領域４０ｂを形成する。不純物の注入は、公知の方法により行われる。
【００４４】
以上の工程により、半導体装置１０００を製造することができる。
【００４５】
半導体装置１０００は、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれを検出することができる。詳細は後述する。
【００４６】
２．  半導体装置の検査方法
次に、半導体装置の検査方法について説明する。本実施形態では、上述した半導体装置１０００を対象として検査を行うことができる。図７は、本実施形態に係る半導体装置１０００の検査方法を説明するためのグラフである。なお、図７において、横軸は、例えばＣＡＤで第１型トランジスタ１００〜１０６および第２型トランジスタ２００〜２０６をレイアウトした際の、第１ウェル３０のソース領域４０ａとドレイン領域４０ｂとの中心４０ｃからの変位量（すなわち、レイアウト時の第１ウェル３０の変位量）を示しており、縦軸は、第１型トランジスタ１００〜１０６および第２型トランジスタ２００〜２０６の閾値を示している。
【００４７】
本実施形態に係る半導体装置１０００の検査方法は、第１型トランジスタ１００〜１０６および第２型トランジスタ２００〜２０６の閾値を測定することによって、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれを検出することができる。具体的には、図７に示すように、第１型トランジスタ１００〜１０６および第２型トランジスタ２００〜２０６の第１ウェル３０の変位量に対する、第１型トランジスタ１００〜１０６および第２型トランジスタ２００〜２０６の閾値の理想値と、第１型トランジスタ１００〜１０６および前記第２型トランジスタ２００〜２０６の閾値の測定値と、を比較することによって、合わせずれを検出することができる。以下、詳細に説明する。
【００４８】
第１ウェル３０とオフセット絶縁膜２２とが接しているトランジスタの閾値の絶対値は、第１ウェル３０とオフセット絶縁膜２２とが離間しているトランジスタの閾値の絶対値より大きい。また、第１ウェル３０とオフセット絶縁膜２２とが接している面積（平面視において、第１ウェル３０とオフセット絶縁膜２２とが重なっている面積）が大きいほど、閾値の絶対値は大きくなる。したがって、上述のように、レイアウトにおいて、第１ウェル３０が＋Ｘ方向に０．１μｍから０．７μｍまで変位している第１型トランジスタ１００〜１０６と、第１ウェル３０が−Ｘ方向に０．１μｍから０．７μｍまで変位している第２型トランジスタ２００〜２０６と、の閾値をそれぞれ測定すると、例えば、図７に示す破線のプロファイルを得ることができる。すなわち、第１型トランジスタ１０４〜１０６および第２型トランジスタ２０４〜２０６は、第１ウェル３０とオフセット絶縁膜２２とが接しているため、それらの閾値Ｖ１０４〜１０６およびＶ２０４〜２０６は、その他のトランジスタの閾値に比べて大きくなる。
【００４９】
図７に示す破線のように縦軸に対して左右対称なプロファイルとなるのは、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれがない場合（オフセット絶縁膜２２に対して、第１ウェル３０と第２ウェル３２との境界の位置がずれていない場合）である。この場合は、レイアウト時の第１ウェル３０の変位量が、そのまま実際に製造されたトランジスタの閾値測定時の第１ウェル３０の変位量となる。すなわち、破線のプロファイルは、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれがない理想値のプロファイルといえる。
【００５０】
この理想値のプロファイルと、実際に製造されたトランジスタの閾値（実際に測定した閾値）とを比較することによって、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれを検出することができる。例えば、製造された第１型トランジスタ１００〜１０６および第２型トランジスタ２００〜２０６の閾値を測定したところ、図７に示す実線のプロファイルを得たとする。理想値のプロファイルと比べると、測定値のプロファイルは、閾値Ｖ１０４〜１０６が小さくなり、閾値Ｖ２０２〜２０６が大きくなっていることがわかる。これにより、第１ウェル３０と第２ウェル３２との境界は、オフセット絶縁膜２２に対して、−Ｘ方向にずれていることがわかる。すなわち、例えば第１ウェル３０と第２ウェル３２とを形成するためのレジスト層Ｒ１，Ｒ２の位置がずれたために、第１ウェル３０と第２ウェル３２との境界がオフセット絶縁膜２２に対して−Ｘ方向にずれてしまい、このため、レイアウト時で第１ウェル３０が−Ｘ方向に変位している第２型トランジスタ２００〜２０６は、いっそう−Ｘ方向の変位量が大きくなり、より第１ウェル３０とオフセット絶縁膜２２とが接するようになったのである。
【００５１】
また、図７に示すように、例えば、理想値の閾値Ｖ２０６と、測定値の閾値Ｖ２０４と、が同じ大きさである場合、理想値の閾値Ｖ２０６と、測定値の閾値Ｖ２０４と、の横軸の差ΔＬｘを算出することにより、オフセット絶縁膜２２に対する、第１ウェル３０と第２ウェル３２との境界との合わせずれの程度を検出することができる。すなわち、ΔＬｘは、オフセット絶縁膜と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれの程度と一致する。例えば上述のように、第１ウェル３０のレイアウトの変位量の単位を０．１μｍとすると、レイアウトの時では、トランジスタ２０６の第１ウェル３０は−Ｘ方向に０．７μｍ変位しており、トランジスタ２０４の第１ウェル３０は−Ｘ方向に０．５μｍ変位している。上述のように、閾値の大きさは第１ウェル３０とオフセット絶縁膜２２との接している面積に依存するので、理想値の閾値Ｖ２０６と、測定値の閾値Ｖ２０４と、が同じということは、測定時のトランジスタ２０４の第１ウェル３０の変位量は、レイアウト時のトランジスタ２０６の第１ウェル３０の変位量と同じということになる。したがって、測定時のトランジスタ２０４の第１ウェル３０の変位量は、０．７μｍということになり、レイアウト時の変位量０．５μｍに比べて、０．２μｍだけ−Ｘ方向に変位していることになる。すなわち、レイアウト時のトランジスタ２０４の第１ウェル３０の変位量と、レイアウト時のトランジスタ２０６の第１ウェル３０の変位量と、の差により、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界と、の合わせずれΔＬｘは、−Ｘ方向に０．２μｍであることがわかる。
【００５２】
本実施形態に係る半導体装置の検査方法は、例えば、以下の特徴を有する。
【００５３】
本実施形態に係る半導体装置の検査方法では、第１型トランジスタ１００〜１０６および第２型トランジスタ２００〜２０６の閾値を測定することによって、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界線と、の合わせずれを検出することができる。ここで、上述のように、オフセット絶縁膜２２とフィールド絶縁膜２０とは、同時に形成され、連続した絶縁膜である。したがって、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界線と、の合わせずれを検出することにより、フィールド絶縁膜２０と、第１ウェル３０と第２ウェル３２との境界線と、の合わせずれを検出することができる。すなわち、フィールド絶縁膜２０に対する第１ウェル３０および第２ウェル３２の合わせずれを、電気的に精度良く検出することができる。
【００５４】
本実施形態に係る半導体装置の検査方法では、第１型トランジスタは、互いにゲート長方向が直交するトランジスタを有し、第２型トランジスタは、互いにゲート長方向が直交するトランジスタを有することができる。そのため、Ｘ方向およびＹ方向における、オフセット絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界線と、の合わせずれ、すなわち、フィールド絶縁膜２２と、第１ウェル３０と第２ウェル３２との境界線と、の合わせずれを検出することができる。
【００５５】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００５６】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置を模式的に示す平面図。
【図３】本実施形態に係る半導体装置を模式的に示す平面図。
【図４】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図７】本実施形態に係る半導体装置の検査方法を説明するためのグラフ。
【符号の説明】
【００５７】
１０  半導体基板、２０  フィールド絶縁膜、２２  オフセット絶縁膜、
２２ａ〜２２ｃ  開口部、３０  第１ウェル、３２  第２ウェル、３４  第３ウェル、
４０ａ  ソース領域、４０ｂ  ドレイン領域、
４０ｃ  ソース領域とドレイン領域との中間、５０  ゲート絶縁膜、５２  ゲート電極、１００〜１０６  第１型トランジスタ、１１０  第１型トランジスタ、
２００〜２０６  第２型トランジスタ、１０００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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