(57)【要約】【課題】パンチスルーの発生を抑制すると共に、ソース、ドレインの寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。【解決手段】凹部１３が形成された半導体基板１と、凹部１３の底面上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極５と、ゲート電極５とその直下６とを含む領域の両側の半導体基板１にそれぞれ形成された第１導電型のＳ／Ｄ層７と、半導体基板１に形成された第２導電型のハロー層９と、を備え、Ｓ／Ｄ層７は、凹部１３の直下の領域に形成された低濃度の第１不純物層７ａと、凹部１３の側面に隣接する領域に形成された高濃度の第２不純物層７ｂと、を有し、ハロー層９は、第１不純物層７ａの直下の領域に形成され、且つ第２不純物層７ｂの直下の領域には形成されていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
凹部が形成された半導体基板と、
前記凹部の底面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極と当該ゲート電極の直下とを含む領域の両側の前記半導体基板にそれぞれ形成された第１導電型のソース又はドレインと、
前記半導体基板に形成された第２導電型のハロー層と、を備え、
前記ソース又はドレインは、前記凹部の直下の領域に形成された低濃度の第１不純物層と、前記凹部の側面に隣接する領域に形成された高濃度の第２不純物層と、を有し、
前記ハロー層は、前記第１不純物層の直下の領域に形成され、且つ前記第２不純物層の直下の領域には形成されていないことを特徴とする半導体装置。
【請求項２】
前記ハロー層は、前記第１不純物層に接合していないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部の内側に埋め込まれて前記ゲート電極の側面を覆う埋込絶縁膜、をさらに備えることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板に凹部を形成する工程と、
前記凹部の底面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極と当該ゲート電極の直下とを含む領域の両側の前記半導体基板にそれぞれ第１導電型のソース又はドレインを形成する工程と、
前記半導体基板に第２導電型のハロー層を形成する工程と、を含み、
前記ソース又はドレインを形成する工程では、前記凹部の直下の領域に低濃度の第１不純物層を形成すると共に、前記凹部の側面に隣接する領域に高濃度の第２不純物層を形成し、
前記ハロー層を形成する工程では、当該ハロー層を前記第１不純物層の直下の領域に形成し、且つ前記第２不純物層の直下の領域には形成しないことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）のソース、ドレインに関しては、ＬＤＤ構造の採用が一般的となっている。ＬＤＤ構造を採用することにより、ＭＯＳトランジスタで発生するホットキャリアを減少させ、ソース、ドレイン間の耐圧を向上させることができる。また、最近では、ＭＯＳトランジスタのチャネル長がサブミクロン以下となっている場合が多い。このようにチャネル長の縮小化が進むと、ＬＤＤ構造の採用だけでは短チャネル効果を十分に抑制することができなくなる。
そこで、短チャネル効果をさらに抑制可能な技術として、例えば特許文献１に開示された技術がある。即ち、この特許文献１には、ＬＤＤ領域（即ち、低濃度の不純物層）を形成すると共に、ＬＤＤ領域を除いたソース又はドレインの主要部分（即ち、高濃度の不純物層）をエレベイティングした構造が記載されている。このような構造によれば、ＬＤＤ領域の長さ（即ち、オフセット長）を大きくすることができるので、チャネル長の縮小化が進む場合においても、短チャネル効果の抑制が可能である。
【特許文献１】特開２００１−６８６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献１に開示された技術によれば、ソース又はドレイン（以下、Ｓ／Ｄ層ともいう。）の主要部分をエレベイティングする必要がある。このようなエレベイティングは、Ｓ／Ｄ層の主要部分となる半導体層を半導体基板上に選択エピタキシャル成長させることで達成されるが、ＣＭＯＳプロセスにおいてエピタキシャル成長装置は一般的に使用される装置ではない（つまり、一般的なＣＭＯＳの製造ラインでは、エピタキシャル成長装置は用意されていない。）。このため、特許文献１に開示された技術を行う場合は、エピタキシャル成長装置を新たに購入するなど高額な設備投資を行わざるを得ない場合があり、半導体装置の製造コストを著しく増大させてしまう可能性があった。
【０００４】
一方、短チャネル効果に伴って発生するパンチスルーを抑制するため、例えば図４に示すように、Ｓ／Ｄ層１０１の直下に、Ｓ／Ｄ層１０１とは逆極性のハロー層１０２を有するＭＯＳトランジスタ２００がある。このような構造によれば、Ｓ／Ｄ層１０１からチャネル側への空乏層の伸びが抑制されるので、パンチスルーの発生を抑制することができる。また、エピタキシャル成長装置を必要としないので、特許文献１に開示された技術と比べて、半導体装置の製造コストを低く抑えることが可能である。しかしながら、図４に示すＭＯＳトランジスタ２００では、Ｓ／Ｄ層１０１とハロー層１０２との接合領域が大きく、この接合領域に沿って空乏層が形成される。このため、Ｓ／Ｄ層１０１の寄生容量が大きく、動作速度の向上が難しかった。
そこで、この発明はこのような事情に鑑みてなされたものであって、パンチスルーの発生を抑制すると共に、ソース、ドレインの寄生容量を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、凹部が形成された半導体基板と、前記凹部の底面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と当該ゲート電極の直下とを含む領域の両側の前記半導体基板にそれぞれ形成された第１導電型のソース又はドレインと、前記半導体基板に形成された第２導電型のハロー層と、を備え、前記ソース又はドレインは、前記凹部の直下の領域に形成された低濃度の第１不純物層と、前記凹部の側面に隣接する領域に形成された高濃度の第２不純物層と、を有し、前記ハロー層は、前記第１不純物層の直下の領域に形成され、且つ前記第２不純物層の直下の領域には形成されていないことを特徴とするものである。
【０００６】
このような構成であれば、エピタキシャル成長法により半導体基板上に半導体層を形成しなくても、第１不純物層の長さ（即ち、オフセット長）を長くすることができる。従って、コストの増加を抑えつつ、短チャネル効果を抑制することが可能である。また、第１不純物層の直下にハロー層が形成されているので、第２不純物層からチャネル側への空乏層の伸びを抑制することができ、パンチスルーの発生を抑制することができる。さらに、図４に示したＭＯＳトランジスタ２００と比べて、第２不純物層とハロー層との接合領域の面積を小さくすることができる。これにより、第２不純物層の寄生容量を低減することができ、半導体装置の動作速度の向上に寄与することができる。
【０００７】
〔発明２〕  発明２の半導体装置は、発明１の半導体装置において、前記ハロー層は、前記第１不純物層に接合していないことを特徴とするものである。
このような構成であれば、ハロー層と第１不純物層とが接合している場合と比べて、第１不純物層からハロー層への空乏層の伸びを促すことができるので、第１不純物層の寄生容量をさらに低減することができる。
【０００８】
〔発明３〕  発明３の半導体装置は、発明１又は発明２の半導体装置において、前記凹部の内側に埋め込まれて前記ゲート電極の側面を覆う埋込絶縁膜、をさらに備えることを特徴とするものである。
このような構成であれば、ゲート電極及び埋込絶縁膜の両方をマスクにして、半導体基板に第１導電型の不純物を高濃度に導入することにより、第２半導体層を自己整合的に形成することができる。
【０００９】
〔発明４〕  発明４の半導体装置の製造方法は、半導体基板に凹部を形成する工程と、前記凹部の底面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極と当該ゲート電極の直下とを含む領域の両側の前記半導体基板にそれぞれ第１導電型のソース又はドレインを形成する工程と、前記半導体基板に第２導電型のハロー層を形成する工程と、を含み、前記ソース又はドレインを形成する工程では、前記凹部の直下の領域に低濃度の第１不純物層を形成すると共に、前記凹部の側面に隣接する領域に高濃度の第２不純物層を形成し、前記ハロー層を形成する工程では、当該ハロー層を前記第１不純物層の直下の領域に形成し、且つ前記第２不純物層の直下の領域には形成しないことを特徴とするものである。
【００１０】
このような方法であれば、エピタキシャル成長法により半導体基板上に半導体層を形成しなくても、第１不純物層の長さ（即ち、オフセット長）を長くすることができる。従って、コストの増加を抑えつつ、短チャネル効果を抑制することが可能である。また、第１不純物層の直下にハロー層を形成することにより、第２不純物層からチャネル側への空乏層の伸びを抑制することができ、パンチスルーの発生を抑制することができる。さらに、図４に示したＭＯＳトランジスタ２００と比べて、第２不純物層とハロー層との接合領域を小さくすることができる。これにより、第２不純物層の寄生容量を低減することができ、半導体装置の動作速度の向上に寄与することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
図１は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。図１に示すように、この半導体装置は、半導体基板１と、ゲート絶縁膜３と、ゲート電極５と、ソース又はドレイン（即ち、Ｓ／Ｄ層）７と、ハロー層９と、埋込絶縁膜１１とを備えている。これらの中で、半導体基板１は、例えば単結晶のシリコンからなる基板であり、その表面には凹部（即ち、溝部）１３が形成されている。また、ゲート絶縁膜３は、例えばシリコン酸化膜（ＳｉＯ2）、シリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ膜である。このゲート絶縁膜３は、シリコン基板の表面に形成された凹部１３の底面上に形成されている。そして、このゲート絶縁膜３上にゲート電極５が形成されている。
【００１２】
また、Ｓ／Ｄ層７は、第１導電型の不純物を含む不純物層であり、ゲート電極５とその直下６とを含む領域の両側の半導体基板１にそれぞれ形成されている。このＳ／Ｄ層７は、第１導電型の不純物を低濃度に含む第１不純物層７ａと、第１導電型の不純物を高濃度に含む第２不純物層７ｂとを有する。ここで、第１導電型とは、Ｐ型又はＮ型のうちの一方の導電型のことである。図１に示すように、第１不純物層７ａは、凹部１３の直下の領域に形成されている。また、第２不純物層７ｂは、凹部１３の側面に隣接する領域に形成されている。図１に示すように、第１不純物層７ａと第２不純物層７ｂとは接合しており、第１不純物層７ａの表面と第２不純物層７ｂの表面との間には、凹部１３の深さとほぼ一致する大きさの段差が存在する。
【００１３】
また、ハロー層９は、第２導電型の不純物を含む不純物層であり、第１不純物層７ａの直下の領域の半導体基板１に形成されている。ここで、第２導電型とは、Ｐ型又はＮ型のうちの他方の導電型のことである。図１に示すように、このハロー層９は、第１不純物層７ａの直下の領域には形成されているが、第２不純物層７ｂの直下の領域には形成されていない。また、このハロー層９は、第２不純物層７ｂの一端（より具体的には、第１不純物層７ａの直下の領域に面する側の端部）に接合している。さらに、このハロー層９は、第１不純物層７ａから離れて形成されており、第１不純物層７ａとは接合していない。そして、この半導体装置では、上記のゲート絶縁膜３と、ゲート電極５と、Ｓ／Ｄ層７及びハロー層９を含む形で、１つのＭＯＳトランジスタ１００が構成されている。次に、図１に示した半導体装置の製造方法について説明する。
【００１４】
図２（ａ）〜図３（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）に示すように、まず始めに、半導体基板１の表面に凹部１３を形成する。この凹部１３の形成は、例えばフォトリソグラフィーとエッチング技術とにより行う。なお、凹部１３の深さをｄとすると、ｄの大きさは例えば０．０５〜１［μｍ］である。次に、図２（ｂ）に示すように、凹部１３が形成された半導体基板１の表面にゲート絶縁膜３を形成する。ゲート絶縁膜３の形成は、例えば熱酸化又はＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により行う。これにより、凹部１３の底面や側面を含む半導体基板１の表面全体にゲート絶縁膜３が形成される。なお、ゲート絶縁膜３の厚さは、例えば、１０〜２０［ｎｍ］である。
【００１５】
次に、図２（ｃ）に示すように、ゲート絶縁膜３を介して凹部１３の底面上にゲート電極５を形成する。ここでは、まず始めに、例えば第１導電型の不純物を含む半導体膜をゲート絶縁膜３上に形成する。半導体膜は例えばポリシリコン膜であり、その形成は例えばＣＶＤにより行う。次に、例えばフォトリソグラフィーとエッチング技術とにより半導体膜を部分的に除去して、半導体膜を所定の形状に形成する（即ち、パターニングする）。これにより、半導体膜からなるゲート電極５が形成される。なお、半導体膜に対する不純物の導入は、半導体膜の成膜時に（即ち、ｉｎ−ｓｉｔｕで）行っても良いし、成膜後の半導体膜に不純物をイオン注入することで行っても良い。
【００１６】
次に、図３（ａ）に示すように、ゲート電極５を形成した後の半導体基板１にハロー層９を形成する。ここでは、ゲート電極５をマスクにして、半導体基板１に第２導電型の不純物をイオン注入する。そして、半導体基板１に第１の熱処理を施して、第２導電型の不純物を拡散させる。これにより、ハロー層９は、半導体基板１の表面の凹凸を断面視で反映した形で形成される。
なお、上記の第１の熱処理は、ここでは行わず、後述の第２又は第３の熱処理と兼用で行うようにしても良い。また、ハロー層９を形成するためのイオン注入は、半導体基板１を通る垂線に対して角度θだけ傾いた方向から不純物を打ち込むように行っても良い。この場合、θ（チルト角ともいう。）の大きさは例えば７〜５０［゜］である。これにより、凹部１３の斜め下の領域１４にも第２導電型の不純物を導入することが容易となる。
【００１７】
ハロー層９を形成するためのイオン注入について、その条件の一例を具体的に挙げると、不純物の種類はボロン、注入エネルギーは４０〜１００［ｋｅＶ］、ドーズ量は２Ｅ−１２〜８Ｅ−１２［ｃｍ-2］、チルト角θは３０〜４５［゜］で、回転もしくは回転ステップ注入、である。
また、図３（ｂ）に示すように、このようなハロー層９の形成工程と前後して、半導体基板１にＳ／Ｄ層７層の一部である第１不純物層７ａを形成する。ここでは、ゲート電極５をマスクにして、半導体基板１に第１導電型の不純物をイオン注入する。そして、半導体基板１に第２の熱処理を施して、第１導電型の不純物を拡散させる。これにより、第１不純物層７ａは、半導体基板１の表面の凹凸を断面視で反映した形で形成される。
【００１８】
なお、上記の第２の熱処理は、ここでは行わず、後述の第３の熱処理と兼用で行うようにしても良い。また、ここでは、ハロー層９を形成する際の第２不純物の注入エネルギーをＥ１とし、第１不純物層７ａを形成する際の第１不純物の注入エネルギーをＥ２としたとき、Ｅ１をＥ２よりも大きな値に設定しておく（即ち、Ｅ１＞Ｅ２を満たすように設定しておく）。これにより、ハロー層９を第１不純物層７ａよりも下側の領域に形成することができる。さらに、ここでは、ハロー層９と第１不純物層７ａとが接合しないように（即ち、離れて形成されるように）Ｅ１、Ｅ２の値をそれぞれ設定しておくことが好ましい。これにより、ハロー層９と第１不純物層７ａとが接合している場合と比べて、第１不純物層７ａからハロー層９側への空乏層の伸びを促すことができるので、第１不純物層７ａの寄生容量を低減することができる。
【００１９】
このように、ハロー層９及び第１不純物層７ａを形成した後は、図３（ｃ）に示すように、凹部１３の内側に埋込絶縁膜１１を形成する。ここでは、半導体基板１の表面全体に例えばＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜を塗布し、続いて、このＳＯＧ膜に熱処理を施して硬化させ、その後、ＳＯＧ膜にＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）又はエッチバック処理を施して、凹部１３の内側以外の領域からＳＯＧ膜を取り除く。ＳＯＧ膜の塗布は、半導体基板１を自転させながらその表面上にＳＯＧを滴下して塗り広げる、いわゆるスピンコーティング法で行う。これにより、凹部１３の内側にＳＯＧ膜からなる埋込絶縁膜１１が形成される。
次に、半導体基板１にＳ／Ｄ層７層の一部である第２不純物層７ｂを形成する。ここでは、ゲート電極５及び埋込絶縁膜１１をマスクにして、半導体基板１に第１導電型の不純物をイオン注入する。そして、半導体基板１に第３の熱処理を施して、第１導電型の不純物を拡散させる。これにより、凹部１３の側面に隣接した領域の半導体基板１に第２不純物層７ｂが形成され、図１に示したＭＯＳトランジスタ１００が完成する。
【００２０】
なお、ここでは、第２不純物層７ｂにおける第１不純物の濃度が、ハロー層９における第２不純物の濃度よりも濃くなるように、それぞれの注入量を設定しておく。これにより、第２不純物層７ｂとハロー層９とが重なり合った部分については、その導電型を第１導電型（即ち、第２不純物層７ｂ）にすることができる。また、ここでは、第２不純物層７ｂを形成する際の第１不純物の注入エネルギーをＥ３としたとき、Ｅ３を上記のＥ１よりも大きな値に設定しておく（即ち、Ｅ３＞Ｅ１を満たすように設定しておく）。これにより、ゲート電極５又は埋込絶縁膜１１の直下から外れた領域（即ち、マスクされていない領域）では、ハロー層９のほぼ全てを第２不純物層７ｂと重ね合わせることができ、第２不純物層７ｂの直下の領域にハロー層９を残さないようにすることができる。
第２不純物層７ｂを形成するためのイオン注入について、その条件の一例を具体的に挙げると、不純物の種類はヒ素、注入エネルギーは４０〜８０［ｋｅＶ］、ドーズ量は２Ｅ−１５〜８Ｅ−１５［ｃｍ-2］、である。
【００２１】
このように、本発明の実施形態によれば、エピタキシャル成長法により半導体基板１上に半導体層を形成しなくても、第１不純物層７ａの長さ（即ち、オフセット長）を長くすることができる。従って、コストの増加を抑えつつ、短チャネル効果を抑制することが可能である。また、第１不純物層７ａの直下の領域にハロー層９を形成しているので、第２不純物層７ｂからチャネル側への空乏層の伸びを抑制することができ、パンチスルーの発生を抑制することができる。さらに、図４に示したＭＯＳトランジスタ２００と比べて、第２不純物層７ｂとハロー層９との接合領域の面積を小さくすることができる。これにより、第２不純物層７ｂの寄生容量を低減することができるので、半導体装置の動作速度の向上に寄与することができる。
また、ゲート絶縁膜３を介して凹部１３の底面上にゲート電極５を形成しているので、ゲート電極５と第２不純物層７ｂとの高低差を小さくすることができる。これにより、半導体装置の平坦性向上に寄与することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る半導体装置の構成例を示す図。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す図（その１）。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す図（その２）。
【図４】本発明と比較される半導体装置の構成を示す図。
【符号の説明】
【００２３】
１  半導体基板、３  ゲート絶縁膜と、５  ゲート電極、７  Ｓ／Ｄ層、７ａ  第１不純物層、７ｂ  第２不純物層、９  ハロー層、１１  埋込絶縁膜、１３  凹部、１００  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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