(57)【要約】【課題】短時間でメモリセルの信号差を測定することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、情報データの論理値に応じて第１の電圧源と第１の判定ノードとの間を導通状態または非導通状態にする複数の第１の判定トランジスタと、情報データの論理値に応じて第１の電圧源と第２の判定ノードとの間を導通状態または非導通状態にする複数の第２の判定トランジスタと、第１および第２の判定ノードを充電する第２の電圧源と、第１および第２の判定ノードに接続された判定部であって、セル情報を判定するために、複数のセンスアンプで検出される情報データの論理が第１の論理から第２の論理に反転するとき、または、第２の論理から第１の論理に反転するときの第１の判定ノードの電位、および、第２の判定ノードの電位を検出する判定部とを備えている。【選択図】図１
2010027167.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイにおいて第１の方向に配列された前記メモリセルに接続された複数のビット線と、
前記メモリセルアレイにおいて前記第１の方向に交差する第２の方向に配列された前記メモリセルに接続された複数のワード線と、
前記複数のビット線のうち第１のビット線に伝送される情報データを、第２のビット線に伝送される基準データに基づいて検出する複数のセンスアンプと、
前記複数のセンスアンプによって検出された情報データをゲートで受け、該情報データの論理値に応じて第１の電圧源と第１の判定ノードとの間を導通状態または非導通状態にする複数の第１の判定トランジスタと、
前記複数のセンスアンプによって検出された情報データをゲートで受け、該情報データの論理値に応じて第１の電圧源と第２の判定ノードとの間を導通状態または非導通状態にする複数の第２の判定トランジスタと、
前記第１および前記第２の判定ノードを充電する第２の電圧源と、
前記第１および前記第２の判定ノードに接続された判定部であって、前記複数のメモリセルに格納された情報データの電位のうちの最大値および最小値を決定するために、前記複数のセンスアンプで検出される前記情報データの論理が第１の論理から第２の論理に反転するとき、または第２の論理から第１の論理に反転するときの前記第１の判定ノードの電位、および、前記第２の判定ノードの電位を検出する判定部とを備えた半導体記憶装置。
【請求項２】
前記判定部は、前記複数のセンスアンプで検出される全情報データの論理が前記第１の論理から前記第２の論理にすべてが反転したとき、または前記情報データのうち１つの情報データの論理が第２の論理から第１の論理に反転したときの前記第１の判定ノードの電位、および前記第２の判定ノードの電位を検出することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイが複数設けられており、
前記第１および前記第２の判定ノードは、複数の前記メモリセルアレイのそれぞれに対応して設けられており、
前記判定部は、複数の前記メモリセルアレイに対して共通化されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の電圧源と前記第１の判定ノードとの間、および、前記第２の電圧源と前記第２の判定ノードとの間に接続された負荷トランジスタをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
マトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイにおいて第１の方向に配列された前記メモリセルに接続された複数のビット線と、
前記メモリセルアレイにおいて前記第１の方向に交差する第２の方向に配列された前記メモリセルに接続された複数のワード線と、
前記複数のビット線のうち第１のビット線を伝送する情報データを、第２のビット線を伝送する基準データに基づいて検出する複数のセンスアンプと、
前記センスアンプにおいて検出された情報データを伝送する出力ノードと、
前記出力ノードに接続され、前記情報データを当該半導体記憶装置の外部へ出力する出力部と、
前記出力ノードに接続され、前記複数のメモリセルに格納された情報データの電位の分布を決定するために、或る電位を前記基準データとして用いたときの前記情報データを前記センスアンプごとに受けるカウンタであって、第１の論理から第２の論理に反転した前記情報データの数をカウントし、あるいは、前記第２の論理から前記第１の論理に反転した前記情報データの数をカウントするカウンタとを備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリの開発段階および量産段階において、データ“０”を格納するメモリセル（以下、０セルという）とデータ“１”を格納するメモリセル（以下、１セル）との信号差は、重要なパラメータである。例えば、メモリセルのデータを検出する際に必要な基準電圧は、データ“０”の電位とデータ“１”の電位との中間電位に設定される。０セルの検出電圧が１セルのそれよりも低いとする。この場合、この基準電圧の設定は、複数の０セルのデータの電圧分布のうちの最大値と複数の１セルのデータの電圧分布のうちの最小値とに基づいて行われ得る。よって、０セルのデータの最大電圧および１セルのデータの最小電圧も重要なパラメータである。
【０００３】
０セルのデータの最大電圧および１セルのデータの最小電圧を測定するために、従来のメモリは次のような測定手法を実行していた。即ち、基準電圧を一定電圧に設定して、全セルに対してアドレスを変えてデータ検出（読み出し）を行い、データを出力する。基準電圧をステップ電圧だけ変化させて、データ検出およびデータ出力を繰り返す。これにより、出力回路から出力されたデータに基づいて、データ“０”の電圧分布およびデータ“１”の電圧分布を得る。これらの電圧分布から０セルの最大値および１セルの最小値を得て、これらの最大値および最小値に基づいて基準電圧を決定する。このような従来のメモリでは、基準電圧を決定するために、非常に長い時間を必要とする。
【特許文献１】特開平８−５５４８８号公報（米国特許第５７６１１２５号明細書）
【特許文献２】特開２０００−１７３３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
短時間でメモリセルの信号差を測定することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、マトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイにおいて第１の方向に配列された前記メモリセルに接続された複数のビット線と、前記メモリセルアレイにおいて前記第１の方向に交差する第２の方向に配列された前記メモリセルに接続された複数のワード線と、前記複数のビット線のうち第１のビット線に伝送される情報データを、第２のビット線に伝送される基準データに基づいて検出する複数のセンスアンプと、前記複数のセンスアンプによって検出された情報データをゲートで受け、該情報データの論理値に応じて第１の電圧源と第１の判定ノードとの間を導通状態または非導通状態にする複数の第１の判定トランジスタと、前記複数のセンスアンプによって検出された情報データをゲートで受け、該情報データの論理値に応じて第１の電圧源と第２の判定ノードとの間を導通状態または非導通状態にする複数の第２の判定トランジスタと、前記第１および前記第２の判定ノードを充電する第２の電圧源と、前記第１および前記第２の判定ノードに接続された判定部であって、前記複数のメモリセルに格納された情報データの電位のうちの最大値および最小値を決定するために、前記複数のセンスアンプで検出される前記情報データの論理が第１の論理から第２の論理に反転するとき、あるいは第２の論理から第２の論理に反転するときの前記第１の判定ノードの電位、および、前記第２の判定ノードの電位を検出する判定部とを備えている。
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、マトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイにおいて第１の方向に配列された前記メモリセルに接続された複数のビット線と、前記メモリセルアレイにおいて前記第１の方向に交差する第２の方向に配列された前記メモリセルに接続された複数のワード線と、前記複数のビット線のうち第１のビット線を伝送する情報データを、第２のビット線を伝送する基準データに基づいて検出する複数のセンスアンプと、前記センスアンプにおいて検出された情報データを伝送する出力ノードと、前記出力ノードに接続され、前記情報データを当該半導体記憶装置の外部へ出力する出力部と、前記出力ノードに接続され、前記複数のメモリセルに格納された情報データの電位の分布を決定するために、或る電位を前記基準データとして用いたときの前記情報データを前記センスアンプごとに受けるカウンタであって、第１の論理から第２の論理に反転した前記情報データの数をカウントし、あるいは、前記第２の論理から前記第１の論理に反転した前記情報データの数をカウントするカウンタとを備えている。
【発明の効果】
【０００７】
本発明による半導体記憶装置は、短時間でメモリセルの信号差を測定することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったメモリ装置の構成を示すブロック図である。本実施形態のメモリ装置は、メモリセルに情報データとしてのデジタル値を格納し、センスアンプが基準データに基づいてこの情報データを検出する任意のメモリでよい。例えば、メモリ装置は、ＤＲＡＭ、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ(Magneto resistive  RAM)、ＰＲＡＭ(Phase-change RAM)、ＦＢＣ(Floating Body Cell)メモリ等である。
【００１０】
メモリ装置は、メモリセルアレイＭＣＡと、ビット線ＢＬ０〜ＢＬｎ−１、ｂＢＬ０〜ｂＢＬｎ−１（以下、単にＢＬともいう）と、ワード線ＷＬ０〜ＷＬｍ（以下、単にＷＬともいう）と、センスアンプＳＡ０〜ＳＡｎ−１（以下、単にＳＡともいう）と、センスノードＳＢＬ０〜ＳＢＬｎ−１、ｂＳＢＬ０〜ｂＳＢＬｎ−１（以下、単にＳＢＬともいう）と、カラム選択線ＣＳＬ０〜ＣＳＬｎ−１（以下、単にＣＳＬともいう）と、ＤＱ線ＤＱ、ｂＤＱと、第１の判定トランジスタとしてのＮ型トランジスタＮＲＬ０〜ＮＲＬｎ−１と、第２の判定トランジスタとしてのＮ型トランジスタＮＲＲ０〜ＮＲＲｎ−１と、第１の判定ノードとしてのノードＲＬと、第２の判定ノードとしてのノードＲＲと、出力回路１０と、判定部としてのデータ判定回路２０と、第１の電源Ｖｓｓと、第２の電圧源Ｖｄｄとを備えている。
【００１１】
メモリセルアレイＭＣＡは、マトリックス状に配置された複数のメモリセルＭＣｉｊ（ｉ、ｊはそれぞれ整数）を含む。複数のビット線ＢＬは、メモリセルアレイＭＣＡにおいて第１の方向としてのカラム方向に配列されたメモリセルＭＣのドレインに接続されている。複数のワード線ＷＬは、メモリセルアレイＭＣＡにおいてカラム方向と交差する第２の方向としてのロウ方向に配列されたメモリセルＭＣのゲートに接続されている。センスアンプＳＡｉは、ビット線対ＢＬｉ、ｂＢＬｉ（ｉは整数）ごとに対応して設けられており、例えば、第１のビット線ＢＬｉに伝送される情報データを、第２のビット線ｂＢＬｉに伝送される基準データに基づいて検出する。逆に、センスアンプＳＡｉは、第２のビット線ｂＢＬｉに伝送される情報データを、第１のビット線ＢＬｉに伝送される基準データに基づいて検出することもできる。
【００１２】
センスアンプＳＡｉは、センスノード対ＳＢＬｉ、ｂＳＢＬｉを有し、検出した情報データをセンスノード対ＳＢＬｉ、ｂＳＢＬｉにラッチする。センスノードＳＢＬｉおよびｂＳＢＬｉは、互いに逆論理のデータを保持する。
【００１３】
センスノード対ＳＢＬｉ、ｂＳＢＬｉは、カラム選択トランジスタＴＣＳＬ（２ｉ）、ＴＳＣＬ（２ｉ＋１）を介してＤＱ線ＤＱ、ｂＤＱに接続されている。ＤＱ線ＤＱ、ｂＤＱは、出力回路１０に接続されている。データをメモリ装置の外部へ読み出すときに、読出し対象のカラムが選択される。選択されたカラム選択線ＣＳＬｉは、カラム選択トランジスタＴＣＳＬ（２ｉ）、ＴＳＣＬ（２ｉ＋１）を駆動する。カラム選択トランジスタＴＣＳＬ（２ｉ）、ＴＳＣＬ（２ｉ＋１）は導通状態となり、センスアンプＳＡｉにラッチされたデータを出力回路１０へ伝達する。出力回路１０は、Ｉ／Ｏ回路を含み、メモリ装置の外部へデータを出力することができる。
【００１４】
さらに、センスノード対ＳＢＬｉおよびｂＳＢＬｉは、トランジスタＮＲＬｉのゲートおよびＮＲＲｉのゲートにそれぞれ接続されている。トランジスタＮＲＬｉは、第１の電圧源Ｖｓｓと第１の判定ノードＲＬとの間に接続されている。トランジスタＮＲＲｉは、第１の電圧源Ｖｓｓと第２の判定ノードＲＲとの間に接続されている。
【００１５】
第１の判定ノードＲＬおよび第２の判定ノードＲＲは、それぞれＰ型トランジスタＰＲＬおよびＰＲＲを介して第２の電圧源Ｖｄｄに接続されている。トランジスタＰＲＬおよびＰＲＲの各ゲートは、テスト時に低レベル電位に活性化されるテスト信号ＴＲを受ける。トランジスタＰＲＬおよびＰＲＲは、通常動作時（データの読出しおよび書込み動作時）には非導通状態であり、テスト時に導通状態になる。データ判定回路２０も、通常動作時には、非活性状態である。
【００１６】
テスト時にトランジスタＮＲＬ０〜ＮＲＬｎ−１のいずれかが導通状態である場合、第１の判定ノードＲＬは電位Ｖｓｓになる。トランジスタＮＲＬ０〜ＮＲＬｎ−１の全てが非導通状態である場合、第１の判定ノードＲＬは電位Ｖｄｄになる。テスト時にトランジスタＮＲＲ０〜ＮＲＲｎ−１のいずれかが導通状態である場合、第２の判定ノードＲＲは、電位Ｖｓｓになる。トランジスタＮＲＲ０〜ＮＲＲｎ−１の全てが非導通状態である場合、第２の判定ノードＲＲは、電位Ｖｄｄになる。第１および第２の判定ノードＲＬ、RＲがこのように駆動されるように、トランジスタＮＲＬｉ、ＮＲＲｉのサイズとトランジスタＰＲＬ、ＰＲＲのサイズとが設定される。そのためには、トランジスタＮＲＬｉ、ＮＲＲｉのサイズ（Ｗ（ゲート幅）／Ｌ（ゲート長））は、少なくともトランジスタＰＲＬ、ＰＲＲのサイズ（Ｗ／Ｌ）よりも大きい必要がある。
【００１７】
第１および第２の判定ノードＲＬ、ＲＲは、データ判定回路２０に接続されている。データ判定回路２０は、第１および第２の判定ノードＲＬ、ＲＲの論理の遷移に基づいて、データ“０”の電圧分布の最大値（または最小値）およびのデータ“１” の電圧分布の最小値（または最大値）を検出する。データ判定回路２０は、０セルの閾値電圧の最大値（または最小値）および１セル閾値電圧の最小値（または最大値）を検出すると言ってもよい。
【００１８】
図２（Ａ）および図２（Ｂ）は、センスアンプＳＡおよびダミーセルＤＣの構成を示す回路図である。センスノードＳＢＬｉ、ｂＳＢＬｉは、トランスファゲートＴＧ０、ＴＧ１を介してビット線ＢＬｉ、ｂＢＬｉにそれぞれ接続されている。信号Ａ０、ｂＡ０は、センスアンプＳＡの動作時において互いに相補の信号である。よって、センスアンプＳＡがデータを検出する際に、トランスファゲートＴＧ０またはＴＧ１のいずれかがセンスノードＳＢＬｉまたはｂＳＢＬｉをビット線ＢＬｉまたはｂＢＬｉに接続する。センスノードＳＢＬｉ、ｂＳＢＬｉには、ダミー回路ＤＣ、イコライズ回路ＥＱ、センス回路ＳＣが接続されている。
【００１９】
ダミー回路ＤＣは、ビット線ＢＬｉまたはｂＢＬｉのいずれかに基準電圧を印加するように構成されている。信号Ａ０Ｄ、ｂＡ０Ｄは、センスアンプＳＡの動作時において互いに相補の信号である。
【００２０】
例えば、Ａ０がハイレベルである場合、ｂＢＡ０およびｂＢＡ０Ｄがロウレベルであり、Ａ０Ｄがハイレベルである。これにより、センスノードＳＢＬｉがビット線ＢＬｉに接続され、センスノードｂＳＢＬｉにはダミーコア回路ＤＣＣが接続される。その結果、メモリセルから読み出された情報データがセンスノードＳＢＬｉに伝わる。基準データがセンスノードｂＳＢＬｉに伝わる。センス回路ＳＣが情報データと基準データとの電位差を増幅する。これにより、センスノードＳＢＬｉとｂＳＢＬｉとには、互いに逆論理のデータが増幅される。
【００２１】
センスアンプＳＡが検出動作を行わないスタンドバイ状態のときには、信号Ａ０、ＢＡ０、Ａ０ＤおよびＢＡ０Ｄは、総てロウレベルにする。これにより、トランスファゲートＴＧ０、ＴＧ１はオフ状態になる。このとき、イコライズ回路ＥＱが動作し、センスノードＳＢＬｉおよびｂＳＢＬｉを接地電位にイコライジングする。
【００２２】
このように、センスアンプＳＡは、スタンドバイ時においてセンスノードＳＢＬｉおよびｂＳＢＬｉを接地電位にイコライジングし、データ読出し時には、センスノードＳＢＬｉまたはｂＳＢＬｉの一方にはセル情報に応じた電位が、他方に基準電位が印加され、センスアンプで増幅してセルデータを出力する。
【００２３】
尚、センスアンプＳＡの構成は、図２に示す構成に限定されず、他の公知のセンスアンプを採用してよい。また、信号ｂ＊＊は、＊＊の逆論理の信号または＊＊の逆論理の信号を伝達する信号線を示す。
【００２４】
次に、本実施形態によるセル情報を判定するための測定動作（テスト動作）を説明する。測定動作では、テスト信号ＴＲが活性化され、トランジスタＰＲＬおよびＰＲＲがオン状態になっている。また、センスアンプＳＡの動作前には、センスノードＳＢＬ，ｂＳＢＬはグランドにイコライジングされているため、トランジスタＮＲＬおよびＮＲＲは全てオフ状態となっている。
【００２５】
尚、本実施形態において、データ“０”を伝達するビット線またはセンスノードの電位は、データ“１”を伝達するそれらの電位よりも低いものと仮定する。勿論、データ“０”とデータ“１”の電位関係はその逆であってもよい。
【００２６】
［０セルの信号量の最大値判定］
まず、或るワード線ＷＬｊ（ｊは整数）を選択し、選択ワード線ＷＬｊに接続された全カラムのメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）にデータ“０”を書き込む。次に、全カラムのセンスアンプＳＡが、基準データ（基準電位）をビット線ｂＢＬに印加しつつ、ビット線ＢＬに接続されたメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）のデータを検出する。当初、基準データの電位は、全カラムのデータ“０”の電位よりも低電位となるように、充分に低い電位レベルに設定される。順次、基準データの電位を低レベル電位から一定電圧だけステップアップさせるごとにメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）の情報データを検出、セル情報を判定する。
【００２７】
基準データの電位が十分に低い低レベル電位である場合には、ビット線ＢＬｉの情報データの電位は、ビット線ｂＢＬｉの基準データの電位よりも充分に高い。このとき、全カラムのセンスノードＳＢＬがハイレベルとなり、全カラムのセンスノードｂＳＢＬがロウレベルとなる。よって、第１の判定ノードＲＬはロウレベル（Ｖｓｓ）となり、第２の判定ノードＲＲはハイレベル（Ｖｄｄ）となる。実際のメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）の閾値電圧は或るばらつきを有する。よって、基準データの電位を次第に上昇させると、ビット線ＢＬの電位のうち、基準データの電位よりも低い電位を有するビット線ＢＬが生じ、そのビット線ＢＬの数は次第に増大する。全カラムのビット線ＢＬの電位が基準データの電位よりも低くなると、第１の判定ノードＲＬがハイレベル（Ｖｄｄ）となる。即ち、基準データの電位よりも高電位を有するビット線ＢＬが１つでもある場合には、第１の判定ノードＲＬはロウレベル（Ｖｓｓ）を維持する。しかし、全カラムのビット線ＢＬの電位が基準データの電位よりも高くなった時点で、第１の判定ノードＲＬはハイレベル（Ｖｄｄ）に反転する。
【００２８】
このように、データ判定回路２０は、全カラムのセンスアンプＳＡの総てで検出される情報データの論理が論理反転したときの第１の判定ノードの電位を検出する。第１の判定ノードＲＬの電位が反転したときの基準データの電位が、データ“０”を格納したメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）の信号量の最大値となる。
【００２９】
［１セルの信号量の最小値判定］
まず、或るワード線ＷＬｊ（ｊは整数）を選択し、選択ワード線ＷＬｊに接続された全カラムのメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）にデータ“１”を書き込む。次に、全カラムのセンスアンプＳＡが、メモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）のデータを検出する。当初、基準データの電位は、全カラムのデータ“１”の電位よりも低電位となるように、充分に低い電位レベルに設定される。センスアンプＳＡは、基準データの電位を一定電圧だけステップアップさせるごとにメモリセルＭＣｊｉの情報データを検出し、セル情報を判定する。
【００３０】
基準データの電位が十分に低い場合には、ビット線ＢＬｉの情報データの電位は、ビット線ｂＢＬｉの基準データの電位よりも充分に高い。このとき、全カラムのセンスノードＳＢＬがハイレベルとなり、全カラムのセンスノードｂＳＢＬがロウレベルとなる。よって、第１の判定ノードＲＬはロウレベル（Ｖｓｓ）となり、第２の判定ノードＲＲはハイレベル（Ｖｄｄ）となる。実際のメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）の閾値電圧は或るばらつきを有する。よって、基準データの電位が次第に上昇すると、ビット線ＢＬの電位のうちで、基準データの電位よりも低い電位を有するビット線ＢＬが生じる。或る１つのカラムのビット線ＢＬｉの電位が基準データの電位よりも低くなると、そのカラムのビット線ｂＢＬｉの電位およびセンスノードｂＳＢＬｉの電位がロウレベルからハイレベルへ反転する。これにより、トランジスタＮＲＲ０〜ＮＲＲｎ−１のうち該カラムのトランジスタＮＲＲｉがオン状態になり、第２の判定ノードＲＲがハイレベル（Ｖｄｄ）となる。即ち、全カラムのビット線ＢＬの電位が基準データの電位よりも高いときには、第２の判定ノードＲＲはハイレベル（Ｖｄｄ）を維持する。しかし、基準データの電位よりも低電位を有するビット線ＢＬが１つでも生じた場合には、第２の判定ノードＲＬはロウレベル（Ｖｓｓ）に反転する。
【００３１】
このように、データ判定回路３０は、センスアンプＳＡのうち１つのセンスアンプＳＡで検出される情報データの論理が論理反転したときの第２の判定ノードＲＲの電位を検出する。第２の判定ノードＲＲの電位が反転したときの基準データの電位が、データ“１”を格納したメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）の信号量の最小値となる。
【００３２】
上記判定方法を、ワード線ＷＬ０〜ＷＬｍの全てに対して順次実行する。これにより、メモリセルアレイＭＣＡ全体における０セルの信号量の最大値および１セルの信号量の最小値が決定される。
【００３３】
図３は、０セルの信号量の最大値、１セルの信号量の最小値、および、基準データの電位（基準電圧）Ｖｒｅｆを示すグラフである。図３の縦軸はメモリセル数を示し、横軸は電圧を示す。分布Ｄ０が０セルの信号量の電圧分布であり、分布Ｄ１が１セルの信号量の電圧分布である。本実施形態では、上記測定結果により、分布Ｄ０の最大値ＶＤＺおよび分布Ｄ１の最小値ＶＤＯが判明する。基準電圧Ｖｒｅｆは、最大値ＶＤＺおよび最小値ＶＤＯに基づいて、最大値ＶＤＺと最小値ＶＤＯとの間のいずれかの電位に設定される。例えば、基準電圧Ｖｒｅｆは、最大値ＶＤＺと最小値ＶＤＯとの中央値に設定され得る。ここで、データの電位あるいは信号量とは、データを伝達するビット線ＢＬまたはデータを保持するセンスノードＳＢＬの電位である。
【００３４】
ここでは、ビット線BLｉに接続されたセルの０セルの最大値、１セルの最小値を求める方法を述べてきたが、ビット線ｂＢＬｉに接続したセルの０セルの最大値、１セルの最小値を求める方法は、第１の判定ノードと第２の判定ノードの状態を入れ替えて考えればよい。
【００３５】
さらに、基準データを低い電位から高い電位に変化させながらセル情報の判定を行う方法を述べてきたが、基準データを高い電位から低い電位に変化させながらセル情報の判定を行うことも可能である。
【００３６】
本実施形態は、或るワード線ＷＬｊに接続された全カラムのメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）を同時にテストすることによって、信号量の最大値および最小値を得ることができる。よって、本実施形態は、信号量の全体の分布を得ることができないが、その分布の最大値および最小値を短時間に求めることができる。
【００３７】
従来のメモリ装置は、信号量の測定において設定された１つの基準電圧に関して、全カラムのメモリセルを出力回路１０からアラムアドレス順に読み出していた。このため、信号量の測定を全カラムのメモリセルに対して同時にすることができなかった。
【００３８】
これに対し、本実施形態では、出力回路１０を介してデータを外部へ読み出すことなく、データ判定回路において全カラムのメモリセルを同時に判定することができる。よって、カラムアドレス順にセンスアンプＳＡを選択して、データを読み出す必要がない。その結果、信号量の最大値および最小値の判定時間が従来よりも短縮される。たとえば、メモリセルアレイ内にワード線が２５６本、ビット線が１２８本設けられている場合、判定時間は、約１／１００に短縮される。
【００３９】
（第２の実施形態）
図４は、本発明に係る第２の実施形態に従ったメモリ装置のブロック図である。第２の実施形態は、複数のメモリセルアレイＭＣＡ０〜ＭＣＡ３に対してデータ判定回路２０が共通化されている。第１の判定ノードＲＬおよび第２の判定ノードＲＲは、各メモリセルアレイＭＣＡ０〜ＭＣＡ３に対してそれぞれ設けられている。
【００４０】
第１のメインノードＭＲＬおよび第２のメインノードＭＲＲがメモリセルアレイＭＣＡ０〜ＭＣＡ３に対して共通に設けられている。第１のメインノードＭＲＬは、複数の第１の判定ノードＲＬに対して共通に設けられている。第２のメインノードＭＲＲは、複数の第２の判定ノードＲＲに対して共通に設けられている。
【００４１】
第１の選択トランジスタＴＳＬおよび第２の選択トランジスタＴＳＲがメモリセルアレイＭＣＡ０〜ＭＣＡ３のそれぞれに対応して設けられている。各第１の選択トランジスタＴＳＬは、複数の第１の判定ノードＲＬと第１のメインノードＭＲＬとの間にそれぞれ接続されている。各第２の選択トランジスタＴＳＲは、複数の第２の判定ノードＲＲと第２のメインノードＭＲＲとの間にそれぞれ接続されている。第１の選択トランジスタＴＳＬおよび第２の選択トランジスタＴＳＲは、選択信号ＳＣ０〜ＳＣ３によってそれぞれ制御される。選択信号ＳＣ０〜ＳＣ３は、メモリセルアレイＭＣＡ０〜ＭＣＡ３のアドレス順に従って活性化される。メインノードＭＲＬおよびＭＲＲは共通のデータ判定回路２０に接続されている。
【００４２】
メモリセルアレイＭＣＡ０〜ＭＣＡ３は、それぞれ第１の実施形態のメモリセルアレイＭＣＡと同じ構成を有する。図４では省略されているが、第２の実施形態によるセンスアンプＳＡ、ワード線ＷＬ、ビット線ＢＬ、センスノードＳＢＬ、ｂＳＢＬ、ＤＱ線ＤＱ、ｂＤＱ、出力回路１０、第１の判定トランジスタＮＲＬ、第２の判定トランジスタＮＲＲ、負荷トランジスタＰＲＬ、ＰＲＲは、第１の実施形態と同様の構成を有する。
【００４３】
第２の実施形態によるメモリセルの信号量は、基本的に第１の実施形態のそれと同様に測定される。ただし、第２の実施形態において、メモリセルの信号量は、メモリセルアレイＭＣＡ０〜ＭＣＡ３のアドレス順に測定される。例えば、メモリセルアレイＭＣＡ０が選択された場合、選択信号ＳＣ０が活性化される。これにより、データ判定回路２０は、第１および第２のメインノードＭＲＬ、ＭＲＲを介して第１および第２の判定ノードＲＬ０、ＲＲ０に接続される。データ判定回路２０は、メモリセルアレイＭＣＡ０における０セルの信号量の最大値および１セルの信号量の最小値を判定することができる。
【００４４】
同様に、データ判定回路２０は、メモリセルアレイＭＣＡ１〜ＭＣＡ３について順次、測定を実行する。これにより、メモリセルアレイＭＣＡ０〜ＭＣＡ３のそれぞれに関して、信号量の最大値および最小値が判明する。その結果、メモリセルアレイＭＣＡ０〜ＭＣＡ３のそれぞれに関して、基準電位を設定することができる。
【００４５】
第２の実施形態は、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態は、複数のメモリセルアレイに対して共通のデータ判定回路２０を備える。よって、メモリ装置全体の大きさが比較的小さい。
【００４６】
（第３の実施形態）
図５は、本発明に係る第３の実施形態に従ったメモリ装置のブロック図である。第３の実施形態は、複数のメモリセルアレイＭＣＡ０〜ＭＣＡ３に対してデータ判定回路２０が共通化されている点で第２の実施形態と同じである。しかし、第３の実施形態は、選択トランジスタＴＳＬ、ＴＳＲを有しない点で第２の実施形態と異なる。また、第３の実施形態では、負荷トランジスタＰＲＬ、ＰＲＲが複数のメモリセルアレイＭＣＡ０〜ＭＣＡ３に対して共通化されている点で第２の実施形態と異なる。第３の実施形態のその他の構成は、第２の実施形態と同様である。
【００４７】
第３の実施形態の動作は、基本的に第２の実施形態の動作と同様である。しかし、第３の実施形態では、第１の判定ノードＲＬおよび第２の判定ノードＲＲがメモリセルアレイＭＣＡ０〜ＭＣＡ３に対して共通である。従って、データ判定回路２０は、メモリセルアレイＭＣＡ０〜ＭＣＡ３ごとに信号量の最大値および最小値を測定するのではなく、メモリセルアレイＭＣＡ０〜ＭＣＡ３全体における信号量の最大値および最小値を測定する。従って、基準電圧Ｖｒｅｆは、全メモリセルアレイＭＣＡ０〜ＭＣＡ３に対して共通に設定される。
【００４８】
第３の実施形態は、第２の実施形態と同様の効果を得ることができる。第３の実施形態は、メモリセルアレイＭＣＡ０〜ＭＣＡ３を同時に測定することができるので、信号量の最大値および最小値の判定時間が第２の実施形態よりもさらに短縮される。第３の実施形態では、選択トランジスタＴＳＬ、ＴＳＲが設けられておらず、かつ、メモリセルアレイＭＣＡ０〜ＭＣＡ３に対してデータ判定回路２０および負荷トランジスタＰＲＬ、ＰＲＲが共通化されている。よって、第３の実施形態によるメモリ装置は、その大きさを小さくすることができる。
【００４９】
（第４の実施形態）
図６は、本発明に係る第４の実施形態に従ったメモリ装置のブロック図である。第４の実施形態は、メモリセルアレイがマトリクス状に配置されている点で第２の実施形態と異なる。アレイカラムＡＣＯＬ０〜ＡＣＯＬ３は、それぞれ図４に示すメモリセルアレイＭＣＡ０〜ＭＣＡ３と同じ構成を有する。即ち、第２の実施形態によるメモリセルアレイＭＣＡ０〜ＭＣＡ３を１つのアレイカラムとした場合に、第４の実施形態は、複数のアレイカラムを備えている。第４の実施形態のその他の構成は、第２の実施形態の構成と同様でよい。
【００５０】
選択トランジスタＴＲＬ、ＴＲＲがメモリセルアレイＭＣＡ０ｕ〜ＭＣＡ７ｕ、ＭＣＡ０ｄ〜ＭＣＡ７ｄのそれぞれに対応して設けられている。データ判定回路２０は、各メモリセルアレイに対応する選択トランジスタＴＲＬ、ＴＲＲを介して、各メモリセルアレイに対応する第１および第２の判定ノードＲＬ０ｕ〜ＲＬ７ｕ、ＲＬ０ｄ〜ＲＬ７ｄ、ＲＲ０ｕ〜ＲＲ７ｕ、ＲＲ０ｄ〜ＲＲ７ｄに接続される。第４の実施形態の動作は、基本的に第２の実施形態と同様である。即ち、各メモリセルアレイは、メモリセルアレイのアドレスに従ってデータ判定回路２０に接続される。これにより、メモリセルアレイＭＣＡ０ｕ〜ＭＣＡ７ｕ、ＭＣＡ０ｄ〜ＭＣＡ７ｄのそれぞれに対して、基準電圧Ｖｒｅｆが設定される。第４の実施形態は、第２の実施形態と同様の効果を有する。
【００５１】
（第５の実施形態）
図７は、本発明に係る第５の実施形態に従ったメモリ装置のブロック図である。第５の実施形態は、メモリセルアレイがマトリクス状に配置されている点で第３の実施形態と異なる。アレイカラムＡＣＯＬ０〜ＡＣＯＬ３は、それぞれ図５に示すメモリセルアレイＭＣＡ０〜ＭＣＡ３と同じ構成を有する。即ち、第３の実施形態によるメモリセルアレイＭＣＡ０〜ＭＣＡ３を１つのアレイカラムとした場合に、第５の実施形態は、複数のアレイカラムを備えている。第５の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。
【００５２】
データ判定回路２０は、各メモリセルアレイに対応する第１および第２の判定ノードＲＬ０ｕ〜ＲＬ７ｕ、ＲＬ０ｄ〜ＲＬ７ｄ、ＲＲ０ｕ〜ＲＲ７ｕ、ＲＲ０ｄ〜ＲＲ７ｄに接続される。第５の実施形態の動作は、基本的に第３の実施形態と同様である。即ち、信号量の測定時において、全メモリセルアレイＭＣＡ０ｕ〜ＭＣＡ７ｕ、ＭＣＡ０ｄ〜ＭＣＡ７ｄは、データ判定回路２０に同時に接続される。これにより、メモリセルアレイＭＣＡ０ｕ〜ＭＣＡ７ｕ、ＭＣＡ０ｄ〜ＭＣＡ７ｄの全体対して、基準電圧Ｖｒｅｆが共通に設定される。第５の実施形態は、第３の実施形態と同様の効果を有する。
【００５３】
（第６の実施形態）
図８は、本発明に係る第６の実施形態に従ったメモリ装置のブロック図である。第６の実施形態は、第１および第２の判定ノードＲＬ、ＲＲ、第１および第２の判定トランジスタＮＲＬ、ＮＲＲ、負荷トランジスタＰＲＬ、ＰＲＲ、および、データ判定回路２０を有さず、ＤＱトランジスタＴＤＱ、ＴＤＱＢを介して、出力ノードとしてのＤＱ線ＤＱ、ｂＤＱに接続されたカウンタ回路３０を備えている。ＤＱトランジスタＴＤＱ、ＴＤＱＢは、信号量の測定においてオン状態になっている。第６の実施形態の他の構成は、第１の実施形態の構成と同様である。
【００５４】
カウンタ回路３０は、或る電位を基準データとして用いたときの、セル情報データの数をカウントする。つまり、第６の実施形態では、出力回路１０から外部へデータを出力することはしないが、カウンタ回路３０がＤＱ線ＤＱ、ｂＤＱを介して論理反転した情報データの数（ビット線のカラム数）をカウントする。論理反転したビット線のカラム数をカウントするために、第６の実施形態によるメモリ装置は、カラムアドレスごとにセンスアンプＳＡを選択し、センスノードにラッチされた情報データをカウンタ回路３０へ伝達する必要がある。
【００５５】
［０セルの信号量の分布判定］
まず、或るワード線ＷＬｊ（ｊは整数）を選択し、選択ワード線ＷＬｊに接続された全カラムのメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）にデータ“０”を書き込む。次に、全カラムのセンスアンプＳＡがビット線ｂＢＬに一定の基準電位を印加し、ビット線ＢＬに接続されたメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）のデータを検出する。センス情報の判定は、基準データの電位を低レベル電位から一定電圧だけステップアップさせるごとにメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）の情報データを検出する。
【００５６】
基準データの電位が十分に低い低レベル電位である場合には、ビット線ＢＬｉの情報データの電位は、ビット線ｂＢＬｉの基準データの電位よりも充分に高い。このとき、全カラムのセンスノードＳＢＬがハイレベルとなり、全カラムのセンスノードｂＳＢＬがロウレベルとなる。
【００５７】
カラム選択線ＣＳＬ０〜ＣＳＬｎ−１がカラムアドレス順に選択され、各カラムのセンスノードＳＢＬ、ｂＳＢＬがカラムアドレス順にＤＱ線ＤＱ、ｂＤＱに接続される。これにより、各カラムのセンスノードＳＢＬ、ｂＳＢＬにラッチされたデータがカウンタ回路３０へ伝達される。これにより、カウンタ回路３０は、論理反転した情報データをカウントすることができる。当初、全カラムのセンスノードＳＢＬがハイレベルであり、全カラムのセンスノードｂＳＢＬがロウレベルであり、いずれのカラムのデータも論理反転していない。従って、カウンタ回路３０におけるカウント値はゼロである。
【００５８】
基準データの電位を順次上昇させると、ビット線ＢＬの電位のうち、基準データの電位よりも低い電位を有するビット線ＢＬが生じる。或る１つのカラムのビット線ＢＬｉの電位が基準データの電位よりも低くなると、そのカラムのビット線ｂＢＬｉの電位およびセンスノードｂＳＢＬｉの電位がロウレベルからハイレベルへ反転する。これにより、カウンタ回路３０はカウント値を１だけ増大させる。
【００５９】
さらに基準データの電位が上昇すると、基準データの電位よりも低い電位を有するビット線ＢＬ数がさらに増大する。これに伴い、カウンタ回路３０のカウント値が増大する。全カラムのビット線ＢＬにおける情報データの電位が基準データの電位よりも低くなったとき、全カラムのセンスノードＳＢＬ、ｂＳＢＬのデータが論理反転する。よって、このときのカウンタ回路３０のカウント値は、カラム数と等しくなる。
【００６０】
［１セルの信号量の分布判定］
まず、或るワード線ＷＬｊ（ｊは整数）を選択し、選択ワード線ＷＬｊに接続された全カラムのメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）にデータ“１”を書き込む。次に、全カラムのセンスアンプＳＡがビット線ｂＢＬに一定の基準電位を印加し、ビット線ＢＬに接続されたメモリセルＭＣｊ０〜ＭＣｊ（２ｎ＋１）のデータを検出する。センス情報の判定は、基準データの電位を一定電圧だけステップアップさせるごとにメモリセルＭＣｊｉの情報データを検出する。
【００６１】
基準データの電位が十分に低い場合には、ビット線ＢＬｉの情報データの電位は、ビット線ｂＢＬｉの基準データの電位よりも充分に高い。このとき、全カラムのセンスノードＳＢＬがハイレベルとなり、全カラムのセンスノードｂＳＢＬがロウレベルとなる。
【００６２】
カラム選択線ＣＳＬ０〜ＣＳＬｎ−１がカラムアドレス順に選択され、各カラムのセンスノードＳＢＬ、ｂＳＢＬがカラムアドレス順にＤＱ線ＤＱ、ｂＤＱに接続される。これにより、各カラムのセンスノードＳＢＬ、ｂＳＢＬにラッチされたデータがカウンタ回路３０へ伝達される。これにより、カウンタ回路３０は、論理反転した情報データをカウントすることができる。当初、全カラムのセンスノードＳＢＬがハイレベルであり、全カラムのセンスノードｂＳＢＬがロウレベルであるので、カウンタ回路３０におけるカウント値はゼロである。
【００６３】
基準データの電位を順次上昇させるとビット線ＢＬの電位のうちで、基準データの電位よりも低い電位を有するビット線ＢＬが生じる。或る１つのカラムのビット線ＢＬｉの電位が基準データの電位よりも低くなると、そのカラムのビット線ｂＢＬｉの電位およびセンスノードｂＳＢＬｉの電位がロウレベルからハイレベルへ反転する。これにより、カウンタ回路３０はカウント値を１だけ増大させる。
【００６４】
さらに基準データの電位が上昇すると、基準データの電位よりも低い電位を有するビット線ＢＬ数がさらに増大する。これに伴い、カウンタ回路３０のカウント値が増大する。全カラムのビット線ＢＬにおける情報データの電位が基準データの電位よりも低くなったとき、全カラムのセンスノードＳＢＬ、ｂＳＢＬのデータが論理反転する。よって、このときのカウンタ回路３０のカウント値は、カラム数と等しくなる。
【００６５】
このように、カウンタ回路３０が論理反転するデータ数をカウントすることによって、図９に示すように、信号量の最大値および最小値だけでなく、０セルの信号領域の電圧分布および１セルの信号領域の電圧分布が得られる。第６の実施形態は、基準電圧Ｖｒｅｆを、信号量の最大値および最小値だけでなく、信号量の分布に基づいて決定することができる。ここでは、ビット線ＢＬｉに接続されたセルのセル分布を求める方法を述べてきたが、ビット線ｂＢＬｉに接続したセルのセル分布を求めるのも同じ方法で可能である。
【００６６】
第６の実施形態は、信号量の測定の際にセンスノードまたはセンスアンプをカラムごとに選択する必要がある。このため、信号量の測定時間は、上記実施形態よりも長期化するおそれがある。しかし、第６の実施形態は、従来の測定方法とは異なり、出力回路１０を介してデータを外部へ出力する必要がない。また、第６の実施形態では、カウンタ回路３０が信号の論理判定をデジタル的にカウントする。このため、第６の実施形態は、従来のメモリ装置と比べて、信号量の測定時間を短縮することができる。また、第６の実施形態では、比較的容量の大きい出力回路１０の充放電が信号量の測定において不要であるので、ノイズの低減および消費電力の低減に資する。
【００６７】
（第７の実施形態）
図１０は、本発明に係る第７の実施形態に従ったメモリ装置のブロック図である。第７の実施形態は、データ判定回路２０に代えて電圧検知回路４０を備えている。また、第７の実施形態では、判定トランジスタＮＲＬ、ＮＲＲのサイズ（Ｗ／Ｌ）が負荷トランジスタＰＲＬ、ＰＲＲのそれよりも小さい。第７の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００６８】
第７の実施形態の動作は、基本的に第１の実施形態と同様である。しかし、第７の実施形態では、電圧検知回路４０が第１および第２の判定ノードＲＬ、ＲＲの電位をアナログ的に検知する。
【００６９】
例えば、基準データの電位が充分に低い場合、第１の判定トランジスタＮＲＬは全てオン状態である。したがって、第１の判定ノードＲＬの電位は、第１の電圧源の電位Ｖｓｓである。第１の基準データの電位が次第に上昇し、基準データの電位よりも低い電位を有するビット線ＢＬ数が増大した場合、第１の判定トランジスタＮＲＬのうちオフするトランジスタ数が増大する。これにより、第１の判定ノードＲＬの電位は、第１の電圧源の電位Ｖｓｓから次第に上昇する。全カラムのビット線ＢＬの電位が基準データの電位よりも低くなった場合、第１の判定トランジスタＮＲＬは全てオフ状態になる。これにより、第１の判定ノードＲＬの電位は、第２の電圧源Ｖｄｄの電位になる。尚、上記の場合、第２の判定ノードＲＲの電位は逆に動作する。即ち、第２の判定ノードＲＲの電位は、基準データの電位の上昇に伴い、第２の電圧源の電位Ｖｄｄから第１の電圧源の電位Ｖｓｓへ低下する。
【００７０】
電圧検知回路４０は、第１および第２の判定ノードＲＬ、ＲＲのアナログ的な電位変化を検知し、これにより、図９に示すような信号量の分布を得る。第７の実施形態において、第１の判定ノードＲＬの電圧は、オンしている第１の判定トランジスタＮＲＬの個数に反比例し、第２の判定ノードＲＲの電圧は、オンしている第２の判定トランジスタＮＲＲの個数に反比例する。
【００７１】
第７の実施形態は、或るワード線に接続された全カラムの信号量の分布を同時に測定することができる。このため、第７の実施形態では、第１の実施形態と同様に測定時間が短縮される。このように、第７の実施形態は、第１の実施形態の効果を得ることができる。さらに、第７の実施形態は、信号量の最大値および最小値を検出するだけでなく、信号量の分布を検出することができる。よって、第７の実施形態は、第６の実施形態の効果をも得ることができる。
【００７２】
以上の実施形態は、バイナリデータを格納するメモリセルについて説明した。しかし、本発明は、多値データを格納するメモリセルに対して容易に適用することができる。この場合、図３または図９に示す情報データの電圧分布が３つ以上になり、基準電圧が２つ以上になる。信号量の測定時には、多値データのうち電圧分布が隣接する２つのデータに対して、上記実施形態による測定を実行すればよい。これにより、該２つのデータに関して、基準電位を設定することができる。他のデータについても同様である。従って、上記実施形態は、多値データメモリにも適用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明に係る第１の実施形態に従ったメモリ装置の構成を示すブロック図。
【図２】センスアンプＳＡおよびダミーセルＤＣの構成を示す回路図。
【図３】０セルの信号量の最大値、１セルの信号量の最小値、および、基準電圧Ｖｒｅｆを示すグラフ。
【図４】本発明に係る第２の実施形態に従ったメモリ装置のブロック図。
【図５】本発明に係る第３の実施形態に従ったメモリ装置のブロック図。
【図６】本発明に係る第４の実施形態に従ったメモリ装置のブロック図。
【図７】本発明に係る第５の実施形態に従ったメモリ装置のブロック図。
【図８】本発明に係る第６の実施形態に従ったメモリ装置のブロック図。
【図９】０セルの信号量の分布、１セルの信号量の分布、および、基準電圧Ｖｒｅｆを示すグラフ。
【図１０】本発明に係る第７の実施形態に従ったメモリ装置のブロック図。
【符号の説明】
【００７４】
ＭＣＡ…メモリセルアレイ
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＳＢＬ、ｂＳＢＬ…センスノード
ＢＬ、ｂＢＬ…ビット線
ＷＬ…ワード線
ＲＬ、ＲＲ…判定ノード
ＮＲＬ、ＮＲＲ…判定トランジスタ
ＰＲＬ，ＰＲＲ…負荷トランジスタ
１０…出力回路
２０…データ判定回路
３０…カウンタ回路
４０…電圧検知回路
【図１】
2010027167.tif 000003
【図２】
2010027167.tif 000004
【図３】
2010027167.tif 000005
【図４】
2010027167.tif 000006
【図５】
2010027167.tif 000007
【図６】
2010027167.tif 000008
【図７】
2010027167.tif 000009
【図８】
2010027167.tif 000010
【図９】
2010027167.tif 000011
【図１０】
2010027167.tif 000012