(57)【要約】      （修正有）【課題】電力消費を抑えつつ放電を確実に生起させることが可能なプラズマディスプレイパネルの駆動方法を提供する。【解決手段】サブフィールド群内において、入力映像信号に基づく各画素毎の輝度の階調に対応した１のサブフィールド及び当該１のサブフィールドに後続する少なくとも１の後続サブフィールドの各々で、放電セルを発光状態から消灯状態（又は消灯状態から発光状態）に遷移させるべき駆動パルスをプラズマディスプレイパネル５０に印加する。この際、互いに隣接する放電セル各々の内の一方の放電セルに上記駆動パルスが印加され、且つ他方の放電セルに駆動パルスが印加されない状態となる箇所を回避するように、駆動パルスの印加を行うべき上記後続サブフィールドを決定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
画素に対応した放電セルの複数がマトリクス状に配置されているプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドにて駆動するプラズマディスプレイパネルの駆動方法であって、
前記単位表示期間内において連続するＭ個（Ｍは２以上の整数）のサブフィールドからなるサブフィールド群内の先頭のサブフィールドのみで全ての前記放電セルを発光状態及び消灯状態の内の一方の状態に初期化するリセット行程と、
前記サブフィールド群内において、前記入力映像信号に基づく各画素毎の輝度の階調に対応した１のサブフィールドで前記放電セルの状態を前記発光状態及び前記消灯状態の内の他方の状態に遷移させるべき駆動パルスを前記放電セルに印加した後、前記１のサブフィールドの後方に配置されている少なくとも１の後続サブフィールドにて当該放電セルに対して前記駆動パルスを印加するアドレス行程と、を有し、
前記アドレス行程では、互いに隣接する前記放電セル各々の内の一方の放電セルに前記駆動パルスが印加され、且つ他方の放電セルには前記駆動パルスが印加されない状態を回避するように前記駆動パルスの印加を行うべき前記後続サブフィールドの内のいずれかを決定することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記一方の放電セルと前記他方の放電セルは、互いに前記画面内の水平方向において隣接する放電セルであることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記一方の放電セルと前記他方の放電セルは、互いに前記画面内の垂直方向において隣接する放電セルであることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
画素に対応した放電セルの複数がマトリクス状に配置されているプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドにて駆動するプラズマディスプレイパネルの駆動方法であって、
前記単位表示期間内において連続するＭ個（Ｍは２以上の整数）のサブフィールドからなるサブフィールド群内の先頭のサブフィールドのみで全ての前記放電セルを発光状態及び消灯状態の内の一方の状態に初期化するリセット行程と、
前記サブフィールド群内において、前記入力映像信号に基づく各画素毎の輝度の階調に対応した１のサブフィールドで前記放電セルの状態を前記発光状態及び前記消灯状態の内の他方の状態に遷移させるべき駆動パルスを前記放電セルに印加した後、前記１のサブフィールドの後方に配置されている少なくとも１の後続サブフィールドにて当該放電セルに対して前記駆動パルスを印加するアドレス行程と、を有し、
前記アドレス行程では、前記後続サブフィールドにおいて、互いに隣接する前記放電セル各々の内の一方の放電セルに前記駆動パルスが印加され、且つ他方の放電セルに前記駆動パルスが印加されない状態となる場合には、前記他方の放電セルに対して強制的に前記駆動パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項５】
前記一方の放電セルと前記他方の放電セルは、互いに前記画面内の水平方向において隣接する放電セルであることを特徴とする請求項４に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記一方の放電セルと前記他方の放電セルは、互いに前記画面内の垂直方向において隣接する放電セルであることを特徴とする請求項４に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型の画像表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルを搭載したプラズマディスプレイ装置が製品化されている。プラズマディスプレイパネル（以下、ＰＤＰと称する）には、アドレス電極としての複数の列電極と、列電極と直交して配列されている複数の行電極対とが形成されており、各行電極対と列電極との交叉部に画素に対応した放電セルが形成されている。
【０００３】
プラズマディスプレイ装置においては、このようなＰＤＰに対してサブフィールド法に従った階調駆動を実施する。サブフィールド法による階調駆動では、各フィールド（又はフレーム）毎に複数のサブフィールドの各々において、入力映像信号に基づき各放電セルを選択的に放電させて点灯モード及び消灯モードのいずれか一方に設定する画素データ書込行程と、点灯モードに設定されている放電セルのみを繰り返し放電発光させる維持発光行程とを実施する。尚、画素データ書込行程では、上記の如き放電を生起させるべき放電セルが属する列電極に対しては、例えば高電圧の画素データパルスを印加し、放電を生起させない放電セルが属する列電極に対しては低電圧の画素データパルスを印加することにより、各放電セル毎に選択的に放電を生起させる。
【０００４】
ここで、１フィールド表示期間内の先頭のサブフィールドのみで全放電セルをリセット放電させて点灯モードの状態に初期化し、その後の１のサブフィールドの画素データ書込行程のみで各放電セルに対して選択的に放電（選択消去放電）を生起させてこれを消灯モードの状態に遷移させるようにした駆動方法が提案された（例えば、特許文献１の図１７参照）。かかる駆動方法によれば、各放電セルは、先頭のサブフィールドにおいて点灯モードに初期化されてから、上記の如き選択消去放電によって消灯モードの状態に遷移するまでの間に存在するサブフィールド各々の維持発光行程にて連続して発光する。
【０００５】
しかしながら、画素データ書込行程において放電セルを消灯モードに設定させるべく、その放電セルが属する列電極に高電圧の画素データパルスを印加しても、上記選択消去放電が正しく生起されない場合が生じた。
【０００６】
そこで、消灯モードに設定すべき放電セルに対しては、選択消去放電を生起させる画素データパルスを、連続したサブフィールド各々の画素データ書込行程にて繰り返し印加することにより選択消去放電の機会を増加させて、この放電を確実に生起させるようにした駆動方法が提案された（例えば特許文献１の図２９参照）。
【０００７】
ところが、このような駆動方法を採用すると、表示すべき画像の絵柄によっては無効電力の消費量が増大するという問題が生じた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２３１３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、電力消費を抑えつつ放電を確実に生起させることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、画素に対応した放電セルの複数がマトリクス状に配置されているプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドにて駆動するプラズマディスプレイパネルの駆動方法であって、前記単位表示期間内において連続するＭ個（Ｍは２以上の整数）のサブフィールドからなるサブフィールド群内の先頭のサブフィールドのみで全ての前記放電セルを発光状態及び消灯状態の内の一方の状態に初期化するリセット行程と、前記サブフィールド群内において、前記入力映像信号に基づく各画素毎の輝度の階調に対応した１のサブフィールドで前記放電セルの状態を前記発光状態及び前記消灯状態の内の他方の状態に遷移させるべき駆動パルスを前記放電セルに印加した後、前記１のサブフィールドの後方に配置されている少なくとも１の後続サブフィールドにて当該放電セルに対して前記駆動パルスを印加するアドレス行程と、を有し、前記アドレス行程では、互いに隣接する前記放電セル各々の内の一方の放電セルに前記駆動パルスが印加され、且つ他方の放電セルには前記駆動パルスが印加されない状態を回避するように前記駆動パルスの印加を行うべき前記後続サブフィールドの内のいずれかを決定する。
【００１１】
請求項４記載によるプラズマディスプレイパネルの駆動方法は、画素に対応した放電セルの複数がマトリクス状に配置されているプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドにて駆動するプラズマディスプレイパネルの駆動方法であって、前記単位表示期間内において連続するＭ個（Ｍは２以上の整数）のサブフィールドからなるサブフィールド群内の先頭のサブフィールドのみで全ての前記放電セルを発光状態及び消灯状態の内の一方の状態に初期化するリセット行程と、前記サブフィールド群内において、前記入力映像信号に基づく各画素毎の輝度の階調に対応した１のサブフィールドで前記放電セルの状態を前記発光状態及び前記消灯状態の内の他方の状態に遷移させるべき駆動パルスを前記放電セルに印加した後、前記１のサブフィールドの後方に配置されている少なくとも１の後続サブフィールドにて当該放電セルに対して前記駆動パルスを印加するアドレス行程と、を有し、前記アドレス行程では、前記後続サブフィールドにおいて、互いに隣接する前記放電セル各々の内の一方の放電セルに前記駆動パルスが印加され、且つ他方の放電セルに前記駆動パルスが印加されない状態となる場合には、前記他方の放電セルに対して強制的に前記駆動パルスを印加する。
【図面の簡単な説明】
【００１２】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
【図２】各階調毎の画素駆動データＧＤ及びＧＤＡのビットパターンと、発光駆動パターンとを示す図である。
【図３】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図４】図３に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図５】連続アクセス回数が２回である場合に生成される各階調毎の画素駆動データＧＤＡのビットパターンと、その発光駆動パターンとを示す図である。
【図６】互いに上下方向に隣接する放電セルＰＣ1,1〜ＰＣ3,1を夫々第８階調、第４階調、第６階調を表す画素駆動データに応じて駆動した際の発光駆動パターンを示す図である。
【図７】図６に示される状態において、放電セルＰＣ1,1の真下に隣接する放電セルＰＣ2,1に対応した画素駆動データに対してトグル補正を行った際の発光駆動パターンを示す図である。
【図８】図７に示される状態において、放電セルＰＣ2,1の真下に隣接する放電セルＰＣ3,1に対応した画素駆動データに対してトグル補正を行った際の発光駆動パターンを示す図である。
【図９】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の他の構成を示す図である。
【図１０】互いに左右方向に隣接する放電セルＰＣ1,1〜ＰＣ1,3を夫々第８階調、第４階調、第６階調を表す画素駆動データに応じて駆動した際の発光駆動パターンを示す図である。
【図１１】図１０に示される状態において、放電セルＰＣ1,1の右方向に隣接する放電セルＰＣ1,2に対応した画素駆動データに対してトグル補正を行った際の発光駆動パターンを示す図である。
【図１２】図１１に示される状態において、放電セルＰＣ1,2の右方向に隣接する放電セルＰＣ1,3に対応した画素駆動データに対してトグル補正を行った際の発光駆動パターンを示す図である。
【発明を実施するための形態】
【００１３】
サブフィールド群内において、入力映像信号に基づく各画素毎の輝度の階調に対応した１のサブフィールド及び当該１のサブフィールドに後続する少なくとも１の後続サブフィールドの各々で、放電セルを発光状態から消灯状態（又は消灯状態から発光状態）に遷移させるべき駆動パルスをプラズマディスプレイパネルに印加する。この際、互いに隣接する放電セル各々の内の一方の放電セルに上記駆動パルスが印加され、且つ他方の放電セルに駆動パルスが印加されない状態となる箇所を回避するように、駆動パルスの印加を行うべき上記後続サブフィールドを決定する。かかる駆動によれば、アドレス行程において、互いに隣接する放電セル各々の内の一方が放電し、他方が放電しないことに起因する無効電力の発生を抑制させることが可能となる。よって、電力消費量を抑制させつつも、アドレス放電を確実に生起させることが可能になる。
【実施例】
【００１４】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１５】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、駆動部（駆動制御部１、Ａ／Ｄ変換部２、画素駆動データ変換部３、連続アクセス補正部４、１Ｈ遅延部５、トグル検出部６、トグル補正部７、メモリ８、アドレスドライバ９、Ｘ電極ドライバ１０及びＹ電極ドライバ１１）と、からなる。
【００１６】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、放電に伴って赤色、緑色、又は青色で発光する蛍光体層（図示せぬ）を備えた放電セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１７】
Ａ／Ｄ変換部２は、入力映像信号を各放電セルＰＣ毎にその輝度レベルを例えば８ビットで表す画素データＰＤに変換して、画素駆動データ変換部３に供給する。
【００１８】
画素駆動データ変換部３は、各放電セルＰＣ毎の画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。先ず、誤差拡散処理では、画素駆動データ変換部３は、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、画素駆動データ変換部３は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。次に、画素駆動データ変換部３は、上記ディザ加算画素データの上位４ビット分を、図２に示す如き、全輝度範囲（輝度０〜２５５）を１５段階にて表す４ビットの多階調化画素データＰＤSに変換する。更に、画素駆動データ変換部３は、かかる多階調化画素データＰＤSを図２に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。尚、図２において、画素駆動データＧＤの第１〜第１４ビットは、夫々後述するが如きサブフィールドＳＦ１〜ＳＦ１４に対応しており、その対応するサブフィールドＳＦのアドレス行程（後述する）において放電セルをアドレス放電させるか否かを指定するものである。すなわち、画素駆動データ変換部３は、図２に示す如く最低輝度を表す第１階調及び最大輝度を表す第１５階調を除き、サブフィールドＳＦ１〜ＳＦ１４の内の１のＳＦに対応したビット桁だけアドレス放電を生起させることを示す論理レベル「１」、その他のビット桁は全て論理レベル「０」となる１４ビットの画素駆動データＧＤを生成するのである。
【００１９】
画素駆動データ変換部３は、かかる画素駆動データＧＤを連続アクセス補正部４に供給する。
【００２０】
連続アクセス補正部４は、予め設定されている連続アクセス回数情報ＡＱに基づき、画素駆動データＧＤを以下の如く補正して画素駆動データＧＤＡを得る。
【００２１】
すなわち、連続アクセス補正部４は、先ず、画素駆動データＧＤにおける第２〜第１４ビットの内で、アドレス放電を生起させることを示す論理レベル「１」となっているビット桁を検出する。次に、連続アクセス補正部４は、この検出したビット桁に対応したサブフィールドＳＦN（Ｎ：２〜１３の整数）から、連続アクセス回数情報ＡＱによって示される連続アクセス回数ｔの分だけ後方に配置されているＳＦ(N+t)までの各サブフィールドに対応した各ビット桁を論理レベル「１」に置換したものを画素駆動データＧＤＡとする。
【００２２】
例えば、連続アクセス回数情報ＡＱにて示される連続アクセス回数ｔが「２」である場合に、図２に示す如き第４階調に対応した１４ビットの画素駆動データＧＤ、つまり、
ＧＤ：[１００１００００００００００]
が供給されると、連続アクセス補正部４は、先ず、かかる画素駆動データＧＤの第２〜第１４ビットの内で第４ビットが論理レベル「１」であることを検出する。次に、連続アクセス補正部４は、この第４ビットに対応したサブフィールドＳＦ４から、「２」つ分だけ後方に配置されているＳＦ６までの各サブフィールドに対応した第５及び第６ビットを共に論理レベル「１」に置換して、
ＧＤＡ：[１００１１１００００００００]
なる画素駆動データＧＤＡを得る。
【００２３】
尚、連続アクセス回数情報ＡＱにて示される連続アクセス回数ｔが「２」である際に、図２に示す如き第１３階調に対応した１４ビットの画素駆動データＧＤ、つまり、
ＧＤ：[１０００００００００００１０]
が供給された場合、第１３ビットが論理レベル「１」となっているので、その「２」つ分だけ後方に配置されているサブフィールドは存在しない。よって、このような場合には、連続アクセス補正部４は、供給された画素駆動データＧＤをそのまま画素駆動データＧＤＡとするか、又はＳＦ１４に対応した第１４ビットを論理レベル「１」に置換して画素駆動データＧＤＡとする。
【００２４】
又、連続アクセス補正部４は、画素駆動データＧＤが図２に示す如き最低輝度を表す第１階調に対応したものである場合には、サブフィールドＳＦ２から、連続アクセス回数情報ＡＱによって示される連続アクセス回数ｔの分だけ後方に配置されているＳＦ(N+t)までの各サブフィールドに対応した各ビット桁を論理レベル「１」に置換したものを画素駆動データＧＤＡとする。
【００２５】
連続アクセス補正部４は、上述した如き画素駆動データＧＤＡをトグル検出部６及びトグル補正部７に供給する。
【００２６】
トグル検出部６は、画素駆動データＧＤＡと、１Ｈ遅延部５から供給された画素駆動データＧＤＢ、つまり、このＧＤＡに対応した放電セルの真上又は真下に隣接している放電セルに対応した画素駆動データとを同一ビット桁同士で比較し、両者が互いに異なる論理レベルとなっている状態となるビット桁を検出する。トグル検出部６は、画素駆動データＧＤＡ（ＧＤＢ）における第１〜第１４ビットの内で、トグル状態となるビット桁を示すトグル検出情報ＴＧをトグル補正部７に供給する。
【００２７】
例えば、画素駆動データＧＤＡ及びＧＤＢが夫々、
ＧＤＢ：[１００００００１１１００００]
ＧＤＡ：[１００１１１００００００００]
である場合、トグル検出部６は、第４〜第６ビット、及び第８〜第１０ビットが夫々トグル状態となっていることを示すトグル検出情報ＴＧをトグル補正部７に供給する。
【００２８】
トグル補正部７は、各放電セルに対応した画素駆動データＧＤＡ毎に、先ず、その画素駆動データＧＤＡにおける第２〜第１４ビットの内で、論理レベル「１」となっているビット桁よりも後方のビット桁に属するビット群をトグル補正候補ビット群として選出する。そして、トグル補正部７は、このトグル補正候補ビット群中から、上記トグル検出情報ＴＧにて示されるトグル状態にあるビット桁の論理レベルを強制的に論理レベル「１」に置換したものを画素駆動データＧＧＤとして、１Ｈ遅延部５及びメモリ８に供給する。
【００２９】
例えば、画素駆動データＧＤＡ及びＧＤＢが夫々上述した如きビットパターン（第１〜第１４ビット）を有する場合、第４〜第６ビットが論理レベル１となっていることから、トグル補正部７は、第７ビット以降のビット群、つまり第７ビット〜第１４ビットをトグル補正候補ビット群とし、画素駆動データＧＤＡに対してトグル補正を行う。つまり、この際、トグル補正部７は、画素駆動データＧＤＡの第７〜第１４ビットからなるトグル補正候補ビット群中から、トグル検出情報ＴＧにて示される第８〜第１０ビットを全て論理レベル「１」に置換した、以下の如き画素駆動データＧＧＤを１Ｈ遅延部５及びメモリ８に供給する。
【００３０】
ＧＧＤ：[１００１１１０１１１００００]
１Ｈ遅延部５は、画素駆動データＧＧＤを、入力映像信号における１水平走査期間分だけ遅延させたものを画素駆動データＧＤＢとして、上記トグル検出部６に供給する。すなわち、トグル検出部６には、画素駆動データＧＤＡ（連続アクセス補正部４による補正後のデータ）に対応した放電セルの真上又は真下に隣接する放電セルに対応した画素駆動データ（トグル補正部７による補正後のデータ）が、画素駆動データＧＤＢとして供給される。
【００３１】
メモリ８は、各放電セルに対応した画素駆動データＧＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各放電セルに対応した(ｎ×ｍ)個分の画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)の書き込みが終了すると、メモリ８は、以下の如き読み出し動作を行う。
【００３２】
先ず、メモリ８は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第１ビットを画素駆動データビットＤＢ(1,1)〜ＲＤＢ(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ９に供給する。次に、メモリ８は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第２ビットを画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ９に供給する。以下、同様にして、メモリ８は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ９に供給する。
【００３３】
駆動制御部１は、図３に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ１０、Ｙ電極ドライバ１１及びアドレスドライバ９からなるパネルドライバに供給する。すなわち、駆動制御部１は、図３に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御部１は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００３４】
パネルドライバ、すなわち、Ｘ電極ドライバ１０、Ｙ電極ドライバ１１及びアドレスドライバ９は、駆動制御部１から供給された各種制御信号に応じて、図４に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００３５】
図４においては、図３に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００３６】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ１１が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰY1のピーク電位は、上記サスティンパルスのピーク電位よりも高電位である。又、この間、アドレスドライバ９は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰY1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３７】
又、リセット行程Ｒの前半部では、Ｘ電極ドライバ１０が、かかるリセットパルスＲＰY1と同一極性であり、且つ、上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００３８】
次に、サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ１１が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰY2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。更に、リセット行程Ｒの後半部では、Ｘ電極ドライバ１０が、正極性の所定のベース電位を有するベースパルスＢＰ+を全ての行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰY2及び正極性のベースパルスＢＰ+の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰY2及びベースパルスＢＰ+各々のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰY2における負のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷWでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰY2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３９】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、Ｙ電極ドライバ１１が、図４に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ１０は、リセット行程Ｒの後半部で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+をこの選択書込アドレス行程ＷWにおいても引き続き行電極Ｘ1〜Ｘn各々に印加する。尚、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【００４０】
更に、この選択書込アドレス行程ＷWでは、アドレスドライバ９が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ９は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ９は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びベースパルスＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+に基づく電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００４１】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ１１が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ１０は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ９は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層から発せられる光がＰＤＰ５０の前面透明基板（図示せぬ）を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ１１は、図４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４２】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ１１が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図４に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ１０は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ９は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ９は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ９は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４３】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ１０及びＹ電極ドライバ１１が、図４に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体から照射される光が前面透明基板を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ１１は、図４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４４】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ１１は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４５】
このように、図３に示す発光駆動シーケンスに従って、１フィールド表示期間内において図４に示す如く各種駆動パルスを印加することにより、図２に示す如く、全輝度範囲（輝度０〜２５５）を１５段階で表す駆動を実行する。
【００４６】
かかる駆動によると、図２に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内で、表現すべき輝度の階調（第２〜第１４階調）に対応した１のＳＦの選択消去アドレス行程ＷOにおいて、最初の選択消去アドレス放電が生起される（黒丸にて示す）。かかる選択消去アドレス放電に応じて放電セルＰＣは消灯モードの状態に遷移し、その後、放電セルＰＣを点灯モードの状態に遷移させる為の放電を生起させる駆動が為されないことから、最後尾のサブフィールドＳＦ１４までの間、この放電セルＰＣは消灯モードの状態を維持する。従って、放電セルＰＣは、先頭のサブフィールドから、表現すべき輝度の階調に対応した分だけ、連続したサブフィールドの各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図２に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現されるのである。
【００４７】
ここで、図２に示される駆動では、１フィールド（フレーム）表示期間内において最初に生起されるべき選択消去アドレス放電（黒丸にて示す）が正しく生起されなかった場合に備え、その直後のサブフィールドの選択消去アドレス行程ＷDにて、選択消去アドレス放電を生起させる為の高電圧の画素データパルスを強制的に印加するようにしている。すなわち、このような画素データパルスを強制的に印加させるべく、連続アクセス補正部４にて、画素駆動データＧＤの補正を行うのである。例えば、連続アクセス回数情報ＡＱにて示される連続アクセス回数が２回である場合、連続アクセス補正部４は、画素駆動データＧＤ中において論理レベル１となるビット桁に後続する２つのビット桁各々の論理レベルを強制的に論理レベル「１」に置換する。すなわち、連続アクセス補正部４は、第１階調〜第１５階調各々に対応したビットパターンを有する画素駆動データＧＤを、夫々図５に示す如きビットパターンを有する画素駆動データＧＤＡに補正するのである。これにより、例えば、放電セルＰＣを第３階調に対応した輝度で発光させる場合、この画素駆動データＧＤＡによれば、図５に示す如くサブフィールドＳＦ３のみならず、ＳＦ３に後続するＳＦ４及びＳＦ５各々の選択消去アドレス行程ＷDにおいても同様に放電セルを選択消去アドレス放電させるべき駆動が為される。よって、サブフィールドＳＦ３の選択消去アドレス行程ＷDにて所定強度よりも微弱な選択消去アドレス放電が生起されたが故に放電セルを消灯モードに遷移させることができなくなってしまっても、この放電に伴って発生した荷電粒子により、その直後のＳＦ４又はＳＦ５では所定強度の選択消去アドレス放電を生起させることが可能となる。従って、初回の選択消去アドレス放電が不完全である為に放電セルがサブフィールドＳＦ１〜ＳＦ１４に亘り点灯モードの状態に固定されてしまう場合、つまり最高輝度を表す第１５階調の輝度で放電セルが発光する場合に比して、入力映像信号に基づく画像の輝度に対する輝度差が少なくなり、画質劣化が抑制されるようになる。
【００４８】
ところで、ＰＤＰ５０を駆動するにあたり、互いに上下方向に隣接する放電セルＰＣの内の一方の放電セルＰＣでは選択消去アドレスが生起され、その間、他方の放電セルＰＣでは選択消去アドレスが生起されない状態（以降、縦トグル状態と称する）となる場合には、この縦トグル状態となる箇所が多いほど、アドレスドライバ９での無効電力の消費量が増大することが確認された。
【００４９】
例えば、図１に示す如きＰＤＰ５０の放電セルＰＣ1,1を第８階調、このＰＣ1,1の真下に隣接する放電セルＰＣ2,1を第４階調、このＰＣ2,1の真下に隣接する放電セルＰＣ3,1を第６階調で夫々発光させるにあたり、図５に示す画素駆動データＧＤＡに従ってＰＤＰ５０を駆動すると、図６の破線枠にて囲まれた箇所で夫々上記の如き縦トグル状態となる。
【００５０】
そこで、このような縦トグル状態となる箇所を減らして無効電力の消費を低減させるべく、図１に示すプラズマディスプレイ装置には、トグル検出部６及びトグル補正部７が搭載されている。
【００５１】
この際、トグル検出部６には、先ず、放電セルＰＣ1,1に対応した第８階調を表す画素駆動データとして画素駆動データＧＤＢ、その真下に隣接する放電セルＰＣ2,1に対応した第４階調を表す画素駆動データとして画素駆動データＧＤＡが供給される。これら第８階調及び第４階調を表す画素駆動データを互いに同一のビット桁同士で比較した場合、図６に示すように、第１〜第１４ビットの内で、破線枠にて囲まれた、第４〜第６ビット及び第８〜第１０ビットにおいて互いの論理レベルが反転しているトグル状態となる。よって、トグル検出部６は、第４〜第６ビット及び第８〜第１０ビットを示すトグル検出情報ＴＧをトグル補正部７に供給する。この際、トグル補正部７は、先ず、図６に示すように、放電セルＰＣ2,1に対応した画素駆動データＧＤＡにおいて論理レベル「１」となるビット桁は第４〜第６ビットであることから、第７ビット以降、つまり第７〜第１４ビットをトグル補正候補ビット群とする。そして、トグル補正部７は、かかるトグル補正候補ビット群中において、上記トグル検出情報ＴＧにて示される第８〜第１０ビットを論理レベル「１」に置換したものを、図７に示すように、放電セルＰＣ2,1に対応した画素駆動データＧＤＤとして得る。よって、放電セルＰＣ2,1では、図７に示すように、サブフィールドＳＦ４〜ＳＦ６のみならず、ＳＦ８〜ＳＦ１０各々の選択消去アドレス行程ＷDにおいても同様に、選択消去アドレス放電を生起させるべき駆動、つまり強制的に高電圧の画素データパルスを列電極に印加すべき駆動が為される。これにより、互いに上下方向に隣接する放電セルＰＣ1,1及びＰＣ2,1同士において、図６の場合ではサブフィールドＳＦ４〜ＳＦ６及びＳＦ８〜ＳＦ１０にて縦トグル状態となっていたものが、図７に示すようにサブフィールドＳＦ４〜ＳＦ６だけとなる。よって、縦トグル状態となる箇所が減少した分だけ無効電力による電力消費が削減される。尚、このトグル補正の施された、放電セルＰＣ2,1に対応した画素駆動データＧＤＤは、１水平走査期間だけ遅延された後、画素駆動データＧＤＢとしてトグル検出部６に供給される。この間、トグル検出部６には、放電セルＰＣ3,1に対応した画素駆動データＧＤＡが供給される。よって、これら放電セルＰＣ3,1に対応した画素駆動データＧＤＡ及び放電セルＰＣ2,1に対応した画素駆動データＧＤＢを同一のビット桁同士で比較した場合、図７の破線枠に示すように、第４、５、７、９及び１０ビットにおいて互いの論理レベルが反転しているトグル状態となる。よって、トグル検出部６は、これら第４、５、７、９及び１０ビットを示すトグル検出情報ＴＧをトグル補正部７に供給する。この際、トグル補正部７は、先ず、放電セルＰＣ3,1に対応した画素駆動データＧＤＡにおいて論理レベル「１」となるビット桁は第６〜第８ビットであることから、第９ビット以降、つまり第９〜第１４ビットをトグル補正候補ビット群とする。そして、トグル補正部７は、かかるトグル補正候補ビット群中において、上記トグル検出情報ＴＧにて示される第９及び第１０ビットを論理レベル「１」に置換したものを、図８に示すように、放電セルＰＣ3,1に対応した画素駆動データＧＤＤとして得る。よって、放電セルＰＣ3,1では、図８に��すように、サブフィールドＳＦ６〜ＳＦ８のみならず、ＳＦ９及びＳＦ１０各々の選択消去アドレス行程ＷDにおいても同様に、選択消去アドレス放電を生起させるべき駆動、つまり強制的に高電圧の画素データパルスを列電極に印加すべき駆動が為される。これにより、互いに上下方向に隣接する放電セルＰＣ2,1及びＰＣ3,1同士において、図６の場合ではサブフィールドＳＦ４、ＳＦ５、ＳＦ７及びＳＦ８にて縦トグル状態となっていたものが、図８に示すようにサブフィールドＳＦ４、ＳＦ５及びＳＦ７だけとなる。よって、縦トグル状態となる箇所が減少した分だけ無効電力による電力消費が削減される。
【００５２】
尚、上記実施例では、上下方向に隣接する放電セル同士によるトグル状態の発生箇所を減らすことにより、アドレスドライバ９での無効電力消費を低減させているが、左右方向に隣接する放電セル同士のトグル状態（以下、横トグル状態と称する）の発生箇所を減らすことによっても、このような無効電力消費量を低減できることが確認された。
【００５３】
図９は、かかる点に鑑みて為された本発明の他の実施例によるプラズマディスプレイ装置の構成を示す図である。
【００５４】
尚、図９に示す構成では、図１に示される１Ｈ遅延部５に代わり１画素遅延部１５を採用した点を除く他の構成及びＰＤＰ５０に対する駆動方法は、図１に示されるものと同一である。
【００５５】
よって、以下に、１画素遅延部１５を採用したことによって、図９に示すトグル検出部６及びトグル補正部７にて為される動作について説明する。
【００５６】
１画素遅延部１５は、トグル補正部７から供給された各画素（放電セル）毎の画素駆動データＧＤＤを、１画素分のデータの供給周期、つまり上記Ａ／Ｄ変換部２における各画素毎のサンプリング周期の分だけ遅延させたものを、画素駆動データＧＤＢとしてトグル検出部６に供給する。よって、トグル検出部６には、画素駆動データＧＤＡ（連続アクセス補正部４による補正後のデータ）に対応した放電セルの右又は左方向に隣接する放電セルに対応した画素駆動データ（トグル補正部７による補正後のデータ）が、画素駆動データＧＤＢとして供給される。
【００５７】
トグル検出部６は、画素駆動データＧＤＡと、１画素遅延部１５から供給された画素駆動データＧＤＢ、つまりこのＧＤＡに対応した放電セルの右又は左方向に隣接している放電セルに対応した画素駆動データと、を同一ビット桁同士で比較し、両者が互いに異なる論理レベルとなっている状態（以下、トグル状態と称する）となるビット桁を検出する。そして、トグル検出部６は、画素駆動データＧＤＡ（ＧＤＢ）における第１〜第１４ビットの内で、トグル状態となるビット桁を示すトグル検出情報ＴＧをトグル補正部７に供給する。
【００５８】
トグル補正部７は、各放電セルに対応した画素駆動データＧＤＡ毎に、先ず、その画素駆動データＧＤＡにおける第２〜第１４ビットの内で、論理レベル「１」となっているビット桁よりも後方のビット桁に属するビット群をトグル補正候補ビット群として選出する。そして、トグル補正部７は、このトグル補正候補ビット群中から、上記トグル検出情報ＴＧにて示されるトグル状態にあるビット桁の論理レベルを強制的に論理レベル「１」に置換したものを画素駆動データＧＧＤとして、１画素遅延部１５及びメモリ８に供給する。
【００５９】
ここで、例えば、図９に示す如きＰＤＰ５０の放電セルＰＣ1,1を第８階調、このＰＣ1,1の右方向に隣接する放電セルＰＣ1,2を第４階調、このＰＣ1,2の右方向に隣接する放電セルＰＣ1,3を第６階調で夫々発光させるにあたり、図５に示す画素駆動データＧＤＡに従ってＰＤＰ５０を駆動すると、図１０の破線枠にて囲まれた箇所で横トグル状態となる。
【００６０】
この際、トグル検出部６には、先ず、放電セルＰＣ1,1に対応した第８階調を表す画素駆動データとして画素駆動データＧＤＢ、このＰＣ1,1の右側に隣接する放電セルＰＣ1,2に対応した第４階調を表す画素駆動データとして画素駆動データＧＤＡが供給される。これら第８階調及び第４階調を夫々表す画素駆動データを互いに同一のビット桁同士で比較した場合、図１０に示すように、第１〜第１４ビットの内で、破線枠にて囲まれた、第４〜第６ビット及び第８〜第１０ビットにおいて互いの論理レベルが反転しているトグル状態となる。よって、トグル検出部６は、第４〜第６ビット及び第８〜第１０ビットを示すトグル検出情報ＴＧをトグル補正部７に供給する。この際、トグル補正部７は、先ず、図１０に示すように、放電セルＰＣ1,2に対応した画素駆動データＧＤＡにおいて論理レベル「１」となるビット桁は第４〜第６ビットであることから、第７ビット以降、つまり第７〜第１４ビットをトグル補正候補ビット群とする。そして、トグル補正部７は、かかるトグル補正候補ビット群中において、上記トグル検出情報ＴＧにて示される第８〜第１０ビットを論理レベル「１」に置換したものを、図１１に示すように、放電セルＰＣ1,2に対応した画素駆動データＧＤＤとして得る。よって、放電セルＰＣ1,2では、図１１に示すように、サブフィールドＳＦ４〜ＳＦ６のみならず、ＳＦ８〜ＳＦ１０各々の選択消去アドレス行程ＷDにおいても同様に、選択消去アドレス放電を生起させるべき駆動、つまり、強制的に高電圧の画素データパルスを列電極に印加すべき駆動が為される。これにより、互いに左右方向に隣接する放電セルＰＣ1,1及びＰＣ1,2同士において、図１０の場合ではサブフィールドＳＦ４〜ＳＦ６及びＳＦ８〜ＳＦ１０にてトグル状態となっていたものが、図１１に示す如くサブフィールドＳＦ４〜ＳＦ６だけとなる。よって、互いに左右方向に隣接する放電セルＰＣ同士による横トグル状態の発生箇所が少なくなり、その分だけ無効電力による電力消費が削減される。尚、このトグル補正の施された、放電セルＰＣ1,2に対応した画素駆動データＧＤＤは、１画素分のデータの供給周期の期間だけ遅延された後、画素駆動データＧＤＢとしてトグル検出部６に供給される。この間、トグル検出部６には、放電セルＰＣ1,2の右方向に隣接する放電セルＰＣ1,3に対応した画素駆動データＧＤＡが供給される。よって、これら放電セルＰＣ1,3に対応した画素駆動データＧＤＡ及び放電セルＰＣ1,2に対応した画素駆動データＧＤＢを同一のビット桁同士で比較した場合、図１１の破線枠に示すように、第４、５、７、９及び１０ビットにおいて互いの論理レベルが反転しているトグル状態となる。従って、トグル検出部６は、これら第４、５、７、９及び１０ビットを示すトグル検出情報ＴＧをトグル補正部７に供給する。この際、トグル補正部７は、先ず、放電セルＰＣ1,3に対応した画素駆動データＧＤＡにおいて論理レベル「１」となるビット桁は第６〜第８ビットであることから、第９ビット以降、つまり第９〜第１４ビットをトグル補正候補ビット群とする。そして、トグル補正部７は、かかるトグル補正候補ビット群中において、上記トグル検出情報ＴＧにて示される第９及び第１０ビットを論理レベル「１��に置換したものを、図１２に示すように、放電セルＰＣ1,3に対応した画素駆動データＧＤＤとして得る。よって、放電セルＰＣ1,3では、図１２に示すように、サブフィールドＳＦ６〜ＳＦ８のみならず、ＳＦ９及びＳＦ１０各々の選択消去アドレス行程ＷDにおいても同様に、選択消去アドレス放電を生起させるべき駆動、つまり強制的に高電圧の画素データパルスを列電極に印加すべき駆動が為される。これにより、互いに左右方向に隣接する放電セルＰＣ1,2及びＰＣ1,3同士において、図１０の場合ではサブフィールドＳＦ４、ＳＦ５、ＳＦ７及びＳＦ８にて横トグル状態となっていたものが、図１２に示すようにサブフィールドＳＦ４、ＳＦ５及びＳＦ７だけとなる。よって、横トグル状態となる箇所が減少した分だけ無効電力による電力消費が削減される。
【００６１】
尚、上記実施例では、図３に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動するようにしているが、ＰＤＰ５０を駆動する方法はこれに限定されない。
【００６２】
例えば、図３に示す発光駆動シーケンスでは、入力映像信号に応じて各放電セルの状態（点灯モード、消灯モード）を設定するアドレス行程として、先頭のＳＦ１では選択書込アドレス行程ＷW、ＳＦ２〜ＳＦ１４では選択消去アドレス行程ＷDを実施しているが、全ＳＦで選択書込アドレス行程ＷW、或いは全ＳＦで選択消去アドレス行程ＷDを実施するようにしても良い。この際、かかるアドレス行程として、全てのサブフィールドＳＦ１〜ＳＦ１４各々で選択書込アドレス行程ＷWを採用する場合には、先頭のサブフィールドＳＦ１のリセット行程Ｒでは、全ての放電セルＰＣを消灯モードの状態に初期化すべきリセット放電を生起させる。一方、全てのサブフィールドＳＦ１〜ＳＦ１４各々で選択消去アドレス行程ＷDを採用する場合には、先頭のサブフィールドＳＦ１のリセット行程Ｒでは、全ての放電セルＰＣを点灯モードの状態に初期化すべきリセット放電を生起させる。
【００６３】
又、上記実施例においては、縦トグル状態の補正を行う構成（図１）、横トグル状態の補正を行う構成（図９）を夫々個別に示したが、これら縦トグル状態の補正及び横トグル状態の補正を共に実行するようにしても良い。
【符号の説明】
【００６４】
１      駆動制御部
４      連続アクセス補正部
６      トグル検出部
７      トグル補正部７
５０    ＰＤＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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