(57)【要約】【課題】プレート線と各メモリセルブロックとの間の配線およびビット線の配線の設計を容易化し、微細化に適した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、並列接続されたセルトランジスタおよび強誘電体キャパシタがセルを成し、セルが直列接続されて第１から第８のセルブロックを成し、該セルブロックは、同一のワード線に接続され、該セルブロックの一端はブロック選択トランジスタを介してビット線に接続され、該セルブロックの他端は互いに異なるプレート線に接続され、動作時において、第１から第４のビット線のうちの１本のビット線、および、第５から第８のビット線のうち１本のビット線が選択的にセンスアンプに接続され、ビット線とプレート線との間に直列接続されるメモリセル数は、第１から第４のメモリセルブロックにおいて各々異なり、尚且つ、第５から第８のメモリセルブロックにおいて各々異なる。【選択図】図１
2010027094.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のプレート線と、
第１から第８のビット線と、
ゲート電極が前記ワード線に接続されたセルトランジスタと、
前記セルトランジスタのソースとドレインとの間に、該セルトランジスタに対して並列接続された強誘電体キャパシタと、
前記強誘電体キャパシタに格納されたデータを検出するセンスアンプとを備え、
前記セルトランジスタおよび前記強誘電体キャパシタがメモリセルを成し、
複数の前記メモリセルが直列接続されて第１から第８のメモリセルブロックを成し、
前記第１から第８のメモリセルブロックは、同一の前記ワード線に接続され、前記第１から第８のメモリセルブロックの一端はそれぞれブロック選択トランジスタを介して前記第１から第８のビット線に接続され、前記第１から第８のメモリセルブロックの他端はそれぞれ互いに異なる前記プレート線に接続され、
動作時において、前記第１から第４のビット線のうちの１本のビット線、および、前記第５から第８のビット線のうち１本のビット線が選択的に前記センスアンプに接続され、
前記ビット線と前記プレート線との間に直列接続される前記メモリセル数は、前記第１から第４のメモリセルブロックにおいておのおの異なる数であり、尚且つ、前記第５から第８のメモリセルブロックにおいておのおの異なる数であることを特徴とする半導体記憶装置。
【請求項２】
複数のワード線と、
複数のプレート線と、
複数のビット線と、
ゲート電極が前記ワード線に接続されたセルトランジスタと、
前記セルトランジスタのソースとドレインとの間に並列接続された強誘電体キャパシタとを備え、
前記セルトランジスタおよび前記強誘電体キャパシタがメモリセルを成し、
複数の前記メモリセルが直列接続されて複数のメモリセルブロックを成し、
前記複数のメモリセルブロックは、同一の前記ワード線に接続され、
前記複数のメモリセルブロックの一端はブロック選択トランジスタを介して前記ビット線に接続し、前記複数のメモリセルブロックの他端は前記プレート線に接続され、
前記複数のメモリセルブロックにおいて前記ビット線と前記プレート線との間で直列接続される前記メモリセル数には、２種類以上の異なる値があることを特徴とする半導体記憶装置。
【請求項３】
前記複数のメモリセルブロックにおいて前記ビット線と前記プレート線との間で直列接続される前記メモリセル数には、４種類以上の異なる値があることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
複数のワード線と、
複数のプレート線と、
複数のビット線と、
ゲート電極が前記ワード線に接続されたセルトランジスタと、
前記セルトランジスタのソースとドレインとの間に並列接続された強誘電体キャパシタとを備え、
前記強誘電体キャパシタに格納されたデータを検出するセンスアンプとを備え、
前記セルトランジスタおよび前記強誘電体キャパシタがメモリセルを成し、
複数の前記メモリセルが直列接続されて複数のメモリセルブロックを成し、
前記複数のメモリセルブロックは、同一の前記ワード線に接続され、
前記複数のメモリセルブロックの一端はブロック選択トランジスタを介して前記ビット線に接続し、前記複数のメモリセルブロックの他端は前記プレート線に接続され、
前記複数のメモリセルブロックと前記複数のプレート線との接続位置には、前記ビット線の延伸方向において、２種類以上の異なる位置があることを特徴とする半導体記憶装置。
【請求項５】
前記複数のプレート線は、前記ワード線の延伸方向にほぼ平行に配置されることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、不揮発性の強誘電体メモリに関する。
【背景技術】
【０００２】
近年、セルトランジスタ（Ｔ）のソース‐ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセル（以下、メモリセルともいう）とし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、単に、強誘電体メモリともいう）」が開発された（特許文献２〜４）。
【０００３】
この強誘電体メモリは、上記メモリセルを複数直列に接続したメモリセルブロックを備えている。メモリセルブロックの一端は、ブロック選択トランジスタを介してビット線に接続され、その他端はプレートに接続されている。
【０００４】
特許文献１では、４つのメモリセルブロックが１つのブロック群を構成し、１つのブロック群が１つのセンスアンプ回路に接続された強誘電体メモリが開示されている。例えば、或るブロック群を構成する第１から第４のメモリセルブロックは、それぞれ４つのカラムのビット線に対応して設けられている。センスアンプは、これら４つのカラムのビット線に対応して設けられている。特許文献１に記載された強誘電体メモリでは、ビット線間のノイズの抑制およびセンスアンプ回路の削減を実現することができる。
【０００５】
しかし、特許文献１に記載された強誘電体メモリでは、プレート線は、第１から第４のメモリセルブロックのそれぞれに対応して設ける必要がある。従来、４本のプレート線の配線をそれぞれ第１から第４のメモリセルブロックに接続するために、プレート線とメモリセルブロックとの間に接続部を設けていた。この接続部は、ビット線の配線と同一配線層に形成されており、ビット線は、この接続部を迂回するように結線されていた（特許文献１［００５２］および図１１参照）。
【０００６】
ビット線の配線が上記接続部を迂回しなければならないため、ロウ方向に隣接したビット線間の間隔（メモリセルブロック間の間隔）を或る程度拡げざるを得なかった。これは、メモリセルの微細化の妨げとなっていた。
【０００７】
ビット線の迂回を回避するためにビット線の配線を上記接続部とは別の配線層に形成することが考えられる。しかし、この場合、配線の積層数の増大により製造コストが上昇してしまう。
【特許文献１】特開２００７−１８６００号公報
【特許文献２】特開２０００−２２０１０号公報
【特許文献３】特開平１１−１７７０３６号公報
【特許文献４】特開平１０−２５５４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
プレート線と各メモリセルブロックとの間の配線およびビット線の配線の設計を容易化し、微細化に適した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、複数のプレート線と、第１から第８のビット線と、ゲート電極が前記ワード線に接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に、該セルトランジスタに対して並列接続された強誘電体キャパシタと、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプとを備え、
前記セルトランジスタおよび前記強誘電体キャパシタがメモリセルを成し、
複数の前記メモリセルが直列接続されて第１から第８のメモリセルブロックを成し、
前記第１から第８のメモリセルブロックは、同一の前記ワード線に接続され、前記第１から第８のメモリセルブロックの一端はそれぞれブロック選択トランジスタを介して前記第１から第８のビット線に接続され、前記第１から第８のメモリセルブロックの他端はそれぞれ互いに異なる前記プレート線に接続され、
動作時において、前記第１から第４のビット線のうちの１本のビット線、および、前記第５から第８のビット線のうち１本のビット線が選択的に前記センスアンプに接続され、
前記ビット線と前記プレート線との間に直列接続される前記メモリセル数は、前記第１から第４のメモリセルブロックにおいておのおの異なる数であり、尚且つ、前記第５から第８のメモリセルブロックにおいておのおの異なる数であることを特徴とする。
【００１０】
本発明に係る他の実施形態に従った半導体記憶装置は、複数のワード線と、複数のプレート線と、複数のビット線と、ゲート電極が前記ワード線に接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に並列接続された強誘電体キャパシタとを備え、
前記セルトランジスタおよび前記強誘電体キャパシタがメモリセルを成し、
複数の前記メモリセルが直列接続されて複数のメモリセルブロックを成し、
前記複数のメモリセルブロックは、同一の前記ワード線に接続され、
前記複数のメモリセルブロックの一端はブロック選択トランジスタを介して前記ビット線に接続し、前記複数のメモリセルブロックの他端は前記プレート線に接続され、
前記複数のメモリセルブロックにおいて前記ビット線と前記プレート線との間で直列接続される前記メモリセル数には、２種類以上の異なる値があることを特徴とする。
【００１１】
本発明に係る他の実施形態に従った半導体記憶装置は、複数のワード線と、複数のプレート線と、複数のビット線と、ゲート電極が前記ワード線に接続されたセルトランジスタと、前記セルトランジスタのソースとドレインとの間に並列接続された強誘電体キャパシタとを備え、
前記強誘電体キャパシタに格納されたデータを検出するセンスアンプとを備え、
前記セルトランジスタおよび前記強誘電体キャパシタがメモリセルを成し、
複数の前記メモリセルが直列接続されて複数のメモリセルブロックを成し、
前記複数のメモリセルブロックは、同一の前記ワード線に接続され、
前記複数のメモリセルブロックの一端はブロック選択トランジスタを介して前記ビット線に接続し、前記複数のメモリセルブロックの他端は前記プレート線に接続され、
前記複数のメモリセルブロックと前記複数のプレート線との接続位置には、前記ビット線の延伸方向において、２種類以上の異なる位置があることを特徴とする。
【発明の効果】
【００１２】
本発明による半導体記憶装置は、プレート線と各メモリセルブロックとの間の配線およびビット線の配線の設計を容易化することができ、微細化に適している。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１４】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による、強誘電体メモリは、上記ＴＣ並列ユニット直列接続型強誘電体メモリである。
【００１５】
この強誘電体メモリは、１６本のワード線ＷＬ０〜ＷＬ１５（以下、ＷＬｉともいう）と、８本のビット線ＢＬ０〜ＢＬ７（以下、ＢＬｉともいう）と、８本のプレート線ＰＬ０〜ＰＬ７（以下、ＰＬｉともいう）とを備えている。ｉは整数である。
【００１６】
ワード線ＷＬｉはロウ方向に延伸している。プレート線ＰＬｉは、ワード線の延伸方向にほぼ平行に配置されている。ビット線ＢＬｉは、ロウ方向に対してほぼ直交するカラム方向に延伸している。
【００１７】
メモリセルＭＣは、ビット線ＢＬｉとワード線ＷＬｉとの交点に対応して設けられている。各メモリセルＭＣは、１つのセルトランジスタＴおよび強誘電体キャパシタＣを含む。強誘電体キャパシタＣは、２つの電極の間に強誘電体膜を挟んだ構造を有する。
【００１８】
強誘電体キャパシタＣは、セルトランジスタＴのソースとドレインとの間にセルトランジスタＴに対して並列に接続されている。これにより、セルトランジスタＴおよび強誘電体キャパシタＣがメモリセルＭＣを構成している。セルトランジスタＴのゲート電極は、ワード線ＷＬｉのいずれかに接続されている。
【００１９】
メモリセルブロックＣＢ００〜ＣＢ７１（以下、単にＣＢともいう）は、直列接続された複数のメモリセルＭＣを含む。メモリセルブロックＣＢｉ０の一端は、ブロック選択トランジスタＢＳＴを介して互いに異なるビット線ＢＬｉに接続されている。メモリセルブロックＣＢｉ０の他端は、互いに異なるプレート線ＰＬｉに接続されている。メモリセルブロックＣＢｉ１の一端は、ブロック選択トランジスタＢＳＴを介して互いに異なるビット線ＢＬｉに接続されている。メモリセルブロックＣＢｉ１の他端は、互いに異なるプレート線ＰＬｉに接続されている。メモリセルブロックＣＢｉ０およびＣＢｉ１は、同一のビット線ＢＬｉに共通に接続され、かつ、同一のプレート線ＰＬｉに共通に接続されている。
【００２０】
ブロック選択トランジスタＢＳＴは、ブロック選択信号ＢＳ０〜ＢＳ３によって制御される。同一のブロック選択信号ＢＳ０で駆動されるブロック選択トランジスタＢＳＴに接続されたメモリセルブロックＣＢ００、ＣＢ１０、ＣＢ４０およびＣＢ５０は、互いに異なる個数（６、７、１０、９）のメモリセルＭＣで構成される。同様に、同一のブロック選択信号ＢＳ１で駆動されるブロック選択トランジスタＢＳＴに接続されたメモリセルブロックＣＢ２０、ＣＢ３０、ＣＢ６０およびＣＢ７０は、互いに異なる個数（６、７、１０、９）のメモリセルＭＣで構成されている。即ち、同一のブロック選択信号によってビット線とプレート線との間に同時に直列に接続されるメモリセルＣＭの個数はカラムごとに（ビット線ごとに）異なる。この関係は、メモリセルブロックＣＢｉ１においても同様である。
【００２１】
例えば、ビット選択線ＢＳ０が活性化された場合、第１から第４のメモリセルブロックＣＢ００、ＣＢ１０、ＣＢ４０、ＣＢ５０において、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５とプレート線ＰＬ０、ＰＬ２、ＰＬ７、ＰＬ５との間に直列接続されるメモリセルＭＣ数は、それぞれ６、７、１０、９であり、各々異なる。同様に、ビット選択線ＢＳ１が活性化された場合、第５から第８のメモリセルブロックＣＢ２０、ＣＢ３０、ＣＢ６０、ＣＢ７０において、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７とプレート線ＰＬ１、ＰＬ３、ＰＬ６、ＰＬ４との間に直列接続されるメモリセルＭＣ数は、それぞれ６、７、１０、９であり、各々異なる。
【００２２】
このように、ビット線とプレート線との間に同時に直列接続されるメモリセルＣＭの個数をカラムごとに相違させることによって、プレート線ＰＬｉとメモリセルブロックＣＢｉとの接続位置をカラム方向において相違させることができる。これは、後述するように、プレート線の本数が多い場合であっても、プレート線と各メモリセルブロックとの間の距離を短くすることができ、その結果、プレート線と各メモリセルブロックとの間の配線およびビット線の配線の設計を容易化することができる。
【００２３】
ビット線ＢＬｉおよびプレート線ＰＬｉを共有する２つのメモリセルブロックＣＢｉ０、ＣＢｉ１に含まれるメモリセルＭＣ数の合計はそれぞれ等しい。例えば、ビット線ＢＬ０およびプレート線ＰＬ０を共有する２つのメモリセルブロックＣＢ００、ＣＢ０１に含まれるメモリセルＭＣ数の合計は１６である。ビット線ＢＬ１およびプレート線ＰＬ２を共有する２つのメモリセルブロックＣＢ１０、ＣＢ１１に含まれるメモリセルＭＣの総数も１６である。即ち、ビット線およびプレート線を共有するメモリセル数の合計は固定値になっている。これにより、セルブロックのサイズは、ビット線およびプレート線を共有する２つのメモリセルブロック毎に一定である。その結果、ビット線およびプレート線を共有するメモリセルブロックの両端がロウ方向に揃うので、ブロック選択トランジスタをロウ方向に揃えて配列させることができる。また、ブロック選択線ＢＳｉを直線状にレイアウトすることができる。
【００２４】
マルチプレクサＭＵＸがビット線ＢＬｉとセンスアンプＳＡとの間に設けられている。マルチプレクサＭＵＸは、データ読出し動作において、第１から第４のビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５のうち１本のビット線を選択的にセンスアンプＳＡに接続、第５から第８のビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７のうち１本のビット線を選択的にセンスアンプＳＡに接続する。
【００２５】
センスアンプＳＡは、マルチプレクサＭＵＸによって接続された２本のビット線のうち一方から参照データを獲得し、他方からメモリセルＭＣに記憶された情報データを獲得する。センスアンプＳＡは、この参照データに基づいて、情報データの論理値を検出する。
【００２６】
本実施形態では、１つのマルチプレクサＭＵＸに接続されるプレート線数が８であるが、プレート線数は、それ以外の数であってもよい。例えば、１つのマルチプレクサＭＵＸに接続されるプレート線数は、４、８、１６、３２・・・であってよい。これにより、センスアンプ数および同時に活性化されるビット線数は、各ビット線対に対してセンスアンプＳＡが配置される場合に比べて、１／２、１／４、１／８、１／１６・・・と低減させることができる。つまり、１つのマルチプレクサＭＵＸに接続されるプレート線数を増加させることによって、センスアンプ面積および消費電力を低減させることができる。
【００２７】
本実施形態によれば、マルチプレクサＭＵＸが８本のビット線ＢＬｉのうち２本を選択的にセンスアンプＳＡに接続する。よって、センスアンプ数は、具体例１の１／４で済む。また、８本のビット線ＢＬｉのうち２本のみ駆動させるため、消費電力が具体例１よりも低下する。
【００２８】
本実施形態は、プレート線ＰＬｉとセルブロックＣＢとの接続点をカラムごとに異なる位置に変更させている。即ち、プレート線ＰＬｉとセルブロックＣＢとの接続点は、隣接する２つのカラムにおいて異なるメモリセルＭＣ間にある。これによって、プレート線ＰＬｉの配線ピッチを変更することなく、メモリセルサイズを縮小させることができる。
【００２９】
図２は、マルチプレクサＭＵＸの内部構成を示す回路図である。マルチプレクサＭＵＸは、ＭＵＸトランジスタＴｍｕｘｉを備えている。ＭＵＸトランジスタＴｍｕｘ０、Ｔｍｕｘ１、Ｔｍｕｘ４、Ｔｍｕｘ５は、第１から第４のビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５とセンスノードＢＬＳＡ０との間に接続されている。ＭＵＸトランジスタＴｍｕｘ２、Ｔｍｕｘ３、Ｔｍｕｘ６、Ｔｍｕｘ７は、第５から第８のビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７とセンスノードＢＬＳＡ１との間に接続されている。
【００３０】
転送信号ＴＲＳ０〜ＴＲＳ３のいづれかを論理ハイに立ち上げ、他の転送信号を論理ロウに維持することにより、マルチプレクサＭＵＸは、第１から第４のビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５のうち１本のビット線をセンスノードＢＬＳＡ０に接続し、第５から第８のビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７のうち１本をセンスノードＢＬＳＡ１に接続する。
【００３１】
例えば、転送信号ＴＲＳ２が論理ハイに立ち上がると、ＢＬ４およびＢＬ６が、選択的にそれぞれセンスノードＢＬＳＡ０およびセンスノードＢＬＳＡ１に接続される。このとき、ブロック選択信号ＢＬ０が論理ハイに活性化されている場合、ビット線ＢＬ４がメモリセルＭＣ内の情報データをセンスノードＢＬＳＡ０に伝達し、ビット線ＢＬ６が参照データをセンスノードＢＬＳＡ１に伝達する。
【００３２】
イコライジングトランジスタＴｅｑｉが所定電位ＶＰＬＬとビット線ＢＬｉとの間に接続されている。イコライジングトランジスタＴｅｑｉは、イコライズ信号ＢＥＱＬ０〜ＢＥＱＬ３によって制御される。
【００３３】
イコライズ信号ＢＥＱＬ０〜ＢＥＱＬ３は、選択ビット線に接続されたイコライジングトランジスタのみを不活性化し、非選択ビット線に接続されたイコライジングトランジスタを活性状態に維持する。
【００３４】
例えば、転送信号ＴＲＳ２が論理ハイに活性化された場合、イコライズ信号ＢＥＱＬ２が論理ロウに不活性化される。これにより、選択ビット線ＢＬ４およびＢＬ６に接続されたイコライジングトランジスタＴｅｑ４およびＴｅｑ６がオフ状態になる。よって、選択ビット線ＢＬ４およびＢＬ６は、フローティング状態となり、情報データあるいは参照データを伝達することができる。
【００３５】
一方、イコライズ信号ＢＥＱＬ０、ＢＥＱＬ１およびＢＥＱＬ３は論理ロウのままであるので、非選択ビット線ＢＬ０〜ＢＬ３、ＢＬ５およびＢＬ７は、ＶＰＬＬに固定されている。これにより、非選択ビット線ＢＬ０〜ＢＬ３、ＢＬ５およびＢＬ７は、選択ビット線ＢＬ４およびＢＬ６にとってシールド線として機能する。
【００３６】
尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００３７】
図３は、本実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図である。ｔ１において、転送信号ＴＲＳ２を活性化し、イコライズ信号ＢＥＱＬ２を不活性化させる。さらに、ワード線ＷＬ９を論理ロウに立ち下げる。ｔ２において、ブロック選択信号ＢＬ０およびプレート線ＰＬ７が活性化される。
【００３８】
このとき、図１のメモリセルブロックＣＢ４０に含まれるメモリセルＭＣのうちメモリセルＭＣ４９のセルトランジスタＴのみがオフ状態であり、他のメモリセルのセルトランジスタはオン状態を維持する。よって、メモリセルＭＣ４９の強誘電体キャパシタＣがビット線ＢＬ４とプレート線ＰＬ７との間に接続される。この状態のもと、プレート線ＰＬ７がハイレベル電位に活性化されるので、図１に示すメモリセルＭＣ４９に格納された情報データがビット線ＢＬ４に伝達される。
【００３９】
参照データは、ビット線ＢＬ６に伝達される。ＢＬ６はセンスノードＢＬＳＡ１に接続されるが、ブロック選択信号ＢＳ１が不活性状態であるので、メモリセルブロックＣＢ６０はビット線ＢＬ６に接続されない。よって、ビット線ＢＬ６は、参照データを伝達することができる。参照データの生成回路は図示しないが、公知技術を用いればよい。
【００４０】
非選択ビット線ＢＬ０〜ＢＬ３、ＢＬ５、ＢＬ７は、電位ＶＰＬＬにプリチャージされているので、選択ビット線ＢＬ４およびＢＬ６の両側をシールドビット線で挟むことができる。これにより、選択ビット線ＢＬ４およびＢＬ６のビット線間ノイズをキャンセルすることができる。
【００４１】
ｔ３において、プレート線ＰＬ７をロウレベル電位に戻し、情報データをメモリセルＭＣ４９に書き戻す。強誘電体メモリは、破壊読出しメモリであるからである。ｔ５において、読出し動作を終了する。
【００４２】
図４は、ビット線ＢＬ１に沿ったメモリセルブロックＣＢ１０およびＣＢ１１の断面図である。ワード線ＷＬｉは、ワード線の機能およびセルトランジスタＴのゲート電極としての機能を兼ね備えている。
【００４３】
セルトランジスタＴは、シリコン基板１０上に形成されている。ＡＡは、ソースまたはドレイン拡散層である。セルトランジスタＴの上方に、強誘電体キャパシタＣが形成されている。強誘電体キャパシタＣは、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを積層することにより形成されている。カラム方向に隣接するメモリセルＭＣは、セルトランジスタＴのソースまたはドレインを共有しており、かつ、強誘電体キャパシタＣの下部電極ＬＥまたは上部電極ＵＥを共有している。
【００４４】
メモリセルブロックＣＢ内の配線は、第０メタル層Ｍ０および第１メタル層Ｍ１によって形成されている。
【００４５】
プレート線ＰＬｉは第２メタル層Ｍ２において形成されている。第２メタル層Ｍ２は、セルトランジスタＴのシャント線ＷＬｉ（Ｍ２）としても用いられている。
【００４６】
プレート線ＰＬｉは、メモリセルブロックＣＢ内の配線としての第１メタル層Ｍ１に直接接続されている。図４に示す断面図では、プレート線ＰＬ２が、第１メタル層Ｍ１を介して、ワード線ＷＬ６とＷＬ７との間にある拡散層に接続されている。他のプレート線ＰＬ０、ＰＬ１、ＰＬ３〜ＰＬ７と第１メタル層Ｍ１とのコンタクトは、図４に示す断面図に現れていないが、破線で示す位置に形成されている。
【００４７】
尚、第１メタル層Ｍ１のパターン（上部電極ＵＥの接続配線）は、カラムごとに１メモリセル分だけカラム方向にずれて形成される。このため、プレート線ＰＬ０およびＰＬ１は、ワード線ＷＬ５とＷＬ６との間の拡散層ＡＡに接続される。プレート線ＰＬ６およびＰＬ７は、ワード線ＷＬ９とＷＬ１０との間に接続される（図８参照）。
【００４８】
本実施形態では、プレート線ＰＬｉとメモリセルブロックＣＢｉ０、ＣＢｉ１との接続点は、隣接するカラムにおいて異なるメモリセルＭＣ間にある。このため、プレート線ＰＬｉは、特開２００７−１８６００号公報のおよび図１１に示すＭ２の接続部を必要とせず、第１メタル層Ｍ１に直接接続され得る。これにより、プレート線ＰＬｉは、８本以上設けられたとしても、カラム方向に並べて配置させることができる。このとき、プレート線ＰＬｉは、直線状に形成してもよく、屈曲させてもよい。
【００４９】
第３メタル層Ｍ３は、ビット線ＢＬｉの配線に利用されている。さらに、第４メタル層Ｍ４は、プレート線ＰＬｉのシャント線ＰＬｉ（Ｍ４）に利用されている。シャント線ＰＬｉ（Ｍ４）は、配線の低抵抗化およびハイマイグレイションのために設けられている。従って、実質的な配線は、メタル層Ｍ０〜Ｍ３で構成されている。即ち、本実施形態におけるメタル層の数は、特開２００７−１８６００号公報に開示されたデバイスのそれと変わらない。
【００５０】
図５から図９は、本実施形態による強誘電体メモリのレイアウト図である。図５は、全層を一括で示している。図６から図９は、数レイヤ毎に分けてレイアウトを示している。
【００５１】
図６は、拡散層ＡＡ、ゲート電極（ワード線）層ＧＣ、第０メタル層Ｍ０、Ｍ０とＡＡとの間のコンタクトプラグｃＡＡ−Ｍ０を示している。
【００５２】
図７は、上部電極ＵＥ、下部電極ＬＥ、強誘電体膜ＦＥから成る強誘電体キャパシタＣを示している。コンタクトｃＭ０−Ｍ１は、Ｍ０とＭ１との間のコンタクトプラグを示している。コンタクトｃＭ０−Ｍ１は、図６のコンタクトプラグｃＡＡ−Ｍ０を介して拡散層ＡＡに接続されている。コンタクトｃＴＥ−Ｍ１は、強誘電体キャパシタＣの上部電極ＵＥとＭ１との間を接続するコンタクトプラグである。
【００５３】
図８は、第１メタル層Ｍ１および第２メタル層Ｍ２の配線レイアウトを示している。また、プレート線ＰＬｉと第１メタル層Ｍ１との間を接続するコンタクトｃＭ１−Ｍ２を示している。第１メタル層Ｍ１で形成された配線Ｍ１（Ｃ５６）は、ワード線ＷＬ５およびＷＬ６に対応する２つの隣接するメモリセルＭＣの各強誘電体キャパシタＣの上部電極ＵＥを接続する。同様に、配線Ｍ１（Ｃｉｊ）は、ワード線ＷＬｉおよびＷＬｊに対応する２つの隣接するメモリセルＭＣの各強誘電体キャパシタＣの上部電極ＵＥを接続する。
【００５４】
第１メタル層Ｍ１のパターンは、カラムごとに１メモリセル分（半ピッチ）だけカラム方向にずれている。さらに、図８に示すように、プレート線は、カラムごとにカラム方向（ビット線方向）にずらされたコンタクトｃＭ１−Ｍ２でメモリセルブロックに接続されている。これにより、図１に示すように、メモリセルブロックのメモリセル数は、奇数のブロック群と偶数のブロック群とに分類される。
【００５５】
図９は、第３メタル層Ｍ３（ビット線ＢＬｉ）および第４メタル層Ｍ４（シャント線ＰＬｉ（Ｍ４））の配線を示している。コンタクトｃＭ２−Ｍ３は、第２メタル層Ｍ２と第３メタル層Ｍ３との間のコンタクトプラグである。
【００５６】
図９に示すように、ビット線ＢＬｉは、直線状の配線で形成され、プレート線ＰＬｉの接続のために迂回させる必要がない。これは、図４に示すように、プレート線ＰＬｉがメモリセルブロック内の配線としての第１メタル層Ｍ１に直接接続しているため、特開２００７−１８６００号公報に記載されたＭ２の接続部が不要であるからである。ビット線ＢＬｉが直線状に形成されるので、ロウ方向に隣接するビット線間の間隔を従来よりも狭くすることができる。よって、本実施形態は、メモリセルの微細化に適している。
【００５７】
図８に示すように、メモリセルブロックとプレート線との接続点の位置が、カラムごとにずれて配置されている。これにより、複数のプレート線とメモリセルブロックとの接続が容易になる。また、プレート線数を増加させた場合、メモリセルブロックとプレート線との接続点の位置を適切に変更することによって、メモリセルの微細化に対応することができる。
【００５８】
（第２の実施形態）
図１０は、本発明に係る第２の実施形態に従った強誘電体メモリの回路図である。第２の実施形態では、メモリセルの配置が隣接するビット線においてずれていない点（図１３参照）で第１の実施形態と異なる。
【００５９】
この場合、プレート線ＰＬ０およびＰＬ１は、ワード線ＷＬ４とＷＬ５との間においてメモリセルブロックに接続されている。よって、メモリセルブロックＣＢ００およびＣＢ２０は５個のメモリセルＭＣで構成され、ＣＢ０１およびＣＢ２１は１１個のメモリセルＭＣで構成される。
【００６０】
プレート線ＰＬ６およびＰＬ７は、ワード線ＷＬ１０とＷＬ１１（図１０では不図示）との間においてメモリセルブロックに接続されている。よって、メモリセルブロックＣＢ５０およびＣＢ７０は１１個のメモリセルＭＣで構成され、ＣＢ５１およびＣＢ７１は５個のメモリセルＭＣで構成される。
【００６１】
プレート線ＰＬ２〜ＰＬ５の配置を含め第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００６２】
図１１〜図１５は、第２の実施形態による強誘電体メモリのレイアウト図である。図１１は、全層を一括で示している。図１２から図１５は、数レイヤ毎に分けて示している。
【００６３】
第２の実施形態では、図１３に示すようにロウ方向に隣接するメモリセルは、カラム方向（ビット線方向）にずれていない。図１４に示すように、メモリセルブロックとプレート線とを接続するＭ１の位置が、各カラムにおいて揃っている。
【００６４】
第２の実施形態では、隣接するカラムにおいて、プレート線ＰＬｉとメモリセルブロックＣＢｉ０、ＣＢｉ１との接続点は、カラムごとに、２メモリセル分だけ異なる位置へシフトしている。従って、各メモリセルブロックにおいて直列接続されるメモリセル数は、奇数（または偶数）のいずれかに限定される。しかし、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す回路図。
【図２】マルチプレクサＭＵＸの内部構成を示す回路図。
【図３】第１の実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図。
【図４】ビット線ＢＬ１に沿ったメモリセルブロックＣＢ１０およびＣＢ１１の断面図。
【図５】第１の実施形態による強誘電体メモリのレイアウト図。
【図６】拡散層ＡＡ、ゲート電極（ワード線）層ＧＣ、第０メタル層Ｍ０、Ｍ０とＡＡとの間のコンタクトプラグｃＡＡ−Ｍ０を示したレイアウト図。
【図７】上部電極ＵＥ、下部電極ＬＥ、強誘電体膜ＦＥから成る強誘電体キャパシタＣを示したレイアウト図。
【図８】第１メタル層Ｍ１および第２メタル層Ｍ２の配線レイアウト図。
【図９】第３メタル層Ｍ３および第４メタル層Ｍ４の配線レイアウト図。
【図１０】本発明に係る第２の実施形態に従った強誘電体メモリの回路図。
【図１１】第２の実施形態による強誘電体メモリのレイアウト図。
【図１２】第２の実施形態による強誘電体メモリのレイアウト図。
【図１３】第２の実施形態による強誘電体メモリのレイアウト図。
【図１４】第２の実施形態による強誘電体メモリのレイアウト図。
【図１５】第２の実施形態による強誘電体メモリのレイアウト図。
【符号の説明】
【００６６】
ＷＬｉ…ワード線
ＢＬｉ…ビット線
ＰＬｉ…プレート線
ＭＣ…メモリセル
Ｔ…セルトランジスタ
Ｃ…強誘電体キャパシタ
ＣＢｉｊ…メモリセルブロック
ＢＳＴ…ブロック選択トランジスタ
ＢＳｉ…ブロック選択線
ＭＵＸ…マルチプレクサ
ＳＡ…センスアンプ
Ｍ０〜Ｍ４…メタル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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