(57)【要約】【課題】製造工程においてメモリセル領域へのＵＶ光の入射が抑えられ、メモリセル特性の局所的なバラツキが抑えられた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数のビット線４、複数のビット線４と交差する複数のワード線６２、及び半導体基板と各ワード線６２との間に挟まれ、隣接する二本のビット線４の間の領域に形成され、電荷保持機能を有する第１の絶縁膜５が配置されたメモリセル領域８０、９０と、複数のビット線４にそれぞれ接続されるコンタクト３０が配置されたビット線コンタクト領域６３と、少なくともビット線コンタクト領域６３内の半導体基板の一部を覆う第１のＵＶ遮光膜２５と、層間絶縁膜２０と、層間絶縁膜２０上に形成され、メモリセル領域８０、９０を覆う第２のＵＶ遮光膜２１とを備えている。第１のＵＶ遮光膜２５は、製造工程で発生するＵＶ光を効果的に遮る。【選択図】図１
2010212454.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成された拡散層で構成され、互いに間隔を空けて列方向に延びる複数のビット線と、前記半導体基板上に形成され、互いに間隔を空けて行方向に延び、前記複数のビット線と交差する複数のワード線と、前記半導体基板と前記複数のワード線の各々との間に挟まれ、前記複数のビット線のうち隣接する二本のビット線の間の領域に形成され、電荷保持機能を有する第１の絶縁膜とが配置されたメモリセル領域と、
前記メモリセル領域から延伸された前記複数のビット線にそれぞれ接続されるコンタクトと、前記複数のビット線間を電気的に分離するビット線分離部とが配置されたビット線コンタクト領域と、
前記半導体基板上に形成され、少なくとも前記ビット線分離部または前記ビット線コンタクト領域内の前記半導体基板の一部を覆う第１のＵＶ遮光膜と、
前記ワード線及び前記第１のＵＶ遮光膜上に設けられた層間絶縁膜と、
前記層間絶縁膜上に形成され、前記メモリセル領域内の前記半導体基板を覆うように設けられた第２のＵＶ遮光膜とを備え、
前記メモリセル領域内には、前記二本のビット線のうち前記ワード線と重なる領域をソース領域及びドレイン領域とし、前記ソース領域と前記ドレイン領域とに挟まれた前記第１の絶縁膜をゲート絶縁膜とし、前記ワード線のうち前記ゲート絶縁膜上に位置する領域に形成された部分をゲート電極として有するメモリセルが複数個設けられている不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記ビット線分離部は前記半導体基板における前記複数のビット線間に形成されたＳＴＩ領域であり、
前記第１のＵＶ遮光膜は、少なくとも前記ＳＴＩ領域上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜は、前記ゲート電極と同一の構成を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２に記載の不揮発性半導体記憶装置において、
前記ビット線コンタクト領域には前記第１の絶縁膜と同一構成を有する第２の絶縁膜がさらに配置されており、
前記ビット線コンタクト領域内において、前記第１のＵＶ遮光膜は、前記第２の絶縁膜を挟んで前記ＳＴＩ領域上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜は、前記ゲート電極と同一の構成を有しており、
前記ビット線コンタクト領域には、前記第１の絶縁膜と同一構成を有し、前記第１のＵＶ遮光膜の下に設けられた第２の絶縁膜がさらに配置されており、
前記ビット線分離部は、前記第１のＵＶ遮光膜と前記第２の絶縁膜とを含むゲート分離構造を有していることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置において、
前記メモリセル領域のうち、前記ビット線コンタクト領域に近接する領域には、行方向に延び、前記複数のビット線と交差し、前記ワード線と同一構成を有するダミーワード線がさらに配置されており、
前記第１のＵＶ遮光膜は、前記ダミーワード線と電気的に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜と前記ダミーワード線とが接地電位に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項４〜７のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜は、前記ビット線コンタクト領域内で、前記複数のビット線の間の領域の少なくとも一部と、前記ビット線の少なくとも一部とを覆うことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記複数のビット線上に形成され、前記各ビット線と前記各ワード線とを電気的に分離するビット線酸化膜をさらに備え、
前記第１のＵＶ遮光膜は前記ビット線酸化膜の終端部を少なくとも覆っていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜は多結晶シリコン膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１〜９のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成されたシリサイド膜との積層膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１〜９のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成された金属膜との積層膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記第１のＵＶ遮光膜の少なくとも一部を覆い、前記層間絶縁膜の下に形成され、前記層間絶縁膜との間にエッチング選択性を有するライナー膜をさらに備えていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１３に記載の不揮発性半導体記憶装置において、
前記ビット線コンタクトは、前記ライナー膜を貫通して前記ビット線に接続されており、
前記ビット線コンタクトは、前記ライナー膜により自己整合的に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１３または１４に記載の不揮発性半導体記憶装置において、
前記ライナー膜はシリコン窒化膜であることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷を蓄積可能なトラップ準位を有するゲート絶縁膜を備えた不揮発性半導体記憶装置に関し、特に、ＵＶ（Ultra Violet)遮光膜を設けた不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
電荷をトラップ可能な絶縁膜を利用して情報の記憶を行う不揮発性半導体装置が知られている。この一例として、トラップ準位を有するシリコン窒化膜を含むゲート絶縁膜、ソース領域及びドレイン領域を備えた不揮発性半導体装置がある。当該不揮発性半導体装置では、ドレイン側で発生したホットエレクトロンをドレイン近傍のＯＮＯ（Oxide Nitride Oxide）膜へ注入することにより電子をシリコン窒化膜中に蓄積し、情報の記憶を行う。
【０００３】
不揮発性半導体記憶装置の製造工程においては、メモリセルアレイを形成した後、層間絶縁膜を形成し、メモリセルを動作させるための電極となるメタル配線を形成する。ここで、メモリセルアレイの形成後には、ＵＶを発生させるプラズマプロセスが用いられる。
【０００４】
例えば、コンタクトホールを開口する際にはプラズマエッチングが用いられるが、当該プラズマエッチング工程においてＵＶ光が発生する。発生したＵＶ光が半導体基板に侵入すると電子が励起され、この励起電子がＯＮＯ膜にトラップされ、メモリセルの閾値（Ｖｔ）を上昇させてしまう場合がある。
【０００５】
上述したように、ＭＯＮＯＳ型メモリセルへのデータ書き込みはＯＮＯ膜に電子を注入することによって行われるが、もしＵＶ光によって発生した励起電子がＯＮＯ膜に注入されると、過剰な電子が注入されたことになるので、予め書き込みに必要なレベルとして設定された値よりも閾値Ｖｔ がさらに上昇してしまうことになる。特にメモリセルに保持されたデータの消去は、ＢＴＢＴ（Band To Band Tunneling Current：バンド−バンド間トンネル電流）電流により生成したホールをＯＮＯ膜に注入することにより、ＯＮＯ膜にトラップされた電子を中和することで行われるため、Ｖｔが上昇するとＯＮＯ膜にトラップされた励起電子を完全に中和することができなくなる。その結果、予め消去レベルで設定されたＶｔまで降下することができなくなってしまうという不具合が起きる。
【０００６】
上記の理由により、ＵＶ光によって発生した励起電子がＯＮＯ膜にトラップされると、メモリセルの書き込み及び消去によるＶｔの調整が著しく困難になり、その結果メモリセルの信頼性低下を招くことになる。
【０００７】
この不具合に対処するために、少なくともメモリセル領域をカバーするようにＵＶ遮光膜を配置し、配線の製造工程において発生するＵＶ光の侵入を防ぐ手段が知られている。
【０００８】
図２３は、従来の不揮発性半導体記憶装置のレイアウトを示す平面図であり、図２４は、図２３に示す不揮発性半導体記憶装置のXXIV-XXIV線における断面図である。
【０００９】
図２３、２４に示すように、従来の不揮発性半導体記憶装置は、複数のビット線１０１と、ビット線１０１に直交する複数のワード線１０２とが設けられたメモリセルアレイ（メモリセル領域）を備えている。ビット線１０１は半導体基板１４１上のｐ型のウェル領域１４３の上部にｎ型不純物を導入することにより形成されている。ビット線１０１とワード線１０２とは、ビット線酸化膜１１０によって電気的に分離されている。
【００１０】
ＯＮＯ膜（図示せず）は、ウェル領域１４３とワード線１０２とに挟まれた領域のうち、平面視において隣接するビット線１０１の間に位置する領域に設けられている。従って、１つのメモリセルは、ゲート絶縁膜をＯＮＯ膜で置き換えたＭＯＳトランジスタと同様の構成を有している。この不揮発性半導体記憶装置では、複数のビット線１０１及び複数のワード線１０２のうちから適切なビット線１０１及びワード線１０２を選択することにより、データの書き込みまたは消去が行われる。
【００１１】
また、ワード線１０２は絶縁膜１５０で覆われており、絶縁膜１５０及びウェル領域１４３の上には第１の層間絶縁膜１２０が設けられている。第１の層間絶縁膜１２０上にはＵＶ遮光膜１２１が設けられており、ＵＶ遮光膜１２１及び第１の層間絶縁膜の上には第２の層間絶縁膜１２２が設けられている。
【００１２】
図２３に示すように、ＵＶ遮光膜１２１はメモリセル領域の全体を覆っている。これにより、配線２００の形成工程で発生するＵＶ光がメモリセル領域内の半導体基板及びＯＮＯ膜等に侵入しにくくなっている。なお、図２３においてＵＶ遮光膜１２１の内側の線は半導体基板の一部である活性領域１７０を示している。活性領域１７０は平面視においてビット線コンタクト１３０を囲む領域にも形成され、素子分離領域により各々が電気的に分離されている。
【特許文献１】米国特許第６８２８６２５号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、ＵＶ遮光膜１２１はアモルファスシリコンやタングステンなどの導電性物質で構成されているので、ビット線コンタクト１３０がＵＶ遮光膜１２１と接触すると、当該ＵＶ遮光膜１２１を介してビット線同士が電気的にショートするおそれがある。そのため、ＵＶ遮光膜１２１とビット線コンタクト１３０との間には一定の重ね合わせマージンを確保しておく必要がある。従って、ビット線コンタクト領域１０３周辺をＵＶ遮光膜１２１で覆うことができず、ＵＶ遮光膜１２１にはビット線コンタクト領域１０３上で大きく開口する領域ができることとなる。
【００１４】
このＵＶ遮光膜１２１の開口部から、例えばビット線コンタクト１３０用のコンタクトホールを形成する際のプラズマエッチング工程においてメモリセル領域にＵＶ光が侵入し、これによって励起された電子がメモリセル内のＯＮＯ膜にトラップされる。その結果、メモリセルの閾値電圧（Ｖｔ）が上昇することになる。  
【００１５】
図２５は、ビット線コンタクト１３０から見たワード線の位置とビット線方向（ビット線が延びる方向）におけるメモリセルの閾値電圧（Ｖｔ）との関係を示す図である。横軸（Ｘ軸）がメモリセルのワード線番号を示す。Ｘ軸の左端がメモリセルアレイの最外側（ＤＷＬを除く）を示し、ワード線番号が大きくなるほどメモリセルアレイの中央部に近づく。また、縦軸（Ｙ軸）は、ビット線方向に並ぶメモリセルにおいて各ワード線番号におけるΔＶｔ（Ｖｔの差分値）を対数スケールで示している。ここでのΔＶｔは、メモリセルアレイの一番中央に位置するメモリセルの閾値と各位置でのメモリセルの閾値との差分である。
【００１６】
本データから分かるように、メモリセルアレイの中央部（ワード線番号２〜１５）では、Ｖｔの差分は１ｍＶ以下と小さく測定誤差範囲内と考えられた。一方、ビット線コンタクト領域１０３に近いダミーワード線（ＤＷＬ）からメモリセルの内側に入ったワード線２本分（ワード線番号０〜１）では、Ｖｔの上昇が顕著に見られた。これは、製造工程中におけるプラズマプロセスにより発生したＵＶ光がＵＶ遮光膜１２１の開口部から侵入し、励起された電子がビット線コンタクト領域１０３からメモリセルアレイの内側２本分のワード線に位置するメモリセルのＯＮＯ膜５にトラップされ、Ｖｔの上昇を引き起こしたためと考えられる。これがメモリセルアレイ内でのＶｔバラツキを生じさせ、不揮発性半導体記憶装置の書き込み・消去特性を悪化させるという不具合を引き起こしているものと推定される。
【００１７】
本発明は、上記課題に鑑みてなされたものであり、製造工程においてメモリセル領域へのＵＶ光の入射が抑えられ、メモリセル特性の局所的なバラツキが抑えられた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板の上部に形成された拡散層で構成され、互いに間隔を空けて列方向に延びる複数のビット線と、前記半導体基板上に形成され、互いに間隔を空けて行方向に延び、前記複数のビット線と交差する複数のワード線と、前記半導体基板と前記複数のワード線の各々との間に挟まれ、前記複数のビット線のうち隣接する二本のビット線の間の領域に形成され、電荷保持機能を有する第１の絶縁膜とが配置されたメモリセル領域と、前記メモリセル領域から延伸された前記複数のビット線にそれぞれ接続されるコンタクトと、前記複数のビット線間を電気的に分離するビット線分離部とが配置されたビット線コンタクト領域と、前記半導体基板上に形成され、少なくとも前記ビット線分離部または前記ビット線コンタクト領域内の前記半導体基板の一部を覆う第１のＵＶ遮光膜と、前記ワード線及び前記第１のＵＶ遮光膜上に設けられた層間絶縁膜と、前記層間絶縁膜上に形成され、前記メモリセル領域内の前記半導体基板を覆うように設けられた第２のＵＶ遮光膜とを備えている。前記メモリセル領域上には、前記二本のビット線のうち前記ワード線と重なる領域をソース領域及びドレイン領域とし、前記ソース領域と前記ドレイン領域とに挟まれた前記第１の絶縁膜をゲート絶縁膜とし、前記ワード線のうち前記ゲート絶縁膜上に位置する領域に形成された部分をゲート電極として有するメモリセルが複数個設けられている。
【００１９】
この構成によれば、ビット線コンタクト領域上にある第２のＵＶ遮光膜の開口部からＵＶ光が入射したとしても、ビット線コンタクト領域上に形成された第１の遮光膜により当該ＵＶ光が遮られるので、メモリセル領域にＵＶ光が侵入するのを効果的に阻止することができる。このため、ＵＶ光による励起電子がメモリセル領域内で発生するのを抑制することができ、メモリセル領域上でメモリセルの局所的な閾値のバラツキが生じるのを抑えることができる。この結果、閾値のバラツキが少なく、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【００２０】
また、前記ビット線分離部が前記半導体基板における前記複数のビット線間に形成されたＳＴＩ領域である場合、前記第１のＵＶ遮光膜は、少なくとも前記ＳＴＩ領域上に形成されていてもよい。
【００２１】
前記第１のＵＶ遮光膜は、前記ゲート電極と同一の構成を有していてもよい。
【００２２】
前記ビット線コンタクト領域には前記第１の絶縁膜と同一構成を有する第２の絶縁膜がさらに配置されており、前記ビット線コンタクト領域上において、前記第１のＵＶ遮光膜は、前記第２の絶縁膜を挟んで前記ＳＴＩ領域上に形成されていてもよい。
【００２３】
あるいは、前記第１のＵＶ遮光膜は、前記ゲート電極と同一の構成を有していてもよい。
【００２４】
また、前記第１のＵＶ遮光膜は、前記ゲート電極と同一の構成を有しており、前記ビット線コンタクト領域には、前記第１の絶縁膜と同一構成を有し、前記第１のＵＶ遮光膜の下に設けられた第２の絶縁膜がさらに配置されており、前記ビット線分離部は、前記第１のＵＶ遮光膜と前記第２の絶縁膜とを含むゲート分離構造を有していてもよい。
【００２５】
前記メモリセル領域のうち、前記ビット線コンタクト領域に近接する領域には、行方向に延び、前記複数のビット線と交差し、前記ワード線と同一構成を有するダミーワード線がさらに配置されており、前記第１のＵＶ遮光膜は、前記ダミーワード線と電気的に接続されていてもよい。
【００２６】
前記第１のＵＶ遮光膜と前記ダミーワード線とが接地電位に接続されていてもよい。
【００２７】
前記第１のＵＶ遮光膜は、前記ビット線コンタクト領域内で、前記複数のビット線の間の領域の少なくとも一部と、前記ビット線の少なくとも一部とを覆っていてもよい。
【００２８】
前記複数のビット線上に形成され、前記各ビット線と前記各ワード線とを電気的に分離するビット線酸化膜をさらに備え、前記第１のＵＶ遮光膜は前記ビット線酸化膜の終端部を少なくとも覆っていてもよい。
【００２９】
前記第１のＵＶ遮光膜は多結晶シリコン膜であってもよい。
【００３０】
前記第１のＵＶ遮光膜は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成されたシリサイド膜との積層膜であってもよい。
【００３１】
前記第１のＵＶ遮光膜は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成された金属膜との積層膜であってもよい。
【００３２】
前記第１のＵＶ遮光膜の少なくとも一部を覆い、前記層間絶縁膜の下に形成され、前記層間絶縁膜との間にエッチング選択性を有するライナー膜をさらに備えていてもよい。
【００３３】
前記ビット線コンタクトは、前記ライナー膜を貫通して前記ビット線に接続されており、前記ビット線コンタクトは、前記ライナー膜により自己整合的に形成されていてもよい。
【００３４】
前記ライナー膜はシリコン窒化膜であってもよい。
【発明の効果】
【００３５】
以上のように、本発明の不揮発性半導体記憶装置によれば、ビット線コンタクト領域上にある第２のＵＶ遮光膜の開口部からＵＶ光が入射したとしても、ビット線コンタクト領域上に形成された第１の遮光膜により当該ＵＶ光が遮られるので、メモリセル領域内のゲート絶縁膜や半導体基板等にＵＶ光が侵入するのを効果的に阻止することができる。このため、ＵＶ光による励起電子がメモリセル領域内で発生するのを抑制することができ、メモリセル領域上でメモリセルの局所的な閾値のバラツキが生じるのを抑えることができる。この結果、閾値のバラツキが少なく、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を用いて説明する。なお、後述の実施形態は本発明の好適な実施の一例ではあるが、その範囲を限定するものではなく 本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【００３７】
（第１の実施形態）
−不揮発性半導体記憶装置の構成−
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図であり、図２（ａ）、（ｂ）、及び（ｃ）は、それぞれ、図１に示す不揮発性半導体記憶装置のIIa-IIa線、IIb-IIb線、及びIIc-IIc線における断面図である。
【００３８】
図１に示すように、本実施形態の不揮発性半導体記憶装置は、一定のピッチで配置された複数のビット線（ビット線拡散層）４と、ビット線４に交差（あるいは直交）するように一定のピッチで配置された複数のワード線６２とが設けられたメモリセル領域（メモリセルアレイが設けられた領域）を備えている。図１では、ビット線方向（列方向）に隣接して設けられた第１のメモリセル領域８０及び第２のメモリセル領域９０と、第１のメモリセル領域８０と第２のメモリセル領域９０との間に設けられたビット線コンタクト領域６３とを示している。第１のメモリセル領域８０と第２のメモリセル領域９０のそれぞれにおいて、図１に示すワード線６２は、ビット線コンタクト領域６３に近い方から順にワード線ＷＬ０、ＷＬ１…とも表されている。
【００３９】
ビット線４は、例えば第１導電型（例えばｐ型）の半導体基板の上部に形成され、第２導電型（例えばｎ型）を示す拡散層で構成されている。ここで、「半導体基板」とは、シリコン等からなる基板１と、基板１上に設けられた第１導電型のウェル３とを合わせたものである（図２（ｂ）参照）。また、ビット線４はビット線コンタクト領域６３にまで延伸され、ビット線コンタクト領域６３内でビット線４はそれぞれに対応するビット線コンタクト３０に電気的に接続される。
【００４０】
ビット線４はダミーワード線ＤＷＬの下方を跨いでビット線コンタクト３０の近傍まで延在している。ビット線コンタクト領域６３内の活性領域７０は、メモリセル領域から延伸されたビット線４とは別の注入マスクを用いて、ビット線４と同じ導電型の不純物が注入されることで形成される。このビット線コンタクト領域６３内の活性領域７０によってビット線４とビット線コンタクト３０との電気的接続がとられている。ただし、ビット線コンタクト領域６３内の活性領域７０はビット線４と同じ導電型を含んでおり、ビット線の一部として機能するので、図２（ｂ）、（ｃ）等ではビット線４として表している。
【００４１】
各ワード線６２の終端部にはワード線コンタクト３１が配置されている。各メモリセル領域において、ビット線コンタクト領域６３に近接する領域上には、ワード線方向に沿ってダミーワード線（ＤＷＬ）が配置されている。ここで、ダミーワード線ＤＷＬとは、ワード線６２と構成が同じであるが、メモリセルの記憶動作に影響しない線のことである。本実施形態の不揮発性半導体記憶装置では、メモリセル領域上の全てのダミーワード線ＤＷＬは同電位であり、且つビット線コンタクト領域６３上には、ビット線方向に互いに隣接するダミーワード線ＤＷＬ同士を接続する接続部が設けられている。この接続部は、後述のように、第１のＵＶ遮光膜２５として機能する。
【００４２】
図２（ａ）〜（ｃ）に示すように、第１のメモリセル領域８０、第２のメモリセル領域９０、及びビット線コンタクト領域６３は第１導電型の基板１上に設けられたウェル３上に形成されている。
【００４３】
ビット線コンタクト領域６３において、互いに隣接するビット線４間は、ウェル３上に設けられたＳＴＩ（Shallow Trench Isolation）などの素子分離用絶縁膜（ビット線分離部）４０により電気的に分離されている。
【００４４】
第１のメモリセル領域８０内及び第２のメモリセル領域９０内において、半導体基板（ウェル３）とワード線６２とに挟まれた領域のうち、２本のビット線４の間に位置する領域に、ＯＮＯ膜（ゲート絶縁膜）５が設けられている。ＯＮＯ膜５は、ビット線コンタクト領域６３内の素子分離用絶縁膜４０上にも設けられている。ＯＮＯ膜５を構成するシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の膜厚は、下から順に例えば５ｎｍ、５ｎｍ、及び１０ｎｍ程度である。
【００４５】
ワード線６２及びダミーワード線ＤＷＬは、ＯＮＯ膜５上に設けられた第１の多結晶シリコン膜１１ａと、第１の多結晶シリコン膜１１ａ及びビット線酸化膜１０上に設けられた第２の多結晶シリコン膜１２ａとで構成されている。ワード線６２及びダミーワード線ＤＷＬ（第２の多結晶シリコン膜１２ａ）は、ビット線酸化膜１０によってビット線４と電気的に分離されている。
【００４６】
また、ビット線コンタクト領域６３内の素子分離用絶縁膜４０を覆うように、第１のＵＶ遮光膜２５が設けられている。第１のＵＶ遮光膜２５は、ビット線コンタクト領域６３に配置されたＯＮＯ膜５（第２の絶縁膜）上の第１の多結晶シリコン膜１１ｂと、第２の多結晶シリコン膜１２ｂとで構成されている。第１の多結晶シリコン膜１１ｂと第１の多結晶シリコン膜１１ａとは膜厚が同一であり、例えば５０ｎｍ程度である。第２の多結晶シリコン膜１２ｂと第２の多結晶シリコン膜１２ａとは膜厚が同一であり、例えば１５０ｎｍ程度である。第２の多結晶シリコン膜１２ａ同士の隙間、及び第２の多結晶シリコン膜１２ｂ同士の隙間は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１７によって埋め込まれている。
【００４７】
ワード線６２の上には低抵抗化のためシリサイド層８ａが設けられている。第１のＵＶ遮光膜２５とワード線６２とを同一工程で形成する場合、第１のＵＶ遮光膜２５はワード線２５と同一の構成を有することになるので、第１のＵＶ遮光膜２５の上にもシリサイド層８ｂが形成される。さらに、シリサイド層８ａ及びシリコン酸化膜（例えばＴＥＯＳ膜）１７の上からシリサイド層８ｂの上に亘って例えばシリコン窒化物からなるライナー膜３６が設けられている。ライナー膜３６上（ワード線６２及び第１のＵＶ遮光膜２５の上方）には基板の上面全体を覆う第１の層間絶縁膜２０が設けられ、第１の層間絶縁膜２０の上には、少なくともメモリセル領域（第１のメモリセル領域８０及び第２のメモリセル領域９０）内の半導体基板及びＯＮＯ膜５を覆うように第２のＵＶ遮光膜２１が設けられている。第２のＵＶ遮光膜２１は多結晶シリコンや金属等、ＵＶを透過しにくい材料で構成されている。第２のＵＶ遮光膜２１上及び第１の層間絶縁膜２０上には第２の層間絶縁膜２２が設けられている。
【００４８】
ビット線コンタクト領域６３では、ビット線４の一部上にシリサイド層８ｃが設けられるとともに、第１の層間絶縁膜２０及び第２の層間絶縁膜２２を貫通し、一端がシリサイド層８ｃに接続されたビット線コンタクト３０が設けられている。ビット線コンタクト３０の他端は第２の層間絶縁膜２２上の金属配線９２に接続されている。
【００４９】
上記のように、本実施形態の不揮発性半導体記憶装置によれば、第２のＵＶ遮光膜２１が第１のメモリセル領域８０及び第２のメモリセル領域９０を含むメモリセル領域内の半導体基板及びＯＮＯ膜５等を覆っている。このため、金属配線９２を形成する工程やビット線コンタクトを形成する工程等で発生するＵＶ光の大半が第２のＵＶ遮光膜２１によって遮られ、メモリセル領域内部のＯＮＯ膜の特性変動は抑えられている。
【００５０】
さらに、本実施形態の不揮発性半導体記憶装置では、ビット線コンタクト領域６３において、ビット線コンタクト３０と第１のＵＶ遮光膜２５との間に一定の重ね合わせマージンを確保してビット線コンタクト３０と第１のＵＶ遮光膜２５とが接触するのを防いでいる。その上で、第１のＵＶ遮光膜２５がビット線コンタクト領域６３の少なくとも一部を覆っている。図１に示す例では、第１のＵＶ遮光膜２５は素子分離用絶縁膜４０の少なくとも一部を覆っており、互いに隣接するビット線コンタクト３０の間に設けられている。この構成により、ＵＶ光がビット線コンタクト領域６３にある第２のＵＶ遮光膜２１の開口部から入射した場合でも、ビット線コンタクト３０の周囲の素子分離用絶縁膜４０上に第１のＵＶ遮光膜２５が配置されているため、ビット線コンタクト領域６３からのメモリセル領域内部へのＵＶ光の侵入が阻止される。その結果、ＵＶ光による励起電子がメモリセル領域内で発生するのを抑制することができ、メモリセルのＯＮＯ膜に励起電子がトラップされるのを防止することができる。これにより、メモリセルごとの閾値のばらつきが抑えられるので、信頼性が向上した不揮発性半導体記憶装置を実現することができる。
【００５１】
−不揮発性半導体記憶装置の動作−
本実施形態の不揮発性半導体記憶装置はいわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型フラッシュメモリである。以下、その動作を簡単に説明する。
【００５２】
本実施形態の不揮発性半導体記憶装置では、各々のメモリセルは、２本の隣接するビット線のうち１本のワード線と交差する部分をソース領域及びドレイン領域とし、このソース領域とドレイン領域に挟まれたＯＮＯ膜５をゲート絶縁膜とし、ワード線６２のうちこのＯＮＯ膜５上に位置する部分をゲート電極として有している。言い換えれば、ＯＮＯ膜５は、半導体基板とワード線６２との間に挟まれ、隣接する二本のビット線４の間の領域に形成され、電荷保持機能を有するゲート絶縁膜として機能する。ここで、ＭＯＮＯＳ型フラッシュメモリにおいて、ＯＮＯ膜はメモリセルのゲート絶縁膜となるが、このＯＮＯ膜のシリコン窒化膜中に、電子が蓄えられた状態を“０”、電子が蓄えられていない状態を“１”と定義する。
【００５３】
メモリセルにデータを書き込む際には、選択したメモリセルの基板とソース領域とをそれぞれ０Ｖに固定し、ゲート電極を構成するワード線６２に所定の書き込み電圧、例えば９Ｖの高電圧を印加する。ドレイン領域にはパルス電位を与えて所望の書き込みレベルに達するまで書き込む。この動作により、ドレイン領域近傍で発生するチャネルホットエレクトロン（ＣＨＥ）がＯＮＯ膜５内のシリコン窒化膜にトラップされ、メモリセルの閾値電圧（Ｖｔ）が上昇して“０”書き込みが実現される。
【００５４】
次に、メモリの消去の際には、選択したメモリセルの基板を０Ｖに固定し、ソース領域をＯＰＥＮ（オープン状態）にしてゲート電極を構成するワード線に所定の消去電圧、例えば−７Ｖの負の高電圧を印加する。この状態でドレイン領域にパルス電位を与えて所望の消去レベルに達するまでＯＮＯ膜５にホールを注入する。これによって、書き込み時にＯＮＯ膜５に捕獲された電子が中和され、一定の消去レベルまで閾値電圧（Ｖｔ）が降下することによって“１”状態が実現される。ここでＯＮＯ膜５に注入されるホールは、選択されたビット線４の近傍で発生するＢＴＢＴ電流により生成される。
【００５５】
なお、以上ではＣＨＥを利用した書き込み方法を説明したが、ＦＮ（Fowler Nordheim）トンネル電流を利用してデータの書き込みを行ってもよい。
【００５６】
−不揮発性半導体記憶装置の製造方法−
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３は、本実施形態の不揮発性半導体記憶装置の一部を示す平面図であり、図４〜図１８は本実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。各図の（ａ）は、図３に示すA-A線における断面図であり、（ｂ）は、図３に示すB-B線における断面図である。
【００５７】
まず、図４（ａ）、（ｂ）に示すように、基板１上に第１導電型（例えばｐ型）のウェル３を形成した後、公知のＳＴＩ技術によりウェル３上部の所定の領域に素子分離用絶縁膜４０を形成する。次いで、基板上にＯＮＯ膜５を形成する。具体的には、ウェル３の上面部を酸化し、例えば膜厚が５ｎｍのシリコン酸化膜を形成する。続いて、減圧ＣＶＤ（Chemical Vapor Deposition）法により膜厚が２５ｎｍのシリコン窒化膜を形成した後、当該シリコン窒化膜の上面部を酸化することでシリコン窒化膜上にシリコン酸化膜を形成する。
【００５８】
次に、減圧ＣＶＤ法等により、ＯＮＯ膜５上に、膜厚が５０ｎｍ程度の第１の多結晶シリコン膜１１、膜厚が１０ｎｍ程度のシリコン酸化膜１３、膜厚が１００ｎｍ程度のシリコン窒化膜１４を順次形成する。
【００５９】
次に、図５（ａ）、（ｂ）に示すように、ビット線を形成するための所望のパターンを有するレジスト５１を基板の上面上に形成した後、このレジスト５１をマスクとしてシリコン窒化膜１４及びシリコン酸化膜１３の例えばプラズマエッチングを行い、シリコン窒化膜１４及びシリコン酸化膜１３の一部を除去する。
【００６０】
次に、図６（ａ）、（ｂ）に示すように、レジスト５１を除去した後、シリコン窒化膜１４をマスクとして第１の多結晶シリコン膜１１及びＯＮＯ膜５のエッチングを行い、第１の多結晶シリコン膜１１及びＯＮＯ膜５の一部を除去する。その後、基板の上面上に膜厚が例えば５ｎｍのシリコン酸化膜１５を減圧ＣＶＤ法等により形成する。続いて、このシリコン酸化膜１５越しに、加速エネルギー２０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２の条件でウェル３の所定の領域に例えば砒素イオンを注入することで、ビット線４を形成する。ここで形成されるビット線４は、メモリセル領域からビット線コンタクト領域の一部まで延在しているが、後にビット線コンタクトが形成される領域までは達しない。
【００６１】
次に、図７（ａ）、（ｂ）に示すように、基板の上面上に膜厚が例えば５００ｎｍのＨＤＰ−ＮＳＧ（High Density Plasma - Nondoped Silicate Glass）膜１０ａを形成する。次いで、図８（ａ）、（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法によりＨＤＰ−ＮＳＧ膜１０ａをシリコン酸化膜１５が露出するまで研磨することで基板上面を平坦化する。これにより、シリコン酸化膜１５を挟んでビット線４上にＨＤＰ−ＮＳＧ膜１０ａを形成する。このＨＤＰ−ＮＳＧ膜１０ａは、第１の多結晶シリコン膜１１ａの間に位置する領域に埋め込まれる。ここで、図２（ａ）、（ｂ）に示すビット線酸化膜１０は図８（ａ）に示すＨＤＰ−ＮＳＧ膜１０ａとシリコン酸化膜１５とで構成される。その後、シリコン酸化膜１５およびシリコン窒化膜１４を除去する。
【００６２】
次いで、図９（ａ）、（ｂ）に示すように、第１の多結晶シリコン膜１１上のシリコン酸化膜１３を除去した後、例えばＣＶＤ法により、膜厚が１５０ｎｍ程度の第２の多結晶シリコン膜１２を基板の上面上に形成する。これにより、第１の多結晶シリコン膜１１と第２の多結晶シリコン膜１２とは直接接する構造となる。
【００６３】
次に、図１０（ａ）、（ｂ）に示すように、リソグラフィーにより第２の多結晶シリコン膜１２上に、ワード線を形成するための所望のパターンを有するレジスト５２を形成する。
【００６４】
次に、図１１（ａ）、（ｂ）に示すように、レジスト５２をマスクとして第１の多結晶シリコン膜１１をプラズマエッチングする。ここで、第１の多結晶シリコン膜１１のうち第１のメモリセル領域８０内に残された部分を第１の多結晶シリコン膜１１ａ（図示せず）と表記し、ビット線コンタクト領域内に残された部分を第１の多結晶シリコン膜１１ｂと表記する。また、第２の多結晶シリコン膜１２のうち第１のメモリセル領域８０内に残された部分を第２の多結晶シリコン膜１２ａ（図示せず）と表記し、ビット線コンタクト領域６３内に残された部分を第２の多結晶シリコン膜１２ｂと表記する。本工程により、第１の多結晶シリコン膜１１ａ（図１０（ａ）には表れない）とその直上の第２の多結晶シリコン膜１２ａとで構成されたワード線６２と、第１の多結晶シリコン膜１１ｂとその直上の第２の多結晶シリコン膜１２ｂとで構成された第１のＵＶ遮光膜２５とが形成される。第２の多結晶シリコン膜１２ａはビット線４とオーバーラップする位置ではビット線酸化膜１０上に設けられている。
【００６５】
次に、図１２（ａ）、（ｂ）に示すように、例えば減圧ＣＶＤ法により、膜厚が１２０ｎｍ程度のＴＥＯＳ膜を形成した後、このＴＥＯＳ膜をエッチバックすることにより、第２の多結晶シリコン膜１２ａ間の隙間を埋めるとともにビット線酸化膜１０の側面を覆うシリコン酸化膜（例えばＴＥＯＳ膜）１７と、第１のＵＶ遮光膜２５の側面上に設けられたサイドウォール１７ａとを形成する。
【００６６】
次に、図１３（ａ）、（ｂ）に示すように、ウエル３の上部に、図６（ａ）、（ｂ）に示す工程で形成したビット線４と同じ導電型の不純物をイオン注入により導入して、ビット線コンタクト領域６３内にビット線コンタクトと接続を取るためのコンタクト領域を形成する。本工程で形成されたコンタクト領域は、図１３（ａ）、（ｂ）ではビット線４の一部として表している。
【００６７】
次に、図１４（ａ）、（ｂ）に示すように、ワード線６２、ビット線４およびビット線コンタクト領域６３と、後に形成する各コンタクトとの接触抵抗を低減するため、第２の多結晶シリコン膜１２ａ、１２ｂ及びウェル３の露出部分を含む基板上に例えばニッケル膜などの金属膜を堆積し、基板の上面部に急速熱処理を加えることで自己整合的に第２の多結晶シリコン膜１２ａ上にニッケルシリサイドからなるシリサイド層８ａを、第２の多結晶シリコン膜１２ｂ上にニッケルシリサイドからなるシリサイド層８ｂを、ビット線コンタクト領域６３内のウェル３上にニッケルシリサイドからなるシリサイド層８ｃを形成する。
【００６８】
次いで、図１５（ａ）、（ｂ）に示すように、基板の上面全体に膜厚が２０ｎｍ程度でシリコン窒化物からなるライナー膜３６を形成した後、このライナー膜３６上に膜厚が３００ｎｍ程度の第１の層間絶縁膜２０を形成する。続いて、ＣＭＰ法によって第１の層間絶縁膜２０を研磨し、第１の層間絶縁膜２０の上面を平坦化する。
【００６９】
次に、図１６（ａ）、（ｂ）に示すように、減圧ＣＶＤ法により膜厚が例えば１００ｎｍ程度のアモルファスシリコン膜を基板の全面上に形成後、少なくともメモリセル領域を覆い、所望のパターンを有するレジスト膜（図示せず）を形成する。続いて、このレジスト膜をマスクとしてアモルファスシリコン膜をエッチングする。これにより、メモリセル領域を覆う第２のＵＶ遮光膜２１を形成する。
【００７０】
次に、図１７（ａ）、（ｂ）に示すように、第２のＵＶ遮光膜２１及び第１の層間絶縁膜２０の上にシリコン酸化物からなる第２の層間絶縁膜２２を形成する。その後、第１の層間絶縁膜２０及び第２の層間絶縁膜２２を貫通してシリサイド層８ｃを露出させ、ビット線４のうちビット線コンタクト領域６３内に形成された部分上にコンタクトホール３０ａを形成する。
【００７１】
次に、図１８（ａ）、（ｂ）に示すように、コンタクトホール３０ａ内にタングステンなどの金属を埋め込むこと等によって、シリサイド層８ｃを介してビット線４に接続されたビット線コンタクト３０を形成する。その後、公知の方法によって第３の層間絶縁膜３２、金属配線４２、９２を順次形成する。この際に、第１層目の金属配線４２はシングルダマシン法で形成し、金属配線９２は例えばデュアルダマシン法で形成する。以上の方法により、本実施形態の不揮発性半導体記憶装置を製造することができる。
【００７２】
本実施形態の不揮発性半導体記憶装置は、上述のように、少なくともメモリセル領域（メモリセル領域内の半導体基板及びＯＮＯ膜５等）を覆う第２のＵＶ遮光膜２１と、第２のＵＶ遮光膜２１が設けられないビット線コンタクト領域６３内の素子分離用絶縁膜４０を覆う第１のＵＶ遮光膜２５とを併せて備えている。そのため、第２のＵＶ遮光膜２１の開口部を通過したＵＶ光を第１のＵＶ遮光膜２５によって効果的に遮ることができ、第２のＵＶ遮光膜２１の遮光効果と併せてメモリセル領域へのＵＶ光の入射をより確実に抑えることが可能となっている。その結果、ＵＶ光により励起された電子の発生を抑制することができ、ＯＮＯ膜５に電子がトラップされるのを防止することができる。
【００７３】
さらに、少なくともビット線コンタクト領域６３内の素子分離用絶縁膜４０を覆う第１のＵＶ遮光膜２５が設けられ、第１のＵＶ遮光膜２５の側面及び上面上に第１の層間絶縁膜２０に対して高いエッチング選択比を有するライナー膜３６が設けられているので、自己整合的にビット線コンタクト３０用のコンタクトホール３０ａを形成することができる。このため、シリコン基板（ウェル３）において、ビット線コンタクト３０の形成時に重ね合わせずれが起こっても、安定してビット線コンタクト３０とビット線４との電気的接続をとることができる。従って、ビット線コンタクトと素子分離用絶縁膜４０のエッジ（ＳＴＩエッジ）との間の重ね合わせマージンを削減することができ、ビット線ピッチを縮小できるため、メモリセルサイズの微細化がより進められた不揮発性半導体記憶装置を信頼性を落とすことなく安定して実現することができる。ここで、第１のＵＶ遮光膜２５とビット線コンタクト３０との距離は、第２のＵＶ遮光膜２１とビット線コンタクト３０との距離よりも小さくすることができる。これは、第１のＵＶ遮光膜２５とビット線コンタクト３０とは両方ともファインレイヤに形成されており、第２のＵＶ遮光膜２５はラフレイヤに形成されているので、ステッパのマッチングによって、第１のＵＶ遮光膜２５とビット線コンタクト３０との間のマージンを詰めることが可能であるためである。すなわち、第２のＵＶ遮光膜２１はメモリセル領域をカバーするためにパターンサイズが大きく、パターン精度がラフになる。これに対して、第１のＵＶ遮光膜２５はワード線と同一レイヤであるので、パターン精度が高いため、ビット線コンタクト３０とのマージンをより小さくできる。
【００７４】
なお、第１のＵＶ遮光膜２５はワード線６２と同一工程で形成できるので、製造工程数が増えることもない。
【００７５】
図１９（ａ）は、自己整合的にコンタクトを形成する場合に、ビット線コンタクト３０とＳＴＩエッジとの重ね合わせマージンと、メモリセルの面積との関係を示す図である。同図の横軸はビット線コンタクト３０とＳＴＩエッジとの間の重ね合わせマージンを表し、縦軸は従来構成のメモリセルの面積を１とした場合のセル面積比を表す。ただし、図１９（ａ）ではワード線ピッチが一定であると仮定している。
【００７６】
また、図１９（ｂ）は、不揮発性半導体記憶装置を示す平面図であり、図１９（ａ）における変数である「ビット線コンタクトとシリコンＳＴＩエッジとの間の重ね合わせマージンａ」、「ビット線分離部幅（ビット線コンタクト領域６３におけるビット線４の間隔）ｂ」及び「ビット線ピッチ（メモリセル領域におけるビット線４のピッチ）ｃ」を示している。
【００７７】
図１９（ａ）から、例えば、本実施形態の不揮発性半導体記憶装置においてビット線分離部の幅を１２０ｎｍとする場合、従来の不揮発性半導体記憶装置においてビット線コンタクトとＳＴＩエッジとの間の重ね合わせマージンを２５ｎｍ確保したときに比べ、ビット線コンタクトとＳＴＩエッジとの間の重ね合わせマージンａをゼロまで縮小したとすると面積比は０．８になり、ビット線方向の縮小効果だけでセル面積を２０％縮小できることが分かる。ビット線コンタクトとＳＴＩエッジとの間の重ね合わせマージンは、ライナー膜３６がストッパ膜として機能するので事実上ゼロにすることも可能である。
【００７８】
また、ビット線コンタクト領域６３内の素子分離用絶縁膜４０を覆うように第１のＵＶ遮光膜２５が設けられているので、当該素子分離用絶縁膜４０上には少なくともＯＮＯ膜５設けられることになり、ＳＴＩエッジが保護される。従って、ウエットエッチングなどによって素子分離用絶縁膜４０がエッチングされるのを防ぐことができ、ＳＴＩエッジ部等で接合リークが発生するのを抑制することができる。
【００７９】
（第２の実施形態）
図２０は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図であり、図２１（ａ）、（ｂ）、及び（ｃ）は、それぞれ、図２０に示す不揮発性半導体記憶装置のXXIa-XXIa線、XXIb-XXIb線、及びXXIc-XXIc線における断面図である。
【００８０】
図２０に示すように、本実施形態の不揮発性半導体記憶装置は、一定のピッチで配置された複数のビット線４と、ビット線４に交差するように一定のピッチで配置された複数のワード線６２とが設けられたメモリセル領域を備えている。図２０では、第１のメモリセル領域８０及び第２のメモリセル領域９０と、第１のメモリセル領域８０と第２のメモリセル領域９０との間に設けられたビット線コンタクト領域６３とを示している。第１のメモリセル領域８０と第２のメモリセル領域９０のそれぞれにおいて、図１に示すワード線６２は、ビット線コンタクト領域６３に近い方から順にワード線ＷＬ０、ＷＬ１…とも表されている。
【００８１】
ビット線４は、例えば第１導電型（例えばｐ型）の半導体基板の上部に形成され、第２導電型（例えばｎ型）を示す拡散層で構成されている。「半導体基板」とは、シリコン等からなる基板１と、基板１上に設けられた第１導電型のウェル３とを合わせたものである。また、ビット線４はビット線コンタクト領域６３にまで延伸され、ビット線コンタクト領域６３内でビット線４はそれぞれに対応するビット線コンタクト３０に接続される。
【００８２】
各ワード線６２の終端部にはワード線コンタクト３１が配置されている。各メモリセル領域において、ビット線コンタクト３０の直近の領域にはワード線方向に沿ってダミーワード線（ＤＷＬ）が配置されている。
【００８３】
また、ビット線コンタクト３０はワード線方向、ビット線方向共に少なくともコンタクトとの重ね合わせマージンを確保した状態で第１のＵＶ遮光膜２５によって囲まれている。よって、第１のＵＶ遮光膜２５は、ビット線コンタクト３０の周辺を除きビット線コンタクト領域６３覆っている。さらに、第１のＵＶ遮光膜２５はダミーワード線（ＤＷＬ）と一体となるように接続されている。
【００８４】
図２１（ａ）〜（ｃ）に示すように、第１のメモリセル領域８０、第２のメモリセル領域９０、及びビット線コンタクト領域６３は第１導電型の基板１上に設けられたウェル３上に形成されている。
【００８５】
ビット線コンタクト領域６３において、互いに隣接するビット線４間は、ウェル３上に設けられたＳＴＩなどの素子分離用絶縁膜（ビット線分離部）４０により電気的に分離されている。
【００８６】
第１のメモリセル領域８０内及び第２のメモリセル領域９０内において、ウェル３上で且つワード線６２の下の領域のうち、２本のビット線４の間に位置する領域に、ＯＮＯ膜５が設けられている（図２１（ａ）、（ｃ）参照）。ＯＮＯ膜５は、ビット線コンタクト領域６３内の素子分離用絶縁膜４０上にも設けられている。
【００８７】
ワード線６２は、ＯＮＯ膜５上に設けられた第１の多結晶シリコン膜１１ａと、第１の多結晶シリコン膜１１ａ及びビット線酸化膜１０上に設けられた第２の多結晶シリコン膜１２ａとで構成されている。ワード線６２（第２の多結晶シリコン膜１２ａ）は、ビット線酸化膜１０によってビット線４と電気的に分離されている。
【００８８】
また、図２０、図２１（ａ）に示すように、本実施形態の不揮発性半導体記憶装置では第１の実施形態に係る不揮発性半導体記憶装置と異なり、上述の通り、ダミーワード線ＤＷＬと第１のＵＶ遮光膜２５とが一体的に形成されている。ダミーワード線ＤＷＬ及び第１のＵＶ遮光膜２５は、第１の多結晶シリコン膜１１ｂと第２の多結晶シリコン膜１２ｂとが積層されている。第１の多結晶シリコン膜１１ｂと第１の多結晶シリコン膜１１ａとは膜厚が同一であり、例えば５０ｎｍ程度である。第２の多結晶シリコン膜１２ｂと第２の多結晶シリコン膜１２ａとは膜厚が同一であり、例えば１５０ｎｍ程度である。なお、第１の実施形態に係る不揮発性半導体記憶装置と同様に、第１のＵＶ遮光膜２５は、少なくともビット線コンタクト領域６３内の素子分離用絶縁膜４０を覆うように形成されている。また、第１のＵＶ遮光膜２５は、ビット線酸化膜１０の終端部を少なくとも覆うように配置されている。
【００８９】
ワード線６２の上には低抵抗化のためシリサイド層８ａが設けられている。第１のＵＶ遮光膜２５とワード線６２とを同一工程で形成する場合、第１のＵＶ遮光膜２５の上にもシリサイド層８ｂが形成される。シリコン酸化膜１７は、第２の多結晶シリコン膜１２ａ同士の隙間を埋めるとともに、シリサイド層８ａ上及びシリサイド層８ｂの一部上に設けられている。
【００９０】
シリコン酸化膜１７及びシリサイド層８ｂの上には第１の層間絶縁膜２０が形成され、第１の層間絶縁膜２０の上には少なくともメモリセル領域内の半導体基板及びＯＮＯ膜５等を覆うように第２のＵＶ遮光膜２１が形成されている。第２のＵＶ遮光膜２１及び第１の層間絶縁膜２０の上には第２の層間絶縁膜２２が形成されている。
【００９１】
ビット線コンタクト領域６３では、第１の層間絶縁膜２０及び第２の層間絶縁膜２２を貫通し、一端がビット線４に接続されたビット線コンタクト３０が設けられている。ビット線コンタクト３０の他端は第２の層間絶縁膜２２上の金属配線９２に電気的に接続されている。なお、ビット線４とビット線コンタクト３０との間にはシリサイド層は設けられていなくてもよい。
【００９２】
本実施形態の不揮発性半導体記憶装置において、ビット線コンタクト領域６３内のビット線分離部である素子分離用絶縁膜４０を少なくとも覆い、ビット線酸化膜１０の終端部を覆っている第１のＵＶ遮光膜２５が配置されている。そのため、製造工程中のプラズマプロセスによって生じたＵＶ光の大半は、メモリセル領域上を少なくともカバーする第２のＵＶ遮光膜２１によってメモリセル領域に侵入せず、メモリセル領域には影響しない。
【００９３】
また、ＵＶ光がビット線コンタクト領域６３にある第２のＵＶ遮光膜２１の開口部から入射しても、第１のＵＶ遮光膜２５がＵＶ光を遮るので、従来の装置に比べて製造時に発生するＵＶ光の影響を小さくすることができる。さらに、第１のＵＶ遮光膜２５がビット線コンタクト領域６３内のビット線４の上方にも設けられているので、メモリセル領域へのＵＶ光の侵入を第１の実施形態の不揮発性半導体記憶装置よりもより確実に抑えることが可能となる。従って、ＵＶ光によって励起された電子がＯＮＯ膜５にトラップされるのをより効果的に防ぐことができ、メモリセルの閾値電圧をメモリセル領域全体でより均一に揃えることができる。
【００９４】
なお、第１のＵＶ遮光膜２５とビット線コンタクト領域６３内のビット線４との間にはＯＮＯ膜５が介在しているので、第１のＵＶ遮光膜２５がビット線４と導通することはない。
【００９５】
また、本実施形態の不揮発性半導体記憶装置において、シリコン酸化膜１７と第１の層間絶縁膜２０との間にシリコン窒化物からなるライナー膜が設けられていてもよい。
【００９６】
（第３の実施形態）
図２２（ａ）〜（ｃ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の断面図である。本実施形態の不揮発性半導体記憶装置の平面図は図２０に示す第２の実施形態に係る不揮発性半導体記憶装置とほぼ同様である。図２２（ａ）、（ｂ）、及び（ｃ）は、それぞれ、本実施形態に係る不揮発性半導体記憶装置の図２０に示すXXIa-XXIa線、XXIb-XXIb線、及びXXIc-XXIc線に相当する線における断面図である。
【００９７】
図２２（ａ）〜（ｃ）に示すように、本実施形態の不揮発性半導体記憶装置は、第１導電型（例えばｐ型）の半導体基板と、半導体基板の上部に形成された第１導電型のウェル３とを備えている。
【００９８】
ここで、本実施形態の不揮発性半導体記憶装置では、ビット線コンタクト領域６３において互いに隣接するビット線４間を分離するためのビット線分離部が素子分離用絶縁膜４０で構成されているのではなく、ダミーワード線ＤＷＬに接続された第１のＵＶ遮光膜２５と、第１のＵＶ遮光膜２５下に設けられたＯＮＯ膜５を含むゲート分離構造により構成されている。本実施形態の不揮発性半導体記憶装置は、この点が第１及び第２の実施形態に係る不揮発性半導体記憶装置と異なっている。より具体的には、ビット線コンタクト領域６３内で互いに隣接するビット線４同士（図２２（ｃ）参照）は、例えば０Ｖ程度の低電位に固定されたダミーワード線ＤＷＬ及び第１のＵＶ遮光膜２５によって電気的に分離されている。
【００９９】
ビット線コンタクト３０は第２の実施形態の不揮発性半導体記憶装置と同様に、ワード線方向、ビット線方向共に少なくともコンタクトとの重ね合わせマージンを確保した状態で第１のＵＶ遮光膜２５によって囲まれている。また、第１のＵＶ遮光膜２５は、ダミーワード線（ＤＷＬ）と一体となるように接続されている。
【０１００】
ワード線６２は、ＯＮＯ膜５上に設けられた第１の多結晶シリコン膜１１ａと、第１の多結晶シリコン膜１１ａ及びビット線酸化膜１０上に設けられた第２の多結晶シリコン膜１２ａとで構成されている。ワード線６２（第２の多結晶シリコン膜１２ａ）は、ビット線酸化膜１０によってビット線４と電気的に分離されている。
【０１０１】
ダミーワード線ＤＷＬ及び第１のＵＶ遮光膜２５は、第１の多結晶シリコン膜１１ｂと第２の多結晶シリコン膜１２ｂとが積層されている。第１の多結晶シリコン膜１１ｂと第１の多結晶シリコン膜１１ａとは膜厚が同一であり、例えば５０ｎｍ程度である。第２の多結晶シリコン膜１２ｂと第２の多結晶シリコン膜１２ａとは膜厚が同一であり、例えば１５０ｎｍ程度である。なお、第１の実施形態に係る不揮発性半導体記憶装置と同様に、第１のＵＶ遮光膜２５は、少なくともビット線コンタクト領域６３内の素子分離用絶縁膜４０を覆うように形成されている。また、第１のＵＶ遮光膜２５は、ビット線酸化膜１０の終端部を少なくとも覆うように配置されている。
【０１０２】
ワード線６２の上には低抵抗化のためシリサイド層８ａが設けられている。第１のＵＶ遮光膜２５とワード線６２とを同一工程で形成する場合、第１のＵＶ遮光膜２５の上にもシリサイド層８ｂが形成される。シリコン酸化膜１７は、第２の多結晶シリコン膜１２ａ同士の隙間を埋めるとともに、シリサイド層８ａ上及びシリサイド層８ｂの一部上に設けられている。
【０１０３】
シリコン酸化膜１７及びシリサイド層８ｂの上には第１の層間絶縁膜２０が形成され、第１の層間絶縁膜２０の上には少なくともメモリセル領域内の半導体基板及びＯＮＯ膜５等を覆うように第２のＵＶ遮光膜２１が形成されている。第２のＵＶ遮光膜２１及び第１の層間絶縁膜２０の上には第２の層間絶縁膜２２が形成されている。
【０１０４】
以上の構成によれば、製造工程中のプラズマプロセスによって生じたＵＶ光の大半は、メモリセル領域内の部材を少なくとも覆う第２のＵＶ遮光膜２１によってメモリセル領域に侵入せず、メモリセル領域には影響しない。
【０１０５】
また、ＵＶ光がビット線コンタクト領域６３にある第２のＵＶ遮光膜２１の開口部から入射しても、第１のＵＶ遮光膜２５がＵＶ光を遮るので、従来の装置に比べて製造時に発生するＵＶ光の影響を小さくすることができる。さらに、第１のＵＶ遮光膜２５がビット線コンタクト領域６３内のビット線４の上方にも設けられているので、メモリセル領域へのＵＶ光の侵入を第１の実施形態の不揮発性半導体記憶装置よりもより確実に抑えることが可能となる。従って、ＵＶ光によって励起された電子がＯＮＯ膜５にトラップされるのをより効果的に防ぐことができ、メモリセルの閾値電圧をメモリセル領域全体でより均一に揃えることができる。
【０１０６】
本実施形態のように、ビット線コンタクト領域６３内で互いに隣接するビット線４同士の電気的な分離は、ＳＴＩ等の素子分離用絶縁膜によって達成されるだけでなく、第１のＵＶ遮光膜２５とこれに接続されたダミーワード線ＤＷＬに例えば０Ｖの低い固定電位を印加することでも達成できる。
【０１０７】
本実施形態の不揮発性半導体記憶装置では、ビット線分離部をゲート分離により実現することができる。このため、ビット線ピッチの縮小の際にＳＴＩの埋め込み特性による制限を受けることがなくなり、よりサイズの小さい不揮発性半導体記憶装置を得ることが可能となる。
【０１０８】
なお、上述の第１〜第３の実施形態に係る不揮発性半導体記憶装置において、第２の多結晶シリコン膜１２ａ、１２ｂ上またはウェル３上の所望の領域にシリサイド層を形成しているが、これに限定されるものではなく、例えばシリサイド層に代えて金属層を形成しても構わない。
【産業上の利用可能性】
【０１０９】
以上で説明した本発明の不揮発性半導体記憶装置は、記憶動作を必要とする種々の電子機器において有用である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図である。
【図２】（ａ）、（ｂ）、及び（ｃ）は、それぞれ、図１に示す不揮発性半導体記憶装置のIIa-IIa線、IIb-IIb線、及びIIc-IIc線における断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の一部を示す平面図である。
【図４】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図６】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１８】（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１９】（ａ）は、自己整合的にコンタクトを形成する場合に、ビット線コンタクトとＳＴＩエッジとの重ね合わせマージンと、メモリセルの面積との関係を示す図であり、（ｂ）は、（ａ）に示す結果に用いられる変数を記した不揮発性半導体記憶装置の平面図である。
【図２０】本発明の第２の実施形態に係る不揮発性半導体記憶装置のレイアウトを示す平面図である。
【図２１】（ａ）、（ｂ）、及び（ｃ）は、それぞれ、図２０に示す不揮発性半導体記憶装置のXXIa-XXIa線、XXIb-XXIb線、及びXXIc-XXIc線における断面図である。
【図２２】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の断面図である。
【図２３】従来の不揮発性半導体記憶装置のレイアウトを示す平面図である。
【図２４】図２３に示す不揮発性半導体記憶装置の、XXIV-XXIV線における断面図である。
【図２５】ビット線コンタクトから見たワード線の位置とビット線方向におけるメモリセルの閾値電圧（Ｖｔ）との関係を示す図である。
【符号の説明】
【０１１１】
１      基板
３      ウェル 
４      ビット線
５      ＯＮＯ膜
８ａ、８ｂ、８ｃ    シリサイド層
１０      ビット線酸化膜
１０ａ    ＨＤＰ−ＮＳＧ膜
１１、１１ａ、１１ｂ      第１の多結晶シリコン膜
１２、１２ａ、１２ｂ      第２の多結晶シリコン膜
１３、１５      シリコン酸化膜
１４      シリコン窒化膜
１７      シリコン酸化膜
１７ａ    サイドウォール
２０      第１の層間絶縁膜
２１      第２のＵＶ遮光膜
２２      第２の層間絶縁膜
２５      第１のＵＶ遮光膜
３０      ビット線コンタクト
３０ａ    コンタクトホール
３１      ワード線コンタクト
３２      第３の層間絶縁膜
３６      ライナー膜
４０      素子分離用絶縁膜
４２、９２      金属配線
５１、５２      レジスト
６２      ワード線
６３      ビット線コンタクト領域
８０      第１のメモリセルアレイ
９０      第２のメモリセルアレイ
ＷＬ０、ＷＬ１    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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