(57)【要約】【課題】レギュレータが生成する電源電圧の電圧降下を大幅に低減し、効率よく高精度に、安定した電源電圧を供給する。【解決手段】メモリ用電源部１３は、複数のトランジスタ、および誤差増幅器からなる。トランジスタのソースパッドＳ、およびドレインパッドＤは、それぞれ交互に一列となるように半導体チップの任意の一辺の周辺部に沿って配列されている。また、トランジスタのゲートは、それぞれ交互に配列されたソースパッドＳ、およびドレインパッドＤと平行するように（ソースパッドＳ、およびドレインパッドＤの配列方向とゲートの長辺方向とが平行となる）形成されている。これにより、ドレイン、ソースと接続される配線の配線距離を短くすることが可能となり、シート抵抗を削減することができる。【選択図】図２
2010027883.tif 000002
【特許請求の範囲】
【請求項１】
直流の電源電圧を任意の直流電圧に変換するレギュレータを備えた半導体集積回路装置であって、
前記レギュレータは、
複数のトランジスタからなる出力ドライバと、
前記トランジスタのソースに電源電圧を供給する入力電圧パッドと、
前記トランジスタのドレインに接続され、任意の直流電圧を出力する出力電圧パッドとを備え、
前記入力電圧パッド、および前記出力電圧パッドは、
前記レギュレータが形成された半導体チップの任意の一辺に沿って、直線状に配列されて形成され、
前記トランジスタのゲートは、
前記入力電圧パッド、および前記出力電圧パッドの配列と平行するように形成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記入力電圧パッドに接続された第１の幹線と、
前記第１の幹線から延在し、前記トランジスタの第１の拡散層に電圧を供給する第１の支線と、
前記出力電圧パッドに接続された第２の幹線と、
前記第２の幹線から延在し、前記トランジスタの第２の拡散層から前記出力電圧パッドに電圧を供給する第２の支線とを備え、
前記第１、および前記第２の支線は、
前記入力電圧パッド、および前記出力電圧パッドの配列と平行するように形成されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記入力電圧パッドと前記出力電圧パッドとは、交互にレイアウトされて配列されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１または２記載の半導体集積回路装置において、
複数の前記入力電圧パッドは、第１のグループとして直線状に配列され、
複数の前記出力電圧パッドは、第２のグループとして直線状に配列され、
前記第１のグループ、および前記第２のグループが直線状に配列されてレイアウトされていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
複数の前記トランジスタは、
ソース、ドレイン、およびゲートがそれぞれ共通に接続された並列接続された構成よりなることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
少なくとも２つの半導体チップを搭載したシステムインパッケージからなり、
前記レギュレータは、
前記レギュレータが備えられていない他の前記半導体チップ、または前記半導体集積回路装置に外部接続された他の半導体チップに対して、変換した任意の直流電圧を供給することを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記レギュレータは、
前記半導体集積回路装置に外部接続された他の半導体チップに対して、変換した任意の直流電圧を供給することを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
ＣＰＵを有したコントローラであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータによる電源生成技術に関し、特に、システムインパッケージにおける電源電圧の供給に有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置においては、たとえば、複数の半導体チップを１つのパッケージに搭載した構成からなるシステムインパッケージ（ＳＩＰ）が知られている。
【０００３】
このシステムインパッケージの半導体集積回路装置には、マイクロコンピュータなどのシステムＬＳＩと大容量の不揮発性メモリとが搭載されたものがあり、この場合、該不揮発性メモリを駆動するために、オンチップ化されたレギュレータが搭載されているものが知られている。
【０００４】
近年、電子システムなどの低消費電力化に伴って半導体集積回路装置の動作電圧も低電圧化しており、該半導体集積回路装置に供給される電源電圧ＶＣＣと不揮発性メモリの動作電圧とが非常に近くなっているものがあり、レギュレータが不揮発性メモリに供給する電源の電圧降下を抑えることが重要となっている。
【０００５】
この場合、電圧降下を抑えるための技術としては、たとえば、レギュレータの配線を多層化することにより、配線のシート抵抗を低減するものが知られている。
【０００６】
また、この種のレギュレータを搭載した半導体集積回路装置については、たとえば、スイッチングレギュレータとシリーズレギュレータレイアウトを半導体チップの対角線上に配置することにより、スイッチングレギュレータが発生する高周波ノイズの影響を抑制するレイアウト技術が知られている（たとえば、特許文献１参照）。
【特許文献１】特開２００４−１９３４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のようなレギュレータから供給される電源電圧の電圧降下を防止する技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
近年、不揮発性メモリの大容量化などに伴い、該不揮発性メモリに大電流が必要となっている。そのため、配線の多層化にも限界があり、前述したように、該半導体集積回路装置に供給される電源電圧ＶＣＣと不揮発性メモリの動作電圧とが非常に近い場合、少しの電圧降下であっても安定した動作電圧が確保できない恐れが生じてしまうことになる。
【０００９】
本発明の目的は、レギュレータが生成する電源電圧の電圧降下を大幅に低減し、効率よく高精度に、安定した電源電圧を供給することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、直流の電源電圧を任意の直流電圧に変換するレギュレータを備えた半導体集積回路装置であって、該レギュレータは、複数のトランジスタからなる出力ドライバと、該トランジスタのソースに電源電圧を供給する入力電圧パッドと、トランジスタのドレインに接続され、任意の直流電圧を出力する出力電圧パッドとを備え、入力電圧パッド、および出力電圧パッドは、レギュレータが形成された半導体チップの任意の一辺に沿って、直線状に配列されて形成され、トランジスタのゲートは、入力電圧パッド、および出力電圧パッドの配列と平行するように形成されているものである。
【００１３】
また、本願のその他の発明の概要を簡単に示す。
【００１４】
本発明は、前記入力電圧パッドに接続された第１の幹線と、該第１の幹線から延在し、トランジスタの第１の拡散層に電圧を供給する第１の支線と、出力電圧パッドに接続された第２の幹線と、該第２の幹線から延在し、トランジスタの第２の拡散層から出力電圧パッドに電圧を供給する第２の支線とを備え、第１、および第２の支線は、入力電圧パッド、および出力電圧パッドの配列と平行するように形成されているものである。
【００１５】
また、本発明は、前記入力電圧パッドと前記出力電圧パッドとが交互にレイアウトされて配列されているものである。
【００１６】
さらに、複数の入力電圧パッドは、第１のグループとして直線状に配列され、複数の出力電圧パッドは、第２のグループとして直線状に配列され、該第１、および第２のグループが直線状に配列されてレイアウトされているものである。
【００１７】
また、本発明は、複数の前記トランジスタが、ソース、ドレイン、およびゲートがそれぞれ共通に接続された並列接続された構成よりなるものである。
【００１８】
さらに、本発明は、前記半導体集積回路装置が、少なくとも２つの半導体チップを搭載したシステムインパッケージからなり、レギュレータは、該レギュレータが備えられていない他の半導体チップ、または半導体集積回路装置に外部接続された他の半導体チップに対して、変換した任意の直流電圧を供給するものである。
【００１９】
また、本発明は、前記レギュレータが、半導体集積回路装置に外部接続された他の半導体チップに対して、変換した任意の直流電圧を供給するものである。
【００２０】
さらに、本発明は、前記半導体集積回路装置が、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を有したコントローラよりなるものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
（１）高精度で電圧低下の少ない直流電源を供給することができる。
【００２３】
（２）また、半導体集積回路装置の信頼性を向上し、高性能化を実現することができる。
【００２４】
（３）さらに、レギュレータの小面積化を実現することができ、半導体集積回路装置を小型化することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図、図２は、図１の半導体集積回路装置における実装レイアウトの一例を示す説明図、図３は、図２のＡ−Ａ’断面図、図４は、図１の半導体集積回路装置に設けられたメモリ用電源部におけるソースパッドとドレインパッドとの配列パターン、および接続構成の一例を示す説明図、図５は、図４のメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図、図６は、図５のＡ−Ａ’断面図、図７は、図５のＢ−Ｂ’断面図、図８は、図４のメモリ用電源部におけるドレイン配線とソース配線とのレイアウト例を示す説明図、図９は、本発明者が検討したメモリ用電源部におけるドレイン配線とソース配線とのレイアウト例を示す説明図である。
【００２７】
本実施の形態１において、半導体集積回路装置１は、複数の半導体チップを１つのパッケージに搭載したシステムインパッケージからなる。半導体集積回路装置１は、図１に示すように、マイクロコンピュータ２、不揮発性メモリ３、および静電容量素子４から構成されており、マイクロコンピュータ２、および不揮発性メモリ３は、１つの半導体チップにそれぞれ形成されている。
【００２８】
マイクロコンピュータ２は、Ｉ／Ｏ部５、レベルシフタ６，７、基準電圧生成部８、不揮発性半導体メモリ９、ＣＰＵ１０、ＣＰＵ用電源部１１、メモリ用Ｉ／Ｏ部１２、メモリ用電源部１３から構成されている。
【００２９】
外部供給される電源電圧ＶＣＣは、電源パッドＶＣＣＰＡＤを介して、Ｉ／Ｏ部５、レベルシフタ６、不揮発性半導体メモリ９、ＣＰＵ用電源部１１、メモリ用電源部１３にそれぞれ供給されるように接続されている。
【００３０】
Ｉ／Ｏ部５は、半導体集積回路装置１に外部接続されるデバイスとのインタフェースである。レベルシフタ６は、マイクロコンピュータ２の内部論理回路から出力される電源電圧ＶＤＤ１振幅の信号を、電源電圧ＶＣＣ振幅の信号に変換する。
【００３１】
基準電圧生成部８は、ＣＰＵ用電源部１１が電源電圧ＶＤＤ１を生成する際、およびメモリ用電源部１３が電源電圧ＶＤＤ２を生成する際にそれぞれ用いる基準電圧ＶＲＥＦを生成する。不揮発性半導体メモリ９は、たとえば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などからなり、各種データやプログラムなどが格納されている。
【００３２】
ＣＰＵ１０は、マイクロコンピュータ２のすべての制御を司る。ＣＰＵ用電源部１１は、たとえば、レギュレータからなり、外部供給された電源電圧ＶＣＣから電源電圧ＶＤＤ１を生成し、レベルシフタ６，７、不揮発性半導体メモリ９、ＣＰＵ１０、ならびにメモリ用Ｉ／Ｏ部１２などに供給する。
【００３３】
メモリ用Ｉ／Ｏ部１２は、マイクロコンピュータ２に外部接続された不揮発性メモリ３とのインタフェースである。レベルシフタ７は、電源電圧ＶＤＤ１振幅の信号を、電源電圧ＶＤＤ２振幅の信号に変換する。メモリ用電源部１３は、たとえば、レギュレータからなり、外部供給された電源電圧ＶＣＣから電源電圧ＶＤＤ２を生成し、不揮発性メモリ３、レベルシフタ７に供給する。
【００３４】
この場合、不揮発性メモリ３には、メモリ用電源部１３が生成した電源電圧ＶＤＤ２が電源パッドＶＤＤＰＡＤを介して供給される。この電源パッドＶＤＤＰＡＤには、電源安定化容量となる静電容量素子４が接続されている。
【００３５】
図２は、半導体集積回路装置１における実装レイアウトの一例を示す説明図であり、図３は、図２のＡ−Ａ’断面図である。
【００３６】
図２に示すように、パッケージ基板ＰＫ上に、不揮発性メモリ３の半導体チップが搭載されており、該不揮発性メモリ３の半導体チップの上部には、左側から右側にかけて、マイクロコンピュータ２の半導体チップ、および静電容量素子４がそれぞれ搭載された積層構造となっている。
【００３７】
不揮発性メモリ３の半導体チップの下方には、電源配線ＶＤＤＰ、および電源配線ＶＣＣＰがそれぞれパッケージ基板ＰＫに形成されている。電源配線ＶＤＤＰは、不揮発性メモリ３に電源電圧ＶＤＤ２を供給する配線であり、電源配線ＶＣＣＰは、電源電圧ＶＣＣをマイクロコンピュータ２に供給する配線である。
【００３８】
また、マイクロコンピュータ２の半導体チップにおいて、左側上方から下方にかけて、Ｉ／Ｏ部５、不揮発性半導体メモリ９、ＣＰＵ１０、およびメモリ用Ｉ／Ｏ部１２がそれぞれレイアウトされており、これらの右側には、上方から下方にかけて、ＣＰＵ用電源部１１、ならびに基準電圧生成部８がそれぞれレイアウトされている。
【００３９】
さらに、ＣＰＵ１０、ならびに基準電圧生成部８の右側には、メモリ用電源部１３がレイアウトされている。メモリ用電源部１３の下方には、複数のソースパッドＳ、および複数のドレインパッドＤがそれぞれ交互に一列となるように半導体チップの任意の一辺の周辺部に沿って配列されている。
【００４０】
入力電圧パッドとなるソースパッドＳは、ボンディングワイヤＢ１を介して電源配線ＶＣＣＰにそれぞれ接続されており、出力電圧パッドとなるドレインパッドＤは、ボンディングワイヤＢ２を介して電源配線ＶＤＤＰにそれぞれ接続されている。
【００４１】
また、電源配線ＶＤＤＰには、ボンディングワイヤＢ３を介して不揮発性メモリ３の電源パッドＶＤＤＰＡＤＭ、およびボンディングワイヤＢ４を介して静電容量素子４の電源パッドＶＤＤＰＡＤＣにそれぞれ接続されている。
【００４２】
そして、パッケージ基板ＰＫに搭載された不揮発性メモリ３、マイクロコンピュータ２、静電容量素子４、ボンディングワイヤＢ１〜Ｂ４、ドレインパッドＤ、ソースパッドＳ、電源配線ＶＤＤＰ，ＶＣＣＰ、および電源パッドＶＤＤＰＡＤＭ，ＶＤＤＰＡＤＣなどは、図３に示すように、樹脂などによってパッケージＰＫＧが形成されて封止されている。
【００４３】
図４は、メモリ用電源部１３におけるソースパッドＳ、およびドレインパッドＤの配列パターン、および接続構成の一例を示す説明図である。
【００４４】
メモリ用電源部１３は、出力ドライバとなる複数のトランジスタＴ、および誤差増幅器ＯＰからなるシリーズレギュレータから構成されている。トランジスタＴは、たとえば、ＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなる。
【００４５】
トランジスタＴの一方の接続部（ドレイン）はすべて共通接続されており、同様に、トランジスタＴの他方の接続部（ソース）もすべて共通接続されてた並列接続された構成となっている。これらトランジスタの一方の接続部（ドレイン）は、ドレインパッドＤに接続され、トランジスタＴの他方の接続部（ソース）は、ソースパッドＳにそれぞれ接続されている。
【００４６】
よって、これらトランジスタＴの一方の接続部（ドレイン）には、電源電圧ＶＣＣが接続され、該トランジスタの他方の接続部（ソース）が、電源電圧ＶＤＤ２の出力部となる。
【００４７】
ドレインパッドＤとソースパッドＳとは、それぞれが交互に配列されるようにレイアウトされており、隣り合うトランジスタＴのソース同士（またはドレイン同士）がそれぞれ共通に接続された構成となっている。
【００４８】
また、トランジスタＴのゲートには、誤差増幅器ＯＰの出力部がそれぞれ接続されており、誤差増幅器ＯＰの負（−）側入力端子には、基準電圧生成部８が生成した基準電圧ＶＲＥＦが入力されるように接続されている。
【００４９】
誤差増幅器ＯＰの正（＋）側入力端子には、共通接続されたトランジスタＴの一方の接続部（ドレイン）が接続されている。誤差増幅器ＯＰは、基準電圧ＶＲＥＦと電源電圧ＶＣＣ２との差電圧を増幅して出力し、電源電圧ＶＤＤ２が安定化して出力されるように制御する。
【００５０】
図５は、メモリ用電源部１３におけるトランジスタＴのレイアウトパターンの一例を示す説明図である。
【００５１】
図示するように、トランジスタＴのゲートは、それぞれ交互に配列されたソースパッドＳ、およびドレインパッドＤと平行するように（ソースパッドＳ、およびドレインパッドＤの配列方向とゲートの長辺方向とが平行となる）形成されている。
【００５２】
よって、トランジスタＴのゲートに接続されるゲート配線ＧＨがソースパッドＳ、およびドレインパッドＤの配列方向と平行するように形成される。
【００５３】
また、ソース配線ＳＨは、トランジスタＴのソースパッドＳと接続される第１の幹線と、その第１の幹線から延在し、トランジスタＴのソースと接続される第１の支線とから構成されており、第２の支線は、トランジスタＴのゲートと平行するように形成されている。
【００５４】
同様に、ドレイン配線ＤＨは、トランジスタＴのドレインパッドＤと接続される第２の幹線と、その第２の幹線から延在し、トランジスタＴのドレインと接続される第２の支線とから構成され、第２の支線は、トランジスタＴのゲートと平行するように形成されている。
【００５５】
さらに、これらドレイン配線ＤＨ、およびソース配線ＳＨは、櫛の歯状に形成されており、ドレイン配線ＤＨとソース配線ＳＨとが交互に入り組むようにレイアウトされている。
【００５６】
このように、トランジスタＴのソース同士（またはドレイン同士）を共通にレイアウトすることによって、共通となったソース（またはドレイン）を形成する拡散層の部分の面積を削除することが可能となり、メモリ用電源部１３の小面積化を実現することができる。
【００５７】
図６は、図５のＡ−Ａ’断面図であり、図７は、図５のＢ−Ｂ’断面図である。
【００５８】
図示するように、トランジスタＴは、Ｐ型の半導体基板１４に、Ｎ−ＷＥＬＬ１４ａが形成されており、このＮ−ＷＥＬＬ１４ａの上部に、ソースとして機能するＰ−ＷＥＬＬ１５、および，ドレインとして機能するＰ−ＷＥＬＬ１６がそれぞれ形成されている。また、Ｐ−ＷＥＬＬ１５とＰ−ＷＥＬＬ１６との間には、ゲート１７が形成されている。
【００５９】
Ｐ−ＷＥＬＬ１５は、コンタクト１８を介して配線層Ｍ１に形成されるソース配線ＳＨに接続されており、配線層Ｍ１に形成されるソース配線ＳＨは、ビア１９を介して配線層Ｍ１の上方に形成される配線層Ｍ２のソース配線ＳＨ、および配線層Ｍ２の上方に形成される配線層Ｍ３のソース配線ＳＨにそれぞれ接続されている。
【００６０】
Ｐ−ＷＥＬＬ１６は、コンタクト２０を介して配線層Ｍ１に形成されるドレイン配線ＤＨに接続されており、該配線層Ｍ１に形成されるドレイン配線ＤＨは、ビア２１を介して配線層Ｍ１の上方に形成される配線層Ｍ２のドレイン配線ＤＨ、および配線層Ｍ３の上方に形成される配線層Ｍ３のドレイン配線ＤＨにそれぞれ接続されている。さらに、ゲート１７は、コンタクト２２を介して配線層Ｍ１に形成に形成されているゲート配線ＧＨに接続されている。
【００６１】
また、ソースパッドＳには、配線層Ｍ３に形成されたソース配線ＳＨが接続されており、ドレインバッドＤには、同じく配線層Ｍ３に形成されたドレイン配線ＤＨが接続されている。
【００６２】
このように、配線層Ｍ１〜Ｍ３は、トランジスタＴの拡散層であるＰ−ＷＥＬＬ１５、およびＰ−ＷＥＬＬ１６と同電位とすることができるので、配線層Ｍ１〜Ｍ３に給電するための配線が不要となり、その配線による電圧降下を避けることが可能となる。
【００６３】
また、図７においては、第１の拡散層となるトランジスタＴのソースの拡散層（Ｐ−ＷＥＬＬ１６）での断面を示したが、第２の拡散層となるドレインの拡散層（Ｐ−ＷＥＬＬ１５）での断面では、図７の配線層Ｍ１〜Ｍ３までの配線層の電位と拡散層のソースとドレインとが逆になることになる。
【００６４】
図８は、マイクロコンピュータ２の半導体チップにおいて、複数のソースパッドＳ、および複数のドレインパッドＤがそれぞれ交互に一列となるように該半導体チップの任意の一辺の周辺部に沿って配列された際のドレイン配線ＤＨとソース配線ＳＨとのレイアウト例を示す説明図である。
【００６５】
なお、図８においては、Ｉ／Ｏ部５、基準電圧生成部８、不揮発性半導体メモリ９、ＣＰＵ１０、ＣＰＵ用電源部１１、およびメモリ用Ｉ／Ｏ部１２は、信号の流れを示すブロック図として記載している。
【００６６】
図示するように、半導体チップの一辺に沿ってドレインパッドＤとソースパッドＳを配列することにより、ドレイン配線ＤＨ、およびソース配線ＳＨの配線距離を短くすることが可能となり、さらに、パッド数を多くすることによって、配線（ドレイン配線ＤＨ、およびソース配線ＳＨ）のシート抵抗を削減することができ、電圧降下を大幅に低減することができる。
【００６７】
図９は、本発明者が検討したマイクロコンピュータ５０のメモリ用電源部５０ａにおけるソースパッドＳ１０とドレインパッドＤ１０とを半導体チップの対向する周辺部にそれぞれレイアウトした際のドレイン配線ＤＨ１０とソース配線ＳＨ１０とのレイアウト例を示す説明図である。
【００６８】
ここで、図９においても、Ｉ／Ｏ部５１、基準電圧生成部５２、不揮発性半導体メモリ５３、ＣＰＵ５４、ＣＰＵ用電源部５５、およびメモリ用Ｉ／Ｏ部５６は、信号の流れを示すブロック図として記載している。
【００６９】
この場合、図８に比べて、ドレイン配線ＤＨ１０、およびソース配線ＳＨ１０の配線長が長くなり、パッド数も少なくなるのでシート抵抗が増加し、電圧降下が大きくなってしまうことになる。
【００７０】
それにより、本実施の形態１によれば、トランジスタＴのゲート１７とソースパッドＳおよびドレインパッドＤとの配列方向を平行にすることにより、ドレイン配線ＤＨ、ソース配線ＳＨのシート抵抗を低減し、電圧降下を低減することができる。
【００７１】
（実施の形態２）
図１０は、本発明の実施の形態２による半導体集積回路装置における実装レイアウトの一例を示す説明図、図１１は、図１０のＡ−Ａ’断面図である。
【００７２】
本実施の形態２において、半導体集積回路装置１は、前記実施の形態１（図１）と同様に、マイクロコンピュータ２、不揮発性メモリ３、および静電容量素子４から構成されており、マイクロコンピュータ２、および不揮発性メモリ３は、１つの半導体チップにそれぞれ形成されている。
【００７３】
この場合、前記実施の形態１と異なるところは、半導体集積回路装置１における実装レイアウトである。
【００７４】
図１０は、本実施の形態２の半導体集積回路装置１における実装レイアウトの一例を示す説明図であり、図１１は、図１０のＡ−Ａ’断面図である。
【００７５】
半導体集積回路装置１は、図１０に示すように、パッケージ基板ＰＫの上方に、不揮発性メモリ３の半導体チップが搭載されており、該不揮発性メモリ３の半導体チップの下方には、左側から右側にかけて、マイクロコンピュータ２の半導体チップ、および静電容量素子４がそれぞれレイアウトされている。
【００７６】
不揮発性メモリ３の半導体チップとマイクロコンピュータ２の半導体チップ、および静電容量素子４との間には、電源配線ＶＤＤＰ、ならびに電源配線ＶＣＣＰがそれぞれ形成されている。
【００７７】
電源配線ＶＤＤＰは、不揮発性メモリ３に電源電圧ＶＤＤ２を供給する配線であり、電源配線ＶＣＣＰは、電源電圧ＶＣＣをマイクロコンピュータ２に供給する配線である。
【００７８】
また、マイクロコンピュータ２の半導体チップにおいて、左側の上方から下方にかけて、メモリ用Ｉ／Ｏ部１２、ＣＰＵ１０、不揮発性半導体メモリ９、、およびＩ／Ｏ部５がそれぞれレイアウトされており、これらの右側には、上方から下方にかけて、基準電圧生成部８、ならびにＣＰＵ用電源部１１がそれぞれレイアウトされている。
【００７９】
基準電圧生成部８、ならびにＣＰＵ用電源部１１の右側上方には、メモリ用電源部１３がレイアウトされている。メモリ用電源部１３の上方の半導体チップの周辺部には、複数のソースパッドＳ、および複数のドレインパッドＤがそれぞれ交互に一列となるように半導体チップの任意の周辺部に沿って配列されている。
【００８０】
ソースパッドＳは、ボンディングワイヤＢ１を介して電源配線ＶＣＣＰにそれぞれ接続されており、ドレインパッドＤは、ボンディングワイヤＢ２を介して電源配線ＶＤＤＰにそれぞれ接続されている。
【００８１】
電源配線ＶＤＤＰには、ボンディングワイヤＢ３を介して不揮発性メモリ３の電源パッドＶＤＤＰＡＤＭ、およびボンディングワイヤＢ４を介して静電容量素子４の電源パッドＶＤＤＰＡＤＣにそれぞれ接続されている。
【００８２】
そして、パッケージ基板ＰＫに搭載された不揮発性メモリ３、マイクロコンピュータ２、静電容量素子４、ボンディングワイヤＢ１〜Ｂ４、ドレインパッドＤ、ソースパッドＳ、電源配線ＶＤＤＰ，ＶＣＣＰ、および電源パッドＶＤＤＰＡＤＭ，ＶＤＤＰＡＤＣなどは、図１１に示すように、樹脂などによってパッケージＰＫＧが形成されて封止されている。
【００８３】
また、その他のメモリ用電源部１３におけるソースパッドＳ、およびドレインパッドＤの配列パターン、および接続構成、およびメモリ用電源部１３におけるトランジスタＴのレイアウトパターンや配線構成などは、前記実施の形態１と同様であるので、説明は省略する。
【００８４】
それにより、本実施の形態２においても、メモリ用電源部１３における電圧降下を低減し、安定した不揮発性メモリ３の動作を実現することができる。
【００８５】
（実施の形態３）
図１２は、本実施の形態３によるメモリ用電源部におけるソースパッド、およびドレインパッドの配列パターン、および接続構成の一例を示す説明図、図１３は、図１２のメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図、図１４は、図１３のＡ−Ａ’断面図、図１５は、図１３のＢ−Ｂ’断面図である。
【００８６】
本実施の形態３において、半導体集積回路装置１は、前記実施の形態１（図１）と同様に、マイクロコンピュータ２、不揮発性メモリ３、および静電容量素子４から構成されており、マイクロコンピュータ２、および不揮発性メモリ３は、１つの半導体チップにそれぞれ形成されている。
【００８７】
本実施の形態３では、前記実施の形態１のようにメモリ用電源部１３におけるドレインパッドＤとソースパッドＳとをそれぞれ交互に配列されるようにレイアウトするのではなく、同じ種類のパッド同士を纏めてレイアウトしている。
【００８８】
図１２は、本実施の形態３によるメモリ用電源部１３におけるソースパッドＳ、およびドレインパッドＤの配列パターン、および接続構成の一例を示す説明図である。
【００８９】
メモリ用電源部１３は、前記実施の形態１と同様に、出力ドライバとなる複数のトランジスタＴ、および誤差増幅器ＯＰから構成されている。これらの接続構成においても、前記実施の形態１と同様となっている。
【００９０】
この場合、ソースパッドＳは、左側に一纏めになって一列にレイアウトされており、右側には、ドレインパッドＤが一纏めとなるように一列となって配列されてレイアウトされている。
【００９１】
よって、マイクロコンピュータ２の半導体チップの周辺部に沿って、左側から、複数のソースパッドＳが一列にレイアウトされ、その右側に、複数のドレインパッドＤが一列にレイアウトされた構成となっている。
【００９２】
図１３は、図１２のメモリ用電源部１３におけるトランジスタＴのレイアウトパターンの一例を示す説明図である。
【００９３】
図示するように、トランジスタＴのゲートは、配列されたソースパッドＳ、およびドレインパッドＤと平行するように（ソースパッドＳ、およびドレインパッドＤの配列方向とゲートの長辺方向とが平行となる）形成されている。
【００９４】
よって、トランジスタＴのゲートに接続されるゲート配線ＧＨがソースパッドＳ、およびドレインパッドＤの配列方向と平行するように形成される。
【００９５】
ドレインパッドＤが配列されている領域では、トランジスタＴのドレインパッドと接続されるドレイン配線ＤＨが、トランジスタＴのソースパッドと接続されるソース配線ＳＨを取り囲むようにレイアウトされている。
【００９６】
また、ソースパッドＳが配列されている領域では、ソース配線ＳＨが、ドレイン配線ＤＨを取り囲むようにレイアウトされており、ドレインパッドＤとソースパッドＳとにおける配列の境目の領域では、ドレイン配線ＤＨ、およびソース配線ＳＨが櫛の歯状に形成されている。
【００９７】
図１４は、図１３のＡ−Ａ’断面図であり、図１５は、図１３のＢ−Ｂ’断面図である。
【００９８】
図示するように、トランジスタＴは、Ｐ型の半導体基板１４に、Ｎ−ＷＥＬＬ１４ａが形成されており、このＮ−ＷＥＬＬ１４ａの上部に、ソースとして機能するＰ−ＷＥＬＬ１５、およびドレインとして機能するＰ−ＷＥＬＬ１６がそれぞれ形成されている。また、Ｐ−ＷＥＬＬ１５とＰ−ＷＥＬＬ１６との間には、ゲート１７が形成されている。
【００９９】
Ｐ−ＷＥＬＬ１５は、コンタクト１８を介して配線層Ｍ１に形成されるソース配線ＳＨに接続されており、配線層Ｍ１に形成されるソース配線ＳＨは、ビア１９を介して配線層Ｍ１の上方に形成される配線層Ｍ２のソース配線ＳＨ、および配線層Ｍ２の上方に形成される配線層Ｍ３のソース配線ＳＨにそれぞれ接続されている。
【０１００】
Ｐ−ＷＥＬＬ１６は、コンタクト２０を介して配線層Ｍ１に形成されるドレイン配線ＤＨに接続されており、該配線層Ｍ１に形成されるドレイン配線ＤＨは、ビア２１を介して配線層Ｍ１の上方に形成される配線層Ｍ２のドレイン配線ＤＨ、および配線層Ｍ３の上方に形成される配線層Ｍ３のドレイン配線ＤＨにそれぞれ接続されている。さらに、ゲート１７は、コンタクト２２を介して配線層Ｍ１に形成に形成されているゲート配線ＧＨに接続されている。
【０１０１】
また、ソースパッドＳには、配線層Ｍ３に形成されたソース配線ＳＨが接続されており、ドレインバッドＤには、同じく配線層Ｍ３に形成されたドレイン配線ＤＨが接続されている。
【０１０２】
この図１５においても、トランジスタＴのソースの拡散層（Ｐ−ＷＥＬＬ１６）での断面を示したが、第２の拡散層となるドレインの拡散層（Ｐ−ＷＥＬＬ１５）での断面では、図７の配線層Ｍ１〜Ｍ３までの配線層の電位と拡散層のソースとドレインとが逆になることになる。
【０１０３】
それにより、本実施の形態３によっても、トランジスタＴのゲート１７とソースパッドＳおよびドレインパッドＤとの配列方向を平行にすることにより、ドレイン配線ＤＨ、ソース配線ＳＨのシート抵抗を低減し、電圧降下を低減することができる。
【０１０４】
（実施の形態４）
図１６は、本発明の実施の形態４によるメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図、図１７は、図１６のＡ−Ａ’断面図、図１８は、図１６のＢ−Ｂ’断面図である。
【０１０５】
本実施の形態４において、半導体集積回路装置１は、前記実施の形態１（図１）と同様に、マイクロコンピュータ２、不揮発性メモリ３、および静電容量素子４から構成されており、マイクロコンピュータ２、および不揮発性メモリ３は、１つの半導体チップにそれぞれ形成されている。
【０１０６】
前記実施の形態１，３では、トランジスタＴのゲート１７とソースパッドＳおよびドレインパッドＤとの配列方向を平行としたが、本実施の形態４では、トランジスタＴのゲート１７が、ソースパッドＳ、ならびにドレインパッドＤとの配列方向に直交するようにレイアウトされている。
【０１０７】
図１６は、メモリ用電源部１３（図４）におけるトランジスタＴのレイアウトパターンの一例を示す説明図である。
【０１０８】
図示するように、トランジスタＴのゲートは、配列されたソースパッドＳ、およびドレインパッドＤと直交するように（ソースパッドＳ、およびドレインパッドＤの配列方向とゲートの長辺方向とが略９０度となる）形成されている。
【０１０９】
よって、トランジスタＴのゲートに接続されるゲート配線ＧＨが、ソースパッドＳ、およびドレインパッドＤの配列方向と略直角に形成される。
【０１１０】
また、トランジスタＴのドレインパッドと接続されるドレイン配線ＤＨ、ならびにトランジスタＴのソースパッドと接続されるソース配線ＳＨは、前記実施の形態１と同様に、櫛の歯状に形成されている。
【０１１１】
図１７は、図１６のＡ−Ａ’断面図であり、図１８は、図１６のＢ−Ｂ’断面図である。
【０１１２】
図示するように、トランジスタＴは、Ｐ型の半導体基板１４に、Ｎ−ＷＥＬＬ１４ａが形成されており、このＮ−ＷＥＬＬ１４ａの上部に、ソースとして機能するＰ−ＷＥＬＬ１５、およびドレインとして機能するＰ−ＷＥＬＬ１６がそれぞれ形成されている。また、Ｐ−ＷＥＬＬ１５とＰ−ＷＥＬＬ１６との間には、ゲート１７が形成されている。
【０１１３】
Ｐ−ＷＥＬＬ１５は、コンタクト１８を介して配線層Ｍ１に形成されるソース配線ＳＨに接続されており、配線層Ｍ１に形成されるソース配線ＳＨは、ビア１９を介して配線層Ｍ１の上方に形成される配線層Ｍ２のソース配線ＳＨ、および配線層Ｍ２の上方に形成される配線層Ｍ３のソース配線ＳＨにそれぞれ接続されている。
【０１１４】
Ｐ−ＷＥＬＬ１６は、コンタクト２０を介して配線層Ｍ１に形成されるドレイン配線ＤＨに接続されており、該配線層Ｍ１に形成されるドレイン配線ＤＨは、ビア２１を介して配線層Ｍ１の上方に形成される配線層Ｍ２のドレイン配線ＤＨ、および配線層Ｍ３の上方に形成される配線層Ｍ３のドレイン配線ＤＨにそれぞれ接続されている。さらに、ゲート１７は、コンタクト２２を介して配線層Ｍ１に形成に形成されているゲート配線ＧＨに接続されている。
【０１１５】
また、ソースパッドＳには、配線層Ｍ３に形成されたソース配線ＳＨが接続されており、ドレインバッドＤには、同じく配線層Ｍ３に形成されたドレイン配線ＤＨが接続されている。
【０１１６】
ここで、図１７においても、トランジスタＴのソースの拡散層（Ｐ−ＷＥＬＬ１６）での断面を示したが、第２の拡散層となるドレインの拡散層（Ｐ−ＷＥＬＬ１５）での断面では、図７の配線層Ｍ１〜Ｍ３までの配線層の電位と拡散層のソースとドレインとが逆になることになる。
【０１１７】
それにより、本実施の形態４によっても、トランジスタＴのゲート１７とソースパッドＳおよびドレインパッドＤとの配列方向を平行にすることにより、ドレイン配線ＤＨ、ソース配線ＳＨのシート抵抗を低減し、電圧降下を低減することができる。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１９】
たとえば、前記実施の形態１では、電源電圧ＶＣＣから電源電圧ＶＤＤ１を生成し、レベルシフタ６，７、不揮発性半導体メモリ９、ＣＰＵ１０、ならびにメモリ用Ｉ／Ｏ部１２などに供給するＣＰＵ用電源部１１を設けた構成としたが、図１９に示すように、これらレベルシフタ６，７、不揮発性半導体メモリ９、ＣＰＵ１０、ならびにメモリ用Ｉ／Ｏ部１２にメモリ用電源部１３が生成した電源電圧ＶＤＤ２を供給する構成としてもよい。
【産業上の利用可能性】
【０１２０】
本発明は、ＳＩＰ内に設けられた不揮発性メモリに電源電圧を安定して供給する技術に適している。
【図面の簡単な説明】
【０１２１】
【図１】本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図である。
【図２】図１の半導体集積回路装置における実装レイアウトの一例を示す説明図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図１の半導体集積回路装置に設けられたメモリ用電源部におけるソースパッドとドレインパッドとの配列パターン、および接続構成の一例を示す説明図である。
【図５】図４のメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図である。
【図６】図５のＡ−Ａ’断面図である。
【図７】図５のＢ−Ｂ’断面図である。
【図８】図４のメモリ用電源部におけるドレイン配線とソース配線とのレイアウト例を示す説明図である。
【図９】本発明者が検討したメモリ用電源部におけるドレイン配線とソース配線とのレイアウト例を示す説明図である。
【図１０】本発明の実施の形態２による半導体集積回路装置における実装レイアウトの一例を示す説明図である。
【図１１】図１１は、図１０のＡ−Ａ’断面図である。
【図１２】本実施の形態３によるメモリ用電源部におけるソースパッド、およびドレインパッドの配列パターン、および接続構成の一例を示す説明図である。
【図１３】図１２のメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図である。
【図１４】図１３のＡ−Ａ’断面図である。
【図１５】図１３のＢ−Ｂ’断面図である。
【図１６】本発明の実施の形態４によるメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図である。
【図１７】図１６のＡ−Ａ’断面図である。
【図１８】図１６のＢ−Ｂ’断面図である。
【図１９】本発明の他の実施の形態による半導体集積回路装置の構成例を示すブロック図である。
【符号の説明】
【０１２２】
１  半導体集積回路装置
２  マイクロコンピュータ
３  不揮発性メモリ
４  静電容量素子
５  Ｉ／Ｏ部
６，７  レベルシフタ
８  基準電圧生成部
９  不揮発性半導体メモリ
１０  ＣＰＵ
１１  ＣＰＵ用電源部
１２  メモリ用Ｉ／Ｏ部
１３  メモリ用電源部
１４  半導体基板
１４ａ  Ｎ−ＷＥＬＬ
１５  Ｐ−ＷＥＬＬ
１６  Ｐ−ＷＥＬＬ
１７  ゲート
１８  コンタクト
１９  ビア
２０  コンタクト
２１  ビア
２２  コンタクト
ＰＫ  パッケージ基板
ＶＣＣＰＡＤ  電源パッド
ＶＤＤＰＡＤ  電源パッド
ＶＤＤＰ  電源配線
ＶＣＣＰ  電源配線
Ｓ  ソースパッド
Ｄ  ドレインパッド
Ｂ１〜Ｂ４  ボンディングワイヤ
Ｔ  トランジスタ
ＯＰ  誤差増幅器
Ｍ１〜Ｍ３  配線層
ＳＨ  ソース配線
ＧＨ  ゲート配線
ＤＨ  ドレイン配線
５０  マイクロコンピュータ
５１  Ｉ／Ｏ部
５２  基準電圧生成部
５３  不揮発性半導体メモリ
５４  ＣＰＵ
５５  ＣＰＵ用電源部
５６  メモリ用Ｉ／Ｏ部
Ｓ１０  ソースパッド
Ｄ１０  ドレインパッド
【図１】
2010027883.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010027883.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010027883.tif 000017
【図１６】
2010027883.tif 000018
【図１７】
2010027883.tif 000019
【図１８】
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【図１９】
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