(57)【要約】【課題】動作信頼性を向上させる半導体記憶装置を提供すること。【解決手段】電荷蓄積層２５と制御ゲート２７とを含み、閾値に応じて２値以上のデータを保持可能な複数のメモリセルと、前記メモリセルのゲート２７または電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部２とを具備する。【選択図】  図３７
2010092544.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートとを含み、閾値に応じて２値以上のデータを保持可能な複数のメモリセルと、
前記メモリセルのゲートまたは電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、
前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
読み出し動作時において前記メモリセルから読み出したデータの増幅、及びセンスを行うセンスアンプと、
電流経路の一端が前記センスアンプに接続され、前記電流経路の他端に前記信号線のいずれかがそれぞれ接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと
を更に備え、
前記メモリセルは、半導体基板中に形成され且つ第１幅を備えた第１活性領域上に形成された第１メモリセルと、前記第１活性領域に隣接し、且つ前記第１幅よりも小さい第２幅を備えた前記第２活性領域上に形成された第２メモリセルとを含み、
前記信号線は、前記第１メモリセルのドレイン端と、前記第１ＭＯＳトランジスタの前記電流経路の他端とに接続され、且つ第１線幅を有する第１ビット線と、前記第１ビット線に隣接する前記第２メモリセルのドレイン端と、前記第２ＭＯＳトランジスタの前記電流経路の他端とに接続され、且つ前記第１線幅よりも小さい第２線幅を有する第２ビット線とを含み、
前記第１ビット線と前記第２ビット線とが複数列形成され、
前記制御部は、第１電圧を前記第１ＭＯＳトランジスタのゲートに与える第１ドライバ回路、並びに前記第１電圧よりも大きい第２電圧を前記第２ＭＯＳトランジスタのゲートに与える第２ドライバ回路と
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１ドライバ回路は、第１電流を発生させる第１カレントミラー回路と、前記第１電流に応じた電圧降下を発生させ、該電圧降下に応じた電圧を前記第１電圧として出力する第１抵抗素子とを備え、
前記第２ドライバ回路は、第２電流を発生させる第２カレントミラー回路と、前記第１抵抗素子と抵抗値が異なり、前記第２電流に応じた電圧降下を発生させ、該電圧降下に応じた電圧を前記第２電圧として出力する第２抵抗素子とを備える
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記信号線を選択するロウデコーダを更に備え、
前記制御部は、抵抗群を含み前記抵抗群の抵抗値に応じた第１電圧、または該第１電圧よりも大きい第２電圧を前記電圧として発生し、該電圧を前記ロウデコーダへと出力する生成部と、前記電圧の値を前記第１電圧、または前記第２電圧に設定する設定部とを含み、
前記メモリセルは、半導体基板中に設けられた活性領域上に形成された第１メモリセルと、ドレイン端が該第１メモリセルのソース端と共通接続された第２メモリセルとを含み、
前記信号線は、前記第１メモリセルのゲートに接続され、且つ第１の線幅を備えた第１ワード線と、前記第２メモリセルのゲートに接続され、且つ該第１の線幅より大きい第２の線幅を備えた第２ワード線とを含み、
前記ロウデコーダは、前記第１ワード線、または前記第２ワード線を選択し、前記第１ワード線を選択した際には、前記第１電圧を前記第１ワード線に印加し、前記第２ワード線を選択した際には、前記第２電圧を前記第２ワード線に印加する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記生成部は、一端が第１ノードに接続され、他端が第２ノードに接続された第１抵抗素子と、
一端が前記第２ノードに接続され、他端が第３ノードに接続され、抵抗値が可変な第２抵抗と、
前記第２ノードの電位と基準電位とを比較する比較器と、
前記比較器の比較結果に基づき、前記第２抵抗素子における電圧降下に応じた電圧を前記第１電圧、または第２電圧として、前記第１ノードに発生するチャージポンプと
を備え、前記設定部は、前記チャージポンプに前記第１電圧、または前記第２電圧を発生させるべく前記第２抵抗素子の抵抗値を制御する
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。例えば、読み出し動作時におけるビット線の電圧制御方法、及び書き込み動作時におけるワード線の電圧制御方法に関する。
【背景技術】
【０００２】
近年、情報量の増加に伴い、ＮＡＮＤフラッシュメモリ容量の増加を要求されることが多くなってきている。この要求と共に、ビット線やワード線などを含む金属配線の微細化が進み、その線幅は現在ではフォトリソグラフィの解像度の限界に達して来ている。
【０００３】
そこで、フォトリソグラフィ技術の解像度よりも小さい線幅を形成することが出来る側壁加工技術が採用されている。側壁加工技術を用いると、リソグラフィ技術を用いて形成された最小加工寸法の線幅の半分程度の線幅を形成することができる（特許文献１参照）。
【特許文献１】特開２００２−２８０３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、動作信頼性を向上させる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを含み、閾値に応じて２値以上のデータを保持可能な複数のメモリセルと、前記メモリセルのゲートまたは電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部とを具備する。
【発明の効果】
【０００６】
本発明によれば、動作信頼性を向上させる半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
[第１の実施形態]  
この発明に第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【０００９】
＜ＮＡＮＤ型フラッシュメモリの構成＞  
図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、制御部２、ロウデコーダ３、センスアンプ４、ｎチャネルＭＯＳトランジスタ５、カラムデコータ８、データ入出力回路１０、及び高耐圧ｎチャネルＭＯＳトランジスタ１５を備えている。まずメモリセルアレイ１について説明する。
【００１０】
＜メモリセルアレイ１の構成例＞  
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。そして、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）
図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング７を備えている。ＮＡＮＤストリング７の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１１】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング７を選択出来るのであればいずれか一方のみが設けられていても良い。なお、本実施形態においてビット線ＢＬｎを偶数番目に配置されているものとし、以下、偶数番目に配置されたビット線ＢＬをビット線ＢＬ２（ｊ−１）とする。他方、ビット線ＢＬ（ｎ−１）を奇数番目に配置されているものとし、以下、奇数番目に配置されたビット線ＢＬをビット線ＢＬ（２ｊ−１）とする（ｊ：自然数）。
【００１２】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング７はブロックＢＬＫ単位で一括してデータが消去される。
【００１３】
＜メモリセルトランジスタＭＴの閾値分布について＞  
次に上記メモリセルトランジスタＭＴの閾値分布について図２を用いて説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００１４】
図示するように、各々のメモリセルトランジスタＭＴは、例えば８値（8-levels）のデータ（３ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘０’、‘１’、‘２’、‘３’、‘４’、‘５’、‘６’及び‘７’の８種のデータを保持できる。メモリセルトランジスタＭＴにおける‘０’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘１’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１＜Ｖ１２である。‘２’データの閾値電圧Ｖｔｈ２は、Ｖ１２＜Ｖｔｈ２＜Ｖ２３である。‘３’データの閾値電圧Ｖｔｈ３は、Ｖ２３＜Ｖｔｈ３＜Ｖ３４である。‘４’データの閾値電圧Ｖｔｈ４は、Ｖ３４＜Ｖｔｈ４＜Ｖ４５である。‘５’データの閾値電圧Ｖｔｈ５はＶ４５＜Ｖｔｈ５＜Ｖ５６である。‘６’データの閾値電圧Ｖｔｈ６は、Ｖ５６＜Ｖｔｈ６＜Ｖ６７である。そして、‘７’データの閾値電圧Ｖｔｈ７は、Ｖ６７＜Ｖｔｈ７である。
【００１５】
そして、例えば上記電圧Ｖ１２が０Ｖである。すなわち‘０’データ、及び‘１’データの閾値電圧Ｖｔｈ０、Ｖｔｈ１は負の値であり、‘２’〜‘７’データ閾値電圧Ｖｔｈ２〜Ｖｔｈ７は正の値である。そして、‘０’〜‘７’データのうち、‘０’、及び‘１’データの読み出しレベルが負の値であり、‘２’データ以上についての読み出しレベルは正の値である。そして、データの読み出し時には、上記読み出しレベルに相当する電圧が、メモリセルトランジスタＭＴのゲート・ソース間に印加される。
【００１６】
このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’乃至‘７’データの３ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。
【００１７】
なお、０Ｖとなる読み出しレベルはＶｔｈ２に限られるものでは無く、電圧Ｖｔｈ３やまたはＶｔｈ４であってもよく、少なくとも１つの読み出しレベルが負の値であれば良い。また、メモリセルトランジスタＭＴが保持可能なデータは上記８値に限られない。例えば、２値（１ビットデータ）、４値（２ビットデータ）、または１６値（４ビットデータ）などであっても良い。
【００１８】
＜メモリセルアレイ１の平面構成について＞  
次に図３を用いて上記構成のメモリセルアレイ１の平面構成について説明する。図３はブロックＢＬＫ０乃至ＢＬＫｓの平面図である。
【００１９】
図３に示すように、ｐ型半導体基板２０中には第１方向に沿ったストライプ形状の活性領域ＡＡ０乃至ＡＡｎが、第１方向に直交する第２方向に沿って複数設けられている。なお説明の簡単化のため、以下では活性領域ＡＡ０〜ＡＡｎを区別しない場合には、単に活性領域ＡＡと呼ぶことがある。なお、ビット線ＢＬ同様、本実施形態において活性領域ＡＡｎを偶数番目に配置されているものとし、以下、偶数番目に配置された活性領域ＡＡを活性領域ＡＡ２（ｊ−１）とする。他方、活性領域ＡＡ（ｎ−１）を奇数番目に配置されているものとし、以下、奇数番目に配置された活性領域ＡＡを活性領域ＡＡ（２ｊ−１）とする。すなわち、活性領域ＡＡｎ上には、ビット線ＢＬｎが形成され、また活性領域ＡＡ（ｎ−１）上にはビット線ＢＬ（ｎ−１）が形成される。そして、隣接する活性領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって活性領域ＡＡは電気的に分離されている。ｐ型半導体基板２０上には、複数の活性領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１が形成されている。ワード線ＷＬと活性領域ＡＡとが交差する領域には、電荷蓄積層が設けられている。そして、ワード線ＷＬと活性領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ１、ＳＧＳ１と活性領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の活性領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００２０】
第１方向で隣接するセレクトゲート線ＳＧＤ１間の活性領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。そして、該ビット線ＢＬの線幅は、Ｗ１、またはＷ２いずれかの値を備える。具体的には例えば、本実施形態において偶数ビット線ＢＬ２（ｊ−１）が線幅Ｗ１を有し、奇数ビット線ＢＬ（２ｊ−１）が線幅Ｗ２を有するものとする。
【００２１】
そして本実施形態ではＷ１＞Ｗ２とする。つまり、偶数ビット線ＢＬ２（ｊ−１）（以下、単に、ビット線ＢＬ２（ｊ−１）と呼ぶことがある）、奇数ビット線ＢＬ（２ｊ−１）（以下、単に、ビット線ＢＬ（２ｊ−１）と呼ぶことがある）とで線幅Ｗが異なる。なお、線幅Ｗ１、Ｗ２を区別しない場合は、一括して線幅Ｗと呼ぶ。また第１方向で隣接するセレクトゲート線ＳＧＳ１間の活性領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００２２】
＜メモリセルアレイ１の断面構成について＞  
次に図４、及び５を用いて、上記構成のブロックＢＬＫ０乃至ＢＬＫｓの断面構成について説明する。図４は図３においてＡ−Ａ線に沿ったＮＡＮＤストリング７の断面図、図５は図３においてＢ−Ｂ線に沿ったＮＡＮＤストリング７の断面図を示している。つまり、本実施形態では活性領域ＡＡは２つ以上あればよいが、便宜上、図５は特に活性領域ＡＡ（ｎ−２）乃至ＡＡｎの断面について示している。
【００２３】
図４及び図５に示すように、ｐ型半導体基板２０の表面領域内にｎ型ウェル領域２１が形成され、更にｎ型ウェル領域２１上にｐ型ウェル領域２２が形成されている。また、ｐ型ウェル領域２２中には、第２方向に沿って、溝４０が複数形成されている。溝４０内には例えばシリコン酸化膜等の絶縁膜４１が埋め込まれている。この溝４０と絶縁膜４１によって、素子分離領域４２が形成されている。また、隣接する素子分離領域４２間の領域が、活性領域ＡＡとなる。また、隣接する活性領域ＡＡは素子分離領域４２によって分離されている。そして、活性領域ＡＡ上に、ゲート絶縁膜として機能する例えば、シリコン酸化膜からなるゲート絶縁膜２４が形成され、ゲート絶縁膜２４上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴにおけるゲート絶縁膜２４は、電子がトンネルするトンネル膜として機能する。
【００２４】
メモリセルトランジスタＭＴのゲート電極は、積層構造を有する。すなわち、ゲート絶縁膜２４上に形成された絶縁膜２５、絶縁膜２５上に形成された絶縁膜２６、及び絶縁膜２６上に形成された多結晶シリコン層２７を備えている。絶縁膜２５は、電荷を蓄積する電荷蓄積層として機能する。絶縁膜２６は、絶縁膜２５に電荷を閉じこめるためのブロック層として機能し、絶縁膜２５に用いられる材料よりも誘電率の高い材料を用いて形成される。また多結晶シリコン層２７は、制御ゲート（ワード線ＷＬ）として機能する。以下、メモリセルトランジスタＭＴにおける絶縁膜２５、２６、及び多結晶シリコン層２７を、電荷蓄積層２５、ブロック層２６、及び制御ゲート２７と呼ぶことがある。なお、多結晶シリコン層２７はワード線の低抵抗化のため、上部または全てがシリサイド化されていても良い。また本実施形態において電荷蓄積層２５は、メモリセルトランジスタＭＴ毎に分離され、ブロック層２６及び制御ゲート２７はワード線方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴのブロック層２６は、ワード線に沿った方向において、隣接する素子分離領域４２を跨いで、隣接する活性領域ＡＡ間で共通接続されている。なお場合によっては、電荷蓄積層２５は、隣接するメモリセルトランジスタＭＴ間で共通接続されていてもよい。
【００２５】
そして本実施形態では電荷蓄積層２５は、その上面が素子分離領域４２の上面の高さと一致するように形成される。また、素子分離領域４２上のブロック層２６の底面と素子分離領域４２の上面とが接する面は、活性領域ＡＡ上における電荷蓄積層２５の上面と同じ高さ、すなわち同一平面上に位置する。なお、電荷蓄積層２５の上面と素子分離領域４２の上面とが必ずしも一致しなくともよい。
【００２６】
選択トランジスタＳＴ１、ＳＴ２のゲート電極は多結晶シリコン層３０を備えている。以下、多結晶シリコン層３０をゲート電極３０と呼ぶことがある。なお、多結晶シリコン層３０はゲート電極の低抵抗化のため、上部または全てがシリサイド化されていても良い。また、選択トランジスタＳＴ１、ＳＴ２においては、ゲート電極３０は第２方向で隣接するもの同士で共通接続されている。そして、ゲート電極３０が、セレクトゲート線ＳＧＳ１、ＳＧＤ１として機能する。
【００２７】
またゲート電極間に位置するｐ型半導体基板２０表面内には、ｎ＋型不純物拡散層２３が形成されている。ｎ＋型不純物拡散層２３は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層２３及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。
【００２８】
更にｐ型半導体基板２０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜３１が形成されている。層間絶縁膜３１中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）２３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３１表面には、コンタクトプラグＣＰ２に接続される金属配線層３２が形成されている。金属配線層３２はソース線ＳＬの一部として機能する。また層間絶縁膜３１中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）２３に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜３１表面に、コンタクトプラグＣＰ３に接続される金属配線層３３が形成されている。
【００２９】
層間絶縁膜３１上には、例えばシリコン酸化膜を材料に用いて層間絶縁膜３４が形成されている。層間絶縁膜３４上には絶縁膜３５が形成されている。絶縁膜３５は、層間絶縁膜３４よりも誘電率の高い材料、例えばシリコン窒化膜を材料に用いて形成される。絶縁膜３５上には、例えば側壁加工技術を用いて形成された金属配線層３６が形成されている。金属配線層３６はビット線ＢＬとして機能する。そして、ビット線ＢＬとして機能する金属配線層３６はＷ１、及びＷ２の線幅を備え、該線幅Ｗは交互に形成されている。すなわち、本実施形態では前述したように、ビット線ＢＬ２（ｊ−１）が線幅Ｗ１を有し、ビット線ＢＬ（２ｊ−１）が線幅Ｗ２を有する。絶縁膜３４及び層間絶縁膜３１中には、その上面で金属配線層３６に接し、底面で金属配線層３３に接するコンタクトプラグＣＰ４が形成されている。すなわち、コンタクトプラグＣＰ４の上部は、金属配線層３６内に潜り込むようにして形成されている。そして、コンタクトプラグＣＰ３、金属配線層３３、及びコンタクトプラグＣＰ４が、図２においてコンタクトプラグＣＰ１として機能する。なお、本実施形態では一例としてコンタクトプラグＣＰ４の上面は、絶縁膜３５の上面より高い場合を示しているが、そうでなくともよい。そして、絶縁膜３５上、及び金属配線層３６上に、例えばシリコン酸化膜を材料に用いて層間絶縁膜３７が形成されている。層間絶縁膜３７は、隣接するビット線ＢＬ間の領域を埋め込んでいる。
【００３０】
＜データ入出力回路１０について＞  
次に図１に戻って、データ入出力回路１０の説明を行う。データ入出力回路１０は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部２へ出力する。またデータ入出力回路１０は、書き込みデータを、データ線を介してセンスアンプ４へと出力する。また、データをホストへ出力する際は、制御部２からの命令を受け、センスアンプ４が増幅したデータを、データ線を介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。
【００３１】
＜センスアンプ４について＞  
次にセンスアンプ４について説明する。センスアンプ４は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００３２】
そして、本実施形態に係るセンスアンプ４はデータの読み出しモードを切り替えることで、電圧検出型（以下、この手法を用いたセンス方式を電圧センスと呼ぶことがある）または電流検出型（以下、この手法を用いたセンス方式を電流センスと呼ぶことがある）として機能する。以下、ここでは電流検出型におけるセンス方式について簡単に説明する。
【００３３】
電圧検出型として機能する場合、センスアンプ４は、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ３により選択されたＮＡＮＤストリング７によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ４でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。
【００３４】
そして、電流検出型として機能する場合、センスアンプ４は、ビット線ＢＬを介してＮＡＮＤストリング７が備えるメモリセルトランジスタＭＴが流す電流をセンスする。すなわち、センスアンプ４は、ビット線ＢＬの電圧を一定にしつつ、メモリセルトランジスタＭＴが流す電流を直接センスする。そして、メモリセルトランジスタＭＴの有するデータによりビット線ＢＬの電流が決まる。このため、最終的にビット線ＢＬに接続されたセンスアンプ４における‘１’、または‘０’の判定は該メモリセルトランジスタＭＴが流す電流の値の相違により決定される。
【００３５】
次に、上記説明した電圧検出型または電流検出型として機能するセンスアンプ４の構成について図６を用いて説明する。
【００３６】
＜センスアンプ４の構成例について＞  
図６は、上記電圧検出型または電流検出型として機能するセンスアンプ４の回路図の一例である。図示するように、センスアンプ４は、ｎチャネルＭＯＳトランジスタ７３、７５、７６、７７、８６、８７、ｐチャネル型ＭＯＳトランジスタ７２、７４、７８、キャパシタ素子７９、及びラッチ回路８５を備えている。
【００３７】
ＭＯＳトランジスタ７２の電流経路の一端は、ノードＮ＿ＶＤＤに接続され、他端はノードＮ１に接続され、ゲートには信号ＩＮＶが与えられる。なお、信号ＩＮＶは後述するノードＮ５に接続されている。すなわち、ノードＮ５における状態で、ＭＯＳトランジスタ７２のゲートに与えられる信号ＩＮＶが決定される。ＭＯＳトランジスタ７６の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号ＢＬＸが与えられる。ノードＮ２はＭＯＳトランジスタ５、及びＭＯＳトランジスタ１５の電流経路を介してビット線ＢＬに接続される。
【００３８】
ＭＯＳトランジスタ７３の電流経路の一端はノードＮ１に接続され、他端はノードＮ３に接続され、ゲートには信号ＨＬＬが与えられる。ＭＯＳトランジスタ７７の電流経路の一端はノードＮ２に接続され、他端はノードＮ３に接続され、ゲートには信号ＸＸＬが与えられる。ノードＮ３は、ＭＯＳトランジスタ７２、及び７３を介してノードＮ＿ＶＤＤに接続される。そして、ノードＮ３における電位を、電圧Ｖｎ３をする。
【００３９】
キャパシタ素子７９の一方電極はノードＮ３に接続され、他方電極はノードＮ＿ＣＬＫに接続される。なお、ノードＮ３側におけるキャパシタ素子７９の容量をＣ２とする。
【００４０】
ＭＯＳトランジスタ７４の電流経路の一端は、ノードＮ＿ＶＤＤに接続され、他端はノードＮ４に接続され、ゲートには信号ＳＴＢが与えられる。ＭＯＳトランジスタ７８の電流経路の一端は、ノードＮ４に接続され、他端はノードＮ５を介してラッチ回路８５に接続され、ゲートはノードＮ３に接続される。そして、ノードＮ５にはＭＯＳトランジスタ８７のドレイン端が接続され、該ＭＯＳトランジスタ８７のソース端はノードＮ＿ＶＳＳに接続され、ゲートには信号ＲＳＴが与えられる。
【００４１】
ＭＯＳトランジスタ７５の一端は、ビット線ＢＬに接続され、ゲートには信号ＩＮＶが与えられる。なお、信号ＩＮＶはＭＯＳトランジスタ７２と同様にノードＮ５に接続されている。すなわち、ノードＮ５における状態で、ＭＯＳトランジスタ７５のゲートに与えられる信号ＩＮＶが決定される。ＭＯＳトランジスタ８６の一端は、ＭＯＳトランジスタ７５の他端に接続され、他端はノードＮ＿ＶＳＳに接続され、ゲートには信号ＧＲＳが与えられる。
【００４２】
なお、ノードＮ＿ＶＤＤはセンスアンプ４の電源電圧ノードとして機能し、例えばＶＤＤの電圧が与えられている。またノードＮ＿ＣＬＫには、例えばＣＬＫの電圧が与えられている。電圧ＣＬＫは例えば、接地電位（０Ｖ）である。
【００４３】
そして、上記構成においてセンスアンプ４におけるＭＯＳトランジスタ５、７３、７６、７７が該電圧検出型または電流検出型のいずれかモードに合わせて動作する。なお、センスアンプ４が電圧検出型として機能する場合におけるデータの読み出し動作の詳細については後述する。
【００４４】
なお本実施形態では、センスアンプ４は電流検出型として機能する。
【００４５】
＜制御部２の構成例について＞  
次に、制御部２の説明を行う。制御部２は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路１０を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。そして、制御部２は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部２は、ブロック選択信号をロウデコーダ３に出力する。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ３が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。また、制御部２はカラム選択信号をカラムデコーダ８に出力する。カラム選択信号とは、カラムデコーダ８のカラム方向を選択する信号である。
【００４６】
また、制御部２には、図示せぬメモリコントローラから供給された制御信号が与えられる。そして、供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路１０へと供給された信号がアドレスであるのか、データであるのかを区別する。
【００４７】
また制御部２は、高電圧発生回路９、及びコアドライバ１６を備える。そして、コアドライバ１６はＢＬＣドライバ６、及び高耐圧トランジスタ用ドライバ１４を含む。
【００４８】
高電圧発生回路９は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生する。そして、高電圧発生回路９により発生された所望の電圧が、コアドライバ１６を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ３、センスアンプ４、及びメモリセルアレイ１に供給される。なお、メモリセルアレイ１への供給とは、該メモリセルアレイ１におけるソース線ＳＬに接続されたソース線ドライバ、及び該メモリセルアレイ１が形成されたウェル領域への供給を意味する。
【００４９】
ＢＬＣドライバ６は、ｎチャネルＭＯＳトランジスタ５のゲートに、必要とされる電圧を印加する。
【００５０】
そして、高耐圧トランジスタ用ドライバ１４は、ｎチャネルＭＯＳトランジスタ１５のゲートに、例えば８[Ｖ]の電圧を印加する。なお、ＭＯＳトランジスタ１５はＭＯＳトランジスタ５に比べゲート絶縁膜の膜厚が大きく形成された高耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタである。
【００５１】
＜ＭＯＳトランジスタ５について＞  
ｎチャネルＭＯＳトランジスタ５の各々は、ビット線ＢＬとセンスアンプ４とを接続する。すなわち、各々のＭＯＳトランジスタ５は、電流経路の一端がＭＯＳトランジスタ１５を介して対応するビット線ＢＬに接続され、電流経路の他端が対応するセンスアンプ４に接続される。また、ゲートにはＢＬＣドライバ６が発生する信号ＢＬＣが与えられる。なお、ＭＯＳトランジスタ５の閾値をＶｔ２とする。
【００５２】
＜ＭＯＳトランジスタ１５について＞  
ｎチャネルＭＯＳトランジスタ１５の各々は、該ＭＯＳトランジスタ１５に対応するＭＯＳトランジスタ５を介してビット線ＢＬとセンスアンプ４とを接続する。つまり、各々のＭＯＳトランジスタ１５は、電流経路の一端が対応するＭＯＳトランジスタ５を介してセンスアンプ４と接続され、電流経路の他端には対応するビット線ＢＬに接続される。そして、ゲートには高耐圧トランジスタ用ドライバ１４の発生する例えば８[Ｖ]の電圧が与えられる。そして、高耐圧トランジスタ用ドライバ１４により８[Ｖ]の電圧が与えられることで、ＭＯＳトランジスタ１５がオン状態とされ、これにより、ビット線ＢＬとセンスアンプ４とが電気的に接続される。なお、このときＭＯＳトランジスタ５はオン状態であるものとする。
【００５３】
また特にデータの消去時において、コアドライバ１６がメモリセルアレイ１のｐ型半導体基板２０の表面上に形成されたｐ型ウェル領域２２に例えば２０[Ｖ]程度の高電圧を与える。このとき、ＭＯＳトランジスタ１５をオフ状態にすることで、該ｐ型ウェル領域２２に与えられた２０[Ｖ]程度の電圧が、コンタクトプラグＣＰ１、及びビット線ＢＬを介してセンスアンプ４に伝達されてしまうことを防いでいる。
【００５４】
＜ＢＬＣドライバ６の構成例ついて＞  
次に上記制御部２が備えるＢＬＣドライバ６の構成例について、図７を用いて説明する。図７は、ＢＬＣドライバ６の回路図である。そしてＢＬＣドライバ６は、ＢＬＣ_ｅドライバ１７、及びＢＬＣ_ｏドライバ１８を備えている。そして、ＢＬＣ_ｅドライバ１７はビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに、印加すべき信号ＢＬＣ_ｅとして電圧Ｖｂｌｃ_ｅを出力する。またＢＬＣ_ｏドライバ１８はビット線（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに、印加すべき信号ＢＬＣ_ｏとして電圧Ｖｂｌｃ_ｏを出力する。
【００５５】
ＢＬＣ_ｅドライバ１７はＢＬＣ_ｅドライバ１７１乃至１７３、ＭＯＳトランジスタ１７４乃至１７６を備える。そして、ＭＯＳトランジスタ１７４の電流経路の一端にはＢＬＣ_ｅドライバ１７１が接続され、他端にはノードＮ２０が接続され、ゲートには信号ＴＧ１が与えられる。なお、制御部２は信号ＴＧ１として‘Ｌ’レベル、または‘Ｈ’レベルのいずれかを与える。そして、信号ＴＧ１が‘Ｈ’レベルであるとＭＯＳトランジスタ１７４はオン状態となる。そして、ＢＬＣ_ｅドライバ１７１はＭＯＳトランジスタ１７４、及びノードＮ２０を介して高電圧発生回路９から与えられた電圧Ｖｂｌｃ_ｅ（例えば、４[Ｖ]）を信号ＢＬＣ_ｅとして出力する。
【００５６】
そして、ＭＯＳトランジスタ１７５の電流経路の一端にはＢＬＣ_ｅドライバ１７２が接続され、他端にはノードＮ２１が接続され、ゲートには信号ＴＧ３が与えられる。なお、制御部２は信号ＴＧ３として‘Ｌ’レベル、または‘Ｈ’レベルのいずれかを与える。そして、信号ＴＧ３が‘Ｈ’レベルであるとＭＯＳトランジスタ１７５はオン状態となる。そして、ＢＬＣ_ｅドライバ１７２はＭＯＳトランジスタ１７５、及びノードＮ２０を介して例えば、センスアンプ４によるデータの読み出しに必要とされる電圧Ｖｂｌｃ_ｅを信号ＢＬＣ_ｅとして出力する。
【００５７】
更に、ＭＯＳトランジスタ１７６の電流経路の一端にはＢＬＣ_ｅドライバ１７３が接続され、他端にはノードＮ２０が接続され、ゲートには信号ＴＧ５が与えられる。なお、制御部２は信号ＴＧ５として‘Ｌ’レベル、または‘Ｈ’レベルのいずれかを与える。そして、信号ＴＧ５が‘Ｈ’レベルであるとＭＯＳトランジスタ１７６はオン状態となる。そして、ＢＬＣ_ｅドライバ１７３は例えば、電圧Ｖｂｌｃ_ｅ（例えば接地電位となる０[Ｖ]）を、ＭＯＳトランジスタ１７６、及びノードＮ２０を介して信号ＢＬＣ_ｅとして出力する。
【００５８】
ＢＬＣ_ｏドライバ１８はＢＬＣ_ｏドライバ１８１乃至１８３、ＭＯＳトランジスタ１８４乃至１８６を備える。そして、ＭＯＳトランジスタ１８４の電流経路の一端にはＢＬＣ_ｏドライバ１８１が接続され、他端にはノードＮ２２が接続され、ゲートには信号ＴＧ２が与えられる。なお、制御部２は信号ＴＧ２として‘Ｌ’レベル、または‘Ｈ’レベルのいずれかを与える。そして、信号ＴＧ２が‘Ｈ’レベルであるとＭＯＳトランジスタ１８４はオン状態となる。そして、ＢＬＣ_ｏドライバ１８１はＭＯＳトランジスタ１８４、及びノードＮ２２を介して高電圧発生回路９から与えられた電圧Ｖｂｌｃ_ｏ（例えば、４[Ｖ]）を信号ＢＬＣ_ｏとして出力する。
【００５９】
また、ＭＯＳトランジスタ１８５の電流経路の一端にはＢＬＣ_ｏドライバ１８２が接続され、他端にはノードＮ２２が接続され、ゲートには信号ＴＧ４が与えられる。なお、制御部２は信号ＴＧ４として‘Ｌ’レベル、または‘Ｈ’レベルのいずれかを与える。そして、信号ＴＧ４が‘Ｈ’レベルであるとＭＯＳトランジスタ１８５はオン状態となる。そして、ＢＬＣ_ｏドライバ１８２はＭＯＳトランジスタ１８５、及びノードＮ２２を介して例えば、センスアンプ４によるデータの読み出しに必要とされる電圧Ｖｂｌｃ_ｏを信号ＢＬＣ_ｏとして出力する。
【００６０】
更に、ＭＯＳトランジスタ１８６の電流経路の一端にはＢＬＣ_ｏドライバ１８３が接続され、他端にはノードＮ２２が接続され、ゲートには信号ＴＧ６が与えられる。なお、制御部２は信号ＴＧ６として‘Ｌ’レベル、または‘Ｈ’レベルのいずれかを与える。そして、信号ＴＧ６が‘Ｈ’レベルであるとＭＯＳトランジスタ１８３はオン状態となる。そして、ＢＬＣ_ｏドライバ１８３はＭＯＳトランジスタ１８６、及びノードＮ２２を介して例えば、電圧Ｖｂｌｃ_ｏ（例えば接地電位となる０[Ｖ]）を、信号ＢＬＣ_ｏとして出力する。
【００６１】
なお、本実施形態では特にＢＬＣ_ｅドライバ１７２、及びＢＬＣ_ｏドライバ１８２の構成について図８を用いて説明する。図８は、ＢＬＣ_ｅドライバ１７２、及びＢＬＣ_ｏドライバ１８２の回路図である。以下、ＢＬＣ_ｅドライバ１７２を第１ドライバ回路、ＢＬＣ_ｏドライバ１８２を第２ドライバ回路と呼ぶ。なお、信号ＢＬＣ_ｅ、信号ＢＬＣ_ｏを区別しない場合には端に信号ＢＬＣと呼ぶ。
【００６２】
第１ドライバ回路は、前述したようにビット線ＢＬ２（ｊ−１）に対応したドライバ回路であり、該ビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加すべき信号ＢＬＣ_ｅを発生する。そして、第２ドライバ回路は、ビット線ＢＬ（２ｊ−１）に対応したドライバ回路であり、該ビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加すべき電圧を発生させ、信号ＢＬＣ_ｏとして出力する。
【００６３】
まず第１ドライバ回路について説明する。図示するように、第１ドライバ回路は、電流源６０、ｎチャネルＭＯＳトランジスタ６２乃至６５、及び抵抗素子７０を備えている。電流源６０の出力ノードはＭＯＳトランジスタ６２の電流経路の一端に接続されている。以下、電流源６０とＭＯＳトランジスタ６２の電流経路の一端との接続ノードをノードＮ１３と呼ぶ。また、電流源６０には、図示せぬ昇圧回路によって生成された電圧が与えられる。ＭＯＳトランジスタ６２の電流経路の他端はノードＮ１４に接続され、ゲートはノードＮ１５に接続されている。そして、ノードＮ１３とノードＮ１５とが電気的に接続されている。なお、ＭＯＳトランジスタ６２の閾値はＶｔ１である。また、ＭＯＳトランジスタ６４の電流経路の一端はノードＮ１４に接続され、他端はノードＮ１６に接続され、ゲートはノードＮ１７に接続されている。そして、ノードＮ１４とノードＮ１７とが電気的に接続されている。なお、ＭＯＳトランジスタ６４の閾値は、前述したＭＯＳトランジスタ５の閾値と同じＶｔ２である。また、抵抗素子７０の一端は、ノードＮ１６に接続されており、他端は接地されている。また、ＭＯＳトランジスタ６３の電流経路の一端は、図示せぬ電圧発生回路に接続され、他端はノードＮ１８に接続され、ゲートはノードＮ１５に接続される。また、ＭＯＳトランジスタ６３の閾値は、ＭＯＳトランジスタ６２と同一であり、Ｖｔ１である。また、ＭＯＳトランジスタ６５の電流経路の一端はノードＮ１８に接続され、他端はノードＮ１６に接続され、ゲートはノードＮ１７に接続される。すなわち、ＭＯＳトランジスタ６４、及び６５の電流経路の他端はノードＮ１６で共通している。また、ＭＯＳトランジスタ６５の閾値は、ＭＯＳトランジスタ６４、及びＭＯＳトランジスタ５の閾値と同一のＶｔ２である。
【００６４】
また、ＭＯＳトランジスタ６２乃至６５の特性はそれぞれ同一である。そして、ＭＯＳトランジスタ６２、及び６３とでカレントミラー回路を形成し、ＭＯＳトランジスタ６４、及び６５とでカレントミラー回路を形成する。つまり、ＭＯＳトランジスタ６３、及び６５には、電流源６０が出力する電流Ｉｒｅｆが流れることから、ノードＮ１６に一端が接続された抵抗素子７０には電流２・Ｉｒｅｆが流れることになる。すなわち、抵抗素子７０の抵抗値はＲ_ｅであるため、ノードＮ１６の電位は、２・Ｉｒｅｆ・Ｒ_ｅとなる。そして、ＭＯＳトランジスタ６５の閾値がＶｔ２であるため、ノードＮ１８の電位は、ノードＮ１６の電位に、閾値Ｖｔ２を足した、すなわち、電圧（Ｖｔ２＋２・Ｉｒｅｆ・Ｒ_ｅ）となる。
【００６５】
そして、ノードＮ１８は、ＭＯＳトランジスタ１７５の電流経路、ノードＮ２０、及びノードＮ２１を介して図示せぬビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに接続されている。つまり、ノードＮ２０、２１からＭＯＳトランジスタ５のゲートに印加される信号ＢＬＣ_ｅを電圧Ｖｂｌｃ_ｅとすると、ノードＮ２０、２１における電圧Ｖｂｌｃ_ｅは、電圧（Ｖｔ２＋２・Ｉｒｅｆ・Ｒ_ｅ）となる。そして、ＭＯＳトランジスタ５の閾値はＶｔ２であるため、ビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５が転送可能な最大電位は、該抵抗素子７０により発生する電圧降下、すなわちノードＮ１６の電位となる。なお、抵抗素子７０は可変である。このため、抵抗値Ｒ_ｅによって電圧Ｖｂｌｃ_ｅを変えることが出来る。
【００６６】
次に第２ドライバ回路について説明する。第２ドライバ回路は電流源６１、ｎチャネルＭＯＳトランジスタ６６乃至６９、及び抵抗素子７１を備えている。図示するように、電流源６１の出力ノードはＭＯＳトランジスタ６６の電流経路の一端に接続されている。以下、電流源６１とＭＯＳトランジスタ６６の電流経路の一端との接続ノードをノードＮ７と呼ぶ。また、電流源６１には、図示せぬ昇圧回路によって生成された電圧が与えられる。ＭＯＳトランジスタ６６の電流経路の他端はノードＮ８に接続され、ゲートはノードＮ９に接続されている。そして、ノードＮ７とノードＮ９とが電気的に接続されている。なお、ＭＯＳトランジスタ６６の閾値はＶｔ１である。また、ＭＯＳトランジスタ６８の電流経路の一端はノードＮ８に接続され、他端はノードＮ１０に接続され、ゲートはノードＮ１１に接続されている。そして、ノードＮ８とノードＮ１１とが電気的に接続されている。なお、ＭＯＳトランジスタ６８の閾値はＶｔ２である。また、抵抗素子７１の一端は、ノードＮ１０に接続されており、他端は接地されている。また、ＭＯＳトランジスタ６７の電流経路の一端は、図示せぬ電圧発生回路に接続され、他端はノードＮ１２に接続され、ゲートはノードＮ９に接続される。また、ＭＯＳトランジスタ６７の閾値は、ＭＯＳトランジスタ６６と同一であり、Ｖｔ１である。また、ＭＯＳトランジスタ６９の電流経路の一端はノードＮ１２に接続され、他端はノードＮ１０に接続され、ゲートはノードＮ１１に接続される。すなわち、ＭＯＳトランジスタ６８、及び６９の電流経路の他端はそれぞれノードＮ１０で共通している。また、ＭＯＳトランジスタ６９の閾値は、ＭＯＳトランジスタ６８、及びＭＯＳトランジスタ５の閾値と同一のＶｔ２である。
【００６７】
また、ＭＯＳトランジスタ６６乃至６９の特性はそれぞれ同一である。そして、ＭＯＳトランジスタ６６、呼び６７とでカレントミラー回路を形成し、ＭＯＳトランジスタ６８、及び６９とでカレントミラー回路を形成する。つまり、ＭＯＳトランジスタ６７、及び６９のチャネルには、電流源６１が出力する電流Ｉｒｅｆが流れ、ノードＮ１０に一端が接続された抵抗素子７１には電流２・Ｉｒｅｆが流れることになる。すなわち、抵抗素子７１の抵抗値はＲ_ｏであるため、ノードＮ１０の電位は、２・Ｉｒｅｆ・Ｒ_ｏとなる。そして、ＭＯＳトランジスタ６９の閾値がＶｔ２であるため、ノードＮ１２の電位は、ノードＮ１０の電位に、閾値Ｖｔ２を足した、すなわち、Ｖｔ２＋２・Ｉｒｅｆ・Ｒ_ｏとなる。
【００６８】
そして、ノードＮ１２は、ＭＯＳトランジスタ１８５の電流経路、ノードＮ２２、及びノードＮ２３を介して図示せぬビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに接続されている。つまり、ノードＮ２２、２３からＭＯＳトランジスタ５のゲートに信号ＢＬＣ_ｏとして電圧（Ｖｔ２＋２・Ｉｒｅｆ・Ｒ_ｏ）となる電圧Ｖｂｌｃ_ｏが印加される。そして、ＭＯＳトランジスタ５の閾値はＶｔ２であるため、ビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５が転送可能な電位は、該抵抗素子７１により発生する電圧降下、すなわちノードＮ１０の電位となる。
【００６９】
なお、ＭＯＳトランジスタ６３、及び６７の電流経路の一端に印加される電圧は例えば５[Ｖ]であり、半導体装置の外部から供給しても良い。
【００７０】
＜カラムデコーダ８の構成例について＞  
カラムデコーダ８は、上記制御部２から与えられたカラム選択信号に基づき、メモリセルアレイ１のカラム方向を選択する。また、センスアンプ４へカラム選択信号を与えることで、データ線を介したデータの入出力の転送を行う。
【００７１】
＜ロウデコーダ３の構成例について＞  
次に、ロウデコーダ３について説明する。ロウデコーダ３は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部２から与えられたブロック選択信号に基づいてブロックＢＬＫ０乃至ＢＬＫｓのいずれかを選択する。そして更に、制御部２から与えられるロウアドレスに基づいてセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し電圧を印加する。
【００７２】
図１に示すように、ロウデコーダ３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ１１、１２、及びワード線ＷＬ毎に設けられたワード線ドライバ１３を備える。
【００７３】
セレクトゲート線ドライバ１１は、ロウアドレス（ページアドレス）のデコード結果に応じて、セレクトゲート線ＳＧＤ１を介し、必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。つまり、セレクトゲート線ドライバ１１は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、消去時、更には書き込み時、及び消去時におけるベリファイ時に、セレクトゲート線ＳＧＤ１を介してそれぞれ必要とされる電圧を選択トランジスタＳＴ１のゲートに転送する。
【００７４】
セレクトゲート線ドライバ１２は、データの書き込み時、読み出し時、更にはそれら一連の動作で得られたデータのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。
【００７５】
次に、ワード線ドライバ１３について説明する。ワード線ドライバ１３は、ページアドレスのデコード結果に応じて、選択されたブロックＢＬＫのワード線ＷＬを選択し、該選択したワード線ＷＬを介し、コアドライバ１６から与えられた必要とされる電圧をメモリセルトランジスタＭＴの制御ゲートへと転送する。
【００７６】
＜ＮＡＮＤフラッシュメモリの製造工程について＞  
次に、本実施形態に係るＮＡＮＤフラッシュメモリの製造工程について、特にビット線ＢＬの製造工程に着目しつつ図９（ａ）、（ｂ）乃至図１６（ａ）、（ｂ）を用いて説明する。なお、ビット線ＢＬは、ビット線ＢＬの線幅を小さくするため側壁加工技術（側壁転写プロセス）を用いて所望の溝を形成した後、ダマシーン（Damascene）法によって製造される。すなわち、リソグラフィの解像限界以下のパターンを形成するものである。なお以下製造工程では、後述する側壁として機能する絶縁膜５０の幅が絶縁膜４６の幅Ｗ１よりも大きく形成される場合について説明する。
【００７７】
図９（ａ）、（ｂ）乃至図１６（ａ）、（ｂ）は、本実施形態に従ったメモリセルアレイ１の製造工程を順次示す断面図であり、（ａ）図はメモリセルトランジスタＭＴのビット線ＢＬ方向の断面、（ｂ）図はメモリセルトランジスタＭＴのワード線ＷＬ方向の断面構成について示している。
【００７８】
まず、周知の方法で半導体基板２０上にメモリセルトランジスタＭＴを形成した後、該メモリセルトランジスタＭＴを被覆するように半導体基板２０上に層間絶縁膜３１を形成する。
【００７９】
次に、層間絶縁膜３１上に、層間絶縁膜３４を形成する。そして層間絶縁膜３４上に絶縁膜３５を形成させる。絶縁膜３５は、層間絶縁膜３４よりも誘電率の高い材料を材料に用いて形成される。引き続き、絶縁膜３５上に、層間絶縁膜４８を形成し、該層間絶縁膜４８上に、例えばシリコン窒化膜を材料として絶縁膜４６を形成する。そして該絶縁膜４６上にフォトレジスト４９を形成することで図９（ａ）、及び（ｂ）を得る。
【００８０】
次に図１０（ａ）、（ｂ）に示すように、フォトレジスト４９を、フォトリソグラフィ法により、所望のパターンにフォトレジストを現像し、所望のパターン形状を有するフォトレジスト４９を形成する。このとき、フォトレジスト４９は最小加工寸法の２倍の線幅を有する。すなわち、フォトレジストの最小加工寸法をＷ１とすると、図１０（ｂ）に示す線幅は２・Ｗ１である。また、フォトレジスト４９が形成されている領域をラインとし、フォトレジスト４９が形成されていない領域をスペースとすると、ラインとスペースとの比率は１：１であり、すなわち、スペースは２・Ｗ１である。
【００８１】
次に、図１１（ａ）、（ｂ）に示すように、等方性エッチングにより、フォトレジスト４９を、スリミング処理して、フォトリソグラフィの解像限界以下の幅までフォトレジスト４９を細化する。これにより、フォトレジスト４９の線幅はＷ１となる。これにより、スペースは３・Ｗ１へと広がる。すなわち、ラインとスペースとの比率は１：３となる。
【００８２】
その後、フォトレジスト４９をマスクとして絶縁膜４６をエッチングし、フォトレジスト４９を除去する。
【００８３】
引き続き、図１２（ａ）、（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により例えばシリコン絶縁膜からなる絶縁膜５０を、絶縁膜４６を覆うように堆積させる。その後、絶縁膜４６をストッパとして例えば、ＣＭＰ（Chemical Mechanical Polishing）法により絶縁膜５０を研磨する。また前述したように絶縁膜４６の側壁部分に位置する絶縁膜５０の幅は、Ｗ１よりも大きく形成されてしまう。このため、絶縁膜４６の側壁として形成された絶縁膜５０間、すなわちスペースはＷ２（＜Ｗ１）となる。なお、絶縁膜４６の両側壁に形成される絶縁膜５０の幅は、それぞれ均一であるものとする。
【００８４】
次に図１３（ａ）、（ｂ）に示すように、例えばウェットエッチングを用いて絶縁膜４６だけを除去し、溝４４を形成する。引き続き、絶縁膜５０をマスクとして、層間絶縁膜４８を例えばＲＩＥなどの異方性エッチング技術を用いてエッチングする。これにより、絶縁膜３５の表面を露出させる。この結果、図１４（ｂ）に示すように溝４５が得られる。
【００８５】
次に、図１５（ａ）、（ｂ）に示すように、絶縁膜５０を、例えばウェットエッチング等により除去した後、層間絶縁膜４８間を埋め込むように溝４５に金属膜３６を形成させる。
【００８６】
そして、層間絶縁膜４８をストッパとして用いたＣＭＰ（Chemical Mechanical Polishing）法等により、金属膜３６を研磨し、上面を平坦にすると共に、金属膜３６を、溝４５内にのみ残存させる。その後、金属膜３６、及び層間絶縁膜４８上に絶縁膜３７を形成することで図１６（ａ）、（ｂ）が得られる。
【００８７】
以上によりＮＡＮＤフラッシュメモリが完成する。なお、該ビット線ＢＬの線幅はＷ１、及びＷ２が交互に形成される。ここで、ビット線ＢＬ２（ｊ−１）の線幅をＷ１とし、ビット線ＢＬ（２ｊ−１）の線幅をＷ２とする。すなわち、ビット線ＢＬ２（ｊ−１）とビット線ＢＬ（２ｊ−１）とが交互に形成される。このとき、ビット線ＢＬ２（ｊ−１）の単位長さ当たりの抵抗値をＲ１とし、ビット線ＢＬ（２ｊ−１）の単位長さ当たりの抵抗値をＲ２とすると、Ｒ２＞Ｒ１なる関係が成り立つ。なお、上記製造工程では、側壁として機能する絶縁膜５０の幅が絶縁膜４６の幅Ｗ１よりも大きくなる場合について説明したが、絶縁膜５０の幅が絶縁膜４６の幅Ｗ１よりも小さい場合であってもよい。すなわち、ビット線ＢＬ２（ｊ−１）の線幅がＷ１に対し、ビット線ＢＬ（２ｊ−１）の線幅が該Ｗ１よりも大きい例えばＷ３となる。そして、この時ビット線ＢＬ２（ｊ−１）の単位長さ当たりの抵抗値をＲ１とし、ビット線ＢＬ（２ｊ−１）の単位長さ当たりの抵抗値をＲ３とするとの抵抗Ｒ３は、Ｒ３＜Ｒ１となる。なお以下、実施形態では、側壁として機能する絶縁膜５０の幅が絶縁膜４６の幅Ｗ１よりも大きい場合について説明を行う。
【００８８】
次に、読み出し時におけるワード線ドライバ１３の動作について説明する。
【００８９】
＜読み出し時におけるワード線ドライバ１３の動作＞  
読み出し動作において、選択ワード線に対応するワード線ドライバ１３は、選択ワード線ＷＬに電圧ＶＣＧＲを転送する。他方、非選択ワード線に対応するワード線ドライバ１３は、非選択ワード線ＷＬに例えば電圧ＶＲＥＡＤを転送する。
【００９０】
電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴのデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。電圧ＶＣＧＲは、読み出そうとするデータに応じて変化される。
【００９１】
例えば、選択ワード線ＷＬがワード線ＷＬ３１の場合、選択ワード線ＷＬ３１に対応するワード線ドライバ１３は、選択ワード線ＷＬ３１に電圧ＶＣＧＲを転送する。他方、非選択ワード線ＷＬ０〜ＷＬ３０及び非選択ワード線ＷＬ３２〜６３に対応するワード線ドライバ１３は、非選択ワード線ＷＬ０〜ＷＬ３０及び非選択ワード線ＷＬ３２〜６３に電圧ＶＲＥＡＤを転送する。そして、選択ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへ電流が流れる。他方、メモリセルトランジスタＭＴがオフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は流れない。以上の動作により、全ビット線につき一括してデータが読み出される。なお、電圧ＶＣＧＲは図２で説明した電圧Ｖ０１乃至Ｖ６７に相当する。
【００９２】
＜書き込み時におけるワード線ドライバ１３の動作＞  
書き込み動作において、選択ワード線ＷＬに対応するワード線ドライバ１３は、選択ワード線ＷＬに電圧ＶＰＧＭを転送する。他方、非選択ワード線ＷＬに対応するワード線ドライバ１３は、非選択ワード線ＷＬに例えばＶＰＡＳＳを転送する。
【００９３】
電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴのデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。そして、電圧ＶＰＧＭは、ＦＮ  Ｔｕｎｎｅｌｉｎｇにより電荷蓄積層に電子を注入する際、必要な高電圧である。
【００９４】
＜ＮＡＮＤ型フラッシュメモリの読み出し動作について＞  
次に、上記構成のＮＡＮＤ型フラッシュメモリの読み出し動作について、例えば図１のブロックＢＬＫｓにおけるワード線ＷＬ３１を選択ワード線とした場合を例に挙げて、以下、説明する。
【００９５】
まず、センスアンプ４が、ＭＯＳトランジスタ５の電流経路を介して全ビット線ＢＬをプリチャージする。
【００９６】
更に、ロウデコーダ３は制御部２により与えられたブロック選択信号により、例えばブロックＢＬＫｓを選択状態とする。そして更に、制御部２から与えられたロウアドレスに基づき、ロウデコーダ３はワード線ＷＬ３１を選択し、選択ワード線ＷＬ３１に読み出し電圧ＶＣＧＲを印加する。更にロウデコーダ３は、非選択ワード線ＷＬ０〜３０及び非選択ワード線ＷＬ３２〜６３に例えば、電圧ＶＲＥＡＤを印加する。更にロウデコーダ３は、セレクトゲートＳＧＤ１、ＳＧＳ１に電圧Ｖｓｃを印加する。なお、電圧Ｖｓｃは、例えば４．０ [Ｖ]である。
【００９７】
電圧ＶＲＥＡＤは、前述した通りデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また前述した通り電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタＭＴに印加される電圧であり、読みだそうとするデータに応じて変化される。セレクトゲート線ＳＧＤ１、ＳＧＳ１に印加される電圧Ｖｓｃは、選択トランジスタＳＴ１、ＳＴ２をオン状態とすることの出来る電圧である。
【００９８】
以上の結果、非選択ワード線ＷＬ０〜３０及び非選択ワード線ＷＬ３２〜６３に接続されたメモリセルトランジスタＭＴはオン状態となり、チャネルが形成される。また選択トランジスタＳＴ１、ＳＴ２もオン状態となる。
【００９９】
そして、選択ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが電気的に導通状態となる。すなわちビット線ＢＬからソース線ＳＬへ電流が流れる。これにより、センスアンプ４は、ビット線ＢＬに流れるドレイン電流Ｉｄをセンスすることで、読み出しデータを‘１’と判定する。他方、オフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は殆ど流れない。このため、センスアンプ４は読み出しデータを‘０’と判定する。以上の動作により、全ビット線ＢＬにつき一括してデータが読み出される。
【０１００】
また、本実施形態に係るセンスアンプ４は、センスアンプ４に接続された全てのビット線ＢＬに流れる電流の変動をセンスする。つまり、センスアンプ４は、全ビット線ＢＬに対して一括してデータの読み出しを行う方式を用いる。
【０１０１】
＜ＮＡＮＤフラッシュメモリの書き込み動作について＞  
次に、上記構成のＮＡＮＤ型フラッシュメモリの書き込み動作について、例えば図１におけるワード線ＷＬ３１を選択ワード線とした場合を例に挙げて、以下、説明する。
【０１０２】
データの書き込み時に、ビット線ＢＬには書き込みデータが転送される。すなわち、電荷蓄積層に電子を注入することによりメモリセルトランジスタＭＴの閾値を上昇させる際には、ビット線ＢＬに書き込み電圧（０［Ｖ］）が印加される。他方、電子を注入しない際には、書き込み禁止電圧（例えば、ＶＤＤ）が印加される。
【０１０３】
そして、選択ワード線ＷＬ３１に対応するワード線ドライバ１３は、選択ワード線ＷＬ３１に電圧ＶＰＧＭを転送する。他方、非選択ワード線ＷＬ０〜３０及び非選択ワード線ＷＬ３２〜６３に対応するワード線ドライバ１３は、非選択ワード線ＷＬ０〜３０及び非選択ワード線ＷＬ３２〜６３に例えば、電圧ＶＰＡＳＳを転送する。
【０１０４】
この結果、選択ワード線ＷＬ０〜３０及び非選択ワード線ＷＬ３２〜６３に接続されたメモリセルトランジスタＭＴトランジスタＭＴはオン状態となり、チャネルが形成される。すなわち、ＮＡＮＤストリング７内に電流経路が形成され、それらが導通状態となる。また、選択トランジスタＳＴ１は、書き込みデータに応じてオン状態、又はカットオフ状態となり、選択トランジスタＳＴ２はオフ状態である。
【０１０５】
そして、例えばビット線ＢＬに、書き込み電圧が印加されている場合、選択トランジスタＳＴ１はオン状態となり、書き込み電圧がメモリセルトランジスタＭＴのチャネルへ転送される。すると、選択ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネル間との電位差がほぼ電圧ＶＰＧＭとなり、電荷が電荷蓄積層に注入される。その結果、メモリセルトランジスタＭＴの閾値電圧が上昇する。
【０１０６】
他方、ビット線ＢＬに書き込み禁止電圧が印加されている場合には、選択トランジスタＳＴ１はカットオフ状態となる。従って、ＮＡＮＤストリング７内のメモリセルトランジスタＭＴのチャネルは、電気的にフローティングの状態となる。すると、メモリセルトランジスタＭＴのチャネル電位は、ゲート電位（電圧ＶＰＧＭ、電圧ＶＰＡＳＳ）とのカップリングにより上昇する。そのため、選択ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネルとの電位差が電圧ＶＰＧＭに比べ小さいため、電荷蓄積層に電荷が（保持データが遷移するほどには）注入されない。その結果、メモリセルトランジスタＭＴの閾値は変わらない。以上のようにして、データの書き込み動作が行われる。
【０１０７】
本実施形態に係る半導体記憶装置であると、図８において説明したように、ビット線ＢＬ２（ｊ−１）に電気的に接続されているＭＯＳトランジスタ５のゲートには電圧Ｖｂｌｃ_ｅが与えられる。またビット線ＢＬ（２ｊ−１）に電気的に接続されているＭＯＳトランジスタ５のゲートには電圧Ｖｂｌｃ_ｏが与えられる。この様子を、図１７を用いて示す。図１７は、上記メモリセルトランジスタＭＴに接続されたビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）、並びにビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）に対応するセンスアンプ４、並びにセンスアンプ４とビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）を繋ぐＭＯＳトランジスタ５に着目した回路図である。
【０１０８】
図示するように、図１７は図１においてビット線ＢＬ２（ｊ−１）とＭＯＳトランジスタ５の電流経路の一端とが接続された接続ノードをノードＮ３０とし、ビット線ＢＬ２（ｊ−１）と該ビット線ＢＬ２（ｊ−１）とに接続されたメモリセルトランジスタＭＴのドレイン端との接続ノードをノードＮ３１としたものである。同様に、ビット線ＢＬ（２ｊ−１）とＭＯＳトランジスタ５の電流経路の一端とが接続された接続ノードをノードＮ３２とし、ビット線ＢＬ（２ｊ−１）と該ビット線ＢＬ（２ｊ−１）とに接続されたメモリセルトランジスタＭＴのドレイン端との接続ノードをノードＮ３３としたものである。
【０１０９】
そしてビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに図示せぬＢＬＣドライバ６から信号ＢＬＣ_ｅとして前述した電圧Ｖｂｌｃ_ｅが与えられる。またビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに図示せぬＢＬＣドライバ６から信号ＢＬＣ_ｏとして前述した電圧Ｖｂｌｃ_ｏが与えられる。そして前述したようにＭＯＳトランジスタ５の閾値はＶｔ２であるため、ノードＮ３０には信号ＢＬＣ_ｅから閾値Ｖｔ２を引いた電圧２・Ｉｒｅｆ・Ｒ_ｅ、ノードＮ３２には、信号ＢＬＣ_ｏから閾値Ｖｔ２を引いた電圧２・Ｉｒｅｆ・Ｒ_ｏがそれぞれ印加される。そして、ノードＮ３０、及びＮ３１間、並びにノードＮ３２、及びＮ３３間にはそれぞれ配線抵抗が存在する。このためノードＮ３１、及びＮ３３における電圧は、配線抵抗による電圧降下のためノードＮ３０、及びＮ３２における電位２Ｉ・ｒｅｆ・Ｒ_ｅ、または２・Ｉｒｅｆ・Ｒ_ｏよりも低くなる。
【０１１０】
また、ビット線ＢＬ２（ｊ−１）の線幅はＷ１、ビット線ＢＬ（２ｊ−１）の線幅はＷ２（＜Ｗ１）である。すなわち、前述の通りＲ２＞Ｒ１であるため、ビット線ＢＬ（２ｊ−１）の配線抵抗の値は、ビット線ＢＬ２（ｊ−１）における配線抵抗の値よりも大きい。すなわち、ノードＮ３２、Ｎ３３間における電圧降下する値はノードＮ３０、Ｎ３１間における電圧降下する値よりも大きい。そこで本実施形態では、ビット線ＢＬの線幅Ｗに応じて抵抗値Ｒ_ｏ＞Ｒ_ｅとなるような抵抗値を選択し、Ｖｂｌｃ_ｏ＞Ｖｂｌｃ_ｅとすることで、ノードＮ３１、及びＮ３３の電位を等しくする。これにより、該ノードＮ３１、及びＮ３３に接続されたメモリセルトランジスタＭＴのドレイン端に等電位の電圧が印加される。なお、幅Ｗ２を有し、抵抗値Ｒ１よりも高い抵抗値Ｒ２であるビット線ＢＬ（２ｊ−１）のノードＮ３２には、信号ＢＬＣ_ｏとして電圧Ｖｂｌｃ_ｏからＭＯＳトランジスタ５の閾値分を引いた電圧２・Ｉｒｅｆ・Ｒ_ｏが与えられ、幅Ｗ１を有し、抵抗値Ｒ１であるビット線ＢＬ２（ｊ−１）のノードＮ３０には信号ＢＬＣ_ｅとして電圧Ｖｂｌｃ_ｅからＭＯＳトランジスタ５の閾値分を引いた電圧２・Ｉｒｅｆ・Ｒ_ｅが与えられる。以上より、線幅Ｗの異なるビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）に流れる電流Ｉｄ_ａ、及び電流Ｉｄ_ｂの値は同じ値とすることが出来る。この様子を図１８に示す。
【０１１１】
図１８は、メモリセルトランジスタＭＴのＩ−Ｖ特性、ビット線ＢＬ２（ｊ−１）及びビット線ＢＬ（２ｊ−１）の負荷線をそれぞれ示したグラフである。そして、横軸にメモリセルトランジスタＭＴのドレイン−ソース間に印加する電圧Ｖｂｃを、縦軸にメモリセルトランジスタＭＴのチャネル領域に流れるドレイン電流を取る。
【０１１２】
図示するように、ＢＬＣドライバ６がビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに信号ＢＬＣ_ｅとして電圧Ｖｂｌｃ_ｅよりも大きな電圧Ｖｂｌｃ_ｏを与えることで、（Ｂ）線に示すように、ビット線ＢＬ（２ｊ−１）に流れるドレイン電流Ｉｄ_ａを、ビット線ＢＬ２（ｊ−１）に流れるドレイン電流Ｉｄ_ｂの値に近づけることができる。つまり図示するように、メモリセルトランジスタＭＴのＩ−Ｖ曲線と（Ａ）線、及びメモリセルトランジスタＭＴのＩ−Ｖ特性と（Ｂ）線との動作点を近づけることができる。この動作点をＡ１とする。すなわち、ノードＮ３１とノードＮ３３とに流れる電流の差｜Ｉｄ_ａ−Ｉｄ_ｂ｜を、ΔＩａｂ＝とすると、ΔＩａｂ≒０とすることができる。また、このとき、ノードＮ３１とノードＮ３３との電位は等電位となる。
【０１１３】
これにより、センスアンプ４はデータの読み出し時にビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）にそれぞれ流れる電流Ｉｄ_ａ、及び電流Ｉｄ_ｂの誤読み出しの発生を抑制できる。
【０１１４】
なお、図中、点ＣはノードＮ３２とノードＮ３３とが等電位を示す。すなわち、この場合ビット線ＢＬ（２ｊ−１）には電流Ｉｄ_ｂは流れないことになる。同様に点ＥはノードＮ３０とノードＮ３１とが等電位を示す。すなわち、この場合ビット線ＢＬ２（ｊ−１）には電流Ｉｄ_ａは流れないことになる。
【０１１５】
なお、ビット線ＢＬ２（ｊ−１）が線幅Ｗ２で、ビット線ＢＬ（２ｊ−１）が線幅Ｗ１である場合には、上記電圧Ｖｂｌｃ_ｏと電圧Ｖｂｌｃ_ｅとが逆の値を取れば良い。
【０１１６】
[第２の実施形態]  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第１の実施形態と同様、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本実施形態は、上記第１の実施形態において、センスアンプ４を電圧検出型として機能させたものである。これにより、上記第１の実施形態と異なり、ビット線ＢＬの線幅Ｗのバラつきによる、ビット線ＢＬが有するビット線ＢＬ容量の差異が問題となる。以下、ビット線ＢＬがバラついた場合におけるビット線ＢＬ容量について図１９を用いて説明する。なお、ＢＬＣドライバ６は上記第１の実施形態と構成が同一であるため説明を省略する。
【０１１７】
＜ビット線ＢＬ容量について＞  
図１９は、図５に示した本実施形態に係る半導体記憶装置の断面図であって、活性領域ＡＡに対応するビット線ＢＬ、及び該ビット線ＢＬのビット線ＢＬ容量に着目したものである。なお便宜上、活性領域ＡＡ（ｎ−３）乃至ＡＡｎ上に形成されたビット線ＢＬ（ｎ−３）乃至ビット線ＢＬｎについて示す。つまり、活性領域ＡＡ（ｎ−３）、及び活性領域ＡＡ（ｎ−１）には奇数のビット線ＢＬ（２ｊ−１）が設けられ、活性領域ＡＡ（ｎ−２）、及び活性領域ＡＡｎ上には偶数のビット線ＢＬ２（ｊ−１）が設けられる。以下では、活性領域ＡＡ（ｎ−２）上に設けられた偶数のビット線ＢＬ２（ｊ−１）と、活性領域ＡＡ（ｎ−１）上に設けられた奇数のビット線ＢＬ（２ｊ−１）とが有するビット線ＢＬ容量に着目しそれぞれ説明する。そして、図１９において、活性領域ＡＡ（ｎ−２）上に形成されたビット線ＢＬ２（ｊ−１）が線幅Ｗ１を有し、活性領域ＡＡ（ｎ−１）上に形成されたビット線ＢＬ（２ｊ−１）線幅Ｗ２を有する。なお、上記第１の実施形態と同様、Ｗ２＜Ｗ１とする。またなお、ビット線ＢＬ２（ｊ−１）の有するビット線ＢＬ容量を容量Ｃ２（ｊ−１）とし、ビット線ＢＬ（２ｊ−１）の有するビット線ＢＬ容量を容量Ｃ（２ｊ−１）とする。以下、この場合におけるビット線ＢＬ容量Ｃ２（ｊ−１）、及びビット線ＢＬ容量Ｃ（２ｊ−１）について求める。またなお、活性領域ＡＡ（ｎ−３）乃至活性領域ＡＡｎの間に形成される素子分離領域については省略する。
【０１１８】
まず、ビット線ＢＬ２（ｊ−１）のビット線ＢＬ容量Ｃ２（ｊ−１）は、活性領域ＡＡ（ｎ−２）上に形成された該ビット線ＢＬ２（ｊ−１）と、第２方向で隣接し活性領域ＡＡ（ｎ−３）及び活性領域ＡＡ（ｎ−１）上にそれぞれ形成されたビット線ＢＬ（２ｊ−１）、活性領域ＡＡｎ上に形成されたビット線ＢＬ２（ｊ−１）、金属配線層Ｍ１、及び例えば、ワード線ＷＬとして機能する金属配線層Ｍ３との容量の和で表すことができる。
【０１１９】
すなわち、活性領域ＡＡ（ｎ−２）上に形成されたビット線ＢＬ２（ｊ−１）と第２方向で隣接するビット線ＢＬ（２ｊ−１）との容量をＣ０、活性領域ＡＡ（ｎ−２）上に形成されたビット線ＢＬ２（ｊ−１）と活性領域ＡＡｎ上に形成されたビット線ＢＬ２（ｊ−１）との容量をＣ２２（ｊ−１）、活性領域ＡＡ（ｎ−２）上に形成されたビット線ＢＬ２（ｊ−１）と金属配線層Ｍ１との容量をＣ４２（ｊ−１）、及び活性領域ＡＡ（ｎ−２）上に形成されたビット線２（ｊ−１）と金属配線層Ｍ３との容量をＣ３２（ｊ−１）とすると、着目している活性領域ＡＡ（ｎ−２）上に形成されたビット線ＢＬ２（ｊ−１）のビット線ＢＬ容量Ｃ２（ｊ−１）は、下記（１）式で表される。
【０１２０】
Ｃ２（ｊ−１）＝２Ｃ０＋Ｃ２２（ｊ−１）＋Ｃ３２（ｊ−１）＋Ｃ４２（ｊ−１）     （１）
同様に、活性領域ＡＡ（ｎ−１）上に形成されたビット線ＢＬ（２ｊ−１）のビット線ＢＬ容量Ｃ（２ｊ−１）は、活性領域ＡＡ（ｎ−１）上に形成されたビット線ＢＬ（２ｊ−１）と第２方向で隣接し活性領域ＡＡ（ｎ−３）及び活性領域ＡＡｎ上にそれぞれ形成されたビット線ＢＬ２（ｊ−１）との容量をＣ０、活性領域ＡＡ（ｎ−３）上に形成されたビット線ＢＬ（２ｊ−１）と活性領域ＡＡ（ｎ−１）上に形成されたビット線ＢＬ（２ｊ−１）との容量をＣ２（２ｊ−１）、活性領域ＡＡ（ｎ−１）上に形成されたビット線ＢＬ（２ｊ−１）と金属配線層Ｍ１との容量をＣ４（２ｊ−１）、及びビット線（２ｊ−１）と金属配線層Ｍ３との容量をＣ３（２ｊ−１）とすると、下記（２）式で表される。
【０１２１】
Ｃ（２ｊ−１）＝２Ｃ０＋Ｃ２（２ｊ−１）＋Ｃ３（２ｊ−１）＋Ｃ４（２ｊ−１）     （２）
そして、ビット線ＢＬ２（ｊ−１）の線幅Ｗ１＞ビット線ＢＬ（２ｊ−１）の線幅Ｗ２なる関係から、Ｃ２２（ｊ−１）＞Ｃ２（２ｊ−１）、Ｃ３２（ｊ−１）＞Ｃ３（２ｊ−１）、Ｃ４２（ｊ−１）＞Ｃ４（２ｊ−１）となる。このため、ビット線ＢＬ容量Ｃ２（ｊ−１）＞ビット線ＢＬ容量Ｃ（２ｊ−１）となる。そして、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）は、データの読み出し時においてセンスアンプ４によりそれぞれのビット線ＢＬ容量に応じた電荷を蓄積する。なお、ビット線ＢＬの製造工程は、上記第１の実施形態と同一であるため、説明を省略する。
【０１２２】
＜メモリセルトランジスタＭＴの電流分布について＞  
次に、上記ビット線ＢＬに接続されたＮＡＮＤストリング７におけるメモリセルトランジスタＭＴがオン状態、またはオフ状態の場合における、該ＮＡＮＤストリング７に流れるそれぞれのドレイン電流Ｉｄについて説明する。
【０１２３】
上記第１の実施形態で説明したようにメモリセルトランジスタＭＴは、ワード線ＷＬドライバ１３から与えられる電圧に応じて、オン状態とオフ状態とのいずれかの状態を取る。そして、オン状態であるメモリセルトランジスタＭＴ（以下ＯＮセルと称することがある）のチャネル領域にはドレイン電流Ｉｄ（ｏｎ）が流れ、オフ状態にあるメモリセルトランジスタＭＴ（以下ＯＦＦセルと称することがある）のチャネル領域にはドレイン電流Ｉｄ（ｏｆｆ）が流れる。このようにメモリセルトランジスタＭＴは、オン又はオフ状態に応じて流れる電流値が変化し、Ｉｄ（ｏｎ）＞Ｉｄ（ｏｆｆ）なる関係がある。
【０１２４】
なお、ドレイン電流Ｉｄ（ｏｎ）及びドレイン電流Ｉｄ（ｏｆｆ）はそれぞれ、一定の幅を持って分布する。なお、ドレイン電流Ｉｄ（ｏｎ）とドレイン電流Ｉｄ（ｏｆｆ）とを区別しない場合には単にドレイン電流Ｉｄと呼ぶ。
【０１２５】
＜センスアンプ４の読み出し動作について＞  
次に、電圧検出型として機能するセンスアンプ４のデータの読み出し動作について図２０乃至図２２を用いて説明する。図２０乃至図２２は、それぞれセンスアンプ４の回路図である。
【０１２６】
データの読み出しでは、メモリセルトランジスタＭＴによりビット線ＢＬを放電させた後、センスアンプ４が該ビット線ＢＬの電位をセンスすることで ‘１’データまたは‘０’データのいずれかを判定する。この際のセンスアンプ４による判定基準は、信号ＢＬＣの電位により決定される。つまりＭＯＳトランジスタ５がオン状態となるか、またはオフ状態となるかの閾値は、信号ＢＬＣの電位により決定される。
【０１２７】
ＭＯＳトランジスタ５は、ビット線ＢＬの電位に応じて、オンまたはオフ状態となる。より具体的には、メモリセルトランジスタＭＴが‘１’データを保持する場合には、ビット線ＢＬの電位が低下し、ＭＯＳトランジスタ５はオン状態となる。これによりセンスアンプ４は、読み出しデータを‘１’データと判定する。この場合、ビット線ＢＬとソース線ＳＬとは導通状態となり、メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（ｏｎ）が流れる。他方、‘０’データを保持する場合には、ビット線ＢＬの電位はプリチャージされた電位を維持し、ＭＯＳトランジスタ５はオフ状態となる。すなわち、ビット線ＢＬとソース線ＳＬとは非導通状態である。これによりセンスアンプ４は、読み出しデータを‘０’データと判定する。またこの場合メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（ｏｆｆ）が流れる。
【０１２８】
なおセンスアンプ４による読み出し動作の間、ＸＸＬは例えば電圧（Ｖｔ＋０．９Ｖ）とされる。また、信号ＢＬＸは、電圧（Ｖｔ＋ＶＤＤ）以上、または０[Ｖ]のいずれか値をとる。つまり、センスアンプ４によるビット線ＢＬのプリチャージ時においては、信号ＢＬＸとして電圧（Ｖｔ＋ＶＤＤ）が与えられ、また電圧データのセンス時には信号ＢＬＸは０[Ｖ]とされる。信号ＩＮＶは、例えば０［Ｖ］または電圧ＶＤＤのいずれか値である。そして、信号ＩＮＶとして、０［Ｖ］の電圧が与えられる場合の信号を‘Ｌ’レベルとし、電圧ＶＤＤが与えられる場合の信号を‘Ｈ’レベルとする。信号ＩＮＶはノードＮ５の電位に応じて‘Ｌ’、または‘Ｈ’いずれかの信号をとる。換言すれば、信号ＩＮＶは、ノードＮ５に接続されたラッチ回路２８の状態に応じて‘Ｌ’、または‘Ｈ’いずれかの状態をとる。また、信号ＨＬＬは、電圧（Ｖｔ＋ＶＤＤ）以上の値である。つまり、センスアンプ４によるビット線ＢＬのプリチャージ時においては、信号ＨＬＬは電圧（Ｖｔ＋ＶＤＤ）以上であり、また電圧データのセンス時では、信号ＨＬＬは０[Ｖ]となる。また更に、信号ＧＲＳは、例えば０［Ｖ］またはＶＤＤ[Ｖ]のいずれか値である。そして、信号ＧＲＳとして、０［Ｖ］の電圧が与えられる場合の信号を‘Ｌ’レベルとし、ＶＤＤ[Ｖ]が与えられる場合の信号を‘Ｈ’レベルとする。ＶｔはＭＯＳトランジスタ７２乃至７７の閾値電圧であり、Ｖｔ２はＭＯＳトランジスタ５の閾値電圧である。また、信号ＳＴＢは０[Ｖ]、または電圧ＶＤＤいずれかの値をとる。なお、上記信号ＢＬＸ、ＸＸＬ、ＨＬＬは制御部２から各々与えられる。
【０１２９】
まず、センスアンプ４によるデータの読み出しにおいて、ビット線ＢＬの電位に応じてＢＬＣドライバ６が与える信号ＢＬＣによりＭＯＳトランジスタ５がオン状態となることで、該センスアンプ４が‘１’データと判定する場合につき、ＣＡＳＥＩとして、以下説明する。
【０１３０】
（ＣＡＳＥＩ）  
＜プリチャージ＞  
図２０に示すように、センスアンプ４はビット線ＢＬのプリチャージを行う。以下では、ビット線ＢＬのプリチャージレベルＶｐｒｅが０．５Ｖである場合を仮定する。
【０１３１】
この時、ラッチ回路８５には、ＭＯＳトランジスタ８７により‘０’が保持されている。すなわちこの場合、ノードＮ５の電圧は０[Ｖ]となるため、ＭＯＳトランジスタ７２のゲートに信号ＩＮＶとして‘Ｌ’レベルが与えられる。そしてＭＯＳトランジスタ７６のゲートに電圧（Ｖｔ＋ＶＤＤ）が与えられる。これにより、ＭＯＳトランジスタ７２、及びＭＯＳトランジスタ７６がそれぞれオン状態とされる。すると、ＮＡＮＤストリング７は導通状態にあるから、ＭＯＳトランジスタ７２、ノードＮ１、ＭＯＳトランジスタ７６、ノードＮ２、ＭＯＳトランジスタ５、及びＭＯＳトランジスタ１５の電流経路を介して、ビット線ＢＬにドレイン電流Ｉ（ｄ）が流れる。その結果、ビット線ＢＬの電位は例えば０．５Ｖ程度となる。また、ＭＯＳトランジスタ７３のゲートに電圧（Ｖｔ＋ＶＤＤ）が与えられ、ＭＯＳトランジスタ７３がオン状態とされる。これにより、キャパシタ素子７９が充電され、ノードＮ３の電位はＶＤＤ[Ｖ]程度となる。ＭＯＳトランジスタ７４、７５はオフ状態である。なおこの場合、ＢＬＣドライバ６はＭＯＳトランジスタ５のゲートに信号ＢＬＣとして電圧（Ｖｔ２＋Ｖｐｒｅ）を与える。
【０１３２】
＜ディスチャージ＞  
次に図２１に示すように、ＭＯＳトランジスタ５、及びＭＯＳトランジスタ７６がオフ状態となる。このためＮＡＮＤストリング７が備えるメモリセルトランジスタＭＴがオン状態とされ、該ＮＡＮＤストリング７が導通状態であるためビット線ＢＬの放電が行われる。すなわち、メモリセルトランジスタＭＴに流れるドレイン電流Ｉｄ（ｏｎ）によってビット線ＢＬが放電され、その電位は０．５[Ｖ]から例えば約０．３[Ｖ]程度に低下する。この時、ノードＮ３の電圧Ｖｎ３は電圧ＶＤＤを維持する。
【０１３３】
＜センス＞  
次に図２２に示すように、センスアンプ４によりデータのセンスが行われる。また信号ＢＬＣによりＭＯＳトランジスタ５がオフからオン状態へと切り替るため、ノードＮ３、ノードＮ２、及びビット線ＢＬが電気的に繋がる。そしてこのとき、キャパシタ素子７９の容量よりもビット線ＢＬ容量が十分大きいため、ノードＮ３の電位がビット線ＢＬと同一の約０．３[Ｖ]になる。この現象を、チャージトランスファと呼ぶ。なお、チャージトランスファにより変化するノードＮ３の電位の詳細については後述する。
【０１３４】
その後、ＭＯＳトランジスタ７７のゲートに０[Ｖ]が与えられるため、該ＭＯＳトランジスタ７７はオフ状態となる。すなわち、ノードＮ３とビット線ＢＬとを電気的に非接続とする。その後、ＭＯＳトランジスタ７４のゲートに信号ＳＴＢとして０[Ｖ]が与えられることで該ＭＯＳトランジスタ７４はオン状態とされ、ノードＮ４の電位は電圧ＶＤＤとなる。その結果、ＭＯＳトランジスタ７８のゲート・ソース間電圧は、ＭＯＳトランジスタ７８の閾値電圧Ｖｔｐよりも大きくなる。そのため、ＭＯＳトランジスタ７８はオン状態となる。換言すれば、センス時においてＭＯＳトランジスタ７８のソースには電圧ＶＤＤが印加されるから、ＭＯＳトランジスタ７８は、ゲート電圧が（ＶＤＤ−｜Ｖｔｐ｜）以下であるか否かによってオン、またはオフ状態を取る（この値を電圧Ｖｔｒｉｐと呼ぶ）。そして、‘１’データ読み出しの際には、Ｖｎ３≦Ｖｔｒｉｐとなる。これによりノードＮ５の電位は０[Ｖ]から電圧ＶＤＤへと上昇する。つまり、信号ＩＮＶは‘Ｌ’レベルから‘Ｈ’レベルへと切り替るため、ラッチ回路８５が保持するデータは、電圧ＶＤＤから電圧ＶＳＳへと変化する。
【０１３５】
そして、ＭＯＳトランジスタ７２のゲートには信号ＩＮＶとして‘Ｈ’レベルが与えられるため、該ＭＯＳトランジスタ７２はオフ状態となり、ＭＯＳトランジスタ７５はオン状態となる。また、ビット線ＢＬからＭＯＳトランジスタ７５、８６を介してノードＮ＿ＶＳＳに電流が流れ、ビット線ＢＬの電位は０Ｖとなる。
【０１３６】
以上のようにデータの読み出し動作は、ビット線ＢＬの電圧をセンスアンプ４によりセンスアンプすることによって行われる。換言すれば、ノードＮ３の電位をセンスすることによってデータの読み出し動作が行われる。
【０１３７】
すなわち、‘１’データと判定するか‘０’データと判定するかの判断基準となるノードＮ３の電位は前述したように電圧Ｖｎ３であるので、Ｖｎ３≦Ｖｔｒｉｐとなった場合に、ＭＯＳトランジスタ７８はオン状態となり、ラッチ回路８５には‘１’データが格納される。
【０１３８】
（ＣＡＳＥII）  
次にデータのセンス時において、メモリセルトランジスタＭＴに電流が流れなく、センスアンプ４が‘０’データの読み出しを行う場合につき、ＣＡＳＥIIとして、以下説明する。
【０１３９】
この場合、ビット線ＢＬに流れるドレイン電流Ｉｄは‘１’データの読み出し時に比べとても小さく、ビット線ＢＬの電位は、例えば約０．５Ｖを維持する。すなわち、ビット線ＢＬからソース線ＳＬにドレイン電流Ｉｄ（ｏｆｆ）を流しながら、ビット線ＢＬの電位は、例えば約０．５Ｖに固定される。なお、プリチャージレベルはＣＡＳＥIと同様に０．５[Ｖ]である。したがって、ＭＯＳトランジスタ５はオフ状態を維持するため、該ビット線ＢＬとノードＮ３とが電気的に接続されない。これにより、ノードＮ３の電圧Ｖｎ３はＶＤＤ[Ｖ]を維持する。その後、ＭＯＳトランジスタ７７をオフ状態とし、更にその後、ＭＯＳトランジスタ７４のゲートに信号ＳＴＢとして０[Ｖ]が与えられることで該ＭＯＳトランジスタ７４はオン状態とする。これにより、ノードＮ４の電位は電圧ＶＤＤとなる。その結果、ＭＯＳトランジスタ７８のゲート・ソース間電圧は０[Ｖ]となるため、ＭＯＳトランジスタ７８の閾値電圧Ｖｔｐよりも小さくなる。そのため、ＭＯＳトランジスタ７８はオフ状態となる。従って、ラッチ回路２８は電位０Ｖを維持する。すなわち‘０’データの読み出し時、ノードＮ３の電圧Ｖｎ３の値は、電圧Ｖｔｒｉｐよりも大きい電圧ＶＤＤとなる。換言すれば、Ｖｎ３＞Ｖｔｒｉｐである。
【０１４０】
＜センスアンプ４によるチャージトランスファについて＞  
次に上記説明した電圧検出型として機能するセンスアンプ４によるデータのセンスの前後において遷移するノードＮ３の電圧Ｖｎ３について説明する。そこで以下説明ではまず、放電後のビット線ＢＬの電位の大きさを述べつつ、さらに、該放電後のビット線ＢＬの電位の大きさと、ＢＬＣドライバ６が出力する信号ＢＬＣとを比較した上で電圧Ｖｎ３の値の詳細について説明する。すなわち、放電後のビット線ＢＬの電位にＭＯＳトランジスタ５の閾値を足した電位よりも信号ＢＬＣの方が大きい場合（以下（Ａ）とする）と、放電後のビット線ＢＬの電位にＭＯＳトランジスタ５の閾値を足した電位よりも信号ＢＬＣの方が小さい場合（以下（Ｂ）とする）とに分け、それぞれの場合における電圧Ｖｎ３について述べる。なお、説明を簡単にするため、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）を一括してビット線ＢＬとし、まずは該ビット線ＢＬの線幅Ｗに応じてＭＯＳトランジスタ５のゲートに与えられる信号ＢＬＣの詳細について説明する。その後、ビット線ＢＬ２（ｊ−１）、ビット線ＢＬ（２ｊ−１）に応じた信号ＢＬＣについてそれぞれ説明する。なお、ビット線ＢＬのビット線ＢＬ容量をＣ１とする。
【０１４１】
まず前述したように、データの読み出し時においてセンスアンプ４はビット線ＢＬを電圧Ｖｐｒｅで充電する。その後、ＮＡＮＤストリング７のメモリセルトランジスタＭＴのチャネル領域にドレイン電流Ｉｄが流れることによりビット線ＢＬは放電され、放電後のビット線ＢＬの電圧を例えば電圧Ｖｄｉｓｃ１とする。
【０１４２】
そして、ＢＬＣドライバ６により出力される信号ＢＬＣにおいて、（Ａ）ＢＬＣ≧（Ｖｔ２＋Ｖｄｉｓｃ１）である場合と、（Ｂ）ＢＬＣ＜（Ｖｔ２＋Ｖｄｉｓｃ１）である場合とで電圧Ｖｎ３の値が異なる。以下（Ａ）と（Ｂ）とに分けて説明する。なお、前述したようにＭＯＳトランジスタ５の閾値はＶｔ２である。
【０１４３】
（Ａ）ＢＬＣ≧（Ｖｔ２＋Ｖｄｉｓｃ１）の場合  
ＢＬＣドライバ６から出力される信号ＢＬＣとビット線ＢＬの電位とを比較し、ＢＬＣ≧（Ｖｔ２＋Ｖｄｉｓｃ１）であった場合、ＭＯＳトランジスタ５はオン状態となる。すなわち前述したようにＮＡＮＤストリング７のメモリセルトランジスタＭＴがオン状態、すなわち該ＮＡＮＤストリング７が導通状態となる。換言すれば、センスアンプ４により‘１’データと判定される。ここで、メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（ｏｎ）が流れる。そして、メモリセルトランジスタＭＴがオン状態であるため、ＮＡＮＤストリングが導通状態によりビット線ＢＬの電圧が放電された時間を時間Ｔとする。すると、ビット線ＢＬ容量Ｃ１を備えたビット線ＢＬにおいて、放電時間Ｔの間に、電圧Ｖｐｒｅから電圧Ｖｄｉｓｃ１に変化した場合に、該ビット線ＢＬに流れた電荷Ｑは、放電時間Ｔの間、メモリセルトランジスタＭＴにドレイン電流Ｉｄ（ｏｎ）を流した値と同じである。なお、ドレイン電流Ｉｄ（ｏｎ）は、ある放電時間に変化する電圧に応じた値をとる。このため、放電時間Ｔの間におけるドレイン電流Ｉｄ（ｏｎ）を、便宜上Ｉｄ（ｏｎ）ａｖｒとする。つまり、下記（３）式で表される。
【０１４４】
Ｃ１（Ｖｐｒｅ−Ｖｄｉｓｃ１）＝Ｔ・Ｉｄ（ｏｎ）ａｖｒ  （３）
（３）式を電圧Ｖｄｉｓｃ１について纏めると、下記（４）式で表される。
【０１４５】
Ｖｄｉｓｃ１＝Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｎ）ａｖｒ／Ｃ１    （４）
ここでＢＬＣドライバ６から信号ＢＬＣとして、ＢＬＣ≧（Ｖｔ２＋Ｖｄｉｓｃ１）なる電圧がＭＯＳトランジスタ５のゲートに与えられるため（４）式は、下記（５）式で表される。
【０１４６】
（Ｖｔ２＋Ｖｄｉｓｃ１）＝Ｖｔ２＋（Ｖｐｒｅ−Ｔ・Ｉ（ｏｎ）ｄａｖｒ／Ｃ１）≦ＢＬＣ         （５）
すなわち、（５）式を満たす信号ＢＬＣがビット線ＢＬ容量Ｃ１を有するビット線ＢＬに接続されるＭＯＳトランジスタ５に与えられることで、該ＭＯＳトランジスタ５はオン状態となる。なお、ビット線ＢＬ２（ｊ−１）では、ビット線ＢＬ容量が容量Ｃ２（ｊ−１）であるため、該ビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加すべき信号ＢＬＣ_ｅは、下記（６）式で表される。
【０１４７】
（Ｖｔ２＋Ｖｄｉｓｃ１）＝Ｖｔ２＋（Ｖｐｒｅ−Ｔ・Ｉ（ｏｎ）ｄａｖｒ／Ｃ２（ｊ−１））≦ＢＬＣ_ｅ         （６）
すなわち、第１ドライバ回路に関して、下記（７）式で表される。
【０１４８】
Ｖｄｉｓｃ１＝（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｎ）ａｖｒ／Ｃ２（ｊ−１））≦２・Ｉｒｅｆ・Ｒ_ｅ         （７）
すなわち、（７）式が成り立つ時の抵抗Ｒ_ｅを選択することでＭＯＳトランジスタ５はオン状態となる。これにより、メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（ｏｎ）が流れる。同様に、該ビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加すべき信号ＢＬＣ_ｏは、下記（８）式で表される。
【０１４９】
（Ｖｔ２＋Ｖｄｉｓｃ１）＝Ｖｔ２＋（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｎ）ａｖｒ／Ｃ（２ｊ−１））≦ＢＬＣ_ｏ         （８）
すなわち、第２ドライバ回路に関して、下記（９）式で表される。
【０１５０】
Ｖｄｉｓｃ１＝（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｎ）ａｖｒ／Ｃ（２ｊ−１））≦２・Ｉｒｅｆ・Ｒ_ｏ         （９）
すなわち、（９）式が成り立つ時の抵抗Ｒ_ｏを選択することでＭＯＳトランジスタ５はオン状態となる。すなわち、メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（ｏｎ）が流れる。
【０１５１】
次にＶｎ３の値について説明する。なお以下説明では、ｎ本から形成されるビット線ＢＬのちの１本のビット線ＢＬと、該ビット線ＢＬに対応するセンスアンプ４に着目する。
【０１５２】
ＮＡＮＤストリング７による放電の結果、ビット線ＢＬのビット線ＢＬ容量Ｃ１には電荷Ｑ１が蓄積されているものとする。このとき、放電後におけるビット線ＢＬの電圧Ｖｄｉｓｃ１、容量Ｃ１、及び該容量Ｃ１に蓄積された電荷Ｑの関係は、下記（１０）式で表される。
【０１５３】
Ｖｄｉｓｃ１＝Ｑ１／Ｃ１        （１０）
なお、前述したようにセンスアンプ４によるデータのセンス前は、ＭＯＳトランジスタ５のゲートに与えられる信号ＢＬＣは０［Ｖ］のため、ノードＮ３の電圧Ｖｎ３は電圧ＶＤＤを維持している。そして、キャパシタ素子７９に電荷Ｑ２が蓄積されている場合の、ノードＮ３側における該キャパシタ素子７９の電圧を電圧Ｖｑ２とする。前述したように、該ノードＮ３側におけるキャパシタ素子７９の容量はＣ２であるから、電荷Ｑ２が蓄積された場合のキャパシタ素子７９の電圧Ｖｑ２は下記（１１）式で表される。
【０１５４】
Ｖｑ２＝Ｑ２／Ｃ２      （１１）
ここで、センス時により、ＭＯＳトランジスタ５がオン状態となるため、ノードＮ３とビット線ＢＬとが電気的に接続され、該ノードＮ３とビット線ＢＬとの間でチャージトランスファが生じる。また、チャージトランスファの前後において電荷保存則が成立する。このため、チャージトランスファ後のキャパシタ素子７９とビット線ＢＬの電圧Ｖは、下記（１２）式で表される。
【０１５５】
Ｖ＝（Ｑ１＋Ｑ２）／Ｃ＝（Ｃ１Ｖｄｉｓｃ１＋Ｃ２Ｖｑ２）／（Ｃ１＋Ｃ２）         （１２）
なお、容量Ｃはキャパシタ素子７９とビット線ＢＬ容量との結合容量である。また（１２）式を纏めると、下記（１３）式で表される。
【０１５６】
Ｖ＝Ｃ１Ｖｄｉｓｃ１／（Ｃ１＋Ｃ２）＋Ｃ２Ｖｑ２（Ｃ１＋Ｃ２）  （１３）
また、Ｃ１の値はＣ２の約１００倍程度の大きさであるため、Ｃ１＞＞Ｃ２とみなすことができる。つまり、（１３）式においてＣ２／Ｃ１≒０とすると、下記（１４）式が得られる。
【０１５７】
Ｖ＝Ｖｄｉｓｃ１        （１４）
つまり、電圧検出型として機能するセンスアンプ４によるデータのセンスの前後において、電圧Ｖｎ３の電圧はたとえば、電圧ＶＤＤからビット線ＢＬと同程度の値となる。すなわち、ビット線ＢＬの電圧Ｖｄｉｓｃ１により、ノードＮ３の電圧Ｖｎ３が決定される。換言すれば、放電後のビット線ＢＬの電位を問わず信号ＢＬＣの値を確定することで、センスアンプ４のセンスレベルを決定している。
【０１５８】
（Ｂ）ＢＬＣ＜（Ｖｔ２＋Ｖｄｉｓｃ１）の場合  
ＢＬＣドライバ６から出力される信号ＢＬＣとビット線ＢＬの電位とを比較し、ＢＬＣ＜（Ｖｔ２＋Ｖｄｉｓｃ１）であった場合、ＭＯＳトランジスタ５はオフ状態を維持する。このため、前述したようにＮＡＮＤストリング７のメモリセルトランジスタＭＴがオフ状態、すなわち該ＮＡＮＤストリング７が非導通状態となる。換言すれば、センスアンプ４により‘０’データと判定される。ここで、メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（ｏｆｆ）が流れる。
【０１５９】
そしてＢＬＣドライバ６から信号ＢＬＣとして、ＢＬＣ＜（Ｖｔ２＋Ｖｄｉｓｃ１）なる電圧がＭＯＳトランジスタ５のゲートに与えられるため（４）式において、ドレイン電流Ｉｄ（ｏｎ）をドレイン電流Ｉｄ（ｏｆｆ）と書き換え、下記（１５）式で表される。
【０１６０】
（Ｖｔ２＋Ｖｄｉｓｃ１）＝Ｖｔ２＋（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｆｆ）ａｖｒ／Ｃ１）＞ＢＬＣ         （１５）
また、ビット線ＢＬ２（ｊ−１）では、ビット線ＢＬ容量が容量Ｃ２（ｊ−１）であるため、該ビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加すべき信号ＢＬＣ_ｅは、下記（１６）式で表される。
【０１６１】
（Ｖｔ２＋Ｖｄｉｓｃ１）＝Ｖｔ２＋（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｆｆ）ａｖｒ／Ｃ２（ｊ−１））＞ＢＬＣ_ｅ         （１６）
すなわち、第１ドライバ回路に関して、下記（１７）式で表される。
【０１６２】
Ｖｄｉｓｃ１＝（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｆｆ）ａｖｒ／Ｃ２（ｊ−１））＞２・Ｉｒｅｆ・Ｒ_ｅ         （１７）
同様に、該ビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加すべき信号ＢＬＣ_ｏは、下記（１８）式で表される。
【０１６３】
（Ｖｔ２＋Ｖｄｉｓｃ１）＝Ｖｔ２＋（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｆｆ）ａｖｒ／Ｃ（２ｊ−１））＞ＢＬＣ_ｏ         （１８）
すなわち、第２ドライバ回路に関して、下記（１９）式で表される。
【０１６４】
Ｖｄｉｓｃ１＝（Ｖｐｒｅ−Ｔ・Ｉｄ（ｏｆｆ）ａｖｒ／Ｃ（２ｊ−１））＞２・Ｉｒｅｆ・Ｒ_ｏ         （１９）
この場合、ＭＯＳトランジスタ５はオフ状態であるため、ノードＮ３とビット線ＢＬとは電気的に非接続となる。すなわち、ノードＮ３の電圧Ｖｎ３は電圧ＶＤＤを維持する。
【０１６５】
なお、（７）式、及び（９）式より信号ＢＬＣ_ｅと信号ＢＬＣ_ｏとの関係は、下記（２１）式で表される。
【０１６６】
ＢＬＣ_ｅ＝ＢＬＣ_ｏ＋（１／Ｃ（２ｊ−１）−１／Ｃ２（ｊ−１））Ｉｄ（ｏｎ）ａｖｒ・Ｔ         （２０）
なお、本実施形態では、ＮＡＮＤストリング７が備えるメモリセルトランジスタＭＴの特性は同一であることから、該メモリセルトランジスタＭＴのチャネルに流れるドレイン電流Ｉｄは同一である。
【０１６７】
＜半導体記憶装置の読み出し動作について＞  
次に、本実施形態に係る半導体記憶装置におけるデータの読み出し動作について図２３を用いて説明する。図２３は、センスアンプ４によるデータの読み出し時における、ビット線ＢＬ２（ｊ−１）、ビット線ＢＬ（２ｊ−１）、信号ＳＧＤ、信号ＳＧＳ、及びＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣにおける電位の変化を示したタイムチャートである。また図示するように、縦軸に各信号線の電位を取り、横軸に時間を取る。なお、以下では、センスアンプ４により‘１’データが読み出されるものとする。すなわち、放電後のビット線ＢＬ２（ｊ−１）、及びビット線（２ｊ−１）の電圧をそれぞれ電圧Ｖ２（ｊ−１）、Ｖ（２ｊ−１）とすると、信号ＢＬＣ_ｅ、及びＢＬＣ_ｏは下記（２１）、（２２）式で表される。
【０１６８】
ＢＬＣ_ｅ≧（Ｖｔ２＋Ｖ２（ｊ−１））   （２１）
ＢＬＣ_ｏ≧（Ｖｔ２＋Ｖ（２ｊ−１））   （２２）
まず、時刻ｔ０において、センスアンプ４はデータの読み出しを開始すべく、ビット線ＢＬに対しプリチャージを行う。具体的には、ＢＬＣドライバ６が、たとえば信号ＢＬＣとして電圧（Ｖｔ２＋Ｖｐｒｅ）をＭＯＳトランジスタ５のゲートに与えることで、ビット線ＢＬの電位を電圧Ｖｐｒｅにまで充電する。これにより、同時刻ｔ０において、センスアンプ４によりビット線ＢＬの電位が上昇し始める。そして、時刻ｔ１において、セレクトゲート線ドライバ１１は選択トランジスタＳＴ１のゲートに信号ＳＧＤ１として、電圧Ｖｓｃを与える。これにより、時刻ｔ１で、選択トランジスタＳＴ１のゲート電極に印加される電圧が上昇する。そして、時刻ｔ２において信号ＳＧＤ１が電圧Ｖｓｃに達する。電圧Ｖｓｃは例えば４[Ｖ]である。またこれにより時刻ｔ２において選択トランジスタＳＴ１はオン状態となる。そして時刻ｔ２において、信号ＢＬＣは電圧（Ｖｔ２＋Ｖｐｒｅ）に達すると共に、ビット線ＢＬの電位が電圧Ｖｐｒｅにまで達する。そして、時刻ｔ３において、センスアンプ４によるプリチャージを終了すべく、ＢＬＣドライバ６は信号ＢＬＣとして０［Ｖ］を出力する。これにより、ＭＯＳトランジスタ５がオフ状態となる。そして時刻ｔ５において該ＭＯＳトランジスタ５のゲートに与えていた信号ＢＬＣは０［Ｖ］とされる。なお、時刻ｔ４において、セレクトゲート線ドライバ１２により、選択トランジスタＳＴ２のゲート電極に与えられる信号ＳＧＳ１が立ち上がる。そして、時刻ｔ５になると、信号ＳＧＳ１として電圧Ｖｓｃに達する。電圧Ｖｓｃは例えば、４．０[Ｖ]である。これにより、時刻ｔ５において選択トランジスタＳＴ２がオン状態となる。すると、選択トランジスタＳＴ２はオン状態であるため、ビット線ＢＬ２（ｊ−１）、ビット線ＢＬ（２ｊ−１）にそれぞれ接続されたメモリセルトランジスタＭＴには同一の大きさのドレイン電流Ｉｄが流れる。これは、前述したように、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）に接続されたメモリセルトランジスタＭＴの特性が同一だからである。そして、ドレイン電流Ｉｄ（ｏｎ）がソース線ＳＬへと流れ込む。すなわち、メモリセルトランジスタＭＴにより、ビット線ＢＬの放電が開始される。以下時刻ｔ５以降では、線幅Ｗ１を有したビット線ＢＬ２（ｊ−１）と線幅Ｗ２を有したビット線ＢＬ（２ｊ−１）とに区別して説明する。
【０１６９】
時刻ｔ５になると、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の放電が始まる。それぞれのメモリセルトランジスタＭＴには同一のドレイン電流Ｉｄが流れているにも関わらず、ビット線ＢＬの有するビット線ＢＬ容量に応じて、該ビット線ＢＬの放電速度が異なる。これは、上記説明したように、ビット線ＢＬ２（ｊ−１）のビット線ＢＬ容量Ｃ２（ｊ−１）はビット線ＢＬ（２ｊ−１）のビット線ＢＬ容量Ｃ（２ｊ−１）に比べ大きいためである。このため、ビット線ＢＬ２（ｊ−１）における放電の傾きは、ビット線ＢＬ（２ｊ−１）における放電の傾きよりも小さくなる。つまり、ビット線ＢＬ２（ｊ−１）に比べビット線ＢＬ（２ｊ−１）はビット線ＢＬ容量が小さい為、同じ放電時間Ｔであっても、放電後の電圧がビット線ＢＬ２（ｊ−１）よりも小さくなる。なお、放電時間Ｔは（ｔ６−ｔ５）である。
【０１７０】
そして、時刻ｔ６において、セレクトゲート線ドライバ１１、及び１２は、選択トランジスタＳＴ１、及びＳＴ２のゲートに与えている信号ＳＧＤ１、ＳＧＳ１の出力をそれぞれ終了させる。これにより、選択トランジスタＳＴ１、及びＳＴ２はそれぞれオフ状態となる。これにより、メモリセルトランジスタＭＴによるビット線ＢＬの放電が終了する。なお、時刻ｔ６におけるビット線ＢＬ２（ｊ−１）の電位を電圧Ｖ２（ｊ−１）とし、ビット線ＢＬ（２ｊ−１）の電位を電圧Ｖ（２ｊ−１）とする。そして、電圧Ｖ２（ｊ−１）＞電圧Ｖ（２ｊ−１）である。
【０１７１】
その後、時刻ｔ７において、データの読み出しをするためＢＬＣドライバ６は信号ＢＬＣとして、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）にそれぞれ接続されたＭＯＳトランジスタ５のゲートに（２２）、（２３）式を満たす信号ＢＬＣ_ｅ、及びＢＬＣ_ｏ、すなわち電圧Ｖｂｌｃ_ｅ、及び電圧Ｖｂｌｃ_ｅをそれぞれ与える。そして、時刻ｔ８において、データの読み出しを終了すべく、ＢＬＣドライバ６は信号ＢＬＣの出力を終了させる。
【０１７２】
本実施形態に係る半導体記憶装置であると、センス時にＢＬＣドライバ６は、ビット線ＢＬ２（ｊ−１）のビット線ＢＬ容量Ｃ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）のビット線ＢＬ容量Ｃ（２ｊ−１）、に応じた信号ＢＬＣを発生させることができる。このため、誤読み出しを低減することができる。以下、本実施形態に係る半導体記憶装置においてデータの読み出し動作について図２３を用いて説明する。また、図２３は、センス時におけるＢＬＣドライバ６が出力する信号ＢＬＣをビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の線幅Ｗに応じて変化させたものである。
【０１７３】
図示するように、本実施形態に係る半導体記憶装置であるとＢＬＣドライバ６は時刻ｔ７において、前述したビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の線幅Ｗに応じた信号ＢＬＣ_ｅ、及び信号ＢＬＣ_ｏを発生させる。具体的にはＢＬＣドライバ６は、放電後において電圧Ｖ２（ｊ−１）であるビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに、信号ＢＬＣ_ｅとして電圧（Ｖｔ２＋Ｖ２（ｊ−１））を与える。更に、ＢＬＣドライバ６は、放電後において電圧Ｖ（２ｊ−１）であるビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに、信号ＢＬＣ_ｏとして電圧（Ｖｔ２＋Ｖ（２ｊ−１））を与える。これにより、たとえビット線ＢＬの線幅によって該ビット線ＢＬのビット線ＢＬ容量が異なり、放電後のビット線ＢＬの電圧が異なったとしても、センスアンプ４によるデータの誤読み出しが低減できる。すなわち、線幅Ｗ１は線幅Ｗ２よりも大きいため、放電後の電圧が高い。このため、センス時にビット線ＢＬ２（ｊ−１）がノードＮ３と電気的に接続されるためには、ビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣ_ｏよりも大きくなくてはならない。つまり、ＢＬＣドライバ６は、ビット線ＢＬ２（ｊ−１）の電圧と該ビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートとの電圧差以上の例えば、電圧（Ｖｔ２＋Ｖ２（ｊ−１））を信号ＢＬＣ_ｅとして与える。
【０１７４】
＜変形例＞  
次に、読み出し動作時における、本実施形態の半導体記憶装置の変形例に係るデータの読み出し動作について図２４を用いて説明する。図２４は、図２３のタイムチャートにおいて、ＢＬＣドライバ６により、プリチャージする電圧をビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）に応じて変え、またセンス時における信号ＢＬＣを、ビット線ＢＬの線幅Ｗを問わず電圧（Ｖｔ２＋Ｖ（２ｊ−１））としたものである。なお、図２３で説明したタイムチャートと同一の動作に関しては説明を省略する。
【０１７５】
図２４に示すように、変形例に係るデータの読み出し動作では、放電後のビット線ＢＬの線幅Ｗによる該ビット線ＢＬの電位の差異を考慮して、プリチャージの時点で、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の電位を変えたものである。以下、図２４を用いて説明する。
【０１７６】
まず、時刻ｔ０において、ＢＬＣドライバ６は、例えば信号ＢＬＣ_ｅとしてビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに電圧（Ｖｔ２＋Ｖｐｒｅ_ｅ）を与える。さらに、ＢＬＣドライバ６は、例えば信号ＢＬＣ_ｏとしてビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに電圧（Ｖｔ２＋Ｖｐｒｅ_ｏ）を与える。すなわち、下記（２３）、及び（２４）式で表される。
【０１７７】
Ｖｐｒｅ_ｅ＝２・Ｉｒｅｆ・Ｒ_ｅ        （２３）
Ｖｐｒｅ_ｏ＝２・Ｉｒｅｆ・Ｒ_ｏ        （２４）
すなわち、（２３）、（２４）式の関係を満たす抵抗素子Ｒ_ｅ、及びＲ_ｏを選択する。なお、電圧（Ｖｔ２＋Ｖｐｒｅ_ｏ）＞電圧（Ｖｔ２＋Ｖｐｒｅ_ｅ）である。これにより、ビット線ＢＬ２（ｊ−１）は電圧Ｖｐｒｅ_ｅに、ビット線ＢＬ（２ｊ−１）は電圧Ｖｐｒｅ_ｏにまで充電される。すなわち、放電が開始される時刻ｔ５におけるビット線２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の電位はそれぞれ電圧Ｖｐｒｅ_ｅ、電圧Ｖｐｒｅ_ｏである。
【０１７８】
また、時刻ｔ５において、ＢＬＣドライバ６が出力する信号ＢＬＣは０[Ｖ]となる。そして、時刻ｔ６においてセレクトゲート線ドライバ１１、及び１２は信号ＳＧＤ１、及びＳＧＳ１をそれぞれ終了するため、ビット線ＢＬ２（ｊ−１）、及びビット線（２ｊ−１）の放電がストップする。なお、時刻ｔ６におけるビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の電圧は同一である。そして、時刻ｔ６におけるビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の電位を電圧Ｖｄｉｓｃとする。
【０１７９】
なお、ＢＬＣドライバ６がＭＯＳトランジスタ５のゲートに与える信号ＢＬＣ_ｅと信号ＢＬＣ_ｏとの関係は下記（２５）式で表される。
【０１８０】
ＢＬＣ_ｅ＝ＢＬＣ_ｏ−（１／Ｃ（２ｊ−１）−１／Ｃ２（ｊ−１））Ｉｄ・Ｔ    （２５）
本実施形態の変形例に係る半導体記憶装置であると、データの読み出し時において、センスアンプ４による誤読み出しが軽減できる。すなわち変形例では、ＢＬＣドライバ６により、プリチャージ時において、放電後におけるビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の電位差を考慮した電圧（Ｖｔ２＋Ｖｐｒｅ_ｅ）、及び電圧（Ｖｔ２＋Ｖｐｒｅ_ｏ）を出力させる。これにより、たとえ、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）のビット線ＢＬ容量がそれぞれ異なっていたとしても、データの読み出し時におけるセンスアンプ４による誤読み出しを軽減できる。
【０１８１】
[第３の実施形態]  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第１、及び第２の実施形態と同様、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本実施形態は、上記第１の実施形態において、側壁加工技術を用いて溝を形成した後に、ダマシーン法を適用することで活性領域ＡＡを形成したものである。
【０１８２】
本方法によると、大小異なる幅を有した活性領域ＡＡが、繰り返し形成される場合がある。すなわち、第２方向に沿って、異なる特性を有したメモリセルトランジスタＭＴが繰り返し形成される。
【０１８３】
そして本実施形態では、信号ＢＬＣを制御することで、異なるメモリセルトランジスタＭＴの特性を制御する。信号ＢＬＣの制御方法を以下、ＣＡＳＥI乃至ＣＡＳＥIIIに分けて説明する。なお、本実施形態では、上記第１の実施形態で説明したビット線ＢＬのバラつかない場合があってもよいものとする。以下、側壁加工技術を用いる際、活性領域ＡＡにダマシーン法を適用した製造工程について図２５（ａ）、（ｂ）乃至図３３（ａ）、（ｂ）を用いて説明する。図２５（ａ）、（ｂ）乃至図３３（ａ）、（ｂ）はメモリセルトランジスタＭＴが形成される活性領域の製造工程を順次示す断面図であり、（ａ）図はメモリセルトランジスタＭＴのビット線ＢＬ方向の断面、（ｂ）図はメモリセルトランジスタＭＴのワード線ＷＬ方向の断面構成について示している。
【０１８４】
＜活性領域ＡＡの製造工程＞  
まず、必要とされるイオン注入を施すことでｐ型半導体基板２０表面にｎ型ウェル領域２１、及び該ｎ型ウェル領域２１上にｐ型ウェル領域２２を形成する。その後ｐ型ウェル領域２２上に例えばシリコン窒化膜を材料として絶縁膜５１を形成した後、該絶縁膜５１上にフォトレジスト３８を形成させる。そして、フォトレジスト３８を、フォトリソグラフィ法により、所望のパターンにフォトレジストを現像することで、図２５（ａ）、（ｂ）に示す所望のパターン形状を有するフォトレジスト３８を得る。このとき、フォトレジスト３８は最小加工寸法の２倍の線幅を有する。すなわち、フォトレジストの最小加工寸法をＷ７とすると、図２５（ｂ）に示す線幅は２・Ｗ７である。また、フォトレジスト３８が形成されている領域をラインとし、フォトレジスト３８が形成されていない領域をスペースとすると、ラインとスペースとの比率は１：１であり、すなわち、スペースは２・Ｗ７である。
【０１８５】
次に図２６（ａ）、（ｂ）に示すように等方性エッチングにより、フォトレジスト３８をスリミンング処理することでフォトリソグラフィの解像限界以下の幅までフォトレジスト３８を細化する。これにより、フォトレジスト３８の線幅はＷ７となる。これにより、スペースは３・Ｗ７へと広がる。すなわち、ラインとスペースとの比率は１：３となる。
【０１８６】
そして、フォトレジスト３８をマスクとして絶縁膜５１をエッチングした後、フォトレジスト３８を除去する。引き続き、例えばＣＶＤ法により例えばシリコン酸化膜からなる絶縁膜３９を、絶縁膜５１を覆うように堆積させた後、該絶縁膜５１をストッパとして例えば、ＣＭＰ法により絶縁膜３９を研磨することで図２７を得る。図示するように、絶縁膜５１に絶縁膜３９を堆積させた結果、等方的にではなく、ある方向へ偏りを生じることがある。本実施形態に係る半導体記憶装置では、例えば絶縁膜５１の右側面よりも左側面に堆積された絶縁膜３９の幅が大きい場合を挙げたものである。
【０１８７】
次に、図２８（ａ）、（ｂ）に示すように、例えばウェットエッチングを用いて絶縁膜５１だけを除去し、溝４３を形成する。引き続き、絶縁膜３９をマスクとして、ｐ型ウェル領域２２を例えばＲＩＥなどの異方性エッチング技術を用いてエッチングする。この結果、図２９（ｂ）に示すように溝４０が得られる。
【０１８８】
次に、図３０（ａ）、（ｂ）に示すように、絶縁膜３９を、例えばウェットエッチング等により除去する。その後、ｐ型ウェル領域２２を埋め込むように溝４０に絶縁膜４１を形成させることで図３１（ａ）、（ｂ）を得る。
【０１８９】
そして、図３２（ａ）、（ｂ）に示すようにｐ型ウェル領域２２をストッパとして用いたＣＭＰ法等により、絶縁膜４１を研磨し、上面を平坦にすると共に、該絶縁膜４１を溝４０内にのみ残存させることで素子分離領域４２を形成する。また、素子分離領域４２で囲まれた領域は活性領域ＡＡとなる。この際、Ｗ３、及びＷ４の幅を有した活性領域ＡＡが交互に形成される。なお、Ｗ３＞Ｗ４である。これは、図２７において、絶縁膜３９がフォトレジスト３８に対し左右偏りを生じて堆積されることが原因である。その後、活性領域ＡＡ、及び素子分離領域４２上に、ゲート絶縁膜２４、絶縁膜２５、２６、多結晶シリコン層２７、層間絶縁膜３１、３４、絶縁膜３５、金属配線層３６、及び層間絶縁膜３７を順次形成することで、図３３（ａ）、（ｂ）を得る。すなわち、図３３（ｂ）に示すように、活性領域ＡＡの幅が交互に形成されるため、該活性領域ＡＡ上に形成され、チャネル幅がＷ３、Ｗ４を有したメモリセルトランジスタＭＴが交互に形成される。
【０１９０】
以下、活性領域ＡＡが交互にバラつく場合であって、上記第１の実施形態において説明したビット線ＢＬの線幅のバラつきがない場合をＣＡＳＥIとする。そして、ＣＡＳＥIでは、偶数活性領域ＡＡ２（ｊ−１）が幅Ｗ３を有し（以下、単に、活性領域ＡＡ２（ｊ−１）と呼ぶことがある）、奇数活性領域ＡＡ（２ｊ−１）が幅Ｗ４を有するものとする（以下、単に、活性領域ＡＡ（２ｊ−１）と呼ぶことがある）。つまり、活性領域ＡＡ２（ｊ−１）、ビット線ＢＬ（２ｊ−１）とで線幅が異なる。つまり、幅Ｗ３と幅Ｗ４とを備えた活性領域ＡＡが繰り返し形成される。
【０１９１】
更に、活性領域ＡＡ、及びビット線ＢＬの線幅がそれぞれバラつく場合を、活性領域ＡＡの幅とビット線ＢＬの線幅について、以下のＣＡＳＥIIとＣＡＳＥIIIとの２パターンに分ける。
【０１９２】
つまり、ＣＡＳＥIIは、活性領域ＡＡ２（ｊ−１）が幅Ｗ３を有し、該活性領域ＡＡ２（ｊ−１）に対応したビット線ＢＬ２（ｊ−１）が線幅Ｗ１である場合であって、更に活性領域ＡＡ２（ｊ−１）に隣接する活性領域ＡＡ（２ｊ−１）が幅Ｗ４を有し、該活性領域ＡＡ（２ｊ−１）上に対応するビット線ＢＬ（２ｊ−１）が線幅Ｗ２を有する場合とする。
【０１９３】
ＣＡＳＥIIIは、活性領域ＡＡ２（ｊ−１）が幅Ｗ４を有し、且つ該活性領域ＡＡ２（ｊ−１）に対応するビット線ＢＬ２（ｊ−１）が線幅Ｗ１である場合であって、活性領域ＡＡ２（ｊ−１）に隣接する活性領域ＡＡ（２ｊ−１）が幅Ｗ３を有し、該活性領域ＡＡ（２ｊ−１）に対応するビット線ＢＬ（２ｊ−１）が線幅Ｗ２である場合とする。なお、以下説明では上記第１の実施形態と異なる点についてのみ説明する。
【０１９４】
（ＣＡＳＥI）  
以下、ＣＡＳＥＩについて図３４、及び図３５を用いて説明する。図３４は、メモリセルアレイの平面図である。そして図３５は、図３４におけるＢ−Ｂ線に沿った断面図である。
【０１９５】
図示するように、ＣＡＳＥIに係るメモリセルアレイは、上記第１の実施形態で説明した図３において、第２方向に沿って活性領域ＡＡが幅Ｗ３と幅Ｗ４とで交互に形成されたものである。つまり活性領域ＡＡ２（ｊ−１）の幅がＷ３であり、活性領域ＡＡ（２ｊ−１）の幅がＷ４である。そして、ワード線ＷＬと活性領域ＡＡ２（ｊ−１）とが交差する領域における電荷蓄積層の大きさをＳ１とし該ワード線ＷＬと活性領域ＡＡ（２ｊ−１）とが交差する領域における電荷蓄積層の大きさをＳ２とした場合、Ｓ１＞Ｓ２なる関係となる。
【０１９６】
また選択トランジスタＳＴ１、ＳＴ２についても同様であり、活性領域ＡＡ２（ｊ−１）上の選択トランジスタＳＴ１、ＳＴ２のゲート幅Ｗ３は、活性領域ＡＡ（２ｊ−１）上の選択トランジスタＳＴ１、ＳＴ２のゲート幅Ｗ４よりも大きい。
【０１９７】
以上のように、活性領域ＡＡ２（ｊ−１）上にそれぞれ形成されたメモリセルトランジスタＭＴと活性領域ＡＡ（２ｊ−１）上に形成されたメモリセルトランジスタＭＴとの特性がそれぞれ異なる。なお、ビット線ＢＬの線幅をＷ０とする。
【０１９８】
次に、上記メモリセルトランジスタＭＴの特性について図３６を用いて説明する。図３６は、メモリセルトランジスタＭＴのドレイン−ソース間に電圧Ｖｂｃが印加された場合に流れるドレイン電流Ｉｄついてのグラフであり、メモリセルトランジスタＭＴの動作曲線を示したものである。図示するように、図中（ａ）は活性領域ＡＡ２（ｊ−１）上に形成されたメモリセルトランジスタＭＴの特性を示し、図中（ｂ）は活性領域ＡＡ（２ｊ−１）上に形成されたメモリセルトランジスタＭＴの特性を示す。そして横軸にメモリセルトランジスタＭＴのドレイン−ソース間に印加するＶｂｃを、縦軸にドレイン電流Ｉｄを取る。
【０１９９】
図示するように、活性領域ＡＡ２（ｊ−１）上のメモリセルトランジスタＭＴは、活性領域ＡＡ（２ｊ−１）上のメモリセルトランジスタＭＴよりも大きなドレイン電流Ｉｄを流す。これは、活性領域ＡＡ（２ｊ−１）上のメモリセルトランジスタＭＴよりも該メモリセルトランジスタＭＴのゲート幅が大きく、その結果、電流駆動力が大きいからである。
【０２００】
次に制御部２が発生する信号ＢＬＣの電圧について図３７を用いて説明する。図３７は、信号ＢＬＣの電圧を示すグラフである。図示するように、横軸にビット線ＢＬを、そして縦軸に該ビット線ＢＬにそれぞれ接続されたＭＯＳトランジスタ５のゲートに印加される信号ＢＬＣの電圧を取る。図示するように、制御部２はビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣ_ｅの電圧を電圧Ｖ１とする。他方、ビット線ＢＬ（２ｊ−１）に対応するＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣ_ｏの電圧を、電圧Ｖ１よりも大きな電圧Ｖ２とする。
【０２０１】
（ＣＡＳＥII）  
次に、ＣＡＳＥIIについて図３８、図３９を用いて以下説明する。図３８は、メモリセルアレイ１の平面図である。そして、図３９は、図３８におけるＢ−Ｂ線に沿った断面図である。
【０２０２】
図示するように、ＣＡＳＥIIに係るメモリセルアレイは、上記図３４において、活性領域ＡＡに加え、第２方向に沿ってビット線ＢＬの線幅Ｗが、１つおきに大小繰り返し形成されたものである。すなわち、上記第１の実施形態で説明したように、側壁加工技術を用いて溝を形成した後、ダマシーン法を用いてビット線ＢＬが形成される。そして、幅Ｗ３を有した活性領域ＡＡ２（ｊ−１）に対応するビット線ＢＬ２（ｊ−１）の幅がＷ１であり、幅Ｗ４を有した活性領域ＡＡ（２ｊ−１）に対応するビット線ＢＬ（２ｊ−１）の幅がＷ２である。すなわち、活性領域ＡＡ２（ｊ−１）、ビット線ＢＬ２（ｊ−１）の幅が共に大きく、そして、活性領域ＡＡ（２ｊ−１）、ビット線ＢＬ（２ｊ−１）の線幅を共に小さくしたものである。
【０２０３】
つまり、ワード線ＷＬと活性領域ＡＡ２（ｊ−１）とが交差する領域における電荷蓄積層の大きさをＳ３とし、該ワード線ＷＬと活性領域ＡＡ（２ｊ−１）とが交差する領域における電荷蓄積層の大きさをＳ４とした場合、Ｓ３＞Ｓ４なる関係となる。
【０２０４】
また選択トランジスタＳＴ１、ＳＴ２についても同様であり、活性領域ＡＡ２（ｊ−１）上の選択トランジスタＳＴ１、ＳＴ２のゲート幅Ｗ３は、活性領域ＡＡ（２ｊ−１）上の選択トランジスタＳＴ１、ＳＴ２のゲート幅Ｗ４よりも大きい。
【０２０５】
以上のように、活性領域ＡＡ２（ｊ−１）、活性領域ＡＡ（２ｊ−１）の幅はＣＡＳＥIと同様であるため、ＣＡＳＥIIにおけるメモリセルトランジスタＭＴの特性においても、図３６におけるメモリセルトランジスタＭＴと同一のＩ−Ｖ特性であるため説明を省略する。
【０２０６】
次に制御部２が発生する信号ＢＬＣの電圧について図４０を用いて説明する。図４０は、信号ＢＬＣの電圧を示すグラフである。図示するように、横軸にビット線ＢＬを、そして縦軸に該ビット線ＢＬにそれぞれ接続されたＭＯＳトランジスタ５のゲートに印加される信号ＢＬＣの電圧を取る。図示するように、制御部２はビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣ_ｅの電圧を電圧Ｖ３とする。他方、ビット線ＢＬ（２ｊ−１）に対応するＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣ_ｏの電圧を、電圧Ｖ３よりも大きな電圧Ｖ４とする。なお、上記ＣＡＳＥIにおける電圧Ｖ１と電圧Ｖ２との電位差、すなわち｜Ｖ１−Ｖ２｜と、ＣＡＳＥIIにおける電圧Ｖ３と電圧Ｖ４との電位差、すなわち｜Ｖ３−Ｖ４｜とは、｜Ｖ１−Ｖ２｜＞｜Ｖ３−Ｖ４｜であってもよいし、｜Ｖ１−Ｖ２｜＜｜Ｖ３−Ｖ４｜であってもよい。また、｜Ｖ４｜＞｜Ｖ２｜であってもよいし、｜Ｖ４｜＜｜Ｖ２｜であってもよい。更には、｜Ｖ１｜＞｜Ｖ３｜であってもよいし、｜Ｖ１｜＜｜Ｖ３｜であってもよい。
【０２０７】
（ＣＡＳＥIII）  
次に、ＣＡＳＥIIIの場合について図４１、図４２を用いて以下説明する。図４１はメモリセルアレイの平面図である。そして図４２は、図４１におけるＢ−Ｂ線に沿った断面図である。
【０２０８】
図示するように、ＣＡＳＥIIIに係るメモリセルアレイは、図３８において、第２方向に沿って形成されるビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）の線幅の大小が逆に形成されたものである。つまり、線幅Ｗ３を有する活性領域ＡＡ２（ｊ−１）に対応するビット線ＢＬ２（ｊ−１）の線幅がＷ２である。そして、線幅Ｗ４を有する活性領域ＡＡ（２ｊ−１）に対応するビット線ＢＬ（２ｊ−１）の線幅がＷ１である。
【０２０９】
つまり、ワード線ＷＬと活性領域ＡＡ２（ｊ−１）とが交差する領域における電荷蓄積層の大きさをＳ５とし、該ワード線ＷＬと活性領域ＡＡ（２ｊ−１）とが交差する領域における電荷蓄積層の大きさをＳ６とした場合、Ｓ５＞Ｓ６なる関係となる。
【０２１０】
また選択トランジスタＳＴ１、ＳＴ２についても同様であり、活性領域ＡＡ（２ｊ−１）上の選択トランジスタＳＴ１、ＳＴ２のゲート幅Ｗ３は、活性領域ＡＡ２（ｊ−１）上の選択トランジスタＳＴ１、ＳＴ２のゲート幅Ｗ４よりも大きい。
【０２１１】
以上のように、活性領域ＡＡ２（ｊ−１）、活性領域（２ｊ−１）の幅はＣＡＳＥＩ、及びＣＡＳＥIIと同様であるため、ＣＡＳＥIIIにおけるメモリセルトランジスタＭＴの特性においても、図３６におけるメモリセルトランジスタＭＴと同一のＩ−Ｖ特性であるため説明を省略する。
【０２１２】
次に制御部２が発生する信号ＢＬＣの電圧について信号ＢＬＣとして印加される電圧について図４３を用いて説明する。
【０２１３】
図４３は、信号ＢＬＣの電圧を示すグラフである。図示するように、横軸にビット線ＢＬを、そして縦軸に該ビット線ＢＬにそれぞれ接続されたＭＯＳトランジスタ５のゲートに印加される信号ＢＬＣの電圧を取る。図示するように、制御部２はビット線ＢＬ２（ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣ_ｅの電圧を電圧Ｖ５とする。他方、ビット線ＢＬ（２ｊ−１）に対応するＭＯＳトランジスタ５のゲートに印加する信号ＢＬＣ_ｏの電圧を、電圧Ｖ５よりも大きな電圧Ｖ６とする。また、ビット線ＢＬ２（ｊ−１）の有する線幅Ｗ２が、ビット線ＢＬ（２ｊ−１）の有する線幅Ｗ１に比べ、Ｗ１＞＞Ｗ２である場合、図４３における電圧Ｖ５、及び電圧Ｖ６は、Ｖ６＜Ｖ５なる関係となる。なお、以下、ＣＡＳＥIIIに係る半導体記憶装置においては、Ｗ１＞Ｗ２の場合においてのみ説明する。
【０２１４】
なお、また上記電圧Ｖ１、電圧Ｖ３、及び電圧Ｖ５は上記第１の実施形態で説明したＢＬＣ_ｅドライバ１７２が出力する電圧Ｖｂｌｃ_ｅであってもよい。そして、電圧Ｖ２、電圧Ｖ４、及び電圧Ｖ６は上記第１の実施形態で説明したＢＬＣ_ｏドライバ１８２が出力する電圧Ｖｂｌｃ_ｏであってもよい。
【０２１５】
またなお、｜Ｖ１−Ｖ２｜＞｜Ｖ３−Ｖ４｜である場合、電圧Ｖ５と電圧Ｖ６との電位差、すなわち｜Ｖ５−Ｖ６｜は、｜Ｖ５−Ｖ６｜＞｜Ｖ１−Ｖ２｜であっても良いし、｜Ｖ３−Ｖ４｜＜｜Ｖ５−Ｖ６｜＜｜Ｖ１−Ｖ２｜、｜Ｖ５−Ｖ６｜＜｜Ｖ３−Ｖ４｜であっても良い。また、｜Ｖ１−Ｖ２｜＜｜Ｖ３−Ｖ４｜である場合、｜Ｖ５−Ｖ６｜は、｜Ｖ５−Ｖ６｜＞｜Ｖ３−Ｖ４｜であっても良いし、｜Ｖ１−Ｖ２｜＜｜Ｖ５−Ｖ６｜＜｜Ｖ３−Ｖ４｜、｜Ｖ１−Ｖ２｜＜｜Ｖ５−Ｖ６｜であっても良い。
【０２１６】
本実施形態に係る半導体記憶装置であると、上記第１の実施形態で説明したビット線ＢＬの線幅に加え、活性領域ＡＡが大小交互に形成されたとしても、データの読み出し時においてセンスアンプ４による誤読み出しが改善される。上記ＣＡＳＥI乃至ＣＡＳＥIIIの場合における半導体記憶装置において、図３７、４０、４３に示したような信号ＢＬＣをＭＯＳトランジスタ５のゲートに与えることで、隣接するメモリセルトランジスタＭＴのチャネル領域に流れるドレイン電流ＩｄについてＣＡＳＥI’乃至ＣＡＳＥIII’として以下説明する。
【０２１７】
（ＣＡＳＥI’）  
まずＣＡＳＥI’として図４４に、図３６のＩ−Ｖ特性においてビット線ＢＬの各々についての負荷線を示したグラフを示す。そして図示するように、横軸にメモリセルトランジスタＭＴのドレイン−ソース間に印加するＶｂｃを、縦軸にドレイン電流Ｉｄを取る。
【０２１８】
前述したようにＣＡＳＥIでは、ビット線ＢＬは線幅Ｗ０である。このため、各ビット線ＢＬの有する抵抗値は同じである。そしてビット線ＢＬの単位長さ辺りの抵抗値をＲ０とする。すなわち、図４４に示すように、全てのビット線ＢＬの各々についての負荷線は同じ傾きをとる。このため、ビット線ＢＬに接続されたメモリセルトランジスタＭＴのドレイン端には等電位の電圧が印加される。しかし、隣接したビット線ＢＬにそれぞれ対応したメモリセルトランジスタＭＴの特性が異なる。すなわち、隣接したビット線ＢＬにそれぞれ対応するメモリセルトランジスタＭＴのチャネル領域には異なるドレイン電流Ｉｄが流れてしまう。
【０２１９】
そこで、ＣＡＳＥＩにおけるＩ−Ｖ特性において、ＢＬＣドライバ６が、図３７で説明した電圧Ｖ２（＞電圧Ｖ１）を、活性領域ＡＡ（２ｊ−１）上に形成されたメモリセルトランジスタＭＴに対応するＭＯＳトランジスタ５のゲートに信号ＢＬＣ_ｏとして印加する。このとき、ビット線ＢＬ（２ｊ−１）と縦軸、及び横軸との交点はそれぞれＶ２／Ｒ０、Ｖ２となる。また、ビット線ＢＬ２（ｊ−１）と縦軸、及び横軸との交点はそれぞれＶ１／Ｒ０、Ｖ１となる。
【０２２０】
これにより、ビット線ＢＬ２（ｊ−１）の負荷線と（ａ）線との交点における電圧Ｖｂｃが電圧ＶＩとなり、ビット線ＢＬ（２ｊ−１）の負荷線と（ｂ）線との交点における電圧Ｖｂｃは電圧（Ｖ２−Ｉｄ・Ｒ０）（＞電圧ＶＩ）となるため、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）に流れるドレイン電流Ｉｄはそれぞれ電流Ｉｄ（Ｉ）とすることが出来る。つまり、活性領域ＡＡ（２ｊ−１）、及びＡＡ２（ｊ−１）上に形成されたメモリセルトランジスタＭＴのチャネル領域にはほぼ同一のドレイン電流Ｉｄが流れる。そしてこれは、ビット線ＢＬに接続されるＭＯＳトランジスタ５のゲートに例えば、信号ＢＬＣとして電圧Ｖ１のみを与える場合に比べ、センスアンプ４によるデータの誤読み出しが少ない。なぜなら、線幅Ｗ２を有するビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに信号ＢＬＣ_ｏとして電圧Ｖ１を印加する半導体記憶装置だったとすると、ビット線ＢＬ（２ｊ−１）の負荷線と（ｂ）線との交点における電圧Ｖｂｃは電圧ＶＩ’となり、該ビット線ＢＬ（２ｊ−１）に接続されたメモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（I）よりも小さい、例えばドレイン電流Ｉｄ（I’）が流れる（図示せぬ）。このため、センスアンプ４はデータの誤読み出しをしてしまう。この点、本実施形態に係る半導体記憶装置であると、センスアンプ４によるデータの誤読み出しが軽減できる。
【０２２１】
（ＣＡＳＥII’）  
次にＣＡＳＥII’として図４５に、図３６のＩ−Ｖ特性においてビット線ＢＬの各々についての負荷線を示したグラフを示す。そして図示するように、横軸にメモリセルトランジスタＭＴのドレイン−ソース間に印加するＶｂｃを、縦軸にドレイン電流Ｉｄを取る。
【０２２２】
前述したように、ＣＡＳＥIIではビット線ＢＬの線幅Ｗもバラつくため、図示するように線幅Ｗ１を有したビット線ＢＬ２（ｊ−１）（以下、（ｃ）線と呼ぶ）、及び線幅Ｗ２を有したビット線ＢＬ（２ｊ−１）（以下、（ｄ）線、及び（ｄ’）線とする）の負荷線とがそれぞれ存する。そして、図４５に示すように、ビット線ＢＬ２（ｊ−１）とビット線ＢＬ（２ｊ−１）とで負荷線はそれぞれ異なる傾きをとる。このため、ビット線ＢＬに接続されたメモリセルトランジスタＭＴのドレイン端には異なる電圧が印加される。また更に、隣接したビット線ＢＬにそれぞれ対応したメモリセルトランジスタＭＴの特性が異なる。これらにより、該隣接したビット線ＢＬにそれぞれ対応するメモリセルトランジスタＭＴのチャネル領域には異なるドレイン電流Ｉｄが流れてしまう。
【０２２３】
そこで、ＣＡＳＥIIにおけるＩ−Ｖ特性において、ＢＬＣドライバ６が、図４０で説明した電圧Ｖ４（＞電圧Ｖ３）を、活性領域ＡＡ（２ｊ−１）上に形成されたメモリセルトランジスタＭＴに対応するＭＯＳトランジスタ５のゲートに信号ＢＬＣ_ｏとして印加する。このとき、（ｄ’）線と縦軸、及び横軸との交点はそれぞれＶ４／Ｒ２、Ｖ４となる。また、（ｃ）線と縦軸、及び横軸との交点はそれぞれＶ３／Ｒ１、Ｖ３となる。
【０２２４】
これにより、（ｃ）線と（ａ）線との交点における電圧Ｖｂｃは電圧ＶＩIとなり、（ｄ’）線と（ｂ）線との交点における電圧Ｖｂｃは電圧（Ｖ４−Ｉｄ（II）・Ｒ２）（＞電圧ＶII）となるため、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）に流れるドレイン電流Ｉｄはそれぞれ電流Ｉｄ（II）とすることが出来る。つまり、活性領域ＡＡ（２ｊ−１）、及びＡＡ２（ｊ−１）上に形成されたメモリセルトランジスタＭＴのチャネル領域にはほぼ同一のドレイン電流Ｉｄ（II）が流れる。そしてこれは、ビット線ＢＬ２（ｊ−１）及びビット線ＢＬ（２ｊ−１）にそれぞれ接続されるＭＯＳトランジスタ５のゲートに例えば、信号ＢＬＣとして例えば電圧Ｖ３のみを与える場合に比べセンスアンプ４によるデータの誤読み出しが少ない。なぜなら、線幅Ｗ２を有するビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに信号ＢＬＣ_ｏとして電圧Ｖ３を印加する半導体記憶装置だとすると、該ビット線ＢＬ（２ｊ−１）に接続されたメモリセルトランジスタＭＴのドレイン端には電圧Ｖ（II’）が印加され、また該メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（II）よりも小さい、例えばドレイン電流Ｉｄ（II’）が流れる（（ｄ）線と（ｂ）線との交点）。このため、センスアンプ４はデータの誤読み出しをしてしまう。この点、本実施形態に係る半導体記憶装置であると、センスアンプ４によるデータの誤読み出しが軽減できる。
【０２２５】
（ＣＡＳＥIII’）  
更に、ＣＡＳＥIII’として上記ＣＡＳＥII’同様、図４６に、図３６のＩ−Ｖ特性においてビット線ＢＬの各々についての負荷線を示したグラフを示す。そして図示するように、横軸にメモリセルトランジスタＭＴのドレイン−ソース間に印加するＶｂｃを、縦軸にドレイン電流Ｉｄを取る。
【０２２６】
前述したように、ＣＡＳＥIIIではＣＡＳＥIIにおいてビット線ＢＬの線幅Ｗが逆に形成される。すなわち、図示するように線幅Ｗ２を有したビット線ＢＬ２（ｊ−１）（以下、（ｆ）線と呼ぶ）、及び線幅Ｗ１を有したビット線ＢＬ（２ｊ−１）（以下、（ｅ）線、及び（ｅ’）線とする）の負荷線とがそれぞれ存する。そして、図４６に示すように、ビット線ＢＬ２（ｊ−１）とビット線ＢＬ（２ｊ−１）とで負荷線はそれぞれ異なる傾きをとる。このため、ビット線ＢＬに接続されたメモリセルトランジスタＭＴのドレイン端には異なる電圧が印加される。また更に、隣接したビット線ＢＬにそれぞれ対応したメモリセルトランジスタＭＴの特性が異なる。これらにより、該隣接したビット線ＢＬにそれぞれ対応するメモリセルトランジスタＭＴのチャネル領域には異なるドレイン電流Ｉｄが流れてしまう。
【０２２７】
そこで、ＣＡＳＥIIIにおけるＩ−Ｖ特性において、ＢＬＣドライバ６が、図４３で説明した電圧Ｖ６（＞電圧Ｖ５）を、活性領域ＡＡ（２ｊ−１）上に形成されたメモリセルトランジスタＭＴに対応するＭＯＳトランジスタ５のゲートに信号ＢＬＣ_ｏとして印加する。このとき、（ｅ’）と縦軸、及び横軸との交点はそれぞれＶ６／Ｒ１、Ｖ６となる。また、（ｆ）線と縦軸、及び横軸との交点はそれぞれＶ５／Ｒ２、Ｖ５となる。
【０２２８】
これにより、（ｆ）線と（ａ）線との交点における電圧Ｖｂｃは電圧ＶIIIとなり、（ｅ’）線と（ｂ）線との交点における電圧Ｖｂｃは電圧（Ｖ６−Ｉｄ（III）・Ｒ１）（＞電圧ＶIII）となるため、ビット線ＢＬ２（ｊ−１）、及びビット線ＢＬ（２ｊ−１）に流れるドレイン電流Ｉｄはそれぞれ電流Ｉｄ（III）とすることが出来る。つまり、活性領域ＡＡ（２ｊ−１）、及びＡＡ２（ｊ−１）上に形成されたメモリセルトランジスタＭＴのチャネル領域にはほぼ同一のドレイン電流Ｉｄ（III）が流れる。そしてこれは、ビット線ＢＬ２（ｊ−１）及びビット線ＢＬ（２ｊ−１）にそれぞれ接続されるＭＯＳトランジスタ５のゲートに例えば、信号ＢＬＣ_ｏとして例えば電圧Ｖ５のみを与える場合に比して、センスアンプ４によるデータの誤読み出しが少ない。なぜなら、線幅Ｗ２を有するビット線ＢＬ（２ｊ−１）に接続されたＭＯＳトランジスタ５のゲートに信号ＢＬＣとして電圧Ｖ５を印加する半導体記憶装置だとすると、該ビット線ＢＬ（２ｊ−１）に接続されたメモリセルトランジスタＭＴのドレイン端には電圧Ｖ（III’）が印加され、また該メモリセルトランジスタＭＴのチャネル領域にはドレイン電流Ｉｄ（III）よりも小さい、例えばドレイン電流Ｉｄ（III’）が流れる（（ｅ）線と（ｂ）線との交点）。このため、センスアンプ４はデータの誤読み出しをしてしまう。この点、本実施形態に係る半導体記憶装置であると、センスアンプ４によるデータの誤読み出しが軽減できる。
【０２２９】
[第４の実施形態]  
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第１乃至第３の実施形態と同様、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本実施形態は、ワード線ＷＬの線幅Ｌがバラついた場合における書き込み電圧ＶＰＧＭの制御方法、及び書き込み電圧ＶＰＧＭを発生させる構成について説明する。なお、上記第１乃至第３の実施形態と同様、ワード線ＷＬは側壁加工技術を用いて溝を形成された後に、ダマシーン法を用いて形成された金属配線である。すなわち、線幅Ｌが１つ置きに大小繰り返されたワード線ＷＬが形成される。
【０２３０】
＜メモリセルアレイ１の平面構成について＞  
図４７に本実施形態に係るブロックＢＬＫ０乃至ＢＬＫｓの平面図を示す。図示するように、本実施形態に係るメモリセルトランジスタＭＴは、図３において、ワード線ＷＬの線幅Ｌが線幅Ｌ１、及び線幅Ｌ２とで交互に形成されたものである。すなわち、本実施形態では、メモリセルトランジスタＭＴのチャネル長Ｌ、つまり制御ゲート長がＬ１、またはＬ２のいずれかの長さとなる。なお、本実施形態では説明を簡単にするため、上記第１乃至第３の実施形態におけるビット線ＢＬ、及び活性領域ＡＡのバラかないものとする。そして、図示するように本実施形態に係る半導体記憶装置では、偶数ワード線ＷＬ（以下、ワード線ＷＬ（２ｌ）と呼ぶことがある）（ｌ：０〜７の実数）は線幅Ｌ１を有し、ワード線ＷＬ（２ｌ＋１）（以下、ワード線ＷＬ（２ｌ＋１）と呼ぶことがある））は線幅Ｌ２を有するものとする。また、チャネル長Ｌ１を有するメモリセルトランジスタＭＴが設けられたワード線ＷＬ（２ｌ）と活性領域ＡＡ０との交差部分を領域１とし、該領域１の面積をＳ７とする。更にチャネル長Ｌ２を有するメモリセルトランジスタＭＴが設けられたワード線ＷＬ（２ｌ＋１）と活性領域ＡＡ０との交差部分を領域２とし、該領域２の面積をＳ８とする。また、本実施形態では、Ｌ１＞Ｌ２とする。すなわち、Ｓ７＞Ｓ８なる関係となる。つまり、ゲート電極が形成される面積に応じた、異なる特性が２種類存在することになる。なお、上記説明した構成以外、図３と同一であるので説明を省略する。
【０２３１】
＜メモリセルアレイ１の断面構成について＞  
次に、上記メモリセルアレイ１の断面図について図４８を用いて説明する。図４８は、図４７で示した第１方向に沿ったメモリセルアレイ１の断面図である。図示するように、ワード線ＷＬとして機能する制御ゲートのチャネル長Ｌに応じて、大小交互に形成された線幅Ｌを有したゲート電極が半導体基板２０上に形成されている。なお、上記説明した構成以外は上記第１、第３の実施形態と同一であるので説明を省略する。また、本実施形態においても、側壁加工技術及びダマシーン工程を用いたワード線ＷＬの製造方法は、上記第１の実施形態で説明したビット線ＢＬの製造方法と同様であるので説明を省略する。
【０２３２】
＜高電圧発生回路９の構成例について＞  
次に、図４９を用いて、本実施形態に係る高電圧発生回路９の構成の詳細について、特に書き込み電圧ＶＰＧＭを発生するための構成について説明する。図４９は、制御部２が備える高電圧発生回路９の回路図である。図示するように、高電圧発生回路９は、チャージポンプ８０、比較器８１、抵抗素子８２、抵抗群８３、及び生成部８４を備える。
【０２３３】
チャージポンプ８０は電圧ＶＰＧＭを発生し、ノードＮ４０に出力する。そして、ノードＮ４０の出力電圧が、図示せぬロウデコーダ３へと供給される。また、ノードＮ４０における電圧が、抵抗素子８２、及び抵抗群８３により分圧される。すなわち、抵抗素子８２の一端は上記ノードＮ４０に接続され、該抵抗素子８２の他端は、抵抗群８３の一端と接続されており、該抵抗群８３の他端は接地されている。また、抵抗素子８２の抵抗値はＲＬ、抵抗群８３の抵抗値はＲＤである。なお、抵抗群８３は複数の抵抗素子を含み、その一端と他端との間の抵抗値は可変な可変抵抗である。
【０２３４】
比較器８１の反転入力端子には、例えば、ＢＧＲ回路で生成された基準電圧ＶＲＥＦが供給される。また、抵抗素子８２、及び抵抗群８３とのノードＮ４１における電圧ＶＭＯＮが比較器８１の正入力端子に供給される。すなわち、比較器８１は、該比較器８１に供給される基準電圧Ｖｒｅｆと該ノードＮ４１とにおける電圧ＶＭＯＮとが一致するように、チャージポンプ８０が出力する電圧ＶＰＧＭを制御する。すなわち、比較器８１は基準電圧Ｖｒｅｆと電圧ＶＭＯＮとを比較し、Ｖｒｅｆ≦ＶＭＯＮであると、チャージポンプ８０に信号ＥＮ＿ＣＰとして、‘Ｌ’を出力する。これにより、チャージポンプ８０はポンピングを停止する。また、Ｖｒｅｆ＞ＶＭＯＮであると、比較器８１は、チャージポンプ８０に信号ＥＮ＿ＣＰとして、‘Ｈ’を出力する。これにより、チャージポンプ８０はポンピングを行い、出力電圧を上昇させる。
【０２３５】
なお、抵抗群８３は可変抵抗であるため、抵抗群８３の抵抗値ＲＤにより、ノードＮ４１の電圧ＶＭＯＮが変化する。すなわち、電圧ＶＭＯＮに応じて、書き込み電圧ＶＰＧＭの大きさが変化する。たとえば、抵抗群８３の抵抗値ＲＤが小さくなる程、電圧ＶＭＯＮと基準電圧Ｖｒｅｆとの電圧差がより広がるため、比較器８１は、電圧ＶＭＯＮと基準電圧Ｖｒｅｆとの電圧差を一致させようと信号ＥＮ＿ＣＰとして‘Ｈ’レベルをチャージポンプ８０に出力する。このため、ノードＮ４０の書き込み電圧ＶＰＧＭは更に大きくなる。逆に、抵抗群８３の抵抗値ＲＤが大きくなる程、電圧ＶＭＯＮと基準電圧Ｖｒｅｆとの電圧差が小さいため、比較器８１は電圧ＶＭＯＮと基準電圧Ｖｒｅｆとの電圧差を一致させようと信号ＥＮ＿ＣＰとして‘Ｈ’レベルをチャージポンプ８０に出力してもノードＮ４０の書き込み電圧ＶＰＧＭは小さくなる。すなわち、高電圧発生回路９は抵抗群８３の抵抗値ＲＤに応じた書き込み電圧ＶＰＧＭを階段状に生成することができる。
【０２３６】
また、電圧ＶＭＯＮを決定する抵抗群８３の抵抗値ＲＤは、生成部８４により与えられる信号により決定される。なお、抵抗群８３の抵抗値ＲＤを決定する生成部８４の構成の詳細については後述する。
【０２３７】
＜抵抗群８３の構成例について＞  
次に、上記抵抗群８３の構成について図５０を用いて詳細に説明する。図５０は、上記抵抗群８３の回路図である。図示するように、抵抗群８３は抵抗素子９０乃至９７、及びＭＯＳトランジスタ１０８乃至１１４を備える。そして、抵抗素子９０乃至９７の抵抗値はそれぞれＲＤ０〜ＲＤ７である。
【０２３８】
また、抵抗素子９０乃至９７は直列接続されている。そして、抵抗素子９０の他端と抵抗素子９１の一端との接続ノードをＮ５０とする。抵抗素子９１の他端と抵抗素子９２の一端との接続ノードをＮ５１とする。抵抗素子９２の他端と抵抗素子９３の一端との接続ノードをＮ５２とする。そして以下、図中では省略するが、抵抗素子９３の他端と抵抗素子９４の一端との接続ノードをＮ５３、抵抗素子９４の他端と抵抗素子９５の一端との接続ノードをＮ５４とし、抵抗素子９５の他端と抵抗素子９６の一端との接続ノードをＮ５５とし、抵抗素子９６の他端と抵抗素子９７の一端との接続ノードをＮ５６とする。以下、抵抗素子９ｔの抵抗値をＲＤｔ（ｔ＝０〜７のいずれか）とし、抵抗素子９ｔの他端と、抵抗素子９（ｔ＋１）との接続ノードをＮ５ｔとする。
【０２３９】
そして、ＭＯＳトランジスタ１０８は、電流経路の一端がノードＮ５０に接続され、電流経路の他端が接地され、ゲートには、後述する生成部が出力する信号ＰＡＲＡＭ＿ＶＰＧＭ[０]が与えられる。ＭＯＳトランジスタ１０９は、電流経路の一端がノードＮ５１に接続され、電流経路の他端が接地され、ゲートには、生成部が出力する信号ＰＡＲＡＭ＿ＶＰＧＭ[１]が与えられる。ＭＯＳトランジスタ１００は、電流経路の一端がノードＮ５２に接続され、電流経路の他端が接地され、ゲートには、生成部が出力する信号ＰＡＲＡＭ＿ＶＰＧＭ[２]が与えられる。また、以下、図中では省略するが、ＭＯＳトランジスタ１０１は、電流経路の一端がノードＮ５３に接続され、電流経路の他端が接地され、ゲートには、生成部が出力する信号ＰＡＲＡＭ＿ＶＰＧＭ[３]が与えられる。ＭＯＳトランジスタ１０２は、電流経路の一端がノードＮ５４に接続され、電流経路の他端が接地され、ゲートには、生成部が出力する信号ＰＡＲＡＭ＿ＶＰＧＭ[４]が与えられる。ＭＯＳトランジスタ１０３は、電流経路の一端がノードＮ５５に接続され、電流経路の他端が接地され、ゲートには、生成部が出力する信号ＰＡＲＡＭ＿ＶＰＧＭ[６]が与えられる。そして、ＭＯＳトランジスタ１０４は、電流経路の一端がノードＮ５６に接続され、電流経路の他端が接地され、ゲートには、生成部が出力する信号ＰＡＲＡＭ＿ＶＰＧＭ[７]が与えられる。
【０２４０】
そして、例えば生成部は信号ＰＡＲＡＭ＿ＶＰＧＭ[ｔ]のうちいずれか１つを‘Ｈ’レベル、それ以外を‘Ｌ’レベルとして出力する。つまり、信号ＰＡＲＡＭ＿ＶＰＧＭ[ｔ]として、‘Ｈ’レベルを与えられたＭＯＳトランジスタ１０８乃至１１４のいずれかひとつがオン状態となり、それ以外のＭＯＳトランジスタがオフ状態を維持する。そして、生成部が、例えば信号ＰＡＲＡＭ＿ＶＰＧＭ[ｔ]として‘Ｈ’レベルをいずれか１つ出力した場合、抵抗素子ＲＤｔと抵抗素子ＲＤｔ＋１とのノードＮ５ｔに一端が接続されたＭＯＳトランジスタがオン状態となるため、抵抗群８３の抵抗値ＲＤは、下記（２６）式で表される。
【数１】
2010092544.tif 000003
【０２４１】
＜生成部の構成例について＞  
次に、上記生成部８４の構成について図５１を用いて詳細に説明する。図５１は、上記抵抗群８３の抵抗値ＲＤを決定する生成部８４の回路図である。図示するように、生成部８４は、デコーダ１２０、ＯＲ回路１２１乃至１２３、及びＡＮＤ回路１２４乃至１２９を備えている。
【０２４２】
次に、抵抗素子ＲＤの抵抗値を決定すべく、生成部８４内で演算される各信号について詳細に説明する。まず、信号Ｐ＿ＶＰＧＭ＿Ｅ、及び信号Ｐ＿ＶＰＧＭ＿Ｏはそれぞれ３ビットの信号である。すなわち、信号Ｐ＿ＶＰＧＭ＿Ｅ、及び信号Ｐ＿ＶＰＧＭ＿Ｏ は[０００]、[００１]、[０１０]、[０１１]、[１００]、[１０１]、[１１０]、[１１１]のいずれか信号を備える。そして、その信号は、選択する抵抗値ＲＤに応じて、いずれか１つの信号に決定される。なお、本実施形態では、信号Ｐ＿ＶＰＧＭ＿Ｅとして、[００１]、[０１１]、[１０１]、[１１１]の情報を有し、信号Ｐ＿ＶＰＧＭ＿Ｏとして、[０００]、[０１０]、[１００]、[１１０]の情報を有する。
【０２４３】
また、信号ＳＥＬ＿ＷＬＥ、及び信号ＳＥＬ＿ＷＬＯはそれぞれ１ビットの情報を備える。つまり、信号ＳＥＬ＿ＷＬＯ、及び信号ＳＥＬ＿ＷＬＥとして出力されるビット信号は、‘０’、または‘１’のいずれかのビット信号である。そして例えば、選択ワード線ＷＬとして、ワード線ＷＬ（２ｌ）が選択された場合、信号ＳＥＬ＿ＷＬＥは‘１’を出力し、ワード線ＷＬ（２ｌ＋１）が選択された場合、信号ＳＥＬ＿ＷＬＯは‘１’を出力する。
【０２４４】
そして、ＡＮＤ回路１２４、１２６、及び１２８は信号Ｐ＿ＶＰＧＭ＿Ｅ、と信号ＳＥＬ＿ＷＬＥとのＡＮＤ演算を行う。そして、ＡＮＤ回路１２５、１２７、１２９は、信号Ｐ＿ＶＰＧＭ＿Ｏと信号ＳＥＬ＿ＷＬＯとのＡＮＤ演算を行う。つまり、ＡＮＤ回路１２４は、信号Ｐ＿ＶＰＧＭ＿Ｅの最上位ビットと信号ＳＥＬ＿ＷＬＥとをＡＮＤ演算する。ＡＮＤ回路１２６は、信号Ｐ＿ＶＰＧＭ＿Ｅの中位ビットと信号ＳＥＬ＿ＷＬＥとをＡＮＤ演算する。ＡＮＤ回路１２８は、信号Ｐ＿ＶＰＧＭ＿Ｅの最下位ビットと信号ＳＥＬ＿ＷＬＥとをＡＮＤ演算する。
【０２４５】
ＡＮＤ回路１２５は、信号Ｐ＿ＶＰＧＭ＿Ｏの最上位ビットと信号ＳＥＬ＿ＷＬＯとをＡＮＤ演算する。ＡＮＤ回路１２７は、信号Ｐ＿ＶＰＧＭ＿Ｏの中位ビットと信号ＳＥＬ＿ＷＬＯとをＡＮＤ演算する。ＡＮＤ回路１２９は、信号Ｐ＿ＶＰＧＭ＿Ｏの最下位ビットと信号ＳＥＬ＿ＷＬＯとをＡＮＤ演算する。
【０２４６】
ＯＲ回路１２１は、ＡＮＤ回路１２４の演算結果とＡＮＤ回路１２５の演算結果のＯＲ演算を行う。ＯＲ回路１２２は、ＡＮＤ回路１２６の演算結果とＡＮＤ回路１２７の演算結果のＯＲ演算を行う。ＯＲ回路１２３は、ＡＮＤ回路１２８の演算結果とＡＮＤ回路１２９の演算結果のＯＲ演算を行う。デコータ１２０は、ＯＲ回路１２１乃至１２３から与えられたそれぞれの信号につきデコードする。そして、デコーダ１２０は、そのデコード結果に基づき、信号ＰＡＲＡＭ＿ＶＰＧＭ出力する。
【０２４７】
上記構成において、例えば、選択ワード線ＷＬが奇数であり、ＯＲ回路１２１乃至１２３から与えられたビット信号が[０００]であった場合、デコーダ１２０はデコード結果として‘０’を出力する。すなわち、ＰＡＲＡＭ＿ＶＰＧＭ[０]となり、抵抗群８３の抵抗値ＲＤはＲＤ０となる。
【０２４８】
同様に、選択ワード線ＷＬが偶数であり、ＯＲ回路１２１乃至１２３から与えられたビット信号が[００１]であった場合、デコード結果として‘１’が出力される。このため、ＰＡＲＡＭ＿ＶＰＧＭ[１]＝‘Ｈ’となり、抵抗群８３の抵抗値ＲＤは（ＲＤ０＋ＲＤ１）となる。
【０２４９】
同様に選択ワード線ＷＬが奇数である場合における抵抗値ＲＤは、以下の通りである。つまり、ＯＲ回路１２１乃至１２３から与えられたビット信号が[０１０]が出力された場合、デコーダ１２０によりデコード結果として出力は‘２’とされる。このため、ＰＡＲＡＭ＿ＶＰＧＭ[２] ＝‘Ｈ’となり、抵抗群８３の抵抗値ＲＤは（ＲＤ０＋ＲＤ１＋ＲＤ２）となる。ＯＲ回路１２１乃至１２３から与えられたビット信号が[１００]であった場合、デコーダ１２０によりデコード結果として出力は‘４’とされる。このため、ＰＡＲＡＭ＿ＶＰＧＭ[４] ＝‘Ｈ’となり、抵抗群８３の抵抗値ＲＤは（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４）となる。
【０２５０】
ＯＲ回路１２１乃至１２３から与えられたビット信号が[１１０]であった場合、デコーダ９０によりデコード結果として出力は‘６’とされる。このため、ＰＡＲＡＭ＿ＶＰＧＭ[６] ＝‘Ｈ’となり、抵抗群８３の抵抗値ＲＤは（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５＋ＲＤ６）となる。
【０２５１】
そして、選択ワード線ＷＬが偶数である場合における抵抗値ＲＤは、以下の通りである。つまり、ＯＲ回路１２１乃至１２３から与えられたビット信号として[０１１]が出力された場合、デコーダ１２０によりデコード結果として出力は‘３’とされる。このため、ＰＡＲＡＭ＿ＶＰＧＭ[３] ＝‘Ｈ’となり、抵抗群１２３の抵抗値ＲＤは（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３）となる。
【０２５２】
ＯＲ回路１２１乃至１２３から与えられたビット信号が[１０１]であった場合、デコーダ１２０によりデコード結果として出力は‘５’とされる。このため、ＰＡＲＡＭ＿ＶＰＧＭ[５] ＝‘Ｈ’となり、抵抗群８３の抵抗値ＲＤは（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５）となる。そして、ＯＲ回路１２１乃至１２３から与えられたビット信号が[１１１]であった場合、デコーダ１２０によりデコード結果として出力は‘７’とされる。このため、ＰＡＲＡＭ＿ＶＰＧＭ[７] ＝‘Ｈ’となり、抵抗群８３の抵抗値ＲＤは（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５＋ＲＤ６＋ＲＤ７）となる。すなわち、選択ワード線ＷＬがワード線ＷＬ（２ｌ＋１）であって、つまりワード線ＷＬの線幅Ｌ２である場合、信号ＰＡＲＡＭ＿ＶＰＧＭ[０]、[２]、[４] [６]のいずれか１つか‘Ｈ’レベルとなり、決定されたＰＡＲＡＭ＿ＶＰＧＭにより抵抗値ＲＤが確定する。また、選択ワード線ＷＬがワード線ＷＬ（２ｌ）であって、つまりワード線ＷＬの線幅Ｌ１である場合、信号ＰＡＲＡＭ＿ＶＰＧＭ[１]、[３]、[５]、[７]のいずれか１つか‘Ｈ’レベルとなり、これにより決定されたＰＡＲＡＭ＿ＶＰＧＭにより抵抗値ＲＤが確定する。
【０２５３】
＜高電圧発生回路９の動作の流れについて＞  
次に、上記生成部８４を備えた高電圧発生回路９の動作について、図５２を用いて説明する。図５２は、高電圧発生回路９、及び該高電圧発生回路９が備える生成部８４が、データの書き込み動作時に書き込み電圧ＶＰＧＭを発生させる流れを示したフローチャートである。
【０２５４】
まず、生成部８４は、データの書き込み時に一番低い書き込み電圧ＶＰＧＭから生成すべく、ｍ＝３と設定する（ステップＳ０）。次に、生成部８４は、図示せぬアドレス回路から与えられたアドレス信号に基づいて、書き込み電圧ＶＰＧＭを印加するワード線ＷＬが偶数か、奇数かを判断する（Ｓ１）。
【０２５５】
その結果、アドレス回路から与えられたアドレス信号が、選択ワード線ＷＬは奇数を示す信号であると判断した場合（ＹＥＳ、Ｓ１）、生成部８４は、ｔ＝（２ｍ＋１）として、信号ＰＡＲＡＭ＿ＶＰＧＭ[ｔ]を生成する。ｍ＝３であれば、ｔ＝２・３＋１＝７であるので、ＰＡＲＡＭ[７]を出力する。すなわち、生成部８４は、信号ＳＥＬ＿ＷＬＯとして出力された‘１’と、信号Ｐ＿ＶＰＧＭ＿Ｏとして出力された[１１１]とをそれぞれＡＮＤ演算、ＯＲ演算を行い、更には該演算結果をデコーダ１２０によりデコードすることで、ＭＯＳトランジスタ１１４のゲートに‘Ｈ’レベル信号を出力する。これにより、抵抗群８３の抵抗値ＲＤは、（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５＋ＲＤ６＋ＲＤ７）と決定される（Ｓ２）。
【０２５６】
ステップＳ２の結果、比較器８１は、抵抗値ＲＤにより生じる電圧降下に基づいたノードＮ４１の電圧ＶＭＯＮと基準電圧Ｖｒｅｆとを比較し、該電圧ＶＭＯＮと該基準電圧Ｖｒｅｆとが一致するよう、チャージポンプ８０に信号ＥＮ＿ＣＰとして‘Ｈ’レベルを出力する。これにより、ノードＮ４０の書き込み電圧ＶＰＧＭが電圧Ｖｐｒｇ２に設定される。そして、高電圧発生回路９は、電圧Ｖｐｒｇ２とされた書き込み電圧ＶＰＧＭを、ロウデコーダ３へと転送する（Ｓ３）。
【０２５７】
その後、制御部２は、選択ワード線ＷＬに接続された制御ゲートを備えたメモリセルトランジスタＭＴにデータが書き込まれたかを確認する。書き込みが終了している場合（ＹＥＳ、Ｓ４）、高電圧発生回路９は、選択ワード線ＷＬへの書き込み電圧ＶＰＧＭの転送を終了する。
【０２５８】
また、ステップＳ４にて、書き込み電圧Ｖｐｒｇ２では、データの書き込みが行われなかったと制御部２が判断した場合（ＮＯ、Ｓ４）、生成部８４へとｍ＝０かどうかを確認するよう指示する。これにより、ｍ＝０である場合（ＹＥＳ、Ｓ５）も、高電圧発生回路９は、選択ワード線ＷＬへの書き込み電圧ＶＰＧＭの転送を終了する。
【０２５９】
ステップＳ５において、ｍ＝０でない場合（ＮＯ、Ｓ５）、生成部８４はそれまで保持していたｍの値から１を引いた値、つまりｍ＝（ｍ−１）とすることで（Ｓ７）、新しいｍを決定し、更にＶ２よりも高い書き込み電圧ＶＰＧＭを生成すべく、生成部８４は上記ステップＳ２、Ｓ３の動作を繰り返す。
【０２６０】
また、ステップＳ１において、アドレス回路から与えられたアドレス信号に基づき、生成部８４が選択ワード線ＷＬを偶数であったと判断した場合（ＮＯ、Ｓ１）、生成部８４は、ｔ＝（２ｍ＋１）として、信号ＰＡＲＡＭ＿ＶＰＧＭを生成する。ステップＳ１よりｍ＝３が与えられていることから、ｔ＝２・３＝６であるので、ＰＡＲＡＭ[６]を出力する。すなわち、生成部６４は、信号ＳＥＬ＿ＷＬＥとして出力された‘１’と、信号Ｐ＿ＶＰＧＭ＿Ｅとして出力された[１１０]とをそれぞれＡＮＤ演算、ＯＲ演算を行い、更には該演算結果をデコーダ１２０によりデコードすることで、ＭＯＳトランジスタ１１３のゲートに‘Ｈ’レベル信号を出力する。これにより、抵抗群８３の抵抗値ＲＤは、（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５＋ＲＤ６）と決定される（Ｓ６）。
【０２６１】
ステップＳ６の結果、比較器８１は、抵抗値ＲＤにより生じる電圧降下に基づいたノードＮ４１の電圧ＶＭＯＮと基準電圧Ｖｒｅｆとを比較し、該電圧ＶＭＯＮと該基準電圧Ｖｒｅｆとが一致するよう、チャージポンプ８０に信号ＥＮ＿ＣＰとして‘Ｈ’レベルを出力する。これにより、ノードＮ４０の書き込み電圧ＶＰＧＭが電圧Ｖｐｒｇ１に設定される。そして、高電圧発生回路９は、電圧Ｖｐｒｇ１とされた書き込み電圧ＶＰＧＭを、ロウデコーダ３へと転送する（Ｓ３）。
【０２６２】
その後、高電圧発生回路９を含む制御部２は、ｍ＝０に達するまで、上記ステップＳ４乃至Ｓ６までの作業を繰り返しつつ、選択ワード線ＷＬに接続された制御ゲートを備えたメモリセルトランジスタＭＴにデータが書きこまれたかを確認する。すなわち、書き込みが終了している場合（ＹＥＳ、Ｓ４）、高電圧発生回路９は、選択ワード線ＷＬへの書き込み電圧ＶＰＧＭの転送を終了する。
【０２６３】
＜高電圧発生回路９が出力する電圧ＶＰＧＭについて＞  
次に、上記生成部８４が抵抗群８３の抵抗値ＲＤを変化させた場合の、高電圧発生回路９が出力する書き込み電圧ＶＰＧＭのタイムチャートを、図５３を用いて示す図５３は、実線に奇数ワード線ＷＬ（２ｌ＋１）に印加する書き込み電圧ＶＰＧＭ＿Ｏ（図中（ａ））を実線で、破線に偶数ワード線ＷＬ（２ｌ）に印加する書き込み電圧ＶＰＧＭ＿Ｅ（図中（ｂ））を破線で示したグラフである。
【０２６４】
（ａ）に示すように、ワード線ＷＬ（２ｌ＋１）に印加される書き込み電圧は、低い方から電圧Ｖｐｒｇ１、電圧Ｖｐｒｇ３、電圧Ｖｐｒｇ５、電圧Ｖｐｒｇ７となる値をとる。すなわち、前述したデコーダ１２０に与えられるビット信号が[１１０]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖｐｒｇ１となる。以下、ビット信号が[１００]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖｐｒｇ３となる。ビット信号が[０１０]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖｐｒｇ５となる。そして、ビット信号が[０００]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖｐｒｇ７となる。
【０２６５】
また、（ｂ）に示すように、ワード線ＷＬ（２ｌ）に印加される書き込み電圧は、低い方から電圧Ｖｐｒｇ２、電圧Ｖｐｒｇ４、電圧Ｖｐｒｇ６、電圧Ｖｐｒｇ８となる値をとる。すなわち、前述したデコーダ１２０に与えられるビット信号が[１１１]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖｐｒｇ２となる。以下、ビット信号が[１０１]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖ４となる。ビット信号が[０１１]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖｐｒｇ６となる。そして、ビット信号が[００１]である場合、ノードＮ４０の書き込み電圧ＶＰＧＭは電圧Ｖｐｒｇ８となる。すなわち、抵抗群８３の抵抗値ＲＤが大きい程、ノードＮ４１における電圧ＶＭＯＮと基準電圧Ｖｒｅｆとの電圧差を一致させるように、チャージポンプ８０が接続ノード４０に対し書き込み電圧を上昇させるためにポンピング量が少なく済む。すなわち、書き込み電圧ＶＰＧＭの値が小さくなる。
【０２６６】
逆に、抵抗群８３の抵抗値ＲＤが小さい程、ノードＮ４１における電圧ＶＭＯＮと基準電圧Ｖｒｅｆとの電圧差を一致させるように、チャージポンプ８０が接続ノード４０に対し書き込み電圧ＶＰＧＭを上昇させるためのポンピング量が多くなる。すなわち、書き込み電圧ＶＰＧＭの値が大きくなる。
【０２６７】
本実施形態に係る半導体記憶装置であって、図４８乃至図５０のような構成を含む高電圧発生回路９であると、大小異なるワード線ＷＬの線幅Ｌに応じた書き込み電圧ＶＰＧＭを生成することができる。すなわち、ワード線ＷＬに対応し、チャネル長Ｌ１よりも小さなチャネル長Ｌ２を有するメモリセルトランジスタＭＴの制御ゲート２７に対し、図５３の（ａ）のグラフに示すような、適切な書き込み電圧ＶＰＧＭを印加することができる。
【０２６８】
これにより、たとえ線幅Ｌ１を有したゲート電極よりも小さな線幅Ｌ２を有したゲート電極であっても、該ゲート電極の制御ゲート２７に印加した書き込み電圧ＶＰＧＭをゲート絶縁膜２４へと十分伝えることができる。すなわち、データの書き込み時において、メモリセルトランジスタＭＴのオン・オフ比を十分とることが出来る。また、ここでのオン・オフ比とは、例えば、メモリセルトランジスタＭＴのゲート電極の制御ゲート２７に電圧を印加することで、メモリセルトランジスタＭＴに接続されたビット線ＢＬ、及びソース線ＳＬが導通した際に流れる最小の電流値（以下、Ｉｍｉｎ）と、非導通であっても流れてしまう最大の電流値（以下、Ｉｍａｘ）との比率である。つまり、この比率（Ｉｍｉｎ／Ｉｍａｘ）の値が大きくなる程、セル特性が良好となる。そして、本実施形態に係る半導体記憶装置であると、（Ｉｍｉｎ/Ｉｍａｘ）の値が大きくなることから、読み出し時において、センスアンプ４による誤読み出しも防止することができる。更には、ゲート絶縁膜２４に印加される電界が、該ゲート絶縁膜の中心部に比べ、端部に向かうほど弱くなることを回避することができる。
【０２６９】
なお、本実施形態に係る半導体記憶装置では、ビット線ＢＬ、及び活性領域ＡＡがバラつかず、ワード線ＷＬのみがバラつく場合について述べたが、以下説明する組み合わせの場合であっても、上記電圧発生回路９を適用することで、データの書き込み時、メモリセルトランジスタＭＴの特性のバラつきによる、書き込みのバラつきを抑制することが出来る。以下、ワード線ＷＬ（２ｌ）が線幅Ｌ１、ワード線ＷＬ（２ｌ＋１）が線幅Ｌ２とした場合におけるビット線ＢＬ、及び活性領域の大小の組み合わせを説明する。なお、組み合わせは、ワード線ＷＬ（２ｌ）が線幅Ｌ２、ワード線ＷＬ（２ｌ＋１）が線幅Ｌ１であっても同一であるので説明を省略する。
【０２７０】
＜ビット線ＢＬ、及び活性領域ＡＡの組み合わせについて＞  
（i）線幅Ｗ１、及びＷ２を備えたビット線ＢＬのみがバラつく。  
（ii）線幅Ｗ３、及びＷ４を備えた活性領域ＡＡのみがバラつく。
【０２７１】
（iii）線幅Ｗ３を備えた活性領域ＡＡ２（ｊ−１）に対応するビット線ＢＬ（２ｊ−１）が線幅Ｗ１であって、線幅Ｗ４を備えた活性領域ＡＡ（２ｊ−１）に対応するビット線ＢＬ（２ｊ−１）が線幅Ｗ２である場合。
【０２７２】
（iv）線幅Ｗ４を備えた活性領域ＡＡ２（ｊ−１）に対応するビット線ＢＬ２（ｊ−１）が線幅Ｗ２であって、線幅Ｗ３を備えた活性領域ＡＡ（２ｊ−１）に対応するビット線ＢＬ（２ｊ−１）が線幅Ｗ１である場合。
【０２７３】
（v）線幅Ｗ３を備えた活性領域ＡＡ２（ｊ−１）に対応するビット線ＢＬ２（ｊ−１）が線幅Ｗ２であって、線幅Ｗ４を備えた活性領域ＡＡ（２ｊ−１）に対応するビット線ＢＬ（２ｊ−１）が線幅Ｗ１である場合。
【０２７４】
（vi）線幅Ｗ４を備えた活性領域ＡＡ２（ｊ−１）に対応するビット線ＢＬ２（ｊ−１）が線幅Ｗ１であって、線幅Ｗ３を備えた活性領域ＡＡ（２ｊ−１）に対応するビット線ＢＬ（２ｊ−１）が線幅Ｗ２である場合。
【０２７５】
なお、本実施形態に係る半導体記憶装置では、線幅Ｌ１をワード線ＷＬ（２ｌ）が有し、線幅Ｌ１よりも小さな線幅Ｌ２をワード線ＷＬ（２ｌ＋１）が有するものとして説明した。しかし、ワード線ＷＬ（２ｌ）が線幅Ｌ２であって、ワード線ＷＬ（２ｌ＋１）が線幅Ｌ１であっても、本実施形態に係る高電圧発生回路９を適用することは有効である。すなわち、ワード線ＷＬ（２ｌ＋１）が選択された場合、抵抗群８３の抵抗値ＲＤがＰＡＲＡＭ＿ＶＰＧＭ[１]、[３]、[５]、[７]のいずれか１つに決定されるよう、図５１で説明した信号Ｐ＿ＶＰＧＭ＿Ｅに[００１]、[０１１]、[１０１]、[１１１]を設定する。逆に、ワード線ＷＬ（２ｌ）が選択された場合、抵抗群６３の抵抗値ＲＤがＰＡＲＡＭ＿ＶＰＧＭ[０]、[２]、[４]、[６]のいずれか１つに決定されるよう、図５１で説明した信号Ｐ＿ＶＰＧＭ＿Ｅに[０００]、[０１０]、[１００]、[１１０]を設定すればよい。
【０２７６】
なお、側壁加工技術を用いて溝を形成した後、ダマシーン法を用いた手法に限らず、ビット線ＢＬ、活性領域ＡＡ、及びワード線ＷＬの幅が大小交互にバラついた場合であっても、本実施形態に係る高電圧発生回路９を適用することが可能である。そして、更に複数存在し、隣接するワード線ＷＬ間隔が、大小繰り返された場合であっても、本実施形態に係る高電圧発生回路９を適用することが可能である。
【０２７７】
なお、本実施形態に係る高電圧発生回路９は、上記説明したデータの書き込み時に、選択ワード線ＷＬに転送される電圧ＶＰＧＭのみならず、非選択ワード線ＷＬに転送される電圧ＶＰＡＳＳを生成することに対しても適用可能である。更には、データを読み出し時に選択ワード線ＷＬに転送されるＶＣＧＲ、非選択ワード線ＷＬに転送される電圧ＶＲＥＡＤにも適用可能である。
【０２７８】
まず、高電圧発生回路９が、電圧ＶＰＧＭの代わりに、電圧ＶＰＡＳＳを生成する場合について説明する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの保持するデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。つまり、電圧ＶＰＡＳＳは、図５３で示すステップアップ状の電圧ＶＰＧＭとは異なり、一定の高い電圧である必要がある。つまり、生成部８４は、電圧ＶＰＡＳＳを大きくすべく、抵抗群８３の抵抗値を選択する。すなわち、選択ワード線ＷＬが、ワード線ＷＬ（２ｌ）であった場合、生成部８４は、例えば、抵抗群８３の抵抗値ＲＤを、（ＲＤ０＋ＲＤ１）とする。また選択ワード線ＷＬが、ワード線ＷＬ（２ｌ＋１）であった場合、生成部８４は、例えば抵抗群８３の抵抗値ＲＤを、ＲＤ０とする。また、比較器８１の正入力端子に供給される基準電圧Ｖｒｅｆは、電圧ＶＰＡＳＳに応じた大きさを持つ。
【０２７９】
なお、上記抵抗値ＲＤの選択方法は、ワード線ＷＬ（２ｌ）の線幅がＷ１を、ワード線ＷＬ（２ｌ＋１）の線幅がＷ２である場合について説明したが、線幅が逆に形成された場合は、抵抗値を上記の逆にすればよい。なお、高電圧発生回路９が出力する電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴがオン状態になる程度の十分高い電圧であれば良いため、生成部８４が選択する抵抗値ＲＤは、ＲＤ０や、（ＲＤ０＋ＲＤ１）のみに限られない。
【０２８０】
上記のように、電圧ＶＰＧＭよりも低い電圧ＶＰＡＳＳであっても、第４の実施形態に係るＮＡＮＤ型フラッシュメモリを備えた半導体記憶装置、及びその制御方法が適用できる。
【０２８１】
更に、高電圧発生回路９が、電圧ＶＰＧＭの代わりに、電圧ＶＣＧＲ、及び電圧ＶＲＥＡＤを生成する場合について説明する。前述したように、電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴの保持するデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧であるであるため、電圧ＶＰＡＳＳ同様、一定の高い電圧である必要がある。つまり、生成部８４は、電圧ＶＲＥＡＤを大きくすべく、抵抗群８３の抵抗値を選択する。すなわち、選択ワード線ＷＬが、ワード線ＷＬ（２ｌ）であった場合、生成部８４は、例えば、抵抗群８３の抵抗値ＲＤを、（ＲＤ０＋ＲＤ１）とする。また選択ワード線ＷＬが、ワード線（２ｌ＋１）であった場合、生成部８４は、例えば抵抗群８３の抵抗値ＲＤを、ＲＤ０とする。また、比較器８１の正入力端子に供給される基準電圧Ｖｒｅｆは、電圧ＶＲＥＡＤに応じた大きさを持つ。
【０２８２】
そして、電圧ＶＣＧＲは、メモリセルトランジスタＭＴの読み出すべきデータに応じて変化する。すなわち選択ワード線ＷＬがワード線ＷＬ（２ｌ）であった場合、生成部８４は、まずは低い電圧ＶＣＧＲを生成すべく、抵抗群８３の抵抗値ＲＤを適切な値に設定する。また選択ワード線ＷＬが、ワード線（２ｌ＋１）であった場合、生成部８４は、例えば抵抗群８３の抵抗値ＲＤを適切な値に設定する。以下、図２のメモリセルトランジスタＭＴの閾値分布を用いて、例えばワード線ＷＬ（２ｌ）、及びワード線ＷＬ（２ｌ＋１）に対応するメモリセルトランジスタＭＴが‘１’データを読み出したい場合を例に挙げて説明する。
【０２８３】
選択ワード線ＷＬがワード線ＷＬ（２ｌ）である場合、電圧ＶＣＧＲとして、Ｖ０１を生成すべく生成部８４は、抵抗値ＲＤの値を（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５＋ＲＤ６＋ＲＤ７）とする。この時、メモリセルトランジスタＭＴが‘１’データを保持していると、メモリセルトランジスタＭＴはオフ状態となり、該メモリセルトランジスタＭＴのチャネル領域には電流が流れない。そこで、生成部８４は、Ｖ１２を生成すべく抵抗値ＲＤの値を（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５）とする。これにより、電圧ＶＣＧＲとして、電圧Ｖ１２を生成させる。この場合、メモリセルトランジスタＭＴがオン状態となれば、当該メモリセルトランジスタＭＴが保持するデータは‘１’データであるということが分かる。
【０２８４】
更に選択ワード線ＷＬがワード線ＷＬ（２ｌ＋１）である場合、電圧ＶＣＧＲとして、Ｖ０１よりも高いＶ０１’を生成すべく生成部８４は、抵抗値ＲＤの値を（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４＋ＲＤ５＋ＲＤ６）とする。この時、メモリセルトランジスタＭＴは‘１’データを保持していると、メモリセルトランジスタＭＴはオフ状態となり、該メモリセルトランジスタＭＴのチャネル領域には電流が流れない。そこで、生成部８４は、Ｖ１２よりも高いＶ１２’を生成すべく抵抗値ＲＤの値を（ＲＤ０＋ＲＤ１＋ＲＤ２＋ＲＤ３＋ＲＤ４）とする。これにより、電圧ＶＣＧＲとして、電圧Ｖ１２’を生成させる。この場合、メモリセルトランジスタＭＴがオン状態となれば、当該メモリセルトランジスタＭＴが保持するデータは‘１’データであるということが分かる。また、比較器８１の正入力端子に供給される基準電圧Ｖｒｅｆは、電圧ＶＣＧＲに応じた大きさを持つ。
【０２８５】
なお、上記抵抗値ＲＤの選択方法は、ワード線ＷＬ（２ｌ）の線幅がＷ１を、ワード線（２ｌ＋１）の線幅がＷ２である場合について説明したが、線幅が逆に形成された場合は、抵抗値を上記の逆にすればよい。
【０２８６】
なお、上記第１の実施形態において、ノードＮ４、及びノードＮ１０にそれぞれ接続された可変抵抗素子７０、及び７１を示したが、抵抗値がそれぞれＲ_ｅ、及びＲ_ｏであれば、該抵抗素子７０、及び７１以外であってもよい。
【０２８７】
なお、前記設定部は、論理回路と、前記論理回路の出力端が接続されたデコーダとを備え、前記設定部は、前記チャージポンプに前記第１電圧、または前記第２電圧を発生させるべく、前記論理回路に入力された第１信号と前記ロウデコーダにより前記第１ワード線が選択されるとＨレベルを出力する第３信号との演算結果、並びに第２信号と前記ロウデコーダにより前記第２ワード線が選択されるとＨレベルを出力する第４信号との演算結果を、前記デコーダによりデコードされた結果に基づき、前記第２抵抗素子の値を設定する。
【０２８８】
なお、以上ＭＯＮＯＳ構造について説明したが、ＦＧ型の構成をとるメモリセルでもよい。ＦＧ型の構成であると、積層ゲートはｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。
【０２８９】
なお、本実施形態では、一例として、偶数ビット線ＢＬ２（ｊ−１）が線幅Ｗ１（＞Ｗ２）を有し、奇数ビット線ＢＬ（２ｊ−１）が線幅Ｗ２を有するものとして説明をするが、この逆であっても良い。すなわち、Ｗ１＜Ｗ２であってもよい。つまり抵抗素子７０、及び抵抗素子７１の抵抗値Ｒ_ｅ、及びＲ_ｏは、ビット線ＢＬの線幅Ｗに応じて、最適な値を選択されることができる。
【０２９０】
なお、本実施形態ではビット線ＢＬｎを奇数番目に配置されているものとし、ビット線ＢＬ（ｎ−１）を偶数番目に配置されているものとしてもよい。この場合、ビット線ＢＬｎは線幅Ｗ２を有し、ビット線ＢＬ（ｎ−１）は線幅Ｗ１を数する。なお、活性領域ＡＡｎ、及びＡＡ（ｎ−１）についても同様である。
【０２９１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０２９２】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るメモリセルトランジスタの閾値分布図。
【図３】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図４】図３におけるＡ−Ａ線方向に沿った断面図。
【図５】図３におけるＢ−Ｂ線方向に沿った断面図。
【図６】この発明の第１の実施形態に係る半導体記憶装置が備えるセンスアンプの回路図。
【図７】この発明の第１の実施形態に係る半導体記憶装置が備えるビット線ドライバの回路図。
【図８】この発明の第１の実施形態に係る半導体記憶装置が備えるビット線ドライバの回路図。
【図９】この発明の第１の実施形態に係る半導体記憶装置の第１製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１０】この発明の第１の実施形態に係る半導体記憶装置の第２製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１１】この発明の第１の実施形態に係る半導体記憶装置の第３製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１２】この発明の第１の実施形態に係る半導体記憶装置の第４製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１３】この発明の第１の実施形態に係る半導体記憶装置の第５製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１４】この発明の第１の実施形態に係る半導体記憶装置の第６製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１５】この発明の第１の実施形態に係る半導体記憶装置の第７製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１６】この発明の第１の実施形態に係る半導体記憶装置の第８製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図１７】この発明の第１の実施形態に係る半導体記憶装置の回路図。
【図１８】メモリセルトランジスタＭＴのＩ−Ｖ特性であって、（Ａ）線は線幅Ｗ１を備えたビット線ＢＬの負荷線、（Ｂ）線は線幅Ｗ２を備えたビット線ＢＬの負荷線を示したグラフ。
【図１９】図５においてビット線ＢＬのキャパシタ容量に着目した断面図。
【図２０】この発明の第２の実施形態に係るセンスアンプの回路図であり、‘１’データ読み出し時におけるプリチャージ動作を示す図。
【図２１】この発明の第２の実施形態に係るセンスアンプの回路図であり、‘１’データ読み出し時におけるディスチャージ動作を示す図。
【図２２】この発明の第２の実施形態に係るセンスアンプの回路図であり、‘１’データ読み出し時におけるセンス動作を示す図。
【図２３】この発明の第２の実施形態に係る半導体記憶装置における、読み出し動作時の各電圧のタイムチャート。
【図２４】この発明の第２の実施形態に係る変形例に挙げた半導体記憶装置における、読み出し動作時の各電圧のタイムチャート。
【図２５】この発明の第３の実施形態に係る半導体記憶装置の第１製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図２６】この発明の第３の実施形態に係る半導体記憶装置の第２製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図２７】この発明の第３の実施形態に係る半導体記憶装置の第３製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図２８】この発明の第３の実施形態に係る半導体記憶装置の第４製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図２９】この発明の第３の実施形態に係る半導体記憶装置の第５製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図３０】この発明の第３の実施形態に係る半導体記憶装置の第６製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図３１】この発明の第３の実施形態に係る半導体記憶装置の第７製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図３２】この発明の第３の実施形態に係る半導体記憶装置の第８製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図３３】この発明の第３の実施形態に係る半導体記憶装置の第９製造工程を示す断面図であって、（ａ）図は図３におけるＡ−Ａ線、（ｂ）図は図３におけるＢ−Ｂ線に沿ったメモリセルトランジスタを示す。
【図３４】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図３５】図３４におけるＢ−Ｂ線方向に沿った断面図。
【図３６】この発明の第３の実施形態に係るメモリセルトランジスタＭＴのＩ−Ｖ特性。
【図３７】この発明の第３の実施形態に係る半導体記憶装置が備えるビット線ドライバが出力する信号ＢＬＣのグラフ。
【図３８】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図３９】図３８におけるＢ−Ｂ線方向に沿った断面図。
【図４０】この発明の第３の実施形態に係る半導体記憶装置が備えるビット線ドライバが出力する信号ＢＬＣのグラフ。
【図４１】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図４２】図４１におけるＢ−Ｂ線方向に沿った断面図。
【図４３】この発明の第３の実施形態に係る半導体記憶装置が備えるビット線ドライバが出力する信号ＢＬＣのグラフ。
【図４４】図３６に示すメモリセルトランジスタＭＴのＩ−Ｖ特性であって、線幅Ｗ０を備えたビット線ＢＬの負荷線を示したグラフ。
【図４５】図３６に示すメモリセルトランジスタＭＴのＩ−Ｖ特性であって、（ｃ）線は線幅Ｗ１を備えたビット線ＢＬの負荷線、（ｄ）線は線幅Ｗ２を備えたビット線ＢＬの負荷線を示したグラフ。
【図４６】図３６に示すメモリセルトランジスタＭＴのＩ−Ｖ特性であって、（ｅ）線は線幅Ｗ１を備えたビット線ＢＬの負荷線、（ｆ）線は線幅Ｗ２を備えたビット線ＢＬの負荷線を示したグラフ。
【図４７】この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図４８】図４７におけるＡ−Ａ線方向に沿った断面図。
【図４９】この発明の第４の実施形態に係る半導体記憶装置が備える高電圧発生回路の回路図。
【図５０】この発明の第４の実施形態に係る高電圧発生回路が備える抵抗群の回路図。
【図５１】この発明の第４の実施形態に係る半導体記憶装置が備える高電圧発生回路が備える生成部の回路図。
【図５２】この発明の第４の実施形態に係る半導体記憶装置が備える制御部のフローチャート。
【図５３】この発明の第４の実施形態に係る半導体記憶装置が備える高電圧発生回路が出力する書き込み電圧を示したタイムチャート。
【符号の説明】
【０２９３】
１…メモリセルアレイ、２…制御部、３…ロウデコーダ、４…センスアンプ、５…ＭＯＳトランジスタ、６…ビット線ＢＬドライバ、７…ＮＡＮＤストリング、１０…データ入出力回路、１１、１２…セレクトゲート線、１３…ワード線ＷＬドライバ、２０…半導体基板、２１…ｎウェル、２２…ｐウェル、２３…ｎ型ウェル領域、２４…ゲート絶縁膜、２５…電荷蓄積層、２６…ブロック膜、２７…制御ゲート、３０…ゲート電極、３１、３４…層間絶縁膜、３２、３３…配線金属膜、３５、３７、３９、４１、４９…絶縁膜、３８、４９…フォトレジスト、４０…溝、４２…素子分離領域、６０、６１…電流源、６２〜６９…ＭＯＳトランジスタ、７０、７１…可変抵抗、８０…チャージポンプ、８１…比較器、８２…抵抗ＲＬ、８３…可変抵抗ＲＤ、８４…生成部、９０乃至９７…抵抗素子ＲＤ、１０８乃至１１４…ＭＯＳトランジスタ、１２０…デコーダ、１２１乃至１２３…ＯＲ回路、１２４乃至１２９…ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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