(57)【要約】【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。【選択図】図６
2010278314.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル領域に形成された複数のメモリセルを備え、
前記複数のメモリセルのそれぞれは、
（ａ）前記半導体基板と、
（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｃ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｄ）前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを有する半導体装置であって、
前記第１ゲート電極の側壁に補助ゲート電極が形成されており、
前記第１ゲート電極と前記補助ゲート電極との間、および、前記補助ゲート電極と前記半導体基板との間には、第１絶縁膜が形成されており、
前記補助ゲート電極の直下の前記半導体基板内には前記第１ソース領域あるいは前記第１ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記複数のメモリセルへの情報の書き込み動作時には、書き込み動作を行なう対象となる選択メモリセルと、書き込み動作を行なわない非選択メモリセルとがあり、
前記非選択メモリセルにおいて、前記補助ゲート電極に印加される電圧は、前記半導体基板に印加される電圧よりも高く、かつ、負電圧であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記非選択メモリセルにおいて、前記半導体基板と前記補助ゲート電極との間の電界強度は、前記半導体基板と前記第１ゲート電極との間の電界強度よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記補助ゲート電極は、サイドウォール形状をしていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記半導体基板の周辺回路形成領域には、複数のＭＩＳＦＥＴが形成されており、
前記複数のＭＩＳＦＥＴのそれぞれは、
（ｅ）前記半導体基板と、
（ｆ）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｇ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｈ）前記半導体基板内に形成された第２ソース領域および第２ドレイン領域とを有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記メモリセルの前記補助ゲート電極と、前記ＭＩＳＦＥＴの前記第２ゲート電極とは、同一の導体膜から形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記第１ゲート絶縁膜は、
（ｂ１）第１電位障壁膜と、
（ｂ２）電荷蓄積膜と、
（ｂ３）第２電位障壁膜からなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記補助ゲート電極は、前記第１ゲート電極の両側の側壁に形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第１ゲート絶縁膜は、電荷を蓄積する電荷蓄積膜を含み、
前記複数のメモリセルへの情報の書き込み動作時には、書き込み動作を行なう対象となる選択メモリセルと、書き込み動作を行なわない非選択メモリセルとがあり、
前記選択メモリセルへの書き込み動作は、ＦＮトンネル電流を使用して、前記選択メモリセルの前記電荷蓄積膜に電子を注入することにより行なわれることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記非選択メモリセルにおいて、前記補助ゲート電極に印加される電圧は、前記半導体基板に印加される電圧よりも高く、かつ、負電圧であり、
前記第１ゲート電極の両側の側壁に形成されている両方の前記補助ゲート電極には同じ電圧が印加されることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置であって、
前記複数のメモリセルへの情報の消去動作時には、すべてのメモリセルに対して一括して消去することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第１ゲート絶縁膜は、電荷を蓄積する電荷蓄積膜を含み、
すべての前記メモリセルへの消去動作は、ＦＮトンネル電流を使用して、前記メモリセルの前記電荷蓄積膜から前記半導体基板に電子を引き抜くことにより行なわれることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
すべての前記メモリセルにおいて、前記第１ゲート電極の両側の側壁に形成されている両方の前記補助ゲート電極には同じ電圧が印加されることを特徴とする半導体装置。
【請求項１４】
請求項８記載の半導体装置であって、
前記第１ゲート電極の終端部には、前記補助ゲート電極に電圧を供給するためのプラグが形成される給電領域が形成されており、
前記給電領域は、前記補助ゲート電極と同層の膜で形成され、かつ、前記第１ゲート電極の両側の側壁に形成されている前記補助ゲート電極のそれぞれと接続されていて、
前記複数のメモリセルのそれぞれに形成されている前記補助ゲート電極はサイドウォール状に形成されており、前記給電領域はパターニングされた領域であることを特徴とする半導体装置。
【請求項１５】
半導体基板のメモリセル形成領域にメモリセルを形成し、前記半導体基板の周辺回路形成領域にＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜をパターニングすることにより、前記メモリセル形成領域に、前記メモリセルの第１ゲート電極を形成し、前記第１絶縁膜をパターニングすることにより、前記メモリセルの第１ゲート絶縁膜とを形成する工程と、
（ｄ）前記第１ゲート電極の側壁を含む前記半導体基板上に第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に第２導体膜を形成する工程と、
（ｆ）前記第２導体膜をエッチング加工することにより、前記メモリセル形成領域に形成されている前記第１ゲート電極の側壁に補助ゲート電極を形成し、かつ、前記周辺回路形成領域に前記ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
（ｇ）前記第２絶縁膜をパターニングして、前記第１ゲート電極と前記補助ゲート電極との間、および、前記補助ゲート電極と前記半導体基板との間に前記第２絶縁膜を残し、かつ、前記ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程と、
（ｈ）前記第１ゲート電極に整合し、かつ、前記補助ゲート電極の直下を含む前記半導体基板内の領域に第１ソース領域および第１ドレイン領域を形成する工程と、
（ｉ）前記第２ゲート電極に整合した前記半導体基板内の領域に第２ソース領域および第２ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記（ｉ）工程は、前記第１ゲート電極の側壁に前記補助ゲート電極を形成した後、前記半導体基板に対して斜め方向からイオンを導入することにより、前記補助ゲート電極の直下にも前記第１ソース領域あるいは前記第１ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記補助ゲート電極は、サイドウォール形状をしていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５記載の半導体装置の製造方法であって、
前記補助ゲート電極は、前記第１ゲート電極の両側の側壁に形成されていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５記載の半導体装置の製造方法であって、
前記第２導体膜はポリシリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１５記載の半導体装置の製造方法であって、
前記（ａ）工程において、前記第１絶縁膜を形成する工程は、
（ａ１）前記半導体基板上に第１電位障壁膜を形成する工程と、
（ａ２）前記第１電位障壁膜上に電荷蓄積膜を生成する工程と、
（ａ３）前記電荷蓄積膜上に第２電位障壁膜を形成する工程とを有し、
前記電荷蓄積膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１５記載の半導体装置の製造方法であって、
前記（ｆ）工程においては、
前記第１ゲート電極の終端部近傍にレジスト膜を形成して前記第２導体膜をエッチング加工することで、
前記レジスト膜で覆われていない領域では、前記第１ゲート電極の側壁に前記補助ゲート電極がサイドウォール状に形成され、かつ、前記レジスト膜で覆われていた領域には、前記第２導体膜が残って前記補助ゲート電極の給電領域が形成され、
前記第１ゲート電極の側壁で、前記補助ゲート電極と前記給電領域が接続し、
前記（ｉ）工程の後、
（ｊ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｋ）前記層間絶縁膜にコンタクトホールを形成する工程と、
（ｌ）前記コンタクトホール内に第３導体膜を埋め込むことにより前記給電領域に接続するプラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電気的に書き換え可能な不揮発性メモリを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００８−２８４１０号公報（特許文献１）には、第１半導体領域上に、ゲート絶縁膜およびゲート窒化膜を介してメモリゲート電極が形成された不揮発性メモリセルにおいて、メモリゲート電極の両側の側壁に第１スイッチングゲート電極および第２スイッチングゲート電極（サイドゲート）を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２８４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（不揮発性メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００５】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００６】
ＭＯＮＯＳ型トランジスタでは、書き込み動作や消去動作時に、選択しているメモリセルだけでなく、非選択メモリセルにも高電圧が印加される。したがって、非選択メモリセルでも、メモリゲート電極、ソース領域あるいはドレイン領域に電圧が印加されており、例えば、半導体基板とソース領域との間に高電界が発生する。この高電界によって、非選択メモリセルにおいても、誤消去などのディスターブと呼ばれる現象が発生する問題点がある。
【０００７】
本発明の目的は、不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、半導体基板のメモリセル領域に形成された複数のメモリセルを備え、前記複数のメモリセルのそれぞれは、（ａ）前記半導体基板と、（ｂ）前記半導体基板上に形成された第１電位障壁膜と、（ｃ）前記第１電位障壁膜上に形成された電荷蓄積膜とを有する。さらに、（ｄ）前記電荷蓄積膜上に形成された第２電位障壁膜と、（ｅ）前記第２電位障壁膜上に形成された第１ゲート電極と、（ｆ）前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを有する。ここで、前記第１ゲート電極の側壁に絶縁膜を介して補助ゲート電極が形成されており、前記補助ゲート電極の直下の前記半導体基板内には前記第１ソース領域あるいは前記第１ドレイン領域が形成されていることを特徴とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
不揮発性メモリで発生するディスターブを抑制することができる。この結果、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態におけるＩＣカードの外観構成を示す図である。
【図２】実施の形態における半導体チップのレイアウト構成を示す図である。
【図３】ＭＯＮＯＳ型トランジスタの一般的なデバイス構造を示す断面図である。
【図４】アレイ状に配置された不揮発性メモリの一部を示す回路ブロック図である。
【図５】メモリセルで発生するディスターブを説明するための図である。
【図６】実施の形態における半導体装置のデバイス構造を示す断面図である。
【図７】実施の形態におけるメモリセルアレイのレイアウト構成を示す図である。
【図８】実施の形態におけるメモリセルの給電領域の構造を示す断面図である。
【図９】書き込み動作時のメモリセルアレイを示す回路図である。
【図１０】非選択のメモリセルに印加される電圧条件を示す図である。
【図１１】消去動作時のメモリセルアレイを示す回路図である。
【図１２】読み出し動作時のメモリセルアレイを示す回路図である。
【図１３】本実施の形態における半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
図１は、本実施の形態におけるＩＣカードの外観構成を示す図である。図１に示すように、本実施の形態におけるＩＣカード１Ｃは、矩形形状をしており、このＩＣカード１Ｃの表面に端子ＴＥが形成されている。ＩＣカード１Ｃの内部には半導体チップが埋め込まれており、埋め込まれている半導体チップと端子ＴＥとは電気的に接続されている。ＩＣカード１Ｃは、端子ＴＥを介して、ＩＣカード１Ｃの外部にあるリーダ／ライタから電源供給を受けるとともに、リーダ／ライタとデータ通信を行なうように構成されている。ＩＣカード１Ｃに形成されている端子ＴＥには、供給電圧端子、グランド端子、リセット端子、入出力端子およびクロック端子が含まれている。
【００２０】
本実施の形態では、端子ＴＥを介してリーダ／ライタとデータ通信を行なう接触型ＩＣカードを例に挙げているが、ＩＣカード利用者の利便性を考慮した非接触型のＩＣカードにも適用できる。非接触型のＩＣカードとは、端子ＴＥが形成されておらず、電磁誘導現象を利用して電源供給やリーダ／ライタとのデータ通信を行なうように構成されているＩＣカードである。
【００２１】
続いて、ＩＣカード１Ｃの内部に埋め込まれている半導体チップのレイアウト構成について説明する。図２は、本実施の形態における半導体チップＣＨＰのレイアウト構成を示す図である。図２において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２２】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２３】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２４】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２５】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象（ＦＮトンネル現象）を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位（あるいはマット単位）で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。例えば、携帯電話機のＩＣカード用半導体チップを例にとれば、ＥＥＰＲＯＭ４には、電話番号、課金情報、通話メモなどのデータが記憶される。
【００２６】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２７】
次に、ＥＥＰＲＯＭ４やフラッシュメモリ５を構成するメモリセルの一般的なデバイス構造について説明する。図３は、ＭＯＮＯＳ型トランジスタの一般的なデバイス構造を示す断面図である。図３において、半導体基板１Ｓ上にウェル分離層ＮＩＳＯを介してｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１上にＭＯＮＯＳ型トランジスタが形成されている。具体的に、ｐ型ウェルＰＷＬ１上には、例えば、酸化シリコン膜からなる第１電位障壁膜ＥＢ１と、窒化シリコン膜からなる電荷蓄積膜ＥＣと、酸化シリコン膜からなる第２電位障壁膜ＥＢ２が順次形成されている。そして、第２電位障壁膜ＥＢ２上にメモリゲート電極ＭＧが形成されている。このメモリゲート電極は、例えば、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【００２８】
メモリゲート電極ＭＧの両側の側壁には、サイドウォールＳＷが形成され、サイドウォールＳＷの直下になる半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）内には、メモリゲート電極ＭＧに整合して浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。そして、ｐ型ウェルＰＷＬ１内であって、浅いｎ型低濃度不純物拡散領域ＥＸ１の外側には、サイドウォールＳＷに整合して深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１が形成されている。この深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１の表面には、低抵抗化のために例えばコバルトシリサイド膜ＣＳが形成されている。このようにして、一般的なＭＯＮＯＳ型トランジスタが形成されている。
【００２９】
さらに、このＭＯＮＯＳ型トランジスタを覆うように層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通して深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１（コバルトシリサイド膜ＣＳ）に達するコンタクトホールＣＮＴが形成されている。このコンタクトホールＣＮＴには、導電材料が埋め込まれてプラグＰＬＧが形成され、プラグＰＬＧと電気的に接続するように層間絶縁膜ＩＬ１上に配線Ｌ１が形成されている。
【００３０】
以上のように構成されているメモリセルがアレイ状に配置されることにより、ＥＥＰＲＯＭ４やフラッシュメモリ５などの不揮発性メモリが構成される。図４は、アレイ状に配置された不揮発性メモリの一部を示す回路ブロック図である。図４では、２行２列のメモリセルアレイが示されている。具体的に、横方向に延在するようにゲート線Ｇ１、Ｇ２が配置され、縦方向に延在するようにソース線Ｓ１、Ｓ２およびデータ線Ｄ１、Ｄ２が配置されている。このとき、例えば、メモリセルＭＣ１は、ゲート線Ｇ１、ソース線Ｓ１およびデータ線Ｄ１と接続されている。つまり、メモリセルＭＣ１では、図３に示すメモリゲート電極ＭＧが図４に示すゲート線Ｇ１と電気的に接続され、図３に示す深いｎ型高濃度不純物拡散領域ＮＳ１が図４に示すソース線Ｓ１と電気的に接続されている。また、図３に示す深いｎ型高濃度不純物拡散領域ＮＤ１が図４に示すデータ線Ｄ１と電気的に接続され、図３に示すｐ型ウェルＰＷＬ１が図４に示すウェルＷとなっている。一方、メモリセルＭＣ２は、ゲート線Ｇ２、ソース線Ｓ２およびデータ線Ｄ２と接続されている。この場合、メモリセルＭＣ２では、図３に示すメモリゲート電極ＭＧが図４に示すゲート線Ｇ２と電気的に接続され、図３に示す深いｎ型高濃度不純物拡散領域ＮＳ１が図４に示すソース線Ｓ２と電気的に接続されている。さらに、図３に示す深いｎ型高濃度不純物拡散領域ＮＤ１が図４に示すデータ線Ｄ２と電気的に接続され、図３に示すｐ型ウェルＰＷＬ１が図４に示すウェルＷとなっている。
【００３１】
次に、このように構成されている不揮発性メモリの書き込み動作について説明する。例えば、図４において、メモリセルＭＣ１に情報を書き込む場合を説明する。この場合、メモリセルＭＣ１が選択セルとなり、それ以外のメモリセル（例えば、メモリセルＭＣ２）が非選択セルとなる。具体的に、メモリセルＭＣ１に対して書き込み動作を行なう場合、ゲート線Ｇ１に６．５Ｖ、ゲート線Ｇ２に−６Ｖを印加する。そして、ソース線Ｓ１およびデータ線Ｄ１に−６Ｖを印加し、ソース線Ｓ２およびデータ線Ｄ２に３Ｖを印加する。さらに、ウェルＷに−６Ｖを印加する。
【００３２】
すると、メモリセルＭＣ１では、図３に示す深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１（−６Ｖ）に対して、メモリゲート電極ＭＧ（６．５Ｖ）が大きな正電位となるため、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１（反転したチャネル領域も含む）とメモリゲート電極ＭＧとの間にＦＮ（Fowler-Nordheim）トンネル電流が流れる。この結果、メモリゲート電極ＭＧとｐ型ウェルＰＷＬ１の間にある電荷蓄積膜ＥＣに電子が注入される。これにより、メモリセルＭＣ１のしきい値電圧が上昇し、情報の書き込みが行なわれる。
【００３３】
以上のようにして、メモリセルＭＣ１に情報が書き込まれるが、このとき、その他のメモリセルでは書き込み動作は行なわれない。しかし、上述したメモリセルＭＣ１だけへの書き込みを実現するために、ゲート線Ｇ１、Ｇ２、ソース線Ｓ１、Ｓ２、データ線Ｄ１、Ｄ２およびウェルＷに所定の電圧が印加される。この電圧条件によって、書き込み対象となっていない非選択セルで、誤って記憶されている情報が消去されるディスターブが発生する。具体的には、図４に示すメモリセルＭＣ２で誤消去現象（ディスターブ）が発生する。以下に、このディスターブについて説明する。
【００３４】
まず、図４において、メモリセルＭＣ１に情報の書き込みを行なう場合、メモリセルＭＣ２でディスターブが発生する。すなわち、メモリセルＭＣ２では、ゲート線Ｇ２に−６Ｖ、ソース線Ｓ２とデータ線Ｄ２に３Ｖ、ウェルＷに−６Ｖが印加される。この電圧印加条件により、メモリセルＭＣ２でディスターブが発生する。このメカニズムについて図５を使用して説明する。
【００３５】
図５は、メモリセルＭＣ２で発生するディスターブを説明するための図である。図５において、メモリゲート電極ＭＧに接続されているゲート線Ｇ２に−６Ｖ、深いｎ型高濃度不純物拡散領域ＮＳ１に接続されているソース線Ｓ２、および、深いｎ型高濃度不純物拡散領域ＮＤ１に接続されているデータ線Ｄ２に３Ｖが印加されている。また、ｐ型ウェルＰＷＬ１（ウェルＷ）には−６Ｖが印加されている。このとき、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１と浅いｎ型低濃度不純物拡散領域ＥＸ１とは電気的に接続されていることから、浅いｎ型低濃度不純物拡散領域ＥＸ１にも３Ｖが印加されていることになる。この電圧条件では、例えば、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１との間には９Ｖの電位差が生じ、かつ、浅いｎ型低濃度不純物拡散領域ＥＸ１とメモリゲート電極ＭＧとの間にも９Ｖの電位差が生じる。このため、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍、かつ、メモリゲート電極ＭＧの端部で、バンドが極端に曲がり、このバンドの曲がりによってバンド間トンネリングが生じる。すなわち、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍、かつ、メモリゲート電極ＭＧの右端部でバンド間トンネリングによる正孔・電子対が発生する。そして、発生した電子は、正電位が印加されているデータ線Ｄ２側に流れる一方、発生した正孔は負電位が印加されているｐ型ウェルＰＷＬ１側に流れる。この結果、例えば、深いｎ型高濃度不純物拡散領域ＮＤ１（データ線Ｄ２）と、ｐ型ウェルＰＷＬ１との間に、ＧＩＤＬ（Gate Induced Drain Leakage）電流が流れる。
【００３６】
同様に、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍、かつ、メモリゲート電極ＭＧの左端部でバンド間トンネリングによる正孔・電子対が発生する。そして、発生した電子は、正電位が印加されているソース線Ｓ２側に流れる一方、発生した正孔は負電位が印加されているｐ型ウェルＰＷＬ１側に流れる。この結果、例えば、深いｎ型高濃度不純物拡散領域ＮＳ１（ソース線Ｓ２）と、ｐ型ウェルＰＷＬ１との間にも、ＧＩＤＬ電流が流れる。
【００３７】
ここで、メモリセルＭＣ２のメモリゲート電極ＭＧには−６Ｖが印加されている。したがって、バンド間トンネリングにより発生した正孔は、負電位が印加されているｐ型ウェルＰＷＬ１へ流れるが、一部の正孔は、負電位が印加されているメモリゲート電極ＭＧ側に引き寄せられる。この結果、バンド間トンネリングにより発生した正孔の一部は、第１電位障壁膜ＥＢ１による障壁を乗り越えて電荷蓄積膜ＥＣに注入される。つまり、メモリセルＭＣ２では、上述した電圧条件により、意図しない正孔が電荷蓄積膜ＥＣに注入されることになる。これは、メモリセルＭＣ２に記憶されている情報が誤って消去されることを意味している。すなわち、非選択セルであるメモリセルＭＣ２に印加される電圧条件により、電荷蓄積膜ＥＣへの意図しない正孔の注入が生じ、誤って情報が消去されるディスターブが生じるのである。このようなディスターブが発生すると、正しい情報を保持することができず、不揮発性メモリ（半導体装置）の信頼性が低下することになる。
【００３８】
そこで、本実施の形態では、誤って情報が消去されるディスターブを抑制することにより、不揮発性メモリの信頼性の向上を図ることを目的とし、この目的を達成するために、メモリセルのデバイス構造に工夫を施している。以下では、工夫を施した本実施の形態における不揮発性メモリ（半導体装置）について説明する。
【００３９】
図６は、本実施の形態における半導体装置のデバイス構造を示す断面図である。図６では、３つの領域に形成されている半導体素子が図示されている。具体的に、図６において、左側領域はＥＥＰＲＯＭ４やフラッシュメモリ５が形成されるメモリセル形成領域を示しており、このメモリセル形成領域に形成されているメモリセルの１つが図示されている。図６の中央領域は周辺回路形成領域を示しており、この周辺回路形成領域に形成されているコア用ＭＩＳＦＥＴが図示されている。一方、図６の右側領域は周辺回路形成領域を示しており、この周辺回路形成領域に形成されているＩ／Ｏ（Input/Output）（入出力回路）用ＭＩＳＦＥＴが図示されている。
【００４０】
図６の中央領域に形成されているコア用ＭＩＳＦＥＴの構成について説明する。コア用ＭＩＳＦＥＴとは、低電圧で駆動可能で、電流駆動能力の向上を図ることができる低耐圧ＭＩＳＦＥＴのことである。このコア用ＭＩＳＦＥＴは、例えば、図２に示すＣＰＵ１（論理回路）やＲＡＭ２などの回路や、ＥＥＰＲＯＭ４やフラッシュメモリ５を制御する制御回路の一部を構成するＭＩＳＦＥＴである。図６では、ｎチャネル型ＭＩＳＦＥＴが図示されており、このｎチャネル型ＭＩＳＦＥＴの構成について説明する。ただし、コア用ＭＩＳＦＥＴには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴがあり、ｐチャネル型ＭＩＳＦＥＴの構成は、ｎチャネル型ＭＩＳＦＥＴを構成する半導体領域の導電型を逆にした構成により実現される。
【００４１】
まず、半導体基板１Ｓに素子を分離する素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩで分割された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴ（コア用ＭＩＳＦＥＴ）を形成する領域（半導体基板１Ｓ内）には、ｐ型ウェルＰＷＬ２が形成されている。
【００４２】
ｎチャネル型ＭＩＳＦＥＴ（コア用ＭＩＳＦＥＴ）は、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ２上にゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇａが形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇａは、低抵抗化のため、導電膜、例えば、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【００４３】
ゲート電極Ｇａの両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型低濃度不純物拡散領域ＥＸ２が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｎ型低濃度不純物拡散領域ＥＸ２の外側に、半導体領域として深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２が形成され、この深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２の表面にシリサイド膜として例えばコバルトシリサイド膜ＣＳが形成されている。
【００４４】
サイドウォールＳＷは、ｎチャネル型トランジスタ（コア用ＭＩＳＦＥＴ）の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型トランジスタ（コア用ＭＩＳＦＥＴ）のソース領域およびドレイン領域は、浅いｎ型低濃度不純物拡散領域ＥＸ２と深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２より形成されている。このとき、浅いｎ型低濃度不純物拡散領域ＥＸ２の不純物濃度は、深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型低濃度不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇａの端部下における電界集中を抑制できる。
【００４５】
このように構成されているコア用ＭＩＳＦＥＴでは、ゲート絶縁膜ＧＯＸ１の膜厚が薄く、かつ、ゲート電極Ｇａのゲート長が短くなっている。これにより、低電圧駆動が可能となり、さらに、低電圧駆動でも電流駆動力を向上できるようになっている。
【００４６】
コア用ＭＩＳＦＥＴ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴは、ｎチャネル型トランジスタ（コア用ＭＩＳＦＥＴ）のソース領域やドレイン領域に達するように形成されており、このコンタクトホールＣＮＴ内にプラグＰＬＧが形成されている。プラグＰＬＧは、コンタクトホールＣＮＴ内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００４７】
そして、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に配線Ｌ１が形成されている。配線Ｌ１は、例えば、チタン／窒化チタン膜よりなるバリア導体膜とアルミニウム膜との積層膜から構成されている。このようにして、ｎチャネル型トランジスタ（コア用ＭＩＳＦＥＴ）のソース領域およびドレイン領域は、プラグＰＬＧを介して配線Ｌ１と電気的に接続されていることになる。
【００４８】
次に、図６の右側領域に形成されているＩ／Ｏ用ＭＩＳＦＥＴの構成について説明する。Ｉ／Ｏ用ＭＩＳＦＥＴとは、耐圧の向上を図ることができる高耐圧ＭＩＳＦＥＴのことである。このＩ／Ｏ用ＭＩＳＦＥＴは、例えば、図２に示すＩ／Ｏ回路６を構成するＭＩＳＦＥＴである。図６では、ｎチャネル型ＭＩＳＦＥＴが図示されており、このｎチャネル型ＭＩＳＦＥＴの構成について説明する。ただし、Ｉ／Ｏ用ＭＩＳＦＥＴには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴがあり、ｐチャネル型ＭＩＳＦＥＴの構成は、ｎチャネル型ＭＩＳＦＥＴを構成する半導体領域の導電型を逆にした構成により実現される。
【００４９】
まず、半導体基板１Ｓに素子を分離する素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩで分割された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴ（Ｉ／Ｏ用ＭＩＳＦＥＴ）を形成する領域（半導体基板１Ｓ内）には、ｐ型ウェルＰＷＬ３が形成されている。
【００５０】
ｎチャネル型ＭＩＳＦＥＴ（Ｉ／Ｏ用ＭＩＳＦＥＴ）は、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ３上にゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇｂが形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇｂは、低抵抗化のため、導電膜、例えば、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【００５１】
ゲート電極Ｇｂの両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型低濃度不純物拡散領域ＥＸ３が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｎ型低濃度不純物拡散領域ＥＸ３の外側に半導体領域として、深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３が形成され、この深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３の表面にシリサイド膜として例えばコバルトシリサイド膜ＣＳが形成されている。
【００５２】
サイドウォールＳＷは、ｎチャネル型トランジスタ（Ｉ／Ｏ用ＭＩＳＦＥＴ）の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型トランジスタ（Ｉ／Ｏ用ＭＩＳＦＥＴ）のソース領域およびドレイン領域は、浅いｎ型低濃度不純物拡散領域ＥＸ３と深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３より形成されている。このとき、浅いｎ型低濃度不純物拡散領域ＥＸ３の不純物濃度は、深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型低濃度不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇｂの端部下における電界集中を抑制できる。
【００５３】
このように構成されているＩ／Ｏ用ＭＩＳＦＥＴでは、ゲート絶縁膜ＧＯＸ２の膜厚が厚く、かつ、ゲート電極Ｇｂのゲート長が長くなっている。これにより、高耐圧を確保することができるようになっている。
【００５４】
Ｉ／Ｏ用ＭＩＳＦＥＴ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴは、ｎチャネル型トランジスタ（Ｉ／Ｏ用ＭＩＳＦＥＴ）のソース領域やドレイン領域に達するように形成されており、このコンタクトホールＣＮＴ内にプラグＰＬＧが形成されている。プラグＰＬＧは、コンタクトホールＣＮＴ内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００５５】
そして、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に配線Ｌ１が形成されている。配線Ｌ１は、例えば、チタン／窒化チタン膜よりなるバリア導体膜とアルミニウム膜との積層膜から構成されている。このようにして、ｎチャネル型トランジスタ（Ｉ／Ｏ用ＭＩＳＦＥＴ）のソース領域およびドレイン領域は、プラグＰＬＧを介して配線Ｌ１と電気的に接続されていることになる。
【００５６】
続いて、図６の左側領域（メモリセル形成領域）に形成されているメモリセルの構成について説明する。本実施の形態におけるメモリセルは、ＭＯＮＯＳ型トランジスタから構成されている。図６に示すように、メモリセル形成領域の半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。半導体基板１Ｓおよびｐ型ウェルＰＷＬ１には、ボロン（ホウ素）などのｐ型不純物が導入されている。一方、ウェル分離層ＮＩＳＯには、リンや砒素などのｎ型不純物が導入されている。半導体基板１Ｓに形成されたｐ型ウェルＰＷＬ１上にＭＯＮＯＳ型トランジスタが形成されている。
【００５７】
具体的に、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ１上に第１電位障壁膜ＥＢ１が形成されており、この第１電位障壁膜ＥＢ１上に電荷蓄積膜ＥＣが形成されている。そして、この電荷蓄積膜ＥＣ上に第２電位障壁膜ＥＢ２が形成され、この第２電位障壁膜ＥＢ２上に導電膜からなるメモリゲート電極ＭＧが形成されている。このとき、第１電位障壁膜ＥＢ１と、電荷蓄積膜ＥＣと、第２電位障壁膜ＥＢ２を合わせてゲート絶縁膜と呼ぶこともある。メモリゲート電極ＭＧは、低抵抗化を図るため、例えば、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層膜から構成されている。なお、本実施の形態では、シリサイド膜としてコバルトシリサイド膜ＣＳを例示しているが、これに限られず、ニッケルシリサイド、チタンシリサイド、または、プラチナシリサイド等の他の膜を使用することもできる。以降の説明におけるコバルトシリサイド膜ＣＳについても同様である。
【００５８】
メモリゲート電極ＭＧの両側の側壁には補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２とメモリゲート電極ＭＧの間には酸化シリコン膜ＯＸ３が形成されている。また、補助ゲート電極ＡＧ１、ＡＧ２と半導体基板１Ｓの間にも酸化シリコン膜ＯＸ３が形成されている。そして、補助ゲート電極ＡＧ１、ＡＧ２は、サイドウォール形状をしており、導電膜、例えば、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層膜から構成されている。さらに、補助ゲート電極ＡＧ１、ＡＧ２の側壁には、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば、絶縁膜からなるサイドウォールＳＷが形成されている。
【００５９】
補助ゲート電極ＡＧ１、ＡＧ２直下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されており、この浅いｎ型低濃度不純物拡散領域ＥＸ１の外側に、半導体領域として深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１が形成されている。そして、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１の表面には、低抵抗化のためのコバルトシリサイド膜ＣＳが形成されている。また、メモリゲート電極ＭＧ下部の半導体基板１Ｓはチャネル形成領域として作用し、チャネル形成領域は一対の浅いｎ型低濃度不純物拡散領域ＥＸ１の間に構成される。
【００６０】
上記のように構成されたＭＯＮＯＳ型トランジスタにおいて、第１電位障壁膜ＥＢ１は、例えば、酸化シリコン膜からなる絶縁膜で形成されている。この第１電位障壁膜ＥＢ１は、電荷蓄積膜ＥＣに蓄積された電荷が半導体基板１Ｓへリークすることを抑制する電位障壁膜として機能するとともに、トンネル絶縁膜としても機能する。すなわち、ＭＯＮＯＳ型トランジスタは、半導体基板１Ｓから第１電位障壁膜ＥＢ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子を半導体基板１Ｓに放出したりすることにより、データの記憶や消去を行なうので、第１電位障壁膜ＥＢ１は、トンネル絶縁膜としても機能するのである。なお、この電位障壁膜ＥＢ１は、酸化シリコン膜に限らず、窒素を導入した酸化シリコン膜で形成することもできる。
【００６１】
そして、この電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００６２】
本実施の形態では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００６３】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む絶縁膜のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導電膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００６４】
そこで、本実施の形態では、電荷蓄積膜ＥＣとして、絶縁膜である窒化シリコン膜が使用されている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り囲む絶縁膜中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、本実施の形態におけるＭＯＮＯＳ型トランジスタによれば、データ保持の信頼性向上を図ることができる。
【００６５】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持特性の向上を図ることができる。さらに、本実施の形態では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＢ１および電位障壁膜ＥＢ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。また、電荷蓄積膜ＥＣとして、シリコンを複数の粒状に形成したシリコン・ナノドットを用いてもよい。
【００６６】
サイドウォールＳＷは、ＭＯＮＯＳ型トランジスタの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタのソース領域およびドレイン領域は、浅いｎ型低濃度不純物拡散領域ＥＸ１と深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１より形成されている。このとき、浅いｎ型低濃度不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１の不純物濃度よりも低くなっている。したがって、補助ゲート電極ＡＧ１、ＡＧ２直下のソース領域およびドレイン領域を浅いｎ型低濃度不純物拡散領域ＥＸ１とすることにより、メモリゲート電極ＭＧの端部下における電界集中を抑制できる。
【００６７】
以上のようにして、メモリセル形成領域にＭＯＮＯＳ型トランジスタが形成されている。このＭＯＮＯＳ型トランジスタ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴは、ＭＯＮＯＳ型トランジスタのソース領域やドレイン領域に達するように形成されており、このコンタクトホールＣＮＴ内にプラグＰＬＧが形成されている。プラグＰＬＧは、コンタクトホールＣＮＴ内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００６８】
そして、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に配線Ｌ１が形成されている。配線Ｌ１は、例えば、チタン／窒化チタン膜よりなるバリア導体膜とアルミニウム膜との積層膜から構成されている。このようにして、ＭＯＮＯＳ型トランジスタのソース領域およびドレイン領域は、プラグＰＬＧを介して配線Ｌ１と電気的に接続されていることになる。
【００６９】
次に、本実施の形態におけるメモリセルの特徴について説明する。本実施の形態では、図６に示すように、メモリセルをＭＯＮＯＳ型トランジスタから構成しているが、このＭＯＮＯＳ型トランジスタに補助ゲート電極ＡＧ１、ＡＧ２を設けている点に特徴がある。つまり、通常のＭＯＮＯＳ型トランジスタでは、図３に示すように、メモリゲート電極ＭＧの側壁には絶縁膜からなるサイドウォールＳＷが形成されているのに対し、本実施の形態におけるＭＯＮＯＳ型トランジスタでは、図６に示すように、メモリゲート電極ＭＧの側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。
【００７０】
この補助ゲート電極ＡＧ１、ＡＧ２をメモリゲート電極ＭＧの側壁に形成することにより、非選択セルの誤消去（ディスターブ）を抑制することができる。
【００７１】
ここでは、その概略的な説明をする。図６に示すメモリセルが非選択セルであると仮定する。この場合、図５で説明したように、非選択セルであっても、メモリゲート電極ＭＧ、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１（浅いｎ型低濃度不純物拡散領域ＥＸ１）およびｐ型ウェルＰＷＬ１に所定電圧が印加される。そして、この電圧条件によって、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍、かつ、メモリゲート電極ＭＧの端部で、バンドが極端に曲がり、このバンドの曲がりによってバンド間トンネリングが生じる。例えば、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍、かつ、メモリゲート電極ＭＧの右端部でバンド間トンネリングによる正孔・電子対が発生する。この発生した正孔・電子対のうち正孔の一部は、メモリゲート電極ＭＧに印加されている負電圧に引き寄せられる。この結果、半導体基板１Ｓ内で発生した正孔が第１電位障壁膜ＥＢ１による障壁を乗り越えて電荷蓄積膜ＥＣに注入される。つまり、意図しない正孔が電荷蓄積膜ＥＣに注入されることになる。これは、非選択セルに記憶されている情報が誤って消去されることを意味している。すなわち、非選択セルであるメモリセルに印加される電圧条件により、電荷蓄積膜ＥＣへの意図しない正孔の注入が生じ、誤って情報が消去されるディスターブが生じるのである。このようなディスターブが発生すると、正しい情報を保持することができず、不揮発性メモリ（半導体装置）の信頼性が低下することになる。
【００７２】
そこで、本実施の形態では、メモリゲート電極ＭＧの両側の側壁に補助ゲート電極ＡＧ１、ＡＧ２を設け、かつ、この補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。これにより、バンド間トンネリングによって発生した正孔を補助ゲート電極ＡＧ１、ＡＧ２側に引き寄せることができるのである。つまり、補助ゲート電極ＡＧ１、ＡＧ２と半導体基板１Ｓ間に発生する電界強度が、メモリゲート電極ＭＧと半導体基板１Ｓ間に発生する電界強度よりも高くするように、補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。これにより、バンド間トンネリングで発生した正孔は、電界強度の強い方向に引き寄せられるので、メモリゲート電極ＭＧ側ではなく、補助ゲート電極ＡＧ１、ＡＧ２側に引き寄せられる。このことは、バンド間トンネリングで発生した正孔が、メモリゲート電極ＭＧの下層にある電荷蓄積膜に注入されることを抑制できることを意味する。すなわち、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍、かつ、メモリゲート電極ＭＧの端部で発生した正孔を、補助ゲート電極ＡＧ１、ＡＧ２に強制的に引き寄せることにより、電荷蓄積膜ＥＣ中への正孔の注入を抑制することができるのである。
【００７３】
このように本実施の形態では、メモリゲート電極ＭＧの側壁に補助ゲート電極ＡＧ１、ＡＧ２を設けることにより、非選択セルにおける誤消去（ディスターブ）を抑制できるのである。特に、補助ゲート電極ＡＧ１、ＡＧ２に印加する電圧を調整することにより、バンド間トンネリングで発生した正孔が電荷蓄積膜ＥＣに注入されることを防止できる。つまり、本実施の形態における補助ゲート電極ＡＧ１、ＡＧ２は、半導体基板１Ｓ内で発生した正孔を強制的に捕獲する機能を有しているということができる。言い換えれば、補助ゲート電極ＡＧ１、ＡＧ２は、非選択セルに印加される電圧条件で発生する正孔が引き寄せられる経路を強制的に変更することにより、非選択セルの電荷蓄積膜ＥＣに注入される正孔の数を低減するものである。
【００７４】
本実施の形態の技術的思想は、非選択セルにおける誤消去（ディスターブ）を防止するために、非選択セルで発生する正孔の数を低減するという技術的思想ではなく、発生した正孔が引き寄せられる方向を変えることで、電荷蓄積膜ＥＣに注入される正孔の数を低減するという技術的思想である。そして、この技術的思想を具現化する手段として、メモリゲート電極ＭＧの側壁に補助ゲート電極ＡＧ１、ＡＧ２を形成し、この補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加することとしている。これにより、発生した正孔が電荷蓄積膜ＥＣを通る経路（メモリゲート電極ＭＧに引き寄せられる経路）から、電荷蓄積膜ＥＣを通らない経路（補助ゲート電極ＡＧ１、ＡＧ２に引き寄せられる経路）に向きを変えることで、非選択セルにおける誤消去（ディスターブ）を抑制することができるのである。特に、補助ゲート電極ＡＧ１、ＡＧ２と半導体基板１Ｓ間に発生する電界強度が、メモリゲート電極ＭＧと半導体基板１Ｓ間に発生する電界強度よりも高くするように、補助ゲート電極ＡＧ１、ＡＧ２に印加する負電圧を調整することで、効率よく非選択セルにおける誤消去（ディスターブ）を抑制し、不揮発性メモリの信頼性を向上することができる。ただし、これに限らず、補助ゲート電極ＡＧ１、ＡＧ２に印加する電圧を負電圧にするだけでも効果がある。なぜなら、正孔は正電荷を有しているので、多少なりとも、負電圧の印加されている補助ゲート電極ＡＧ１、ＡＧ２に引き寄せられるからである。
【００７５】
本実施の形態では、補助ゲート電極ＡＧ１、ＡＧ２に正孔を引き寄せるように負電圧を印加している。この補助ゲート電極ＡＧ１、ＡＧ２に印加される負電圧と、メモリゲート電極ＭＧに印加される電圧とは一般的に異なると考えられる。このため、メモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２の間は絶縁する必要があり、メモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２間を絶縁するために、酸化シリコン膜ＯＸ３が設けられている。さらに、半導体基板１Ｓと補助ゲート電極ＡＧ１、ＡＧ２とを電気的に絶縁するため、半導体基板１Ｓと補助ゲート電極ＡＧ１、ＡＧ２の間にも、絶縁膜である酸化シリコン膜ＯＸ３が形成されている。
【００７６】
続いて、本実施の形態における第２特徴点について説明する。本実施の形態における第２特徴点は、補助ゲート電極ＡＧ１、ＡＧ２直下の半導体基板１Ｓ内に浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている点である。これにより、本実施の形態によれば、補助ゲート電極ＡＧ１、ＡＧ２は正孔を引き寄せる機能を果たすとともに、書き込み動作や読み出し動作において、補助ゲート電極ＡＧ１、ＡＧ２に対して印加する電圧条件を簡素化することができる。
【００７７】
以下にこの理由について説明する。例えば、補助ゲート電極ＡＧ１、ＡＧ２の直下まで浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されていない場合を考える。この場合、浅いｎ型低濃度不純物拡散領域ＥＸ１がメモリゲート電極ＭＧの端部近傍にまで延在していないことから、バンドの曲がりが緩和され、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍に発生する正孔・電子対を低減できる。つまり、補助ゲート電極ＡＧ１、ＡＧ２の直下領域にまで浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されていない場合は、メモリゲート電極ＭＧの端部下で発生する正孔を抑制することができ、この結果、非選択セルにおける誤消去（ディスターブ）を抑制できる。したがって、補助ゲート電極ＡＧ１、ＡＧ２による正孔を引き寄せる機能はそれほど重要ではなくなると考えられる。一方で、補助ゲート電極ＡＧ１、ＡＧ２の直下まで浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されていない場合、選択セルにおける書き込み動作および読み出し動作で、補助ゲート電極ＡＧ１、ＡＧ２に印加する電圧条件が複雑となる。つまり、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されていない場合、書き込み動作や読み出し動作の際、補助ゲート電極ＡＧ１、ＡＧ２の直下の半導体基板１Ｓ内に反転層よりなるチャネル領域を形成する必要がある。例えば、書き込み動作時には、ソース領域およびドレイン領域からメモリゲート電極ＭＧ直下の領域までチャネル領域を形成することにより、選択セルではＦＮトンネル電流によって電子を電荷蓄積膜ＥＣに注入することができる。さらに、選択セルの読み出し動作では、ソース領域とドレイン領域とを電気的に接続する必要があることから、メモリゲート電極ＭＧの直下領域と、補助ゲート電極ＡＧ１、ＡＧ２の直下領域にチャネル領域を形成する必要がある。このことから、選択セルの書き込み動作時や読み出し動作時に補助ゲート電極ＡＧ１、ＡＧ２にチャネルが形成される所定電圧を印加する必要がある。このことは、書き込み動作時や読み出し動作時に補助ゲート電極ＡＧ１、ＡＧ２に印加する電圧を制御する必要があることを意味し、制御動作が複雑になる。
【００７８】
これに対し、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで、浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている場合、すでに、補助ゲート電極ＡＧ１、ＡＧ２の直下領域にはソース領域やドレイン領域と同種のｎ型半導体領域が形成されていることから、補助ゲート電極ＡＧ１、ＡＧ２の直下領域にチャネル領域を形成する必要がない。このことは、選択セルの書き込み動作時や読み出し動作時に、補助ゲート電極ＡＧ１、ＡＧ２に印加する電圧を厳格に制御する必要がないことを意味している。したがって、メモリセルに補助ゲート電極ＡＧ１、ＡＧ２を形成しても、書き込み動作や読み出し動作の電圧条件が複雑化することを防止することができる。
【００７９】
ただし、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで、浅いｎ型低濃度不純物拡散領域ＥＸ１を形成する場合、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界領域がメモリゲート電極ＭＧの端部に近接することになる。このため、バンドの曲がりによるバンド間トンネリングが生じやすくなり、非選択セルにおいて不所望な正孔・電子対が発生する。この発生した正孔がメモリゲート電極ＭＧに印加されている負電圧に引き寄せられると、メモリゲート電極ＭＧの下層にある電荷蓄積膜ＥＣに正孔が注入され、非選択セルにおいて誤消去（ディスターブ）が生じることになる。そこで、本実施の形態では、書き込み動作時の非選択セルにおいて、メモリゲート電極ＭＧの側壁に形成されている補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加することにより、正孔が電荷蓄積膜ＥＣを通る経路（メモリゲート電極ＭＧに引き寄せられる経路）から、電荷蓄積膜ＥＣを通らない経路（補助ゲート電極ＡＧ１、ＡＧ２に引き寄せられる経路）に向きを変えることで、非選択セルにおける誤消去（ディスターブ）を抑制することができるのである。
【００８０】
以上のように、本実施の形態では、補助ゲート電極ＡＧ１、ＡＧ２の直下領域にまで、浅いｎ型低濃度不純物拡散領域ＥＸ１を形成することにより、まず、選択セルの書き込み動作時や読み出し動作の簡素化を図ることができる。ただし、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで、浅いｎ型低濃度不純物拡散領域ＥＸ１を形成すると、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界領域がメモリゲート電極ＭＧの端部に近接することになるため、電荷蓄積膜ＥＣの近傍領域で正孔・電子対が発生することになる。このため、書き込み動作時の非選択セルにおいて、補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加することにより、正孔を補助ゲート電極ＡＧ１、ＡＧ２に注入し、正孔が電荷蓄積膜ＥＣに注入されないようにすることで、非選択セルでの誤消去（ディスターブ）を抑制できるのである。
【００８１】
すなわち、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで、浅いｎ型低濃度不純物拡散領域ＥＸ１を形成しない構造では、浅いｎ型低濃度不純物拡散領域ＥＸ１がメモリゲート電極ＭＧの端部にまで形成されないことで、非選択セルの誤消去（ディスターブ）を抑制できる。このことは、補助ゲート電極ＡＧ１、ＡＧ２に正孔を捕獲する機能がそれほど必要はなく、それよりも、選択セルの書き込み動作時および読み出し動作時に、補助ゲート電極ＡＧ１、ＡＧ２の直下領域にチャネル領域を形成する機能が要求されることになる。つまり、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで、浅いｎ型低濃度不純物拡散領域ＥＸ１を形成しない構造において、補助ゲート電極ＡＧ１、ＡＧ２はエンハンストＭＩＳＦＥＴのような機能が要求されることになる。
【００８２】
これに対し、本実施の形態のように、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで、浅いｎ型低濃度不純物拡散領域ＥＸ１を形成する構造では、浅いｎ型低濃度不純物拡散領域ＥＸ１がメモリゲート電極ＭＧの端部にまで形成されることで、非選択セルに印加される電圧条件においても、正孔・電子対がメモリゲート電極ＭＧの端部近傍で多数発生する。したがって、この場合、補助ゲート電極ＡＧ１、ＡＧ２で正孔を捕獲することにより、正孔の一部が電荷蓄積膜ＥＣへ注入されることを抑制できる。つまり、本実施の形態のように、補助ゲート電極ＡＧ１、ＡＧ２の直下領域まで、浅いｎ型低濃度不純物拡散領域ＥＸ１を形成する構造においては、補助ゲート電極ＡＧ１、ＡＧ２に正孔を捕獲する機能が重要となるのである。一方、選択セルの書き込み動作時や読み出し動作時に、補助ゲート電極ＡＧ１、ＡＧ２の直下領域にチャネル領域を形成する必要はない。したがって、本実施の形態における補助ゲート電極ＡＧ１、ＡＧ２には、デプレッションＭＩＳＦＥＴのような機能が要求されることになる。
【００８３】
続いて、本実施の形態における第３特徴点について説明する。本実施の形態における第３特徴点は、メモリゲート電極ＭＧの両側の側壁に形成されている補助ゲート電極ＡＧ１、ＡＧ２に同じ電圧を印加することにある。例えば、図６に示すように、本実施の形態におけるメモリセルでは、メモリゲート電極ＭＧに対して、一対の浅いｎ型低濃度不純物拡散領域ＥＸ１が対称になっている。そして、書き込み時の非選択セルでは、ソース領域とドレイン領域に印加される電圧が同じ電圧となっている。したがって、メモリゲート電極ＭＧの左端部と右端部の両側で、同じように正孔・電子対が発生する。このことから、メモリゲート電極ＭＧの右端部下で発生した正孔は、メモリゲート電極ＭＧの右側に形成されている補助ゲート電極ＡＧ２に負電圧を印加することにより、補助ゲート電極ＡＧ２に引き寄せる。一方、メモリゲート電極ＭＧの左端部下で発生した正孔は、メモリゲート電極ＭＧの左側に形成されている補助ゲート電極ＡＧ１に負電圧を印加することにより、補助ゲート電極ＡＧ１に引き寄せる。このとき、メモリゲート電極ＭＧの両端部下で発生する正孔・電子対は対等であることから、メモリゲート電極ＭＧの右側の側壁に形成されている補助ゲート電極ＡＧ２と、メモリゲート電極ＭＧの左側の側壁に形成されている補助ゲート電極ＡＧ１とに同じ電圧を印加する。これにより、メモリゲート電極ＭＧの両端部下の半導体基板１Ｓ内で発生する正孔を、それぞれの補助ゲート電極ＡＧ１、ＡＧ２に引き寄せることができる。この結果、非選択セルにおける誤消去（ディスターブ）を抑制することができる。
【００８４】
なお、上記の第３特徴点については、本願のメモリセルの書込み動作にＦＮトンネル現象を用いた場合に、特に効果が高い。すなわち、例えばチャネルホットエレクトロン（ＣＨＥ）注入を用いた書き込み方式の場合では、ソース領域（深いｎ型高濃度不純物拡散領域ＮＳ１）とドレイン領域（深いｎ型高濃度不純物拡散領域ＮＤ１）には異なる電圧が印加されるため、メモリゲート電極ＭＧの左端部と右端部の両側では、同じ正孔・電子対が発生する可能性は低い。そうすると、補助ゲート電極ＡＧ１、ＡＧ２に同じ電圧を印加することは不適切な回路動作となり、誤作動の原因と成り得る。これに対して、ＦＮトンネル現象を用いた書込み方式の場合では、上述のように、非選択セルにおける誤消去（ディスターブ）を抑制することができる。
【００８５】
このようにメモリゲート電極ＭＧの両側の側壁に形成されている補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２には同じ電圧が印加される。このことは、補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２が電気的に接続されていることを意味している。以下では、補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２とに同じ電圧を供給することができるレイアウト構成について説明する。
【００８６】
図７は本実施の形態におけるメモリセルアレイのレイアウト構成を示す図であり、図８は、図７のＡ−Ａ線で切断した断面図である。図７において、ソース領域（深いｎ型高濃度不純物拡散領域ＮＳ１）とドレイン領域（深いｎ型高濃度不純物拡散領域ＮＤ１）が交互にＹ軸方向に沿って形成されている。そして、ソース領域（深いｎ型高濃度不純物拡散領域ＮＳ１）とドレイン領域（深いｎ型高濃度不純物拡散領域ＮＤ１）との間に、メモリゲート電極ＭＧがＸ軸方向に延在している。メモリゲート電極ＭＧの側壁には、補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２がＸ軸方向に沿って延在している。そして、メモリゲート電極ＭＧは、Ｘ軸方向に延在して終端部で終端するように形成されている。このとき、メモリゲート電極ＭＧの両側の側壁に形成されている補助ゲート電極ＡＧ１、ＡＧ２もＸ軸方向に延在し、かつ、メモリゲート電極ＭＧの両側の側壁に形成されている補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２が、メモリゲート電極ＭＧの終端部近傍に形成されている給電領域ＳＵＲを介して接続されている。これにより、補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２とは電気的に接続され、同じ電圧が印加できるように構成されている。
【００８７】
ソース領域（深いｎ型高濃度不純物拡散領域ＮＳ１）とドレイン領域（深いｎ型高濃度不純物拡散領域ＮＤ１）にはプラグＰＬＧが接続され、このプラグＰＬＧ上に形成されている配線（図示せず）と電気的に接続されている。同様に、メモリゲート電極ＭＧには、プラグＰＬＧ１が接続され、このプラグＰＬＧ１上に形成されている配線（図示せず）と電気的に接続されている。
【００８８】
補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２の給電領域ＳＵＲは、メモリゲート電極ＭＧの終端部近傍に形成されている。図８に示すように、補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２の給電領域ＳＵＲにおいては、補助ゲート電極ＡＧ１、ＡＧ２と同層の膜（ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳ）が、メモリゲート電極ＭＧの終端部を覆い、さらに、メモリゲート電極ＭＧと平面的に重ならない半導体基板上にまで延在するように形成されている。この給電領域ＳＵＲが、メモリゲート電極ＭＧの側壁において、補助ゲート電極ＡＧ１、ＡＧ２のそれぞれと接続している。すなわち、給電領域ＳＵＲとサイドウォール状に形成された補助ゲートＡＧ１、ＡＧ２は一体化して形成されている。そして、給電領域ＳＵＲにおけるメモリゲート電極ＭＧと平面的に重ならない領域でプラグＰＬＧ２と接続されている。すなわち、プラグＰＬＧ２は、サイドウォール状の補助ゲート電極ＡＧ１、ＡＧ２上には形成されておらず、パターニングされた給電領域ＳＵＲ上に形成されている。このプラグＰＬＧ２は、プラグＰＬＧ２上に形成されている配線Ｌ１と電気的に接続されている。また、メモリゲート電極ＭＧから離れる方向において、パターニングで形成された給電領域ＳＵＲの幅は、サイドウォール状に形成された補助ゲートＡＧ１、ＡＧ２の幅よりも十分に大きい。したがって、プラグＰＬＧ２と接続する面積を十分に大きくすることができる。さらに、本実施の形態のように、補助ゲート電極ＡＧ１、ＡＧ２の幅が、プラグＰＬＧ２の口径よりも小さい場合に、上記のように十分に幅の大きい給電領域ＳＵＲを設けることが有効である。
【００８９】
このように本実施の形態によれば、補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２がメモリゲート電極ＭＧと並行するようにＸ軸方向に延在し、かつ、補助ゲート電極ＡＧ１、ＡＧ２の給電領域ＳＵＲがメモリゲート電極ＭＧの終端部を覆うように形成されている。また、メモリゲート電極ＭＧの側壁において、給電領域ＳＵＲと補助ゲート電極ＡＧ１、ＡＧ２がそれぞれ接続しているので、補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２には同じ電圧を印加することができるようになっている。
【００９０】
本実施の形態における半導体装置は上記のように構成されており、以下に、不揮発性メモリの動作について図面を参照しながら説明する。
【００９１】
図９は書き込み動作時のメモリセルアレイを示す回路図である。図９では、３行３列のメモリセルが図示されている。中央に形成されているメモリセルＭＣ１に情報を書き込む動作について説明する。まず、ゲート線Ｇ１、Ｇ３に−６Ｖを印加し、ゲート線Ｇ２に６．５Ｖを印加する。さらに、ソース線Ｓ１、Ｓ３に３Ｖを印加し、データ線Ｄ１、Ｄ３にも３Ｖを印加する。そして、ソース線Ｓ２およびデータ線Ｄ２に−６Ｖを印加する。また、補助ゲート電極ＡＧ１、ＡＧ２、ＡＧ５、ＡＧ６に−３Ｖを印加し、補助ゲート電極ＡＧ３、ＡＧ４に０Ｖを印加する。さらに、ウェルＷに−６Ｖを印加する。
【００９２】
この場合、メモリセルＭＣ１が選択セルとして選択される。このメモリセルＭＣ１では、ゲート線Ｇ２（６．５Ｖ）と、ソース線Ｓ２（−６Ｖ）、データ線Ｄ２（−６Ｖ）およびウェルＷ（−６Ｖ）との電位差によりＦＮトンネル電流が発生し、電荷蓄積膜に電子が注入される。これにより、メモリセルＭＣ１のしきい値が上昇し、メモリセルＭＣ１に情報が書き込まれる。
【００９３】
以上のようにして、メモリセルＭＣ１に情報が書き込まれるが、このとき、その他のメモリセルでは書き込み動作は行なわれない。しかし、上述したメモリセルＭＣ１だけへの書き込みを実現するために、ゲート線Ｇ１、Ｇ３、ソース線Ｓ１、Ｓ３、データ線Ｄ１、Ｄ３およびウェルＷにも所定の電圧が印加される。この電圧条件によって、書き込み対象となっていない非選択セルで、誤って記憶されている情報が消去されるディスターブが発生するおそれがある。しかし、本実施の形態によれば、非選択セルにおけるディスターブが抑制されることを説明する。非選択セルとしてメモリセルＭＣ２に着目する。
【００９４】
図１０は、メモリセルＭＣ２に印加される電圧条件を示す図である。図１０に示すように、ｐ型ウェルＰＷＬ１（ウェルＷ）に−６Ｖが印加され、メモリゲート電極ＭＧ（ゲート線Ｇ１）に−６Ｖが印加されている。そして、ソース領域（深いｎ型高濃度不純物拡散領域ＮＳ１と浅いｎ型低濃度不純物拡散領域ＥＸ１）（ソース線Ｓ１）とドレイン領域（深いｎ型高濃度不純物拡散領域ＮＤ１と浅いｎ型低濃度不純物拡散領域ＥＸ１）（データ線Ｄ１）との３Ｖが印加されている。このため、例えば、ドレイン領域とｐ型ウェルＰＷＬ１の境界領域近傍で、かつ、メモリゲート電極ＭＧの右端部下近傍において、バンドが曲がる。この結果、バンド間トンネリングによる正孔・電子対が生成される。生成された正孔は、メモリゲート電極ＭＧに印加されている負電圧（−６Ｖ）に引き寄せられて、メモリゲート電極ＭＧの下層にある電荷蓄積膜ＥＣに注入される可能性がある。電荷蓄積膜ＥＣに正孔が注入されると、非選択セルであるメモリセルＭＣ２で誤消去（ディスターブ）が生じてしまう。しかし、本実施の形態では、メモリゲート電極ＭＧの側壁に形成されている補助ゲート電極ＡＧ１、ＡＧ２に−３Ｖが印加されている。つまり、補助ゲート電極ＡＧ１、ＡＧ２に半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）に印加される電圧よりも高く、かつ、負電圧が印加される。この結果、例えば、半導体基板１Ｓと補助ゲート電極ＡＧ１、ＡＧ２との間の電界強度は、半導体基板１Ｓとメモリゲート電極ＭＧとの間の電界強度よりも大きくなる。
【００９５】
したがって、バンド間トンネリングで発生した正孔は、電界強度の強い方向に引き寄せられるので、メモリゲート電極ＭＧ側ではなく、補助ゲート電極ＡＧ１、ＡＧ２側に引き寄せられる。このことは、バンド間トンネリングで発生した正孔が、メモリゲート電極ＭＧの下層にある電荷蓄積膜に注入されることを抑制できることを意味する。すなわち、浅いｎ型低濃度不純物拡散領域ＥＸ１とｐ型ウェルＰＷＬ１の境界近傍、かつ、メモリゲート電極ＭＧの端部で発生した正孔を、補助ゲート電極ＡＧ１、ＡＧ２に強制的に引き寄せることにより、電荷蓄積膜ＥＣ中への正孔の注入を抑制することができるのである。
【００９６】
このように本実施の形態では、メモリゲート電極ＭＧの側壁に補助ゲート電極ＡＧ１、ＡＧ２を設けることにより、非選択セルにおける誤消去（ディスターブ）を抑制できるのである。特に、補助ゲート電極ＡＧ１、ＡＧ２に印加する電圧を負電圧とすることにより、バンド間トンネリングで発生した正孔が電荷蓄積膜ＥＣに注入されることを防止できる。つまり、本実施の形態における補助ゲート電極ＡＧ１、ＡＧ２は、半導体基板１Ｓ内で発生した正孔を強制的に捕獲する機能を有しているということができる。言い換えれば、補助ゲート電極ＡＧ１、ＡＧ２は、非選択セルに印加される電圧条件で発生する正孔が引き寄せられる経路を強制的に変更することにより、非選択セルの電荷蓄積膜ＥＣに注入される正孔の数を低減することができる。この結果、非選択セルでのディスターブを抑制でき、半導体装置の信頼性を向上することができる。
【００９７】
続いて、消去動作について説明する。図１１は消去動作時のメモリセルアレイを示す回路図である。図１１では、３行３列のメモリセルが図示されており、すべてのメモリセルに記憶されている情報を消去する動作について説明する。まず、ゲート線Ｇ１、Ｇ２、Ｇ３に−４．４Ｖを印加する。さらに、ソース線Ｓ１、Ｓ２、Ｓ３に６．５Ｖを印加し、データ線Ｄ１、Ｄ２、Ｄ３にも６．５Ｖを印加する。また、補助ゲート電極ＡＧ１、ＡＧ２、ＡＧ３、ＡＧ４、ＡＧ５、ＡＧ６に０Ｖを印加し、ウェルＷに６．５Ｖを印加する。
【００９８】
この場合、すべてのメモリセルが選択セルとして選択される。そして、このすべてのメモリセルでは、ゲート線Ｇ１〜Ｇ３（−４．４Ｖ）と、ソース線Ｓ１〜Ｓ３（６．５Ｖ）、データ線Ｄ１〜Ｄ３（６．５Ｖ）およびウェルＷ（６．５Ｖ）との電位差によりＦＮトンネル電流が発生し、電荷蓄積膜に蓄積されている電子が半導体基板１Ｓへ放出される。これにより、すべてのメモリセルのしきい値が低下し、すべてのメモリセルに記憶されている情報が消去される。
【００９９】
次に、メモリセルに記憶されている情報の読み出し動作について説明する。図１２は読み出し動作時のメモリセルアレイを示す回路図である。図１２では、３行３列のメモリセルが図示されており、メモリセルＭＣ１に記憶されている情報を読み出す動作について説明する。まず、ゲート線Ｇ１、Ｇ３に−２Ｖを印加し、ゲート線Ｇ２に０Ｖを印加する。さらに、ソース線Ｓ１、Ｓ２、Ｓ３に０Ｖを印加し、データ線Ｄ１、Ｄ３にも０Ｖを印加する。一方、データ線Ｄ２に０．８Ｖを印加する。また、補助ゲート電極ＡＧ１、ＡＧ２、ＡＧ３、ＡＧ４、ＡＧ５、ＡＧ６に０Ｖを印加し、ウェルＷに−２Ｖを印加する。
【０１００】
この場合、メモリセルＭＣ１が選択セルとなる。選択セルであるメモリセルＭＣ１に情報が書き込まれている場合（電荷蓄積膜に電子が蓄積されている状態）は、メモリセルＭＣ１のしきい値電圧が高くなるので、メモリセルＭＣ１のデータ線Ｄ２とソース線Ｓ２の間を流れる電流はほとんど流れない。これに対し、メモリセルＭＣ１に情報が書き込まれていない場合（電荷蓄積膜に電子が蓄積されていない状態）は、メモリセルＭＣ１のしきい値電圧が低くなるので、メモリセルＭＣ１のデータ線Ｄ２とソース線Ｓ２の間に電流が流れる。このようにメモリセルＭＣ１に記憶されている情報によって、メモリセルＭＣ１を流れる電流が変化することから、この電流の大小を検出することにより、メモリセルＭＣ１に記憶されている情報を読み出すことができる。
【０１０１】
なお、メモリセルＭＣ１以外のメモリセルでは蓄積されている情報によらず電流は流れない。なぜなら、ゲート線Ｇ１、Ｇ３には消去時のしきい値電圧よりも低い電圧しか印加されておらず、かつ、ソース線Ｓ１、Ｓ３とデータ線Ｄ１、Ｄ３との間の電位差もないことから、ゲート線Ｇ１、Ｇ３に接続されているメモリセルはオンせず非選択セルとなる。さらに、ゲート線Ｇ２に接続されているメモリセルであっても、メモリセルＭＣ１以外のメモリセルでは、ソース線Ｓ１、Ｓ３とデータ線Ｄ１、Ｄ３との間の電位差がないことから電流が流れないのである。以上のようにして、メモリセルＭＣ１に記憶されている情報を読み出すことができる。
【０１０２】
次に、本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。まず、図１３に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの活性領域を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１０３】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、例えば、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入することにより形成されたｎ型半導体領域である。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にｐ型ウェルＰＷＬ１を形成する。ｐ型ウェルＰＷＬ１は、例えば、ボロン（ホウ素）などのｐ型不純物を半導体基板１Ｓ内に導入することにより形成されたｐ型半導体領域である。さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、コア用ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ２を形成し、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬ３を形成する。このｐ型ウェルＰＷＬ２やｐ型ウェルＰＷＬ３も、例えば、ボロン（ホウ素）などのｐ型不純物を半導体基板１Ｓ内に導入したｐ型半導体領域である。
【０１０４】
次に、図１４に示すように、半導体基板１Ｓの主面の全面に、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ２を順次形成する。酸化シリコン膜ＯＸ１は、例えば、熱酸化法を使用して形成され、酸化シリコン膜ＯＸ２は、例えば、ＩＳＳＧ（Ｉｎ ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法を使用して形成され、窒化シリコン膜ＳＩＮは、例えば、ＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法により形成することができる。なお、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮと酸化シリコン膜ＯＸ２とを合わせた膜厚は、例えば、約２０ｎｍ程度であり、ポリシリコン膜ＰＦ１の膜厚は、例えば、約２００ｎｍ程度である。
【０１０５】
その後、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１を加工して、メモリセル形成領域にポリシリコン膜ＰＦ１よりなるメモリゲート電極ＭＧを形成する。さらに、メモリゲート電極ＭＧを加工した後、このメモリゲート電極ＭＧの下層にある酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ１も加工される。これにより、メモリゲート電極ＭＧの下層に、酸化シリコン膜ＯＸ１からなる第１電位障壁膜ＥＢ１を形成し、この第１電位障壁膜ＥＢ１上に形成されている窒化シリコン膜からなる電荷蓄積膜ＥＣを形成することができる。そして、この電荷蓄積膜ＥＣ上に酸化シリコン膜ＯＸ２からなる第２電位障壁膜ＥＢ２を形成することができる。
【０１０６】
続いて、図１６に示すように、メモリゲート電極ＭＧを形成した半導体基板１Ｓ上に酸化シリコン膜ＯＸ３を形成する。この酸化シリコン膜ＯＸ３は、メモリゲート電極ＭＧの側壁および上部にも形成される。酸化シリコン膜ＯＸ３は、例えば、ＩＳＳＧ酸化法を使用して形成することができ、例えば、その膜厚は、約１０ｎｍ程度である。このとき、酸化シリコン膜ＯＸ３は、コア用ＭＩＳＦＥＴ形成領域とＩ／Ｏ用ＭＩＳＦＥＴ形成領域にも形成される。酸化シリコン膜ＯＸ３は、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域に形成されるＩ／Ｏ用ＭＩＳＦＥＴのゲート絶縁膜（厚い膜）となる膜である。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、コア用ＭＩＳＦＥＴ形成領域の酸化シリコン膜ＯＸ３を除去した後、メモリゲート電極ＭＧを形成した半導体基板１Ｓ上に酸化シリコン膜ＯＸ４を形成する。酸化シリコン膜ＯＸ４は、例えば、ＩＳＳＧ酸化法を使用して形成することができ、例えば、その膜厚は、２〜３ｎｍ程度である。酸化シリコン膜ＯＸ４は、コア用ＭＩＳＦＥＴ形成領域に形成されるコア用ＭＩＳＦＥＴのゲート絶縁膜（薄い膜）となる膜である。このとき、メモリセル形成領域の半導体基板１Ｓ上、および、メモリゲート電極ＭＧの側壁および上部に形成されている酸化シリコン膜ＯＸ３、および、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域に形成されている酸化シリコン膜ＯＸ３は厚膜化される。
【０１０７】
次に、図１７に示すように、酸化シリコン膜ＯＸ３および酸化シリコン膜ＯＸ４を形成した半導体基板１Ｓの全面にポリシリコン膜ＰＦ２を形成する。ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は約１５０ｎｍ程度である。
【０１０８】
その後、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ２を加工する。まず、メモリセル形成領域では異方性エッチングにより、メモリゲート電極ＭＧの側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１と補助ゲート電極ＡＧ２を形成する。補助ゲート電極ＡＧ１、ＡＧ２はマスクで覆われていないので、サイドウォール状に形成される。このとき、補助ゲート同時に、コア用ＭＩＳＦＥＴ形成領域では、マスクを用いたエッチングにより、ゲート電極Ｇａを形成し、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域では、マスクを用いたエッチングにより、ゲート電極Ｇｂを形成する。
【０１０９】
また、メモリゲート電極ＭＧの終端部近傍においては、補助ゲートＡＧ１、ＡＧ２の給電領域ＳＵＲを形成するために、メモリゲート電極ＭＧの終端部近傍を覆うようにマスクを形成し、エッチングを行う。このエッチングによって、メモリゲート電極ＭＧの終端部近傍（マスクで覆われた領域）には補助ゲートＡＧ１，ＡＧ２の給電領域ＳＵＲとなるポリシリコン膜ＰＦ２が残り、メモリゲート電極ＭＧの側壁において、この給電領域ＳＵＲとサイドウォール状に形成された補助ゲートＡＧ１、ＡＧ２がそれぞれ接続される（図７および図８参照）。すなわち、給電領域ＳＵＲとサイドウォール状に形成された補助ゲートＡＧ１、ＡＧ２は一体化して形成されている。また、メモリゲート電極ＭＧから離れる方向において、パターニングで形成された給電領域ＳＵＲの幅は、サイドウォール状に形成された補助ゲートＡＧ１，ＡＧ２の幅よりも充分に大きい。
【０１１０】
続いて、図１９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域に浅いｎ型低濃度不純物拡散領域ＥＸ１を形成する。浅いｎ型低濃度不純物拡散領域ＥＸ１は、例えば、半導体基板１Ｓの主面に対して斜め方向からイオンを注入することにより形成することができる。このように半導体基板１Ｓの主面に対して斜め方向からイオン注入することにより、メモリゲート電極ＭＧに整合して浅いｎ型低濃度不純物拡散領域ＥＸ１を形成することができる。つまり、補助ゲート電極ＡＧ１、ＡＧ２の直下領域の半導体基板１Ｓ内にも浅いｎ型低濃度不純物拡散領域ＥＸ１を形成することができる。この浅いｎ型低濃度不純物拡散領域ＥＸ１は、例えば、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入することにより形成される。
【０１１１】
次に、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コア用ＭＩＳＦＥＴ形成領域に浅いｎ型低濃度不純物拡散領域ＥＸ２を形成する。この浅いｎ型低濃度不純物拡散領域ＥＸ２は、例えば、リンや砒素などのｎ型不純物を半導体基板１Ｓに導入することより形成される。具体的には、リンや砒素などのｎ型不純物を半導体基板１Ｓの主面に垂直な方向から導入することで、ゲート電極Ｇａに整合した浅いｎ型低濃度不純物拡散領域ＥＸ２を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域に浅いｎ型低濃度不純物拡散領域ＥＸ３を形成する。この浅いｎ型低濃度不純物拡散領域ＥＸ３は、例えば、リンや砒素などのｎ型不純物を半導体基板１Ｓに導入することより形成される。具体的には、リンや砒素などのｎ型不純物を半導体基板１Ｓの主面に垂直な方向から導入することで、ゲート電極Ｇｂに整合した浅いｎ型低濃度不純物拡散領域ＥＸ３を形成することができる。
【０１１２】
続いて、図２１に示すように、半導体基板１Ｓの主面の全面に絶縁膜として、例えば酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性エッチングを施すことによりサイドウォールＳＷを形成する。具体的に、メモリセル形成領域では、補助ゲート電極ＡＧ１、ＡＧ２の側壁にサイドウォールＳＷが形成され、メモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２の間、および、補助ゲート電極ＡＧ１、ＡＧ２と半導体基板１Ｓとの間に酸化シリコン膜ＯＸ３が残る。同様に、コア用ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇａの側壁にサイドウォールＳＷが形成され、ゲート電極Ｇａの直下にゲート絶縁膜ＧＯＸ１が形成される。Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇｂの側壁にサイドウォールＳＷが形成され、ゲート電極Ｇｂの直下にゲート絶縁膜ＧＯＸ２が形成される。
【０１１３】
本実施の形態においては、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２およびメモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２の間、および、補助ゲート電極ＡＧ１、ＡＧ２と半導体基板１Ｓとの間に形成される酸化シリコン膜ＯＸ３は、酸化シリコン膜に限定されず、酸窒化シリコン膜（ＳｉＯＮ）、あるいは、酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。酸窒化シリコン膜から形成した場合は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制し、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸ１、ＧＯＸ２のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。一方、ゲート絶縁膜を高誘電率膜から形成した場合、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１１４】
次に、図２２に示すように、メモリセル形成領域において、フォトリソグラフィ技術およびイオン注入法を使用することにより、補助ゲート電極ＡＧ１、ＡＧ２の側壁に形成されているサイドウォールＳＷに整合した半導体基板１Ｓ内に深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１を形成する。この深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１は、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１には、浅いｎ型低濃度不純物拡散領域ＥＸ１よりも高濃度にｎ型不純物が導入されている。浅いｎ型低濃度不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＳ１により、ＭＯＮＯＳ型トランジスタのソース領域が形成され、浅いｎ型低濃度不純物拡散領域ＥＸ１と深いｎ型高濃度不純物拡散領域ＮＤ１により、ＭＯＮＯＳ型トランジスタのドレイン領域が形成される。
【０１１５】
同様に、コア用ＭＩＳＦＥＴ形成領域において、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇａの側壁に形成されたサイドウォールＳＷに整合した半導体基板１Ｓ内に深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２を形成する。この深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２もリンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２には、浅いｎ型低濃度不純物拡散領域ＥＸ２よりも高濃度にｎ型不純物が導入されている。浅いｎ型低濃度不純物拡散領域ＥＸ２と深いｎ型高濃度不純物拡散領域ＮＳ２により、コア用ＭＩＳＦＥＴのソース領域が形成され、浅いｎ型低濃度不純物拡散領域ＥＸ２と深いｎ型高濃度不純物拡散領域ＮＤ２により、コア用ＭＩＳＦＥＴのドレイン領域が形成される。
【０１１６】
同様に、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域において、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇｂの側壁に形成されたサイドウォールＳＷに整合した半導体基板１Ｓ内に深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３を形成する。この深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３もリンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３には、浅いｎ型低濃度不純物拡散領域ＥＸ３よりも高濃度にｎ型不純物が導入されている。浅いｎ型低濃度不純物拡散領域ＥＸ３と深いｎ型高濃度不純物拡散領域ＮＳ３により、Ｉ／Ｏ用ＭＩＳＦＥＴのソース領域が形成され、浅いｎ型低濃度不純物拡散領域ＥＸ３と深いｎ型高濃度不純物拡散領域ＮＤ３により、Ｉ／Ｏ用ＭＩＳＦＥＴのドレイン領域が形成される。
【０１１７】
次に、シリサイド工程について図２３を参照しながら説明する。半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリセル形成領域では、露出しているメモリゲート電極ＭＧと、補助ゲート電極ＡＧ１、ＡＧ２と、半導体基板１Ｓに露出している深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１にもコバルト膜が直接接する。一方、コア用ＭＩＳＦＥＴ形成領域でも、ゲート電極Ｇａ、深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２に直接コバルト膜が接触し、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域でも、ゲート電極Ｇｂ、深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３に直接コバルト膜が接触する。
【０１１８】
その後、半導体基板１Ｓに対して熱処理を実施する。これにより、メモリセル形成領域においては、メモリゲート電極ＭＧと、補助ゲート電極ＡＧ１、ＡＧ２と、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１にコバルトシリサイド膜ＣＳを形成する。これにより、メモリゲート電極ＭＧは、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成される。同様に、上述した熱処理により、補助ゲート電極ＡＧ１、ＡＧ２は、ポリシリコン膜ＰＦ２とコバルトシリサイド膜の積層構造となる。さらに、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型高濃度不純物拡散領域ＮＳ１、ＮＤ１においても低抵抗化を図ることができる。
【０１１９】
さらに、コア用ＭＩＳＦＥＴ形成領域においても、ゲート電極Ｇａを構成するポリシリコン膜ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇａは、それぞれ、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇａの低抵抗化のために形成される。上述した熱処理により、深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型高濃度不純物拡散領域ＮＳ２、ＮＤ２においても低抵抗化を図ることができる。
【０１２０】
同様に、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域においても、ゲート電極Ｇｂを構成するポリシリコン膜ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇｂは、それぞれ、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇｂの低抵抗化のために形成される。上述した熱処理により、深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型高濃度不純物拡散領域ＮＳ３、ＮＤ３においても低抵抗化を図ることができる。
【０１２１】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、または、プラチナシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓのメモリセル形成領域にメモリセル（ＭＯＮＯＳ型トランジスタ）を形成することができる。また、コア用ＭＩＳＦＥＴ形成領域にコア用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）を形成し、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域にＩ／Ｏ用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）を形成することができる。
【０１２２】
次に、配線工程について、図６を参照しながら説明する。図６に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。なお、層間絶縁膜ＩＬ１を窒化シリコン膜と酸化シリコン膜の積層膜から形成してもよい。つまり、窒化シリコン膜を層間絶縁膜ＩＬ１にコンタクトホールを形成する際のエッチングストッパ膜として使用することもできる（ＳＡＣ（Self Align Contact））。
【０１２３】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。
【０１２４】
次に、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２５】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を使用して除去することにより、プラグＰＬＧを形成することができる。
【０１２６】
次に、図６に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜からなる積層膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この積層膜を加工して配線Ｌ１を形成する。さらに、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態における半導体装置を製造することができる。
【０１２７】
なお、本実施の形態では、メモリセル形成領域において、メモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２との間に形成される酸化シリコン膜ＯＸ３を、Ｉ／Ｏ用ＭＩＳＦＥＴ形成領域に形成されるＩ／Ｏ用ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２（酸化シリコン膜ＯＸ３）と同じ膜で形成する例を示した。ただし、これに限らず、例えば、メモリゲート電極ＭＧと半導体基板１Ｓの間、および、メモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２との間に形成される酸化シリコン膜ＯＸ３を、Ｉ／Ｏ用ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２と別工程で形成してもよい。具体的には、図１５に示された、メモリゲート電極ＭＧおよび第１電位障壁膜ＥＢ１、電荷蓄積膜ＥＣ、第２電位障壁膜ＥＢ２を形成する工程の後で、図１６に示された、酸化シリコン膜ＯＸ３を形成する工程の前に、メモリゲート電極ＭＧを形成した半導体基板１Ｓ上に犠牲酸化膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域にのみ、犠牲酸化膜を残す（図示は省略）。その後、図１６で示された工程により、メモリセル形成領域においては、半導体基板１Ｓ、および、メモリゲート電極ＭＧの側壁および上部に形成された犠牲膜上に、酸化シリコン膜ＯＸ３を形成し、周辺回路形成領域においては、半導体基板上に酸化シリコン膜ＯＸ３を形成する。以降の工程は上述の製造工程と同様に行う。
【０１２８】
このように、例えば、犠牲酸化を行う工程を加えることで、メモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２との間に形成される酸化シリコン膜ＯＸ３を、Ｉ／Ｏ用ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２と別工程で形成することができ、所望の膜厚の酸化膜をメモリゲート電極ＭＧと半導体基板１Ｓの間、および、メモリゲート電極ＭＧと補助ゲート電極ＡＧ１、ＡＧ２との間に形成することが可能である。
【０１２９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３０】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１３１】
１  ＣＰＵ
１Ｃ  ＩＣカード
１Ｓ  半導体基板
２  ＲＡＭ
３  アナログ回路
４  ＥＥＰＲＯＭ
５  フラッシュメモリ
６  Ｉ／Ｏ回路
ＡＧ１〜ＡＧ６  補助ゲート電極
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
ＣＳ  コバルトシリサイド膜
Ｄ１〜Ｄ３  データ線
ＥＢ１  第１電位障壁膜
ＥＢ２  第２電位障壁膜
ＥＣ  電荷蓄積膜
ＥＸ１  浅いｎ型低濃度不純物拡散領域
ＥＸ２  浅いｎ型低濃度不純物拡散領域
ＥＸ３  浅いｎ型低濃度不純物拡散領域
Ｇ１〜Ｇ３  ゲート線
Ｇａ  ゲート電極
Ｇｂ  ゲート電極
ＩＬ１  層間絶縁膜
Ｌ１  配線
ＭＣ１  メモリセル（選択セル）
ＭＣ２  メモリセル（非選択セル）
ＭＧ  メモリゲート電極
ＮＤ１  深いｎ型高濃度不純物拡散領域
ＮＤ２  深いｎ型高濃度不純物拡散領域
ＮＤ３  深いｎ型高濃度不純物拡散領域
ＮＩＳＯ  ウェル分離層
ＮＳ１  深いｎ型高濃度不純物拡散領域
ＮＳ２  深いｎ型高濃度不純物拡散領域
ＮＳ３  深いｎ型高濃度不純物拡散領域
ＯＸ１  酸化シリコン膜
ＯＸ２  酸化シリコン膜
ＯＸ３  酸化シリコン膜
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＬＧ  プラグ
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
ＰＷＬ３  ｐ型ウェル
Ｓ１〜Ｓ３  ソース線
ＳＩＮ  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＵＲ  給電領域
ＳＷ  サイドウォール
ＴＥ  端子
Ｗ  ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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