(57)【要約】【課題】ジャンクションリーク電流を抑制できるようにする。【解決手段】シリコン窒化膜１６が、共通ソース線コンタクトＣＳＬ周辺においてソース領域２ｂの上方に位置して形成されると共に、ビット線コンタクトＣＢａ、ＣＢｂ周辺においてドレイン領域２ａの上方に位置して形成されている。共通ソース線コンタクトＣＳＬ周辺のシリコン窒化膜１６ｂは、その形成高さＨ１がビット線コンタクトＣＢａ、ＣＢｂ周辺のシリコン窒化膜１６ａの形成高さＨ２よりも高い位置に構成されており、異方性エッチング時のストッパ部として機能する。このため、半導体基板２の表面に対する異方性エッチング時のトレンチおよびホールの深さをソース領域２ｂ側およびドレイン領域２ａ側でほぼ同一に調整することができる。【選択図】図５
2010087162.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層に離間して複数形成されたソース領域と、
前記複数のソース領域とは離間して前記半導体基板の表層に複数形成されたドレイン領域と、
前記複数のソース領域および複数のドレイン領域上にそれぞれ形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第１および第２層間絶縁膜を貫通して複数のソース領域上を渡る溝内に構成された共通ソース線コンタクトと、
前記第１および第２層間絶縁膜を貫通した複数のドレイン領域上のホール内にそれぞれ構成されたドレインコンタクトと、
前記共通ソース線コンタクト周辺において前記第１および第２層間絶縁膜間に介在して形成された第１ストッパ部と前記ドレインコンタクト周辺において前記第１および第２層間絶縁膜間に介在して形成された第２ストッパ部とを備え前記第２層間絶縁膜との間でエッチング選択性を備えたエッチングストッパ膜であって、前記第１ストッパ部は前記第２ストッパ部よりも高い位置に構成されたエッチングストッパ膜とを備えたことを特徴とする半導体装置。
【請求項２】
前記第２層間絶縁膜はシリコン酸化膜により形成され、前記エッチングストッパ膜はシリコン窒化膜により形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を複数に分断する工程と、
前記複数のゲート電極両脇のソース／ドレイン領域上に位置して前記ゲート電極の分断領域内に第１層間絶縁膜を形成する工程と、
前記ソース／ドレイン領域上の第１層間絶縁膜上に位置調整膜を形成する工程と、
前記ドレイン領域側の第１層間絶縁膜上の位置調整膜を除去する工程と、
前記ドレイン側の第１層間絶縁膜の上面上に直接エッチングストッパ膜を形成する工程であって、前記ソース側の位置調整膜上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜について前記ドレイン側にホールを形成し、前記第２層間絶縁膜について前記ソース側に溝を前記エッチングストッパ膜が露出するまで形成する工程と、
前記エッチングストッパ膜および前記第１層間絶縁膜に前記半導体基板の表面が露出するまで前記ホールおよび前記溝を同時に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記エッチングストッパ膜をシリコン窒化膜により形成し、前記第２層間絶縁膜をシリコン酸化膜により形成し、前記位置調整膜をシリコン酸化膜により形成することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型のフラッシュメモリ装置などの半導体記憶装置などの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の開発において、大容量化・低コストを達成するため素子の微細化が年々進められている。例えばＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進行している。各配線ピッチの微細化を行う場合に、ライン配線と同程度に微細化したコンタクトホールを高アスペクトで開口することは困難なため、ビット線コンタクト及びソース線コンタクトの配置を１つおきにビット線方向にずらした所謂チドリ配置が提案されている（例えば、特許文献１参照）。
【０００３】
上記したビット線コンタクト及びソース線コンタクトをチドリ配置した構成において、更に微細化を実行しようとした場合、ソース線コンタクトに着目し、溝内にソース線コンタクトを共通に構成することにより、共通ソース線コンタクトを設ける領域（選択ゲート間の領域）の幅を更に狭くする構成が提案されている（例えば、特許文献２参照）。
【０００４】
このような構成の半導体記憶装置を製造する場合において、ビット線コンタクト側のホールと、共通ソース線コンタクト側の溝を同時に開口する加工を行う際には、例えばＲＩＥ(Reactive Ion Etching)法などの異方性エッチング処理により加工する。一般に、例えばホール径と溝の幅がほぼ同一のホールおよび溝を同時に形成する場合には、溝のエッチングレートが高い。
【０００５】
このため、ビット線コンタクト側のホールと、共通ソース線コンタクト側の溝とを同時に開口する場合、共通ソース線コンタクト側の溝のエッチングレートが高くなり、溝の深さが深くなり基板の削れ量が増大する。このように、基板の削れ量が増大すると、この後に形成されるチタン（Ｔｉ）等のバリアメタル成膜及びシリサイド化の際に拡散層まで反応しやすくなり、ジャンクションリークが発生するという問題点がある。
【特許文献１】特開２００５−３５４００３号公報
【特許文献２】特開２００６−３０３００９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ジャンクションリーク電流の発生を抑制できるようにした半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板と、前記半導体基板の表層に離間して複数形成されたソース領域と、前記複数のソース領域とは離間して前記半導体基板の表層に複数形成されたドレイン領域と、前記複数のソース領域および複数のドレイン領域上にそれぞれ形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記第１および第２層間絶縁膜を貫通して複数のソース領域上を渡る溝内に構成された共通ソース線コンタクトと、前記第１および第２層間絶縁膜を貫通した複数のドレイン領域上のホール内にそれぞれ構成されたドレインコンタクトと、前記共通ソース線コンタクト周辺において前記第１および第２層間絶縁膜間に介在して形成された第１ストッパ部と前記ドレインコンタクト周辺において前記第１および第２層間絶縁膜間に介在して形成された第２ストッパ部とを備え前記第２層間絶縁膜との間でエッチング選択性を備えたエッチングストッパ膜であって、前記第１ストッパ部は前記第２ストッパ部よりも高い位置に構成されたエッチングストッパ膜とを備えたことを特徴としている。
【０００８】
本発明の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を複数に分断する工程と、前記複数のゲート電極両脇のソース／ドレイン領域上に位置して前記ゲート電極の分断領域内に第１層間絶縁膜を形成する工程と、前記ソース／ドレイン領域上の第１層間絶縁膜上に位置調整膜を形成する工程と、前記ドレイン領域側の第１層間絶縁膜上の位置調整膜を除去する工程と、前記ドレイン側の第１層間絶縁膜の上面上に直接エッチングストッパ膜を形成する工程であって、前記ソース側の位置調整膜上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜について前記ドレイン側にホールを形成し、前記第２層間絶縁膜について前記ソース側に溝を前記エッチングストッパ膜が露出するまで形成する工程と、前記エッチングストッパ膜および前記第１層間絶縁膜に前記半導体基板の表面が露出するまで前記ホールおよび前記溝を同時に形成する工程とを備えたことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、ジャンクションリーク電流の発生を抑制できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施形態についてＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
【００１１】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路を示している。
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に構成されている。このＮＡＮＤセルユニットＵＣは、２個（複数）の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。
【００１２】
図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。
【００１３】
図２は、メモリセル領域の一部のレイアウトパターンを示している。この図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。選択ゲート線ＳＧＬ１とアクティブエリアＳａとの平面的な交差領域には選択ゲート電極ＳＧＤが構成されている。選択ゲート線ＳＧＬ２とアクティブエリアＳａとの平面的な交差領域には選択ゲート電極ＳＧＳが構成されている。ワード線ＷＬとアクティブエリアＳａとの平面的な交差領域にはメモリセルゲート電極ＭＧが構成されている。
【００１４】
選択ゲートトランジスタＴｒｓ１のドレイン領域２ａ（図５（ｂ）参照）上にはドレインコンタクトとしてビット線コンタクトＣＢａ、ＣＢｂが構成されており、これらのビット線コンタクトＣＢａ、ＣＢｂは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。ビット線コンタクトＣＢａ、ＣＢｂは、選択ゲート線ＳＧＬ１−ＳＧＬ１間においてＸ方向に離間したそれぞれのアクティブエリアＳａ上にジグザグ、千鳥足状に配設されている。
【００１５】
また、選択ゲートトランジスタＴｒｓ２はソース領域２ｂ（図５（ａ）参照）を介して図１中Ｘ方向に延びる共通ソース線コンタクトＣＳＬに接続されている。共通ソース線コンタクトＣＳＬは、選択ゲート線ＳＧＬ２−ＳＧＬ２間に位置してＸ方向に沿って延伸している。
【００１６】
図３は、ビット線の延伸方向を模式的に示している。この図３に示すように、ビット線ＢＬは、ビット線コンタクトＣＢａ、ＣＢｂの上で且つアクティブエリアＳａの上方に位置してそれぞれ構成されている。尚、図３中の共通ソース線コンタクトＣＳＬはビット線ＢＬに構造的に接続されていない。
【００１７】
図４（ａ）は、図２中のＡ−Ａ線に沿うソース側の模式的な縦断面図を示しており、図４（ｂ）は、図２中のＢ−Ｂ線に沿うドレイン側の模式的な縦断面図を示している。また図５は、図２中のＣ−Ｃ線に沿ってセルユニットの模式的な縦断面図を示している。
【００１８】
図４（ａ）、図４（ｂ）に示すように、第１導電型（Ｐ型）の半導体基板２にはＹ方向に沿って複数の素子分離溝３が形成されており、アクティブエリアＳａをＸ方向に複数に区画している。これらのアクティブエリアＳａは、半導体基板２の表層に形成されたドレイン領域２ａおよびソース領域２ｂ、並びに当該ドレイン領域２ａおよびソース領域２ｂ間に挟まれたチャネル領域（符号なし）を含む領域を示している。素子分離溝３内には素子分離絶縁膜４が埋込まれている。素子分離絶縁膜４は例えばシリコン酸化膜により形成されている。
【００１９】
図４（ａ）に示すソース側（共通ソース線コンタクトＣＳＬの形成領域側）においては、第１導電型とは逆導電型の第２導電型（Ｎ型）の不純物拡散領域となるソース領域２ｂが半導体基板２の表層に形成されており、当該ソース領域２ｂはＸ方向に素子分離絶縁膜４を挟んで複数互いに離間して等間隔で並設されている。素子分離絶縁膜４はその上面がアクティブエリアＳａの上面よりも下方に位置し且つソース領域２ｂの最下端よりも上方に位置して形成されている。
【００２０】
図４（ａ）に示すように、Ｘ方向に離間した複数のソース領域２ｂ上には１つの共通ソース線コンタクトＣＳＬが構成されている。この共通ソース線コンタクトＣＳＬは、例えばタングステン（Ｗ）などの金属層を含んで構成されており、その下端がソース領域２ｂの最下端よりも上方に位置して形成されている。共通ソース線コンタクトＣＳＬは、素子分離絶縁膜４の上面上、複数のソース領域２ｂの上側面上、上面上に渡り直接接触して形成されている。
【００２１】
また、図４（ｂ）に示すドレイン側（ビット線コンタクトＣＢａ、ＣＢｂの形成領域側）においては、第２導電型（Ｎ型）の不純物導入領域、不純物拡散領域となるドレイン領域２ａが半導体基板２の表層に形成されており、当該ドレイン領域２ａはＸ方向に素子分離絶縁膜４を挟んで複数互いに離間して等間隔で並設されている。素子分離絶縁膜４はその上面がアクティブエリアＳａの上面よりも下方に位置し且つドレイン領域２ａの下端よりも上方に位置して形成されている。
【００２２】
Ｘ方向に離間した複数のアクティブエリアＳａ上には１つおきにビット線コンタクトＣＢａが形成されている。これらのビット線コンタクトＣＢａは、例えばタングステン（Ｗ）などの金属層を含んで構成されている。尚、図４（ｂ）には図示していないが、ビット線コンタクトＣＢｂも、ビット線コンタクトＣＢａが形成されていない複数のアクティブエリアＳａ上に１つおきに形成されており、ビット線コンタクトＣＢｂと同様に例えばタングステン（Ｗ）などの金属層を含んで構成されている。
【００２３】
図４（ｂ）は、特にＸ方向にアライメントずれを生じた場合のビット線コンタクトＣＢａの形成状態を模式的に表している。この図４（ｂ）に示すように、ビット線コンタクトＣＢａは、そのＸ方向中心がアクティブエリアＳａのＸ方向中央よりもＸ方向に寸法δだけずれた状態で形成されている。半導体基板２の表層に形成されるドレイン領域２ａの上面はほぼ平坦に形成されるものの、ビット線コンタクトＣＢａ形成側のドレイン領域２ａの上側面は湾曲して形成され、ビット線コンタクトＣＢａはドレイン領域２ａの上側部および当該ドレイン領域２ａの脇に位置する素子分離絶縁膜４の上側部に沿って形成されている。
【００２４】
図５に示すように、半導体基板２（例えばｐ型のシリコン基板）の表層にはウェル（図示せず）が形成され当該半導体基板２の上面上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５の上面上には、互いに離間して２つ（複数）のゲート電極ＳＧＤ、ＳＧＳが形成されている。また、２つの選択ゲート電極ＳＧＤ−ＳＧＳ間においては、半導体基板２の上面上にゲート絶縁膜５が形成されており、当該ゲート絶縁膜５の上面上には互いに離間して複数（例えば３２個、６４個）のメモリセルゲート電極ＭＧが形成されている。尚、半導体基板２はｎ型シリコン基板であっても良い。
【００２５】
メモリセルゲート電極ＭＧは、浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧが積層されることにより構成されている。また、選択ゲート電極ＳＧＤ、ＳＧＳは、メモリセルゲート電極ＭＧの構成材料と同様の材料でほぼ同様の構造をなしているが、ゲート間絶縁膜７の中央に開口が形成されており、当該開口を通じて浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとが一体形成されたゲート電極として構成されている。
【００２６】
浮遊ゲート電極ＦＧは、例えば多結晶シリコン層６により構成されており電荷蓄積層として機能する。ゲート間絶縁膜７は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）により形成されている。尚、ＯＮＯ膜の成膜前後にラジカル窒化処理を施すことによりＮＯＮＯＮ膜（シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜）として形成されていても良いし、アルミナを含有した膜により形成されていても良い。制御ゲート電極ＣＧは、例えば多結晶シリコン層８および当該多結晶シリコン層８の上部がコバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）などの何れか一種類の金属によってシリサイド化されたシリサイド層９を積層した構造をなしている。尚、制御ゲート電極ＣＧはポリゲートに適用しても良いし、金属ゲートに適用しても良い。
【００２７】
これらのメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧＤ、ＳＧＳは、層６〜９がＹ方向に複数に分断されることによって構成されている。メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧＤ、ＳＧＳのＹ方向脇には半導体基板２の表層に位置して不純物導入層、不純物拡散層となるソース／ドレイン領域２ａ〜２ｃが形成されている。尚、これらのソース／ドレイン領域２ａ〜２ｃは、第２導電型（Ｎ型）の不純物が導入拡散されている領域を示しているが、図面中の表記では、選択ゲート電極ＳＧＤ−ＳＧＤ間に位置した半導体基板２の表層領域をドレイン領域２ａとし、選択ゲート電極ＳＧＳ−ＳＧＳ間に位置した半導体基板２の表層領域をソース領域２ｂとし、選択ゲート電極ＳＧＳ−ＭＧ間、ＳＧＤ−ＭＧ間、ＭＧ−ＭＧ間に位置した半導体基板２の表層領域をソース／ドレイン領域２ｃとしている。
【００２８】
シリコン酸化膜１０が、各ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの両側面に沿って側壁絶縁膜として形成されている。また、このシリコン酸化膜１０は、隣り合うゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間において半導体基板２の表面上に沿って形成されている。本実施形態では、隣り合うゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間において半導体基板２の上面上に直接シリコン酸化膜１０が形成されている実施形態を示すが、半導体基板２の上面上にゲート絶縁膜５が形成され、当該ゲート絶縁膜５の上面上にシリコン酸化膜１０が形成されていても良い。
【００２９】
シリコン酸化膜１１が、各ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間のシリコン酸化膜１０の内側に絶縁膜として埋込み形成されている。シリコン酸化膜１０、１１は、その上面（上端）がシリサイド層９の上面より下方に位置し且つゲート間絶縁膜７の上面より上方に位置して形成されている。このシリコン酸化膜１１は、それぞれ隣接する選択ゲート電極ＳＧＤ−ＳＧＤ間、ＳＧＳ−ＳＧＳ間においては、各選択ゲート電極ＳＧＤ、ＳＧＳの側壁面に沿ってシリコン酸化膜１０が介在して形成されているが、そのＹ方向幅が下側よりも上側が細くなるようにスペーサ状に加工形成されている。
【００３０】
選択ゲート電極ＳＧＳのソース領域２ｂ側の脇には隣接するブロックの選択ゲート電極ＳＧＳとの間に、前述した共通ソース線コンタクトＣＳＬが構成されている。この共通ソース線コンタクトＣＳＬは、選択ゲート電極ＳＧＳ−ＳＧＳの中央付近に位置して構成されている。共通ソース線コンタクトＣＳＬは、半導体基板２の上面上から上方に延伸すると共に掲載面と奥行方向に直方柱状に形成されている。選択ゲート電極ＳＧＤのドレイン領域２ａ側の脇には隣接するブロックの選択ゲート電極ＳＧＤとの間に、何れか一方の選択ゲート電極ＳＧＤの片側に寄った状態でビット線コンタクトＣＢａが形成されている。このビット線コンタクトＣＢａは、半導体基板２の上面上から上方に延伸し例えば円柱状または楕円柱状に形成されている。
【００３１】
共通ソース線コンタクトＣＳＬの脇には半導体基板２の上面上に下層側から絶縁膜１２〜１７が順に積層されている。言いかえると、共通ソース線コンタクトＣＳＬは、絶縁膜１２〜１７を貫通するように形成されている。他方、ビット線コンタクトＣＢａの脇には半導体基板２の上面上に下層側から絶縁膜１２〜１４、１６、１７が順に積層されている。言いかえると、ビット線コンタクトＣＢａは、絶縁膜１２〜１４、１６、１７を貫通するように形成されている。
【００３２】
シリコン酸化膜１２は、半導体基板２の上面上に沿って形成されていると共に、隣接する選択ゲート電極ＳＧＤ−ＳＧＤ間、ＳＧＳ−ＳＧＳ間に対向した絶縁膜１１の外側面上に沿って形成されている。シリコン窒化膜１３は、半導体基板２の上面上に沿ったシリコン酸化膜１２の上面上および内側面上に沿って形成されており、不純物通過抑制用のバリア膜として機能すると共に、エッチングストッパとしても機能する。ＢＰＳＧ（Boro-phospho silicate glass）膜１４が、シリコン窒化膜１３の内側に層間絶縁膜として埋込み形成されている。
【００３３】
絶縁膜１２〜１４は、その形成状態を共通ソース線コンタクトＣＳＬの周辺とビット線コンタクトＣＢａの周辺とで比較すると、その上面位置が共通ソース線コンタクトＣＳＬの周辺よりもビット線コンタクトＣＢａの周辺において低く形成されている。
【００３４】
シリコン酸化膜１５が、シリコン酸化膜１０、１１の上面上、選択ゲート電極ＳＧＳの全上面上、メモリセルゲート電極ＭＧの全上面上、選択ゲート電極ＳＧＤの一部上面上に直接渡って形成されている。このシリコン酸化膜１５は位置調整膜として機能する。図５に示す断面においては、シリコン酸化膜１５は、隣接して対向する選択ゲート電極ＳＧＤ−ＳＧＤの一部上面上には形成されておらず、代わりにシリコン窒化膜１６が形成されている。
【００３５】
シリコン窒化膜１６は、シリコン酸化膜１５の上面上に形成されておりストッパ膜として機能する。ビット線コンタクトＣＢａの周辺領域においては、このシリコン窒化膜１６は、隣接する選択ゲート電極ＳＧＤ−ＳＧＤの上側面間においてシリコン酸化膜１０〜１２、１４、およびシリコン窒化膜１３の上に形成されている。
【００３６】
共通ソース線コンタクトＣＳＬの周辺領域において、シリコン酸化膜１５が絶縁膜１０〜１４の上面上に形成されており、さらに、絶縁膜１０〜１４の上面がビット線コンタクトＣＢａの周辺領域よりも共通ソース線コンタクトＣＳＬの周辺領域において低く形成されている。このため、ビット線コンタクトＣＢａの周辺領域とソース線コンタクトＣＳＬの周辺領域とを比較すると、シリコン窒化膜１６は、シリコン酸化膜１５の膜厚分と絶縁膜１０〜１４の成膜高さの違い分とを加算した膜厚分だけビット線コンタクトＣＢａの周辺領域において低い位置に形成されている。
【００３７】
共通ソース線コンタクトＣＳＬの周辺領域におけるシリコン窒化膜１６ｂ（ストッパ部に相当）の上面高さＨ１と、ビット線コンタクトＣＢａの周辺領域におけるシリコン窒化膜１６ａ（ストッパ部に相当）の上面高さＨ２とを比較すると、高さＨ１が高さＨ２よりも高い。
【００３８】
シリコン窒化膜１６の上面上には直接シリコン酸化膜１７が層間絶縁膜として形成されている。このシリコン酸化膜１７は、例えばｄ−ＴＥＯＳにより形成されている。シリコン窒化膜１６は、シリコン酸化膜１７を異方性エッチング処理するときのストッパ膜として機能するが当該ストッパ膜の高さ位置を調整することで、共通ソース線コンタクトＣＳＬ用の溝とビット線コンタクトＣＢａ用のホールとを同時に開口する場合の深さ位置を調整できるようになる。
【００３９】
上記したＮＡＮＤ型フラッシュメモリ装置のメモリセル領域内の構造の製造工程について説明する。尚、本実施形態に係る特徴部分について主に説明し、その前後工程の説明は省略する。本発明の課題を解決できれば、一般的な工程であれば付加しても良いし、必要に応じて省いても良いし、工程を入れ替えても良い。
【００４０】
尚、図６〜図８は、メモリセルゲート電極周辺における一製造段階の断面図を模式的に示している。また、図９、図１０は、ビット線コンタクト形成領域周辺または共通ソース線コンタクト形成領域周辺における一製造段階の斜視図を模式的に示しており、図１１〜図２２は、それぞれ一製造段階について図５に対応した断面図を模式的に示している。
【００４１】
図６に示すように、半導体基板２の表層にウェル、チャネル領域形成のためのイオン注入を行い、半導体基板２上にゲート絶縁膜５として例えばシリコン酸化膜を熱酸化処理によって形成し、その上に、浮遊ゲート電極ＦＧ用の非晶質シリコンをＬＰ−ＣＶＤ法により堆積する。尚、浮遊ゲート電極ＦＧ用の非晶質シリコンは、後の熱処理で多結晶化するため、図６以降の図面には多結晶シリコン層６として符号を付しており、後の説明では多結晶シリコン層６として説明する。
【００４２】
次に、多結晶シリコン層６上にマスク材（図示せず）を形成しリソグラフィ技術によりパターンニングし、図７に示すように、Ｙ方向に沿うと共にＸ方向に離間して複数の素子分離溝３を形成し、当該素子分離溝３内に素子分離絶縁膜４を埋込む。このとき、素子分離絶縁膜４は、その上面が多結晶シリコン層６の上面より下方で且つゲート絶縁膜５の上面より上方に位置するように形成する。
【００４３】
次に、図８に示すように、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜による積層膜）からなるゲート間絶縁膜７、制御ゲート電極ＣＧ用の非晶質シリコン、ゲート加工用のマスク材としてシリコン窒化膜１８を順次堆積する。尚、制御ゲート電極ＣＧ用の非晶質シリコンは、後の熱処理で多結晶化するため、図８以降の図面には、多結晶シリコン層８として符号を付しており、後の説明では多結晶シリコン層８として説明する。また、ゲート間絶縁膜７は、ＯＮＯ膜の成膜前後にラジカル窒化処理を施すことでＮＯＮＯＮ膜としても良いし、アルミナを含有する膜により形成しても良い。図９は、この製造段階における斜視図を模式的に示している。
【００４４】
次に、シリコン窒化膜１８の上にレジスト（図示せず）をパターンニングし、図１０に示すように、ＲＩＥ法によりシリコン窒化膜１８、多結晶シリコン層８、ゲート間絶縁膜７、多結晶シリコン層６、必要に応じてゲート絶縁膜５を順次異方性エッチング処理することで選択ゲート電極ＳＧＤ、ＳＧＳ、メモリセルゲート電極ＭＧを構成する層６〜８を複数に分断する。この図１０に示すように、素子分離絶縁膜４は、隣り合うアクティブエリアＳａ−Ｓａ間の中央部分が凹むように形成される。
【００４５】
図１１は、この製造段階におけるＣ−Ｃ線に沿う断面を模式的に示している。この、図１１に示すように、選択ゲート電極ＳＧＤ、ＳＧＳ用の多結晶シリコン層６、８は、ゲート間絶縁膜７に形成された開口を通じて構造的および電気的に接続して構成されている。これは、多結晶シリコン層８を厚く堆積する前にゲート間絶縁膜７上に非晶質シリコンを薄く堆積し、その後ＲＩＥ(Reactive Ion Etching)法により選択ゲート電極ＳＧＤ、ＳＧＳの形成領域に孔を設けた後、多結晶シリコン層８を厚く堆積しているためである。
【００４６】
次に、図１２に示すように、各膜６、７、８、１８の側壁に沿ってシリコン酸化膜１０を形成し、ソース／ドレイン領域２ａ、２ｂ、２ｃ形成用の低濃度不純物をイオン注入する。この不純物は後の熱処理によって活性化される。図１２以降の図面には、ドレイン領域２ａに導入される低濃度の不純物導入領域を領域２ｂａとし、ソース領域２ｂに導入される低濃度の不純物導入領域を領域２ｂａとして示している。尚、不純物導入領域２ａａはドレイン領域２ａの一部を示し、不純物導入領域２ｂａはソース領域２ｂの一部を示している。
【００４７】
次に、図１３に示すように、各積層膜６〜８、１８の間にシリコン酸化膜１１をＬＰ−ＣＶＤ法により堆積し、シリコン酸化膜１１をＲＩＥ法によりエッチング処理することで、各積層膜６〜８、１８の間のシリコン酸化膜１１の上面を落とし込むと共に隣接する選択ゲート電極ＳＧＤ−ＳＧＤ間のシリコン酸化膜１１をＬＤＤ（Lightly Doped Drain）形成のためのスペーサ１１ａとして加工し、当該スペーサ１１ａをマスクとしてソース／ドレイン領域２ａ、２ｂにコンタクトをとるための高濃度の不純物をイオン注入する。この不純物は後の熱処理によって活性化される。図１３以降の図面には、ドレイン領域２ａに導入される低濃度の不純物導入領域を領域２ａｂとして示しており、ソース領域２ｂに導入される高濃度の不純物導入領域を領域２ｂｂとして示している。尚、不純物導入領域２ｂｂはソース領域２ｂの一部を示し、不純物導入領域２ａｂはドレイン領域２ａの一部となる。
【００４８】
次に、図１４に示すように、シリコン酸化膜１２、シリコン窒化膜１３をライナー状に順に形成した後、ＢＰＳＧ膜１４を堆積し、シリコン窒化膜１３をストッパとしてＢＰＳＧ膜１４をＣＭＰ法により平坦化処理することで、共通ソース線コンタクトＣＳＬの形成領域、ビット線コンタクトＣＢａ、ＣＢｂの形成領域、および、その周辺領域においてシリコン窒化膜１３の内側にＢＰＳＧ膜１４を埋込み形成する。
【００４９】
次に、図１５に示すように、ＲＩＥ法によりシリコン窒化膜１３、１８、シリコン酸化膜１１、１２、１４をエッチング処理し、多結晶シリコン層８の上面を露出させ、露出表面の自然酸化膜等を剥離して清浄化しコバルト等の金属をスパッタ技術により形成し、ランプアニール処理と未反応の金属剥離処理とを繰り返し行うことによって、多結晶シリコン層８の上にシリサイド層９を形成することで、ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの電気的構成を完成させる。
【００５０】
次に、図１６に示すように、ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの上面上、並びに、ゲート電極ＭＧ−ＭＧの上部間、ゲート電極ＳＧＤ−ＳＧＤの上部間、ゲート電極ＳＧＳ−ＳＧＳの上部間、ゲート電極ＭＧ−ＳＧＤの上部間、ゲート電極ＭＧ−ＳＧＳの上部間にＴＥＯＳガスを用いて例えば５０ｎｍ程度のシリコン酸化膜１５をＬＰ−ＣＶＤ法により形成する。これにより、シリコン酸化膜１５が隣り合うゲート電極ＭＧ−ＭＧの上部間に埋め込まれることになり隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制できる。
【００５１】
次に、図１７に示すように、レジスト１９を塗布し、リソグラフィ技術によりビット線コンタクトＣＢａ、ＣＢｂの形成領域およびその周辺領域となる選択ゲート電極ＳＧＤ−ＳＧＤ間（選択ゲート線ＳＧＬ１−ＳＧＬ１間）に開口１９ａを形成するようにパターンニングし、開口１９ａの形成領域以外についてはレジスト１９でカバーする。次に、レジスト１９をマスクとしてＲＩＥ法によりシリコン酸化膜１５の上部をエッチング処理する。この処理によってＢＰＳＧ膜１４の上部も若干除去される。尚、ＢＰＳＧ膜１４の上部の除去処理は必要に応じて行えばよい。また、本実施形態では、図１７に示すように、選択ゲート電極ＳＧＤの一部上面上、一部上側面上が露出するようにエッチング処理しているが、ビット線コンタクトＣＢａ、ＣＢｂの形成領域が含まれていれば必ずしも露出して処理する必要はない。
【００５２】
次に、図１８に示すように、レジスト１９をアッシング処理等により剥離し、ＬＰ−ＣＶＤ法により５０ｎｍ程度でシリコン窒化膜１６を形成する。このシリコン窒化膜１６は、ソース領域２ｂ側においては、シリコン酸化膜１５の上面上に沿って形成される。ドレイン領域２ａ側においては、シリコン窒化膜１６は、特に選択ゲート電極ＳＧＤ−ＳＧＤ間においてシリコン酸化膜１１ａ、１２、シリコン窒化膜１３、ＢＰＳＧ膜１４の上面上、一対の選択ゲート電極ＳＧＤ、ＳＧＤ上におけるビット線コンタクトＣＢａ、ＣＢｂ形成領域側の一部上面および上側面、ビット線コンタクトＣＢａ、ＣＢｂの形成領域を挟んで対向するシリコン酸化膜１５の側面にそれぞれ沿って形成される。
【００５３】
シリコン窒化膜１６は、ビット線コンタクトＣＢａ、ＣＢｂの形成領域側（選択ゲート電極ＳＧＤ−ＳＧＤ間）よりも共通ソース線コンタクトＣＳＬの形成領域側（選択ゲート電極ＳＧＳ−ＳＧＳ間）がより高い位置（図１８の高さＨ１、Ｈ２参照）に成膜される。これは、シリコン窒化膜１６が、シリコン酸化膜１５およびＢＰＳＧ膜１４の上部の除去領域分だけ異なる高さに形成されるためである。
【００５４】
次に、図１９に示すように、プラズマＣＶＤ法によりシリコン酸化膜１７を例えば３００ｎｍ程度、層間絶縁膜として堆積する。次に、図２０に示すように、レジスト１９を塗布し当該レジスト１９をパターンニングする。このレジスト１９の開口領域は共通ソース線コンタクトＣＳＬの形成領域、ビット線コンタクトＣＢａ、ＣＢｂの形成領域であり、それぞれＸ方向に沿う溝、千鳥足状のホールによって形成される。
【００５５】
次に、図２１に示すように、ＲＩＥ法によりシリコン窒化膜１６の上面に至るまでシリコン酸化膜１７を異方性エッチング処理し選択ゲート電極ＳＧＤ−ＳＧＤ間にホールＤＨを形成すると同時に選択ゲート電極ＳＧＳ−ＳＧＳ間にトレンチ（溝）ＳＨを形成し、一旦ストップする。このエッチング条件は、シリコン窒化膜に対してシリコン酸化膜のエッチング選択性が高い条件に設定される。一旦ストップする理由は、トレンチＳＨの形成工程とホールＤＨの形成工程とのエッチングレートの違いを予め考慮するためである。図２１に示す製造段階において、シリコン窒化膜１６よりも下側に位置するエッチング対象膜（ＢＰＳＧ膜１４等）は、そのエッチング対象膜厚が共通ソース線コンタクトＣＳＬ側では比較的厚く、ビット線コンタクトＣＢａ、ＣＢｂ側では比較的薄く形成されている。
【００５６】
次に、図２２に示すように、加工条件を変更し、半導体基板２の上面に至るようにＲＩＥ法によりホールＤＨおよびトレンチＳＨを同時に形成する。ほぼ同様の寸法幅、寸法径のトレンチＳＨとホールＤＨとを同時に形成する場合、トレンチＳＨの形成領域では比較的エッチングレートが高く、ホールＤＨの形成領域では比較的エッチングレートが低い。また、この２段階目のエッチング処理では、シリコン窒化膜１６をエッチング処理する必要があるため、対シリコンの選択比を十分に確保可能な加工条件に調整することが困難であり、半導体基板２も同時に削られることになる。
【００５７】
しかし図２２に示すように、ＲＩＥ法により処理時間を調整してホールＤＨおよびトレンチＳＨを同時に形成すると、選択ゲート電極ＳＧＳ−ＳＧＳ間に形成されるトレンチＳＨの半導体基板２表面に対する深さと、選択ゲート電極ＳＧＤ−ＳＧＤ間に形成されるホールＤＨの半導体基板２表面に対する深さとを、ほぼ同一の深さに調整できる。
【００５８】
図２３（ａ）および図２３（ｂ）は、この時点におけるソース領域２ｂ側のトレンチＳＨ、ドレイン領域２ａ側のホールＤＨの形成状態を図４に対応して模式的に示している。これらの図２３（ａ）および図２３（ｂ）に示すように、ソース領域２ｂ側およびドレイン領域２ａ側において加工段差をほぼ同一に形成することができるようになる。これによりエッチングレート差を解消することができる。
【００５９】
次に、図４に示すように、ホールＤＨ内およびトレンチＳＨ内にバリアメタル、タングステンなどの金属層を形成することでビット線コンタクトＣＢａ、ＣＢｂを形成すると同時に共通ソース線コンタクトＣＳＬを形成する。バリアメタルにはチタン（Ｔｉ）等の材料が用いられるが、バリアメタルによってシリコン基板２のシリサイド化が行われると、前段階のトレンチＳＨ、ホールＤＨの形成深さによっては、ソース／ドレイン領域２ａ、２ｂの拡散層の深い位置までシリサイド反応が促進されてしまい、ジャンクションリーク電流の発生が妨げられない。
【００６０】
本実施形態では、エッチング深さをドレイン領域２ａ側とソース領域２ｂ側とでほぼ同一に調整できるため、エッチング調整時間などを調整することで、シリサイド化反応深さを制限することができ、ジャンクションリーク電流の発生を抑制することができる。尚、２段階目のエッチング処理において、ソース領域２ｂ側の半導体基板２の削れ深さとドレイン領域２ａ側の半導体基板２の削れ深さとを一致させることが望ましいが、この調整は、シリコン酸化膜１５の成膜膜厚を変更することによって容易に調整することができる。この後の工程は、上層側のビット線ＢＬを形成する工程等に移行するため、その説明を省略する。
【００６１】
本実施形態によれば、シリコン窒化膜１６が、共通ソース線コンタクトＣＳＬの周辺（周囲）領域においてソース領域２ｂの上方に位置して形成されると共に、ビット線コンタクトＣＢａ、ＣＢｂ周辺（周囲）においてドレイン領域２ａの上方に位置して形成されており、共通ソース線コンタクトＣＳＬ周辺のストッパ部となるシリコン窒化膜１６ｂの形成高さＨ１が、ビット線コンタクトＣＢａ、ＣＢｂ周辺のストッパ部となるシリコン窒化膜１６ａの形成高さＨ２よりも高い位置に形成されているため、異方性エッチング時の半導体基板２の表面に対する深さをほぼ同一に調整することができ、エッチング時間を調整することでジャンクションリーク電流の発生を抑制できる。
【００６２】
また、ＢＰＳＧ膜１４をドレイン領域２ａ側およびソース領域２ｂ側に成膜した後、当該ＢＰＳＧ膜１４上に位置調整膜としてシリコン酸化膜１５を形成し、ドレイン領域２ａ側のビット線コンタクトＣＢａ、ＣＢｂの形成領域およびその周辺のシリコン酸化膜１５を除去処理し、ソース領域２ｂの上方にＢＰＳＧ膜１４、シリコン酸化膜１５を介してシリコン窒化膜１６を形成すると同時にドレイン領域２ａの上方にＢＰＳＧ膜１４を介してシリコン窒化膜１６を形成し、当該シリコン窒化膜１６の上にシリコン酸化膜１７を形成し、異方性エッチングによりシリコン酸化膜１７にシリコン窒化膜１６が露出するまで溝ＳＨ、ホールＤＨを形成して一旦エッチング処理を停止し、加工条件を切り替えてシリコン窒化膜１６、ＢＰＳＧ膜１４をドレイン領域２ａ側およびソース領域２ｂ側に溝ＳＨ、ホールＤＨを同時に形成している。このため、エッチング深さをドレイン領域２ａ側およびソース領域２ｂ側でエッチング深さをほぼ同一深さに形成することができ、バリアメタル成膜及びシリサイド化の際に拡散層の深い位置まで反応することを防ぐことができ、ジャンクションリークの発生を防止できる。
【００６３】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ＮＡＮＤ型のフラッシュメモリ装置に適用したが、その他、ＮＯＲ型のフラッシュメモリ装置などの半導体記憶装置やその他の半導体装置に適用できる。
半導体基板２は、ｐ型のシリコン基板に限らず、ｎ型のシリコン基板にｐウェルを形成した基板を適用しても良いし他材料の半導体基板を適用しても良い。シリコン酸化膜１２、シリコン窒化膜１３は必要に応じて設ければ良い。シリコン窒化膜１６の上面に至るまでシリコン酸化膜１７にトレンチＳＨ、ホールＤＨを形成するときに、当該トレンチＳＨおよびホールＤＨを同時に形成したが、別工程で形成しても良い。
【００６４】
エッチングストッパ膜としてシリコン窒化膜１６を適用し、層間絶縁膜としてＢＰＳＧ膜１４、ｄ−ＴＥＯＳシリコン酸化膜１７を適用したが、材質はこれらの組み合わせに限られず、互いにエッチング選択性を備えた材質であれば何れの膜を適用しても良い。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態を示す電気的構成図
【図２】要部を模式的に示す平面図
【図３】上層配線であるビット線の形成状態を模式的に示す平面図
【図４】（ａ）は図２のＡ−Ａ線に沿って模式的に示す切断面図、（ｂ）は図２のＢ−Ｂ線に沿って模式的に示す切断面図
【図５】図２のＣ−Ｃ線に沿って模式的に示す切断面図
【図６】一製造段階について模式的に示す切断面図（その１）
【図７】一製造段階について模式的に示す切断面図（その２）
【図８】一製造段階について模式的に示す切断面図（その３）
【図９】一製造段階について模式的に示す斜視図（その１）
【図１０】一製造段階について模式的に示す斜視図（その２）
【図１１】一製造段階について模式的に示す切断面図（その４）
【図１２】一製造段階について模式的に示す切断面図（その５）
【図１３】一製造段階について模式的に示す切断面図（その６）
【図１４】一製造段階について模式的に示す切断面図（その７）
【図１５】一製造段階について模式的に示す切断面図（その８）
【図１６】一製造段階について模式的に示す切断面図（その９）
【図１７】一製造段階について模式的に示す切断面図（その１０）
【図１８】一製造段階について模式的に示す切断面図（その１１）
【図１９】一製造段階について模式的に示す切断面図（その１２）
【図２０】一製造段階について模式的に示す切断面図（その１３）
【図２１】一製造段階について模式的に示す切断面図（その１４）
【図２２】一製造段階について模式的に示す切断面図（その１５）
【図２３】一製造段階について模式的に示す切断面図（その１６）
【符号の説明】
【００６６】
図面中、２は半導体基板、２ａはドレイン領域、２ｂはソース領域、１４はＢＰＳＧ膜（層間絶縁膜）、１６はシリコン窒化膜（エッチングストッパ膜）、１６ａはシリコン窒化膜（ストッパ部）、１６ｂはシリコン窒化膜（ストッパ部）、１７はシリコン酸化膜（層間絶縁膜）、ＣＢａ、ＣＢｂはビット線コンタクト（ドレインコンタクト）、ＣＳＬは共通ソース線コンタクトを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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