(57)【要約】【課題】異なるクロック系統間の電源変動に起因した誤動作を抑制することができる半導体集積回路装置を実現する。【解決手段】本発明の半導体集積回路装置は、第１のクロック信号に基づいて動作する回路ブロックが配置された回路領域１１と、回路領域１１の回路ブロックに電源を供給するために回路領域１１に配設された専用電源配線ＶＤＤ１/ＧＮＤ１と、第１のクロック信号と異なる第２のクロック信号に基づいて動作する回路ブロックが配置された回路領域１２と、回路領域１２の回路ブロックに電源を供給するために回路領域１２に配設された専用電源配線ＶＤＤ２/ＧＮＤ２を有する。【選択図】図１
2010212413.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号に基づいて動作する回路ブロックが配置された第１の回路領域と、
前記第１の回路領域の回路ブロックに電源を供給するために前記第１の回路領域に配設された第１の専用電源配線と、
前記第１のクロック信号と異なる第２のクロック信号に基づいて動作する回路ブロックが配置された第２の回路領域と、
前記第２の回路領域の回路ブロックに電源を供給するために前記第２の回路領域に配設された第２の専用電源配線を有することを特徴とする半導体集積回路装置。
【請求項２】
前記第１のクロック信号は前記第１の回路領域に配置された第１のＰＬＬ回路によって生成され、前記第２のクロック信号は前記第２の回路領域に配置された第２のＰＬＬ回路によって生成されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１の専用電源配線は第１の専用電源ピンに接続され、前記第２の専用電源配線は第２の専用電源ピンに接続されていることを特徴とする請求項１または請求項２のいずれか１項に記載の半導体集積回路装置。
【請求項４】
前記第１および第２の回路領域上に配設された第３の専用電源配線をさらに有し、
前記第１および第２の専用電源配線は下位配線層に形成され、前記第３の専用電源配線は上位配線層に形成されていることを特徴とする請求項１または請求項２のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第１および第２の専用電源配線は前記第３の専用電源配線に接続され、前記第３の専用電源配線が専用電源ピンに接続されていることを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、大規模なシステムＬＳＩなどの半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、システムＬＳＩなどの半導体集積回路装置は大規模化が進み、大容量メモリやアナログ回路などが高速動作する回路とともに多数搭載されるようになってきている。このため、従来の半導体集積回路装置では電源ピンの配置やチップ内部のレイアウト設計が概略以下のように実行されている。チップ周辺には外部とインターフェースする周辺回路が配置され、周辺回路には外部を駆動する大電流のバッファなどが配置される。周辺回路では電源電圧の電圧降下やノイズ問題が発生しないよう必要な電源配線の強化が実施される。電源配線はチップ内部にある内部回路に影響を与えないようチップ内部とは分離され、周辺回路専用の電源ピンが配置される。一方、チップ内部には半導体集積回路装置としての機能が集積された内部回路が配置される。内部回路に電源を供給する電源配線は、周辺回路用の電源配線とは分離され、チップ内部の消費電力に基づいて内部回路専用に配設される。チップ周辺にはチップ内部専用の電源ピンが必要な数だけ配置され、チップ内部に電源を供給している。さらに、内部回路において、例えばデジタル処理部とアナログ処理部などのように電源電圧が異なる電源系統が必要な場合には、チップ内部でそれぞれの電源配線が配設される（例えば、「特許文献１」を参照。）。
【０００３】
ところで、従来の半導体集積回路装置では、電源系統ごとの電源配線は分離して配設されるものの、同じ電源電圧の内部回路には共通の電源配線で電源が供給されていた。すなわち、チップ内部が多数のクロック系統で動作しているにもかかわらず、供給する電源電圧が同じであれば電源配線も共通で分離することなくレイアウト設計されていた。また、チップ内部のレイアウト設計にあたっては、チップ内部の平均的な電力解析、つまり、内部回路の静的なタイミング解析に基づく必要電力量により電源配線のレイアウト設計が行われ、内部回路のタイミング設計、解析、およびそれらに基づく良否判定が実行されていた。
【０００４】
しかしながら、実際の半導体集積回路装置では内部回路は動的に動作しているため、従来のような静的なタイミング解析での良否判定では実使用において誤動作してしまう可能性があるという問題があった。すなわち、従来の半導体集積回路装置の内部回路は一般的に多数のＰＬＬ（Phase Locked Loop）回路や多数のクロック系統で動作タイミングがコントロールされ、クロック系統間はそれぞれ異なったタイミングで動作している。にもかかわらず、他のクロック系統からの影響、特に共通の電源配線における電源変動によるタイミング違反に対し、精度よく解析できていないままレイアウト設計の良否判定がなされていたという問題があった。特に、クリテイカルなタイミングで動作している回路ブロックが他の周波数のクロック系統のダイナミックな瞬時の電源降下（平均的に見ていると電源の降下は少ないが瞬間的に非常に大きいという回路構成がある。）の影響を受けてタイミング違反を起こしてしまうことがある。このような誤動作は一般に原因の特定が非常に難しく不良解析に膨大な時間を費やし、ひいては製品開発の遅れや開発コストの上昇を招くこととなる。タイミング解析の精度を高めてこのような誤動作を抑制するためには、電源配線を含めてチップ全体の回路網を抽出し、ダイナミックなシミュレーションを実行する方法も考えられるが、近年におけるシステムＬＳＩなどの大規模化の進展を考慮すれば、それは現実的ではなく不可能と言って良い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−９２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、静的なタイミング解析に起因する誤動作を抑制することができる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１のクロック信号に基づいて動作する回路ブロックが配置された第１の回路領域と、前記第１の回路領域の回路ブロックに電源を供給するために前記第１の回路領域に配設された第１の専用電源配線と、前記第１のクロック信号と異なる第２のクロック信号に基づいて動作する回路ブロックが配置された第２の回路領域と、前記第２の回路領域の回路ブロックに電源を供給するために前記第２の回路領域に配設された第２の専用電源配線を有することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００８】
本発明によれば、異なるクロック系統間の電源変動に起因した誤動作を抑制することができ、高品質の半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体集積回路装置を示すレイアウト図。
【図２】本発明の実施例１に係る半導体集積回路装置における動作の一例を示す波形図。
【図３】本発明の実施例１に係る半導体集積回路装置を示す別のレイアウト図。
【図４】本発明の実施例２に係る半導体集積回路装置を示すレイアウト図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る半導体集積回路装置を示すレイアウト図である。ここでは、主に、チップ上の複数の回路領域とそれにかかわる電源配線をレイアウトイメージで示した。
【００１２】
本発明の実施例１に係る半導体集積回路装置は、３つの内部回路領域１１〜１３、周辺回路領域１４ａ〜１４ｄ（以下、総称して「周辺回路領域１４」ともいう。）、内部回路領域１１〜１３にそれぞれ配設された電源電位（以下、「ＶＤＤ」という。）用の専用電源配線ＶＤＤ１〜ＶＤＤ３、内部回路領域１１〜１３にそれぞれ配設された接地電位（以下、「ＧＮＤ」という。）用の専用電源配線ＧＮＤ１〜ＧＮＤ３、周辺回路領域１４に配設されたＶＤＤ用の専用電源配線ＶＤＤｐおよびＧＮＤ用の専用電源配線ＧＮＤｐ、外部から内部回路領域１１〜１３にＶＤＤを供給するための５つの内部用電源ピン１５１ｂ、１５２ｂ、１５３ａ、１５３ｃ、および１５３ｄ、外部から内部回路領域１１〜１３にＧＮＤを供給するための５つの内部用電源ピン１６１ｂ、１６２ｂ、１６３ａ、１６３ｃ、および１６３ｄ、外部から周辺回路領域１４にＶＤＤを供給するための８つの周辺用電源ピン１５４ａ〜１５４ｄ、および外部から周辺回路領域１４にＧＮＤを供給するための８つの周辺用電源ピン１６４ａ〜１６４ｄを備えている。
【００１３】
内部回路領域１１〜１３は互いに隣接して配置され、これらを取り囲むようにチップ周辺部に周辺回路領域１４が配置されている。ＶＤＤ１およびＧＮＤ１は内部回路領域１１上で２層のメタル配線層を使用してそれぞれ格子状に形成され、ＶＤＤ２およびＧＮＤ２は内部回路領域１２上で２層のメタル配線層を使用してそれぞれ格子状に形成され、ＶＤＤ３およびＧＮＤ３は内部回路領域１３上で２層のメタル配線層を使用してそれぞれ格子状に形成されている。
【００１４】
ＶＤＤｐおよびＧＮＤｐは周辺回路領域１４に内部回路領域１１〜１３を取り囲むように互いに平行に配設され、内部用電源ピン１５１ｂ〜１６３ｄおよび周辺用電源ピン１５４ａ〜１６４ｄは他の信号入出力用ピンとともに周辺回路領域１４の周縁部に沿って並べて配置されている。
【００１５】
内部回路領域１１には、内部高速バスなどに接続され高速動作が要求される回路ブロックが配置され、これらの回路ブロックは、高い周波数の第１のクロック信号（以下、「ＣＬＫ１」という。）に同期して動作し、ＶＤＤ１およびＧＮＤ１から電源の供給を受けている。
【００１６】
ＶＤＤ１は内部回路領域１１に近い周辺回路領域１４ｂに配置された内部用電源ピン１５１ｂに電気的に接続され、ＧＮＤ１は内部用電源ピン１５１ｂの隣に配置された内部用電源ピン１６１ｂに電気的に接続されている。
【００１７】
内部回路領域１２には、高速動作は必要としないが比較的回路規模が大きく動作時の消費電流による電源配線への影響が大きい回路ブロックが配置されている。これらの回路ブロックは、ＣＬＫ１に比べて低い周波数の第２のクロック信号（以下、「ＣＬＫ２」という。）に同期して動作し、ＶＤＤ２およびＧＮＤ２から電源の供給を受けている。
【００１８】
ＶＤＤ２は内部回路領域１２に近い周辺回路領域１４ｂに配置された内部用電源ピン１５２ｂに電気的に接続され、ＧＮＤ２は内部用電源ピン１５２ｂの隣に配置された内部用電源ピン１６２ｂに電気的に接続されている。
【００１９】
内部回路領域１３には、大容量のメモリやアナログ回路などがそれらを制御するための同期回路などとともに配置されている。これらの回路ブロックは、ＣＬＫ２よりさらに低い周波数の第３のクロック信号（以下、「ＣＬＫ３」という。）に同期して動作し、ＶＤＤ３およびＧＮＤ３から電源の供給を受けている。
【００２０】
ＶＤＤ３は内部回路領域１１に近い周辺回路領域１４ａ、１４ｃ、および１４ｄにそれぞれ配置された内部用電源ピン１５３ａ、１５３ｃ、および１５３ｄに電気的に接続され、ＧＮＤ３は内部用電源ピン１５３ａ、１５３ｃ、および１５３ｄのそれぞれ隣に配置された内部用電源ピン１６３ａ、１６３ｃ、および１６３ｄに電気的に接続されている。
【００２１】
周辺回路領域１４には、外部を駆動する大電流のバッファなど外部インターフェース用の回路ブロックが配置されている。このため、動作時の消費電流でＶＤＤｐおよびＧＮＤｐに電圧降下やノイズ問題が発生しないようＶＤＤｐおよびＧＮＤｐが強化され、外部からのＶＤＤｐおよびＧＮＤｐへの電源供給はチップ四囲にそれぞれ２組ずつ配置された計８組の周辺用電源ピン１５４ａ〜１６４ｄで行われている。
【００２２】
このように実施例１では、配置される回路ブロックの動作特性、つまり、動作速度や動作時の消費電流に合わせて専用電源配線ＶＤＤ１〜ＶＤＤ３、ＶＤＤｐ、およびＧＮＤ１〜ＧＮＤ３、ＧＮＤｐ、およびそれらに外部から電源を供給する電源ピン（１５１ｂ〜１６４ｄ）を分離し、それぞれをクロック系統ごとに強化、最適化している。
【００２３】
図２は、本発明の実施例１に係る半導体集積回路装置における動作の一例を示す波形図である。ここでは、一例として、ＣＬＫ１に基づく内部回路領域１１の動作とＣＬＫ２に基づく内部回路領域１２の動作との電源配線を介した相互作用について説明する。
【００２４】
例えば、回路動作は比較的遅いが動作時の消費電流の大きい内部回路領域１２の回路ブロックがＣＬＫ２に同期（図２にＡで示したタイミング。）して動作すると、ＧＮＤ２には大きな電源ノイズが発生する。
【００２５】
従来の半導体集積回路装置のように、クロック系統は異なるが電源電圧が同じという理由で共通の電源配線を使用すると、Ａ点で発生した電源ノイズがＣＬＫ１に基づいて高速動作する内部回路領域１１の回路ブロックの動作に影響を与え誤動作（図２にＢで示したタイミング。）の引き金になる。
【００２６】
これに対し、実施例１では、ＶＤＤ１とＶＤＤ２、ＧＮＤ１とＧＮＤ２がクロック系統（ＣＬＫ１/ＣＬＫ２）ごとに物理的に分離されているので、専用電源配線間の相互作用が十分に抑制され、ＧＮＤ２での電源ノイズにより内部回路領域１１にある回路ブロックに誤動作が引き起こされる可能性はきわめて小さくなっている。
【００２７】
なお、ＣＬＫ１〜ＣＬＫ３は、例えば、図３に示したように、内部回路領域１１〜１３にそれぞれ配置された専用のＰＬＬ回路（ＰＬＬ１〜ＰＬＬ３）で生成する構成が考えられる。
【００２８】
上記実施例１によれば、異なるクロック系統間における電源配線の相互作用による電源変動に起因した誤動作を抑制することができ、高品質の半導体集積回路装置を実現することができる。
【００２９】
また、上記実施例１によれば、不良解析がきわめて難しい誤動作の発生を抑制できるので、製品開発時の開発時間を短縮し、開発コストを低減することができる。
【００３０】
上述の実施例１では、内部回路領域は３つであり、内部回路領域１１〜１３に電源を供給する電源ピンは５組であるとしたが、本発明はこれに限られるものではなく、チップのシステム構成に基づいてそれぞれ最適にレイアウト設計を行うことができる。
【実施例２】
【００３１】
図４は、本発明の実施例２に係る半導体集積回路装置を示すレイアウト図である。ここでは、主に、チップ上の複数の回路領域とそれらにかかわる電源配線をレイアウトイメージで示した。
【００３２】
なお、内部回路領域１１〜１３および周辺回路領域の構成は実施例１と同様であるので、説明は省略し実施例１と同様の符号を用いた。また、図４は専用電源配線にかかわる配線層の構成を示しているが、専用電源配線と各回路ブロック等の位置関係がわかるよう電源ピンおよび回路ブロックの位置を示した。
【００３３】
本発明の実施例２に係る半導体集積回路装置は、上位配線層２１、下位配線層２２、上位配線層２１の内部回路領域１１〜１３に配設されたＶＤＤ用の内部専用電源配線ＶＤＤｉおよびＧＮＤ用の内部専用電源配線ＧＮＤｉ、上位配線層２１の周辺回路領域１４に配設されたＶＤＤ用の周辺専用電源配線ＶＤＤｐおよびＧＮＤ用の周辺専用電源配線ＧＮＤｐ、外部から内部回路領域１１〜１３にＶＤＤを供給するための５つの内部用電源ピン２５１ａ〜２５１ｄ、外部から内部回路領域１１〜１３にＧＮＤを供給するための５つの内部用電源ピン２６１ａ〜２６１ｄ、外部から周辺回路領域１４にＶＤＤを供給するための８つの周辺用電源ピン２５４ａ〜２５４ｄ、および外部から周辺回路領域１４にＧＮＤを供給するための８つの周辺用電源ピン２６４ａ〜２６４ｄを備えている。
【００３４】
上位配線層２１および下位配線層２２はそれぞれ２層のメタル配線層で構成され、上位配線層２１は下位配線層２２の上に形成され、ＶＤＤｉおよびＧＮＤｉはグローバルな内部専用電源配線として上位配線層２１に形成されている。
【００３５】
下位配線層２２の専用電源配線の構造は実施例１と同様であるので、説明は省略する。実施例１との違いは、それぞれの専用電源配線（実施例１のＶＤＤ１〜ＶＤＤ３/ＧＮＤ１〜ＧＮＤ３）が内部用電源ピン２５１ａ〜２５１ｄおよび２６１ａ〜２６１ｄには接続されず、ＶＤＤｉおよびＧＮＤｉに接続されていることである。
【００３６】
ＶＤＤｉおよびＧＮＤｉは内部回路領域１１〜１３に格子状に形成され、ＶＤＤｐおよびＧＮＤｐは周辺回路領域１４に内部回路領域１１〜１３を取り囲むように互いに平行に配設され、内部用電源ピン２５１ａ〜２６１ｄおよび周辺用電源ピン２５４ａ〜２６４ｄは他の信号入出力用ピンとともに周辺回路領域１４の周縁部に沿って並べて配置されている。
【００３７】
ＶＤＤｉは内部用電源ピン２５１ａ〜２５１ｄに電気的に接続され、ＧＮＤｉは内部用電源ピン２６１ａ〜２６１ｄに電気的に接続され、ＶＤＤｐは周辺用電源ピン２５４ａ〜２５４ｄに電気的に接続され、ＧＮＤｐは周辺用電源ピン２６４ａ〜２６４ｄに電気的に接続されている。
【００３８】
このように実施例２では、配置される回路ブロックの動作特性、つまり、動作速度や動作時の消費電流に合わせて下位配線層２２の専用電源配線（実施例１のＶＤＤ１〜ＶＤＤ３/ＧＮＤ１〜ＧＮＤ３）を分離し、それぞれを上位配線層２１のグローバルな電源配線（ＶＤＤｉ/ＧＮＤｉ）に接続している。
【００３９】
上記実施例２によれば、実施例１と同様の効果が得られるばかりでなく、多数のクロック系統がチップに搭載されている場合、もしくは電源ピンの数に制限がある場合でも、専用電源配線（ＶＤＤ１〜ＶＤＤ３/ＧＮＤ１〜ＧＮＤ３）間の相互作用による電源変動に起因した誤動作を最小限に抑制することができ、高品質の半導体集積回路装置を実現することができる。
【００４０】
上述の実施例２では、内部専用電源配線（ＶＤＤｉ/ＧＮＤｉ）に電源を供給する電源ピンは５組であるとしたが、本発明はこれに限られるものではなく、チップのシステム構成、例えば、ＰＬＬ回路によるクロック系統の数や使用可能な内部用電源ピンの数などに基づいてそれぞれ最適にレイアウト設計を行うことができる。
【符号の説明】
【００４１】
１１〜１３  内部回路領域
１４ａ〜１４ｄ  周辺回路領域
１５１ｂ、１５２ｂ、１５３ａ、１５３ｃ、１５３ｄ  内部用電源ピン（ＶＤＤ）
１５４ａ〜１５４ｄ  周辺用電源ピン（ＶＤＤ）
１６１ｂ、１６２ｂ、１６３ａ、１６３ｃ、１６３ｄ  内部用電源ピン（ＧＮＤ）
１６４ａ〜１６４ｄ  周辺用電源ピン（ＧＮＤ）
ＶＤＤ１〜ＶＤＤ３、ＧＮＤ１〜ＧＮＤ３  内部専用電源配線
ＶＤＤｐ、ＧＮＤｐ  周辺専用電源配線
【図１】
2010212413.tif 000003
【図２】
2010212413.tif 000004
【図３】
2010212413.tif 000005
【図４】
2010212413.tif 000006