(57)【要約】【課題】磁性体記憶装置のデータアクセスを高速化する。【解決手段】メモリセル列に対応して配置されるソース線（ＳＬ０−ＳＬ３）を、読出列選択信号（ＣＳＬＲ０，ＣＳＬＲ１）に従ってソース線ドライバ（ＳＬＤＲ０，ＳＬＤＲ１）で駆動する。ワード線（ＷＬ）を選択した状態でビット線に書込電流を流すことができる。従ってワード線を選択状態に維持した状態で連続的にデータの読出および書込を行なうことができ、ページモードなどの高速アクセスが実現される。【選択図】図２
2010027202.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が記憶データに従って抵抗値が設定される可変抵抗素子を有する複数のメモリセルを含むメモリセルアレイ、
列アドレス信号にしたがって前記メモリセルアレイのメモリセル列を選択する列選択手段、
前記メモリセルアレイの前記列選択手段により選択されたメモリセルに結合され、選択メモリセルの記憶データと該選択メモリセルに書込まれて読出された固定値データとに従って前記列よりもビット数の少ない内部読出データを生成する内部読出回路、
データ読出時、前記メモリセルアレイの選択メモリセルの記憶データの前記内部読出回路への読出の後、前記選択メモリセルへ前記固定値データを書込み、該固定値データを書込んだメモリセルを前記内部読出回路へ結合する読出制御回路、
前記内部読出回路からの内部読出データに従って外部読出データを生成して外部へ出力する出力回路、および、
読出モード指示信号に従って前記出力回路を活性化する出力制御回路を備え、前記出力制御回路は、前記内部読出回路の内部データ読出生成動作期間と少なくとも一部の動作期間が重なるように前記出力回路を活性化する、磁性体記憶装置。
【請求項２】
前記内部読出回路の生成する内部読出データと前記出力回路が出力する外部データとはビット数が異なる、請求項１記載の磁性体記憶装置。
【請求項３】
前記出力回路が出力する外部データは、外部から与えられる書込データとビット数が異なる、請求項１記載の磁性体記憶装置。
【請求項４】
前記内部読出回路は２つのサブ回路に分割され、
前記読出制御回路は、前記サブ回路をインタリーブ態様で活性化する、請求項１記載の磁性体記憶装置。
【請求項５】
内部データバスをさらに備え、
前記２つのサブ回路は、前記内部データバスの異なるバス線群に結合される、請求項４記載の磁性体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、磁性体記憶装置に関し、特に、磁性体記憶装置のデータアクセスを高速化するための構成に関する。
【背景技術】
【０００２】
低消費電力でデータを不揮発性的に記憶するメモリとして、薄膜磁性体メモリ（ＭＲＡＭ：マグネティック・ランダム・アクセス・メモリ）が注目を浴びている。
【０００３】
この薄膜磁性体メモリのメモリセルは、データ記憶部に、印加磁界によりその磁化方向が決定される自由磁気層と、磁化方向が印加磁界に左右されず一定の磁化方向を有する固定磁気層と、これらの自由磁気層および固定磁気層の間のバリア絶縁膜とで構成される可変磁気抵抗素子を含む。
【０００４】
自由磁気層と固定磁気層の磁化方向が同じ場合には、このデータの記憶部の電気的抵抗値が最も低く、自由磁気層と固定磁気層の磁化方向が異なる場合には、電気的抵抗値が高くなる。この磁気抵抗効果を利用すれば、メモリセルの自由磁気層および固定磁気層の経路に電流を供給し、その流れる電流量を検知することにより、メモリセルの記憶データの読出を行なうことができる。
【０００５】
データ書込時においては、このメモリセルに対応して互いに直交して配置されるデジット線およびビット線に電流を流し、これらのデジット線およびビット線を流れる電流がそれぞれ誘起する磁界の合成磁界により、自由磁気層の磁化方向を設定する。合成磁界の磁化方向を書込データに応じて設定することにより、自由磁気層の磁化方向を、書込データに従って抵抗の高い状態および抵抗の低い状態に設定することができる。
【０００６】
このようなＭＲＡＭの基本構成および動作は、非特許文献１（ＩＳＳＣＣ２０００講演番号ＴＡ−７．２）、非特許文献２（ＩＳＳＣＣ２０００講演番号ＴＡ−７．３）、非特許文献３（ＩＳＳＣＣ２００１講演番号７．６）に示されている。
【０００７】
これらの非特許文献に示されるＭＲＡＭにおいては、メモリセルが、１個の読出選択トランジスタと、１個のＭＴＪ（マグネティック・トンネル・ジャンクション）素子とで構成される。
【０００８】
このようなＭＲＡＭにおいて消費電力を低減するために、読出用トランジスタが接続するソース線と可変抵抗素子が接続されるビット線とを、同一電圧レベルにプリチャージし、選択列のビット線およびソース線をそれぞれ内部データ線および接地線に接続する構成が、特許文献１（特開２００２−３４３０７７号公報）に示されている。
【０００９】
ＭＲＡＭセルは、磁気抵抗効果を利用してデータを記憶しており、高抵抗状態と低抵抗状態の抵抗値の比が十分大きいことが、データを正確に読出すために要求される。メモリセルの磁化特性などが製造時のパラメータなどのばらつきによりばらついた場合、可変磁気抵抗素子の抵抗値も同様ばらつく。このような場合、ダミーセルなどの参照メモリセルの抵抗値との比較でデータを読出した場合、正確なデータ読出が保証されない。そこで、セルフリファレンス方式と呼ばれる以下のようなデータ読出方式が提案されている。選択メモリセルのデータを読出して保持する。次いで、この選択メモリセルにたとえば“０”の固定値を書込み、再びこの選択メモリセルから書込んだ固定値データを読出し、先の保持された読出データとこの新たに読出された固定値データとの比較を行なって内部読出データを生成する。同一のメモリセルに固定値データが書込まれており、読出した固定値データには、元の記憶データと同じ方向の抵抗値変動の影響が現われており、両者を比較することにより、この影響を相殺して、データを読出す。
【００１０】
このようなセルフリファレンス方式のＭＲＡＭは、特許文献２（特開２００２−２６９９６８号公報）、非特許文献４（ＩＳＳＣＣ２００３講演番号１６．１）、および非特許文献５（ＩＳＳＣＣ２００３講演番号１６．２）に示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−３４３０７７号公報
【特許文献２】特開２００２−２６９９６８号公報
【非特許文献】
【００１２】
【非特許文献１】ＩＳＳＣＣ２０００講演番号ＴＡ−７．２
【非特許文献２】ＩＳＳＣＣ２０００講演番号ＴＡ−７．３
【非特許文献３】ＩＳＳＣＣ２００１講演番号７．６
【非特許文献４】ＩＳＳＣＣ２００３講演番号１６．１
【非特許文献５】ＩＳＳＣＣ２００３講演番号１６．２
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＭＲＡＭセルアレイにおいては、メモリセルが行列状に配列される。１トランジスタ・１ＭＴＪ（またはＴＭＲ（トンネル・マグネット・レジスティブ））素子型のメモリセル構造においては、メモリセル各行に対応してワード線およびデジット線が配設され、メモリセル各列に対応してビット線およびソース線が配設される。ワード線には、対応の行のメモリセルの読出選択トランジスタのゲートが接続され、ソース線には、対応の列の読出選択トランジスタの一方導通端子（ソース）が接続される。通常、ソース線は、接地電圧レベルに維持される。ビット線には、対応の列のメモリセルの可変磁気抵抗素子（ＭＴＪ素子またはＴＭＲ素子）が接続される。デジット線は、対応の行のメモリセルの可変磁気抵抗素子と離れて配置される。
【００１４】
データ書込時には、デジット線に書込電流が供給され、その書込電流により磁界が誘起される。このデジット線には、負荷は接続されていないため、また、電流駆動であり、比較的早く書込電流の立上げおよび立下げを行なうことができる。一方、データ読出時においては、ワード線が選択状態へ駆動され、その電圧レベルがＨレベルに設定される。ワード線は、読出選択トランジスタのゲートを構成しており、寄生容量などの負荷が大きく、また電圧駆動であるため、このワード線電圧の立上がりおよび立下がりは比較的遅い。このため、データ書込動作は比較的速く、データ読出動作は比較的遅いというアクセス時間上の不一致が生じる。この不一致を補償する方法の１つとして、１本のワード線を選択状態に維持した状態で、データの書込または読出を行なうページモード動作を実現できるのが望ましい。
【００１５】
しかしながら、ソース線が接地電圧レベルに固定されるＭＲＡＭセルアレイ構成では、ワード線を選択した場合、このワード線に接続されるメモリセルの読出選択トランジスタがすべて導通するため、選択ワード線に接続されるメモリセルを介してビット線がソース線に結合される。したがって、データ書込のためにビット線に書込電流を流した場合、このビット線書込電流がメモリセルを介してソース線に流出する。このようなビット線書込電流リークが生じた場合、所望の大きさの磁界を誘起することができず、ビット線誘起磁界不足による誤書込が生じる。また、高抵抗状態のメモリセルの可変磁気抵抗素子に高電圧が印加され、トンネルバリア絶縁膜が破壊される可能性があるという問題が生じる。
【００１６】
前述の特許文献１においては、ビット線およびソース線を同一電位にプリチャージし、データ読出時に選択列のソース線のみを接地に結合する構成が示されている。データ書込時には、ソース線を接地から分離した状態で選択列のビット線対を内部データ線対に接続して、内部データ線から書込ドライバによりビット線書込電流を供給する。しかしながら、この特許文献１においては、消費電流低減については考慮されているものの、ページモード動作などの高速アクセスモードについては考慮していない。
【００１７】
また、非特許文献１から３においても、単にＭＲＡＭの基本的な構成が示されているだけであり、ページモード動作などの高速アクセスモードについては考慮されていない。
【００１８】
セルフリファレンス方式のデータ読出においては、２回のセンス動作と１回のデータ書込動作が行なわれ、データ読出サイクルが長くなる。前述の特許文献２においては、セルフリファレンス方式で３２ビットデータを内部で読出してラッチし、クロック信号に同期して外部へ出力することにより、高速データ読出を実現することを図る構成が示されている。メモリセルアレイが３２ビット幅の複数のユニットに分割され、これら複数のユニットに対してユニット単位でパイプライン的に所定のシーケンスでセルフリファレンス方式に従ってデータの読出を行なう。この構成では、複数のユニットをパイプライン的にアクセスすることにより、各ユニットからの３２ビットデータが、クロック信号に同期して各クロックサイクルごとに読出される。
【００１９】
しかしながら、この特許文献２の構成の場合、各ユニットに対して３２ビットのセンスアンプを配置しており、したがって、各ビット線に対応してセンスアンプが配置される。このため、センスアンプの数が多くなり、データ読出部のレイアウト面積が増大するという問題が生じる。また、複数のユニットの選択シーケンスが一意的に定められており、連続シリアルアクセスしか行なうことができないという問題が生じる。また、この特許文献２においては、ユニット間の選択アドレスの関係については考慮されておらず、１つのアレイにおいてワード線を選択状態に維持した状態で連続的にこのアレイにアクセスする構成については何ら考慮されておらず、また、データ書込アクセスについては検討されていない。
【００２０】
それゆえ、この発明の目的は、回路規模の増大を抑制しつつ高速にデータアクセスを行なうことのできる磁性体記憶装置を提供することである。
【課題を解決するための手段】
【００２１】
この発明の第１の観点に係る磁性体記憶装置は、行列状に配列され、各々が記憶データに従ってその抵抗値が設定される可変抵抗素子を有する複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、基準電圧を供給する基準電圧源と、第１のアドレス信号に従ってアドレス指定された行に対応して配置されるワード線を選択状態に維持する行選択手段と、この行選択手段の活性期間の間に動作モード指示信号に従って選択的に活性化および非活性化され、活性化時、与えられた第２のアドレス信号に従ってビット線を選択する列選択手段と、この列選択手段と並行して動作し、行選択手段により選択されたワード線上の一部のメモリセルを基準電圧源に結合して行および列選択手段により選択されたメモリセルに読出電流が流れる経路を形成する選択接続手段とを備える。
【００２２】
この発明の第２の観点に係る磁性体記憶装置は、各々が記憶データに従って抵抗値が設定される可変抵抗素子を有する複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイの行および列アドレス信号により指定された選択メモリセルの記憶データと該選択メモリセルに書込まれて読出された固定値データとに従って内部読出データを生成する第１の内部読出回路と、データ読出時、前記メモリセルアレイの行および列アドレス信号により指定された選択メモリセルの記憶データの第１の内部読出回路への読出の後、この選択メモリセルへ固定値データを書込み、該固定値データを書込んだメモリセルを内部読出回路へ結合する第１の読出制御回路と、メモリセルアレイの別の行および列アドレス信号により指定された別の選択メモリセルの記憶データに従って内部読出データを生成する第２の内部読出回路と、データ読出時、メモリセルアレイのこの別の選択メモリセルの記憶データの第２の内部読出回路への読出の後、該選択メモリセルへ固定値データを書込み、この固定値データを書込んだメモリセルを第２の内部読出回路へ結合する第２の読出制御回路と、第１および第２の内部読出回路からの内部読出データに従って外部読出データを生成して外部へ出力する出力回路と、第１および第２の読出制御回路を動作モード指示信号に従って個別に活性化する主制御回路を備える。これら第１および第２の読出制御回路は個々独立に活性化可能である。
【００２３】
この発明の第３の観点に係る磁性体記憶装置は、行列状に配列され、各々が記憶データに従って抵抗値が設定される可変抵抗素子を有する複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイの行および列アドレス信号により指定された選択メモリセルの記憶データと該選択メモリセルに書込まれて読出された固定値データとに従ってメモリセルアレイの列よりもビット数の少ない内部読出データを生成する内部読出回路と、データ読出時、このメモリセルアレイの選択メモリセルの記憶データの内部読出回路への読出後、選択メモリセルへ固定値データを書込み該固定値データを書込んだメモリセルを内部読出回路へ結合する読出制御回路と、内部読出回路からの内部読出データに従って外部読出データを生成して外部へ出力する出力回路と、読出モード指示信号に従って出力回路を活性化する出力制御回路とを備える。この出力制御回路は、内部読出回路の内部データ読出動作期間と少なくとも一部の動作期間が重なるように出力回路を活性化する。
【発明の効果】
【００２４】
第１の観点に係る磁性体記憶装置においては、選択ワード線を選択状態においたまま動作モード指示信号に従って列選択手段を選択的に活性化し、また選択ワード線の一部のメモリセルを基準電圧源に結合している。したがって、ワード線を選択した状態で連続的にアクセスする場合、データ読出時一部のメモリセルのみが基準電圧源に結合されており、読出対象のメモリセルに読出電流経路を形成でき、ページモードでデータ読出を行なうことができる。また、列選択手段と選択接続手段を並行して動作しており、書込時にはメモリセルは基準電圧源から分離され、ビット線書込電流のリーク経路が存在しないため、磁界不良に起因する書込不良をを防止することができ、ページモードでデータの書込を行なうことができる。
【００２５】
第２の観点に係る磁性体記憶装置においては、第１および第２の内部読出回路は、各々、行および列アドレス信号に従って選択されたメモリセルのデータを読出しており、各列に読出回路を配置する必要がなく、データ読出部のレイアウト面積が低減される。また、データ読出制御回路は、個々独立に活性化可能であり、最適タイミングでアドレス信号に従って任意のアドレスのメモリセルへランダムにアクセスすることができる。
【００２６】
第３の観点に係る磁性体記憶装置においては、メモリセルアレイの選択列のメモリセルのデータを読出して出力しており、読出回路の規模が低減され、またランダムなシーケンスで任意のアドレスのメモリセルへアクセスすることができる。また、内部読出回路と出力回路とをパイプライン的に動作させることにより、高速でデータをアクセスすることができる。
【図面の簡単な説明】
【００２７】
【図１】この発明の実施の形態１に従う磁性体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示す磁性体記憶装置の要部の構成を概略的に示す図である。
【図３】図１に示す磁性体記憶装置のアクセス動作を示すタイミング図である。
【図４】図１に示すビット線駆動回路の構成の一例を示す図である。
【図５】図１に示す主制御回路の構成を概略的に示す図である。
【図６】図５に示す書込モード検出回路および書込活性化回路の構成の一例を示す図である。
【図７】図６に示す回路の動作を示すタイミング図である。
【図８】図６に示す回路のページモード時の動作を示すタイミング図である。
【図９】図５に示すワード線活性化回路の構成の一例を示す図である。
【図１０】図９に示す回路の動作を示すタイミング図である。
【図１１】図１に示す主制御回路のアドレスラッチ指示信号を発生する部分の構成の一例を示す図である。
【図１２】図１１に示す回路の動作を示すタイミング図である。
【図１３】図１に示すワード線駆動回路の構成を概略的に示す図である。
【図１４】図１に示すデジット線駆動回路の構成の一例を示す図である。
【図１５】図１に示す読出列選択回路の構成の一例を概略的に示す図である。
【図１６】図１に示す書込列選択回路の構成の一例を示す図である。
【図１７】この発明の実施の形態１の変更例に従う磁性体記憶装置のデータアクセスシーケンスを示すタイミング図である。
【図１８】この発明の実施の形態１の変更例における磁性体記憶装置の要部の構成を概略的に示す図である。
【図１９】この発明の実施の形態１の変更例における磁性体記憶装置のデータ入出力回路の構成を概略的に示す図である。
【図２０】この発明の実施の形態２に従う磁性体記憶装置全体の構成を概略的に示す図である。
【図２１】図２０に示す磁性体記憶装置のデータ読出サイクルの構成を概略的に示す図である。
【図２２】図２０に示す磁性体記憶装置のデータ読出時の動作を示す信号波形図である。
【図２３】図２０に示す磁性体記憶装置のデータ読出シーケンスの一例を示すタイミング図である。
【図２４】図２０に示すバンク制御回路の構成を概略的に示す図である。
【図２５】図２０に示す書込データ生成回路の構成を概略的に示す図である。
【図２６】この発明の実施の形態２の変更例１におけるメモリセルの構成を概略的に示す図である。
【図２７】この発明の実施の形態２におけるメモリセルの変更例２の構成を概略的に示す図である。
【図２８】この発明の実施の形態２におけるメモリセルの変更例３の構成を概略的に示す図である。
【図２９】この発明の実施の形態３における磁性体記憶装置の全体の構成を概略的に示す図である。
【図３０】図２９に示す磁性体記憶装置のデータ読出サイクルの構成を概略的に示す図である。
【図３１】図２９に示す磁性体記憶装置のデータ読出シーケンスを示すタイミング図である。
【図３２】図２９に示す列選択回路の読出列選択信号を発生する部分の構成の一例を示す図である。
【図３３】図２９に示す列選択回路の列選択ゲート回路の構成を概略的に示す図である。
【図３４】図２９に示す列選択回路の書込列選択信号を発生する部分の構成の一例を示す図である。
【図３５】図２９に示す読出制御回路の構成を概略的に示す図である。
【図３６】図３５に示す読出制御回路の動作を示すタイミング図である。
【図３７】図２９に示す内部読出回路および並直列変換回路の構成を概略的に示す図である。
【図３８】図２９に示す書込回路の構成を概略的に示す図である。
【図３９】この発明の実施の形態４に従う磁性体記憶装置の全体の構成を概略的に示す図である。
【図４０】図３９に示す磁性体記憶装置のデータ読出シーケンスの一例を示す図である。
【図４１】この実施の形態４の変更例の磁性体記憶装置の要部の構成を概略的に示す図である。
【図４２】図４１に示す回路の動作を示すタイミング図である。
【発明を実施するための形態】
【００２８】
［実施の形態１］
図１は、この発明の実施の形態１に従う磁性体記憶装置の全体の構成を概略的に示す図である。図１において、磁性体記憶装置は、行列状に配列される複数のメモリセルＭを有するメモリセルアレイ１を含む。このメモリセルアレイ１においては、メモリセルＭは、記憶部に、ＴＭＲ素子またはＭＴＪ素子などの記憶データに応じて電気的抵抗値が変化する可変抵抗素子を含む。メモリセルＭの各行に対応して、ワード線ＷＬおよびデジット線ＤＬが配置され、メモリセルの各列に対応してビット線ＢＬおよびソース線ＳＬが配置される。図１においては、破線円で示される１つのメモリセルＭに対するワード線ＷＬ、デジット線ＤＬ、ビット線ＢＬおよびソース線ＳＬを代表的に示す。
【００２９】
磁性体記憶装置は、さらに、外部からの動作モードを指示するコマンドＣＭＤをクロック信号ＣＬＫに同期して取込み各種内部動作指示信号を生成する主制御回路２と、主制御回路２からの行アドレスラッチ指示信号ＲＡＬおよび列アドレスラッチ指示信号ＣＡＬに従って外部からのアドレス信号ＡＤを取込み内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡを生成するアドレス入力回路３と、主制御回路２からのワード線活性化信号ＲＸに従って、アドレス入力回路３からの行アドレス信号ＲＡをデコードし、アドレス指定されたワード線を選択状態へ駆動するワード線駆動回路４と、主制御回路２からの書込活性化信号ＷＸに従ってアドレス入力回路３からの行アドレス信号ＲＡをデコードし、アドレス指定されたデジット線へ書込電流を供給するデジット線駆動回路５と、主制御回路２からの読出列活性化信号ＲＹに従ってアドレス入力回路３からの内部列アドレス信号ＣＡをデコードし、メモリセルアレイ１の列を選択する読出列選択信号を生成する読出列選択回路６と、データ読出時、この読出列選択信号に従ってアドレス指定された列に対応するソース線を基準電圧源（接地）に結合するソース線駆動回路７を含む。
【００３０】
これらの読出列選択回路６およびソース線駆動回路７により、選択接続手段が構成され、ワード線駆動回路４により選択されたワード線ＷＬ上のメモリセルのうちの一部のメモリセルに対するソース線が基準電圧源（接地）に結合される。
【００３１】
この磁性体記憶装置は、さらに、書込活性化信号ＷＸに従って内部列アドレス信号ＣＡをデコードし、書込列選択信号を生成する書込列選択回路９と、この書込列選択信号に従って選択列に対応するビット線に対して書込データに応じた方向に電流を供給するビット線駆動回路８と、読出列選択回路６により選択された列に対応するビット線を流れる電流を内部データバスＲＢを介して検出して内部読出データを生成する内部読出回路１０と、外部とのデータの入出力を行なう入出力回路１１を含む。
【００３２】
読出列選択回路６は、活性化時、選択列に対応するビット線を内部読出データバスＲＢに結合する。内部読出回路１０は、主制御回路２からのデータ読出活性化信号ＳＥＮに従ってビット線へ読出電流を供給し、この読出電流に応じて内部読出データを生成する。
【００３３】
入出力回路１１は、制御回路２からの出力活性化信号ＯＥＮに従って内部読出回路１０からの内部読出データをバッファ処理して外部読出データＤＱを生成する出力回路を含む。この入出力回路１１は、また外部からのデータＤＱに従って内部データを生成してビット線駆動回路８へ与える。この入出力回路１１の入力回路は、クロック信号ＣＬＫに同期して各クロックサイクルにおいて、書込データを生成してもよく、また、主制御回路２からの図示しない書込指示信号に従って外部データＤＱをラッチして内部書込データを生成してもよい。
【００３４】
なお、図１に示す構成においては、メモリセルアレイ１の両側に対向してワード線駆動回路４およびデジット線駆動回路５が配設される。これらのワード線駆動回路４およびデジット線駆動回路５は、メモリセルアレイの一方側に隣接して配置されてもよい。
【００３５】
図１に示す磁性体記憶装置においては、ソース線ＳＬおよびビット線ＢＬは、同一電圧レベルにプリチャージされる。データ読出時、選択列に対応するソース線ＳＬを、ソース線駆動回路７により、基準電圧（接地電圧）レベルに駆動し、選択メモリセルＭを介してビット線およびソース線の間に電流が流れる経路を形成する。データ書込時、ソース線駆動回路７は、ソース線をプリチャージ電圧レベルに維持する。従って、ワード線ＷＬが選択状態にあっても、ソース線ＳＬは、基準電圧源から分離されており、選択ビット線ＢＬに、書込データに応じたビット線書込電流を供給しても、ソース線ＳＬに書込電流は流出しないため、十分にビット線書込電流を供給することができる。これにより、ワード線ＷＬを選択状態に維持した状態で、データの書込および読出を列アドレス信号ＣＡに従って実行することができ、ページモードを利用して高速アクセスを実現することができる。
【００３６】
図２は、図１に示す磁性体記憶装置の要部の構成をより具体的に示す図である。図２においては、２行４列に配列されるメモリセルＭに関連する部分の構成を代表的に示す。メモリセルＭは、ＭＴＪ素子またはＴＭＲ素子で構成される可変磁気抵抗素子ＶＲＥと、対応のワード線上の信号電位に従ってこの可変抵抗素子ＶＲＥを対応のソース線ＳＬに接続する読出選択トランジスタＡＴＲを含む。
【００３７】
メモリセル行に対応してワード線ＷＬ（ＷＬ０，ＷＬ１）およびデジット線ＤＬ（ＤＬ０，ＤＬ１）が配設され、メモリセル列それぞれに対応して、ビット線ＢＬ（ＢＬ０−ＢＬ３）およびソース線ＳＬ（ＳＬ０−ＳＬ３）が配設される。可変磁気抵抗素子ＶＲＥは対応のビット線ＢＬに接続され、読出選択トランジスタＡＴＲをは、対応のソース線ＳＬにその一方導通端子が接続される。
【００３８】
図１に示すワード線駆動回路４は、ワード線ＷＬ（ＷＬ０，ＷＬ１）それぞれに対応して設けられ、ワード線選択信号ＷＳＬ（ＷＳＬ０，ＷＳＬ１）それぞれに従って対応のワード線を選択状態へ駆動するワード線ドライバＷＤＲ（ＷＤＲ０，ＷＤＲ１）を含む。
【００３９】
図１に示すデジット線駆動回路５は、デジット線それぞれに対応して設けられ、デジット線選択信号ＤＳＬ（ＤＳＬ０，ＤＳＬ１）に応答して、対応のデジット線を接地に結合するデジット線ドライバＤＬＤＲ（ＤＬＤＲ０，ＤＬＤＲ１）を含む。デジット線ドライバＤＬＤＲは、一例として、ゲートにデジット線選択信号ＤＳＬを受けるトランスファーゲートで構成される。デジット線ＤＬ（ＤＬ０，ＤＬ１）は、電源ノードに常時結合され、電源電圧ＶＣＣレベルにプリチャージされる。データ書込時に、選択行のデジット線ドライバが活性化され、選択デジット線に電源ノードから接地ノードに電流が流れる。
【００４０】
図１に示す内部読出データバスＲＢは、２つの内部読出データ線ＲＤＢ１およびＲＤＢ２を含む。データの書込／読出は、２ビット単位で実行される。
【００４１】
読出列選択回路６は、隣接ビット線に対応して設けられ、読出列選択信号ＣＳＬＲ（ＣＳＬＲ０，ＣＳＬＲ１）に従って対応のビット線対を内部データ線ＲＤＢ１およびＲＤＢ２にそれぞれ接続する読出列選択ゲートＲＣＧ（ＲＣＧ０，ＲＣＧ１）を含む。読出列選択信号ＣＳＬＲ（ＣＳＬＲ０，ＣＳＬＲ１）は、読出列選択回路６に含まれる図示しない読出列デコーダから列アドレス信号ＣＡに従ってデータ読み出し時に生成される。
【００４２】
図１に示すソース線駆動回路７は、隣接列のソース線の対に対応して設けられるソース線ドライバＳＬＤＲ（ＳＬＤＲ０，ＳＬＤＲ１）を含む。このソース線ドライバＳＬＤＲは、インバータで構成され、対応の列に対する読出列選択信号ＣＳＬＲに従って対応のソース線を駆動する。ソース線ドライバＳＬＤＲ０が、ソース線ＳＬ０およびＳＬ１を駆動し、ソース線ドライバＳＬＤＲ１が、ソース線ＳＬ２およびＳＬ３を駆動する。読出列選択信号ＣＳＬＲは、選択時、Ｈレベル（論理ハイレベル）であり、選択列に対するソース線のみが、ソース線ドライバＳＬＤＲに従って接地電圧レベルに駆動され、残りの非選択ソース線は、電源電圧レベルに維持される。したがってデータ書込時、読出列選択信号ＣＳＬＲは、Ｌレベル（論理ローレベル）であるため、ソース線ＳＬ０からＳＬ３はすべてＨレベル（電源電圧ＶＣＣレベル）に維持され、ビット線からメモリセルＭおよびソース線を介して接地ノードへ電流が流れる経路は存在しない。
【００４３】
この場合、選択列において、メモリセルＭを介して、ソース線ＳＬからビット線ＢＬへ、データ書込時、電流がソース線ドライバＳＬＤＲにより供給されることが考えられる。ソース線ドライバＳＬＤＲの電流駆動力を十分小さくすることにより、ビット線書込電流に対するソース線ドライバＳＬＤＲからのリーク電流の影響はほぼ抑制することができる。また、ソース線ドライバからのリーク電流がビット線に供給される場合でも、ビット線書込電流を増加させる方向に、ソース線リーク電流がソース線ＳＬからビット線ＢＬへ供給されるため、ビット線書込電流不足による誘起磁界不良の問題は生じず、正確にデータの書込を行なうことができる。
【００４４】
図１に示すビット線駆動回路８は、ビット線ＢＬ（ＢＬ０からＢＬ３）それぞれの両側に設けられるビット線ドライバＢＤＲ（ＢＤＲ０からＢＤＲ３）およびＢＤＬ（ＢＤＬ０からＢＤＬ３）を含む。ビット線ドライバＢＤＲおよびＢＤＬは、対応の列に対して与えられる書込列選択信号ＣＳＬＷ（ＣＳＬＷ０，ＣＳＬＷ１）に従って選択され、選択時、相補書込データＤ，／Ｄに従って書込電流を対応のビット線に供給する。ビット線ドライバＢＤＬ０からＢＤＬ３に対しても、書込列選択信号ＣＳＬＷ０，ＣＳＬＷ１が書込データＤ，／Ｄとともに供給されるが、図２においては図面を簡略化するため、この経路は示していない。
【００４５】
図３は、この発明の実施の形態１に従う磁性体記憶装置のページモード時の動作を示すタイミング図である。以下、図３を参照して、図１および図２に示す記憶装置のページモード時の動作について説明する。
【００４６】
この磁性体記憶装置は、クロック信号ＣＬＫに同期して動作する。アクセスサイクル♯１において、ページモードの開始を示すオープンロウコマンドＯｐｅｎ−Ｒｏｗとデータ読出を示すリードコマンド（Ｌレベルの読出指示信号／ＲＥ）が与えられる。オープンロウコマンドＯｐｅｎ−Ｒｏｗは、ワード線を選択状態へ駆動することを指令するコマンドであり、、ページモードでの動作開始を指定する。このオープンロウコマンドＯｐｅｎ−Ｒｏｗが印加されると、選択ワード線の非選択状態への駆動を指示するクローズロウコマンドが印加されるまで、選択ワード線は選択状態に維持される。
【００４７】
このアクセスサイクル♯１において与えられた行アドレス信号ＲＡ♯１に従ってワード線ＷＬは選択状態へ駆動される。また列アドレス信号ＣＡ♯１に従って図１に示す読出列選択回路６が列選択動作を行ない、アドレス指定された列に対応する読出列選択信号ＣＳＬＲが選択状態へ駆動される。応じて、図１に示すソース線駆動回路７においては、この選択列に対応するソース線ドライバＳＬＤＲが対応のソース線ＳＬを接地電圧レベルに駆動し、選択列のメモリセルＭにおいてビット線からソース線に電流が流れる経路が形成される。一方、読出列選択回路６に含まれる読出列選択ゲートＲＣＧは、選択列において導通し、選択ビット線を内部データ線ＲＤＢ１およびＲＤＢ２に結合する。この後、所定のタイミングで、読出列選択信号ＣＳＬＲが非選択状態へ駆動される。
【００４８】
このアクセスサイクル♯１において指定されたメモリセルのデータは、１クロックサイクル経過後のアクセスサイクル♯２においてデータＤＯＵＴ♯１として外部へ読出される。このアクセスサイクル♯２において再びクロック信号ＣＬＫに同期して、リードコマンドが与えられると、そのときの列アドレス信号ＣＡ♯２に従って列選択動作が行なわれる。この場合、ワード線ＷＬは既に選択状態にあるため、単に選択列のビット線を内部データバスＲＢに結合し、図１に示す内部読出回路１０を介して読出すことが要求されるだけである。したがって、クロック信号ＣＬＫの立下がりエッジにおいて、データＤＯＵＴ♯２が出力される。
【００４９】
ページモード時においては従って、データはクロック信号ＣＬＫの半サイクルで読み出されるため、このオープンロウコマンドＯｐｅｎ−Ｒｏｗが与えられてページモード動作が行なわれるときには、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジに同期して、データのアクセスが行なわれる。データ書込は、デジット線を電流駆動するだけであり、クロック信号ＣＬＫの半サイクルでデジット線およびビット線を選択して書込電流を供給して、選択メモリセルに対してデータの書込を行う事ができる。
【００５０】
したがってアクセスサイクル♯３は、クロック信号ＣＬＫの立下がりにより始まり、そのときの列アドレス信号ＣＡ♯３に従って書込列選択信号ＣＳＬＷが図１に示す書込列選択回路９より選択状態へ駆動され、この選択列へ、図１に示すビット線駆動回路８から書込データＤＩＮ♯３に従ったビット線書込電流が供給される。たとえば、図２においてビット線ＢＬ０およびＢＬ１が選択される場合、ビット線ドライバＢＤＬ０およびＢＤＲ０によりビット線ＢＬ０にビット線書込電流が供給され、ビット線ドライバＢＤＬ１およびＢＤＲ１により、ビット線ＢＬ１にビット線書込電流が供給される。このとき、ソース線ＳＬ０およびＳＬ１は、Ｈレベルであり、ビット線ＢＬ０およびＢＬ１からソース線ＳＬ０およびＳＬ１へ書込電流が流出する経路は存在しない。
【００５１】
このとき、また、ラッチされている行アドレス信号に従って図１に示すデジット線駆動回路５がライトコマンド（書込指示信号／ＷＥで示す）に従って動作し、選択ワード線に対応するデジット線ＤＬを接地ノードに結合し、デジット線書込電流を生じさせる。これにより、選択列に対しデータＤＩＮ♯３の書込が実行される。データ書込時においては、デジット線ＤＬが電流駆動され、ワード線に較べて、デジット線電流を高速で立上げ・立下げをすることができ、クロック信号ＣＬＫの半サイクル内でデータの書込を実行することができる。
【００５２】
次のアクセスサイクル♯４においても再びライトコマンドが与えられ、書込指示信号／ＷＥがＬレベル、読出指示信号／ＲＥがＨレベルである。このアクセスサイクル♯４において与えられた列アドレス信号ＣＡ♯４に従って列選択動作が行なわれ、選択列に対する書込列選択信号ＣＳＬＷが選択状態へ駆動され、またラッチされた行アドレス信号に従ってデジット線駆動回路５において選択ワード線に対応するデジット線が、対応のデジット線ドライバにより接地ノードに結合されて、データの書込が実行される。
【００５３】
アクセスサイクル♯５において、書込指示信号／ＷＥがＨレベル、読出指示信号／ＲＥがクロック信号ＣＬＫの立下がりエッジでＬレベルであり、リードコマンドが与えられる。このリードコマンドが与えられた場合には、そのときのアドレス信号ＣＡ♯５に従って図１に示す読出列選択回路６により列選択動作が行なわれ、選択列に対する読出列選択信号ＣＳＬＲが選択状態へ駆動される。対応のソース線ドライバＳＬＤＲにより、選択列に対応するソース線が接地ノードに結合され、また、対応の読出列選択ゲートＲＣＧが導通し、選択列に対応するビット線ＢＬが、内部データ線ＲＤＢ０およびＲＤＢ１に接続され、データの読出が行なわれる。アクセスサイクル♯５においてリードコマンドが与えられた場合でも、ワード線ＷＬは選択状態にあるため、次のクロック信号ＣＬＫの立上がりエッジで、データＤＯＵＴ♯５が出力される。
【００５４】
アクセスサイクル♯６においてページモード終了を示すクローズロウコマンドがライトコマンドとともに与えられ、オープンロウコマンド（ページモード指示信号）Ｏｐｅｎ−ＲｏｗがＬレベル、書込指示信号／ＷＥがＬレベル、読出指示信号／ＲＥがＨレベルに設定される。これにより、列選択動作がそのときの列アドレス信号ＣＡ♯６に従って行なわれ、選択メモリセルに対するデータＤＩＮ♯６の書込が行なわれた後に、ワード線ＷＬが、非選択状態へ駆動される。
【００５５】
したがって、オープンロウコマンドＯｐｅｎ−Ｒｏｗが与えられたときにワード線ＷＬを選択状態に維持した状態で、データの書込および読出をそれぞれ示すライトコマンドおよびリードコマンドを与えることにより、データのアクセスを行なうことができる。リードコマンドが与えられたデータ読出時、ワード線ＷＬは既に選択状態にあり、列選択を行なう必要があるだけであるため、クロック信号ＣＬＫの半サイクルで、データの読出を行なうことができ、高速アクセスを実現することができる。
【００５６】
また、ページモード動作時において、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジ両者に同期してデータの転送を行なっており、現在一般に用いられるＤＤＲ（ダブル・データ・レート）モードに従った高速データ転送を実現することができる。
【００５７】
図４は、図２に示すビット線ドライバＢＤＲ０からＢＤＲ３およびＢＤＬ０からＢＤＬ３の構成の一例を示す図である。図４においては、総称的に、ビット線ＢＬに対して設けられるビット線ドライバＢＤＬおよびＢＤＲを示す。
【００５８】
図１に示す書込列選択回路９は、ビット線対に対応して設けられるデコーダ１９を含む。このデコーダ１９は、書込活性化信号ＷＸの活性化時、内部列アドレス信号ＣＡの所定の組のビットをデコードして、書込列選択信号ＣＳＬＷを生成する。このデコーダ１９からの書込列選択信号ＣＳＬＷが、ビット線ドライバＢＤＲおよびＢＤＬに共通に与えられる。
【００５９】
ビット線ドライバＢＤＬは、書込データＤと書込列選択信号ＣＳＬＷとを受けるＮＡＮＤゲートＮＧ１と、書込列選択信号ＣＳＬＷと補の書込データ／Ｄを受けるＡＮＤゲートＡＧ１と、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルのときに導通してビット線ＢＬへ電源ノードから電流を供給するＰチャネルＭＯＳトランジスタＰＱ１と、ＡＮＤゲートＡＧ１の出力信号がＨレベルのときに導通してビット線ＢＬから接地ノードへ電流を引抜くＮチャネルＭＯＳトランジスタＮＱ１を含む。データＤおよび／Ｄは、互いに相補なデータである。
【００６０】
ビット線ドライバＢＤＲは、書込列選択信号ＣＳＬＷと補の書込データ／Ｄを受けるＮＡＮＤゲートＮＧ２と、書込データＤと書込列選択信号ＣＳＬＷを受けるＡＮＤゲートＡＧ２と、ＮＡＮＤゲートＮＧ２の出力信号がＬレベルのとき導通して電源ノードからビット線ＢＬへ電流を供給するＰチャネルＭＯＳトランジスタＰＱ２と、ＡＮＤゲートＡＧ２の出力信号がＨレベルのとき導通してビット線ＢＬから接地ノードへ電流を引抜くＮチャネルＭＯＳトランジスタＰＱ２を含む。
【００６１】
データ読出時およびプリチャージ時においては、デコーダ１９は非活性状態であり、書込列選択信号ＣＳＬＷは、Ｌレベルである。したがって、ＮＡＮＤゲートＮＧ１およびＮＧ２の出力信号はともにＨレベルであり、またＡＮＤゲートＡＧ１およびＡＧ２の出力信号はＬレベルであり、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２はすべてオフ状態である。データ読出時、このビット線ＢＬは、図２に示す読出列選択ゲートＲＣＧ内のトランスファーゲートにより、内部データ線に結合される。
【００６２】
データ書込時、書込データＤおよび／Ｄが、外部からのデータに対応する論理レベルに設定される。デコーダ１９からの書込列選択信号ＣＳＬＷがＨレベルとなると、ＮＡＮＤゲートＮＧ１およびＮＧ２がインバータとして動作し、ＡＮＤゲートＡＧ１およびＡＧ２がバッファ回路として動作する。書込データＤが“１”（Ｈレベル）のときには、補の書込データ／ＤはＬレベルであり、ビット線ドライバＢＤＬにおいては、ＮＡＮＤゲートＮＧ１およびＡＮＤゲートＡＧ１の出力信号がＬレベルとなり、ＭＯＳトランジスタＰＱ１がオン状態、ＭＯＳトランジスタＮＱ１がオフ状態となる。ビット線ドライバＢＤＲにおいては、ＮＡＮＤゲートＮＧ２およびＡＮＤゲートＡＧ２の出力信号はともにＨレベルとなり、ＭＯＳトランジスタＰＱ２がオフ状態、ＭＯＳトランジスタＮＱ２がオン状態となる。したがって、ビット線ＢＬへは、電源ノードからＭＯＳトランジスタＰＱ１を介して電流が供給され、この供給された電流がＭＯＳトランジスタＮＱ２を介して接地ノードへ放電され、ビット線ＢＬ上のビット線書込電流ＩＷ（ＢＬ）は、右から左に向かって流れる。
【００６３】
逆に、書込データＤが“０”（Ｌレベル）のときには、ビット線ドライバＢＤＬにおいては、ＮＡＮＤゲートＮＧ１およびＡＮＤゲートＡＧ１の出力信号がともにＨレベルとなる。また、ビット線ドライバＢＤＲにおいては、ＮＡＮＤゲートＮＧ２およびＡＮＤゲートＡＧ２の出力信号はともにＬレベルとなり、ＭＯＳトランジスタＰＱ２がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態となる。したがってこの状態においては、電源ノードからＭＯＳトランジスタＰＱ２を介してビット線ＢＬに電流が供給され、ＭＯＳトランジスタＮＱ１を介してこの供給された電流が放電される。したがってビット線ドライバＢＤＲからビット線ドライバＢＤＬに向かってビット線書込電流ＩＷ（ＢＬ）が流れる。
【００６４】
なお、図４に示すビット線ドライバＢＤＬおよびＢＤＲの構成は単なる一例であり、別の構成が用いられてもよく、選択列のビット線に対し書込データに応じた電流を供給する回路構成が、利用されればよい。
【００６５】
なお、デコーダ１９に対しては、多ビット列アドレス信号ＣＡの所定の組合せの列アドレスビットが与えられてもよく、また、多ビット列アドレス信号ＣＡをプリデコードした信号が与えられてもよい。
【００６６】
図５は、図１に示す主制御回路２の要部の構成を概略的に示す図である。図５において、主制御回路２は、クロック信号ＣＬＫとオープンロウコマンド（ページモード指示信号）Ｏｐｅｎ−Ｒｏｗを受けるＡＮＤゲート２０と、クロック信号ＣＬＫとクローズロウコマンド（ページモード完了指示信号）Ｃｌｏｓｅ−Ｒｏｗを受けるＡＮＤゲート２１と、ページクロック信号ＣＬＫＰＧとクローズロウコマンドＣｌｏｓｅ−Ｒｏｗを受けるＡＮＤゲート２２と、ＡＮＤゲート２１および２２の出力信号を受けるＯＲゲート２３と、ＡＮＤゲート２０の出力信号に従ってセットされかつＯＲゲート２３の出力信号に従ってリセットされてページモード指定信号ＯＰＲＷを生成するセット／リセットフリップフロップ２４と、このページモード指定信号ＯＰＲＷをクロック信号ＣＬＫの半クロックサイクル期間遅延する半クロック遅延回路２５と、半クロック遅延回路２５からの遅延ページモード指定信号ＯＰＲＷＤと補のクロック信号／ＣＬＫを受けてページモードクロック信号ＣＬＫＰＧを生成するＡＮＤゲート２６を含む。
【００６７】
クロック信号ＣＬＫおよび／ＣＬＫは互いに相補なクロック信号である。
主制御回路２は、さらに、ページモードクロック信号ＣＬＫとクロック信号ＣＬＫと外部からの書込指示（ライトコマンド）ｅｘｔ／ＷＥを受けて書込モード指定信号ＷＥを生成する書込モード検出回路２７と、書込モード指定信号ＷＥに従って所定期間活性状態となる書込活性化信号ＷＸを生成する書込活性化回路２８と、ページモードクロック信号ＣＬＫＰＧとクロック信号ＣＬＫと外部からのデータ読出指示（リードコマンド）ｅｘｔ／ＲＥとを受けて読出モード指定信号ＲＥを生成する読出モード検出回路２９と、読出モード指定信号ＲＥの活性化に従って所定期間読出列活性化信号ＲＹを活性状態に維持する読出列活性化回路３０と、読出モード指定信号ＲＥとページモード指定信号ＯＰＲＷに従ってワード線活性化信号ＲＸを生成するワード線活性化回路３１を含む。
【００６８】
書込モード検出回路２７は、クロック信号ＣＬＫの立上がり時またはページモードクロック信号ＣＬＫＰＧの立上がり時にライトコマンドが与えられると、書込モード指定信号ＷＥを活性状態に駆動する。応じて、書込活性化回路２８が、所定期間書込活性化信号ＷＸを活性状態に維持する。読出モード検出回路２９も同様、クロック信号ＣＬＫまたはページモードクロック信号ＣＬＫＰＧの立上がり時においてリードコマンドが与えられると読出モード指定信号ＲＥを活性化し、読出列活性化回路３０が、読出列活性化信号ＲＹを所定期間活性状態へ駆動する。したがって、ページモードが指定されたときには、ページモードクロック信号ＣＬＫＰＧおよびクロック信号ＣＬＫ両者の立上がりエッジが、コマンド検出トリガとして用いられるため、ページモード時には、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジに同期して、データの書込／読出が指定される（ページモードクロック信号ＣＬＫＰＧは、補のクロック信号／ＣＬＫから生成される）。
【００６９】
ワード線活性化回路３１は、読出モード指定信号ＲＥの活性化時所定期間（１クロックサイクル期間）ワード線活性化信号ＲＸを活性状態へ駆動し、かつページモード指定信号ＯＰＲＷが活性状態の間ワード線活性化信号ＲＸを活性状態に維持する。
【００７０】
図６は、図５に示す書込モード検出回路２７および書込活性化回路２８の構成の一例を示す図である。図６において、書込モード検出回路２７は、クロック信号ＣＬＫと外部からのライトコマンド（書込指示信号）ｅｘｔ／ＷＥを受けるゲート回路２７ａと、ページモードクロック信号ＣＬＫＰＧと外部からのライトコマンドｅｘｔ／ＷＥを受けるゲート回路２７ｂと、ゲート回路２７ａの出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路２７ｃと、ゲート回路２７ｂの出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路２７ｄと、これらのワンショットパルス発生回路２７ｃおよび２７ｄの出力信号を受けて書込モード指定信号ＷＥを生成するＯＲ回路２７ｅを含む。
【００７１】
ゲート回路２７ａおよび２７ｂは、外部からのライトコマンドｅｘｔ／ＷＥがＬレベルであり、書込モードを指示しているときには、クロック信号ＣＬＫおよびページモードクロック信号ＣＬＫＰＧの立上がりに応答してＨレベルの信号を、それぞれ、出力する。
【００７２】
ワンショットパルス発生回路２７ｃが通常動作モード時におけるデータ書込タイミングでワンショットのパルス信号を発生し、ワンショットパルス発生回路２７ｄは、ページモード時における書込タイミングで、ワンショットのパルス信号を発生する。
【００７３】
書込活性化回路２８は、遅延ページモード指定信号ＯＰＲＷＤの非活性化時活性化され、書込モード検出回路２７からの書込モード指定信号ＷＥの活性化に従ってワンショットのパルス信号を発生するワンショットパルス発生回路２８ａと、遅延ページモード指定信号ＯＰＲＷＤの活性化時活性化され、書込モード指定信号ＷＥの活性化に応答してワンショットのパルス信号を発生するワンショットパルス発生回路２８ｂと、これらのワンショットパルス発生回路２８ａおよび２８ｂの出力信号を受けて書込活性化信号ＷＸを生成するＯＲ回路２８ｃを含む。
【００７４】
ワンショットパルス発生回路２８ａは、通常アクセス動作モード時に、書込モード指定信号ＷＥの活性化に従ってワンショットのパルス信号を発生し、ワンショットパルス発生回路２８ｂは、ページモード動作時に書込モード指定信号ＷＥに従ってワンショットのパルス信号を生成する。データ書込時において、ビット線およびデジット線を流れる書込電流量は、通常動作モード時およびページ動作モード時においては同じである。データ書込タイミングが異なるだけであり、したがって、ワンショットパルス発生回路２８ａおよび２８ｂは、このパルス発生タイミングが異なるだけであり、それらの発生するパルスの時間幅は同じである。
【００７５】
図７は、図６に示す書込モード検出回路２７および書込活性化回路２８の通常動作モード時の動作を示すタイミング図である。以下、図７を参照して、図６に示す回路の通常動作モード時の動作について説明する。
【００７６】
通常動作モード時においては、ページモードクロック信号ＣＬＫＰＧは、Ｌレベルであり、ゲート回路２７ｂの出力信号はＬレベルに維持される。外部からのライトコマンドｅｘｔ／ＷＥがクロック信号ＣＬＫの立上がりエッジでＬレベルに設定されると、ゲート回路２７ａの出力信号がＨレベルとなり、応じてワンショットパルス発生回路２７ｃから所定の時間幅を有するワンショットのパルスが発生され、応じて、ＯＲ回路２７ｅからの書込モード指定信号ＷＥがＨレベルとなる。
【００７７】
書込活性化回路２８においては、遅延ページモード指定信号ＯＰＲＷＤはＬレベルであるため、ワンショットパルス発生回路２８ｂは非活性状態にあり、その出力信号はＬレベルである。一方、ワンショットパルス発生回路２８ａがイネーブルされ、この書込モード指定信号ＷＥの活性化に応答して所定のタイミングで、ワンショットのパルス信号を発生し、応じて、ＯＲ回路２８ｃからの書込活性化信号ＷＸが活性化される。以降、通常動作モード時においては、クロック信号ＣＬＫの立上がりエッジでライトコマンドが与えられるごとに、書込モード指定信号ＷＥおよび書込活性化信号ＷＸが、それぞれワンショットのパルス信号の形態で所定のタイミングで活性化される。
【００７８】
図８は、図６に示す書込モード検出回路２７および書込活性化回路２８のページモード時の動作を示すタイミング図である。以下、図８を参照して、図６に示す回路のページモード時の動作について説明する。
【００７９】
ページモードが指定されると、図５に示すセット／リセットフリップフロップ２４からのページモード指定信号ＯＰＲＷがＨレベルとなり、半クロックサイクル遅れて、半クロック遅延回路２５（図５参照）からの遅延ページモード指定信号ＯＰＲＷＤがＨレベルとなる。この遅延ページモード指定信号ＯＰＲＷＤの活性化に従って、図５に示すＡＮＤゲート２６からのページモードクロック信号ＣＬＫＰＧが、クロック信号ＣＬＫと逆相で生成される。
【００８０】
クロックサイクル♯Ａにおいて、クロック信号ＣＬＫの立上がりエッジで、ライトコマンドｅｘｔ／ＷＥが与えられると、図６に示すゲート回路２７ａの出力信号が立上がり、応じてワンショットパルス発生回路２７ｃがワンショットのパルスを発生し、応じて書込モード指定信号ＷＥが活性化される。書込活性化回路２８において、ワンショットパルス発生回路２８ａは、遅延ページモード指定信号ＯＰＲＷＤの活性化に従ってディスエーブル状態にあり、一方、ワンショットパルス発生回路２８ｂが、イネーブル状態にある。したがって、書込モード指定信号ＷＥの活性化に従ってワンショットパルス発生回路２８ｂが、ワンショットのパルスを発生し、応じてＯＲ回路２８ｃから、所定のタイミングで、ワンショットのパルスの形態で、書込活性化信号ＷＸが発生される。
【００８１】
クロックサイクル♯Ｂにおいて、クロック信号ＣＬＫの立下がりにおいてライトコマンドが与えられると、ページモードクロック信号ＣＬＫＰＧに従って、ゲート回路２７ｂが、この出力信号を立上げ、応じてワンショットパルス発生回路２７ｄがワンショットのパルスを発生し、ＯＲ回路２７ｅからの書込モード検出信号ＷＥが活性化される。したがって、ワンショットパルス発生回路２８ｂが、ワンショットパルスの形態で、書込活性化信号ＷＸを発生する。
【００８２】
クロックサイクル♯Ｃにおいてクロック信号ＣＬＫの立上がりエッジで、ライトコマンドが与えられているときには、書込モード検出回路２７において、ゲート回路２７ａの出力信号がクロック信号ＣＬＫの立上がりに同期して立上がり、応じて、ワンショットパルス発生回路２７ｃがワンショットのパルスを発生し、書込モード検出信号ＷＥが活性化される。応じて、ワンショットパルス発生回路２８ｂが、再び、書込モード指定信号ＷＥの活性化に従ってワンショットのパルスを発生し、書込活性化信号ＷＸが活性化される。
【００８３】
ページモード時においては、したがって、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジ両者に同期して、ライトコマンドを与えることができる。
【００８４】
図５に示す読出モード検出回路２９および読出列活性化回路３０は、この図６に示す書込モード検出回路２７および書込活性化回路２８それぞれと同様の構成を備える。図６に示す構成においてライトコマンドｅｘｔ／ＷＥに代えてリードコマンドｅｘｔ／ＲＥが与えられればよい。通常動作モード時とページモード時とに対し、別々に、書込活性化回路２８においてワンショットパルス発生回路２８ａおよび２８ｂを設けることにより、通常動作モード時およびページモード時において、データの書込／読出期間およびタイミングを最適化することができる。
【００８５】
なお、図１に示す内部読出回路１０を活性化するデータ読出活性化信号ＳＥＮは、図５に示す読出列活性化回路３０からの読出列活性化信号ＲＹの活性化に応答して活性化される。
【００８６】
図９は、図５に示すワード線活性化回路３１の構成を概略的に示す図である。図９において、ワード線活性化回路３１は、読出モード指定信号ＲＥの活性化に応答してワンショットのパルス信号ＰＵＲを発生するワンショットパルス発生回路３１ａと、ワンショットパルス信号ＰＵＲと遅延ページモード指定信号ＯＰＲＷＤを受けてワード線活性化信号ＲＸを生成するＯＲ回路３１ｂを含む。
【００８７】
ワンショットパルス発生回路３１ａからのワンショットパルス信号ＰＵＲは、通常動作モード時のワード線選択期間およびタイミングを決定し、クロック信号ＣＬＫの半クロックサイクルよりも長い活性化期間を有する。
【００８８】
図１０は、図９に示すワード線活性化回路３１のページモード時の動作を示すタイミング図である。以下、図１０を参照して、図９に示すワード線活性化回路３１の動作について説明する。
【００８９】
ページモードを指定するオープンロウコマンドがデータ読出を指示するリードコマンドとともに与えられると、読出モード指定信号ＲＥが活性化され、次いで、クロック信号ＣＬＫの立下がりに応答して、遅延ページモード指定信号ＯＰＲＷＤが活性化される。この最初のクロックサイクルにおいて、読出モード検出信号ＲＥの活性化に従ってパルス信号ＰＲがワンショットパルス発生回路３１ａから発生され、このワンショットパルス信号ＰＵＲに従ってワード線活性化信号ＲＸが活性化され、アドレス指定された行に対応して配置されるワード線ＷＬが、選択状態へ駆動される。
【００９０】
パルス信号ＰＵＲが非活性化されても、遅延ページモード指定信号ＯＰＲＷＤが活性状態にあるため、ワード線活性化信号ＲＸは活性状態を維持する。
【００９１】
クロック信号ＣＬＫの立上がりエッジで、リードコマンドが与えられ、次のクロック信号ＣＬＫの立下がりに応答して再び、リードコマンドが与えられる。この場合、ワンショットパルス発生回路３１ａは、読出モード指定信号ＲＥの活性化に応答してワンショットのパルス信号ＰＵＲを発生する。このワンショットのパルス信号ＰＵＲの活性化期間はクロック信号ＣＬＫの半クロックサイクルより長いため、このクロック信号ＣＬＫの立下がりに応答して発生される読出モード指定信号ＲＥに対してはパルス信号ＰＵＲは発生されない。
【００９２】
クロックサイクル♯２において、クロック信号ＣＬＫの立下がりに応答してリードコマンドが与えられると、再び、ワンショットパルス発生回路３１ａから、ワンショットのパルス信号ＰＵＲが発生される。この場合でも、遅延ページモード指定信号ＯＰＲＷＤが活性状態にあるため、このワード線活性化信号ＲＸの状態は変化せず、活性状態に維持される。
【００９３】
クロックサイクル♯３において、クロック信号ＣＬＫの立上りに同期して、ページモード終了を指示するクローズロウコマンドとデータ読出を指示するリードコマンドが与えられる。このクロックサイクル♯３におけるリードコマンドは、先のクロックサイクル♯２におけるリードコマンドによりパルス信号ＰＵＲが、活性状態にあるため、ワンショットパルスは、クロックサイクル♯３においては新たには発生されない。クロックサイクル♯３においてクロック信号ＣＬＫの立上がりに応答して、データ読出が行なわれた後（図５に示す読出列活性化回路３０の出力信号ＲＹによる）、クロック信号ＣＬＫの立下がりに応答して、遅延ページモード指定信号ＯＰＲＷＤがＬレベルに立下がり、またパルス信号ＰＵＲもＬレベルとなる。応じて、ＯＲ回路３１ｂからのワード線活性化信号ＲＸが非活性化され、ページモードが終了する。
【００９４】
読出モード指定信号ＲＥは、図５に示す読出モード検出回路２９から生成される。この読出モード検出回路２９は、図６に示す書込モード検出回路２７と同様の構成を備え、ページモード時、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジに同期して与えられたリードコマンドに従って読出モード指定信号ＲＥを活性化する。ワンショットパルス発生回路３１ａを利用することにより、通常動作モード時のワード線活性化期間を決定する。これにより、通常動作モード時およびページモード時いずれにおいても、正確に、必要な期間、選択ワード線を活性状態に維持することができる。
【００９５】
図１１は、図１に示す主制御回路２のアドレス制御に関連する部分およびアドレス入力回路３の構成を概略的に示す図である。図１１において、主制御回路２は、読出モード指定信号ＲＥと書込モード指定信号ＷＥを受けるＯＲ回路３６と、書込活性化信号ＷＸと読出列活性化信号ＲＹを受けるＯＲ回路３６と、ＯＲ回路３５の出力信号の立上がりに応答してセットされかつＯＲ回路３６の出力信号の立下がりに応答してリセットされて列アドレスラッチ指示信号ＣＡＬを生成するセット／リセットフリップフロップ３７と、列アドレスラッチ指示信号ＣＡＬとページモード指定信号ＯＰＲＷと遅延ページモード指定信号ＯＰＯＷＤを受けて行アドレスラッチ指示信号ＲＡＬを生成するＯＲ回路３８を含む。
【００９６】
アドレス入力回路３は、行アドレスラッチ指示信号ＲＡＬの活性化に応答して外部アドレスＡＤをラッチし内部行アドレス信号ＲＡを生成する行アドレスラッチ回路３ａと、列アドレスラッチ指示信号ＣＬの活性化時、外部からの列アドレス信号ＡＤをラッチし内部列アドレス信号ＣＡを生成する列アドレスラッチ回路３ｂを含む。これらの行アドレスラッチ回路３ａおよび列アドレスラッチ回路３ｂへは、それぞれ外部アドレス信号ＡＤの行アドレス信号および列アドレス信号が与えられる。
【００９７】
図１２は、図１１に示す回路の動作を示すタイミング図である。以下、図１２を参照して、図１１に示す回路の動作について説明する。
【００９８】
クロックサイクル♯０において、オープンロウコマンドとリードコマンドが与えられ、読出モード指定信号ＲＥが活性化され、応じて読出列活性化信号ＲＹが活性化される。このとき、また、ページモード指定信号ＯＰＲＷが活性化され、応じて行アドレスラッチ指示信号ＲＡＬが活性状態となり、行アドレスラッチ回路３ａがラッチ状態となる。このクロックサイクル♯０において読出動作が完了すると、読出列活性化信号ＲＹが非活性化され、応じて列アドレスラッチ指示信号ＣＡＬが非活性化される。したがって、クロックサイクル♯０においては、この読出モード指定信号ＲＥが活性化されてから、読出列活性化信号ＲＹが非活性化されるまでの期間、列アドレス信号ＣＡがラッチされる。
【００９９】
クロックサイクル♯１以降クロックサイクル♯３においてページモード動作が行なわれ、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジにおいてデータの書込／読出が実行される。クロックサイクル♯１においては、リードコマンドがクロック信号ＣＬＫの立上がりエッジおよび立下がりエッジに同期して与えられ、読出モード指定信号ＲＥおよび読出列活性化信号ＲＹの非活性化に従って列アドレスラッチ指示信号ＣＡＬが活性化され、応じて列アドレスラッチ回路３ｂが、クロック信号ＣＬＫの半クロックサイクル期間ラッチ状態となり、与えられた列アドレス信号に従って新たな内部列アドレス信号ＣＡを生成する。
【０１００】
クロックサイクル♯２および♯３各々において、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジに同期してデータ書込を指示するライトコマンドが与えられ、書込モード指定信号ＷＥおよび書込活性化信号ＷＸに従って列アドレスラッチ指示信号ＣＡＬが、図１１に示すセット／リセットフリップフロップ３７により生成される（活性化される）。したがって、この場合においても、クロック信号ＣＬＫの各立上がりエッジおよび立下がりエッジに同期して、列アドレスラッチ回路３ｂが列アドレス信号をラッチし、内部列アドレス信号ＣＡを生成する。
【０１０１】
このページモード動作時において、行アドレスラッチ指示信号ＲＡＬは活性状態にあり、行アドレスラッチ回路３ａはラッチ状態にあるため、内部行アドレス信号ＲＡは変化せず、同一行のワード線が選択状態に維持される。
【０１０２】
クロックサイクル♯４において、クローズロウコマンドがリードコマンドとともに与えられ、ページモード指定信号ＯＰＲＷが非活性化され、またクロック信号ＣＬＫの立下がりに従って、遅延ページモード指定信号ＯＰＲＷＤが非活性化される。このクロックサイクル♯４において、クロック信号ＣＬＫの立下がり時においては、既に、列アドレスラッチ指示信号ＣＡＬは非活性状態にあり（データの読出が半クロックサイクルで行なわれている）、行アドレスラッチ指示信号ＲＡＬは、遅延ページモード指定信号ＯＰＲＷＤの非活性化に従って非活性化され、行アドレスラッチ回路３ａがラッチ状態から解放される。
【０１０３】
セット／リセットフリップフロップ３７を用い、読出モード指定信号ＲＥおよび書込モード指定信号ＷＥの活性化に従って列アドレスラッチ指示信号ＣＡＬを活性化して列アドレスをラッチし、書込活性化信号ＷＸまたは読出列活性化信号ＲＹの非活性化に応答して列アドレスラッチ指示信号ＣＡＬを非活性化することにより、ページモード時および通常動作モード時における列選択期間を最適なタイミングに設定して、各列アクセスサイクルにおいて列アドレスラッチ指示信号ＣＡＬを活性／非活性化することができる。
【０１０４】
図１３は、図１に示すワード線駆動回路４に含まれるワード線選択信号ＷＳＬを発生する部分の構成を概略的に示す図である。図１３において、ワード線駆動回路４は、ワード線活性化信号ＲＸの活性化に応答して能動化され、内部行アドレス信号ＲＡをデコードして、ワード線選択信号ＷＳＬを生成するデコード回路４ａを含む。このデコード回路４ａが、ワード線それぞれに対応して設けられ、対応のワード線に配置されるワード線ドライバへ、このワード線選択信号ＷＳＬが与えられる。
【０１０５】
ワード線活性化信号ＲＸは、ページモード時、ページモード指定信号ＯＰＲＷに従って活性状態にあり、デコード回路４ａからは、同一行に対するワード線選択信号ＷＳＬが活性状態に維持され、同一行が選択状態におかれる。
【０１０６】
図１４は、図１に示すデジット線駆動回路５に含まれるデジット線選択信号ＤＳＬｊを発生する部分の構成を概略的に示す図である。この図１４において、デジット線駆動回路５は、書込活性化信号ＷＸの活性化に応答して能動化され、内部行アドレス信号ＲＡをデコードして、デジット線選択信号ＤＳＬｊを生成するデコード回路５ａを含む。このデコード回路５ａが、図２に示すデジット線ＤＬそれぞれに対応して設けられ、デジット線選択信号ＤＳＬｊが、対応のデジット線に配置されるデジット線ドライバへ与えられる。データ書込時において、デコード回路５ａが活性化され、ラッチ状態にある行アドレス信号ＲＡに従って、選択行に対応するデジット線に対するデジット線選択信号ＤＳＬｊが選択状態へ駆動される。
【０１０７】
図１５は、図１２示す読出列選択回路６に含まれる読出列選択信号ＣＳＬＲｊを発生する部分の構成を概略的に示す図である。この読出列選択回路６は、ビット線対それぞれに対応して設けられるデコード回路６ａを含む。このデコード回路６ａは、読出列活性化信号ＲＹの活性化時能動化され、内部列アドレス信号ＣＡをデコードして読出列選択信号ＣＳＬＲｊを生成する。この読出列選択信号ＣＳＬＲｊが、対応のビット線に設けられる読出列選択ゲートおよびソース線ドライバへ与えられる。
【０１０８】
読出列活性化信号ＲＹは、データ読出時に活性化され、したがって、読出列選択信号ＣＳＬＲｊは、データ読出時においてのみ活性化される。
【０１０９】
図１６は、図１に示す書込列選択回路９の構成を概略的に示す図である。この図１６において、書込列選択回路９は、ビット線対それぞれに対応して設けられるデコード回路９ａを含む。このデコード回路９ａは、書込活性化信号ＷＸの活性化時能動化され、内部列アドレス信号ＣＡをデコードして書込列選択信号ＣＳＬＷｊを生成する。この書込列選択信号ＣＳＬＷｊが対応の列に配置されるビット線ドライバへ与えられる。これにより、デコード回路９ａは、書込時においてのみ能動化されてデコード動作を行ない、書込列選択信号ＣＳＬＷｊを生成することができる。
【０１１０】
［変更例］
図１７は、この発明の実施の形態１の変更例のページモード時の動作を示すタイミング図である。以下、図１７を参照して、図２に示す磁性体記憶装置のページモード時の動作について説明する。
【０１１１】
クロックサイクル♯０においてオープンロウコマンドとリードコマンドとライトコマンドが与えられ、外部からの読出アドレスＲＤＡＤおよび書込アドレスＷＲＡＤが、それぞれ与えられ、行および読出列アドレス信号ＲＡおよびＣＡＲ♯１、ならびに書込列アドレス信号ＣＡＷ♯１が生成される。このリードコマンドおよびライトコマンドが並行して与えられた場合、外部からの書込指示信号（ライトコマンド）／ＷＥおよび外部からの読出指示信号（リードコマンド）／ＲＥがＬレベルに設定され、オープンロウコマンド（ページモード指示信号）Ｏｐｅｎ−ＲｏｗがＨレベルに設定される。このとき、また、データ書込のための書込データＤＩＮ♯１が与えられる。
【０１１２】
クロックサイクル♯０において、列選択動作が行なわれ、読出列選択信号ＣＳＬＲおよび書込列選択信号ＣＳＬＷが選択状態へ駆動され、読出列選択ゲートＲＣＧが導通し対応のビット線ＢＬが内部データ線ＲＤＢ１およびＲＤＢ２へ結合される。また、データ書込のために、選択列に対するビット線ドライバＢＤＬおよびＢＤＲが活性化される。読出列アドレス信号ＣＡＲ♯１および書込列選択信号ＣＳＬＷ♯１は、それぞれ異なる列を規定する。読出列のソース線は接地電圧レベルに駆動され、一方、書込列のソース線は、電源電圧レベルを維持する。これらの異なる列のビット線に対しデータの書込および読出を互いに悪影響を与えることなく実行することができる。オープンロウコマンドが与えられているため、ワード線ＷＬは選択状態をデータ書込／読出後も維持する。
【０１１３】
クロックサイクル♯１のクロック信号ＣＬＫの立上がりにおいてリードコマンドが与えられ、またそのときリードアドレスＲＤＡＤとして読出列アドレス信号ＣＡＲ♯２が与えられ、選択列の指定する読出列選択信号ＣＳＬＲが選択状態へ駆動され、選択列のビット線に接続されるメモリセルのデータの読出が行なわれる。
【０１１４】
このクロックサイクル♯１のクロック信号ＣＬＫの立下がりにおいてライトコマンドが与えられ、書込アドレスＷＲＡＤとして書込列アドレス信号ＣＡＷ♯３が与えられ、また書込データＤＩＮ♯３が与えられる。この場合、選択列に対応する書込列選択信号ＣＳＬＷが選択状態へ駆動され、対応のビット線ドライバおよび図示しない図２に示す選択行のデータ線が駆動され、選択メモリセルに対するデータＤＩＮ♯３の書込が実行される。このサイクルにおいてデータＤＯＵＴ♯２が出力されるものの、データ出力ノードをデータ入力ノードと別々に配置するＤＱ分離構成を用いることにより、データ出力とデータ入力とを並行して実行することができる。
【０１１５】
クロックサイクル♯２においてクロック信号ＣＬＫの立上がりにおいてリードコマンドおよびライトコマンドが与えられ、そのときの列アドレス信号ＣＡＲ♯４およびＣＡＷ♯４により、それぞれ読出列選択信号ＣＳＬＲおよび書込列選択信号ＣＳＬＷが選択状態へ駆動され、データの書込および読出が並行して行なわれる。
【０１１６】
このクロックサイクル♯２のクロック信号ＣＬＫの立下がりに同期してリードコマンドが与えられ、そのときの読出列アドレス信号ＣＡＲ♯５に従って選択列に対する読出列選択信号ＣＳＬＲが選択状態へ駆動され、データの読出が行なわれる。このクロックサイクル♯２のクロック信号の立下がり時に、読出データＤＯＵＴ♯４が出力される。
【０１１７】
クロックサイクル♯３においてクロック信号ＣＬＫの立上がりにおいてクローズロウコマンドおよびライトコマンドが与えられ、書込列アドレス信号ＣＡＷ♯６に従って書込列選択信号ＣＳＬＷが選択状態へ駆動され、データＤＩＮ♯６の書込が実行される。このサイクルにおいては、前のサイクルにおいて与えられた列アドレス信号ＣＡＲ♯５が指定するメモリセルのデータＤＯＵＴ♯５が出力される。
【０１１８】
このクロックサイクル♯３において、データ書込の完了後にクローズロウコマンドに従ってワード線ＷＬが非選択状態へ駆動される。
【０１１９】
すなわち、同じワード線を選択状態へ駆動した状態で、読出列アドレス信号ＣＡＲと書込列アドレス信号ＣＡＷが異なる列を指定する場合、同じクロックサイクル内でデータの書込および読出を並行して実行することができる。これにより、より高速で、データの転送を行なうことができる。
【０１２０】
図１８は、この発明の実施の形態１の変更例における主制御回路２およびアドレス入力回路３の構成を概略的に示す図である。これらの主制御回路２およびアドレス入力回路３は、それぞれ、図１に示す主制御回路２およびアドレス入力回路３に対応する。
【０１２１】
図１８において、主制御回路２は、読出モード指定信号ＲＥの活性化に応答してセットされかつ読出列活性化信号ＲＹの非活性化に応答してリセットされて、読出列アドレスラッチ指示信号ＲＣＡＬを生成するセット／リセットフリップフロップ５０と、書込モード指定信号ＷＥの活性化に応答してセットされ、かつ書込活性化信号ＷＸの非活性化に応答してリセットされて書込列アドレスラッチ指示信号ＷＣＡＬを生成するセット／リセットフリップフロップ５１と、読出モード指定信号ＲＥと書込モード指定信号ＷＥを受けるＯＲ回路５２と、ＯＲ回路５２の出力信号とページモード指定信号ＯＰＲＷと遅延ページモード指定信号ＯＰＲＷＤとを受けて、行アドレスラッチ指示信号ＲＡＬを生成するＯＲ回路５３を含む。
【０１２２】
書込モード指定信号ＷＥと書込活性化信号ＷＸは図５に示す書込モード検出回路２７および書込活性化回路２８から出力される。読出モード指定信号ＲＥおよび読出列活性化信号ＲＹは、図５に示す読出モード検出回路２９および読出列活性化回路３０から出力される。ページモード指定信号ＯＰＲＷおよび遅延ページモード指定信号ＯＰＲＷＤは、図５に示すセット／リセットフリップフロップ２４および半クロック遅延回路２５によりそれぞれ出力される。
【０１２３】
アドレス入力回路３は、読出列アドレスラッチ指示信号ＲＣＬに応答して、外部読出列アドレス信号ＣＡＲ♯をラッチして内部読出列アドレス信号ＣＡＲを生成する読出列アドレスラッチ回路５５と、書込アドレスラッチ指示信号ＷＣＡＬに応答して外部書込アドレス信号ＣＡＷ♯をラッチして内部書込列アドレス信号ＣＡＷを生成する書込列アドレスラッチ回路５６と、行アドレスラッチ指示信号ＲＡＬに応答して外部行アドレス信号ＲＡ♯をラッチして内部行アドレス信号ＲＡを生成する行アドレスラッチ回路５７を含む。
【０１２４】
これらの読出列アドレス信号ＣＡＲ♯および書込列アドレス信号ＣＡＷ♯は、それぞれ、外部において、並列に与えられる。行アドレス信号ＲＡ♯は、これらの書込および読出に対し共通に与えられる。
【０１２５】
読出モードが指定されたときには、セット／リセットフリップフロップ５０により、データ読出期間中、読出列アドレスラッチ指示信号ＲＣＡＬが活性状態に維持され、読出列アドレスラッチ回路５５がラッチ状態となり、外部からの列アドレス信号ＣＡＲ♯に従って内部読出列アドレス信号ＣＡＲが生成される。データ書込時においては、セット／リセットフリップフロップ５１２より、書込列アドレスラッチ指示信号ＷＣＡＬが活性化され書込列アドレスラッチ回路５６が、データ書込期間中、ラッチ状態となり、外部からの書込列アドレス信号ＣＡＷ♯に従って内部書込列アドレス信号ＣＡＷが生成される。
【０１２６】
データアクセスが指定されたときには、ＯＲ回路５３により、行アドレスラッチ指示信号ＲＡＬが活性状態となり、行アドレスラッチ回路５７により、外部行アドレス信号ＲＡ♯が内部行アドレス信号ＲＡとしてラッチされる。
【０１２７】
この主制御回路２の他の読出列選択回路、ワード線駆動回路、ソース線駆動回路、およびビット線駆動回路の制御を行なうための構成は、先の図５に示す構成を利用することができ、また、メモリセルを選択状態へ駆動してデータの書込／読出を行なうためも選択信号を生成する回路の構成としても、先の図１３から図１６を参照して説明した構成を利用することができる。
【０１２８】
図１９は、この発明の実施の形態１の変更例におけるデータ入出力回路１１の構成を概略的に示す図である。この図１９に示すデータ入出力回路１１は、図１に示す入出力回路１１に対応する。データ入出力回路１１は、外部書込データＤＩＮ♯から内部書込データＤＩＮを生成してビット線駆動回路へ与えるデータ入力回路６０と、内部読出回路から与えられた内部読出データＤＯＵＴを出力イネーブル信号ＯＥＮに従って順次外部データＤＯＵＴ♯として出力するデータ出力回路６２を含む。
【０１２９】
データ入力回路６０は、データ書込動作時、書込指示に従ってラッチ状態となり、外部書込データをラッチして内部書込データＤＩＮを生成する。ビット線駆動回路部において、クロック信号に同期してメモリセルに対するデータ書込タイミングが調整される。データ出力回路６２は、レイテンシおよびページモード／通常動作モードを考慮して読出列活性化信号ＲＹに従ってまたは図１に示すデータ読出活性化信号ＳＥＮに従って、所定のタイミングで活性化される。データ入力回路６０およびデータ出力回路６２を並列に設けることにより、データの書込および読出を並行して行なうことができ、高速のデータ転送を実現することができる。
【０１３０】
なお、図１８に示す構成において、行アドレスラッチ回路５７が、データ書込およびデータ読出に対し共通に設けられている。しかしながら、この行アドレスラッチ回路５７を、データ書込用およびデータ読出用に別々に設けることにより、データ読出を行なうリードポートおよびデータ書込を行なうライトポートを別々に有する２ポートメモリを実現することができる。
【０１３１】
以上のように、この発明の実施の形態１に従えば、ワード線を選択状態に維持した状態で、データ読出時、読出列に対応するソース線に対してメモリセルを基準電圧源に結合している。したがって、ワード線を選択状態に維持した状態で、データの書込を行なっても、ビット線書込電流が流出経路は存在せず、ページモードでデータの書込／読出を行なうことが可能となり、高速アクセスが実現される。
【０１３２】
なお、データは２ビット単位で書込／読み出しされる必要はない。外部データのビット数に応じて、書込／読出データビット数が定められる。
【０１３３】
［実施の形態２］
図２０は、この発明の実施の形態２に従う磁性体記憶装置の全体の構成を概略的に示す図である。図２０において、磁性体記憶装置は、互いに独立にメモリセルの選択動作およびデータの書込／読出を行なうことのできるメモリセルアレイ１００ａおよび１００ｂを含む。これらのメモリセルアレイ１００ａおよび１００ｂは、各々、実施の形態１と同様の構成を備える。メモリセルアレイ１００ａがバンクＢＫＡを構成し、メモリセルアレイ１００ｂがバンクＢＫＢを構成する。
【０１３４】
バンクＢＫＡに対しては、アドレスラッチ回路１０２ａからの行アドレス信号をデコードし、行選択信号を生成する行選択回路１０４ａと、行選択回路１０４ａの出力する行選択信号に従ってメモリセルアレイ１００ａのワード線またはデジット線を選択状態へ駆動するワード／デジット線駆動回路１０６ａと、アドレスラッチ回路１０２ａからの列アドレス信号に従って書込列を選択する書込列選択信号を生成する書込列選択回路１０８ａと、書込列選択回路１０８ａからの書込列選択信号と書込データ生成回路１１１ａからの書込データとに従ってメモリセルアレイ１００ａの選択列のビット線へ書込電流を供給するビット線駆動回路１１０ａと、アドレスラッチ回路１０２ａからの列アドレス信号に従って読出列選択信号を生成しかつこの選択列に対応するビット線を内部読出バスＲＢ０に結合する読出列選択回路１１２ａと、データ読出時、読出列選択回路１１２ａから読出されたデータに従って内部読出データをメイン読出データバスＭＲＢ上に生成する内部読出回路１１４ａと、これらのバンクＢＫＡの動作を制御するバンクＡ制御回路１１６ａが設けられる。このバンクＢＫＡにおいては、実施の形態１と同様、ソース線駆動回路も配置されるが、図２０においては、図面を簡略化するため示していない。
【０１３５】
バンクＢＫＢに対しても、バンクＢＫＡと同様、アドレスラッチ回路１０２ｂ、行選択回路１０４ｂ、ワード／デジット線駆動回路１０６ｂ、書込列選択回路１０８ｂ、ビット線駆動回路１１０ｂ、書込データ生成回路１１１ｂ、読出列選択回路１１２ｂ、内部読出回路１１４ｂおよびバンクＢ制御回路１１６ｂから設けられる。メモリセルアレイ１００ｂにおいても、ソース線駆動回路が実施の形態１と同様、配置されるものの、図２０においては、図面を簡略化するために示していない。
【０１３６】
これらのバンクＢＫＡおよびＢＫＢのデータの書込／読出動作は、それぞれ、バンクＡ制御回路１１６ａおよびバンクＢ制御回路１１６ｂにより制御される。このメモリセルアレイ１００ａおよび１００ｂの周辺回路の構成は、実施の形態１と実質的に同様であるもの、バンクＡ制御回路１１６ａおよびバンクＢ制御回路１１６Ｂにおいて、データ読出時セルフリファレンス方式に従ってデータを読出すため、データ読出時の制御信号の発生シーケンスが実施の形態１と異なる。
【０１３７】
この磁性体記憶装置は、さらに、外部からのコマンドＣＭＤをクロック信号ＣＬＫに同期して取込み、動作モード指定信号ＭＯＤＥ、出力活性化信号ＯＥおよび入力活性化信号ＩＥを生成する主制御回路１２０と、主制御回路１２０からのラッチ指示信号（図示せず）に従って外部からのアドレス信号ＡＤをラッチして内部アドレス信号を生成するアドレス入力ラッチ１２２と、主制御回路１２０からのラッチ指示信号に従って外部からのバンクアドレス信号ＢＡＤをラッチして内部バンクアドレス信号を生成するバンクアドレスラッチ１２４と、主制御回路１２０からの出力活性化信号ＯＥに従ってメイン読出データバスＭＲＢ上のデータから外部読出データＱを生成するデータ出力回路１２６と、主制御回路１２０からの入力活性化信号ＩＥに従って外部データＤから内部書込データを生成して、書込データ生成回路１１１ａおよび１１１ｂへ、メイン書込データバスＭＷＢを介して伝達するデータ入力回路１２８を備える。
【０１３８】
アドレス入力ラッチ１２２からの内部アドレス信号は、アドレスラッチ回路１０２ａおよび１０２ｂへ与えられ、またバンクアドレスラッチ１２４からのバンクアドレス信号が、バンクＡ制御回路１１６ａおよびバンクＢ制御回路１１６ｂへ与えられる。これらのバンク制御回路１１６ａおよび１１６ｂは、バンクアドレスラッチ１２４からのバンクアドレス信号が、対応のバンクを指定するときに活性化されて、データの読出または書込を行なうための必要な制御を、主制御回路１２０からの動作モード指定信号ＭＯＤＥに従って実行する。
【０１３９】
図２１は、セルフリファレンス方式のデータ読出時のデータ読出サイクルの構成を示す図である。図２１に示すように、データ読出動作は、第１サイクルＲｅａｄ♯１および第２サイクルＲｅａｄ♯２を含む。第１サイクルＲｅａｄ♯１においては、メモリセルの記憶データの読出およびラッチが行なわれ、次いで、固定データ（“０”）の書込が行なわれる。第２サイクルＲｅａｄ♯２においては、書込んだ固定値データの読出し、先のラッチした記憶データと読出した固定値データとの比較に基く内部読出データの生成、およびこの内部読出データを元のメモリセルに書込むリストアが行なわれる。
【０１４０】
固定値データの書込および読出を行なって元の記憶データと比較することにより、固定値データおよび記憶データ両者に現われたメモリセルの特性のずれをセンスアンプ（内部読出回路）において相殺することができ、正確な内部読出データを生成することができ、読出マージンを改善することができる。
【０１４１】
図２２は、図２０に示す磁性体記憶装置のデータ読出時の動作を示す信号波形図である。この図２２においては、１つのバンクにおけるデータ読出時の波形を示す。メモリセルアレイ１００ａおよび１００ｂは、実施の形態１と同様の構成を有するため、信号として、図２に示される信号を利用する。以下、図２２を参照して、図２０に示す磁性体記憶装置のデータ読出動作について簡単に説明する。
【０１４２】
データ読出時においては、読出モード指定信号ＲＥが動作モード指定信号ＭＯＤＥとして主制御回路１２０から生成され、バンクＡ制御回路１１６ａおよびバンクＢ制御回路１１６ｂへ与えられる。このとき同時にバンクアドレスラッチ１２４から与えられるバンクアドレス信号に従って、選択バンクに対して設けられたバンク制御回路が活性化され、データ読出に必要な制御信号を生成する。この読出モード指定信号ＲＥの活性化に従って、選択バンクにおいてまず第１サイクルＲｅａｄ♯１が始まり、第１サイクル活性化信号ＲＥＡＤ１が活性状態へ駆動される。この第１サイクル活性化信号ＲＥＡＤ１の活性化に従って、読出活性化信号ＲＤＥＮ（信号ＲＸ，ＲＹに対応）が活性化され、ワード線ＷＬが選択状態へ駆動され、また読出列選択信号ＣＳＬＲが読出列選択回路（１１２ａ，１１２ｂ）により生成され、選択メモリセルデータが、対応の内部読出回路（１１４ａ，１１４ｂ）により読出されてラッチされる。
【０１４３】
読出活性化信号ＲＤＥＮが所定期間経過後に非活性状態となった後、書込活性化信号ＷＲＥＮ（信号ＷＸに対応）が活性状態へ駆動され、デジット線ＤＬへ、対応のワード／デジット線駆動回路（１０６ａ，１０６ｂ）により電流が供給され、また書込列選択回路（１０８ａ，１０８ｂ）により書込列選択信号が生成され、対応のビット線駆動回路１１０ａ，１１０ｂにより、固定値データ“０”を書込む方向に選択ビット線に電流が供給される。この固定値データを書込むと、書込活性化信号ＷＲＥＮが非活性化され、選択デジット線ＤＬおよびビット線ＢＬへの書込電流供給は停止される。このとき、実施の形態１と同様、ワード線ＷＬが選択状態に維持される。この固定値データの書込が完了すると、第１サイクル活性化信号ＲＥＡＤ１が非活性化され、第１サイクルＲｅａｄ♯１が完了する。
【０１４４】
この第１サイクル活性化信号ＲＥＡＤ１の非活性化に応答して、第２サイクル活性化信号ＲＥＡＤ２が活性化され、第２サイクルＲｅａｄ♯２が始まる。この第２サイクル活性化信号ＲＥＡＤ２の活性化に従って、読出活性化信号ＲＤＥＮが再び活性化され、ラッチされたアドレス信号に従って読出列選択信号ＣＳＬＲが生成される（ワード線ＷＬは選択状態を維持している）。この読出列選択信号ＣＳＬＲの活性化により、選択メモリセルに書込まれた固定値データが、対応の内部読出回路により読出され、先の第１サイクルＲｅａｄ♯１において読出された記憶データとの比較が行なわれ、内部読出データが生成される。
【０１４５】
読出活性化信号ＲＤＥＮが非活性化され、読出列選択信号ＣＳＬＲが非活性化されると、再び、書込活性化信号ＷＲＥＮが活性化され、内部読出回路により読出されたデータを元のメモリセルへ書込むリストア動作が実行される。
【０１４６】
このリストア動作時においては、ラッチされたアドレス信号に従ってデジット線ＤＬおよびビット線ＢＬが再び選択され、読出データに従って、書込電流が選択デジット線ＤＬおよび選択ビット線ＢＬに供給される。このリストア動作が完了すると、第２サイクル活性化信号ＲＥＡＤ２が非活性化され、第２サイクルＲｅａｄ♯２が完了し、データを内部で読み出す１つのデータリードサイクルが完了する。
【０１４７】
なお、このワード線ＷＬの非活性状態への駆動は、第２サイクルＲｅａｄ♯２において、読出活性化信号ＲＤＥＮの非活性化に応じて行なわれてもよく、また書込活性化信号ＷＲＥＮの非活性化に応じて内部回路が初期状態へリセットされるとき、同様に、ワード線ＷＬが非活性状態へ駆動されてもよい。
【０１４８】
図２３は、この発明の実施の形態２に従う磁性体記憶装置のデータ読出シーケンスを示す図である。図２３においては、４つのデータリードサイクル♯１から♯４を示す。
【０１４９】
クロック信号ＣＬＫの立上がりに同期して、バンクＢＫＡに対し、リードコマンドが与えられ、そのときのアドレス信号Ａｄｄ♯１に従ってワード線ＷＬ♯１が選択状態へ駆動され、データの読出が行なわれる。ここで、ワード線ＷＬＡおよびＷＬＢは、バンクＢＫＡおよびＢＫＢのワード線を総称的に示す。また、バンクＢＫＡは、バンクアドレスＢＡＤが“０”のときに指定され、バンクＢＫＢが、バンクアドレスＢＡＤが“１”のときに指定される。このワード線ＷＬ♯１に接続されるメモリセルの記憶データの読出の後、固定値“０”の選択メモリセルへの書込が行なわれる。
【０１５０】
ワード線ＷＬ♯１に対する第２サイクルＲｅａｄ♯２において、ワード線ＷＬ♯１上のメモリセルから、第１サイクルにおいて書込まれた固定値データの読出が行なわれて、内部読出データがメイン読出データバスＭＲＢ上に読出され、次いで、外部データＱとして、データＤｏｕｔ♯１が出力される。この外部データ出力時、内部の読出データバスＭＲＢ上の読出データが元のメモリセルに書込まれ、記憶データのリストアが実行される。
【０１５１】
このワード線ＷＬ♯１の第２サイクルＲｅａｄ♯２実行時、クロック信号ＣＬＫの立上がりに従ってバンクＢＫＢに対するデータ読出を指示するリードコマンドが、アドレス信号Ａｄｄ♯２とともに与えられる。これにより、バンクＢＫＢにおいてワード線ＷＬＢのうちアドレス指定された行のワード線ＷＬ♯２が選択状態へ駆動され、第１サイクルＲｅａｄ♯１の記憶データの読出、固定値データの書込、および第２サイクルＲｅａｄ♯２の固定値データの読出および読出したデータの再書込（リストア）が実行される。
【０１５２】
以降、リードサイクル♯３および♯４それぞれにおいて、アドレス信号Ａｄｄ♯３およびＡｄｄ♯４に従ってバンクＢＫＡおよびＢＫＢにデータ読出が指示され、内部メイン読出データバスＭＲＢに、データＲＤ♯２およびＲＤ♯３がそれぞれ各クロックサイクルごとに読出され、外部データＱとしてデータＤｏｕｔ♯２およびＤｏｕｔ♯３が出力される。また、これらの内部読出データバスＭＲＢのデータＲＤ♯２およびＲＤ♯３の元のメモリセルに対する再書込が実行される。
【０１５３】
したがって、このセルフリファレンス方式のデータ読出が行なわれ、データ読出に２クロックサイクル必要とされる場合、バンクＢＫＡおよびバンクＢＫＢに交互に、データ読出指示を与えることにより、データ読出のレイテンシが２クロックサイクルの場合、最初のリードアクセスサイクル♯１から、２クロックサイクル経過後に、各クロックサイクルごとにデータＱを出力することができ、データ読出を高速で行なうことができる。
【０１５４】
なお、図２３において破線で示すように、固定値データの書込時、ワード線が非選択状態へ駆動されてもよい。この固定値データの書込時にワード線を非選択状態へ駆動する場合、メモリアレイ構造として、後に変更例として示すソース線が接地電圧に固定される構成を適用することができ、アレイ構造に対する制約が低減される。
【０１５５】
図２４は、図２０に示すバンクＡ制御回路１１６ａおよびバンクＢ制御回路１１６ｂの構成の一例を示す図である。これらのバンクＡ制御回路１１６ａおよびバンクＢ制御回路１１６ｂは、与えられるバンクアドレス信号の論理が異なるだけであり、内部構成は同一であるため、図２４においては、これらのバンクＡ制御回路１１６ａおよびバンクＢ制御回路１１６ｂを、バンク制御回路１１６で示す。
【０１５６】
図２４において、バンク制御回路１１６は、読出モード指定信号ＲＥとバンクアドレス信号ＢＡＤ（または／ＢＡＤ）を受けるＡＮＤゲート１５０と、ＡＮＤゲート１５０の出力信号の立上がりに応答してセットされてクロック信号ＣＬＫをカウントするリングカウンタ１５１と、ＡＮＤゲート１５０の出力信号の立上がりに応答してセットされかつリングカウンタ１５１からのカウントアップ信号ＣＵＰに従ってリセットされて、第１サイクル活性化信号ＲＥＡＤ１を出力するセット／リセットフリップフロップ１５２と、第１サイクル活性化信号ＲＥＡＤ１の立下がりに応答してセットされかつリングカウンタ１５１からのカウントアップ信号ＣＵＰに従ってリセットされて、第２サイクル活性化信号ＲＥＡＤ２を出力するセット／リセットフリップフロップ１５３と、これらの活性化信号ＲＥＡＤ１およびＲＥＡＤ２を受けるＯＲ回路１５４と、ＯＲ回路１５４の出力信号の立上がりに応答してワンショットのパルスの形態で読出活性化信号ＲＤＥＮを出力するワンショットパルス発生回路１５５と、ＯＲ回路１５４の出力信号の立下がりに応答してワンショットのパルス形態で書込活性化信号ＷＲＥＮを生成するワンショットパルス発生回路１５６を含む。
【０１５７】
リングカウンタ１５１は、活性化時、クロック信号ＣＬＫのカウント値が所定値に到達するとカウントアップ信号ＣＵＰを活性化し、再度、初期値からカウント動作を行う。リングカウンタ１５１は、第２サイクル活性化信号ＲＥＡＤ２の立下がりに応答して非活性化され、カウント動作を停止する。
【０１５８】
この図２４に示すバンク制御回路１１６の構成において、対応のバンクに対して読出動作が指示された場合には、ＡＮＤ回路１５０の出力信号がＨレベルとなり、リングカウンタ１５１が起動されて、クロック信号ＣＬＫをカウントする。セット／リセットフリップフロップ１５２は、このリングカウンタ１５１からカウントアップ信号ＣＵＰが与えられるまでの期間、第１サイクル活性化信号ＲＥＡＤ１を活性状態に維持する。この第１サイクル活性化信号ＲＥＡＤ１の活性化（立上り）に応答して、ＯＲ回路１５４の出力信号がＨレベルに立上がる。このＯＲ回路１５４の出力信号の立上がりに応答して、ワンショットパルス発生回路１５５からの読出活性化信号ＲＤＥＮが活性化され、ワード線の選択および読出列の選択が行なわれ、記憶データの読出が実行される。
【０１５９】
読出活性化信号ＲＤＥＮが所定時間経過後に非活性化されると、ワンショットパルス発生回路１５６からの書込活性化信号ＷＲＥＮが活性化され、書込列選択信号が生成され、またデジット線の選択が行なわれ、固定値データの書込が行われる。この第１サイクルが完了すると、リングカウンタ１５１からカウントアップ信号ＣＵＰが発生され、セット／リセットフリップフロップ１５２および１５３がともにリセットされて、第１サイクル活性化信号ＲＥＡＤ１が非活性化され、続いて、第２サイクル活性化信号ＲＥＡＤ２が活性化されて、再び、ワンショットパルス発生回路１５５および１５６により、読出活性化信号ＲＤＥＮおよび書込活性化信号ＷＲＥＮがそれぞれ所定期間活性化される。
【０１６０】
読出サイクルが完了すると、第２サイクル活性化信号ＲＥＡＤ２が、リングカウンタ１５１からのカウントアップ信号ＣＵＰにより非活性化され、また、リングカウンタ１５１がカウント動作を停止する。
【０１６１】
なお、この図２４に示す構成において、ワード線ＷＬは、読出活性化信号ＲＤＥＮの活性化期間中選択状態に維持されてもよい。また、これに代えて、ワード線ＷＬは選択状態へ駆動された後、第２サイクル活性化信号ＲＥＡＤ２の活性化時、書込活性化信号ＷＲＥＮの非活性化に応答して非選択状態に駆動されてもよい。
【０１６２】
図２５は、図２０に示す書込データ生成回路１１１ａおよび１１１ｂの構成の一例を示す図である。これらの書込データ生成回路１１１ａおよび１１１ｂは同一構成を有するため、図２５においては、書込データ生成回路１１１で、これらの書込データ生成回路１１１ａおよび１１１ｂを示す。
【０１６３】
図２５において、書込データ生成回路１１１は、第１サイクル活性化信号ＲＥＡＤ１の活性化時活性化され固定値データ“０”を出力するトライステートバッファ１６０と、第２サイクル活性化信号ＲＥＡＤ２の活性化時活性化され、メイン読出データバスＭＲＢ上のデータを伝達するトライステートバッファ１６２と、第１および第２サイクル活性化信号ＲＥＡＤ１およびＲＥＡＤ２を受けるＮＯＲゲート１６３と、ＮＯＲゲート１６３の出力信号がＨレベルのときに活性化され、メイン書込データバスＭＷＢ上のデータを転送するトライステートバッファ１６４を含む。これらのトライステートバッファ１６０、１６２および１６４の出力は共通に結合され、対応のバンクのビット線駆動回路へ、その出力データが伝達される。
【０１６４】
この図２５に示す書込データ生成回路の構成においては、第１サイクルにおいては、トライステートバッファ１６０が活性化され、固定値データ“０”が対応のビット線駆動回路へ伝達される。第２サイクルにおいては、トライステートバッファ１６２が、メインリードデータバスＭＲＢ上のデータを対応のビット線駆動回路へ転送し、記憶データのリストアが行なわれる。ＮＯＲゲート６１３の出力信号がＨレベルのときには、これらの活性化信号ＲＥＡＤ１およびＲＥＡＤ２はともに非活性状態であり、データ書込が指定されるときであり、そのときに、メイン書込データバスＭＷＢの内部書込データが、対応のビット線駆動回路へ伝達される。
【０１６５】
これにより、各サイクルにおいて、固定値データの書込および記憶データのリストアを行なうことができる。これらのデータの書込は、ビット線駆動回路において、書込活性化信号ＷＲＥＮの活性化に従って実行される。
【０１６６】
なおセンスアンプなどを含む内部読出回路の構成は、先の特許文献１または特許文献２の構成が利用されてもよい。ラッチ回路と比較回路とでこの内部読出回路を形成することができる。
【０１６７】
［変更例１］
図２６は、この発明の実施の形態２の変更例１に従うメモリセルＭの構成を概略的に示す図である。この図２６に示すメモリセルＭにおいては、アクセストランジスタＡＴＲが結合するソース線ＳＬは接地ノードに常時結合される。この図２６に示すメモリセルＭを利用する場合には、データ書込時、ワード線ＷＬを非選択状態に駆動する。すなわち、ワード線ＷＬの選択期間は、読出活性化信号ＲＤＥＮの活性化期間により決定される。この図２６に示すメモリセルＭを利用する場合でも、セルフリファレンス方式でデータ読出が行なわれる場合、バンクを交互にアクセスすることにより、各クロックサイクルごとにデータの読出を行なうことができる。
【０１６８】
［変更例２］
図２７は、この発明の実施の形態２の変更例２のメモリセルの構成を概略的に示す図である。この図２７において、メモリセルＭは、ビット線ＢＬとワード線ＷＬの間に配設される可変磁気抵抗素子ＶＲＥで構成され、読出選択トランジスタは配置されない。このメモリセルＭは、ワード線ＷＬとビット線ＢＬの交差部に配置され、いわゆる「クロスポイント」セルと呼ばれる。デジット線およびソース線は、配置されない。
【０１６９】
データ書込時においては、ワード線ＷＬをデジット線として利用して書込電流を供給し、またビット線ＢＬにも書込電流を供給する。したがって、このデータ書込時、ワード線ＷＬとビット線ＢＬの間で書込電流がメモリセルＭを介して流れ、磁界不良が生じ、書込マージンが低下する可能性がある。このため、メモリセルＭの可変磁気抵抗素子ＶＲＥの抵抗値は十分大きくされ、磁気抵抗比（高抵抗状態と低抵抗状態の磁気抵抗の比）は小さくなる（たとえば２０％）。したがって、このような高抵抗のメモリセルＭを利用する場合、データ読出を行なう場合、読出電流を十分に駆動できず、読出サイクル時間が長くなる。しかしながら、上述のようなインタリーブ態様でバンク交互にデータの読出を行なうことにより、実効的に読出サイクル時間を短くすることができ、高速データ読出を行なうことができる。データ書込は、単に誘起磁界による磁化方向の設定であり、読出に比べて十分短い時間内で実現され、データ読出サイクルの間に挿入することができる。
【０１７０】
［変更例３］
図２８は、この発明の実施の形態２の変更例３のメモリセルＭの構成を概略的に示す図である。この図２８に示すメモリセルＭは、可変磁気抵抗素子ＶＲＥと、可変磁気抵抗素子ＶＲＥとワード線ＷＬの間に接続されるＰＮダイオードＤＤＥを含む。このＰＮダイオードＤＤＥは、アノードが可変磁気抵抗素子ＶＲＥに接続され、カソードが、ワード線ＷＬに接続される。通常、このＰＮダイオードＤＤＥは、不純物導入シリコンで構成される。可変磁気抵抗素子ＶＲＥの他端は、ビット線ＢＬに接続される。
【０１７１】
この図２８に示すメモリセルの構成の場合、データ書込時には、選択ワード線ＷＬおよび選択ビット線ＢＬに、書込電流が供給される。この場合、ＰＮダイオードＤＤＥが導通し、ビット線ＢＬからワード線ＷＬに書込電流が流出する可能性がある。したがって、この図２８に示すメモリセルＭの構成においても、可変磁気抵抗素子ＶＲＥの抵抗値は、十分高くされる。
【０１７２】
データ読出時においては、選択ワード線ＷＬは、接地電圧レベルに駆動され、非選択ワード線ＷＬは、電源電圧レベルに維持される。選択メモリセルにおいてＰＮダイオードＤＤＥが導通状態、非選択メモリセルにおいてＰＮダイオードＤＤＥが逆バイアス状態であり非導通状態となる。選択メモリセルにおいて、ビット線ＢＬから可変磁気抵抗素子ＶＲＥおよびＰＮダイオードＤＤＥを介してワード線ＷＬへ読出電流が流れ、この読出電流に従ってデータの読出が行なわれる。
【０１７３】
このような図２８に示すメモリセルＭの構成においても、セルフリファレンス方式でのデータの読出が、通常、行なわれる。しかしながら、この可変磁気抵抗素子ＶＲＥの電気的抵抗値が十分高いため、データ読出に長い時間を要し、インタリーブ態様で、データの読出を行なうことにより、高速でデータの読出を行なうことができる。データ書込は、可変磁気抵抗素子ＶＲＥの磁化方向を反転させるだけであり、極めて短時間でデータ書込を行なうことができる。
【０１７４】
なお、この図２８に示すメモリセルＭにおいても、可変磁気抵抗素子ＶＲＥおよびＰＮダイオードＤＤＥは、ビット線ＢＬとワード線ＷＬの交差部に配置されるクロスポイントセル構造を有する。
【０１７５】
以上のように、この発明の実施の形態２に従えば、セルフリファレンス方式でデータ読出を行なう磁性体記憶装置において、バンクインタリーブ態様でアクセスしてデータ読出を行なっており、パイプライン的にデータの内部読出を行なうことができ、高速のデータ読出を実現することができる。
【０１７６】
［実施の形態３］
図２９は、この発明の実施の形態３に従う磁性体記憶装置の全体の構成を概略的に示す図である。この図２９に示す磁性体記憶装置においては、メモリセルアレイ２００においてメモリセルが行列状に配列される。メモリセルアレイ２００の構成は、実施の形態１に示されるメモリセルアレイの構成が利用されてもよく、また図２６から図２８に示すメモリセルＭが、行列状に配列されてもよい。したがって、図２９においては、このメモリセルアレイ２００の構成に応じて周辺回路の構成が異なるため、周辺回路としては、ソース線駆動回路、ワード線駆動回路、デジット線駆動回路およびビット線駆動回路は特定的には示していない。
【０１７７】
このメモリセルアレイ２００に対して、アドレス入力回路２０２からの行アドレス信号に従ってメモリセルアレイ２００の行を選択状態へ駆動する行選択駆動回路２０４と、アドレス入力回路２０２からのアドレス信号（この経路は示さず）に従ってメモリセルアレイ２００の列を選択する列選択回路２０６と、メモリセルアレイ２００の選択メモリセルへデータを書込む書込回路２０８が設けられる。
【０１７８】
メモリセルアレイ２００が、実施の形態１の構成と同様の構成を備える場合、行選択駆動回路２０４は、ワード線駆動回路およびデジット線駆動回路を含み、列選択回路２０６は、読出列選択信号発生回路、書込列選択信号発生回路、および読出列選択回路を含む。書込回路２０８は、書込データ生成回路と、ビット線駆動回路とを含む。
【０１７９】
この磁性体記憶装置は、さらに、列選択回路２０６から同時に選択される３２ビットのメモリセルのデータを転送する内部読出データバスＲＤＢに結合される内部読出回路２１０と、内部読出回路２１０からメイン読出データバスＭＲＤＢを介して転送される３２ビットデータを１６ビットのデータに変換して順次出力する並直列変換回路２１２と、並直列変換回路２１２からの１６ビットデータを出力するデータ出力回路２１４と、外部からの１６ビットデータに従って１６ビットの内部書込データを生成するデータ入力回路２１６を含む。このデータ入力回路２１６からの内部書込データは、１６ビットの書込データバスＷＤＢを介して書込回路２０８へ与えられる。
【０１８０】
内部読出動作を制御するために、外部からのコマンドＣＭＤに従って各種内部動作に必要な制御信号を生成する主制御回路２１８と、主制御回路２１８からの読出モード指示信号ＲＥに従って内部データ読出および出力に必要な動作を制御する読出制御回路２２０が設けられる。この読出制御回路２２０は、セルフリファレンス方式に従って内部読出データが生成されるようにその内部読出動作を制御する。
【０１８１】
並直列変換回路２１２へ列アドレス信号ビットＣＡ０が与えられているのは、３２ビットのデータを生成したとき、偶数アドレスの１６ビットデータおよび奇数アドレスの１６ビットデータのいずれを先に出力するかを決定するためである。
【０１８２】
図３０は、この発明の実施の形態３におけるデータ読出サイクルの構成を示す図である。セルフリファレンス方式で内部読出データが生成されるため、データ読出サイクルは、３２ビットのメモリセルの記憶データを読出してラッチし、次いで、１６ビットの固定データ“０”を３２ビットのメモリセルに書込む動作が行なわれる第１サイクルＲｅａｄ♯Ｆと、この３２ビットの固定値データ“０”の読出と、先に読出した記憶データとの比較結果に基づいて内部読出データを生成する内部読出動作と、この読出した３２ビットデータを１６ビット単位で元のメモリセルへ書込むリストア動作とが行なわれる第２サイクルＲｅａｄ♯Ｓを含む。
【０１８３】
内部書込データバスＷＤＢは１６ビット幅であり、書込回路２０８も、１６ビット単位でデータの書込を行なう。したがって、３２ビットデータの書込時には、１６ビットデータの書込を２回実行する。
【０１８４】
リストア動作を実行するため、図２９に示すように、メイン読出データバスＭＲＤＢが、書込回路２０８に結合される。
【０１８５】
図３１は、この発明の実施の形態３のデータ読出シーケンスの一例を示す図である。図３１においては、第１および第２サイクルＲｅａｄ♯ＦおよびＲｅａｄ♯Ｓが、各々、クロック信号ＣＬＫの１クロックサイクル期間に対応する場合の動作シーケンスが示される。
【０１８６】
アクセスサイクル♯１において、クロック信号ＣＬＫのサイクルＣ♯０において、データ読出指示が与えられ、そのときのアドレス信号Ａｄｄ♯１に従って第１および第２サイクルＲｅａｄ♯ＦおよびＲｅａｄ♯Ｓが順次行なわれ、図２９に示す内部読出回路２１０において内部読出データが生成され、クロックサイクルＣ♯１において、メイン読出データバスＭＲＤＢに３２ビットデータＱ♯１が出力される。この３２ビットのデータＱ♯１が、並直列変換回路２１２においてラッチされ、列アドレス信号ビットＣＡ０に従って１６ビットデータの出力順序が設定され、クロックサイクルＣ♯２およびＣ♯３において、１６ビットデータＱ♯１ＦおよびＱ♯１Ｓがそれぞれ出力される。
【０１８７】
クロックサイクルＣ♯２において再び、データ読出指示が与えられ、そのときのアドレス信号Ａｄｄ♯２に従ってメモリセルデータの読出動作が行なわれ、アクセスサイクル♯２において、リードアクセスのサブサイクルＲｅａｄ♯ＦおよびＲｅａｄ♯Ｓが実行されて、３２ビットデータＱ♯２が内部読出回路２１０により生成され、並直列変換回路２１２に取込まれる。クロックサイクルＣ♯４から、続いて、並直列変換回路２１２において列アドレス信号ビットＣＡ０に従って１６ビットデータが選択され、データＱ♯２Ｆが出力される。
【０１８８】
したがって、セルフリファレンス方式に従ってデータを読出す場合、２クロックサイクルがデータ読出に必要なときには、２クロックサイクル毎にデータ読出指示を与えることにより、内部で、内部読出データ動作と並行して外部へのデータ出力動作を行なうことができ、最初のアクセスサイクルから２クロックサイクル経過後には、各クロックサイクル毎に外部データＱを出力することができ、高速のデータ転送を実現することができる。
【０１８９】
図３２は、図２９に示す列選択回路２０６に含まれる読出列選択信号を発生する部分の構成を概略的に示す図である。図３２において、列選択回路２０６は、図示しない読出列デコーダから生成される読出列選択ファースト信号ＣＳＬＲＦ０と読出列選択ファースト信号ＣＳＬＲＦ１とを受けて読出列選択信号ＣＳＬＲ１を生成するＯＲゲートＧＴ１と、読出列選択ファースト信号ＣＳＬＲＦ１と読出列選択ファースト信号ＣＳＬＲＦ２とを受けて読出列選択信号ＣＳＬＲ２を生成するＯＲゲートＧＴ２を含む。
【０１９０】
この読出列選択信号を発生する部分においては、読出列選択ファースト信号ＣＳＬＲＦｉおよびＣＳＬＲＦ（ｉ＋１）に従って、読出列選択信号ＣＳＬＲ（ｉ＋１）を生成する。これにより、任意の列アドレスの１６ビットのメモリセルを指定する列アドレス信号に従って、同時に３２ビットのメモリセルを選択することができる。
【０１９１】
図３３は、ビット線と内部読出データバスＲＤＢとの接続を示す図である。図３３においては、１６ビットの偶数ビット線群ＢＬｅが、偶数列選択信号ＣＳＬＲｅに応答する読出列選択ゲート回路２３０ｅを介して１６ビット幅の偶数読出データバスＲＤＢｅに結合される。一方、１６ビットの奇数ビット線群ＢＬｏは、奇数読出列選択信号ＣＳＬＲｏに従って導通する奇数列読出選択ゲート回路２３０ｏを介して１６ビット幅の奇数読出データバスＲＤＢｏに結合される。これらの偶数データバスＲＤＢｅおよび奇数読出データバスＲＤＢｏにより、図２９に示す内部読出回路２１０に結合される内部読出データバスＲＤＢが形成され、３２ビットのメモリセルデータが、内部読出回路２１０に転送される。
【０１９２】
図３４は、図２９に示す列選択回路２０６に含まれる書込列選択信号を発生する部分の構成を概略的に示す図である。図３４においては、書込列選択信号ＣＳＬＷ０−ＣＳＬＷ２を発生する部分の構成を代表的に示す。
【０１９３】
図３４において、列選択回路２０６は、図示しない書込列デコーダから生成される書込列選択ファースト信号ＣＳＬＷＦ０およびＣＳＬＷＦ１の一方を切換信号φＳＷに従って選択して書込列選択信号ＣＳＬＷ１を生成するスイッチ回路ＳＷＫ１と、書込列デコーダから生成される書込列選択ファースト信号ＣＳＬＷＦ１およびＣＳＬＷ２の一方を選択して書込列選択信号ＣＳＬＷ２を生成するスイッチ回路ＳＷＫ２を含む。書込列選択信号ＣＳＬＷ０は、切換信号φＳＷに従って、接地電圧と書込列選択ファースト信号ＣＳＬＷＦ０の一方を選択しするスイッチ回路ＳＷＫ０により生成される。
【０１９４】
スイッチ回路ＳＷＫ１およびＳＷＫ２は、切換信号φＳＷが、たとえばＬレベルの第１の論理レベルのときに、対応の書込列選択ファースト信号を選択し、切換信号φＳＷがたとえばＨレベルの第２の論理レベルに設定されると、前段の書込列選択ファースト信号を選択する。スイッチ回路ＳＷＫ０は、切換信号φＳＷが第１の論理レベルのときに対応の書込列選択ファースト信号ＣＳＬＷＦ０を選択し、切換信号φＳＷが第２の論理レベルとなると接地電圧を前段の書込列選択信号として選択する。
【０１９５】
したがって、最初は、与えられた列アドレス信号に基いて生成される書込列選択ファースト信号ＣＳＬＷＦｉに従って書込列選択信号ＣＳＬＷｉが生成され、切換信号φＳＷの論理レベルが切換えられると、前段の書込列選択ファースト信号ＣＳＬＷＦｉに従って書込列選択信号ＣＳＬＷ（ｉ＋１）が選択状態へ駆動される。これにより、１６ビットのデータバスを利用して、３２ビットの固定値データの書込およびリストア動作を行なうことができる。
【０１９６】
図３５は、図２９に示す読出制御回路２２０の構成を概略的に示す図である。この図３５に示す読出制御回路２２０は、図２４に示すバンク制御回路１１６の構成を利用して構成される。この読出制御回路２２０は、図２４に示すバンク制御回路と以下の点が、その構成が異なる。すなわち、セット／リセットフリップフロップ１５２のセット入力Ｓおよびリングカウンタ１５１のセット入力Ｓへは、読出モード指定信号ＲＥが与えられる。
【０１９７】
また、ワンショットパルス発生回路１５６の出力信号ＷＲＥＮ１の出力信号の立下がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路２３５と、ワンショットパルス発生回路１５６および２３５の出力信号を受けて、書込活性化信号ＷＲＥＮを生成するＯＲ回路２３６が設けられる。ワンショットパルス発生回路２３５から、切換信号φＳＷが出力される。
【０１９８】
この図３５に示す読出制御回路２２０の他の構成は、図２４に示すバンク制御回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９９】
図３６は、図３５に示す読出制御回路２２０の動作を示すタイミング図である。図３６を参照して、この図３５に示す読出制御回路２２０の動作について簡単に説明する。
【０２００】
読出モードが指定されると、読出モード指定信号ＲＥが活性化され、セット／リセットフリップフロップ１５２により、第１サイクル活性化信号ＲＥＡＤ１が活性化される。この第１サイクル活性化信号ＲＥＡＤ１の活性化に従って、ワンショットパルス発生回路１５５、１５６および１３５が、順次、ワンショットのパルス信号を生成し、読出活性化信号ＲＤＥＮ、書込活性化信号ＷＲＥＮ１および切換信号φＳＷが順次活性化される。ワンショットパルス発生回路１５６および２３５の出力パルス信号に従って、ＯＲ回路２３６から、書込活性化信号ＷＲＥＮが２回発生され、１６ビット単位のデータ書込が実行される。
【０２０１】
セット／リセットフリップフロップ１５２がリングカウンタ１５１のカウントアップ信号ＣＵＰに従ってリセットされると、第２サイクル活性化信号ＲＥＡＤ２が活性化され、再びＯＲ回路１５４の出力信号に従って、ワンショットパルス発生回路１５５、１５６および２３５により、読出活性化信号ＲＤＥＮ、パルス信号ＷＲＥＮ１および切換信号φＳＷが順次活性化される。各サイクルにおいて書込時、最初は列アドレス信号に従って選択列の１６ビットメモリセルにデータを書込み、続いて、隣接列の１６ビットのメモリセルに、同じデータを書込むことができる。
【０２０２】
なお、この書込活性化信号ＷＲＥＮに従って、図２９に示す列選択回路２０６に含まれる書込列デコード回路が活性化され、またビット線駆動回路が活性化される。デジット線ＤＬが配設されている場合には、データ書込時、デジット線ＤＬも活性化される。
【０２０３】
なお、アドレス入力回路２０２からの列アドレス信号をラッチし、内部データ読出期間中に、このラッチした列アドレス信号に１を加えた隣接列アドレスを生成し、ラッチ列アドレスと隣接列アドレスを、切換信号φＳＷで切換えて書込列選択回路へ与えてデコードする構成が利用されてもよい。
【０２０４】
図３７は、図２９に示す内部読出回路２１０および並直列変換回路２１２の構成を概略的に示す図である。図３７において、内部読出回路２１０は、１６ビットの偶数読出データバスＲＤＢｅに結合されて、１６ビットの内部データを生成する１６ビット内部データ生成回路２４０ｅと、１６ビット幅の奇数読出データバスＲＤＢｏに結合され、１６ビットの内部データを生成する１６ビット内部データ生成回路２４０ｏを含む。これらの１６ビット内部データ生成回路２４０ｅおよび２４０ｏは、セルフリファレンス方式に従って内部データを読出す回路構成であればよく、メモリセルから読出されるデータをラッチし、次いでメモリセルから読出された固定値データとラッチデータとを比較する構成であればよい。
【０２０５】
並直列変換回路２１２は、１６ビット内部データ生成回路２４０ｅの出力データをラッチするラッチ回路２４２ｅと、１６ビット内部データ生成回路２４０ｏの出力データをラッチするラッチ回路２４２ｏと、列アドレス信号ビットＣＡ０に従ってラッチ回路２４２ｅおよび２４２ｏの一方を選択して１６ビットデータを図２９に示すデータ出力回路２１４へ与えるマルチプレクサ２４４を含む。
【０２０６】
マルチプレクサ２４４へ与えられる列アドレス信号ビットＣＡ０は、偶数列または奇数列を指定し、最初のクロックサイクルにおいて、偶数列または奇数列に対応するラッチ回路２４２ｅおよび２４２ｏの１６ビットデータが選択され、次のクロックサイクルで列アドレスビットＣＡ０が反転され、残りの１６ビットデータが選択される。
【０２０７】
このクロックサイクル毎に３１ビットデータから１６ビットデータを選択する構成としては以下の構成を利用することができる。第２サイクル活性化信号ＲＥＡＤ２に基づいて、並列／直列変換活性化信号を生成し、この並列／直列変換活性化信号をクロックサイクルごとにシフトして、列アドレス信号ビットＣＡ０およびその反転信号（／ＣＡ０）を順次選択して、マルチプレクサ２４４の選択回路へ与える。最初のクロックサイクルで列アドレス信号ビットＣＡ０が指定するメモリセルの１６ビットデータが選択され、次のクロックサイクルで、補の列アドレス信号ビット／ＣＡ０に従って残りの１６ビットデータが選択される。
【０２０８】
図３８は、図２９に示す書込回路２０８に含まれる書込データ生成回路の構成を概略的に示す図である。この図３８に示す書込データ生成部は、図２５に示す構成を利用して構成される。図３８に示す書込回路２０８においては、１６ビットメイン偶数読出データバスＭＲＢｅおよび１６ビットメイン奇数読出データバスＭＲＢｏの一方を、列アドレス信号ビットＣＡ０および切換信号φＳＷに従って選択して１６ビットデータを生成して、この生成された１６ビットデータをトライステートバッファ１６２へ与える選択回路２５０が設けられる。この図３８に示す書込データ生成部の他の構成は、図２５に示す書込データ生成回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２０９】
選択回路２５０は、切換信号φＳＷが第１の論理レベル（Ｌレベル）のときには、列アドレス信号ビットＣＡ０に従って読出データバスＭＲＢｅおよびＭＲＢｏの一方を選択する。切換信号φＳＷが第２の論理レベル（Ｈレベル）のときには、列アドレス信号ビットＣＡ０を反転して、読出データバスＭＲＢｅおよびＭＲＢｏの他方を選択する。これにより、最初に、列アドレス信号ビットＣＡ０により指定されたメモリセルへデータが書込まれ、次いで、残りの１６ビットのデータが隣接列のメモリセルへ書込まれ、正確に、３２ビットデータのリストアを行なうことができる。
【０２１０】
なお、上述の構成においては、３２ビットデータを１６ビット直列データに変換して出力している。しかしながら、内部読出データのビット幅と外部出力データのビット幅の関係は、内部データを読み出すために要するクロックサイクル数に応じて適当に定められればよい。
【０２１１】
以上のように、この発明の実施の形態３に従えば、データ読出時、内部で、外部出力データのビット幅よりも広いビット幅の内部読出データを生成し、この内部読出データを外部データのビット幅に応じた直列データに変換して出力しており、内部読出データ作成に長時間を要する場合でも、外部に対しては各クロックサイクルごとにデータを出力することができ、高速でデータ転送を行なうことができる。
【０２１２】
［実施の形態４］
図３９は、この発明の実施の形態４に従う磁性体記憶装置の全体の構成を概略的に示す図である。この図３９に示す磁性体記憶装置においては、１ワードが３２ビットで構成される。データ入力回路３２８が、３２ビットデータＤを受け、１６ビット上位メイン書込データバスＵＭＷＢおよび１６ビット下位メイン書込データバスＬＭＷＢへ、それぞれ、１６ビットの上位データおよび１６ビット下位データを転送する。
【０２１３】
一方、データ出力回路３２６は、１６ビットのメイン読出データバスＭＲＢに結合され、１６ビットデータＱを出力する。
【０２１４】
データ書込時、３２ビットデータの書込が行なわれ、データ読出時、１６ビットデータの読出が行なわれるため、メモリセルアレイは、上位１６ビットデータを記憶するメモリセルアレイ３００ａと、下位１６ビットデータを記憶するメモリセルアレイ３００ｂとに分割される。
【０２１５】
上位および下位１６ビットデータを指定するために、上位データイネーブル信号ＵＰＥと下位データイネーブルＬＷＥとを、主制御回路１２０からの制御の下にラッチして、上位データ活性化信号ＵＰＥＮと下位データ活性化信号ＬＷＥＮを生成する入力ラッチ回路３２０が設けられる。
【０２１６】
メモリセルアレイ３００ａおよび３００ｂに対しては、それぞれ、上位ブロック制御回路３１６ａおよび下位ブロック制御回路３１６ｂが設けられる。上位ブロック制御回路３１６ａは、入力ラッチ回路３２０からの上位データ活性化信号ＵＰＥＮと主制御回路１２０からの動作モード指定信号ＭＯＤＥに従ってメモリセルアレイ３００ａに対するデータの書込／読出に必要な動作を制御する。一方、下位ブロック制御回路３１６ｂは、下位データ活性化信号ＬＷＥＮと主制御回路１２０からの動作モード指定信号ＭＯＤＥに従ってメモリセルアレイ３００ｂにおけるメモリへのデータの書込／読出を制御する。
【０２１７】
内部データの読出が、セルフリファレンス方式に従って行なわれるため、メモリセルアレイ３００ａに対して書込データ生成回路３１１ａが設けられ、メモリセルアレイ３００ｂに対し書込データ生成回路３１１ｂが設けられる。書込データ生成回路３１１ａは、１６ビットのメイン読出データバスＭＲＢ上のデータと１６ビットの上位メイン書込データバスＵＭＷＢ上のデータとを受け、データ読出時、固定値および内部読出データに基づいて書込データを生成し、データ書込時、１６ビット上位メイン書込データバスＵＭＷＢ上のデータに従って書込データを生成する。書込データ生成回路３１１ｂは、同様、データ読出時、固定値データと１６ビットメイン読出データバスＭＲＢ上のデータとに従って書込データを生成し、データ書込モード時においては、１６ビット下位メイン書込データバスＬＭＷＢのデータに従って書込データを生成する。
【０２１８】
上位ブロック制御回路３１６ａおよび下位ブロック制御回路３１６ｂは、それぞれ、上位データ活性化信号ＵＰＥＮおよび下位データ活性化信号ＬＷＥＮに従って活性化されており、図２０に示すバンク構成の磁性体記憶装置におけるバンク制御回路と同様の構成を有し、バンクアドレス信号に代えて、これらの活性化信号ＵＰＥＮおよびＬＷＥＮを受ける。したがって、メモリセルアレイ３００ａおよび３００ｂの行および列を選択する周辺回路の構成は、図２０に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２１９】
この図３９に示す磁性体記憶装置においては、データ書込時、上位データイネーブル信号ＵＰＥおよび下位データイネーブル信号ＬＷＥがともに活性化され、３２ビットのデータの書込が行なわれる。データ読出時においては、上位データイネーブル信号ＵＰＥおよび書込データイネーブル信号ＬＷＥが、交互に活性化され、１６ビットのデータの読出が行なわれる。このデータ読出時において、実施の形態１に示されるページモードが利用されてもよく、また、実施の形態２および３に示すように、個々のアクセスサイクルにおいて行および列アドレスを与えてデータの読出が行なわれてもよい。
【０２２０】
図４０は、この図３９に示す磁性体記憶装置のデータ読出シーケンスを示す図である。以下、図４０を参照して、図３９に示す磁性体記憶装置のデータ読出動作について説明する。
【０２２１】
データ読出を行なうリードサイクルは、第１サイクルＲｅａｄ♯１および第２サイクルＲｅａｄ♯２を含む。これらのサイクルＲｅａｄ♯１およびＲｅａｄ♯２は、実施の形態２における内部読出サイクルと同じであり、第１サイクルＲｅａｄ♯１において記憶データの読出およびラッチと固定値データの書込が行なわれ、第２サイクルＲｅａｄ♯２において、書込んだ固定値データの読出と記憶データとの比較、その比較結果に基づく内部データの生成、および内部データの元のメモリセルへの再書込（リストア）が実行される。
【０２２２】
クロック信号ＣＬＫのサイクルＣ♯１においてデータ読出指示が与えられ、アクセスサイクル♯１が始まる。このときアドレス信号Ａｄｄ♯１が与えられ、また、上位データイネーブル信号ＵＰＥが活性状態に設定され、図３９に示す上位ブロック制御回路３１６ａが活性化され、メモリセルアレイ３００ａにおける１６ビットのデータの読出が、セルフリファレンス方式に従って実行される。
【０２２３】
次のクロック信号Ｃ♯２において再び読出指示が与えられ、アドレスＡｄｄ♯２が与えられる。データ書込は、３２ビット単位で行なわれており、書込時のアドレスに対応させるために、これらのアドレスＡｄｄ♯１およびＡｄｄ♯２は同一アドレスである。
【０２２４】
このクロックサイクル♯２においては、下位データイネーブル信号ＬＷＥが活性状態に設定され、図３９に示す下位ブロック制御回路３１６ｂが活性化され、メモリセルアレイ３００ｂにおいて１６ビットのデータの読出が行なわれる。また、このクロック信号ＣＬＫのサイクルＣ♯２において、上位ブロック制御回路３１６ａの制御の下に内部読出サイクルＲｅａｄ♯１およびＲｅａｄ♯２が実行され、メイン読出データバスＭＲＢに、１６ビット内部読出データＱＦ♯１が出力され、続いて、データ出力回路３２６を介して１６ビットデータＱ♯１が出力される。このクロックサイクルＣ♯２にメイン読出データバスＭＲＢ上に読出された内部読出データＱＦ♯１に従って、図３９に示す書込データ生成回路３１１ａが、書込データを生成し、元のメモリセルに１６ビットデータを再書込する。
【０２２５】
アクセスサイクル♯３において、再び、上位データイネーブル信号ＵＰＥが活性化され、アドレス信号Ａｄｄ♯３に従って、再び上位ブロック制御回路３１６ａが活性化され、メモリセルアレイ３００ａにおける１６ビットデータの読出が行なわれる。このクロックサイクルＣ♯３において、メイン読出データバスＭＲＢには、アクセスサイクル♯２においてメモリセルアレイ３００ｂから読出された１６ビットデータＱＦ♯２が伝達され、続いて、外部の１６ビットデータＱ♯２がデータ出力回路３２６を介して出力される。
【０２２６】
クロックサイクルＣ♯４においては再び、データ読出指示が与えられ、アドレス信号Ａｄｄ♯４が与えられる。このときには、下位データイネーブル信号ＬＷＥがＨレベルの活性状態に設定されており、アクセスサイクル♯４においては、下位ブロック制御回路３１６ｂが再び活性化され、メモリセルアレイ３００ｂにおける１６ビットデータの読出を実行する。
【０２２７】
したがって、内部データ読出のサイクルＲｅａｄ♯１およびＲｅａｄ♯１に対して、クロック信号ＣＬＫの１クロックサイクル期間が割当てられている場合、これらの第１および第２サイクルＲｅａｄ♯１およびＲｅａｄ♯２を、異なるアクセスサイクル間で重ね合わせて並行に実行することができ、読出レイテンシ（２クロックサイクル）経過後、各クロックサイクルにおいて外部データＱを１６ビットずつ転送することができ、データ転送効率を改善することができる。
【０２２８】
バンクアドレス信号に代えて、データ活性化信号ＵＰＥＮおよび下位データ活性化信号ＬＷＥＮが用いられており、この図３９に示す磁性体記憶装置における周辺回路の構成としては、図２０に示した磁性体記憶装置の構成と同一の回路構成を、利用することができる。
【０２２９】
［変更例］
図４１は、この発明の実施の形態４の変更例の要部の構成を示す図である。図４１に示す構成においては、上位データ活性化信号ＵＰＥＮおよび下位データ活性化信号ＬＷＥＮを、読出モード指定信号ＲＥに従って順次切換える。すなわち、上位／下位データ活性化信号発生部は、補の出力／Ｑを入力Ｄに受け、読出モード指定信号ＲＥの非活性化に従って、入力Ｄに与えられた信号を取込み出力するＤフリップフロップ３４０と、Ｄフリップフロップ３４０の出力信号と読出モード指定信号ＲＥとを受けるＡＮＤ回路３４２と、読出モード指定信号ＲＥとＤフリップフロップ３４０の補の出力／Ｑからの信号とを受けるＡＮＤ回路３４４と、ＡＮＤ回路３４２の出力信号と書込モード指定信号ＷＥとを受けて下位データ活性化信号ＬＷＥＮを生成するＯＲ回路３４６と、書込モード指定信号ＷＥとＡＮＤ回路３４４の出力信号とを受けて上位データ活性化信号ＵＰＥＮを生成するＯＲ回路３４８とを含む。
【０２３０】
上位データ活性化信号ＵＰＥＮおよび下位データ活性化信号ＬＷＥＮは、それぞれ、図３９に示す上位ブロック制御回路３１６ａおよび下位ブロック制御回路３１６ｂに与えられる。
【０２３１】
図４２は、図４１に示す回路の動作を示すタイミング図である。以下、図４２を参照して、この図４１に示す回路の動作について説明する。
【０２３２】
データ読出時においては、書込モード検出信号ＷＥはＬレベルである。Ｄフリップフロップ３４０は、初期化時、リセット信号ＲＳＴに従ってリセットされ、出力Ｑからの信号がＬレベル、補の出力／Ｑからの信号がＨレベルである。リセット信号ＲＳＴはシステムリセット時または電源投入時に活性化される。
【０２３３】
読出モード指定信号ＲＥが活性化されると、このときには、補の出力／Ｑからの信号はＨレベルであるため、ＡＮＤ回路３４４の出力信号がＨレベルとなり、上位データ活性化信号ＵＰＥＮが活性化される。出力Ｑの信号はＬレベルであり、下位データ活性化信号ＬＷＥＮはＬレベルである。この読出モード指定信号ＲＥが非活性化されると、入力Ｄに与えられた信号がＤフリップフロップ３４０に取込まれ、その出力状態が変化する。
【０２３４】
したがって、次に読出モード指定信号ＲＥが与えられると、そのときには出力Ｑの信号は、Ｈレベルであり、下位データ活性化信号ＬＷＥＮが、Ｈレベルとなる。補の出力／Ｑからの信号はＬレベルであるため、上位データ活性化信号ＵＰＥＮはＬレベルである。また、読出モード指定信号ＲＥが非活性化されると、Ｄフリップフロップ３４０の出力状態が変化する。
【０２３５】
データ書込時においては、読出モード指定信号ＲＥはＬレベルであり、書込モード指定信号ＷＥに従って上位データ活性化信号ＵＰＥＮおよび下位データ活性化信号ＬＷＥＮがともに活性化される。したがって、データ書込時には３２ビットデータの書込が行なわれ、データ読出時には、１６ビット上位データおよび１６ビット下位データをそれぞれ順次読出すことができる。この図４１に示す構成の場合、外部の処理装置は、データ読出時およびデータ書込時に、上位データ／下位データを指定することは要求されない。データ読出時、２クロックサイクル間同じアドレスを続けて与えることが要求されるだけであり、アクセス時の制御が容易となる。
【０２３６】
なお、データ読出時のデータのビット幅とデータ書込時のデータのビット幅は、内部でのデータ読出に要するクロックサイクル数に応じて適当に定められればよく、１６ビット読出データおよび３２ビット書込データに限定されない。データ入力ノードとデータ出力ノードとが別々に設けられるＩＯ分離構成と、出力データビット幅が入力データビット幅よりも小さいこととが、最小限要求されるだけである。
【０２３７】
以上の様に、この発明の実施の形態４に従えば、データ読出時、書込データよりもビット幅の小さいデータを内部でパイプライン的に読み出して出力しており、データ読出サイクル時間が長い場合においても、高速で読出データを転送することができる。
【０２３８】
なお、この実施の形態２から実施の形態４において、セルフリファレンス方式でメモリセルデータが読出されている。しかしながら、メモリセルからの読出電流それ自体に基づいて、または、ダミーセルからの参照データとの比較に基づいてデータを読出す磁性体記憶装置においても、この実施の形態２から実施の形態４に示される構成は、適用可能である。内部データ読出のサイクルＲｅａｄ♯１およびＲｅａｄ♯２全体を、１つのリードサイクルとし、そのデータ読出動作をパイプライン的に実行することにより、読出サイクルが長い場合でも、高速でデータの読出を行なうことができる。
【産業上の利用可能性】
【０２３９】
この発明は、画像／音声データなどの大量のデータを高速で処理することが要求される携帯機器用途などにおいて、高速でデータを転送することのできる不揮発性半導体記憶装置として適用することができる。
【符号の説明】
【０２４０】
１  メモリセルアレイ、２  主制御回路、３  アドレス入力回路、４  ワード線駆動回路、５  デジット線駆動回路、６  読出列選択回路、７  ソース線駆動回路、８  ビット線駆動回路、９  書込列選択回路、１０  内部読出回路、１１  入出力回路、ＢＤＲ，ＢＤＲ０−ＢＤＲ３，ＢＤＬ，ＢＤＬ０−ＢＤＬ３  ビット線ドライバ、ＳＬＤＲ０，ＳＬＤＲ１，ＳＬＤＲ  ソース線ドライバ、ＷＤＲ，ＷＤＲ０，ＷＤＲ１  ワード線ドライバ、ＤＬＤＲ０，ＤＬＤＲ１  デジット線ドライバ、ＲＣＧ０，ＲＣＧ１  読出列選択ゲート、２７  書込モード検出回路、２８  書込活性化回路、２９  読出モード検出回路、３０  読出列活性化回路、３１  ワード線活性化回路、１００ａ，１００ｂ  メモリセルアレイ、１０２ａ，１０２ｂ  アドレスラッチ回路、１０４ａ，１０４ｂ  行選択回路、１０６ａ，１０６ｂ  ワード／デジット線駆動回路、１０８ａ，１０８ｂ  書込列選択回路、１１０ａ，１１０ｂ  ビット線駆動回路、１１２ａ，１１２ｂ  読出列選択回路、１１４ａ，１１４ｂ  内部読出回路、１１１ａ，１１１ｂ  書込データ生成回路、１２６  データ出力回路、１２８  データ入力回路、１２０  主制御回路、２００  メモリセルアレイ、２０２  アドレス入力回路、２０４  行選択駆動回路、２０６  列選択回路、２０８  書込回路、２１０  内部読出回路、２１２  並直列変換回路、２１４  データ出力回路、２１８  主制御回路、２２０  読出制御回路、３００ａ，３００ｂ  メモリセルアレイ、３１６ａ  上位ブロック制御回路、３１６ｂ  下位ブロック制御回路、３２０  入力ラッチ回路。
【図１】
2010027202.tif 000003
【図２】
2010027202.tif 000004
【図３】
2010027202.tif 000005
【図４】
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【図５】
2010027202.tif 000007
【図６】
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【図７】
2010027202.tif 000009
【図８】
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【図９】
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【図１０】
2010027202.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2010027202.tif 000016
【図１５】
2010027202.tif 000017
【図１６】
2010027202.tif 000018
【図１７】
2010027202.tif 000019
【図１８】
2010027202.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
2010027202.tif 000024
【図２３】
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【図２４】
2010027202.tif 000026
【図２５】
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【図２６】
2010027202.tif 000028
【図２７】
2010027202.tif 000029
【図２８】
2010027202.tif 000030
【図２９】
2010027202.tif 000031
【図３０】
2010027202.tif 000032
【図３１】
2010027202.tif 000033
【図３２】
2010027202.tif 000034
【図３３】
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【図３４】
2010027202.tif 000036
【図３５】
2010027202.tif 000037
【図３６】
2010027202.tif 000038
【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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