(57)【要約】【課題】消費電力の増大を抑制しつつ、電源電圧に対する出力電圧範囲の比を拡大するとともに、差動雑音特性の劣化を抑制する。【解決手段】増幅器１１ａ、１１ｂおよび同相帰還回路１２を差動増幅器に設け、増幅器１１ａ、１１ｂの出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分を同相帰還回路１２にて検出し、その同相成分を共通端子ＣＳから受動素子１３ａ、１３ｂをそれぞれ介して増幅器１１ａ、１１ｂの入力端子に帰還する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１および第２の増幅器と、
共通端子に接続された第１および第２の受動素子をそれぞれ介して前記第１および第２の増幅器の出力端子の同相成分を前記第１および第２の増幅器の入力端子に帰還する同相帰還回路とを備えることを特徴とする差動増幅器。
【請求項２】
前記同相帰還回路は、
前記第１および第２の増幅器の出力端子の同相成分を検出する同相検出回路と、
前記同相検出回路にて検出された同相成分を元に生成した制御信号を前記共通端子に出力し、前記共通端子から前記第１および第２の受動素子をそれぞれ介して第１および第２の増幅器の出力端子に出力する制御回路とを備えることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記同相検出回路は、
前記第１の増幅器の出力端子と前記同相検出回路の出力端子との間に接続された第３の受動素子と、
前記第２の増幅器の出力端子と前記同相検出回路の出力端子との間に接続された第４の受動素子とを備えることを特徴とする請求項２に記載の差動増幅器。
【請求項４】
前記制御回路は、
前記同相検出回路の出力端子の信号を増幅して前記共通端子に出力する第３の増幅器を備えることを特徴とする請求項２または３に記載の差動増幅器。
【請求項５】
前記第１および第２の増幅器は、ソース接地回路であることを特徴とする請求項１から４のいずれか１項に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅器に関し、特に、出力同相成分が増幅器の信号入力端子にフィードバックされる差動増幅器に適用して好適なものである。
【背景技術】
【０００２】
従来の差動増幅器では、差動増幅器の入力同相電圧または出力同相電圧のいずれか一方のみを制御することで、差動増幅器の直流動作点を設定することが行われている。また、差動増幅器の出力電圧範囲を狭めることなく、差動増幅器の低電圧動作化を図るため、差動対を構成するトランジスタのソース側に共通に接続される電流源を省き、ソース接地型アンプとして動作させる方法がある。
【０００３】
例えば、特許文献１には、ソース接地型アンプのバックゲートに出力同相電圧をフィードバックすることにより、出力同相電圧を制御する方法が開示されている。
【０００４】
また、特許文献２には、出力同相電圧に基づいてソース接地型アンプのバイアス電流を調整することにより、出力同相電圧を制御する方法が開示されている。
【０００５】
また、特許文献３には、出力同相電圧に基づいてソース接地型アンプのソース側電位を調整することにより、出力同相電圧を制御する方法が開示されている。
【０００６】
また、特許文献４には、トランスコンダクタンス回路と定ゲインアンプとコンデンサを構成要素としてこれを組み合わせて全差動型にて構成し、同相負帰還制御することにより、動作点のバイアス設定やＤＣオフセットを補正する方法が開示されている。
【０００７】
しかしながら、特許文献１に開示された方法では、出力同相電圧の調整可能範囲は、バックゲート効果によるソース接地型アンプのしきい値電圧の可変範囲分だけなので、必ずしも十分な調整可能範囲が得られるわけではないという問題があった。
【０００８】
また、特許文献２に開示された方法では、バイアス電流を調整することにより、トランジスタの相互コンダクタンスが変化するので、ソース接地型アンプの周波数特性が変化し、所望の周波数特性が得られなくなるという問題があった。
【０００９】
また、特許文献３に開示された方法では、ソース接地型アンプのソース側電位を調整するために、ソース接地型アンプのソース側にトランジスタが接続されることから、そのトランジスタの電圧降下分だけ出力電圧範囲が狭くなるという問題があった。
【００１０】
また、特許文献４に開示された方法では、トランスコンダクタンス回路を介して出力同相電圧が増幅器の信号入力端子にフィードバックされるため、このトランスコンダクタンス回路で発生する熱雑音やフリッカ雑音がそのまま差動増幅されることから、差動雑音特性を劣化するという問題があった。
【００１１】
【特許文献１】ＵＳＰ６１４０８７７号公報
【特許文献２】ＵＳＰ６６７７８２２号公報
【特許文献３】特開２００６−１７４０３３号公報
【特許文献４】特開平１０−３２２１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の目的は、消費電力の増大を抑制しつつ、電源電圧に対する出力電圧範囲の比を拡大するとともに、差動雑音特性の劣化を抑制することが可能な差動増幅器を提供することである。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、本発明の一態様によれば、第１および第２の増幅器と、共通端子に接続された第１および第２の受動素子をそれぞれ介して前記第１および第２の増幅器の出力端子の同相成分を前記第１および第２の増幅器の入力端子に帰還する同相帰還回路とを備えることを特徴とする差動増幅器を提供する。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、消費電力の増大を抑制しつつ、電源電圧に対する出力電圧範囲の比を拡大するとともに、差動雑音特性の劣化を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係る差動増幅器について図面を参照しながら説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態に係る差動増幅器の概略構成を示すブロック図である。
図１において、差動増幅器には、増幅器１１ａ、１１ｂおよび同相帰還回路１２が設けられている。ここで、増幅器１１ａ、１１ｂは、シングルエンド（１入力１出力）反転増幅器からそれぞれ構成することができる。また、同相帰還回路１２は、増幅器１１ａ、１１ｂの出力端子の同相成分を増幅器１１ａ、１１ｂの入力端子に帰還することができる。ここで、同相帰還回路１２には、受動素子１３ａ、１３ｂが設けられ、受動素子１３ａ、１３ｂは共通端子ＣＳに接続されている。そして、同相帰還回路１２は、共通端子ＣＳから受動素子１３ａ、１３ｂをそれぞれ介して、増幅器１１ａ、１１ｂの出力端子の同相成分を増幅器１１ａ、１１ｂの入力端子に帰還することができる。なお、受動素子１３ａ、１３ｂとしては、例えば、抵抗またはコンデンサを用いることができる。
【００１７】
そして、入力電圧Ｖｉｎｐ、Ｖｉｎｎが増幅器１１ａ、１１ｂにそれぞれ入力されると、入力電圧Ｖｉｎｐ、Ｖｉｎｎがそれぞれ反転増幅され、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが増幅器１１ａ、１１ｂからそれぞれ出力される。そして、増幅器１１ａ、１１ｂからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、同相帰還回路１２に入力され、増幅器１１ａ、１１ｂの出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分が検出される。そして、増幅器１１ａ、１１ｂの出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分が同相帰還回路１２にて検出されると、その同相成分は共通端子ＣＳから受動素子１３ａ、１３ｂをそれぞれ介して増幅器１１ａ、１１ｂの入力端子に帰還される。
【００１８】
ここで、同相帰還回路１２は、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分を、位相を反転することなく帰還する。その結果、図１の回路では、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分に対する負帰還回路が構成される。そして、増幅器１１ａ、１１ｂからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分を増幅器１１ａ、１１ｂの入力端子に帰還することで、差動増幅器の入力同相電圧および出力同相電圧の双方を制御しながら、差動増幅器の直流動作点を設定することができる。このため、差動増幅器の入力同相電圧または出力同相電圧のいずれか一方のみを制御しながら差動増幅器の直流動作点を設定する方法に比べて、従来と同等の同相電圧に対する耐性を得るために、回路に与える動作マージンを削減することができ、消費電力の増大を抑制しつつ、電源電圧に対する出力電圧範囲の比を拡大することができる。
【００１９】
また、共通端子ＣＳに接続された受動素子１３ａ、１３ｂをそれぞれ介して、増幅器１１ａ、１１ｂの出力端子の同相成分を増幅器１１ａ、１１ｂの入力端子に帰還することで、同相帰還回路１２で発生する熱雑音やフリッカ雑音が差動成分として帰還されるのを防止することができ、差動雑音特性の劣化を抑制することができる。さらに、特許文献２に開示された発明のように、増幅器１１ａ、１１ｂの周波数特性自体を変化させることなく、同相成分を制御することができ、差動増幅器の周波数特性が入力信号の同相成分により変化することなく安定に動作することができる。
【００２０】
なお、上述した第１実施形態では、増幅器１１ａ、１１ｂが反転増幅器として動作する場合を例にとって説明したが、増幅器１１ａ、１１ｂが非反転増幅器として動作する場合に適用してもよく、この場合には同相帰還回路１２として位相を反転させる回路を用いることができる。
【００２１】
（第２実施形態）
図２は、本発明の第２実施形態に係る差動増幅器の概略構成を示すブロック図である。
図２において、図１の同相帰還回路１２には、同相検出回路１４および制御回路１５が設けられている。ここで、同相検出回路１４は、増幅器１１ａ、１１ｂの出力端子の同相成分を検出し、その同相成分に対応した同相信号Ｖｃｍを出力することができる。制御回路１５は、同相検出回路１４にて検出された同相成分を元に生成した制御信号を共通端子ＣＳに出力し、その共通端子ＣＳから受動素子１３ａ、１３ｂをそれぞれ介して増幅器１１ａ、１１ｂの出力端子に出力することができる。
【００２２】
そして、入力電圧Ｖｉｎｐ、Ｖｉｎｎが増幅器１１ａ、１１ｂにそれぞれ入力されると、入力電圧Ｖｉｎｐ、Ｖｉｎｎが反転増幅され、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが増幅器１１ｂ、１１ａからそれぞれ出力される。そして、増幅器１１ｂ、１１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、同相検出回路１４に入力され、増幅器１１ｂ、１１ａの出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分が検出され、その同相成分に対応した同相信号Ｖｃｍが制御回路１５に出力される。そして、制御回路１５において、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分に負帰還をかける制御信号が同相信号Ｖｃｍに基づいて生成され、制御信号が共通端子ＣＳに出力される。そして、共通端子ＣＳに出力された制御信号は、受動素子１３ａ、１３ｂをそれぞれ介して増幅器１１ａ、１１ｂの入力端子に帰還される。
【００２３】
図３−１は、図２の増幅器１１ａ、１１ｂの回路構成の一例を示す図である。
図３−１において、例えば、増幅器１１ａには、電界効果トランジスタＭ１１、Ｍ１２が設けられ、電界効果トランジスタＭ１１、Ｍ１２は、互いに直列に接続されている。なお、電界効果トランジスタＭ１１はＰチャンネル型、電界効果トランジスタＭ１２はＮチャンネル型を用いることができる。そして、電界効果トランジスタＭ１１のソースは、高電源電位ＶＤＤに接続され、電界効果トランジスタＭ１２のソースは、低電源電位ＶＳＳに接続されている。
【００２４】
そして、電界効果トランジスタＭ１１のゲートにバイアス電圧Ｖｂｉａｓが印加されることで、電界効果トランジスタＭ１１は定電流源として動作させることができる。そして、電界効果トランジスタＭ１２のゲートに入力電圧Ｖｉｎが印加されると、入力電圧Ｖｉｎが電界効果トランジスタＭ１２にて増幅され、電界効果トランジスタＭ１２のドレインから出力電圧Ｖｏｕｔが出力される。なお、増幅器１１ｂについても、増幅器１１ａと同様の構成を用いることができる。
【００２５】
図３−２は、図２の増幅器１１ａ、１１ｂの回路構成のその他の例を示す図である。
図３−２において、例えば、増幅器１１ａには、電界効果トランジスタＭ２１〜Ｍ２４が設けられ、電界効果トランジスタＭ２１〜Ｍ２４は、順次直列に接続されている。なお、電界効果トランジスタＭ２１、Ｍ２２はＰチャンネル型、電界効果トランジスタＭ２３、Ｍ２４はＮチャンネル型を用いることができる。そして、電界効果トランジスタＭ２１のソースは、高電源電位ＶＤＤに接続され、電界効果トランジスタＭ２４のソースは、低電源電位ＶＳＳに接続されている。
【００２６】
そして、電界効果トランジスタＭ２１〜Ｍ２３のゲートにはバイアス電圧Ｖｂｉａｓ１〜Ｖｂｉａｓ３がそれぞれ印加され、電界効果トランジスタＭ２１は定電流源として動作される。そして、電界効果トランジスタＭ２４のゲートに入力電圧Ｖｉｎが印加されると、入力電圧Ｖｉｎが電界効果トランジスタＭ２４にて増幅され、電界効果トランジスタＭ２３のドレインから出力電圧Ｖｏｕｔが出力される。なお、増幅器１１ｂについても、増幅器１１ａと同様の構成を用いることができる。
【００２７】
ここで、増幅器１１ａ、１１ｂとして図３−２の構成を用いることで、図３−１の構成を用いた場合に比べて、利得を増加させることができる。なお、増幅器１１ａ、１１ｂとしては、図３−１または図３−２の構成以外にも、ＰＭＯＳ入力のソース接地回路でもよいし、カスコードの段数を増加させた構成や、カスコード素子のソース電圧を入力とするアンプにてカスコード素子のゲートを駆動させる構成などその他のソース接地回路を用いるようにしてもよいし、いかなる構成においても、単一の入力信号に対して増幅された信号が得られる回路であればよい。
【００２８】
図４−１は、図２の同相検出回路１４の回路構成の一例を示す図である。
図４−１において、同相検出回路１４には、例えば、抵抗Ｒ１１、Ｒ１２が設けられ、抵抗Ｒ１１、Ｒ１２は互いに直列に接続されている。なお、抵抗Ｒ１１、Ｒ１２の値は同一の値に設定することができる。そして、抵抗Ｒ１１、Ｒ１２の直列回路は、図２の増幅器１１ａ、１１ｂの出力端子間に接続するとともに、抵抗Ｒ１１、Ｒ１２の接続点は、制御回路１５の入力端子に接続することができる。
【００２９】
そして、増幅器１１ｂ、１１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが、抵抗Ｒ１１、Ｒ１２の直列回路の両端にそれぞれ印加されると、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分に対応した同相信号Ｖｃｍが、抵抗Ｒ１１、Ｒ１２の接続点から出力される。
【００３０】
図４−２は、図２の同相検出回路１４の回路構成のその他の例を示す図である。
図４−２において、同相検出回路１４には、例えば、抵抗Ｒ２１、Ｒ２２およびバッファＰ２１、Ｐ２２が設けられ、抵抗Ｒ２１、Ｒ２２は互いに直列に接続されている。なお、抵抗Ｒ２１、Ｒ２２の値は同一の値に設定することができる。そして、抵抗Ｒ２１、Ｒ２２の直列回路は、図２の増幅器１１ａ、１１ｂの出力端子間にバッファＰ２１、Ｐ２２をそれぞれ介して接続するとともに、抵抗Ｒ２１、Ｒ２２の接続点は、制御回路１５の入力端子に接続することができる。
【００３１】
そして、増幅器１１ｂ、１１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、バッファＰ２１、Ｐ２２をそれぞれ介して抵抗Ｒ２１、Ｒ２２の直列回路の両端にそれぞれ印加される。そして、抵抗Ｒ２１、Ｒ２２の直列回路の両端にそれぞれ印加されると、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分に対応した同相信号Ｖｃｍが、抵抗Ｒ２１、Ｒ２２の接続点から出力される。
【００３２】
ここで、同相検出回路１４にバッファＰ２１、Ｐ２２を設けることで、図２の増幅器１１ａ、１１ｂの出力端子に同相検出回路１４を接続した場合においても、増幅器１１ａ、１１ｂの負荷の増大を抑制することができる。
【００３３】
図４−３は、図２の同相検出回路１４の回路構成のさらにその他の例を示す図である。
図４−３において、同相検出回路１４には、例えば、コンデンサＣ１１、Ｃ１２およびスイッチＳＷ１１〜ＳＷ１５が設けられている。なお、コンデンサＣ１１、Ｃ１２の値は同一の値に設定することができる。ここで、コンデンサＣ１１の一端は、制御回路１５の入力端子に接続するとともに、スイッチＳＷ１５を介して基準電位Ｖｒｅｆｒに接続し、コンデンサＣ１１の他端は、スイッチＳＷ１１を介して増幅器１１ｂの出力端子に接続するとともに、スイッチＳＷ１３を介して基準電位Ｖｒｅｆｒに接続することができる。また、コンデンサＣ１２の一端は、制御回路１５の入力端子に接続するとともに、スイッチＳＷ１５を介して基準電位Ｖｒｅｆｒに接続し、コンデンサＣ１２の他端は、スイッチＳＷ１２を介して増幅器１１ａの出力端子に接続するとともに、スイッチＳＷ１４を介して基準電位Ｖｒｅｆｒに接続することができる。
【００３４】
そして、スイッチＳＷ１３〜ＳＷ１５は、パルス信号Φ１に従ってオン／オフし、スイッチＳＷ１１、ＳＷ１２は、パルス信号Φ２に従ってオン／オフすることができる。なお、パルス信号Φ１、Φ２は、レベルが互いに反転した信号を用いることができ、スイッチＳＷ１１〜ＳＷ１５が同時にオンしないように、デッドタイムを設けるようにしてもよい。
【００３５】
そして、パルス信号Φ１がハイ、パルス信号Φ２がロウになると、スイッチＳＷ１３〜ＳＷ１５がオン、スイッチＳＷ１１、ＳＷ１２がオフし、コンデンサＣ１１、Ｃ１２の両端は基準電位Ｖｒｅｆｒに接続され、コンデンサＣ１１、Ｃ１２に蓄積された電荷が初期化される。そして、パルス信号Φ１がロウ、パルス信号Φ２がハイになると、スイッチＳＷ１３〜ＳＷ１５がオフ、スイッチＳＷ１１、ＳＷ１２がオンし、増幅器１１ｂ、１１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが、コンデンサＣ１１、Ｃ１２にそれぞれ印加され、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分に対応した同相信号Ｖｃｍが、コンデンサＣ１１、Ｃ１２の接続点から出力される。
【００３６】
図５−１は、図２の制御回路１５の回路構成の一例を示す図である。
図５−１において、制御回路１５には、例えば、抵抗Ｒ３１、Ｒ３２および増幅器Ｐ３１が設けられている。なお、抵抗Ｒ３１、Ｒ３２は、互いに同一の値に設定することができる。また、抵抗Ｒ３１、Ｒ３２は、図２の受動素子１３ａ、１３ｂとして用いることができる。ここで、増幅器Ｐ３１の正側入力端子は、図２の同相検出回路１４の出力端子に接続し、増幅器Ｐ３１の負側入力端子は、基準電位Ｖｒｅｆｃｍに接続することができる。また、増幅器Ｐ３１の出力端子は、各抵抗Ｒ３１、Ｒ３２の一端に接続することができる。また、各抵抗Ｒ３１、Ｒ３２の他端は、増幅器１１ａ、１１ｂの入力端子にそれぞれ接続することができる。
【００３７】
そして、図２の同相検出回路１４から増幅器Ｐ３１の正側入力端子に同相信号Ｖｃｍが入力されると、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差が増幅され、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差を増幅した信号Ｖｃｍｃが出力される。そして、増幅器Ｐ３１から出力された信号Ｖｃｍｃは、抵抗Ｒ３１、Ｒ３２をそれぞれ介して増幅器１１ａ、１１ｂの入力端子に帰還される。
【００３８】
図５−２は、図２の制御回路１５の回路構成のその他の例を示す図である。
図５−２において、制御回路１５には、例えば、コンデンサＣ２１、Ｃ２２、スイッチＳＷ２１〜ＳＷ２４および増幅器Ｐ４１が設けられている。なお、コンデンサＣ２１、Ｃ２２は、互いに同一の値に設定することができる。また、コンデンサＣ２１、Ｃ２２は、図２の受動素子１３ａ、１３ｂとして用いることができる。ここで、増幅器Ｐ４１の正側入力端子は、図２の同相検出回路１４の出力端子に接続し、増幅器Ｐ４１の負側入力端子は、基準電位Ｖｒｅｆｃｍに接続することができる。また、各コンデンサＣ２１、Ｃ２２の一端は、スイッチＳＷ２２を介して増幅器Ｐ４１の出力端子に接続するとともに、スイッチＳＷ２１を介して基準電位Ｖｒｅｆｃｍに接続することができる。また、コンデンサＣ２１の他端は、増幅器１１ａの出力端子に接続するとともに、スイッチＳＷ２３を介して基準電位Ｖｒｅｆｉに接続することができる。また、コンデンサＣ２２の他端は、増幅器１１ｂの出力端子に接続するとともに、スイッチＳＷ２４を介して基準電位Ｖｒｅｆｉに接続することができる。
【００３９】
そして、スイッチＳＷ２１、ＳＷ２３、ＳＷ２４は、パルス信号Φ１に従ってオン／オフし、スイッチＳＷ２２は、パルス信号Φ２に従ってオン／オフすることができる。
そして、パルス信号Φ１がハイ、パルス信号Φ２がロウになると、スイッチＳＷ２１、ＳＷ２３、ＳＷ２４がオン、スイッチＳＷ２２がオフし、コンデンサＣ２１、Ｃ２２の一端は基準電位Ｖｒｅｆｃｍに接続されるとともに、コンデンサＣ２１、Ｃ２２の他端は基準電位Ｖｒｅｆｉに接続され、コンデンサＣ２１、Ｃ２２に蓄積された電荷が初期化される。そして、パルス信号Φ１がロウ、パルス信号Φ２がハイになると、スイッチＳＷ２１、ＳＷ２３、ＳＷ２４がオフ、スイッチＳＷ２２がオンし、図２の同相検出回路１４から増幅器Ｐ４１の正側入力端子に同相信号Ｖｃｍが入力される。そして、増幅器Ｐ４１の正側入力端子に同相信号Ｖｃｍが入力されると、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差が増幅され、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差を増幅した信号Ｖｃｍｃが出力される。そして、増幅器Ｐ４１から出力された信号Ｖｃｍｃは、コンデンサＣ２１、Ｃ２２をそれぞれ介して増幅器１１ａ、１１ｂの入力端子に帰還される。
【００４０】
（第３実施形態）
図６は、本発明の第３実施形態に係る差動増幅器が適用されるサンプルホールド回路の概略構成を示す図、図７は、図６のサンプルホールド回路の回路構成の一例を示す図である。
図６において、サンプルホールド回路には、差動増幅器Ｚ１１、スイッチＳＷ２３、ＳＷ２４、ＳＷ３１〜ＳＷ３４およびコンデンサＣｐ、Ｃｎが設けられている。そして、差動増幅器Ｚ１１には、図７に示すように、増幅器２１ａ、２１ｂ、同相検出回路１４ａおよび制御回路１５ａが設けられている。ここで、同相検出回路１４ａとして、図４−３の構成が用いられ、制御回路１５ａとして、図５−２の構成が用いられている。
【００４１】
そして、コンデンサＣｐの一端は、スイッチＳＷ３１に接続されるとともに、スイッチＳＷ３３を介して増幅器２１ａの出力端子に接続され、コンデンサＣｐの他端は、増幅器２１ａの入力端子に接続されるとともに、スイッチＳＷ２３を介して基準電位Ｖｒｅｆｉに接続されている。また、コンデンサＣｎの一端は、スイッチＳＷ３２に接続されるとともに、スイッチＳＷ３４を介して増幅器２１ｂの出力端子に接続され、コンデンサＣｎの他端は、増幅器２１ｂの入力端子に接続されるとともに、スイッチＳＷ２４を介して基準電位Ｖｒｅｆｉに接続されている。
【００４２】
そして、パルス信号Φ１がハイ、パルス信号Φ２がロウになると、スイッチＳＷ１３〜ＳＷ１５、ＳＷ２１、ＳＷ２３、ＳＷ２４、ＳＷ３１、ＳＷ３２がオン、スイッチＳＷ１１、ＳＷ１２、ＳＷ２２、ＳＷ３３、ＳＷ３４がオフする。すると、各コンデンサＣｐ、Ｃｎの一端には、入力電圧Ｖａｉｎｐ、Ｖａｉｎｎがそれぞれ印加されるとともに、各コンデンサＣｐ、Ｃｎの他端には、基準電位Ｖｒｅｆｉが印加され、コンデンサＣｐには、Ｖａｉｎｐ−Ｖｒｅｆｉという電圧がサンプリングされるとともに、コンデンサＣｎには、Ｖａｉｎｎ−Ｖｒｅｆｉという電圧がサンプリングされる。
【００４３】
また、パルス信号Φ１がハイ、パルス信号Φ２がロウになると、コンデンサＣ１１、Ｃ１２の両端には、基準電位Ｖｒｅｆｒが接続され、コンデンサＣ１１、Ｃ１２に蓄積された電荷が初期化される。さらに、コンデンサＣ２１、Ｃ２２の一端には、基準電位Ｖｒｅｆｃｍが接続されるとともに、コンデンサＣ２１、Ｃ２２の他端には、基準電位Ｖｒｅｆｉに接続され、コンデンサＣ２１、Ｃ２２に蓄積された電荷が初期化される。
【００４４】
次に、パルス信号Φ１がロウ、パルス信号Φ２がハイになると、スイッチＳＷ１３〜ＳＷ１５、ＳＷ２１、ＳＷ２３、ＳＷ２４、ＳＷ３１、ＳＷ３２がオフ、スイッチＳＷ１１、ＳＷ１２、ＳＷ２２、ＳＷ３３、ＳＷ３４がオンする。すると、コンデンサＣｐは、増幅器２１ａの入力端子と出力端子との間に接続され、コンデンサＣｐには、Ｖａｉｎｐ−Ｖｒｅｆｉという電圧が保持されるとともに、コンデンサＣｎは、増幅器２１ｂの入力端子と出力端子との間に接続され、コンデンサＣｎには、Ｖａｉｎｎ−Ｖｒｅｆｉという電圧が保持される。
【００４５】
また、パルス信号Φ１がロウ、パルス信号Φ２がハイになると、増幅器２１ｂ、２１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが、コンデンサＣ１１、Ｃ１２にそれぞれ印加され、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分に対応した同相信号Ｖｃｍが、コンデンサＣ１１、Ｃ１２の接続点を介して増幅器Ｐ４１の正側入力端子に入力される。そして、増幅器Ｐ４１の正側入力端子に同相信号Ｖｃｍが入力されると、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差が増幅され、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差を増幅した信号Ｖｃｍｃが出力される。そして、増幅器Ｐ４１から出力された信号Ｖｃｍｃは、コンデンサＣ２１、Ｃ２２をそれぞれ介して増幅器２１ａ、２１ｂの入力端子に帰還される。また、増幅器２１ｂ、２１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、サンプルホールド回路の出力電圧Ｖｏｎ、Ｖｏｐとしてそれぞれ出力される。
【００４６】
ここで、増幅器２１ｂ、２１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相電圧Ｖｏｕｔｃｍおよび差動電圧Ｖｏｕｔｄｍは、以下に示すように算出することができる。
まず、同相電圧Ｖｏｕｔｃｍおよび差動電圧Ｖｏｕｔｄｍを算出するに当たって、以下のように仮定する。
Ｃｎ＝Ｃｐ＝Ｃｓ
Ｃｎｃ＝Ｃｐｃ＝Ｃｃ
ただし、Ｃｎ、Ｃｐは、それぞれコンデンサＣｎ、Ｃｐの容量値、Ｃｎｃ、Ｃｐｃは、それぞれコンデンサＣ２２、Ｃ２１の容量値である。
【００４７】
また、入力電圧Ｖａｉｎｐ、Ｖａｉｎｎの同相電圧Ｖａｉｎｃｍ＝（Ｖａｉｎｐ＋Ｖａｉｎｎ）／２、差動電圧Ｖａｉｎｄｍ＝（Ｖａｉｎｐ−Ｖａｉｎｎ）／２と定義する。
また、出力電圧Ｖｏｐ、Ｖｏｎの同相電圧Ｖｏｕｔｃｍ＝（Ｖｏｐ＋Ｖｏｎ）／２、差動電圧Ｖｏｕｔｄｍ＝（Ｖｏｐ−Ｖｏｎ）／２と定義する。
また、差動増幅器Ｚ１１の入力電圧Ｖｉｎｐ、Ｖｉｎｎは、素子特性のミスマッチを無視し、増幅器２１ａ、２１ｂの利得が十分大きいと仮定すれば、同一の一定値と見なせるので、Ｖｉｎｐ＝Ｖｉｎｎ＝Ｖｉｎとする。
【００４８】
そして、サンプリング時（φ１＝ハイ、φ２＝ロウ）において、ノードＰ、Ｎにそれぞれ充電されている総電荷量をＱｐｓ、Ｑｎｓとすると、総電荷量Ｑｐｓ、Ｑｎｓは、以下の式で与えられる。
Ｑｐｓ＝Ｃｓ（Ｖｒｅｆｉ−Ｖａｉｎｐ）＋Ｃｃ（Ｖｒｅｆｉ−Ｖｒｅｆｃｍ）
Ｑｎｓ＝Ｃｓ（Ｖｒｅｆｉ−Ｖａｉｎｎ）＋Ｃｃ（Ｖｒｅｆｉ−Ｖｒｅｆｃｍ）
また、ホールド時（φ１＝ロウ、φ２＝ハイ）において、ノードＰ、Ｎにそれぞれ充電されている総電荷量をＱｐｈ、Ｑｎｈとすると、総電荷量Ｑｐｈ、Ｑｎｈは、以下の式で与えられる。
Ｑｐｈ＝Ｃｓ（Ｖｉｎ−Ｖｏｐ）＋Ｃｃ（Ｖｉｎ−Ｖｃｍｃ）
Ｑｎｈ＝Ｃｓ（Ｖｉｎ−Ｖｏｎ）＋Ｃｃ（Ｖｉｎ−Ｖｃｍｃ）
【００４９】
サンプリング時からホールド時に状態遷移した場合（φ１＝ハイ、φ２＝ロウからφ１＝ロウ、φ２＝ハイに遷移）、電荷保存則により以下の関係が成り立つ。
Ｑｐｓ＝Ｑｐｈ
Ｑｎｓ＝Ｑｎｈ
【００５０】
この結果、同相電圧Ｖｏｕｔｃｍおよび差動電圧Ｖｏｕｔｄｍ、以下の（１−１）式および（１−２）式で与えることができる。
Ｖｏｕｔｃｍ＝Ｖａｉｎｃｍ＋（Ｖｉｎ−Ｖｒｅｆｉ）
＋Ｃｃ／Ｃｓ×［（Ｖｉｎ−Ｖｒｅｆｉ）−（Ｖｃｍｃ−Ｖｒｅｆｃｍ）］
・・・（１−１）
Ｖｏｕｔｄｍ＝Ｖａｉｎｄｍ                                      ・・・（１−２）
【００５１】
（１−２）式より、差動増幅器Ｚ１１の出力の差動電圧Ｖｏｕｔｄｍは、入力の差動電圧Ｖａｉｎｄｍに等しいことが判る。
また、（１−１）式より、差動増幅器Ｚ１１の出力の同相電圧Ｖｏｕｔｃｍは、（１）差動増幅器Ｚ１１の入力の同相電圧（第１項）、（２）サンプリング時とホールド時のノードＰまたはＮの電圧差（第２項）、（３）第２項の値と、サンプリング時とホールド時のコンデンサＣ２１、Ｃ２２の共通ノードの電圧差との差分にＣｓとＣｃの比を乗じた値（第３項）の和で表される。
【００５２】
ここで、（１−１）式の第１項の値および第２項の値は、差動増幅器Ｚ１１による制御は不可能であるが、（１−１）式の第３項のうちＶｃｍｃだけは、差動増幅器Ｚ１１の負帰還ループの中にあり、負帰還制御されることから、差動電圧Ｖｏｕｔｄｍに影響を与えることなく、同相電圧Ｖｏｕｔｃｍを所望の値に制御することが可能となる。また、例えば、ＣｓとＣｃの値に比を適切に設定することにより、Ｖａｉｎｃｍの値に関わらず、Ｖｏｕｔｃｍの値を所定の値に設定することができ、原理的に出力同相電圧の調整範囲の制限をなくすことができる。
【００５３】
（第４実施形態）
図８は、本発明の第４実施形態に係る差動増幅器が適用される増幅回路の概略構成を示す図、図９は、図８の増幅回路の回路構成の一例を示す図である。
図８において、増幅回路には、差動増幅器Ｚ２１および抵抗Ｒｐｉ、Ｒｎｉ、Ｒｐｆ、Ｒｎｆが設けられている。そして、差動増幅器Ｚ２１には、図９に示すように、増幅器３１ａ、３１ｂ、同相検出回路１４ｂおよび制御回路１５ｂが設けられている。ここで、同相検出回路１４ｂとして、図４−１の構成が用いられ、制御回路１５ｂとして、図５−１の構成が用いられている。
【００５４】
そして、増幅器３１ａの入力端子には、抵抗Ｒｐｉの一端が接続されるとともに、増幅器３１ａの入力端子と出力端子との間には、抵抗Ｒｐｆが接続されている。また、増幅器３１ｂの入力端子には、抵抗Ｒｎｉの一端が接続されるとともに、増幅器３１ｂの入力端子と出力端子との間には、抵抗Ｒｎｆが接続されている。
そして、入力電圧Ｖａｉｎｐ、Ｖａｉｎｎは、Ｒｐｉ、Ｒｎｉをそれぞれ介して増幅器３１ａ、３１ｂの入力端子にそれぞれ印加され、増幅器３１ａ、３１ｂからそれぞれ出力された出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐは、抵抗Ｒｐｆ、Ｒｎｆをそれぞれ介して増幅器３１ａ、３１ｂの入力端子にそれぞれ帰還される。
【００５５】
また、増幅器３１ｂ、３１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、抵抗Ｒ１１、Ｒ１２の直列回路の両端にそれぞれ印加され、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相成分に対応した同相信号Ｖｃｍが、抵抗Ｒ１１、Ｒ１２の接続点を介して増幅器Ｐ３１の正側入力端子に同相信号Ｖｃｍが入力される。そして、増幅器Ｐ３１の正側入力端子に同相信号Ｖｃｍが入力されると、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差が増幅され、同相信号Ｖｃｍと基準電位Ｖｒｅｆｃｍとの差を増幅した信号Ｖｃｍｃが出力される。そして、増幅器Ｐ３１から出力された信号Ｖｃｍｃは、抵抗Ｒ３１、Ｒ３２をそれぞれ介して増幅器１１ａ、１１ｂの入力端子に帰還される。また、増幅器３１ｂ、３１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、増幅回路の出力電圧Ｖｏｎ、Ｖｏｐとしてそれぞれ出力される。
【００５６】
ここで、増幅器３１ｂ、３１ａからそれぞれ出力された出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの同相電圧Ｖｏｕｔｃｍおよび差動電圧Ｖｏｕｔｄｍは、以下に示すように算出することができる。
まず、同相電圧Ｖｏｕｔｃｍおよび差動電圧Ｖｏｕｔｄｍを算出するに当たって、以下のように仮定する。
Ｒｎｉ＝Ｒｐｉ＝Ｒｉ
Ｒｎｆ＝Ｒｐｆ＝Ｒｆ
Ｒｎｃ＝Ｒｐｃ＝Ｒｃ
ただし、Ｒｐｉ、Ｒｎｉ、Ｒｐｆ、Ｒｎｆは、それぞれ抵抗Ｒｐｉ、Ｒｎｉ、Ｒｐｆ、Ｒｎｆの抵抗値、Ｒｎｃ、Ｒｐｃは、それぞれ抵抗Ｒ３２、Ｒ３１の抵抗値である。
【００５７】
また、入力電圧Ｖａｉｎｐ、Ｖａｉｎｎの同相電圧Ｖａｉｎｃｍ＝（Ｖａｉｎｐ＋Ｖａｉｎｎ）／２、差動電圧Ｖａｉｎｄｍ＝（Ｖａｉｎｐ−Ｖａｉｎｎ）／２と定義する。
また、差動増幅器Ｚ２１の入力電圧Ｖｉｎｐ、Ｖｉｎｎは、素子特性のミスマッチを無視し、増幅器３１ｂ、３１ａの利得が十分大きいと仮定すれば、同一の一定値と見なせるので、Ｖｉｎｐ＝Ｖｉｎｎ＝Ｖｉｎとする。
【００５８】
そして、ノードＰ、Ｎにおいて、キルヒホッフの電流則を適用すると、以下の関係が成り立つ。
（Ｖａｉｎｐ−Ｖｉｎ）／Ｒｉ＋（Ｖｏｎ−Ｖｉｎ）／Ｒｆ＋（Ｖｃｍｃ−Ｖｉｎ）／Ｒｃ＝０
（Ｖａｉｎｎ−Ｖｉｎ）／Ｒｉ＋（Ｖｏｐ−Ｖｉｎ）／Ｒｆ＋（Ｖｃｍｃ−Ｖｉｎ）／Ｒｃ＝０
これらの式から出力電圧Ｖｏｎ、Ｖｏｐを求めると、以下の式が得られる。
Ｖｏｎ＝−Ｒｆ／Ｒｉ×Ｖａｉｎｐ＋（Ｒｆ＋Ｒｉ）／Ｒｉ×Ｖｉｎ＋Ｒｆ／Ｒｃ×（Ｖｃｍｃ−Ｖｉｎ）
Ｖｏｐ＝−Ｒｆ／Ｒｉ×Ｖａｉｎｎ＋（Ｒｆ＋Ｒｉ）／Ｒｉ×Ｖｉｎ＋Ｒｆ／Ｒｃ×（Ｖｃｍｃ−Ｖｉｎ）
【００５９】
この結果、同相電圧Ｖｏｕｔｃｍおよび差動電圧Ｖｏｕｔｄｍ、以下の（２−１）式および（２−２）式で与えることができる。
Ｖｏｕｔｃｍ＝−Ｒｆ／Ｒｉ×Ｖａｉｎｃｍ＋（Ｒｆ＋Ｒｉ）／Ｒｉ×Ｖｉｎ
＋Ｒｆ／Ｒｃ×（Ｖｃｍｃ−Ｖｉｎ）                          ・・・（式２−１）
Ｖｏｕｔｄｍ＝−Ｒｆ／Ｒｉ×Ｖａｉｎｄｍ                    ・・・（式２−２）
【００６０】
（２−２）式より、差動増幅器Ｚ１１の出力の差動電圧Ｖｏｕｔｄｍは、入力の差動電圧Ｖａｉｎｄｍに主低の抵抗比を乗じた値に等しいことが判る。
また、（２−１）式より、差動増幅器Ｚ２１の出力の同相電圧Ｖｏｕｔｃｍは、（１）差動増幅器Ｚ２１の入力の同相電圧（第１項）、（２）差動増幅器Ｚ２１の入力電圧（第２項）、（３）制御回路１５ｂの出力電圧と差動増幅器Ｚ２１の入力電圧との差（第３項）にそれぞれ所定の抵抗比を乗じたものの和で表される。
ここで、（２−１）式の第１項の値および第２項の値は、差動増幅器Ｚ２１による制御は不可能であるが、（２−１）式の第３項のうちＶｃｍｃだけは、差動増幅器Ｚ２１の負帰還ループの中にあり、負帰還制御されることから、差動電圧Ｖｏｕｔｄｍに影響を与えることなく、同相電圧Ｖｏｕｔｃｍを所望の値に制御することが可能となる。また、例えば、ＲｆとＲｉの値に比を適切に設定することにより、Ｖａｉｎｃｍの値に関わらず、Ｖｏｕｔｃｍの値を所定の値に設定することができ、原理的に出力同相電圧の調整範囲の制限をなくすことができる。
【００６１】
なお、実施形態では、図６のサンプルホールド回路または図８の増幅回路に図１の差動増幅器を適用する方法を例にとって説明したが、本発明は、図６のサンプルホールド回路または図８の増幅回路に図１の差動増幅器を適用する方法に限定されることなく、その他の回路に適用してもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る差動増幅器の概略構成を示すブロック図。
【図２】本発明の第２実施形態に係る差動増幅器の概略構成を示すブロック図。
【図３−１】図２の増幅器１１ａ、１１ｂの回路構成の一例を示す図。
【図３−２】図２の増幅器１１ａ、１１ｂの回路構成のその他の例を示す図。
【図４−１】図２の同相検出回路１４の回路構成の一例を示す図。
【図４−２】図２の同相検出回路１４の回路構成のその他の例を示す図。
【図４−３】図２の同相検出回路１４の回路構成のさらにその他の例を示す図。
【図５−１】図２の制御回路１５の回路構成の一例を示す図。
【図５−２】図２の制御回路１５の回路構成のその他の例を示す図。
【図６】本発明の第３実施形態に係る差動増幅器が適用されるサンプルホールド回路の概略構成を示す図。
【図７】図６のサンプルホールド回路の回路構成の一例を示す図。
【図８】本発明の第４実施形態に係る差動増幅器が適用される増幅回路の概略構成を示す図。
【図９】図８の増幅回路の回路構成の一例を示す図。
【符号の説明】
【００６３】
１１ａ、１１ｂ、２１ａ、２１ｂ、３１ａ、３１ｂ、Ｐ３１、Ｐ４１  増幅器、１２  同相帰還回路、１３ａ、１３ｂ  受動素子、ＣＳ  共通端子、１４、１４ａ、１４ｂ  同相検出回路、１５、１５ａ、１５ｂ  制御回路、Ｍ１１、Ｍ１２、Ｍ２１〜Ｍ２４  電界効果トランジスタ、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒｐｉ、Ｒｎｉ、Ｒｐｆ、Ｒｎｆ  抵抗、Ｐ２１、Ｐ２２  バッファ、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃｐ、Ｃｎ  コンデンサ、ＳＷ１１〜ＳＷ１５、ＳＷ２１〜ＳＷ２４、ＳＷ３１〜ＳＷ３４  スイッチ、Ｚ１１、Ｚ２１  差動増幅器
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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【図８】
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【図９】
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