(57)【要約】【課題】  ｐ型多結晶Ｓｉ／ｎ型ＳｉＣに代表されるヘテロ接合ダイオードでは、逆方向電圧に対して指数関数的に増加する漏れ電流が抑制できていなかった。また、順方向電圧が１．５Ｖ程度と高く、導通損失の大きい問題があった。【解決手段】  ｐ型領域を化学的気相堆積されたｐ型多結晶Ｓｉ、あるいはノンドープ多結晶Ｓｉにｐ型不純物をイオン注入後、該ｐ型不純物の密度がｎ型ＳｉＣ中の所定の深さで所定の値以下となるように活性化アニールしたｐ型多結晶Ｓｉとすることにより漏れ電流を抑制できる。また、ｐ型領域をＳｉＧｅＣ単層膜あるいは積層膜で構成することにより順方向電圧を低減できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
アノード電極、カソード電極に挟まれたｐ型半導体層とｎ型半導体層とのｐｎ接合を有し、前記ｎ型半導体層と、該ｎ型半導体層より禁制帯幅が小さな前記ｐ型半導体層とから構成されたヘテロ接合ダイオードにおいて、前記ｐ型半導体層が多結晶または非晶質であり、前記ｐ型半導体層の層全体における不純物濃度の濃度変動が１／１０以下であることを特徴とするヘテロ接合ダイオード。
【請求項２】
前記ｐ型半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることを特徴とする請求項１記載のヘテロ接合ダイオード。
【請求項３】
前記ｐ型半導体層におけるＧｅのモル分率が０．４以下であることを特徴とする請求項２記載のヘテロ接合ダイオード。
【請求項４】
基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にｎ型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるｐ型半導体層からなる前記アノード層を化学的気相堆積法により形成する工程と
を有することを特徴とするヘテロ接合ダイオードの製造方法。  
【請求項５】
前記ｐ型半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることを特徴とする請求項４記載のヘテロ接合ダイオードの製造方法。
【請求項６】
前記ｐ型半導体層におけるＧｅのモル分率が０．４以下であることを特徴とする請求項５記載のヘテロ接合ダイオード。
【請求項７】
基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にｎ型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるアノード層となる層を化学的気相堆積法により堆積する工程と、
前記アノード層となる層にｐ型不純物をイオン注入法により導入してｐ型半導体層を形成する工程と、
該ｐ型不純物の密度が前記ドリフト層において該ドリフト層表面からの距離０．２μｍにて１ｘ１０１８ｃｍ−３以下となるように活性化アニールを行いアノード層を形成する工程と
を有することを特徴とするヘテロ接合ダイオードの製造方法。
【請求項８】
前記ｐ型半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることを特徴とする請求項７記載のヘテロ接合ダイオードの製造方法。
【請求項９】
前記ｐ型半導体層におけるＧｅのモル分率が０．４以下であることを特徴とする請求項８記載のヘテロ接合ダイオード。
【請求項１０】
基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にｎ型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく非晶質な層を化学的気相堆積法により形成する工程と、
前記非晶質層をアニールにより多結晶化する工程と、
前記多結晶化した層上に、前記ドリフト層より禁制帯幅が小さくｐ型の多結晶または非晶質半導体層からなるアノード層を化学的気相堆積法により形成する工程と
を有することを特徴とするヘテロ接合ダイオードの製造方法。
【請求項１１】
前記ｐ型の多結晶または非晶質半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることを特徴とする請求項１０記載のヘテロ接合ダイオードの製造方法。
【請求項１２】
前記ｐ型の多結晶または非晶質半導体層におけるＧｅのモル分率が０．４以下であることを特徴とする請求項１１記載のヘテロ接合ダイオードの製造方法。
【請求項１３】
前記非晶質層がｐ型半導体層であることを特徴とする請求項１０記載のヘテロ接合ダイオードの製造方法。
【請求項１４】
前記多結晶化した層の厚さが３ｎｍ以下であることを特徴とする請求項１０記載のヘテロ接合ダイオードの製造方法。
【請求項１５】
前記非晶質層がＳｉ層、ＳｉＧｅ層またはＳｉＧｅＣ層であることを特徴とする請求項１０記載のヘテロ接合ダイオードの製造方法。
【請求項１６】
前記ＳｉＧｅＣ層のＣ濃度が１ｘ１０２２ｃｍ−３以下であることを特徴とする請求項１１記載のヘテロ接合ダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用高耐圧ヘテロ接合ダイオード及びその製造方法に関する。
【背景技術】
【０００２】
従来の電力用ヘテロ接合ダイオードは、半導体材料としてｎ型単結晶ＳｉＣ（炭化珪素）およびｐ型多結晶Ｓｉ（珪素）を用い、例えば図１０に示す配置であった。代表的な例としての図１０は、ヘテロ接合ダイオードの縦断面構造図である。ｎ型単結晶ＳｉＣ基板３１上に、ｎ型不純物密度が１０１５−１０１８ｃｍ−３、厚さが数−数十μｍのｎ型単結晶ＳｉＣドリフト領域３２がエピタキシャル成長され、所定のドリフト領域３２中に、例えばＡｌ（アルミニウム）イオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域３６が形成される。ここで、ドリフト領域とは逆方向電圧印加時に逆方向電圧を保持する領域である。そして、ＳｉＣよりも禁制帯幅の小さな多結晶Ｓｉ領域３３が、供給原料ガスを気相中で化学反応させた後、上記ドリフト領域３２表面に堆積させる化学的気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積され、イオン注入法によりＢ（ホウ素）がドーピングされる。その後、ホトリソグラフィーおよびエッチングによりｐ型多結晶Ｓｉ領域３３が所定の形状に加工され、ｎ型単結晶ＳｉＣ基板３１裏面に、例えばＮｉ（ニッケル）からなるカソード電極３５が形成された後、例えば６００℃−１２００℃で熱処理され、カソード電極３５のオーミックコンタクト形成と多結晶Ｓｉ領域３３に注入されたＢイオンの活性化がなされる。最後に、ｐ型化した多結晶Ｓｉ領域３３表面に、例えばＴｉ（チタン）、Ａｌが順次堆積されてアノード電極３４となり、ヘテロ接合ダイオード３０が完成する。これまでの電力用ヘテロ接合ダイオード構造の代表的な例は、公開特許公報  特開２００７−３０５９６４号（特許文献１）、プロシーディングス・オブ・セブンテーンス・インターナショナル・シンポジウム・オン・パワー・セミコンダクタ・デバイセズ・アンド・アイシーズ（２００５）第２８７頁−第２９０頁（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  １７ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ    ＆  ＩＣ’ｓ）（非特許文献１）ならびにパワー・コンバージョン・コンファレンス−ナゴヤ（２００７）第３７３頁−第３７６頁（Ｐｏｗｅｒ  Ｃｏｎｖｅｒｓｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ−Ｎａｇｏｙａ（２００７）ｐｐ．３７３−３７６）（非特許文献２）に見られる。
【０００３】
なお、ｐ型多結晶Ｓｉ領域３３の形成をイオン注入によらず、ＢＢｒ３雰囲気中でのノンドープ多結晶Ｓｉ領域へのＢ気相拡散とした例も、公開特許公報  特開２００７−１０３９０５号に見られる（特許文献２）。ところが、ＢＢｒ３を用いたＢ気相拡散は、高ドープｐ型領域を１μｍ程度の深さまで形成するには適するものの、０．５μｍ程度の浅さにＢ密度を正確に制御して拡散するのは困難であり、拡散炉がパーティクル汚染源となり歩留が低下するなどの問題がある。ＢＢｒ３を用いたＢ気相拡散の問題点は、例えばアイ・イー・イー・イー・トランサクションズ・オン・ニュークリア・サイエンス  第４２巻  第４号（１９９５年）第３４５頁−第３５０頁（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｎｕｃｌｅａｒ  Ｓｃｉｅｎｃｅ  Ｖｏｌ．４２  Ｎｏ．４  （１９９５）ｐｐ．３４５−３５０）に見られる（非特許文献３）。特に、ｐ型多結晶Ｓｉ／ｎ型ＳｉＣヘテロ接合ダイオードの場合、非特許文献２のＦｉｇ．７から作成された図１８に見られるように、ｐ型多結晶中のＢ密度が５ｘ１０１５ｃｍ−２から２ｘ１０１５ｃｍ−２へ半減するだけで、順方向電流が２００倍増大するほど、順方向電流がＢ密度に敏感であるため、ノンドープ多結晶Ｓｉ領域へのＢの導入はもっぱらイオン注入法が用いられてきた。
【０００４】
【特許文献１】特開２００７−３０５９６４号
【特許文献２】特開２００７−１０３９０５号
【非特許文献１】プロシーディングス・オブ・セブンテーンス・インターナショナル・シンポジウム・オン・パワー・セミコンダクタ・デバイセズ・アンド・アイシーズ（２００５）第２８７頁−第２９０頁（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  １７ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ    ＆  ＩＣ’ｓ（２００５）ｐｐ．２８７−２９０）
【非特許文献２】パワー・コンバージョン・コンファレンス−ナゴヤ（２００７）第３７３頁−第３７６頁（Ｐｏｗｅｒ  Ｃｏｎｖｅｒｓｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ−Ｎａｇｏｙａ（２００７）ｐｐ．３７３−３７６）
【非特許文献３】アイ・イー・イー・イー・トランサクションズ・オン・ニュークリア・サイエンス  第４２巻  第４号（１９９５年）第３４５頁から第３５０頁（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｎｕｃｌｅａｒ  Ｓｃｉｅｎｃｅ  Ｖｏｌ．４２  Ｎｏ．４  （１９９５）ｐｐ．３４５−３５０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の図１０に示した例では、理想的なｐｎ接合ダイオードが形成されていれば、図１１の逆方向漏れ電流の逆方向電圧依存性に実線で模式的に示す飽和特性（特許文献１中の図２に相当）が期待されるものの、非特許文献１のＦｉｇ．９から作成された図１１の破線で示すように、逆方向漏れ電流は逆方向電圧に対し指数関数的に増加しており、逆方向漏れ電流による自己発熱と、それに起因したダイオード特性信頼性の劣化が問題となる。ところが、従来報告では図１１の破線で示されるような逆方向電圧に対して指数関数的に増加する逆方向漏れ電流特性の原因が明らかにされておらず、有効な対策が講じられていなかった。
【０００６】
また、非特許文献２のＦｉｇ．６から作成された図１９に示すように、例えば順方向電流密度が５０Ａ／ｃｍ２で定義した順方向電圧がショットキーバリアダイオードの１．２Ｖに対して１．４Ｖ程度と高く、導通損失の大きい問題があった。
【０００７】
本発明は、こうした課題を解決するためになされたもので、制御性よくｐ型不純物をドーピングでき、高耐圧を有するヘテロ接合ダイオードを提供することを第１の目的とする。
【０００８】
また、本発明は、前記特徴を有する高耐圧ヘテロ接合ダイオードの製造方法を提供することを第２の目的とする。
【０００９】
また、本発明は、高耐圧で順方向電圧の低いヘテロ接合ダイオードを提供することを第３の目的とする。
【００１０】
さらに、本発明は、前記特徴を有する高耐圧低順方向電圧ヘテロ接合ダイオードを製造する方法を提供することを第４の目的とする。
【課題を解決するための手段】
【００１１】
本発明者らは、リーク電流は、ヘテロ接合されたｐｎ接合部付近のドリフト層測に入り込んだ不純物や構造上電界が集中する電界緩和層に入り込んだ異種の不純物が主な原因であって、これはプロセス中で主に入り込むことを見出し本発明に至った。
【００１２】
前記第１の目的を達成するために、本願発明の第１の形態は、ｎ型半導体層と、該ｎ型半導体層より禁制帯幅が小さなｐ型半導体層とから構成されたヘテロ接合ダイオードにおいて、前記ｐ型半導体層が多結晶または非晶質であり、かつ化学的気相堆積されたｐ型半導体（ｐ型不純物濃度が層全体で略均一である）からなるようにしたものである。
【００１３】
また、前記第２の目的を達成するために、ｐ型半導体層の形成を化学的気相堆積法あるいはイオン注入法のいずれかで行なうかにより、ヘテロ接合ダイオードの製造方法を以下の２通りとしたものである。すなわち、
ｐ型半導体層を化学的気相堆積法により形成する場合の製造方法は、基板上にｎ型半導体からなるドリフト層を形成する工程と、前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるｐ型半導体からなるアノード層を化学的気相堆積法により形成する工程とから構成され、
ｐ型半導体層をイオン注入法により形成する場合の製造方法は、基板上にｎ型半導体からなるドリフト層を形成する工程と、前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質である層を化学的気相堆積法により形成する工程と、前記多結晶または非晶質である層にｐ型不純物をイオン注入法により導入する工程と、該ｐ型不純物の密度が前記ドリフト層において該ドリフト層表面からの距離０．２μｍにて１ｘ１０１８ｃｍ−３以下となるように活性化アニールを行う工程とから構成される。
【００１４】
また、前記第３及び第４の目的を達成するために、前記ｐ型半導体をＢドープのＧｅモル分率が０．４以下の多結晶または非晶質のＳｉＧｅあるいはＳｉＧｅＣ膜を用い、
さらに、逆方向漏れ電流のばらつきを低減するために、ｐ型半導体積層膜を有するヘテロ接合ダイオードを、基板上にｎ型半導体からなるドリフト層を形成する工程と、前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、非晶質である層を化学的気相堆積法により形成する工程と、前記非晶質である層をアニールにより多結晶化する工程と、前記多結晶化した層上に、前記ドリフト層より禁制帯幅が小さく、多結晶または非晶質であるｐ型半導体からなるアノード層を化学的気相堆積法により形成する工程とから構成するようにしたものである。
【００１５】
第１の発明の特徴は、（１）アノード電極、カソード電極に挟まれたｐ型半導体層とｎ型半導体層とのｐｎ接合を有し、前記ｎ型半導体層と、該ｎ型半導体層より禁制帯幅が小さな前記ｐ型半導体層とから構成されたヘテロ接合ダイオードにおいて、前記ｐ型半導体層が多結晶または非晶質であり、前記ｐ型半導体層の層全体における不純物濃度の濃度変動が１／１０以下であるヘテロ接合ダイオードにある。
【００１６】
（１）において、（２）前記ｐ型半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることが望ましい。
（２）において、（３）前記ｐ型半導体層におけるＧｅのモル分率が０．４以下であることが望ましい。
【００１７】
第２の発明の特徴は、（４）基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にｎ型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるｐ型半導体層からなる前記アノード層を化学的気相堆積法により形成する工程と
を有するヘテロ接合ダイオードの製造方法にある。
（４）において、（５）前記ｐ型半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることが望ましい。
【００１８】
（５）において、（６）前記ｐ型半導体層におけるＧｅのモル分率が０．４以下であることが望ましい。
【００１９】
第３の発明の特徴は、（７）基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にｎ型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく、かつ多結晶または非晶質であるアノード層となる層を化学的気相堆積法により堆積する工程と、
前記アノード層となる層にｐ型不純物をイオン注入法により導入してｐ型半導体層を形成する工程と、
該ｐ型不純物の密度が前記ドリフト層において該ドリフト層表面からの距離０．２μｍにて１ｘ１０１８ｃｍ−３以下となるように活性化アニールを行いアノード層を形成する工程と
を有するヘテロ接合ダイオードの製造方法にある。
【００２０】
（７）において、（８）前記ｐ型半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることが望ましい。
【００２１】
（８）において、（９）前記ｐ型半導体層におけるＧｅのモル分率が０．４以下であることが望ましい。
第４の発明の特徴は、（１０）基板の裏面にカソード電極を形成し、該基板表面とアノード電極との間に挟まれたドリフト層を前記基板上に形成し、該ドリフト層上にアノード層を形成するヘテロ接合ダイオードの製造方法において、
基板上にｎ型半導体層からなる前記ドリフト層を形成する工程と、
前記ドリフト層上に該ドリフト層より禁制帯幅が小さく非晶質な層を化学的気相堆積法により形成する工程と、
前記非晶質層をアニールにより多結晶化する工程と、
前記多結晶化した層上に、前記ドリフト層より禁制帯幅が小さくｐ型の多結晶または非晶質半導体層からなるアノード層を化学的気相堆積法により形成する工程と
を有することを特徴とするヘテロ接合ダイオードの製造方法。
【００２２】
（１０）において、（１１）前記ｐ型の多結晶または非晶質半導体層がＢ、Ａｌ、Ｇａ、Ｉｎから選ばれる少なくとも一種の元素をドープしたＳｉ、ＳｉＧｅまたはＳｉＧｅＣ層から成り、前記ｎ型半導体層がＳｉＣ、ＧａＮまたはＧａＮを含む混晶、または、ＺｎＯまたはＺｎＯを含む混晶の層から成ることが望ましい。
【００２３】
（１１）において、（１２）前記ｐ型の多結晶または非晶質半導体層におけるＧｅのモル分率が０．４以下であることが望ましい。
【００２４】
（１０）において、（１３）前記非晶質層がｐ型半導体層であることが望ましい。  
（１０）において、（１４）前記多結晶化した層の厚さが３ｎｍ以下であることが望ましい。
【００２５】
（１０）において、（１５）前記非晶質層がＳｉ層、ＳｉＧｅ層またはＳｉＧｅＣ層であることが望ましい。
【００２６】
（１１）において、（１６）前記ＳｉＧｅＣ層のＣ濃度が１ｘ１０２２ｃｍ−３以下であることが望ましい。
【発明の効果】
【００２７】
本発明によれば、制御性よくｐ型不純物をドーピングでき、高耐圧ヘテロ接合ダイオード及びその製造方法を提供できる。また、順方向電圧の低いヘテロ接合ダイオード及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２８】
具体的な実施の形態を例示するに先立って、本発明の諸手段の効果を、図１２から図１７を用いて概説する。
【００２９】
はじめに、ｐ型多結晶Ｓｉ／ｎ型ＳｉＣヘテロ接合ダイオードの試作結果を示す非特許文献１を例にとって、逆方向漏れ電流機構を検討した結果を記述する。一般に、ヘテロ接合近傍におけるキャリア輸送を支配する機構として、１）トンネル機構、２）Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ機構、３）Ｓｃｈｏｔｔｋｙ機構が挙げられる。１）は強い電界依存性を有するものの、本質的に温度に依存しない。ところが、逆方向漏れ電流の逆方向電圧依存性を示す非特許文献1のＦｉｇ．９から作成された図２０では，逆方向漏れ電流に強い温度依存性が見られることから、１）がキャリア輸送を支配しているとは考えにくい。２）３）では電流密度ＪＰ−Ｆ、ＪＳが逆方向電界Ｅ、電位障壁Φｂ、高周波誘電率ε∞、実効Richardson定数Ａ＊＊に対し、
【００３０】
ＪＰ−Ｆ∝Ｅ  ｅｘｐ［［−ｑ｛Φｂ−ｓｑｒｔ（ｑＥ／πε∞）｝／ｋＴ]
【００３１】
ＪＳ＝Ａ＊＊Ｔ２ｅｘｐ［−ｑ｛Φｂ−ｓｑｒｔ（ｑＥ／４πε∞）｝／ｋＴ］
と類似な関数形を有するものの、２）はバルク内、３）は界面における現象である点が根本的に異なっている。図１２はｐ型多結晶Ｓｉ／ｎ型ＳｉＣヘテロ接合ダイオードの熱平衡状態におけるバンド模式図である。ＳｉＣに比較して、禁制帯幅は多結晶Ｓｉの方が小さいため、逆方向電圧印加時の空乏層内発生電流は多結晶Ｓｉ内で発生したキャリアに起因するが、電子は図１２に示す約０．５ｅＶの伝導帯不連続を超えてＳｉＣ空乏層内に入る。この際、電子の伝導を律速するのが、前記伝導帯不連続に起因する３）か、前記ＳｉＣ空乏層における捕獲中心に起因する２）かを判定すべく、図２０から、電圧ごとに逆方向漏れ電流密度の温度依存性、すなわちアレーニウスプロットから活性化エネルギーを求め、逆方向最大電界の平方根に対してプロットした結果が図１３である。３）を仮定すると、勾配から決定される比誘電率が１．６と異常に小さくなってしまい不適切である。  それに対し、２）を仮定すると、勾配から決定される比誘電率が６．４となり、４Ｈ−ＳｉＣの高周波における比誘誘電率６．７にほぼ一致する。以上より、ｐ型多結晶Ｓｉ／ｎ型ＳｉＣヘテロ接合ダイオードの逆方向漏れ電流は２）が主に支配しているものと結論付けられた。なお、図１３のｙ切片（Ｅ＝０における活性化エネルギー）１．４ｅＶはＰｏｏｌｅ−Ｆｒｅｎｋｅｌ機構が存在しない場合の障壁高さ、すなわち電界が印加されていない場合の電子捕獲中心の伝導帯下帯からの深さに相当する（図１２）。なお、図１３において、高電界側の実験値がＰｏｏｌｅ−Ｆｒｅｎｋｅｌ機構に基づく直線から活性化エネルギーの低い側にずれている。このことは１）のトンネル機構も同時に寄与し出したためと推定される。
【００３２】
Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ機構は、キャリアを捕獲した捕獲中心がキャリアを放出する際、電界によってクーロンポテンシャルが減少する結果、キャリア放出率が増加する機構であるため、
２ａ） 捕獲・放出されるキャリアが電子の場合、捕獲中心はドナー型（電子捕獲時に中性，電子放出時に正に帯電）
２ｂ） 捕獲・放出されるキャリアが正孔の場合、捕獲中心はアクセプタ型（正孔捕獲時に中性，正孔放出時に負に帯電）
でなければならない。図１２から明らかなように、逆方向電界印加時に多結晶Ｓｉ空乏層内で発生した正孔がｐ型多結晶Ｓｉ中性領域へ移動する際に障壁は存在しないことから、２）が逆方向リーク電流の支配的な機構となる場合、２ａ）によると考えられる。これまでにｎ型ＳｉＣエピタキシャル成長層中にドナー型の捕獲中心が発見されていないことから、逆方向電圧とともに指数関数的に増大する逆方向漏れ電流は、ｎ型ＳｉＣエピタキシャル成長後に実施された工程で導入された欠陥に起因するものと推定できる。
【００３３】
そこで、ノンドープ多結晶ＳｉへのＢイオン注入ならびに活性化アニールの条件を変えて、ヘテロ接合界面からＳｉＣへ侵入するＢ密度分布とヘテロ接合ダイオード逆方向漏れ電流との相関を調べた。その結果、図１４から明らかなように、ヘテロ接合（ドリフト層表面）から深さ０．２μｍにおけるＢ密度が１ｘ１０１８ｃｍ−３を超えるか超えないかによって、逆方向漏れ電流の逆方向電圧依存性の形が異なることを見出した。すなわち、ｎ型ＳｉＣ深さ０．２μｍにおけるＢ密度（以下、Ｎ（０．２）と記載）が１ｘ１０１８ｃｍ−３以上の場合に（図１４実線）、逆方向漏れ電流は逆方向電圧に対し指数関数的に増加する。これはバルク現象であるＰｏｏｌｅ−Ｆｒｅｎｋｅｌ機構が、ＳｉＣ中に侵入したＢ原子に関連した捕獲中心によっており、該捕獲中心がヘテロ接合からある深さ（０．２μｍ程度）にある密度（１ｘ１０１８ｃｍ−３以上）存在する場合に、その影響が顕著となることを示唆している。図１５には例として、ｐ型多結晶Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードを７００Ｖ逆バイアスした場合のバンド模式図を示す。捕獲中心に捕獲された電子が伝導帯に放出される過程における活性化エネルギーはＰｏｏｌｅ−Ｆｒｅｎｋｅｌ機構により０．３ｅＶも低減することが分かる。
【００３４】
一方、図１４の破線および点線から明らかなように、Ｎ（０．２）が１ｘ１０１８ｃｍ−３未満の場合、逆方向漏れ電流は逆方向電圧に対し飽和傾向を示した。ｎ型ＳｉＣ深さ０．１μｍにおけるＢ密度  Ｎ（０．１）が１ｘ１０１９ｃｍ−３と高いと（図１４点線）、逆方向漏れ電流の絶対値はＮ（０．１）が１ｘ１０１８ｃｍ−３未満（図１４破線）に比較して高くなるものの、Ｎ（０．２）が１ｘ１０１８ｃｍ−３未満である限り、逆方向漏れ電流が逆方向電圧に対し飽和傾向を示すことはＰｏｏｌｅ−Ｆｒｅｎｋｅｌ機構の効果が無視できることを示唆している。
【００３５】
続いて、ｐ型半導体領域がＳｉＧｅから構成されたヘテロ接合ダイオードに関して検討した結果を記述する。
【００３６】
図１６、図１７は厚さが１０μｍ、ｎ型不純物であるＮ（窒素）の密度が１ｘ１０１６ｃｍ−３であるｎ型４Ｈ−ＳｉＣと、厚さが０．５μｍ、Ｂ密度が５ｘ１０１９ｃｍ−３のｐ型多結晶ＳｉＧｅからなるヘテロ接合ダイオードの電流−電圧特性である。Ｇｅモル分率が高くなるにつれてＳｉＧｅの禁制帯幅が小さくなる結果、順方向電圧は低減し（図１６）、逆方向漏れ電流は増加する（図１７）。後者に関しては、ｎ型４Ｈ−ＳｉＣ中深さ０．２μｍにおけるＢ密度が１ｘ１０１８ｃｍ−３未満でＰｏｏｌｅ−Ｆｒｅｎｋｅｌ機構の影響が無視できる限り、逆方向電圧に対しては飽和傾向を示す。多結晶Ｓｉに比較して、多結晶ＳｉＧｅではＢの拡散が顕著となり、ＢがＳｉＣ中に侵入する問題がより発生しやすくなるが、Ｂと同時にＣをドーピングすることにより、多結晶ＳｉＧｅからＳｉＣへのＢ侵入の問題は抑制できた。これは原子半径の小さなＣを添加することにより多結晶に歪が導入され、Ｂの拡散を抑制したものと考えられる。ところが、Ｇｅモル分率が０．４５になるとアバランシェ降伏が多結晶ＳｉＧｅ中で起こり、耐圧が劣化する（図１７点線）。よって、このような耐圧劣化を引き起こすことなく採用可能なｐ型多結晶半導体はＳｉ１−ｘＧｅｘ（０≦ｘ≦０．４）であることがわかった。ｐ型多結晶半導体として、例えば、Ｓｉ０．６Ｇｅ０．４を用いると、順方向電流密度５０Ａ／ｃｍ２で定義された順方向電圧は０．９９Ｖと、ｐ型多結晶Ｓｉを用いた場合の１．２２Ｖから０．２３Ｖ低減できた。
【００３７】
次に、ｐ型半導体領域が２層から構成されたヘテロ接合ダイオードに関して、その構造および製造方法に関して検討した結果を記述する。多結晶半導体には粒径分布が不可避であり、ヘテロ界面特性ばらつきを完全には抑制できないため、非晶質Ｓｉまたは非晶質ＳｉＧｅを化学的気相堆積法により形成後、アニールにより多結晶化する検討を行った。その結果、上記手法により多結晶化したＳｉ、ＳｉＧｅは膜の厚さが３ｎｍ以下であれば、いずれも平坦性に優れた膜となり、ノンドープ膜であっても、その上に形成したｐ型多結晶Ｓｉ０．８Ｇｅ０．２層（厚さ０．５μｍ、Ｂ密度５ｘ１０１９ｃｍ−３）とｎ型ＳｉＣドリフト層とで形成されるヘテロ接合（ドリフト層表面）のダイオードの特性は順逆両方向電圧ともに、上記ノンドープ膜のない場合と変わらず（図１６および図１７中の白丸）、逆方向漏れ電流のばらつきは低減することを見出した。上記３ｎｍ以下のノンドープ膜厚はｐ型多結晶層がＳｉ０．８Ｇｅ０．２だけではなく、Ｇｅモル分率０．４以下のＳｉＧｅにおいても適切な膜厚であることも、ノンドープ膜有無による電流−電圧特性の差により確認した。
【００３８】
次に、図面を参照しながら本発明のヘテロ接合ダイオードおよびその製造工程を具体的に説明する。
【００３９】
＜実施例１＞
本発明の第１の実施例であるｐ型Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードとその製造工程を図１から図４、図１１を用いて説明する。
【００４０】
図１は本発明の第１の実施例であるｐ型Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオード１の縦断面構造図である。ｎ型４Ｈ−ＳｉＣ基板（（０００１）Ｓｉ面、Ｎ密度３×１０１８ｃｍ−３）２上に、ｎ型４Ｈ−ＳｉＣ（厚さ１０μｍ、Ｎ密度１×１０１６ｃｍ−３）膜からなるドリフト領域３、該ドリフト領域内に選択的にＡｌを有するｐ型ＳｉＣからなる電界緩和領域４、ＳｉＣよりも禁制帯幅の小さなｐ型Ｓｉからなるアノード領域５、ｎ型４Ｈ−ＳｉＣ基板２裏面に形成されたＮｉからなるカソード電極６、ｐ型Ｓｉアノード領域５表面に形成されたＴｉ／Ａｌからなるアノード電極７を有する構造となっている。
【００４１】
続いて、図１に示すｐ型Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードの製造工程を説明する。はじめに、ｎ型４Ｈ−ＳｉＣ（０００１）基板２上に、ｎ型４Ｈ−ＳｉＣ層３をエピタキシャル成長する（図２）。
【００４２】
その後、所定のドリフト領域３中に、Ａｌイオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域４を形成する。そして、ｎ型４Ｈ−ＳｉＣ（０００１）基板２裏面にＮｉ膜を堆積し、１２００℃でアニールを行ってカソード電極６を形成する（図３）。
【００４３】
次に、原料ガスにＳｉ２Ｈ６およびＢ２Ｈ６を用いた化学的気相堆積法によりＢドープ多結晶Ｓｉ膜あるいはＢドープ非晶質Ｓｉ膜を全面堆積後、６５０℃程度でアニールを行い、Ｂを活性化する。そして、ホトリソグラフィーおよびエッチングによりｐ型多結晶Ｓｉ膜あるいはｐ型非晶質Ｓｉ膜からなるアノード領域５を形成する（図４）。
【００４４】
出来上がったアノード領域におけるＢ濃度分布を図２１に実線で示す。Ｂ密度が１ｘ１０２０ｃｍ−３となるように原料ガスを供給し、膜厚０．５μｍ堆積した場合、Ｂ濃度は膜全体で略均一となり、濃度が１ｘ１０２０ｃｍ−３となった。
【００４５】
最後に、アノード領域５表面に、Ｔｉ、Ａｌの積層膜を堆積し、所望の大きさに加工することによりアノード電極７を形成し、ヘテロ接合ダイオード１が完成する（図１）。
【００４６】
本実施例によれば、ｐ型多結晶Ｓｉ膜あるいはｐ型非晶質Ｓｉ膜におけるＢの活性化が６５０℃と極めて低い温度で行えることから、Ｂのｎ型４Ｈ−ＳｉＣ中への侵入は起こらず、ヘテロ接合ダイオードの逆方向漏れ電流は、逆方向電圧に対して、図１１実線で示すような飽和特性を示す。この結果、高耐圧のヘテロ接合ダイオードを実現することができる。
【００４７】
なお、本実施例ではＳｉＣとして４Ｈ−ＳｉＣを例示したが、６Ｈ−ＳｉＣ等、他の結晶タイプからなるＳｉＣであってもＢの侵入が抑制でき、同様な効果が得られる。
【００４８】
また、本実施例ではドリフト領域がＳｉＣの場合を説明したが、ＧａＮまたはＧａＮを含む混晶（ＡｌまたはＩｎを含んでも良い）やＺｎＯまたはＺｎＯを含む混晶（ＭｇまたはＣｄを含んでも良い）など、他の禁制帯幅の大きな半導体を用いても同様に実施できる。
【００４９】
また、本実施例ではｐ型Ｓｉからなるアノード領域の形成にＢドープＳｉを用いたが、アクセプタになり得る他のIII族元素のＡｌ、Ｇａ、Ｉｎ等をｐ型不純物として用いても良い。
【００５０】
＜実施例２＞
本発明の第２の実施例であるｐ型Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードの製造工程を図５から図７、図１４を用いて説明する。
【００５１】
はじめに、ｎ型４Ｈ−ＳｉＣ基板（（０００１）Ｓｉ面、Ｎ密度３×１０１８ｃｍ−３）２上に、ｎ型４Ｈ−ＳｉＣ（厚さ１０μｍ、Ｎ密度１×１０１６ｃｍ−３）膜からなるドリフト領域３をエピタキシャル成長する。その後、所定のドリフト領域３中に、Ａｌイオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域４を形成する。そして、ｎ型４Ｈ−ＳｉＣ（０００１）基板２裏面にＮｉ膜を堆積し、１２００℃でアニールを行ってカソード電極６を形成する。続いて、化学的気相堆積法によりノンドープ多結晶Ｓｉ膜またはノンドープ非晶質Ｓｉ膜８を全面堆積後、表面近傍領域（深さ０．１μｍ程度）９にＢをイオン注入する。そして、ホトリソグラフィーおよびエッチングにより多結晶Ｓｉ膜または非晶質Ｓｉ膜（８および９）を加工する（図５）。
【００５２】
次に、１０００℃以下のアニールにより領域９に注入したＢを拡散させ、ｐ型多結晶Ｓｉ膜またはｐ型非晶質Ｓｉ膜からなるアノード領域１０を形成する（図６）。この際、４Ｈ−ＳｉＣ中に侵入したＢはアニール温度が低いため格子位置に入らず、ｐ型不純物としては振舞わないものの、格子間位置等に滞在し、捕獲中心を形成する。しかし、出来上がったアノード領域におけるＢ濃度分布は、図２１に一点鎖線で示す通り、ドリフト領域表面からの深さ０．２μｍ位置でのＢ密度が１ｘ１０１８ｃｍ−３未満，ｐ型半導体層である多結晶ＳｉにおけるＢ濃度の変動は１／１０以下となっており、前述の通り、ヘテロ接合ダイオードの逆方向漏れ電流は逆方向電圧に対して飽和傾向を示すため（図１４）、高耐圧ヘテロ接合ダイオードを実現できる。
【００５３】
最後に、アノード領域１０表面に、Ｔｉ、Ａｌの積層膜を堆積し、所望の大きさに加工することによりアノード電極７を形成し、ヘテロ接合ダイオードが完成する（図７）。
本実施例によれば、ｎ型ＳｉＣ膜へ侵入するＢ密度を制御して、ｐ型多結晶Ｓｉ膜あるいはｐ型非晶質Ｓｉ膜を形成する結果、Ｂの導入にＢイオン注入法を用いても、高耐圧のヘテロ接合ダイオードを製造できる。
【００５４】
＜実施例３＞
本発明の第３の実施例であるｐ型ＳｉＧｅ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードとその製造工程を説明する。
【００５５】
実施例１のＢドープ多結晶Ｓｉ膜あるいはＢドープ非晶質Ｓｉ膜に代えて、化学的気相堆積法によりＢドープ多結晶ＳｉＧｅ膜あるいはＢドープ非晶質ＳｉＧｅ膜を全面堆積後、６５０℃程度でアニールを行い、Ｂを活性化する。そして、ホトリソグラフィーおよびエッチングによりｐ型ＳｉＧｅ膜からなるアノード領域を形成し、該アノード領域表面に、Ｔｉ、Ａｌの積層膜を堆積し、所望の大きさに加工することによりアノード電極を形成し、ｐ型ＳｉＧｅ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードが完成する。
【００５６】
本実施例によれば、Ｇｅモル分率に応じて順方向電圧を低減でき（図１６）、Ｇｅモル分率０．４以下のｐ型多結晶ＳｉＧｅ膜では逆方向耐圧の劣化もないため（図１７）、高耐圧・低順方向電圧のヘテロ接合ダイオードを実現できる。
【００５７】
なお、前記ｐ型ＳｉＧｅ膜にＢ密度と同程度のＣを添加してもよい。Ｂドープ多結晶ＳｉＧｅＣ膜からＳｉＣ膜へのＢの侵入が抑制され、より安定的に逆方向漏れ電流の低いヘテロ接合ダイオードを実現することができる。
【００５８】
＜実施例４＞
本発明の第３の実施例であるｐ型ＳｉＧｅ／ノンドープ多結晶Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードとその製造工程を図８から図９を用いて説明する。
【００５９】
図８は本発明の第４の実施例であるｐ型ＳｉＧｅ／ノンドープ多結晶Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオード１１の縦断面構造図である。ｎ型４Ｈ−ＳｉＣ基板（（０００１）Ｓｉ面、Ｎ密度３×１０１８ｃｍ−３）２上に、ｎ型４Ｈ−ＳｉＣ（厚さ１０μｍ、Ｎ密度１×１０１６ｃｍ−３）膜からなるドリフト領域３、該ドリフト領域内に選択的にＡｌを有するｐ型ＳｉＣからなる電界緩和領域４、ＳｉＣよりも禁制帯幅の小さなノンドープ多結晶Ｓｉ１２膜ならびにｐ型多結晶ＳｉＧｅ膜あるいはｐ型非晶質ＳｉＧｅ膜１３からなるアノード領域１４、ｎ型４Ｈ−ＳｉＣ基板２裏面に形成されたＮｉからなるカソード電極６、アノード領域１４の表面に形成されたＴｉ／Ａｌからなるアノード電極７を有する構造となっている。
【００６０】
続いて、図８に示すｐ型ＳｉＧｅ／ノンドープ多結晶Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードの製造工程を説明する。ｎ型４Ｈ−ＳｉＣ（０００１）基板２上に、ｎ型４Ｈ−ＳｉＣ膜３をエピタキシャル成長する。その後、所定のドリフト領域３中に、Ａｌイオンをイオン注入法により選択的に注入した後、活性化アニールを行って電界緩和領域４を形成する。そして、ｎ型４Ｈ−ＳｉＣ（０００１）基板２裏面にＮｉ膜を堆積し、１２００℃でアニールを行ってカソード電極６を形成する。次に、化学的気相堆積法により非晶質Ｓｉ膜（厚さ３ｎｍ）１５を全面堆積する（図９）。なお、非晶質Ｓｉ膜１５の厚さは３ｎｍ以下であれば、順方向ならびに逆方向の電流−電圧特性に影響を与えないことを確認している。
【００６１】
その後、アニールにより非晶質Ｓｉ膜１５をノンドープ多結晶Ｓｉ膜１２とする。この際、ノンドープ多結晶Ｓｉ膜１２は直接ノンドープ多結晶Ｓｉを堆積した場合に比較して平坦性に優れた膜となる。その平坦なノンドープ多結晶Ｓｉ膜１２上に、化学的気相堆積法を用いてＧｅモル分率０．２、厚さ０．５μｍのＢドープ多結晶ＳｉＧｅ膜あるいはＢドープ非晶質ＳｉＧｅ膜１３を堆積する。そして、６５０度程度のアニールによりＢを活性化した後、ホトリソグラフィーおよびエッチングによりｐ型ＳｉＧｅ膜１３／ノンドープ多結晶Ｓｉ膜１２からなるアノード領域１４を形成する。最後に、アノード領域１４表面に、Ｔｉ、Ａｌの積層膜を堆積し、所望の大きさに加工することによりアノード電極７を形成し、ヘテロ接合ダイオード１１が完成する（図８）。
【００６２】
本実施例によれば、平坦性に優れたノンドープ多結晶Ｓｉ膜１２を介することにより、逆方向漏れ電流のばらつきを低減でき、該ノンドープ多結晶Ｓｉ膜１２の厚さを３ｎｍ以下とすることにより、ノンドープ膜のない場合と変わらない電流−電圧特性が得られる。
【００６３】
本実施例では、ｐ型ＳｉＧｅ（Ｇｅモル分率０．２）／ノンドープ多結晶Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードの場合を説明したが、Ｇｅモル分率０．４以下のｐ型多結晶または非晶質ＳｉＧｅ、ＳｉＧｅＣを用いれば実施例３と同様な高耐圧・低順方向電圧のヘテロ接合ダイオードを実現できる。また、逆方向漏れ電流のばらつきを低減するためには、非晶質Ｓｉ膜１５は、非晶質ＳｉＧｅ膜あるいは非晶質ＳｉＧｅＣ膜であっても良いし、ｐ型ＳｉＧｅ膜１３は、ｐ型Ｓｉ膜、ｐ型ＳｉＧｅＣ膜であっても良い。尚、ｐ型の多結晶または非晶質ＳｉＧｅＣ膜中のＣ濃度はＣ濃度が１ｘ１０２２ｃｍ−３を超えると、ＳｉＧｅＣ膜内の領域ごとに相分離が発生し、結晶性が劣化するため、
１ｘ１０２２ｃｍ−３以下が望ましい。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施例を示す縦断面構造図である。
【図２】本発明の第１の実施例の製造工程を示す縦断面構造図である。
【図３】本発明の第１の実施例の製造工程を示す縦断面構造図である。
【図４】本発明の第１の実施例の製造工程を示す縦断面構造図である。
【図５】本発明の第２の実施例の製造工程を示す縦断面構造図である。
【図６】本発明の第２の実施例の製造工程を示す縦断面構造図である。
【図７】本発明の第２の実施例の製造工程を示す縦断面構造図である。
【図８】本発明の第３の実施例を示す縦断面構造図である。
【図９】本発明の第３の実施例の製造工程を示す縦断面構造図である。
【図１０】従来技術を示す縦断面構造図である。
【図１１】従来技術における逆方向電流−電圧特性（破線）と理想特性（実線）の比較図である。
【図１２】ｐ型多結晶Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合近傍のバンド模式図である。
【図１３】従来技術における逆方向漏れ電流の活性化エネルギーを最大電界の平方根に対して示した結果である。
【図１４】ｐ型多結晶Ｓｉ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードにおいてＳｉＣ中に侵入したＢ密度による逆方向漏れ電流の変化を示す検討結果である。
【図１５】Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ機構を説明するためのバンド模式図である。
【図１６】本発明の第３の実施例によるｐ型多結晶ＳｉＧｅ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードの順方向電流−電圧特性である。
【図１７】本発明の第３の実施例によるｐ型多結晶ＳｉＧｅ／ｎ型４Ｈ−ＳｉＣヘテロ接合ダイオードの逆方向電流−電圧特性である。
【図１８】従来技術によるヘテロ接合ダイオードにおける順方向電流−電圧特性に対するＢ注入量の影響を示す実験結果である。
【図１９】従来技術によるヘテロ接合ダイオードにおける順方向電流−電圧特性に対するを示す実験結果である。
【図２０】従来技術によるヘテロ接合ダイオードにおける逆方向漏れ電流−電圧特性に対する温度の影響を示す実験結果である。
【図２１】本発明の実施例１および実施例２におけるヘテロ接合近傍のＢ密度分布を示す実験結果である。
【符号の説明】
【００６５】
１、１１、３０…ヘテロ接合ダイオード、２、３１…基板、３、３２…ドリフト領域、４、３６…電界緩和領域、５、１４、３３…アノード領域、６、３５…カソード電極、７、３４…アノード電極、８、９、１０、１２、１３、１５…多結晶または非晶質領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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