(57)【要約】【課題】構成が複雑になるのを抑制しながら、電源がオフ状態にされた際の残像を消去することが可能な液晶表示装置を提供する。【解決手段】この液晶表示装置１００は、電源ＶＤＤがオフ状態にされた際に所定時間電力を保持することが可能な補助電源回路６と、電源ＶＤＤに接続されるとともに電源ＶＤＤがオフ状態にされた際に補助電源回路６によって駆動され、電源ＶＤＤの電圧の降下に基づいて画素選択用トランジスタ１２をオン状態にするための信号を発生させる信号発生回路７とを備えている。そして、電源ＶＤＤがオフ状態にされた際に、複数の画素１１にそれぞれ含まれる画素電極１３の電位が略同電位にされるように構成されている。【選択図】図１
2010175681.tif 000002
【特許請求の範囲】
【請求項１】
ゲート線と、
前記ゲート線に交差するように配置される信号線と、
前記ゲート線にゲートが接続され、前記信号線にソース／ドレインの一方が接続される画素選択用トランジスタと、
電源がオフ状態にされた際に所定時間電力を保持することが可能な補助電源回路と、
前記電源に接続されるとともに前記電源がオフ状態にされた際に前記補助電源回路によって駆動され、前記電源の電圧の降下に基づいて前記画素選択用トランジスタをオン状態にするための信号を発生させる信号発生回路とを備え、
前記電源がオフ状態にされた際に、複数の画素にそれぞれ含まれる画素電極の電位が略同電位にされるように構成されている、液晶表示装置。
【請求項２】
前記信号発生回路は、
前記電源の電圧の降下に基づいて第１の時間にＨレベルまたはＬレベルの一方に出力の信号が切り替わる第１論理回路と、
前記電源の電圧の降下に基づいて前記第１の時間とは異なる第２の時間にＨレベルまたはＬレベルの一方に出力の信号が切り替わる第２論理回路と、
前記第１の時間と前記第２の時間との間に、前記第１論理回路および前記第２論理回路の出力に基づいて、前記画素選択用トランジスタをオン状態にするためのＨレベルまたはＬレベルの信号を発生させる第３論理回路とを含む、請求項１に記載の液晶表示装置。
【請求項３】
前記第１論理回路は、前記電源が入力側に接続される第１インバーターを含み、前記第２論理回路は、前記電源が入力側に接続され、前記第１インバーターとは異なるしきい値を有する第２インバーターを含み、前記第３論理回路は、前記第１インバーターの出力側および前記第２インバーターの出力側が入力側に接続されるＸＯＲ回路を含む、請求項２に記載の液晶表示装置。
【請求項４】
前記第１インバーターおよび前記第２インバーターには、前記電源の電圧が直接入力されるように構成されている、請求項３に記載の液晶表示装置。
【請求項５】
前記第１論理回路は、前記電源が入力側に接続される第１インバーターを含み、前記第２論理回路は、前記電源が入力側に接続され、前記第１インバーターと略同じしきい値を有する第２インバーターを含み、前記第３論理回路は、前記第１インバーターの出力側および前記第２インバーターの出力側が入力側に接続されるＸＯＲ回路を含み、
前記電源と前記第１インバーターの入力側との間と、前記第１インバーターの入力側と出力側との間に抵抗が接続されるとともに、前記電源と前記第２インバーターの入力側との間と、前記第２インバーターの入力側と出力側との間に抵抗が接続されることにより、前記第１インバーターに入力される電圧と前記第２インバーターに入力される電圧とを異ならせるように構成されている、請求項２に記載の液晶表示装置。
【請求項６】
前記信号発生回路に含まれる前記第１インバーターおよび前記第２インバーターは、それぞれ、前記補助電源回路から電力が供給されるように構成されている、請求項３〜５のいずれか１項に記載の液晶表示装置。
【請求項７】
前記信号線は、複数設けられ、
前記複数の信号線の一方端にそれぞれ設けられ、前記信号発生回路により発生される信号に基づいてオン状態となるスイッチをさらに備え、
前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記画素選択用トランジスタがオン状態になるとともに、前記スイッチがオン状態となることにより、前記複数の信号線の電位が略同電位となるように構成されている、請求項１〜６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記スイッチがオン状態となることにより、前記画素に信号を書き込む前に前記画素に印加されるプリチャージ電源に前記複数の信号線が電気的に接続されることによって、前記複数の信号線の電位が略同電位となるように構成されている、請求項７に記載の液晶表示装置。
【請求項９】
前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記スイッチがオン状態となることにより、前記複数の信号線同士を電気的に接続することによって、前記複数の信号線の電位を略同電位にするように構成されている、請求項７に記載の液晶表示装置。
【請求項１０】
前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記スイッチがオン状態となることにより、前記複数の信号線が共通電位電源に電気的に接続されることによって、前記複数の信号線の電位が略同電位となるように構成されている、請求項７に記載の液晶表示装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の液晶表示装置を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置および電子機器に関し、特に、電源がオフ状態にされた際に画素選択用トランジスタをオン状態にする信号を発生させる信号発生回路を備える液晶表示装置および電子機器に関する。
【背景技術】
【０００２】
従来、電源がオフ状態にされた際に画素選択用トランジスタをオン状態にする信号を発生させる信号発生回路を備える液晶表示装置が知られている（たとえば、特許文献１参照）。上記特許文献１に記載の液晶表示装置では、信号発生回路は、コンデンサ、抵抗およびインバーターによって構成されており、信号発生回路のコンデンサには電源の電圧が降下するのを検出するための電圧降下検出回路が接続されている。また、信号発生回路のインバーターには、電源がオフ状態にされた際に所定時間電力を保持することが可能な電源保持回路が接続されている。そして、電圧降下検出回路によって電源の電圧が降下するのを検出することに応答して、信号発生回路が画素選択用トランジスタをオン状態にする信号を発生し、複数の画素にそれぞれ設けられる画素選択用トランジスタがオン状態となる。これにより、複数の画素の画素電極の電位が共通電極の電位となり、液晶表示装置に表示されている残像が消去される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第２６５５３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の液晶表示装置では、信号発生回路とは別個に電源の電圧が降下するのを検出するための電圧降下検出回路が設けられている分、液晶表示装置の構成が複雑になるという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、構成が複雑になるのを抑制しながら、電源がオフ状態にされた際の残像を消去することが可能な液晶表示装置および電子機器を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の第１の局面における液晶表示装置は、ゲート線と、ゲート線に交差するように配置される信号線と、ゲート線にゲートが接続され、信号線にソース／ドレインの一方が接続される画素選択用トランジスタと、電源がオフ状態にされた際に所定時間電力を保持することが可能な補助電源回路と、電源に接続されるとともに電源がオフ状態にされた際に補助電源回路によって駆動され、電源の電圧の降下に基づいて画素選択用トランジスタをオン状態にするための信号を発生させる信号発生回路とを備え、電源がオフ状態にされた際に、複数の画素にそれぞれ含まれる画素電極の電位が略同電位にされるように構成されている。
【０００７】
この第１の局面による液晶表示装置では、上記のように、電源がオフ状態にされた際に、電源の電圧の降下に基づいて、複数の画素にそれぞれ含まれる画素電極の電位が略同電位にされるように構成することによって、電源がオフ状態にされた際に複数の画素のそれぞれの液晶に印加される電圧が略等しくなるので、液晶表示装置に表示される残像を消去することができる。また、電源の電圧の降下を検出するための回路を別途設けることなく信号発生回路に実質的に電源の電圧の降下を検出する機能を持たせることができるので、液晶表示装置の構成が複雑になるのを抑制することができる。
【０００８】
上記第１の局面による液晶表示装置において、好ましくは、信号発生回路は、電源の電圧の降下に基づいて第１の時間にＨレベルまたはＬレベルの一方に出力の信号が切り替わる第１論理回路と、電源の電圧の降下に基づいて第１の時間とは異なる第２の時間にＨレベルまたはＬレベルの一方に出力の信号が切り替わる第２論理回路と、第１の時間と第２の時間との間に、第１論理回路および第２論理回路の出力に基づいて、画素選択用トランジスタをオン状態にするためのＨレベルまたはＬレベルの信号を発生させる第３論理回路とを含む。このように構成すれば、第１論理回路、第２論理回路および第３論理回路の３つの論理回路のみを用いて、容易に、電源の電圧の効果に基づいて画素選択用トランジスタをオン状態にするための信号を発生させることができる。
【０００９】
この場合、好ましくは、第１論理回路は、電源が入力側に接続される第１インバーターを含み、第２論理回路は、電源が入力側に接続され、第１インバーターとは異なるしきい値を有する第２インバーターを含み、第３論理回路は、第１インバーターの出力側および第２インバーターの出力側が入力側に接続されるＸＯＲ回路を含む。このように構成すれば、第１インバーターのしきい値と第２インバーターのしきい値とが異なるので、電源の電圧の降下に基づいて第１インバーターの出力がＨレベルまたはＬレベルの一方に切り替わる時間と、第２インバーターの出力がＨレベルまたはＬレベルの一方に切り替わる時間とを異ならせることができる。また、第１インバーターの出力側および第２インバーターの出力側をＸＯＲ回路に接続することにより、第１インバーターの出力がＨレベルまたはＬレベルの一方であり、かつ、第２インバーターの出力がＨレベルまたはＬレベルの他方である時間にＸＯＲ回路からＨレベルの信号を出力することができる。
【００１０】
上記信号発生回路が第１インバーターおよび第２インバーターを含む液晶表示装置において、好ましくは、第１インバーターおよび第２インバーターには、電源の電圧が直接入力されるように構成されている。このように構成すれば、互いにしきい値の異なる第１インバーターおよび第２インバーターに同じ電圧（電源の電圧）が入力されるので、電源の電圧の降下に基づいて第１インバーターの出力がＨレベルまたはＬレベルの一方に切り替わる時間と、第２インバーターの出力がＨレベルまたはＬレベルの一方に切り替わる時間とを確実に異ならせることができる。
【００１１】
上記信号発生回路が第１論理回路および第２論理回路を含む液晶表示装置において、好ましくは、第１論理回路は、電源が入力側に接続される第１インバーターを含み、第２論理回路は、電源が入力側に接続され、第１インバーターと略同じしきい値を有する第２インバーターを含み、第３論理回路は、第１インバーターの出力側および第２インバーターの出力側が入力側に接続されるＸＯＲ回路を含み、電源と第１インバーターの入力側との間と、第１インバーターの入力側と出力側との間に抵抗が接続されるとともに、電源と第２インバーターの入力側との間と、第２インバーターの入力側と出力側との間に抵抗が接続されることにより、第１インバーターに入力される電圧と第２インバーターに入力される電圧とを異ならせるように構成されている。このように構成すれば、略同じしきい値を有する第１インバーターおよび第２インバーターに入力される電圧が異なるので、電源の電圧の降下に基づいて第１インバーターの出力がＨレベルまたはＬレベルの一方に切り替わる時間と、第２インバーターの出力がＨレベルまたはＬレベルの一方に切り替わる時間とを異ならせることができる。また、第１インバーターの出力側および第２インバーターの出力側をＸＯＲ回路に接続することにより、第１インバーターの出力がＨレベルまたはＬレベルの一方であり、かつ、第２インバーターの出力がＨレベルまたはＬレベルの他方である時間にＸＯＲ回路からＨレベルの信号を出力することができる。
【００１２】
上記信号発生回路が第１インバーターおよび第２インバーターを含む液晶表示装置において、好ましくは、信号発生回路に含まれる第１インバーターおよび第２インバーターは、それぞれ、補助電源回路から電力が供給されるように構成されている。このように構成すれば、電源がオフ状態にされた際に所定時間電力を保持することができる補助電源回路により、電源がオフ状態にされた後でも、第１インバーターおよび第２インバーターを駆動することができる。
【００１３】
上記第１の局面による液晶表示装置において、好ましくは、信号線は、複数設けられ、複数の信号線の一方端にそれぞれ設けられ、信号発生回路により発生される信号に基づいてオン状態となるスイッチをさらに備え、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、画素選択用トランジスタがオン状態になるとともに、スイッチがオン状態となることにより、複数の信号線の電位が略同電位となるように構成されている。このように構成すれば、電源がオフ状態にされた際に、略同電位にされた複数の信号線と画素の画素電極とが電気的に接続されるので、複数の画素の画素電極の電位を同電位にすることができる。
【００１４】
この場合、好ましくは、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、スイッチがオン状態となることにより、画素に信号を書き込む前に画素に印加されるプリチャージ電源に複数の信号線が電気的に接続されることによって、複数の信号線の電位が略同電位となるように構成されている。このように構成すれば、電源がオフ状態にされた際に、画素の画素電極とプリチャージ電源とが信号線を介して電気的に接続されるので、複数の画素の画素電極の電位をプリチャージ電源の電位にすることができる。
【００１５】
上記信号発生回路が発生する信号に基づいてオン状態となるスイッチを備える液晶表示装置において、好ましくは、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、スイッチがオン状態となることにより、複数の信号線同士を電気的に接続することによって、複数の信号線の電位を略同電位にするように構成されている。このように構成すれば、電源がオフ状態にされた際に、複数の画素の画素電極同士が信号線を介して電気的に接続されるので、複数の画素の画素電極の電位を同電位にすることができる。
【００１６】
上記信号発生回路が発生する信号に基づいてオン状態となるスイッチを備える液晶表示装置において、好ましくは、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、スイッチがオン状態となることにより、複数の信号線が共通電位電源に電気的に接続されることによって、複数の信号線の電位が略同電位となるように構成されている。このように構成すれば、電源がオフ状態にされた際に、画素の画素電極と共通電位電源とが信号線を介して電気的に接続されるので、複数の画素の画素電極の電位を共通電位にすることができる。
【００１７】
この発明の第２の局面による電子機器は、上記のいずれかの構成を有する液晶表示装置を備える。このように構成すれば、構成が複雑になるのを抑制しながら、電源がオフ状態にされた際の残像を消去することが可能な電子機器を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態による液晶表示装置の平面図である。
【図２】本発明の第１実施形態による液晶表示装置の信号発生回路の回路図である。
【図３】本発明の第１実施形態による液晶表示装置の信号発生回路の動作を説明するための信号波形図である。
【図４】本発明の第１実施形態による液晶表示装置の信号発生回路の動作を説明するための信号波形図である。
【図５】本発明の第１実施形態による液晶表示装置の信号発生回路の動作を説明するための信号波形図である。
【図６】本発明の第２実施形態による液晶表示装置の信号発生回路の回路図である。
【図７】本発明の第２実施形態による液晶表示装置の信号発生回路の動作を説明するための信号波形図である。
【図８】本発明の第２実施形態による液晶表示装置の信号発生回路の動作を説明するための信号波形図である。
【図９】本発明の第２実施形態による液晶表示装置の信号発生回路の動作を説明するための信号波形図である。
【図１０】本発明の第１および第２実施形態による液晶表示装置を用いた電子機器の一例を説明するための図である。
【図１１】本発明の第１および第２実施形態による液晶表示装置を用いた電子機器の一例を説明するための図である。
【図１２】本発明の第１および第２実施形態の第１変形例による液晶表示装置の平面図である。
【図１３】本発明の第１および第２実施形態の第２変形例による液晶表示装置の平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１および図２を参照して、本発明の第１実施形態による液晶表示装置１００の構成について説明する。
【００２１】
本発明の第１実施形態による液晶表示装置１００には、図１に示すように、表示部１、Ｈドライバ２、Ｖドライバ３、ＯＲ回路４、スイッチ回路５、補助電源回路６および信号発生回路７が備えられている。
【００２２】
Ｈドライバ２には、複数の信号線８が接続されており、信号線８は、表示部１に接続されている。また、複数の信号線８の一方端は、スイッチ回路５に含まれるスイッチ５１にそれぞれ接続されている。また、Ｈドライバ２は、電源ＶＤＤに接続されるとともに、接地されている。
【００２３】
Ｖドライバ３には、複数のシフトレジスタ回路３１が設けられている。複数のシフトレジスタ回路３１の出力側は、それぞれ、ＡＮＤ回路３２の入力側に接続されている。なお、ＡＮＤ回路３２の入力側には、所定のシフトレジスタ回路３１の出力と、所定のシフトレジスタ回路３１に隣接するシフトレジスタ回路３１の出力とが入力されている。また、Ｖドライバ３は、電源ＶＤＤに接続されるとともに、接地されている。
【００２４】
ＯＲ回路４には、複数のＯＲ回路部４１が設けられている。ＯＲ回路部４１の入力側には、Ｖドライバ３に設けられる複数のＡＮＤ回路３２の出力側が接続されるとともに、信号発生回路７の出力側が接続されている。また、ＯＲ回路部４１の出力側には、それぞれ、ゲート線９が接続されている。また、ＯＲ回路４は、補助電源回路６に接続されるとともに、接地されている。
【００２５】
信号線８とゲート線９とが交差する表示部１の領域には、複数の画素１１が設けられている。なお、図１には、簡略化のために１つの画素１１のみを図示している。画素１１は、画素選択用トランジスタ１２、画素電極１３、共通電極１４、液晶１５および保持容量１６から構成されている。画素選択用トランジスタ１２のゲートは、ゲート線９に接続されるとともに、画素選択用トランジスタ１２のソース／ドレインの一方には、信号線８が接続されている。また、画素選択用トランジスタ１２のソース／ドレインの他方には、画素電極１３と保持容量１６の電極の一方とが接続されている。また、画素電極１３と対向するように共通電極１４が設けられており、画素電極１３と共通電極１４との間には液晶１５が挟持されている。また、共通電極１４と保持容量１６の電極の他方には共通電位が供給される。
【００２６】
ここで、第１実施形態では、スイッチ回路５には、一方端が信号線８に接続されるとともに、他方端がプリチャージ電源ＶＰＣに接続される複数のスイッチ５１が設けられている。また、複数のスイッチ５１は、それぞれ、信号発生回路７に接続されており、信号発生回路７が発生する信号に基づいて、スイッチ５１をオンするように構成されている。なお、スイッチ５１がオン状態になることにより、プリチャージ電源ＶＰＣと信号線８とが電気的に接続するように構成されている。
【００２７】
補助電源回路６は、ダイオード６１とコンデンサ６２とから構成されている。コンデンサ６２は、ダイオード６１の出力側に接続されている。また、補助電源回路６には、電源ＶＤＤが接続されているとともに、ＯＲ回路４および信号発生回路７に接続されている。補助電源回路６は、コンデンサ６２に電荷を蓄積するとともに、電源ＶＤＤがオフ状態になった際に、ＯＲ回路４および信号発生回路７に電力を供給するように構成されている。また、補助電源回路６は、接地されている。
【００２８】
ここで、第１実施形態では、図２に示すように、信号発生回路７は、インバーター７１、インバーター７２およびＸＯＲ回路７３から構成されている。なお、インバーター７１およびインバーター７２は、それぞれ、本発明の「第１インバーター（第１論理回路）」および「第２インバーター（第２論理回路）」の一例であり、ＸＯＲ回路７３は、本発明の「第３論理回路」の一例である。また、第１実施形態では、インバーター７１およびインバーター７２の入力側には直接電源ＶＤＤが接続されている。また、ＸＯＲ回路７３の入力側には、インバーター７１およびインバーター７２の出力側が接続されている。また、ＸＯＲ回路７３の出力側は、図１に示すように、ＯＲ回路４のＯＲ回路部４１の入力側と、スイッチ回路５のスイッチ５１に接続されている。なお、インバーター７１のしきい値ＶｔｈＡは、インバーター７２のしきい値ＶｔｈＢよりも大きくなる（ＶｔｈＡ＞ＶｔｈＢ）ように構成されている。また、第１実施形態では、信号発生回路７（インバーター７１、インバーター７２およびＸＯＲ回路７３）には、補助電源回路６から電圧ＶＤＤＡが供給されている。なお、信号発生回路７は、実質的に電源ＶＤＤの電圧の降下を検出する機能を有するとともに、電源ＶＤＤの電圧の降下に基づいて画素選択用トランジスタ１２をオン状態にするための信号を発生する機能を有する。また、信号発生回路７は、複数の信号線８の一方端にそれぞれ設けられるスイッチ５１をオン状態にするための信号を発生する機能を有する。
【００２９】
次に、図１〜図５を参照して、本発明の第１実施形態による電源ＶＤＤがオフ状態にされる際の液晶表示装置１００の残像の消去動作について説明する。
【００３０】
図３および図４に示すように、時間ｔ１より前の時間では、電源ＶＤＤはオン状態となっている。このとき、電源ＶＤＤの電圧は、インバーター７１のしきい値ＶｔｈＡおよびインバーター７２のしきい値ＶｔｈＢよりも大きいので、インバーター７１の出力ＶＩＮＶＡおよびインバーター７２の出力ＶＩＮＶＢは、Ｌレベルとなっている。
【００３１】
次に、時間ｔ１において電源ＶＤＤがオフ状態にされる。これにより、電源ＶＤＤの電圧は、時間とともに減少する。そして、図３に示すように、電源ＶＤＤの電圧が、インバーター７１のしきい値ＶｔｈＡと略等しくなる時間ｔ２において、インバーター７１の出力ＶＩＮＶＡは、Ｌレベル（ＧＮＤ）からＨレベルに切り替わる。なお、時間ｔ２は、本発明の「第１の時間」の一例である。また、信号発生回路７には、補助電源回路６の電圧ＶＤＤＡが供給されており、インバーター７１から出力されるＨレベルの電圧ＶＩＮＶＡは、補助電源回路６から供給される電圧ＶＤＤＡである。
【００３２】
また、図４に示すように、電源ＶＤＤの電圧が、インバーター７２のしきい値ＶｔｈＢと略等しくなる時間ｔ３において、インバーター７２から出力される電圧ＶＩＮＶＢは、ＬレベルからＨレベル（補助電源回路６から供給される電圧ＶＤＤＡ）に切り替わる。なお、時間ｔ３は、本発明の「第２の時間」の一例である。また、インバーター７２のしきい値ＶｔｈＢは、インバーター７１のしきい値ＶｔｈＡよりも小さいため、インバーター７２の出力電圧ＶＩＮＶＢがＬレベルからＨレベルに切り替わる時間ｔ３は、インバーター７１の出力電圧ＶＩＮＶＡがＬレベルからＨレベルに切り替わる時間ｔ２よりも遅くなる。
【００３３】
そして、図５に示すように、時間ｔ２から時間ｔ３までの間には、インバーター７１からＨレベルの電圧ＶＩＮＶＡが出力されるとともに、インバーター７２からＬレベルの電圧ＶＩＮＶＢが出力されることにより、ＸＯＲ回路７３からはＨレベルの電圧ＶＥＮＢ（補助電源回路６から供給される電圧ＶＤＤＡ）が出力される。そして、図１に示すように、ＸＯＲ回路７３から出力されたＨレベルの電圧ＶＥＮＢは、ＯＲ回路４のＯＲ回路部４１と、スイッチ回路５のスイッチ５１とに入力される。その結果、ＯＲ回路部４１からは、Ｈレベルの信号がゲート線９に出力されることにより、画素選択用トランジスタ１２がオン状態となるとともに、スイッチ５１がオン状態となる。これにより、第１実施形態では、複数の画素１１の画素電極１３が、画素選択用トランジスタ１２および信号線８を介してプリチャージ電源ＶＰＣに電気的に接続され、複数の画素１１の全ての画素電極１３の電位がプリチャージ電源ＶＰＣの電位になるので、表示部１に表示された画像の残像が消去される。
【００３４】
そして、図３および図４に示すように、時間ｔ３より後の時間では、インバーター７１の出力の電圧ＶＩＮＶＡと、インバーター７２の出力の電圧ＶＩＮＶＢとは、時間とともに減少する。また、時間ｔ３より後の時間では、インバーター７１の出力の電圧ＶＩＮＶＡと、インバーター７２の出力の電圧ＶＩＮＶＢとは略等しいので、図５に示すように、ＸＯＲ回路７３からは、Ｌレベルの信号が出力される。これにより、画素選択用トランジスタ１２がオフ状態になるとともに、スイッチ５１もオフ状態となる。
【００３５】
第１実施形態では、上記のように、電源ＶＤＤがオフ状態にされた際に、電源ＶＤＤの電圧の降下に基づいて信号発生回路７により画素選択用トランジスタ１２をオン状態にする信号が発生されるとともに、複数の画素１１にそれぞれ含まれる画素電極１３の電位が同電位にされるように構成することによって、電源ＶＤＤがオフ状態にされた際に複数の画素１１のそれぞれの液晶１５に印加される電圧が略等しくなるので、表示部１に表示される残像を消去することができる。また、信号発生回路７が電源ＶＤＤの電圧の降下に基づいて画素選択用トランジスタ１２をオン状態にするための信号を発生させるように構成することによって、電源ＶＤＤの電圧の降下を検出するための回路を別途設け設けることなく信号発生回路７に実質的に電源ＶＤＤの電圧の降下を検出する機能を持たせることができるので、液晶表示装置１００の構成が複雑になるのを抑制することができる。
【００３６】
また、第１実施形態では、上記のように、信号発生回路７が、電源ＶＤＤが入力側に接続されるインバーター７１と、電源ＶＤＤが入力側に接続され、インバーター７１のしきい値ＶｔｈＡよりも小さいしきい値ＶｔｈＢを有するインバーター７２と、インバーター７１およびインバーター７２の出力側が入力側に接続されるＸＯＲ回路７３とを含むことによって、インバーター７１のしきい値ＶｔｈＡとインバーター７２のしきい値ＶｔｈＢとが異なるので、電源ＶＤＤの電圧の降下に基づいてインバーター７１の出力がＨレベルに切り替わる時間と、インバーター７２の出力がＨレベルに切り替わる時間とを異ならせることができる。また、インバーター７１の出力側およびインバーター７２の出力側をＸＯＲ回路７３に接続することにより、インバーター７１の出力がＨレベルであり、かつ、インバーター７２の出力がＬレベルである時間にＸＯＲ回路７３からＨレベルの信号を出力することができる。
【００３７】
また、第１実施形態では、上記のように、インバーター７１およびインバーター７２に電源ＶＤＤの電圧が直接入力するように構成することによって、互いにしきい値の異なるインバーター７１およびインバーター７２とには同じ電圧（電源ＶＤＤの電圧）が入力されるので、電源ＶＤＤの電圧の降下に基づいてインバーター７１の出力がＨレベルに切り替わる時間と、インバーター７２の出力がＨレベルに切り替わる時間とを確実に異ならせることができる。
【００３８】
また、第１実施形態では、上記のように、信号発生回路７に含まれるインバーター７１およびインバーター７２を、それぞれ、補助電源回路６から電力が供給されるように構成することによって、電源ＶＤＤがオフ状態にされた際に所定時間電力を保持することができる補助電源回路６により、電源ＶＤＤがオフ状態にされた後でも、インバーター７１およびインバーター７２を駆動することができる。
【００３９】
また、第１実施形態では、上記のように、電源ＶＤＤがオフ状態にされた際に、信号発生回路７により発生される信号に基づいて、画素選択用トランジスタ１２がオン状態になるとともに、スイッチ５１がオン状態となることにより、複数の信号線８の電位が略同電位となるように構成することによって、電源ＶＤＤがオフ状態にされた際に、略同電位にされた複数の信号線８と画素電極１３とが電気的に接続されるので、複数の画素１１の画素電極１３の電位を同電位にすることができる。
【００４０】
また、第１実施形態では、上記のように、電源ＶＤＤがオフ状態にされた際に、信号発生回路７により発生される信号に基づいて、スイッチ５１がオン状態となることにより、プリチャージ電源ＶＰＣに複数の信号線８が電気的に接続されることによって、複数の信号線８の電位が略同電位となるように構成することによって、電源ＶＤＤがオフ状態にされた際に、画素電極１３とプリチャージ電源ＶＰＣとが信号線８を介して電気的に接続されるので、複数の画素１１の画素電極１３の電位をプリチャージ電源ＶＰＣの電位にすることができる。
【００４１】
（第２実施形態）
この第２実施形態では、上記した第１実施形態とは異なり、図６に示すように、信号発生回路７ａのインバーター７１ａおよびインバーター７２ａに入力される電圧が異なるように構成されている液晶表示装置１００について説明する。
【００４２】
第２実施形態による液晶表示装置１００の信号発生回路７ａは、図６に示すように、インバーター７１ａ、インバーター７２ａおよびＸＯＲ回路７３を含んでいる。なお、インバーター７１ａおよびインバーター７２ａは、それぞれ、本発明の「第１インバーター（第１論理回路）」および「第２インバーター（第２論理回路）」の一例であり、ＸＯＲ回路７３は、本発明の「第３論理回路」の一例である。また、インバーター７１ａのしきい値ＶｔｈＡおよびインバーター７２ａのしきい値ＶｔｈＢは、略等しい。インバーター７１ａの入力側には、抵抗値ＲＡ１を有する抵抗７４を介して電源ＶＤＤが接続されている。また、インバーター７１ａの入力側と出力側との間に抵抗値ＲＡ２を有する抵抗７５が接続されている。また、インバーター７２ａの入力側には、抵抗値ＲＢ１を有する抵抗７６を介して電源ＶＤＤが接続されている。また、インバーター７２ａの入力側と出力側との間に抵抗値ＲＢ２を有する抵抗７７が接続されている。なお、第２実施形態では、抵抗７４、抵抗７５、抵抗７６および抵抗７７の抵抗値ＲＡ１、ＲＡ２、ＲＢ１およびＲＢ２は、ＲＡ１／ＲＡ２＞ＲＢ１／ＲＢ２の関係を満たすように構成されており、インバーター７１ａに入力される電圧ＶｉｎＡよりもインバーター７２ａに入力される電圧ＶｉｎＢのほうが大きくなるように構成されている。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００４３】
次に、図６〜図９を参照して、本発明の第２実施形態による電源ＶＤＤがオフ状態にされる際の液晶表示装置１００の残像の消去動作について説明する。
【００４４】
図７および図８に示すように、時間ｔ１より前の時間では、電源ＶＤＤはオン状態となっている。このとき、電源ＶＤＤの電圧は、インバーター７１ａのしきい値ＶｔｈＡおよびインバーター７２ａのしきい値ＶｔｈＢよりも大きいので、インバーター７１ａの出力ＶＩＮＶＡおよびインバーター７２ａの出力ＶＩＮＶＢは、Ｌレベル（ＧＮＤ）となっている。
【００４５】
次に、時間ｔ１において電源ＶＤＤがオフ状態にされる。これにより、電源ＶＤＤの電圧は、時間とともに減少するとともに、インバーター７１ａに入力する電圧ＶｉｎＡも減少する。そして、図７に示すように、電圧ＶｉｎＡが、インバーター７１ａのしきい値ＶｔｈＡと略等しくなる時間ｔ２において、インバーター７１ａの出力は、ＬレベルからＨレベル（補助電源回路６から供給される電圧ＶＤＤＡ）に切り替わる。
【００４６】
また、図８に示すように、電源ＶＤＤの電圧が時間とともに減少するとともに、インバーター７２ａに入力する電圧ＶｉｎＢも減少する。そして、インバーター７２ａに入力する電圧ＶｉｎＢが、インバーター７２ａのしきい値ＶｔｈＢと略等しくなる時間ｔ３において、インバーター７２ａから出力される電圧ＶＩＮＶＢは、ＬレベルからＨレベルに切り替わる。なお、インバーター７２ａに入力される電圧ＶｉｎＢは、インバーター７１ａに入力される電圧ＶｉｎＡよりも大きいので、インバーター７２ａの出力電圧ＶＩＮＶＢがＬレベルからＨレベルに切り替わる時間ｔ３は、インバーター７１ａの出力電圧ＶＩＮＶＡがＬレベルからＨレベルに切り替わる時間ｔ２よりも遅くなる。
【００４７】
そして、図９に示すように、時間ｔ２から時間ｔ３までの間には、インバーター７１ａからＨレベルの電圧ＶＩＮＶＡが出力されるとともに、インバーター７２ａからＬレベルの電圧ＶＩＮＶＢが出力されることにより、ＸＯＲ回路７３からはＨレベルの電圧ＶＥＮＢ（補助電源回路６から供給される電圧ＶＤＤＡ）が出力される。なお、ＸＯＲ回路７３からＨレベルの電圧ＶＥＮＢが出力され、表示部１に表示された画像の残像が消去される動作は、上記第１実施形態と同様である。
【００４８】
第２実施形態では、上記のように、信号発生回路７が、しきい値ＶｔｈＡおよびＶｔｈＢが略等しいインバーター７１ａおよびインバーター７２ａとを含み、インバーター７１ａに入力される電圧ＶｉｎＡとインバーター７２ａに入力される電圧ＶｉｎＢとを異ならせることによって、略同じしきい値を有するインバーター７１ａおよびインバーター７２ａに入力される電圧が異なるので、電源ＶＤＤの電圧の降下に基づいてインバーター７１ａの出力がＨレベルに切り替わる時間と、インバーター７２ａの出力がＨレベルに切り替わる時間とを異ならせることができる。また、インバーター７１ａの出力側およびインバーター７２ａの出力側をＸＯＲ回路７３に接続することにより、インバーター７１ａの出力ＶＩＮＶＡがＨレベルであり、かつ、インバーター７２ａの出力ＶＩＮＶＢがＬレベルである時間にＸＯＲ回路７３からＨレベルの信号を出力することができる。なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４９】
次に、図１０および図１１を参照して、本発明の第１および第２実施形態による液晶表示装置１００を用いた電子機器について説明する。
【００５０】
本発明の第１および第２実施形態による液晶表示装置１００は、図１０および図１１に示すように、携帯電話４００およびＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）５００などに用いることが可能である。図１０の携帯電話４００においては、表示画面４００ａに本発明の第１および第２実施形態による液晶表示装置１００が用いられる。また、図１１のＰＣ５００においては、表示画面５００ａなどに本発明の第１および第２実施形態による液晶表示装置１００を用いることが可能である。
【００５１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５２】
たとえば、上記第１および第２実施形態では、信号線がスイッチを介してプリチャージ電源ＶＰＣに電気的に接続される例を示したが、本発明はこれに限らず、図１２に示すように、複数の信号線同士がスイッチを介して電気的に接続されていてもよい。これにより、電源ＶＤＤがオフ状態にされた際に、複数の画素の画素電極の電位は同電位となるので、表示部に表示される残像を消去することができる。また、図１３に示すように、複数の信号線がスイッチを介して共通電位電源ＶＣＯＭに接続されていてもよい。これにより、電源ＶＤＤがオフ状態にされた際に、画素の画素電極の電位が共通電極の電位（共通電位）と略等しくなるので、液晶に印加される電圧が略ゼロになる。その結果、表示部に表示される残像を消去することができる。また、電源ＶＤＤがオフ状態にされた際に、信号線をプリチャージ電源ＶＰＣ、共通電位電源ＶＣＯＭ以外の所定の電源または電極に電気的に接続するようにしてもよい。
【００５３】
また、上記第１および第２実施形態では、電源ＶＤＤがオフ状態にされた際に、画素選択用トランジスタがオン状態となるとともに、複数の信号線の電位が同電位になる例を示したが、本発明はこれに限らず、電源ＶＤＤがオフ状態にされた際に、少なくとも画素選択用トランジスタがオン状態となればよい。
【００５４】
また、上記第１および第２実施形態では、信号発生回路が２つのインバーターと１つのＸＯＲ回路とを含む例を示したが、本発明はこれに限らず、電源ＶＤＤがオフ状態にされた際に、画素選択用トランジスタをオン状態にするとともに、複数の信号線の電位を同電位にする信号を発生する回路であれば、インバーター、ＸＯＲ回路以外の回路によって、信号発生回路を構成してもよい。
【００５５】
また、上記第１および第２実施形態では、電源ＶＤＤがオフ状態にされた際に、信号発生回路がＨレベルの信号を発生する例を示したが、本発明はこれに限らず、電源ＶＤＤがオフ状態にされた際に、信号発生回路がＬレベルの信号を発生するようにしてもよい。この場合、画素選択用トランジスタは、ｐチャネルトランジスタから構成される。
【符号の説明】
【００５６】
６  補助電源回路
７、７ａ  信号発生回路
８  信号線
９  ゲート線
１１  画素
１２  画素選択用トランジスタ
１３  画素電極
５１  スイッチ
７１、７１ａ  インバーター（第１論理回路、第１インバーター）
７２、７２ａ  インバーター（第２論理回路、第２インバーター）
７３  ＸＯＲ回路（第３論理回路）
７４、７５、７６、７７  抵抗
【図１】
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【図２】
2010175681.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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