(57)【要約】【課題】シリコン基板の抵抗の変動の影響を受けずに、Ｑ値が高く且つばらつきの少ないインダクタ素子を提供する。【解決手段】インダクタ素子では、絶縁膜２を介してＰ型シリコン基板１の上にインダクタ３が形成されている。Ｐ型シリコン基板１の上面では、Ｐ型シリコン基板１よりも高濃度なＰ＋層６とＮ＋層５とが互いに間隔を開けて形成されており、Ｐ＋層６とＰ型シリコン基板１の一部分７とＮ＋層５とはこの順で繰り返し形成されており、それぞれは縞状に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電型のシリコン基板と、絶縁膜を介して前記シリコン基板の上に形成されたインダクタとを備えたインダクタ素子であって、
前記シリコン基板の上面には、前記シリコン基板よりも高濃度な第一導電型の不純物を含む第一導電型の高濃度層と、第二導電型の不純物を含む第二導電型の高濃度層とが、互いに間隔を開けて形成されており、
前記シリコン基板の前記上面では、前記第一導電型の高濃度層と前記シリコン基板の一部分と前記第二導電型の高濃度層とはこの順で繰り返し形成されており、それぞれは縞状に形成されていることを特徴とするインダクタ素子。
【請求項２】
請求項１に記載のインダクタ素子であって、
前記第一導電型の高濃度層および前記シリコン基板の一部分と前記第二導電型の高濃度層とで形成されたＰＮ接合が逆バイアスとなるように、電圧が前記ＰＮ接合に印加されていることを特徴とするインダクタ素子。
【請求項３】
請求項１または２に記載のインダクタ素子であって、
前記シリコン基板の抵抗が１００Ωｃｍ以上であることを特徴とするインダクタ素子。
【請求項４】
請求項１から３の何れか一つに記載のインダクタ素子であって、
前記シリコン基板中の酸素濃度が１０×１０１７ｃｍ−３以上であることを特徴とするインダクタ素子。
【請求項５】
請求項１から４の何れか一つに記載のインダクタ素子であって、
前記シリコン基板中の酸素濃度が１７×１０１７ｃｍ−３以下であることを特徴とするインダクタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にインダクタが形成されたインダクタ素子に関するものであり、特に高抵抗シリコン基板上にインダクタが形成されたインダクタ素子においてＱ値が高く且つばらつきの少ないインダクタ素子に関する。
【背景技術】
【０００２】
携帯電話に代表される移動体通信の端末機器では、アナログ電波の送受信部に電圧制御発信器（以下「ＶＣＯ回路」という。なおＶＣＯはvoltage-controlled oscillatorの略）が広く利用されている。近年、端末機器の小型、高性能化及び低価格化の要望に対応するため、Ｓｉ−ＣＭＯＳ（ＣＭＯＳはcomplementary metal oxide semiconductorの略）プロセスで形成されたベースバンド処理回路にＶＣＯ回路のような高周波アナログ回路を内蔵した高周波集積回路（以下「ＲＦＩＣ」という。なおＲＦＩＣはRadio Frequency Integrated Circuitの略）が開発されているが、ＶＣＯ回路のような高周波アナログ回路を実現するためには受動素子の一つとしてインダクタが必要とされている。
【０００３】
一般にインダクタの性能指標の一つとしてＱ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）がある。Ｑ値は、インダクタで発生する電力損失の程度を表しており、Ｑ値が大きいほどインダクタの電力損失が少なく高性能なインダクタである。特に低消費電力が要求される携帯電話など移動体通信の端末機器では、Ｑ値の高い高性能なインダクタが必要とされている。インダクタのＱ値がわずかに改善することで、同一の位相雑音を有するＶＣＯ回路の消費電流を大幅に低減することができるため、Ｑ値の向上はＲＦＩＣの性能向上に非常に重要である。（あるＶＣＯ回路での見積もりでは、Ｑ値が１０％向上すれば、同一の位相雑音を有する回路での消費電流を約１５％削減することができる，と言われている。）
図６は、一般的なインダクタを有するインダクタ素子の断面構造を示した図である。
【０００４】
図６に示すように、Ｐ型シリコン基板１０１上に絶縁膜１０２が設けられており、この絶縁膜１０２上にアルミニウムなどからなる金属配線が渦巻き状あるいは円形状に形成されることによりインダクタ１０３が設けられている。ここで絶縁膜１０２の中には例えば６段の配線（図示せず）が設けられていても構わない。
【０００５】
しかしながら、このようにシリコン基板上にシリコン酸化膜などの絶縁膜を介してインダクタを形成した場合には、半絶縁性ＧａＡｓ基板などの化合物半導体基板に比べてシリコン基板の方が抵抗率が低いため、インダクタに流れる高周波電流に起因して発生した磁界によりシリコン基板の表面にはＧａＡｓ基板などの化合物半導体基板の表面よりも大きな渦電流が流れる。その結果、ＧａＡｓ基板などの抵抗率の高い基板上に形成されたインダクタに比較して、シリコン基板上に形成されたインダクタの方がＱ値が低く、電力損失が大きいことが知られている。特に、一般的なＣＭＯＳ技術では、低抵抗Ｐ＋バルク基板上に形成されたＢドープのエピタキシャル層を含む基板（以下、Ｐ／Ｐ＋エピ基板）が用いられている。このＰ／Ｐ＋エピ基板は０．０１ｍΩ程度の低い抵抗率を有するため、インダクタに発生する磁界により渦電流が流れてしまい、Ｑ値の高いインダクタを形成することができない。
【０００６】
このように、微細ＣＭＯＳによりＲＦＩＣを製造する場合、シリコン基板に起因する電力損出を低減しＱ値の高いインダクタを実現する必要がある。
【０００７】
上記の問題点を解決する手法の一つとして、特開２０００−２６９２２５号公報（特許文献１）には、シリコン基板としてＢ濃度の低い高抵抗Ｐ型シリコン基板を用いる技術が開示されており、シリコン基板の抵抗を高くすることにより渦電流の発生を抑制してインダクタのＱ値を向上させることができると記載されている。
【０００８】
また、特開平０７−１８３４６８号公報（特許文献２）には、図７及び図８に示すインダクタ素子が開示されている。ここで、図７は特許文献２に開示されたインダクタ素子の上面図であり、図８（ａ）は図７に示すVIIIA-VIIIA'線における断面図であり、図８（ｂ）は図７に示すVIIIB-VIIIB'線における断面図である。特許文献２には、イオン注入等によりインダクタ１０３下部のＰ型シリコン基板１０１にＮ型層１０５を形成することによりＰ型シリコン基板１０１の表面に複数のＰＮ接合（Ｐ型シリコン基板１０１−Ｎ型層１０５）が形成され、コンタクト部１０４を介してこのＰＮ接合に逆バイアスが印加されることにより複数の空乏層１０８（図９（ａ）に図示）がＰ型シリコン基板１０１の表面に形成され、この空乏層１０８が渦電流を抑制するという技術が開示されている。すなわち、特許文献２には、Ｐ型シリコン基板１０１の表面に形成されたＰＮ接合によって形成される複数の空乏層１０８が渦電流の経路を分断し、渦電流の発生を抑制することによって、Ｑ値の高いインダクタを実現できると記載されている。
【０００９】
なお、特許文献２に開示されたインダクタ素子では、インダクタ１０３が最上層配線１０３ａと内層配線１０３ｂとを有しており、最上層配線１０３ａは絶縁膜１０２上に設けられており、内層配線１０３ｂは絶縁膜１０２内に設けられている。
【００１０】
以上説明したように、インダクタのＱ値は高いほどＲＦＩＣの性能は向上するため、Ｑ値をさらに向上させるために、高抵抗Ｐ型シリコン基板に対してＰＮ接合による空乏層を基板表面に形成するという技術を適用することは非常に有用であると考えられる。
【特許文献１】特開２０００−２６９２２５号公報
【特許文献２】特開平０７−１８３４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、高抵抗Ｐ型シリコン基板に対してＰＮ接合による空乏層を基板表面に形成するという技術を適用した場合、新たに以下のような問題点が生じる。
【００１２】
通常、シリコン基板中には過飽和な酸素が存在しており、この酸素が製造プロセス中の熱処理工程において酸素ドナーを形成することにより、デバイス製造プロセス後に基板の抵抗が変動するという事態が生じる。酸素ドナーはシリコン基板中でＮ型不純物として作用する。一般的なＳｉ−ＣＭＯＳプロセスで使用されている０．０１から１０Ωｃｍ程度の抵抗率のシリコン基板では、酸素ドナーがシリコン基板の抵抗におよぼす影響は無視できるが、シリコン基板が高抵抗になれば、不純物であるＢ濃度に対して酸素ドナーの生成量が無視できなくなり、酸素ドナーによるシリコン基板の抵抗への影響が顕在化してしまう。特に酸素ドナーが大量に生成された場合、デバイス製造プロセス前はＰ型だったシリコン基板がＮ型へと導電型が反転してしまうという事態が生じる。酸素ドナーは、特に４００℃から５００℃程度の熱処理で発生しやすいため、水素シンターなど多層配線工程で大量に発生するが、特に、近年の微細ＣＭＯＳでは配線層数が増加し、熱処理の回数も増えているため、従来以上に酸素ドナーが発生しやすくなっている。
【００１３】
高抵抗Ｐ型シリコン基板に対してＰＮ接合による空乏層を基板表面に形成するという技術を適用した場合、酸素ドナーの生成によりシリコン基板の抵抗が変動してしまい、空乏層を安定して形成できずにインダクタのＱ値がばらついてしまう、という不具合が生じる。さらに酸素ドナーの生成が増えた場合、図９（ｂ）に示すようにシリコン基板がＮ型化してしまう。Ｎ型化されたシリコン基板１１１の表面では、Ｎ型層１０５とＰＮ接合を形成することはできないので、ＰＮ接合による空乏層も形成されず、そのため、空乏層によるＱ値向上の効果が得られなくなる。と共に、図１０に示すように、基板がＮ型化した時点でＱ値が急激に低下してしまう。
【００１４】
酸素ドナーによるシリコン基板の抵抗の変動を抑えるためには、シリコン基板中の酸素濃度を低減するという手法が考えられる。シリコン基板中の酸素濃度を低減した場合、酸素ドナーの生成量は減少するため、デバイス製造プロセス後もシリコン基板の抵抗を安定して高抵抗に維持することができる。しかし、シリコン基板中の酸素はウエハの機械的な強度を維持する作用も担っている。このため、シリコン基板中の酸素濃度を低減した場合、シリコン基板の機械的な強度が低下してしまう。シリコン基板の機械的な強度が低下すると、デバイス製造プロセス中の不純物拡散等の高温熱処理において、シリコン基板の反り、シリコン基板の割れおよびシリコン基板における転位等の結晶欠陥の発生などの不具合が生じてしまう。このため、シリコン基板中の酸素濃度の低減には限界がある。標準的なＳｉ−ＣＭＯＳプロセスにおいて、デバイス製造プロセス中の高温熱処理（９００〜１１００℃）でシリコン基板の機械的な強度を維持するためには、シリコン基板中の酸素濃度として１０×１０１７ｃｍ−３以上の酸素濃度が必要である。しかしながら、シリコン基板中の酸素濃度が１０×１０１７ｃｍ−３以上では、シリコン基板の抵抗が１００Ωｃｍ以上になると、４５０℃、６０分程度の熱処理において、酸素ドナーの生成により容易にシリコン基板の抵抗がＮ型化してしまうため、上記の不具合が発生する。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、シリコン基板上にインダクタが形成されたインダクタ素子であって、シリコン基板中の酸素濃度に起因したシリコン基板の抵抗の変動の影響を受けずにＱ値が高く且つばらつきの少ないインダクタ素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係るインダクタ素子は、第一導電型のシリコン基板と、絶縁膜を介してシリコン基板の上に形成されたインダクタとを備えており、シリコン基板の上面には、シリコン基板よりも高濃度な第一導電型の不純物を含む第一導電型の高濃度層と、第二導電型の不純物を含む第二導電型の高濃度層とが、互いに間隔を開けて形成されており、シリコン基板の上面では、第一導電型の高濃度層とシリコン基板の一部分と第二導電型の高濃度層とはこの順で繰り返し形成されており、それぞれは縞状に形成されている。
【００１７】
本発明に係るインダクタ素子では、第一導電型の高濃度層およびシリコン基板の一部分と第二導電型の高濃度層とで形成されたＰＮ接合が逆バイアスとなるように、電圧がＰＮ接合に印加されていることが好ましい。
【００１８】
本発明に係るインダクタ素子では、シリコン基板の抵抗が１００Ωｃｍ以上であることが好ましい。
【００１９】
本発明に係るインダクタ素子では、シリコン基板中の酸素濃度が１０×１０１７ｃｍ−３以上であることが好ましい。
【００２０】
本発明に係るインダクタ素子では、シリコン基板中の酸素濃度が１７×１０１７ｃｍ−３以下であることが好ましい。
【発明の効果】
【００２１】
本発明に係るインダクタ素子によると、シリコン基板の機械的な強度を低下させることなく、また、シリコン基板中の酸素濃度に起因したシリコン基板の抵抗の変動の影響を受けずに、Ｑ値が高く且つばらつきの少ないインダクタ素子を実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下に本発明の一実施形態について図面を用いて具体的に説明する。なお、本発明は以下に示す実施形態に限定されない。
【００２３】
（発明の実施形態）
図１は本発明の実施形態におけるインダクタ素子の平面構造を示した図である。また、図２は本発明の実施形態におけるインダクタ素子の断面構造を示した図であり、図２（ａ）は図１に示すIIA-IIA'線における断面構造を示した図であり、図２（ｂ）は図１に示すIIB-IIB'線における断面構造を示した図である。また、図３は本発明の実施形態におけるインダクタ素子の製造方法を示した断面図である。
【００２４】
以下、図１、図２および図３を用いて、本発明の実施形態について説明する。  
【００２５】
図１および図２に示すように、本発明の実施形態においては、高抵抗Ｐ型シリコン基板１の上面には、高抵抗Ｐ型シリコン基板１よりも高濃度なＰ型不純物がドーピングされたＰ＋層６と、Ｎ型不純物がドーピングされたＮ＋層５と、Ｐ型シリコン基板の一部分であるシリコン層７とが、Ｐ＋層６／シリコン層７／Ｎ＋層５の繰り返しで縞状に設けられている。ここでＰ＋層６およびＮ＋層５にはコンタクト部４が接続されており、Ｐ＋層６／シリコン層７／Ｎ＋層５で形成されるＰＮ接合に逆バイアスが印加される。これにより、高抵抗シリコン基板１の上面に空乏層１０（図４（ａ）に図示）が形成される。さらに、絶縁膜２（図１では図示せず）を介して高抵抗Ｐ型シリコン基板１の上にはインダクタ３が設けられており、インダクタ３は最上層配線３ａと内層配線３ｂとを有している。
【００２６】
ここで、高抵抗Ｐ型シリコン基板１の抵抗は例えば２００Ωｃｍであり、高抵抗Ｐ型シリコン基板１中の酸素濃度はたとえば１３Ｅ１７ｃｍ−３（１３×１０１７ｃｍ−３）である。またＮ＋層５における不純物のピーク濃度は例えば１Ｅ１９ｃｍ−３（１×１０１９ｃｍ−３）であり、Ｎ＋層５の幅ａ（図１に図示）は例えば０．５μｍであり、Ｎ＋層５の深さは例えば１．０μｍである。またＰ＋層６における不純物のピーク濃度は例えば１Ｅ１９ｃｍ−３（１×１０１９ｃｍ−３）であり、Ｐ＋層６の幅ｂ（図１に図示）は例えば０．５μｍであり、Ｐ＋層６の深さは例えば１．０μｍである。また、Ｐ＋層６とＮ＋層５との間のシリコン層７の幅ｃ（図１に図示）は例えば３μｍである。また、絶縁膜２の厚さは例えば５μｍであり、インダクタ３を構成する最上層配線３ａの厚さは例えば２μｍであり、内層配線３ｂの厚さは例えば０．５μｍである。
【００２７】
ここで示した例の構造では、逆バイアスとしてＰＮ接合に３Ｖ程度の電圧を印加することでシリコン層７を完全に空乏化することができる。
【００２８】
次に、図３（ａ）〜（ｅ）を用いて本発明の実施形態に係るインダクタ素子の製造方法について説明する。
【００２９】
本発明の実施形態においては、高抵抗Ｐ型シリコン基板１の上面にレジスト８をパターニングした後、イオン注入によりＮ型不純物を高抵抗Ｐ型シリコン基板１にドーピングする（図３（ａ））。次にアッシングおよび洗浄によりレジスト８を除去し、新たにレジスト９を高抵抗Ｐ型シリコン基板１の上面にパターニングした後、イオン注入によりＰ型不純物を高抵抗Ｐ型シリコン基板１にドーピングする（図３（ｂ））。このとき、Ｎ型不純物がドープされた部分５ＡとＰ型不純物がドープされた部分６Ａとが互いに間隔を開けて且つ交互に配置されるように、高抵抗Ｐ型シリコン基板１にＰ型不純物をドーピングさせる。次にアッシングおよび洗浄によりレジスト９を除去（図３（ｃ））した後、１０００℃、１５ｓｅｃ程度のＲＴＡ（Rapid Thermal Anealing）処理を行うことにより不純物の活性化を行う（図３（ｄ））。これにより、Ｎ型不純物がドープされた部分５ＡはＮ＋層５となり、Ｐ型不純物がドープされた部分６ＡはＰ＋層６となる。さらに高抵抗Ｐ型シリコン基板１の上面に絶縁膜２を形成した後、配線層を加工してインダクタ３を形成する（図３（ｅ））。
【００３０】
次に、本実施形態のように高抵抗Ｐ型シリコン基板１にＰ＋層６およびＮ＋層５をＰ＋層６／シリコン層７／Ｎ＋層５の繰り返しになるように縞状に設け、ＰＮ接合に逆バイアスを印加した結果得られる効果について説明する。
【００３１】
まず、酸素ドナーの生成量が少なく高抵抗Ｐ型シリコン基板１がＰ型を維持していた場合は、Ｐ＋層６及びシリコン層（高抵抗Ｐ型シリコン基板の一部分）７とＮ＋層５との間にＰＮ接合が形成され、そのＰＮ接合に逆バイアスが印加されていることにより空乏層１０が形成される（図４（ａ））。この空乏層１０により渦電流の経路が分断され、渦電流の発生が抑制されることによって、Ｑ値の高いインダクタを実現することができる。
【００３２】
次に、デバイス製造プロセス中の熱処理によって酸素ドナー生成量が増加し、高抵抗Ｐ型シリコン基板１がＮ型に反転してしまった場合（図４（ｂ））は、Ｐ＋層６とシリコン層（Ｎ型化されたシリコン基板１１の一部分）１７およびＮ＋層５との間にＰＮ接合が形成され、そのＰＮ接合に逆バイアスが印加されていることにより空乏層２０が形成される。このため、図５に示すように、酸素ドナー生成量が増加した場合でも従来の構造で見られたような（図１０）インダクタのＱ値の急激な低下が生じず、高いＱ値を維持し続けることができる。
【００３３】
すなわち、酸素ドナーの生成によりシリコン基板の抵抗が変動しても、Ｑ値が高く且つばらつきが少ないインダクタを実現することができる。
【００３４】
特に、酸素ドナーの生成は、デバイス製造プロセス中の熱処理温度のばらつき、および、基板中の酸素のばらつきに敏感なために制御が困難であり、ウエハ面内、ウエハ間およびロット間で大きくばらつく。しかし、本実施形態では、酸素ドナーの生成量によるＱ値の変動を抑制し、ウエハ面内、ウエハ間およびロット間でＱ値が高く且つばらつきの少ないインダクタを実現することができる。また、同時に基板中の酸素濃度を適正に設定することにより、高いＱ値のインダクタとシリコン基板の機械的な強度とを両立することができる。
【００３５】
ここで、高抵抗Ｐ型シリコン基板１の抵抗は、Ｑ値を向上させるという観点から１００Ωｃｍ以上であることが望ましい。高抵抗Ｐ型シリコン基板１の基板抵抗が１００Ωｃｍ以上であれば、酸素ドナーの影響を受けずに空乏層と基板の高抵抗化との相乗効果によりインダクタのＱ値を向上させるという本発明の効果をより効果的に発揮することができる。
【００３６】
また、高抵抗Ｐ型シリコン基板１中の酸素濃度は、シリコン基板の機械的な強度を確保するという観点から１０×１０１７ｃｍ−３以上であることが望ましい。
【００３７】
また、本発明によりインダクタのＱ値が酸素ドナーの影響を受けにくくすることが可能であるが、シリコン基板の機械的な強度が確保できればシリコン基板中における酸素濃度は低い方が望ましいため、高抵抗Ｐ型シリコン基板１中の酸素濃度は１７×１０１７ｃｍ−３以下であることが望ましい。
【００３８】
また、高抵抗Ｐ型シリコン基板１の上面におけるシリコン層７の占める割合が増えるに伴いインダクタのＱ値を向上させる効果が増加するため、シリコン層７の幅ｃは、逆バイアスを印加することにより空乏化が可能な範囲で大きい方が好ましい。
【００３９】
また、本発明のＰ＋層６およびＮ＋層５をそれぞれＮ型およびＰ型ＭＯＳ（metal oxide semiconductor）トランジスタのウエル層と同時に形成することも可能である。この場合、Ｐ＋層６およびＮ＋層５を形成するための工程を追加することなく本発明の効果を得ることができる。
【００４０】
また、本発明はＳＴＩ（Shallow Trench Isolation）など酸化膜分離と同時に用いても構わない。酸化膜分離と併用することでよりＱ値向上の効果を発揮させることができる。
【００４１】
また、本実施形態では、Ｐ＋層６およびＮ＋層５の深さの例としてそれぞれ１．０μｍの場合を示したが、可能な限り深い方が本発明の効果を発揮することができる。この際、Ｐ＋層６およびＮ＋層５の深さ方向における濃度プロファイルを調整するために、注入エネルギーの異なる複数回のイオン注入によりＰ＋層６およびＮ＋層５を形成しても構わない。
【００４２】
なお、本実施形態ではＰＮ接合に逆バイアスが印加されている場合を説明したが、ＰＮ接合に逆バイアスを印加しなくても、Ｐ型シリコン基板は高抵抗であるためＰ型シリコン基板中の不純物濃度が小さいのでＰ型シリコン基板に十分大きな空乏層を形成することができる。よって、ＰＮ接合に逆バイアスが印加されていなくても、渦電流を抑制し、インダクタのＱ値を向上させる効果を得ることができる。
【産業上の利用可能性】
【００４３】
以上説明したように、本発明では、シリコン基板上にインダクタが形成されたインダクタ素子において、シリコン基板の機械的な強度を低下させることなく、Ｑ値が高く且つばらつきの少ないインダクタ素子を実現することができ、携帯電話用トランシーバＩＣなどＲＦＩＣの高性能化を図ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態におけるインダクタ素子の平面構造を示した図
【図２】本発明の実施形態におけるインダクタ素子の断面構造を示した図であり、（ａ）は図１に示すIIA-IIA'線における断面構造を示した図であり、（ｂ）は図１に示すIIB-IIB'線における断面構造を示した図
【図３】（ａ）〜（ｅ）は本発明の実施形態におけるインダクタ素子の製造方法を断面構造で示した図
【図４】本発明の実施形態における空乏層の形成状態を示した断面図であり、（ａ）は（ａ）Ｐ型シリコン基板がＰ型を保持している場合の断面図であり、（ｂ）は（ｂ）Ｐ型シリコン基板がＮ型に反転した場合の断面図
【図５】本発明の実施形態における酸素ドナーの生成量とインダクタのＱ値の最大値との関係を示したグラフ図
【図６】従来の第１のインダクタ素子の断面構造を示した図
【図７】従来の第２のインダクタ素子の平面構造を示した図
【図８】従来の第２のインダクタ素子の断面構造を示した図であり、（ａ）は図７におけるVIIIA-VIIIA'線における断面構造を示した図であり、（ｂ）は図７におけるVIIIB-VIIIB'線における断面構造を示した図
【図９】従来の第２のインダクタ素子における空乏層の形成状態を示した断面図であり、（ａ）はＰ型シリコン基板がＰ型を保持している場合の断面図であり、（ｂ）はＰ型シリコン基板がＮ型に反転した場合の断面図
【図１０】従来のインダクタ素子における酸素ドナーの生成量とインダクタのＱ値の最大値との関係を示したグラフ図
【符号の説明】
【００４５】
１      高抵抗Ｐ型シリコン基板 
２      絶縁膜 
３      インダクタ 
３ａ    最上層配線 
３ｂ    内層配線 
４      コンタクト部 
５      Ｎ＋層 
５Ａ    Ｎ型不純物がドープされた部分 
６      Ｐ＋層 
６Ａ    Ｐ型不純物がドープされた部分 
７      シリコン層 
８      レジスト 
９      レジスト 
１０    空乏層 
１１    Ｎ型化されたシリコン基板 
２０    空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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