(57)【要約】【課題】構成要素である演算増幅器の電流最適化を図り、当該Ａ／Ｄ変換器全体としての消費電力の低減が可能なＡ／Ｄ変換器を提供すること。【解決手段】演算増幅器１は本発明に係るＡ／Ｄ変換器の構成要素である１以上の演算増幅器の中の一つである。比較回路２は演算増幅器１の入力される固定電圧（ＶＣＡＬＮ，ＶＣＡＬＮ）に対する出力電圧（ＶＯＵＴＰ，ＶＯＵＴＮ）と基準電圧ＶＲＥＦとを比較する。制御信号生成回路３は比較回路２の比較結果が、ＶＯＵＴ＞ＶＲＥＦの場合は「電流を小さくする」制御信号を生成し、ＶＯＵＴ＞ＶＲＥＦの場合は「電流を小さくする」制御信号を生成し、ＶＯＵＴ＜ＶＲＥＦの場合は「電流をそのままとする」制御信号を生成する。電流制御回路４は入力する制御信号に従って演算増幅器１の電流を制御する。【選択図】        図１
2010087837.tif 000002
【特許請求の範囲】
【請求項１】
１以上の演算増幅器を構成要素とするＡ／Ｄ変換器において、
当該Ａ／Ｄ変換器の実動作前に起動され、前記１以上の演算増幅器の少なくとも１つの演算増幅器の電流を、該演算増幅器のセトリング特性に基づき制御する電流制御手段
を備えたことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記電流制御手段は、
前記演算増幅器に固定電圧を入力し、そのときの出力電圧と１以上の基準値との比較結果を監視し、前記比較結果に基づいて行う前記演算増幅器の電流制御動作を、前記演算増幅器の出力電圧が前記１以上の基準値の中の所定基準値に近づくように１以上の回数繰り返えさせるキャリブレーション制御回路
を備えることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記電流制御手段は、
固定電圧が入力されたときの前記演算増幅器の出力電圧と１以上の基準値とを比較する１以上の比較回路と、
前記１以上の比較回路の比較結果に基づき、前記演算増幅器の電流を制御する電流制御回路と
を備えることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記電流制御手段は、
固定電圧が入力されたときの前記演算増幅器の出力電圧と１以上の基準値とを比較する１以上の比較回路と、
前記１以上の比較回路の比較結果に基づき、前記演算増幅器の電流を制御する内容を指示する制御信号を生成する制御信号生成回路と、
前記制御信号の指示に従って前記演算増幅器の電流を制御する電流制御回路と
を備えることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項５】
前記電流制御手段は、
前記演算増幅器の出力電圧が飽和を開始するタイミングの近傍において、前記１以上の比較回路が比較動作を行うタイミングを指定する比較タイミング信号を発生する比較タイミング信号生成回路
を備えることを特徴とする請求項３または４に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
Ａ／Ｄ変換器は、実際に搭載される電子機器で要求される仕様に合わせて設計される。その際、要求される仕様が複数ある場合は、その中で最も厳しい特性に合わせて設計されているのが一般的である。
【０００３】
一般に、Ａ／Ｄ変換器では、要求される特性が厳しくなるに従い、Ａ／Ｄ変換器の構成要素である演算増幅器は多くの電流を必要とする。したがって、Ａ／Ｄ変換器が２以上の仕様で使われる場合においては、厳しくない方の仕様での使用時に必要以上の電流が演算増幅器に供給されることになり、Ａ／Ｄ変換器では、無駄な電力消費を生じていた。
【０００４】
具体例を示すと、低速動作と高速動作とを切り換えるＡ／Ｄ変換器では、低速動作時に必要以上の電流を演算増幅器に流していた。この問題を解決するため、例えば、特許文献１では、低速動作時には演算増幅器に供給する電流を少なくすることが提案されている。しかし、この特許文献１では、具体的にどのような方法で、供給する電流を少なくするかは示されていない。
【０００５】
また、Ａ／Ｄ変換器の設計では、使用する演算増幅器の特性バラツキや、電源電圧の変動、環境温度の変化などを考慮して、ワースト条件におけるマージンを設定している。しかし、例えば、使用する演算増幅器の特性バラツキが、回路特性的に緩い方に存在する場合もある。その場合に、必要以上の電流が演算増幅器に流れるので、上記と同様に、Ａ／Ｄ変換器では、無駄な電力消費を生じているという問題もあった。
【０００６】
【特許文献１】特開２００８−７２７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記に鑑みてなされたものであり、構成要素である演算増幅器の電流最適化を図り、当該Ａ／Ｄ変換器全体としての消費電力の低減が可能なＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、１以上の演算増幅器を構成要素とするＡ／Ｄ変換器において、当該Ａ／Ｄ変換器の実動作前に起動され、前記１以上の演算増幅器の少なくとも１つの演算増幅器の電流を、該演算増幅器のセトリング特性に基づき制御する電流制御手段を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、構成要素である演算増幅器の電流最適化が図れるので、当該Ａ／Ｄ変換器全体としての消費電力の低減が可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、本発明に係るＡ／Ｄ変換器の最良な実施の形態を詳細に説明する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態として、本発明に係るＡ／Ｄ変換器に組み込む電流制御手段の構成例を示すブロック図である。図２は、図１に示す電流制御手段の動作を説明する図である。
【００１２】
図１において、演算増幅器１は、本発明に係るＡ／Ｄ変換器の構成要素である１以上の演算増幅器の中の一つである。この演算増幅器１は、本実施の形態では、差動入出力構成のものを示すが、シングル構成のものであってもよい。
【００１３】
本第１の実施の形態による電流制御手段は、比較回路（ＣＭＰ）２と、制御信号生成回路３と、電流制御回路４と、比較タイミング信号生成回路５と、キャリブレーション制御回路６とを備えている。本第１の実施の形態による電流制御手段は、この構成によって、当該Ａ／Ｄ変換器が実動作を行う前の所定期間において、演算増幅器１内の電流源の電流を制御するキャリブレーションを実施する。
【００１４】
演算増幅器１の反転入力端子（−），非反転入力端子（＋）には、実動作時では前段回路の出力が入力され、キャリブレーション時ではキャリブレーション制御回路６から固定電圧であるキャリブレーション電圧ＶＣＡＬＮ，ＶＣＡＬＰが入力される。
【００１５】
キャリブレーション制御回路６は、キャリブレーションを実施する際に、演算増幅器１の反転入力端子（−），非反転入力端子（＋）に、固定電圧であるキャリブレーション電圧ＶＣＡＬＮ，ＶＣＡＬＰを、或る繰り返し回数で出力するたびに、比較タイミング信号生成回路５に動作開始の指示を与える。
【００１６】
演算増幅器１の出力電圧ＶＯＵＴＰ，ＶＯＵＴＮ（以降、単に「出力電圧ＶＯＵＴ」と表記する。）は、比較回路２に入力され、また、後段に配置される図示しない演算増幅器などに入力される。比較回路２には、更に、キャリブレーション制御回路６から基準電圧ＶＲＥＦが入力され、また、比較タイミング信号生成回路５から比較タイミング信号が入力される。
【００１７】
差動入出力構成の演算増幅器１に固定電圧を入力したときの出力電圧ＶＯＵＴは、演算増幅器１に流す電流に依存した速さの立ち上がり（立ち下がり）特性でもって上昇（下降）して飽和に至る特性を示す。このような出力電圧ＶＯＵＴの挙動は、セトリング特性として知られている。本発明は、このセトリング特性における出力飽和を利用して演算増幅器１に流す電流の制御を行う。
【００１８】
すなわち、比較回路２に与える基準電圧ＶＲＥＦを、演算増幅器１のセトリング特性における出力飽和時電圧の近傍に定める。また、比較タイミング信号生成回路５は、キャリブレーション制御回路６から動作開始の指示が入力するたびに、その入力時から、演算増幅器１の出力が飽和を開始するタイミングの近傍までの経過時に、比較回路２に与える比較タイミング信号を発生するように構成されている。
【００１９】
図２を参照して、具体的に説明する。図２では、説明の便宜から、出力電圧ＶＯＵＴの立ち上がり時でのセトリング特性のみが示されている。図２に示す特性（１）（２）は、それぞれ、実際に固定電圧を演算増幅器１に入力した場合に、比較回路２に入力されるキャリブレーション前のセトリング特性である。但し、特性（２）は、キャリブレーション後のセトリング特性となる場合もある。
【００２０】
図２に示す時間ＴＨＳは、演算増幅器１に固定電圧を入力したときから出力飽和を開始するタイミング近傍までの時間である。比較タイミング信号生成回路５は、この時間ＴＨＳの経過時に、比較回路２が比較動作を行うように、比較タイミング信号を発生する。
【００２１】
なお、当該Ａ／Ｄ変換器がパイプライン型やサイクリック型がある場合は、比較回路２を、パイプライン型やサイクリック型が有する比較回路と共用できるので、図２では、パイプライン型やサイクリック型の比較回路での実際の動作時間ＴＨが示されている。実際の動作時間ＴＨは、出力飽和の状態が或る時間継続するまでの時間であるので、ＴＨ＞ＴＨＳとなっている。これによって、キャリブレーション時において、セトリング特性における出力飽和時を早めに確認でき、演算増幅器１に無駄な電流が流れないようにすることができる。
【００２２】
さて、動作について説明する。特性（１）は、演算増幅器１の電流値が大きいので、出力電圧ＶＯＵＴは早い立ち上がりで上昇し、時間ＴＨＳの経過時タイミングでは出力飽和を示している。特性（１）の出力飽和時電圧は、基準電圧ＶＲＥＦを超えている。特性（２）は、演算増幅器１の電流値が小さいので、出力電圧ＶＯＵＴは特性（１）よりも遅い立ち上がりで上昇し、時間ＴＨＳの経過時タイミングでは出力飽和を示しておらず、その電圧レベルは基準電圧ＶＲＥＦに到達しないレベルである。
【００２３】
比較回路２は、比較タイミング信号生成回路５からの比較タイミング信号の入力時に、演算増幅器１の出力電圧ＶＯＵＴと、基準電圧ＶＲＥＦとの比較動作を行い、その比較結果を制御信号生成回路３に出力する。今の例では、比較回路２の比較結果が示す出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの大小関係は、「ＶＯＵＴ＞ＶＲＥＦ」であるか（特性（１））、「ＶＯＵＴ＜ＶＲＥＦ」であるか（特性（２））のいずれかである。
【００２４】
制御信号生成回路３は、比較回路２からの比較結果に基づき、演算増幅器１の電流をどのように制御するかを指示する制御信号を電流制御回路４に出力する。今の例では、比較結果が、「ＶＯＵＴ＞ＶＲＥＦ」である場合は「電流を小さくする」制御信号を生成し、「ＶＯＵＴ＜ＶＲＥＦ」である場合は「電流をそのままとする」制御信号を生成する。
【００２５】
電流制御回路４は、制御信号生成回路３からの制御信号が「電流を小さくする」である場合は、演算増幅器１の電流値を所定値だけ小さくする制御を行う。また、電流制御回路４は、制御信号生成回路３からの制御信号が「電流をそのままとする」である場合は、演算増幅器１の電流値を現在値に維持する制御を行う。
【００２６】
キャリブレーション制御回路６は、比較回路２での比較結果を監視し、最初の比較結果が、「ＶＯＵＴ＞ＶＲＥＦ」である場合（演算増幅器１のセトリング特性が図２に示す特性（１）である場合）は、演算増幅器１のセトリング特性が図２に示す特性（２）となるまで（比較結果が「ＶＯＵＴ＜ＶＲＥＦ」となるまで）、電流値を所定値だけ小さくしていく上記したキャリブレーションを繰り返すように各部を制御する。そして、演算増幅器１のセトリング特性が図２に示す特性（２）となり、比較結果が「ＶＯＵＴ＜ＶＲＥＦ」となると、キャリブレーションを終了する。
【００２７】
一方、キャリブレーション制御回路６は、比較回路２での比較結果を監視し、最初の比較結果が、「ＶＯＵＴ＜ＶＲＥＦ」である場合（演算増幅器１のセトリング特性が図２に示す特性（２）である場合）は、原則としてキャリブレーションを終了する。
【００２８】
以上のように、本第１の実施の形態によれば、演算増幅器のセトリング特性における飽和電圧が基準値を超える場合は電流を小さくして、演算増幅器の出力電圧レベルを基準値に近づけるキャリブレーションを実施するので、演算増幅器１のセトリング特性を設計値に近づけた最良な状態にすることができる。
【００２９】
したがって、Ａ／Ｄ変換器の実動作時において、演算増幅器１に必要以上の電流を供給しないようにすることができ、Ａ／Ｄ変換器の低消費電力化が図れる。そして、Ａ／Ｄ変換器では、以上のようなキャリブレーションを自動的に実施するように構成できるので、電流最適化を自動的に行える。このとき、以上のようなキャリブレーションは、Ａ／Ｄ変換器の実動作前に実施して終了することができるようにキャリブレーション時間を定めることができるので、Ａ／Ｄ変換器の実動作に悪影響を与えることはない。
【００３０】
（第２の実施の形態）
図３は、本発明の第２の実施の形態として、本発明に係るＡ／Ｄ変換器に組み込む電流制御手段の構成例を示すブロック図である。なお、図３では、図１（第１の実施の形態）で示した構成要素のうち同一ないしは同等である要素には、同一の符号を付してある。ここでは、本第２の実施の形態に関わる部分を中心に説明する。
【００３１】
図３に示すように、本第２の実施の形態による電流制御手段は、図１（第１の実施の形態）に示した構成において、比較回路（ＣＭＰ）７が追加され、符号を変えた制御信号生成回路８と電流制御回路９とが設けられている。
【００３２】
追加した比較回路７には、比較回路２と同様に、演算増幅器１の出力電圧ＶＯＵＴが入力される。比較回路２への基準電圧は、図１と同じＶＲＥＦであるが、図３ではＶＲＥＦ１とし、比較回路７への基準電圧は、ＶＲＥＦ２としてある。両者の大小関係は、ＶＲＥＦ１＞ＶＲＥＦ２である。また、比較回路７には、比較回路２と同様に、比較タイミング信号生成回路５から、同一の比較タイミング信号が入力される。
【００３３】
次に、図４を参照して、動作について説明する。なお、図４は、図３に示す電流制御手段の動作を説明する図である。図４では、図２と同様に、出力電圧ＶＯＵＴの立ち上がり時でのセトリング特性のみが示されている。図４に示す特性（５）（６）（７）は、それぞれ、実際に固定電圧を演算増幅器１に入力した場合に、比較回路２，７に入力されるキャリブレーション前のセトリング特性である。但し、特性（６）は、キャリブレーション後のセトリング特性となる場合もある。時間ＴＨＳと実際の動作時間ＴＨは、図２にて説明したのと同内容である。
【００３４】
特性（５）は、演算増幅器１の電流値が大きいので、出力電圧ＶＯＵＴは早い立ち上がりで上昇し、時間ＴＨＳの経過時タイミングでは出力飽和を示している。特性（５）の出力飽和時電圧は、基準電圧ＶＲＥＦ１を超えている。特性（６）は、演算増幅器１の電流値が小さいので、出力電圧ＶＯＵＴは特性（５）よりも遅い立ち上がりで上昇し、時間ＴＨＳの経過時タイミングでは出力飽和を示しておらず、その電圧レベルは基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２との間におけるレベルである。特性（７）は、演算増幅器１の電流値がさらに小さいので、出力電圧ＶＯＵＴは特性（６）よりもさらに遅い立ち上がりで上昇し、時間ＴＨＳの経過時タイミングでの電圧レベルは基準電圧ＶＲＥＦ２に到達しないレベルである。
【００３５】
比較回路２，７は、比較タイミング信号生成回路５からの比較タイミング信号の入力時に、演算増幅器１の出力電圧ＶＯＵＴと、基準電圧ＶＲＥＦ１，ＶＲＥＦ２との比較動作を行い、それぞれの比較結果を制御信号生成回路８に出力する。今の例では、比較回路２，７の比較結果が示す出力電圧ＶＯＵＴと基準電圧ＶＲＥＦ１，ＶＲＥＦ２との大小関係は、「ＶＯＵＴ＞ＶＲＥＦ１」であるか（特性（５））、「ＶＲＥＦ１＞ＶＯＵＴ＞ＶＲＥＦ２」であるか（特性（６））、「ＶＯＵＴ＜ＶＲＥＦ２」であるか（特性（７））のいずれかである。
【００３６】
制御信号生成回路８は、比較回路２，７からの比較結果に基づき、演算増幅器１の電流をどのように制御するかを指示する制御信号を電流制御回路９に出力する。今の例では、比較結果が、「ＶＯＵＴ＞ＶＲＥＦ１」である場合は「電流を小さくする」制御信号を生成し、「ＶＲＥＦ１＞ＶＯＵＴ＞ＶＲＥＦ２」である場合は「電流をそのままとする」制御信号を生成し、「ＶＯＵＴ＜ＶＲＥＦ２」である場合は「電流を大きくする」制御信号を生成する。
【００３７】
電流制御回路９は、制御信号生成回路８からの制御信号が「電流を小さくする」である場合は、演算増幅器１の電流値を所定値だけ小さくする制御を行う。また、電流制御回路９は、制御信号生成回路８からの制御信号が「電流をそのままとする」である場合は、演算増幅器１の電流値を現在値に維持する制御を行う。また、電流制御回路９は、制御信号生成回路８からの制御信号が「電流を大きくする」である場合は、演算増幅器１の電流値を所定値だけ大きくする制御を行う。
【００３８】
キャリブレーション制御回路６は、比較回路２，７での比較結果を監視し、最初の比較結果が、「ＶＯＵＴ＞ＶＲＥＦ１」である場合（演算増幅器１のセトリング特性が図４に示す特性（５）である場合）は、演算増幅器１のセトリング特性が図４に示す特性（６）となるまで（比較結果が「ＶＲＥＦ１＞ＶＯＵＴ＞ＶＲＥＦ２」となるまで）、電流値を所定値だけ小さくしていく上記したキャリブレーションを繰り返すように各部を制御する。そして、演算増幅器１のセトリング特性が図４に示す特性（６）となり、比較結果が「ＶＲＥＦ１＞ＶＯＵＴ＞ＶＲＥＦ２」となると、キャリブレーションを終了する。
【００３９】
また、キャリブレーション制御回路６は、比較回路２，７での比較結果を監視し、最初の比較結果が、「ＶＯＵＴ＜ＶＲＥＦ２」である場合（演算増幅器１のセトリング特性が図４に示す特性（７）である場合）は、演算増幅器１のセトリング特性が図４に示す特性（６）となるまで（比較結果が「ＶＲＥＦ１＞ＶＯＵＴ＞ＶＲＥＦ２」となるまで）、電流値を所定値だけ大きくしていく上記したキャリブレーションを繰り返すように各部を制御する。そして、演算増幅器１のセトリング特性が図４に示す特性（６）となり、比較結果が「ＶＲＥＦ１＞ＶＯＵＴ＞ＶＲＥＦ２」となると、キャリブレーションを終了する。
【００４０】
一方、キャリブレーション制御回路６は、比較回路２，７での比較結果を監視し、最初の比較結果が、「ＶＲＥＦ１＞ＶＯＵＴ＞ＶＲＥＦ２」である場合（演算増幅器１のセトリング特性が図４に示す特性（６）である場合）は、原則としてキャリブレーションを終了する。
【００４１】
以上のように、本第２の実施の形態によれば、第１の実施の形態でのキャリブレーションを実施するのに加えて、演算増幅器のセトリング特性における電圧レベルが基準値以下である場合は電流を大きくして、出力電圧のレベルを基準値に近づけるキャリブレーションを実施するので、第１の実施の形態よりも、演算増幅器の電流制御を一層適切に行うことができる。したがって、例えば、動作モードに応じた演算増幅器の電流制御が行える。
【００４２】
ここで、第１及び第２の実施の形態から理解できるように、比較回路は、３以上に増やすことができる。この場合の具体例は後述するが、比較回路が２つの場合よりも細かい電流制御が行えるようになる。
【００４３】
また、図１や図３に示す制御信号生成回路３，８を省略して、比較回路２，７の出力を直接電流制御回路４，９に与えるようにしても、同様にキャリブレーションを実施することができる。
【００４４】
また、当該Ａ／Ｄ変換器がパイプライン型やサイクリック型である場合は、比較回路２，７及び制御信号生成回路３，８を、パイプライン型やサイクリック型が有する比較回路及びデコーダを共用することができる。そこで、以下では、以上説明した電流制御手段をパイプライン型やサイクリック型のＡ／Ｄ変換器に組み込んでキャリブレーションを実施する具体的な構成例を、実施の形態として説明する。なお、キャリブレーション制御回路６は、当該Ａ／Ｄ変換器の上位装置や当該Ａ／Ｄ変換器が実装される電子機器の制御装置などに組み込んであるので、図示してない。
【００４５】
（第３の実施の形態）
図５は、本発明の第３の実施の形態として、本発明に係るＡ／Ｄ変換器の具体的な構成例を示すブロック図である。本第３の実施の形態では、パイプライン型やサイクリック型のＡ／Ｄ変換器に、第２の実施の形態に示した電流制御手段を組み込む場合の構成例が示されている。
【００４６】
図５では、例えば、パイプライン型Ａ／Ｄ変換器における入力段のサンプルホールド回路（Ｓ／Ｈ）１１の構成要素である演算増幅器１４を制御対象とする場合に、パイプライン動作を行う初段のステージ（＃１）１２が有する比較回路（ＣＭＰ）１７，１８とデコーダ１７とを、実動作時とキャリブレーション時とで共用することとし、演算増幅器１４の入力側に切換スイッチ１５ａ，１５ｂを設けるとともに、比較タイミング信号生成回路２１と電流制御回路２２とを追加した構成例が示されている。
【００４７】
図５において、サンプルホールド回路１１では、演算増幅器１４の入力側に設ける切換スイッチ１５ａ，１５ｂは、キャリブレーション制御回路によって、当該Ａ／Ｄ変換器の実動作時では、容量素子ＣＮ，ＣＰが保持するサンプル値を演算増幅器１４の反転入力端子（−）、非反転入力端子（−）に入力し、キャリブレーション時では、キャリブレーション電圧ＶＣＡＬＮ，ＶＣＡＬＰを演算増幅器１４の反転入力端子（−）、非反転入力端子（−）に入力するように切換制御される。
【００４８】
演算増幅器１４の出力は、ステージ（＃１）１２において、比較回路１７，１８に入力され、またサンプルホールド回路（スイッチＳＷ１，ＳＷＲ、容量素子Ｃ１Ｎ，Ｃ２Ｎ，Ｃ１Ｐ，Ｃ２Ｐ）を介して演算増幅器２０に入力される。
【００４９】
ステージ（＃１）１２が備える比較回路１７，１８で用いる基準電圧ＲＥＦ１，ＲＥＦ２は、図３に示した基準電圧ＶＲＥＦ１，ＶＲＥＦ２に対応し、大小関係は、ＲＥＦ１＞ＲＥＦ２である。
【００５０】
基準電圧ＲＥＦ１，ＲＥＦ２は、本実施の形態では、実動作時とキャリブレーション時とで、適用場面が異なるので共用することにしている。なお、共用不適であれば、キャリブレーション時に用いる基準電圧は、パイプライン型Ａ／Ｄ変換器が有する複数の基準電圧の中から選択すればよいし、選択できない場合は新たに設ければよい。
【００５１】
さて、実動作時では、サンプルホールド回路１１が備える演算増幅器１４から、ホールド値がステージ（＃１）１２に出力される。ステージ（＃１）１２が備える比較回路１７，１８は、図４に示した実際の動作時間ＴＨの経過時タイミングにて、サンプルホールド回路１１からのホールド値と基準電圧ＲＥＦ１，ＲＥＦ２との比較動作を行い、比較結果（今の例では最上位ビットの論理値判定結果）をデコーダ１９に出力する。デコーダ１９は、その比較結果に基づき、容量素子Ｃ１Ｎ，Ｃ１Ｐに保持されるサンプル値に加減算処理を加える制御信号を生成して出力する。これによって、演算増幅器２０から図示しない次段のステージ（＃２）へ、第２ビットの論理値判定に用いるホールド値が出力される。
【００５２】
また、実動作前のキャリブレーション時では、サンプルホールド回路１１が備える演算増幅器１４は、セトリング特性を有する電圧値をステージ（＃１）１２に出力する。比較タイミング信号生成回路２１は、図３に示した比較タイミング信号生成回路５と同様に、図４に示した時間ＴＨＳの経過時タイミングで比較タイミング信号を生成し、ステージ（＃１）１２が備える比較回路１７，１８に出力する。
【００５３】
ステージ（＃１）１２が備える比較回路１７，１８は、比較タイミング信号生成回路２１から入力される比較タイミング信号に従い、サンプルホールド回路１１からのセトリング特性を有する電圧値と基準電圧ＲＥＦ１，ＲＥＦ２との比較動作を行い、比較結果をデコーダ１９に出力する。デコーダ１９は、図３に示した制御信号生成回路８と同様に、「電流を小さくする」「電流をそのままにする」「電流を大きくする」のいずれかを指示する制御信号を生成する。電流制御回路２２は、図３に示した電流制御回路９と同様に、デコーダ１９からの制御信号の指示に従ってサンプルホールド回路１１が備える演算増幅器１４の電流を制御する。
【００５４】
これによって、サンプルホールド回路１１が備える演算増幅器１４の電流を、実動作前に最適値に制御できるので、実動作時における当該パイプライン型Ａ／Ｄ変換器の消費電力を低減することができる。
【００５５】
（第４の実施の形態）
図６は、本発明の第４の実施の形態として、本発明に係るＡ／Ｄ変換器の具体的な構成例を示すブロック図である。本第４の実施の形態では、パイプライン型Ａ／Ｄ変換器のパイプライン動作を行うステージに、第２の実施の形態に示した電流制御手段を組み込む場合の構成例が示されている。
【００５６】
図６では、例えば、パイプライン型Ａ／Ｄ変換器における初段のステージ（＃１）１２の構成要素である演算増幅器２０を制御対象とする場合に、次段のステージ（＃２）３０が有する比較回路３１，３２とデコーダ３３とを、実動作時とキャリブレーション時とで共用することとし、演算増幅器２０の入力側に切換スイッチ２０ａ，２０ｂを設けるとともに、比較タイミング信号生成回路３５と電流制御回路３６とを追加した構成例が示されている。
【００５７】
図６において、ステージ（＃１）１２では、演算増幅器２０の入力側に設ける切換スイッチ２０ａ，２０ｂは、キャリブレーション制御回路によって、当該Ａ／Ｄ変換器の実動作時では、容量素子Ｃ１Ｎ，Ｃ２Ｎ，Ｃ１Ｐ，Ｃ２Ｐが保持するサンプル値を演算増幅器２０の反転入力端子（−）、非反転入力端子（−）に入力し、キャリブレーション時では、キャリブレーション電圧ＶＣＡＬＮ，ＶＣＡＬＰを演算増幅器２０の反転入力端子（−）、非反転入力端子（−）に入力するように切換制御される。
【００５８】
演算増幅器２０の出力は、ステージ（＃２）３０において、比較回路３１，３２に入力され、またサンプルホールド回路（スイッチＳＷ１，ＳＷＲ、容量素子Ｃ３Ｎ，Ｃ４Ｎ，Ｃ３Ｐ，Ｃ４Ｐ）を介して演算増幅器３４に入力される。
【００５９】
ステージ（＃２）３０が備える比較回路３１，３２で用いる基準電圧ＲＥＦ１，ＲＥＦ２は、ステージ（＃１）１２が備える比較回路１７，１８で用いるのと同じであり、第３の実施の形態と同様に、実動作時とキャリブレーション時とで、共用するとしている。
【００６０】
さて、実動作時では、ステージ（＃１）１２が備える較回路１７，１８は、図４に示した実際の動作時間ＴＨの経過時タイミングにて、サンプルホールド回路１１からのホールド値と基準電圧ＲＥＦ１，ＲＥＦ２との比較動作を行い、比較結果（今の例では最上位ビットの論理値判定結果）をデコーダ１９に出力する。デコーダ１９は、その比較結果に基づき、容量素子Ｃ１Ｎ，Ｃ１Ｐに保持されるサンプル値に加減算処理を加える制御信号を生成して出力する。これによって、演算増幅器２０から次段のステージ（＃２）３０へ、第２ビットの論理値判定に用いるホールド値が出力される。
【００６１】
ステージ（＃２）３０では、比較回路３１，３２が、図４に示した実際の動作時間ＴＨの経過時タイミングにて、ステージ（＃１）１２からのホールド値と基準電圧ＲＥＦ１，ＲＥＦ２との比較動作を行い、比較結果（今の例では第２ビットの論理値判定結果）をデコーダ３３に出力する。デコーダ３３は、その比較結果に基づき、容量素子Ｃ３Ｎ，Ｃ３Ｐに保持されるサンプル値に加減算処理を加える制御信号を生成して出力する。これによって、演算増幅器３４から図示しない次段のステージ（＃３）へ、第３ビットの論理値判定に用いるホールド値が出力される。
【００６２】
また、実動作前のキャリブレーション時では、ステージ（＃１）１２が備える演算増幅器２０は、セトリング特性を有する電圧値をステージ（＃２）３０に出力する。比較タイミング信号生成回路３５は、図３に示した比較タイミング信号生成回路５と同様に、図４に示した時間ＴＨＳの経過時タイミングで比較タイミング信号を生成し、ステージ（＃２）３０が備える比較回路３１，３２に出力する。
【００６３】
ステージ（＃２）３０が備える比較回路３１，３２は、比較タイミング信号生成回路３５から入力される比較タイミング信号に従い、ステージ（＃１）１２からのセトリング特性を有する電圧値と基準電圧ＲＥＦ１，ＲＥＦ２との比較動作を行い、比較結果をデコーダ３３に出力する。デコーダ３３は、図３に示した制御信号生成回路８と同様に、「電流を小さくする」「電流はそのままにする」「電流を大きくする」のいずれかを指示する制御信号を生成する。電流制御回路３６は、図３に示した電流制御回路９と同様に、デコーダ３３からの制御信号の指示に従ってステージ（＃１）１２が備える演算増幅器２０の電流を制御する。
【００６４】
これによって、ステージ（＃１）１２が備える演算増幅器２０の電流を、実動作前に最適値に制御できるので、実動作時における当該パイプライン型Ａ／Ｄ変換器の消費電力を低減することができる。
【００６５】
（第５の実施の形態）
図７は、本発明の第５の実施の形態として、本発明に係るＡ／Ｄ変換器の具体的な構成例を示すブロック図である。本第５の実施の形態では、パイプライン型やサイクリック型のＡ／Ｄ変換器に組み込む電流制御手段の比較回路を３つとする場合の構成例が示されている。
【００６６】
図７では、例えば、図６（第４の実施の形態）に示した構成において、比較回路（ＣＭＰ）３７とデコーダ３８とを追加した構成例が示されている。なお、図６に示した電流制御回路３６は、図７では制御内容が異なるので、電流制御回路３９としてある。
【００６７】
図７において、ステージ（＃２）３０では、比較回路３１，３２は、実動作時とキャリブレーション時とで共用であるが、デコーダ３３は、実動作時のみで動作する。追加した比較回路３７とデコーダ３８は、キャリブレーション時のみで動作する。
【００６８】
追加した比較回路３７には、比較回路３１，３２と同様に、ステージ（＃１）１２の出力が入力され、また、比較タイミング信号生成回路３５から比較タイミング信号が入力される。また、比較回路３７には、第３の基準電圧ＲＥＦ３が入力される。大小関係は、ＲＥＦ１＞ＲＥＦ２＞ＲＥＦ３である。
【００６９】
デコーダ３８は、キャリブレーション時に、比較回路３１，３２，３７から入力される比較結果に基づき、電流制御回路３９に対し、演算増幅器２０の電流をどのように制御するかを指示する制御信号を出力する。
【００７０】
比較回路３１，３２，３７が出力する比較結果が示す演算増幅器２０の出力電圧ＶＯＵＴと、基準電圧ＲＥＦ１，ＲＥＦ２，ＲＥＦ３との大小関係は、「ＶＯＵＴ＞ＲＥＦ１」「ＲＥＦ１＞ＶＯＵＴ＞ＲＥＦ２」「ＲＥＦ２＞ＶＯＵＴ＞ＲＥＦ３」「ＶＯＵＴ＜ＲＥＦ３」のいずれかである。
【００７１】
そこで、デコーダ３８は、比較結果が、「ＶＯＵＴ＞ＲＥＦ１」である場合は「電流を小さくする」制御信号を生成し、「ＲＥＦ１＞ＶＯＵＴ＞ＲＥＦ２」である場合は「電流をそのままにする」制御信号を生成し、「ＲＥＦ２＞ＶＯＵＴ＞ＲＥＦ３」である場合は「電流を大きくする」制御信号を生成し、「ＶＯＵＴ＜ＲＥＦ３」である場合は「電流をさらに大きくする」制御信号を生成する。
【００７２】
電流制御回路３９は、入力する制御信号が、「電流を小さくする」「電流をそのままにする」「電流を大きくする」である場合は、図３に示した電流制御回路９と同様の制御を行うが、入力する制御信号が、「電流をさらに大きくする」である場合は、「電流を大きくする」の場合に用いる所定値の例えば２倍だけ、演算増幅器２０の電流を増加させる制御を行う。
【００７３】
第２の実施の形態にて説明したのと同様、キャリブレーションは、比較結果が、「電流をそのままにする」を示す「ＲＥＦ１＞ＶＯＵＴ＞ＲＥＦ２」となるまで繰り返される。
【００７４】
この場合、時間ＴＨＳが同じであれば、３つの基準電圧を用いる場合は、２つの基準電圧を用いる場合よりも細かい電流制御が行えるので、キャリブレーション時間を短くすることが可能になる。また、時間ＴＨＳと基準電圧とに必要とされる精度を緩和することも可能になる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態として、本発明に係るＡ／Ｄ変換器に組み込む電流制御手段の構成例を示すブロック図である。
【図２】図１に示す電流制御手段の動作を説明する図である。
【図３】本発明の第２の実施の形態として、本発明に係るＡ／Ｄ変換器に組み込む電流制御手段の構成例を示すブロック図である。
【図４】図３に示す電流制御手段の動作を説明する図である。
【図５】本発明の第３の実施の形態として、本発明に係るＡ／Ｄ変換器の具体的な構成例を示すブロック図である。
【図６】本発明の第４の実施の形態として、本発明に係るＡ／Ｄ変換器の具体的な構成例を示すブロック図である。
【図７】本発明の第５の実施の形態として、本発明に係るＡ／Ｄ変換器の具体的な構成例を示すブロック図である。
【符号の説明】
【００７６】
１  Ａ／Ｄ変換器の構成要素である演算増幅器
２，７  比較回路（ＣＭＰ）
３，８  制御信号生成回路
４，９  電流制御回路
５  比較タイミング生成回路
６  キャリブレーション制御回路
１１  サンプルホールド回路（Ｓ／Ｈ）
１２  ステージ（＃１）
１４，２０，３４  演算増幅器
１５ａ，１５ｂ，２０ａ，２０ｂ  切換スイッチ
１７，１８，３１，３２，３７  比較回路（ＣＭＰ）
１９，３３，３８  デコーダ
２１，３５  比較タイミング生成回路
２２，３６，３９  電流制御回路
３０  ステージ（＃２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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