(57)【要約】【課題】２次増幅回路の数を増加させずに、データの装置外部との入出力を行うメイン入出力線数を増加させる半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法を提供する。【解決手段】半導体記憶装置は、選択されたメモリセルマット列ＭＴ１のメモリセルに対してデータの読み出し書き込みを行う際、選択されたメモリセルマット列ＭＴ１に隣接した１次増幅回路列ＳＴ１及びＳＴ２内の２次増幅回路がメモリセルから読み出したデータの増幅を行うとともに、選択されたメモリセルマット列ＭＴ１に隣接した１次増幅回路列ＳＴ１及びＳＴ２と異なるメモリセルマット列ＭＴ３に隣接している１次増幅回路列ＳＴ３及びＳＴ４内の２次増幅回路も用いている。【選択図】図１
2010027116.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルマット列と、
前記メモリセルマット列に隣接して配置され、隣接する該メモリセルマット列が活性化されたことに応じて活性化される１次増幅回路を含む複数の１次増幅回路列と、
前記１次増幅回路列内に配置された複数の２次増幅回路とを備え、
第１のメモリセルマット列が活性化された際に、前記第１のメモリセルマット列の活性化に応じて活性化される前記１次増幅回路を含む第１の１次増幅回路列内に配置された第１の２次増幅回路と、前記第１のメモリセルマット列の活性化時には非活性状態である前記１次増幅回路を含む第２の１次増幅回路列内に配置された第２の２次増幅回路とが、共に活性化される構成としたことを特徴とする半導体記憶装置。
【請求項２】
前記第１のメモリセルマット列の活性化に応じて活性化される前記１次増幅回路と、前記第２の２次増幅回路とを接続するバイパス配線が設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の２次増幅回路が前記第１の１次増幅回路列内に配置された前記１次増幅回路に接続された状態と、前記第２の２次増幅回路が前記第２の増幅回路列内に配置された前記１次増幅回路に接続された状態とを、外部から入力されるアドレス信号に基づいて切り替える切替回路を有していることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記バイパス配線が、前記メモリセルマット列中のメモリセル上に配置されることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の１次増幅回路列内の前記１次増幅回路及び前記第２の２次増幅回路を接続するバイパス配線と、前記第２の１次増幅回路列内の前記１次増幅回路および前記第１の２次増幅回路を接続するバイパス配線とが、交差して配置されることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
外部から入力されるアドレスに応じて前記メモリセルマット中の所定のメモリセルと該メモリセルに対応する前記１次増幅回路との接続を制御するＹデコーダ回路部に、前記２次増幅回路を設けることを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
複数のメモリセルマット列と、
前記メモリセルマット列に隣接して配置され、隣接する該メモリセルマット列が活性化されたことに応じて活性化される１次増幅回路を含む複数の１次増幅回路列と、
前記１次増幅回路列内に配置された複数の２次増幅回路とを備える半導体記憶装置のアクセス方法であって、
第１の前記メモリセルマット列の活性化に応じて活性化される前記１次増幅回路を含む第１の１次増幅回路列内に配置された第１の２次増幅回路と、前記第１のメモリセルマット列の活性化時には非活性状態である前記１次増幅回路を含む第２の１次増幅回路列内に配置された第２の２次増幅回路とを、前記第１のメモリセルマット列の活性化に応じて共に活性化することを特徴とする半導体記憶装置のアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のメモリアクセスに関し、多ビットのデータを一度にメモリアクセスする半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法に関する。
【背景技術】
【０００２】
半導体記憶装置は、マトリックス状に配置されたメモリセルと、複数の当該メモリセルを含み同じくマトリック状に配置されたメモリセルマット（Ｍａｔ）と、上記メモリセルとビット（Ｄｉｇｉｔ）線を介して接続される１次増幅回路（ＳＡ）と、この１次増幅回路とローカル入出力線（ＬＩＯ）を介して接続される２次増幅回路（ＤＡ／ＷＡ）とを有している。
この２次増幅回路（ＤＡ／ＷＡ）は、さらに、メイン入出力線（ＭＩＯ）を介して外部入出力端子と接続されている。また、２次増幅回路（ＤＡ／ＷＡ）は、メモリセルから読み出してデータを増幅して外部に出力する読み出し回路（ＤＡ）、及び外部から入力されるデータを増幅してメモリセルに書き込む書き込み回路（ＷＡ）を有している。
【０００３】
このような半導体記憶装置において、図５に示すように、レイアウト（チップ）面積を削減するため、各メモリセルマット内の上記メモリセルに接続されたサブワード線をドライブするサブワードドライバ回路行（ＳＷＤ行）と複数の１次増幅回路（ＳＡ）を含む１次増幅回路列（ＳＴ）とが交差する領域に、上記２次増幅回路（ＤＡ／ＷＡ）を配置するように構成されているものがある。この１次増幅回路列ＳＴは、図において縦方向に１次増幅回路（ＳＴ）、２次増幅回路（ＤＡ／ＷＡ）及びＳＡ用電源回路（ＳＷＣ２）が直列に配列して構成されている。
ここで、例えば、サブワードドライバ回路行（ＳＷＤ行）は、メモリセル出力線であるビット線と平行な方向（図において横方向）に延在しており、１次増幅回路列（ＳＴ）はローカル入出力線と平行な方向（図において縦方向）に延在している。
【０００４】
次に、図６を参照し、上述した半導体記憶装置の１回のデータ入出力動作（メモリアクセス）における外部とのデータのやり取りについて、メモリセルから外部へデータを読み出す場合について説明する。
外部から入力されたアドレスにおけるロウアドレスに基づいて、図示しないＸデコーダ（ＸＤＥＣ）により、図６のローカル入出力線が延在する方向（縦方向）に配置されたメモリセルマット列のうち１つが活性状態となり、残りのメモリセルマット列は不活性状態となる。
ここでは、図６におけるメモリセルマット列ＭＴ１が選択されたものとして説明する。
活性状態とされたメモリセルマット列ＭＴ１からは、該メモリセルマット列ＭＴ１中のメモリセルと、このメモリセルに対応する１次増幅回路（ＳＡ）とを接続するビット線を介して、それぞれのメモリセルに保持されているデータが対応する１次増幅回路（ＳＡ）に出力され、１次増幅回路列（ＳＴ）が活性化される。
【０００５】
この際、メモリセルマット列ＭＴ１の左右に接する両方の１次増幅回路列ＳＴ１、ＳＴ２それぞれにデータが出力されている。
ここでは、１次増幅回路列ＳＴ１（メモリセルマット列ＭＴ１に対し左側）及びＳＴ２（メモリセルマット列ＭＴ１に対して右側）が活性化されたものとする。
次いで、外部から入力されるアドレスにおけるカラムアドレスに基づいて、図中のＹデコーダ（ＹＤＥＣ）によって、図示しないＹスイッチをオンすることにより、このＹスイッチの一方に接続される１次増幅回路（ＳＡ）のデータが、Ｙスイッチの他方に接続されるローカル入出力線（ＬＩＯ）に出力される。
ここでは、メモリセルマット列ＭＴ１の４つのセルのデータ（４ビット）のデータが、左右にそれぞれ２ビットずつ出力されるものとする。
そして、２次増幅回路（ＤＡ／ＷＡ）それぞれは、接続されている入出力線（ＬＩＯ）に読み出されたデータを増幅し、増幅された各々のデータは、対応するメイン入出力線（ＭＩＯ）に出力されて、外部へ読み出される。ここでは、２次増幅回路ＤＡ／ＷＡ１〜ＤＡ／ＷＡ４各々は、それぞれメイン入出力線ＭＩＯ１、ＭＩＯ２、ＭＩＯ３及びＭＩＯ４を介して、合計４ビットのデータとして外部に出力する。
【０００６】
上述したように、図６の半導体記憶装置においては、一回のデータ入出力動作において、すなわち一度のメモリアクセスにおいて、同時に外部と入出力のやり取りが可能なデータの数が限られている。すなわち、外部とのデータの入出力を行うメイン入出力線の本数は、図６に示すように、各１次増幅回路列（ＳＴ）と同一列に配置された２次増幅回路（ＤＡ／ＷＡ）の数によって制限されている。図６の構成において、具体的には、メイン入出力線の本数が、各１次増幅回路列（ＳＴ）と同一列に配置された２次増幅回路（ＤＡ／ＷＡ）の数の２倍となっている。
【０００７】
これは、一回のデータ入出力動作によって、メモリセルマット列の両側の２列のＳＡ列が活性化され、その出力が各１次増幅回路列（ＳＴ）と同一列に配置された２次増幅回路（ＤＡ／ＷＡ）に出力される構成であることに起因する。
したがって、メイン入出力線の本数を増加させ、一度に読み出せるビット数を増加させることにより、半導体記憶装置に対してデータの書き込み及び読み出しを高速化させることは、各１次増幅回路（ＳＡ）列と同一列に配置された２次増幅回路（ＤＡ／ＷＡ）の数を増やすことにより実現できる。
【０００８】
しかしながら、上記２次増幅回路（ＤＡ／ＷＡ）が配置される領域である、１次増幅回路列（ＳＴ）とサブワードドライバ回路行（ＳＷＤ行）との交差する領域の面積は限れている。すなわち、１つの上記交差する領域に配置される２次増幅回路（ＤＡ／ＷＡ）の数は、該領域の面積によって制限されてしまう。
このような理由から、図６に示したような半導体装置でメイン入出力線数を増加させる場合、メモリセルマットの分割数を増加し、１次増幅回路列（ＳＴ）とサブワードドライバ回路列（ＳＷＤ）との交差する領域の数を増やすこと、つまり、２次増幅回路（ＤＡ／ＷＡ）配置領域の数自体を増加させる必要がある。
また、半導体記憶装置のメイン入出力線数の多ビット化を実現する方法として、２次増幅回路（ＤＡ／ＷＡ）をメモリセルマトリクス外に設ける構成がある（例えば、特許文献１参照）。
【特許文献１】特開２０００−４９３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上述した２次増幅回路（ＤＡ／ＷＡ）の配置領域の数を増加させることは、レイアウト（チップ）面積を増加させてしまうという問題があった。
また、特許文献１における方法は、２次増幅回路（ＤＡ／ＷＡ）を１次増幅回路（ＳＡ）と、サブワードドライバ回路（ＳＷＤ）とがメモリマトリックス上に交差する場所へ配置する構造ではなく、すでに述べたように、メモリセルマトリックス外へ配置する構造である。
このため、２次増幅回路（ＤＡ／ＷＡ）を、１次増幅回路（ＳＡ）とサブワードドライバ回路（ＳＷＤ）がマトリックス上に交差する場所へ配置する構造と比較してレイアウト（チップ）面積が大きく、かつメイン入出力線数を増加させるほど、メモリセルマトリックス外へ配置する２次増幅回路（ＤＡ／ＷＡ）の台数が増加していきレイアウト（チップ）面積が増大するという問題がある。
本発明は、このような事情に鑑みてなされたもので、例えば、２次増幅回路（ＤＡ／ＷＡ）の数を増加させずに、データの装置外部との入出力を行うメイン入出力線数を増加させる半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置は、複数のメモリセルマット列と、前記メモリセルマット列に隣接して配置され、隣接する該メモリセルマット列が活性化されたことに応じて活性化される１次増幅回路を含む複数の１次増幅回路列と、前記１次増幅回路列内に配置された複数の２次増幅回路とを備え、第１のメモリセルマット列が活性化された際に、前記第１のメモリセルマット列の活性化に応じて活性化される前記１次増幅回路を含む第１の１次増幅回路列内に配置された第１の２次増幅回路と、前記第１のメモリセルマット列の活性化時には非活性状態である前記１次増幅回路を含む第２の１次増幅回路列内に配置された第２の２次増幅回路とが、共に活性化される構成としたことを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、従来において非活性にて使用されていなかった２次増幅回路をデータの入出力処理に活用する構成のため、一度に読み出すビット数を増加させる、すなわち、メイン入出力線を増加させる際、従来例のように、新たにメモリセルマトリックス分割を増やして２次増幅回路を追加する必要が無く、活性化された１次増幅回路の出力をローカル入出力線を介して出力する２次増幅回路を増加させることができ、メイン入出力線を容易に増加することが可能となり、レイアウト(チップ)面積を増加させることなくメイン入出力線の数を増加させることができる。  
また、本発明によれば、メモリセルマットの分割数の増加を行わず、メモリセル領域の分割増加による動作回路の増加も引き起こさないため、従来と比較して、メイン入出力数を増加させても、消費電流が増加することはない。
【発明を実施するための最良の形態】
【００１２】
従来例においてメモリセルマット内のメモリセルが選択された場合、隣接して配置された１次増幅回路列のみが活性化されてデータ増幅に使用され、選択されたメモリセルマットと隣接していない１次増幅回路列を不活性としていた。
本発明は、従来において、選択されたメモリセルマットと隣接していない不活性となっていた１次増幅回路列における２次増幅回路を活性化し、選択されたメモリマットセルからのデータを増幅するために活用することにより、１度のアクセスによって読み出すビット数を増加させるものである。
【００１３】
すなわち、本発明は、複数のメモリセルマットから構成された半導体記憶装置において、メモリセルからデータを読み出すあるいは書き込む際、縦方向に配置された複数のメモリセルマット列から１つのメモリセルマット列が選択され、選択されたメモリセルマット列に対応する隣接した１次増幅回路列内の２次増幅回路のみでなく、選択されたメモリセルマット列に対応して配置されていない領域、すなわち選択されたメモリセルマット列に隣接した１次増幅回路列と異なる１次増幅回路列内の２次増幅回路を用いる構成とし、選択されたメモリセルマットにおける一度に読み出すメモリセル数、すなわちデータ入出力を行うメイン入出力線数を、チップ面積を増加させずに、容易に増加させることができる構成となっている。
【００１４】
ここで、選択されたメモリセルマット列に隣接した１次増幅回路列内の２次増幅回路とともに、選択されたメモリセルマット列に隣接した１次増幅回路列と異なる１次増幅回路列内の２次増幅回路も、メモリセルマットを選択したアドレスにより活性化される構成となっている。すなわち、後述するＬＩＯバイパス配線により接続され、予め相互に２次増幅回路を使用する組み合わせとして設定されている複数（以下の実施形態にては２つ）の１次増幅回路列が同時に活性化され、それぞれがデータ増幅の処理を行う。
以下の各実施形態において、マトリックス状にメモリセルが配置されたメモリセルマットから構成され、このメモリセルマットが図１に示すように、マトリックス状に配置されて構成された半導体記憶装置を例として説明するが、これに限られるものでなく、１本のメイン入出力線に対し、並列に複数の２次増幅回路が接続され、メモリアクセス時に使用及び未使用の２次増幅回路が存在する構成の半導体装置であれば、いずれにも適用することが可能である。
【００１５】
以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。
＜第１の実施形態＞
図１は本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、図６に示す従来の装置と同一の部分には同一の符号を付し、その説明を省略する。また、図５におけるＳＡ用電源回路（ＳＷＣ２）は省略する。
本実施形態における半導体記憶装置は、例えばＤＲＡＭ（Dynamic Random Access Memory）であり、マトリクス状に複数のメモリセルが配置されたメモリセル領域を有し、このメモリセル領域（また、メモリセル領域が複数のバンクに分割されている場合、各バンク）が複数のメモリセルマットＭａｔ１ａ、Ｍａｔ１ｂ、Ｍａｔ１ｃ、…、Ｍａｔ４ａ、Ｍａｔ４ｂ、Ｍａｔ４ｃに分割されている。それぞれの上記メモリセルマット内においても、複数のメモリセルがマトリクス状に配置されている。
【００１６】
各メモリセルは、外部から入力されるアドレス（ロウアドレス及びカラムアドレス）により各メモリセルマット（Ｍａｔ）内にて選択され、１次増幅回路（ＳＡ）、２次増幅回路（ＤＡ／ＷＡ）にて順次増幅され、メイン入出力線（ＭＩＯ）を介して外部に出力される。ここで、Ｙデコーダ（ＹＤＥＣ）がカラムアドレスによりビット線の選択を行い、Ｘデコーダがロウアドレスによりメモリセルマット及びメモリセルマット（Ｍａｔ）内のワード線（サブワード線）の選択を行い、選択されたワード線を活性化してメモリセルを選択する。
また、上記メモリセルマットがマトリックス状に配置され、各メモリセルマットにおけるメモリセルがビット線を介して１次増幅回路（ＳＡ）に接続されている。ここで、メモリセルマットは、サブワードドライバ回路（ＳＷＤ）と交互に列方向に配列している。メモリセルマットの両側には１次増幅回路（ＳＡ）が配置され、サブワードドライバ回路（ＳＷＤ行）の両側には２次増幅回路（ＤＡ／ＷＡ）が配置されている。すなわち、メモリセルマット（Ｍａｔ）とサブワードドライバ回路（ＳＷＤ）との列と、１次増幅回路（ＳＡ）と２次増幅回路（ＤＡ／ＷＡ）との列とは平行に隣接して配置されている。
【００１７】
２次増幅回路（ＤＡ／ＷＡ）は、１次増幅回路（ＳＡ）に対して、ローカル入出力線（ＬＩＯ）を介して接続されている。また、２次増幅回路（ＤＡ／ＷＡ）は、メイン入出力線（ＭＩＯ）を介して外部入出力端子と接続されローカル入出力線（ＬＩＯ）を介して１次増幅回路（ＳＡ）から入力されるメモリセルから読み出されたデータを増幅し、メイン入出力線を介して外部入力端子へ出力する。
メモリセルマットＭａｔ１ａの一方（左側）には１次増幅回路群ＳＡ１ａが設けられ、メモリセルマットＭａｔ１ａの他方（右側）には１次増幅回路群ＳＡ２ａが設けられている。メモリセルマットＭａｔ１ｂの一方（左側）には１次増幅回路群ＳＡ１ｂが設けられ、メモリセルマットＭａｔ１ｂの他方（右側）には１次増幅回路群ＳＡ２ｂが設けられている。メモリセルマットＭａｔ１ｃの一方（左側）には１次増幅回路群ＳＡ１ｃが設けられ、メモリセルマットＭａｔ１ｃの他方（右側）には１次増幅回路群ＳＡ２ｃが設けられている。
【００１８】
同様に、メモリセルマットＭａｔ２ａの一方（左側）には１次増幅回路群ＳＡ２ａが設けられ、メモリセルマットＭａｔ２ａの他方（右側）には１次増幅回路群ＳＡ３ａが設けられている。メモリセルマットＭａｔ２ｂの一方（左側）には１次増幅回路群ＳＡ２ｂが設けられ、メモリセルマットＭａｔ２ｂの他方（右側）には１次増幅回路群ＳＡ３ｂが設けられている。メモリセルマットＭａｔ２ｃの一方（左側）には１次増幅回路群ＳＡ２ｃが設けられ、メモリセルマットＭａｔ２ｃの他方（右側）には１次増幅回路群ＳＡ３ｃが設けられている。
【００１９】
また、メモリセルマットＭａｔ３ａの一方（左側）には１次増幅回路群ＳＡ３ａが設けられ、メモリセルマットＭａｔ３ａの他方（右側）には１次増幅回路群ＳＡ４ａが設けられている。メモリセルマットＭａｔ３ｂの一方（左側）には１次増幅回路群ＳＡ３ｂが設けられ、メモリセルマットＭａｔ３ｂの他方（右側）には１次増幅回路群ＳＡ４ｂが設けられている。メモリセルマットＭａｔ３ｃの一方（左側）には１次増幅回路群ＳＡ３ｃが設けられ、メモリセルマットＭａｔ３ｃの他方（右側）には１次増幅回路群ＳＡ４ｃが設けられている。
【００２０】
また、メモリセルマットＭａｔ４ａの一方（左側）には１次増幅回路群ＳＡ４ａが設けられ、メモリセルマットＭａｔ４ａの他方（右側）には１次増幅回路群ＳＡ５ａが設けられている。メモリセルマットＭａｔ４ｂの一方（左側）には１次増幅回路群ＳＡ４ｂが設けられ、メモリセルマットＭａｔ４ｂの他方（右側）には１次増幅回路群ＳＡ５ｂが設けられている。メモリセルマットＭａｔ４ｃの一方（左側）には１次増幅回路群ＳＡ４ｃが設けられ、メモリセルマットＭａｔ４ｃの他方（右側）には１次増幅回路群ＳＡ５ｃが設けられている。
尚、上記１次増幅回路群（ＳＡ１ａ〜１ｃ、ＳＡ２ａ〜２ｃ、ＳＡ３〜３ｃ、ＳＡ４ａ〜４ｃ、ＳＡ５ａ〜５ｃ）は、各々複数の１次増幅回路から構成されている。
【００２１】
本実施形態においては、メモリセルマットＭａｔ１ａ、Ｍａｔ１ｂ、Ｍａｔ１ｃからメモリセルマット列ＭＴ１が構成されており、同様にメモリセルマット列ＭＴ２、メモリセルマット列ＭＴ３、メモリセルマット列ＭＴ４が、それぞれメモリセルマットＭａｔ２ａ、Ｍａｔ２ｂ及びＭａｔ２ｃ、メモリセルマットＭａｔ３ａ、Ｍａｔ３ｂ及びＭａｔ３ｃ、メモリセルマットＭａｔ４ａ、Ｍａｔ４ｂ及びＭａｔ４ｃ、のメモリセルマットから構成されている。
また、１次増幅回路群ＳＡ１ａ、ＳＡ１ｂ及びＳＡ１ｃから１次増幅回路列ＳＴ１が構成されており、同様に１次増幅回路列ＳＴ２、ＳＴ３、ＳＴ４、ＳＴ５が、ぞれぞれの１次増幅回路群ＳＡ２ａ、ＳＡ２ｂ及びＳＡ２ｃ、１次増幅回路群ＳＡ３ａ、ＳＡ３ｂ及びＳＡ３ｃ、１次増幅回路群ＳＡ４ａ、ＳＡ４ｂ及びＳＡ４ｃ、１次増幅回路群ＳＡ５ａ、ＳＡ５ｂ及びＳＡ５ｃ、から構成されている。
【００２２】
上記各メモリセルマット列が２つのグループＡ、Ｂに分割され、それぞれのグループ毎にメイン入出力線ＭＩＯ１，ＭＩＯ２、ＭＩＯ３及びＭＩＯ４の４本と、メイン入出力線ＭＩＯ５、ＭＩＯ６、ＭＩＯ７及びＭＩＯ８の４本とが配置され、グループＡ及びＢの合計したメイン入出力線ＭＩＯとしては８本が配置されている。
グループＡは、メモリセルマットＭａｔ１ａ及びＭａｔ１ｂのメモリセルにおけるメモリセルマットＭａｔ１ａ側の半分、メモリセルマットＭａｔ２ａ及びＭａｔ２ｂのメモリセルにおけるメモリセルマットＭａｔ２ａ側の半分、…、メモリセルマットＭａｔ４ａ及びＭａｔ４ｂのメモリセルにおけるメモリセルマットＭａｔ４ａ側の半分から構成されている。
グループＢは、メモリセルマットＭａｔ１ｃ及びＭａｔ１ｂのメモリセルにおけるメモリセルマットＭａｔ１ｃ側の半分、メモリセルマットＭａｔ２ｃ及びＭａｔ２ｂのメモリセルにおけるメモリセルマットＭａｔ２ｃ側の半分、…、メモリセルマットＭａｔ４ｃ及びＭａｔ４ｂのメモリセルにおけるメモリセルマットＭａｔ４ｃ側の半分から構成されている。
【００２３】
次に、ローカル入出力線の構成について詳細に説明する。各１次増幅回路列ＳＴｎ（ｎ＝１，２，３，４，５）には、グループＡ、Ｂにおいて、それぞれ３本のローカル入出力線ＬＩＯｎａ，ＬＩＯｎｂＬＩＯｎｇ（グループＡ、ｎ＝１，２，３，４，５）あるいはローカル入出力線ＬＩＯｎｃ，ＬＩＯｎｄ，ＬＩＯｎｈ（グループＢ、ｎ＝１，２，３，４，５）が図の縦方向に延在されている。
ここで、上記３本のローカル入出力線のうち、ローカル入出力線ＬＩＯｎａ、ＬＩＯｎｂ、あるいは、ローカル入出力線ＬＩＯｎｃ，ＬＩＯｎｄは、自身と同一の１次増幅回路列ＳＴｎ（ｎ＝１，２，３，４，５）に配置された１次増幅回路に接続されている。一方、ローカル入出力線のうち、ローカル入出力線ＬＩＯｎｇ、あるいは、ローカル入出力線ＬＩＯｎｈは、後述のＬＩＯバイパス配線から延在するローカル入出力線である。
このように、上記各ローカル入出力線（ＬＩＯ）は、自身が配置された１次増幅回路列（ＳＴ）の上下中央の１次増幅回路（ＳＡ）領域上、すなわち上述したメモリセルマット列のグループＡ及びグループＢに対応した領域毎にそれぞれ設けられて不連続となっている（上下に分割されている）。
グループＡにおいて、１次増幅回路列ＳＴ１にはローカル入出力線ＬＩＯ１ａ、ＬＩＯ１ｂ及びＬＩＯ１ｇが設けられ、１次増幅回路列ＳＴ２にはローカル入出力線ＬＩＯ２ａ、ＬＩＯ２ｂ及びＬＩＯ２ｇが設けられ、１次増幅回路列ＳＴ３にはローカル入出力線ＬＩＯ３ａ、ＬＩＯ３ｂ及びＬＩＯ３ｇが設けられ、１次増幅回路列ＳＴ４にはローカル入出力線ＬＩＯ４ａ、ＬＩＯ４ｂ及びＬＩＯ４ｇが設けられ、１次増幅回路列ＳＴ５にはローカル入出力線ＬＩＯ５ａ、ＬＩＯ５ｂ及びＬＩＯ５ｇが設けられている。
【００２４】
一方、グループＢにおいて、１次増幅回路列ＳＴ１にはローカル入出力線ＬＩＯ１ｃ、ＬＩＯ１ｄ及びＬＩＯ１ｈが設けられ、１次増幅回路列ＳＴ２にはローカル入出力線ＬＩＯ２ｃ、ＬＩＯ２ｄ及びＬＩＯ２ｈが設けられ、１次増幅回路列ＳＴ３にはローカル入出力線ＬＩＯ３ｃ、ＬＩＯ３ｄ及びＬＩＯ３ｈが設けられ、１次増幅回路列ＳＴ４にはローカル入出力線ＬＩＯ４ｃ、ＬＩＯ４ｄ及びＬＩＯ４ｈが設けられ、１次増幅回路列ＳＴ５にはローカル入出力線ＬＩＯ５ｃ、ＬＩＯ５ｄ及びＬＩＯ５ｈが設けられている。
上述したように、図１に示すように、各ローカル入出力線ＬＩＯを１次増幅回路列（ＳＴ）方向において、上下方向にグループＡ及びＢに分割することにより、従来の半導体記憶装置と比較して、１回のデータ入出力動作で使用可能なローカル入出力線ＬＩＯの本数を実質的に増加させることがきる。
また、上述した構成により、ローカル入出力線の長さはグループ間にて２つに分割されているため、Ｙスイッチの出力の付加容量が減少して、従来に比較して容量が小さくなり動作を高速化することができる。
【００２５】
また、各１次増幅回路列（ＳＴ）に配置されたローカル入出力線のうち、自身と同一の１次増幅回路列内に配置された１次増幅回路に接続されている２本のローカル入出力線（ＬＩＯ）において、予め設定された一方のローカル入出力線ＬＩＯは、ＬＩＯバイパス配線を介して、選択されたマット列に隣接する１次増幅回路列（ＳＴ）とは異なる１次増幅回路列（ＳＴ）中の２次増幅回路（ＤＡ／ＷＡ）に接続されている。
例えば、グループＡにおいて、ＬＩＯバイパス配線８−１ａによって、１次増幅回路列ＳＴ１におけるローカル入出力線ＬＩＯ１ｂと１次増幅回路列ＳＴ３のローカル入出力線ＬＩＯ３ｇとが接続されている。同様に、ＬＩＯバイパス配線８−２ａによって、１次増幅回路列ＳＴ２におけるローカル入出力線ＬＩＯ２ｂと１次増幅回路列ＳＴ４のローカル入出力線ＬＩＯ４ｇとが接続されている。また、ＬＩＯバイパス配線８−３ａによって、１次増幅回路列ＳＴ３におけるローカル入出力線ＬＩＯ３ａと１次増幅回路列ＳＴ１のローカル入出力線ＬＩＯ１ｇとが接続されている。また、ＬＩＯバイパス配線８−４ａによって、１次増幅回路列ＳＴ４におけるローカル入出力線ＬＩＯ４ａと１次増幅回路列ＳＴ２のローカル入出力線ＬＩＯ２ｇとが接続されている。
【００２６】
一方、グループＢにおいて、ＬＩＯバイパス配線８−１ｃによって、１次増幅回路列ＳＴ１におけるローカル入出力線ＬＩＯ１ｄと１次増幅回路列ＳＴ３のローカル入出力線ＬＩＯ３ｈとが接続されている。同様に、ＬＩＯバイパス配線８−２ｃによって、１次増幅回路列ＳＴ２におけるローカル入出力線ＬＩＯ２ｄと１次増幅回路列ＳＴ４のローカル入出力線ＬＩＯ４ｈとが接続されている。また、ＬＩＯバイパス配線８−３ｃによって、１次増幅回路列ＳＴ３におけるローカル入出力線ＬＩＯ３ｃと１次増幅回路列ＳＴ１のローカル入出力線ＬＩＯ１ｈとが接続されている。また、ＬＩＯバイパス配線８−４ｃによって、１次増幅回路列ＳＴ４におけるローカル入出力線ＬＩＯ４ｃと１次増幅回路列ＳＴ２のローカル入出力線ＬＩＯ２ｈとが接続されている。
また、グループＡ及びグループＢにおいても、上述した関係は一例であり、それぞれＬＩＯバイパス配線によって接続する上記１次増幅回路（ＳＡ）と２次増幅回路（ＤＡ／ＷＡ）とは、もっと離れた場所に位置する回路同士であっても良い。
【００２７】
上述したように、各２次増幅回路（ＤＡ／ＷＡ）には、２本のローカル入出力線（ＬＩＯ）、すなわち自身と同一列に配置された１次増幅回路（ＳＡ）からデータが出力されるローカル入出力線と、ＬＩＯバイパス配線を介して他の１次増幅回路列（ＳＴ）にある１次増幅回路（ＳＡ）からデータが出力されるローカル入出力線（ＬＩＯ）とが接続されている。
例えば、２次増幅回路ＤＡ／ＷＡ１には、自身と同一列に配置された１次増幅回路ＳＡ１ａに接続されたローカル入出力線ＬＩＯ１ａと、１次増幅回路ＳＡ３ａからローカル入出力線ＬＩＯ３ａ及びＬＩＯバイパス配線８−３ａを介してデータが入力されるローカル入出力線ＬＩＯ１ｇとが接続される。
ここで、ローカル入出力線ＬＩＯ１ｇ、ＬＩＯ２ｇ、ＬＩＯ３ｇ、ＬＩＯ４ｇ、ＬＩＯ１ｈ、ＬＩＯ２ｈ、ＬＩＯ３ｈ、ＬＩＯ４ｈは、それぞれＬＩＯバイパス配線から延在するローカル入出力線である。
【００２８】
ここで、ＬＩＯ切替回路６−１ａは、２次増幅回路ＤＡ／ＷＡ１の領域に設けられた回路であり、上記ローカル入出力線ＬＩＯ１ａとローカル入出力線ＬＩＯ１ｇとのいずれかを選択し、２次増幅回路ＤＡ／ＷＡ１において増幅されるデータを入力するローカル入出力線ＬＩＯを切り替える回路である。同様に、他の２次増幅回路ＤＡ／ＷＡ２、２次増幅回路ＤＡ／ＷＡ３、２次増幅回路ＤＡ／ＷＡ４、２次増幅回路ＤＡ／ＷＡ５、２次増幅回路ＤＡ／ＷＡ６、２次増幅回路ＤＡ／ＷＡ７、２次増幅回路ＤＡ／ＷＡ８の領域各々にも、それぞれＬＩＯ切替回路６−２ａ、ＬＩＯ切替回路６−３ａ、ＬＩＯ切替回路６−４ａ、ＬＩＯ切替回路６−１ｃ、ＬＩＯ切替回路６−２ｃ、ＬＩＯ切替回路６−３ｃ、ＬＩＯ切替回路６−４ｃが配置されている。
また、本実施例では、横方向に配列した１行のサブワードドライバ回路行（ＳＷＤ行）に対して、すなわちグループＡにメイン入出力線ＭＩＯ１〜ＭＩＯ４の４本が配置され、グループＢにメイン入出力線ＭＩＯ５〜ＭＩＯ８の４本が配置されている。
【００２９】
ここで、上記ＬＩＯバイパス配線それぞれは、他の１次増幅回路列（ＳＴ）の２次増幅回路（ＤＡ／ＷＡ）へ接続するローカル入出力線を、１次増幅回路列（ＳＴ）からメモリ領域上に引き出して延在させ、上記２次増幅回路（ＤＡ／ＷＡ）からも同様にローカル入出力線を引き出して延在させ、メモリ領域上を通過するように配線する。これにより、サブワードドライバ回路（ＳＷＤ）のレイアウト面積を増加させることなく上記ＬＩＯバイパス配線を配置することができる。
【００３０】
次に、図２を用いて、図１におけるＬＩＯ切替回路（６−１ａ〜６−４ｃ）について詳細に説明する。図２は、ＬＩＯ切替回路を有する２次増幅回路（ＤＡ／ＷＡ）の構成例を示す概念図である。以下、ＬＩＯ回路において一例として２次増幅回路ＤＡ／ＷＡ１のＬＩＯ切替回路６−１ａを説明するが、他のＬＩＯ切替回路６−２ａ〜６−４ｃの構成も接続されるローカル入出力線が異なるのみで、内部回路の構成は同様である。ここで、外部からの読み出し制御信号に基づくＤＡ制御信号が入力されると、データ読み出し回路ＤＡが活性化されてデータの読み出し処理が行われ、外部からの書き込み制御信号に基づくＷＡ制御信号が入力されると、データ書き込み回路ＷＡが活性化されてデータの書き込み処理が行われる。
ＬＩＯ切替回路６−１ａは、すでに述べたように、同一の２次増幅回路ＤＡ／ＷＡ１に接続された２本のローカル入出力線ＬＩＯ１ａ及びＬＩＯ１ｇのいずれか１本を選択し、２次増幅回路ＤＡ／ＷＡ１によって増幅されるデータを入力するローカル入出力線を切り替える回路である。
【００３１】
ここで、図２に示すように、ＬＩＯ切替回路６−１ａに、１次増幅回路列ＳＴ１の１次増幅回路群ＳＡ１ａ中の所定の１次増幅回路に接続されたローカル入出力線ＬＩＯ１ａＴ、ＬＩＯ１ａＢの２本と、１次増幅回路列ＳＴ２の１次増幅回路群ＳＡ３ａ中の所定の１次増幅回路からＬＩＯバイパス配線８−３ａを介してデータが入力されるローカル入出力線ＬＩＯ１ｇＴ、ＬＩＯ１ｇＢが入力されている。
ローカル入出力線ＬＩＯ１ｇＴ、ＬＩＯ１ｇＢ各々は、１次増幅回路群ＳＡ３ａのローカル入出力線ＬＩＯ３ａＴ、ＬＩＯ３ａＢそれぞれに対応している。また、ＬＩＯバイパス配線８−３ａも相補的な配線であるＬＩＯバイパス配線８−３ａＴ及び８−３ａＢから構成されている。ＬＩＯバイパス配線８−３ａＴ、８−３ａＢは、１次増幅回路群ＳＡ１ａのローカル入出力線ＬＩＯ１ｇＴ、ＬＩＯ１ｇＢそれぞれに対応している。
上記ローカル入出力線ＬＩＯ１ａＴ、ＬＩＯ１ａＢ各々は相補的な関係にあり、同様に、上記ローカル入出力線ＬＩＯ１ｇＴ、ＬＩＯ１ｇＢも相補的な関係にあり、上記ローカル入出力線ＬＩＯ３ｇＴ、ＬＩＯ３ｇＢ各々の相補的な関係にある。
【００３２】
図１においてローカル入出力線ＬＩＯ１ａ〜ＬＩＯ４ｈそれぞれを１本の配線で示しているが、図２において説明したように、各１次増幅回路（ＳＡ）からはそれぞれ相補関係にある２本のローカル入出力線が出力されている。
例えば、上述したように、図５のローカル入出力線ＬＩＯ１ａは、相補的な関係にあるローカル入出力線ＬＩＯ１ａＴ及びＬＩＯ１ａＢから構成されている。他のローカル入出力線ＬＩＯ１ｂ〜ＬＩＯ４ｈも同様に、相補的な２本のローカル入出力線から構成されている。
【００３３】
したがって、ＬＩＯバイパス配線それぞれも、２本の相補的な関係にある配線から構成されており、例えば、ＬＩＯバイパス配線８−３ａはＬＩＯバイパス配線８−３ａＴ及び８−３ａＢの相補的な配線にて構成されている。
また、ローカル入出力線ＬＩＯ３ａＴとローカル入出力線ＬＩＯ１ａＴとはＬＩＯバイパス配線８−３ａＴを介して接続され、ローカル入出力線ＬＩＯ３ａＢとローカル入出力線ＬＩＯ１ａＢとはＬＩＯバイパス配線８−３ａＢを介して接続されている。他のローカル入出力線とＬＩＯバイパス配線との接続関係も、ぞれぞれ相補的に対応する配線毎に接続される構成は同様である。
【００３４】
２次増幅回路ＤＡ／ＷＡ１は、データの読み出し及び書き込みの際に、メモリセルから読み出したデータの増幅あるいはメモリセルに書き込むデータ増幅を行う機能を有するデータ読み出し書き込み回路であり、ＬＩＯ切替回路６−１ａと、ＬＩＯプリチャージ回路１００と、データ読み出し回路１０１、データ書き込み回路１０２とを有している。
ＬＩＯプリチャージ回路１００は、ローカル入出力線ＬＩＯ１ａＴ及びＬＩＯ１ａＢをプリチャージする。また、ローカル入出力線ＬＩＯ３ａＴ及びＬＩＯ３ａＢのプリチャージ回路は２次増幅回路ＤＡ／ＷＡ３に設けられている。
【００３５】
上記ＬＩＯ切替回路６−１ａは、２つの切替スイッチ回路ＳＷＣＴ及びＳＷＣＢとを有している。
ここで、切替スイッチ回路ＳＷＣＴは、入力されるローカル入出力線ＬＩＯ１ａＴ及びＬＩＯ１ｇＴのデータのいずれを２次増幅回路ＤＡ／ＷＡ１に入力するか、すなわち接続させるかを選択する。
また、切替スイッチ回路ＳＷＣＢは、入力されるローカル入出力線ＬＩＯ１ａＢ及びＬＩＯ１ｇＢのデータのいずれを２次増幅回路ＤＡ／ＷＡ１に接続させるか、すなわち接続させるかを選択する。
【００３６】
上記切替スイッチ回路ＳＷＣＴは、ＭＯＳトランジスタのトランスファーゲートＴＧＴ１及びＴＧＴ２から構成されている。トランスファーゲートＴＧＴ１の一方の端子（例えばドレイン）にメモリセルマット列ＭＴ１のローカル入出力線ＬＩＯ１ａＴが接続され、トランスファーゲートＴＧＴ２の一方の端子（例えばドレイン）にメモリセルマット列ＭＴ３のローカル入出力線ＬＩＯ３ａＴが接続されている。また、トランスファーゲートＴＧＴ１及びＴＧＴ２の他方の端子同士（例えばソース）が接続され、データ読み出し回路１０１及びデータ書き込み回路１０２へ接続され、トランスファーゲートＴＧＴ１及びＴＧＴ２のいずれかの出力がデータ読み出し回路１０１及びデータ書き込み回路１０２へ出力される。上記組となっているトランスファーゲートＴＧＴ１及びＴＧＴ２は、相補的に動作するように構成されている。
【００３７】
上記切替スイッチ回路ＳＷＣＢは、ＭＯＳトランジスタのトランスファーゲートＴＧＢ１及びＴＧＢ２から構成されている。トランスファーゲートＴＧＢ１の一方の端子（例えばドレイン）にメモリセルマット列ＭＴ１のローカル入出力線ＬＩＯ１ａＢが接続され、トランスファーゲートＴＧＢ２の一方の端子（例えばドレイン）にメモリセルマット列ＭＴ３のローカル入出力線ＬＩＯ３ａＢが接続されている。また、トランスファーゲートＴＧＢ１及びＴＧＢ２の他方の端子同士（例えばソース）が接続され、データ読み出し回路１０１及びデータ書き込み回路１０２へ接続され、データ読み出し回路１０１及びデータ書き込み回路１０２へ接続され、トランスファーゲートＴＧＢ１及びＴＧＢ２のいずれかの出力がデータ読み出し回路１０１及びデータ書き込み回路１０２へ出力される。上記組となっているトランスファーゲートＴＧＢ１及びＴＧＢ２は、相補的に動作するように構成されている。
【００３８】
また、トランスファーゲートＴＧＴ１、ＴＧＴ２各々は、外部から入力されるアドレス信号におけるロウアドレス（Ｘアドレス信号）に基づいて生成される相補信号であるＬＩＯ切替信号によって制御される。すなわち、図示しない切替制御回路は、そのときのメモリセルマット列を選択するロウアドレスにより、上記ＬＩＯ制御信号を作成する。
例えば、上記切替制御回路は、メモリセルマット列ＭＴ１が選択されると、トランスファーゲートＴＧＴ１及びＴＧＢ１をオン状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２がオフ状態とするＬＩＯ切替信号を生成し、一方、メモリセルマット列ＭＴ３が選択されると、トランスファーゲートＴＧＴ１及びＴＧＢ１をオフ状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオン状態とするＬＩＯ切替信号を生成する。
従って、ＬＩＯ切替回路６は、外部から入力されるロウアドレスに応じて、同一の２次増幅回路（ＤＡ／ＷＡ）に接続された２本のローカル入出力線のうちいずれか１本を選択し、データ読み出し回路１０１またはデータ書き込み回路１０２によって増幅するデータの入力先を切り替える。
【００３９】
次に、図１を参照して、本実施形態における半導体記憶装置において、１回のデータ入出力動作における外部とのデータのアクセスについて、メモリセルから読み出したデータを、半導体記憶装置から出力する場合を例に説明する。
まず、外部から入力されたロウアドレスに基づいて、図示しないＸデコーダ（ＸＤＥＣ）によって、ローカル入出力線（ＬＩＯ）が延在する方向（縦方向）にメモリセルマットが配置して構成されたメモリセルマット列（ＭＴ）の複数の列における１つが活性状態となり、残りのメモリセルマット列は不活性状態となる。
【００４０】
例えば、図１におけるメモリセルマット列ＭＴ１が入力されたロウアドレスにより選択された場合を以下に説明する。
活性状態とされたメモリセルマット列ＭＴ１からは、該メモリセルマット列（ＭＴ）中のメモリセルと対応する１次増幅回路（ＳＡ）とを接続するビット線を介して、それぞれのメモリセルに保持されているデータが対応する１次増幅回路列ＳＴ１、ＳＴ２のそれぞれの１次増幅回路に出力され、１次増幅回路列ＳＴ１、ＳＴ２が活性化される。
この際、メモリセルマット列ＭＴ１の左右に接する両方の１次増幅回路列（ＳＴ）にデータが出力される。（ここまでは、従来例の図６の構成の半導体記憶装置の動作と同様である）。
【００４１】
次に、外部から入力されるカラムアドレスに基づいて、図中のＹデコーダ（ＹＤＥＣ）によって、図示しないＹスイッチをオンすることにより、カラムアドレスにて設定されたビット線からのデータが所定の１次増幅回路（ＳＡ）を介してローカル入出力線ＬＩＯに出力される。
本実施形態においては、メモリセルマット列ＭＴ１におけるメモリセルマットＭａｔ１ａ及びメモリセルマットＭａｔ１ｃから、各々４つのセルのデータ（計８個のメモリセルのデータ、すなわち８ビットのデータ）が、各々左右にそれぞて２ビットずつ出力される。
すなわち、メモリセルマットＭａｔ１ａから１次増幅回路列ＳＴ１の１次増幅回路群ＳＡ１ａ中の一次増幅回路に出力された２つのデータのうち、一方のデータがローカル入出力線ＬＩＯ１ａを介して、１次増幅回路列ＳＴ１における２次増幅回路ＤＡ／ＷＡ１に入力される。
そして、２次増幅回路ＤＡ／ＷＡ１において、すでに説明したＬＩＯ切替回路６−１ａにより選択されたローカル入出力線ＬＩＯ１ａから入力されるデータがデータ読み出し回路１０１により増幅され、メイン入出力線ＭＩＯ１を介し、半導体装置外部に出力する。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−１ａに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオン状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２がオフ状態とするＬＩＯ切替信号を生成する。
【００４２】
一方、メモリセルマットＭａｔ１ａから１次増幅回路列ＳＴ１における１次増幅回路群ＳＡ１ａ中の一次増幅回路に出力された２つのデータのうち、他方のデータが、ローカル入出力線ＬＩＯ１ｂからＬＩＯバイパス配線８−１ａ及びローカル入出力線ＬＩＯ３ｇを介して、１次増幅回路列ＳＴ３における２次増幅回路ＤＡ／ＷＡ３に入力される。
そして、２次増幅回路ＤＡ／ＷＡ３において、ＬＩＯ切替回路６−３ａにより選択されたローカル入出力線ＬＩＯ３ｇから入力されるデータがデータ読み出し回路１０１により増幅され、メイン入出力線ＭＩＯ３を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−３ａに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオフ状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオン状態とするＬＩＯ切替信号を生成する。
【００４３】
同様に、メモリセルマットＭａｔ１ａから１次増幅回路列ＳＴ２における１次増幅回路群ＳＡ２ａ中の一次増幅回路に出力された２つのデータのうち、一方のデータがローカル入出力線ＬＩＯ２ａを介して１次増幅回路列ＳＴ２における２次増幅回路ＤＡ／ＷＡ２に入力される。  
そして、２次増幅回路ＤＡ／ＷＡ２において、ＬＩＯ切替回路６−２ａにより選択されたローカル入出力線ＬＩＯ２ａを介して入力されるデータがデータ読み出し回路１０１により増幅され、メイン入出力線ＭＩＯ２を介して半導体装置外部に出力される。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−２ａに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオン状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオフ状態とするＬＩＯ切替信号を生成する。
【００４４】
一方、メモリセルマットＭａｔ１ａから１次増幅回路列ＳＴ２における１次増幅回路群ＳＡ２ａ中の一次増幅回路に出力された２つのデータのうち、他方のデータが、ローカル入出力線ＬＩＯ２ｂからＬＩＯバイパス配線８−２ａ及びローカル入出力線ＬＩＯ４ｇを介して、１次増幅回路列ＳＴ４における２次増幅回路ＤＡ／ＷＡ４に入力される。
そして、２次増幅回路ＤＡ／ＷＡ４において、すでに説明したＬＩＯ切替回路６−４ａにより選択され、データ読み出し回路１０１により選択されたローカル入出力線ＬＩＯ４ｇを介して入力されるデータを増幅し、メイン入出力線ＭＩＯ４を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−３ａに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオフ状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオン状態とするＬＩＯ切替信号を生成する。
【００４５】
また、メモリセルマットＭａｔ１ｃから１次増幅回路列ＳＴ１における１次増幅回路群ＳＡ１ｃ中の一次増幅回路に出力された２つのデータのうち、一方のデータがローカル入出力線ＬＩＯ１ｃを介して１次増幅回路列ＳＴ１における２次増幅回路ＤＡ／ＷＡ５に入力される。  
そして、２次増幅回路ＤＡ／ＷＡ５において、ＬＩＯ切替回路６−１ｃにより選択されたローカル入出力線ＬＩＯ１ｃを介して入力されるデータがデータ読み出し回路１０１により増幅され、メイン入出力線ＭＩＯ５を介して半導体装置外部に出力される。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−１ｃに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオン状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオフ状態とするＬＩＯ切替信号を生成する。
【００４６】
一方、メモリセルマットＭａｔ１ｃから１次増幅回路列ＳＴ１における１次増幅回路群ＳＡ１ｃ中の一次増幅回路に出力された２つのデータのうち、他方のデータが、ローカル入出力線ＬＩＯ１ｄからＬＩＯバイパス配線８−１ｃ及びローカル入出力線ＬＩＯ３ｈを介して、１次増幅回路列ＳＴ３における２次増幅回路ＤＡ／ＷＡ７に入力される。
そして、２次増幅回路ＤＡ／ＷＡ７において、ＬＩＯ切替回路６−３ｃにより選択され、データ読み出し回路１０１により選択されたローカル入出力線ＬＩＯ３ｈを介して入力されるデータを増幅し、メイン入出力線ＭＩＯ７を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−３ｃに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオフ状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオン状態とするＬＩＯ切替信号を生成する。
【００４７】
また、メモリセルマットＭａｔ１ｃから１次増幅回路列ＳＴ２における１次増幅回路群ＳＡ２ｃ中の一次増幅回路に出力された２つのデータのうち、一方のデータがローカル入出力線ＬＩＯ２ｃを介して１次増幅回路列ＳＴ２における２次増幅回路ＤＡ／ＷＡ６に入力される。  
そして、２次増幅回路ＤＡ／ＷＡ６において、ＬＩＯ切替回路６−２ｃにより選択されたローカル入出力線ＬＩＯ２ｃを介して入力されるデータがデータ読み出し回路１０１により増幅され、メイン入出力線ＭＩＯ６を介して半導体装置外部に出力される。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−２ｃに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオン状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオフ状態とするＬＩＯ切替信号を生成する。
【００４８】
一方、メモリセルマットＭａｔ１ｃから１次増幅回路列ＳＴ２における１次増幅回路群ＳＡ２ｃ中の一次増幅回路に出力された２つのデータのうち、他方のデータが、ローカル入出力線ＬＩＯ２ｄからＬＩＯバイパス配線８−２ｃ及びローカル入出力線ＬＩＯ４ｈを介して、１次増幅回路列ＳＴ４における２次増幅回路ＤＡ／ＷＡ８に入力される。
そして、２次増幅回路ＤＡ／ＷＡ８において、ＬＩＯ切替回路６−４ｃにより選択され、データ読み出し回路１０１により選択されたローカル入出力線ＬＩＯ４ｈを介して入力されるデータを増幅し、メイン入出力線ＭＩＯ８を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、ＬＩＯ切替回路６−４ｃに対して、メモリセルマット列ＭＴ１が選択されているため、トランスファーゲートＴＧＴ１及びＴＧＢ１をオフ状態とし、トランスファーゲートＴＧＴ２及びＴＧＢ２をオン状態とするＬＩＯ切替信号を生成する。
このように、本実施形態の半導体記憶装置は、１回のデータ出力動作で８ビットのデータを外部に出力することができる。
【００４９】
上述したように、本実施形態における半導体記憶装置においては、一回のデータ入出力動作において、同時に外部とやり取り（入出力処理）できるデータの数、つまり、メイン入出力線の本数が、各１次増幅回路列（ＳＴ）と同一列に配置された２次増幅回路（ＤＡ／ＷＡ）数の４倍に設定できる。
構成として、選択されたメモリセルマット列に隣接していない１次増幅回路列（ＳＴ）中に配置されているために、従来、非活性として用いていなかった２次増幅回路（ＤＡ／ＷＡ）を、活性化した１次増幅回路列（ＳＴ）からＬＩＯバイパス配線を用いてデータを入力することによって、非活性としていた２次増幅回路（ＤＡ／ＷＡ）を活性化させることにより実現している。
このような構成としたことにより、本実施形態は、同時に出力するデータ数を増加させる場合、従来のように、新たにメモリセルマトリックスの分割数を増やし、新たに２次増幅回路（ＤＡ／ＷＡ）を追加することなく、容易にメイン入出力線の本数を増加することが可能となる。
【００５０】
また、上述した第１の実施形態においては、Ｙデコーダによって、メモリセルマット列ＭＴ１におけるメモリセルマットＭａｔ１ａ及びメモリセルマットＭａｔ１ｃから、それぞれ４つのメモリセルのデータを出力する場合を例として説明したが、メモリセルマットＭａｔ１ｂにおけるメモリセルを選択することも可能である。
ただし、図１に示した半導体記憶装置においては、メモリセルマットＭａｔ１ｂにおけるメモリセルからデータを出力する場合、ローカル入出力線ＬＩＯ１ａ、ＬＩＯ１ｂまたはローカル入出力線ＬＩＯ１ｃ、ＬＩＯ１ｄが用いられることとなる。
この際、メモリセルマットＭａｔ１ｂにおけるメモリセルからのデータと、メモリセルマットＭａｔ１ａまたはＭａｔ１ｃにおけるメモリセルからのデータとが、ローカル入出力線上で衝突しないようにする必要がある。
【００５１】
このため、本実施形態においては、Ｙデコーダが、同一のローカル入出力線ＬＩＯにデータを出力するメモリセルを同時に選択することのないように、Ｙデコーダの動作に対し制限を加えられている。
すなわち、本実施形態においては、グループＡ及びＢに分割し、これに対応してローカル入出力線もグループＡ及びＢの間で分離している。
このため、ローカル入出力線ＬＩＯ１ａに対し、１次増幅回路群ＳＡ１ｂ中の所定の１次増幅回路を接続する場合、ローカル入出力線ＬＩＯ１ａに対し、１次増幅回路群ＳＡ１ａ中の所定の１次増幅回路が接続されていると、ローカル入出力線ＬＩＯ１ａにおいて２つのメモリセルからのデータが衝突することになる。
【００５２】
したがって、上記Ｙデコーダの制限として、グループＡ、Ｂの分割により、カラムアドレスの境界がある１次増幅回路群ＳＡ１ｂの出力を、グループＡ、Ｂの動作に対応してローカル入出力線ＬＩＯ１ａ、ＬＩＯ１ｂ、ＬＩＯ１ｃ及びＬＩＯ１ｄに対して出力させる必要がある。
このため、１次増幅回路群ＳＡ１ｂ内の１次増幅回路と各ローカル入出力線との接続を制御するＹスイッチにおいて、１次増幅回路群ＳＡ１ｂに対して、所定のカラムアドレスを用いて、１次増幅回路群ＳＡ１ｂの出力を１／２単位にて制御するように構成する。このとき、グループＡ及びＢに分割されたローカル入出力線ＬＩＯ１ａとＬＩＯ１ｃとの間、またローカル入出力線ＬＩＯ１ｂとＬＩＯ１ｄとにそれぞれ、１／２とした１次増幅回路群ＳＡ１ｂの出力信号が独立に出力されるように、Ｙスイッチも分割されたローカル入出力線に対応して動作するよう、所定のカラムアドレスでグループ分けして、それぞれのグループにＹスイッチを設けて、対応するローカル入出力線に出力する構成とする。他の、１次増幅回路群ＳＡ２ｂ、ＳＡ３ｂ、ＳＡ４ｂ、ＳＡ５ｂも同様である。
【００５３】
＜第２の実施形態＞
図３は本発明の第２の実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、図１に示す第１の実施形態による半導体記憶装置と同一の部分には同一の符号を付し、その説明を省略する。
図３に示すように、本実施形態においては、ＬＩＯバイパス配線８−１ａ及び８−２ａをメモリセル領域上で交差させ、同様に、ＬＩＯバイパス配線８−３ａ及び８−４ａをメモリセル領域上で交差させ、ＬＩＯバイパス配線８−１ｃ及び８−２ｃをメモリセル領域上で交差させ、ＬＩＯバイパス配線８−３ｃ及び８−４ｃをメモリセル領域上で交差させる。
このような構成とすることにより、第２の実施形態による半導体記憶装置は、第１の実施形態による半導体記憶装置の効果に加え、ＬＩＯバイパス配線に隣接して配線される他の信号線との配線間容量の影響の偏りを減少させ、各ＬＩＯバイパス配線間の容量を同様とする効果を有する。
【００５４】
＜第３の実施形態＞
図４は本発明の第２の実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、図１に示す第１の実施形態による半導体記憶装置と同一の部分には同一の符号を付し、その説明を省略する。
図４に示すように、本実施形態においては、Ｙデコーダ内にメモリセルマトリックス内の２次増幅回路（ＤＡ／ＷＡ）と同一構成の２次増幅回路（ＤＡ／ＷＡ）として、２次増幅回路ＤＡ／ＷＡ１１及びＤＡ／ＷＡ１２を配置している。
すなわち、メモリセル領域の端部に位置したメモリマット列ＭＴ４に隣接する１次増幅回路列ＳＴ４及びＳＴ５において、１次増幅回路列ＳＴ５とＬＩＯバイパス配線にて接続する異なる他の１次増幅回路列（ＳＴ）がメモリセルマトリックス上に存在していない。
【００５５】
ここで、ＬＩＯバイパス配線により接続する２次増幅回路（ＤＡ／ＷＡ）が存在しないメモリセルマット列ＳＴ５を救済するため、Ｙデコード（ＹＤＥＣ）内に１次増幅回路列ＳＴ５と組となる２次増幅回路ＤＡ／ＷＡ１１及びＤＡ／ＷＡ１２を形成している。１次増幅回路ＳＡ５ａのローカル入出力線ＬＩＯ５ｂと２次増幅回路ＤＡ／ＷＡ１１とのローカル入出力線ＬＩＯ６ｇとはＬＩＯバイパス配線８−５ａにより接続され、１次増幅回路ＳＡ５ｃのローカル入出力線ＬＩＯ５ｄと２次増幅回路ＤＡ／ＷＡ１２とのローカル入出力線ＬＩＯ６ｈとはＬＩＯバイパス配線８−５ｃにより接続されている。
また、２次増幅回路ＤＡ／ＷＡ１１、ＤＡ／ＷＡ１２は、常にローカル入出力線ＬＩＯ６ｇ、ローカル入出力線ＬＩＯ６ｈそれぞれからの入力を増幅する構成となっている。
このような構成とすることにより、第３の実施形態による半導体記憶装置は、第１の実施形態による半導体記憶装置の効果に加え、メモリセルマトリックス上にて隣接しない他の１次増幅回路列（ＳＴ）がなく、増加させた出力データを増幅するための２次増幅回路（ＤＡ／ＷＡ）が存在しないローカル入出力線（ＬＩＯ）についても、対応する２次増幅回路（ＤＡ／ＷＡ）を設定することが可能となる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態による半導体記憶装置のメモリセル領域を示すブロック図である。
【図２】図１におけるＬＩＯ切替回路の構成を説明する概念図である。
【図３】本発明の第２の実施形態による半導体記憶装置のメモリセル領域を示すブロック図である。
【図４】本発明の第３の実施形態による半導体記憶装置のメモリセル領域を示すブロック図である。
【図５】本発明の構成を適用する半導体記憶装置のメモリセル領域を示すブロック図である。
【図６】従来の半導体記憶装置のメモリセル領域を示すブロック図である。
【符号の説明】
【００５７】
１００…ＬＩＯプリチャージ回路
１０１…データ読み出し回路
１０２…データ書き込み回路
６−１ａ，６−１ｃ，６−２ａ，６−２ｃ，６−３ａ，６−３ｃ，６−４ａ，６−４ｃ，６−５ａ，６−５ｃ…ＬＩＯ切替回路
８−１ａ，８−２ａ，８−３ａ，８−４ａ，８−５ａ，８−１ｃ，８−２ｃ，８−３ｃ，８−４ｃ，８−５ｃ，８−３ａＴ，８−３ａＢ…ＬＩＯバイパス配線
ＤＡ／ＷＡ１，ＤＡ／ＷＡ２，ＤＡ／ＷＡ３，ＤＡ／ＷＡ４，ＤＡ／ＷＡ５，ＤＡ／ＷＡ６，ＤＡ／ＷＡ７，ＤＡ／ＷＡ８，ＤＡ／ＷＡ９，ＤＡ／ＷＡ１０…２次増幅回路
Ｍａｔ１ａ，Ｍａｔ１ｂ，Ｍａｔ１ｃ，Ｍａｔ２ａ，Ｍａｔ２ｂ，Ｍａｔ２ｃ，Ｍａｔ３ａ，Ｍａｔ３ｂ，Ｍａｔ３ｃ，Ｍａｔ４ａ，Ｍａｔ４ｂ，Ｍａｔ４ｃ…メモリセルマット
ＭＩＯ１，ＭＩＯ２，ＭＩＯ３，ＭＩＯ４，ＭＩＯ５，ＭＩＯ６，ＭＩＯ７，ＭＩＯ８，ＭＩＯ…メイン入出力線
ＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４…メモリセルマット列
ＬＩＯ１ａ，ＬＩＯ１ｂ，ＬＩＯ１ｃ，ＬＩＯ１ｄ，ＬＩＯ１ｇ，ＬＩＯ１ｈ，ＬＩＯ２ａ，ＬＩＯ２ｂ，ＬＩＯ２ｃ，ＬＩＯ２ｄ，ＬＩＯ２ｇ，ＬＩＯ２ｈ，ＬＩＯ３ａ，ＬＩＯ３ｂ，ＬＩＯ３ｃ，ＬＩＯ３ｄ，ＬＩＯ３ｇ，ＬＩＯ３ｈ，ＬＩＯ４ａ，ＬＩＯ４ｂ，ＬＩＯ４ｃ，ＬＩＯ４ｄ，ＬＩＯ４ｇ，ＬＩＯ４ｈ，ＬＩＯ５ａ，ＬＩＯ５ｂ，ＬＩＯ５ｃ，ＬＩＯ５ｄ，ＬＩＯ５ｇ，ＬＩＯ５ｈ，ＬＩＯ６ｇ，ＬＩＯ６ｈ，ＬＩＯ１ａＴ，ＬＩＯ１ａＢ，ＬＩＯ２ａＴ，ＬＩＯ２ａＢ，ＬＩＯ３ａＴ，ＬＩＯ３ａＢ，ＬＩＯ１ｇＴ，ＬＩＯ１ｇＢ，ＬＩＯ３ｇＴ，ＬＩＯ３ｇＢ、ＬＩＯ…ローカル入出力線
ＳＡ１ａ，ＳＡ１ｂ，ＳＡ１ｃ，ＳＡ２ａ，ＳＡ２ｂ，ＳＡ２ｃ，ＳＡ３ａ，ＳＡ３ｂ，ＳＡ３ｃ，ＳＡ４ａ，ＳＡ４ｂ，ＳＡ４ｃ，ＳＡ５ａ，ＳＡ５ｂ，ＳＡ５ｃ…１次増幅回路群
ＳＴ１、ＳＴ２，ＳＴ３，ＳＴ４，ＳＴ５…１次増幅回路列
ＳＷＤ…サブワードドライバ回路
ＳＷＣＢ，ＳＷＣＴ…切替スイッチ回路
ＴＧＴ１，ＴＧＴ２，ＴＧＢ１，ＴＧＢ２…トランスファーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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