(57)【要約】【課題】高アスペクト比を有する多結晶シリコン膜のエッチング加工において、加工性の向上を図る。【解決手段】シリコン基板１の上面にゲート絶縁膜４が形成され、その上面に多結晶シリコン膜５、７、電極間絶縁膜６などからなるゲート電極の積層膜からなる加工対象膜が形成されている。この上面に、ハードマスクとして機能するシリコン窒化膜８、酸化アルミニウム膜９が積層される。従来相当のシリコン窒化膜１０が単層の構成のハードマスクに比べ、ハードマスクを薄くすることができる。これによって、リソグラフィのパターン幅Ａに対して最終加工幅Ｃ１はＣ２に対して小さくすることができ、加工変換差を小さくすることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜および多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の上面にアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｙ）のいずれかからなるエッチング加工膜を形成する工程と、
前記エッチング加工膜を所定形状にパターンニングしてハードマスクを形成する工程と、
前記ハードマスクを用いて前記多結晶シリコン膜を選択的にエッチング加工する工程とを順次実行することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に絶縁膜、第１の多結晶シリコン膜、電極間絶縁膜および第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜の上面にアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｙ）のいずれかからなるエッチング加工膜を形成する工程と、
前記エッチング加工膜を所定形状にパターンニングしてハードマスクを形成する工程と、
前記ハードマスクを用いて前記第２の多結晶シリコン膜、前記電極間絶縁膜および前記第１の多結晶シリコン膜を選択的にエッチング加工する工程とを順次実行することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記エッチング加工膜は、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｙ）の中から複数種類の膜を含む膜として形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記エッチング加工用膜は、下層にシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン炭化膜（ＳｉＣ）のうちの少なくとも一つの膜を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に絶縁膜を介して形成された多結晶シリコン膜を主体とした膜のエッチング処理を含んだ半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法において、半導体基板上に成膜された多結晶シリコン膜をエッチング加工する場合には、従来より、たとえば特許文献１に示されるような方法が用いられている。この方法では、加工対象となる多結晶シリコン膜の上に加工用の膜としてシリコン酸化膜やシリコン窒化膜などを成膜しておき、これをハードマスクとして用いる。
【０００３】
しかしながら、デバイスの微細化に伴って同じ膜厚の多結晶シリコン膜でもパターン幅が狭くなるので、エッチング加工におけるアスペクト比が高くなってきており、加工形状の制御が困難となってきている。
【０００４】
特に、不揮発性の半導体記憶装置のように高アスペクト比が要求される構造や、パターンの疎な部分と密な部分との両方を持ち合わせるもののゲート電極を有する構成における多結晶シリコン膜の加工においては、制御ゲート、浮遊ゲートの両電極を加工するのに必要なハードマスク膜厚を確保すると、ハードマスク加工時に発生する加工変換差とゲート電極の多結晶シリコン膜の加工時に発生する加工変換差とによって、疎パターン部と密パターン部との間での加工変換差も増大してしまう。
【０００５】
つまり、実際のエッチング加工では、マスクパターンの幅寸法に対して垂直にエッチングが進行するのではなく、掘り下げるに従って溝の幅が狭くなる傾向にあり、このため、エッチングの最下端部ではパターン幅との差が大きくなる。この加工時の幅寸法の差が加工変換差である。したがって、アスペクト比の高いエッチング加工を行う場合ほど、この加工変換差が大きくなる傾向にある。
【０００６】
このため、疎パターン部の寸法や形状の制御を行うと、密パターン部での多結晶シリコン膜のサイドエッチの発生等の形状悪化が発生してしまい、逆に、密パターン部の寸法や形状の制御を行うと、疎パターン部での加工変換差が増大してしまうことになり、疎パターン部および密パターン部での制御の両立が困難となってきている。
【特許文献１】特開２００７−１８４４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高アスペクト比を有する多結晶シリコン膜のエッチング加工において、加工性の向上を図ることができるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法の一態様によれば、半導体基板上にゲート絶縁膜および多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の上面にアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｙ）のいずれかからなるエッチング加工膜を形成する工程と、前記エッチング加工膜を所定形状にパターンニングしてハードマスクを形成する工程と、前記ハードマスクを用いて前記多結晶シリコン膜を選択的にエッチング加工する工程とを順次実行するところに特徴を有する。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法によれば、高アスペクト比を有する多結晶シリコン膜のエッチング加工において、加工性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕを有し、このＮＡＮＤセルユニットＳｕが行列状に配置形成されるた構成である。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共有する構成である。
【００１３】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図２（ｂ）は周辺回路部の高電圧トランジスタもしくは低電圧トランジスタを示す平面図である。図２（ａ）において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）法により形成された素子分離絶縁膜２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２（ａ）中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２（ａ）中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
図２（ｂ）において、周辺回路部に形成されるトランジスタＴｒＰは、シリコン基板１に素子分離絶縁膜２を矩形状に活性領域３ａを残すように形成した部分に設けられている。活性領域３ａには、これを横切るようにゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。ソース／ドレイン領域１ｃおよびゲート電極ＰＧにはコンタクトプラグＣＰが形成されている。
【００１６】
図３（ａ）、（ｂ）は、それぞれ図２（ａ）中の切断線Ａ−Ａ、図２（ｂ）中の切断線Ｂ−Ｂで示す部分の断面図である。すなわち、活性領域３におけるゲート電極ＭＧ部分を中心として示した最もパターン間隔の狭いメモリセル領域のメモリセルトランジスタＴｒｍおよびパターン間隔が広い周辺回路部のトランジスタＴｒＰの製造工程の途中の段階の模式的な断面図であり、ゲート電極ＭＧおよびＰＧの形成工程の一段階を示すものである。
【００１７】
この図３（ａ）、（ｂ）において、シリコン基板１上にゲート絶縁膜としてのトンネル絶縁膜４を介して形成されたゲート電極ＭＧおよびＰＧは、浮遊ゲート電極用の導電層である多結晶シリコン膜５、ＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電体（high-k材料）膜などからなる電極間絶縁膜６、制御ゲート電極用の導電層である多結晶シリコン膜７が積層された構成となっており、この上部にハードマスクとなるエッチング加工膜としてのシリコン窒化膜８および酸化アルミニウム（ＡｌＯｘ：ｘはＡｌに対する組成比）膜９が積層形成されている。シリコン窒化膜８に代えて、ＢＳＧ（boron silicate glass）膜、ＴＥＯＳ（tetraethyl orthosilicate）膜などを用いることができる。また、アルミナ膜９に代えて、アルミニウム（Ａｌ）膜、アルミナ（Ａｌ２Ｏ３）膜、ハフニウム（Ｈｆ）膜、酸化ハフニウム（ＨｆＯｙ：ｙはＨｆに対する組成比）膜などを単膜あるいは複合膜として用いることができる。
【００１８】
なお、図３（ｂ）に示しているように、ゲート電極ＰＧの電極間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。また、周辺回路部のトランジスタＴｒＰでは、メモリセルトランジスタＴｒｍのゲート絶縁膜４に対して、異なる膜厚のゲート絶縁膜４ａが形成されることがある。例えば高電圧トランジスタでは厚い膜厚のゲート絶縁膜が形成され、低電圧トランジスタではメモリセルトランジスタと同等もしくは薄い膜厚のゲート絶縁膜が形成される。
【００１９】
上記構成において、エッチング加工膜として用いられているシリコン窒化膜８および酸化アルミニウム膜９は、多結晶シリコン膜７、電極間絶縁膜６および多結晶シリコン膜５を、図示のようにエッチングするのに必要な膜厚を設定する必要がある。この場合、従来のように、たとえばエッチング加工膜としてシリコン窒化膜１０のみを用いた場合では、上記したシリコン窒化膜８の膜厚Ｄａと酸化アルミニウム膜９の膜厚Ｄｂとの合計の膜厚Ｄｓよりも厚い膜厚Ｄｐを必要としている。この点、酸化アルミニウム膜９を用いる場合には、多結晶シリコン膜７や５に対してエッチングの選択比を高く取ることができるので、全体としてハードマスクの膜厚を薄くすることができる。
【００２０】
このため、メモリセルトランジスタを例に示した図４（ａ）、（ｂ）に示すような加工変換差Ｓが発生する。すなわち、図４（ａ）には、本実施形態におけるエッチング加工膜の構成を示し、図４（ｂ）には、従来構成のエッチング加工膜を対比して示している。ここで、まず加工変換差Ｓについて説明する。本実施形態でいうところの加工変換誤差Ｓは、たとえばリソグラフィ処理におけるマスクパターンの幅寸法Ａに対して、実際にエッチング加工されたパターンの底面でのパターン幅寸法Ｃ（図中ではＣ１あるいはＣ２）との差の値としている。つまり、
加工変換誤差Ｓ＝Ｃ−Ａ
となる。なお、この場合において、加工対象となる多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７の全体の膜厚Ｄｏは、図４（ａ）、（ｂ）で同じであるとする。
【００２１】
本実施形態に対応する図４（ａ）のものでは、ハードマスクにパターンニングしたエッチング加工膜のシリコン窒化膜８および酸化アルミニウム膜９の合計の膜厚Ｄｓ（＝Ｄａ＋Ｄｂ）に対して、従来相当の図４（ｂ）のものではシリコン窒化膜１０の膜厚Ｄｐが必要であり、これらの間には、
Ｄｓ＜Ｄｐ
の関係がある。
【００２２】
同じ条件でＲＩＥ（reactive ion etching）法によりエッチング加工を行うとすると、エッチングの進行に伴う側壁の傾斜の発生の仕方が同じである場合に、本実施形態のものでは、ハードマスクの下端面の幅寸法はＢ１となり、従来相当のものではＢ２となる。この場合には、膜厚つまり高さが高い分だけ、従来相当のものが幅寸法Ｂ２が大きくなる（Ｂ１＜Ｂ２）。
【００２３】
したがって、このようにして形成されたハードマスクを用いた場合に、同じくＲＩＥ法によるエッチング加工を進めて、多結晶シリコン膜７、電極間絶縁膜６、多結晶シリコン膜５を順次エッチングすると、膜厚Ｄｏ分だけ掘り下げることになり、多結晶シリコン膜５の下端面の幅寸法は、それぞれＣ１、Ｃ２となる。この場合、上述のように従来相当のものの幅寸法Ｂ２がＢ１よりも大きいので、最終的な加工変換による幅寸法の関係は、
Ｃ１＜Ｃ２
という関係となる。
【００２４】
つまり、本実施形態の加工変換差Ｓ１と従来相当のものの加工変換差Ｓ２とでは、次のような値となる。
Ｓ１＝Ｃ１−Ａ
Ｓ２＝Ｃ２−Ａ
Ｓ１＜Ｓ２
したがって、本実施形態のシリコン窒化膜８および酸化アルミニウム膜９を用いたハードマスクの膜厚Ｄｓが従来相当のシリコン窒化膜１０の膜厚Ｄｐよりも薄い分だけ加工変換差Ｓ１も小さくなり、良好な加工を行うことができるようになる。
【００２５】
次に、上記した構成の製造工程の一例について図５〜図８を参照して説明する。
まず、図５に示すように、シリコン基板１上にゲート電極ＭＧ、ＰＧを形成するための各層を積層する。まず、シリコン基板１の表面上の全域にゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えば熱酸化法により成膜するシリコン酸化膜でその膜厚は必要な耐圧を確保できる程度に設定されている。メモリセル領域では例えば８ｎｍ程度の膜厚で形成し、周辺回路領域ではトランジスタＴｒＰの耐圧に応じて、８ｎｍ程度の膜厚のものと３５ｎｍ程度の膜厚のものとを作り分ける。なお、ゲート絶縁膜４は、シリコン窒化膜、オキシナイトライド膜等の単層膜、またはシリコン酸化膜、オキシナイトライド膜の少なくともいずれかを組み合わせた複合膜を使用することもできる。
【００２６】
次に、ゲート絶縁膜４の表面上の全域に浮遊ゲート電極膜となる多結晶シリコン膜５をＣＶＤ（chemical vapor deposition）法により膜厚９５ｎｍで、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加して成膜する。
【００２７】
その後、多結晶シリコン膜５上に電極間絶縁膜６をＣＶＤ法により膜厚１６ｎｍで成膜する。前述のように、電極間絶縁膜６は、ＯＮＯ膜、ＮＯＮＯＮ膜あるいは高誘電率材料（high-k）の膜が用いられている。この電極間絶縁膜６には、メモリセル領域の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧ、周辺回路部のトランジスタＴｒＰになる領域の一部の電極間絶縁膜６を除去して開口部６ａを設け、この開口部６ａを介して浮遊ゲート電極膜と制御ゲート電極膜との各多結晶シリコン膜５および７が電気的に接続されるようにする。
【００２８】
次に、電極間絶縁膜６の表面全域に制御ゲート電極膜用の多結晶シリコン膜７を膜厚１６５ｎｍで、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加して成膜する。その後、例えばＣＶＤ法により多結晶シリコン膜７上に、ハードマスクとなるエッチング加工用膜としてシリコン窒化膜８および酸化アルミニウム（ＡｌＯｘ；例えばアルミナ（Ａｌ２Ｏ３））膜９を成膜し、図５に示す状態を得る。この場合、エッチング加工用膜としては、シリコン窒化膜８に代えて、ＢＳＧ膜、ＴＥＯＳ膜などを用いることもできる。また、酸化アルミニウム膜９に代えて、例えばアルミニウム（Ａｌ）膜、ハフニウム（Ｈｆ）膜、酸化ハフニウム（ＨｆＯｙ）膜等を用いることもできる。
【００２９】
次に、図６に示すように、リソグラフィ処理により、酸化アルミニウム膜９をエッチング加工してハードマスク９ａおよび９ｂを形成する。ここでは、酸化アルミニウム膜９の上に、レジストパターン（図示せず）を形成し、それをマスクとして酸化アルミニウム膜９をＲＩＥ法により塩素（Ｃｌ）含有ガスを用いてドライエッチングし、メモリセルトランジスタ用のハードマスク９ａ、周辺回路部のトランジスタ用のハードマスク９ｂおよび図示しないトランジスタのハードマスクを形成する。この後、レジストパターンを剥離する。続いて、上記のようにして形成されたハードマスク９ａ、９ｂをマスクとして、シリコン窒化膜８をフルオロメタン系（ＣＨｘＦｙ）ガスを含有したガスを用いてドライエッチング法を用いて加工する。これにより、ハードマスク８ａ、８ｂが形成される。
【００３０】
続いて、図７に示すように、ハードマスク９ａ、８ａ、および９ｂ、８ｂをマスクとして、制御ゲート電極の多結晶シリコン膜７をドライエッチングにより加工する。ここでエッチングに用いるガスは、臭化水素（ＨＢｒ）をメインガスとしてこれにフルオロメタン系（ＣＨｘＦｙ）ガスもしくは塩素（Ｃｌ２）ガスを混合したガスを用いている。
【００３１】
次に、図８に示すように、電極間絶縁膜６をフッ素（Ｆ）含有ガスでドライエッチング法を用いて加工する。電極間絶縁膜６の加工が終了すると、再び、多結晶シリコン膜７のエッチング条件を用いて多結晶シリコン膜５のエッチング加工を継続する。多結晶シリコン膜５が所定の膜厚まで加工できたら、例えば臭化水素（ＨＢｒ）ガスと酸素（Ｏ２）ガス、窒素（Ｎ２）ガスの混合ガスを用いて多結晶シリコン膜５のエッチング残渣を除去する。これにより、図３に示した状態の加工をすることができる。
【００３２】
この後、ゲート電極Ｇを形成するための加工工程、拡散領域の形成工程、配線工程などを経てＮＡＮＤ型フラッシュメモリ装置が形成される。
上記の製造工程の場合において、ハードマスクとして用いるシリコン窒化膜８や酸化アルミニウム膜９の膜厚について簡単に説明する。すなわち、一例を挙げると、アスペクト比が５程度までの設計デザインにおけるゲート電極の加工を行なう上記したような工程の場合に、従来相当のシリコン窒化膜１０単層でのハードマスクを使用した場合（図４（ｂ）参照）、２００ｎｍ以上の膜厚のシリコン窒化膜１０が必要になる。
【００３３】
一方、本実施形態の膜構成を用いると、酸化アルミニウム膜９としてアルミナ膜を用いた場合で、例えば膜厚６０ｎｍ程度のハードマスクを用いることで多結晶シリコン膜７のエッチング加工が可能となる。また、従来相当のシリコン窒化膜１０のハードマスク膜厚が２００ｎｍ時のパターンが疎となる部分の加工変換差Ｓが１００ｎｍ程度であるのに対し、本実施形態を用いた場合にアルミナ膜のハードマスク膜厚が６０ｎｍとしたときのパターンが疎となる部分の加工変換差Ｓが４５ｎｍ程度まで低減することが可能となる。
【００３４】
以上の結果から、本実施形態によれば、酸化アルミニウム膜９、シリコン窒化膜８のエッチング加工用膜を用いることで、多結晶シリコン膜７、５のエッチング加工時のハードマスク膜厚の薄膜化が可能となり、加工変換差Ｓのパターンの疎密の領域に依存した差を小さくすることが可能となる。
特に、密パターン部分のアスペクト比が５以上の場合に、形状の疎密差に起因したエッチング差が発生するのを抑制することができ、ゲート電極膜の加工性の向上を図ることができる。
【００３５】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ゲート絶縁膜４として、シリコン酸化膜以外にも、シリコン窒化膜、オキシナイトライド膜等の単層膜、またはシリコン酸化膜、オキシナイトライド膜の少なくともいずれかを組み合わせた複合膜を使用することができる。
【００３６】
加工対象となる膜は、多結晶シリコン膜の単体膜でも良いし、他の絶縁膜などが介在される構成であっても良い。
エッチング加工膜として、酸化アルミニウム膜９とシリコン窒化膜８との積層膜を用いる場合で説明したが、酸化アルミニウム膜９のみを用いることもできる。さらに、他のエッチング加工膜を積層した膜構成とすることもできる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部および周辺回路のトランジスタのレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図
【図４】加工工程差を説明するための図
【図５】製造工程の一段階における模式的な断面図（その１）
【図６】製造工程の一段階における模式的な断面図（その２）
【図７】製造工程の一段階における模式的な断面図（その３）
【図８】製造工程の一段階における模式的な断面図（その４）
【符号の説明】
【００３８】
図面中、１はシリコン基板（半導体基板）、４、４ａはゲート絶縁膜、５は多結晶シリコン膜、６は電極間絶縁膜、７は多結晶シリコン膜、８はシリコン窒化膜（エッチング加工用膜）、９は酸化アルミニウム膜（エッチング加工用膜）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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