(57)【要約】      （修正有）【課題】挿入損失が小さく、かつ伝送路等に起因する波形劣化をも補正することができる波形補正回路を提供する。【解決手段】２つのインダクタ素子３１，３２を直列接続し、この直列回路に並列にコンデンサ３３を接続すると共に、２つのインダクタ素子の接続点に容量成分を接続するようにした。また、インダクタ素子とコンデンサの値を、伝送路１１とインピーダンス整合が取れるように選択した。インピーダンス整合が取れているので挿入損失が小さくなり、かつ波形補正回路３０のオーバーシュート特性を利用して、波形劣化を補正する。【選択図】図１
2010278513.tif 000002
【特許請求の範囲】
【請求項１】
パルス信号を伝送する伝送路、およびパルス信号が伝搬する経路に接続された容量成分に起因するパルス信号の波形変化を補正する波形補正回路であって、
その中点端子が前記容量成分に接続され、入力されたパルス信号の立ち上がりおよび立ち下がりでオーバーシュート特性を有するブリッジＴ形フィルタ構成を有することを特徴とする波形補正回路。
【請求項２】
パルス信号を伝送する伝送路、およびパルス信号が伝搬する経路に接続された容量成分に起因するパルス信号の波形変化を補正する波形補正回路であって、
直列接続され、その接続点に前記容量成分が接続される第１および第２のインダクタ素子と、
前記第１および第２のインダクタ素子の直列回路に並列に接続されるコンデンサと、
を具備したことを特徴とする波形補正回路。
【請求項３】
前記第１、第２のインダクタ素子のインダクタンスを、下記（Ａ）式で計算されるインダクタンスＬの０．５乃至２倍とし、
前記コンデンサの容量を、下記（Ｂ）式で計算される容量Ｃの０．５乃至２倍とし、
たことを特徴とする請求項２記載の波形補正回路。
インダクタンスＬ＝Ｚｏ２×Ｃｐ／２  ・・・・・  （Ａ）
容量Ｃ＝Ｃｐ／４  ・・・・・・・・・・・・・・  （Ｂ）
但し、Ｚｏ：前記伝送路の特性インピーダンス
Ｃｐ：前記容量成分の容量値
【請求項４】
前記コンデンサに直列に接続された抵抗を具備したことを特徴とする請求項２若しくは請求項３に記載の波形補正回路。
【請求項５】
前記コンデンサは、容量値を可変できる可変容量ダイオードであることを特徴とする請求項２乃至請求項４いずれかに記載の波形補正回路。
【請求項６】
被試験半導体に信号を印加し、この被試験半導体の出力信号に基づいてその良否を判定する半導体試験装置において、
前記被試験半導体に印加するパルス信号を出力するドライバと、
前記パルス信号を前記被試験半導体に伝送する伝送路と、
前記パルス信号の伝搬経路に配置される、請求項１乃至請求項５いずれかに記載の波形補正回路と、
を具備したことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧＨｚ以上の高速信号の伝送において、シャント側にある素子の容量成分に起因する波形の劣化を補正する波形補正回路に関し、特に半導体試験装置に用いて好適な波形補正回路に関するものである。
【背景技術】
【０００２】
図１１に、半導体試験装置における被試験半導体に信号を印加する回路の構成を示す。図１１において、ドライバ１０の出力は伝送路１１を介して被試験半導体１２に印加される。この被試験半導体１２の信号は逆の経路を通ってコンパレータ１３に入力されパスフェイルが判定される。
【０００３】
伝送路１１は、ドライバ１０が搭載されているロードボードやピンエレクトロニクス内の配線、ピンエレクトロニクスと被試験半導体１２間の高周波同軸ケーブル、コネクタ等を表している。また、ＥＳＤ(Electrostatic Discharge)保護ダイオードやレベルリミッタダイオード等も接続されているが、記載を省略している。
【０００４】
被試験半導体１２にはまたＤＣソースユニット１７から直流信号が印加される。リレー１４〜１６は、ドライバ１０の出力とＤＣソースユニット１７の出力を切り替えるために用いられる。被試験半導体１２にドライバ１０の出力を印加するときは、リレー１４および１５をオンにしてリレー１６をオフにする。ＤＣソースユニット１７の出力を印加するときは、リレー１５および１６をオンにしてリレー１４をオフにする。
【０００５】
伝送路１１は損失を有する。リレー１６がオフになると、その容量成分および伝送路１１の損失のために被試験半導体１２に印加する信号の波形が劣化する。そのため、波形補正回路１８を挿入して、信号の劣化を補正する。波形補正回路１８は、２つのインダクタ素子１８ａ、１８ｂが直列接続された構成を有し、これらのインダクタ素子１８ａ、１８ｂの接続点はリレー１６に接続される。
【０００６】
図１１（Ｂ）に、リレー１６がオフのときの等価回路を示す。なお、図１１（Ａ）と同じ要素には同一符号を付し、説明を省略する。１９はリレー１６の容量成分である。
【０００７】
この図からわかるように、波形補正回路１８と容量成分１９で３次のローパスフィルタを構成している。ドライバ１０の出力信号の周波数成分がこの３次ローパスフィルタの帯域内になるようにインダクタ素子１８ａ、１８ｂの値を選択することにより、振幅特性を改善することができる。
【０００８】
図１２は、波形補正回路１８の効果を示す特性図であり、横軸は周波数、縦軸は挿入損失である。２０は波形補正回路１８を用いない場合、２１は用いた場合の特性である。なお、インダクタ素子１８ａ、１８ｂと容量成分１９で構成される３次ローパスフィルタの折れ点周波数が２ＧＨｚになるように、インダクタ素子１８ａ、１８ｂの値を選定した。
【０００９】
図１２の２ＧＨｚ以下の特性（丸枠２３内の部分）からわかるように、波形補正回路１８を用いると、用いない場合よりも挿入損失が小さくなり、特性が改善されることがわかる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２９４０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、このような波形補正回路には次のような課題があった。波形補正回路１８は３次ローパスフィルタの特性を有するので、周波数が高くなると、波形補正回路１８がない場合よりも急激に挿入損失が増大する。図１２の２ＧＨｚ以上の特性から明らかなように、波形補正回路１８を用いると、３次ローパスフィルタの折れ点周波数（２ＧＨｚ）以上の帯域で挿入損失が大きくなってしまうという課題があった。
【００１２】
また、波形補正回路１８を用いても、伝送路１１の特性は補正することができない。そのため、伝送路１１に起因する伝送特性の劣化はそのまま残ってしまうという課題もあった。
【００１３】
本発明の目的は、容量成分と伝送路の両方の特性を補正して、良好な信号波形伝送特性を確保することができる波形補正回路およびそれを用いた半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パルス信号を伝送する伝送路、およびパルス信号が伝搬する経路に接続された容量成分に起因するパルス信号の波形変化を補正する波形補正回路であって、
その中点端子が前記容量成分に接続され、入力されたパルス信号の立ち上がりおよび立ち下がりでオーバーシュート特性を有するブリッジＴ形フィルタの構成を有したものである。伝送路および容量成分による波形の劣化を補正できる。
【００１５】
請求項２記載の発明は、
パルス信号を伝送する伝送路、およびパルス信号が伝搬する経路に接続された容量成分に起因するパルス信号の波形変化を補正する波形補正回路であって、
直列接続され、その接続点に前記容量成分が接続される第１および第２のインダクタ素子と、
前記第１および第２のインダクタ素子の直列回路に並列に接続されるコンデンサと、
を具備したものである。伝送路および容量成分による波形の劣化を補正できる。
【００１６】
請求項３記載の発明は、請求項２に記載の発明において、
前記第１、第２のインダクタ素子のインダクタンスを、下記（Ａ）式で計算されるインダクタンスＬの０．５乃至２倍とし、
前記コンデンサの容量を、下記（Ｂ）式で計算される容量Ｃの０．５乃至２倍としたものである。伝送路および容量成分による波形の劣化を補正できる。
インダクタンスＬ＝Ｚｏ２×Ｃｐ／２  ・・・・・  （Ａ）
容量Ｃ＝Ｃｐ／４  ・・・・・・・・・・・・・  （Ｂ）
但し、Ｚｏ：前記伝送路の特性インピーダンス
Ｃｐ：前記容量成分の容量値
【００１７】
請求項４記載の発明は、請求項２若しくは請求項３に記載の発明において、
前記コンデンサに直列に抵抗を接続したものである。リンギングを軽減できる。
【００１８】
請求項５記載の発明は、請求項２乃至請求項４いずれかに記載の発明において、
前記コンデンサとして、容量値を可変できる可変容量ダイオードを用いたものである。オーバーシュート特性をダイナミックに変更できる。
【００１９】
請求項６記載の発明は、
被試験半導体に信号を印加し、この被試験半導体の出力信号に基づいてその良否を判定する半導体試験装置において、
前記被試験半導体に印加するパルス信号を出力するドライバと、
前記パルス信号を前記被試験半導体に伝送する伝送路と、
前記パルス信号の伝搬経路に配置される、請求項１乃至請求項５いずれかに記載の波形補正回路と、
を具備したものである。被試験半導体に正確な信号を印加できる。
【発明の効果】
【００２０】
本発明によれば以下のような効果がある。
請求項１、２、３、４、５、６の発明によれば、入力されるパルス信号の立ち上がり、立ち下がりでオーバーシュート特性があり、ブリッジＴ形フィルタの回路構成を有する波形補正回路の中点端子に容量成分を接続するようにした。また、直列接続された２つのインダクタ素子と、このインダクタ素子に並列接続されたコンデンサで構成し、さらにこのインダクタ素子とコンデンサの値を、前記容量成分の容量、および接続される伝送路の特性インピーダンスに基づいて決定するようにした。
【００２１】
伝送路とインピーダンス整合が取れるので、パルス信号の波形が補正され、全周波数帯域において振幅が変化しないという効果がある。また、波形補正回路のオーバーシュート特性を利用して、回路の内部反射や周波数依存成分に起因する特性劣化を補正することができるという効果もある。
【００２２】
また、コンデンサに並列に抵抗を挿入することにより、リンギングを軽減することができるという効果もある。また、コンデンサとして可変容量コンデンサを用いると、ダイナミックにオーバーシュート特性を変化させることができるという効果もある。
【００２３】
さらに、この波形補正回路を半導体試験装置に用いることにより、正確な信号を被試験半導体に印加することができるので、正確な試験を行うことができるという効果もある。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施例を示した構成図である。
【図２】本発明の効果を説明するための特性図である。
【図３】本発明の効果を説明するための特性図である。
【図４】本発明の効果を説明するための特性図である。
【図５】本発明の効果を説明するための特性図である。
【図６】本発明の効果を説明するための特性図である。
【図７】本発明の効果を説明するための特性図である。
【図８】本発明の他の実施例を示す構成図である。
【図９】本発明の効果を説明するための特性図である。
【図１０】本発明の他の実施例を示す構成図である。
【図１１】従来の波形補正回路を用いた半導体試験装置の構成図である。
【図１２】従来の問題点を説明するための構成図である。
【発明を実施するための形態】
【００２５】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。なお、図１１と同じ要素には同一符号を付し、説明を省略する。
【００２６】
図１（Ａ）は被試験半導体１２に信号を印加する信号印加回路の構成図である。図１（Ａ）において、３０は波形補正回路であり、インダクタ素子３１および３２、コンデンサ３３で構成される。波形補正回路３０は、図１１の波形補正回路１８の代わりに用いられる。なお、インダクタ素子３１、３２は、それぞれ第１、第２のインダクタ素子に相当する。
【００２７】
インダクタ素子３１と３２は直列接続され、インダクタ素子３１の他端はリレー１４に接続され、インダクタ素子３２の他端はリレー１５に接続される。インダクタ素子３１と３２の接続点はリレー１６に接続される。コンデンサはインダクタ素子３１と３２の直列回路に並列に接続される。
【００２８】
インダクタ素子３１、３２とコンデンサ３３でブリッジＴ形フィルタを構成している。ブリッジＴ形フィルタは、信号が入力される端子Ａと、信号が出力される端子Ｂ、および中点端子Ｃを有しているフィルタである。中点端子Ｃはオフ時に容量成分を有するリレー１６に接続される。
【００２９】
動作は図１１と同じである。ドライバ１０の出力を被試験半導体１２に印加するときは、リレー１４と１５をオンにして、リレー１６をオフにする。ＤＣソースユニット１７の出力を被試験半導体１２に印加するときは、リレー１４をオフにし、リレー１５と１６をオンにする。被試験半導体１２の出力はコンパレータ１３に入力され、被試験半導体１２のパス／フェイルが判定される。
【００３０】
図１（Ｂ）に、リレー１６をオフにしたときの、波形補正回路３０とリレー１６の等価回路を示す。図１（Ｂ）において、３１および３２はインダクタ素子、３３はコンデンサであり、いずれも波形補正回路３０の構成要素である。また、１９はリレー１６がオフのときの容量成分を表している。
【００３１】
容量成分１９の容量をＣｐ、伝送回路１１の特性インピーダンスをＺｏとすると、インダクタ素子３１および３２のインダクタンスＬ、コンデンサ３３の容量Ｃを下記（１）、（２）式に基づいて決定する。
Ｌ＝Ｚｏ２×Ｃｐ／２  ・・・・・・・  （１）
Ｃ＝Ｃｐ／４  ・・・・・・・・・・  （２）
【００３２】
インダクタ素子３１および３２のインダクタンスＬとコンデンサ３３の容量Ｃを上記（１）、（２）式に基づいて決定すると、図１（Ｂ）の等価回路の特性インピーダンスＺは、伝送路１１の特性インピーダンスＺｏと等しくなる（参考文献：フィルタ回路入門  ４９頁  ，  コナー原著  三谷訳  森北出版）。このため、伝送路１１の特性インピーダンスＺｏと整合し、振幅等価回路を形成する。
【００３３】
図２に、図１（Ｂ）に示した等価回路の伝送損失特性を示す。なお、伝送路１１の特性インピーダンスＺｏ＝５０Ω、リレー１６のオフ時の容量成分Ｃｐ＝２．４ｐＦとした。前記（１）、（２）式を用いると、これらの値からインダクタ素子３１、３２のインダクタンスＬ＝３ｎＨ、コンデンサ３３の容量Ｃ＝０．６ｐＦとなる。
【００３４】
図２において、４０、４１はそれぞれ波形補正回路３０を用いない場合、図１１（Ａ）の波形補正回路１８を用いた場合の伝送損失特性であり、図１２と同じものである。４２は図１の波形補正回路３０を用いた場合の伝送損失特性である。振幅等価回路を形成するようにインダクタ素子３１、３２とコンデンサ３３の値を選択したので、伝送路１１を含めて伝送損失は補正され、全周波数帯域で挿入損失は０ｄＢになる。
【００３５】
図３に、遅延量の周波数特性を示す。横軸は周波数（ＧＨｚ）であり、縦軸は遅延量（ｎＳ）である。この図からわかるように、周波数ｆ０（２．３ＧＨｚ）以下では、周波数の増加に従って遅延量が増加する特性を有する。
【００３６】
このため、パルス信号の周波数成分（０．３５／Ｔriseまたは０．３５／Ｔfall、Ｔrise、Ｔfallはパルス信号の立ち上がり、立ち下がり時間）がｆ０より小さいと、高い周波数成分が遅れる。このため、時間応答特性はオーバーシュート特性を示す。
【００３７】
図４に、パルス信号の時間応答特性を示す。なお、横軸は時間、縦軸は電圧である。図４において、４３、４４はそれぞれ波形補正回路を用いない場合、図１１の波形補正回路１８を用いた場合の時間応答特性、４５は図１の波形補正回路３０を用いた場合の時間応答特性である。波形補正回路３０を用いると、丸枠４６の部分（１ＧＨｚ近辺）でオーバーシュート特性が観測される。このオーバーシュート特性を利用して、パルス信号が通過する回路の内部反射や周波数依存性の損失に起因する特性劣化を補正することができる。
【００３８】
図５に、このような特性劣化が発生したパルス信号の時間応答特性の一例を示したものであり、丸枠４７で囲まれた部分で特性劣化のために段差が発生している。図４のオーバーシュート部分４６がこの段差に重なるようにすることにより、特性劣化を補正もしくは軽減することができる。
【００３９】
なお、図１実施例ではインダクタ素子３１および３２、コンデンサ３３の値を前記（１）、（２）式を用いて決定するようにしたが、必ずしもこの値にする必要はなく、伝送損失特性が許容される範囲で異なった値を用いることができる。通常、前記（１）、（２）式で得られた値の０．５〜２倍程度の範囲の値を用いることができる。
【００４０】
インダクタ素子３１および３２、コンデンサ３３の値を変えると遅延量が変化し、オーバーシュート特性も変化する。図６に、コンデンサ３３の値を前記（２）式で得られた値の２倍（＝１．２ｐＦ）としたときの遅延特性を示す。図３と比較すると、遅延量が最大になる周波数ｆ０は２．３ＧＨｚから１．８ＧＨｚに変化し、遅延量は約３割増加する。
【００４１】
図７に、コンデンサ３３の値を変えたときの、オーバーシュート特性の変化の一例を示す。図７において、４８、４９はそれぞれコンデンサ３３の値を０．６ｐＦ、１．２ｐＦにしたときのオーバーシュート特性である。なお、被試験半導体１２を高インピーダンス素子と仮定して計算した。
【００４２】
コンデンサ３３の値を変えることにより、オーバーシュート特性がかなり変化することがわかる。図５で説明したように、このオーバーシュート特性を利用して、特性劣化を補正することができる。
【００４３】
図７の丸枠５０に示すように、コンデンサ３３の値を大きくすると、オーバーシュート特性がリンギング（残響振動）を伴うようになる。半導体試験装置では、図７の丸枠５０の部分はコンパレータ１３の判定閾値に近くなるので、被試験半導体の良否判定に支障を来すことがある。
【００４４】
図８に、リンギング特性を軽減することができる実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図８において、（Ａ）は信号印加回路、（Ｂ）は波形補正回路部分の等価回路である。
【００４５】
図８（Ａ）において、６０は波形補正回路であり、インダクタ素子３１および３２、コンデンサ３３、抵抗６１で構成される。抵抗６１はコンデンサ３３と直列に接続され、この抵抗６１とコンデンサ３３の直列回路の一端はインダクタ素子３１に、他端はインダクタ素子３３に接続される。抵抗６１は、リンギングを軽減するために用いられる。
【００４６】
図８（Ｂ）は波形補正回路６０の等価回路であり、（Ａ）と同じ要素には同一符号を付している。１９はリレー１６がオフしたときの容量成分である。
【００４７】
図９に、図８（Ｂ）等価回路のリンギング特性を示す。図９において、７０、７１はそれぞれ図１（Ｂ）の等価回路でコンデンサ３３の値を０．６ｐＦ、１．２ｐＦにしたときのリンギング特性、７２は図８（Ｂ）の等価回路でコンデンサ３３の値を１．２ｐＦ、抵抗６１の抵抗値を２０Ωにしたときのリンギング特性である。７２は７０と比較するとオーバーシュート特性を有しているが、丸枠７３の部分で７１に比してかなり平坦になっており、リンギングが低減されていることがわかる。
【００４８】
図１０に、本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図１０において、８０は波形補正回路であり、インダクタ素子３１および３２、コンデンサ８１および８２、バラクタダイオード(Varactor Diode)８３、抵抗８４および８５で構成される。バラクタダイオード８３は可変容量ダイオードに相当する。
【００４９】
インダクタ素子３１、３２は直列接続される。コンデンサ８１の一端はインダクタ素子３１に接続され、コンデンサ８２の一端はインダクタ素子３２に接続される。バラクタダイオード８３は、コンデンサ８１と８２の他端に接続される。コンデンサ８１と８２は、直流成分をカットするために用いられる。
【００５０】
コンデンサ８１とバラクタダイオード８３の接続点と共通電位点の間には、抵抗８４が接続される。抵抗８５の一端はバラクタダイオード８３とコンデンサ８２の接続点に接続され、他端は可変電圧源８６に接続される。抵抗８４と８５はバラクタダイオード８３に直流電圧を印加するためのものであり、高抵抗が用いられる。
【００５１】
このような構成において、可変電圧源８６の出力電圧を調整することにより、バラクタダイオード８３の容量値を可変することができる。図７で説明したように、インダクタ素子３１、３２に並列に接続されるコンデンサの容量値を変えることにより、オーバーシュート特性を可変することができる。
【００５２】
この実施例では、可変電圧源８６の出力電圧を調整することにより、オーバーシュート特性をダイナミックに変えることができる。なお、図８実施例のように、バラクタダイオード８３に直列に抵抗を挿入するようにしてもよい。
【００５３】
なお、図１、図８、図１０実施例では波形補正回路を半導体試験装置において、リレーのオフ時の容量成分および伝送路の特性劣化を補正するために用いるようにしたが、これに限定されることはなく、他の機器に用いることもできる。
【００５４】
例えば、伝送路にはＥＳＤ保護ダイオードやレベルクランプ用ダイオードが用いられる。これらのダイオードは伝送路に対してシャント側に配置され、通常オフ状態にあるため容量成分を有する。従って、これらのダイオードに対しても、本発明の波形補正回路を適用することができる。また、コンパレータの負荷容量についても適用することができる。通常これらの回路は集積化されているので、波形補正回路もＩＣ上に集積する。
【００５５】
また、この実施例ではインダクタ素子３１および３２とコンデンサ３３で波形補正回路を構成したが、この構成に限られることはない。伝送するパルス信号の立ち上がり、立ち下がりでオーバーシュート特性を有するブリッジＴ型回路の構成を有していればよい。
【符号の説明】
【００５６】
１０  ドライバ
１１  伝送路
１２  被試験半導体
１３  コンパレータ
１４〜１６  リレー
１７  ＤＣソースユニット
３０、６０、８０  波形補正回路
３１、３２  インダクタ素子
３３、８１、８２  コンデンサ
６１、８４、８５  抵抗
８３  バラクタダイオード
８６  可変電圧源
【図１】
2010278513.tif 000003
【図２】
2010278513.tif 000004
【図３】
2010278513.tif 000005
【図４】
2010278513.tif 000006
【図５】
2010278513.tif 000007
【図６】
2010278513.tif 000008
【図７】
2010278513.tif 000009
【図８】
2010278513.tif 000010
【図９】
2010278513.tif 000011
【図１０】
2010278513.tif 000012
【図１１】
2010278513.tif 000013
【図１２】
2010278513.tif 000014