(57)【要約】【課題】消費電力を低減することができる送信装置を提供する。【解決手段】送信装置１は、データ変換回路１０，主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２を備える。副駆動回路２２は、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とし、ＥＮ信号が有意値である期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、ＰＯＬ信号がＬレベルであるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。【選択図】図７
2010087988.tif 000002
【特許請求の範囲】
【請求項１】
抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から前記差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、
第１ノードと前記第１出力端子との間に設けられたスイッチＳＷ１１と、前記第１ノードと前記第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと前記第１出力端子との間に設けられたスイッチＳＷ２１と、前記第２ノードと前記第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、前記第１ノードが第１基準電位に接続され、前記第２ノードが第２基準電位に接続される主出力バッファ回路と、
第３ノードと前記第１出力端子との間に設けられたスイッチＳＷ３１と、前記第３ノードと前記第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと前記第１出力端子との間に設けられたスイッチＳＷ４１と、前記第４ノードと前記第２出力端子との間に設けられたスイッチＳＷ４２と、前記第３ノードと前記第１基準電位との間に設けられたスイッチＳＷ３０と、前記第４ノードと前記第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される副出力バッファ回路と、
前記デジタル信号がＨレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオン状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオフ状態とし、前記デジタル信号がＬレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオン状態とする主駆動回路と、
前記ＥＮ信号が非有意値であるときに前記スイッチＳＷ３０及びＳＷ４０をオフ状態とし、前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３０及びＳＷ４０をオン状態とし、前記ＥＮ信号が有意値である期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであるときに前記スイッチＳＷ３１及びＳＷ４２をオン状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオフ状態とし、前記ＰＯＬ信号がＬレベルであるときに前記スイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオン状態とする副駆動回路と、
を備えることを特徴とする送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送信する送信装置に関するものである。
【背景技術】
【０００２】
抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する方式としては、小振幅差動信号方式（ＬＶＤＳ: Low-Voltage Differential Signaling）が知られている。ＬＶＤＳは、ＩＥＥＥ Ｐ１５９６.３ として規格化されており、一般に高速・低消費電力・低ノイズでデジタル信号を送受信することができるとされている。
【０００３】
ＬＶＤＳにおいて用いられる送信装置は、差動伝送線路に接続される第１出力端子および第２出力端子を有しており、送信すべきデジタル信号がＨレベルであるときに第１出力端子から差動伝送線路を経て第２出力端子へ流れる電流信号を出力し、送信すべきデジタル信号がＬレベルであるときに第２出力端子から差動伝送線路を経て第１出力端子へ流れる電流信号を出力する。
【０００４】
ＬＶＤＳでは、デジタル信号に加えてクロック信号をも送信する場合には、デジタル信号送信用の差動伝送線路とは別にクロック信号送信用の差動伝送線路を用いる必要がある。これに対して、共通の差動伝送線路を用いてデジタル信号およびクロック信号の双方を送信する技術が知られている（特許文献１および非特許文献１を参照）。
【０００５】
特許文献１および非特許文献１に記載されている技術は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する点でＬＶＤＳと同様であるが、そのデジタル信号の一定のビット数を送受信する毎に電流信号の出力値を大きくすることでクロック信号をも送受信する。すなわち、送信装置は２値の差動出力レベルを有している。受信装置は、抵抗終端された一対の差動伝送線路の間の電圧を検出し、その電圧の絶対値が所定値より小さいときにはデジタル信号と判断し、その電圧の絶対値が所定値より大きいときにはクロック信号と判断する。この技術を用いれば、差動伝送線路の本数を低減することができる。
【特許文献１】国際公開第２００７／０１３７１８号パンフレット
【非特許文献１】M. Park, et al, “AnAdvanced Intra-Panel Interface (AiPi) with Clock Embedded Multi-LevelPoint-to-Point Differential Signaling for Large-Sized TFT-LCD Applications,” SIDDIGEST, 43.3, pp.1502-1505 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する従来の送信装置は、大きい差動出力レベルの電流信号を出力するために、大きなサイズのトランジスタを含むバッファ回路を備えていて、その出力バッファ回路に含まれるトランジスタを駆動する駆動回路の消費電力が大きい。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であって消費電力を低減することができる送信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の送信装置は、抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、以下のような主出力バッファ回路，副出力バッファ回路，主駆動回路および副駆動回路を備えることを特徴とする。
【０００９】
主出力バッファ回路は、第１ノードと第１出力端子との間に設けられたスイッチＳＷ１１と、第１ノードと第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと第１出力端子との間に設けられたスイッチＳＷ２１と、第２ノードと第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、第１ノードが第１基準電位に接続され、第２ノードが第２基準電位に接続される。
【００１０】
副出力バッファ回路は、第３ノードと第１出力端子との間に設けられたスイッチＳＷ３１と、第３ノードと第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと第１出力端子との間に設けられたスイッチＳＷ４１と、第４ノードと第２出力端子との間に設けられたスイッチＳＷ４２と、第３ノードと第１基準電位との間に設けられたスイッチＳＷ３０と、第４ノードと第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される。
【００１１】
主駆動回路は、デジタル信号がＨレベルであるときにスイッチＳＷ１１及びＳＷ２２をオン状態とするとともにスイッチＳＷ１２及びＳＷ２１をオフ状態とし、デジタル信号がＬレベルであるときにスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともにスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００１２】
副駆動回路は、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とする。また、副駆動回路は、ＥＮ信号が有意値である期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、ＰＯＬ信号がＬレベルであるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００１３】
ここで、第１基準電位および第２基準電位は互いに異なっていて、例えば、一方が電源電位であり、他方が接地電位である。主出力バッファ回路に含まれるスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２、ならびに、副出力バッファ回路に含まれるスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０は、ＭＯＳトランジスタにより構成されるのが好適である。第１ノードと第１基準電位との間、第２ノードと第２基準電位との間、第３ノードと第１基準電位との間、および、第４ノードと第２基準電位との間それぞれには、上記のスイッチとは別のトランジスタからなるスイッチが設けられていてもよい。主出力バッファ回路に対して、副出力バッファ回路は、相似の回路構成となっているのが好適であり、対応するトランジスタのサイズがＫ倍（Ｋは値１を超える一定値）であるのが好適である。主駆動回路および副駆動回路それぞれは論理回路等を含んで構成され得る。
【発明の効果】
【００１４】
本発明の送信装置は、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であって、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、第１比較例の送信装置１Ａおよび第２比較例の送信装置１Ｂそれぞれの構成と対比しつつ、本実施形態の送信装置１の構成を説明する。
【００１６】
（第１比較例）
【００１７】
図１は、第１比較例の送信装置１Ａの概略構成図である。第１比較例の送信装置１Ａは、データ変換回路１０Ａ，駆動回路２０および出力バッファ回路３０を備える。
【００１８】
データ変換回路１０Ａは、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に駆動回路２０へ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１０Ａは、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。
【００１９】
ＥＮ信号が有意値として出力される時間は、ＤＩＮ信号の各ビットが出力される時間と等しい。ＥＮ信号が有意値として出力されている期間では、その直前の期間に出力されているＤＩＮ信号と同じ値がＤＩＮ信号として出力される。ＥＮ信号が有意値として出力されている期間の直後の期間ではＤＩＮ信号は同じ値を出力する場合と反転の値を出力する場合の両方があり得る。このＥＮ信号がクロック信号を表す。
【００２０】
駆動回路２０は、データ変換回路１０Ａから出力されるＤＩＮ信号およびＥＮ信号を受けて、出力バッファ回路３０を駆動するための信号を出力する。出力バッファ回路３０は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを有し、駆動回路２０から出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。出力バッファ回路３０を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号，ＣＴＲＬｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。また、出力バッファ回路３０から出力される電流信号の流れる方向は、ＤＩＮ信号の各ビットの論理レベルに応じたものとなる。
【００２１】
図２は、第１比較例の送信装置１Ａの要部構成図である。この図には、駆動回路２０および出力バッファ回路３０それぞれの回路図が示されている。出力バッファ回路３０は、スイッチＳＷ５１〜ＳＷ５５およびスイッチＳＷ６１〜ＳＷ６５を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。
【００２２】
スイッチＳＷ５１は、第１ノードＮ１と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ５２は、第１ノードＮ１と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ５３およびスイッチＳＷ５４は互いに並列的に接続されていて、これら２つのスイッチとスイッチＳＷ５５とは、互いに直列的に接続されて第１ノードＮ１と第１基準電位（電源電位）との間に設けられている。
【００２３】
スイッチＳＷ６１は、第２ノードＮ２と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ６２は、第２ノードＮ２と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ６３およびスイッチＳＷ６４は互いに並列的に接続されていて、これら２つのスイッチとスイッチＳＷ６５とは、互いに直列的に接続されて第２ノードＮ２と第２基準電位（接地電位）との間に設けられている。
【００２４】
スイッチＳＷ５１及びＳＷ６２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ５２及びＳＷ６１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ５３及びＳＷ６３は、動作時には常にオン状態に設定される。スイッチＳＷ５４及びＳＷ６４は、ＥＮ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ５５は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ６５は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。なお、出力バッファ回路３０では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。
【００２５】
駆動回路２０は、バッファＢＵＦｐおよびバッファＢＵＦｎを含む。バッファＢＵＦｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬｐ信号を出力する。バッファＢＵＦｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬｎ信号を出力する。駆動回路２０は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬｐ信号をＨレベルとしてスイッチＳＷ５１及びＳＷ６２をオン状態とするとともに、ＣＴＲＬｎ信号をＬレベルとしてスイッチＳＷ５２及びＳＷ６１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬｐ信号をＬレベルとしてスイッチＳＷ５１及びＳＷ６２をオフ状態とするとともに、ＣＴＲＬｎ信号をＨレベルとしてスイッチＳＷ５２及びＳＷ６１をオン状態とする。また、駆動回路２０は、ＥＮ信号が非有意値であるときにスイッチＳＷ５４及びＳＷ６４をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ５４及びＳＷ６４をオン状態とする。
【００２６】
ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ５１及びＳＷ６２がオン状態となるとともに、スイッチＳＷ５２及びＳＷ６１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ５１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ６２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ５１及びＳＷ６２がオフ状態となるとともに、スイッチＳＷ５２及びＳＷ６１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ５２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ６１を介して第２ノードＮ２と接続される。
【００２７】
また、ＥＮ信号が非有意値であるとき、第１ノードＮ１は、スイッチＳＷ５３とスイッチＳＷ５５とを介して第１基準電位と接続されるとともに、第２ノードＮ２は、スイッチＳＷ６３とスイッチＳＷ６５とを介して第２基準電位と接続される。一方、ＥＮ信号が有意値であるとき、第１ノードＮ１は、並列接続されたスイッチＳＷ５３及びＳＷ５４とスイッチＳＷ５５とを介して第１基準電位と接続されるとともに、第２ノードＮ２は、並列接続されたスイッチＳＷ６３及びＳＷ６４とスイッチＳＷ６５とを介して第２基準電位と接続される。
【００２８】
図３は、第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。この図に示されるように、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号が流れる方向は、ＤＩＮ信号のレベルに応じて決定される。また、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００２９】
このような第１比較例の送信装置１Ａでは、ＥＮ信号が有意値であるときにスイッチＳＷ５４及びＳＷ６４がオン状態となってスイッチＳＷ５１，ＳＷ５２，ＳＷ６１，ＳＷ６２に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられ、また、これらのスイッチを駆動するための駆動回路２０に含まれるバッファＢＵＦｐ及びＢＵＦｎもサイズが大きいものが用いられる。そして、バッファＢＵＦｐ及びＢＵＦｎは、ＤＩＮ信号の値の遷移の度に大電流を消費することになる。
【００３０】
（第２比較例）
【００３１】
図４は、第２比較例の送信装置１Ｂの概略構成図である。第２比較例の送信装置１Ｂは、データ変換回路１０Ａ，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２を備える。第２比較例の送信装置１Ｂに含まれるデータ変換回路１０Ａおよび駆動回路２０は、第１比較例の送信装置１Ａに含まれるものと同様の構成を有する。第１比較例の送信装置１Ａの構成と比較すると、第２比較例の送信装置１Ｂは、出力バッファ回路３０に替えて主出力バッファ回路３１および副出力バッファ回路３２を備える点で相違する。
【００３２】
主出力バッファ回路３１および副出力バッファ回路３２は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを共有し、駆動回路２０から出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号およびＣＴＲＬｎ信号が含まれる。また、副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号，ＣＴＲＬｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００３３】
図５は、第２比較例の送信装置１Ｂの要部構成図である。この図には、駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。駆動回路２０の構成は、第１比較例の場合と同じである。
【００３４】
主出力バッファ回路３１は、スイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。
【００３５】
スイッチＳＷ１１は、第１ノードＮ１と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ１２は、第１ノードＮ１と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ１０およびスイッチＳＷ１３は、互いに直列的に接続されて第１ノードＮ１と第１基準電位（電源電位）との間に設けられている。
【００３６】
スイッチＳＷ２１は、第２ノードＮ２と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ２２は、第２ノードＮ２と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ２０およびスイッチＳＷ２３は、互いに直列的に接続されて第２ノードＮ２と第２基準電位（接地電位）との間に設けられている。
【００３７】
スイッチＳＷ１１及びＳＷ２２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ１２及びＳＷ２１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ１０及びＳＷ２０は、動作時には常にオン状態に設定される。スイッチＳＷ１３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ２３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。第１比較例と同様に、主出力バッファ回路３１では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。
【００３８】
副出力バッファ回路３２は、スイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３は、主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３と比べてゲート幅が大きいＭＯＳトランジスタにより構成される。
【００３９】
スイッチＳＷ３１は、第３ノードＮ３と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ３２は、第３ノードＮ３と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ３０およびスイッチＳＷ３３は、互いに直列的に接続されて第３ノードＮ３と第１基準電位（電源電位）との間に設けられている。
【００４０】
スイッチＳＷ４１は、第４ノードＮ４と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ４２は、第４ノードＮ４と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ４０およびスイッチＳＷ４３は、互いに直列的に接続されて第４ノードＮ４と第２基準電位（接地電位）との間に設けられている。
【００４１】
スイッチＳＷ３１及びＳＷ４２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３２及びＳＷ４１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３０及びＳＷ４０は、ＥＮ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ４３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。主出力バッファ回路３１と同様に、副出力バッファ回路３２では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。
【００４２】
駆動回路２０は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬｐ信号をＨレベルとしてスイッチＳＷ１１，ＳＷ２２，ＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬｎ信号をＬレベルとしてスイッチＳＷ１２，ＳＷ２１，ＳＷ３２及びＳＷ４１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬｐ信号をＬレベルとしてスイッチＳＷ１１，ＳＷ２２，ＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬｎ信号をＨレベルとしてスイッチＳＷ１２，ＳＷ２１，ＳＷ３２及びＳＷ４１をオン状態とする。また、駆動回路２０は、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とする。
【００４３】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００４４】
副出力バッファ回路３２では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００４５】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。一方、ＥＮ信号が有意値であるとき、第３ノードＮ３は、スイッチＳＷ３０とスイッチＳＷ３３とを介して第１基準電位と接続されるとともに、第４ノードＮ４は、スイッチＳＷ４０とスイッチＳＷ４３とを介して第２基準電位と接続される。
【００４６】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。
【００４７】
第２比較例の送信装置１Ｂにおける各信号のタイミングチャートは図３と同様である。第２比較例の送信装置１Ｂでは、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００４８】
このような第２比較例の送信装置１Ｂでは、主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。しかし、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられ、また、これらのスイッチを駆動するための駆動回路２０に含まれるバッファＢＵＦｐ及びＢＵＦｎもサイズが大きいものが用いられる。そして、バッファＢＵＦｐ及びＢＵＦｎは、ＤＩＮ信号の値の遷移の度に大電流を消費することになる。
【００４９】
（本実施形態）
【００５０】
図６は、本実施形態の送信装置１の概略構成図である。本実施形態の送信装置１は、データ変換回路１０，主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２を備える。本実施形態の送信装置１に含まれる主出力バッファ回路３１および副出力バッファ回路３２は、第２比較例の送信装置１Ｂに含まれるものと同様の構成を有する。第２比較例の送信装置１Ｂの構成と比較すると、本実施形態の送信装置１は、データ変換回路１０Ａに替えてデータ変換回路１０を備える点で相違し、また、駆動回路２０に替えて主駆動回路２１および副駆動回路２２を備える点で相違する。
【００５１】
データ変換回路１０は、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に主駆動回路２１へ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１０は、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。
【００５２】
ＥＮ信号が有意値として出力される時間は、ＤＩＮ信号の各ビットが出力される時間と等しい。ＥＮ信号が有意値として出力されている期間では、その直前の期間に出力されているＤＩＮ信号と同じ値がＤＩＮ信号として出力される。ＥＮ信号が有意値として出力されている期間の直後の期間ではＤＩＮ信号は同じ値を出力する場合と反転の値を出力する場合の両方があり得る。このＥＮ信号がクロック信号を表す。
【００５３】
また、データ変換回路１０は、入力されるパラレルのデジタル信号Ｄparaを受けてＰＯＬ信号を副駆動回路２２へ出力する。このＰＯＬ信号は、ＥＮ信号が有意値である期間までに既にレベルが確定されている。そのレベルは、ＥＮ信号が有意値である期間に出力されるＤＩＮ信号のレベルと等しい。
【００５４】
主駆動回路２１は、データ変換回路１０から出力されるＤＩＮ信号を受けて、主出力バッファ回路３１を駆動するための信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ１ｐ信号およびＣＴＲＬ１ｎ信号が含まれる。
【００５５】
副駆動回路２２は、データ変換回路１０から出力されるＥＮ信号およびＰＯＬ信号を受けて、副出力バッファ回路３２を駆動するための信号を出力する。副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ２ｐ信号，ＣＴＲＬ２ｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００５６】
図７は、本実施形態の送信装置１の要部構成図である。この図には、主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第２比較例の場合と同じである。
【００５７】
主駆動回路２１は、バッファＢＵＦ１ｐおよびバッファＢＵＦ１ｎを含む。バッファＢＵＦ１ｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬ１ｐ信号を出力する。バッファＢＵＦ１ｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬ１ｎ信号を出力する。主駆動回路２１は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬ１ｐ信号をＨレベルとしてスイッチＳＷ１１及びＳＷ２２をオン状態とするとともに、ＣＴＲＬ１ｎ信号をＬレベルとしてスイッチＳＷ１２及びＳＷ２１をオフ状態とする。主駆動回路２１は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬ１ｐ信号をＬレベルとしてスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに、ＣＴＲＬ１ｎ信号をＨレベルとしてスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００５８】
副駆動回路２２は、バッファＢＵＦ２ｐおよびバッファＢＵＦ２ｎを含む。バッファＢＵＦ２ｐは、入力されるＰＯＬ信号のレベルと同じレベルのＣＴＲＬ２ｐ信号を出力する。バッファＢＵＦ２ｎは、入力されるＰＯＬ信号のレベルに対して論理反転したレベルのＣＴＲＬ２ｎ信号を出力する。副駆動回路２２は、ＰＯＬ信号がＨレベルであるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ３２及びＳＷ４１をオフ状態とする。副駆動回路２２は、ＰＯＬ信号がＬレベルであるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ３２及びＳＷ４１をオン状態とする。また、副駆動回路２２は、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とする。
【００５９】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００６０】
副出力バッファ回路３２では、ＰＯＬ信号がＨレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＰＯＬ信号がＬレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００６１】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。一方、ＥＮ信号が有意値であるとき、第３ノードＮ３は、スイッチＳＷ３０とスイッチＳＷ３３とを介して第１基準電位と接続されるとともに、第４ノードＮ４は、スイッチＳＷ４０とスイッチＳＷ４３とを介して第２基準電位と接続される。
【００６２】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＰＯＬ信号のレベルによって異なる。
【００６３】
図８は、本実施形態の送信装置１における各信号のタイミングチャートである。本実施形態の送信装置１では、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、ＰＯＬ信号のレベルがＤＩＮ信号のレベルに等しく、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００６４】
本実施形態の送信装置１では、主出力バッファ回路３１を駆動する主駆動回路２１とは別に、副出力バッファ回路３２を駆動する副駆動回路２２が設けられている。主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。したがって、主出力バッファ回路３１を駆動する主駆動回路２１に含まれるバッファＢＵＦ１ｐ及びＢＵＦ１ｎは、サイズが小さいもので充分であるから、消費電力が低減される。
【００６５】
一方、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられる。
【００６６】
しかし、副出力バッファ回路３２では、ＥＮ信号が有意値となる前にＰＯＬ信号のレベルが確定することでスイッチＳＷ３１，ＳＷ３２，ＳＷ４１およびＳＷ４２の状態も確定していて、ＥＮ信号が有意値となってスイッチＳＷ３０およびＳＷ４０がオン状態となることで電流信号が出力される。
【００６７】
したがって、副出力バッファ回路３２を駆動する副駆動回路２２に含まれるバッファＢＵＦ２ｐ及びＢＵＦ２ｎは、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の出力レベルを高速に遷移させる必要がないので、サイズが小さいもので充分である。また、バッファＢＵＦ２ｐ及びＢＵＦ２ｎは、出力レベルを遷移させる回数が少なくてよい。したがって、バッファＢＵＦ２ｐ及びＢＵＦ２ｎの消費電力が低減される。
【００６８】
このように、本実施形態の送信装置１では、主駆動回路２１に加えて副駆動回路２２を備えるものの、第１比較例の送信装置１Ａおよび第２比較例の送信装置１Ｂの何れと比べた場合にも、消費電力が低減され得るだけでなく、半導体基板に集積化した場合のレイアウト面積が低減され得る。
【図面の簡単な説明】
【００６９】
【図１】第１比較例の送信装置１Ａの概略構成図である。
【図２】第１比較例の送信装置１Ａの要部構成図である。
【図３】第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。
【図４】第２比較例の送信装置１Ｂの概略構成図である。
【図５】第２比較例の送信装置１Ｂの要部構成図である。
【図６】本実施形態の送信装置１の概略構成図である。
【図７】本実施形態の送信装置１の要部構成図である。
【図８】本実施形態の送信装置１における各信号のタイミングチャートである。
【符号の説明】
【００７０】
１，１Ａ，１Ｂ…送信装置、１０，１０Ａ…データ変換回路、２０…駆動回路、２１…主駆動回路、２２…副駆動回路、３０…出力バッファ回路、３１…主出力バッファ回路、３２…副出力バッファ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010087988.tif 000007
【図６】
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【図７】
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【図８】
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