(57)【要約】      （修正有）【課題】分離領域の微細化およびチップサイズの小型化または高集積化を実現する分離構造の提供。【解決手段】分離領域１３をｐ型半導体基板１のｎ−型半導体層２の境界付近に設けた不純物拡散領域からなる第１分離領域１３１と、第１分離領域１３１上の第２分離領域１３２から構成とする。第２分離領域１３２は、トレンチ１３２ａとトレンチ１３２ａに埋め込まれた充填材１３２ｂを有し、構造充填材１３２ｂを絶縁膜とすることで、素子領域が形成されるｎ−型半導体層表面の分離領域（第２分離領域１３２）の占有面積を縮小できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、
該ｐ型半導体基板上に設けたｎ型半導体層と、
該ｎ型半導体層の表面に設けられた所望の素子領域と、
該素子領域の外側に設けられた分離領域と、を具備し、
該分離領域は、ｎ型半導体層表面より下方の前記ｐ型半導体基板と前記ｎ型半導体層に渡って埋め込まれたｐ型不純物領域からなる第１分離領域と、
前記ｎ型半導体層表面から前記第１分離領域に達して設けられたトレンチと該トレンチに埋め込まれた充填材とからなる第２分離領域とを有することを特徴とする半導体装置。
【請求項２】
前記トレンチは、少なくとも側壁が絶縁膜で覆われることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記充填材は、前記絶縁膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記充填材は、半導体層であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記半導体層はｐ型不純物がドープされることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記トレンチに沿って前記ｐ型不純物領域とコンタクトする他のｐ型不純物領域が設けられることを特徴とする請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記充填材または前記他のｐ型不純物領域がＧＮＤ電位となることを特徴とする請求項５または請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に分離領域の微細化およびチップサイズの小型化または高集積化を実現する半導体装置に関する。
【背景技術】
【０００２】
１チップ上に複数の半導体素子が集積化される半導体装置では、それぞれの半導体素子が形成される半導体層を分離領域によって分離する必要がある。
【０００３】
図６は、従来の分離領域の一例を示す図である。
【０００４】
ｐ型半導体基板１０１上にｎ−型半導体層１０２が積層され、ｎ−型半導体層１０２からｐ型半導体基板１０１に達する分離領域１０３が設けられる。分離領域１０３で分離されたｎ−型半導体層１０２表面には例えばｎｐｎトランジスタなどの素子領域Ｅ’が形成される。すなわち、コレクタ領域となるｎ−型半導体層１０２表面にｐ−型ベース領域１０５が形成され、ｐ−型ベース領域１０５表面にｎ＋型エミッタ領域１０６が形成される。ｐ−型ベース領域１０５と離間したｎ−型半導体層１０２表面には、ｎ＋型コレクタコンタクト領域１０７が形成される。ｐ−型ベース領域１０５、ｎ＋型エミッタ領域１０６、ｎ＋型コレクタコンタクト領域１０７にはそれぞれ、ベース電極１１５、エミッタ電極１１６、コレクタ電極１１７が接続する。また、コレクタ電極１１７からエミッタ電極１１６に流れる電流経路の抵抗を低減するため、高濃度不純物の埋め込み層１１２が設けられる。
【０００５】
分離領域１０３は、ｎ−型半導体層１０２表面からｐ型半導体基板１０１に達する深さを有するｐ型不純物の拡散領域である。より詳細には、ｐ型半導体基板１０１およびｎ−型半導体層１０２の内部に埋め込まれたｐ型不純物の拡散領域１０３ａと、ｎ−型半導体層１０２の表面に形成されたｐ型不純物の拡散領域１０３ｂを接合させたものである。
【特許文献１】特許公開２００８−１８２１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
不純物の拡散領域による分離領域１０３を形成する場合には、例えば、ｐ型半導体基板１０１表面にｐ型不純物を注入し、ｎ−型半導体層１０２を積層し、ｎ−型半導体層１０２表面からｐ型不純物を更に注入し、高温の熱処理を行うことでそれぞれのｐ型不純物を拡散している。
【０００７】
拡散領域１０３ａ、１０３ｂは、ｎ−型半導体層１０２を完全に分離できるよう、基板表面に対して垂直方向（基板の厚み方向）に十分拡散させる必要がある。しかし、熱処理により基板の垂直方向に拡散させると、基板表面に対して水平方向にも拡散が進行する。このため、ｎ−型半導体層１０２の厚みＤ’が例えば２０μｍ程度ある場合には、素子領域Ｅ’が配置されるｎ−型半導体層１０２表面における分離領域１０３の占有面積が大きくなる。このため、素子領域Ｅ’に形成されるセルの微細化を進めても、チップサイズの小型化あるいは、チップ上の高集積化が進まない問題があった。
【０００８】
また分離領域１０３は、例えば、素子領域Ｅ’下方の埋め込み層１１２（図６参照）の形成工程と同時に形成される場合もある。この場合、高温で長時間の熱処理を行うことで、埋め込み層１１２の不純物が必要以上に上方に拡散して素子領域Ｅ’に影響を及ぼし、特性が変動するなどの問題もあった。
【０００９】
上記の問題を解決する手法として、図７の如く、ｐ型半導体基板１０１に達する深いトレンチ１０３ａ’を形成し、内部を例えば絶縁膜１０３ｂ’などで充填して分離領域１０３’を形成する場合もある。この場合は、基板水平方向の広がりを考慮する必要がないため、トレンチ開口幅Ｗ’’を狭くすることで、分離領域１０３’の占有面積は小さくできる。
【００１０】
しかし、ｎ−型半導体層の厚みＤ’が厚い（例えば１４μｍ〜２０μｍ程度）場合には、それ以上深いトレンチを形成する必要がある。また、分離領域の占有面積のためにはトレンチ開口幅を狭く（例えば１μｍ〜５μｍ）する必要がある。従って、深いトレンチエッチングや、深くて狭いトレンチ内部の洗浄や充填するなどに、素子領域Ｅ’を形成する通常の設備とは異なる専用の設備が必要となり、設備投資が増加する問題があった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、ｐ型半導体基板と、該ｐ型半導体基板上に設けたｎ型半導体層と、該ｎ型半導体層の表面に設けられた所望の素子領域と、該素子領域の外側に設けられた分離領域と、を具備し、該分離領域は、ｎ型半導体層表面より下方の前記ｐ型半導体基板と前記ｎ型半導体層に渡って埋め込まれたｐ型不純物領域からなる第１分離領域と、前記ｎ型半導体層表面から前記第１分離領域に達して設けられたトレンチと該トレンチに埋め込まれた充填材とからなる第２分離領域とを有することにより解決するものである。
【発明の効果】
【００１２】
本実施形態によれば、以下の効果が得られる。
【００１３】
第１に、基板内部に埋め込まれた不純物の拡散領域からなる第１分離領域と、その上方で第１分離領域とコンタクトする第２分離領域からなる分離領域において、第２分離領域をトレンチおよび充填材により構成することで、素子領域が形成される半導体層表面においては幅の狭いトレンチで分離でき、半導体層表面における分離領域の占有面積を縮小することができる。
【００１４】
一例として、従来の拡散領域のみによる分離領域ではｎ−型半導体層表面の拡散幅が２０μｍ程度であったのに対し、本実施形態によれば、トレンチの開口幅は１μｍ〜５μｍ程度である。つまり、ｎ−型半導体層表面における分離領域の幅は２０分の１から４分の１程度まで縮小でき、チップの小型化あるいはチップ上の高集積化が実現する。
【００１５】
第２に、第２分離領域のトレンチは、ｐ型半導体基板まで到達させる必要がないため、深いトレンチエッチングや、深くて狭いトレンチ内部の洗浄装置などの専用設備が不要となる。本実施形態によれば、分離領域の下部に不純物の拡散領域からなる第１分離領域が設けられるため、その上部の第２分離領域のトレンチは、当該拡散領域に到達する深さがあればよい。具体的には、素子領域が配置されるｎ−型半導体層の厚みが例えば１４μｍ〜２０μｍ程度の場合、第２分離領域のトレンチ深さは例えば２μｍ〜１０μｍ程度でよく、素子領域を形成するための通常の設備を利用できる。このため新たな設備投資をすることなく、分離領域の縮小化を実現できる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を図１から図５を参照して詳細に説明する。まず、第１の実施形態について図１および図２を参照して説明する。
【００１７】
図１は本実施形態の半導体装置１０を示す断面図であり、図１（Ａ）が半導体装置の断面図、図１（Ｂ）が分離領域の拡大断面図である。
【００１８】
図１（Ａ）を参照して、本実施形態の半導体装置は、ｐ型半導体基板と、ｎ型半導体層と、素子領域と、分離領域を有する。
【００１９】
ｐ型シリコン半導体基板１の上にｎ−型半導体層２が積層される。ｎ−型半導体層２の厚みＤは、例えば１４μｍ〜２０μｍである。ｎ−型半導体層２の表面には所望の素子領域Ｅが形成される。本実施形態では、一例として素子領域Ｅにｎｐｎ型バイポーラトランジスタが形成される場合を説明するが、通常、図１の素子領域Ｅに例えばｎｐｎトランジスタとｐｎｐトランジスタなど複数の半導体素子が形成されている。そして、図１の如き素子領域Ｅが、複数、互いに分離領域で分離されて１チップに集積化され、１つの半導体装置（半導体チップ）を構成している。
【００２０】
ｎ−型半導体層２表面に低濃度のｐ型不純物領域であるｐ−型ベース領域２１を設け、ベース領域２１表面に高濃度のｎ型不純物領域であるｎ＋型エミッタ領域２２を設ける。またｐ−型ベース領域２１と離間したｎ−型半導体層２表面に、高濃度のｎ型不純物領域であるコレクタコンタクト領域２３を設ける。ｎ−型半導体層２表面には絶縁膜（例えば酸化膜）１１が設けられ、絶縁膜１１に設けたコンタクトホールを介してベース領域２１、エミッタ領域２２、コレクタ領域２３のそれぞれとコンタクトするベース電極２５、エミッタ電極２６、コレクタ電極２７が設けられる。
【００２１】
また、コレクタ電極２７からエミッタ電極２６に流れる電流経路の抵抗を低減するため、高濃度のｎ型不純物の埋め込み層１５が設けられる。
【００２２】
分離領域１３は、素子領域Ｅの外側で、ｎ−型半導体層２表面からｐ型半導体基板１に達する深さに設けられ、第１分離領域１３１と、第２分離領域１３２を有する。
【００２３】
図１（Ｂ）を参照して、第１分離領域１３１は、ｎ−型半導体層２表面より下方の、ｐ型半導体基板１とｎ−型半導体層２の界面付近に埋め込まれた高濃度のｐ型不純物領域である。より詳細には、第１分離領域１３１は、ｐ型半導体基板１表面に所望のｐ型不純物（例えばボロン（Ｂ）、ドーズ量：２Ｅ１４ｃｍ−２程度）をイオン注入し、ｎ−型半導体層２を例えばエピタキシャル成長などにより積層した時や、素子領域形成時の熱処理により拡散することでｐ型半導体基板１とｎ−型半導体層２に渡って設けられた不純物拡散領域である。
【００２４】
第１分離領域１３１の最大幅Ｗ１は、例えば２０μｍ程度である。また、ｐ型半導体基板１とｎ−型半導体層２の界面から第１分離領域１３１の上端または下端までの距離Ｌ１は同等であり、１２μｍ程度である。
【００２５】
第２分離領域１３２は、ｎ−型半導体層２表面から第１分離領域１３１に達して設けられ、トレンチ１３２ａと、トレンチ１３２ａに埋め込まれた充填材１３２ｂを有する。トレンチ１３２ａの開口幅Ｗ２は例えば１μｍ〜５μｍ程度であり、深さＬ２は例えば２μｍ〜１０μｍである。
【００２６】
ここでは、トレンチ１３２ａの内壁（側壁および底部）は絶縁膜（例えば酸化膜）１３２ｃで覆われ、トレンチ１３２ａ内部に充填材１３２ｂが埋め込まれる。充填材１３２ｂは例えばノンドープのポリシリコン層である。尚、充填材１３２ｂは、不純物がドープされたポリシリコン層でもよい。
【００２７】
本実施形態の分離領域１３は、下部の第１分離領域１３１が不純物拡散領域であり、上部の第２分離領域１３２はトレンチ１３１ａにより構成される。従って、分離領域の全てを不純物の拡散領域で形成した従来構造（図６）と比較して、素子領域Ｅが配置されるｎ−型半導体層２の表面における分離領域１３（第２分離領域１３２）の占有面積を縮小できる。
【００２８】
具体的には、従来の分離領域１０３は、高温の熱処理により不純物を拡散して形成するため、図６の如くｎ−型半導体層表面においてその幅Ｗ’が２０μｍ程度であった。しかし、本実施形態によれば、ｎ−型半導体層２表面における第２分離領域１３２の幅Ｗ２は、トレンチ開口幅となり、１μｍ〜５μｍ程度である。従って、ｎ−型半導体層２表面における分離領域１３（第２分離領域１３２）の幅Ｗ２は従来構造と比較して２０分の１〜４分の１まで縮小できる。
【００２９】
これにより、分離領域１３で分離される素子領域Ｅ間の距離を縮小でき、チップサイズの小型化、あるいは１つのチップ上での高集積化が実現する。
【００３０】
また、第２分離領域１３２下方に不純物の拡散領域である第１分離領域１３１が配置される。つまり第２分離領域１３２のトレンチ１３２ａは第１分離領域１３１の上端に接する深さに設ければ十分である。具体的には、その深さＬ２は２μｍ〜１０μｍ程度であり、通常の（例えばトレンチ構造の絶縁ゲート型半導体素子などを形成するための）トレンチエッチングの設備を利用できる。
【００３１】
従来のトレンチ分離構造（図７）の場合には、ｐ型半導体基板１０１まで達する深さで、且つ開口幅が狭い（１μｍ〜５μｍ程度）トレンチを形成する必要があるため、深い（例えば２０μｍ以上）トレンチを形成するエッチング装置や、深くて狭いトレンチ内を洗浄する装置など、専用の設備が必要であった。
【００３２】
しかし本実施形態によれば、素子領域Ｅの形成などに使用する通常のエッチング装置及び洗浄装置を利用できるので、新たな設備投資をすることなく、分離領域１３（第２分離領域１３２）のｎ−型半導体層２表面における占有面積を縮小できる。
【００３３】
図２は、第２の実施形態を示す図であり、分離領域１３の拡大断面図である。
【００３４】
第２分離領域１３２は、トレンチ１３２ａに充填材１３２ｂとして絶縁膜を埋め込んだ構造でもよい。すなわちトレンチ１３２ａ側壁を覆う例えば熱酸化膜でトレンチ１３２ａ内部が充填される。特にトレンチ１３２ａの開口幅が狭い場合には、熱酸化のみでトレンチ１３２ａ内を熱酸化膜１３２ｂで埋め込むことができ、好適である。第１分離領域１３１および不図示の素子領域は、第１の実施形態と同様であるので説明は省略する。
【００３５】
図３は、第３の実施形態を示す図である。図３（Ａ）は素子領域Ｅおよび分離領域１３を示す断面図であり、図３（Ｂ）は分離領域１３の拡大断面図である。尚、素子領域Ｅおよび第１分離領域１３１は、第１の実施形態と同様であるので説明は省略する。
【００３６】
第３の実施形態の第２分離領域１３２は、トレンチ１３２ａ内に充填材１３２ｂとして絶縁膜を埋め込み、トレンチ１３２ａの側壁に沿ってｐ型不純物領域１３２ｄを設ける構造である。ｐ型不純物領域１３２ｄは、不純物濃度が例えば、１Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３程度であり、第１分離領域１３１とコンタクトする。また、ｐ型不純物領域１３２ｄは、ｎ−型半導体層２表面を覆う絶縁膜１１に設けたコンタクトホールを介して、金属層１４とコンタクトする。ｐ型半導体基板１にＧＮＤ電位を印加することにより、ｐ型不純物領域１３２ｄ、第１分離領域１３１が導電路となり、金属層１４をＧＮＤ電位に固定することができる。
【００３７】
ｐ型不純物領域１３２ｄは、トレンチ１３２ａを形成後、例えばトレンチ１３２ａ内壁に斜めイオン注入などによりｐ型不純物を注入することで形成できる。またその場合、充填材１３２ｂとして、例えばＣＶＤ酸化膜などが埋め込まれる。これにより、トレンチ１３２ａの少なくとも側壁は、絶縁膜（ＣＶＤ酸化膜）で覆われる。また充填材１３２ｂとしてノンドープのポリシリコン層を埋め込んでもよい。
【００３８】
図４は、第４の実施形態を示す図である。尚、第１分離領域１３１は、第１の実施形態と同様であるので説明は省略する。
【００３９】
第２分離領域１３２はトレンチ１３２ａ側壁に絶縁膜１３２ｃを設け、充填材１３２ｂとしてｐ型不純物（例えばボロン（Ｂ））をドープしたポリシリコン層を埋め込む構造でもよい。不純物濃度は、例えば１Ｅ１９ｃｍ−３程度である。この場合、充填材１３２ｂも導電路として寄与するので、トレンチ１３２ａ側壁のｐ型不純物領域１３２ｄは不要であるが、図３（Ｂ）の如く、ｐ型不純物領域１３２ｄを設けてもよい。また充填材１３２ｂが導電路となるので、トレンチ１３２ａの底部には絶縁膜は設けない。この場合、例えば熱酸化膜でトレンチ１３２ａ内壁を覆う絶縁膜１３２ｃを形成した後、異方性エッチングによりトレンチ１３２ａの底部のみ絶縁膜を除去する。
【００４０】
図５は、第５の実施形態を示す。第１分離領域１３１は、第１の実施形態と同様であるので説明は省略する。
【００４１】
第５の実施形態は、トレンチ１３２ａの内部に、充填材１３２ｂとしてｐ型不純物（例えばボロン（Ｂ））をドープしたポリシリコン層を埋めこむ構造である。また、トレンチ１３２ａに沿って、斜めイオン注入などによりｐ型不純物領域１３２ｄを形成する。表面には、第３の実施形態と同様に金属層１４を設け、ｐ型半導体基板１にＧＮＤ電位を印加することで、分離領域１３が導電路となり、金属層１４をＧＮＤ電位に固定できる。
【００４２】
以上本実施形態では、素子領域Ｅにｎｐｎ型バイポーラトランジスタが形成される場合を例に説明したが、素子領域Ｅに形成される素子としてはこれに限らず、例えばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）や、ダイオードなど、他の素子であっても同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態の半導体装置を説明するための断面図である。
【図２】本発明の第２の実施形態の半導体装置を説明するための断面図である。
【図３】本発明の第３の実施形態の半導体装置を説明するための断面図である。
【図４】本発明の第４の実施形態の半導体装置を説明するための断面図である。
【図５】本発明の第５の実施形態の半導体装置を説明するための断面図である。
【図６】従来技術の半導体装置を説明する断面図である。
【図７】従来技術の半導体装置を説明する断面図である。
【符号の説明】
【００４４】
１    ｐ型シリコン半導体基板
２    ｎ−型半導体層
１１  絶縁膜
１３  分離領域
１３１  第１分離領域
１３２  第２分離領域
１３２ａ    トレンチ
１３２ｂ    充填材
１３２ｃ    絶縁膜
１３２ｄ    ｐ型不純物領域
１４  金属層
１５  埋め込み層
２１    ｐ−型ベース領域
２２    ｎ＋型エミッタ領域
２３    ｎ＋型コレクタコンタクト領域
２５    ベース電極
２６    エミッタ電極
２７    コレクタ電極
１０１    ｐ型シリコン半導体基板
１０２    ｎ−型半導体層
１０３、１０３ａ、１０３ｂ    分離領域
１０５    ｐ−型ベース領域
１０６    ｎ＋型エミッタ領域
１０７    ｎ＋型コレクタコンタクト領域
１１２    ｎ＋型不純物領域
１１５    ベース電極
１１６    エミッタ電極
１１７    コレクタ電極
【図１】
2010062315.tif 000003
【図２】
2010062315.tif 000004
【図３】
2010062315.tif 000005
【図４】
2010062315.tif 000006
【図５】
2010062315.tif 000007
【図６】
2010062315.tif 000008
【図７】
2010062315.tif 000009