(57)【要約】【課題】チップの占有面積を有効に活用する。【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。【選択図】図１７
2010087307.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の層と、
前記第１導電型の層上に形成された第２導電型の層と、
前記第２導電型の層の表面領域から前記第１導電型の層に至り、第２導電型のドレイン領域として機能する素子領域を規定する第１導電型の素子分離領域と、
前記素子領域に形成された第１導電型の領域と、
該第１導電型の領域に形成された第２導電型の第１のソース領域と、
前記ドレイン領域と前記第１のソース領域との間に位置する第１導電型の領域上に形成されたゲート電極と、
前記素子領域の、前記第１導電型の領域と前記素子分離領域との間の表面領域に配置された第２導電型の第２のソース領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２のソース領域は、逆バイアス時に、前記第１導電型領域と前記素子分離領域と前記第１導電型の層との少なくともいずれから延びる空乏層により前記ドレイン領域との間のチャネルが制御される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のソース領域は、前記第１導電型領域よりも浅く形成されている、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電型の層と第２導電型の層との間に配置され、前記第１導電型の領域に対向して配置された第２導電型の埋込領域を備える、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１導電型の領域は閉ループ状に形成されており、
前記第２導電型埋込領域は、前記第１導電型の領域に対向して閉ループ状に形成されている、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２導電型埋込領域は、前記第１導電型の領域の一部分に対向するように延在して形成されている、ことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１導電型の領域は、直線状部と屈曲部とを平面的に備え、
前記第２導電型埋込領域は、前記第１導電型の領域の屈曲部に対向する部分で濃度が高く、直線状部に対向する部分で濃度が低い構成を有する、ことを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第２導電型の埋込領域は、前記第２のソース領域にも対向する、ことを特徴とする請求項３乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記ドレイン領域は、ＬＤＭＯＳ（Laterally Diffused MOS）のドレインとして機能し、前記ソース領域は、前記ＬＤＭＯＳのソース領域として機能し、前記ゲート電極は、前記ＬＤＭＯＳのゲート電極として機能し、前記第２導電型の第１の領域の前記ゲート電極と対向する部分は、前記ＬＤＭＯＳのチャネル領域として機能し、
前記ドレイン領域は、前記ＬＤＭＯＳとドレインを共通とするＪＦＥＴ（Junction FET）のドレインとして機能し、前記第２のソース領域は、前記ＪＦＥＴのソース領域として機能し、前記ドレイン領域のうち、前記第１導電型の領域と前記素子分離領域で挟まれた部分が、ＪＦＥＴ（Junction Field-Effect Transistor)のチャネル領域としてとして機能する、
ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体装置とその製造方法に関する。
【背景技術】
【０００２】
電源用ＩＣに使用される起動回路には、高耐圧のＭＯＳＦＥＴ、例えば、ＬＤＭＯＳ（Laterally Diffused MOS）が一般に使用されている。従来の起動回路は、図３２（ａ）に示すように、ＬＤＭＯＳ４１１のドレイン−ゲート間に数ＭΩの抵抗Ｒを接続し、ＬＤＭＯＳ４１１の駆動及びオフ時のバイアス電流を制御している。
【０００３】
この回路構成では、主電源のオンにより、起動端子Ｔにハイレベルの電圧が印加されると、抵抗Ｒを介してＬＤＭＯＳ４１１のゲートにハイレベルの電圧が印加されて、ＬＤＭＯＳ４１１がオンし、内部電源４１２に電流が供給される。
その後、内部電源４１２が動作して、ＬＤＭＯＳ４１１のゲート電圧をローレベルにすると、ＬＤＭＯＳ４１１はオフし、内部電源４１２への電流の供給が停止する。
【０００４】
この起動回路では、抵抗Ｒを介して電源電圧に応じたバイアス電流が常時流れる。このため、低消費電力化に適していない。また、ＬＤＭＯＳ４１１のドレインは、ＩＣパッケージのピンに直接ワイヤボンディングされるため、静電気などが印加された場合に、抵抗が破壊されることがある。
【０００５】
そこで、図３２（ｂ）に示す回路構成を採用し、ＬＤＭＯＳ４１１の駆動及びリーク電流の制御を、ＪＦＥＴ４１３により行うことで、上記の問題点を改善することが考えられる。この回路構成によれば、ＬＤＭＯＳ４１１がオフしている期間のバイアス電流が、ＪＦＥＴ４１３の飽和電流に規定され、電圧に対する電流が一定値となる。また、サージ電圧に弱い高抵抗を使用しないため、破壊に強くなる。
【０００６】
しかし、この起動回路をそのままＩＣ化すると、高耐圧素子が２つ必要となり、広いチップ面積を専有してしまう。
また、ＪＦＥＴを用いて起動用素子の高耐圧化と低オン抵抗化する技術が特許文献１に開示されている。しかし、このＪＦＥＴの構成を採用すると素子面積が大きくなると共に２つの独立した高耐圧素子が必要である点に変わりはない。
【０００７】
【特許文献１】特開平９−８４０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した実情に鑑みてなされたものであって、起動回路として優れた特性を有すると共にＩＣに適した半導体回路を提供することを目的とする。
また、本発明は、単一の半導体素子を用いて起動回路を構成すること、あるいは、小占有面積を有する半導体素子から構成された起動回路を提供することを他の目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の半導体装置は、
第１導電型の層と、
前記第１導電型の層上に形成された第２導電型の層と、
前記第２導電型の層の表面領域から前記第１導電型の層に至り、第２導電型のドレイン領域として機能する素子領域を規定する第１導電型の素子分離領域と、
前記素子領域に形成された第１導電型の領域と、
該第１導電型の領域に形成された第２導電型の第１のソース領域と、
前記ドレイン領域と前記第１のソース領域との間に位置する第１導電型の領域上に形成されたゲート電極と、
前記素子領域の、前記第１導電型の領域と前記素子分離領域との間の表面領域に配置された第２導電型の第２のソース領域と、
を備えることを特徴とする。
【００１０】
例えば、前記第２のソース領域は、逆バイアス時に、前記第１導電型領域と前記素子分離領域と前記第１導電型の層との少なくともいずれから延びる空乏層により前記ドレイン領域との間のチャネルが制御される。
また、前記第２のソース領域は、前記第１導電型領域よりも浅く形成される。
【００１１】
例えば、前記第１導電型の層と第２導電型の層との間に配置され、前記第１導電型の領域に対向して配置された第２導電型の埋込領域を配置してもよい。
【００１２】
例えば、前記第１導電型の領域は閉ループ状に形成され、前記第２導電型埋込領域は、前記第１導電型の領域に対向して閉ループ状に形成される。
【００１３】
例えば、前記第２導電型埋込領域は、前記第１導電型の領域の一部分に対向するように、例えば、断続して延在して形成される。
【００１４】
例えば、前記第１導電型の領域は、直線状部と屈曲部とを平面的に備え、前記第２導電型埋込領域は、前記第１導電型の領域の屈曲部に対向する部分で濃度が高く、直線状部に対向する部分で濃度が低い構成を有する。
【００１５】
例えば、前記第２導電型の埋込領域は、前記第２のソース領域にも対向しても良い。
【００１６】
例えば、前記ドレイン領域は、ＬＤＭＯＳ（Laterally Diffused MOS）のドレインとして機能し、前記ソース領域は、前記ＬＤＭＯＳのソース領域として機能し、前記ゲート電極は、前記ＬＤＭＯＳのゲート電極として機能し、前記第２導電型の第１の領域の前記ゲート電極と対向する部分は、前記ＬＤＭＯＳのチャネル領域として機能し、前記ドレイン領域は、前記ＬＤＭＯＳとドレインを共通とするＪＦＥＴ（Junction FET）のドレインとして機能し、前記第２のソース領域は、前記ＪＦＥＴのソース領域として機能し、前記ドレイン領域のうち、前記第１導電型の領域と前記素子分離領域で挟まれた部分が、ＪＦＥＴ（Junction Field-Effect Transistor)のチャネル領域としてとして機能する。
【発明の効果】
【００１７】
本発明によれば、ＬＤＭＯＳとＪＦＥＴとの構成の一部を共通化することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。
【００１９】
（参考用半導体装置の説明）
本発明の実施の形態に係る半導体装置を説明する前に、本発明の前提となる参考用の半導体装置（参考例）について説明する。
本参考用半導体装置１００は、ＬＤＭＯＳ（Laterally Diffused MOS）とＪＦＥＴ（Junction FET (Field-Effect Transistor) (接合型電界効果トランジスタ))とを内蔵する構成を有する。
【００２０】
まず、この半導体装置１００の構成を図１〜図５を参照して説明する。図１〜図３は、半導体装置１００の断面図、図４は図１に示すエピタキシャル層の表面領域に現れる不純物層の分布を示す平面図であり、図５は電極配置を示す平面図である。図１は図４及び図５のＡ−Ａ線での矢視断面図、図２は図４及び図５のＢ−Ｂ線での矢視断面図、図３は、図４及び図５のＣ−Ｃ線での矢視断面図である。
【００２１】
半導体装置１００の構成を図１〜図５を参照して説明する。
半導体装置１００は、図１に示すように半導体基板１１と、エピタキシャル層１２と、分離領域１３と、ドレイン引出領域１４と、ボディ領域１５と、ソース領域１６と、ボディ引出領域１７，フィールド絶縁膜１８と、ゲート絶縁膜１９と、ゲート電極２０と、フィールドプレート２１と、Ｎ型埋込領域２２と、ソース引出層２３と、表面絶縁層１４０と、ドレイン電極１４１と、ソース電極１６１と、ボディ電極１７１と、ソース電極２３１と、を備える。
【００２２】
半導体基板１１は、Ｐ型単結晶シリコン基板から構成される。
【００２３】
エピタキシャル層１２は、半導体基板１１上にエピタキシャル成長により形成されたＮ型単結晶シリコン層である。
表面絶縁層１４０は、エピタキシャル層１２の表面全面に形成された比較的厚いＳｉＯ２等の絶縁体の層である。
【００２４】
分離領域１３は、素子領域を定義するものであり、Ｐ型の拡散領域から構成され、エピタキシャル層１２の表面から半導体基板１１に到る深さを有する。分離領域１３は、相対的に高濃度な基板側拡散領域部位と相対的に低濃度な表面側拡散領域とから構成される。分離領域１３は、ボディ領域１５と同一の工程で製造される。なお、分離領域１３を専用の工程及び領域で形成してもよい。
【００２５】
分離領域１３は、図１，図２、図４に示すように，一部には幅が５〜１００μｍ、例えば、３０μｍ程度の開口１３３が形成されたリング状のリング部１３１と、リング部１３１に隣接して開口部１３３から延在する延存部１３２とを備える。
【００２６】
リング部１３１と導体基板１１とで囲まれたＮ型の島領域１２１が、ＬＤＭＯＳとＪＦＥＴに共通のドレイン領域１２１として機能する。
【００２７】
また、リング部１３１と延在部１３２と半導体基板１１とは、開口部１３３を介して島領域１２１に連通するＮ型の延在領域１２２を定義する。このＮ型延在領域１２２は、ＪＦＥＴのソース領域として機能する。つまり、エピタキシャル層１２は島領域１２１と延在領域１２２とを有する。
【００２８】
ドレイン引出領域１４は、島領域１２１(即ち、リング部１３１が定義する平面円形のＮ型ドレイン領域）の中央部の表面領域に形成され、図４に示すように、平面形状がリング状のＮ型高濃度層である。
ドレイン引出領域１４の中央部部分には、フィールド絶縁膜２４が配置されている。
【００２９】
表面絶縁膜１４０上には、Ａｌ等の導電体から構成されたドレイン電極１４１が配置されている。ドレイン電極１４１は、コンタクトホールを介してドレイン引出領域１４に接続されている。ドレイン電極１４１は、接続パッドとしても機能し、例えば、ボンディングワイヤが直接接続（半田付け）される。
ドレイン引出領域１４は、ＬＤＭＯＳ及びＪＦＥＴに共通のドレイン領域１２１とドレイン電極１４１とのオーミックコンタクトを実現する。
【００３０】
ボディ領域１５は、Ｐ型の拡散領域であり、図４に示すように、島領域１２１内に、リング状に形成されている。ボディ領域１５の内周側の、ゲート電極２０に対向する表面領域は、ＬＤＭＯＳのチャネル領域として機能し、他の領域は、ボディ領域として機能する。
【００３１】
ソース領域１６は、ボディ領域１５内に形成されたＮ型領域であり、図４に示すように、ボディ領域１５内にリング状に形成されており、ＬＤＭＯＳのソース領域として機能する。
【００３２】
ボディ引出領域１７は、Ｐ型高濃度領域であり、ボディ領域１５内のソース領域１６の外側にリング状に形成されている。ボディ引出領域１７の上には、Ａｌ等から構成されたリング状のボディ電極１７１が、図１、図５に示すように、配置され、コンタクトホールを介してボディ引出領域１７に接触している。ボディ引出領域１７は、ボディ領域１５に、ボディ電極１７１から印加される、例えば、固定のバックゲート電圧を印加する。
【００３３】
フィールド絶縁膜１８は、ＬＯＣＯＳ（Local Oxidation of Silicon）等の比較的厚い絶縁膜から構成され、ドレイン引出領域１４を取り囲むように、ドレイン領域（島領域）１２１上に形成されている。
【００３４】
ゲート絶縁膜１９は、ＳiＯ2膜などの絶縁膜から構成され、フィールド絶縁膜１８とソース領域１６との間のチャネル領域上に形成されている。
【００３５】
ゲート電極２０は、Ａｌ膜等の導電膜から構成され、ゲート絶縁膜１９とフィールド絶縁膜１８の端部との上に形成されている。
【００３６】
フィールドプレート２１は、絶縁膜２１１を介して互いに容量結合された複数のリング状の導電体から構成され、フィールドプレート２１直下のドレイン領域１２１における電位を一定のほぼ均一な勾配に維持する。
【００３７】
埋込領域２２は、Ｐ型半導体基板１１の表面領域に形成されたＮ型領域であり、高耐圧が要求される素子であれば不純物濃度が相対的に低く、低オン抵抗が要求される素子であれば不純物濃度が相対的に高く形成される。
【００３８】
ソース引出領域２３は、Ｎ型延在領域１２２の表面領域に配置されたＮ型高濃度層である。絶縁層１４０の上には、Ａｌ等から構成されたＪＦＥＴのソース電極２３１が、図１，図５に示すように、配置され、コンタクトホールを介して、ソース引出領域２３に接続されている。Ｎ型延在領域１２２は、ＪＦＥＴのソース領域として機能する。ソース引出領域２３は、ソース引出電極２３１とソース領域１２２との間のオーミックコンタクトを形成する。
【００３９】
上述の構成において、ＬＤＭＯＳのドレインはドレイン領域１２１、チャネル領域はボディ領域１５の内周側の表面領域、ソース領域はソース領域１６、ボディはボディ領域１５、ドレイン電極は電極１４１、ゲート電極は電極２０、ソース電極は電極１６１、ボディ電極は電極１７１、ゲート絶縁膜は絶縁膜１９から形成される。
【００４０】
また、ＪＦＥＴのドレインはドレイン領域１２１、チャネルはリング部１３１の開口部１３３、ソース領域はＮ延在領域１２２、ドレイン電極は電極１４１、ソース電極は電極２３１から構成される。
【００４１】
このような構成の半導体装置１００上には、例えば、図６に示すように電極パッドが配置され、例えば、ドレイン電極１４１にはボンディングワイヤが直接ボンディングされ、ゲート電極２０はパッド３１に接続され、ＬＤＭＯＳのソース電極１６１はパッド３２に接続され、ＪＦＥＴのソース電極２３１はパッド３２に接続され、パッドにボンディングワイヤがボンディングされる。なお、パッドの配置の有無、配置位置等は任意である。
【００４２】
上記構成により、半導体装置１００は、図７の等価回路に示すように、ドレインを共有するＬＤＭＯＳ５１とＪＦＥＴ５２とを構成する。
【００４３】
この状態で、図８に示すように接続し、図３２（ｂ）に示す起動回路と同様のＬＤＭＯＳとＪＦＥＴから形成された起動回路を構成する場合を考察する。
この構成においては、分離領域（ＪＦＥＴのゲート）１３とＬＤＭＯＳのボディ電極１７１とは接地されている。
【００４４】
この状態でドレイン電極１４１に正極性のドレイン電圧Ｖｄを印加すると、ドレイン電極１４１→ドレイン引出層１４→ドレイン領域１２１→リング部１３１の開口部１３３→延在領域１２２→ソース引出領域２３→ソース電極２３１といいうルートでＪＦＥＴ５２のドレイン−ソース間に電流（ドレイン−ソース電流）Ｉｄｓが流れる。
【００４５】
そして、ドレイン電圧Ｖｄを徐々に上昇させると、図１０に示すように、ＪＦＥＴ５２のドレイン−ソース電流Ｉｄｓは徐々に増加する。また、ドレイン−ソース電流Ｉｄｓにより、ＬＤＭＯＳ５１のゲートが充電され、ＬＤＭＯＳのドレイン−ソース間にも電流が流れ、ドレイン電圧Ｖｄの上昇に伴って電流が増加する。
【００４６】
一方、正極性のドレイン電圧Ｖｄがドレイン電極１４１に印加されたことにより、正極性の電圧がドレイン引出層１４を介してエピタキシャル層１２に印加される。すると、分離領域１３のリング部１３１及びＰ型半導体基板１１とエピタキシャル層１２１の間のＰ−Ｎ接合が、エピタキシャル層１２に印加される正極性の電圧により逆バイアスされる。このため、図９（ａ）〜（ｃ）に模式的に示すように、ドレイン電圧Ｖｄの上昇に伴って、Ｐ−Ｎ接合面からエピタキシャル層１２の開口部１３３では空乏層ＤＬが徐々に広がる。
【００４７】
ドレイン電圧Ｖｄがある値（飽和電圧：図１０では電圧Ｖsat）に達すると、図９（ｄ）に模式的に示すように、リング部１３１の開口部１３３ではエピタキシャル層１２全体が空乏層ＤＬにより閉じて、ピンチオフ状態となる。図１０に示すように、ピンチオフ以降は、ＪＥＴ５２のドレイン−ソース電流Ｉｄｓは飽和して、ほぼ一定電流となる。
【００４８】
従って、上記構成の起動回路によれば、ＬＤＭＯＳ５１とＪＦＥＴ５２とが並列に接続されて、高耐圧化が可能であるだけでなく、空乏層ＤＬのピンチオフにより、ＪＦＥＴ５２のドレイン−ソース電流Ｉｄｓが一定値に制限され、消費電力を抑えることができる。
【００４９】
また、上記構成の半導体装置１００は、ＬＤＭＯＳ５１とＪＦＥＴ５２とがドレイン領域１２１を共有し、ＪＦＥＴ５２がＬＤＭＯＳ５１の外周に沿って形成されている。従って、２つの半導体素子を比較的小さい占有面積で形成することが可能である。
【００５０】
また、ドレイン電極１４１に直接ボンディングが可能であり、素子の中心から高圧配線を引き出す必要が無い。また、ドレイン電極１４１用のボンディングパットを設ける必要が無く、パッド面積を必要としない。
ドレイン電極１４１に直接ボンディングが可能なため、別途保護素子が不要で、且つ、ＬＤＭＯＳ５１の耐量でサージに対する保護が可能である。
【００５１】
以上の説明では、リング部１３１に形成された開口部１３３の幅（ＪＦＥＴ５２のゲート幅）を３０μｍ程度として説明したが、開口部１３３のサイズは、目的とするピンチオフ電圧、飽和電流が得られるように適宜設定される。すなわち、開口部１３３のサイズ、不純物濃度、ソース領域１２２の不純物濃度・サイズ等を適宜設定することにより、空乏層の広がりを制御して、ピンチオフ電圧及び飽和電流を所望の値に設定し、あるいは、任意の特性で制御することができる。
【００５２】
また、以上の説明では、半導体基板１１と分離領域（ＪＦＥＴのゲート）１３とに接地電圧を印加したが、各領域に印加する電圧は任意である。例えば、半導体基板１１と分離領域１３に負電圧を印加することで、分離領域１３とエピタキシャル層１２とのＰＮ接合から延びる空乏層ＤＬをより広げて、飽和電流を低減することも、論理的には、可能である。
【００５３】
図１１は、半導体基板１１と分離領域１３との電位（ＪＦＥＴのゲート電圧Ｖｇ）を強制的に変化させた場合のドレイン電圧ＶｄとＪＦＥＴ５２のドレイン−ソース間電流Ｉｄｓとの関係を示す。図示するように、分離領域１３への印加電圧Ｖｇを変化させることにより、ピンチオフになる電圧（飽和電圧Ｖｓａｔ）が変化すると共に飽和電流も変化する。
【００５４】
また、図１２に断面で示すように、ＪＦＥＴ５２のチャネル領域（分離領域１３の開口部）１３３上に、絶縁膜（ゲート絶縁膜）３５を形成し、このゲート絶縁膜３５上にゲート電極３６を配置し、ゲート電極３６に印加するゲート電圧を設定又は調整できる構成とすることも可能である。
【００５５】
ゲート電極３６に接地電位（半導体基板１１の電位）を基準として正極性の電圧Ｖｇを印加すると、ＪＦＥＴ５２のチャネル領域（開口部１３３内のＮ型エピタキシャル層）に生成される空乏層が延びにくくなる。このため、ゲート電圧Ｖｇを正極性に大きくするに従って、飽和電圧Ｖｓａｔと飽和電流Ｉｓａｔを共に大きくすることが可能となる。なお、ゲート電極３６は、開口部１３３の上にのみ設けられてもよく、あるいは、リング状に全体に配置されてもよい。
【００５６】
さらに、図１３に断面で示すように、ＪＦＥＴのチャネル領域（開口部）１３３にＮ型埋込領域３７を配置することにより、飽和電流を調整することが可能である。すなわち、開口部１３３内のＰ型半導体基板１１とエピタキシャル層１２の間に、Ｎ型で高濃度（開口部１３１内のＮ型エピタキシャル層１２の不純物濃度を基準として）の埋込領域３７を形成し、この不純物濃度と埋込層３７の上面の深さを調整することで、ドレイン−ソース間の飽和電流を調整することが可能となる。
【００５７】
Ｎ型埋込領域３７を配置することにより、半導体基板１１側から延びる空乏層の位置が、Ｎ型埋込領域３７を配置しない場合よりも低くなり、飽和電圧Ｖｓａｔが大きくなり、飽和電流Ｉｓａｔも大きくなる。なお、埋込領域３７は、開口部１３３内のＮ型エピタキシャル層１２上面を基準として低不純物濃度としてもよい。
【００５８】
さらに、Ｎ型埋込領域３７を配置する位置を、例えば、図１４（ａ）に例示するように、ＪＦＥＴ５２のチャネル領域のみ、（ｂ）に示すように、ＪＦＥＴ５２のチャネル領域とその近傍、（ｃ）に示すように、チャネル領域と延在領域１２２内に配置するようにしてもよい。さらに、（ｄ）に示すように、埋込領域３７を延在させ、埋込領域２２と一体に構成してもよい。
【００５９】
また、図１５（ｅ）に示すように、ボディ領域１５の一部を形成しない（除去する）ことにより、飽和電圧Ｖｓａｔ及びＩｓａｔを調整することも可能である。
【００６０】
一般的に、他の条件が同一であれば、Ｎ型埋込領域３７のＮ型の不純物濃度が高いほど、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔが上昇し、Ｎ型埋込領域３７が深いほど、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔが上昇し、Ｎ型埋込領域３７が広いほど、飽和電圧Ｖｓａｔ及び飽和電流Ｉｓａｔが上昇する。
【００６１】
なお、Ｎ型埋込領域２２、３７の濃度や濃度分布は、例えば、後述するように、イオン注入（拡散）時に使用するイオンマスクの開口率を適宜設定することにより調整される。
【００６２】
また、ＪＦＥＴのソース引出領域２３及びソース電極２３１の位置を変更することにより、飽和電流を変更することも可能である。例えば、図１６に示すように、ＪＦＥＴのチャネル領域（開口部１３３）から近い第１の位置Ｐ１から順にＰ２，Ｐ３と、ソース引出領域２３及びソース電極２３１の位置を離すにつれて飽和電流を小さくすることが可能である。特に、リング部１３１と延在部１３２とで挟まれた弧状のＮ型延在領域１２２を設ける事によって、サイズを比較的大きくすることなく、飽和電流を小さくすることが可能である。
【００６３】
（実施形態に係る半導体装置の説明）
以上説明した、参考用半導体装置の構成では、開口部１３３のサイズが限定されており、ドレイン電圧Ｖｄの上昇に伴って、リング部１３１の開口部１３３におけるエピタキシャル層１２内の空乏層ＤＬが３方向（左右のリング部１３１と下の半導体基板１１とのＰＮ接合面）から延びるため、ドレイン電圧Ｖｄが比較的小さいうちにゲート領域がピンチオフしてしまう。このため、大きな飽和電流を得ることが困難である。仮に、開口部１３３の幅を大きくしたとしても、半導体基板１１とのＰＮ接合面から延びる空乏層を抑制することができず、飽和電流の増大化には限界がある。
そこで、以下、相対的に大きな飽和電流が得られる半導体装置２００について説明する。
【００６４】
（第１の実施形態）
上記参考用半導体装置１００では、ＬＤＭＯＳの外周に沿うようにリング部１３１の外にＪＦＥＴのソース領域を形成したが、本実施形態の半導体装置２００においては、より小型にするため、リング部１３１を設けず、ＪＦＥＴのソース領域をＬＤＭＯＳの素子領域内に配置する。
【００６５】
図１６と図１７は、この実施の形態の半導体装置２００の構造を示し、図１６は半導体装置２００の断面図、図１７は図１６に示すエピタキシャル層の表面領域に現れる不純物層の分布を示す平面図、図１８は電極配置を示す平面図であり、図１６は、図１７、図１８のＡ−Ａ線での矢視断面図に相当する。
【００６６】
図示するように、本実施の形態では、分離領域１３は一重のリング状であり、延在部１３２は配置されていない。
ＪＦＥＴのソース引出領域２３は、Ｎ型で、ドレイン領域１２１よりも高濃度で、ボディ領域１５と分離領域１３との間にリング状に配置されている。ソース引出領域２３は、隣接するボディ領域１５及び分離領域１３よりも浅く形成されている。表面絶縁層１４０上のソース引出領域２３に対向する位置に、ソース電極２３１が配置され、コンタクトホールを介してソース引出領域２３に接続されている。
また、Ｎ型埋込部２２は、ドレイン領域の直下に形成された平面円盤状の領域２２Ｃと、ボディ領域１５の下に形成された平面リング状の領域２２Ｒから構成される。
【００６７】
この構成において、例えば、ＬＤＭＯＳのボディ領域１５の電圧、分離領域１３の電圧、半導体基板１１の電圧をそれぞれグランドレベルとすれば、ドレイン電圧Ｖｄの上昇に伴って、空乏層ＤＬが、ボディ領域１５及び分離領域１３及び半導体基板１１とエピタキシャル層１２との間のＰＮ接合面から、図１８（ａ）〜（ｃ）に模式的に示すように伸びる。そして、ドレイン電圧Ｖｄが一定レベルＶ２２に達すると、ピンチオフする。
【００６８】
この構成によれば、ＪＦＥＴのチャネル領域は、ボディ領域１５、分離領域１３、半導体基板１１の領域の間のＮ型のエピタキシャル層１２の領域となる。そして、ドレイン電圧Ｖｄの上昇に伴って空乏層ＤＬがボディ領域１５とのＰＮ接合面と半導体基板１１とのＰＮ接合面の上下２方向から延び、ピンチオフする。このＪＦＥＴは、上下２方向から空乏層を延びる空乏層ＤＬによりピンチオフさせる構成であるため、ゲートの横方向の長さ（本実施形態では、円形のＬＤＭＯＳであるため、ソース引出領域２３の円周長に相当）に対応する電流を流すことができる。そして、ＪＦＥＴ５２のゲートがＬＤＭＯＳの全周に渡っているため、素子サイズを小さく保ちながら、ＪＦＥＴ５２の飽和電流Ｉｓａｔを大きくとることができ、素子サイズにもよるが、数十ｍＡまで流すことも可能である。
【００６９】
なお、ＪＦＥＴのソース引出領域２３は、全周にリング状に形成される構成に限定されず、図１９に示すように、周方向の一部に１又は複数個形成されてもよい。これにより、ソース引出領域２３が全周に形成されている構造よりも、ＪＦＥＴ５２のゲート幅が狭くなり、飽和電流Ｉｓａｔを小さくすることができる。
また、Ｎ型埋込領域２２の有無で半導体基板１１とのＰＮ 接合面からの空乏層の延びを制御することができ、飽和電圧Ｖｓａｔを調整することも可能である。
【００７０】
また、図１６、１７に示す構造においては、Ｎ型埋込領域２２が、参考例の半導体装置１００と異なり、ドレイン領域１２１の直下のＮ型埋込領域２２Ｃとボディ領域１５の近傍のリング状のＮ型埋込領域２２Ｒとから構成されている。このＮ型埋込領域２２Ｃ，２２Ｒ，特に、リング状Ｎ型埋込領域２２Ｒの位置・サイズ及び不純物濃度を適宜設定することにより、空乏層の広がりを制御して、ピンチオフ電圧及び飽和電流を所望の値に設定し、あるいは、任意の特性で制御することができる。
【００７１】
例えば、図２０（ａ−１）に示すように、ボディ領域１５の下に配置されているＮ型埋込領域２２Ｒを、図２０（ａ−２）に示すように、ソース引出領域２３の下方まで延在させることにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００７２】
例えば、図２０（ｂ−１）に示すように比較的浅いＮ型埋込領域２２Ｒを、図２０（ｂ−２）に示すように、深く形成することにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００７３】
例えば、図２０（ｃ−１）に示すボディ領域１５を、図２０（ｃ−２）に示すように、浅くすることにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００７４】
また、図２０（ｄ−１）に示すようにボディ領域１５とソース引出領域１５との距離を、図２０（ｄ−２）に示すように、長くすることにより、飽和電圧Ｖｓａｔを上昇させることができる。
【００７５】
さらに、図２１（ａ）、（ｂ）に示すように、ボディ領域１５の下に配置されているＮ型埋込領域２２Ｒを、周方向の一部に１又は複数個形成してもよい。但し、飽和電圧Ｖｓａｔは、Ｎ型埋め込み領域２２Ｒの２２Ｒの無い部分で定まる。さらに、ドレイン領域１２１直下の埋込領域２２又はボディ領域１５の下に配置されている埋込領域２２を、配置しない構成も可能である。
【００７６】
なお、Ｎ型埋込領域２２Ｒ，２２Ｃの濃度や濃度分布は、例えば、後述するように、イオン注入（拡散）時に使用するイオンマスクの開口率を適宜設定することにより実施される。
【００７７】
このように、本実施の形態の半導体装置２００によれば、１つの素子面積でＬＤＭＯＳとＪＦＥＴとの２つの特性を得ることができる。
また、ＬＤＭＯＳとＪＦＥＴとが並列に複合化されているので、高耐圧である。
【００７８】
また、ドレイン電極に直接ボンディングが可能なので、別途パッド面積が必要なく、半導体装置の中心部から高圧の配線を引き出す必要がない。
ドレイン電極１４１に直接ボンディングが可能なため、別途保護素子が不要であり、且つＬＤＭＯＳの耐量で保護が可能である。
ＪＦＥＴ５２の飽和電圧Ｖｓａｔと飽和電流を、プロセスを変更することなく、Ｎ型埋込領域２２Ｒの濃度、長さ、位置の調整だけで、設定可能である。
【００７９】
（第２の実施形態）
上記参考例及び第１の実施の形態においては、ＬＤＭＯＳを円形としたが、より大電流化するため、棒状又は櫛歯状とすることも可能である。
このような構成の半導体装置の平面構成を図２２に示す。なお、図２２は、エピタキシャル層１２の表面に露出した半導体領域を示すものであり、ドレイン引出領域１４は櫛形に形成されている。
【００８０】
ドレイン引出領域１４に沿うように、フィールド絶縁膜１８、フィールドプレート２１、ゲート絶縁膜１９、ゲート電極２０、ボディ領域１５、ソース領域１６、ボディ引出領域１７、ソース引出領域２３、分離領域１３がループ状に形成されている。
【００８１】
従って、例えば、Ｄ−Ｄ線、Ｅ−Ｅ線、Ｆ−Ｆ線での断面は、図１６に示す構成とほぼ同一となる。なお、ドレイン引出領域１４をリング状に形成するか否か（フィールド絶縁膜２４を配置するか否か）は任意である。
【００８２】
このような構成によれば、電流路を広く形成することが可能であり、大電流を制御することが可能となる。
【００８３】
なお、以上の説明では、第１実施形態と同様に、ＪＦＥＴ５２のソース領域１２２をボディ領域１５と分離領域１３との間に配置したが、参考例と同様に、ボディ領域１５の外に開口部１３３を有するリング部１３１を形成し、この開口部１３３を介してドレイン領域に連通するソース領域をＬＤＭＯＳに沿って配置し、ソース領域上にソース引出領域及びソース電極を形成することも可能である。
【００８４】
（第３の実施形態）
ＬＤＭＯＳの素子構造を棒状とした場合、ドレインを囲むように屈曲している部分（Ｒ部；図２２に破線Ｒで囲む領域）に電界が集中して、ＬＤＭＯＳの耐圧を低下させるおそれがある。一方、屈曲していてもドレインを囲んでいない部分（逆Ｒ部；図２２に破線Ｇ逆Ｒで囲む部分）には、電界は集中しない。そこで、Ｒ部の電界を緩和するため、Ｒ部のＮ型埋込領域２２Ｃ、２２Ｒの不純物濃度を直線部分のＮ型埋込領域２２Ｃ、２２Ｒの不純物濃度よりも高くし、直線部分のＮ型埋込領域２２の不純物濃度を逆Ｒ部のＮ型埋込領域２２Ｃ、２２Ｒの不純物濃度よりも高くすることが有効である。
【００８５】
この場合、単純に、エリアごとにイオン打ち込みや不純物拡散の濃度を変更しようとすると、イオン打ち込みの位置に応じて、打ち込みプロセスを変更する必要があり、追加工程が必要となり、コストアップになる。
【００８６】
この場合、イオン注入時あるいは不純物拡散時のマスクを工夫することで適切な濃度設定が可能となる。
例えば、図２２に示す櫛形の素子構造の半導体装置１００又は２００の埋込領域２２Ｃを形成する場合に、イオン注入マスクとして、図２３（ａ）に概略を示すようなイオンマスク４１を用いることが可能である。
【００８７】
このイオンマスク４１は、図２２の素子のＲ部に対応する部分の開口ＯＰの開口度（単位面積当たりの開口面積）が、直線部に対応する部分（例えば、領域ＳＴ）の開口ＯＰの開口度よりも高く（広く）、直線部に対応する部分の開口ＯＰの開口度が、逆Ｒ部に対応する部分の開口ＯＰの開口度よりも高い（広い）。
【００８８】
従って、例えば、図２３（ｂ）に模式的に示すように、半導体基板１１上にイオンマスク４１を配置して、イオン照射源４２から、全面に均一の密度でイオンビームＩＢを照射すれば、適切な濃度でイオンが半導体基板１１の表面領域に打ち込まれる。打ち込まれたイオンが、その後の熱処理で拡散することにより、適切な濃度分布、即ち、後工程で形成される櫛形ＬＤＭＯＳの屈曲部に対応する部分（電界が相対的に集中しやすい部分）で不純物濃度が高く、直線部に対応する部分（電界が相対的に集中しにくい部分）で不純物濃度が低い埋込領域２２を得ることができ、イオン打ち込みのドーズ量やエネルギーを制御しなくても、屈曲部適切な濃度分布の埋設領域２２が形成可能である。
【００８９】
なお、イオンマスク４１は、イオン注入に限定されず、任意の拡散手法の不純物マスクとして使用可能である。
【００９０】
なお、全体を１枚のイオンマスク４１で形成する必要はない。例えば、開口ＯＰのパターンや開口率の異なる複数のマスク（又は注入マスク形成用のフォトマスク）４１ａ〜４１ｉを図２４（ａ）〜（ｉ）に示すように用意しておき、例えば、イオン注入時に、屈曲部には、開口率が高く、直線部には開口率の低いマスクを使用するというように、使用するイオンマスクを切り替えながらイオン注入を行ってもよい。例えば、図２４（ａ）〜（ｃ）では、円形の開口ＯＰの径、数、配置等を適宜調整して開口率を調整している。また、図２４（ｅ）〜（ｉ）では、ストライプ状の開口ＯＰの長さ、幅、数、配置等を適宜調整して開口率を調整している。図２４（ｄ）、（ｈ）では、さらに、開口ＯＰの形状を調整して開口率を調整している。また、図２４（ｉ）では、濃度分布に傾斜を与えることができる。
【００９１】
前述のように、埋込領域２２Ｃの濃度を調整することにより、ＬＤＭＯＳの耐圧、Ｖｄ−Ｉｄ特性などを改善及び変更することが可能である。例えば、図２５（ａ）に示す飽和領域が発現せず、素子耐圧の低い状態から、埋込領域２２の濃度及びその分布を適切に設定することにより、図２５（ｂ）に示すような飽和領域が明確に発現し、耐圧の高い特性に変更することも可能である。
【００９２】
（第４の実施形態）
次に、１チップ上に、上記のＬＤＭＯＳ５１とＪＦＥＴ５２の複合素子と他の任意の半導体素子とを集積化する実施の形態について説明する。
ここでは、図２６に示すように、ＬＤＭＯＳ５１とＪＦＥＴ５２に加えて、大電流を流すためのパワーＬＤＭＯＳ５３とパワーＬＤＭＯＳ５３を流れる電流を検出するための電流検出用のＬＤＭＯＳ（センスＬＤＭＯＳ）５４を備える回路をドレインを共通として１チップ上に形成する。
【００９３】
図２７に、図２６に示す回路を１チップ上に形成した際の、領域配置と電極配置の一例を示す。この構成は、ＬＤＭＯＳ５１及びＪＦＥＴ５２として、図１〜３で示した構成を採用した際の例である。
図２７において、領域４１１には、第１の実施の形態で説明したＬＤＭＯＳ５１とＪＦＥＴ５２とが形成されており、ドレイン領域１２１から延在領域１２２が引き出されており、ＬＤＭＯＳ５１のゲート電極２０とソース電極１６１とボディ電極１７１が配置され、さらに、延在領域１２２上にＪＦＥＴ５２のソース電極２３１が配置されている。領域４１１の断面Ｇ−Ｇは、図１の断面のドレイン電極１４１から右半分と同様の構成となる。
【００９４】
また、領域４１２には、センスＬＤＭＯＳ５４が形成されており、ゲート電極３２１とソース電極３２２とが配置されている。他の領域には、パワーＬＤＭＯＳ５３が形成されており、ドレイン電極１４１を囲むように配置されたゲート電極３３１と、領域４１２で開口を有しドレイン電極１４１を囲むようにＣ字状に配置されたソース電極３３２とが配置されている。
【００９５】
パワーＬＤＭＯＳ５３のゲート電極３３１とセンスＬＤＭＯＳ５４のゲート電極３２１とは一体に形成されている。
【００９６】
なお、パワーＬＤＭＯＳ５３のボディ引出領域とボディ電極は、任意の位置に任意のサイズで形成される。
【００９７】
パワーＬＤＭＯＳ５３とセンスＬＤＭＯＳ５４の断面Ｈ−Ｈ、Ｉ−Ｉで構成は、共通であり、図２９に示すように、ＪＦＥＴ５２のソース領域２３が設けられていないこと、ボディ領域１５と分離領域１３がショートしていること等を除けば、基本的に、上述したＬＤＭＯＳ５１の構成と同一である。
【００９８】
なお、ＬＤＭＯＳ５１及びＪＦＥＴ５２用のボディ領域と、パワーＬＤＭＯＳ５３及びセンスＬＤＭＯＳ５４用のボディ領域とは別体で構成される。また、パワーＬＤＭＯＳ５３用のボディ領域とセンスＬＤＭＯＳ５４用のボディ領域とを別体としてもよい。
そして、素子領域の中央部には、４つの素子の共通のドレイン領域１２１が配置され、その中央には、ドレイン引出領域１４とドレイン電極１４１が配置されている。
【００９９】
図２８に、図２６に示す回路を１チップ上に形成した際の、領域配置と電極配置の他の例を示す。この構成は、ＬＤＭＯＳ５１及びＪＦＥＴ５２として、図１６，１７に示す構成を採用した場合の構成例である。図２７において、領域４１１には、第１の実施の形態で説明したＬＤＭＯＳ５１とＪＦＥＴ５２とが形成されており、ＬＤＭＯＳ５１のゲート電極２０とソース電極１６１とボディ電極１７１が形成され、ボディ電極１７１と分離領域との間に、ＪＦＥＴ５２のソース電極２３１が配置されている。領域４１１の断面Ｇ−Ｇは、図１６の断面のドレイン電極１４１から右半分と同様の構成となる。
【０１００】
また、領域４１１に隣接する領域４１２には、センスＬＤＭＯＳ５４が形成されており、ゲート電極３２１とソース電極３２２とが配置されている。他の領域には、パワーＬＤＭＯＳ５３が形成されており、ドレイン電極１４１を囲むように配置されたゲート電極３３１と、領域４１２で開口を有し、ドレイン電極１４１を囲むようにＣ字状に配置されたソース電極３３２とが配置されている。また、パワーＬＤＭＯＳ５３のボディ引出領域とボディ電極は、任意の位置に任意のサイズで形成される。
【０１０１】
パワーＬＤＭＯＳ５３とセンスＬＤＭＯＳ５４の断面Ｈ−Ｈ、Ｉ−Ｉで構成は、共通であり、図２９に示すように、ＪＦＥＴ５２のソース領域２３が設けられていないこと、ボディ領域１５と分離領域１３がショートしていること等を除けば、基本的に、上述したＬＤＭＯＳ５１の構成と同一である。
【０１０２】
なお、パワーＬＤＭＯＳ５３のゲート電極２０とセンスＬＤＭＯＳ５４のゲート電極３２１とは一体に形成されている。
【０１０３】
チップの周縁部には、パワーＬＤＭＯＳゲート電極接続パッド，パワーＬＤＭＯＳソース電極パッド，センスＬＤＭＯＳソース電極パッド，ＬＤＭＯＳソース電極パッド、ＬＤＭＯＳゲートパッド電極等が配置され、それぞれ、対応する電極に図示せぬ配線及びコンタクトを介して接続されている。
【０１０４】
なお、パワーＬＤＭＯＳ５３のボディ引出領域とボディ電極は、任意の位置に任意のサイズで形成される。
なお、ＬＤＭＯＳ５１及びＪＦＥＴ５２用のボディ領域と、パワーＬＤＭＯＳ５３及びセンスＬＤＭＯＳ５４用のボディ領域とは別体で構成される。また、パワーＬＤＭＯＳ５３用のボディ領域とセンスＬＤＭＯＳ５４用のボディ領域とを別体としてもよい。
そして、素子領域の中央部には、４つの素子の共通のドレイン領域１２１が配置され、その中央には、ドレイン引出領域１４とドレイン電極１４１が配置されている。
【０１０５】
このような構成の半導体装置により、例えば、ｉ）ＬＤＭＯＳとＪＦＥＴにより起動回路を構成して、起動時に、内部電源４１２への電力の供給を開始して内部電源４１２を起動し、ii）起動した内部電源４１２がパワーＬＤＭＯＳを起動して大電流を対象回路に供給させ、さらに、センスＬＤＭＯＳの出力から電流値をモニタするといった動作が可能となり、別途必要であったディスクリートデバイスも不要となる。
【０１０６】
また、配置するパッドを調整することにより、任意の素子の使用・不使用を設定できる。例えば、センスＬＤＭＯＳが不要な場合には、センス用のパッドを配置しなければよい。また、高耐圧スイッチが不要な場合には、パワーＬＤＭＯＳ用のパッドを配置しなければよい。なお、素子そのものを組み込まないことも可能である。
【０１０７】
以上の例では、４つの半導体素子を基板１１上に組み込んだが、どのような半導体素子を組み込むかは任意であり、４つの半導体素子のうちの２つ又は３つのみを組み込んだり、他の種類の素子を組み込む等してもよい。
【０１０８】
例えば、パワーＬＤＭＯＳ５３にＪＦＥＴを複合化し、計５つの素子を１チップ化することも可能である。この場合は、例えば、図３０に示すように、パワーＬＤＭＯＳ５３を図１〜図３に示す構成とし、任意の位置、例えば、領域４１４において、パワーＬＤＭＯＳ５３のリング状の分離領域に開口を形成して、延在部１３２を引き出し、延在部１３２にソース引出層を形成し、ソース電極２３２を配置する。また、ＪＦＥＴ用のパッドを配置する。
【０１０９】
また、例えば、図３１に示すように、パワーＬＤＭＯＳ５３を図１６，１７に示す構成とし、任意の位置、例えば、領域４１５において、パワーＬＤＭＯＳ５３のボディ領域１５と分離領域１３との間にソース引出層を形成し、ソース電極２３２を配置する。また、ＪＦＥＴ用のパッドを配置する。
【０１１０】
このような構成とすれば、例えば、パワーＬＤＭＯＳとＪＦＥＴの複合体、ＬＤＭＯＳとＪＦＥＴの複合体、センスＬＤＭＯＳ等を、ドレインを共通として１つのチップに組み込むことが可能となり、デスクリートデバイスは不要になる。
【０１１１】
また、パワーＬＤＭＯＳ５３の耐圧をより高め、大電流駆動を可能とするため、図２２に例示したＬＤＭＯＳと同様に、ドレインを櫛歯状とし、パワーＬＤＭＯＳ５３のゲート及びソースを櫛歯状のドレイン領域に沿って配置してもよい。
【０１１２】
本発明は上述した実施の形態に限られず様々な修正及び応用が可能である。素子構造は一例であり、適宜変更可能である。
【図面の簡単な説明】
【０１１３】
【図１】参考例に係る半導体装置の断面図であり、図４及び図５のＡ−Ａ線断面図に相当する。
【図２】参考例に係る半導体装置の断面図であり、図４、図５のＢ−Ｂ線断面図に相当する。
【図３】参考例に係る半導体装置の断面図であり、図４、図５のＣ−Ｃ線断面図に相当する。
【図４】参考例に係る半導体装置のエピタキシャル層表面の不純物層の配置構成を示す平面図である。
【図５】参考例に係る半導体装置の電極の配置構成を示す平面図である。
【図６】参考例に係る半導体装置の電極及びボンディングパッドの配置構成を示す平面図である。
【図７】参考例に係る半導体装置の等価回路の回路図である。
【図８】参考例に係る半導体装置を起動回路として使用した場合の回路図である。
【図９】（ａ）〜（ｄ）は、参考例に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴って分離領域の開口部で空乏層がどのように延びるかを模式的に示す図である。
【図１０】参考例に係る半導体装置において、ドレイン電圧ＶｄとＪＦＥＴのドレイン−ソース間電流Ｉｄｓの関係を示す図である。
【図１１】参考例に係る半導体装置において、素子分離領域の電圧を変化させた場合の、ドレイン電圧ＶｄとＪＦＥＴのドレイン−ソース間電流Ｉｄｓの関係を示す図である。
【図１２】参考例に係る半導体装置において、素子分離領域の開口部上にゲート電極を配置した構成を説明する図である。
【図１３】参考例に係る半導体装置において、素子分離領域の開口部にＮ型埋込領域を形成した構成を説明する図である。
【図１４】（ａ）〜（ｄ）は、図４に示すＮ型埋込領域の平面的な配置例を示す図である。（ｅ）は、ボディ領域の平面的な配置例を示す図である。
【図１５】参考例に係る半導体装置において、ＪＦＥＴのソース電極の配置を変化させる例を説明する図である。
【図１６】本発明の第１の実施の形態に係る半導体装置の断面図であり、図１７のＡ−Ａ線断面図に相当する。
【図１７】第１の実施の形態に係る半導体装置のエピタキシャル層の表面上の不純物層の配置構成を示す平面図である。
【図１８】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置において、ドレイン電圧Ｖｄの上昇に伴ってボディ領域及び分離領域から空乏層がどのように延びるかを模式的に示す図である。
【図１９】第１の実施の形態に係る半導体装置の変形例のエピタキシャル層の表面上の不純物層の配置構成を示す平面図である。
【図２０】（ａ−１）〜（ｂ−２）は、Ｎ型埋込領域の構成の変化が飽和電圧及び飽和電流に与える影響を説明するための図、（ｃ−１）、（ｃ−２）は、ボディ領域の構成が飽和電圧及び飽和電流に与える影響を説明するための図、（ｄ−１）、（ｄ−２）は、ボディ領域とソース引出領域との距離が飽和電圧及び飽和電流に与える影響を説明するための図である。
【図２１】（ａ）、（ｂ）は、Ｎ型埋込領域の構成の変形例を示す図である。
【図２２】第２の実施の形態に係る半導体装置のエピタキシャル層の表面領域の不純物層の配置構成を示す平面図である。
【図２３】（ａ）は、第２の実施の形態に係る半導体装置のＮ型埋込領域を形成するためのイオンマスクの構成を示し、（ｂ）は、このイオンマスクを用いて不純物を拡散するプロセスを説明する図である。
【図２４】（ａ）〜（ｉ）は開口率の異なるイオンマスクの例を示す図である。
【図２５】Ｎ型埋め込み領域の不純物濃度を調整することにより、ドレイン電圧−ソース・ドレイン電流特性が変化することを示す図である。
【図２６】第３の実施の形態に係る半導体装置の等価回路を示す回路図である。
【図２７】第３の実施の形態に係る半導体装置の電極配置の第１の例を示す平面図である。
【図２８】第３の実施の形態に係る半導体装置の電極配置の第２の例を示す平面図である。
【図２９】第３の実施の形態に係る半導体装置の断面図であり、図２７、２８のＨ−Ｈ線及びＩ−Ｉ線断面図に相当する。
【図３０】第３の実施の形態に係る半導体装置のパワーＬＤＭＯＳにＪＦＥＴを複合化した第１の例を示す平面図である。
【図３１】第３の実施の形態に係る半導体装置のパワーＬＤＭＯＳにＪＦＥＴを複合化した第２の例を示す平面図である。
【図３２】（ａ）は従来の起動回路の構成を示す回路図、（ｂ）はＪＦＥＴとＬＤＭＯＳを用いる起動回路の回路図である。
【符号の説明】
【０１１４】
１００  半導体装置
１１  基板
１２  エピタキシャル層
１２１  ドレイン領域
１２２  ＪＦＥＴのソース領域
１３    分離領域
１３１  素子分離領域のうちリング部
１３２  素子分離領域のうち延在部
１３３  素子分離領域の開口部（ＪＦＥＴのゲート）
１４    ドレイン引出領域
１４１  ドレイン電極  
１５    ボディ領域
１６  ＬＤＭＯＳのソース領域
１７  ボディ引出領域
１７１  ボディ電極
１８  フィールド絶縁膜
１９  ゲート絶縁膜
２００  半導体装置
２０  ゲート電極
２１  フィールドプレート
２１１  絶縁膜
２２  埋込領域
２３  ＪＦＥＴのソース引出領域
２３１  ＪＦＥＴのソース電極
３４  ゲート絶縁膜
３６  ゲート電極
３７  Ｎ型埋込領域
４１ａ〜４１ｉ  イオン注入マスク
４１２  内部電源
【図１】
2010087307.tif 000003
【図２】
2010087307.tif 000004
【図３】
2010087307.tif 000005
【図４】
2010087307.tif 000006
【図５】
2010087307.tif 000007
【図６】
2010087307.tif 000008
【図７】
2010087307.tif 000009
【図８】
2010087307.tif 000010
【図９】
2010087307.tif 000011
【図１０】
2010087307.tif 000012
【図１１】
2010087307.tif 000013
【図１２】
2010087307.tif 000014
【図１３】
2010087307.tif 000015
【図１４】
2010087307.tif 000016
【図１５】
2010087307.tif 000017
【図１６】
2010087307.tif 000018
【図１７】
2010087307.tif 000019
【図１８】
2010087307.tif 000020
【図１９】
2010087307.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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