(57)【要約】【課題】ゲート制御整流器と整流回路への応用を提供する。【解決手段】本発明は、ゲート制御整流器を提供し、ゲート制御整流器は、線間電圧極性検出回路、定電圧源、駆動回路、および、ゲート制御トランジスタ、からなる。線間電圧極性検出回路は、線間電圧の極性を検出し、駆動回路を制御して、ゲート制御トランジスタを導通、または、オフにする。ゲート制御トランジスタは、ゲート、ソース、および、ドレインを有する金属酸化膜半導体電界効果トランジスタか、又は、ゲート、エミッター、コレクターを有する絶縁ゲートバイポーラトランジスタである。定電圧源が、外部回路により提供されるか誘導されて、MOSFETのソースか、又は、IGBTのエミッターを参照する。導電損失が低いので、ゲート制御整流器は整流回路に応用されて、整流効率を増加させることができる。【選択図】図７A
2010115103.tif 000002
【特許請求の範囲】
【請求項１】
ゲート制御整流器であって、
ゲート、第一チャネル端子、及び第二チャネル端子を有するゲート制御トランジスタと、
前記ゲート制御トランジスタの前記第二チャネル端子の電位を基準にする定電圧源と、
線間電圧の極性を検出する線間電圧極性検出回路と、
前記線間電圧極性検出回路の検出結果に基づき、前記ゲート制御トランジスタの前記第一チャネル端子と前記第二チャネル端子間のチャネルを形成するかを決定する駆動回路と
を備えることを特徴とするゲート制御整流器。
【請求項２】
前記駆動回路は、
第一端と第二端を有し、前記第一端が前記定電圧源に連接される光トランジスタと、
前記光トランジスタの前記第二端と前記ゲート制御トランジスタの前記第二チャネル端子とに連接される第一抵抗と、
を含むことを特徴とする請求項１に記載のゲート制御整流器。
【請求項３】
前記駆動回路は、更に、トーテムポール回路を有し、前記トーテムポール回路は、
ベース、エミッター、及びコレクターを有するNPNバイポーラトランジスタと、ベース、エミッター、及びコレクターを有するPNPバイポーラトランジスタと、
を含み、
前記NPNバイポーラトランジスタの前記ベースと前記PNPバイポーラトランジスタの前記ベースが互いに連接されると共に、前記光トランジスタの前記第二端と前記第一抵抗が連接される端子に連接され、前記二つのエミッターが互いに連接されると共に、前記ゲート制御トランジスタの前記ゲートに連接され、前記NPNバイポーラトランジスタのコレクターが前記光トランジスタの前記第一端に連接され、前記PNPバイポーラトランジスタのコレクターは、前記ゲート制御トランジスタの前記第二チャネル端子に連接されることを特徴とする請求項２に記載のゲート制御整流器。
【請求項４】
前記線間電圧極性検出回路は、
限流抵抗と、
前記限流抵抗に直列に連接され、前記光トランジスタに対応し、線間電圧の極性を検出する光ダイオードと、
からなることを特徴とする請求項３に記載のゲート制御整流器。
【請求項５】
前記駆動回路は、更に、
基準端子、正極、及び負極を有し、前記基準端子は前記光トランジスタの前記第二端と前記第一抵抗が連接される端子に連接され、前記正極が前記ゲート制御トランジスタの前記第二チャネル端子に連接されるスレショルドスイッチと、
ベース、エミッター、及びコレクターを有し、前記コレクターが前記ゲート制御トランジスタの前記ゲートに連接されるPNPバイポーラトランジスタと、
前記PNPバイポーラトランジスタの前記ベースと前記スレショルドスイッチの前記負極とに連接される第二抵抗と、
前記PNPバイポーラトランジスタの前記エミッターと前記PNPバイポーラトランジスタの前記ベースとに連接される第三抵抗と、
前記ゲート制御トランジスタの前記ゲートと前記第二チャネル端子とに連接される第四抵抗と、
を含むことを特徴とする請求項２に記載のゲート制御整流器。
【請求項６】
前記線間電圧極性検出回路は、
限流抵抗と、
前記限流抵抗に直列に連接され、前記光トランジスタに対応し、線間電圧の極性を検出する光ダイオードと
を有することを特徴とする請求項５に記載のゲート制御整流器。
【請求項７】
前記駆動回路は、更に、
ベース、エミッター、及びコレクターを有し、前記コレクターが前記ゲート制御トランジスタの前記ゲートに連接されるPNPバイポーラトランジスタと、
ベース、エミッター、及びコレクターを有し、前記エミッターが前記ゲート制御トランジスタの前記第二チャネル端子に連接されるNPNバイポーラトランジスタと、
前記PNPバイポーラトランジスタの前記ベースと前記NPNバイポーラトランジスタの前記コレクタとに連接される第二抵抗と、
前記PNPバイポーラトランジスタの前記エミッターと前記PNPバイポーラトランジスタの前記ベースとに連接される第三抵抗と、
前記ゲート制御トランジスタの前記ゲートと前記ゲート制御トランジスタの第二チャネル端子とに連接される第四抵抗と、
前記光トランジスタの前記第二端と前記NPNバイポーラトランジスタの前記ベースとに連接される第五抵抗と、
を含むことを特徴とする請求項２に記載のゲート制御整流器。
【請求項８】
前記線間電圧極性検出回路は、
限流抵抗と、
前記限流抵抗に連接され、前記光トランジスタに対応し、線間電圧の極性を検出する光ダイオードと、
を有することを特徴とする請求項７に記載のゲート制御整流器。
【請求項９】
更に、前記ゲート制御トランジスタに連接される抵抗性負荷を含むことを特徴とする請求項１から８の何れか１項に記載のゲート制御整流器。
【請求項１０】
前記ゲート制御トランジスタは、Nチャネル金属酸化膜半導体電界効果トランジスタ、Pチャネル金属酸化膜半導体電界効果トランジスタ、一方向性金属酸化膜半導体電界効果トランジスタ、双方向性金属酸化膜半導体電界効果トランジスタ、又は、絶縁ゲートバイポーラトランジスタであることを特徴とする請求項９に記載のゲート制御整流器。
【請求項１１】
更に、前記ゲート制御トランジスタに連接される容量性負荷を含むことを特徴とする請求項１から１０の何れか１項に記載のゲート制御整流器。
【請求項１２】
前記ゲート制御トランジスタは一方向性金属酸化膜半導体電界効果トランジスタであることを特徴とする請求項１１に記載のゲート制御整流器。
【請求項１３】
集積回路により実現されることを特徴とする請求項１１に記載のゲート制御整流器。
【請求項１４】
ゲート制御整流器であって、
ゲート、第一チャネル端子、第二チャネル端子を有するゲート制御トランジスタと、
前記ゲート制御トランジスタの前記ゲートと前記ゲート制御トランジスタの前記第二チャネル端子とに連接される第一抵抗と、
カプラスイッチ（coupler switch）と、
前記第二チャネル端子の電位を基準にする定電圧入力と、
線間電圧入力とを備え、
前記線間電圧入力の極性により、前記カプラスイッチが駆動され、前記ゲート制御トランジスタの前記第一チャネル端子と前記第二チャネル端子との間のチャネルをオン/オフさせることを特徴とするゲート制御整流器。
【請求項１５】
前記カプラスイッチが光カプラ(optical coupler)であることを特徴とする請求項１４に記載のゲート制御整流器。
【請求項１６】
前記カプラスイッチが磁気カプラ(magnetic coupler)であることを特徴とする請求項１４に記載のゲート制御整流器。
【請求項１７】
集積回路により実現されることを特徴とする請求項１４に記載のゲート制御整流器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート制御整流器、及び、整流回路に応用して整流効率を向上させることに関するものである。
【背景技術】
【０００２】
公知の整流回路（rectification circuits）はダイオード（diodes）の一方向性伝導（unidirectional conduction）特性を利用し、AC正弦波電圧（AC sinusoidal voltage）を直流脈動電圧（DC pulsating voltage）に整流する。例えば、図1は、半波整流回路（half-wave rectification circuit）を示す図である；図2A、2B、3Aと3Bは、全波整流回路（full-wave rectification circuit）を示す図である； LとNは、それぞれ、ライン（line）とニュートラル（neutral）である；T1とT2は絶縁変圧器（isolation transformers）である；D0、D1、D2とD3は整流ダイオード（rectification diodes）である；BD1とBD2はブリッジダイオード（bridge diodes）である；R0は負荷抵抗器（load resistors）である。
【０００３】
ダイオード整流器は通常、高い導電損失（conduction loss）に苦しんでいる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ゲート制御整流器を提供し、導電損失を低下させ、整流効率を向上させることを目的とする。
【課題を解決するための手段】
【０００５】
本発明のゲート制御整流器は、線間電圧（line voltage）極性検出回路、定電圧源、駆動回路、および、ゲート制御トランジスタ、からなる。
【０００６】
ゲート制御トランジスタは、金属酸化膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor 、MOSFET）又は、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、IGBT）である。負荷が抵抗性（resistive）である場合、ゲート制御トランジスタは双方向MOSFET（BMOS）、一方向性MOSFET（UMOS）、又は、IGBTである。負荷が容量性（capacitive）の場合、ゲート制御トランジスタは、UMOS、又は、IGBTである。定電圧源は、外部回路により提供されるか誘導されて、MOSFETのソースの電位、又は、IGBTのエミッターの電位を基準にする。線間電圧極性検出回路は、線間電圧の極性を検出し、駆動回路を制御して、ゲート制御トランジスタを導通、または、オフにする。
【発明の効果】
【０００７】
ゲート制御整流器は、個別部品（discrete components）、又は、集積回路（integrated circuits）により実現され、整流回路に応用されて、導通損失を低下させて、整流効率を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】公知の半波整流回路を示す図である。
【図２Ａ】公知の全波整流回路示す図である。
【図２Ｂ】公知の全波整流回路示す図である。
【図３Ａ】公知の全波整流回路示す図である。
【図３Ｂ】公知の全波整流回路示す図である。
【図４】本発明のNMOS整流器の回路図である。
【図５Ａ】本発明のNMOS整流器の回路図である。
【図５Ｂ】本発明のNMOS整流器の回路図である。
【図６Ａ】本発明のNMOS整流器の回路図である。
【図６Ｂ】本発明のNMOS整流器の回路図である。
【図６Ｃ】本発明のNMOS整流器の回路図である。
【図７Ａ】本発明の第一実施例によるNMOS駆動回路構造を示す図である。
【図７Ｂ】本発明の第一実施例によるNMOS駆動回路構造を示す図である。
【図８】本発明の第二実施例によるNMOS駆動回路構造を示す図である。
【図９】本発明の第三実施例によるNMOS駆動回路構造を示す図である。
【図１０】本発明の第四実施例によるNMOS駆動回路構造を示す図である。
【発明を実施するための形態】
【０００９】
一般に、ダイオード、UMOS、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、 IGBT）は一方向性伝導（bidirectional conduction）の特性を有するが、BMOSは双方向性伝導（bidirectional conduction）の特性を有する。図6B中、負荷R0は抵抗性で、ゲート制御トランジスタQ0、Q1、Q2とQ3はBMOS、UMOS、又は、IGBTである。図6C中、負荷C7は容量性で、ゲート制御トランジスタU0、U1、U2とU3はUMOS、又は、IGBTでなければならない。
【００１０】
本発明中のゲート制御トランジスタはNMOSに制限されない。説明を便利にするため、本文では、ゲート制御トランジスタはNMOSで、且つ、線間電圧源は単一相（single-phase）である。本発明のゲート制御トランジスタがゲートー基準端子間電圧に影響され（NMOSの場合、基準端子がソースであり、IGBTの場合、基準端子がエミッタである）、ゲートーソース間電圧により、MOSのドレインとソースとの間のチャネルをオン/オフさせ、又は、ゲートーエミッタ間電圧により、IGBTのコレクタとエミッタとの間のチャネルをオン/オフさせる。各種類のトランジスタが本発明に適するため、本発明中のドレインとソースはそれぞれ第一チャネル端子と第二チャネル端子と称されるが、説明を明確にするため、この二つ端子がまだドレインとソースと称される。
【００１１】
NMOSにより整流回路中のダイオードを代替するには二個の条件を満たす必要がある：（1）NMOSのボディダイオード（body diode）とダイオードは同一方向（in the same direction）であること；図4、図5A、図5B、図6Aと図6Bは、それぞれ、図1、図2A、図2B、図3Aと図3Bに対応する。（2）NMOSは駆動構造により正確に駆動されて、ダイオードと相同の導電特性を維持すること；本発明の駆動構造は、図7A、図7B、図8、図9と図10で示される。
【００１２】
注意すべきことは、整流回路は、図4、図5A、図5B、図6A、図6Bと図6Cのような単一相の整流回路に制限されず、且つ、二相（two-phase）や三相（three-phase）整流回路でもよいことである。
【００１３】
図7Aは、本発明の第一実施例によるNMOS駆動回路構造を示す図で、NMOS整流器35は、ラインL、ニュートラルN、定電圧VCC、基準端子REFとドレインDの五個の外部ピン（external pins）を有し、且つ、線間電圧極性検出回路40、定電圧源44a、駆動回路42aとゲート制御トランジスタ46aの四個の内部ブロック（internal blocks）を有する。ゲート制御トランジスタ46aはゲート（Gate）G、ソース（Source、第二チャネル端子）Sとドレイン（Drain、第一チャネル端子）Dを有するNMOS Q0を含む。定電圧源44aが外部回路（external circuits）により提供（supplied）されるか、誘導（induced）されて、直流定電圧（DC constant voltage）VCCを駆動回路42aに供給する。NMOS Q0の導通、又は、オフは、ゲートとソース間の相対電位差（relative potential difference）によって決定するので、VCCはNMOS Q0のソースの電位をとわず、NMOS Q0のソースの電位を基準にするべきである（referred to）。注意すべきことは、本発明中の線間電圧極性検出回路40と駆動回路42a間の通信（communication）は、光学カップリング、又は、電磁カップリングであるが、これに制限されないことである。説明を簡潔にするため、本発明の実施例では、光学カップリングにより実現される。線間電圧極性検出回路40中の光ダイオード（optodiode）U1Aと駆動回路42a中の光トランジスタ（optotransistor）U1Bは、それぞれ、光トランスミッター（optotransmitter）と光レシーバ（optoreceiver）である。
【００１４】
線間電圧極性検出回路40は、限流抵抗RLと光ダイオード（optodiode）U1Aを有し、線間電圧の極性を検出し、且つ、光制御信号（optical control signal）を駆動回路42aに伝送する。正半周期（positive half cycles）で、光ダイオードU1Aは、線間電圧が順方向バイアス（forward-biased）することを受けて導通する；線間電流は光ダイオードU1Aを流れる；光ダイオードU1Aは、線間電流励起（excited）を受けて発光する。負半周期（negative half cycles）で、光ダイオードU1Aは線間電圧が逆バイアス（reverse-biased）することを受けてオフになる。線間電流は光ダイオードU1Aを流れることができない。光ダイオードU1Aは線間電流励起を受けず発光しない。
【００１５】
駆動回路42aは、光トランジスタU1Bと第一抵抗R1を有し、線間電圧極性検出回路40からの光制御信号を受信し、NMOS  Q0を駆動する。正半周期で、光トランジスタU1Bは光制御信号励起を受けて導通する。駆動電流は第一抵抗R1を流れる。NMOS  Q0は駆動電圧（driving  voltage）を受けて駆動し、導通する。負半周期で、光トランジスタU1Bは光制御信号励起を受けずオフのなる。駆動電流は第一抵抗R1を流れることができない。NMOS  Q0を駆動電圧を受けず、オフになる。
【００１６】
図7B中の光ダイオードU2Aと図7A中の光ダイオードU1Aは反対方向（in the opposite direction）であるので、図7A中のNMOS  Q0は正半周期で導通するが、負半周期ではオフになる。図7B中のNMOS  Q1は正半周期でオフになるが、負半周期で導通する。どんな整流回路でも、この二つの基本NMOS整流器から構成される。例えば、それぞれ、図7Aと図7Bにより図2A中のD0とD1を代替することを考慮する。U2Aはまず、U1Aと逆並列され（in anti-parallel）、更に、RLと直列（in series）される；定電圧源44aと44bは、それぞれ、Q0とQ1のソースの電位を基準にする；Q0は駆動回路42aにより駆動され、且つ、Q1は駆動回路42bにより駆動される。
【００１７】
NMOS Q0の放電時間（discharging time）Ｔｄｉｓｃｈｇは以下のように表示され、
【数１】
2010115103.tif 000003
ＣｉｓｓはNMOS Q0の入力キャパシタンス（input capacitance）である。線間電圧の周期Ｔｌｉｎｅ（period）は以下のように表示され、
【数２】
2010115103.tif 000004
ｆｌｉｎｅは回線間周波数（line frequency）である。NMOS Q0の安全操作のために以下の条件を満たす必要がある。
Ｔｄｉｓｃｈｇ＜＜Ｔｌｉｎｅ
標準値（typical values）が、Ｒ１＝１０ＫΩ、且つ、ｆｌｉｎｅ＝６０Ｈｚと仮定すると、
【数３】
2010115103.tif 000005
即ち、NMOS  Q0の放電時間は線間電圧の周期よりはるかに短い。NMOS  Q0がオフになる時間を短くなる方法は図8により説明する。
【００１８】
図8は、本発明の第二実施例によるNMOS駆動回路構造を示す図である。図7Aと比較すると、図8はトーテムポール回路（totem-pole circuit）54aを駆動回路42aに導入している。トーテムポール回路54aは、NPNバイポーラトランジスタQ4とPNPバイポーラトランジスタQ5を含み、それぞれ、ベースB、エミッターEとコレクターCを有する。二ベースBは光トランジスタ U1Bの第3端に連接される；二エミッターEはNMOS Q0のゲートGに連接される；NPNバイポーラトランジスタQ4のコレクターCとPNPバイポーラトランジスタQ5のコレクターCは、それぞれ、光トランジスタ U1Bの第4端とNMOS Q0のソースSに連接される。
【００１９】
正半周期で、光トランジスタ U1Bは光制御信号励起を受けて導通する；駆動電流は第一抵抗R1を流れる；NPNバイポーラトランジスタQ4は駆動電圧が順方向バイアスすることを受けて導通するが、PNPバイポーラトランジスタQ5は駆動電圧が逆バイアスすることを受けてオフになる；NMOS Q0は、NPNバイポーラトランジスタQ4の充電により導通する。負半周期で、光トランジスタ U1Bは光制御信号の励起を受けずオフである；駆動電流は第一抵抗R1を流れることができない；PNPバイポーラトランジスタQ5はゲート電荷（gate charge）が順方向バイアスすることを受けて導通するが、NPNバイポーラトランジスタQ4は、ゲート電荷が逆バイアスすることを受けてオフになる；NMOS Q0はPNPバイポーラトランジスタQ5により放電されてオフになる。
【００２０】
図7A中のNMOS  Q0はR1により放電されるが、図8中のNMOS  Q0はPNPバイポーラトランジスタQ5により放電されるので、図8中のNMOS  Q0のカットオフ速度は、図7A中のNMOS  Q0のカットオフ速度より速い。しかし、図7A、図7Bと図8の駆動電圧は以下のような二つの欠点がある。（1）立ち上がりエッジ（rising edge）と立下りエッジ（falling edge）が正弦波（sinusoidal wave）である。（2）プラトー電圧（plateau voltage）の振幅（amplitude）は電圧の振幅によって変化する。図7Aの正半周期により上述の二欠点を説明する。光ダイオードU1Aの順方向電流（forward current）ｉＦ（ｔ）は以下のように表示され、
【数４】
2010115103.tif 000006
ｖＬ−Ｎ（ｔ）は正弦波線間電圧（sinusoidal line voltage）で、且つ、ＶＦは光ダイオードU1Aの順電圧降下（forward voltage drop）である。光トランジスタ U1Bのコレクター電流（collector current）ｉＣ（ｔ）は以下のように表示され、
【数５】
2010115103.tif 000007
ηは、U1BのU1Aに対する電流伝達率（Current Transfer Ratio、 CTR）である。NMOS Q0の駆動電圧ｖＤ（ｔ）は以下のように示され、
【数６】
2010115103.tif 000008
式から分かるように、図7A、図7Bと図8の駆動電圧は可変振幅正弦波（variable amplitude sinusoidal wave）である。
【００２１】
一般に、NMOSのチャネルスレショルド電圧（channel threshold voltage）Ｖｔｈ＝３Ｖである。ｖＤ（ｔ）＜Ｖｔｈの時、チャネルは形成されない；線間電流はチャネルを流れることができない；この時間をむだ時間（dead time）と称する。ｖＤ（ｔ）≧Ｖｔｈの時、チャネルが形成される。線間電流はチャネルを流れる。この時間を導通時間（conduction time）と称する。むだ時間には以下のような長所と欠点がある。（1）長所：むだ時間は、逆位相（in the opposite phase）NMOS間のクロス伝導（cross conduction）を防止する。（2）欠点：むだ時間の線間電流はNMOSのボディダイオードだけを流れる；高い導通損失を招く。クロス伝導がない状況下で、むだ時間が短いほうが整流効率を向上させる。NMOSスイッチを駆動するのにおいて、固定振幅は、可変振幅よりも更に、NMOSスイッチを駆動するのに適する。この他、方形波は正弦波よりむだ時間が短い。固定振幅方形波（constant amplitude square wave）を生成する方法は図9と図10で示される。
【００２２】
図9は、本発明の第三実施例のNMOS駆動回路構造を示す図である。図7Aと比較すると、図9は、スイッチ回路64aを駆動回路42aに導入している。スイッチ回路64aは、スレショルドスイッチ（threshold switch）U4、PNPバイポーラトランジスタQ5、第二抵抗R2、第三抵抗R3と第四抵抗R4を有する。
【００２３】
スレショルドスイッチU4はプログラム可能なレギュレータ（programmable regulator）により実現され、且つ、プログラム可能なレギュレータは基準端子（reference）R、正極（anode）A、負極（cathode）Kとスレショルド電圧（threshold voltage）Ｖｔｈを有する。ｖＲ−Ａ（ｔ）＜Ｖｔｈの時、KとA間のチャネルはオフになる。ｖＲ−Ａ（ｔ）≧Ｖｔｈの時、KとA間のチャネルは導通する。
【００２４】
正半周期で、光トランジスタU1Bは、光制御信号励起を受け導通する；駆動電流は第一抵抗R1を流れる。ｖＲ−Ａ（ｔ）＜Ｖｔｈの時、KとA間のチャネルはオフになる；PNPバイポーラトランジスタQ5はVCCに順方向バイアスされずオフになる；NMOS Q0は第四抵抗R4により放電しオフになる。ｖＲ−Ａ（ｔ）≧Ｖｔｈの時、KとA間のチャネルは導通する；PNPバイポーラトランジスタQ5はVCCに順方向バイアスされ導通する；NMOS Q0はPNPバイポーラトランジスタQ5により充電されて導通する。負半周期で、光トランジスタU1Bは光制御信号励起を受けずオフになる；駆動電流は第一抵抗R1を流れることができない；ｖＲ−Ａ（ｔ）＜Ｖｔｈの時、KとA間のチャネルはオフになる；PNPバイポーラトランジスタQ5はVCCに順方向バイアスされずオフになる；NMOS Q0は第四抵抗R4により放電しオフになる。
【００２５】
正半周期、且つ、ｖＲ−Ａ（ｔ）≧Ｖｔｈの時、PNPバイポーラトランジスタQ5はVCCに順方向バイアスされ導通する；NMOS Q0のゲート-ソース電圧ｖＧＳ（ｔ）＝ＶＣＣである。その他の情況下で、ｖＧＳ（ｔ）＝０である。よって、NMOS Q0の駆動電圧は固定振幅方形波である。図9中のプログラム可能なレギュレータのスレショルド電圧の二種の標準値はＶｔｈ＝２．５Ｖ（TL431の場合）とＶｔｈ＝１．２５Ｖ（TL432の場合）である。上述から分かるのは以下のことである：スレショルド電圧が低いほど、むだ時間が短く、整流効率も高くなる。スレショルド電圧は図10の駆動構造により更に低くなる。
【００２６】
図10は本発明の第四実施例のNMOS駆動回路構造を示す図である。図7Aと比較すると、図10は、スイッチ回路74aを駆動回路42aに導入している。スイッチ回路74aは、スレショルドスイッチ（threshold switch）、(NPNバイポーラトランジスタQ4)、PNPバイポーラトランジスタQ5、第二抵抗R2、第三抵抗R3、第四抵抗R4と第五抵抗R5を有する。スレショルドスイッチはNPNバイポーラトランジスタQ4により実現され、且つ、ベースB、エミッターE、コレクターCとスレショルド電圧Ｖｔｈ＜１．２５Ｖを有する。図10の動作原理は図9に類似しているのでここで詳述しない。
【００２７】
注意すべきことは、上述のゲート制御整流器は上述の回路に制限されず、且つ、個別部品、又は、集積回路により実現されることができる。更に、ゲート制御整流器の導通、又は、オフは、ダイオード整流器の導通、又は、オフと同等（equivalent to）でなければならない。負荷が抵抗性の時、ゲート制御トランジスタはBMOS、UMOS、又は、IGBTである。負荷が電容性の時、ゲート制御トランジスタは、UMOS、又は、IGBTでなければならない。UMOSの詳細内容は申請人の日本特許出願番号第2009-210421中で説明があるので、ここで詳述しない。
【００２８】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２９】
D0、D1、D2、D3  ダイオード
BD1、BD2  ブリッジダイオード
RL、R0、R1、R2、R3、R4、R5  抵抗
Q0、Q1、Q2、Q3  金属酸化膜半導体電界効果トランジスタ
Q4、Q5  バイポーラトランジスタ
U1A、U2A  光ダイオード
U1B、U2B  光トランジスタ
U0、U1、U2、U3  一方向性金属酸化膜半導体電界効果トランジスタ
U4  スレショルドスイッチ
B+  ブリッジの正極
B-  ブリッジの負極
L  ライン
N  ニュートラル
C1、C2、C7  キャパシタンス
VCC  定電圧
REF  基準端子
G  ゲート
S  ソース、低圧端
D  ドレイン、高圧端
B  ベース
E  エミッター
C  コレクター
R  基準端子
A  正極
K  負極
35  NMOS整流器
40  線間電圧極性検出回路
42a、42b  駆動回路
44a、44b  定電圧源
46a、46b  ゲート制御トランジスタ
54a  トーテムポール回路
64a  スイッチ回路
74a  スイッチ回路
【図１】
2010115103.tif 000009
【図２Ａ】
2010115103.tif 000010
【図２Ｂ】
2010115103.tif 000011
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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