(57)【要約】【課題】互いに異なる平面位置に配置されたパッドを有する半導体素子同士を積層してマルチチップパッケージの形態の半導体装置を製造する。【解決手段】  半導体装置１が、複数の半導体素子２，３と、半導体素子２，３の間に介在するインターポーザ基板１４とを有している。インターポーザ基板１４の一方の面には、該一方の面上に位置する半導体素子２のパッド８ａの平面位置に一致する平面位置に配置されたパッド１５が形成されており、インターポーザ基板１４の他方の面には、該他方の面上に位置する半導体素子３のパッド１２の平面位置に一致する平面位置に配置されたパッド１６が形成されている。一方の面に形成されたパッド１５と他方の面に形成されたパッド１６とは、インターポーザ基板１４の内部で接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体素子と、前記半導体素子の間に介在するインターポーザ基板とを有し、
前記インターポーザ基板の一方の面には、該一方の面上に位置する前記半導体素子のパッドの平面位置に一致する平面位置に配置されたパッドが形成されており、
前記インターポーザ基板の他方の面には、該他方の面上に位置する前記半導体素子のパッドの平面位置に一致する平面位置に配置されたパッドが形成されており、
前記一方の面に形成された前記パッドと前記他方の面に形成された前記パッドとは、前記インターポーザ基板の内部で接続されている、半導体装置。
【請求項２】
前記インターポーザ基板の一方の面に形成されたパッドと前記インターポーザ基板の他方の面に形成されたパッドとは、互いに異なる平面位置に配置されている、請求項１に記載の半導体装置。
【請求項３】
前記インターポーザ基板の一方の面に形成されたパッドと前記インターポーザ基板の他方の面に形成されたパッドとは、互いに異なるピッチで配置されている、請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の半導体素子は互いに異なる寸法を有している、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の半導体素子のうち、小さな寸法の半導体素子が前記インターポーザ基板の下側に位置し、大きな寸法の半導体素子が前記インターポーザ基板の上側に位置している、請求項４に記載の半導体装置。
【請求項６】
前記複数の半導体素子のうち、前記インターポーザ基板の一方の面に位置する半導体素子は貫通ビアを有し、前記インターポーザ基板の他方の面に位置する半導体素子は貫通ビアを有していない、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数の半導体素子のうちの一方の半導体素子は、下側が小さい台形状に封止されていることを特徴とする、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体装置において、さらに実装基板を備えている、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記実装基板と前記インターポーザ基板とは、ボンディングワイヤで接続されている、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
種類の異なる複数の半導体素子を積層して構成したマルチチップパッケージ（ＭＣＰ）の形態の従来の半導体装置が、特許文献１に開示されている。この半導体装置は、貫通ビア（ＴＳＶ）を有する複数の半導体基板（メモリコアチップ）が積層された半導体素子と、貫通ビアを有していない単層の半導体基板（インターフェースチップ）からなる半導体素子とが積層された構成である。この２種類の半導体素子は、平面的に見て、それぞれの表面に設けられた接続用のパッドの位置が一致しているため、直接積層して良好な電気接続を実現することができる。なお、本明細書中では、平面的に見たときの位置を「平面位置」という。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３０１８６３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前記したように、特許文献１に記載された構成では、互いに積層される半導体素子のパッドの平面位置が一致しているため、それらの半導体素子を積層してマルチチップパッケージの形態の半導体装置を容易に製造することができる。
【０００５】
しかし、互いに異なる平面位置に配置されたパッドを有する半導体素子同士を積層してマルチチップパッケージの形態の半導体装置を製造することは困難である。
【０００６】
このことは、必ずしもパッドの平面位置が一致していない可能性がある、予め作製された複数の半導体素子同士を任意に積層して半導体装置を製造する上での妨げとなる。
【０００７】
実際には、複数の半導体素子を積層してマルチチップパッケージの形態の半導体装置を製造する場合には、一方の半導体素子の表面に形成するパッドを、他方の半導体素子の表面に形成されたパッドと同じ平面位置になるようにその都度設計を行って作製している。
【０００８】
すなわち、いわばオーダーメイド式に半導体素子の作製を行うのが一般的であり、パッドの平面位置が共通化されていない予め作製された複数種類の半導体素子を様々に組み合わせて多様な半導体装置を製造することや、１種類の半導体素子を広く使い回して様々な半導体素子と組み合わせて多様な半導体装置を製造することは、従来ほとんど行われていない。その結果、半導体装置の製造効率が悪く製造コストが高くなっている。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、複数の半導体素子と、半導体素子の間に介在するインターポーザ基板とを有している。そして、インターポーザ基板の一方の面には、該一方の面上に位置する半導体素子のパッドの平面位置に一致する平面位置に配置されたパッドが形成されており、インターポーザ基板の他方の面には、該他方の面上に位置する半導体素子のパッドの平面位置に一致する平面位置に配置されたパッドが形成されている。一方の面に形成されたパッドと他方の面に形成されたパッドとは、インターポーザ基板の内部で接続されている。
【００１０】
この構成によると、インターポーザ基板の両面に形成された、互いに平面位置が異なるパッドが、インターポーザ基板の内部で接続されているため、インターポーザ基板がパッドの平面位置を調整する働きをする。従って、このインターポーザ基板を介在させることにより、互いに異なる平面位置に配置されたパッドを有する半導体基板同士を積層しても両半導体素子の電気接続を確保することができ、両半導体素子からなる半導体装置を良好に機能させることができる。
【発明の効果】
【００１１】
本発明によると、パッドの平面位置が異なる半導体素子同士を、インターポーザ基板を介して重ね合わせることにより、容易に半導体装置を製造することができる。従って、予め作製しておいた半導体素子を様々に組み合わせて多様な半導体装置を製造することが容易に可能であり、半導体装置を製造するたびに半導体素子をその都度オーダーメイド式に設計および作製する必要がないため、高効率化および低コスト化に寄与する。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態の半導体装置の断面図である。
【図２】図１に示す半導体素子の製造方法の一工程を説明するための断面図である。
【図３】図１に示す半導体素子の製造方法の、図２に示す工程に続く工程を説明するための断面図である。
【図４】図１に示す半導体素子の製造方法の、図３に示す工程に続く工程を説明するための断面図である。
【図５】図１に示す半導体素子の製造方法の、図４に示す工程に続く工程を説明するための断面図である。
【図６】本発明の他の実施形態の半導体装置の断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について説明する。
【００１４】
図１に示す本発明の半導体装置１は、いわゆるマルチチップパッケージ（ＭＣＰ）の形態であり、複数の半導体素子２，３が間接的に積層された構造である。
【００１５】
半導体素子２は、シリコン基板に半導体が作り込まれた複数の半導体基板４ａ〜４ｄが積層された構成である。各半導体基板４ａ〜４ｄはそれぞれ一方の面に複数のパッド９ａ〜９ｄが設けられており、このパッド９ａ〜９ｄを除いて、ポリイミドなどの樹脂層５ａ〜５ｄによって覆われて保護されている。そして、パッド９ａ〜９ｄ上に接続用のバンプ６ａ〜６ｄが設けられている。各半導体基板４ａ〜４ｄの内部には、板厚方向に貫通するスルーホール内に銅などの金属が埋め込まれた構成の貫通ビア（ＴＳＶ）７ａ〜７ｄが設けられている。各貫通ビア７ａ〜７ｄは、各パッド９ａ〜９ｄに平面的に重なる位置に配置されて直接接触している。また、各半導体基板４ａ〜４ｄの他方の面、すなわちパッド９ａ〜９ｄおよび樹脂層５ａ〜５ｄが形成されていない面に、各貫通ビア７ａ〜７ｄと一体化された、各貫通ビア７ａ〜７ｄよりも大面積のパッド８ａ〜８ｄが設けられている。各半導体基板４ａ〜４ｄの、パッド９ａ〜９ｄと、バンプ６ａ〜６ｄと、貫通ビア７ａ〜７ｄと、パッド８ａ〜８ｄの平面位置は全て一致している。この半導体素子２の、各半導体基板４ａ〜４ｄの間の隙間やそれらの外側のスペースは、樹脂１０ａによって埋められている。
【００１６】
もう１つの半導体素子３は、シリコン基板に半導体が作り込まれた単一の半導体基板１１からなる。半導体基板１１は一方の面に複数のパッド１２が設けられ、さらにパッド１２上に接続用のバンプ１３が形成されている。
【００１７】
半導体素子３の半導体基板１１の面内のパッド１２の平面位置は、半導体素子２の半導体基板４ａ〜４ｄのパッド９ａ〜９ｄ、バンプ６ａ〜６ｄ、貫通ビア７ａ〜７ｄ、およびパッド８ａ〜８ｄの平面位置と異なっている。特に、本実施形態の場合、半導体素子３の半導体基板１１のパッド１２のピッチと、半導体素子２の半導体基板４ａ〜４ｄのパッド９ａ〜９ｄおよびパッド８ａ〜８ｄのピッチが異なっている。この半導体素子３は貫通ビア（ＴＳＶ）を有していない。
【００１８】
本実施形態の半導体装置１においては、半導体素子２と半導体素子３の間にインターポーザ基板１４が介在している。このインターポーザ基板１４の一方の面の、半導体素子２の半導体基板４ａ〜４ｄのパッド９ａ〜９ｄおよびパッド８ａ〜８ｄと対向する平面位置に、パッド１５が設けられている。また、インターポーザ基板１４の他方の面の、半導体素子３の半導体基板１１のパッド１２と対向する平面位置に、パッド１６が設けられている。そして、図１に示すように、各パッド１５と各パッド１６はインターポーザ基板１４の内部配線２４によりそれぞれ接続されている。ただし、パッド１５，１６が設けられている個数によっては、インターポーザ基板１４の内部で接続されていないパッド１５および／またはパッド１６が存在する場合もある。また、インターポーザ基板１４の一方の面上には、半導体素子２に対向する部分の外側に、後述する有機基板１８のパッド１９に接続されるパッド１７が設けられている。そして、インターポーザ基板１４と半導体素子２の半導体基板４ａとの接合部分は樹脂１０ｂによって封止されており、インターポーザ基板１４と半導体素子３の半導体基板１１との接合部分は樹脂１０ｃによって封止されている。
【００１９】
半導体装置１は、半導体素子２とインターポーザ基板１４と半導体素子３とからなる積層体を支持する有機基板（実装基板、パッケージ基板とも言う）１８をさらに有している。この有機基板１８の、半導体素子２とインターポーザ基板１４と半導体素子３とからなる積層体を支持する面上であって、この積層体に対向する部分の外側に、パッド１９が設けられている。そして、インターポーザ基板１４のパッド１７と、有機基板１８のパッド１９とが、ボンディングワイヤ２０によって接続（ワイヤボンディング）されている。また、有機基板１８の、積層体を支持する面と反対側の面に複数のボールパッド２１が設けられ、これらのボールパッド２１上にそれぞれはんだボール２２が固定されている。そして、有機基板１８内部には、各パッド１９と各ボールパッド２１および各はんだボール２２とを接続する内部配線２３が設けられている。なお、図面中では、切断線との位置関係に基づいて、はんだボール２２およびボールパッド２１のみが図示されていて、それらに対応する内部配線２３およびパッド１９と、さらにそれらに接続されるボンディングワイヤ２０およびパッド１７が図示されていない箇所もある。有機基板１８上で支持される半導体素子２とインターポーザ基板１４と半導体素子３とからなる積層体の外側は、樹脂１０ｄによって封止されている。
【００２０】
半導体装置１は、以上説明した各構成要素からなるものであり、具体的には、有機基板１８の、はんだボール２２およびボールパッド２１が形成されている面と反対側の面上に、半導体素子３、インターポーザ基板１４、半導体素子２が順番に積層された構成である。各構成要素間の隙間や各構成要素の外側のスペースが樹脂１０ａ〜１０ｄで封止されることによって、各構成要素は固定されている。なお、樹脂１０ａ〜１０ｄは全て同じ樹脂材料であってよく、その場合、各樹脂１０ａ〜１０ｄは一体化して境界がなくなっている場合もある。ただし、後述する半導体の製造過程において各樹脂１０ａ〜１０ｄが供給されるタイミングがそれぞれ異なるため、本明細書および図面中では各樹脂１０ａ〜１０ｄを区別して表現している。
【００２１】
本実施形態では、半導体素子２，３、インターポーザ基板１４、および有機基板１８のそれぞれのパッドやビアや内部配線等はニッケル／金や銅などからなり、それぞれのバンプははんだからなる。ただし、各部材の材料はこれに限定されるものではない。
【００２２】
次に、この半導体装置１の電気接続について説明する。半導体素子２の内部では、各半導体基板４ａ〜４ｄ同士が、パッド９ａ〜９ｄ、バンプ６ａ〜６ｄ、貫通ビア７ａ〜７ｄ、およびパッド８ａ〜８ｄの直接の接触によって電気的に接続されている。そして、この半導体素子２の、最もインターポーザ基板１４に近い面（図１では最も下側の面）のパッド８ａが、インターポーザ基板１４の一方の面のパッド１５と、バンプ６ｅを介して接続されている。一方、半導体素子３のパッド１２が、インターポーザ基板１４の他方の面のパッド１６と、バンプ１３を介して接続されている。そして、インターポーザ基板１４の一方の面のパッド１５と他方の面のパッド１６とは、内部配線２４を介して接続されている。
【００２３】
インターポーザ基板１４の両面のパッド１５，１６は、内部配線２４および図示しない表面の配線を介してパッド１７に接続されており、このパッド１７は、ボンディングワイヤ２０と、有機基板１８のパッド１９、内部配線２３、およびボールパッド２１を介して、はんだボール２２に接続されている。はんだボール２２には、図示しないが様々な電気部品や回路基板等が直接または間接的に接続される。従って、はんだボール２２に接続された電気部品や回路基板等は、有機基板１８やインターポーザ基板１４を介して、半導体素子２および半導体素子３と電気的に接続されている。このような電気接続によって、半導体装置１は所望の機能を発揮することができる。
【００２４】
半導体素子２の各半導体基板４ａ〜４ｄと、半導体素子３の半導体基板１１とは、互いのパッドの平面位置が異なるため、直接積層してパッケージ化することが困難なものであるが、本実施形態では、インターポーザ基板１４を介在させることにより、積層して接続することができる。すなわち、本実施形態では、インターポーザ基板１４が、半導体素子２，３のそれぞれのパッドの平面位置の違いを調整する働きをすることによって、パッドの平面位置が互いに異なる半導体素子２，３同士を積層したマルチチップパッケージ（ＭＣＰ）の形態の半導体装置１を容易に製造することができる。
【００２５】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２６】
まず、図２に示すように、ステージ（図示せず）上に複数の（図示されている例では４つの）半導体基板４ａ〜４ｄを互いに重ね合わせて配置する。このとき、各半導体基板のパッド９ａ〜９ｃと、それに隣接する半導体基板の、対向するパッド８ｂ〜８ｄとを、はんだからなるバンプ６ａ〜６ｃによって接続する。このようにして全ての半導体基板４ａ〜４ｄを互いに接続したら、ステージを除去して、半導体基板４ａ〜４ｄからなる積層体を樹脂１０ａで覆って封止する。ただし、最外側の２つの半導体基板４ａ，４ｄのパッド８ａおよびバンプ６ｄは、樹脂１０ａで覆わずに露出させておく。そして、パッド８ａ上に、バンプ６ｅとなるはんだを供給しておく。こうして半導体素子２を完成させる。なお、本実施形態では、バンプ６ｄは、他部材との電気的な接続には関与しない。
【００２７】
次に、図３に示すように、完成した半導体素子２を上下反転させて、インターポーザ基板１４の一方の面上に配置する。そして、インターポーザ基板１４のパッド１５に、半導体素子２の露出しているパッド８ａを対向させ、はんだからなるバンプ６ｅによって接続する。そして、半導体素子２とインターポーザ基板１４の接合部分の周囲を樹脂１０ｂによって覆って封止する。ただし、少なくともインターポーザ基板１４のパッド１６，１７は、樹脂１０ｂで覆わずに露出させておく。
【００２８】
このようにして接合されて一体化した半導体素子２およびインターポーザ基板１４を上下反転させる。そして、図４に示すように、インターポーザ基板１４の他方の面上に、予め作製していた半導体素子３を配置する。そして、インターポーザ基板１４の露出しているパッド１６に、半導体素子３のパッド１２を対向させ、はんだからなるバンプ１３によって接続する。
【００２９】
以上のようにして作製した、半導体素子２とインターポーザ基板１４と半導体素子３の積層体を上下反転させ、図５に示すように、有機基板１８上に配置する。このとき、有機基板１８の、ボールパッド２１が設けられている面と反対側の面上、すなわちパッド１９が設けられている面上に、半導体素子３の、パッド１２が設けられている面と反対側の面を置く。ただし、積層体がパッド１９に重ならないようにする。半導体素子３と有機基板１８とを電気的に接続させることはなく、半導体素子３と有機基板１８の接合部分の周囲を樹脂１０ｃによって覆って封止する。ただし、少なくとも有機基板１８のパッド１９は樹脂１０ｃで覆わずに露出させるようにしておく。
【００３０】
それから、図１に示すように、有機基板１８のパッド１９とインターポーザ基板１４のパッド１７とを、ボンディングワイヤ２０によって接続（ワイヤボンディング）する。そして、この積層体および有機基板１８を、有機基板１８の側面およびボールパッド２１が設けられている面を除いて、全体的に樹脂１０ｄで覆って封止する。最後に、上下反転させてから、有機基板１８のボールパッド２１にはんだボール２２を固定する。このようにして、図１に示すマルチチップパッケージの形態の半導体装置１が完成する。
【００３１】
次に、本発明の半導体装置１の他の実施形態について説明する。ただし、前記した実施形態との相違点のみを以下に記載し、前記した実施形態と同様の内容については説明を省略する。
【００３２】
図６に示すこの実施形態の半導体装置１では、有機基板１８とインターポーザ基板１４との間にスペーサー２５が配置されている。この実施形態では、有機基板１８とインターポーザ基板１４の接合部分を樹脂１０ｃによって封止する代わりに、スペーサー２５によって保持し、その後に、積層体の周囲と同時にこの接合部分を樹脂１０ｄによって封止する。この構成によると、インターポーザ基板１４と有機基板１８との相対位置関係、特に両者の間隔がより精度良く保たれ、機械構造の面でも電気接続の面でも信頼性が高くなる。また、樹脂による封止工程を１工程少なくできるので、製造が簡単になる。
【００３３】
以上説明したように、本発明によると、互いに異なる平面位置にパッドが配置された半導体素子２，３同士を積層して、マルチチップパッケージの形態の半導体装置１を容易に製造できる。これは、両半導体素子２，３の間に介在するインターポーザ基板１４が、パッドの平面位置を調整する機能を有しているからである。すなわち、このインターポーザ基板１４は、その一方の面と他方の面とにそれぞれ平面位置の異なるパッドを有し、具体的には、一方の面には半導体素子２のパッド８ａに対向する（一致する）平面位置にパッド１５を有し、他方の面には半導体素子３のパッド１２に対向する（一致する）平面位置にパッド１６を有しており、一方の面のパッド１５と他方の面のパッド１６とが、インターポーザ基板１４の内部で内部配線２４を介して接続されている（ただし、インターポーザ基板１４の内部で接続する必要がないパッド１５および／またはパッド１６が存在する場合には、内部配線２４を設けず接続を行わない箇所もある）。そのため、このインターポーザ基板１４の各面に半導体素子２，３をそれぞれ配置することにより、パッドの平面位置が異なる半導体素子２，３同士を積層して半導体装置１を容易に製造することが可能になっている。
【００３４】
言い換えると、インターポーザ基板１４の一方の面には、その面のパッド１５と同じ平面位置に配置されたパッド８ａを有する半導体素子２が配置されてパッド８ａ，１５同士が接続され、他方の面には、その面のパッド１６と同じ平面位置に配置されたパッド１２を有する他の半導体素子３が配置されてパッド１２，１６同士が接続されている。
【００３５】
なお、図１〜５には、半導体素子２，３のパッドのピッチが互いに異なっているためそれらのパッドの平面位置が互いにずれている例を示している。ただし、このような例に限られず、少なくとも一部のパッドのピッチは一致しているがいずれかのパッドの平面位置が少しでも互いに異なっている半導体素子同士を積層する場合にも、本発明を採用することは極めて効果的である。
【００３６】
また、前記した２つの実施形態は、貫通ビア（ＴＳＶ）７ａ〜７ｄを有する半導体素子２と、貫通ビアを有していない半導体素子３とを積層して構成された半導体装置１に関するものである。しかし、貫通ビアを有する半導体素子同士を積層する場合や、貫通ビアを有していない半導体素子同士を積層する場合であっても、少なくとも一部のパッドの平面位置が互いに異なっている半導体素子同士を積層する構成であれば、本発明を採用することが効果的である。
【００３７】
半導体装置１の一例としては、完成状態において有機基板１８側（下側）に位置する半導体素子３が、寸法（チップサイズ）が小さい素子、例えば論理回路素子（logic chip）であって、有機基板１８から遠い側（上側）に位置する半導体素子２が、寸法（チップサイズ）が大きい素子、例えばＤＲＡＭなどのメモリ素子である構成が挙げられる。このように、上側にチップサイズが大きい半導体素子２を、下側にチップサイズが小さい半導体素子３を配置する構成であっても、インターポーザ基板１４を介在させることにより、電気接続を確保できるとともに、機械的な安定性も得ることができる。特に、前記した製造方法のように、インターポーザ基板１４の一方の面に一方の半導体素子を実装する工程の後に、他方の面に他方の半導体素子を実装する工程を行うようにすると、精度良く安定して半導体装置を製造することができる。
【００３８】
前記した２つの実施形態では、はんだボール２２を介して外部に接続される有機基板１８側（下側）に、チップサイズが小さく貫通ビアを持たない論理回路素子（logic chip）を配置し、有機基板１８から遠い側（上側）に、チップサイズが大きく貫通ビアを有するＤＲＡＭなどのメモリ素子を配置している。この構成の場合には、有機基板に近い論理回路素子が、外部への入出力と、メモリ素子との間の入出力とを行う。
【００３９】
これに対し、仮に、インターポーザ基板１４を有しておらず半導体素子同士を直接積層し、有機基板１８側（下側）に、チップサイズが大きく貫通ビアを有するＤＲＡＭなどのメモリ素子が配置されている構成の場合には、このメモリ素子が、論理回路素子への入出力を含めて半導体装置の全ての入出力を行うことになる。そのため、メモリ素子のパッドの位置を、論理回路素子のパッドの位置を考慮した上で設計しなければならない。このことは、半導体装置を構成する半導体素子の１つであるメモリ素子の汎用化を妨げるものであり、製造効率の低下と高コスト化をもたらすものであった。しかし、前記した２つの実施形態の構成によると、有機基板に近い論理回路素子が、外部への入出力と、メモリ素子との間の入出力とを行うため、メモリ素子の汎用化を可能にし、製造効率の低下および高コスト化を抑えることができる。
【００４０】
なお、以上の説明は全て、１つのインターポーザ基板の両面にそれぞれ１つずつ半導体素子が配置された半導体装置に関するものであるが、複数のインターポーザ基板を用い、各々のインターポーザ基板の両面にそれぞれ半導体素子が配置されるような構成にすることもできる。このようにすることで、互いに異なる平面位置に配置されたパッドを有する３つ以上の半導体素子（一例としては、１つのメモリ素子（例えばＤＲＡＭ）と２つの論理回路素子）を順次積層して、１つのマルチチップパッケージの形態の半導体装置を容易に製造することができる。
【符号の説明】
【００４１】
１      半導体装置
２，３      半導体素子
４ａ〜４ｄ，１１      半導体基板
５ａ〜５ｄ      樹脂層
６ａ〜６ｅ，１３      バンプ
７ａ〜７ｄ      貫通ビア
８ａ〜８ｄ，９ａ〜９ｄ，１２，１５〜１７，１９      パッド
１０ａ〜１０ｄ      樹脂
１４      インターポーザ基板
１８      有機基板（実装基板）
２０      ボンディングワイヤ
２１      ボールパッド
２２      はんだボール
２３，２４      内部配線
２５      スペーサー
【図１】
2010278334.tif 000003
【図２】
2010278334.tif 000004
【図３】
2010278334.tif 000005
【図４】
2010278334.tif 000006
【図５】
2010278334.tif 000007
【図６】
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