(57)【要約】【課題】製造コストを低減できる半導体基板およびその製造方法、固体撮像装置の製造方法を提供する。【解決手段】半導体基板は、支持基板７１と、前記支持基板中に設けられ、不純物濃度が１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下である不純物導入層７７と、前記不純物導入層上に形成されるエピタキシャル層５５とを具備する。【選択図】      図３
2010092988.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板中に設けられ、不純物濃度が１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下である不純物導入層と、
前記不純物導入層上に形成されるエピタキシャル層とを具備すること
を特徴とする半導体基板。
【請求項２】
前記半導体基板は、固体撮像装置を製造するための基板であり、
前記不純物導入層は、前記支持基板を薄膜化し除去する際のストッパ層として働くこと
を特徴とする請求項１に記載の半導体基板。
【請求項３】
支持基板中に、濃度が１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下の範囲において不純物を導入し、不純物導入層を形成する工程と、
前記不純物導入層上に、エピタキシャル層を形成する工程とを具備すること
を特徴とする半導体基板の製造方法。
【請求項４】
第１支持基板中に、濃度が１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下の範囲において不純物を導入し、不純物導入層を形成する工程と、
前記不純物導入層上に、エピタキシャル層を形成する工程と、
前記エピタキシャル層上に層間絶縁膜を形成し、画素領域における前記層間絶縁膜中に信号走査回路部を形成する工程と、
前記層間絶縁膜上に第２支持基板を接着する工程と、
前記不純物導入層をストッパ層として用い、前記第１支持基板を薄膜化し除去する工程と、
前記不純物導入層を除去する工程と、
前記信号走査回路部を形成したエピタキシャル層の表面とは反対側のエピタキシャル層に画素領域を形成する工程とを具備すること
を特徴とする固体撮像装置の製造方法。
【請求項５】
前記不純物導入層を形成する際に、前記不純物導入層に隣接して不純物層を同時に形成し、
前記不純物導入層を除去する工程は、前記不純物層との選択性を利用するＣＭＰ工程であること
を特徴とする請求項４に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板およびその製造方法、固体撮像装置の製造方法に関し、例えば、ＣＭＯＳセンサ等に適用されるものである。
【背景技術】
【０００２】
ＣＭＯＳセンサを始めとする固体撮像装置は、例えば、現在では、デジタルスチルカメラやビデオムービー、また監視カメラ等の多様な用途で使われている。ところが、近年の多画素化や光学サイズ縮小の要請により、画素サイズが縮小される傾向にある。例えば、近年デジタルカメラ等で多く使われているＣＭＯＳセンサの画素サイズは１．７５μｍから２．８μｍ程度の微細なものである。
【０００３】
このような微細画素に対する構成として、例えば、裏面照射型の固体撮像装置がある（例えば、特許文献１参照）。裏面照射型の固体撮像装置では、入射光は信号走査回路及びその配線層が形成されるシリコン（Ｓｉ）表面（表面）とは反対側のシリコン（Ｓｉ）表面（裏面）から入射光が照射される。このように、信号走査回路及びその配線層が形成されるシリコン（Ｓｉ）表面側とは反対側のシリコン（Ｓｉ）表面から入射させる裏面照射型の構成では、画素に入射する光が配線層に阻害されることなくシリコン（Ｓｉ）基板内に形成された受光領域に到達することができる。そのため、微細な画素においても高い量子効率を実現することができると期待されている。
【０００４】
ここで、カラーフィルタやマイクロレンズを有するこのような裏面照射型の固体撮像装置を製造する為には、半導体基板を高精度に薄層化加工することが必要である。これは、近年のカラーフィルタ加工や微細なマイクロレンズ加工では、より高密度な光学特性が要求されていることによる。
【０００５】
この薄膜化加工する際には、ＳＯＩ（Silicon On Insulater）基板を使用する事が最も容易な解決策である。つまり、ＳＯＩ基板の埋込酸化膜（Insulater：ＢＯＸ層）をストッパ層としてシリコン基板を高精度にエッチングすることである。
【０００６】
しかしながら、ＳＯＩ基板は非常に高価であるため、製造コストが大幅に上昇する。例えば、ＳＯＩ基板は、シリコン基板の４倍程度以上のコストを必要とする。そのため、例えば、ＳＯＩ基板を用いた固体撮像装置を、携帯電話等の価格帯のシステムに搭載することは、製造コスト的に不利であると考えられている。
【０００７】
上記のように、従来の半導体基板およびその製造方法、固体撮像装置の製造方法は、製造コストが増大するという問題があった。
【特許文献１】特開２００６−１２８３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、製造コストを低減できる半導体基板およびその製造方法、固体撮像装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様によれば、支持基板と、前記支持基板中に設けられ、不純物濃度が１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下である不純物導入層と、前記不純物導入層上に形成されるエピタキシャル層とを具備する半導体基板を提供できる。
【００１０】
この発明の一態様によれば、支持基板中に、濃度が１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下の範囲において不純物を導入し、不純物導入層を形成する工程と、前記不純物導入層上に、エピタキシャル層を形成する工程とを具備する半導体基板の製造方法を提供できる。
【００１１】
この発明の一態様によれば、第１支持基板中に、濃度が１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下の範囲において不純物を導入し、不純物導入層を形成する工程と、前記不純物導入層上に、エピタキシャル層を形成する工程と、前記エピタキシャル層上に層間絶縁膜を形成し、画素領域における前記層間絶縁膜中に信号走査回路部を形成する工程と、前記層間絶縁膜上に第２支持基板を接着する工程と、前記不純物導入層をストッパ層として用い、前記第１支持基板を薄膜化し除去する工程と、前記不純物導入層を除去する工程と、前記信号走査回路部を形成したエピタキシャル層の表面とは反対側のエピタキシャル層に画素領域を形成する工程とを具備する固体撮像装置の製造方法を提供できる。
【発明の効果】
【００１２】
この発明によれば、製造コストを低減できる半導体基板およびその製造方法、固体撮像装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１４】
［第１の実施形態］  
ここでは、受光面（光照射面）が信号走査回路部の形成される半導体基板表面と反対側の半導体基板に設けられる裏面照射型の固体撮像装置を一例に挙げる。以下、１．構成例、２．製造方法、３．作用効果、の順で説明する。
【００１５】
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、この発明の第１の実施形態に係る半導体基板、および固体撮像装置の全体構成例を説明する。図１は、第１の実施形態に係る固体撮像装置の全体構成例を示すブロック図である。本例では、画素領域のカラム位置にＡＤ変換回路が配置された場合の一構成について示す。
【００１６】
図示するように、本例に係る固体撮像装置１０は、画素領域（Pixel region）１２と駆動回路領域（周辺領域）１４により構成されている。  
画素領域１２は、半導体基板に、光電変換部及び信号走査回路部を含み単位画素行列を配置して成るものである。  
光電変換部は、光電変換し蓄積するフォトダイオードを含む単位画素１を備え、撮像部として機能する。信号走査回路部は、後述する増幅トランジスタ等を備え、光電変換部からの信号を読み出し増幅し、ＡＤ変換回路１５に送信する。本例の場合、受光面（光電変換部）は、信号走査回路部が形成される半導体基板表面と反対側の半導体基板の裏面側に設けられる。
【００１７】
周辺領域１４は、上記信号走査回路部を駆動するための垂直シフトレジスタ１３、およびＡＤ変換回路１５等の駆動回路を配置して成るものである。
【００１８】
尚、ここでは、ＣＭＯＳセンサの全体構成の一部として説明したが、これに限られるものではない。即ち、例えば、カラム並列にＡＤＣ回路が配置されずチップレベルにＡＤＣ回路が配置される構成、或いはセンサーチップ上にＡＤＣが配置されない構成等であっても良い。
【００１９】
垂直シフトレジスタ（Vertical Shift register）１３は、信号ＬＳ１〜ＳＬｋを画素領域１２に出力し、単位画素１を行毎に選択する選択部として機能する。選択された行の単位画素１からはそれぞれ、入射された光の量に応じたアナログ信号Ｖsigが垂直信号線ＶＳＬを介して出力される。
【００２０】
ＡＤ変換回路（ＡＤＣ）１５は、垂直信号線ＶＳＬを介して入力されたアナログ信号Ｖsigを、デジタル信号に変換する。
【００２１】
１−２．画素領域の構成例  
次に、図２を用いて、図１中の画素領域（画素アレイ）１２の構成例について説明する。図２は、本例に係る画素領域の構成例を示す等価回路図である。本例では、単一の画素領域１２で複数の色情報を取得する単版式撮像素子を一例に挙げて説明する。
【００２２】
図示するように、画素領域１２は、垂直シフトレジスタ１３からの読み出し信号線と垂直信号線ＶＳＬとの交差位置にマトリクス状に配置された複数の単位画素１を備えるものである。
【００２３】
単位画素（PIXEL）１は、アドレストランジスタ２１、フォトダイオード２２、増幅トランジスタ２３、読み出しトランジスタ２４、リセットトランジスタ２９を備えている。
【００２４】
上記において、フォトダイオード２２は光電変換部を構成する。アドレストランジスタ２１、増幅トランジスタ２３、読み出しトランジスタ２４、およびリセットトランジスタ２９は、信号走査回路部を構成する。
【００２５】
アドレストランジスタ２１のゲートは、アドレス信号線ＡＤＲに接続されている。
【００２６】
フォトダイオード２２のカソードには、基準電位Ｖssが与えられる。
【００２７】
増幅トランジスタ２３は、浮遊拡散層（フローティングディフュージョン）３２からの信号を増幅して出力するように構成されている。増幅トランジスタ２３のゲートは浮遊拡散層３２に接続され、ソースは垂直信号線ＶＳＬに接続され、ドレインはアドレストランジスタ３１のソースに接続されている。垂直信号線ＶＳＬにより送信される単位画素１の出力信号は、ＣＤＳ雑音除去回路３８により雑音が除去された後、出力端子３１から出力される。
【００２８】
読み出しトランジスタ２４は、フォトダイオード２２での信号電荷の蓄積を制御するように構成されている。読み出しトランジスタ２４のゲートは読み出し信号線ＴＲＦに接続され、ソースはフォトダイオード２２のアノードに接続され、ドレインは浮遊拡散層３２に接続されている。
【００２９】
リセットトランジスタ２９は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。リセットトランジスタ２９のゲートはリセット信号線ＲＳＴに接続され、ソースは浮遊拡散層３２に接続され、ドレインはドレイン電源に接続される電源端子３５に接続されている。
【００３０】
負荷トランジスタ２６のゲートは選択信号線ＳＦに接続され、ドレインは増幅トランジスタ２３のソースに接続され、ソースは制御信号線ＤＣに接続されている。
【００３１】
読み出し駆動動作  
この画素領域１２の構成による読み出し駆動動作は、次のようになっている。まず、読み出し行のアドレストランジスタ２１が、垂直シフトレジスタ１３から送られる行選択パルスによりオン（ＯＮ）状態になる。
【００３２】
続いて、同様に垂直シフトレジスタ１３から送られたリセットパルスによりリセットトランジスタ２９が、オン（ＯＮ）状態になり、浮遊拡散層３２の電位に近い電圧にリセットされる。その後、リセットトランジスタ２９は、オフ（ＯＦＦ）状態になる。
【００３３】
続いて、トランスファゲート２４が、オン（ＯＮ）状態になり、フォトダイオード２２に蓄積された信号電荷が浮遊拡散層３２に読み出され、浮遊拡散層３２の電位が読み出された信号電荷数に応じて変調される。
【００３４】
続いて、変調された信号が、ソースフォロワを構成するＭＯＳトランジスタにより垂直信号線ＶＳＬに読み出され、読み出し動作を完了する。
【００３５】
１−３．固体撮像装置用の半導体基板の構成例  
次に、図３を用いて、第１の実施形態に係る固体撮像装置に用いられる半導体基板の構成例について説明する。
【００３６】
図示するように、半導体基板は、第１支持基板７１、不純物導入層７７、ｐ型不純物層５７、およびエピタキシャル層５５を備えている。
【００３７】
第１支持基板（Si Support sub）７１は、例えば、ボロン（B）の不純物濃度が１０１７／ｃｍ３程度のシリコン（Si）基板等である。
【００３８】
不純物導入層（p+ doped layer）７７は、後述するように、第１支持基板７１を薄膜化し除去する際のストッパ層として働くために、第１支持基板７１内に導入にされるものである。不純物導入層７７は、後述するように、第１支持基板７１の所定の深さＤｐ＋中に、例えば、イオン注入法を用いて、ボロン（Ｂ）、酸素（Ｏ）、炭素（Ｃ）、窒素（Ｎ）等の不純物が導入されることにより形成される。その結果、より具体的には、不純物導入層７７は、例えば、ＳｉＢ層、ＳｉＯ２層、ＳｉＣ層、ＳｉＮ層等を含み、導入された不純物の不純物濃度のピークを含むものである。
【００３９】
不純物導入層７７の不純物濃度は、第１支持基板７１をエッチング除去する際に、第１支持基板７１との所望のエッチングレートが得られる範囲であることが望ましい。例えば、詳述するように、不純物がボロン（Ｂ）の場合、不純物導入層７７の不純物濃度は、５×１０１９／ｃｍ３程度以上、５×１０２０／ｃｍ３程度以下、の範囲であることが望ましい。また、不純物導入層７７の膜厚Ｄｐ＋は、例えば、８μｍ程度であることが望ましい。
【００４０】
ｐ型不純物層（p）５７は、上記不純物導入層７７を形成する際の熱拡散等により形成される不純物導入層である。例えば、不純物がボロン（Ｂ）の場合、ｐ型不純物層５７の不純物濃度は、１０１７／ｃｍ３程度〜１０１９／ｃｍ３程度の範囲であることが望ましい。
【００４１】
尚、ここでは、ｐ型不純物層５７は、不純物導入層７７の上側（信号走査回路形成側）に形成される場合を一例に挙げたが、これに限られない。即ち、例えば、不純物導入層７７を形成する際の熱拡散等によっては、不純物導入層７７を挟むように、下側（光照射面側）にもｐ型不純物層（５７−２）が形成される構成であっても良い。
【００４２】
エピタキシャル層（n-epi）５５は、ｐ型不純物層５７上に、ｎ型のリン（Ｐ）等をエピタキシャル成長させることにより形成される。エピタキシャル層５５のリン（Ｐ）の濃度は、例えば、２×１０１５／ｃｍ３程度であることが望ましい。
【００４３】
尚、この説明では、半導体基板は、固体撮像装置に適用される場合について説明するが、これに限られない。
【００４４】
１−４．固体撮像装置の断面構成例  
次に、図４を用いて、第１の実施形態に係る固体撮像装置の断面構成例について説明する。図示する固体撮像装置は、上記図３において説明した半導体基板を用いて製造されるものである。
【００４５】
図示するように、本例に係る固体撮像装置は、画素領域１２と周辺領域１４により構成されている。
【００４６】
画素領域１２は、第２支持基板（Si Support sub）７２上に、マトリクス状に配置される単位画素（Pixel）１を備えている。単位画素１は、光電変換部５１と信号走査回路部５２とにより構成される。
【００４７】
光電変換部５１は、エピタキシャル層５５、各単位画素１の境界部分を囲むように設けられ素子分離領域を区画するｐ型不純物層５６、エピタキシャル層５５上に順次設けられる反射防止膜（ｐ型不純物層）５７、色フィルタ５８、およびマイクロレンズ５９を備えている。
【００４８】
信号走査回路部５２は、信号走査回路形成面側の第２支持基板７２の表面上に設けられる層間絶縁膜６０中に形成される上記増幅トランジスタ２３等および、多層配線層６１を備えるものである。
【００４９】
周辺領域１４は、Ｍ１Ｐａｄ、Ｍ３Ｐａｄ、配線層６６、素子分離絶縁膜ＳＴＩ、パッド６３、ボンディングワイヤ６５を備える。周辺領域１４は、例えば、図１においてカラム方向に沿った垂直シフトレジスタ１３等である。
【００５０】
Ｍ１Ｐａｄ、Ｍ３Ｐａｄおよび配線層６６は、層間絶縁膜６０中に設けられる。素子分離絶縁膜ＳＴＩは、エピタキシャル層５５中に埋め込み形成され、図示せぬ構成回路と画素領域１２とを区画する。パッド６３は反射防止膜５７上に設けられ、配線層６６に電気的に接続される。ボンディングワイヤ６５は、パッド６３上にボンディングされ、外部から電源電圧（例えば、ＶＣＣ、ＶＳＳ等）が与えられる。この電源電圧は、配線層６６を介して、例えば、Ｍ１Ｐａｄ、Ｍ３Ｐａｄと電気的に接続される。
【００５１】
１−５．不純物導入層の不純物濃度とエッチングレートについて  
次に、図５および図６を用いて、第１の実施形態に係る不純物導入層７７の不純物濃度とエッチングレートとの関係について説明する。ここでは、不純物導入層７７に導入する不純物をボロン（B）、エッチングレート（Etching Rate）としてシリコン（Si）を用いたもの（μｍ／ｈ）を一例に挙げて説明する。
【００５２】
ＫＯＨをエッチャントとして用いた場合の、不純物導入層７７の不純物濃度とエッチングレートとの関係は、図５のように示される。ここでは、ＫＯＨの濃度が１０％、２４％、４２％、５７％、であって、６０℃における＜１００＞面のシリコン基板の関係が示されている。
【００５３】
図示するように、いずれの条件の場合でも、エッチングレートが１／１００程度に減少する（１０１μｍ／ｈ程度→１０−１μｍ／ｈ程度）所望の値を得るためには、不純物導入層７７の不純物濃度は、１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下の範囲であることが望ましいことが分かる。また、その結果、ｐ型不純物層５７の不純物濃度は、１０１７／ｃｍ３以上、１０１９／ｃｍ３以下の範囲であることが望ましいことが分かる。
【００５４】
ＥＤＰ（ＥＤＰ Type S：Ethylene Diamine Pyrocatechol）をエッチャントとして用いた場合の、不純物導入層７７の不純物濃度とエッチングレートとの関係は、図６のように示される。図示するように、＜１００＞面のシリコン基板との関係おいてエッチングレートが変化する境界付近の濃度はそれぞれ、１１０℃で濃度ＣＤ＝２．８×１０１９ｃｍ３程度、８１℃で濃度ＣＤ＝２．９×１０１９ｃｍ３程度、６６℃で濃度ＣＤ＝３．０×１０１９ｃｍ３程度である。この結果からは、エッチャントＥＤＰの温度が上記いずれの場合であっても、エッチングレートが変化する境界付近の不純物濃度は、一定であることが分かる。
【００５５】
さらに、上記いずれの条件の場合でも、エッチングレートが１／１００程度に減少する（１０１μｍ／ｈ程度→１０−１μｍ／ｈ程度）所望の値を得るためには、不純物導入層７７の不純物濃度は、同様に、５×１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下の範囲であることが望ましいことが分かる。また、その結果、ｐ型不純物層５７の不純物濃度は、１０１７／ｃｍ３以上、１０１９／ｃｍ３以下の範囲であることが望ましいことが分かる。
【００５６】
１−６．単位画素の構成例  
次に、図７を用いて、第１の実施形態に係る単位画素の構成例について、より詳しく説明する。
【００５７】
図示する断面において、単位画素１は、光電変換部５１のエピタキシャル層５５中に設けられたフォトダイオード２２、および読み出しトランジスタ２４を備えている。
【００５８】
フォトダイオード２２は、読み出しトランジスタ２４のソース６９であるｎ＋拡散層と、このソース６９と接するようにエピタキシャル層５５中に設けられソース６９と、ｐｎ接合を形成するＰウェル層（p-Well）７０により構成される。
【００５９】
読み出しトランジスタ２４は、層間絶縁膜６０中に設けられたゲート絶縁膜６７、ゲート絶縁膜６７上の層間絶縁膜６０中に設けられたゲート電極６８、およびゲート電極６８を挟むようにエピタキシャル層５５中に隔離して設けられたソース６９（ｎ＋拡散層）、ドレイン６９（ｎ＋拡散層）により構成される。
【００６０】
ドレイン６９は、ドレイン５８上の層間絶縁膜６０中に設けられたコンタクト配線層８０を介して多層配線層に電気的に接続される。そして、この多層配線層から出力された電気信号に従い、単位画素１の画素がそれぞれ表示される。その他の単位画素の構成も同様であるため、詳細な説明を省略する。
【００６１】
色フィルタの平面構成例について  
次に、図８を用いて、本例に係る固体撮像装置が有する色フィルタ５２の平面構成例について説明する。図８は、単版式固体撮像素子構造において色信号を取得するために、どのように色フィルタが配置されているかを示した平面図である。
【００６２】
図中において、Ｒと示した画素は主に赤の波長領域の光を透過させる色フィルタが配置された画素、Ｇと示した画素は主に緑の波長領域の光を透過させる色フィルタが配置された画素、Ｂと示した画素は主に青の波長領域の光を透過させる色フィルタが配置された画素である。
【００６３】
本例では、ベイヤー（Bayer）配置として最もよく使用される色フィルタ配置を示した。図示するように、隣接する色フィルタ（Ｒ，Ｇ，Ｂ）は、ロウ方向およびカラム方向において、互いに異なる色信号を取得するように配置されている。
【００６４】
＜２．製造方法＞  
次に、図９乃至図１７を用いて、本例に係る固体撮像装置の製造方法について説明する。
【００６５】
まず、図９には、加工前の第１支持基板（Si Support sub）７１を示している。
【００６６】
続いて、図１０に示すように、第１支持基板７１の所定の深さＤｐ＋中に、例えば、イオン注入法を用いて、ボロン（Ｂ）、酸素（Ｏ）、炭素（Ｃ）、窒素（Ｎ）等から選択された元素を導入し、不純物導入層７７を形成する。本例では、深さＤｐ＋が1μｍ程度で、元素としてボロン（Ｂ）を導入し、ＳｉＢ層を含む不純物導入層（p+ doped layer）７７を形成する。
【００６７】
その後、熱処理を行い、導入した上記不純物を拡散させ、ｐ型不純物層５７を形成する。尚、上記のように、不純物導入層７７を挟むように、さらに、下側（光照射面側）にもｐ型不純物層（５７−２）が形成される態様も考えられる。
【００６８】
続いて、図１１に示すように、ｐ型不純物層５７上に、例えば、ｎ型のリン（Ｐ）等をエピタキシャル成長させ、エピタキシャル層（n-epi）５５を形成する。
【００６９】
続いて、図１２に示すように、周辺領域１４におけるエピタキシャル層５５中の素子分離領域に、例えば、シリコン酸化膜（ＳｉＯ２）等を埋め込み、素子分離絶縁膜ＳＴＩを形成する。続いて、エピタキシャル層５５上に、例えば、シリコン酸化膜（ＳｉＯ２）等を堆積させ、層間絶縁膜６０を形成する。続いて、通常のＬＳＩ（Large Scale Integrated Circuit）製造工程を用いて、画素領域１２に多層配線層を形成し信号走査回路部５２を形成し、周辺領域１４にＭ１Ｐａｄ，Ｍ３Ｐａｄ、トレンチマーク６４等を形成する。
【００７０】
続いて、図１３に示すように、信号走査回路形成側の層間絶縁膜６０上に、例えば、シリコン基板等からなる第２支持基板（Si Support sub）７２を直接接着（Direct Bonding）する。
【００７１】
続いて、図１４に示すように、装置全体の上下を反転させ、第１支持基板７１を、不純物導入層７７をストッパ層として用い、不純物導入層７７の表面上まで薄膜化し、除去する。
【００７２】
具体的には、例えば、不純物導入層７７をストッパ層として、ＫＯＨまたはＥＤＰ（ＥＤＰ Type S：Ethylene Diamine Pyrocatechol）をエッチャントとして用い、第１支持基板７１を薄膜化し除去する。この場合、図５および図６に示したように、不純物導入層７７のエッチングレートが、いずれの条件の場合でも、１／１００程度に減少する（１０１μｍ／ｈ程度→１０−１μｍ／ｈ程度）ことを利用することができる。そのため、ＳＯＩ基板を使用することなく、選択比良く第１支持基板７１を薄膜化し、除去することができる。
【００７３】
続いて、図１５に示すように、Ｐ型不純物層５７表面上まで、例えば、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて、不純物導入層７７を除去する。
【００７４】
この工程の際、深さとボロン濃度との関係は、図１６のように示される。図示するように、深さがＤｐ＋まではボロン濃度が１０１９／ｃｍ３程度以上、５×１０２０／ｃｍ３程度以下の範囲であるから、ボロン濃度が１０１９／ｃｍ３程度以下のｐ型不純物層５７との選択性を持って、ＣＭＰ法で加工することができる。そのため、ｐ型不純物層５７表面上の平坦性を向上できる。そのため、後の工程の微細画素に係るマイクロレンズ５９加工や、本例のような図８に示す（白黒フィルタでなく）色フィルタ５８加工の際に、光学特性を向上できる点で有利である。
【００７５】
続いて、図１７に示すように、画素領域１２におけるエピタキシャル層５５中に、ｐ型不純物を導入し、画素間を分離する画素分離層５６を形成する。
【００７６】
続いて、図示は省略するが、画素領域１２におけるエピタキシャル層５５上に、色フィルタ５８およびマイクロレンズ５９を順位形成し、図４に示す固体撮像装置を製造する。この工程の際、上記のように、平坦性が向上されたｐ型不純物層５７表面上に色フィルタ５８およびマイクロレンズ５９を形成できるため、光学特性を向上できる点で有利である。
【００７７】
＜３．第１の実施形態に係る効果＞  
第１の実施形態に係る半導体基板およびその製造方法、固体撮像装置の製造方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００７８】
（１）製造コストを低減できる。  
上記図３に示すように、第１の実施形態に係る固体撮像装置は、支持基板７１と、支持基板中に設けられ、不純物濃度が５×１０１９／ｃｍ３以上、５×１０２０／ｃｍ３以下である不純物導入層７７と、不純物導入層上に形成されるエピタキシャル層５５とを具備する半導体基板を用いて製造される。
【００７９】
そのため、上記図１４に示すように、第１支持基板７１を、不純物導入層７７をストッパ層として用い、不純物導入層７７の表面上まで薄膜化し、除去することができる。
【００８０】
具体的には、例えば、不純物導入層７７をストッパ層として、ＫＯＨまたはＥＤＰ（ＥＤＰ Type S：Ethylene Diamine Pyrocatechol）をエッチャントとして用い、第１支持基板７１を薄膜化し除去する。この場合、図５および図６に示したように、不純物導入層７７のエッチングレートが、いずれの条件の場合でも、１／１００程度に減少する（１０１μｍ／ｈ程度→１０−１μｍ／ｈ程度）ことを利用することができる。そのため、ＳＯＩ基板を使用することなく、選択比良く第１支持基板７１を薄膜化し、除去することができる。
【００８１】
そのため、後述する比較例のように、ＳＯＩ基板の埋込酸化膜（Insulater：ＢＯＸ層）をストッパ層としてシリコン基板を高精度にエッチングする必要がないため、ＳＯＩ基板を固体撮像装置用の基板として用いる必要がない。
【００８２】
ここで、ＳＯＩ基板は非常に高価である。例えば、ＳＯＩ基板は、シリコン基板等に比べ、４倍程度以上のコストを必要とする。より具体的には、１２インチのシリコン基板のコストが３万円程度（／枚）であるのに比べ、同様の大きさのＳＯＩ基板のコストは１２〜１５万円程度（／枚）である。
【００８３】
一方、本例に係る構成およびその製造方法によれば、ＳＯＩ基板を用いることなく、シリコン基板を用いて支持基板７１を高密度に薄膜化、除去できる。その結果、製造コストを低減できる点で有利である。
【００８４】
そのため、例えば、本例に係る固体撮像装置を携帯電話等の価格帯のシステムに搭載する場合に対して有利であるというメリットもある。
【００８５】
加えて、選択比良く第１支持基板７１を薄膜化し、除去することができるため、近年のカラーフィルタ加工や微細なマイクロレンズ加工であっても、要求されるより高密度な光学特性を満足し得る。
【００８６】
（２）光学特性を向上できる。  
上記図１５に示すように、第１の実施形態に係る固体撮像装置の製造方法では、Ｐ型不純物層５７表面上まで、ＣＭＰ法を用いて、不純物導入層７７を除去することができる。
【００８７】
この工程の際、深さとボロン濃度との関係は、図１６のように示される。図示するように、深さがＤｐ＋（本例では、１μｍ程度）まではボロン濃度が１０１９／ｃｍ３程度以上、５×１０２０／ｃｍ３程度以下の範囲であるから、ボロン濃度が１０１９／ｃｍ３程度以下のｐ型不純物層５７との選択性を持って、ＣＭＰ法で加工することができる。そのため、ｐ型不純物層５７表面上の平坦性を向上できる。そのため、後の工程の微細画素に係るマイクロレンズ５９加工や、本例のような図８に示す（白黒フィルタでなく）色フィルタ５８加工の際に、光学特性を向上できる点で有利である。
【００８８】
［第２の実施形態（その他の適応例）］
次に、第２の実施形態に係る半導体基板およびその製造方法、固体撮像装置の製造方法について、図１８を用いて説明する。第２の実施形態は、エッチャント等のその他の一適用例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８９】
上記第１の実施形態において、第１支持基板７１を薄膜化し、除去する一例を説明したが、これに限られるものではなく、例えば、図１８に示すように、必要に応じて、適応可能である。
【００９０】
エッチャントＫＯＨ（１０％）の場合  
この場合、温度（Temp）は６０℃〜９０℃程度、シリコン＜１００＞面におけるエッチングレート（Etch Rate(100)）は１〜２μｍ／ｍｉｎ程度、マスク材（Mask Material）はＳｉ３Ｎ４、エッチングストッパ層（Etch Stop）７７のボロン（Ｂ）濃度は１０２０ｃｍ−３程度以上、となる。
【００９１】
エッチャントＥＤＰ Type Ｓの場合  
この場合、温度（Temp）は６６℃〜１１０℃程度、シリコン＜１００＞面におけるエッチングレート（Etch Rate(100)）は０．２〜１μｍ／ｍｉｎ程度、マスク材（Mask Material）はＳｉ３Ｎ４，ＳｉＯ２，Ａｕ、エッチングストッパ層（Etch Stop）７７のボロン（Ｂ）濃度は５×１０１９ｃｍ−３程度以上、となる。
【００９２】
エッチャントＴＭＡＨ（Tetramethyl Ammonium Hydroxide）の場合  
この場合、温度（Temp）は９０℃程度、シリコン＜１００＞面におけるエッチングレート（Etch Rate(100)）は０〜１μｍ／ｍｉｎ程度、マスク材（Mask Material）はＳｉ３Ｎ４，ＳｉＯ２，Ａｕ、エッチングストッパ層（Etch Stop）７７のボロン（Ｂ）濃度は２×１０２０ｃｍ−３程度以上、となる。
【００９３】
上記のように、エッチャントＥＤＰ Type Ｓの場合には、エッチングストッパ層として働く不純物導入層７７のボロン（Ｂ）濃度は５×１０１９ｃｍ−３以上程度で良いことが分かる。
【００９４】
構成およびその製造方法は、上記第１の実施形態と実質的に同様であるため、その詳細な説明を省略する。
【００９５】
上記第２の実施形態に係る半導体基板およびその製造方法、固体撮像装置の製造方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。
【００９６】
さらに、必要に応じて、本例のような態様を用いることが可能である。
【００９７】
［比較例（ＳＯＩ基板を用いる一例）］  
次に、上記第１、第２の実施形態に係る半導体基板およびその製造方法、固体撮像装置の製造方法と比較するために、比較例に係る半導体基板およびその製造方法、固体撮像装置の製造方法について、図１９乃至図２１を用いて説明する。この比較例は、ＳＯＩ基板を用いた一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９８】
＜製造方法について＞  
まず、図１９に示すように、この比較例では、ＳＯＩ（Silicon On Insulater）基板を用いる。即ち、図示するように、ＳＯＩ基板は、シリコン基板（Si Sensor sub）１７１上に、埋込酸化膜（Insulater：ＢＯＸ層）１７７、およびエピタキシャル層（n-epi）１５５が順次積層された基板である。
【００９９】
続いて、図２０に示すように、画素領域１１２および周辺領域において、光電変換部１５１および信号走査回路部１５２を形成する。続いて、信号走査回路部１５２上に、シリコン基板（Si Support sub）１７２を接着する。
【０１００】
続いて、図２１に示すように、埋込酸化膜（ＢＯＸ層）１７７をストッパ層として用い、シリコン基板１７１をエッチングし、シリコン基板１７１を薄膜化し、これを除去する。より具体的には、例えば、エッチャントとしてＫＯＨ等のアルカリエッチング材により、埋込酸化膜（ＢＯＸ層）１７７の表面上で高密度にエッチングをストップさせる。
【０１０１】
続いて、図示は省略するが、埋込酸化膜（ＢＯＸ層）１７７を除去した後、色フィルタおよびマイクロレンズを順次形成し、固体撮像装置を製造する。
【０１０２】
上記に説明したように、比較例では、ＳＯＩ基板を用い、このＳＯＩ基板の埋込酸化膜（Insulater：ＢＯＸ層）１７７をストッパ層としてシリコン基板１７１を高精度にエッチング除去する。
【０１０３】
ここで、ＳＯＩ基板は非常に高価である。例えば、ＳＯＩ基板は、シリコン基板等に比べ、４倍程度以上のコストを必要とする。より具体的には、１２インチのシリコン基板のコストが３万円程度（／枚）であるのに比べ、同様の大きさのＳＯＩ基板のコストは１２〜１５万円程度（／枚）である。
【０１０４】
その結果、製造コストが増大する点で不利である。
【０１０５】
以上、第１、第２の実施形態、および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０６】
【図１】この発明の第１の実施形態に係る固体撮像装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係る画素領域の構成例を示す等価回路図。
【図３】第１の実施形態に係る固体撮像装置に用いられる半導体基板の断面構成例を示す図。
【図４】第１の実施形態に係る固体撮像装置の断面構成例を示す図。
【図５】第１の実施形態に係る不純物導入層の不純物濃度とエッチングレートとの関係を示す図。
【図６】第１の実施形態に係る不純物導入層の不純物濃度とエッチングレートとの関係を示す図。
【図７】第１の実施形態に係る単位画素の断面構成例を示す図。
【図８】第１の実施形態に係る色フィルタ配置を示す平面図。
【図９】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１０】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１１】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１２】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１４】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１５】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１６】第１の実施形態に係る固体撮像装置の深さとボロン濃度との関係を示す図。
【図１７】第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。
【図１８】この発明の第２の実施形態に係る固体撮像装置の一適用例を説明するための図。
【図１９】比較例に係る固体撮像装置の一製造工程を示す断面図。
【図２０】比較例に係る固体撮像装置の一製造工程を示す断面図。
【図２１】比較例に係る固体撮像装置の一製造工程を示す断面図。
【符号の説明】
【０１０７】
５５…エピタキシャル層（n-epi）、５７…ｐ型不純物層（p）、７７…不純物導入層（p+ doped layer）、７１…第１支持基板（Si Support sub）
【図１】
2010092988.tif 000003
【図２】
2010092988.tif 000004
【図３】
2010092988.tif 000005
【図４】
2010092988.tif 000006
【図５】
2010092988.tif 000007
【図６】
2010092988.tif 000008
【図７】
2010092988.tif 000009
【図８】
2010092988.tif 000010
【図９】
2010092988.tif 000011
【図１０】
2010092988.tif 000012
【図１１】
2010092988.tif 000013
【図１２】
2010092988.tif 000014
【図１３】
2010092988.tif 000015
【図１４】
2010092988.tif 000016
【図１５】
2010092988.tif 000017
【図１６】
2010092988.tif 000018
【図１７】
2010092988.tif 000019
【図１８】
2010092988.tif 000020
【図１９】
2010092988.tif 000021
【図２０】
2010092988.tif 000022
【図２１】
2010092988.tif 000023