(57)【要約】【課題】表示パネルを複数の画素ライン群に分割して、画素ライン毎に信号を切り替えるのに適した電気回路を備えた画像表示装置を提供する。【解決手段】シフトレジスタ回路が、画素ライン群毎に各画素回路に共通の信号を付与し且つ一端から他端に向けて第１及び第２出力回路が交互に配列されてなる。そして、各第１出力回路が、セット信号に応じて第１電位状態となっている際は、第１制御信号の入力に応じて、１つの画素ライン群と該第１出力回路の前後の第２出力回路とに信号を出力する。更に、各第２出力回路が、該第２出力回路の前の第１出力回路からのセット信号に応じて第２電位状態となっている際は、第２制御信号の入力に応じて、該第２出力回路の前の第１出力回路にリセット信号を出力するとともに、該第２出力回路の次の第１出力回路にセット信号を出力し、且つ該第２出力回路の次の第１出力回路からのリセット信号に応じて第２電位状態が解除される。【選択図】図１１
2010197694.tif 000002
【特許請求の範囲】
【請求項１】
発光素子をそれぞれ含む複数の画素回路が一方向にそれぞれ配列されて構成される複数の画素ラインからなる表示部と、
前記表示部を複数の画素ライン群に区分して、前記画素ライン群毎に、各前記画素回路に対して共通の信号を付与するとともに、一端から他端に向けて第１出力回路と第２出力回路とが交互に繰り返し配列されてなるシフトレジスタ回路と、を備え、
各前記第１出力回路が、
セット信号の入力に応答して第１電位状態に設定されるとともに、該第１電位状態に設定されている際には、第１制御信号の入力に応じて、対応する１つの前記画素ライン群と、該第１出力回路の一端側および他端側にそれぞれ配列されている前記第２出力回路とに対して信号を出力し、
各前記第２出力回路が、
該第２出力回路の一端側に配列されている前記第１出力回路からのセット信号の入力に応答して第２電位状態に設定されるとともに、該第２電位状態に設定されている際には、第２制御信号の入力に応じて、該第２出力回路の一端側に配列されている前記第１出力回路に対して前記第１電位状態を解除するためのリセット信号を出力するとともに、該第２出力回路の他端側に配列されている前記第１出力回路に対してセット信号を出力し、且つ該第２出力回路の他端側に配列されている前記第１出力回路からのリセット信号の入力に応答して前記第２電位状態が解除されることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置であって、
前記第１出力回路が、
第１ゲート電極、第１一方電極、および第１他方電極を有する第１トランジスタと、
第２ゲート電極、第２一方電極、および第２他方電極を有する第２トランジスタと、
前記セット信号の入力に応答して、前記第１ゲート電極に対して第１所定電位を付与することで、前記第１トランジスタを電流が流れ得る導通状態に設定するとともに、前記第２一方電極に対して前記第１所定電位を付与する第１電位付与部と、
前記リセット信号の入力に応答して、前記第２ゲート電極に対して第２所定電位を付与することで、前記第２トランジスタを電流が流れ得る導通状態に設定するとともに、前記第１一方電極に対して前記第２所定電位を付与する第２電位付与部と、
を有することを特徴とする画像表示装置。
【請求項３】
請求項２に記載の画像表示装置であって、
前記第１電位状態が、
前記第１トランジスタが前記導通状態に設定されているとともに、前記第２トランジスタが電流が流れない非導通状態に設定されている状態であり、
前記第１電位状態が解除された状態が、
前記第１トランジスタが前記非導通状態に設定されているとともに、前記第２トランジスタが前記導通状態に設定されている状態であることを特徴とする画像表示装置。
【請求項４】
請求項１から請求項３の何れか１つの請求項に記載の画像表示装置であって、
前記第２出力回路が、
第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、
第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタと、
該第２出力回路の一端側に配列されている前記第１出力回路からのセット信号の入力に応答して、前記第３ゲート電極に対して第３所定電位を付与することで、前記第３トランジスタを電流が流れ得る導通状態に設定するとともに、前記第４一方電極に対して前記第３所定電位を付与する第３電位付与部と、
該第２出力回路の他端側に配列されている前記第１出力回路からのリセット信号の入力に応答して、前記第４ゲート電極に対して第４所定電位を付与することで、前記第４トランジスタを電流が流れ得る導通状態に設定するとともに、前記第３一方電極に対して前記第４所定電位を付与する第４電位付与部と、
を有することを特徴とする画像表示装置。
【請求項５】
請求項４に記載の画像表示装置であって、
前記第２電位状態が、
前記第３トランジスタが前記導通状態に設定されているとともに、前記第４トランジスタが前記非導通状態に設定されている状態であり、
前記第２電位状態が解除された状態が、
前記第３トランジスタが前記非導通状態に設定されているとともに、前記第４トランジスタが前記導通状態に設定されている状態であることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
画像表示装置に関する。
【背景技術】
【０００２】
非晶質または多結晶のシリコン等で形成された薄膜トランジスタ（ＴＦＴ）と有機発光ダイオード（ＯＬＥＤ）等の電流制御型の発光素子とを各画素回路に持つ画像表示装置が知られている。一般に、この様な画像表示装置では、全ての画素回路が同時期に発光することで各フレームの画像を表示する駆動方式（同時発光方式）、または表示パネルの上方から下方にかけて順次に発光する動作が繰り返されることで動画を表示する方式（プログレッシブ方式）が採用される。
【０００３】
プログレッシブ方式の画像表示装置では、帯状の画像が表示パネルの上部から下部に向けてシフトしていく動作を実現するために、水平方向に並ぶ１行の画素回路のライン（水平画素ライン）毎に画素回路に与える信号を切り替える動作を行う（例えば、特許文献１等）。したがって、水平画素ライン毎に各種の信号を付与する回路（Ｙドライバ等）が必要となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０６２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、表示パネル全体に配設される多数の画素回路を複数の水平画素ラインからなる水平画素ライン群に分割して、水平画素ライン群毎に各種の信号を切り替えるようにすれば、Ｙドライバ等の回路の簡略化を図ることができるものと考えられる。具体的には、各種の信号等を出力する出力用のピンの数を削減することで、Ｙドライバ等の回路の簡略化を図ることが考えられる。
【０００６】
しかしながら、これまで、表示パネルを水平画素ライン群に分割して、水平画素ライン群毎に信号を切り替えるのに適した回路については、特に考えられていなかった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、表示パネルを複数の画素ライン群に分割して、画素ライン毎に信号を切り替えるのに適した電気回路を備えた画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、第１の態様に係る画像表示装置は、発光素子をそれぞれ含む複数の画素回路が一方向にそれぞれ配列されて構成される複数の画素ラインからなる表示部と、前記表示部を複数の画素ライン群に区分して、画素ライン群毎に、各前記画素回路に対して共通の信号を付与するとともに、一端から他端に向けて第１出力回路と第２出力回路とが交互に繰り返して配列されてなるシフトレジスタ回路とを備える。また、前記画像表示装置では、各前記第１出力回路が、セット信号の入力に応答して第１電位状態に設定されるとともに、該第１電位状態に設定されている際には、第１制御信号の入力に応じて、対応する１つの前記画素ライン群と、該第１出力回路の一端側および他端側にそれぞれ配列されている前記第２出力回路とに対して信号を出力する。更に、前記画像表示装置では、各前記第２出力回路が、該第２出力回路の一端側に配列されている前記第１出力回路からのセット信号の入力に応答して第２電位状態に設定されるとともに、該第２電位状態に設定されている際には、第２制御信号の入力に応じて、該第２出力回路の一端側に配列されている前記第１出力回路に対して前記第１電位状態を解除するためのリセット信号を出力するとともに、該第２出力回路の他端側に配列されている前記第１出力回路に対してセット信号を出力し、且つ該第２出力回路の他端側に配列されている前記第１出力回路からのリセット信号の入力に応答して前記第２電位状態が解除される。
【０００９】
第２の態様に係る画像表示装置は、第１の態様に係る画像表示装置であって、前記第１出力回路が、第１ゲート電極、第１一方電極、および第１他方電極を有する第１トランジスタと、第２ゲート電極、第２一方電極、および第２他方電極を有する第２トランジスタとを有する。また、前記第１出力回路が、前記セット信号の入力に応答して、前記第１ゲート電極に対して第１所定電位を付与することで、前記第１トランジスタを電流が流れ得る導通状態に設定するとともに、前記第２一方電極に対して前記第１所定電位を付与する第１電位付与部を有する。更に、前記第１出力回路が、前記リセット信号の入力に応答して、前記第２ゲート電極に対して第２所定電位を付与することで、前記第２トランジスタを電流が流れ得る導通状態に設定するとともに、前記第１一方電極に対して前記第２所定電位を付与する第２電位付与部を有する。
【００１０】
第３の態様に係る画像表示装置は、第２の態様に係る画像表示装置であって、前記第１電位状態が、前記第１トランジスタが前記導通状態に設定されているとともに、前記第２トランジスタが電流が流れない非導通状態に設定されている状態であり、前記第１電位状態が解除された状態が、前記第１トランジスタが前記非導通状態に設定されているとともに、前記第２トランジスタが前記導通状態に設定されている状態である。
【００１１】
第４の態様に係る画像表示装置は、第１から第３の何れか１つの態様に係る画像表示装置であって、前記第２出力回路が、第３ゲート電極、第３一方電極、および第３他方電極を有する第３トランジスタと、第４ゲート電極、第４一方電極、および第４他方電極を有する第４トランジスタとを有する。また、前記第２出力回路が、該第２出力回路の一端側に配列されている前記第１出力回路からのセット信号の入力に応答して、前記第３ゲート電極に対して第３所定電位を付与することで、前記第３トランジスタを電流が流れ得る導通状態に設定するとともに、前記第４一方電極に対して前記第３所定電位を付与する第３電位付与部を有する。更に、前記第２出力回路が、該第２出力回路の他端側に配列されている前記第１出力回路からのリセット信号の入力に応答して、前記第４ゲート電極に対して第４所定電位を付与することで、前記第４トランジスタを電流が流れ得る導通状態に設定するとともに、前記第３一方電極に対して前記第４所定電位を付与する第４電位付与部とを有する。
【００１２】
第５の態様に係る画像表示装置は、第４の態様に係る画像表示装置であって、前記第２電位状態が、前記第３トランジスタが前記導通状態に設定されているとともに、前記第４トランジスタが前記非導通状態に設定されている状態であり、前記第２電位状態が解除された状態が、前記第３トランジスタが前記非導通状態に設定されているとともに、前記第４トランジスタが前記導通状態に設定されている状態である。
【発明の効果】
【００１３】
本発明によれば、表示パネルを複数の画素ライン群に分割して、画素ライン群毎に信号を切り替えるのに適した電気回路を備えた画像表示装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る画像表示装置の概略構成を示す模式図である。
【図２】有機ＥＬ表示部を構成する１画素分の画素回路の構成を例示する図である。
【図３】画素回路において有機ＥＬ素子を発光させる際の信号波形を示すタイミングチャートである。
【図４】準備期間における画素回路の動作を説明する図である。
【図５】閾値電圧補償期間における画素回路の動作を説明する図である。
【図６】ＯＬＥＤ初期化／Ｃs２初期化期間における画素回路の動作を説明する図である。
【図７】書き込み／ＯＬＥＤ初期化期間における画素回路の動作を説明する図である。
【図８】発光期間における画素回路の動作を説明する図である。
【図９】パネル部の構成およびその周辺回路を模式的に示す図である。
【図１０】電源線に付与される電位の波形を示すタイミングチャートである。
【図１１】補償制御線駆動回路の概略構成を示す模式図である。
【図１２】補償制御線駆動回路の構成を示す模式図である。
【図１３】信号出力用ブロック回路の回路図である。
【図１４】シフト用ブロック回路の回路図である。
【図１５】補償制御線駆動回路の動作を説明するための図である。
【図１６】補償制御線駆動回路に係る信号の波形を示すタイミングチャートである。
【図１７】走査線に付与される電位の波形を示すタイミングチャートである。
【図１８】変形例に係るブロック回路の構成を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の一実施形態を図面に基づいて説明する。
【００１６】
＜１．画像表示装置の概略構成＞
図１は、本発明の一実施形態に係る画像表示装置１の機能的な構成を示す図である。画像表示装置１は、有機ＥＬ素子の発光を利用した装置（有機ＥＬ装置）を構成している。
【００１７】
画像表示装置１は、主に、制御回路群２、パネル部３、および電源回路６を備えている。そして、パネル部３は、専用ドライバ回路４と、Ｘドライバ回路５と、有機ＥＬ表示部３０とを有している。また、画像表示装置１では、画像信号が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色に係る信号によって構成され、有機ＥＬ表示部３０が、赤色の光を発する発光素子、緑色の光を発する発光素子、青色の光を発する発光素子を備えて構成されている。
【００１８】
制御回路群２は、画像表示装置１の動作を制御する各種回路を備えている。具体的には、制御回路群２は、γ変換部２１Ｒ，２１Ｇ，２１Ｂ、およびタイミングジェネレータ（ＴＧ）２２などといった回路を備えている。
【００１９】
γ変換部２１Ｒ，２１Ｇ，２１Ｂは、各画素に対応する各色の値（すなわち階調値）がＤr，Ｄg，Ｄbである入力画像信号を受け付けて、所謂ガンマ補正を行う。ここでは、例えば、各色の階調値Ｄr，Ｄg，Ｄbが約２．２乗された値に変換される。具体的には、例えば、６ビットの入力画像信号（階調値が０〜６３の画像信号）が、１０ビットの出力画像信号（階調値が０〜１０２３の画像信号）に変換される。そして、変換後の出力画像信号は、Ｘドライバ回路５に入力される。
【００２０】
ＴＧ２２は、ＦＰＧＡ（Field Programmable Gate Array）等のプログラミングが可能なＬＳＩによって実現され、入力画像信号に係る垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncの入力に応答して、専用ドライバ回路４およびＸドライバ回路５に対して、専用ドライバ回路４およびＸドライバ回路５の動作を制御するための信号を出力する。
【００２１】
なお、ここでは、制御回路群２が各種回路によって構成されるものとして説明したが、これに限られない。例えば、ＣＰＵ、ＲＯＭ、およびＲＡＭ等を備える制御部において、ＲＯＭ内のプロクラムがＣＰＵによって読み込まれて実行されることで、制御回路群２で実現される機能が実現されても良い。
【００２２】
有機ＥＬ表示部３０は、略長方形の輪郭を有する有機ＥＬディスプレイ（organic electroluminescence display）であり、有機材料に電流を流すことで材料自らが発光する自発光型の発光素子を有している。すなわち、有機ＥＬ表示部３０は、自発光型の発光素子を備えている表示部（自発光型表示部）を構成している。
【００２３】
この有機ＥＬ表示部３０には、多数の画素回路３１が配列され、各画素回路３１には、発光素子（ここでは、有機ＥＬ素子）が含まれている。そして、多数の発光素子は、例えば、格子状に配列されている。具体的には、有機ＥＬ表示部３０には、一方向（ここでは、水平方向）に配列される複数の画素回路３１からなる画素のライン（画素ライン、以下「水平ライン」とも称する）が形成されている。
【００２４】
なお、本実施形態では、有機ＥＬ表示部３０に水平ラインがｎ（ｎは任意の自然数）本配列されているものとし、以下では、ｎ＝４８０である例を示して説明する。また、入力画像信号については、垂直帰線期間に対応する所謂ブランキングラインの本数が３本であるものとして説明する。つまり、本実施形態では、パネル部３を構成する水平ラインの本数（ここでは４８０本）と垂直帰線期間に対応するブランキングラインの本数（ここでは３本）とを合算したライン数（以下「総ライン数」と称する）ｎtotalが、４８３本となる。
【００２５】
また、有機ＥＬ表示部３０には、発光輝度に対応する出力画像信号を各画素回路３１に供給するための複数の画像信号線ＬDATA（図２参照）が設けられている。また、該有機ＥＬ表示部３０には、複数の画像信号線ＬDATAに対して略直交する複数の走査線ＬSS（図２参照）が設けられている。ここでは、水平ライン毎に１本の走査線ＬSSが設けられており、各走査線ＬSSに順次に走査信号が供給される。なお、走査信号は、画像信号線ＬDATAを介して出力画像信号に係る電位を各画素回路３１において設定するタイミングを制御する信号である。
【００２６】
また、有機ＥＬ表示部３０には、各画素回路３１に含まれる有機ＥＬ素子ＯＬＥＤ（図２参照）の両極間に発光に必要な電圧を供給する電源線ＬVDD（図２参照）が設けられている。更に、有機ＥＬ表示部３０には、各画素回路３１に含まれる駆動トランジスタＴd（図２参照）の閾値電圧Ｖthのばらつきを補償する動作（以下「閾値電圧補償動作」と称する）を行うために必要な信号を供給する補償制御線ＬTH（図２参照）が設けられている。
【００２７】
専用ドライバ回路４は、電源線駆動回路４DD、補償制御線駆動回路４TH、および走査線駆動回路４SSを備えている。ここで、電源線駆動回路４DDは、電源回路６から供給される電源電圧を、電源線ＬVDDを介して、各画素回路３１に含まれる有機ＥＬ素子ＯＬＥＤの両極間に供給する回路（すなわち電圧供給部に相当する）である。また、補償制御線駆動回路４THは、閾値電圧補償動作に必要な信号（補償制御信号）を各補償制御線ＬTHに供給する回路（すなわち補償制御信号供給部に相当する）である。また、走査線駆動回路４SSは、走査信号を各走査線ＬSSに供給する回路である。なお、補償制御線駆動回路４THおよび走査線駆動回路４SSについても、電源回路６から電圧が適宜供給される。
【００２８】
Ｘドライバ回路５は、複数の画像信号線ＬDATAに対して電気的に接続され、出力画像信号を各画像信号線ＬDATAに供給するタイミングを制御する回路（画像信号線駆動回路）である。
【００２９】
電源回路６は、専用ドライバ回路４等に電源電圧を供給する回路である。
【００３０】
＜２．画素回路の構成＞
図２は、有機ＥＬ表示部３０を構成する１画素分の画素回路３１の構成を例示する図である。図２で示されるように、画素回路３１は、有機ＥＬ素子ＯＬＥＤ、駆動トランジスタＴd、閾値電圧補償用トランジスタＴth、第１容量ＣS、第１切替トランジスタＴS、第２容量ＣS２、および第２切替トランジスタＴmを備えて構成されている。
【００３１】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に、該有機ＥＬ素子ＯＬＥＤの閾値電圧以上の電位差が印加されることによりアノード電極とカソード電極との間に電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子ＯＬＥＤは、Ａｌ、Ｃｕ、Ｎｅ、Ｍｇ、Ａｇ又はＩＴＯ（Indium Tin Oxide）等、或いはこれらの合金によって形成されたアノード電極層およびカソード電極層と、これらのアノード電極層とカソード電極層との間にフタロシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する。
【００３２】
駆動トランジスタＴdは、有機ＥＬ素子ＯＬＥＤの発光輝度を制御するトランジスタである。具体的には、駆動トランジスタＴdは、制御電極であるゲート電極と、有機ＥＬ素子ＯＬＥＤが発光する際にドレイン電極として機能する一方電極と、有機ＥＬ素子ＯＬＥＤが発光する際にソース電極として機能する他方電極とを有する。そして、ゲート電極と他方電極との間の電圧（所謂ゲート電圧）の調整により、駆動トランジスタＴdの一方電極と他方電極との間に流れる電流量が調整されることで、有機ＥＬ素子ＯＬＥＤの発光輝度が制御される。
【００３３】
閾値電圧補償用トランジスタＴthは、駆動トランジスタＴdのゲート電圧を、駆動トランジスタＴdに電流が流れ始める電圧（閾値電圧）Ｖthに設定することで、複数の画素回路３１の間における駆動トランジスタＴdの閾値電圧Ｖthのばらつきを補償するトランジスタである。
【００３４】
ここで、駆動トランジスタＴdの閾値電圧Ｖthは、複数の画素回路３１の間においてある程度ばらつくため、パネル部３で表示される画像に輝度のむらが生じる傾向にある。そこで、有機ＥＬ素子ＯＬＥＤの発光直前に、閾値電圧補償用トランジスタＴthによって、各駆動トランジスタＴdのゲート電圧が閾値電圧Ｖthに設定されることで、複数の画素回路３１の間における駆動トランジスタＴdの閾値電圧Ｖthのばらつきの影響が補償される。その結果、パネル部３で表示される画像における輝度のむらの発生が抑制される。
【００３５】
具体的には、閾値電圧補償用トランジスタＴthは、該閾値電圧補償用トランジスタＴthのドレイン電極とソース電極との間で電流が流れ得る状態（導通状態）となっている際に、駆動トランジスタＴdのゲート電極と一方電極とを電気的に接続する機能を有する。そして、駆動トランジスタＴdのゲート電極とソース電極との間の電位差が駆動トランジスタＴdの閾値電圧Ｖthとなるまで、駆動トランジスタＴdのゲート電極からドレイン電極に向かって電流を流すことにより、駆動トランジスタＴdのゲート電圧を閾値電圧Ｖthに設定する。
【００３６】
第１容量ＣSは、駆動トランジスタＴdのゲート電圧を閾値電圧に保持するために閾値電圧を保持する容量である。
【００３７】
第１切替トランジスタＴSは、画像信号線ＬDATAからの出力画像信号に応じた電圧（出力画像信号電圧）の印加を制御するトランジスタである。
【００３８】
第２容量ＣS２は、画像信号線ＬDATAから供給される出力画像信号電圧を保持する容量である。
【００３９】
第２切替トランジスタＴmは、ゲート電極が補償制御線ＬTHに接続され、ゲート電極以外の一方の電極（ドレイン電極またはソース電極）が第２容量ＣS２の一方の電極に接続され、且つゲート電極以外の他方の電極（ソース電極またはドレイン電極）が第２容量ＣS２の他方の電極に接続されて構成される。
【００４０】
駆動トランジスタＴd、閾値電圧補償用トランジスタＴth、第１切替トランジスタＴS、および第２切替トランジスタＴmは、例えば、所謂薄膜トランジスタによって構成される。なお、以下で参照される各図面においては、各薄膜トランジスタのチャネルについて、特にそのタイプ（ｎ型またはｐ型）が明示されていないが、ｎ型またはｐ型のいずれかである。そして、本実施形態においては、各トランジスタが、ｎ型のトランジスタである場合を例に挙げて説明する。
【００４１】
電源線ＬVDDは、有機ＥＬ素子ＯＬＥＤおよび駆動トランジスタＴdに所定電圧を供給する。
【００４２】
補償制御線ＬTHは、閾値電圧補償用トランジスタＴthおよび第２切替トランジスタＴmを、ドレイン電極とソース電極との間で電流が流れない状態（非導通状態）と、導通状態との間で状態を切り替えるための補償制御信号を供給する。
【００４３】
走査線ＬSSは、第１切替トランジスタＴSを、導通状態と非導通状態の間で切り替えるための信号を供給する。
【００４４】
画像信号線ＬDATAは、出力画像信号電圧を第２容量ＣS２に供給する。
【００４５】
なお、本実施形態では、図２で示されるように、有機ＥＬ素子ＯＬＥＤに所定の電圧を供給するために、高電位の電源線ＬVDDと低電位の接地線との間に有機ＥＬ素子ＯＬＥＤを配する構成が採用されたが、これに限られない。例えば、低電位側を電源線に、高電位側を接地線として固定電位にする構成、あるいは両者の電位を切り替える構成が採用されても良い。
【００４６】
＜３．画素回路の駆動方法＞
図３は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際の信号波形（駆動波形）を示すタイミングチャートである。図３では、横軸が時刻を示し、上から順に、（Ｉ）電源線ＬVDDに付与される電位（Ｖdd）、（II）補償制御線ＬTHに付与される電位（ＶTH）、（III）走査線ＬSSに付与される電位（ＶSS）、（IV）画像信号線ＬDATAに付与される電位（ＶDATA）の波形が示されている。
【００４７】
ここでは、補償制御線ＬTHに高電位ＶgHが付与されている状態が、補償制御線駆動回路４THから画素回路３１に対して補償制御信号が付与されている状態に相当する。また、走査線ＬSSに高電位ＶgHが付与されている状態が、走査線駆動回路４SSから画素回路３１に対して走査信号が付与されている状態に相当する。更に、画像信号線ＬDATAに正の電位が付与されている状態が、画像信号線ＬDATAから画素回路３１に対して出力画像信号が付与されている状態に相当する。
【００４８】
また、図３では、有機ＥＬ素子ＯＬＥＤを１回発光させるための駆動波形が示されており、１回の発光に係る期間は、時間順次に、準備期間Ｐ１（時刻ｔa〜ｔb）、ＣS／ＣS２初期化期間Ｐ２（時刻ｔb〜ｔc）、閾値電圧補償期間Ｐ３（時刻ｔc〜ｔd）、書き込み／ＯＬＥＤ初期化期間Ｐ４（時刻ｔd〜ｔe）、発光期間Ｐ５（時刻ｔe〜）を備えて構成される。そして、ここでは、期間Ｐ５が、期間Ｐ１〜Ｐ５によって構成される１回の発光（１フレームの表示）が行われる期間（以下「フレーム表示期間」と称する）Ｔfのうちの半分の期間を占めるものとして説明する。
【００４９】
なお、書き込み／ＯＬＥＤ初期化期間Ｐ４における電位ＶDATAは、各有機ＥＬ素子ＯＬＥＤの発光輝度によって決まる任意の値であるため、図３では、該電位が存在し得る範囲に網目状のハッチングが付されている。更に、書き込み／ＯＬＥＤ初期化期間Ｐ４以外の期間における電位ＶDATAは、任意の値で良いため、図３では、破線で示されている。この任意の値という意味は、画像信号線ＬDATAがいかなる電位に設定されても良いということであり、設計あるいは制御の自由度が増加する。また、書き込み／ＯＬＥＤ初期化期間Ｐ４における電位ＶSSは、期間Ｐ４の何れかのタイミングで付与されれば良いため、図３では、当該電位が付与され得る期間に斜線ハッチングが付されている。
【００５０】
図４から図８は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際に、各期間において画素回路３１で流れる電流の向きを黒塗りの矢印で例示する図である。また、図４から図８では、画素回路３１のうち、電流の流れに寄与する部分は太線で示され、電流の流れにほとんど寄与しない部分は細線で示されている。なお、図４から図８の各図面には、有機ＥＬ素子ＯＬＥＤが固有に有している容量（有機ＥＬ素子容量）ＣOLEDが付加されている。
【００５１】
以下、図３および図４から図８を適宜参照しつつ、本発明の一実施形態に係る画素回路３１の駆動方法について説明する。
【００５２】
○準備期間Ｐ１：
準備期間Ｐ１（以下「期間Ｐ１」と略称する）の動作については、図３および図４を参照して説明する。期間Ｐ１では、電源線ＬVDDが低電位（−Ｖp）、補償制御線ＬTHが低電位（ＶgL）、走査線ＬSSが低電位（ＶgL）に設定される。なお、画像信号線ＬDATAの電位は任意の値に設定される。このような電位の設定により、図４で示されるように、閾値電圧補償用トランジスタＴthがオフ状態、駆動トランジスタＴdがオン状態に設定される。その結果、接地線→駆動トランジスタＴd→有機ＥＬ素子容量ＣOLEDという経路で電流が流れ、有機ＥＬ素子容量ＣOLEDに電荷が蓄積される。なお、この期間Ｐ１において有機ＥＬ素子容量ＣOLEDに電荷を蓄積する理由は、後述する閾値電圧補償期間Ｐ３において駆動トランジスタＴdの一方電極（ここではドレイン電極）と他方電極（ここではソース電極）との間に電流が流れなくなる状態（すなわち駆動トランジスタＴdのゲート電極とソース電極との間の電位差が閾値電圧Ｖthに等しい状態）に設定する際に、有機ＥＬ素子容量ＣOLEDを駆動トランジスタＴdの一方電極と他方電極との間に流す電流の供給源として作用させるためである。
【００５３】
○ＣS／ＣS２初期化期間Ｐ２：
次に、ＣS／ＣS２初期化期間Ｐ２（以下「期間Ｐ２」と略称する）の動作について図３および図５を参照して説明する。期間Ｐ２では、電源線ＬVDDの低電位（−Ｖp）および走査線ＬSSの低電位（ＶgL）が維持される一方で、補償制御線ＬTHが高電位（ＶgH）に設定される。また、画像信号線ＬDATAの電位は任意の値に設定される。このような電位の設定により、図５で示されるように、駆動トランジスタＴdのオン状態が継続されるとともに、閾値電圧補償用トランジスタＴthがオン状態に設定されることで、駆動トランジスタＴdのゲート電極と一方電極とが通電する状態に設定され、第１容量ＣSに蓄積されている電荷の一部が放電される。また、第２切替トランジスタＴmがオンとされることにより、第２容量ＣS２に残存していた電荷も放電される。なお、駆動トランジスタＴdがオン状態に維持されていても、電源線ＬVDDの電位が低電位（−Ｖp）の状態に維持されているため、有機ＥＬ素子容量ＣOLEDに蓄積されている電荷については保持される。
【００５４】
○閾値電圧補償期間Ｐ３：
次に、閾値電圧補償期間Ｐ３（以下「期間Ｐ３」と略称する）の動作について図３および図６を参照して説明する。期間Ｐ３では、電源線ＬVDDが基準電位（ここではゼロ電位）に設定されるとともに、補償制御線ＬTHの高電位（ＶgH）が維持される。また、走査線ＬSSの低電位（ＶgL）が維持される。なお、画像信号線ＬDATAの電位は、期間Ｐ１および期間Ｐ２と同様に任意の値に設定される。このような電位の設定により、図６で示されるように、閾値電圧補償用トランジスタＴthのオン状態が維持され、駆動トランジスタＴdの他方電極（ここではソース電極）に対するゲート電極の電位が駆動トランジスタＴdの閾値電圧Ｖthに達するまで、有機ＥＬ素子容量ＣOLEDに蓄積された電荷が放電され、駆動トランジスタＴd→接地線という経路で電流が流れる。そして、駆動トランジスタＴdのゲート電極と他方電極との間の電位差が、駆動トランジスタＴdの閾値電圧Ｖthに達すると、駆動トランジスタＴdがオフ状態となる。なお、このとき、第２切替トランジスタＴmのオン状態が維持されているため、第２容量ＣS２には電荷が蓄積されない。
【００５５】
○書き込み／ＯＬＥＤ初期化期間Ｐ４：
続いて、書き込み／ＯＬＥＤ初期化期間Ｐ４（以下「期間Ｐ４」と略称する）の動作について図３および図７を参照して説明する。期間Ｐ４では、電源線ＬVDDのゼロ電位が維持されるとともに、補償制御線ＬTHが低電位（ＶgL）に設定される。また、走査線ＬSSによる走査信号と画像信号線ＬDATAによる出力画像信号の電位（出力画像信号に応じた所定のレベル）が供給される。このような電位の設定により、図７で示されるように、第１切替トランジスタＴSがオン状態に設定され、第１切替トランジスタＴS→第２容量ＣS２という経路で電流が流れ、第２容量ＣS２には出力画像信号に応じた電圧が保持される。また、第２容量ＣS２に出力画像信号に応じた出力画像信号電圧が書き込まれている際に有機ＥＬ素子容量ＣOLEDに蓄積されていた電荷が放電される。すなわち、この期間Ｐ４では、出力画像信号電圧の書き込み処理とともに、有機ＥＬ素子容量ＣOLEDに蓄積された電荷をほぼ完全に放電する処理（ＯＬＥＤ初期化処理）が行われる。このようにして、本実施形態では、電位設定部に相当する走査線駆動回路４SSとＸドライバ回路５とが協働して、各画素回路３１に対して出力画像信号に応じた電位状態の設定を行う。
【００５６】
○発光期間Ｐ５：
最後に、発光期間Ｐ５（以下「期間Ｐ５」と略称する）の動作について図３および図８を参照して説明する。期間Ｐ５では、電源線ＬVDDが高電位（ＶDD）に設定されるとともに、補償制御線ＬTHの低電位（ＶgL）と、走査線ＬSSの低電位（ＶgL）とが維持される。また、画像信号線ＬDATAの電位は、期間Ｐ１、期間Ｐ２、および期間Ｐ３と同様に任意の値に設定される。このとき、駆動トランジスタＴdの閾値電圧を保持する第１容量ＣSと出力画像信号に応じた電圧（出力画像信号電圧）を保持する第２容量ＣS２とが直列に接続され、両者の電圧の和が駆動トランジスタＴdのゲート電極と他方電極（ここではソース電極）との間に印加される。このため、図８で示されるように、駆動トランジスタＴdがオン状態に設定され、電源線ＬVDD→有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴd→接地線という経路で電流が流れ、第２容量ＣS２に保持された出力画像信号電圧に応じた輝度で有機ＥＬ素子ＯＬＥＤが発光する。
【００５７】
このような期間Ｐ１〜Ｐ５が繰り返されることで、各有機ＥＬ素子ＯＬＥＤの発光が繰り返される。これにより、パネル部３において、出力画像信号に応じた複数のフレームからなる動画像が表示される。なお、パネル部３では、１秒間に所定数Ｍ（ここでは６０）のフレームが表示されることで、動画像が表示される。つまり、パネル部３において複数のフレームが順次に表示される周波数（以下「フレーム周波数」と称する）は、６０Ｈｚとなる。
【００５８】
＜４．パネル部の構成およびその周辺回路＞
図９は、パネル部３の構成およびその周辺回路を模式的に示す図である。本実施形態では、図９で示されるように、パネル部３の一方の長辺に沿って電源線駆動回路４DDが設けられ、パネル部３の他方の長辺に沿って補償制御線駆動回路４TH、および走査線駆動回路４SSが設けられている。また、パネル部３の一方の短辺に沿ってＸドライバ回路５が設けられている。なお、補償制御線駆動回路４TH、走査線駆動回路４SS、およびＸドライバ回路５は、有機ＥＬ表示部３０と同一平面上において一体的に形成されている。つまり、パネル部３は、補償制御線駆動回路４THと、走査線駆動回路４SSが埋め込まれ、Ｘドライバ回路５がＩＣ実装されたものとなっている。
【００５９】
上述したように、有機ＥＬ表示部３０には、それぞれ複数の画素回路３１からなる４８０本の水平ラインが設けられている。そして、有機ＥＬ表示部３０に動画に係る出力画像信号が可視的に出力される場合には、走査線駆動回路４SSは、有機ＥＬ表示部３０を構成する４８０本の各水平ラインに対応する各走査線ＬSSに対して、有機ＥＬ表示部３０の上部側の水平ラインから順に、時間的に徐々にずれたタイミングで走査信号を供給する。
【００６０】
また、有機ＥＬ表示部３０は、上部側の水平ラインから順に、複数の水平ラインがそれぞれ一まとまりとなったＮ個（ここでは、Ｎ＝４）の水平ライン群（本発明の「画素ライン群」に相当する）に区分される。詳細には、４８０本の水平ラインが、それぞれ１２０本の水平ラインを含む４個の第１〜４水平ライン群３０BL1〜３０BL4に区分されている。そして、有機ＥＬ表示部３０に動画に係る出力画像信号が可視的に出力される場合には、図３で示された電源線ＬVDDに付与される電位（Ｖdd）および補償制御線ＬTHに付与される電位（ＶTH）が、それぞれ水平ライン群３０BL1〜３０BL4毎に付与される。
【００６１】
ここで、電源線駆動回路４DDと、補償制御線駆動回路４THと、走査線駆動回路４SSとに係る構成および動作について順次に説明する。
【００６２】
＜４−１．電源線駆動回路＞
電源線駆動回路４DDは、各水平ライン群３０BL1〜３０BL4にそれぞれ対応するように、ゲート回路群Ｗ１〜Ｗ４および出力用のピンＰｎ1〜Ｐｎ4を備えている。各ゲート回路群Ｗ１〜Ｗ４には、電源回路６から電位および電流が供給され、ＴＧ２２からの制御信号に応答して、電源回路６からの電位および電流が各出力用のピンＰｎ1〜Ｐｎ4から、対応する各水平ライン群３０BL1〜３０BL4の電源線ＬVDDに対して出力される。
【００６３】
図１０は、第１〜４水平ライン群３０BL1〜３０BL4の電源線ＬVDDにそれぞれ付与される第１〜４電源電位(Ｖdd1〜Ｖdd4)の波形を例示する図である。図１０で示されるように、第１〜４電源電位(Ｖdd1〜Ｖdd4)の波形は、期間Ｐ１〜Ｐ５によって構成される１回の発光に係る期間（フレーム表示期間）Ｔfをパネル部３の分割数Ｎ（ここでは、Ｎ＝４）で除した期間（ここではフレーム表示期間Ｔfの１／４）ずつ順次にずらされた関係にある。そして、図１０では、第１〜４水平ライン群３０BL1〜３０BL4の期間Ｐ１の開始時刻がそれぞれ時刻ｔa1〜ｔa4で示されている。詳細には、時刻ｔa1に第１水平ライン群３０BL1の期間Ｐ１が開始し、該時刻ｔa1からフレーム表示期間Ｔfの１／４（Ｔf／４、具体的には１／２４０秒間）経過した時刻ｔa2に第２水平ライン群３０BL2の期間Ｐ１が開始し、該時刻ｔa2から１／２４０秒間経過した時刻ｔa3に第３水平ライン群３０BL3の期間Ｐ１が開始し、該時刻ｔa3から１／２４０秒間経過した時刻ｔa4に第４水平ライン群３０BL4の期間Ｐ１が開始する。
【００６４】
このような動作により、隣り合う２つの水平ライン群の電源線ＬVDDに対して同時期に高電位（ＶDD）が付与される。そして、電源線ＬVDDに高電位（ＶDD）が付与されている２つの水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトしていく。すなわち、有機ＥＬ素子ＯＬＥＤが点灯している２つの水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトしていくことで、パネル部３では、点灯している帯が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトしていく。
【００６５】
なお、パネル部３では、フレーム表示期間Ｔfが、１／６０秒間であり、各水平ライン群３０BL1〜３０BL4に含まれる画素回路３１がそれぞれ発光する期間は、１／１２０秒間である。したがって、まず、第１水平ライン群３０BL1と第２水平ライン群３０BL2とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。次に、第２水平ライン群３０BL2と第３水平ライン群３０BL3とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。その次に、第３水平ライン群３０BL3と第４水平ライン群３０BL4とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。更にその次に、第４水平ライン群３０BL4と第１水平ライン群３０BL1とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。そして、このような動作が繰り返されることで、複数のフレームからなる動画が可視的に出力される。
【００６６】
また、このような動作を実現するために、ＴＧ２２によって、電源線駆動回路４DDが、垂直同期信号Ｖsyncに同期するように制御される。詳細には、第１〜４水平ライン群３０BL1〜３０BL4の電源線ＬVDDにおける発光期間Ｐ５の開始に係る周波数が、フレーム周波数の自然数倍の周波数となっている。ここで言う「自然数」は、パネル部３の分割数に対応する４となる。
【００６７】
なお、このような動作により、動画表示時には、２つの水平ライン群（すなわち２４０本の水平ライン）に含まれる有機ＥＬ素子ＯＬＥＤが点灯する状態が維持されることになる。したがって、電源線駆動回路４DDから出力される電流が時間の経過に対してあまり変化しない傾向となる。このため、電源回路６から電源線駆動回路４DDに供給される電流が均一化され、電源回路６および電源線駆動回路４DDの設計が容易となる。
【００６８】
＜４−２．補償制御線駆動回路＞
補償制御線駆動回路４THは、シフトレジスタ等を備えて構成され、水平ライン群毎に時間的に徐々にずれたタイミングで、図３で示された波形の電位（ＶTH）を補償制御線ＬTHに対して付与する。具体的には、補償制御線駆動回路４THが、有機ＥＬ表示部３０を第１〜４水平ライン群３０BL1〜３０BL4に区分して、水平ライン群毎に、各画素回路３１に対して共通の補償制御信号を付与する。
【００６９】
＜４−２−１．補償制御線駆動回路の概略構成＞
図１１は、補償制御線駆動回路４THの概略構成を示す模式図である。図１１で示されるように、補償制御線駆動回路４THは、第１出力回路としての第１〜４信号出力用ブロック回路ＢＬSE1〜ＢＬSE4と、第２出力回路としての第１〜３シフト用ブロック回路ＢＬSH1〜ＢＬSH3と、センス制御信号線ＬSENCEと、シフト制御信号線ＬSHIFTとを備えている。そして、この補償制御線駆動回路４THは、パネル部３の一端（ここでは上端）から他端（ここでは下端）に向けて信号出力用ブロック回路とシフト用ブロック回路とがこの順番で繰り返して配列されたシフトレジスタ回路を構成している。なお、以下では、第１〜４信号出力用ブロック回路ＢＬSE1〜ＢＬSE4と、第１〜３シフト用ブロック回路ＢＬSH1〜ＢＬSH3とを、適宜「ブロック回路」と総称する。
【００７０】
センス制御信号線ＬSENCEは、ＴＧ２２からの信号に応じて、センス制御信号ＳSENCEを各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4に対して供給する。また、シフト制御信号線ＬSHIFTは、ＴＧ２２からの信号に応じて、シフト制御信号ＳSHIFTを各シフト用ブロック回路ＢＬSH1〜ＢＬSH3に対して供給する。
【００７１】
第１信号出力用ブロック回路ＢＬSE1は、第１水平ライン群３０BL1に対して第１補償制御信号ＳTH1を出力する。具体的には、第１信号出力用ブロック回路ＢＬSE1は、ＴＧ２２からセット信号ＳSETとしてのスタート信号ＳSTARTが入力されたことに応答して、第１補償制御信号ＳTH1の出力が許可された電位状態（信号出力許可状態）に設定される。また、第１信号出力用ブロック回路ＢＬSE1は、パネル部３の下端側（すなわち次）に配列されている第１シフト用ブロック回路ＢＬSH1からのリセット信号の入力に応答して、信号出力許可状態が解除される。そして、第１信号出力用ブロック回路ＢＬSE1は、信号出力許可状態に設定されている際には、センス制御信号線ＬSENCEからのセンス制御信号ＳSENCEの入力に応じて、出力信号ＳOを出力する。この出力信号ＳOは、対応する第１水平ライン群３０BL1に対して第１補償制御信号ＳTH1として出力されるとともに、次に配列されている第１シフト用ブロック回路ＢＬSH1に対してセット信号ＳSETとして出力される。
【００７２】
第１シフト用ブロック回路ＢＬSH1は、第１信号出力用ブロック回路ＢＬSE1の信号出力許可状態を解除するとともに、第２信号出力用ブロック回路ＢＬSE2を信号出力許可状態に設定する。つまり、第１シフト用ブロック回路ＢＬSH1は、信号出力許可状態に設定されている信号出力用ブロック回路を、第１信号出力用ブロック回路ＢＬSE1から第２信号出力用ブロック回路ＢＬSE2にシフトさせる。具体的には、第１シフト用ブロック回路ＢＬSH1は、パネル部３の上端側（すなわち前）に配列されている第１信号出力用ブロック回路ＢＬSE1からのセット信号ＳSETの入力に応答して、出力信号ＳOの出力が許可された電位状態（信号出力許可状態）に設定される。また、第１シフト用ブロック回路ＢＬSH1は、次に配列されている第２信号出力用ブロック回路ＢＬSE2からのリセット信号ＳRESETの入力に応答して信号出力許可状態が解除される。そして、第１シフト用ブロック回路ＢＬSH1は、信号出力許可状態に設定されている際には、シフト制御信号線ＬSHIFTからのシフト制御信号ＳSHIFTの入力に応じて、出力信号ＳOを出力する。この出力信号ＳOは、前に配列されている第１信号出力用ブロック回路ＢＬSE1に対して信号出力許可状態を解除するためのリセット信号ＳRESETとして出力されるとともに、次に配列されている第２信号出力用ブロック回路ＢＬSE2に対してセット信号ＳSETとして出力される。
【００７３】
第２信号出力用ブロック回路ＢＬSE2は、第２水平ライン群３０BL2に対して第２補償制御信号ＳTH2を出力する。具体的には、第２信号出力用ブロック回路ＢＬSE2は、第１シフト用ブロック回路ＢＬSH1からのセット信号ＳSETが入力されたことに応答して、第２補償制御信号ＳTH2の出力が許可された電位状態（信号出力許可状態）に設定される。また、第２信号出力用ブロック回路ＢＬSE2は、次に配列されている第２シフト用ブロック回路ＢＬSH2からのリセット信号の入力に応答して、信号出力許可状態が解除される。そして、第２信号出力用ブロック回路ＢＬSE2は、信号出力許可状態に設定されている際には、センス制御信号線ＬSENCEからのセンス制御信号ＳSENCEの入力に応じて、出力信号ＳOを出力する。この出力信号ＳOは、対応する第２水平ライン群３０BL2に対して第２補償制御信号ＳTH2として出力されるとともに、次に配列されている第２シフト用ブロック回路ＢＬSH2に対してセット信号ＳSETとして出力される。更に、この出力信号ＳOは、前に配列されている第１シフト用ブロック回路ＢＬSH1に対してリセット信号ＳRESETとして出力される。
【００７４】
第２シフト用ブロック回路ＢＬSH2は、第２信号出力用ブロック回路ＢＬSE2の信号出力許可状態を解除して、第３信号出力用ブロック回路ＢＬSE3を信号出力許可状態に設定する回路である。つまり、第２シフト用ブロック回路ＢＬSH2は、信号出力許可状態に設定されている信号出力用ブロック回路を、第２信号出力用ブロック回路ＢＬSE2から第３信号出力用ブロック回路ＢＬSE3にシフトさせる。具体的には、第２シフト用ブロック回路ＢＬSH2は、前に配列されている第２信号出力用ブロック回路ＢＬSE2からのセット信号ＳSETの入力に応答して、出力信号ＳOの出力が許可された電位状態（信号出力許可状態）に設定される。また、第２シフト用ブロック回路ＢＬSH2は、次に配列されている第３信号出力用ブロック回路ＢＬSE3からのリセット信号ＳRESETの入力に応答して信号出力許可状態が解除される。そして、第２シフト用ブロック回路ＢＬSH2は、信号出力許可状態に設定されている際には、シフト制御信号線ＬSHIFTからのシフト制御信号ＳSHIFTの入力に応じて、出力信号ＳOを出力する。この出力信号ＳOは、前に配列されている第２信号出力用ブロック回路ＢＬSE2に対してリセット信号ＳRESETとして出力されるとともに、次に配列されている第３信号出力用ブロック回路ＢＬSE3に対してセット信号ＳSETとして出力される。
【００７５】
第３信号出力用ブロック回路ＢＬSE3は、第３水平ライン群３０BL3に対して第３補償制御信号ＳTH3を出力する。具体的には、第３信号出力用ブロック回路ＢＬSE3は、第２シフト用ブロック回路ＢＬSH2からのセット信号ＳSETの入力に応答して、第３補償制御信号ＳTH3の出力が許可された電位状態（信号出力許可状態）に設定される。また、第３信号出力用ブロック回路ＢＬSE3は、次に配列されている第３シフト用ブロック回路ＢＬSH3からのリセット信号の入力に応答して、信号出力許可状態が解除される。そして、第３信号出力用ブロック回路ＢＬSE3は、信号出力許可状態に設定されている際には、センス制御信号線ＬSENCEからのセンス制御信号ＳSENCEの入力に応じて、出力信号ＳOを出力する。この出力信号ＳOは、対応する第３水平ライン群３０BL3に対して第３補償制御信号ＳTH3として出力されるとともに、次に配列されている第３シフト用ブロック回路ＢＬSH3に対してセット信号ＳSETとして出力される。更に、この出力信号ＳOは、前に配列されている第２シフト用ブロック回路ＢＬSH2に対してリセット信号ＳRESETとして出力される。
【００７６】
第３シフト用ブロック回路ＢＬSH3は、第３信号出力用ブロック回路ＢＬSE3の信号出力許可状態を解除して、第４信号出力用ブロック回路ＢＬSE4を信号出力許可状態に設定する。つまり、第３シフト用ブロック回路ＢＬSH3は、信号出力許可状態に設定されている信号出力用ブロック回路を、第３信号出力用ブロック回路ＢＬSE3から第４信号出力用ブロック回路ＢＬSE4にシフトさせる。具体的には、第３シフト用ブロック回路ＢＬSH3は、前に配列されている第３信号出力用ブロック回路ＢＬSE3からのセット信号ＳSETの入力に応答して、出力信号ＳOの出力が許可された電位状態（信号出力許可状態）に設定される。また、第３シフト用ブロック回路ＢＬSH3は、次に配列されている第４信号出力用ブロック回路ＢＬSE4からのリセット信号ＳRESETの入力に応答して信号出力許可状態が解除される。そして、第３シフト用ブロック回路ＢＬSH3は、信号出力許可状態に設定されている際には、シフト制御信号線ＬSHIFTからのシフト制御信号ＳSHIFTの入力に応じて、出力信号ＳOを出力する。この出力信号ＳOは、前に配列されている第３信号出力用ブロック回路ＢＬSE3に対してリセット信号ＳRESETとして出力されるとともに、次に配列されている第４信号出力用ブロック回路ＢＬSE4に対してセット信号ＳSETとして出力される。
【００７７】
第４信号出力用ブロック回路ＢＬSE4は、第４水平ライン群３０BL4に対して第４補償制御信号ＳTH4を出力する回路である。具体的には、第４信号出力用ブロック回路ＢＬSE4は、第３シフト用ブロック回路ＢＬSH3からのセット信号ＳSETの入力に応答して、第４補償制御信号ＳTH4の出力が許可された電位状態（信号出力許可状態）に設定される。また、第４信号出力用ブロック回路ＢＬSE4は、ＴＧ２２からリセット信号ＳRESETとしてのエンド信号ＳENDが入力されたことに応答して、信号出力許可状態が解除される。そして、第４信号出力用ブロック回路ＢＬSE4は、信号出力許可状態に設定されている際には、センス制御信号線ＬSENCEからのセンス制御信号ＳSENCEの入力に応じて、出力信号ＳOを出力する。この出力信号ＳOは、対応する第４水平ライン群３０BL4に対して第４補償制御信号ＳTH4として出力されるとともに、前に配列されている第３シフト用ブロック回路ＢＬSH3に対してリセット信号ＳRESETとして出力される。
【００７８】
この補償制御線駆動回路４THでは、第１信号出力用ブロック回路ＢＬSE1からの第１補償制御信号ＳTH1の出力、第２信号出力用ブロック回路ＢＬSE2からの第２補償制御信号ＳTH2の出力、第３信号出力用ブロック回路ＢＬSE3からの第３補償制御信号ＳTH3の出力、および第４信号出力用ブロック回路ＢＬSE4からの第４補償制御信号ＳTH4の出力が、この順番で順次に行われることで、シフトレジスタ回路としての１回の動作が終了する。そして、この１回の動作が繰り返されることで、複数のフレームからなる動画に応じた補償制御信号が有機ＥＬ表示部３０に対して付与される。
【００７９】
＜４−２−２．補償制御線駆動回路の詳細な回路構成＞
図１２は、補償制御線駆動回路４THの構成を示す模式図である。図１２で示されるように、補償制御線駆動回路４THは、第１〜４信号出力用ブロック回路ＢＬSE1〜ＢＬSE4、第１〜３シフト用ブロック回路ＢＬSH1〜ＢＬSH3、センス制御信号線ＬSENCE、シフト制御信号線ＬSHIFT、ＳDP信号線ＬDP、ＳDN信号線ＬDN、および低電位線ＬVLを備えた電気回路である。
【００８０】
各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4および各シフト用ブロック回路ＢＬSH1〜ＢＬSH3は、ほぼ同様な構成を有し、制御信号端子部ＴIN、第１〜４端子部Ｔ1〜Ｔ4、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3をそれぞれ備えている。
【００８１】
センス制御信号線ＬSENCEは、第１〜４信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の制御信号端子部ＴINに対して電気的に接続されており、ＴＧ２２からの信号に応じて、各制御信号端子部ＴINに対して正の電位を有するセンス制御信号ＳSENCEを付与する。シフト制御信号線ＬSHIFTは、第１〜３シフト用ブロック回路ＢＬSH1〜ＢＬSH3の制御信号端子部ＴINに対して電気的に接続されており、ＴＧ２２からの信号に応じて、各制御信号端子部ＴINに対して正の電位を有するシフト制御信号ＳSHIFTを付与する。
【００８２】
ＳDP信号線ＬDPは、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の第１電位付与部としての第１端子部Ｔ1と、第２電位付与部としての第２端子部Ｔ2とに対してそれぞれ電気的に接続されている。また、ＳDP信号線ＬDPは、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3の第３電位付与部に相当する第１端子部Ｔ1と、第４電位付与部に相当する第２端子部Ｔ2とに対してそれぞれ電気的に接続されている。そして、ＳDP信号線ＬDPは、各端子部Ｔ1，Ｔ2に対して所定の正電位を有するデータ信号ＳDPを付与する。
【００８３】
ＳDN信号線ＬDNは、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の第３端子部Ｔ3と第４端子部Ｔ4とに対してそれぞれ電気的に接続されている。また、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3の第３端子部Ｔ3と第４端子部Ｔ4とに対してそれぞれ電気的に接続されている。そして、ＳDN信号線ＬDNは、各端子部Ｔ3，Ｔ4に対して基準電位（ここでは、ゼロ電位）を有するデータ信号ＳDNを付与する。
【００８４】
なお、補償制御線駆動回路４THが動作する際には、ＳDP信号線ＬDPからの正電位を有するデータ信号ＳDPの付与と、ＳDN信号線ＬDNからのゼロ電位を有するデータ信号ＳDNの付与とが同時に行われる。つまり、ＳDP信号線ＬDPからの正電位の付与と、ＳDN信号線ＬDNからの正電位の付与とが、同時には行われないように制御される。
【００８５】
低電位線ＬVLは、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4および各第１〜３シフト用ブロック回路ＢＬSH1〜ＢＬSH3の第１〜３低電位端子部ＴL1〜ＴL3に対してそれぞれ電気的に接続され、各低電位端子部ＴL1〜ＴL3に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【００８６】
また、第１信号出力用ブロック回路ＢＬSE1の出力端子部ＴOUTが、第１シフト用ブロック回路ＢＬSH1のセット端子部ＴSETに対して電気的に接続される。第１シフト用ブロック回路ＢＬSH1の出力端子部ＴOUTが、第１信号出力用ブロック回路ＢＬSE1のリセット端子部ＴRESETと、第２信号出力用ブロック回路ＢＬSE2のセット端子部ＴSETとに対して電気的に接続される。第２信号出力用ブロック回路ＢＬSE2の出力端子部ＴOUTが、第１シフト用ブロック回路ＢＬSH1のリセット端子部ＴRESETと、第２シフト用ブロック回路ＢＬSH2のセット端子部ＴSETとに対して電気的に接続される。第２シフト用ブロック回路ＢＬSH2の出力端子部ＴOUTが、第２信号出力用ブロック回路ＢＬSE2のリセット端子部ＴRESETと、第３信号出力用ブロック回路ＢＬSE3のセット端子部ＴSETとに対して電気的に接続される。第３信号出力用ブロック回路ＢＬSE3の出力端子部ＴOUTが、第２シフト用ブロック回路ＢＬSH2のリセット端子部ＴRESETと、第３シフト用ブロック回路ＢＬSH3のセット端子部ＴSETとに対して電気的に接続される。また、第３シフト用ブロック回路ＢＬSH3の出力端子部ＴOUTが、第３信号出力用ブロック回路ＢＬSE3のリセット端子部ＴRESETと、第４信号出力用ブロック回路ＢＬSE4のセット端子部ＴSETとに対して電気的に接続される。また、第４信号出力用ブロック回路ＢＬSE4の出力端子部ＴOUTが、第３シフト用ブロック回路ＢＬSH3のリセット端子部ＴRESETに対して電気的に接続される。
【００８７】
なお、第１信号出力用ブロック回路ＢＬSE1のセット端子部ＴSETには、ＴＧ２２からセット信号ＳSETとしてのスタート信号ＳSTARTが所定のタイミングで付与される。また、第４信号出力用ブロック回路ＢＬSE4のリセット端子部ＴRESETには、ＴＧ２２からリセット信号ＳRESETとしてのエンド信号ＳENDが所定のタイミングで付与される。
【００８８】
＜４−２−３．信号出力用ブロック回路の構成＞
図１３は、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の回路図である。なお、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4は、相互に同様なものであるため、ここでは、その代表例として第１信号出力用ブロック回路ＢＬSE1を挙げて説明する。
【００８９】
図１３で示されるように、第１信号出力用ブロック回路ＢＬSE1は、第１〜８トランジスタＴｒ１〜Ｔｒ８、第１〜４端子部Ｔ1〜Ｔ4、制御信号端子部ＴIN、出力端子部ＴOUT、セット端子部ＴSET、リセット端子部ＴRESET、および第１〜３低電位端子部ＴL1〜ＴL3を備えている。
【００９０】
トランジスタＴｒ１は、第１一方電極としての一方電極Ｅ１１、第１他方電極としての他方電極Ｅ１２、および第１ゲート電極としてのゲート電極Ｅ１３を有し、ゲート電極Ｅ１３に対する電位の付与に応じて一方電極Ｅ１１と他方電極Ｅ１２との間の電流が調整されるｎ型のＴＦＴである。また、トランジスタＴｒ２は、第２一方電極としての一方電極Ｅ２１、第２他方電極としての他方電極Ｅ２２、および第２ゲート電極としてのゲート電極Ｅ２３を有し、ゲート電極Ｅ２３に対する電位の付与に応じて一方電極Ｅ２１と他方電極Ｅ２２との間の電流が調整されるｎ型のＴＦＴである。なお、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4では、トランジスタＴｒ１が、第１トランジスタに相当し、トランジスタＴｒ２が、第２トランジスタに相当する。
【００９１】
また、トランジスタＴｒ３は、一方電極Ｅ３１、他方電極Ｅ３２、およびゲート電極Ｅ３３を有し、ゲート電極Ｅ３３に対する電位の付与に応じて一方電極Ｅ３１と他方電極Ｅ３２との間の電流が調整されるｎ型のＴＦＴである。また、トランジスタＴｒ４は、一方電極Ｅ４１、他方電極Ｅ４２、およびゲート電極Ｅ４３を有し、ゲート電極Ｅ４３に対する電位の付与に応じて一方電極Ｅ４１と他方電極Ｅ４２との間の電流が調整されるｎ型のＴＦＴである。また、トランジスタＴｒ５は、一方電極Ｅ５１、他方電極Ｅ５２、およびゲート電極Ｅ５３を有し、ゲート電極Ｅ５３に対する電位の付与に応じて一方電極Ｅ５１と他方電極Ｅ５２との間の電流が調整されるｎ型のＴＦＴである。
【００９２】
また、トランジスタＴｒ６は、一方電極Ｅ６１、他方電極Ｅ６２、およびゲート電極Ｅ６３を有し、ゲート電極Ｅ６３に対する電位の付与に応じて一方電極Ｅ６１と他方電極Ｅ６２との間の電流が調整されるｎ型のＴＦＴである。また、トランジスタＴｒ７は、一方電極Ｅ７１、他方電極Ｅ７２、およびゲート電極Ｅ７３を有し、ゲート電極Ｅ７３に対する電位の付与に応じて一方電極Ｅ７１と他方電極Ｅ７２との間の電流が調整されるｎ型のＴＦＴである。更に、トランジスタＴｒ８は、一方電極Ｅ８１、他方電極Ｅ８２、およびゲート電極Ｅ８３を有し、ゲート電極Ｅ８３に対する電位の付与に応じて一方電極Ｅ８１と他方電極Ｅ８２との間の電流が調整されるｎ型のＴＦＴである。
【００９３】
なお、本実施形態では、各一方電極Ｅ１１，Ｅ２１，Ｅ３１，Ｅ４１，Ｅ５１，Ｅ６１，Ｅ７１，Ｅ８１が、ドレイン電極として機能するとともに、各他方電極Ｅ１２，Ｅ２２，Ｅ３２，Ｅ４２，Ｅ５２，Ｅ６２，Ｅ７２，Ｅ８２が、ソース電極として機能する。
【００９４】
そして、一方電極Ｅ３１が、第１端子部Ｔ1を介してＳDP信号線ＬDPに対して電気的に接続されているとともに、一方電極Ｅ６１が、第２端子部Ｔ2を介してＳDP信号線ＬDPに対して電気的に接続されている。また、一方電極Ｅ４１が、第４端子部Ｔ4を介してＳDN信号線ＬDNに対して電気的に接続されているとともに、一方電極Ｅ５１が、第３端子部Ｔ3を介してＳDN信号線ＬDNに対して電気的に接続されている。また、一方電極Ｅ７１が、制御信号端子部ＴINを介してセンス制御信号線ＬSENCEに対して電気的に接続されている。また、他方電極Ｅ１２が、第２低電位端子部ＴL2を介して低電位線ＬVLに対して電気的に接続されているとともに、他方電極Ｅ２２が、第１低電位端子部ＴL1を介して低電位線ＬVLに対して電気的に接続されており、更に他方電極Ｅ８２が、第３低電位端子部ＴL3を介して低電位線ＬVLに対して電気的に接続されている。
【００９５】
また、一方電極Ｅ１１と、ゲート電極Ｅ２３と、他方電極Ｅ４２と、他方電極Ｅ６２と、ゲート電極Ｅ８３とが相互に電気的に接続されている。また、ゲート電極Ｅ１３と、一方電極Ｅ２１と、他方電極Ｅ３２と、他方電極Ｅ５２と、ゲート電極Ｅ７３とが相互に出電気的に接続されている。また、ゲート電極Ｅ３３，Ｅ４３が、セット端子部ＴSETに対して電気的に接続されているとともに、ゲート電極Ｅ５３，Ｅ６３が、リセット端子部ＴRESETに対して電気的に接続されている。更に、他方電極Ｅ７２と一方電極Ｅ８１とが出力端子部ＴOUTに対して電気的に接続されている。
【００９６】
この第１信号出力用ブロック回路ＢＬSE1では、セット端子部ＴSETからゲート電極Ｅ３３，Ｅ４３に対して正電位を有するセット信号ＳSETが付与されると、トランジスタＴｒ３，Ｔｒ４が一方電極と他方電極との間で電流が流れ得る導通状態に設定される。このような状態で、第１端子部Ｔ1によって、トランジスタＴｒ３を介してゲート電極Ｅ１３に対して所定の正電位を有するデータ信号ＳDPが付与されると、トランジスタＴｒ１が一方電極Ｅ１１と他方電極Ｅ１２との間で電流が流れ得る導通状態に設定される。また、このとき、第１端子部Ｔ1によって、一方電極Ｅ２１に対して正電位を有するデータ信号ＳDPが付与される。更に、このとき、第４端子部Ｔ4によって、トランジスタＴｒ４を介してゲート電極Ｅ２３および一方電極Ｅ１１に対してゼロ電位を有するデータ信号ＳDNが付与される。
【００９７】
一方、リセット端子部ＴRESETからゲート電極Ｅ５３，Ｅ６３に対して正電位を有するリセット信号ＳRESETが付与されると、トランジスタＴｒ５，Ｔｒ６が導通状態に設定される。このような状態で、第２端子部Ｔ2によって、トランジスタＴｒ６を介してゲート電極Ｅ２３に対して所定の正電位を有するデータ信号ＳDPが付与されると、トランジスタＴｒ２が一方電極Ｅ２１と他方電極Ｅ２２との間で電流が流れ得る導通状態に設定される。また、このとき、第２端子部Ｔ2によって、一方電極Ｅ１１に対して所定の正電位を有するデータ信号ＳDPが付与される。更に、このとき、第３端子部Ｔ3によって、トランジスタＴｒ５を介してゲート電極Ｅ１３および一方電極Ｅ２１に対してゼロ電位を有するデータ信号ＳDNが付与される。
【００９８】
なお、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4では、第１端子部Ｔ1からのデータ信号ＳDPが有する第１所定電位としての所定の正電位と、第２端子部Ｔ2からのデータ信号ＳDPが有する第２所定電位としての所定の正電位とが同電位となっている。
【００９９】
＜４−２−４．シフト用ブロック回路の構成＞
図１４は、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3の回路図である。なお、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3は、相互に同様なものであるため、ここでは、その代表例として第１シフト用ブロック回路ＢＬSH1を挙げて説明する。
【０１００】
図１４で示されるように、第１シフト用ブロック回路ＢＬSH1の構成は、第１信号出力用ブロック回路ＢＬSE1（図１３）の構成と比較して、一方電極Ｅ７１の接続先が異なる。具体的には、第１シフト用ブロック回路ＢＬSH1では、一方電極Ｅ７１が制御信号端子部ＴINを介してシフト制御信号線ＬSHIFTに対して電気的に接続されている。なお、第１シフト用ブロック回路ＢＬSH1のその他の構成については、第１信号出力用ブロック回路ＢＬSE1と同様な構成となっている。このため、図１４では、第１シフト用ブロック回路ＢＬSH1の構成のうち、第１信号出力用ブロック回路ＢＬSE1と同様な構成については同じ符号が付されており、そられの説明を省略する。
【０１０１】
但し、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3では、トランジスタＴｒ１が、第３トランジスタに相当し、トランジスタＴｒ２が、第４トランジスタに相当する。また、第１端子部Ｔ1からのデータ信号ＳDPが有する第３所定電位としての所定の正電位と、第２端子部Ｔ2からのデータ信号ＳDPが有する第４所定電位としての所定の正電位とが同電位となっている。
【０１０２】
＜４−２−５．補償制御線駆動回路の動作＞
図１５は、１フレームの表示に係る補償制御線駆動回路４THの動作、具体的には、第１〜４信号出力用ブロック回路ＢＬSE1〜ＢＬSE4、および第１〜３シフト用ブロック回路ＢＬSH1〜ＢＬSH3における状態の遷移、および信号の流れを説明するための図である。また、図１６は、１フレームの表示に係る補償制御線駆動回路４THにおける信号の波形を示すタイミングチャートである。図１６では、横軸が時刻を示し、上から順に、（Ａ）データ信号ＳDP、（Ｂ）データ信号ＳDN、（Ｃ）スタート信号ＳSTART、（Ｄ）センス制御信号ＳSENCE、（Ｅ）シフト制御信号ＳSHIFT、（Ｆ）エンド信号ＳEND、（Ｇ）第１補償制御信号ＳTH1、（Ｈ）第２補償制御信号ＳTH2、（Ｉ）第３補償制御信号ＳTH3、および（Ｊ）第４補償制御信号ＳTH4の波形が示されている。なお、図１６では、各信号が付与または出力されている状態（Ｈｉｇｈ状態）が「１」、各信号が付与または出力されていない状態（Ｌｏｗ状態）が「０」で示されている。
【０１０３】
補償制御線駆動回路４THでは、所定のタイミングで、第１信号出力用ブロック回路ＢＬSE1に対して、ＴＧ２２からの信号に応じたスタート信号ＳSTARTがセット信号ＳSETとして付与される。その後、補償制御線駆動回路４THは、第１〜４信号出力用ブロック回路ＢＬSE1〜ＢＬSE4に対してセンス制御信号線ＬSENCEからセンス制御信号ＳSENCEが入力される状態（以下「センス制御信号入力状態」と称する）と、第１〜３シフト用ブロック回路ＢＬSH1〜ＢＬSH3に対してシフト制御信号線ＬSHIFTからシフト制御信号ＳSHIFTが入力される状態（以下「シフト制御信号入力状態」と称する）とに交互に設定される。そして、４回目のセンス制御信号入力状態が解除された後に、所定のタイミングで、第４信号出力用ブロック回路ＢＬSE4に対して、ＴＧ２２からの信号に応じたエンド信号ＳENDがリセット信号ＳRESETとして付与される。
【０１０４】
したがって、センス制御信号入力状態、シフト制御信号入力状態、センス制御信号入力状態、シフト制御信号入力状態、センス制御信号入力状態、シフト制御信号入力状態、およびセンス制御信号入力状態の順に設定される。なお、例えば、センス制御信号入力状態が維持される各期間については、フレーム表示期間Ｔfの１／６程度の期間（約１／３６０秒間）に設定され、センス制御信号入力状態と次のセンス制御信号入力状態との間の各期間が、フレーム表示期間Ｔfの１／１２程度の期間（約１／７２０秒間）に設定される。また、シフト制御信号入力状態が維持される各期間については、例えば、フレーム表示期間Ｔfの１／６０程度の期間（約１／３６００秒間）に設定される。
【０１０５】
具体的には、図１５で示されるように、まず、ＴＧ２２からの信号に応じたスタート信号ＳSTARTがセット信号ＳSETとして第１信号出力用ブロック回路ＢＬSE1のセット端子部ＴSETに対して付与される。このとき、第１信号出力用ブロック回路ＢＬSE1では、セット端子部ＴSETからゲート電極Ｅ３３，Ｅ４３に対してセット信号ＳSETが付与されて、トランジスタＴｒ３，Ｔｒ４が導通状態に設定される。この状態では、ＳDP信号線ＬDPによって第１端子部Ｔ1からトランジスタＴｒ３を介してゲート電極Ｅ１３および一方電極Ｅ２１に対してデータ信号ＳDPが付与され、トランジスタＴｒ１が導通状態に設定される。一方、ゲート電極Ｅ２３および一方電極Ｅ１１には、データ信号ＳDPが付与されず、且つトランジスタＴｒ１を介して低電位線ＬVLから低電位が付与され、トランジスタＴｒ２が一方電極Ｅ２１と他方電極Ｅ２２との間で電流が流れない非導通状態に設定される。
【０１０６】
このとき、一方電極Ｅ２１に付与されたデータ信号ＳDPの所定の正電位がゲート電極Ｅ７３に付与されて、トランジスタＴｒ７が導通状態に設定される。また、トランジスタＴｒ１を介して低電位線ＬVLの低電位がゲート電極Ｅ８３に付与されて、トランジスタＴｒ８が非導通状態に設定される。したがって、第１信号出力用ブロック回路ＢＬSE1は、センス制御信号ＳSENCEの入力に応じた出力信号ＳOの出力が許可された信号出力許可状態（すなわち、第１電位状態）に設定される。
【０１０７】
次に、第１信号出力用ブロック回路ＢＬSE1では、信号出力許可状態に設定されている状態で、センス制御信号線ＬSENCEからの制御信号端子部ＴINを介したセンス制御信号ＳSENCEの入力に応じて出力端子部ＴOUTから出力信号ＳOが出力される。この出力信号ＳOは、第１信号出力用ブロック回路ＢＬSE1に対応する第１水平ライン群３０BL1の各補償制御線ＬTHに対して第１補償制御信号ＳTH1として出力されるとともに、第１シフト用ブロック回路ＢＬSH1のセット端子部ＴSETに対してセット信号ＳSETとして出力される。
【０１０８】
このとき、第１シフト用ブロック回路ＢＬSH1では、セット端子部ＴSETからゲート電極Ｅ３３，Ｅ４３に対してセット信号ＳSETが付与されて、トランジスタＴｒ３，Ｔｒ４が導通状態に設定される。この状態では、ＳDP信号線ＬDPによって第１端子部Ｔ1からトランジスタＴｒ３を介してゲート電極Ｅ１３，Ｅ７３および一方電極Ｅ２１に対してデータ信号ＳDPが付与され、トランジスタＴｒ１，Ｔｒ７が導通状態に設定される。一方、ゲート電極Ｅ２３，Ｅ８３および一方電極Ｅ１１には、データ信号ＳDPが付与されず、且つトランジスタＴｒ１を介して低電位線ＬVLから低電位が付与される。このため、トランジスタＴｒ２，Ｔｒ８が非導通状態に設定される。したがって、第１シフト用ブロック回路ＢＬSH1は、シフト制御信号ＳSHIFTの入力に応じた出力信号ＳOの出力が許可された信号出力許可状態（すなわち、第２電位状態）に設定される。
【０１０９】
次に、第１シフト用ブロック回路ＢＬSH1では、信号出力許可状態に設定されている状態で、シフト制御信号線ＬSHIFTから制御信号端子部ＴINを介したシフト制御信号ＳSHIFTの入力に応じて出力端子部ＴOUTから出力信号ＳOが出力される。この出力信号ＳOは、第１信号出力用ブロック回路ＢＬSE1のリセット端子部ＴRESETに対してリセット信号ＳRESETとして出力されるとともに、第２信号出力用ブロック回路ＢＬSE2のセット端子部ＴSETに対してセット信号ＳSETとして出力される。
【０１１０】
このとき、第１信号出力用ブロック回路ＢＬSE1では、リセット端子部ＴRESETによって、ゲート電極Ｅ５３，Ｅ６３に対してリセット信号ＳRESETが付与される。その結果、トランジスタＴｒ５，Ｔｒ６が導通状態となり、第２端子部Ｔ2により、トランジスタＴｒ６を介して、ゲート電極Ｅ２３，Ｅ８３および一方電極Ｅ１１に対してデータ信号ＳDPが付与され、トランジスタＴｒ２，Ｔｒ８が導通状態に設定される。一方、ゲート電極Ｅ１３，Ｅ７３および一方電極Ｅ２１には、データ信号ＳDPが付与されず、且つトランジスタＴｒ２を介して低電位線ＬVLから低電位が付与され、トランジスタＴｒ１，Ｔｒ７がドレイン電極とソース電極との間で電流が流れ得ない非導通状態に設定される。したがって、第１信号出力用ブロック回路ＢＬSE1が、信号出力許可状態（第１電位状態）が解除された状態、具体的には、制御信号端子部ＴINからセンス制御信号ＳSENCEが入力されても出力端子部ＴOUTから出力信号Ｓ0を出力しない状態（信号出力禁止状態）に設定される。
【０１１１】
また、このとき、第２信号出力用ブロック回路ＢＬSE1では、セット端子部ＴSETからゲート電極Ｅ３３，Ｅ４３に対してセット信号ＳSETがそれぞれ付与され、トランジスタＴｒ３，Ｔｒ４がそれぞれ導通状態に設定される。そして、トランジスタＴｒ１，Ｔｒ７が導通状態に設定されるとともに、トランジスタＴｒ２，Ｔｒ８が非導通状態に設定される。つまり、第２信号出力用ブロック回路ＢＬSE1が、信号出力許可状態（第１電位状態）に設定される。
【０１１２】
次に、第２信号出力用ブロック回路ＢＬSE2では、信号出力許可状態に設定されている状態で、センス制御信号線ＬSENCEからのセンス制御信号ＳSENCEの入力に応じて出力端子部ＴOUTから出力信号ＳOが出力される。この出力信号ＳOは、第２信号出力用ブロック回路ＢＬSE2に対応する第２水平ライン群３０BL2の各補償制御線ＬTHに対して第２補償制御信号ＳTH2として出力されるとともに、第１シフト用ブロック回路ＢＬSH1のリセット端子部ＴRESETに対してリセット信号ＳRESETとして出力され、更に第２シフト用ブロック回路ＢＬSH2のセット端子部ＴSETに対してセット信号ＳSETとして出力される。
【０１１３】
このとき、第１シフト用ブロック回路ＢＬSH1では、リセット端子部ＴRESETによって、ゲート電極Ｅ５３，Ｅ６３に対してリセット信号ＳRESETが付与される。その結果、トランジスタＴｒ５，Ｔｒ６が導通状態となり、第２端子部Ｔ2により、トランジスタＴｒ６を介して、ゲート電極Ｅ２３，Ｅ８３および一方電極Ｅ１１に対してデータ信号ＳDPが付与され、トランジスタＴｒ２，Ｔｒ８が導通状態に設定される。一方、ゲート電極Ｅ１３，Ｅ７３および一方電極Ｅ２１には、データ信号ＳDPが付与されず、且つトランジスタＴｒ２を介して低電位線ＬVLから低電位が付与され、トランジスタＴｒ１，Ｔｒ７が非導通状態に設定される。したがって、第１シフト用ブロック回路ＢＬSH1が、信号出力許可状態（第２電位状態）が解除された状態、具体的には、制御信号端子部ＴINからシフト制御信号ＳSHIFTが入力されても出力端子部ＴOUTから出力信号Ｓ0を出力しない信号出力禁止状態に設定される。
【０１１４】
また、このとき、第２シフト用ブロック回路ＢＬSH2では、セット端子部ＴSETからゲート電極Ｅ３３，Ｅ４３に対してセット信号ＳSETが付与され、トランジスタＴｒ３，Ｔｒ４が導通状態に設定される。そして、トランジスタＴｒ１，Ｔｒ７が導通状態に設定されるとともに、トランジスタＴｒ２，Ｔｒ８が非導通状態に設定される。つまり、第２シフト用ブロック回路ＢＬSH2が、信号出力許可状態（第２電位状態）に設定される。
【０１１５】
次に、第２シフト用ブロック回路ＢＬSH2では、信号出力許可状態に設定されている状態で、シフト制御信号線ＬSHIFTから制御信号端子部ＴINを介したシフト制御信号ＳSHIFTの入力に応じて出力端子部ＴOUTから出力信号ＳOが出力される。このとき、第２シフト用ブロック回路ＢＬSH2からの出力信号ＳOの出力に応じて、第２信号出力用ブロック回路ＢＬSE2が、信号出力禁止状態に設定されるとともに、第３信号出力用ブロック回路ＢＬSE3が、信号出力許可状態（第１電位状態）に設定される。
【０１１６】
次に、第３信号出力用ブロック回路ＢＬSE3では、信号出力許可状態に設定されている状態で、センス制御信号線ＬSENCEから制御信号端子部ＴINを介したセンス制御信号ＳSENCEの入力に応じて出力端子部ＴOUTから出力信号ＳOが出力される。この出力信号ＳOは、第３水平ライン群３０BL3の各補償制御線ＬTHに対して出力される。また、このとき、第３信号出力用ブロック回路ＢＬSE3からの出力信号ＳOの出力に応じて、第２シフト用ブロック回路ＢＬSH2が、信号出力禁止状態に設定されるとともに、第３シフト用ブロック回路ＢＬSH3が、信号出力許可状態（第２電位状態）に設定される。
【０１１７】
次に、第３シフト用ブロック回路ＢＬSH3では、信号出力許可状態に設定されている状態で、シフト制御信号線ＬSHIFTから制御信号端子部ＴINを介したシフト制御信号ＳSHIFTの入力に応じて出力端子部ＴOUTから出力信号ＳOが出力される。このとき、第３シフト用ブロック回路ＢＬSH3からの出力信号ＳOの出力に応じて、第３信号出力用ブロック回路ＢＬSE3が、信号出力禁止状態に設定されるとともに、第４信号出力用ブロック回路ＢＬSE4が、信号出力許可状態（第１電位状態）に設定される。
【０１１８】
次に、第４信号出力用ブロック回路ＢＬSE4では、信号出力許可状態に設定されている状態で、センス制御信号線ＬSENCEから制御信号端子部ＴINを介したセンス制御信号ＳSENCEの入力に応じて出力端子部ＴOUTから出力信号ＳOが出力される。この出力信号ＳOは、第４水平ライン群３０BL3の各補償制御線ＬTHに対して出力される。また、このとき、第４信号出力用ブロック回路ＢＬSE4からの出力信号ＳOの出力に応じて、第３シフト用ブロック回路ＢＬSH2が、信号出力禁止状態に設定される。
【０１１９】
最後に、所定のタイミングで、ＴＧ２２からの信号に応じたエンド信号ＳENDがリセット信号ＳRESETとして第４信号出力用ブロック回路ＢＬSE4のリセット端子部ＴRESETに対して付与される。このとき、第４信号出力用ブロック回路ＢＬSE4は、信号出力禁止状態に設定される。
【０１２０】
このようにして、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE3、および各シフト用ブロック回路ＢＬSH1，ＢＬSH2は、次のブロック回路の更に次に配列される各ブロック回路が信号出力禁止状態から信号出力許可状態に設定されるタイミングで、信号出力許可状態から信号出力禁止状態に設定される。すなわち、隣り合って配列され且つ信号出力許可状態に設定されている２つのブロック回路が、一端側から他端側に１つのブロック回路分ずつ順次にシフトする。図１５では、このシフトの方向が矢印ＡｒSHIFTで示されている。そして、補償制御線駆動回路４THでは、第１信号出力用ブロック回路ＢＬSE1のセット端子部ＴSETに対して、ＴＧ２２からの信号に応じてセット信号ＳSETが付与された後に、センス制御信号入力状態とシフト制御信号入力状態とに交互に設定され、第１〜４補償制御信号ＳTH1〜ＳTH4が順次に出力される。
【０１２１】
なお、このような動作が行われる際には、隣り合うブロック回路に対しては、同時にセンス制御信号ＳSENCEとシフト制御信号ＳSHIFTとが入力されない。このため、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE3では、センス制御信号ＳSENCEの入力と同時には、リセット信号ＳRESETが入力されず、各補償制御信号ＳTH1〜ＳTH4が適正に出力される。また、各ブロック回路において、信号出力許可状態から信号出力禁止状態へ移行する際にトランジスタＴｒ７，Ｔｒ８が僅かな時間だけ同時に導通状態になっても、センス制御信号ＳSENCEまたはシフト制御信号ＳSHIFTがトランジスタＴｒ７，Ｔｒ８を介して低電位線ＬVLへ流れない。すなわち、ブロック回路を信号が貫通して流れる電流（貫通電流）の発生が抑制され、消費電力の増大が抑制される。また、上述したように、信号出力許可状態に設定されるブロック回路は、隣り合って配列される２つのブロック回路となっている。このため、各ブロック回路では、セット信号ＳSETとリセット信号ＳRESETとが同時に入力されることがなく、貫通電流の発生が抑制され、消費電力の増大が抑制される。
【０１２２】
次に、図１６で示される信号の波形を参照しつつ、補償制御線駆動回路４THの動作について説明する。
【０１２３】
まず、ＴＧ２２の制御によって、各ブロック回路ＢＬSE1〜ＢＬSE4，ＢＬSH1〜ＢＬSH3に対して、ＳDP信号線ＬDPから所定の正電位を有するデータ信号ＳDPが付与されるとともに、ＳDN信号線ＬDNからゼロ電位を有するデータ信号ＳDNが付与される状態に設定される。つまり、第１および第２端子部Ｔ1，Ｔ2に対して所定の正電位が付与されるとともに、第３および第４端子部Ｔ3，Ｔ4に対してゼロ電位が付与される状態に設定される。
【０１２４】
時刻ｔ1では、ＴＧ２２の制御によって、セット信号ＳSETとしてのスタート信号ＳSTARTが、第１信号出力用ブロック回路ＢＬSE1のセット端子部ＴSETに対して入力される。このとき、第１信号出力用ブロック回路ＢＬSE1が、信号出力許可状態に設定される。
【０１２５】
時刻ｔ2〜ｔ3では、ＴＧ２２の制御によって、センス制御信号線ＬSENCEからセンス制御信号ＳSENCEが、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の制御信号端子部ＴINに対して付与される。このとき、信号出力許可状態に設定されている第１信号出力用ブロック回路ＢＬSE1の出力端子部ＴOUTから出力信号ＳOが出力される。したがって、第１信号出力用ブロック回路ＢＬSE1から第１水平ライン群３０BL1の各補償制御線ＬTHに対して第１補償制御信号ＳTH1が出力される。また、このとき、出力信号ＳOがセット信号ＳSETとして、第１シフト用ブロック回路ＢＬSH1のセット端子部ＴSETに対して入力され、第１シフト用ブロック回路ＢＬSH1が、信号出力許可状態に設定される。
【０１２６】
時刻ｔ4では、ＴＧ２２の制御によって、シフト制御信号線ＬSHIFTからシフト制御信号ＳSHIFTが、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3の制御信号端子部ＴINに対して付与される。このとき、信号出力許可状態に設定されている第１シフト用ブロック回路ＢＬSH1の出力端子部ＴOUTから出力信号ＳOが出力される。そして、出力信号ＳOが、リセット信号ＳRESETとして、第１信号出力用ブロック回路ＢＬSE1のリセット端子部ＴRESETに対して付与されることで、第１信号出力用ブロック回路ＢＬSE1が信号出力禁止状態に設定される。また、このとき、出力信号ＳOが、セット信号ＳSETとして、第２信号出力用ブロック回路ＢＬSE2のセット端子部ＴSETに対して付与されることで、第２信号出力用ブロック回路ＢＬSE2が信号出力許可状態に設定される。
【０１２７】
時刻ｔ5〜ｔ6では、ＴＧ２２の制御によって、センス制御信号線ＬSENCEからセンス制御信号ＳSENCEが、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の制御信号端子部ＴINに対して付与される。このとき、信号出力許可状態に設定されている第２信号出力用ブロック回路ＢＬSE2の出力端子部ＴOUTから出力信号ＳOが出力される。したがって、第２信号出力用ブロック回路ＢＬSE2から第２水平ライン群３０BL2の各補償制御線ＬTHに対して第２補償制御信号ＳTH2が出力される。また、このとき、出力信号ＳOがリセット信号ＳRESETとして、第１シフト用ブロック回路ＢＬSH1のリセット端子部ＴRESETに対して入力され、第１シフト用ブロック回路ＢＬSH1が、信号出力禁止状態に設定される。更に、このとき、出力信号ＳOがセット信号ＳSETとして、第２シフト用ブロック回路ＢＬSH2のセット端子部ＴSETに対して入力され、第２シフト用ブロック回路ＢＬSH2が、信号出力許可状態に設定される。
【０１２８】
時刻ｔ7では、ＴＧ２２の制御によって、シフト制御信号線ＬSHIFTからシフト制御信号ＳSHIFTが、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3の制御信号端子部ＴINに対して付与される。このとき、信号出力許可状態に設定されている第２シフト用ブロック回路ＢＬSH2の出力端子部ＴOUTから出力信号ＳOが出力される。そして、出力信号ＳOが、リセット信号ＳRESETとして、第２信号出力用ブロック回路ＢＬSE2のリセット端子部ＴRESETに対して付与されることで、第２信号出力用ブロック回路ＢＬSE2が信号出力禁止状態に設定される。また、このとき、出力信号ＳOが、セット信号ＳSETとして、第３信号出力用ブロック回路ＢＬSE3のセット端子部ＴSETに対して付与されることで、第３信号出力用ブロック回路ＢＬSE3が信号出力許可状態に設定される。
【０１２９】
時刻ｔ8〜ｔ9では、ＴＧ２２の制御によって、センス制御信号線ＬSENCEからセンス制御信号ＳSENCEが、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の制御信号端子部ＴINに対して付与される。このとき、信号出力許可状態に設定されている第３信号出力用ブロック回路ＢＬSE3の出力端子部ＴOUTから出力信号ＳOが出力される。したがって、第３信号出力用ブロック回路ＢＬSE3から第３水平ライン群３０BL3の各補償制御線ＬTHに対して第３補償制御信号ＳTH3が出力される。また、このとき、出力信号ＳOがリセット信号ＳRESETとして、第２シフト用ブロック回路ＢＬSH2のリセット端子部ＴRESETに対して入力され、第２シフト用ブロック回路ＢＬSH2が、信号出力禁止状態に設定される。更に、このとき、出力信号ＳOがセット信号ＳSETとして、第３シフト用ブロック回路ＢＬSH3のセット端子部ＴSETに対して入力され、第３シフト用ブロック回路ＢＬSH3が、信号出力許可状態に設定される。
【０１３０】
時刻ｔ10では、ＴＧ２２の制御によって、シフト制御信号線ＬSHIFTからシフト制御信号ＳSHIFTが、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3の制御信号端子部ＴINに対して付与される。このとき、信号出力許可状態に設定されている第３シフト用ブロック回路ＢＬSH3の出力端子部ＴOUTから出力信号ＳOが出力される。そして、出力信号ＳOが、リセット信号ＳRESETとして、第３信号出力用ブロック回路ＢＬSE3のリセット端子部ＴRESETに対して付与されることで、第３信号出力用ブロック回路ＢＬSE3が信号出力禁止状態に設定される。また、このとき、出力信号ＳOが、セット信号ＳSETとして、第４信号出力用ブロック回路ＢＬSE4のセット端子部ＴSETに対して付与されることで、第４信号出力用ブロック回路ＢＬSE4が信号出力許可状態に設定される。
【０１３１】
時刻ｔ11〜ｔ12では、ＴＧ２２の制御によって、センス制御信号線ＬSENCEからセンス制御信号ＳSENCEが、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の制御信号端子部ＴINに対して付与される。このとき、信号出力許可状態に設定されている第４信号出力用ブロック回路ＢＬSE4の出力端子部ＴOUTから出力信号ＳOが出力される。したがって、第４信号出力用ブロック回路ＢＬSE4から第４水平ライン群３０BL4の各補償制御線ＬTHに対して第４補償制御信号ＳTH4が出力される。また、このとき、出力信号ＳOがリセット信号ＳRESETとして、第３シフト用ブロック回路ＢＬSH3のリセット端子部ＴRESETに対して入力され、第３シフト用ブロック回路ＢＬSH3が、信号出力禁止状態に設定される。
【０１３２】
時刻ｔ13では、ＴＧ２２の制御によって、リセット信号ＳRESETとしてのエンド信号ＳENDが、第４信号出力用ブロック回路ＢＬSE4のリセット端子部ＴRESETに対して入力される。このとき、第４信号出力用ブロック回路ＢＬSE4が、信号出力禁止状態に設定される。
【０１３３】
このような動作により、第１〜４補償制御線信号ＳTH1〜ＳTH4の波形は、フレーム表示期間Ｔfをパネル部３の分割数である４で除した期間（ここでは１／２４０秒間）ずつ順次にずらされる。そして、図１６では、第１〜４水平ライン群３０BL1〜３０BL4における期間Ｐ２の開始時刻が時刻ｔ2，ｔ5，ｔ8，ｔ11で示されるとともに、第１〜４水平ライン群３０BL1〜３０BL4における期間Ｐ３の終了時刻が時刻ｔ3，ｔ6，ｔ9，ｔ12で示されている。
【０１３４】
詳細には、時刻ｔ2に第１水平ライン群３０BL1の期間Ｐ２が開始し、該時刻ｔ2から１／２４０秒間経過した時刻ｔ5に第２水平ライン群３０BL2の期間Ｐ２が開始し、該時刻ｔ5から１／２４０秒間経過した時刻ｔ8に第３水平ライン群３０BL3の期間Ｐ２が開始し、該時刻ｔ8から１／２４０秒間経過した時刻ｔ11に第４水平ライン群３０BL4の期間Ｐ２が開始する。また、時刻ｔ3に第１水平ライン群３０BL1の期間Ｐ３が終了し、該時刻ｔ3から１／２４０秒間経過した時刻ｔ6に第２水平ライン群３０BL2の期間Ｐ３が終了し、該時刻ｔ6から１／２４０秒間経過した時刻ｔ9に第３水平ライン群３０BL3の期間Ｐ３が終了し、該時刻ｔ9から１／２４０秒間経過した時刻ｔ12に第４水平ライン群３０BL4の期間Ｐ３が終了する。
【０１３５】
このような駆動により、隣り合う２つの水平ライン群の補償制御線ＬTHに対して同時期に高電位（ＶgH）が付与される。そして、補償制御線ＬTHに高電位（ＶgH）が付与されている２つの水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトされていく。そして、このような動作が繰り返されることで、複数のフレームからなる動画が可視的に出力されることになる。
【０１３６】
また、このような動作を実現するために、ＴＧ２２によって、補償制御線駆動回路４THが、垂直同期信号Ｖsyncに同期するように制御される。詳細には、第１〜４水平ライン群３０BL1〜３０BL4の期間Ｐ２の開始と期間Ｐ３の終了とに係る周波数が、フレーム周波数の４倍の周波数となっている。
【０１３７】
上述したように、本実施形態に係る画像表示装置１では、有機ＥＬ表示部３０を複数の水平ライン群３０BL1〜３０BL4に区分して補償制御信号ＳTH1〜ＳTH4が順次に付与されるような構成が採用される。そして、このような構成では、ある補償制御信号の出力が終了してから次の補償制御信号の出力が開始される迄の期間（空白期間）が生じる。そこで、この空白期間を利用して、シフト用ブロック回路によって補償制御信号を出力する信号出力用ブロック回路をシフトさせることにより、上述した補償制御線駆動回路４THの動作が実現される。
【０１３８】
＜４−３．走査線駆動回路＞
走査線駆動回路４SSは、シフトレジスタ等を備えて構成され、ＴＧ２２からのクロック信号に応じて、各水平ライン毎に、走査線ＬSSに対して電位（ＶSS）を付与する。具体的には、有機ＥＬ表示部３０の上部から下部に向けて各水平ラインに対して順次に走査信号が付与される。
【０１３９】
図１７は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際に１つの水平ライン群に含まれる各走査線ＬSSに付与される信号波形（駆動波形）を示すタイミングチャートである。詳細には、図１７で示すタイミングチャートは、図３で示されたタイミングチャートに対して、各水平ライン群３０BL1〜３０BL4に含まれる１２０本の走査線ＬSSに対して付与される走査信号の信号波形を明示したタイミングチャートである。
【０１４０】
図１７で示されるように、各水平ライン群３０BL1〜３０BL4では、期間Ｐ４（時刻ｔd〜ｔe）において、１つの水平ライン群に含まれる１２０本の走査線ＬSSに対して順次に走査信号が付与される。
【０１４１】
そして、このような動作を実現するために、ＴＧ２２によって、走査線駆動回路４SSの動作が、垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncの双方に同期するように制御される。詳細には、入力画像信号に係る水平同期信号Ｈsyncに同期して、走査線駆動回路４SSが、各水平ラインの各画素回路３１に対して出力画像信号に応じた電位状態の設定を行うように制御される。画像表示装置１では、ブランキングラインも含めた総ライン数ｎtotalが、４８３本であるため、走査線駆動回路４SSからの走査信号の出力に係る周波数は、２８９８０（＝Ｍ×ｎtotal＝６０×４８３）Ｈｚとなる。なお、別の観点から言えば、フレーム表示期間Ｔf（１／６０秒間）において、ＴＧ２２から走査線駆動回路４SSに対して、４８３回のクロック信号が付与される。
【０１４２】
以上のように、本実施形態に係る画像表示装置１では、補償制御線駆動回路４THが非常に簡単な構成であり、且つ水平ライン毎に信号を切り替えることができる。また、補償制御線駆動回路４THにおいては、貫通電流の発生の抑制による低消費電力化を図ることができる。したがって、有機ＥＬ表示部３０を複数の水平ライン群に分割して、水平ライン群毎に信号を切り替えるのに適した電気回路を備えた画像表示装置を提供することができる。
【０１４３】
＜５．変形例＞
本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【０１４４】
◎例えば、上記一実施形態では、水平ライン群３０BL1〜３０BL4毎に信号の切り替えを行ったが、これに限られず、例えば、複数の画素回路を含む種々の領域毎に信号の切り替えを行うようにしても良い。また、水平ライン群の数を２以上の任意の数としても良い。
【０１４５】
◎また、上記一実施形態では、補償制御信号ＳTHを出力する補償制御線駆動回路４THについて、非常に簡単な構成で水平ライン毎に信号を切り替えることができる回路の構成を示して説明したが、これに限られない。例えば、画素回路の構成を種々変更した上で、水平ライン毎に切り替えるその他の種類の信号を採用し、該その他の種類の信号を出力する回路を、上記実施形態に係る補償制御線駆動回路４THと同様に、非常に簡単な構成で水平ライン毎に信号を切り替えることができる回路としても良い。
【０１４６】
◎また、上記一実施形態では、ＳDN信号線ＬDNから基準電位を有するデータ信号ＳDNを供給するものとして説明したが、これに限られず、例えば、ＳDN信号線ＬDNを単純に接地させても良い。
【０１４７】
◎また、上記一実施形態では、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4が、図１３で示されるような回路によって構成されるとともに、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3が、図１４で示されるような回路によって構成されたが、これに限られない。具体的には、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4および各シフト用ブロック回路ＢＬSH1〜ＢＬSH3において、セット信号ＳSETの入力とリセット信号ＳRESETの入力とが交互に行われることで、一方電極Ｅ１１の電位と一方電極Ｅ２１の電位とが交互に切り替えられる例を挙げて説明したが、これに限られない。
【０１４８】
例えば、図１８で示されるように、各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4からトランジスタＴｒ３〜Ｔｒ６を取り除いたブロック回路を採用し、該ブロック回路に対して、ＳDP信号線ＬDPからの正電位を有するデータ信号ＳDPの入力と、ＳDN信号線ＬDNからの正電位を有するデータ信号ＳDNの入力とが交互に行われるようにしても良い。なお、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3については、図１８で示される各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の変形例に係るブロック回路のうち、制御信号端子部ＴINの接続先がシフト制御信号線ＬSHIFTに変更されたものとしても良い。
【０１４９】
図１８で示されるブロック回路においては、ＳDP信号線ＬDPに対して端子部ＴDPが電気的に接続されるとともに、ＳDN信号線ＬDNに対して端子部ＴDNが電気的に接続されている。また、端子部ＴDPが、ゲート電極Ｅ１３，Ｅ７３および一方電極Ｅ２１に対して電気的に接続されているとともに、端子部ＴDNが、ゲート電極Ｅ２３，Ｅ８３および一方電極Ｅ１１に対して電気的に接続されている。そして、ＳDP信号線ＬDPから端子部ＴDPを介して正電位を有するデータ信号ＳDPが入力され、且つＳDN信号線ＬDNから端子部ＴDNを介して正電位を有するデータ信号ＳDNが入力されていない状態では、トランジスタＴｒ１，Ｔｒ７が導通状態となり、且つトランジスタＴｒ２，Ｔｒ８が非導通状態となって、ブロック回路が信号出力許可状態に設定される。一方、ＳDN信号線ＬDNから端子部ＴDNを介して正電位を有するデータ信号ＳDNが入力され、且つＳDP信号線ＬDPから端子部ＴDPを介して正電位を有するデータ信号ＳDPが入力されていない状態では、トランジスタＴｒ２，Ｔｒ８が導通状態となり、且つトランジスタＴｒ１，Ｔｒ７が非導通状態となって、ブロック回路が信号出力禁止状態に設定される。
【０１５０】
なお、図１８で示される各信号出力用ブロック回路ＢＬSE1〜ＢＬSE4の変形例に係るブロック回路では、端子部ＴDPが第１電位付与部に相当するとともに、端子部ＴDNが第２電位付与部に相当する。更に、データ信号ＳDPの正電位が第１所定電位に相当するとともに、データ信号ＳDNの正電位が第２所定電位に相当する。一方、各シフト用ブロック回路ＢＬSH1〜ＢＬSH3の変形例に係るブロック回路では、端子部ＴDPが、第３電位付与部に相当するとともに、端子部ＴDNが第４電位付与部に相当する。更に、データ信号ＳDPの正電位が第３所定電位に相当するとともに、データ信号ＳDNの正電位が第４所定電位に相当する。ここでは、データ信号ＳDPの正電位とデータ信号ＳDPの正電位とが、同じであっても良いし、異なっていても良い。
【０１５１】
◎また、上記一実施形態に係る各ブロック回路、および図１８で示された変形例に係る各ブロック回路については、トランジスタＴｒ１〜Ｔｒ８がｎ型のトランジスタであるものとして説明したが、これに限られない。例えば、トランジスタＴｒ１〜Ｔｒ８はｐ型のトランジスタであっても良い。なお、ｐ型のトランジスタが採用された場合であっても、ブロック回路を貫通して流れる電流（貫通電流）の発生が抑制される。
【０１５２】
◎また、上記一実施形態では、画像表示装置１が有機ＥＬ素子の発光を利用した有機ＥＬ装置であったが、これに限られない。例えば、発光素子として無機材料で構成された発光ダイオード（ＬＥＤ）が採用された画像表示装置等であっても良い。
【符号の説明】
【０１５３】
１  画像表示装置
２  制御回路群
３  パネル部
４  専用ドライバ回路
４TH  補償制御線駆動回路
５  Ｘドライバ回路
２２  タイミングジェネレータ
３０  有機ＥＬ表示部
３０BL1〜３０BL4  第１〜４水平ライン群
３１  画素回路
ＢＬSE1〜ＢＬSE4  第１〜４信号出力用ブロック回路
ＢＬSH1〜ＢＬSH3  第１〜３シフト用ブロック回路
ＬDN  ＳDN信号線
ＬDP  ＳDP信号線
ＬSENCE  センス制御信号線
ＬSHIFT  シフト制御信号線
ＬVL  低電位線
ＯＬＥＤ  有機ＥＬ素子
Ｔ1〜Ｔ4  第１〜４端子部
ＴDN，ＴDP  端子部
ＴIN  制御信号端子部
ＴL1〜ＴL3  第１〜３低電位端子部
ＴOUT  出力端子部
Ｔｒ１〜Ｔｒ８  トランジスタ
ＴRESET  リセット端子部
ＴSET  セット端子部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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