(57)【要約】【課題】  ＣＭＯＳ製造プロセス工程内で実装が可能で、素子面積の拡大を抑制しながらも、書き込み、読み出し、及び消去の能力を十分に発揮できる信頼性の高い不揮発性メモリセルを提供する。【解決手段】  Ｐ型半導体基板１ａと、基板１ａ上に分離形成された２つのＮ型不純物拡散領域２ａ，２ｂと、該２ａ，２ｂに挟まれる領域を少なくとも含む領域の上方に第１ゲート絶縁膜１５を介して形成された第１ゲート電極１３と、基板１ａ上に形成されるＮ型ウェル領域４ａと、領域４ａ上に分離形成された２つのＰ型不純物拡散領域５ａ，５ｂと、該５ａ，５ｂに挟まれる領域を少なくとも含む領域の上方に第２ゲート絶縁膜１４を介して形成された第２ゲート電極６と、Ｐ型不純物拡散領域５ａ，５ｂと電気的に接続された配線層９ｄと、を有するとともに、配線層９ｄが、第２ゲート電極６の形成領域を少なくとも含む領域の上方に、層間絶縁膜５５を介して形成されている。【選択図】        図１
2010027679.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に分離形成された前記第１導電型とは異なる第２導電型の２つの第１不純物拡散領域と、
２つの前記第１不純物拡散領域に挟まれる領域を少なくとも含む領域の上方に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板上において、前記第１不純物拡散領域とは分離して形成される前記第２導電型のウェル領域と、
前記ウェル領域上に分離形成された前記第１導電型の２つの第２不純物拡散領域と、
２つの前記第２不純物拡散領域に挟まれる領域を少なくとも含む領域の上方に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２不純物拡散領域と電気的に接続された配線層と、を有するとともに、
前記半導体基板、前記第１不純物拡散領域、前記第１ゲート絶縁膜、及び前記第１ゲート電極を含んで構成される第１ＭＯＳトランジスタと、
前記ウェル領域、前記第２不純物拡散領域、前記第２ゲート絶縁膜、及び前記第２ゲート電極を含んで構成される第２ＭＯＳトランジスタと、
前記第１ゲート電極と前記第２ゲート電極とが電気的に接続されて構成されるフローティングゲート電極と、
前記ウェル領域を含んで構成されるコントロールゲート電極と、を備えてなり、
前記配線層が、前記第２ゲート電極の形成領域を少なくとも含む領域の上方に、層間絶縁膜を介して形成されていることを特徴とする不揮発性メモリセル。
【請求項２】
前記配線層が、更に前記第１ゲート電極の形成領域を少なくとも含む領域の上方に、層間絶縁膜を介して形成されていることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
前記第１ゲート電極と前記第２ゲート電極とが同一の導電性材料によって一体として形成されていることを特徴とする請求項１または２に記載の不揮発性メモリセル。
【請求項４】
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とが同一の工程で形成された同一の絶縁性材料で構成されることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性メモリセル。
【請求項５】
請求項１〜４のいずれか１項に記載の不揮発性メモリセルの製造方法であって、
前記第１導電型の半導体基板上の所定領域に前記第２導電型の不純物イオンを注入して前記ウェル領域を形成する工程と、
その後に、絶縁性材料膜及び導電性材料膜を順次全面に成膜する工程と、
その後に、前記絶縁性材料膜及び前記導電性材料膜をパターニングして、前記半導体基板の上方に前記第１ゲート絶縁膜及び前記第１ゲート電極を、前記ウェル領域の上方に前記第２ゲート絶縁膜及び前記第２ゲート電極をそれぞれ形成する工程と、
その後に、所定の第１マスクパターンでマスクした状態で前記第２導電型の不純物イオンを注入して、少なくとも前記半導体基板上の前記第１ゲート電極の下方領域の一部を挟むように２つの前記第１不純物拡散領域を形成する工程、並びに前記第１マスクパターンとは異なる所定の第２マスクパターンでマスクした状態で前記第１導電型の不純物イオンを注入して、少なくとも前記ウェル領域上の前記第２ゲート電極の下方領域の一部を挟むように２つの前記第２不純物拡散領域を形成する工程を先後いずれかの順番で行う工程と、
その後に、全面に前記層間絶縁膜を成膜する工程と、
その後に、前記層間絶縁膜内に、少なくとも前記第１不純物拡散領域に電気的に接続する第１コンタクト電極、及び前記第２不純物拡散領域に電気的に接続する第２コンタクト電極をそれぞれ形成する工程と、
その後に、前記層間絶縁膜の上面に導電性材料を成膜した後、パターニングを施して、前記第１コンタクト電極及び前記第２コンタクト電極にそれぞれ接続する導電膜を形成する導電膜形成工程と、を有し、
前記導電膜形成工程において、前記第２コンタクト電極に接続する導電膜を、少なくとも前記第２ゲート電極の形成領域の上方を覆うように形成することで前記配線層を形成することを特徴とする不揮発性メモリセルの製造方法。
【請求項６】
前記導電膜形成工程において、前記第２コンタクト電極に接触する導電膜を、少なくとも前記第２ゲート電極の形成領域の上方並びに前記第１ゲート電極の形成領域の上方を覆うように形成することで前記配線層を形成することを特徴とする請求項５に記載の不揮発性メモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリセルに関し、特に標準的なＣＭＯＳプロセス工程内で基板上に実装可能であって、電気的に情報の書き換えが可能な不揮発性メモリセルに関する。又、本発明は、このような不揮発性メモリセルの製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ（メモリセル）の１つとして、半導体層上に絶縁膜を介して設けられたフローティングゲート電極、当該フローティングゲート電極の上に絶縁膜を介して設けられたコントロールゲート電極、並びに半導体層に設けられたソース／ドレイン領域からなるスタックゲート型の不揮発性メモリがある。このようなスタックゲート型の不揮発性メモリでは、コントロールゲート電極及びドレイン領域にそれぞれ所定の電圧を印加して、フローティングゲート電極に電子の注入／放出を行うことにより書き込み及び消去を行う構成である。
【０００３】
しかしながら、このようなスタックゲート型の不揮発性メモリでは、２回のゲート電極の形成工程を有するために工程数が増加し、かつ、フローティングゲート電極の上に、薄膜の絶縁層を形成する必要があり製造工程が煩雑になるという課題がある。
【０００４】
そこで、スタックゲート型の不揮発性メモリと比べて、簡易な製造工程で、かつ安価なコストで製造できる不揮発性メモリとして、下記特許文献１に参照の不揮発性メモリが提案されている。この特許文献１に記載の不揮発性メモリの構成について、図１３を参照して説明する。図１３（ａ）は、特許文献１に記載の不揮発性メモリセルの模式的断面図であり、図１３（ｂ）はその等価回路である。
【０００５】
図１３（ａ）に示されるメモリセル１００は、Ｐ型半導体基板１ａ上にＮ型ウェル４ａが形成されており、当該ウェル４ａの上にＰ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂが形成されている。Ｐ型不純物拡散層５ｂとＮ＋型不純物拡散層４ｂとは素子分離絶縁膜３２によって互いに分離形成されている。
【０００６】
半導体基板１ａ上のＮ型ウェル４ａが形成されていない領域（以下、適宜「ウェル外領域」という）内に、Ｎ型不純物拡散領域２ａ及び２ｂが分離して形成されている。Ｎ型不純物拡散領域２ｂとＮ型ウェル４ａ上に形成されているＰ型不純物拡散領域５ａとは素子分離絶縁膜３１によって互いに分離形成されている。
【０００７】
そして、このウェル外領域の上方に、第１ゲート絶縁膜１５を介して、Ｎ型不純物拡散領域２ａ及び２ｂに挟まれた領域にオーバーラップするように第１ゲート電極３が形成されている。一方、Ｎ型ウェル４ａの形成領域の上方には、第２ゲート絶縁膜１４を介して、Ｐ型不純物拡散領域５ａ及び５ｂに挟まれた領域にオーバーラップするように第２ゲート電極６が形成されている。なお、この第１ゲート電極３と第２ゲート電極６とは導電体７によって電気的に接続されている。
【０００８】
また、メモリセル１００は、Ｎ型不純物拡散領域２ａに対して電気的に接続を行うためのコンタクト２１、Ｎ型不純物拡散領域２ｂに対して電気的に接続を行うためのコンタクト２２、Ｐ型不純物拡散領域５ａ、５ｂ、及びＮ＋型不純物拡散領域４ｂに対して一律に電気的に接続を行うためのコンタクト２３をそれぞれ備えている。これらのコンタクト２１、２２、及び２３は、各不純物拡散領域に対して電気的に接続していることを示すために、図中では各コンタクトと各不純物拡散領域との間を模式的に線分若しくは折れ線で連絡して表記している。
【０００９】
図１３（ａ）に示されるように、Ｐ型不純物拡散領域５ａ、５ｂ、及びＮ＋型不純物拡散領域４ｂは互いに同一ノードに接続されており、コンタクト２３より所定の電圧が印加されると、前記拡散領域５ａ、５ｂ、及び４ｂに対して一律に同電圧が印加される構成である。
【００１０】
そして、上記構成のメモリセル１００が行方向及び列方向に複数配列されてなるメモリセルアレイを備えて従来構成の不揮発性半導体記憶装置が構成される。このとき、所定の位置関係にある各メモリセルは、複数のビット線、ワード線、及びソース線によって夫々互いに電気的に接続される。以下では、コンタクト２１がビット線に、コンタクト２２がソース線に、コンタクト２３がワード線にそれぞれ接続されるものとする。
【００１１】
図１３（ａ）に示されるメモリセル１００は、Ｐ型半導体基板１ａ、Ｎ型不純物拡散領域２ａ、Ｎ型不純物拡散領域２ｂ、第１ゲート絶縁膜１５、及び第１ゲート電極３によって構成されるＭＯＳトランジスタ４０と、Ｎ型ウェル４ａ、Ｐ型不純物拡散層５ａ、Ｐ型不純物拡散領域５ｂ、第２ゲート絶縁膜１４、及び第２ゲート電極６によって構成されるＭＯＳキャパシタ４１とを備えて構成される。そして、このＭＯＳトランジスタ４０に含まれる第１ゲート電極３と、ＭＯＳキャパシタ４１を構成する第２ゲート電極６とが、導電体７を介して接続される。第１ゲート電極３は、第１ゲート絶縁膜１５によって半導体基板１ａ、並びにＮ型不純物拡散領域２ａ及び２ｂと電気的に絶縁され、第２ゲート電極６は、第２ゲート絶縁膜１４によってＮ型ウェル４ａ、並びにＰ型不純物拡散領域５ａ及び５ｂと電気的に絶縁されている。これにより、第１ゲート電極３、第２ゲート電極６（及びこれらを電気的に接続する導電体７）は、フローティングゲート電極ＦＧを構成する（図１３（ｂ）参照）。
【００１２】
このように構成されるメモリセル１００に対し、コンタクト２１よりＮ型不純物拡散領域２ａに対して所定の第１正電圧を印加し、コンタクト２２よりＮ型不純物拡散領域２ｂに対して接地電圧を印加し、コンタクト２３よりＰ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂに対して第１正電圧より高電圧である所定の第２正電圧を印加した場合を想定する（以下、この電圧印加状態を「書き込み時電圧状態」という）。このとき、第２正電圧が、第２ゲート電極６の帯電電位に対して十分に高い電圧値である場合、換言すれば、Ｎ型ウェル４ａ、並びにＰ型不純物拡散領域５ａ及び５ｂの電位に対して、第２ゲート電極６の電位が十分低い場合には、第２ゲート電極６の下方のＮ型ウェル４ａと第２ゲート絶縁膜１４との界面に反転層（以下、適宜「キャパシタ側反転層」という）が形成される。このとき、当該キャパシタ側反転層における少数キャリアであるホールは、隣接するＰ型不純物拡散領域５ａ及び５ｂから供給される為、前記反転層の電位は第２正電圧に結合する。
【００１３】
ところで、キャパシタ側反転層と第２ゲート電極６との間には、寸法や材料に起因して所定の静電容量を有する。一方で、第２ゲート電極６と電気的に接続されている第１ゲート電極３においても、第１ゲート電極３と半導体基板１ａとのオーバーラップ部分において、半導体基板１ａに対して第１ゲート電極３の電位が正の方向に十分高い場合には第１ゲート電極３の下方に位置する半導体基板１ａと第１ゲート絶縁膜１５との界面に反転層（以下、「トランジスタ側反転層」という）が形成され、このトランジスタ側反転層と第１ゲート電極３との間に寸法や材料に起因した所定の静電容量を有する。
【００１４】
上記第１電圧状態において、半導体基板１ａの電位が接地電位であるとすると、半導体基板１ａとキャパシタ側反転層との間には第２正電圧の電位差が発生することとなる。第２ゲート電極６と第１ゲート電極３とは電気的に接続されており同電位であることより、第２ゲート電極６及び第１ゲート電極３（すなわちフローティングゲート電極ＦＧ）は、キャパシタ側反転層との間の静電容量、及びトランジスタ側反転層との間の静電容量によって決定される所定の正電位を示す（電位が上昇する）。
【００１５】
このとき、半導体基板１ａに対して第１ゲート電極３の電位が上昇することより、かかる電位差が十分大きい値である場合には、第１ゲート電極３と半導体基板１ａとの間のオーバーラップ部分と第１ゲート絶縁膜１５との界面に上述のようにトランジスタ側反転層が形成される。上記第１電圧状態においては、コンタクト２１よりＮ型不純物拡散領域２ａに対して第１正電圧が、コンタクト２２よりＮ型不純物拡散領域２ｂに対して接地電圧がそれぞれ印加されており、Ｎ型不純物拡散領域２ｂからＮ型不純物拡散領域２ａに向けて正電界が発生し、Ｎ型不純物拡散領域２ｂ内の電子が、かかる電界の影響を受けて加速されてホットエレクトロン状態となる。このホットエレクトロンは、第１ゲート電極３の高電圧状態に引き寄せられる結果、フローティングゲート電極ＦＧに注入される。これによりフローティングゲート電極ＦＧは負に帯電する。
【００１６】
ＭＯＳトランジスタ４０は、フローティングゲート電極ＦＧに蓄積された電子の多寡によって、トランジスタ側反転層を形成するためにコンタクト２３よりＮ型ウェル４ａに対して印加すべき電圧値が変化する。即ち、コンタクト２３より所定の第３正電圧を印加し、コンタクト２１よりＮ型不純物拡散領域２ａに対して所定の第４正電圧を印加した場合において、トランジスタ側反転層が形成されてＭＯＳトランジスタ４０が通電状態となる場合にはフローティングゲート電極ＦＧに電子が十分に蓄積されておらず、逆に、トランジスタ側反転層が形成されずにＭＯＳトランジスタ４０が非導通状態である場合にはフローティングゲート電極ＦＧに電子が十分蓄積されていることとなる。
【００１７】
すなわち、コンタクト２１よりＮ型不純物拡散領域２ａに対して前記第４正電圧を印加し、コンタクト２２よりＮ型不純物拡散領域２ｂに対して接地電圧を印加し、コンタクト２３よりＰ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂに対してそれぞれ前記第３正電圧を印加して（以下、この電圧印加状態を「読み出し時電圧状態」という）、コンタクト２１に接続されたビット線を流れる電流、或いはコンタクト２２に接続されたソース線を流れる電流が検知されるか否かを判別し、当該判別結果を０及び１の２値に対応付けることでメモリセル１００の情報の読み出し処理が行われる。
【００１８】
以上により、メモリセル１００に対して上記書き込み時電圧状態とすることで情報の書き込み処理が行われ、上記読み出し時電圧状態とすることで情報の読み出し処理が行われることとなる。なお、書き込み処理によってホットエレクトロンが注入されることで負に帯電したフローティングゲート電極ＦＧは、周囲が絶縁膜（第１ゲート絶縁膜１５及び第２ゲート絶縁膜１４、並びに層間絶縁膜）によって分離されているため、この帯電が揮発することはなく、長時間にわたって帯電状態が保持可能な構成である。また、コンタクト２３より印加する電圧によって、メモリセル１００に対する書き込み処理或いは読み出し処理が選択されることから、コンタクト２３を介して実際に電圧が印加されるＰ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂ（及びウェル４ａ）は、メモリセル１００を不揮発性半導体記憶装置の一メモリセルと見たときのコントロールゲート電極（以下、コントロールゲート電極ＣＧと符号を付す（図面上には不図示））に相当する。
【００１９】
次に、フローティングゲート電極ＦＧが負に帯電されて情報が蓄積されているメモリセル１００の蓄積情報を消去する場合について説明する。
【００２０】
消去動作を行う場合には、コンタクト２３より、Ｐ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂに対して接地電圧を印加し、コンタクト２１よりＮ型不純物拡散領域２ａに対して所定の第５正電圧（前記第１正電圧程度、或いはそれよりも高電圧）を印加し、コンタクト２２をフローティング（高インピーダンス）状態とする。このとき、フローティングゲート電極ＦＧ（第１ゲート電極３）とＮ型不純物拡散領域２ａとの間に電位差が生じて高電界が発生し、ＦＮ（ファウラー・ノルドハイム）トンネリング現象によってフローティングゲート電極ＦＧ内に蓄積されていた電子がＮ型不純物拡散領域２ａ側に引き抜かれ、これによって書き込み状態が解除される。なお、この場合、コンタクト２２からもＮ型不純物拡散領域２ｂに対して前記第５正電圧を印加して、フローティングゲート電極ＦＧから対向する半導体基板１ａの面に向かって高電界を発生させ、この発生電界によって電子の引き抜きを行っても良い。
【００２１】
【特許文献１】特開平６−３３２１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上記特許文献１に記載の書き込み方法においては、ＭＯＳトランジスタ４０においてホットエレクトロンを生成する必要があり、このためには、半導体基板１ａに対して第１ゲート電極３（フローティングゲート電極ＦＧ）に高い電圧を与える必要がある。
【００２３】
このとき、上述したように、前記書き込み時電圧状態とすることで、第１ゲート電極３は、キャパシタ側反転層との間の静電容量、及びトランジスタ側反転層との間の静電容量によって決定される所定の正電位を示す。すなわち、第１ゲート電極３の電位を高くするためには、トランジスタ側反転層との間の静電容量に比べ、キャパシタ側反転層との間の静電容量を大きくする必要がある。このためには、キャパシタ側反転層の面積、すなわち第２ゲート電極６とＮ型ウェル４ａとのオーバーラップ領域の面積を大きくする必要がある。しかしながら、このような構成とした場合、第２ゲート電極６と、同ゲート電極に絶縁膜を介して隣接する導体層との間に発生する寄生容量カップリングも増大し、メモリ素子動作に対して大きな影響を与えてしまうという問題がある。
【００２４】
本発明は、上記の問題点に鑑み、ＣＭＯＳ製造プロセス工程内で実装が可能で、素子面積の拡大を抑制しながらも、書き込み、読み出し、及び消去の能力を十分に発揮できる信頼性の高い不揮発性メモリセル並びにその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するための本発明に係る不揮発性メモリセルは、第１導電型の半導体基板と、前記半導体基板上に分離形成された前記第１導電型とは異なる第２導電型の２つの第１不純物拡散領域と、２つの前記第１不純物拡散領域に挟まれる領域を少なくとも含む領域の上方に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上において、前記第１不純物拡散領域とは分離して形成される前記第２導電型のウェル領域と、前記ウェル領域上に分離形成された前記第１導電型の２つの第２不純物拡散領域と、２つの前記第２不純物拡散領域に挟まれる領域を少なくとも含む領域の上方に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２不純物拡散領域と電気的に接続された配線層と、を有するとともに、前記半導体基板、前記第１不純物拡散領域、前記第１ゲート絶縁膜、及び前記第１ゲート電極を含んで構成される第１ＭＯＳトランジスタと、前記ウェル領域、前記第２不純物拡散領域、前記第２ゲート絶縁膜、及び前記第２ゲート電極を含んで構成される第２ＭＯＳトランジスタと、前記第１ゲート電極と前記第２ゲート電極とが電気的に接続されて構成されるフローティングゲート電極と、前記ウェル領域を含んで構成されるコントロールゲート電極と、を備えてなり、前記配線層が、前記第２ゲート電極の形成領域を少なくとも含む領域の上方に、層間絶縁膜を介して形成されていることを第１の特徴とする。
【００２６】
不揮発性メモリセルの上記第１の特徴によれば、第２ゲート電極の形成領域を少なくとも含む領域の上方に層間絶縁膜を介して配線層が形成されているため、第１ゲート電極と第２ゲート電極とで構成されるフローティングゲート電極には、第１ゲート電極と半導体基板とが第１ゲート絶縁膜を介してオーバーラップする領域に形成される容量成分（以下、「第１ＭＯＳトランジスタ側容量成分」という）、及び第２ゲート電極とウェル領域とが第２ゲート絶縁膜を介してオーバーラップする領域に形成される容量成分（以下、「第２ＭＯＳトランジスタ側容量成分」という）に加えて、さらに、第２ゲート電極と導電膜とが層間絶縁膜を介してオーバーラップする領域に形成される容量成分（以下、「配線由来容量成分」という）が存在することとなる。
【００２７】
ここで、ウェル領域上に分離形成された２つの第２不純物拡散領域と、半導体基板上に分離形成された２つの第１不純物拡散領域との間に電圧を印加した場合、この電圧は、第１ＭＯＳトランジスタ側容量成分と第２ＭＯＳトランジスタ側容量成分の容量比によって分圧されて、フローティングゲート電極（第１ゲート電極／第２ゲート電極）の電位に表れる。従って、前記配線由来容量成分が存在することで、フローティングゲート電極の電位は、第１ＭＯＳトランジスタ側容量成分と、第２ＭＯＳトランジスタ側容量成分に配線由来容量成分を加味した容量成分との容量比によって決定される。つまり、配線由来容量成分を大きくすることで、電圧印加時にフローティングゲート電極と半導体基板の間の電位差を大きくすることができる。
【００２８】
そして、上記第１の特徴構成によれば、第２ゲート電極の形成領域を少なくとも含む領域の上方に層間絶縁膜を介して配線層が形成されているのであるから、第２ゲート電極と配線層とがオーバーラップする領域の面積を最大限確保することができ、これによって配線由来容量成分を大きくすることができる。つまり、このような構成とすることで、第２ＭＯＳトランジスタ側容量成分を大きくすべく第２ゲート電極の電極面積を大きくする必要はない。これにより、素子面積を拡大することなく、書き込み電圧印加時にフローティングゲート電極と半導体基板間に発生する電圧を大きくすることができ、安定した書き込み動作を実現できる。
【００２９】
また、本発明に係る不揮発性メモリセルは、上記第１の特徴に加えて、前記配線層が、更に前記第１ゲート電極の形成領域を少なくとも含む領域の上方に、層間絶縁膜を介して形成されていることを第２の特徴とする。
【００３０】
不揮発性メモリセルの上記第２の特徴によれば、上記第１の特徴に加えて、さらに第１ゲート電極と配線層とのオーバーラップ領域についても配線由来容量成分として利用することができるため、第２ＭＯＳトランジスタ側容量成分と配線由来容量成分との合計を更に上昇させることができる。従って、第１の特徴構成よりも、さらに書き込み電圧印加時にフローティングゲート電極と半導体基板間に発生する電圧を大きくすることができ、安定した書き込み動作を実現できる。
【００３１】
また、本発明に係る不揮発性メモリセルは、上記第１または第２の特徴に加えて、前記第１ゲート電極と前記第２ゲート電極とが同一の導電性材料によって一体として形成されていることを第３の特徴とする。
【００３２】
また、本発明に係る不揮発性メモリセルは、上記第１〜第３のいずれか一の特徴に加えて、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とが同一の工程で形成された同一の絶縁性材料で構成されることを第４の特徴とする。
【００３３】
不揮発性メモリセルの上記第３並びに第４の特徴によれば、通常のＭＯＳトランジスタ製造プロセスに対して新たな工程を追加することなく、安定した書き込み動作の実現可能な不揮発性メモリセルを製造することができる。
【００３４】
また、本発明に係る不揮発性メモリセルの製造方法は、上記第１〜第４のいずれか一の特徴を有する不揮発性メモリセルの製造方法であって、前記第１導電型の半導体基板上の所定領域に前記第２導電型の不純物イオンを注入して前記ウェル領域を形成する工程と、その後に、絶縁性材料膜及び導電性材料膜を順次全面に成膜する工程と、その後に、前記絶縁性材料膜及び前記導電性材料膜をパターニングして、前記半導体基板の上方に前記第１ゲート絶縁膜及び前記第１ゲート電極を、前記ウェル領域の上方に前記第２ゲート絶縁膜及び前記第２ゲート電極をそれぞれ形成する工程と、その後に、所定の第１マスクパターンでマスクした状態で前記第２導電型の不純物イオンを注入して、少なくとも前記半導体基板上の前記第１ゲート電極の下方領域の一部を挟むように２つの前記第１不純物拡散領域を形成する工程、並びに前記第１マスクパターンとは異なる所定の第２マスクパターンでマスクした状態で前記第１導電型の不純物イオンを注入して、少なくとも前記ウェル領域上の前記第２ゲート電極の下方領域の一部を挟むように２つの前記第２不純物拡散領域を形成する工程を先後いずれかの順番で行う工程と、その後に、全面に前記層間絶縁膜を成膜する工程と、その後に、前記層間絶縁膜内に、少なくとも前記第１不純物拡散領域に電気的に接続する第１コンタクト電極、及び前記第２不純物拡散領域に電気的に接続する第２コンタクト電極をそれぞれ形成する工程と、その後に、前記層間絶縁膜の上面に導電性材料を成膜した後、パターニングを施して、前記第１コンタクト電極及び前記第２コンタクト電極にそれぞれ接続する導電膜を形成する導電膜形成工程と、を有し、前記導電膜形成工程において、前記第２コンタクト電極に接続する導電膜を、少なくとも前記第２ゲート電極の形成領域の上方を覆うように形成することで前記配線層を形成することを第１の特徴とする。
【００３５】
不揮発性メモリセルの製造方法の上記第１の特徴によれば、製造された不揮発性メモリセルにおいて、導電膜が第２ゲート電極の形成領域の上方を覆うように形成される。このため、第２ゲート電極と配線層とがオーバーラップする領域の面積を最大限確保することができ、これによって配線由来容量成分を大きくすることができる。従って、該特徴を有する製造方法によれば、素子面積を拡大することなく、書き込み電圧印加時にフローティングゲート電極と半導体基板間に発生する電圧を大きくすることができ、安定した書き込み動作を実現できる不揮発性メモリセルを製造することができる。
【００３６】
また、本発明に係る不揮発性メモリセルの製造方法は、上記第１の特徴に加えて、前記配線層が、更に前記第１ゲート電極の形成領域を少なくとも含む領域の上方に、層間絶縁膜を介して形成されていることを第２の特徴とする。
【００３７】
不揮発性メモリセルの製造方法の上記第２の特徴によれば、上記第１の特徴よりもさらに、書き込み電圧印加時にフローティングゲート電極と半導体基板間に発生する電圧を大きくすることができ、安定した書き込み動作を実現できる不揮発性メモリセルを製造することができる。
【発明の効果】
【００３８】
本発明の構成によれば、ＣＭＯＳ製造プロセス工程内で実装が可能で、素子面積の拡大を抑制しながらも、書き込み、読み出し、及び消去の能力を十分に発揮できる信頼性の高い不揮発性メモリセルを提供することができる。
【発明を実施するための最良の形態】
【００３９】
以下において、本発明の不揮発性メモリセル及びその製造方法の実施形態について、図面を参照して説明する。なお、以下の各図面は、あくまで模式的に図示されたものであり、図面上の寸法比と実際の寸法比は必ずしも一致するものではない。また、図１３と同一の構成要素については同一の符号を付している。
【００４０】
［不揮発性メモリセルの構造］
図１は、不揮発性メモリセルの概略図であり、（ａ）が断面図を、（ｂ）が平面図をそれぞれ模式的に示したものである。なお、図１（ａ）は、構造上の特徴を明らかにする目的上、図１（ｂ）に示す折れ線Ｘ１−Ｘ２の線で切断した状態を示している。
【００４１】
不揮発性メモリセル２０は、Ｐ型半導体基板１ａ上にＮ型ウェル４ａが形成されており、当該ウェル４ａの上にＰ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂが形成されている。Ｐ型不純物拡散領域５ｂとＮ＋型不純物拡散領域４ｂとは素子分離絶縁膜３２によって互いに分離形成されている。
【００４２】
半導体基板１ａ上のＮ型ウェル４ａが形成されていない領域（以下、適宜「ウェル外領域」という）内に、Ｎ型不純物拡散領域２ａ及び２ｂ、並びにＰ＋型不純物拡散領域１ｂがそれぞれ分離して形成されている。Ｎ型不純物拡散領域２ｂとＮ型ウェル４ａ上に形成されているＰ型不純物拡散領域５ａとは素子分離絶縁膜３１によって互いに分離形成されている。また、Ｎ型不純物拡散領域２ａとＰ＋型不純物拡散領域１ｂとは素子分離絶縁膜３３で互いに分離形成されている。
【００４３】
そして、このウェル外領域の上方に、第１ゲート絶縁膜１５を介してＮ型不純物拡散領域２ａ及び２ｂに挟まれた領域にオーバーラップするように第１ゲート電極３が形成されている。また、Ｎ型ウェル４の形成領域の上方には、第２ゲート絶縁膜１４を介して、Ｐ型不純物拡散領域５ａ及び５ｂに挟まれた領域にオーバーラップするように第２ゲート電極６が形成されている。なお、この第１ゲート電極３と第２ゲート電極６とは導電体７によって電気的に接続されている。
【００４４】
このとき、より詳細には、第１ゲート電極３と第２ゲート電極６が共に一体の導電性材料膜で構成されるものとして良い。図１（ｂ）では、両ゲート電極が一体の導電性材料膜７で構成される場合を一例として示している。
【００４５】
このような構成によって、Ｐ型半導体基板１ａ、Ｎ型不純物拡散領域２ａ，２ｂ、第１ゲート絶縁膜１５、及び第１ゲート電極３を含んで第１ＭＯＳトランジスタ６０が形成される。同様に、Ｎ型ウェル領域４ａ、Ｐ型不純物拡散領域５ａ，５ｂ、第２ゲート絶縁膜１４、及び第２ゲート電極６を含んで第２ＭＯＳトランジスタ６１が形成される。
【００４６】
第２ゲート電極６の上方には、層間絶縁膜５５を介して配線層９ｄが形成されている。なお、層間絶縁膜５５は半導体基板１ａまたはＮウェル４ａ上を含む全面に形成されている。そして、各不純物拡散領域１ｂ，２ａ，２ｂ，５ａ，５ｂ，４ｂにそれぞれ電気的に接続するようにコンタクト電極８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆが層間絶縁膜５５内を貫通して形成されている。
【００４７】
そして、各コンタクト電極の上面に接するように、配線層９ａ，９ｂ，９ｃ，９ｄ，９ｅが形成されている。より具体的には、コンタクト電極８ａの上面に接するように配線層９ａが、コンタクト電極８ｂの上面に接するように配線層９ｂが、コンタクト電極８ｃの上面に接するように配線層９ｃが、コンタクト電極８ｄ及び８ｅの上面に接するように配線層９ｄが、コンタクト電極８ｆの上面に接するように配線層９ｅがそれぞれ形成されている。
【００４８】
ここで、不揮発性メモリセル２０において、Ｐ型不純物拡散領域５ａ及び５ｂに電気的に接続する配線層９ｄは、第２ゲート電極６の形成領域の上方を覆うように形成されている。言い換えれば、第２ゲート電極６の上面は、層間絶縁膜５５を介して配線層９ｄと対向するように構成されている。
【００４９】
［不揮発性メモリセルの書き込み処理］
このように構成された不揮発性メモリセルに対し、書き込み処理を行う場合について以下に説明する。
【００５０】
図２は、不揮発性メモリセルに対してホットエレクトロン注入による書き込み処理を行う際の電圧状態を表す図である。配線層９ａよりＰ＋型不純物拡散領域１ｂに対して接地電圧を印加する。配線層９ｂよりＮ型不純物拡散領域２ａに対して所定の第１正電圧（例えば６〜１２Ｖ）を印加する。配線層９ｃよりＮ型不純物拡散領域２ｂに対して接地電圧を印加する。また、配線層９ｄ及び９ｅより、Ｐ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂに対して第１正電圧より高電圧である所定の第２正電圧（例えば７〜１５Ｖ）を印加する（以下、この電圧印加状態を「第１電圧状態」という）。
【００５１】
かかる第１電圧状態とすることで、Ｐ型半導体基板１ａと第１ゲート酸化膜１５の界面に反転層が形成され（以下、「第１ＭＯＳトランジスタ側反転層」という）、さらに、Ｎ型ウェル４ａと第２ゲート酸化膜１４の界面にも反転層が形成される（以下、「第２ＭＯＳトランジスタ側反転層」という）。
【００５２】
このとき、第１ゲート酸化膜１５を介して第１ＭＯＳトランジスタ側反転層と第１ゲート電極３との間には静電容量Ｃｇｎが発生し、同様に、第２ゲート酸化膜１４を介して第２ＭＯＳトランジスタ側反転層と第２ゲート電極６との間には静電容量Ｃｇｐが発生する。また、上述のように、配線層９ｄは、層間絶縁膜５５を介して第２ゲート電極６と対向しているため、配線層９ｄと第２ゲート電極６との間にも静電容量Ｃｇｍｒが発生する。
【００５３】
従って、このような構成の下で、第１電圧状態となった不揮発性メモリセルにおいては、Ｎ型ウェル４ａとＰ型半導体基板１ａとの電位差が、Ｃｇｎ：（Ｃｇｐ＋Ｃｇｍｒ）の比率で分圧されて、第２ゲート電極６に電位（例えば５〜９．５Ｖ程度）が誘起される。
【００５４】
この結果、第２ゲート電極６と電気的に接続されている第１ゲート電極３も同電位となり、これによって第１ＭＯＳトランジスタ６０が高電導状態となる。Ｎ型不純物拡散領域２ａには正電圧が、Ｎ型不純物拡散領域２ｂには接地電圧がそれぞれ印加されているため、Ｎ型不純物拡散領域２ｂからＮ型不純物拡散領域２ａに向けて正電界が発生し、Ｎ型不純物拡散領域２ｂ内の電子が、この電界の影響を受けて加速されてホットエレクトロン状態となる。
【００５５】
発生したホットエレクトロンは、第１ゲート電極３の高電圧状態に引き寄せられる結果、フローティング状態の第１ゲート電極３に注入され、負に帯電する。これにより、第１ゲート電極３と同電位の第２ゲート電極６も負に帯電する。両ゲート電極３及び６はフローティング状態であるため、取り込まれた電子が脱出せず、かかる帯電状態が長期間にわたって持続する。このフローティング状態のゲート電極内に蓄積された電子の多寡に応じて異なる情報を割り当てることによって、情報の記憶が可能となる。
【００５６】
なお、ホットエレクトロン注入による書き込み処理とは別に、ＦＮ（ファウラー・ノルドハイム）トンネリング注入書き込みによる書き込み方法も可能である。
【００５７】
図３は、不揮発性メモリセルに対してＦＮトンネリング注入による書き込み処理を行う際の電圧状態を表す図である。配線層９ａよりＰ＋型不純物拡散領域１ｂに対して接地電圧を印加する。配線層９ｂよりＮ型不純物拡散領域２ａに対し、また配線層９ｃよりＮ型不純物拡散領域２ｂに対してそれぞれ接地電圧を印加する。また、配線層９ｄ及び９ｅより、Ｐ型不純物拡散領域５ａ、５ｂ及びＮ＋型不純物拡散領域４ｂに対して第２正電圧（例えば７〜１５Ｖ）を印加する（以下、この電圧印加状態を「第２電圧状態」という）。
【００５８】
かかる第２電圧状態とした場合も、ホットエレクトロン注入書き込みの場合と同様、Ｎ型ウェル４ａとＰ型半導体基板１ａとの電位差が、Ｃｇｎ：（Ｃｇｐ＋Ｃｇｍｒ）の比率で分圧された電位が第２ゲート電極６に誘起されるため、第２ゲート電極６と配線層９ｄの間の静電容量Ｃｇｍｒの存在によって、第２ゲート電極６は高電位状態となる。すなわち、これにより、第２ゲート電極６と同電位である第１ゲート電極３と、Ｎ型不純物拡散領域２ａ，２ｂとの間に電位差が生じて高電界が発生し、ＦＮトンネリング現象によって電子がＮ型不純物拡散領域２ａ，２ｂから第１ゲート電極３に対して注入され、第１ゲート電極３が負に帯電されるとともに、この電極３に接続された第２ゲート電極６も同様に負に帯電される。両ゲート電極３及び６はフローティング状態であるため、取り込まれた電子が脱出せず、かかる帯電状態が長期間にわたって持続する。このフローティング状態のゲート電極内に蓄積された電子の多寡に応じて異なる情報を割り当てることによって、情報の記憶が可能となる。
【００５９】
図４は、不揮発性メモリセル２０と、従来構成のメモリセルの書き込み前閾値を比較したグラフであり、書き込み実施前の閾値を横軸に、累積割合〔％〕を縦軸にしてグラフ化したものである。具体的には、データポイントよりも小さい閾値の割合を、各データポイントの書き込み前閾値毎に計測してプロットしたものであり、各数１００サンプルのメモリセルの書き込み前閾値に対して測定した結果を示している。なお、図４のようなグラフは、データの正規性を確認するグラフとして一般的であり、図４によれば、従来構成と本発明の不揮発性メモリセル２０の双方においてそれぞれ正規性があり、有意差があることが認められる。
【００６０】
書き込み前は、従来構成も本発明の不揮発性メモリセルもフローティングゲート内の電荷が存在していない状態である。この場合、仮にゲートカップリングレシオ（コントロールゲート電圧寄与率）が同じであれば、同一の閾値となり、同一のコントロールゲート電圧でトランジスタがオン状態となる。ここで、図４を参照すれば、本発明の不揮発性メモリセル２０の方が、従来構成に比べて書き込み前閾値が低下しているところ、従来構成よりも不揮発性メモリセル２０の方がゲートカップリングレシオが向上していると言える。即ち、不揮発性メモリセル２０が第２ゲート電極６にオーバーラップするように配線層９ｄを設けたことで静電容量成分Ｃｇｍｒが発生し、これによってゲートカップリングレシオが向上したことを示唆するものである。すなわち、フローティングゲート電極（第１ゲート電極３、第２ゲート電極６）の電位は、従来構成であれば、Ｎ型ウェル４ａとＰ型半導体基板１ａとの電位差をＣｇｎ：Ｃｇｐの比率で分圧した電位であったのに対し、不揮発性メモリセル２０の構成とすることで、Ｎ型ウェル４ａとＰ型半導体基板１ａとの電位差をＣｇｎ：（Ｃｇｐ＋Ｃｇｍｒ）の比率で分圧した電位として現れる。従って、従来構成と比べ、書き込み時に必要な電圧を低下させることができる。
【００６１】
［不揮発性メモリセルの読み出し処理］
次に、読み出し処理を行う場合について以下に説明する。
【００６２】
図５は、不揮発性メモリセルに対する読み出し処理を行う際の電圧状態を表す図である。配線層９ａよりＰ＋型不純物拡散領域１ｂに対して接地電圧を印加する。配線層９ｂはフローティング状態とする。配線層９ｃよりＮ型不純物拡散領域２ｂに対して接地電圧を印加する。配線層９ｄ及び９ｅよりＰ型不純物拡散領域５ａ，５ｂ及びＮ＋型不純物拡散領域４ｂに対してそれぞれ所定の第３正電圧（例えば２〜５Ｖ）を印加する（以下、この電圧印加状態を「第３電圧状態」という）。
【００６３】
このような第３電圧状態となった不揮発性メモリセル２０において、フローティングゲート電極（第１ゲート電極３及び第２ゲート電極６）内に負電荷がない場合には、第３正電圧をＣｇｎ：（Ｃｇｐ＋Ｃｇｍｒ）の比率で分圧した電位が第２ゲート電極６に発生し、この電圧によってＰ型半導体基板１ａと第１ゲート酸化膜１５の界面に反転層（第１ＭＯＳトランジスタ側反転層）が形成される。これにより、Ｎ型不純物拡散領域２ａと２ｂの間が導通し、第１ＭＯＳトランジスタ６０はＯＮ状態となる。
【００６４】
一方、フローティングゲート電極（第１ゲート電極３及び第２ゲート電極６）内に負電荷が蓄積されている場合には、第３電圧状態にする以前においては第１ゲート電極３及び第２ゲート電極６は負電位を示しているため、第３正電圧をＣｇｎ：（Ｃｇｐ＋Ｃｇｍｒ）の比率で分圧した電位が加えられても、Ｐ型半導体基板１ａと第１ゲート酸化膜１５の界面に反転層（第１ＭＯＳトランジスタ側反転層）を形成できるほどフローティングゲート電極が高電位とはならない。すなわち、Ｎ型不純物拡散領域２ａと２ｂの間は導通せず、第１ＭＯＳトランジスタ６０はＯＦＦ状態となる。
【００６５】
従って、この第１ＭＯＳトランジスタ６０のＯＮ／ＯＦＦ状態を検知することで、フローティングゲート電極内に負電荷が蓄積されているか否かの認識が可能となり、情報の読み出しが実現できる。
【００６６】
［不揮発性メモリセルの消去処理］
次に、消去処理を行う場合について以下に説明する。
【００６７】
図６は、不揮発性メモリセルに対して、ＦＮトンネリングによる消去処理を行う際の電圧状態を表す図である。配線層９ａよりＰ＋型不純物拡散領域１ｂに対して接地電圧を印加する。配線層９ｂ及び９ｃよりＮ型不純物拡散領域２ａ，２ｂに対して所定の第５正電圧（例えば７〜１５Ｖ）を印加する。配線層９ｄよりＰ型不純物拡散領域５ａ，５ｂに対し、また、配線層９ｅよりＮ＋型不純物拡散領域４ｂに対し、それぞれ接地電圧を印加する（以下、この電圧印加状態を「第４電圧状態」という）。
【００６８】
かかる第４電圧状態とすることで、第１ゲート電極３とＮ型不純物拡散領域２ａ，２ｂとの間に電位差が生じて高電界が発生し、ＦＮトンネリング現象によってフローティングゲート電極（第１ゲート電極３及び第２ゲート電極６）内に蓄積されていた電子がＮ型不純物拡散領域２ａ，２ｂ側に引き抜かれ、これによって書き込み状態が解除（消去）される。
【００６９】
なお、ＦＮトンネリングにによる消去処理とは別に、バンド−バンド間トンネリング誘起ホットホール注入による消去方法も可能である。
【００７０】
図７は、不揮発性メモリセルに対して、バンド−バンド間トンネリング誘起ホットホール注入による消去処理を行う際の電圧状態を表す図である。配線層９ａよりＰ＋型不純物拡散領域１ｂに対して接地電圧を印加する。配線層９ｂをフローティング状態とする。配線層９ｃよりＮ型不純物拡散領域２ｂに対して所定の第６正電圧（例えば７〜１５Ｖ程度）を印加する。配線層９ｄよりＰ型不純物拡散領域５ａ，５ｂに対して所定の第７負電圧（−７〜−１６Ｖ程度）を印加する。配線層９ｅよりＮ型不純物拡散領域４ｂに対して接地電圧または正の低電圧（１〜５Ｖ程度）を印加する（以下、この電圧印加状態を「第５電圧状態」という）。
【００７１】
このとき、Ｎ型不純物拡散領域２ｂと、Ｐ型不純物拡散領域５ａ，５ｂとの間に逆極性の高電位差が生じるため、Ｎ型不純物拡散領域２ｂの表面が深い欠乏状態となってエネルギバンドの曲がりが急峻となる。このときバンド−バンド間トンネリングにより電子が価電子帯より導電帯にトンネルする。この際、電子とホールの対が発生するが、この内、電子は、Ｎ型不純物拡散領域２ｂ内に流れて吸収される一方、発生したホールは、Ｎ型不純物拡散領域２ｂと接地電位である半導体基板１ａとの間における水平方向の電界によって、水平方向に加速されてホットホールとなり、更に、かかるホットホールが負電位にカップリングされた第１ゲート電極３に引き寄せられる結果、第１ゲート電極３（フローティングゲート）内に注入される。この注入されたホットホールにより、フローティングゲート電極内に蓄積されていた電子が相殺され、負の帯電状態が解除されることで情報の消去が行われる。
【００７２】
［不揮発性メモリセルアレイの構成］
上述した不揮発性メモリセル２０をアレイにした場合の構成について説明する。図８は、不揮発性メモリセル２０を等価的に回路表現した図である。また、図９は、図８に示す回路表現を用いて不揮発性メモリセル２０を複数備えたメモリセルアレイの構成を示す回路図である（図９ではメモリセルアレイの一部のみを図示している）。なお、図８内においてＦＧは、フローティングゲート電極（第１ゲート電極３及び第２ゲート電極６）を示している。また、９ｂはＮ型不純物拡散領域２ａに対して、９ｃはＮ型不純物拡散領域２ｂに対して、９ｄはＰ型不純物拡散領域５ａ，５ｂに対して、９ｅはＮ＋型不純物拡散領域４ｂに対して、それぞれ電圧印加を行うための各配線層を示している。
【００７３】
図９に示すように、メモリセルアレイ２１は、２組のワード線ＷＬ１ｊ，ＷＬ２ｊ（ｊ＝１，２，…）が行方向に複数配列されており、同一列のメモリセルに対しては同一のワード線が共通に接続されている。より具体的には、第１ワード線ＷＬ１ｊは第ｊ列のメモリセル２０のＮ型不純物拡散領域４ｂに接続されており、ワード線ＷＬ２ｊは第ｊ列のメモリセル２０のＰ型不純物拡散領域５ａ，５ｂに接続されている。そして、各ワード線ＷＬ１ｊ，ＷＬ２ｊはそれぞれ第１ワード線電位制御回路７１，第２ワード線電位制御回路７１に接続され、各第１及び第２ワード線単位での電位制御が可能になっている。
【００７４】
また、メモリセルアレイ２１は、ビット線ＢＬｉ，及びソース線ＳＬｉ（ｉ＝１，２，…）が列方向に複数配列されており、同一行のメモリセルに対しては同一のビット線及びソース線が共通に接続されている。より具体的には、ビット線ＢＬｉは第ｉ行のメモリセル２０のＮ型不純物拡散領域２ａに接続されており、ソース線ＳＬｉは第ｉ行のメモリセルのＮ型不純物拡散領域２ｂに接続されている。そして、各ビット線ＢＬｉはビット線電位制御回路７３及びセンス回路７５に接続され、各ソース線ＳＬｉはソース線電位制御回路７４に接続されており、各ビット線及びソース線単位での電位制御が可能になっている。
【００７５】
図９に示すようなメモリセルアレイ２１内における特定のメモリセル２０（以下、「選択メモリセル２０」という）に対して書き込み、読み出し、及び消去の各処理を行うに際しては、第１ワード線電位制御回路７１、第２ワード線電位制御回路７２、ビット線電位制御回路７３、及びソース線電位制御回路７４によって各第１ワード線、第２ワード線、ビット線、並びにソース線に対して印加する電圧を調整して、選択メモリセル２０に対して必要な電圧状態（第１〜第５電圧状態）に設定することで行う。
【００７６】
［不揮発性メモリセルの製造方法］
以下、上述した不揮発性メモリセル２０の製造方法につき、説明する。図１０は、不揮発性メモリセルの製造方法を示す工程断面図であり、工程毎に図１０（ａ）〜（ｇ）に分けて図示している。また、図１１は、該製造方法における工程手順を示すフローチャートであり、以下の文中の各ステップ＃１〜＃７は図１１内の各ステップを表すものとする。
【００７７】
まず、図１０（ａ）に示すように、公知の方法によりＰ型半導体基板１ａ上に素子分離絶縁膜（３１，３２，３３等）を形成後、半導体基板１ａ上の一部領域をパターニングされたレジスト１０ａでマスクした状態でＮ型不純物イオンを注入してＮウェル領域４ａを形成する（ステップ＃１）。
【００７８】
なお、Ｐ型半導体基板１ａの代わりに、半導体基板上に形成されたＰ型ウェル１ａとしても良い。この場合、ステップ＃１の前に、Ｐ型不純物イオンを注入してＰ型ウェル１ａを形成する工程を有するものとして良い。
【００７９】
次に、レジスト１０ａを除去後、図１０（ｂ）に示すように、全面にシリコン酸化膜等の絶縁膜５１、並びにポリシリコン等の導電膜１１を順次全面に成膜する（ステップ＃２）。
【００８０】
次に、図１０（ｃ）に示すように、パターニングされたレジスト１０ｂでマスクした状態で、導電膜１１及び絶縁膜５１をエッチングすることで、第１ゲート絶縁膜１５、第１ゲート電極３、第２ゲート絶縁膜１４、及び第２ゲート電極６をそれぞれ形成する（ステップ＃３）。
【００８１】
なお、図１０（ｃ）以後の各断面図は、図１（ａ）と同様、図１（ｂ）上のＸ１−Ｘ２断面図で表記されているものとする。
【００８２】
次に、レジスト１０ｂを除去した後、図１０（ｄ）に示すように、パターニングされたレジスト１０ｃ及び第１ゲート電極３をマスクとしてＮ型不純物イオンを注入し、ウェル外領域内にＮ型不純物拡散領域２ａ，２ｂを、また、ウェル領域４ａ内にＮ＋型不純物拡散領域４ｂをそれぞれ形成する（ステップ＃４）。
【００８３】
本ステップにより、ウェル外領域内において、Ｐ型半導体基板１ａ、Ｎ型不純物拡散領域２ａ，２ｂ、第１ゲート絶縁膜１５、及び第１ゲート電極３を含む第１ＭＯＳトランジスタ６０が形成される。
【００８４】
次に、レジスト１０ｃを除去した後、図１０（ｅ）に示すように、パターニングされたレジスト１０ｄ及び第２ゲート電極６をマスクとしてＰ型不純物イオンを注入し、ウェル領域４ａ内にＰ型不純物拡散領域５ａ，５ｂを、ウェル外領域内にＰ型不純物拡散領域１ｂをそれぞれ形成する（ステップ＃５）。
【００８５】
本ステップにより、ウェル領域４ａ内において、Ｎ型ウェル領域４ａ、Ｐ型不純物拡散領域５ａ，５ｂ、第２ゲート絶縁膜１４、及び第２ゲート電極６を含む第２ＭＯＳトランジスタ６１が形成される。
【００８６】
なお、ステップ＃４とステップ＃５の順序は前後逆転しても良い。
【００８７】
次に、レジスト１０ｄを除去した後、図１０（ｆ）に示すように、全面に層間絶縁膜５５を成膜した後、各コンタクト電極８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆを層間絶縁膜５５内に形成し（ステップ＃６）、さらに配線層９ａ、９ｂ、９ｃ、９ｄ、９ｅを形成する（ステップ＃７）。
【００８８】
より具体的には、Ｐ型不純物拡散領域１ｂに電気的に接続するようにコンタクト電極８ａを形成し、Ｎ型不純物拡散領域２ａに電気的に接続するようにコンタクト電極８ｂを形成し、Ｎ型不純物拡散領域２ｂに電気的に接続するようにコンタクト電極８ｃを形成し、Ｐ型不純物拡散領域５ａに電気的に接続するようにコンタクト電極８ｄを形成し、Ｐ型不純物拡散領域５ｂに電気的に接続するようにコンタクト電極８ｅを形成し、Ｎ型不純物拡散領域４ｂに電気的に接続するようにコンタクト電極８ｆを形成する。
【００８９】
そして、コンタクト電極８ａの上面に接するように配線層９ａを形成し、コンタクト電極８ｂの上面に接するように配線層９ｂを形成し、コンタクト電極８ｃの上面に接するように配線層９ｃを形成し、コンタクト電極８ｄ及び８ｅの上面に接するように配線層９ｄを形成し、コンタクト電極８ｆの上面に接するように配線層９ｅを形成する。
【００９０】
さらにこのステップ＃７において、配線層９ｄを第２ゲート電極６の形成領域の上方を覆うように形成する。これにより、配線層９ｄが層間絶縁膜５５を介して第２ゲート電極６の上面とオーバーラップするように構成される。
【００９１】
上記ステップ＃１〜＃７を経て製造された不揮発性メモリセル２０は、第２ゲート電極６と配線層９ｄとが層間絶縁膜５５を介してオーバーラップする領域に形成される容量成分を有するため、ゲートカップリングレシオが向上し、従来構成よりも低い電圧で安定した書き込み処理が可能となる。さらに、第２ゲート電極６の上面が金属性の配線層９ｄで覆われることで、データ書き込み後に層間絶縁膜からの可動イオンがフローティングゲート電極内に流入することによるデータ改変を防止するシールド層としての機能も果たすことができる。
【００９２】
また、上述したステップ＃１〜＃７に係る各製造工程は、通常のＣＭＯＳプロセスと同様の工程で実現可能である。このため、追加的に新たな工程を必要とすることなく、従来構成よりも低い電圧で安定した書き込み処理が可能な不揮発性メモリセル２０を製造することが可能となる。
【００９３】
［別実施形態］
以下、別実施形態につき説明する。
【００９４】
〈１〉  上述した実施形態では、配線層９ｄが第２ゲート電極６をオーバーラップするように形成されるものとしたが、さらに第１ゲート電極３についてもオーバーラップするように形成されるものとしても良い。
【００９５】
図１２は、別実施形態に係る不揮発性メモリセル２０ａの概略図であり、（ａ）が断面図を、（ｂ）が平面図をそれぞれ模式的に示したものである。なお、図１２においても、図１と同様、（ａ）は、構造上の特徴を明らかにする目的上、（ｂ）に示す折れ線Ｘ１−Ｘ２の線で切断した状態を示している。
【００９６】
図１２に示すような構成とすることで、配線層９ｄは、第２ゲート電極６とオーバーラップする領域に容量成分を有するとともに、さらに、第１ゲート電極３とオーバーラップする領域にも容量成分を有することとなる。従って、図１の構造よりもさらにゲートカップリングレシオを向上させる効果を高めることができるため、さらに低い電圧で安定した書き込み処理が可能となる。
【００９７】
なお、図１２に示す不揮発性メモリセル２０ａを製造するに際しては、不揮発性メモリセル２０の製造工程において、ステップ＃７で形成する配線層９ｄの形状を変えるのみで良い。
【００９８】
〈２〉  上述の実施形態では、Ｐ型半導体基板１ａ上にＮ型ウェル４ａが形成されている場合について説明を行ったが、各不純物拡散層の導電型、及び印加する電圧の極性を全て逆にすることでＮ型半導体基板上にＰ型ウェルが形成されている場合についても、同様の効果を得ることができる。
【図面の簡単な説明】
【００９９】
【図１】不揮発性メモリセルの一実施形態の概略図
【図２】不揮発性メモリセルに対してホットエレクトロン注入による書き込み処理を行う場合の電圧状態を示す図
【図３】不揮発性メモリセルに対してＦＮトンネリング注入による書き込み処理を行う場合の電圧状態を示す図
【図４】本発明に係るメモリセルの従来のメモリセルの書き込み前閾値を比較したグラフ
【図５】不揮発性メモリセルに対する読み出し処理を行う際の電圧状態を表す図
【図６】不揮発性メモリセルに対してＦＮトンネリングによる消去処理を行う場合の電圧状態を示す図
【図７】不揮発性メモリセルに対して、バンド−バンド間トンネリング誘起ホットホール注入による消去処理を行う際の電圧状態を表す図
【図８】不揮発性メモリセルを等価的に回路表現した図
【図９】不揮発性メモリセルを複数備えたメモリセルアレイの構成を示す回路図
【図１０】不揮発性メモリセルの製造方法を示す工程断面図
【図１１】不揮発性メモリセルの製造工程を示すフローチャート
【図１２】不揮発性メモリセルの別の一実施形態の概略図
【図１３】従来の不揮発性メモリセルの構成図
【符号の説明】
【０１００】
１ａ：    Ｐ型半導体基板
１ｂ：    Ｐ＋型不純物拡散領域
２ａ、２ｂ：    Ｎ型不純物拡散領域
３：    第１ゲート電極
４ａ：    Ｎウェル
４ｂ：    Ｎ＋型不純物拡散領域
５ａ、５ｂ：    Ｐ型不純物拡散領域
６：    第２ゲート電極
８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ：    コンタクト電極
１０ａ、１０ｂ：    レジスト
１４：    第２ゲート絶縁膜
１５：    第１ゲート絶縁膜
２０、２０ａ：    不揮発性メモリセル
２１：    メモリセルアレイ
３１、３２、３３：    素子分離絶縁膜
５１：    絶縁膜
５５：    層間絶縁膜
６０：    第１ＭＯＳトランジスタ
６１：    第２ＭＯＳトランジスタ
７１：    第１ワード線電位制御回路
７２：    第２ワード線電位制御回路
７３：    ビット線電位制御回路
７４：    ソース線電位制御回路
７５：    センス回路
１００：    メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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