(57)【要約】【課題】容易にコンタクト抵抗を低減することができる半導体装置の製造方法を提供する。【解決手段】半導体基板１上に多結晶シリコン膜を形成し、その後、この多結晶シリコン膜の表面をエッチングする。そして、エッチングされた多結晶シリコン膜をシリサイド化して、シリサイド膜１２を形成する。更に、シリサイド膜１２に接するプラグ２３ｓ、２３ｄ及び２３ｇを層間絶縁膜２１内に形成する。【選択図】図１Ｈ
2010092942.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面をエッチングする工程と、
前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリサイド膜を形成する工程の後に、
前記シリサイド膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記シリサイド膜まで到達する開口部を形成する工程と、
前記開口部内に導電膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングにおいて、アルカリ性溶液をエッチャントとして用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記多結晶シリコン膜の厚さを５０ｎｍ以下とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記多結晶シリコン膜を形成する工程の前に、
前記半導体基板の表面に、素子領域を画定する素子分離膜を形成する工程と、
前記素子領域内にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
を有し、
前記多結晶シリコン膜を、前記素子領域内の前記半導体基板の表面及び前記ゲート電極の表面に接するように形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクト抵抗の低減に好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のトランジスタの製造方法では、ソース電極、ドレイン電極及びソース電極とビアとのコンタクト抵抗を低く抑えるために、これらの電極の表面にシリサイド層を設けている。
【０００３】
しかしながら、トランジスタのサイズの縮小に伴い、トランジスタと配線とを結ぶビアの径が縮小され、このようなビアの径の縮小に伴い、トランジスタのソース電極、ドレイン電極及びゲート電極とビアとの間のコンタクト抵抗が増大しつつある。そして、シリサイド層を設けても、トランジスタの性能を十分に向上させにくくなってきている。
【０００４】
コンタクト抵抗を下げるために、ビア用の開口部を形成した後に、ソース及びドレインの基板表面をＶ字型に加工する方法が提案されている。しかしながら、この方法では、シリサイド層を形成することができる範囲が開口部から露出している基板の表面に限られるため、トランジスタの寄生抵抗が増加してしまう。
【０００５】
また、多結晶シリコン膜を、その露出面のミラー指数が｛１１１｝で表わされるような条件下で、ソース領域及びドレイン領域となる拡散層上及びゲート電極となる多結晶シリコン膜上に選択的に形成する方法も提案されている。しかしながら、実際にこのような選択的な成膜を行うことは極めて困難であり、僅かでも条件が異なれば上述のような多結晶シリコン膜を得ることはできなくなる。この結果、露出面が正確に制御できなかったり、サイドウォール上及び素子分離膜上にも多結晶シリコン膜が形成されてリーク電流が増大してしまったりする。
【０００６】
【特許文献１】特開平７−１０６２８０号公報
【特許文献２】特開昭６１−６１４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、容易にコンタクト抵抗を低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
半導体装置の製造方法の一態様では、半導体基板上に多結晶シリコン膜を形成し、その後、前記多結晶シリコン膜の表面をエッチングする。そして、前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する。
【発明の効果】
【０００９】
上記態様によれば、表面のエッチングにより実効的な表面積が増加するため、コンタクト抵抗を低減することができる。また、表面をエッチングするため、この処理は容易に行うことが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、実施形態について添付の図面を参照しながら詳述する。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａ乃至図１Ｈは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１２】
第１の実施形態では、先ず、図１Ａに示すように、シリコン基板等の半導体基板１の表面に、素子領域を画定する素子分離膜２を形成する。素子分離膜２は、例えばＳＴＩ（shallow trench isolation）法により形成する。次いで、素子領域内の半導体基板１の表面に不純物を導入することにより、ウェル３を形成する。その後、ウェル３上にゲート絶縁膜４及びゲート電極５を形成する。ゲート絶縁膜４としては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。ゲート電極５としては、例えば多結晶シリコン膜を形成する。続いて、ゲート電極５をマスクとしてウェル３の表面に不純物を導入することにより、不純物注入領域６を形成する。不純物注入領域６に導入する不純物の導電型は、ウェル３に導入する不純物の導電型と異ならせる。なお、これらの不純物の導入は、例えばイオン注入により行う。
【００１３】
次いで、図１Ｂに示すように、ゲート電極５の側方にサイドウォール７を形成する。サイドウォール７としては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。特に、サイドウォール７の材料として、素子分離膜２の表面の材料と同様のものを用いることが好ましい。
【００１４】
その後、図１Ｃに示すように、ゲート電極５及びサイドウォール７をマスクとしてウェル３の表面に、一部が不純物注入領域６と重なるようにして不純物を導入することにより、不純物注入領域８を形成する。不純物注入領域８に導入する不純物の濃度は、不純物注入領域８に導入する不純物の濃度よりも高くする。また、不純物注入領域８に導入する不純物の導電型は、不純物注入領域６に導入する不純物の導電型と同じものとする。不純物注入領域８の形成後には、不純物注入領域６及び８中の不純物を活性化させるアニールを行う。この結果、不純物注入領域６及び８からソース領域及びドレイン領域が形成される。
【００１５】
続いて、図１Ｄに示すように、全面に多結晶シリコン膜１１を形成する。多結晶シリコン膜１１は、ソース領域及びドレイン領域において半導体基板１の表面と接し、また、ゲート電極５の表面とも接する。多結晶シリコン膜１１の厚さは、例えば５０ｎｍ以下とし、１０ｎｍ以下とすることがより好ましい。また、多結晶シリコン膜１１における結晶粒径は、後に形成するコンタクトホールの設計上の径よりも小さくすることが好ましい。
【００１６】
次いで、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液又はＫＯＨ（水酸化カリウム）水溶液を用いて多結晶シリコン膜１１の異方性エッチングを行う。シリコンには、これらのアルカリ性溶液を用いた異方性エッチングでは、｛１１１｝面のエッチングレートが他の面よりも遅いという性質があり、結果的に、｛１１１｝面が露出する。多結晶シリコン膜１１を構成する結晶は不規則に配向しているため、図１Ｅに示すように、多結晶シリコン膜１１の表面に微細な凹凸が出現して露出面が粗くなり、実効的な表面積が増大する。
【００１７】
その後、図１Ｆに示すように、多結晶シリコン膜１１の素子分離膜２又はサイドウォール７に接している部分を除去する。このとき、例えば、ＨＦ（フッ酸）水溶液を用いた処理を行うことにより、リフトオフ法のように、素子分離膜２及びサイドウォール７の表層部と共に、多結晶シリコン膜１１の所定の部分を除去する。なお、素子分離膜２及びサイドウォール７の表面がシリコン酸化物から構成されている場合は、ＨＦ水溶液を用いることが好ましいが、これらがシリコン窒化物から構成されている場合には、Ｈ3ＰＯ4（リン酸）水溶液を用いてもよい。
【００１８】
続いて、残存している多結晶シリコン膜１１をシリサイド化し、図１Ｇに示すように、シリサイド膜１２を形成する。つまり、多結晶シリコン膜１１と所定の材料とを反応させてシリサイド膜１２を得る。なお、シリサイド化に際しては、多結晶シリコン膜１１のみならず、その直下の不純物活性領域８及びゲート電極５の表層部もシリサイド化されてもよい。また、多結晶シリコン膜１１の一部がシリサイド化されずに残ってもよい。また、シリサイド化に用いる材料（上記の所定の材料）としては、例えばＣｏ（コバルト）及びＮｉ（ニッケル）が挙げられるが、これらに限定されない。
【００１９】
次いで、図１Ｈに示すように、全面に層間絶縁膜２１を形成する。また、層間絶縁膜２１に、ソース領域のシリサイド膜１２まで到達するコンタクトホール２２ｓ、ドレイン領域のシリサイド膜１２まで到達するコンタクトホール２２ｄ、及びゲート電極５上のシリサイド膜１２まで到達するコンタクトホール２２ｇを形成する。コンタクトホール２２ｓ、２２ｄ及び２２ｇの径は、例えば１００μｍ程度とする。更に、コンタクトホール２２ｓ、２２ｄ及び２２ｇ内に、夫々、プラグ２３ｓ、２３ｄ、２３ｇを形成する。プラグ２３ｓ、２３ｄ及び２３ｇとしては、例えばＷ（タングステン）プラグ等の導電膜を形成する。そして、層間絶縁膜２１上に、夫々がプラグ２３ｓ、２３ｄ、２３ｇに接続される配線２４ｓ、２４ｄ及び２４ｇを形成する。
【００２０】
その後、更に上層の配線等を形成して、ＭＯＳ電界効果トランジスタを含む半導体装置を完成させる。
【００２１】
このような第１の実施形態によれば、多結晶シリコン膜１１を用いて形成されたシリサイド膜１２の表面に微細な凹凸が存在しているため、寄生抵抗を抑制しながら、プラグ２３ｓ、２３ｄ及び２３ｇとの間のコンタクト抵抗を低減することができる。また、異方性エッチングにより多結晶シリコン膜１１の表面に微細な凹凸を出現させるための条件は厳密である必要はなく、容易に多結晶シリコン膜１１の実効的な表面積を増加させることが可能である。従来の選択的な成膜を行う方法では、条件の管理を厳密に行うことが必要とされるが、このようなことは必要とされない。また、多結晶シリコン膜１１のサイドウォール７又は素子分離膜２に接している部分を除去しているので、リーク電流の増加を回避することができる。
【００２２】
（第２の実施形態）
次に、第２の実施形態について説明する。図２Ａ乃至図２Ｄは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２３】
第２の実施形態では、先ず、第１の実施形態と同様にして、サイドウォール７の形成までの処理を行う（図１Ｂ参照）。次いで、図２Ａに示すように、全面に多結晶シリコン膜１１を形成する。
【００２４】
次いで、例えばＴＭＡＨ水溶液又はＫＯＨ水溶液を用いて多結晶シリコン膜１１の異方性エッチングを行う。この結果、図２Ｂに示すように、多結晶シリコン膜１１の表面に微細な凹凸が出現して露出面が粗くなり、実効的な表面積が増大する。
【００２５】
その後、図２Ｃに示すように、多結晶シリコン膜１１の素子分離膜２又はサイドウォール７に接している部分を除去する。
【００２６】
続いて、図２Ｄに示すように、ゲート電極５及びサイドウォール７をマスクとしてウェル３の表面に、一部が不純物注入領域６と重なるようにして不純物を導入することにより、不純物注入領域８を形成する。そして、不純物注入領域６及び８中の不純物を活性化させるアニールを行う。この結果、不純物注入領域６及び８からソース領域及びドレイン領域が形成される。
【００２７】
その後、第１の実施形態と同様にして、シリサイド膜１２の形成以降の処理を行い（図１Ｇ及び図１Ｈ参照）、ＭＯＳ電界効果トランジスタを含む半導体装置を完成させる。
【００２８】
このような第２の実施形態によれば、多結晶シリコン膜１１の形成後に不純物注入領域８の形成を行っているため、多結晶シリコン膜１１を構成する結晶の配向の不規則さにより、不純物注入領域８を形成する際のチャネリングを抑制することができる。
【００２９】
（第３の実施形態）
次に、第３の実施形態について説明する。図３Ａ乃至図３Ｃは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３０】
第２の実施形態では、先ず、第１の実施形態と同様にして、ゲート電極５の形成までの処理を行う（図１Ａ参照）。次いで、図３Ａに示すように、ゲート電極５の側方に、サイドウォール７よりも薄いサイドウォール７ａを形成する。サイドウォール７ａとしては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。その後、ゲート電極５をマスクとしてウェル３の表面に不純物を導入することにより、不純物注入領域６を形成する。第１の実施形態と比較して、第３の実施形態では、不純物注入領域６のゲート電極５側の端部がゲート電極５から離れる。
【００３１】
その後、図３Ｂに示すように、サイドウォール７ａの側方に、サイドウォール７よりも薄いサイドウォール７ｂを形成する。サイドウォール７ｂの材料としては、素子分離膜２の表面の材料と同様のものを用いることが好ましい。
【００３２】
続いて、図３Ｃに示すように、ゲート電極５並びにサイドウォール７ａ及び７ｂをマスクとしてウェル３の表面に、一部が不純物注入領域６と重なるようにして不純物を導入することにより、不純物注入領域８を形成する。そして、不純物注入領域６及び８中の不純物を活性化させるアニールを行う。この結果、不純物注入領域６及び８からソース領域及びドレイン領域が形成される。
【００３３】
その後、第１の実施形態と同様にして、多結晶シリコン膜１１の形成以降の処理を行い（図１Ｄ〜図１Ｈ参照）、ＭＯＳ電界効果トランジスタを含む半導体装置を完成させる。
【００３４】
このような第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第２の実施形態に、第３の実施形態と同様のサイドウォール７ａ及び７ｂを用いた処理を適用してもよい。
【００３５】
なお、いずれの実施形態においても、コンタクト抵抗の更なる低減のために、多結晶シリコン膜１１の形成及び／又は異方性エッチングの後に、更に不純物を注入する処理を行ってもよい。
【００３６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３７】
（付記１）
半導体基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面をエッチングする工程と、
前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００３８】
（付記２）
前記シリサイド膜を形成する工程の後に、
前記シリサイド膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記シリサイド膜まで到達する開口部を形成する工程と、
前記開口部内に導電膜を形成する工程と、
を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００３９】
（付記３）
前記エッチングにおいて、アルカリ性溶液をエッチャントとして用いることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００４０】
（付記４）
前記多結晶シリコン膜の厚さを５０ｎｍ以下とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００４１】
（付記５）
前記多結晶シリコン膜の厚さを１０ｎｍ以下とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００４２】
（付記６）
前記多結晶シリコン膜を形成する工程の前に、
前記半導体基板の表面に、素子領域を画定する素子分離膜を形成する工程と、
前記素子領域内にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
を有し、
前記多結晶シリコン膜を、前記素子領域内の前記半導体基板の表面及び前記ゲート電極の表面に接するように形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００４３】
（付記７）
前記多結晶シリコン膜を形成する工程の前に、
前記素子領域内の前記半導体基板の表面に、前記ゲート電極及び前記サイドウォールをマスクとして不純物注入領域を形成する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００４４】
（付記８）
前記多結晶シリコン膜を形成する工程と前記シリサイド膜を形成する工程との間に、
前記素子領域内の前記半導体基板の表面に、前記ゲート電極及び前記サイドウォールをマスクとして不純物注入領域を形成する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００４５】
（付記９）
前記不純物注入領域を形成する工程を、前記多結晶シリコン膜の表面をエッチングする工程の後に行うことを特徴とする付記８に記載の半導体装置の製造方法。
【００４６】
（付記１０）
前記素子分離膜の表面の材料及び前記サイドウォールの表面の材料として互いに同一のものを用いることを特徴とする付記６乃至９のいずれか１項に記載の半導体装置の製造方法。
【００４７】
（付記１１）
前記シリサイド膜を形成する工程は、
前記多結晶シリコン膜とコバルト又はニッケルとを反応させる工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００４８】
【図１Ａ】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ａ】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ａ】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４９】
１：半導体基板
２：素子分離膜
３：ウェル
４：ゲート絶縁膜
５：ゲート電極
６、８：不純物注入領域
７、７ａ、７ｂ：サイドウォール
１１：多結晶シリコン膜
１２：シリサイド膜
２３ｓ、２３ｄ、２３ｇ：プラグ
【図１Ａ】
2010092942.tif 000003
【図１Ｂ】
2010092942.tif 000004
【図１Ｃ】
2010092942.tif 000005
【図１Ｄ】
2010092942.tif 000006
【図１Ｅ】
2010092942.tif 000007
【図１Ｆ】
2010092942.tif 000008
【図１Ｇ】
2010092942.tif 000009
【図１Ｈ】
2010092942.tif 000010
【図２Ａ】
2010092942.tif 000011
【図２Ｂ】
2010092942.tif 000012
【図２Ｃ】
2010092942.tif 000013
【図２Ｄ】
2010092942.tif 000014
【図３Ａ】
2010092942.tif 000015
【図３Ｂ】
2010092942.tif 000016
【図３Ｃ】
2010092942.tif 000017