(57)【要約】【課題】発振に係る電流消費を抑える。【解決手段】圧電振動子１２と帰還抵抗素子１３を並列形態で入出力間に接続すると共にＣＭＯＳ論理反転型回路で構成される増幅器１１と、発振起動前において増幅器１１の入出力レベルを固定化して発振を停止させておき、発振起動開始時において入出力レベルの固定化を解除し、発振起動開始の所定時間後に増幅器１１の出力端にパルス信号を供給するＣＭＯＳ論理回路で構成される制御回路１４と、を備える。【選択図】図１
2010087571.tif 000002
【特許請求の範囲】
【請求項１】
圧電振動子と帰還抵抗素子を並列形態で入出力間に接続すると共にＣＭＯＳ論理反転型回路で構成される増幅器と、
発振起動前において前記増幅器の入出力レベルを固定化して発振を停止させておき、発振起動開始時において前記入出力レベルの固定化を解除し、発振起動開始の所定時間後に前記増幅器の出力端にパルス信号を供給するＣＭＯＳ論理回路で構成される制御回路と、
を備えることを特徴とする発振回路。
【請求項２】
前記増幅器は、インバータ回路で構成され、
前記インバータ回路の入力端に接続される第１のスイッチ素子と、
前記帰還抵抗素子と直列接続され前記帰還抵抗素子と共に前記圧電振動子に並列接続される第２のスイッチ素子と、
を備え、
前記制御回路は、発振起動前において、前記第１のスイッチ素子によって前記インバータ回路の入力端をハイレベルまたはローレベルに固定化すると共に前記第２のスイッチ素子をオフ状態とし、発振起動開始時において、前記インバータ回路の入力端の固定化を解除すると共に前記第２のスイッチ素子をオン状態とすることを特徴とする請求項１記載の発振回路。
【請求項３】
前記増幅器は、２入力のＮＡＮＤ回路で構成され、
前記ＮＡＮＤ回路の一方の入力端子に前記圧電振動子と前記帰還抵抗素子との一端を接続し、
前記制御回路は、発振起動前において、前記ＮＡＮＤ回路の他方の入力端子をローレベルとし、発振起動開始時において、前記ＮＡＮＤ回路の他方の入力端子をハイレベルとすることを特徴とする請求項１記載の発振回路。
【請求項４】
前記増幅器は、２入力のＮＯＲ回路で構成され、
前記ＮＯＲ回路の一方の入力端子に前記圧電振動子と前記帰還抵抗素子との一端を接続し、
前記制御回路は、発振起動前において、前記ＮＯＲ回路の他方の入力端子をハイレベルとし、発振起動開始時において、前記ＮＯＲ回路の他方の入力端子をローレベルとすることを特徴とする請求項１記載の発振回路。
【請求項５】
前記増幅器は、クロックドインバータ回路で構成され、
前記制御回路は、発振起動前において、前記クロックドインバータ回路がインバータ回路として機能しないように前記クロックドインバータ回路のクロック端子のレベルを設定し、発振起動開始時において、前記クロックドインバータ回路がインバータ回路として機能するように前記クロックドインバータ回路のクロック端子のレベルを設定することを特徴とする請求項１記載の発振回路。
【請求項６】
前記増幅器は、第１および第２の第１導電型のトランジスタと、第２導電型のトランジスタとを備え、
前記第１の第１導電型のトランジスタは、ソースを第１の電源に接続し、ドレインを前記第２の第１導電型のトランジスタのソースに接続し、ゲートを前記増幅器の制御端とし、
前記第２の第１導電型のトランジスタは、ドレインを前記第２導電型のトランジスタのドレインに接続して前記増幅器の出力端とし、ゲートを前記増幅器の入力端とし、
前記第２導電型のトランジスタは、ソースを第２の電源に接続し、ゲートを前記増幅器の入力端とし、
前記制御回路は、発振起動前において、前記増幅器の制御端を前記第１の電源側の電位に設定し、発振起動開始時において、前記増幅器の制御端を前記第２の電源側の電位に設定することを特徴とする請求項１記載の発振回路。
【請求項７】
請求項１乃至６のいずれか一に記載の発振回路と、該発振回路に電源を供給する電池とを備える携帯型電子機器。
【請求項８】
圧電振動子と帰還抵抗素子を並列形態で入出力間に接続すると共にＣＭＯＳ論理反転型回路で構成される増幅器を備える発振回路の制御方法であって、
前記増幅器に電源を供給しておくと共に、発振起動前において前記増幅器の入出力レベルを固定化して発振を停止しておくステップと、
発振起動開始時において前記入出力レベルの固定化を解除するステップと、
発振起動開始の所定時間後に前記増幅器の出力端にパルス信号を供給するステップと、
を含むことを特徴とする発振回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路およびその制御方法に係り、特に、ＣＭＯＳ回路で構成される発振回路およびその制御方法に係る。
【背景技術】
【０００２】
基準クロック発生源として用いられる発振回路では、ＣＭＯＳインバータの入出力間に水晶振動子等の圧電振動子と帰還抵抗素子を並列形態で接続する回路が広く使われている。このような発振回路で発振停止時に無駄な電流消費を抑える技術が特許文献１において開示されている。特許文献１の発振回路は、帰還抵抗をＭＯＳトランジスタによって構成し、このＭＯＳトランジスタより低い抵抗値の第２の帰還抵抗と容量素子とを直列に接続してなる直列回路を上記ＭＯＳトランジスタに並列に接続し、発振停止用信号によってＣＭＯＳインバータの入力端子または出力端子を所望の電位に保持する制御回路を設ける。そして、発振停止用信号によってＭＯＳトランジスタをオフにするように動作させる。
【０００３】
一方、特許文献２には、発振の立ち上がりを速くすることを目的とし、増幅器の入力側または出力側に電源電圧の立ち上がりを検出してトリガを発生するトリガ回路を設け、トリガ回路によって発振回路にトリガパルスを供給して発振を起動する発振回路が記載されている。
【０００４】
また、関連する技術として、特許文献３には、正常発振を促進させることを目的とし、発振回路の外部において帰還抵抗に並列接続した振動子と、該振動子の一方の端子に接続されて該振動子とともにパッケージ化された発振子を形成し、外部信号により導通して該端子を接地し帰還抵抗付き増幅器の発振を起動する発振起動回路とを備える発振回路が記載されている。
【０００５】
【特許文献１】特開平７−１９３４２７号公報
【特許文献２】特開昭５９−２０５８０２号公報
【特許文献３】特開平１１−３０８０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
例えば、自動車用の電子キーなどの携帯型電子機器では、電池と電池によって電源が供給される発振回路が備えられる。そして、所定のコード信号を送出可能とするように、発振回路で生成した発振信号によって動作する所定の回路が設けられる。このような所定の回路において、スタンバイモードでは電池によって常時電源が供給された状態とされ、所定の回路が動作する時にのみ電源電流が流れるように動作して低消費電流を実現している。発振回路も同様であって、特許文献１の発振回路は、このようなスタンバイモードとして動作する発振回路として好適である。
【０００８】
ところで、電子キーなどでは、キーに係るコードが単純であるため、コード信号を送出する時間自体は、極めて短い。例えば、数十バイトを送るために必要とされる時間は、１ｍＳもあれば充分である。これに対し、コード信号を送出ために発振回路が起動され、発振を開始し、定常状態の発振信号を所定の回路に供給するまでに費やされる時間の方がはるかに長い。このような場合、電池は、発振回路の起動に係る時間において、ほとんど消費されることになる。特許文献１の発振回路は、発振停止時における無駄な電流消費を抑えるものの、発振回路の起動に係る電流消費を抑えることはできない。
【０００９】
特許文献２の記載によれば、電源投入後、発振波形が実用上問題と成らない大きさになるまで、例えば、発振周波数が数ＭＨｚの場合に数ｍＳ〜十数ｍＳであることが示されている。また、本発明者によれば、発振周波数が１０ＭＨｚの場合に数百μＳ〜数ｍＳであることが確かめられている。
【００１０】
一方、特許文献２に記載の発振回路によれば、トリガパルスを入力端に供給することで上記の立ち上がりを数分の一に速くすることができる。しかしながら、トリガパルスによって入力端を一旦接地すると復帰するのに約３τ（１００μｓ）程度かかる。すなわち、例えば入力端の容量（Ｃ＝３０ｐＦ）、帰還抵抗の抵抗値（Ｒ＝１ＭΩ）とすれば、時定数τ（３０μｓ）＝Ｒ（１ＭΩ）×Ｃ（３０ｐＦ））である。これは実際の発振開始時間とほぼ同等であって、特許文献２においてトリガパルス解除後に直ぐ起動するように書かれているが、実際にはトリガパルス解除後に暫くバイアス安定時間が有る事が判る。つまり電源投入からの解除ではバイアスが安定した後に再度バイアス安定時間が必要になる。さらに、特許文献２に記載の発振回路は、電源電圧の立ち上がりを検出してトリガを発生するため、スタンバイモードとして動作する発振回路を構成することはできない。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る発振回路は、圧電振動子と帰還抵抗素子を並列形態で入出力間に接続すると共にＣＭＯＳ論理反転型回路で構成される増幅器と、発振起動前において増幅器の入出力レベルを固定化して発振を停止させておき、発振起動開始時において入出力レベルの固定化を解除し、発振起動開始の所定時間後に増幅器の出力端にパルス信号を供給するＣＭＯＳ論理回路で構成される制御回路と、を備える。
【００１２】
本発明の他のアスペクト（側面）に係る発振回路の制御方法は、圧電振動子と帰還抵抗素子を並列形態で入出力間に接続すると共にＣＭＯＳ論理反転型回路で構成される増幅器を備える発振回路の制御方法であって、増幅器に電源を供給しておくと共に、発振起動前において増幅器の入出力レベルを固定化して発振を停止しておくステップと、発振起動開始時において入出力レベルの固定化を解除するステップと、発振起動開始の所定時間後に増幅器の出力端にパルス信号を供給するステップと、を含む。
【発明の効果】
【００１３】
本発明によれば、スタンバイモードとして動作すると共に発振の起動時間を短くして発振に係る電流消費を抑えることができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の実施形態に係る発振回路の構成を示す図である。図１において、発振回路は、圧電振動子１２と帰還抵抗素子１３を並列形態で入出力間に接続すると共にＣＭＯＳ論理反転型回路で構成される増幅器１１と、発振起動前において増幅器１１の入出力レベルを固定化して発振を停止させておき、発振起動開始時において入出力レベルの固定化を解除し、発振起動開始の所定時間後に増幅器１１の出力端にパルス信号を供給するＣＭＯＳ論理回路で構成される制御回路１４と、を備える。
【００１５】
本発明の発振回路において、増幅器は、インバータ回路で構成され、インバータ回路の入力端に接続される第１のスイッチ素子と、帰還抵抗素子と直列接続され帰還抵抗素子と共に圧電振動子に並列接続される第２のスイッチ素子と、を備え、制御回路は、発振起動前において、第１のスイッチ素子によってインバータ回路の入力端をハイレベルまたはローレベルに固定化すると共に第２のスイッチ素子をオフ状態とし、発振起動開始時において、インバータ回路の入力端の固定化を解除すると共に第２のスイッチ素子をオン状態とするようにしてもよい。
【００１６】
本発明の発振回路において、増幅器は、２入力のＮＡＮＤ回路で構成され、ＮＡＮＤ回路の一方の入力端子に圧電振動子と帰還抵抗素子との一端を接続し、制御回路は、発振起動前において、ＮＡＮＤ回路の他方の入力端子をローレベルとし、発振起動開始時において、ＮＡＮＤ回路の他方の入力端子をハイレベルとするようにしてもよい。
【００１７】
本発明の発振回路において、増幅器は、２入力のＮＯＲ回路で構成され、ＮＯＲ回路の一方の入力端子に圧電振動子と帰還抵抗素子との一端を接続し、制御回路は、発振起動前において、ＮＯＲ回路の他方の入力端子をハイレベルとし、発振起動開始時において、ＮＯＲ回路の他方の入力端子をローレベルとするようにしてもよい。
【００１８】
本発明の発振回路において、増幅器は、クロックドインバータ回路で構成され、制御回路は、発振起動前において、クロックドインバータ回路がインバータ回路として機能しないようにクロックドインバータ回路のクロック端子のレベルを設定し、発振起動開始時において、クロックドインバータ回路がインバータ回路として機能するようにクロックドインバータ回路のクロック端子のレベルを設定するようにしてもよい。
【００１９】
本発明の発振回路において、増幅器は、第１および第２の第１導電型のトランジスタと、第２導電型のトランジスタとを備え、第１の第１導電型のトランジスタは、ソースを第１の電源に接続し、ドレインを第２の第１導電型のトランジスタのソースに接続し、ゲートを増幅器の制御端とし、第２の第１導電型のトランジスタは、ドレインを第２導電型のトランジスタのドレインに接続して増幅器の出力端とし、ゲートを増幅器の入力端とし、第２導電型のトランジスタは、ソースを第２の電源に接続し、ゲートを増幅器の入力端とし、制御回路は、発振起動前において、増幅器の制御端を第１の電源側の電位に設定し、発振起動開始時において、増幅器の制御端を第２の電源側の電位に設定するようにしてもよい。
【００２０】
本発明の携帯型電子機器において、上記の発振回路と、該発振回路に電源を供給する電池とを備えるようにしてもよい。
【００２１】
以上のような発振回路によれば、発振起動前において増幅器の入出力レベルを固定化して発振を停止したスタンバイモードとし、発振起動開始時において入出力レベルの固定化を解除し、発振起動開始の所定時間後に増幅器の出力端にパルス信号を供給して発振動作を加速することができる。したがって、発振回路における電流消費を抑えることができる。
【００２２】
以下、実施例に即し、回路図を参照して詳しく説明する。
【実施例１】
【００２３】
図２は、本発明の第１の実施例に係る発振回路の回路図である。図２において、発振回路は、ＣＭＯＳ構成のインバータ回路ＩＮＶ、水晶振動子Ｘｔａｌ、抵抗素子Ｒ１、容量素子Ｃ１、Ｃ２、ＮＭＯＳトランジスタＱ１、Ｑ３、ＰＭＯＳトランジスタＱ２、ＣＭＯＳ構成の制御回路１４ａを備える。
【００２４】
インバータ回路ＩＮＶは、増幅器として機能し、入力端に容量素子Ｃ１の一端、ＮＭＯＳトランジスタＱ１のドレイン、水晶振動子Ｘｔａｌの一端、抵抗素子Ｒ１の一端を接続する。また、出力端に容量素子Ｃ２の一端、ＮＭＯＳトランジスタＱ３のドレイン、水晶振動子Ｘｔａｌの他端、ＰＭＯＳトランジスタＱ２の一端を接続する。ＰＭＯＳトランジスタＱ２の他端と抵抗素子Ｒ１の他端とが接続される。容量素子Ｃ１の他端、ＮＭＯＳトランジスタＱ１のソース、容量素子Ｃ２の他端、ＮＭＯＳトランジスタＱ３のソースは、すべて接地される。
【００２５】
制御回路１４ａは、ＣＭＯＳ論理回路で構成され、端子Ｓ０、Ｓ１、Ｓ２を備え、端子Ｓ０に発振回路の起動信号を入力し、端子Ｓ１をＮＭＯＳトランジスタＱ１のゲートおよびＰＭＯＳトランジスタＱ２のゲートに接続し、端子Ｓ２をＮＭＯＳトランジスタＱ３のゲートに接続する。制御回路１４ａは、端子Ｓ０がＬレベルからＨレベルになった場合、即時に端子Ｓ１をＨレベルからＬレベルにし、所定時間後に一定期間、端子Ｓ２をＨレベルにする。端子Ｓ２から出力されるパルス信号の制御には、例えばワンショット回路が内蔵される。
【００２６】
次に、発振回路の動作について説明する。図３は、本発明の第１の実施例に係る発振回路の動作を表すタイミングチャートである。図３において、発振回路の起動信号が入力される時刻ｔ０以前は、スタンバイモードである。この状態で、端子Ｓ０のレベルは、Ｌレベルであり、端子Ｓ１のレベルは、Ｈレベルであり、端子Ｓ２のレベルは、Ｌレベルである。したがって、ＮＭＯＳトランジスタＱ１はオン状態にあり、ＰＭＯＳトランジスタＱ２はオフ状態にあり、ＮＭＯＳトランジスタＱ３はオフ状態にある。このため、インバータ回路ＩＮＶの入力電圧Ｖ１は、Ｌレベルで固定され、出力電圧Ｖ２は、Ｈレベルに固定される。ＰＭＯＳトランジスタＱ２はオフ状態にあるため、インバータ回路ＩＮＶの出力端（ＯＵＴ）から抵抗素子Ｒ１を介してオン状態のＮＭＯＳトランジスタＱ１に電流が流れることはない。スタンバイモードにおいて、インバータ回路ＩＮＶおよび制御回路１４ａがＣＭＯＳ構成である限り、電源電流はほとんど流れることはない。
【００２７】
時刻ｔ０において、発振回路の起動信号として、端子Ｓ０にＨレベルが入力されると、制御回路１４ａは、端子Ｓ１をＬレベルとする。したがって、ＮＭＯＳトランジスタＱ１はオフ状態となり、ＰＭＯＳトランジスタＱ２はオン状態となり、インバータ回路ＩＮＶの出力端（ＯＵＴ）から抵抗素子Ｒ１を介してインバータ回路ＩＮＶの入力端側に電流が流れて容量素子Ｃ１を充電する。このため、インバータ回路ＩＮＶの入力電圧Ｖ１は、ＬレベルからＨレベルに向かって徐々に上昇する。
【００２８】
時刻ｔ１において、入力電圧Ｖ１が電源と接地の中間電位付近に達すると、インバータ回路ＩＮＶは、反転増幅器として機能し、出力電圧Ｖ２は、中間電位に向かって下降する。
【００２９】
時刻ｔ０から所定時間後の時刻ｔ２において、制御回路１４ａは、端子Ｓ２をＨレベルとし時刻ｔ３まで持続する。ここで時刻ｔ２は、出力電圧Ｖ２が電源と接地のほぼ中間の電位になる時刻である。ＮＭＯＳトランジスタＱ３はオン状態となって、出力電圧Ｖ２は、Ｌレベルとなる。これに伴い、入力電圧Ｖ１は、抵抗素子Ｒ１を介してＬレベルに向かおうとするが、抵抗素子Ｒ１の抵抗値が高いためにすぐにはＬレベルにならず中間の電位に留まる。
【００３０】
トリガパルスの幅（ｔ３−ｔ２）に相当する時刻ｔ３に達したならば、制御回路１４ａは、端子Ｓ２をＬレベルに戻す。ＮＭＯＳトランジスタＱ３はオフ状態となって、入力電圧Ｖ１が中間の電位にあるために、出力電圧Ｖ２は、中間の電位に戻る。
【００３１】
このようなインバータ回路ＩＮＶの出力をＬレベルとするようなトリガパルスの印加によって、時刻ｔ４において、発振の開始が加速され、時刻ｔ５において、発振が定常状態となる。発振信号は、出力ＯＵＴから発振回路の外部に出力される。
【００３２】
なお、以上の説明では、時刻ｔ０以前においてインバータ回路ＩＮＶの入力電圧Ｖ１をオンであるＮＭＯＳトランジスタＱ１によってＬレベルに固定しているが、入力電圧Ｖ１を他の手段でＨレベルに固定するようにしてもよい。この場合は、出力電圧Ｖ２はＬレベルに固定され、時刻ｔ１において、中間電位に向かって上昇することとなる。
【００３３】
以上のようなインバータ回路ＩＮＶで構成される発振回路によれば、発振起動前においてインバータ回路ＩＮＶの入出力レベルを固定化して発振を停止して電流消費をほぼ０とする。さらに、発振起動開始の所定時間後にインバータ回路ＩＮＶの出力端にパルス信号（トリガパルス）を供給して発振動作を加速することができる。したがって、発振回路の起動が短くなり、発振の起動に係る電流消費を抑えることができる。
【実施例２】
【００３４】
図４は、本発明の第２の実施例に係る発振回路の回路図である。図４において、図２と同一の符号は同一物を表し、その説明を省略する。第２の実施例の発振回路は、図２に対し、ＮＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２を廃し、インバータ回路ＩＮＶの替わりに２入力のＮＡＮＤ回路ＮＡＮＤを備える。また、制御回路１４ｂは、端子Ｓ１Ｂを備え、図２の端子Ｓ１から出力する信号と逆相である信号を端子Ｓ１ＢからＮＡＮＤ回路ＮＡＮＤの一方の入力端に出力する。ＮＡＮＤ回路ＮＡＮＤの他方の入力端には、抵抗素子Ｒ１の一端、容量素子Ｃ１の一端、水晶振動子Ｘｔａｌの一端が接続される。また、ＮＡＮＤ回路ＮＡＮＤの出力端には、容量素子Ｃ２の一端、水晶振動子Ｘｔａｌの他端、抵抗素子Ｒ１の他端、ＮＭＯＳトランジスタＱ３のドレインが接続される。
【００３５】
次に、発振回路の動作について説明する。図５は、本発明の第２の実施例に係る発振回路の動作を表すタイミングチャートである。図５において、発振回路の起動信号が入力される時刻ｔ０以前は、スタンバイモードである。この状態で、端子Ｓ０、端子Ｓ１Ｂ、端子Ｓ２のレベルは、共にＬレベルである。したがって、ＮＭＯＳトランジスタＱ３はオフ状態にあり、ＮＡＮＤ回路ＮＡＮＤの出力ＯＵＴ（出力電圧Ｖ２）はＨレベルに固定される。したがって、ＮＡＮＤ回路ＮＡＮＤの他方の入力端（出力電圧Ｖ１）は、抵抗素子Ｒ１を介した電圧によってＨレベルに固定される。スタンバイモードにおいて、ＮＡＮＤ回路ＮＡＮＤおよび制御回路１４ｂがＣＭＯＳ構成である限り、電源電流は、ほとんど流れることはない。
【００３６】
時刻ｔ０において、発振回路の起動信号として、端子Ｓ０にＨレベルが入力されると、制御回路１４ｂは、端子Ｓ１ＢをＨレベルとする。したがって、ＮＡＮＤ回路ＮＡＮＤの出力ＯＵＴ（出力電圧Ｖ２）は、急速にＬレベルとなる。これに伴いＮＡＮＤ回路ＮＡＮＤの他方の入力端（出力電圧Ｖ１）は、抵抗素子Ｒ１を介して緩やかにＬレベルに向かう。
【００３７】
時刻ｔ１において、入力電圧Ｖ１が電源と接地の中間電位付近に達すると、ＮＡＮＤ回路ＮＡＮＤは、反転増幅器として機能し、出力電圧Ｖ２は、中間電位に向かって上昇する。
【００３８】
時刻ｔ０から所定時間後の時刻ｔ２において、制御回路１４ｂは、端子Ｓ２をＨレベルとし時刻ｔ３まで持続する。ここで時刻ｔ２は、出力電圧Ｖ２が電源と接地のほぼ中間の電位になる時刻である。ＮＭＯＳトランジスタＱ３はオン状態となって、出力電圧Ｖ２は、Ｌレベルとなる。これに伴い、入力電圧Ｖ１は、抵抗素子Ｒ１を介してＬレベルに向かおうとするが、抵抗素子Ｒ１の抵抗値が高いためにすぐにはＬレベルにならず中間の電位に留まる。
【００３９】
トリガパルスの幅（ｔ３−ｔ２）に相当する時刻ｔ３に達したならば、制御回路１４ｂは、端子Ｓ２をＬレベルに戻す。ＮＭＯＳトランジスタＱ３はオフ状態となって、入力電圧Ｖ１が中間の電位にあるために、出力電圧Ｖ２は、中間の電位に戻る。
【００４０】
このようなＮＡＮＤ回路ＮＡＮＤの出力をＬレベルとするようなトリガパルスの印加によって、時刻ｔ４において、発振の開始が加速され、時刻ｔ５において、発振が定常状態となる。
【００４１】
以上のようなインバータ回路ＩＮＶで構成される発振回路によれば、実施例１と同様にスタンバイモードで電流消費をほぼ０とする。さらに、発振回路の起動に係る電流消費を抑えることができる。
【実施例３】
【００４２】
図６は、本発明の第３の実施例に係る発振回路の回路図である。図６において、図２と同一の符号は同一物を表し、その説明を省略する。第３の実施例の発振回路は、図２に対し、ＮＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２を廃し、インバータ回路ＩＮＶの替わりに２入力のＮＯＲ回路ＮＯＲを備える。端子Ｓ１は、ＮＯＲ回路ＮＯＲの一方の入力端に接続される。ＮＯＲ回路ＮＯＲの他方の入力端には、抵抗素子Ｒ１の一端、容量素子Ｃ１の一端、水晶振動子Ｘｔａｌの一端が接続される。また、ＮＯＲ回路ＮＯＲの出力端には、容量素子Ｃ２の一端、水晶振動子Ｘｔａｌの他端、抵抗素子Ｒ１の他端、ＮＭＯＳトランジスタＱ３のドレインが接続される。
【００４３】
次に、発振回路の動作について説明する。第３の実施例に係る発振回路の動作を表すタイミングチャートは、時刻ｔ０以前のスタンバイモード以外において図３と同様である。時刻ｔ０以前のスタンバイモードにおいて、ＮＭＯＳトランジスタＱ３はオフ状態にあり、端子Ｓ１からＮＯＲ回路ＮＯＲの一方の入力端にＨレベルが与えられるために、ＮＯＲ回路ＮＯＲの出力ＯＵＴ（出力電圧Ｖ２）はＬレベルに固定される。したがって、ＮＯＲ回路ＮＯＲの他方の入力端（出力電圧Ｖ１）は、抵抗素子Ｒ１を介した電圧によってＬレベルに固定される。
【００４４】
時刻ｔ０において、発振回路の起動信号として、端子Ｓ０にＨレベルが入力されると、制御回路１４ａは、端子Ｓ１をＬレベルとする。したがって、ＮＯＲ回路ＮＯＲの出力ＯＵＴ（出力電圧Ｖ２）は、急速にＨレベルとなる。これに伴いＮＯＲ回路ＮＯＲの他方の入力端（出力電圧Ｖ１）は、抵抗素子Ｒ１を介して緩やかにＨレベルに向かう。
【００４５】
時刻ｔ１以降は、第１の実施例の発振回路と同様に動作する。
【実施例４】
【００４６】
図７は、本発明の第４の実施例に係る発振回路の回路図である。図７において、図２と同一の符号は同一物を表し、その説明を省略する。第４の実施例の発振回路は、図２に対し、ＮＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２を廃し、インバータ回路ＩＮＶの替わりにクロックドインバータ回路１５を備える。クロックドインバータ回路１５は、ＰＭＯＳトランジスタＱ４、Ｑ５、ＮＭＯＳトランジスタＱ６、Ｑ７を備える。ＰＭＯＳトランジスタＱ４は、ソースを電源Ｖｄｄに接続し、ドレインをＰＭＯＳトランジスタＱ５のソースに接続し、ゲートを端子Ｓ１に接続する。ＰＭＯＳトランジスタＱ５は、ドレインをＮＭＯＳトランジスタＱ６のドレインと共にクロックドインバータ回路１５の出力端（ＯＵＴ）とし、ゲートをＮＭＯＳトランジスタＱ６のゲートと共にクロックドインバータ回路１５の入力端とする。ＮＭＯＳトランジスタＱ６は、ソースをＮＭＯＳトランジスタＱ７のドレインと接続する。ＮＭＯＳトランジスタＱ７は、ソースを接地し、ゲートを端子Ｓ１Ｂに接続する。制御回路１４ｃは、それぞれ逆相となる信号を出力する端子Ｓ１、Ｓ１Ｂを備える。
【００４７】
次に、発振回路の動作について説明する。第４の実施例に係る発振回路の動作を表すタイミングチャートは、時刻ｔ２以降において図３と同様である。
【００４８】
時刻ｔ０以前のスタンバイモードにおいて、端子Ｓ１、Ｓ１Ｂは、それぞれＨレベル、Ｌレベルにある。したがって、ＰＭＯＳトランジスタＱ４、ＮＭＯＳトランジスタＱ７は、共にオフ状態にあり、クロックドインバータ回路１５は、非動作状態であって入出力端がフローティング状態にある。
【００４９】
時刻ｔ０において、発振回路の起動信号として、端子Ｓ０にＨレベルが入力されると、制御回路１４ｃは、端子Ｓ１、Ｓ１ＢをそれぞれＬレベル、Ｈレベルとする。したがって、ＰＭＯＳトランジスタＱ４、ＮＭＯＳトランジスタＱ７は、共にオンし、クロックドインバータ回路１５は、反転増幅器として動作状態となって入出力端が電源と接地の中間電位になる（時刻ｔ１）。
【００５０】
時刻ｔ２以降は、第１の実施例の発振回路と同様に動作する。
【実施例５】
【００５１】
図８は、本発明の第５の実施例に係る発振回路の回路図である。図８において、図７と同一の符号は同一物を表し、その説明を省略する。第５の実施例の発振回路は、図７に対し、ＰＭＯＳトランジスタＱ４を廃して短絡すると共に、端子Ｓ１を廃する。
【００５２】
次に、発振回路の動作について説明する。第５の実施例に係る発振回路の動作を表すタイミングチャートは、時刻ｔ２以降において図３と同様である。
【００５３】
時刻ｔ０以前のスタンバイモードにおいて、端子Ｓ１Ｂは、Ｌレベルにある。したがって、ＮＭＯＳトランジスタＱ７は、オフ状態にあり、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６で構成されるインバータ回路は、非動作状態であって入出力端がフローティング状態にある。
【００５４】
時刻ｔ０において、発振回路の起動信号として、端子Ｓ０にＨレベルが入力されると、制御回路１４ｂは、端子Ｓ１ＢをＨレベルとする。したがって、ＮＭＯＳトランジスタＱ７は、オンし、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６で構成されるインバータ回路は、反転増幅器として動作状態となって入出力端が電源と接地の中間電位になる（時刻ｔ１）。
【００５５】
時刻ｔ２以降は、第１の実施例の発振回路と同様に動作する。
【実施例６】
【００５６】
図９は、本発明の第６の実施例に係る発振回路の回路図である。図９において、図７と同一の符号は同一物を表し、その説明を省略する。第６の実施例の発振回路は、図７に対し、ＮＭＯＳトランジスタＱ７を廃して短絡すると共に、端子Ｓ１Ｂを廃する。
【００５７】
次に、発振回路の動作について説明する。第６の実施例に係る発振回路の動作を表すタイミングチャートは、時刻ｔ２以降において図３と同様である。
【００５８】
時刻ｔ０以前のスタンバイモードにおいて、端子Ｓ１は、Ｈレベルにある。したがって、ＰＭＯＳトランジスタＱ４は、オフ状態にあり、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６で構成されるインバータ回路は、非動作状態であって入出力端がフローティング状態にある。
【００５９】
時刻ｔ０において、発振回路の起動信号として、端子Ｓ０にＨレベルが入力されると、制御回路１４ａは、端子Ｓ１をＬレベルとする。したがって、ＰＭＯＳトランジスタＱ４は、オンし、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６で構成されるインバータ回路は、反転増幅器として動作状態となって入出力端が電源と接地の中間電位になる（時刻ｔ１）。
【００６０】
時刻ｔ１以降は、第１の実施例の発振回路と同様に動作する。
【００６１】
以上の各実施例において、ＮＭＯＳトランジスタＱ３をオンすることで、増幅器の出力端にＬレベルとなるトリガパルスを供給するように説明した。しかし、これに限定されることなく、増幅器の出力端にＨレベルとなるトリガパルスを供給するような手段を代わりに設け、発振起動を加速するようにしてもよい。
【００６２】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係る発振回路の構成を示す図である。
【図２】本発明の第１の実施例に係る発振回路の回路図である。
【図３】本発明の第１の実施例に係る発振回路の動作を表すタイミングチャートである。
【図４】本発明の第２の実施例に係る発振回路の回路図である。
【図５】本発明の第２の実施例に係る発振回路の動作を表すタイミングチャートである。
【図６】本発明の第３の実施例に係る発振回路の回路図である。
【図７】本発明の第４の実施例に係る発振回路の回路図である。
【図８】本発明の第５の実施例に係る発振回路の回路図である。
【図９】本発明の第６の実施例に係る発振回路の回路図である。
【符号の説明】
【００６４】
１１  増幅器
１２  圧電振動子
１３  帰還抵抗素子
１４、１４ａ、１４ｂ、１４ｃ  制御回路
１５  クロックドインバータ回路
Ｃ１、Ｃ２  容量素子
ＩＮＶ  インバータ回路
ＮＡＮＤ  ＮＡＮＤ回路
ＮＯＲ  ＮＯＲ回路
Ｑ１、Ｑ３、Ｑ６、Ｑ７  ＮＭＯＳトランジスタ
Ｑ２、Ｑ４、Ｑ５  ＰＭＯＳトランジスタ
Ｒ１  抵抗素子
Ｘｔａｌ  水晶振動子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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