(57)【要約】【課題】電子デバイス及びその製造において、直接的に最適なアライメント位置を検出する。【解決手段】  電子デバイス１００は、第１基板Ｗｆ１と、第１基板Ｗｆ１を搭載し且つ少なくとも一つの所定領域において第１基板Ｗｆ１と電気的に接続された第２基板Ｗｆ２とを備え、所定領域は、第１基板Ｗｆ１を貫通する少なくとも２つの貫通ビア１１０と、第２基板Ｗｆ２に設けられた配線２１３とを有し、少なくとも２つの貫通ビア１１０は、配線２１３を介して電気的に接続された少なくとも一つの接続対を有している。【選択図】図１
2010087273.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する少なくとも２つの貫通ビアと、
前記第２基板に設けられた配線とを有し、
前記少なくとも２つの貫通ビアは、前記配線を介して電気的に接続された少なくとも一つの接続対を有していることを特徴とする電子デバイス。
【請求項２】
請求項１において、
前記第１基板の最上層に、少なくとも２つの導電部が形成されており、
前記少なくとも２つの貫通ビアのそれぞれは、前記少なくとも２つの導電部のそれぞれに対して別々に電気的に接続されていることを特徴とする電子デバイス。
【請求項３】
請求項１又は２において、
前記少なくとも２つ貫通ビアは、前記所定領域内の外周部に形成されていることを特徴とする電子デバイス。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記接続対は、複数存在することを特徴とする電子デバイス。
【請求項５】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する第１貫通ビアと、
前記第２基板を貫通する第２貫通ビアとを有し、
前記第１貫通ビアと前記第２貫通ビアとは、電気的に接続された少なくとも一つの接続対を有していることを特徴とする電子デバイス。
【請求項６】
請求項５において、
前記第１基板の最上層に第１導電部を有し、
前記第２基板の最上層に第２導電部を有し、
前記第１導電部、前記第１貫通ビア、前記第２導電部及び前記第２貫通ビアは、電気的に接続されていることを特徴とする電子デバイス。
【請求項７】
請求項５又は６において、
前記第１貫通ビア及び前記第２貫通ビアは、前記所定領域内の外周部に形成されていることを特徴とする電子デバイス。
【請求項８】
請求項５〜７のいずれか一つにおいて、
前記接続対は、複数存在していることを特徴とする電子デバイス。
【請求項９】
第１基板と、前記第１基板を搭載し且つ少なくとも一つの所定領域において前記第１基板と電気的に接続された第２基板とを備え、
前記所定領域は、
前記第１基板を貫通する第１貫通ビアと、
前記第２基板の半導体基板に形成された素子分離領域と、
前記第２基板の半導体基板に接続するように形成されたプラグを有し、
前記素子分離領域は、前記プラグの下端部の位置を囲むように形成されており、
前記第１の貫通ビアと前記プラグとは、電気的に接続された少なくとも一つの接続対を有していることを特徴とする電子デバイス。
【請求項１０】
請求項９において、
前記第１基板の最上層に第１導電部を有し、
前記第２基板の最上層に第２導電部を有し、
前記第１導電部、前記第１貫通ビア、前記第２導電部及び前記プラグは、電気的に接続されていることを特徴とする電子デバイス。
【請求項１１】
請求項９又は１０において、
前記第１貫通ビア及び前記プラグは、前記所定領域内の外周部に形成されていることを特徴とする電子デバイス。
【請求項１２】
請求項９〜１１のいずれか一つにおいて、
前記接続対は、複数存在していることを特徴とする電子デバイス。
【請求項１３】
第１基板に少なくとも２つの貫通ビアを形成する工程（ａ）と、
第２基板に配線を形成する工程（ｂ）と、
前記工程（ａ）及び前記工程（ｂ）の後に、前記第１基板と前記第２基板とを貼り合わせる工程（ｃ）を有し、
前記少なくとも２つの貫通ビアは、前記配線を介して電気的に接続された少なくとも一つの接続対を有することを特徴とする電子デバイスの製造方法。
【請求項１４】
請求項１３において、
前記工程（ｃ）において、前記少なくとも２つ貫通ビアに前記配線を介して電流を流し、その電流値を観測しながら貼り合せることを特徴とする電子デバイスの製造方法。
【請求項１５】
第１基板に第１貫通ビアを形成する工程（ａ）と、
第２基板に第２貫通ビアを形成する工程（ｂ）と、
前記工程（ａ）及び前記工程（ｂ）の後に、前記第１基板と前記第２基板とを貼り合わせる工程（ｃ）を有し、
前記第１貫通ビアと前記第２貫通ビアとは、電気的に接続された少なくとも一つの接続対を有することを特徴とする電子デバイスの製造方法。
【請求項１６】
請求項１５において、
前記工程（ｃ）において、前記第１貫通ビアと前記第２貫通ビアとに電流を流し、その電流値を観測しながら貼り合わせることを特徴とする請求項１５に記載の電子デバイスの製造方法。
【請求項１７】
第１基板に第１貫通ビアを形成する工程（ａ）と、
第２基板の半導体基板に素子分離領域を形成する工程（ｂ）と、
前記第２基板の前記半導体基板に接続するようにプラグを形成する工程（ｃ）と、
前記工程（ａ）及び前記工程（ｂ）の後に、前記第１基板と前記第２基板とを貼り合わせる工程（ｄ）を有し、
前記素子分離領域は、前記プラグの下端部の位置を囲むように形成し、
前記第１の貫通ビアと前記プラグとは、電気的に接続された少なくとも一つの接続対を有することを特徴とする電子デバイスの製造方法。
【請求項１８】
請求項１７において、
前記工程（ｄ）において、前記第１貫通ビアと前記プラグとに電流を流し、その電流値を観測しながら貼り合わせることを特徴とする請求項１５に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等の電子デバイス及びその製造方法に関し、特に、半導体装置等を複数重ねることにより構成される３次元電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、高機能化が要求されると共に、小型化、薄型化も要求されてきている。このような要求を満たすために、半導体の実装密度を高めた、３次元半導体装置が提案されている。３次元半導体装置は、複数の半導体チップや素子を積層して接続することにより、高密度実装を実現する技術である。
【０００３】
ここで、半導体チップを複数積層していく場合、一般に次のようなアライメント手法がとられている。つまり、下になる半導体チップに形成された端子（貫通電極）等の位置を光学的に認識することにより位置決めを行う。続いて、積層する（つまり、上になる）半導体チップについても同様に位置を認識して位置決めを行い、２つの半導体チップを接合する。
【０００４】
しかしながら、この手法の場合、接合する際に発生する位置ずれを認識することはできない。そのため、実際にずれて接合してしまうと、２つの半導体チップ間の電気接続ができない。このように、歩留まりの低下を招く短所を有している。
【０００５】
そこで、特許文献１に示すようなアライメント手法が提案されている。以下、図１３を参照しながら、半導体チップの接合における位置ずれを低減したアライメント手法について説明する。
【０００６】
特許文献１の手法によると、図１３に示すように、基板１における半導体チップの実装領域に貫通電極１０ａを形成すると共に、基板１における半導体チップの非実装領域に、貫通電極１０ａと同一の構造であるアライメントマーク２０ａを形成する。
【０００７】
続いて、積層する（上になる）半導体チップ３０には、基板１における貫通電極１０ａに対応する位置に貫通電極１５を形成する。このようにすると、基板１に積層する各半導体チップの位置合わせの際に、同一の基準（アライメントマーク２０ａ）を用いて行うことができ、正確に位置制御することができる。
【特許文献１】特開２００５−１７５２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、この手法により位置精度は向上すると思われるが、この手法も間接的なアライメント手法である。そのため、実際に最適なアライメント位置が取れているかどうかは分からない。
【０００９】
今後、更なる半導体集積回路の高集積化、高機能化が要求されるにつれて、小型化、薄型化についても一層要求されることが予想される。そのため、３次元半導体装置に用いる複数の半導体チップや素子に関しても更に微細化・高密度化を実現する必要があり、貫通電極も小さくなると想定される。従来の手法及び特許文献１に示す手法は、いずれも間接的なアライメント手法であり、微細化に対して限界がある。
【００１０】
また、特許文献１の手法は、基板にアライメントマークを形成し、それに合わせてチップを配置するものであるため、ウェハ上にチップを積層する場合は対応できるが、ウェハとウェハ、チップとチップの積層には対応できない。
【００１１】
以上に鑑み、本発明は、３次元半導体装置及びその製造方法において、アラインメント位置を直接検出することにより位置精度を向上すること、及び、ウェハとウェハ、チップとチップの積層についても適用可能とすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る第１の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する少なくとも１対の貫通ビアと、第２基板に設けられた配線とを有し、少なくとも１対の貫通ビアは、配線を介して電気的に接続された少なくとも一つの接続対を有している。
【００１３】
本発明の第１の電子デバイスは、後に説明する通り、第１基板と第２基板との位置合わせを直接計測して積層されているため、従来よりも正確で且つ信頼性の高い電子デバイスとなっている。
【００１４】
尚、第１の電子デバイスのより具体的な形態として、第１基板の最上層に、少なくとも２つの導電部が形成されており、少なくとも２つの貫通ビアのそれぞれは、少なくとも２つの導電部のそれぞれに対して別々に電気的に接続されていても良い。
【００１５】
また、第１の電子デバイスの更に具体的な形態として、少なくとも２つの貫通ビアは、前記所定領域内の外周部に形成されていても良い。
【００１６】
また、接続対は、複数存在しても良い。このような形態とすることで、より正確で且つ信頼性の高い電子デバイスとなる。
【００１７】
また、本発明の第２の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する第１貫通ビアと、第２基板を貫通する第２貫通ビアとを有し、第１貫通ビアと第２貫通ビアとは、電気的に接続された少なくとも一つの接続対を有している。
【００１８】
本発明の第２の電子デバイスは、後に説明する通り、第１基板と第２基板との位置合わせを直接計測して積層されているため、従来よりも正確で且つ信頼性の高い電子デバイスとなっている。
【００１９】
尚、さらに第２の電子デバイスのより具体的な形態として、第１基板の最上層に第１導電部を有し、第２基板の最上層に第２導電部を有し、第１導電部、第１貫通ビア、第２導電部及び第２貫通ビアは、電気的に接続されていても良い。
【００２０】
また、第２の電子デバイスの更に具体的な形態として、第１貫通ビア及び第２貫通ビアは、所定領域内の外周部に形成されていても良い。
【００２１】
また、接続対は、複数存在していても良い。このような形態とすることで、より正確で且つ信頼性の高い電子デバイスとなる。
【００２２】
また、本発明の第３の電子デバイスは、第１基板と、第１基板を搭載し且つ少なくとも一つの所定領域において第１基板と電気的に接続された第２基板とを備え、所定領域は、第１基板を貫通する第１貫通ビアと、第２基板の半導体基板に形成された素子分離領域と、第２基板の半導体基板に接続するように形成されたプラグを有し、素子分離領域は、プラグの下端部の位置を囲むように形成されており、第１の貫通ビアとプラグとは、電気的に接続された少なくとも一つの接続対を有している。
【００２３】
本発明の第３の電子デバイスは、後に説明する通り、第１基板と第２基板との位置合わせを直接計測して積層されているため、従来よりも正確で且つ信頼性の高い電子デバイスとなっている。
【００２４】
尚、第３の電子デバイスのより具体的な形態として、第１基板の最上層に第１導電部を有し、第２基板の最上層に第２導電部を有し、第１導電部、第１貫通ビア、第２導電部及びプラグは、電気的に接続されていても良い。
【００２５】
また、第３の電子デバイスの更に具体的な形態として、第１貫通ビア及びプラグは、所定領域内の外周部に形成されていてもよい。
【００２６】
また、接続対は、複数していても良い。このような形態とすることで、より正確で且つ信頼性の高い電子デバイスとなる。
【００２７】
前記の目的を達成するため、本発明に係る第１の電子デバイスの製造方法は、第１基板に少なくとも１対の貫通ビアを形成する工程（ａ）と、第２基板に配線を形成する工程（ｂ）と、工程（ａ）及び工程（ｂ）の後に、第１基板と第２基板とを貼り合わせる工程（ｃ）を有し、少なくとも１対の貫通ビアは、配線を介して電気的に接続された少なくとも一つの接続対を有する。
【００２８】
第１の電子デバイスの製造方法によると、位置合わせを直接計測しながら第１基板を第２基板に搭載することができ、従来よりも正確で且つ確実に位置合わせされた電子デバイスを製造することができる。このため、電子デバイス製造の歩留りも向上する。更に、第１基板及び第２基板がいずれもチップである場合、いずれもウェハである場合、チップとウェハである場合等、様々な場合に適用することができる。
【００２９】
つまり、工程（ｃ）において、少なくとも２つ貫通ビアに配線を介して電流を流し、その電流値を観測することによって、第１基板と第２基板との相対的な位置の変位を観測する。これより、第１基板と第２基板との位置合わせを直接観測することができ、間接的な方法よりも位置ずれを抑制して搭載を行なうことができる。
【００３０】
また、本発明に係る第２の電子デバイスの製造方法は、第１基板に第１貫通ビアを形成する工程（ａ）と、第２基板に第２貫通ビアを形成する工程（ｂ）と、工程（ａ）及び工程（ｂ）の後に、第１基板と第２基板とを貼り合わせる工程（ｃ）を有し、第１貫通ビアと第２貫通ビアとは、電気的に接続された少なくとも一つの接続対を有する。
【００３１】
尚、工程（ｃ）において、第１貫通ビアと第２貫通ビアとに電流を流し、その電流値を観測しながら貼り合わせることが好ましい。
【００３２】
また、本発明に係る第３の電子デバイスの製造方法は、第１基板に第１貫通ビアを形成する工程（ａ）と、第２基板の半導体基板に素子分離領域を形成する工程（ｂ）と、第２基板の半導体基板に接続するようにプラグを形成する工程（ｃ）と、工程（ａ）及び工程（ｂ）の後に、第１基板と第２基板とを貼り合わせる工程（ｄ）を有し、素子分離領域は、プラグの下端部の位置を囲むように形成し、第１の貫通ビアとプラグとは、電気的に接続された少なくとも一つの接続対を有する。
【００３３】
尚、工程（ｃ）において、第１の貫通ビアとプラグに電流を流し、その電流値を観測しながら貼り合わせることが好ましい。
【００３４】
第２の電子デバイスの製造方法及び第３の電子デバイスの製造方法においても、位置合わせが正確になり製造歩留りが向上する等の第１の電子デバイスの製造方法と同様の効果が実現する。
【発明の効果】
【００３５】
本発明に係る電子デバイス及びその製造方法によると、最も位置ずれが小さくなる最適な箇所を直接的に観測しながら接合することができるため、電子デバイスの製造歩留まりを向上することができる。また、ウェハとウェハ、チップとチップ等、多様な素子の接合に対応することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。但し、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。また、第１の実施形態において、ウェハ−ウェハの接合を主に記載しているが、ウェハ−チップの接合及びチップ−チップの接合においても同様の説明が成り立ち、同様の効果を得ることが出来る。
【００３７】
図１に、本実施形態の電子デバイス１００の要部の模式的な断面図を示す。電子デバイス１００は、第１のウェハＷｆ１と、第１のウェハＷｆ１を搭載する第２のウェハＷｆ２とを有する。これらは第１のウェハＷｆ１を上側、第２のウェハＷｆ２を下側として積層されており、接着剤３０１によって互いに貼り付けられている。また、所定領域において、第１のウェハＷｆ１と第２のウェハＷｆ２とが電気的に接続されている。より具体的には、第１のウェハＷｆ１の半導体基板１０１を前記所定領域において貫通する貫通ビア１１０が設けられており、該貫通ビア１１０を介して第１のウェハＷｆ１と第２のウェハＷｆ２とが電気的に接続されている。
【００３８】
尚、実施形態中の各図において、ウェハのうちの一つのチップ領域が示されているものと考える。このチップ領域を、所定領域と考えることが可能である。チップ領域とは、ウェハを分割することにより個々のチップとなる領域であり、各チップ領域において、半導体基板１０１には複数のＭＯＳ素子等が形成されている。
【００３９】
次に、電子デバイス１００の下側に位置する第２のウェハＷｆ２における配線２１３の平面配置について説明する。図２（ａ）〜（ｄ）と、図３（ａ）〜（ｅ）とは、第２のウェハＷｆ２について説明する図である。
【００４０】
図２（ａ）に、図１の領域Ｉにおける、II-II'線による断面として、１対（２つ）の配線１２２の平面形状の一例を示している。ここで、図１における領域Ｉとは、一つのチップ領域における外周部近傍の領域を指している。図２（ａ）には、一つのチップ領域４０１における１対の配線１２２の平面形状について示されている。ここで、II-II'線と平行な線で図１の領域Ｉを切ったときの配線１１９、１１６、１１３、２２２、２１９、２１６は、配線１２２と同様の平面形状となる（不図示）。ただし、このような配置に限定されることはない。ここで、１対の配線１１３、２２２は、チップ領域４０１の外周部近傍にあることが望ましい。さらに、１対の配線１１３、２２２は、それぞれ、チップ領域４０１の中心を軸として、対極に位置していることが望ましい。ここで、１対の配線１１３、２２２は、ウェハの貫通電極と繋がる配線に相当している。
【００４１】
図２（ｂ）に、図１の領域Ｉにおける、III-III'線による断面として、配線２１３の平面形状の一例を示している。ここで、図１における領域Ｉとは、一つのチップ領域における外周部近傍を指している。また、配線２１３は、チップ領域４０１の外周部近傍にあることが望ましい。
【００４２】
図１、図２（ａ）及び図２（ｂ）から分かるように、１対の配線１２２は、ビア１２１、１１８、１１５、２２１、２１８、２１５、配線１１９、１１６、１１３、２２２、２１９、２１６、貫通ビア１１０、配線２１３を通して電気的に接続している。
【００４３】
このことにより、後で詳しく説明するように、アライメントが容易になるという効果がある。
【００４４】
また、図２（ｃ）及び（ｄ）に、図２（ａ）及び（ｂ）の変形例をそれぞれ示した。
【００４５】
図２（ｃ）は、図１の領域Ｉにおける、II-II'線による断面として、１対の配線１２２ａと１対の配線１２２ｂの平面形状の一例を示している。ここで、図１における領域Ｉとは、一つのチップ領域における外周部近傍を指している。また、II-II'線と平行な線で図１の領域Ｉを切ったときの１対の配線１１９ａ及び１１９ｂ、１１６ａ及び１１６ｂ、１１３ａ及び１１３ｂ、２２２ａ及び２２２ｂ、２１９ａ及び２１９ｂ、２１６ａ及び２１６ｂは、配線１２２ａ及び１２２ｂと同様の平面形状となる（不図示）。ただし、このような配置に限定されることはない。
【００４６】
ここで、１対の配線１１３ａ及び１１３ｂ、２２２ａ及び２２２ｂは、それぞれチップ領域４０１の外周部近傍にあることが望ましい。更に、１対の配線１１３ａ及び１１３ｂ、２２２ａ及び２２２ｂは、それぞれ、チップ領域４０１の中心を軸として、対極に位置していることが望ましい。また、１対の配線１１３ａ及び１１３ｂ、２２２ａ及び２２２ｂは、ウェハの貫通電極と繋がる配線に相当している。
【００４７】
図２（ｄ）は、図１の領域Ｉにおける、III-III'線による断面として、配線２１３ａと配線２１３ｂとに関する平面形状の一例を示している。ここで、図１における領域Ｉとは、一つのチップ領域における外周部近傍を指している。また、配線２１３ａ、配線２１３ｂは、チップ領域４０１の外周部近傍にあることが望ましい。
【００４８】
図１、図２（ｃ）及び図２（ｄ）から分かるように、１対の配線１２２ａは、ビア１２１、１１８、１１５、２２１、２１８、２１５、配線１１９、１１６、１１３、２２２、２１９、２１６、貫通ビア１１０、配線２１３ａを通して電気的に接続している。このことは、１対の配線１２２ｂについても同様に言える。
【００４９】
以上のように、配線の対は複数あってもよい。複数あるほうが、アライメント精度が向上するという効果がある。
【００５０】
また、図３（ａ）及び（ｂ）にも、図２（ａ）及び（ｂ）の変形例をそれぞれ示した。
【００５１】
図３（ａ）は、図１の領域Ｉにおける、II-II'線による断面として、３つ配線１２２の平面形状の一例を示している。ここで、図１における領域Ｉとは、一つのチップ領域における外周部近傍を指している。ここで、II-II'線と平行な線で図１の領域Ｉを切ったときの各３つの配線１１９、１１６、１１３、２２２、２１９、２１６は同様の平面形状となる（不図示）。ただし、このような配置に限定されることはない。
【００５２】
ここで、３つの配線１１３、２２２はそれぞれチップ領域４０１の外周部近傍にあることが望ましい。また、配線１１３、２２２は、チップ領域４０１の外周部近傍にあることが望ましい。ここで、３つの配線１１３、２２２は、ウェハの貫通電極と繋がる配線に相当している。
【００５３】
図３（ｂ）は、図１の領域Ｉにおける、III-III'線による断面として、配線２１３の平面形状の一例を示している。ここで、図１における領域Ｉとは、一つのチップ領域における外周部近傍を指している。ここで、配線２１３は、チップ領域４０１の外周部近傍にあることが望ましい。
【００５４】
図１、図３（ａ）及び図３（ｂ）から分かるように、３つの配線１２２の内の２つの配線は、それぞれ、ビア１２１、１１８、１１５、２２１、２１８、２１５、配線１１９、１１６、１１３、２２２、２１９、２１６、貫通ビア１１０、配線２１３を通して電気的に接続している。
【００５５】
以上のように、配線２１３に接続する貫通ビアの数は複数あってもよい。複数あるほうが、アライメント精度が向上するという効果がある。また、対を構成しない貫通ビアが形成されていることに問題はない。
【００５６】
また、図３（ｃ）〜図３（ｅ）に、図１の領域Ｉにおける第２のウェハＷｆ２の変形例を示した。図１、図２（ａ）〜（ｄ）及び図３（ａ）、（ｂ）では、配線２１３を通して、１対の配線１２２を互いに電気的に接続したが、図３（ｃ）に示すように、配線２１６を通して、配線１２２を電気的に接続してもよい。また、図３（ｄ）に示すように、配線２１９を通して、１対の配線１２２同士を電気的に接続してもよい。また、図３（ｅ）に示すように、配線２２２を通して、１対の配線１２２を電気的に接続してもよい。
【００５７】
図３（ｃ）〜図３（ｅ）に示すように、出来る限り上層の配線を使用して対となる配線１２２を互いに電気的に接続することで、下層のスペースを有効利用できるため、設計の幅が広がるという効果がある。
【００５８】
尚、以上のような各変形例については、適宜互いに組み合わせることも可能である。
【００５９】
以下に、第１のウェハＷｆ１及び第２のウェハＷｆ２のより詳しい構造及び形成方法について説明する。
【００６０】
図４（ａ）及び（ｂ）と図５（ａ）及び（ｂ）とは、電子デバイス１００において上側に位置する第１のウェハＷｆ１の構造及び形成方法を説明するための模式的な断面図である。
【００６１】
第１のウェハＷｆ１を形成するため、始めに、図４（ａ）の工程を行なう。ここでは、例えば略円形の平面形状を有する薄板である半導体基板１０１を用意する。半導体基板１０１は、例えばｎ型又はｐ型のシリコン単結晶からなる基板である。
【００６２】
半導体基板１０１に対し、素子分離１０２を形成する。これは、リソグラフィ法とドライエッチング法により半導体基板１０１上面に溝を形成し、該溝に例えばＣＶＤ（Chemical Vapor Deposition ）法によりシリコン酸化膜（ＳｉＯ２  ）を埋め込むことにより形成する。
【００６３】
次に、半導体基板１０１における素子分離１０２に囲まれた活性領域内に、例えばＭＯＳ（Metal Oxide Semiconductor ）素子を形成する。ソース及びドレイン用の半導体領域１０３、ゲート電極１０４等を有している。
【００６４】
ここで、半導体領域１０３は、半導体基板１０１に対し、所定の不純物（ｎチャネル形であれば例えばリン（Ｐ）又はヒ素、ｐチャネル形であれば例えばホウ素（Ｂ））を添加することにより形成する。また、ゲート電極１０４は、半導体基板１０１上に例えばシリコン酸化膜（ＳｉＯ２  ）からなるゲート絶縁膜を介し、ポリシリコンからなる電極として形成する。
【００６５】
次に、半導体基板１０１上を覆うように、例えばシリコン酸化膜等の絶縁膜１０５を堆積する。その後、ゲート電極１０４上に堆積された余分なシリコン酸化膜を、ＣＭＰ（Chemical Mechanical Polishing ）より除去し、平坦化する。続いて、絶縁膜１０５に埋め込むように、半導体領域１０３及びゲート電極１０４に接続すると共に、後の工程にて形成する配線と電気的に接続するプラグ１０６を形成する（但し、図ではゲート電極１０４に接続するプラグは図示していない）。該プラグ１０６は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属により形成する。
【００６６】
次に、図４（ｂ）の工程を行なう。まず、プラグ１０６上及び絶縁膜１０５上を覆うように、全面に亘ってライナー膜を堆積する（図示せず）。これは、例えば、ＣＶＤ法による膜厚３０ｎｍ程度のシリコン窒化膜（ＳｉＮ）として形成する。また、シリコン窒化膜に代えて、シリコン酸化膜を用いても良い。
【００６７】
その後、リソグラフィ法とドライエッチング法とを用い、貫通ビア孔を形成する。これは、ライナー膜及び絶縁膜１０５を貫通し、更に、半導体基板１０１を例えば７分の１〜８分の１程度まで彫り込む深さに形成する。半導体基板１０１の厚さが７５０μｍであったとすると、これに対して１００μｍの深さとなる。
【００６８】
次に、スパッタ法及びめっき法を用い、貫通ビア孔を埋め込み且つライナー膜上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜と、銅（Ｃｕ）膜とを順次堆積する。その後、ＣＭＰ法を用い、ライナー膜上にまではみ出た部分の前記バリア膜及び銅膜を除去することにより、貫通ビア孔内を埋め込むように、貫通ビア１１０を形成する。
【００６９】
尚、ここではバリア膜としてＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、ＴａＮ膜のいずれか一方のみからなるバリア膜としても良い。また、貫通ビア孔を埋め込む導電膜の材料として銅を用いたが、この他に、銀（Ａｇ）、アルミニウム（Ａｌ）又はこれら合金等を用いることもできる。
【００７０】
また、貫通ビア孔の側壁には、バリア膜を形成するよりも前に、絶縁性膜を形成しておくことが好ましい。又は、前記絶縁性膜を形成する代わりに、貫通ビア１１０の周囲を絶縁物質によって囲むようにしても良い。
【００７１】
次に、配線１１３を形成する。このためには、まず、貫通ビア１１０上及びライナー膜上を覆うように、例えば、ＣＶＤ法による膜厚２００ｎｍのシリコン酸化膜からなる絶縁膜１０７を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１０７及びライナー膜を共に貫通するように、互いに間隔をおいて複数の配線溝を形成する。
【００７２】
次に、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜１０７を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００７３】
その後、ＣＭＰ法を用い、絶縁膜１０７上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線１１３を形成する。
【００７４】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００７５】
次に、図５（ａ）の工程を行なう。ここでは、複数積層される絶縁膜１１４、１１７及び１２０と、その中に埋め込まれる配線構造（ビア１１５、１１８及び１２１と、配線１１６、１１９及び１２２）とを形成する。
【００７６】
まず、配線１１３上を含む絶縁膜１０７上を覆うように、例えば、ＣＶＤ法による膜厚４００ｎｍのシリコン酸化膜からなる絶縁膜１１４を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜１１４に、複数のビア孔と、該複数のビア孔上接続する配線溝とを形成する。
【００７７】
次に、スパッタ法及びめっき法により、前記ビア孔及び配線溝を埋め込み且つ絶縁膜１１４を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００７８】
その後、ＣＭＰ法を用い、絶縁膜１１４上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、ビア孔及び配線溝をバリア膜及び銅膜が埋め込んだ構造を有するビア１１５及び配線１１６を形成する。尚、ビア孔の位置を必要に合わせて設定することにより、配線１１３の所望の箇所に接続するビア１１５を形成することができる。
【００７９】
更に、同様の工程を繰り返すことにより、絶縁膜１１４上に形成される絶縁膜１１７とそこに埋め込まれるビア１１８及び配線１１９、絶縁膜１１７上に形成される絶縁膜１２０とそこに埋め込まれるビア１２１及び配線１２２を形成し、多層配線構造を形成する。ここでは配線総数が４層であるが、これは一例であり、特に限定されることはない。
【００８０】
尚、本実施形態においては、各絶縁膜１１４、１１７及び１２０について、シリコン酸化膜の単層構造とした。しかし、この他に、他の材料からなる単層構造でも良いし、シリコン酸化膜／シリコン窒化膜等の積層膜を用いても良い。また、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。更に、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００８１】
次に、図５（ｂ））の工程を行なう。ここでは、半導体基板１０１に対して裏面から薄型化処理を施し、半導体基板１０１の裏面側に、貫通ビア１１０の下端部分を貫通ビア底１２３として露出させる。
【００８２】
薄型化処理としては、例えば、まず所望の厚さになるまで半導体基板１０１の裏面を研削し、その後、ＣＭＰ法のような機械的な要素と化学的な要素を併せ持つ研磨処理を施す。この時点では、貫通ビア底１２３は露出させないようにする。その後、ウェットエッチング法により半導体基板１０１の裏面をエッチングし、貫通ビア底１２３を露出させる。      
【００８３】
薄型化処理の他の例としては、研削を行なうこと無くＣＭＰ法及びウェットエッチング法を用いても良い。更には、ＣＭＰ法のみ、又はウェットエッチング法のみによって薄型化処理を行なっても良い。
【００８４】
以上のようにして、電子デバイス１００の上側に位置する第１のウェハＷｆ１が形成される。
【００８５】
次に、図６（ａ）及び（ｂ）と図７とは、電子デバイス１００において下側に位置する第２のウェハＷｆ２の構造及び形成方法を説明するための模式的な断面図である。
【００８６】
まず、図６（ａ）に示す構造を形成する。これは、第１のウェハＷｆ１について図５（ａ）に示す構造と同様であり、符号のみが異なっている。つまり、半導体基板２０１上に素子分離２０２によって活性領域が区画され、該活性領域に、半導体領域２０３、ゲート絶縁膜（図示せず）及びゲート電極２０４を含むＭＯＳ素子が形成されている。該ＭＯＳ素子上を含む半導体基板２０１上を覆うように絶縁膜２０５が形成され、絶縁膜２０５を貫通して半導体領域２０３等に達するようにプラグ２０６が形成されている。これらは、いずれも第１のウェハＷｆ１について説明したのと同様にして形成すればよい。但し、このように第２のウェハＷｆ２が第１のウェハＷｆ１と同様の構造を有していることは必須ではなく、別の構造であっても良い。
【００８７】
次に、図６（ｂ）に示す工程を行なう。まず、プラグ２０６上及び絶縁膜２０５上を覆うように、例えば、ＣＶＤ法により膜厚が２００ｎｍのシリコン酸化膜からなる絶縁膜２０７を堆積する。続いて、リソグラフィ法及びドライエッチング法により、絶縁膜２０７に、互いに間隔をおいて複数の配線溝を形成する。
【００８８】
その後、スパッタ法及びめっき法により、前記配線溝を埋め込み且つ絶縁膜２０７上を覆うように、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜及び銅（Ｃｕ）膜を順次堆積する。
【００８９】
その後、ＣＭＰ法を用い、絶縁膜２０７上にまではみ出した部分の不要なバリア膜及び銅膜を除去することにより、配線溝を埋め込むバリア膜及び銅膜からなる配線２１３を形成する。尚、配線溝の位置を設定することにより、例えばプラグ２０６上に接続する等、任意の位置に配線２１３を配置することができる。
【００９０】
ここでも、バリア膜としてはＴａ膜／ＴａＮ膜からなる積層構造には限らず、単体のＴａ膜又はＴａＮ膜等であっても良い。また、銅膜に代えて、銀、アルミニウム又はこれらの合金からなる膜を用いても良い。
【００９１】
尚、本実施形態においては、絶縁膜１０７について、シリコン酸化膜の単層構造とした。しかし、この他に、他の材料からなる単層構造でも良いし、シリコン酸化膜／シリコン窒化膜等の積層膜を用いても良い。
【００９２】
次に、図７に示す工程を行なう。ここでは、複数積層される絶縁膜２１４、２１７及び２２０と、その中に埋め込まれる配線構造（ビア２１５、２１８及び２２１と、配線２１６、２１９及び２２２）とを形成する。
【００９３】
これらについては、例えば、第１のウェハＷｆ１について図５（ａ）において説明したのと同様の方法により形成することができる。但し、別の方法であっても良い。
【００９４】
また、最上層に位置する配線２２２については、第１のウェハＷｆ１における貫通ビア底１２３と接続する必要があるため、それに応じた位置に形成する。他の層の配線２１６及び２１９と、各層の配線を接続するビア２１５、２１８及び２２１については、任意に配置することができる。
【００９５】
以上のようにして、電子デバイス１００の下側に位置する第２のウェハＷｆ２が形成される。
【００９６】
この後、第１のウェハＷｆ１を第２のウェハＷｆ２上に位置を合わせて搭載し、両ウェハを貼り合せる。以下に、この貼り合せ工程について説明する。
【００９７】
図８及び図９は、第１のウェハＷｆ１と第２のウェハＷｆ２とを貼り合せる工程について、位置合わせの方法を説明する断面図及び平面図である。
【００９８】
まず、下側の第２のウェハＷｆ２を準備した後、その上に、上側の第１のウェハＷｆ１を、その裏面が第２のウェハＷｆ２の主面に対向するように配置する。
【００９９】
続いて、第２のウェハＷｆ２と第１のウェハＷｆ１との相対的な位置を合わせる。具体的には、第２のウェハＷｆ２における最上層の配線２２２と、それに対応する第１のウェハＷｆ１の裏面における貫通ビア底１２３との位置を合わせる。
【０１００】
更に、両ウェハの対向面を近付けると共に、第２のウェハＷｆ２の最上層の配線２２２と、第１のウェハＷｆ１の貫通ビア底１２３とをそれぞれ接触させて電気的に接続する。これにより、第１のウェハＷｆ１と第２のウェハＷｆ２との電気的接続が行なわれる。
【０１０１】
その後、第１のウェハＷｆ１と第２のウェハＷｆ２との隙間に絶縁性の接着剤３０１を注入することにより（図１を参照）、積層された第１のウェハＷｆ１と第２のウェハＷｆ２とを貼り合せて機械的強度を確保する。
【０１０２】
このようにして第１のウェハＷｆ１と第２のウェハＷｆ２を貼り合せた後、両ウェハをチップ単位に切断して個々のチップ（電子デバイス１００）を得る。このようにして得られた電子デバイスは、複数枚（ここでは２枚）のチップが積み重ねられた３次元構造を有する。つまり、複数のチップにそれぞれ設けられた半導体回路等同士が貫通ビアを通じて電気的に接続され、全体として一つの半導体集積回路が構成されている。
【０１０３】
ここで、第１のウェハＷｆ１と第２のウェハＷｆ２との位置合わせについて、更に説明する。
【０１０４】
まず光学的な位置合わせ手法等を用いてある程度の位置合わせを行なう。その後、図８及び図９に示すように、電源５０１につながった両端の端子を上側のウェハＷｆ１の最上層の配線１２２に形成された接続パッド５０２と５０３にそれぞれ接続する。その後、電源を入れ、電圧をかけることで、電流５０４を流す。このとき、上側のウェハＷｆ１の接続パッド５０２及び５０３に対して電気的に接続した貫通ビア底１２３と、下側ウェハＷｆ２の最上層配線２２２とが接続すると、下側のウェハＷｆ２の配線２１３を介して電流５０４が流れる。このとき、電流５０４は電流計５０５を通して、その電流値をモニタリング（観測）することができる。
【０１０５】
ここで、上側のウェハＷｆ１と下側のウェハＷｆ２とが一致していないと電流は流れない。また、上側のウェハＷｆ１の貫通ビア底１２３が、下側のウェハＷｆ２の最上層配線２２２上にあるが完全に接続していない場合には、抵抗が増加するため電流値は小さくなる。これに対し、完全に接続した場合には、電流値は最も大きくなる。
【０１０６】
そこで、この電流値をモニタリングし、下側のウェハＷｆ２を下側のウェハＷｆ２の主面に対して少しずつ平行もしくは回転移動させる。そして、その移動範囲の中で、電流値が最大となる位置を最適な位置として決定する。
【０１０７】
このような位置合わせ方法によると、最も位置合わせズレが小さくなる最適な位置を直接観測しながら両ウェハの接合を行なうことができ、間接的な位置合わせであった従来技術に比べてより正確且つ適切な位置合わせを行なうことができる。よって、電子デバイス製造の歩留りが向上する。また、このような方法は、ウェハ同士の位置合わせには限られず、チップ同士の位置合わせ、ウェハに対するチップの位置合わせ等にも対応することができる。
【０１０８】
（第２の実施形態）
次に、本発明の第２の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。本実施形態についても、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。また、第２の実施形態において、ウェハ−ウェハの接合を主に記載しているが、ウェハ−チップの接合及びチップ−チップの接合においても同様の説明が成り立ち、同様の効果を得ることが出来る。
【０１０９】
ここで、第２の実施形態の電子デバイス１００を図１０に図示する。第２の実施形態の電子デバイスは、第１の実施形態の電子デバイス１００と同様に、２枚のウェハが積層された構造を有する。その上側になる第１のウェハＷｆ１及び第２のウェハについては、図１に示す第１の実施形態における第１のウェハＷｆ１と同じ構造であり、第１の実施形態において第１のウェハＷｆ１を形成する際に説明したようにして製造すれば良い。
【０１１０】
つまり、第１の実施形態と第２の実施形態とでは、下側に形成される第２のウェハＷｆ２の構造及び製法が異なるということになる。ここでは、第２の実施形態の第１のウェハＷｆ１と第２のウェハＷｆ２の製造方法については、説明を省略することにする。ただし、図１０では、貫通ビア底を露出させる工程は省いて形成した第２のウェハＷｆ２を使用して２枚のウェハが積層された構造を示しているが、貫通ビア底を露出させた第２のウェハＷｆ２を用いてもよい。
【０１１１】
図１０において、第１のウェハＷｆ１の最上層配線１２２と、第２のウェハＷｆ２の貫通ビア２１０の下端又は下端近傍の半導体基板領域とは、配線１１９、１１６、１１３、２２２、２１９、２１６、２１３と、ビア１２１、１１８、１１５、２２１、２１８、２１５と、貫通ビア１１０、２１０とを通して電気的に接続されている。このように、電気的に接続されることにより、アライメントが有利になるという効果がある。
【０１１２】
次に、図１０の領域III における変形例を図１１（ａ）〜図１１（ｃ）を利用して、説明することにする。
【０１１３】
図１１（ａ）では、貫通ビア２１０は、アライメントに必要な箇所のみに形成している。図１０のように、アライメントに必要な箇所以外に形成せずに、アライメントに必要な箇所（チップ領域の外周部近傍）のみに形成することで、コスト的に有利であるという効果がある。
【０１１４】
図１１（ｂ）では、第２のウェハＷｆ２の裏面を研磨することで、貫通ビア底が露出した第２のウェハＷｆ２を用いる例を示している。多数の半導体基板を積層させるには、貫通ビア１０８は露出している方が望ましい。
【０１１５】
また、図１１（ｃ）は、図１１（ａ）及び図１１（ｂ）のＡ−Ａ'線による断面図におけるアライメントに必要な箇所（チップ領域４０１の外周部近傍）を示した図である。図１１（ｃ）のＢ−Ｂ'線による断面図が、図１１（ａ）及び図１１（ｂ）に相当すると言うこともできる。図１１（ｃ）に示すように、貫通ビア２１０は、アライメントに必要な箇所（チップ領域４０１の外周部近傍）に形成されていることが望ましく、チップ領域４０１の中心を軸として対極に位置していることが望ましい。
【０１１６】
図１１（ｄ）では、第２のウェハＷｆ２に貫通ビアを形成せずに、アライメントに必要な箇所（チップ領域４０１の外周部近傍）にプラグ２０６を形成し、プラグ２０６の下端の位置を囲むように、素子分離２０２を半導体基板２０１に形成している。このようにすることで、第１のウェハＷｆ１の最上層配線１２２と、プラグ２０６の下端と接続している半導体基板領域とを、配線１１９、１１６、１１３、２２２、２１９、２１６、２１３と、ビア１２１、１１８、１１５、２２１、２１８、２１５と、貫通ビア１１０と、プラグ２０６とを通して電気的に接続することが可能となる。また、図１１（ｄ）に示すように、素子分離の底面が露出するまで、第２のウェハＷｆ２の裏面研磨を行う方が、基板の平面方向に電流が漏れることを抑制することが出来るので望ましい。
【０１１７】
また、図１１（ｅ）は、図１１（ｄ）のＡ−Ａ' 面の断面図におけるアライメントに必要な箇所（チップ領域４０１の外周部近傍）を示した図である。図１１（ｅ）のＢ−Ｂ' 面の断面図が、図１１（ｄ）に相当すると言うこともできる。図１１（ｅ）に示すように、底面が素子分離２０２によって囲まれているプラグ２０６は、アライメントに必要な箇所（チップ領域４０１の外周部近傍）に形成されていることが望ましく、チップ領域４０１の中心を軸として対極に位置していることが望ましい。
【０１１８】
次に、両ウェハの位置合わせの工程について説明する。図１２は、本実施形態における位置合わせの方法を説明する図である。
【０１１９】
まず、第１の実施形態の場合（図８及び図９）と同様に、第１のウェハＷｆ１を第２のウェハＷｆ２上に配置し、光学的手法によってある程度の位置合わせを行なう。次に、図１２に示すように、電源５０１の両端の端子（図示せず）について、それぞれ接続パッド６０３及び貫通ビア２１０の下端の半導体基板領域６０２に接続する（図１２においては、電源５０１の電気的な接続を示している）。
【０１２０】
その後、電源５０１をオンにして電圧を加えることで、電流５０４を流す。上側のウェハＷｆ１の上層接続パッド６０３に繋がった貫通ビア底１１０と、下側のウェハＷｆ２の貫通ビアが形成された下層接続領域（半導体基板領域）６０２とに繋がった最上層配線５０６とが接続すると、電流５０４が流れる。このとき、電流５０４は電流計５０５を通して、その電流値をモニタリングすることができる。
【０１２１】
ここで、上側のウェハＷｆ１と下側のウェハＷｆ２とが接続されていないと電流は流れない。また、上側のウェハＷｆ１の貫通ビア底１１０が、下側のウェハＷｆ２の最上層配線２２２上にあるが完全には接続されていない場合は、抵抗が増加するため電流値は小さくなる。更に、完全に接続された場合は、電流値は最も大きくなる。
【０１２２】
そこで、この電流値をモニタリングし、下側のウェハＷｆ２を下側のウェハＷｆ２の主面に対して、少しずつ平行もしくは回転移動させる。そして、その移動範囲の中で、電流値が最大となる位置を最適な位置として決定する。
【０１２３】
第１の実施形態の場合と同様、最も位置合わせズレが小さくなる最適な位置を直接観測しながら両ウェハの接合を行なうことができ、間接的な位置合わせであった従来技術に比べてより正確且つ適切な位置合わせを行なうことができる。よって、電子デバイス製造の歩留りが向上する。また、このような方法は、ウェハ同士の位置合わせには限られず、チップ同士の位置合わせ、ウェハに対するチップの位置合わせ等にも対応することができる。
【０１２４】
尚、第１の実施形態及び第２の実施形態において、電子デバイスとして、いずれも半導体基板にＭＯＳ素子、配線構造等が設けられた第１のウェハＷｆ１及び第２のウェハＷｆ２を貼り合せて半導体装置を製造する例を説明した。しかし、これには限定されない。例えば、導電膜を有する絶縁基板を用いている場合にも導電膜に対して問題なく適用できる。更に、貫通ビア１１０を有する構造をプリント基板上に位置合わせして搭載するような場合にも適用可能である。
【産業上の利用可能性】
【０１２５】
本発明の電子デバイス及びその製造方法は、複数の基板が正確に確実に位置合わせされた積層構造（３次元構造）を歩留り良く実現するため、より小型化、薄型化して実装密度を高めた半導体装置としても有用である。
【図面の簡単な説明】
【０１２６】
【図１】図１は、本発明の第１の実施形態に係る電子デバイスの構造を説明する模式的な断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の第１の実施形態における平面図を表す図である。
【図３】図３（ａ）及び（ｂ）は、本発明の第１の実施形態における平面図を表しており、図３（ｃ）〜（ｅ）は、第２のウェハの構造の変形例を説明する模式的な断面図である。
【図４】図４（ａ）及び（ｂ）は、本発明の第１の実施形態における第１のウェハの構造及び形成方法を説明する模式的な断面図である。
【図５】図５（ａ）及び（ｂ）は、図４（ｂ）に続いて、本発明の第１の実施形態における第１のウェハの構造及び形成方法を説明する模式的な断面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の第１の実施形態における第２のウェハの構造及び形成方法を説明する模式的な断面図である。
【図７】図７は、図６（ｂ）に続いて、本発明の第１の実施形態における第２のウェハの構造及び形成方法を説明する模式的な断面図である。
【図８】図８は、本発明の第１の実施形態における位置合わせの方法について説明するための模式的な断面図である。
【図９】図９は、本発明の第１の実施形態における位置合わせの方法について説明するための模式的な平面図である。
【図１０】図１０は、本発明の第２の実施形態に係る電子デバイスの構造を説明する模式的な断面図である。
【図１１】図１１（ａ）〜（ｅ）は、本発明の第２の実施形態の変形例における第２のウェハについて説明する模式的な平面図である。
【図１２】図１２は、本発明の第２の実施形態における位置合わせの方法について説明するための模式的な断面図及び平面図である。
【図１３】図１３は、従来の位置合わせの方法について説明する模式的な断面図である。
【符号の説明】
【０１２７】
Ｗｆ１                                      第１のウェハ
Ｗｆ２                                      第２のウェハ
１００                                      電子デバイス
１０１                                      半導体基板
１０２                                      素子分離
１０３                                      半導体領域
１０４                                      ゲート電極
１０５、１０７、１１４、１１７、１２０      絶縁膜
１０６                                      プラグ
１１０                                      貫通ビア
１１３、１１６、１１９、１２２              配線
１１５、１１８、１２１                      ビア
１２３                                      貫通ビア底
４０１                                      チップ領域
２０１                                      半導体基板
２０２                                      素子分離
２０３                                      半導体領域
２０４                                      ゲート電極
２０５、２０７、２１４、２１７、２２０      絶縁膜
２０６                                      プラグ
２１３、２１６、２１９、２２２              配線
２１５、２１８、２２１                      ビア
３０１                                      接着剤
５０１                                      電源
５０２                                      接続パッド
５０３                                      接続パッド
５０４                                      電流
５０５                                      電流計
６０２                                      接続領域
６０３                                      接続パッド
【図１】
2010087273.tif 000003
【図２】
2010087273.tif 000004
【図３】
2010087273.tif 000005
【図４】
2010087273.tif 000006
【図５】
2010087273.tif 000007
【図６】
2010087273.tif 000008
【図７】
2010087273.tif 000009
【図８】
2010087273.tif 000010
【図９】
2010087273.tif 000011
【図１０】
2010087273.tif 000012
【図１１】
2010087273.tif 000013
【図１２】
2010087273.tif 000014
【図１３】
2010087273.tif 000015