(57)【要約】【課題】合成抵抗を用いることなく、複数の抵抗値を得ることが可能な抵抗素子を備えた半導体装置を提供する。【解決手段】半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える半導体装置を構成する。そして、この抵抗素子は、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。【選択図】図１
2010027874.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体上に形成され、抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子と、
前記抵抗素子に設けられた開孔部と、
前記開孔部内に形成され、前記複数の導電層の何れか一層と接続する接続配線と
前記接続配線の側面に形成される絶縁層と
を備える半導体装置。
【請求項２】
前記複数の導電層が、それぞれ異なる抵抗率を有する材料により形成されている請求項１記載の半導体装置。
【請求項３】
前記抵抗素子を覆って絶縁層が形成されている請求項１記載の半導体装置。
【請求項４】
前記接続配線の側面に形成される絶縁層が、前記抵抗素子を覆う絶縁層と同じ層である請求項３記載の半導体装置。
【請求項５】
半導体基体上に、導電層と絶縁層とを繰り返し形成し、積層構造を形成する工程と、
前記積層構造を所定のパターンに加工して抵抗素子を形成する工程と、
前記抵抗素子の配線接続部分に開孔部を形成する工程と、
前記開孔部の側面に絶縁層を形成する工程と、
前記開孔部内に接続配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項６】
前記積層構造を形成する工程において、前記導電層と前記絶縁層を連続処理で形成する請求項５記載の半導体装置の製造方法。
【請求項７】
原子層堆積成膜法により、前記導電層と前記絶縁層を連続処理で形成する請求項６記載の半導体装置の製造方法。
【請求項８】
前記積層構造を所定のパターンに加工して抵抗素子を形成する工程において、複数の前記導電層及び絶縁層の加工を一度の工程で行う請求項５記載の半導体装置の製造方法。
【請求項９】
前記開孔部の側面に絶縁層を形成する工程が、前記開孔部の側面、前記開孔部の底部、及び、前記抵抗素子の全面に絶縁層を形成する工程と、前記開孔部の底部、及び、前記抵抗素子の全面に形成した前記絶縁層を除去する工程とからなる請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受動素子である抵抗素子を有する半導体装置、特に２以上の異なる抵抗値の抵抗素子を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
受動素子である抵抗素子や容量素子は、集積回路等の半導体装置の性能を決める上で重要な役割を担っている。
この中で抵抗素子は、例えば代表的な例として、半導体基体にイオン注入で不純物をドーピングし、半導体基体の一部の部分を抵抗体としたものがある。また、ポリシリコンに不純物をドーピングしてポリシリコンの抵抗率を変化させ、所定の形状に加工して抵抗体とした抵抗素子等も挙げられる。
【０００３】
更に近年では、金属膜として例えばＴａ等に窒素を添加した抵抗膜や、絶縁物と合金化した抵抗膜が使われるようになってきた。
この抵抗膜は、例えばスパッタ等の低温成膜であることから、配線層間中に抵抗素子を形成することが可能となる。
この結果、基体と抵抗膜との距離が十分に取れることから寄生容量が低減し、更に成膜も熱的要因による結晶構造の変化が無いため、絶縁膜そのもののバラツキが低減される。
【０００４】
ところで、半導体で使用される抵抗は、そのデバイスの特性等によりあらゆる抵抗値のものが作られる。
一般的に抵抗値は、下記の式（１）
Ｒ＝ρ・Ｌ／Ｓ  ・・・（１）
（Ｒ：抵抗値、ρ：抵抗率、Ｓ：断面積、Ｌ：抵抗長さ）
で表わされる。上記式（１）に基づき、多くの場合は断面積Ｓの変更や抵抗長さＬを変えることにより抵抗値Ｒを変えている。
【０００５】
しかし、極端に抵抗値の違う抵抗素子を２以上形成する場合、抵抗値の式によれば抵抗長さＬを極端に変えるか、断面積Ｓを極端に変えることが必要になる。特に、抵抗値が高い場合、抵抗長さＬを長くするか、断面積Ｓを小さくしなくてはならないが、抵抗長さＬを長くした場合は、抵抗素子の占有面積が増大してしまうという問題がある。また断面積Ｓを小さくした場合は、加工バラツキによる抵抗値の影響が大きく、目標抵抗値からの変動が発生してしまう。
【０００６】
このため、極端に抵抗値の異なる抵抗素子を同一装置内に形成する場合、上記式（１）の抵抗値の式における抵抗率ρを変えて構成している。すなわち抵抗素子の材料や組成を変えることにより、抵抗値の異なる複数の抵抗素子を構成している。この一例を図６に示す。この構成では、半導体装置の配線層における異なる絶縁層３４，３６，３８間に、異なる抵抗値を有する導電層３３，３５，３７が一つずつ形成されている。
【０００７】
この構成の抵抗素子では、半導体基体３１上に、複数の抵抗素子を半導体装置内に段階的に形成している。このため、第１の抵抗素子を形成した後、この第１の抵抗素子上に導電層及び絶縁層を成膜、除去して順次第２、第３の抵抗素子を形成する。この方法では、層間内の第１の抵抗素子、又は、第２の抵抗素子を形成した部分と、その他の部分との間に段差部ができ、この段差部に、上層に形成した導電層が残ってしまうという問題が生じる。
【０００８】
更に、導電層３３，３５，３７の加工後、レジストパターンを除去する際に酸素ラジカル等によるアッシング処理を行うことで導電層３３，３５，３７が酸化され、結果的に抵抗値が変化してしまうという問題が発生する。
【０００９】
この抵抗値の異なる抵抗素子の形成において、絶縁層上に、ポリシリコンの間に絶縁層を挟んだ積層構造の抵抗パターンを形成し、コンタクトの深さを変えることで複数層あるポリシリコン層の接続を制御し、抵抗素子を形成する方法が提案されている（例えば、特許文献１参照）。
【００１０】
この構成の抵抗素子では、まず、絶縁層上に不純物をドーピングした第１ポリシリコン層を成膜し、ポリシリコンを成膜する過程でＯ２を添加して第１ポリシリコン層上に酸化膜を連続成膜し、更に、再度不純物をドーピングした第２ポリシリコン層を成膜する。
その後、積層構造上にコンタクト開孔時にエッチング停止層となる絶縁層を成膜し、前記絶縁層を含んだ積層構造を抵抗素子パターンに加工する。
【００１１】
そして、加工したパターン上のエッチング停止層は抵抗素子より小さい面積、つまり、第１ポリシリコン層にコンタクトを開孔する部分のエッチング停止層が無くなる様に更に加工し、その後、表面を絶縁層で覆い、平坦化処理を行った後にコンタクトを開孔する。
このコンタクトの開孔の際、エッチング停止層のある部分は開孔途中でエッチングが停止する。そして、エッチング停止層が無い部分では、第２ポリシリコン層がエッチングされる。そして、エッチング停止層を除去することでコンタクトの深さが異なる、コンタクトの開孔を形成することができる。
その後、開孔した部分にはＷなどの配線接続膜を成膜し、配線と接続することにより上述の構成の抵抗素子が形成される。
【００１２】
また、上述の方法とは異なる方法として、第１の抵抗素子と第２の抵抗素子を同抵抗率、もしくは、抵抗率が違う二つの導電層を積層、及び、単層にすることで形成する方法が提案されている（例えば、特許文献２参照）。
このような複数の抵抗素子を有する場合には、まず、導電層を成膜し、第１の抵抗素子となるベースパターンを形成する。そして、最初に成膜した導電層と、同じ抵抗率の導電層を成膜し、第１の抵抗素子パターンと第２の抵抗素子パターンを加工する。これにより、同じ抵抗率であっても、積層されている導電層は膜厚が厚くなるため、第１の抵抗素子と第２の抵抗素子で抵抗値が異なる抵抗素子を形成することができる。
【００１３】
また、抵抗率の低い膜の成膜、加工を行い第１の抵抗素子のベースとなるパターンを形成し、続けて抵抗率の高い膜を成膜し、低抵抗にする第１の抵抗素子と高抵抗にする第２の抵抗素子のパターンを形成する。
この方法では、低抵抗にする第１の抵抗素子は抵抗率の低い膜と抵抗率の高い膜の合成抵抗を用いている。
【００１４】
上述の低抵抗を狙いとする第１の抵抗素子は、合成抵抗を表わす下記の式（２）
Ｒ＝１／｛１／Ｒ１＋１／Ｒ２｝  ・・・（２）
（Ｒ：合成抵抗、Ｒ１：第１の抵抗膜の抵抗値、Ｒ２：第２の抵抗膜の抵抗値）
により、高抵抗の抵抗膜の影響をさほど受けずに低抵抗の抵抗素子が形成でき、第２の抵抗素子は高抵抗の抵抗膜の単層により形成できる。
【００１５】
【特許文献１】特開２００１−３２００１６号公報
【特許文献２】特開昭６３−２０７１６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上述の抵抗素子において合成抵抗を用いる場合は、合成抵抗は図７示す様に、高抵抗と低抵抗の導電層の抵抗値によりは大きく異なる値になる。特に、高抵抗と低抵抗の導電層において、抵抗値の差が小さい場合、合成抵抗は大きく影響を受ける。このため、高抵抗の導電層と低抵抗の導電層との組み合わせが複雑化してしまう。
また、合成抵抗による抵抗素子の場合、高抵抗導電層と低抵抗導電層との２層の導電層で、抵抗にバラツキが含まれてしまうため、形成された抵抗素子の抵抗値の精度が損なわれる。
【００１７】
更に、特許文献１に記載された構造の抵抗素子では、第１のポリシリコンはコンタクト部全面でコンタクトを行うのに対して、第２のポリシリコンのコンタクトは露出している側面のみでコンタクトを行う。このため、第１のポリシリコンのコンタクト抵抗と、第２のポリシリコンのコンタクト抵抗とは大きくなり、この結果、この抵抗素子の合成抵抗が変化してしまう。
【００１８】
また、図８に示す様に第２のポリシリコン層１０４の側面が例えばレジスト剥離などで生じるＯ２ラジカル等により酸化し、ポリシリコンの酸化層１０６が形成されてしまう。この場合、Ｗ−プラグ１０５と第２のポリシリコン層１０４とコンタクトが取れなくなり、第２のポリシリコン層１０４の抵抗値が、所定の抵抗値から変化する。
【００１９】
また、特許文献２に記載された構成の抵抗素子を形成する場合には、同抵抗率の導電層を積層する際に、抵抗値を変える際に膜厚の微細なコントロールが必要になる。
このコントロールは第１の抵抗素子と第２の抵抗素子の抵抗値の差が大きくなるほど膜厚差が大きくなり、詳細なコントロールは困難となる。
さらに、抵抗値の大きい抵抗素子を形成する場合には、導電層の膜厚が薄くなるため、配線と電気的に接続する為の開孔を形成する際、オーバーエッチングにより導電層がエッチングされてしまい、目標とする抵抗値を大きく外れてしまう。
【００２０】
上述のように、異なる抵抗値の導電層を積層することにより、合成抵抗を得る抵抗素子では、抵抗の組み合わせが複雑化し、更に、抵抗バラツキが大きくなり抵抗精度が損なわれる。
また、低抵抗素子は設計の抵抗素子より大きく加工してから高抵抗素子の形成の際に、設計の抵抗素子に加工し直すため、下地の絶縁層のエッチング量が増大すると共に部分的に絶縁層のエッチング量に差が生じてしまう。
【００２１】
また、上述の特許文献２に記載の半導体装置の製造方法においても、抵抗素子を形成する毎に、ウエーハ上に回路パターンを露光するための使用するフォトマスクが必要となる。このため、この抵抗素子を備える半導体装置を生産する場合にコストが増大してしまう。
【００２２】
これらのことから、現状で二種類以上の抵抗膜を使用して合成抵抗を得るには、プロセス的な課題と、精度的な課題が生じてしまう。
【００２３】
上述した問題の解決のため、本発明においては、合成抵抗を用いることなく、複数の抵抗値を得ることが可能な抵抗素子を備えた半導体装置を提供するものである。
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える。そして、この抵抗素子には、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。
【００２５】
本発明の半導体装置の製造方法は、半導体基体上に抵抗素子を形成する工程と、抵抗素子に開孔部を形成する工程と、開孔部内に絶縁層を形成する工程と、接続配線を形成する工程とを備える。
半導体基体上に抵抗素子を形成する工程は、導電層と絶縁層とを繰り返し形成し、積層構造を形成する工程と、積層構造を所定のパターンに加工して抵抗素子を形成する工程とからなる。
【００２６】
本発明の半導体装置及び半導体装置の製造方法によれば、半導体基体上に抵抗率の異なる導電層と、絶縁層との積層構造からなる抵抗素子を形成する。そして、この抵抗素子に開孔部を設け、この開孔部内に導電層と接続する接続配線を形成する。このため、接続配線が接続する導電層を、積層構造を形成する導電層のいずれかから選択することにより、抵抗素子の抵抗値を選択することができる。
【発明の効果】
【００２７】
本発明によれば、複数の抵抗値を選択することが可能な抵抗素子を備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２８】
本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
まず、本発明の前提となる前述した図６に示す抵抗素子を含む半導体装置の製造方法について、図９及び図１０を参照して説明する。
なお、図６では、半導体装置内に抵抗素子を構成する場合の一例として、半導体装置の層間構造内に３つの抵抗素子を形成した半導体装置の構成について示しているが、半導体装置に形成される抵抗素子の構成はこれに限られない。抵抗素子を形成する層間や抵抗素子の数は適宜変更することが可能である。
【００２９】
まず、図９（ａ）に示すように、半導体基体３１上に、図示しないトランジスタや配線等を形成した後、絶縁層３２を成膜し、半導体基体３１上を平坦化する。
そして、平坦化された半導体基体３１上に、第１の抵抗素子となる導電層を成膜し、さらに、導電層３６上に第１の抵抗素子のレジストパターン５１を形成する。そして、レジストパターン５１に合わせて導電層を、例えばドライエッチングにより加工することで、図９（ｂ）に示すように、導電層３３を形成し、第１の抵抗素子を形成する。
【００３０】
次に図９（ｃ）に示すように、第１の抵抗素子を形成した基体上に絶縁層３４を成膜し、さらに、絶縁層３４上に第２の抵抗素子となる導電層３５ａを成膜する。
そして、図９（ｄ）に示すように、第２の抵抗素子のレジストパターン４３を形成する。そして、レジストパターン５１に合わせて導電層３５ａの加工を行い、導電層３５を形成し、第２の抵抗素子を形成する。
【００３１】
次に、図９（ｅ）に示すように、第２の抵抗素子を形成した基体上に絶縁層３６を成膜し、さらに、絶縁層３６上に第３の抵抗素子となる導電層３７ａを成膜する。
次に、図９（ｆ）に示すように、第３の抵抗素子レジストパターン５３を形成する。そして、レジストパターン５３に合わせて導電層３７ａの加工を行い、導電層３７を形成することにより、第３の抵抗素子を形成する。
【００３２】
次に、図１０（ｇ）に示すように、第１、及び、第２、第３の抵抗素子３３，３５，３７が形成された半導体基体３１上に、絶縁層３８、及び、絶縁層３９を形成する。そして、上層の絶縁層３９の平坦化を行う。
【００３３】
次に、図１０（ｈ）に示すように、絶縁層３９の表面から、第１、第２、及び、第３の抵抗素子３３，３５，３７の各導電層への開孔部４０を、フォトリソグラフィ及びドライエッチング等の加工により形成する。
そして、図１０（ｉ）に示すように、開孔部４０内に、導電層３３，３４，３５と電気的に接続するため、例えばタングステン（Ｗ）プラグ等による接続配線４１を埋め込む。
【００３４】
最後に、図１０（ｊ）に示すように、接続配線４１を形成した半導体基体３１上に、金属等の導電層を成膜し、フォトリソグラフィ及びドライエッチング等の加工を行い、配線４２を形成して第１、第２、及び、第３の抵抗素子を形成する。
【００３５】
上述の形成方法では、第１、第２、及び、第３の抵抗素子３３，３５，３７を段階的に形成する。
そして、絶縁層３４，３６には、第１、第２の抵抗素子３３，３５を形成した部分と、第１、第２の抵抗素子３３，３５を形成していない部分との間で、層間構造に段差が発生する。また、絶縁層３４，３６に段差が発生した状態で導電層３５ａ，３７ａが形成された後、ドライエッチング等の加工により、第２の抵抗素子３５及び第３の抵抗素子３７となる導電層３５ａ，３７ａが形成される。
このような方法では、ドライエッチング等による加工の際に、形成する第１、又は、第２の抵抗素子３３，３５の上部に発生した絶縁層３４，３６による層間構造の段差部分に、導電層３５ａ，３７ａが残存してしまうという問題が生じる。
【００３６】
上述のように、従来の半導体装置の製造方法では、導電層又は導電層と絶縁層の成膜後に、導電層を所定の形状に加工する。このため、従来の半導体装置の製造方法では、段差による影響を考慮する必要がある。
【００３７】
さらに、導電層３３ａ，３５ａ，３７ａを加工した後、レジストパターン５１，５２，５３を除去する際、酸素ラジカル等によるアッシング処理が通常行われる。このとき、形成した導電膜３３，３５，３７が酸化されてしまう。このため、形成した抵抗素子の結果的に抵抗値が変化してしまうという問題が発生する。
【００３８】
そこで、本発明の半導体装置では、抵抗値の異なる抵抗素子を半導体装置内に形成する場合において、まず、平坦化された絶縁層が成膜されている基体上に導電層と絶縁層の積層を数回繰り返して連続的な積層構造を形成する。そして、抵抗素子の形成は、積層構造を形成した後、一括して行う。このため、層間構造に段差を発生させずに、二つ以上の異なる抵抗率を有する導電層を形成する。
また、本発明の半導体装置は、抵抗素子の基礎となる導電層のそれぞれの層において、抵抗率の異なる導電層が積層される構成とする。
【００３９】
本発明の半導体装置の製造方法では、平坦化された絶縁層上に、導電層及び絶縁層を形成するため、半導体装置の層間構造に段差が発生せず、後の加工における導電層残りの発生を防ぐことができる。このため、層間構造の段差部分において、導電層を残存するという問題を解決することができる。
【００４０】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
本実施の形態は、以下の順序で説明する。
１．半導体装置の第１の実施の形態
２．第１の実施の形態の半導体装置の製造方法
３．半導体装置の他の実施の形態
【００４１】
１．半導体装置の第１の実施の形態
図１に、第１の実施の形態の半導体装置の構成の断面図を示す。
図１に示す半導体装置は、半導体基体１上に、第１の導電層３ａ、第２の導電層３ｂ、及び、第３の導電層３ｃからなる導電層３と、第１の絶縁層４ａ、第２の絶縁層４ｂ、及び、第３の絶縁層４ｃからなる絶縁層４とによる積層構造の抵抗素子２０を複数備える。また、第１〜第３の導電層３ａ，３ｂ，３ｃに接続された接続配線７と、接続配線７の側面に形成された第４の絶縁層６を備える。
【００４２】
半導体装置に搭載される抵抗素子２０の積層構造は、半導体基体１上に、第１の導電層３ａ、第１の絶縁層４ａ、第２の導電層３ｂ、第２の絶縁層４ｂ、第３の導電層３ｃ、及び、第３の絶縁層４ｃをこの順に備える。
そして、第１〜第３の導電層３ａ，３ｂ，３ｃ及び第１〜第３の絶縁層４ａ，４ｂ，４ｃからなる積層構造の導電層３側面は、半導体基体１の抵抗素子が搭載されている面に対して略垂直に形成されている。
【００４３】
第１〜第３の導電層３ａ，３ｂ，３ｃは、それぞれ異なる抵抗率を有する導電層である。
第１〜第３の導電層３ａ，３ｂ，３ｃには、半導体装置に適用される抵抗素子として通常用いられる導電層を使用することができる。例えば、ＴａＮやＨｆＮ、ＺｒＮなどの金属窒化物、ＴａＳｉＯ２、ＴａＳｉＮなどの金属とＳｉＯ２やＳｉＮ等の合金を使用することができる。
【００４４】
また、半導体装置には、半導体装置を構成するための図示しないトランジスタや配線等が形成されている。また、半導体基体１上には第５の絶縁層２が形成されている。そして、この第５の絶縁層２上に抵抗素子２０が形成されている。さらに、抵抗素子２０及び第５の絶縁層を覆って、第６の絶縁層５が形成さている。
【００４５】
また、抵抗素子２０には、上述の第１〜第３の導電層３ａ，３ｂ，３ｃの何れかに接続する一対の接続配線７を備える。
接続配線７は、第６の絶縁層５の上層から、複数設けられた抵抗素子において、それぞれが互いに異なる何れかの導電層に接続されている。そして、接続配線７の側面には、第４の絶縁層６が形成されている。そして、接続配線７の底面が、抵抗素子２０の何れかの導電層３と接続する。
接続配線７の側面に絶縁層を形成することにより、開孔部の側面に露出する導電層３と接続配線７との電気的な接続を防ぐことができる。
また、側面に絶縁層を形成した接続配線を用いて、抵抗素子２０の各層を貫通させて、導電層と接続させることにより、抵抗素子２０の周囲に、抵抗素子２０の各導電層に接続する配線を形成する必要がない。このため半導体装置の小型化に有効である。
【００４６】
そして、第６の絶縁層５上に上層配線８が形成される。導電層３ａと接続する接続配線７上には、上層配線８Ｃ１及び上層配線８Ｃ２が形成される。また、導電層３ｂと接続する接続配線７上には、上層配線８Ｂ１及び上層配線８Ｂ２が形成され、導電層３ｃと接続する接続配線７上には、上層配線８Ｃ１及び上層配線８Ｃ２が形成される。
上層配線８は、半導体装置における配線層として構成され、この配線により抵抗素子２０が、半導体装置を構成する図示しない他の受動素子や能動素子等と接続される。
【００４７】
第１の絶縁層４ａ、第２の絶縁層４ｂ、第３の絶縁層４ｃ、第４の絶縁層６、第５の絶縁層２、及び、第６の絶縁層５には、半導体装置の層間構造を形成する際に絶縁層に用いられる通常の材料を用いることができる。例えば、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＨ、ＳｉＯＦ、又は、ＳＯＧ、ｌｏｗ−ｋ膜等から適宜選択して用いることができる。
【００４８】
接続配線７及び、上層配線８は、半導体装置の配線等に通常用いられる導電材料であれば、特に限定されない。例えば、Ｃｕ、Ｗ、Ａｌ、Ａｇ等を用いることができる。
特に、接続配線７として、タングステンを用いるＷ−ＣＶＤ（Chemical Vapor Deposition）により形成されたＷプラグを用いることにより、半導体装置の製造工程数を削減することが可能である。
【００４９】
上述の抵抗素子２０は、第１〜第３の導電層３ａ，３ｂ，３ｃの何れかの層と接続配線７とが接続することにより構成される。
そして、第１〜第３の導電層３ａ，３ｂ，３ｃは、それぞれ異なる抵抗率を有する導電膜である。このため、接続配線７が接続する導電層を、第１〜第３の導電層３ａ，３ｂ，３ｃの何れから選択して配線接続することにより、抵抗素子の抵抗値を第１〜第３の導電層３ａ，３ｂ，３ｃの何れかの抵抗率を基礎とする抵抗値とすることができる。
【００５０】
半導体装置内に異なる抵抗値の抵抗素子を複数形成する際に、上述の抵抗素子を構成することにより、抵抗素子の抵抗長さを極端に変える必要がなく、また、断面積を小さくする必要がない。
また、一つの抵抗素子から、複数の抵抗値を得ることができる。このため、上述の構成の抵抗素子を用いることにより、必要とする抵抗値毎に異なる抵抗率を有する導電層を用い抵抗素子を形成する必要がなくなる。このため、半導体装置を製造するための工程数を削減することができる。
【００５１】
なお、上述の実施の形態では、半導体装置内に形成される抵抗素子の数を３つとした例について説明したが、半導体装置内に形成される抵抗素子の数は特に限定されず、半導体装置には任意の数の抵抗素子を設けることができる。そして、積層する導電層と絶縁層の数を変更することにより、一つの抵抗素子から、複数の抵抗値を選択的に形成することができる。
そして、各層の抵抗率が異なる導電層を単層で形成するため、合成抵抗を用いることなく、導電層の抵抗率を大きく変えることができ、精度の高い抵抗値を得ることができる。
また、上述の抵抗素子２０は、一つの層間内に、第１〜第３の導電層３ａ，３ｂ，３ｃ及び第１〜第３の絶縁層４ａ，４ｂ，４ｃからなる積層構造を形成することができる。従って、抵抗素子２０は、図１に示した位置に限らず、半導体装置内であれば任意の層間構造内に形成することができる。
【００５２】
２．第１の実施の形態の半導体装置の製造方法
次に、図１に示す構成の半導体装置の製造方法の一例について図面を用いて詳細に説明する。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。
【００５３】
まず、図２（ａ）に示すように、半導体基体１上に、第５の絶縁層２を形成する。第５の絶縁層２は、後の工程で抵抗素子となる積層構造を形成する際に、半導体基体１の表面を平坦化すること、及び、半導体基体上に形成された受動素子や、トランジスタ等の能動素子、及び、配線を保護することを目的として形成する。第５の絶縁層としては、従来の半導体装置の絶縁層として使用されている材料、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＨ、ＳｉＯＦ等を用いることができる。
【００５４】
次に、平坦化された第５の絶縁層２上の全面に、第１の導電層３ａを形成する。さらに、第１の導電層３ａ上の全面に、第１の絶縁層４ａを形成する。同様に、第１の絶縁層４ａ上の全面に、第２の導電層３ｂを形成する。第２の導電層３ｂ上の全面に第２の絶縁層４ｂを形成する。第２の絶縁層４ｂ上の全面に、第３の導電層３ｃを形成する。第３の導電層３ｃ上の全面に第３の絶縁層４ｃを形成する。
この工程により、導電層３と絶縁層４とが積層された積層構造を形成する。
【００５５】
このとき、第１の導電層３ａの下層となる第５の絶縁層２の表面が平坦に形成されていることにより、この第４の絶縁層２上に形成する第１の導電層３ａが平坦になる。また、第１の導電層３ａ上に形成する、第１の絶縁層４ａ、第２の導電層３ｂ、第２の絶縁層４ｂ、第３の導電層３ｃ、及び、第３の絶縁層４ｃが平坦になる。
【００５６】
導電層３と絶縁層４は、原子層積層技術（ＡＬＤ）を用いて連続して積層することが好ましい。ＡＬＤを用いることにより、各層の厚さを厳密に制御する事ができ、抵抗素子の抵抗値と設計値との誤差を少なくすることが可能である。また、ＡＬＤを用いることにより、例えば、導電層となる金属層と、誘電体層となる酸化物層とを連続して形成することができる。
【００５７】
第１〜第３の導電層３ａ，３ｂ，３ｃは、従来の半導体装置内に構成される抵抗素子の導電層として使用されている材料を用いて形成することができる。例えば、ＴａＮやＨｆＮ、ＺｒＮ膜などの金属窒化膜や、ＴａＳｉＯ２、ＴａＳｉＮ膜などの金属とＳｉＯ２やＳｉＮ膜の合金を使用することができる。また、窒素（Ｎ）の添加量や、金属とＳｉＯ２膜、ＳｉＮ膜との比率を変更することにより、導電層３の抵抗率を変化させることができる。
【００５８】
第１〜第３の絶縁層４ａ，４ｂ，４ｃは、従来の半導体装置内に構成される抵抗素子の絶縁層として使用されている材料を用いて形成することができる。例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＨｆＯ２等の電気を遮断できる絶縁層を使用することができる。
【００５９】
次に、図２（ｂ）に示すように、導電層及び絶縁層からなる積層構造上に抵抗素子のレジストパターン１０を形成する。
そして、このレジストパターン１０に合わせて、上述の積層構造を、ドライエッチング装置を用いて、一括加工する。これにより、第１の導電層３ａ、第１の絶縁層４ａ、第２の導電層３ｂ、第２の絶縁層４ｂ、第３の導電層３ｃ、及び、第３の絶縁層４ｃを所定の形状に加工することができる。そして、第１の導電層３ａ、第１の絶縁層４ａ、第２の導電層３ｂ、第２の絶縁層４ｂ、第３の導電層３ｃ、及び、第３の絶縁層４ｃからなる抵抗素子２０を形成することができる。
このとき用いるドライエッチング装置としては、例えば、ＲＩＥ（Reactive Ion Etching）、ＩＣＰ（Inductive Coupled Plasma）等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。垂直加工性に優れたドライエッチング方法を用いることにより、導電層３及び絶縁層４の加工面１５、つまり抵抗素子２０の側面を半導体基体１の載置面に対して垂直に形成することができ、加工によるバラツキを低減することができる。
【００６０】
次に、図２（ｃ）に示すように、抵抗素子２０の全面を覆うように第６の絶縁層５を形成する。この第６の絶縁層５は、例えばＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）等を用いて第５の絶縁層２と抵抗素子２０との段差５ａを埋め込むように成膜した後に、ＣＭＰ（Chemical Mechanical Polishing）等を用いることにより表面を平坦化する。
なお、第６の絶縁層５を成膜する方法として、上述のＨＤＰ−ＣＶＤ以外にも、例えば、塗布法を用いたＳＯＧやＬｏｗ−ｋ膜等を用いることもできる。
【００６１】
次に、図２（ｄ）に示すように、抵抗素子２０の第３の導電層３ｃと電気的に接続する接続配線を形成するための開孔部１１ａを形成する。同様に、第２の導電層３ｂと電気的に接続する接続配線を形成するため開孔部１１ｂと、第１の導電層３ａと電気的に接続する接続配線を形成するための開孔部１１ｃを形成する。
開孔部１１ａ，１１ｂ，１１ｃは、例えば、開孔部を形成する部分以外にレジストパターンを作製し、ドライエッチング等を用いて、抵抗素子２０を垂直に開孔する。
【００６２】
また、積層構造の導電層３と絶縁層４をエッチングする工程では、導電層３と絶縁層４とを選択的にエッチングすることにより、所定の深さの開孔部を形成することができる。例えば、第３の絶縁層４ｃと第３の導電層３ｃをエッチングする場合には、ドライエッチングの条件や時間を制御することにより、また、エッチングの際のプラズマの波長を見ることにより、第３の絶縁層４ｃのみをエッチングにより除去する。そして、ドライエッチングの条件を変更し、第３の導電層３ｃを、第２の絶縁層４ｂが露出するまでエッチングにより除去する。この結果、開孔部１１ｂを形成することができる。
また、開孔部１１ｂと同様に、第２の絶縁層４ｂが露出するまで第３の導電層３ｃをエッチングにより除去した後、第２の導電層３ｃと第１の絶縁層４ａとを上述の方法で選択的なエッチングにより除去し、開孔部１１ｃを形成することができる。
【００６３】
次に、図３（ｅ）に示すように、第６の絶縁層５及び開孔部１１ａ，１１ｂ，１１ｃを覆うように、絶縁層１６を形成する。
そして、図３（ｆ）に示すように、第６の絶縁層５の上面及び開孔部１１ａ，１１ｂ，１１ｃの底部に設けられた絶縁層１６を、ドライエッチングにより除去する。
この工程により、開孔部１１ａ，１１ｂ，１１ｃの側面のみに第４の絶縁層６を形成することができる。
第４の絶縁層６を形成することにより開孔部１１ｃの側面に露出する第２の導電層３ｂ及び、第３の導電層３ｃを第４の絶縁層６により被覆する。また、第４の絶縁層６を形成することにより、開孔部１１ｂの側面に露出した第３の導電層３ｃを第４の絶縁層６で被覆する。
【００６４】
上述の図２（ｄ）に示す開孔部１１ａ，１１ｂ，１１ｃを形成する工程、及び、図３（ｅ）と図３（ｆ）に示す第４の絶縁層６を形成する工程のドライエッチングには、ＲＩＥ、又は、ＩＣＰ等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。
垂直加工性の優れたドライエッチング装置を用いて開孔部１１ａ，１１ｂ，１１ｃを形成することにより、開孔部１１ａ，１１ｂ，１１ｃの側面を抵抗素子の載置面に対して垂直に形成することができる。また、垂直加工性に優れたドライエッチング装置を用いて第４の絶縁層６を形成することにより、開孔部１１の側面に形成されている部分の絶縁層１６を残して、第６の絶縁層５上及び開孔部１１の底部に設けられた絶縁層１６をエッチングすることができる。
【００６５】
開孔部１１の側面を垂直加工せず傾斜加工した場合には、絶縁層１６の形成後の全面エッチングの際に、傾斜加工された開孔部側面の絶縁層１６にもドライエッチングのイオン及びラジカル種が衝突する。このため、開孔部１１の側面に形成した絶縁層１６が、開孔部１１の底部及び第６の絶縁層５の上面に形成された絶縁層１６と共にエッチングされてしまう。このため、傾斜加工をした場合の開孔部１１の側面の絶縁層１６（第４の絶縁層６）は、開孔部１１の側面を垂直加工した場合に比べて薄く形成されてしまう。第４の絶縁層６が薄すぎると、第４の絶縁層６内に形成する接続配線と、導電層３との絶縁性が悪くなる。つまり、開孔部１１の側面を垂直に形成し、さらに、絶縁層１６の形成後に、垂直加工性に優れたエッチングによる全面エッチングをすることにより、開孔部１１の側面に形成された絶縁層１６がエッチングによる薄くならず、安定して第４の絶縁層６を形成すことができる。
【００６６】
なお、第４の絶縁層６が薄い場合にも、第４の絶縁層６内に形成する接続配線と、開孔部１１の側面から露出する導電層３との間での絶縁が保たれれば、実用上は問題がない。
このため、開孔部１１の側面が傾斜している場合にも、絶縁層１６を全面エッチングして形成する第４の絶縁層６が、接続配線７と開孔部１１の側面から露出する導電層３との間での絶縁性に問題ない程度の厚さを保てればよい。
このため、開孔部１１ａ，１１ｂ，１１ｃの側面は、第４の絶縁層６が絶縁性に問題がない厚さを保てる程度であれば、半導体基体１の載置面に対して垂直からわずかにずれていてもよい。
【００６７】
次に、図３（ｇ）に示すように、側面に第４の絶縁層６が形成された開孔部内に接続配線７を形成する。
接続配線７の形成は、例えば、Ｗ−ＣＶＤにより、開孔部１１ａ，１１ｂ，１１ｃ内を埋め込んで、第６の絶縁層５上の全面にＷ層を成膜する。そして、第６の絶縁層５上のＷ層をＣＭＰや全面エッチングにより除去する。この工程により、開孔部１１ａ，１１ｂ，１１ｃ内に埋め込まれたＷ層のみを残存させ、接続配線７を形成することができる。
【００６８】
また、接続配線７は、上述のＷ−ＣＶＤを用いる方法以外にも、例えば、従来から半導体装置の製造方法としてＣｕ配線を形成する際に用いられている、ダマシン法を用いて形成することもできる。
このように、接続配線７は、使用する材料等に応じて製造方法を適宜選択して形成することができる。
【００６９】
なお、接続配線７は、第１〜第３の導電層３ａ，３ｂ，３ｃと電気的に接続していれば、導電層と接続配線７との接続面の形状は、どのような形状でもよい。例えば、上述の抵抗素子に開孔部１１ａ，１１ｂ，１１ｃを形成する工程において、開孔部１１ａ，１１ｂ，１１ｃを形成するためのエッチングを、接続配線７が接続する第１〜第３の導電層３ａ，３ｂ，３ｃの表面で止めることもできる。また、エッチングにより、接続配線７が接続する第１〜第３の導電層３ａ，３ｂ，３ｃの表面付近をエッチングにより除去し、第１〜第３の導電層３ａ，３ｂ，３ｃの内部まで開孔部１１ａ，１１ｂ，１１ｃを形成してもよい。
【００７０】
次に、図３（ｈ）に示すように、第６の絶縁層５上に、接続配線７と接続する上層配線８を形成する。上層配線８は、従来の半導体装置の配線の形成方法と同様に形成することができる。
例えば、接続配線７、第１の絶縁層６、及び、第６の絶縁層５上の全面に導電層を形成する。そして、所定の配線パターンに合わせて導電層上にレジストパターンを形成し、導電層をエッチングにより除去して、所定のパターンの配線８を形成する。
このように、上層配線８を形成することにより、上層配線８Ｃ１と上層配線８Ｃ２が、接続配線７を介して、第１の導電層３ａと電気的に接続する。また、上層配線８Ｂ１と上層配線８Ｂ２が、接続配線７を介して、第２の導電層３ｂと電気的に接続する。上層配線８Ｃ１と上層配線８Ｃ２が、接続配線７を介して、第３の導電層３ｃと電気的に接続する。
【００７１】
以上の工程により、図１に示した抵抗素子２０と、抵抗素子２０を備えた半導体装置を製造することができる。
【００７２】
上述の半導体装置の製造方法は、抵抗値の異なる抵抗素子を半導体装置内に形成する場合において、まず、平坦化された絶縁層が形成されている基体上に導電層と絶縁層の積層の形成を数回繰り返し、連続的な積層構造を形成する。このとき、抵抗素子の基礎となる導電層として、それぞれの層において抵抗率の異なる導電層を積層する。
このため、上述の半導体装置の製造方法では、平坦化された絶縁層上に、導電層及び絶縁層を形成するため、半導体装置の層間構造に段差が発生せず、後の加工による導電層の残存の発生を防ぐことができる。
従って、従来の半導体装置の製造方法において問題となる、層間構造の段差部分における導電層の残存を解決することができる。そして、導電層と絶縁層とからなる積層構造を一括で加工することにより、段差の影響により発生するデバイスの不良等の歩留まり低下を抑制することができる。
【００７３】
さらに、抵抗率の異なる導電層を積層することにより、接続する積層構造内の導電層を選択して接続配線を形成することにより、抵抗素子の抵抗値を制御することができる。このため、導電膜の膜比率のコントロール等を必要とせず、容易に抵抗素子の形成が可能となる。
また、抵抗素子を形成する導電層の各層の抵抗率が異なることから、接続する導電層により抵抗を大きく変えることができる。そして、抵抗素子の抵抗値は、各導電層の抵抗率のみで決められることから、合成抵抗を用いる場合のような抵抗値バラツキが発生せず、抵抗値を精度よく再現することができる。
【００７４】
また、上述の本実施の形態の半導体装置の製造方法は、半導体基体上に形成した導電層と絶縁層の積層構造を、一括でエッチングすることにより抵抗素子を形成する。
このため、異なる抵抗率を有する導電層の加工を、一つの工程のエッチングでおこなうことにより、抵抗値の違う抵抗素子の形成において、二つ以上の導電層を使用する際に、抵抗素子の加工のために必要となる、ウエーハ上に回路パターンを露光するための使用するフォトマスクを、複数枚使用する必要がなくなる。従って、抵抗素子を形成する毎に、ウエーハ上に回路パターンを露光するための使用するフォトマスクの数を削減することができ、半導体装置を製造するための工程数を削減することができる。
【００７５】
さらに、導電層と絶縁層の積層構造を全て形成した後加工することにより、加工処理等で発生するエッチング副生成物の付着や、導電層表面の酸化等による、導電層表面の状態の変化を抑制することができる。このため、デバイスの不良や特性変動を抑制することができる。また、抵抗素子を、導電層及び絶縁層による積層構造の形成と、積層構造の加工による抵抗素子の形成を、一連の処理工程で行うことにより、外気による酸化の影響を無くすことができる。
【００７６】
また、上述の本実施の形態の半導体装置の製造方法は、導電層と電気的に接続する接続配線を形成する開孔部の側面に絶縁層を形成する。
この構成により、開孔部を形成することで、この開孔部の側面に露出する抵抗素子の導電層を、絶縁層で覆うことができる。このため、抵抗素子の抵抗値が、目的とする導電層以外の導電層から影響を受けることがなくなる。従って、上述の製造方法による抵抗素子は、導電層を単層で形成した場合の抵抗素子の抵抗設計と、同様に設計することが可能となる。
【００７７】
３．半導体装置の他の実施の形態
次に、本発明の半導体装置の他の実施の形態について図面を用いて説明する。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。
【００７８】
図４及び図５は、図１に示した抵抗素子を備える半導体装置において、抵抗素子の形状を図１に示した形状と異なる形状にした場合の、抵抗素子の半導体装置の上層配線側から見た形状を示す図である。なお、図４及び図５において、抵抗素子の積層構造や、接続配線の構成等の図４及び図５に記載していない構成は、図１に示した半導体装置の構成と同様の構成とする。また、図４及び図５において、抵抗素子を覆う第６の絶縁層、抵抗素子が形成される半導体基体、及び、第５の絶縁層の構成は、記載を省略する。
【００７９】
図４に示す抵抗素子２０では、それぞれ抵抗長さの異なる抵抗素子２１、抵抗素子２２、及び、抵抗素子２３を備える。そして、抵抗素子２１は、第１の導電層に電気的に接続する上層配線８Ｃ１，８Ｃ２を備える。また、抵抗素子２２は、第２の導電層に電気的に接続する上層配線８Ｂ１，８Ｂ２を備え、抵抗素子２３は、第３の導電層に電気的に接続する上層配線８Ａ１，８Ａ２を備える。
【００８０】
図４に示すように、抵抗素子２０として、抵抗長さが異なる複数の抵抗素子２１，２２，２３を組み合わせることができる。
抵抗素子の抵抗値は、導電層の抵抗率と、導電層の抵抗長さに比例するため、それぞれ抵抗長さの異なる抵抗素子を形成すれば、より多くの抵抗値を選択することが可能な抵抗素子を形成することができる。
例えば、図４に示した抵抗素子２０の形状では、抵抗率のことなる３種類の導電層と、抵抗長さの異なる３種類の抵抗素子２１，２２，２３を備えるため、最大で９種類の異なる抵抗値を選択することが可能となる。
【００８１】
また、図５に示す抵抗素子のパターンでは、上層配線が、接続配線を介して導電層と接続する位置、つまり、接続配線を形成するための開孔部を形成する位置は、抵抗素子２０内において、任意の位置とすることができる。例えば、図５に示すように、第３の導電層に接続する上層配線８Ａ１，８Ａ２と、第２の導電層に接続する上層配線８Ｂ１，８Ｂ２、及び、第１の導電層に接続する上層配線８Ｃ１，８Ｃ２を、それぞれ平行に形成することもできる。
【００８２】
半導体装置の構成を上述の図４及び図５に示す構成とした場合にも、第１〜第３の導電層を、それぞれ異なる抵抗率を有する導電膜とし、接続配線が接続する導電層を、第１〜第３の導電層の何れから選択して配線接続することができる。そして、抵抗素子の抵抗値を第１〜第３の導電層の何れかにより決められる抵抗値とすることができる。
このため、半導体装置内に異なる抵抗値の抵抗素子を複数形成する際に、抵抗長さを極端に変える必要がなく、また、断面積を小さくする必要がない。さらに、一つの抵抗素子から、複数の抵抗値を得ることができるため、必要とする抵抗値毎に異なる抵抗率を有する導電層を用い抵抗素子を形成する必要がなくなる。このため、半導体装置を製造するための工程数を削減することができる。
【００８３】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態に係る半導体装置の構成を説明するための図である。
【図２】（ａ）〜（ｄ）は本発明の実施の形態に係る半導体装置の製造方法の工程図である。
【図３】（ｅ）〜（ｈ）は本発明の実施の形態に係る半導体装置の製造方法の工程図である。
【図４】本発明の他の実施の形態の半導体装置の構成を説明するための図である。
【図５】本発明の他の実施の形態の半導体装置の構成を説明するための図である。
【図６】従来の半導体装置の構成を説明するための図である。
【図７】低抵抗値に対する合成抵抗値のばらつきを示す図である。
【図８】従来の半導体装置の一例の要部の拡大断面図である。
【図９】（ａ）〜（ｄ）は従来の半導体装置の製造方法の一例の工程図である。
【図１０】（ｅ）〜（ｊ）は従来の半導体装置の製造方法の一例の工程図である。
【符号の説明】
【００８５】
１，３１  半導体基体、２  第５の絶縁層、３，３３，３５，３７  導電層、３ａ  第１の導電層、３ｂ  第２の導電層、３ｃ  第３の導電層、４，３２，３４，３６，３８，３９  絶縁層、４ａ  第１の絶縁層、４ｂ  第２の絶縁層、４ｃ  第３の絶縁層、５  第６の絶縁層、６  第４の絶縁層、７，４１  接続配線、８，８Ａ１，８Ａ２，８Ｂ１，８Ｂ２，８Ｃ１，８Ｃ２，４２  上層配線、１０，５１，５２，５３  レジストパターン、１１，１１ａ，１１ｂ，１１ｃ，４０  開孔部、１５  加工面、２０，２１，２２，２３  抵抗素子、１０４  第２のポリシリコン層、１０５  Ｗ−プラグ、１０６  ポリシリコンの酸化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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