(57)【要約】【課題】画像データに対して複数の画像処理を施すに際し、画像データを記憶する記憶部との間の通信量を削減する。【解決手段】入力された画像データに対して内部に実装された各回路を用いて処理を行なう画像処理コントローラであって、前記画像データを記憶する記憶部と、前記画像データに対して、所定の処理を施す複数の画像処理回路と、通信経路を分岐させて複数の前記画像処理回路に対して前記記憶された同一の画像データを送信する通信手段とを有し、前記複数の画像処理回路は、前記送信された同一の画像データに対して並列処理を行なう。【選択図】図２
2010062679.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像データに対して内部に実装された各回路を用いて処理を行なう画像処理コントローラであって、
前記画像データを記憶する記憶部と、
前記画像データに対して、所定の処理を施す複数の画像処理回路と、
前記記憶部と前記複数の画像処理回路を接続するとともに、前記複数の画像処理回路側の通信経路を分岐させて同複数の画像処理回路に対して前記記憶された同一の画像データを送信する通信手段とを有し、
前記複数の画像処理回路は、前記送信された同一の画像データに対して並列処理を行なうことを特徴とする画像処理コントローラ。
【請求項２】
前記通信手段は、前記画像データを出力する１つの出力端子と前記複数の画像処理回路との間が前記画像処理回路側で分岐するよう配線されていることを特徴とする請求項１に記載の画像処理コントローラ。
【請求項３】
前記複数の画像処理回路は、画像における主走査方向に複数配列した画素群を示すラインデータを処理毎に複数用いて注目画素に対して近傍処理を行うことを特徴とする請求項１又は請求項２のいずれかに記載の画像処理コントローラ。
【請求項４】
前記複数の画像処理回路は、画像における特徴を認識するための画像認識処理を行う画像処理回路と、画像データに対して画像の特徴を補正するための補正処理を行なう画像処理回路であることを特徴とする請求項３に記載の画像処理コントローラ。
【請求項５】
前記複数の画像処理回路は、画像データに対して画素数変換処理を行なう画像処理回路と、画像データに対して画像の特徴を補正するための補正処理を行なう画像処理回路であることを特徴とする請求項３に記載の画像処理コントローラ。
【請求項６】
前記通信手段は、同通信手段から前記複数の画像処理回路間の通信経路にラインバッファメモリを備え、前記複数のラインデータを前記ラインバッファメモリで遅延させて前記複数の画像処理回路に送信することを特徴とする請求項３に記載の画像処理コントローラ。
【請求項７】
入力された画像データに対して複数の画像処理を施す画像処理装置であって、
前記画像データを記憶する記憶部と、
前記画像データに対して、所定の処理を施す複数の画像処理回路と、
前記記憶部と前記複数の画像処理回路を接続するとともに、前記複数の画像処理側の通信経路を分岐させて同複数の画像処理回路に対して前記記憶された同一の画像データを送信する通信手段とを有し、
前記複数の画像処理回路は、前記送信された同一の画像データに対して並列処理を行なうことを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データに対して特定の処理を施す画像処理コントローラに関し、特に、画像データを記憶する記憶部との間の通信量を削減する画像処理コントローラ、及び上記画像処理コントローラを使用した画像処理装置に関するものである。
【背景技術】
【０００２】
従来、画像データに対して複数の処理を施す画像処理装置が知られている（例えば、特許文献１参照）。
この装置では、画像データに対して複数の処理を順に実行できるよう、その内部に各処理を実行する複数の画像処理回路が配置されている。
【０００３】
図８は、従来の画像処理コントローラの要部を示すブロック図である。ハードウェアを用いて複数の処理を実行する場合、画像データは記憶部に記憶された後、各画像処理回路の処理順序に応じて記憶部から読み出される。具体的には、記憶部に記憶された画像データは画像処理回路Ａの処理を受けるために読み出され、画像処理回路Ａの処理を受けた後、再度記憶部に記憶される。また、画像処理回路Ａの後段に画像処理回路Ｂが配置されている場合は、画像データは記憶部から再度、画像処理回路Ｂに読み出される。
【特許文献１】特開２０００−３５４１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の装置では各画像処理回路の処理毎に、記憶部と画像処理コントローラとの間で画像データが往来するため、内部の画像処理回路の数が多くなれば、記憶部と画像処理コントローラ間の通信量が増加することとなる。そのため、設定された時間内に画像データに対して全ての処理を完了させるためには、記憶部と画像処理コントローラ間の通信速度を上げる必要が生じる。その結果として、通信における周波数や、バス幅を増加する必要が生じ、回路規模の増大やコストアップを招いていた。
【０００５】
本発明は、上記課題にかんがみてなされたもので、画像データに対して複数の処理を施すに際し、画像データを記憶する記憶部との間の通信量を削減することが可能な画像処理コントローラ及び上記画像処理コントローラを使用した画像処理装置を提供する。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、入力された画像データに対して内部に実装された各回路を用いて処理を行なう画像処理コントローラであって、前記画像データを記憶する記憶部と、前記画像データに対して、所定の処理を施す複数の画像処理回路と、前記記憶部と前記複数の画像処理回路を接続するとともに、前記複数の画像処理回路側の通信経路を分岐させて同複数の画像処理回路に対して前記記憶された同一の画像データを送信する通信手段とを有し、前記複数の画像処理回路は、前記送信された同一の画像データに対して並列処理を行なう構成としてある。
【０００７】
上記のように構成された発明では、複数の画像処理回路は、記憶部に記憶された画像データを用いて各処理を実行する。このとき、通信手段は、通信経路を分岐させて、前記複数の画像処理回路に記憶部から読み出した同一の画像データを送信する。また、複数の画像処理回路は、送信された同一の画像データに対して並列処理を行なう。
そのため、通信手段は、記憶部に対して画像データを画像処理回路の数毎に行うのではなく、１度の処理で読み取った同一の画像データを各画像処理回路に送信するため、記憶部と通信手段との間の通信量を少なくすることができる。その結果、通信における周波数や、記録部との間のバス幅を増加させなくとも、通信速度を上げることができ、回路規模の増大やコストアップを抑制することができる。
ここで、画像データに対して並列処理を行うとは、例えば、前段の画像処理回路の処理結果を用いて後段の画像処理回路が処理を行なう関係にないことを意味する。
【０００８】
好ましくは、前記通信手段は、前記画像データを出力する１つの出力端子に接続された配線を分岐させて前記複数の画像処理回路に接続されている。
上記のように構成された発明では、通信手段の出力端子と画像処理回路とは、画像処理回路側で分岐するよう配線されているため、通信手段は、同一の画像データを複数の画像処理回路に送信するために個別に送信先アドレスを指定してやる必要がなく、簡易な構成により同一データを各画像処理回路に送信することができる。
【０００９】
好ましくは、前記複数の画像処理回路は、画像における主走査方向に複数配列した画素群を示すラインデータを処理毎に複数用いて注目画素に対して近傍処理を行う。
複数のラインデータを用いて近傍処理を行なう場合、１度の処理に複数のラインデータの読み込みを行い、注目画素と注目画素の近傍画素との間の関係を算出する。そのため、１度の処理で複数のラインデータを読み込む必要が生じ、記憶部との間の通信量が増大する。そのため、上記のように構成された発明では、近傍処理を行なう画像処理回路に対しても、その通信量を削減することができる。
なお、主走査方向とは、データ読取部により元画像が読み取られる方向を意味する。
【００１０】
ここで、並列処理を行なう画像処理回路の一例として、好ましくは、前記複数の画像処理回路は、画像における特徴を認識するための画像認識処理を行う画像処理回路と、画像データに対して画像の特徴を補正するための補正処理を行なう画像処理回路である。
上記のように構成された発明では、画像処理回路は、近傍処理のなかでも、特に、画像認識処理と補正処理とを組み合わせて並列処理することができる。
【００１１】
また、複数の画像処理回路が実施する並列処理の一例として、好ましくは、前記複数の画像処理回路は、画像データに対して画素数変換処理を行なう画像処理回路と、画像データに対して画像の特徴を補正するための補正処理を行なう画像処理回路である。
上記のように構成された発明では、画像処理回路は近傍処理の中でも、特に、画素数変換処理と補正処理とを組み合わせて並列処理することができる。
【００１２】
好ましくは、前記通信手段は、同通信手段から前記複数の画像処理回路間の通信経路にラインバッファメモリを備え、前記複数のラインデータを前記ラインバッファメモリで遅延させて前記複数の画像処理回路に送信する。
上記のように構成された発明では、通信手段から送信されたラインデータはその出力タイミングをラインバッファメモリで遅延された後、順次画像処理回路に入力するため、通信手段の通信経路の数を削減することができる。
【００１３】
また、本発明は、画像処理コントローラを備えた画像処理装置に対しても応用することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図を参照しつつ下記の順序に従って本発明の実施形態を説明する。
１．第１の実施形態：
２．第２の実施形態：
３．その他の実施形態：
【００１５】
１．第１の実施形態：
図１は、第１の実施形態に係る画像処理装置の要部を示すブロック図である。図１では、画像処理装置としての複合機を示して、本発明を説明する。
複合機１００の要部は、原稿画像（元画像）を画像データに変換するスキャナエンジン（データ読取部）９０と、画像データを用いて印刷媒体に印刷処理を施すプリンタエンジン９１と、ユーザからの操作入力を受け付ける操作パネル９２と、表示部９３と、メインコントローラ（画像処理コントローラ）８０とで構成されている。また、メインコントローラ８０と、操作パネル９２及び表示部９３との間にはＩ／Ｏ９４，９５が介在し、相互に通信することができる。なお、スキャナエンジンとしては、フラットベッドスキャナーを例に説明を行うが、スキャナエンジンの構成としては、これに限定されない。
【００１６】
以下に、複合機１００の処理を説明する。ユーザがスキャナエンジン９０の画像読み取り面に原稿画像をセットし、画像の読み取りを開始させると、スキャナエンジン９０はＣＣＤ（Charge Coupled Device）等のラインセンサを用いて原稿画像をアナログデータとして内部に取り込む。また、スキャナエンジン９０はＡ／Ｄ変換部によりアナログデータをディジタルデータ（以下、画像データと記載する）に変換し、画像データをメインコントローラ８０に出力する。このとき、画像データは、元となる画像における主走査方向に複数配列した画素群を示すラインデータにより構成され、このラインデータを副走査方向に配列させることにより元画像に対応するデータが構成される。
【００１７】
メインコントローラ８０の要部は、ＣＰＵ７０と、ＲＯＭ６０と、入力された画像データを記憶するＲＡＭ（記憶部）５０と、画像データに対して所定の画像処理を施すＡＳＩＣ(Application Specific Integrated Circuit)４０とで構成されている。この画像データは、ＲＡＭ５０に記憶された後、ＡＳＩＣ４０により所定の画像処理が施される。そして、メインコントローラ８０は、各処理を施した画像データをプリンタエンジン９１に出力する。
【００１８】
プリンタエンジン９１は、入力された画像データを用いて印刷媒体に対して印刷処理を施す。また、ユーザが操作パネル９２を用いて表示部９３にサムネール画像等を表示させるコマンドを入力すると、ＣＰＵ７０は、ＡＳＩＣ４０にＲＡＭ５０に記憶された画像データの画素数を減少させるよう画素数変換させて、表示部９３に画像データを出力させる。表示部９３は上記画素数が減少した画像データを用いて画面上にサムネール画像を表示する。本実施形態では、プリンタエンジン９１としてレーザープリンタを例に説明を行うが、プリンタエンジン９１の構成は、インクジェットプリンタや、ＬＥＤ（light Emitting Diode）プリンタであってもよい。
【００１９】
更に、本発明に係るメインコントローラ８０では、ＲＡＭ５０とＡＳＩＣ４０間の通信量を軽減するために、ＲＡＭ５０に記憶された同一の画像データを基に異なる画像処理を並列処理する。ＡＳＩＣ４０が実行する画像処理の中には、互いの処理結果に影響を受けることなく画像データに対して個別の処理を実行できるものが存在する。そのため、メインコントローラ８０は、このような画像処理を一度のアクセスによりＲＡＭ５０から読み込んだ画像データを用いて並列処理させることで、ＲＡＭ５０とＡＳＩＣ４０間の通信量を削減する。以下に、メインコントローラ８０の各部の機能をより詳細に説明していく。
【００２０】
図２は、ＡＳＩＣの構成を示すブロック図である。
ＡＳＩＣ４０の要部は、画像データに対して特定の処理を施す第１〜５の画像処理回路４２〜４６と、ＲＡＭ５０と第１〜５の画像処理回路４２〜４６間のアクセスを制御するためのＲＡＭＩ／Ｆ（通信手段）４１と、出力Ｉ／Ｆ４７とで構成されている。また、ＲＡＭＩ／Ｆ４１とＲＡＭ４０とはバス３０を介して接続されており、ＲＡＭＩ／Ｆ４１は、ＲＡＭ５０に記憶された画像データを第１〜５の画像処理回路４２〜４６に送信することができる。
【００２１】
ここで、第１〜５の画像処理回路４２〜４６の機能について説明を行う。第１〜５の画像処理回路４２〜４６は、ＦＰＧＡ（Field Programmable Gate Array）等のハードウェアにより構成されており、ＲＡＭＩ／Ｆ４１を通じて送信された画像データに対して所定の処理を施した後、画像データを再度ＲＡＭＩ／Ｆ４１を通じてＲＡＭ５０に記憶させる。また、第１〜５の画像処理回路４２〜４６は、実行する処理の違いによりラインデータＮの読み込み方法が異なる。具体的には、第１，４，５の画像処理回路４２，４５，４６は、処理毎に１つのラインデータＮを読み出す。一方第２，３の画像処理回路４３，４４は、処理毎に複数のラインデータＮを読み出す。
【００２２】
第１の画像処理回路４２は、ＲＡＭ５０からラインデータＮを順次読み込み、このラインデータＮに対してシェーディング補正や、ガンマ補正、更にはライン間補正を行う。シェーディング補正はスキャナエンジン９０のラインセンサの感度等に起因する画像データのばらつきを補正するものである。また、ガンマ補正はラインセンサの出力値の非線形性や色のバランスに起因する画像データのばらつきを補正するものである。そして、ライン間補正は、Ｒ，Ｇ，Ｂの各ラインセンサのスキャン方向の読み取り位置に起因する画像データのばらつきを補正するものである。なお、シェーディング補正、ガンマ補正、ライン間補正は従来技術であるため、その説明を省略する。
【００２３】
第４の画像処理回路４５は、ＲＡＭ５０からラインデータＮを順次読み込み、このラインデータに対してモアレ除去処理や、像域分離処理を行う。モアレ除去処理は、平滑化処理の一種であり、画像中のノイズを除去したり領域の輪郭（エッジ）を弱める処理である。また、像域分離処理は、画像を文字又は写真等で構成された領域に分離し、各領域に対して適切な画像処理を施すものである。この像域分離処理は、第２の画像処理回路４３の処理により出力される処理値（後述）を基に、各領域の位置が特定される。なお、モアレ除去処理や、像域分離処理は従来技術であるため、その説明を省略する。
【００２４】
第５の画像処理回路４６は、画像データに対して２値化処理を行う。２値化処理は、画像データの情報量を減らすために、画像データの値を１又は０の２値に変換するものである。２値化処理としては、ディザ処理や単純２値化処理が存在する。なお、２値化処理は従来技術であるため、その説明を省略する。
【００２５】
第２の画像処理回路（複数の画像処理回路）４３は、読み込んだ複数のラインデータＮから注目画素データにおける近傍画素との関係をヒストグラム抽出やエッジ画素抽出により特定し、画像が示す各領域を、背景領域、テキスト領域、印刷領域、フォト等の領域に識別する。ここで、近傍処理とは、注目画素データにおける近傍画素との階調値又は輝度値の関係を基に、注目画素データに対する演算値を決定するものである。以下に近傍処理についてより詳細に説明を行う。
【００２６】
図３は、第２の画像処理回路４３により実行される近傍処理を説明するためのイメージ図である。ここでは、近傍処理として３×３近傍処理を例に説明を行なう。第２の画像処理回路４３は、図中の注目画素データＰ５に対する演算値を決定するために、この注目画素データＰ５が含まれるラインデータｎと、前後のラインデータｎ−１，ｎ＋１をバッファメモリ４３ａに取り込む。そして、第２の画像処理回路４３は、注目画素データＰ５の８近傍の画素データＰ１〜Ｐ４，Ｐ６〜Ｐ９の値を基に注目画素データＰ５の演算値を決定する。
【００２７】
また、第３の画像処理回路（複数の画像処理回路）４４は、読み込んだ複数のラインデータＮから注目画素データにおける近傍画素との関係を近傍処理を用いて算出し、注目画素に対して補正処理としてのノイズを除去するためのフィルタ処理や色変換処理を行う。ここで、第２の画像処理回路４３と第３の画像処理回路４４が実行する近傍処理は、一方の処理結果が他方の処理に影響を与えず、独立に処理を行なうことができる。
【００２８】
ＲＡＭＩ／Ｆ４１は、ＲＡＭ５０と第１〜第５の画像処理回路４２〜４６の間で画像データを含むデータの受け渡しを行う。ＲＡＭＩ／Ｆ４１は、ＲＡＭ５０に記憶された画像データをラインデータＮ毎に読み出し、第１〜第５の画像処理回路の順序で、ラインデータＮを各画像処理回路に出力する。また、第１〜５の画像処理回路４２〜４６は、ラインデータＮの取り込み方法により、ＲＡＭＩ／Ｆ４１との接続構成が異なる。なお、本実施形態では、ＲＡＭＩ／Ｆ４１はＲＡＭ５０に対してデータを直接アクセスするものとして記載するが、ＲＡＭＩ／Ｆ４１の機能はこれに限定されない。具体的には、ＲＡＭＩ／Ｆ４１は、各画像処理回路とＲＡＭ５０との間におけるデータの通信経路としての機能のみを備えるものであってもよい。
【００２９】
第１，４，５の画像処理回路４２，４５，４６は、ＲＡＭ５０から１つのラインデータＮを順次取り込み、処理を行うため、ＲＡＭＩ／Ｆ４１の出力端子４１ａ及び入力端子４１ｂとの間で入力／出力用に各１本の通信経路４８ａ〜４８ｅにより接続されている。
【００３０】
第２，３の画像処理回路４３，４４は、処理毎にＲＡＭ５０から３つのラインデータｎ−１〜ｎ＋１を読み出し、処理を行うため、ＲＡＭＩ／Ｆ４１の出力端子４１ｃと入力用に３本の通信経路４８ｆ〜４８ｈにより接続され、入力端子４１ｄと出力用に１本の通信経路４８ｉ，４８ｊにより接続されている。
更に、ＲＡＭＩ／Ｆ４１と第２及び第３の画像処理回路４３，４４とを接続する通信経路４８ｆ〜４８ｈは画像処理回路側で分岐している。そのため、ＲＡＭＩ／Ｆ４１から通信経路４８ｆ〜４８ｈを通じて、第２の画像処理回路４３及び第３の画像処理回路４４に同一のラインデータｎ−１〜ｎ＋１が送信される。通信経路４８ｆ〜４８ｈを画像処理回路側で分岐させることで並列回路が構成されるため、ＲＡＭＩ／Ｆ４１は、同一の画像データを各画像処理回路４３，４４に送信するために個別に送信先アドレスを指定してやる必要がなく、簡易な構成により同一データを各画像処理回路に送信することができる。
【００３１】
図４は、一例としてのＡＳＩＣ４０により実行される処理を説明するための流れ図である。また、図５は、第１〜５の画像処理回路４２〜４６、ＲＡＭＩ／Ｆ４１、及びＲＡＭ５０との間の通信状態を時系列的に説明するためのシーケンスチャートである。なお、図４で示す流れ図では、ＲＡＭＩ／Ｆ４１によるＲＡＭ５０に対するアクセスを、データに対する読取りと書き込みで１つのフローにより表示している。
【００３２】
ＡＳＩＣ４０にラインデータＮにより構成された画像データが入力されると、第１の画像処理回路４２は、ラインデータＮ毎にシェーディング補正や、ガンマ補正や、ライン間補正を施した後、画像データをＲＡＭＩ／Ｆ４１に出力する（ステップＳ１１０）。
【００３３】
ＲＡＭＩ／Ｆ４１は、ラインデータＮを順次受信し、このラインデータＮにより構成された画像データを第１中間画像データ（以下、第１中間画像データを構成する各ラインデータをラインデータＮ１と記載する。）としてＲＡＭ５０に記憶する。また、ＲＡＭＩ／Ｆ４１は、画像データを構成するラインデータＮ１−１〜Ｎ１＋１をＲＡＭ５０から読み出し、第２の画像処理回路４３に送信する。このとき、ＲＡＭＩ／Ｆ４１の通信経路４８ｆ〜４８ｈを通して第３の画像処理回路４４にもラインデータＮ１−１〜Ｎ１＋１が送信される（ステップＳ１２０）。
【００３４】
このため、ＲＡＭＩ／Ｆ４１は、第３の画像処理回路４４にラインデータＮを送信するためのＲＡＭ５０へのアクセスを、第２の画像処理回路４３にラインデータＮを送信するためのアクセスと併合させることができる（図５）。また、第２の画像処理回路４３と第３の画像処理回路４４は、３つのラインデータｎ１−１〜ｎ１＋１を用いて近傍処理を行なうため、ＲＡＭＩ／Ｆ４１から第２及び第３の画像処理回路４３，４４へは、計６個のラインデータＮ１が送信される。しかし、ＲＡＭ５０からＲＡＭＩ／Ｆ４１へ送信されるラインデータの数は半分の３つですむため、ＲＡＭＩ／Ｆ４１とＲＡＭ５０間での通信量を大幅に削減することができる。
【００３５】
第２の画像処理回路４３は、ラインデータｎ１−１〜ｎ１＋１を用いて注目画素データに対して近傍処理を行ない、近傍処理の結果に基づいて画像認識処理を実行する。また、第２の画像処理回路４３は、この画像認識処理により出力された認識結果をＲＡＭＩ／Ｆ４１に出力する（ステップＳ１３０）。第２の画像処理回路４３は、画像データを構成する全ての画素データに対して近傍処理を実行する。
【００３６】
第３の画像処理回路４４は、ラインデータｎ１−１〜ｎ１＋１を用いて注目画素データに対して近傍処理を行ない、近傍処理の結果に基づいてフィルタ処理や色変換処理等を実行する。また、第３の画像処理回路４４は、処理後の各ラインデータＮをＲＡＭＩ／Ｆ４１に出力する（ステップＳ１４０）。第３の画像処理回路４４は、画像データを構成する全ての画素データに対して近傍処理を実行する。
【００３７】
ＲＡＭＩ／Ｆ４１は、第３の画像処理回路４４から受信した画像データを第２中間画像データ（以下、第２中間画像データを構成する各ラインデータをラインデータＮ２と記載する。）として、第２の画像処理回路４３から受信した認識結果とともに、ＲＡＭ５０の所定の記憶領域に記憶する。また、ＲＡＭＩ／Ｆ４１は、第２中間画像データ及び認識結果をＲＡＭ５０から読み出し、第４の画像処理回路４５に送信する（ステップＳ１５０）。
【００３８】
第４の画像処理回路４５は、受信した認識結果を基に、第２中間画像データに対してモアレ除去や像域分離処理を実施する（ステップＳ１６０）。このとき、ＲＡＭＩ／Ｆ４１は、第２中間画像データを構成するラインデータＮ２を１ライン毎に読み出し、第４の画像処理回路４５に送信する。そして、第４の画像処理回路４５は、ラインデータＮ２を１ライン毎に処理を施した後、処理後のラインデータＮ２をＲＡＭＩ／Ｆ４１に出力する。
【００３９】
ＲＡＭＩ／Ｆ４１は、第４の画像処理回路４５から受信したラインデータＮ２により構成される画像データを第３中間画像データ（以下、第３中間画像データを構成する各ラインデータをラインデータＮ３と記載する。）としてＲＡＭ５０に記憶する。また、ＲＡＭＩ／Ｆ４１は、第３中間画像データを読み出し、第５の画像処理回路４６に送信する（ステップＳ１７０）。
【００４０】
第５の画像処理回路４６は、受信した第３中間画像データに対して２値化処理を行う（ステップＳ１８０）。このとき、ＲＡＭＩ／Ｆ４１は、第３画像データを構成するラインデータＮ３を１ライン毎に読み出し、第５の画像処理回路４６に送信する。そして、第５の画像処理回路４６は、ラインデータＮ３を１ライン毎に処理を施した後、処理後のラインデータＮＮ３をＲＡＭＩ／Ｆ４１に出力する。
【００４１】
ＲＡＭＩ／Ｆ４１は処理後の画像データを最終画像データとしてＲＡＭ５０に記録する。また、ＲＡＭＩ／Ｆ４１は、この最終画像データを出力Ｉ／Ｆに出力する（ステップＳ１９０）。出力ＩＦ４７は、最終画像データをプリンタエンジン９１に出力する。この後、プリンタエンジン９１は、最終画像データを用いて印刷媒体に対して印刷処理を実行する。
【００４２】
以上説明したように、複数のラインデータＮを用いて画像処理を実行する第２及び第３の画像処理回路４３，４４に、ＲＡＭＩ／Ｆから同一のラインデータＮが送信されるため、ＲＡＭ５０とＡＳＩＣ４０間の通信量を削減することができる。そのため、通信における周波数や、ＲＡＭ５０とＡＳＩＣ４０との間のバス幅を増加させなくとも、ＲＡＭ５０とＡＳＩＣ４０との間の通信速度を上げることができ、回路規模の増大やコストアップを抑制することができる。
【００４３】
第２の実施形態：
図６は、第２の実施形態に係るＡＳＩＣ４０を示すブロック図である。第２の実施形態では、ＲＡＭＩ／Ｆ４１と第２及び第３の画像処理回路４３，４４の間には、ラインバッファメモリ４９，４９が備えられている。このラインバッファメモリ４９，４９は、ＲＡＭＩ／Ｆ４１と第２及び第３の画像処理回路４３，４４を接続する通信経路４８の間に介在しており、通信経路４８を通じて送信されるラインデータＮを一時記憶することで、第２及び第３の画像処理回路４３，４４への同ラインデータＮの入力を遅延させる。
【００４４】
以下に、第２の実施形態に係る複合機１００の機能を説明する。ＲＡＭ５０からＲＡＭＩ／Ｆ４１を通じて入力されたラインデータｎ−１は、第２及び第３の画像処理回路４３，４４に送信される。また、ＲＡＭＩ／Ｆ４１を通じてラインデータｎ，ｎ＋１がラインバッファメモリ４９，４９にそれぞれ一時的に記憶された後、順次、第２及び第３の画像処理回路４４、４４に入力される。そのため、第２及び第３の画像処理回路４３，４４が３つのラインデータを用いて一回の処理を行なう場合、２つのラインバッファメモリ４９，４９を備えることにより、ＲＡＭＩ／Ｆ４１と第２及び第３の画像処理回路４３，４４間の通信経路をシリアル配線とすることができる。また、上記に加えてラインバッファメモリ４９，４９を第２及び第３の画像処理回路４３，４４で共有するため、ＡＳＩＣ４０の回路構成を簡素化することができる。
【００４５】
３．その他の実施形態：
本発明には、様々な変形例が存在する。第２及び第３の画像処理回路４３，４４の組合せは、上記説明したものに限定されない。例えば、複合機１００が表示部９３にサムネールデータを表示させる機能を備える場合は、第３の画像処理回路４４は画像データの画素数を減らしてサムネール画像を生成する画素数変換処理を行うものであってもよい。 また、第３の画像処理回路４４は、背景除去処理を行なうものであってもよい。ここで、背景除去処理とは、原稿画像の背景に色が付いている場合に、この背景値に補正を行うことで、画像の判読性や、画質の向上を図るものである。
【００４６】
同一の画像データが供給される画像処理回路の数は２つに限定されない。つまり、同一の画像データに対して並列に実行できる処理が２以上あれば、各処理を行なう画像処理回路をＲＡＭＩ／Ｆ４１に対して並列に接続してもよい。
【００４７】
また、画像処理回路に入力されるラインデータＮの数は同数でなくともよい。図７は、変形例としての画像処理コントローラを示すブロック図である。図７に示すように、通信経路の１つを分岐させることなく第２の画像処理回路４３に接続することで、第２の画像処理回路４３と第３の画像処理回路４４との入力ラインデータＮの数を異ならせることができる。そのため、入力されるラインデータＮの数にとらわれることなく柔軟に回路を構成することができる。
【００４８】
画像処理装置の構成としては、本発明に係る画像処理コントローラを備えていればよく、スキャナエンジン等のデータ読取装置を備えていなくともよい。
【００４９】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。つまり、実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること、実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること、実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること、は本発明の一実施例として開示されるものである。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態に係る画像処理装置の要部を示すブロック図である。
【図２】ＡＳＩＣの構成を示すブロック図である。
【図３】第２の画像処理回路４３により実行される近傍処理を説明するためのイメージ図である。
【図４】一例としてのＡＳＩＣ４０により実行される処理を説明するための流れ図である。
【図５】第１〜５の画像処理回路４２〜４６、ＲＡＭＩ／Ｆ４１、及びＲＡＭ５０との間の通信状態を時系列的に説明するためのシーケンスチャートである。
【図６】第２の実施形態に係るＡＳＩＣ４０を示すブロック図である。
【図７】変形例としての画像処理コントローラを示すブロック図である。
【図８】従来の画像処理コントローラの要部を示すブロック図である。
【符号の説明】
【００５１】
３０…バス、４０…ＡＳＩＣ、４１…ＲＡＭＩ／Ｆ、４２…第１の画像処理回路、４３…第２の画像処理回路、４３ａ…バッファメモリ、４４…第３の画像処理回路、４５…第４の画像処理回路、４６…第５の画像処理回路、４７…出力Ｉ／Ｆ、４８ｉ〜ｊ…通信経路、４９…ラインバッファメモリ、５０…ＲＡＭ、７０…ＣＰＵ、８０…メインコントローラ、９０…スキャナエンジン、９１…プリンタエンジン、９２…操作パネル、９３…表示部、９４、９５…Ｉ／Ｏ、１００…複合機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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