(57)【要約】【課題】積層数が大きい半導体記憶装置及びその製造方法を提供する。【解決手段】シリコン基板１１上に絶縁膜１４及び電極膜ＷＬを交互に積層して積層体ＭＬ２１を形成し、この積層体ＭＬ２１の端部を階段状に加工し、積層体ＭＬ２１の周囲に層間絶縁膜３２を形成する。次に、層間絶縁膜３２内に、電極膜ＷＬ０〜ＷＬ３の端部にそれぞれ到達するように、下方にいくほど径が小さくなる複数のコンタクトホールを形成し、その内部に犠牲材を埋め込む。次に、積層体ＭＬ２１の直上域に積層体ＭＬ２２を形成し、積層体ＭＬ２２の周囲に層間絶縁膜３４を形成し、層間絶縁膜３４内に下方にいくほど径が小さくなる複数のコンタクトホールを形成し、層間絶縁膜３２中に形成されたコンタクトホールに連通させる。その後、犠牲材を除去し、コンタクトホールの内部にコンタクトＣＷ０〜ＣＷ３を埋設する。コンタクトには段差Ｓが形成される。【選択図】図３
2010027870.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積み重ねられ、それぞれが交互に積層された複数の絶縁膜及び複数の電極膜からなり、端部が階段状に加工された複数の積層体と、
各前記積層体の周囲にそれぞれ設けられた複数の層間絶縁膜と、
複数の前記層間絶縁膜を貫通するように埋設され、前記電極膜の端部にそれぞれ接続された複数のコンタクトと、
を備え、
前記コンタクトにおける前記層間絶縁膜間に相当する位置には、段差が形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記コンタクト及び前記電極膜は、金属を含む同一の導電材料により形成されており、前記コンタクトと前記電極膜の間にはバリアメタルが介在していないことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
少なくとも一部の前記コンタクトは、前記電極膜の上面と側面との間の稜線に接していることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
基板上に複数の絶縁膜及び複数の電極膜を交互に積層することにより第１の積層体を形成する工程と、
前記第１の積層体の端部を階段状に加工する工程と、
前記第１の積層体の周囲に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に、前記電極膜の端部に到達するように、下方にいくほど径が小さくなる第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内に犠牲材を埋め込む工程と、
前記第１の積層体の直上域に複数の絶縁膜及び複数の電極膜を交互に積層することにより第２の積層体を形成する工程と、
前記第２の積層体の周囲に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜中に、前記第１のコンタクトホールに到達するように、下方にいくほど径が小さくなる第２のコンタクトホールを形成する工程と、
前記犠牲材を除去する工程と、
前記第１のコンタクトホール及び前記第２のコンタクトホールの内部にコンタクトを埋設する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記コンタクトを埋設する工程は、
前記第１のコンタクトホールの内部及び前記第２のコンタクトホールの内部並びに前記第２の層間絶縁膜の上面上及び前記第２の積層体の上面上に金属膜を堆積させる工程と、
前記電極膜に含まれる導電材料の少なくとも一部を、前記金属膜に含まれる金属に置換する工程と、
前記第２の層間絶縁膜の上面上及び前記第２の積層体の上面上に堆積された前記金属膜を除去する工程と、
を有することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリの記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。微細化を図るためにはフォトリソグラフィ技術の向上が必要であるが、現在のＡｒＦ液浸露光技術では４０ｎｍ（ナノメートル）付近のルールが改造限界となっており、より一層の微細化を図るためには、ＥＵＶ（Extreme UltraViolet：極端紫外線）露光機の導入が必要である。しかし、ＥＵＶ露光機はコストが極めて高く、現実的ではない。また、仮にＥＵＶ露光機を使用して微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧などが物理的な限界点を迎えることが予想され、デバイスとしての動作が困難になる可能性が高い。
【０００３】
このような問題を解決するため、素子を３次元的に集積するアイデアが多数提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程が必要となるため、３次元化してもコストを低減することは困難であり、むしろ４層以上に積層するとコストの増加を招いてしまう。
【０００４】
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。また、積層体の端部を階段状に加工し、積層体の周囲に、階段状の端部に乗り上げるように層間絶縁膜を設け、層間絶縁膜中に各電極膜の端部に接続されるようにコンタクトを埋設する。そして、層間絶縁膜の上方に複数本の金属配線を敷設し、コンタクトを介して各電極膜の端部に接続する。これにより、金属配線及びコンタクトを介して、各電極膜の電位を相互に独立して制御することができる。
【０００５】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを形成することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００６】
しかしながら、この技術においては、電極膜の積層数が多くなると、下層に配置された電極膜と上層の金属配線との間の高低差が増加するため、コンタクトのアスペクト比が増大し、形成が困難になるという問題がある。現状、形成可能なコンタクトのアスペクト比の上限は、例えば１０程度であるため、このアスペクト比の上限によって、積層数が制約されてしまう。また、コンタクトの直径を大きくすることも考えられるが、そうすると、チップ面積が増大してしまい、積層化によるメリットを相殺してしまう。
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、積層数が大きい半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、基板と、前記基板上に積み重ねられ、それぞれが交互に積層された複数の絶縁膜及び複数の電極膜からなり、端部が階段状に加工された複数の積層体と、各前記積層体の周囲にそれぞれ設けられた複数の層間絶縁膜と、複数の前記層間絶縁膜を貫通するように埋設され、前記電極膜の端部にそれぞれ接続された複数のコンタクトと、を備え、前記コンタクトにおける前記層間絶縁膜間に相当する位置には、段差が形成されていることを特徴とする半導体記憶装置が提供される。
【００１０】
本発明の他の一態様によれば、基板上に複数の絶縁膜及び複数の電極膜を交互に積層することにより第１の積層体を形成する工程と、前記第１の積層体の端部を階段状に加工する工程と、前記第１の積層体の周囲に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜中に、前記電極膜の端部に到達するように、下方にいくほど径が小さくなる第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内に犠牲材を埋め込む工程と、前記第１の積層体の直上域に複数の絶縁膜及び複数の電極膜を交互に積層することにより第２の積層体を形成する工程と、前記第２の積層体の周囲に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜中に、前記第１のコンタクトホールに到達するように、下方にいくほど径が小さくなる第２のコンタクトホールを形成する工程と、前記犠牲材を除去する工程と、前記第１のコンタクトホール及び前記第２のコンタクトホールの内部にコンタクトを埋設する工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、積層数が大きい半導体記憶装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る半導体記憶装置の特徴は、一括加工型３次元積層メモリであって、基板上に、複数の電極膜が積層された積層体が複数段に積み重ねられており、積層体ごとにコンタクトホールが複数回に分けて形成されていることである。その結果、電極膜の合計の積層数が多く、コンタクトのアスペクト比が高く、また、コンタクトのつなぎ目に段差が形成されている。
【００１３】
以下、本実施形態に係る半導体記憶装置における電極膜及びコンタクト等の位置及び機能を明らかにするために、半導体記憶装置の全体構成について概略的に説明し、次いで、本実施形態の特徴部分を詳細に説明する。
【００１４】
先ず、半導体記憶装置の全体構成について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る半導体記憶装置を例示する断面図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、シリコン基板１１（図２参照）におけるセルソースＣＳ以外の部分も図示を省略している。
【００１５】
図１及び図２に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）は、不揮発性の半導体記憶装置であり、より具体的には、３次元積層型のフラッシュメモリである。装置１においては、例えば単結晶シリコンからなるシリコン基板１１が設けられており、シリコン基板１１の上層部分における所望の位置には、素子分離（図示せず）が形成されている。また、矩形のメモリアレイ領域には、不純物が導入されて半導体領域が形成されており、セルソースＣＳとなっている。
【００１６】
シリコン基板１１上におけるセルソースＣＳの直上域には、絶縁膜１２が設けられており、その上には、例えば非晶質シリコンからなる下部選択ゲートＬＳＧが設けられており、その上には絶縁膜１３が設けられている。絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３により、下部ゲート積層体ＭＬ１が構成されている。
【００１７】
下部ゲート積層体ＭＬ１の上方には、複数の絶縁膜１４と複数の電極膜ＷＬとが交互に積層されたメモリ積層体ＭＬ２が形成されている。電極膜ＷＬは、例えば、ボロン等のアクセプタが導入され導電型がＰ＋型とされた非晶質シリコンによって形成されており、ワード線として機能する。また、絶縁膜１４は、例えば、シリコン酸化物によって形成されており、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。なお、後述するように、本実施形態においては、メモリ積層体ＭＬ２を積層方向に沿って複数の積層体に分けて形成しているが、図２においては、１つの積層体ＭＬ２として示している。また、図１及び図２においては、電極膜ＷＬは４層のみ示しているが、本実施形態によれば、より多くの電極膜ＷＬを設けることができる。
【００１８】
そして、メモリ積層体ＭＬ２上には、絶縁膜１５が設けられており、その上には、例えば非晶質シリコンからなる上部選択ゲートＵＳＧが設けられており、その上には絶縁膜１６が設けられている。絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６により、上部ゲート積層体ＭＬ３が構成されている。
【００１９】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁膜１４及び電極膜ＷＬの積層方向をＺ方向とする。
【００２０】
電極膜ＷＬは、上層に配置された電極膜ＷＬほどＸ方向における長さが短くなっており、上方（＋Ｚ方向）から見て、各電極膜ＷＬは、それより下方に配置された電極膜ＷＬ、下部選択ゲートＬＳＧ及びセルソースＣＳの内側に配置されている。また、上部選択ゲートＵＳＧは最上層の電極膜ＷＬの内側に配置されている。これにより、メモリ積層体ＭＬ２の端部は階段状となっている。メモリ積層体ＭＬ２から見て±Ｘ方向及び±Ｙ方向の領域には、層間絶縁膜（図３参照）が設けられている。
【００２１】
このように、シリコン基板１１上には、下部ゲート積層体ＭＬ１、メモリ積層体ＭＬ２、上部ゲート積層体ＭＬ３がこの順に積層されている。下部ゲート積層体ＭＬ１、メモリ積層体ＭＬ２及び上部ゲート積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、Ｙ方向に沿って複数組設けられている。
【００２２】
上部選択ゲートＵＳＧは、１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬ及び下部選択ゲートＬＳＧは、各積層体ＭＬ内では分断されておらず、それぞれがＸＹ平面に平行な１枚の導電膜となっている。また、セルソースＣＳも分断されておらず、複数の積層体ＭＬの直下域をつなぐように、ＸＹ平面に平行な１枚の層状の導電領域となっている。
【００２３】
そして、積層体ＭＬには、積層方向（Ｚ方向）に延びる複数本の貫通ホール１７が形成されている。各貫通ホール１７は積層体ＭＬ全体を貫いている。また、貫通ホール１７は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００２４】
各貫通ホール１７の内部には、シリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。
【００２５】
また、上部ゲート積層体ＭＬ３上には絶縁膜１８が設けられており、絶縁膜１８上にはＹ方向に延びる複数本のビット配線ＢＬが設けられている。ビット配線ＢＬは、金属、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。各ビット配線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、絶縁膜１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、ビット配線ＢＬとセルソースＣＳとの間に接続されている。また、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット配線ＢＬに接続されている。
【００２６】
更に、ビット配線ＢＬが配置されている領域の−Ｘ方向側には、Ｘ方向に延びる複数本の上部選択ゲート配線ＵＳＬが設けられている。上部選択ゲート配線ＵＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。上部選択ゲート配線ＵＳＬの本数は、上部選択ゲートＵＳＧの本数と同じであり、各上部選択ゲート配線ＵＳＬがコンタクトＣＵを介して各上部選択ゲートＵＳＧに接続されている。
【００２７】
更にまた、ビット配線ＢＬが配置されている領域の＋Ｘ方向側には、積層体ＭＬごとに、Ｘ方向に延びる複数本のワード配線ＷＬＬ、Ｘ方向に延びる１本の下部選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。１つの積層体ＭＬに対応するワード配線ＷＬＬの本数は、ワード線である電極膜ＷＬの数と同じであり、各ワード配線ＷＬＬはコンタクトＣＷを介して各電極膜ＷＬに接続されている。また、下部選択ゲート配線ＬＳＬはコンタクトＣＧを介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクトＣＤを介してセルソースＣＳに接続されている。コンタクトＣＷは、それらが接続される電極膜ＷＬの直上域であって、それより上層の電極膜ＷＬから見て＋Ｘ方向側に外れた領域に形成されている。
【００２８】
ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬは、Ｚ方向における位置、厚さ、材料が同一であり、例えば、１枚の金属膜がパターニングされて形成されたものである。各配線間は、層間絶縁膜（図示せず）によって絶縁されている。
【００２９】
図２に示すように、シリコンピラーＳＰにおける積層体ＭＬ２内に位置する部分（以下、「シリコンピラーの中央部」ともいう）と貫通ホール１７の側面との間の円筒状の空間には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側、すなわち、電極膜ＷＬ側から順に、絶縁層２５、電荷蓄積層２６、絶縁層２７がこの順に積層されている。絶縁層２５は絶縁膜１４及び電極膜ＷＬに接しており、絶縁層２７はシリコンピラーＳＰに接している。絶縁層２５及び２７は、例えばシリコン酸化物（ＳｉＯ２）からなり、電荷蓄積層２６は、例えばシリコン窒化物（ＳｉＮ）からなる。
【００３０】
これにより、シリコンピラーＳＰの中央部がチャネルとして機能し、電極膜ＷＬがコントロールゲートとして機能し、電荷蓄積層２６がフローティングゲートとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの交差部分に、メモリセルとなるＳＧＴ（Surrounding Gate Transistor：サラウンディングゲートトランジスタ）が形成される。ＳＧＴとは、チャネルの周囲をゲート電極が取り囲んだ構造のトランジスタである。
【００３１】
この結果、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成される。また、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列されている。これにより、メモリ積層体ＭＬ２内においては、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列されている。
【００３２】
一方、シリコンピラーＳＰにおける下部ゲート積層体ＭＬ１内に位置する部分（以下、シリコンピラーの下部」ともいう）と貫通ホール１７の側面との間の円筒状の空間には、ゲート絶縁膜ＧＤが設けられている。これにより、下部ゲート積層体ＭＬ１内には、シリコンピラーＳＰの下部をチャネルとし、下部選択ゲートＬＳＧをゲートとした下部選択トランジスタＬＳＴが構成される。下部選択トランジスタＬＳＴも、上述のメモリセルと同様に、ＳＧＴである。
【００３３】
更に、シリコンピラーＳＰにおける上部ゲート積層体ＭＬ３内に位置する部分（以下、「シリコンピラーの上部」ともいう）と貫通ホール１７の側面との間の円筒状の空間にも、ゲート絶縁膜ＧＤが設けられている。これにより、上部ゲート積層体ＭＬ３内には、シリコンピラーＳＰの上部をチャネルとし、上部選択ゲートＵＳＧをゲートとした上部選択トランジスタＵＳＴが構成される。上部選択トランジスタＵＳＴもＳＧＴである。なお、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。
【００３４】
更にまた、装置１においては、ビット配線ＢＬを介してシリコンピラーＳＰの上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクトＣＤ及びセルソースＣＳを介してシリコンピラーＳＰの下端部に電位を印加するドライバ回路、上部選択ゲート配線ＵＳＬ及びコンタクトＣＵを介して上部選択ゲートＵＳＧに電位を印加するドライバ回路、下部選択ゲート配線ＬＳＬ及びコンタクトＣＧを介して下部選択ゲートＬＳＧに電位を印加するドライバ回路、ワード配線ＷＬＬ及びコンタクトＣＷを介して各ワード線ＷＬに電位を印加するドライバ回路（いずれも図示せず）が設けられている。これらのドライバ回路が形成されている回路領域には、Ｐウエル及びＮウエル（図示せず）が形成されており、これらのウエル内にはトランジスタ等の素子が形成されている。
【００３５】
これにより、装置１においては、ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることによりメモリセルのＹ座標を選択し、ワード線としての電極膜ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２６に電子を注入することにより、情報を記憶する。また、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出す。
【００３６】
次に、本実施形態の特徴部分について詳細に説明する。
図３は、本実施形態に係る半導体記憶装置における積層体の端部を例示する断面図であり、
図４（ａ）は、コンタクトの段差の一例を示す模式的平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による模式的断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による模式的断面図であり、
図５（ａ）は、コンタクトの段差の他の一例を示す模式的平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による模式的断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による模式的断面図である。
【００３７】
図３に示すように、本実施形態においては、メモリ積層体ＭＬ２が上下に複数段に分かれており、各段の積層体に複数の電極膜ＷＬが設けられている。図３に示す例では、メモリ積層体ＭＬ２は、下層側の積層体ＭＬ２１と上層側の積層体ＭＬ２２とに分かれている。
【００３８】
そして、シリコン基板１１上における下部ゲート積層体ＭＬ１の周囲、すなわち、下部ゲート積層体ＭＬ１から見てＸ方向側及びＹ方向側の領域には、層間絶縁膜３０が設けられている。層間絶縁膜３０は、例えばシリコン酸化物（ＳｉＯ２）により形成されている。層間絶縁膜３０の上面の高さは、下部ゲート積層体ＭＬ１の上面の高さと略一致している。
【００３９】
下部ゲート積層体ＭＬ１の直上域には、上述の積層体ＭＬ２１が設けられている。積層体ＭＬ２１には、ワード線として、４層の電極膜ＷＬ０〜ＷＬ３が積層されており、各電極膜間には絶縁膜１４が設けられている。また、上述の如く、積層体ＭＬ２１の端部は階段状になっている。
【００４０】
積層体ＭＬ２１及び層間絶縁膜３０の上方には、これらを覆うように、エッチングストッパ膜３１が設けられている。エッチングストッパ膜３１は、例えば、シリコン窒化物（ＳｉＮ）によって形成されている。エッチングストッパ膜３１は下部ゲート積層体ＭＬ１の端部の階段状の部分も覆っており、この覆っている部分の形状は、下部ゲート積層体ＭＬ１の端部の形状を反映して階段状となっている。すなわち、電極膜ＷＬごとに、略平坦な部分と略垂直な部分とが存在する。
【００４１】
エッチングストッパ膜３１上であって、層間絶縁膜３０の直上域及び積層体ＭＬ２１の階段状の部分の直上域、すなわち、積層体ＭＬ２１の周囲には、層間絶縁膜３２が設けられている。層間絶縁膜３２は例えばＢＰＳＧ（Boro-Phospho Silicate Glass：ボロン−リンドープドシリコンガラス）により形成されている。層間絶縁膜３２の上面の高さは、積層体ＭＬ２１の直上域におけるエッチングストッパ膜３１の上面の高さと略一致している。
【００４２】
また、エッチングストッパ膜３１上であって、積層体ＭＬ２１の上面の直上域には、上述の積層体ＭＬ２２が設けられている。積層体ＭＬ２２には、ワード線として、４層の電極膜ＷＬ４〜ＷＬ７が積層されており、各電極膜間には絶縁膜１４が設けられている。また、上述の如く、積層体ＭＬ２２の端部は階段状になっている。上方から見て、積層体ＭＬ２２は積層体ＭＬ２１の電極膜ＷＬ３の外縁の内側にあり、積層体ＭＬ２２の端部及び積層体ＭＬ２１の端部は、略連続した階段状の形状をなしている。
【００４３】
積層体ＭＬ２２及び層間絶縁膜３２の上方には、これらを覆うように、エッチングストッパ膜３３が設けられている。エッチングストッパ膜３３は、例えばシリコン窒化物（ＳｉＮ）からなり、積層体ＭＬ２２の端部の階段状の部分も覆っている。この覆っている部分の形状は、積層体ＭＬ２２の端部の形状を反映して階段状になっており、電極膜ＷＬごとに、略平坦な部分と略垂直な部分とが存在する。
【００４４】
エッチングストッパ膜３３上であって、層間絶縁膜３２の直上域及び積層体ＭＬ２２の階段状の部分の直上域、すなわち、積層体ＭＬ２２の周囲には、層間絶縁膜３４が設けられている。層間絶縁膜３４は例えばＢＰＳＧにより形成されており、その上面の高さは、積層体ＭＬ２２の直上域におけるエッチングストッパ膜３３の上面の高さと略一致している。また、上述の如く、積層体ＭＬ２２の直上域には、上部選択ゲートＵＳＧ（図１、図２参照）が設けられている。
【００４５】
そして、上述のコンタクトＣＷ、ＣＧ、ＣＤは、層間絶縁膜３４及び３２内に、これらをＺ方向に貫通するように埋設されている。すなわち、図３に示すように、コンタクトＣＧは、層間絶縁膜３４、エッチングストッパ膜３３、層間絶縁膜３２、エッチングストッパ膜３１及び絶縁膜１３を貫いて、下部選択ゲートＬＳＧの上面に接続されている。また、コンタクトＣＷ０〜ＣＷ３は、層間絶縁膜３４、エッチングストッパ膜３３、層間絶縁膜３２、エッチングストッパ膜３１及びいずれかの絶縁膜１４を貫いて、電極膜ＷＬ０〜ＷＬ３の上面にそれぞれ接続されている。コンタクトＣＷ、ＣＧ、ＣＤと層間絶縁膜３２との間には、ＳｉＮ膜４１が設けられている。
【００４６】
更に、コンタクトＣＷ４〜ＣＷ７は、層間絶縁膜３４、エッチングストッパ膜３３及びいずれかの絶縁膜１４を貫いて、電極膜ＷＬ４〜ＷＬ７の上面にそれぞれ接続されている。更にまた、少なくとも１つのコンタクトＣＤ（図１参照）は、層間絶縁膜３４、エッチングストッパ膜３３、層間絶縁膜３２、エッチングストッパ膜３１及び層間絶縁膜３０を貫いて、セルソースＣＳに接続されている。更にまた、後述する第２の実施形態において詳細に説明するように、他のコンタクトＣＤは、層間絶縁膜３４、エッチングストッパ膜３３、層間絶縁膜３２、エッチングストッパ膜３１及び層間絶縁膜３０を貫いて、回路領域に形成されたトランジスタに接続されている。コンタクトＣＷ０〜ＣＷ７（総称して「コンタクトＣＷ」ともいう）、ＣＧ、ＣＤは、金属、例えば、タングステン（Ｗ）によって形成されており、その表面には、例えば（Ｔｉ／ＴｉＮ）二層膜からなるバリアメタル（図示せず）が形成されている。
【００４７】
上述の各コンタクトのうち、層間絶縁膜３２を貫いているコンタクト、すなわち、コンタクトＣＷ０〜ＣＷ３、コンタクトＣＤ、コンタクトＣＧ（以下、総称して「高コンタクト」という）は、層間絶縁膜３４及びエッチングストッパ膜３３内に形成された上部と、層間絶縁膜３２及びそれより下層に形成された下部とに分かれている。高コンタクトの上部及び下部は、それぞれ、下方にいくほど径が小さくなるテーパ形状をなしている。又は、高コンタクトの上部及び下部は、それぞれ、上端部及び下端部が細く中央部が太い樽型形状をなしている。このため、高コンタクトの上部と下部との境界部分には、段差Ｓが形成されている。この段差Ｓは、高コンタクトにおける層間絶縁膜３２と層間絶縁膜３４との間に相当する位置、すなわち、積層体ＭＬ２１と積層体ＭＬ２２との間に相当する位置に形成されており、積層体ＭＬ２１及びＭＬ２２の端部に形成されている階段状の形状とは無関係である。より具体的には、段差Ｓは、Ｚ方向における層間絶縁膜３２とエッチングストッパ膜３３との境界に相当する位置に形成されている。
【００４８】
図４及び図５に示すように、段差Ｓの形状には、大別して２つの態様がある。なお、図４（ａ）及び図５（ａ）においては、高コンタクトの上部３６の下端部における側面を実線で表し、高コンタクトの下部３７の上端部における側面を破線で表している。また、各図の（ｂ）及び（ｃ）においては、側面の傾斜を強調して描いている。１つ目の態様は、図４（ａ）〜（ｃ）に示すように、上方（Ｚ方向）から見て、高コンタクトの上部３６の下端部の全体が、下部３７の上端部の内側に配置されている態様である。２つ目の態様は、図５（ａ）〜（ｃ）に示すように、上方から見て、高コンタクトの上部３６の下端部の一部のみが下部３７の上端部の内側に配置されており、上部３６の下端部の残部は下部３７の上端部の外側に配置されている場合である。すなわち、オフセットが生じている場合である。なお、上部３６の下端部の全体が下部３７の上端部の外側に配置されている場合は、上部３６と下部３７とが連通しないため、除外される。
【００４９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図６乃至図１３は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００５０】
先ず、図２及び図６に示すように、シリコン基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリアレイ領域に不純物を導入し、セルソースＣＳを形成する。一方、回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース領域及びドレイン領域を形成する。次に、これらのトランジスタのゲート電極を形成する。
【００５１】
次に、シリコン基板１１上に絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３をこの順に形成し、下部ゲート積層体ＭＬ１を形成する。そして、下部ゲート積層体ＭＬ１に貫通ホール１７を形成し、貫通ホール１７の側面上に例えばシリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜ＧＤを形成し、貫通ホール１７の内部に非晶質シリコンを埋め込み、シリコンピラーＳＰの下部を形成する。これにより、下部選択トランジスタＬＳＴが形成される。また、下部ゲート積層体ＭＬ１の周辺に、層間絶縁膜３０を形成する。このとき、層間絶縁膜３０の上面は、下部ゲート積層体ＭＬ１の上面と略同一平面をなすようにする。
【００５２】
次に、下部ゲート積層体ＭＬ１上に絶縁膜１４及び電極膜ＷＬを交互に積層させて、積層体ＭＬ２１を形成する。例えば、ＴＥＯＳ（Tetra-Ethoxy-Silane：正珪酸四エチル（Si(OC2H5)4））を用いてシリコン酸化物からなる絶縁膜１４を成膜する工程と、ボロン等のアクセプタが導入され導電型がＰ＋型とされた非晶質シリコンを堆積させて電極膜ＷＬを成膜する工程と、を繰り返す。
【００５３】
次に、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ２１に貫通ホール１７を形成し、下部ゲート積層体ＭＬ１に形成された貫通ホール１７に連通させる。そして、貫通ホール１７の側面上に絶縁層２５、電荷蓄積層２６、絶縁層２７をこの順に堆積させてＯＮＯ膜２４を形成し、貫通ホール１７の内部に非晶質シリコンを埋め込んでシリコンピラーＳＰを埋設する。
【００５４】
次に、積層体ＭＬ２１上にフォトレジスト膜（図示せず）を形成して矩形状にパターニングする。そして、このフォトレジスト膜をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、各１層の絶縁膜１４及び電極膜ＷＬをパターニングする工程と、このフォトレジスト膜をアッシングしてその外形を一回り小さくする（スリミングする）工程と、を交互に繰り返して、積層体ＭＬ２１の端部を階段状に加工する。
【００５５】
次に、全面に例えばシリコン窒化物（ＳｉＮ）を堆積させることにより、エッチングストッパ膜３１を成膜する。エッチングストッパ膜３１は層間絶縁膜３０及び積層体ＭＬ２１を覆う。次に、エッチングストッパ膜３１上の全面にＢＰＳＧを堆積させる。そして、エッチングストッパ膜３１をストッパとして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を行う。これにより、ＢＰＳＧが積層体ＭＬ２１の上面の直上域から除去され、層間絶縁膜３０及び積層体ＭＬ２１の階段部分の直上域のみに残留する。この結果、積層体ＭＬ２１の周囲にＢＰＳＧからなる層間絶縁膜３２が形成される。
【００５６】
次に、図７に示すように、層間絶縁膜３２及びエッチングストッパ膜３１等に対してＲＩＥを行い、コンタクトホールＶＤＬ（図示せず）、ＶＧＬ、ＶＷＬ０〜ＶＷＬ３を形成する。コンタクトホールＶＤＬは、層間絶縁膜３２、エッチングストッパ膜３１及び層間絶縁膜３０を貫通し、セルソースＣＳ又は回路領域に形成されたトランジスタに到達する。コンタクトホールＶＧＬは、層間絶縁膜３２、エッチングストッパ膜３１及び絶縁膜１３を貫通し、下部選択ゲートＬＳＧに到達する。コンタクトホールＶＷＬ０〜ＶＷＬ３は、層間絶縁膜３２、エッチングストッパ膜３１及びいずれかの絶縁膜１４を貫通し、それぞれ電極膜ＷＬ０〜ＷＬ３に到達する。
【００５７】
このとき、各コンタクトホールの側面には段差等の不連続部分は形成されず、連続面となる。例えば、各コンタクトホールの形状は、上端部の直径が最も大きく、下方にいくほど直径が小さくなり、下端部の直径が最も小さいテーパ形状となる。この場合、各コンタクトホールの側面はＺ方向に対して傾斜する。又は、各コンタクトホールの形状は、中央部の直径が上端部及び下端部の直径よりも大きい樽形となる。この場合、各コンタクトホールの側面は外側に凸となるように湾曲する。
【００５８】
また、このエッチングにおいては、エッチングストッパ膜３１がストッパとなる。すなわち、先ず、ＢＰＳＧがエッチングされ、シリコン窒化物（ＳｉＮ）がエッチングされないような条件でエッチングを行い、各コンタクトホールを、エッチングストッパ膜３１に到達する深さまで形成する。これにより、各コンタクトホールの最終到達深さまでの残り厚さが、コンタクトホール間でほぼ同じになる。次に、ＳｉＮがエッチングされるような条件でエッチングを行い、各コンタクトホールの底面に露出しているエッチングストッパ膜３１を一斉に加工する。これにより、エッチング量を精密に制御して加工することができる。
【００５９】
次に、図８に示すように、全面にシリコン窒化物（ＳｉＮ）を堆積させて、ＳｉＮ膜４１を形成する。このＳｉＮ膜４１は、層間絶縁膜３２の上面上及びエッチングストッパ膜３１の露出部分の上面上の他、各コンタクトホールの側面上及び底面上にも形成される。
【００６０】
次に、図９に示すように、全面にノンドープの非晶質シリコンを堆積させる。次に、この非晶質シリコンをリセスし、層間絶縁膜３２の上面上及びエッチングストッパ膜３１の上面上から非晶質シリコンを除去し、各コンタクトホールの内部にのみ残留させる。これにより、各コンタクトホール内に、ノンドープの非晶質シリコンからなる犠牲材４２を埋め込む。
【００６１】
次に、図１０に示すように、前述の積層体ＭＬ２１、エッチングストッパ膜３１及び層間絶縁膜３２の形成方法と同様な方法により、エッチングストッパ膜３１上における積層体ＭＬ２１の上面の直上域に積層体ＭＬ２２を形成し、積層体ＭＬ２２の端部を階段状に加工する。積層体ＭＬ２１及び積層体ＭＬ２２により、メモリ積層体ＭＬ２が構成される。
【００６２】
次に、層間絶縁膜３２及び積層体ＭＬ２２を覆うようにＳｉＮからなるエッチングストッパ膜３３を成膜し、ＢＰＳＧを堆積させ、エッチングストッパ膜３３をストッパとしてＣＭＰを施すことにより、積層体ＭＬ２２の周囲にＢＰＳＧからなる層間絶縁膜３４を形成する。
【００６３】
このとき、積層体ＭＬ２２には、例えばＰ型の非晶質シリコンからなる４層の電極膜ＷＬ４〜ＷＬ７を積層する。そして、図２に示すように、積層体ＭＬ２２に貫通ホール１７を形成し、貫通ホール１７の側面上に絶縁層２５、電荷蓄積層２６、絶縁層２７をこの順に堆積させてＯＮＯ膜２４を形成し、貫通ホール１７の内部に非晶質シリコンを埋め込んでシリコンピラーＳＰを埋設する。これにより、積層体ＭＬ２１内のシリコンピラーと積層体ＭＬ２２内のシリコンピラーとが連結され、シリコンピラーＳＰの中央部が形成される。
【００６４】
次に、図１１に示すように、層間絶縁膜３４及びエッチングストッパ膜３３に対してＲＩＥを行い、コンタクトホールＶＤＵ（図示せず）、ＶＧＵ、ＶＷＵ０〜ＶＷＵ３、及びＶＷ４〜ＶＷ７を形成する。このとき、エッチングストッパ膜３３がストッパとなる。各コンタクトホールの形状は、前述の層間絶縁膜３２に形成したコンタクトホールと同様に、上端部の直径が最も大きく、下方にいくほど直径が小さくなり、下端部の直径が最も小さいテーパ形状となる。従って、各コンタクトホールの側面は連続面となり、Ｚ方向に対して傾斜する。
【００６５】
層間絶縁膜３４内に形成されたコンタクトホールは、その直下域に、層間絶縁膜３２内に形成されたコンタクトホールがある場合には、それに連通され、１本の連続したコンタクトホールとなる。すなわち、コンタクトホールＶＤＵ（図示せず）は、図７に示す工程において層間絶縁膜３２に形成されたコンタクトホールＶＤＬ（図示せず）の直上域に形成され、これに到達し連通される。同様に、コンタクトホールＶＧＵは、コンタクトホールＶＧＬの直上域に形成され、これに到達し連通される。また、コンタクトホールＶＷＵ０〜ＶＷＵ３は、それぞれコンタクトホールＶＷＬ０〜ＶＷＬ３の直上域に形成され、これに到達し連通される。
【００６６】
そして、このような層間絶縁膜３２内に形成されたコンタクトホールと層間絶縁膜３４内に形成されたコンタクトホールとが相互に連通された高コンタクトホールにおいては、その境界部分において、図４及び図５に示すような形状の段差Ｓが形成される。
【００６７】
一方、層間絶縁膜３４に形成されたコンタクトホールのうち、その直下域に層間絶縁膜３２に形成されたコンタクトホールがないホールは、積層体ＭＬ２２の各電極膜の端部に直接到達する。すなわち、コンタクトホールＶＷ４〜ＶＷ７は、電極膜ＷＬ４〜ＷＬ７の端部にそれぞれ到達する。
【００６８】
次に、図１２に示すように、アルカリ性のエッチング液を用いたウエットエッチング（アルカリエッチング）を行い、各コンタクトホール内に埋め込まれた犠牲材４２（図１１参照）を除去する。なお、このアルカリエッチングによれば、ノンドープのシリコンはエッチングされるが、ボロン等のアクセプタが導入され導電型がＰ＋型とされたシリコンはエッチングされないため、犠牲材４２は除去されるが、電極膜ＷＬ及び下部選択ゲートＬＳＧは除去されない。また、コンタクトホールＶＤＬ（図示せず）の底面にはシリコン基板１１が位置しているが、ＳｉＮ膜４１によって覆われているため、エッチングされない。これにより、ノンドープの非晶質シリコンからなる犠牲材４２のみを選択的に除去することができる。
【００６９】
次に、図１３に示すように、ＲＩＥ等により、各コンタクトホールの底面上からＳｉＮ膜４１を除去する。
【００７０】
次に、図３に示すように、チタンナイトライド（ＴｉＮ）及びチタン（Ｔｉ）を堆積させ、各コンタクトホールの内面上に、（Ｔｉ／ＴｉＮ）二層膜からなるバリアメタル（図示せず）を形成する。次に、全面にタングステン（Ｗ）を堆積させる。そして、ＣＭＰにより平坦化処理を行い、層間絶縁膜３４の上面上及び積層体ＭＬ２２の上面上からタングステンを除去し、各コンタクトホールの内部にのみ残留させる。これにより、各コンタクトホールの内部に、タングステンからなるコンタクトＣＤ、ＣＧ、ＣＷ０〜ＣＷ７を埋設する。
【００７１】
その後、エッチングストッパ膜３３上であって積層体ＭＬ２２の直上域に、図２に示すように、絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６をこの順に形成し、積層体ＭＬ３を形成する。そして、積層体ＭＬ３内に貫通ホール１７を形成し、その側面上にゲート絶縁膜ＧＤを形成し、貫通ホール１７の内部にシリコンピラーＳＰの上部を埋設する。次に、積層体ＭＬ３上に絶縁膜１８を形成する。
【００７２】
次に、図１に示すように、全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成する。このとき、各ワード配線ＷＬＬは各コンタクトＣＷに接続され、下部選択ゲート配線ＬＳＬはコンタクトＣＧに接続され、セルソース配線ＣＳＬは一部のコンタクトＣＤに接続されるようにする。これにより、半導体記憶装置１が製造される。
【００７３】
次に、本実施形態の作用効果について説明する。
本実施形態においては、メモリセルが３次元的に集積されたメモリ積層体ＭＬ２を積層体ＭＬ２１及び積層体ＭＬ２２からなる２段構成とし、下層側の積層体ＭＬ２１に属する電極膜ＷＬに到達するコンタクトホールを、積層体ごとに２回に分けて形成している。これにより、１回に形成するコンタクトホールのアスペクト比を小さくし、加工の難易度を下げつつ、全体としてはアスペクト比が大きいコンタクトホールを形成することができ、電極膜の総積層数を大きくすることができる。この結果、本実施形態によれば、積層数が大きい３次元積層型の半導体記憶装置を製造することができる。
【００７４】
また、本実施形態においては、層間絶縁膜３２内にコンタクトホールの下部を形成した後、一旦犠牲材４２によって埋め込み、その上に層間絶縁膜３４等の上部構造を形成し、層間絶縁膜３４内にコンタクトホールの上部を形成している。そして、コンタクトホールの上部を介して下部に埋め込まれた犠牲材を除去することにより、下部と上部とが連通されたアスペクト比が高いコンタクトホールを形成している。これにより、一旦形成したコンタクトホールの下部が、その後に成膜される層間絶縁膜３４によって埋め戻されることがない。
【００７５】
メモリ積層体ＭＬ２を２段構成としてコンタクトホールを２回に分けて形成すると、メモリ積層体ＭＬ２を１段構成としてコンタクトホールを１回で形成する場合と比較して、工程数は若干増加する。しかし、積層数を大きくすることにより、１ビット当たりのチップ面積が低減され、１枚のウェーハからより多くの半導体記憶装置１を作製することができる。これにより、全体的に見れば、半導体記憶装置１の製造コストを大きく低減することができる。
【００７６】
なお、本実施形態においては、メモリ積層体ＭＬ２を積層体ＭＬ２１及び積層体ＭＬ２２からなる２段構成とし、積層体ＭＬ２１及び積層体ＭＬ２２における電極膜の積層数をそれぞれ４層とする例を示したが、本発明はこれに限定されない。すなわち、メモリセルが形成されるメモリ積層体は３段以上の積層体により構成してもよく、各段の積層体には５層以上の電極膜を設けてもよい。例えば、各段の積層体には、１０〜２０層の電極膜を積層させてもよい。この場合も、上層の金属配線（ワード配線ＷＬＬ）から、メモリ積層体における最上段以外の積層体の電極膜に接続されるコンタクトには、層間絶縁膜間に相当する位置に段差が形成される。すなわち、メモリ積層体をｎ段（ｎは２以上の整数）の積層体により構成した場合は、下方からｋ番目（ｋは１乃至（ｎ−１）の整数）の積層体の電極膜に接続されるコンタクトには、（ｎ−ｋ）箇所に段差が形成される。
【００７７】
次に、本発明の第２の実施形態について説明する。
図１４は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１４に示すように、本実施形態に係る半導体記憶装置２（以下、単に「装置２」ともいう）においては、ワード線である電極膜ＷＬ０〜ＷＬ７及び下部選択ゲートＬＳＧ、並びにコンタクトＣＷ０〜ＣＷ７及びコンタクトＣＧが、金属を含む同一の導電材料、例えば、シリコン（Ｓｉ）を数％含有したアルミニウム（Ａｌ）によって形成されている。また、各電極膜及び下部選択ゲートはコンタクトと一体的に形成されており、両者の間にはバリアメタルが介在していない。
【００７８】
また、図１４には、装置２の回路領域に形成されたトランジスタ５１が示されている。トランジスタ５１においては、シリコン基板１１の上層部分における素子分離膜５２によって区画された領域に、ソース領域５３及びドレイン領域５４が相互に離隔して形成されており、ソース領域５３とドレイン領域５４との間がチャネル領域５５となっている。また、チャネル領域５５上にはゲート絶縁膜５６が形成されており、その上にはゲート電極５７が設けられており、その側面上には側壁５８が設けられている。
【００７９】
更に、ソース領域５３及びドレイン領域５４にはそれぞれコンタクトＣＤが接続されており、ゲート電極５７にはコンタクトＣＧが接続されている。そして、ゲート電極５７及びコンタクトＣＧも、金属を含む導電材料、例えば、シリコン（Ｓｉ）が数％含有されたアルミニウム（Ａｌ）によって形成されている。一方、ソース領域５３及びドレイン領域５４に接続されたコンタクトＣＤは、前述の第１の実施形態と同様に、金属、例えばタングステン（Ｗ）によって形成されている。
【００８０】
本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。すなわち、メモリ積層体ＭＬ２は２段の積層体ＭＬ２１及びＭＬ２２によって構成されており、下層側の積層体ＭＬ２１の電極膜ＷＬに接続されるコンタクトＣＷ及び下部選択ゲートＬＳＧに接続されるコンタクトＣＤには、段差Ｓが形成されている。
【００８１】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１５乃至図２４は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００８２】
先ず、前述の第１の実施形態における図６乃至図１０に示す工程を実施し、図１５に示す中間構造体を作製する。この中間構造体においては、下層側の層間絶縁膜３２内にコンタクトホールが形成されており、各コンタクトホール内には、ノンドープの非晶質シリコンからなる犠牲材４２が埋め込まれている。一方、通常の方法により、回路領域にトランジスタ５１を形成する。
【００８３】
次に、図１６に示すように、図１１に示す工程と同様な工程を実施して、層間絶縁膜３４内にコンタクトホールを形成する。これにより、層間絶縁膜３４内に形成されたコンタクトホールは、層間絶縁膜３２内に形成されたコンタクトホールと連通され、つなぎ目部分に段差Ｓが形成される。なお、この段階では、トランジスタ５１のソース領域５３及びドレイン領域５４に到達しているコンタクトホールＶＤＬの直上域には、コンタクトホールを形成しない。
【００８４】
次に、図１７に示すように、図１２に示す工程と同様に、アルカリ性のエッチング液を用いたウエットエッチング（アルカリエッチング）を行い、上方に開口したコンタクトホール、すなわち、コンタクトホールＶＤＬ以外のコンタクトホールの内部から、犠牲材４２を除去する。なお、このとき、ノンドープの非晶質シリコンからなる犠牲材４２はエッチングされるが、Ｐ型の非晶質シリコンからなる電極膜ＷＬ、下部選択ゲートＬＳＧ、ゲート電極５７はエッチングされない。
【００８５】
次に、図１８に示すように、図１３に示す工程と同様に、ＲＩＥ等により、各コンタクトホールの底面上からＳｉＮ膜４１を除去する。
【００８６】
次に、図１９に示すように、全面にアルミニウム（Ａｌ）を堆積させ、アルミニウム膜６１を形成する。このとき、アルミニウム膜６１は、層間絶縁膜３４の上面上及び積層体ＭＬ２２の上面上に堆積されると共に、各コンタクトホールの内部にも埋め込まれ、トランジスタ５１のゲート電極５７、下部選択ゲートＬＳＧ、及びメモリ積層体ＭＬ２の各電極膜ＷＬ０〜ＷＬ７に接触する。
【００８７】
次に、図２０に示すように、例えば、４００℃以上の温度で所望の時間の熱処理を行う。これにより、アルミニウムとシリコンとを相互に拡散させ、ゲート電極５７、下部選択ゲートＬＳＧ及び電極膜ＷＬ０〜ＷＬ７に含まれるシリコンの少なくとも一部を、アルミニウム膜６１に含まれるアルミニウムに置換する。この結果、ゲート電極５７、下部選択ゲートＬＳＧ及び電極膜ＷＬ０〜ＷＬ７を形成する材料が、シリコン（Ｓｉ）を数％含有したアルミニウム（Ａｌ）となり、メタルゲートとなる。また、コンタクトホールＶＤＬを除くコンタクトホール内に、シリコン（Ｓｉ）を数％含有したアルミニウム（Ａｌ）が埋め込まれ、シリコン含有アルミニウムからなるコンタクトが形成される。一方、層間絶縁膜３４及び積層体ＭＬ２２の上方において、アルミニウム膜６１の上層には、シリコン層６２が形成される。
【００８８】
次に、図２１に示すように、ＲＩＥによりアルミニウム膜６１のリセスを行い、層間絶縁膜３４の上面上及び積層体ＭＬ２２の上面上に堆積されたアルミニウム膜６１を、シリコン層６２ごと除去する。
【００８９】
次に、図２２に示すように、層間絶縁膜３４におけるコンタクトホールＶＤＬの直上域に、コンタクトホールＶＤＵを形成する。これにより、コンタクトホールＶＤＵはコンタクトホールＶＤＬに連通し、１本のコンタクトホールＶＤとなる。コンタクトホールＶＤＵとコンタクトホールＶＤＬとの境界部分には、段差Ｓが形成される。
【００９０】
次に、図２３に示すように、アルカリエッチングを行い、コンタクトホールＶＤＬ内に埋め込まれた犠牲材４２を除去する。なお、このとき、コンタクトホールＶＤＬの底面はＳｉＮ膜４１によって覆われているため、シリコン基板１１はエッチングされない。
【００９１】
次に、図２４に示すように、ＲＩＥ等により、コンタクトホールＶＤＬの底面上からＳｉＮ膜４１を除去する。
【００９２】
次に、図１４に示すように、チタンナイトライド（ＴｉＮ）及びチタン（Ｔｉ）を堆積させ、コンタクトホールＶＤの内面上に（Ｔｉ／ＴｉＮ）二層膜からなるバリアメタル（図示せず）を形成する。次に、全面にタングステン（Ｗ）を堆積させる。そして、ＣＭＰにより平坦化処理を行い、層間絶縁膜３４の上面上及び積層体ＭＬ２２の上面上からタングステンを除去し、コンタクトホールＶＤの内部にのみ残留させる。これにより、コンタクトホールＶＤの内部にコンタクトＣＤを埋設する。
【００９３】
以後、前述の第１の実施形態と同様な方法により、上部ゲート積層体ＭＬ３及び上部配線等を形成する。これにより、本実施形態に係る半導体記憶装置２が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００９４】
次に、本実施形態の作用効果について説明する。
本実施形態においては、前述の第１の実施形態における作用効果に加えて、ゲート電極５７、下部選択ゲートＬＳＧ及び電極膜ＷＬ０〜ＷＬ７を、メタルゲートとすることができる。これにより、これらの導電体層の抵抗を低減することができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００９５】
次に、本発明の第３の実施形態について説明する。
図２５は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
図２５に示すように、本実施形態においては、図７に示す層間絶縁膜３２及びエッチングストッパ膜３１にコンタクトホールＶＷＬ０〜ＶＷＬ３等を形成する工程において、コンタクトホールＶＷＬ０〜ＶＷＬ３のうち少なくとも一部のコンタクトホールを、電極膜ＷＬの上面と側面との間の稜線Ｅに到達させる。これにより、完成後の半導体記憶装置において、少なくとも一部のコンタクトＣＷは、電極膜の稜線Ｅに接する。本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。
【００９６】
次に、本実施形態の作用効果について説明する。
図２６（ａ）及び（ｂ）は、本実施形態の作用効果を例示する模式的断面図であり、（ａ）は、コンタクトが電極膜の上面のみに接している場合を示し、（ｂ）はコンタクトが電極膜の稜線に接している場合を示す。
【００９７】
図２６（ａ）に示すように、エッチングストッパ膜３１における積層体ＭＬ２１の端部を覆う部分の形状は、積層体ＭＬ２１の端部における階段状の形状を反映して、階段状となっている。すなわち、電極膜ＷＬごとに略平坦な部分と略垂直な部分とが存在する。そして、層間絶縁膜３２及びエッチングストッパ膜３１にコンタクトホールを形成する際には、エッチングの終点を精密に制御するために、各コンタクトホールをエッチングストッパ膜３１の上面における平坦領域Ｐに到達させる必要がある。逆に言えば、エッチングストッパ膜３１の各段には、コンタクトホールを到達させるための平坦領域Ｐを確保する必要がある。
【００９８】
そして、コンタクトＣＷを電極膜ＷＬの上面のみに接触させようとすると、電極膜ＷＬの端部であって、その直上域にそれより上層の電極膜ＷＬが配置されていない端部領域Ａと平坦領域Ｐとの重なり部分の幅を、コンタクトＣＷの直径以上とする必要がある。このため、上方（Ｚ方向）から見て、隣り合う電極膜ＷＬの端縁間の距離Ｄは、ある程度以上の大きさとする必要がある。
【００９９】
これに対して、本実施形態においては、図２６（ｂ）に示すように、コンタクトＣＷを電極膜ＷＬの稜線Ｅに接触させているため、端部領域Ａと平坦領域Ｐとの重なり部分の幅は、必ずしもコンタクトＣＷの直径以上である必要はない。これにより、距離Ｄを縮めて、コンタクトＣＷの配列を密とし、装置のチップ面積を低減することが可能となる。なお、図１に示すように、コンタクトはＹ方向にずらして配置することができるため、距離Ｄを縮めても、コンタクト間の絶縁性は確保される。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【０１００】
なお、本実施形態においては、下層側の積層体ＭＬ２１に接続されるコンタクトＣＷ０〜ＣＷ３について、各コンタクトＣＷを電極膜ＷＬの稜線Ｅに接触させる例を示したが、本発明はこれに限定されず、上層側の積層体ＭＬ２２に接続されるコンタクトＣＷ４〜ＣＷ７について、各コンタクトＣＷを電極膜ＷＬの稜線Ｅに接触させてもよく、積層体ＭＬ２１及びＭＬ２２の双方について、コンタクトＣＷを稜線Ｅに接触させてもよい。また、本実施形態は、前述の第２の実施形態と組み合わせて実施することも可能である。
【０１０１】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図３】第１の実施形態に係る半導体記憶装置における積層体の端部を例示する断面図である。
【図４】（ａ）は、コンタクトの段差の一例を示す模式的平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による模式的断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による模式的断面図である。
【図５】（ａ）は、コンタクトの段差の他の一例を示す模式的平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による模式的断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による模式的断面図である。
【図６】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】本発明の第２の実施形態に係る半導体記憶装置を例示する断面図である。
【図１５】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１７】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１８】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１９】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２０】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２１】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２２】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２３】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２４】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２５】本発明の第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２６】（ａ）及び（ｂ）は、第３の実施形態の作用効果を例示する模式的断面図であり、（ａ）は、コンタクトが電極膜の上面のみに接している場合を示し、（ｂ）はコンタクトが電極膜の稜線に接している場合を示す。
【符号の説明】
【０１０３】
１、２  半導体記憶装置、１１  シリコン基板、１２、１３、１４、１５、１６、１８  絶縁膜、１７  貫通ホール、１８ａ  ビアホール、２４  ＯＮＯ膜、２５  絶縁層、２６  電荷蓄積層、２７  絶縁層、３０、３２、３４  層間絶縁膜、３１、３３  エッチングストッパ膜、３６  上部、３７  下部、４１  ＳｉＮ膜、４２  犠牲材、５１  トランジスタ、５２  素子分離膜、５３  ソース領域、５４  ドレイン領域、５５  チャネル領域、５６  ゲート絶縁膜、５７  ゲート電極、５８  側壁、６１  アルミニウム膜、６２  シリコン層、ＢＬ  ビット配線、ＣＤ、ＣＧ、ＣＵ、ＣＷ０〜ＣＷ７  コンタクト、ＣＳ  セルソース、ＣＳＬ  セルソース配線、Ｄ  距離、Ｅ  稜線、ＧＤ  ゲート絶縁膜、ＬＳＧ  下部選択ゲート、ＬＳＬ  下部選択ゲート配線、ＬＳＴ  下部選択トランジスタ、ＭＬ  積層体、ＭＬ１  下部ゲート積層体、ＭＬ２  メモリ積層体、ＭＬ３  上部ゲート積層体、ＭＬ２１、ＭＬ２２  積層体、Ｐ  平坦領域、Ｓ  段差、ＳＰ  シリコンピラー、ＵＳＧ  上部選択ゲート、ＵＳＬ  上部選択ゲート配線、ＵＳＴ  上部選択トランジスタ、ＶＤ、ＶＤＬ、ＶＤＵ、ＶＧＬ、ＶＧＵ、ＶＷ４〜ＶＷ７、ＶＷＬ０〜ＶＷＬ３、ＶＷＵ０〜ＶＷＵ３  コンタクトホール、ＷＬ、ＷＬ０〜ＷＬ７  電極膜、ＷＬＬ  ワード配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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