(57)【要約】【課題】配線層に銅配線を使用する半導体装置において、半導体基板の裏面に付着した銅原子が半導体基板の裏面から内部へと拡散することを抑制し、半導体基板の主面に形成されているＭＩＳＦＥＴなどの半導体素子の特性劣化を抑制できる技術を提供する。【解決手段】半導体基板１Ｓの主面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ａとし、半導体基板１Ｓの裏面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ｂとする。本実施の形態１の特徴は、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点にある。このように、銅配線の形成工程の前に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することにより、半導体基板１Ｓの裏面から銅原子（銅化合物を含む）が拡散することを防止できる。【選択図】図１７
2010212589.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜をパターニングすることによりゲート電極を形成する工程と、
（ｄ）前記半導体基板内にソース領域およびドレイン領域を形成する工程と、
（ｅ）前記ゲート電極上を含む前記半導体基板の前記主面上と、前記主面とは反対側にある前記半導体基板の裏面上に、前記ゲート電極直下のチャネル形成領域に歪みを生じさせるストレッサ膜を形成する工程と、
（ｆ）前記ゲート電極上を含む前記半導体基板の前記主面に形成されている前記ストレッサ膜と、前記半導体基板の前記裏面に形成されている前記ストレッサ膜をともに除去する工程と、
（ｇ）前記（ｆ）工程後、前記ゲート電極を覆う前記半導体基板の前記主面上に第１層間絶縁膜を形成する工程と、
（ｈ）前記第１層間絶縁膜にプラグを形成する工程と、
（ｉ）前記プラグを形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
（ｊ）前記（ｉ）工程後、前記半導体基板の前記主面上に形成されている前記第２層間絶縁膜上と、前記半導体基板の前記裏面上とに、銅の前記半導体基板内への拡散を防止する銅拡散防止膜を形成する工程と、
（ｋ）前記（ｊ）工程後、前記第２層間絶縁膜上に形成されている前記銅拡散防止膜を除去する工程と、
（ｌ）前記（ｋ）工程後、前記第２層間絶縁膜に埋め込むように銅配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ｌ）工程は、前記半導体基板の前記裏面に前記銅拡散防止膜が形成された状態で前記銅配線を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記（ｌ）工程は、
（ｌ１）前記第２層間絶縁膜に溝を形成する工程と、
（ｌ２）前記溝内を含む前記第２層間絶縁膜上に銅膜を形成する工程と、
（ｌ３）前記銅膜を研磨することにより、前記第２層間絶縁膜上に形成されている前記銅膜を除去し、かつ、前記溝内に前記銅膜を残存させることで、前記溝内に前記銅配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記（ｌ３）工程は、前記第２層間絶縁膜上に形成されている前記銅膜を化学的機械的研磨法で除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
前記（ｌ）工程後、
（ｍ）前記半導体基板を洗浄する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記（ｍ）工程は、前記半導体基板の前記裏面に形成されている前記銅拡散防止膜の一部をリフトオフすることにより、前記銅拡散防止膜の表面に付着している銅原子を除去することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記（ｊ）工程は、バッチ方式の成膜装置を使用して、前記半導体基板の前記主面上に形成されている前記第２層間絶縁膜上と、前記半導体基板の前記裏面上の両方に前記銅拡散防止膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程は、バッチ方式の成膜装置を使用して、前記半導体基板の前記主面上と、前記半導体基板の前記裏面上の両方に前記ストレッサ膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法であって、
前記ストレッサ膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法であって、
前記銅拡散防止膜は、窒化シリコン膜、炭窒化シリコン膜、酸窒化シリコン膜、あるいは、酸化シリコン膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記第１層間絶縁膜は、酸化シリコン膜から形成され、
前記第２層間絶縁膜は、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記第２層間絶縁膜は、比誘電率が３以下の前記低誘電率膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法であって、
前記第２層間絶縁膜は、ＳｉＯＣ膜、ＭＳＱ膜、あるいは、ＨＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板の主面上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜をパターニングすることによりゲート電極を形成する工程と、
（ｄ）前記半導体基板内にソース領域およびドレイン領域を形成する工程と、
（ｅ）前記ゲート電極上を含む前記半導体基板の前記主面上と、前記主面とは反対側にある前記半導体基板の裏面上に、前記ゲート電極直下のチャネル形成領域に歪みを生じさせるストレッサ膜を形成する工程と、
（ｆ）前記ゲート電極上を含む前記半導体基板の前記主面に形成されている前記ストレッサ膜と、前記半導体基板の前記裏面に形成されている前記ストレッサ膜をともに除去する工程と、
（ｇ）前記（ｆ）工程後、前記ゲート電極を覆う前記半導体基板の前記主面上に第１層間絶縁膜を形成する工程と、
（ｈ）前記第１層間絶縁膜にプラグを形成する工程と、
（ｉ）前記プラグを形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
（ｊ）前記（ｉ）工程後、前記半導体基板の前記主面上に形成されている前記第２層間絶縁膜上と、前記半導体基板の前記裏面上とに、銅の前記半導体基板内への拡散を防止する銅拡散防止膜を形成する工程と、
（ｋ）前記（ｊ）工程後、前記第２層間絶縁膜上に形成されている前記銅拡散防止膜上にレジスト膜を形成する工程と、
（ｌ）前記（ｋ）工程後、前記レジスト膜をパターニングする工程と、
（ｍ）前記（ｌ）工程後、パターニングした前記レジスト膜をマスクにして、前記第２層間絶縁膜上に形成されている前記銅拡散防止膜をパターニングする工程と、
（ｎ）前記（ｍ）工程後、前記第２層間絶縁膜上に形成され、かつ、パターニングされている前記銅拡散防止膜をマスクにして、前記第２層間絶縁膜内に溝を形成し、前記第２層間絶縁膜の前記溝内に埋め込むように銅配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記（ｎ）工程は、
（ｎ１）前記第２層間絶縁膜上に形成され、かつ、パターニングされている前記銅拡散防止膜をマスクにして、前記第２層間絶縁膜に前記溝を形成する工程と、
（ｎ２）前記溝内を含む前記第２層間絶縁膜上に銅膜を形成する工程と、
（ｎ３）前記銅膜を研磨することにより、前記第２層間絶縁膜上に形成されている前記銅膜を除去し、かつ、前記溝内に前記銅膜を残存させることで、前記溝内に前記銅配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記（ｎ）工程は、前記半導体基板の前記裏面に前記銅拡散防止膜が形成された状態で前記銅配線を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記（ｎ）工程後、
（ｏ）前記半導体基板を洗浄する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記（ｏ）工程は、前記半導体基板の前記裏面に形成されている前記銅拡散防止膜の一部をリフトオフすることにより、前記銅拡散防止膜の表面に付着している銅原子を除去することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４記載の半導体装置の製造方法であって、
前記（ｊ）工程は、バッチ方式の成膜装置を使用して、前記半導体基板の前記主面上に形成されている前記第２層間絶縁膜上と、前記半導体基板の前記裏面上の両方に前記銅拡散防止膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１４記載の半導体装置の製造方法であって、
前記（ｅ）工程は、バッチ方式の成膜装置を使用して、前記半導体基板の前記主面上と、前記半導体基板の前記裏面上の両方に前記ストレッサ膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１４記載の半導体装置の製造方法であって、
前記（ｌ）工程において、前記第２層間絶縁膜上に形成されている前記銅拡散防止膜は、前記レジスト膜のパターニングの際の反射防止膜として機能することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１４記載の半導体装置の製造方法であって、
前記ストレッサ膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１４記載の半導体装置の製造方法であって、
前記銅拡散防止膜は、窒化シリコン膜、炭窒化シリコン膜、あるいは、酸窒化シリコン膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１４記載の半導体装置の製造方法であって、
前記第１層間絶縁膜は、酸化シリコン膜から形成され、
前記第２層間絶縁膜は、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法であって、
前記第２層間絶縁膜は、比誘電率が３以下の前記低誘電率膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４記載の半導体装置の製造方法であって、
前記第２層間絶縁膜は、ＳｉＯＣ膜、ＭＳＱ膜、あるいは、ＨＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、銅配線を使用した半導体装置の製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０００−１５０６４０号公報（特許文献１）には、銅系金属膜の形成工程を含む半導体装置の製造方法において、半導体基板の裏面に付着した銅や銅化合物などの金属汚染物に起因した素子の特性劣化を防止する技術が記載されている。具体的には、半導体基板の裏面に酸化シリコン膜などのバリア膜を形成し、その後、半導体基板の主面に銅系金属膜を形成するとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５０６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、アルミニウムより低い抵抗値を有する銅が配線材料として使用されるようになってきており、この銅を加工して配線を形成する技術としてダマシン（Damascene）と呼ばれる配線形成技術が検討されている。このダマシン法は、シングルダマシン（Single-Damascene）法とデュアルダマシン（Dual-Damascene）法とに大別できる。
【０００５】
シングルダマシン法は、例えば絶縁膜に配線溝を形成した後、その絶縁膜上および配線溝内に配線形成用の銅膜を堆積し、さらに、この銅膜を、例えば化学的機械的研磨法（ＣＭＰ；Chemical  Mechanical  Polishing）によって配線溝内にのみ残るように研磨することにより、配線溝内に埋め込み配線を形成する方法である。
【０００６】
また、デュアルダマシン法は、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の銅膜を堆積し、さらに、堆積した銅膜をＣＭＰによって配線溝および接続孔内にのみ残るように研磨することにより、配線溝および接続孔内に埋め込み配線を形成する方法である。
【０００７】
このように半導体装置の配線を銅配線から構成することにより、配線の低抵抗化を実現することができ、配線を伝達する信号の遅延を防止することができる。特に、低抵抗な銅配線を使用する半導体装置では、さらに信号の遅延を防止するために、層間絶縁膜に酸化シリコン膜よりも低誘電率の低誘電率膜が使用される。すなわち、信号の遅延を抑制するには、配線の低抵抗化と配線間の寄生容量の低減することが有用であるため、配線に低抵抗な銅配線を使用し、かつ、層間絶縁膜に低誘電率膜を使用することが検討されている。
【０００８】
銅配線は上述したようにダマシン法で形成されるが、このダマシン法では銅膜を研磨するＣＭＰ法が使用される。ＣＭＰ法とは、例えば、シリカ粒子を含んだ研磨液（スラリー）を半導体基板（半導体ウェハ）表面に流しながら、スピンドルに貼り付けた半導体基板を研磨パッドに圧着させて研磨する方法である。このＣＭＰ法では、スラリーで研磨すべき銅膜表面を酸化するという化学的メカニズムと、酸化層を機械的に削りとるという機械的メカニズムの両方を使用している。すなわち、ＣＭＰ法では液体であるスラリーを大量に使用するため、半導体基板の裏面もこのスラリーに接触することになる。
【０００９】
このスラリーには、銅膜を研磨することにより発生した銅原子が多量に含まれている。したがって、スラリーに接触する半導体基板の裏面には銅原子が多量に付着することになる。この付着した銅原子は、シリコンからなる半導体基板中を拡散しやすい性質を有している。すなわち、銅はシリコン中での拡散係数が非常に大きいのである。このため、半導体基板の裏面に付着した銅原子は、例えば、様々な熱処理によってシリコン中を拡散し、半導体基板の表面に形成されているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの素子領域に達する。すると、ＭＩＳＦＥＴの特性を劣化させるとともに、リーク電流の増大を招く問題点がある。
【００１０】
本発明の目的は、配線層に銅配線を使用する半導体装置において、半導体基板の裏面に付着した銅原子が半導体基板の裏面から内部へと拡散することを抑制し、半導体基板の主面に形成されているＭＩＳＦＥＴなどの半導体素子の特性劣化を抑制できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板の主面上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜をパターニングすることによりゲート電極を形成する工程とを備える。そして、（ｄ）前記ゲート電極に整合して、前記半導体基板内にソース領域およびドレイン領域を形成する工程と、（ｅ）前記ゲート電極上を含む前記半導体基板の前記主面上と、前記主面とは反対側にある前記半導体基板の裏面上に、前記ゲート電極直下のチャネル形成領域に歪みを生じさせるストレッサ膜を形成する工程とを備える。さらに、（ｆ）前記ゲート電極上を含む前記半導体基板の前記主面に形成されている前記ストレッサ膜と、前記半導体基板の前記裏面に形成されている前記ストレッサ膜をともに除去する工程と、（ｇ）前記（ｆ）工程後、前記ゲート電極を覆う前記半導体基板の前記主面上に第１層間絶縁膜を形成する工程とを備える。次に、（ｈ）前記第１層間絶縁膜にプラグを形成する工程と、（ｉ）前記プラグを形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、（ｊ）前記（ｉ）工程後、前記半導体基板の前記主面上に形成されている前記第２層間絶縁膜上と、前記半導体基板の前記裏面上とに、銅の前記半導体基板内への拡散を防止する銅拡散防止膜を形成する工程とを備える。続いて、（ｋ）前記（ｊ）工程後、前記第２層間絶縁膜上に形成されている前記銅拡散防止膜を除去する工程と、（ｌ）前記（ｋ）工程後、前記第２層間絶縁膜に埋め込むように銅配線を形成する工程とを備えることを特徴とするものである。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板の主面上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜をパターニングすることによりゲート電極を形成する工程とを備える。そして、（ｄ）前記ゲート電極に整合して、前記半導体基板内にソース領域およびドレイン領域を形成する工程と、（ｅ）前記ゲート電極上を含む前記半導体基板の前記主面上と、前記主面とは反対側にある前記半導体基板の裏面上に、前記ゲート電極直下のチャネル形成領域に歪みを生じさせるストレッサ膜を形成する工程とを備える。さらに、（ｆ）前記ゲート電極上を含む前記半導体基板の前記主面に形成されている前記ストレッサ膜と、前記半導体基板の前記裏面に形成されている前記ストレッサ膜をともに除去する工程と、（ｇ）前記（ｆ）工程後、前記ゲート電極を覆う前記半導体基板の前記主面上に第１層間絶縁膜を形成する工程とを備える。次に、（ｈ）前記第１層間絶縁膜にプラグを形成する工程と、（ｉ）前記プラグを形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、（ｊ）前記（ｉ）工程後、前記半導体基板の前記主面上に形成されている前記第２層間絶縁膜上と、前記半導体基板の前記裏面上とに、銅の前記半導体基板内への拡散を防止する銅拡散防止膜を形成する工程とを備える。続いて、（ｋ）前記（ｊ）工程後、前記第２層間絶縁膜上に形成されている前記銅拡散防止膜上に単層のレジスト膜を形成する工程と、（ｌ）前記（ｋ）工程後、前記レジスト膜をパターニングする工程と、（ｍ）前記（ｌ）工程後、パターニングした前記レジスト膜をマスクにして、前記第２層間絶縁膜上に形成されている前記銅拡散防止膜をパターニングする工程とを備える。そして、（ｎ）前記（ｍ）工程後、前記第２層間絶縁膜上に形成され、かつ、パターニングされている前記銅拡散防止膜をマスクにして、前記第２層間絶縁膜に埋め込むように銅配線を形成する工程とを備えることを特徴とするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
配線層に銅配線を使用する半導体装置において、半導体基板の裏面に付着した銅原子が半導体基板の裏面から内部へと拡散することを抑制することができる。この結果、半導体基板の主面に形成されているＭＩＳＦＥＴなどの半導体素子の特性劣化を抑制できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図２】図１に続く半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】多層レジスト膜の問題点を説明する断面図である。
【図２７】図２６に続く多層レジスト膜の問題点を説明する断面図である。
【図２８】図２７に続く多層レジスト膜の問題点を説明する断面図である。
【図２９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。まず、図１に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの主面のＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００２４】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。一方、活性領域のうちｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェルＮＷＬを形成する。ｎ型ウェルＮＷＬは、例えばリンや砒素などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００２５】
続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。同様に、ｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００２６】
次に、図２に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法やＩＳＳＧ酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸに窒素を導入させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸに窒素を導入させることによっても同様の効果を得ることができる。
【００２７】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００２８】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【００２９】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）を使用することができる。また、酸化ハフニウム膜にアルミニウムを添加したＨｆＡｌＯ膜を使用してもよい。さらに、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００３０】
次に、図３に示すように、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１ａを形成する。ポリシリコン膜ＰＦ１ａは、例えば、ＣＶＤ法を使用して形成することができる。このとき、半導体基板１Ｓの裏面にもポリシリコン膜ＰＦ１ｂが形成される。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１ａ中に不純物を導入する。具体的には、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ１ａ中にリンや砒素などのｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ１ａ中にホウ素などのｐ型不純物を導入する。
【００３１】
続いて、図４に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１ａを加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成する。
【００３２】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ１には、ポリシリコン膜ＰＦ１ａ中にｎ型不純物が導入されている。このため、ゲート電極Ｇ１の仕事関数値をシリコンの伝導帯近傍の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２には、ポリシリコン膜ＰＦ１ａ中にｐ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの価電子帯近傍の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【００３３】
その後、図５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。浅いｎ型不純物拡散領域ＥＸ１は、半導体領域である。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ２を形成する。この浅いｐ型不純物拡散領域ＥＸも半導体領域である。
【００３４】
次に、図６に示すように、半導体基板１Ｓ上に窒化シリコン膜ＳＮ１ａを形成する。窒化シリコン膜ＳＮ１ａは、例えば、バッチ処理によるＣＶＤ法を使用して形成することができる。このとき、窒化シリコン膜ＳＮ１ａを半導体基板１Ｓの主面に形成すると同時に、半導体基板１Ｓの裏面にも窒化シリコン膜ＳＮ１ｂが形成される。以上のことから、ここまでの工程で、半導体基板１Ｓの裏面上には、まず、ポリシリコン膜ＰＦ１ｂが形成され、このポリシリコン膜ＰＦ１ｂ上に窒化シリコン膜ＳＮ１ｂが形成されていることになる。
【００３５】
その後、図７に示すように、半導体基板１Ｓの主面上に形成された窒化シリコン膜ＳＮ１ａを異方性エッチングすることにより、ゲート電極Ｇ１の側壁およびゲート電極Ｇ２の側壁にサイドウォールＳＷを形成する。サイドウォールＳＷは、窒化シリコン膜の単層膜から形成するようにしたが、これに限らず、酸化シリコン膜や酸窒化シリコン膜を使用してもよい。また、窒化シリコン膜、酸化シリコン膜および酸窒化シリコン膜のいずれかを組み合わせた積層膜からなるサイドウォールＳＷを形成してもよい。このように半導体基板１Ｓの主面には、窒化シリコン膜ＳＮ１ａが形成され、この窒化シリコン膜ＳＮ１ａを異方性エッチングすることにより、ゲート電極Ｇ１の側壁およびゲート電極Ｇ２の側壁に窒化シリコン膜ＳＮ１ａからなるサイドウォールＳＷが形成される。
【００３６】
続いて、図８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲを形成する。深いｎ型不純物拡散領域ＮＲは、半導体領域である。この深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。つまり、浅いｎ型不純物拡散領域ＥＸ１に導入されている不純物の不純物濃度は、深いｎ型不純物拡散領域ＮＲに導入されている不純物の不純物濃度よりも低くなっており、これにより、ゲート電極Ｇ１の端部下における電界集中を緩和することができるＬＤＤ構造が形成される。
【００３７】
一方、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲを形成する。深いｐ型不純物拡散領域ＰＲは、半導体領域である。この深いｎ型不純物拡散領域ＰＲと浅いｎ型不純物拡散領域ＥＸ２によってソース領域が形成される。同様に、深いｐ型不純物拡散領域ＰＲと浅いｐ型不純物拡散領域ＥＸ２によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。つまり、浅いｐ型不純物拡散領域ＥＸ２に導入されている不純物の不純物濃度は、深いｎ型不純物拡散領域ＰＲに導入されている不純物の不純物濃度よりも低くなっており、これにより、ゲート電極Ｇ２の端部下における電界集中を緩和することができるＬＤＤ構造が形成される。
【００３８】
このようにして、深いｎ型不純物拡散領域ＮＲおよび深いｐ型不純物拡散領域ＰＲを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００３９】
次に、図９に示すように、半導体基板１Ｓの主面上に、例えば、ＣＶＤ法を使用することにより、薄い酸化シリコン膜ＯＸ１を形成した後、この酸化シリコン膜ＯＸ１上にストレッサ膜ＳＭＴ１ａを形成する。このストレッサ膜ＳＭＴ１ａは、例えば、バッチ方式の成膜装置を使用したＣＶＤ法で形成することができる。このようにストレッサ膜ＳＭＴ１ａはバッチ方式の成膜装置により形成されることから、半導体基板１Ｓの裏面にもストレッサ膜ＳＭＴ１ｂが形成される。ストレッサ膜ＳＭＴ１ａおよびストレッサ膜ＳＭＴ１ｂは、例えば、窒化シリコン膜から形成されている。
【００４０】
この絶縁膜であるストレッサ膜ＳＭＴ１ａは、以下に示すような機能を有しており、この機能について説明する。近年、ＭＩＳＦＥＴの高性能化を図る技術として歪シリコン技術がある。歪シリコン技術とは、ＭＩＳＦＥＴのチャネル形成領域に歪みに起因した応力を与えることにより、チャネルを流れるキャリア（電子や正孔）の移動度を向上させる技術である。この歪シリコン技術によれば、チャネルを流れるキャリアの移動度を向上させることにより、ＭＩＳＦＥＴの高性能化を実現することができる。このように歪シリコン技術では半導体基板に応力を発生させており、この応力を発生させる機能を有するのが、上述しているストレッサ膜ＳＭＴ１ａである。このストレッサ膜ＳＭＴ１ａは、例えば、窒化シリコン膜から形成されている。したがって、半導体基板１Ｓ上にストレッサ膜ＳＭＴ１ａを形成することにより、窒化シリコン膜の格子間隔と、半導体基板１Ｓを構成するシリコンとの格子間隔の差によるストレスを生じさせ、このストレスによって半導体基板のチャネルに応力を発生させることができるのである。
【００４１】
このとき、半導体基板１Ｓの主面に窒化シリコン膜からなるストレッサ膜ＳＭＴ１ａは、半導体基板１Ｓ内のチャネル形成領域に歪を加えるために形成される膜である。このことから、半導体基板１Ｓ内のチャネル形成領域に充分な歪を与えるため、ストレッサ膜ＳＭＴ１ａの膜厚はある程度厚くする必要がある。このため、ストレッサ膜ＳＭＴ１ａの形成方法として容易に充分な膜厚の窒化シリコン膜を形成でき、スループットの向上を図ることができるバッチ方式の成膜装置が使用される。このようにバッチ方式の成膜装置を使用して半導体基板１Ｓの主面に窒化シリコン膜からなるストレッサ膜ＳＭＴ１ａを形成する場合、必然的に、半導体基板１Ｓの裏面にも窒化シリコン膜からなるストレッサ膜ＳＭＴ１ｂが形成される。したがって、半導体基板１Ｓの裏面には、ポリシリコン膜ＰＦ１ｂと、このポリシリコン膜ＰＦ１ｂ上に形成された窒化シリコン膜ＳＮ１ｂと、この窒化シリコン膜ＳＮ１ｂ上に形成されたストレッサ膜ＳＭＴ１ｂが形成されていることになる。
【００４２】
続いて、図１０に示すように、半導体基板１Ｓの主面上に形成されているストレッサ膜ＳＭＴ１ａを除去する。ストレッサ膜ＳＭＴ１ａの除去は、熱リン酸によるウェットエッチングで実施される。このとき、半導体基板１Ｓの主面だけでなく、半導体基板１Ｓの裏面も熱リン酸にさらされるので、半導体基板１Ｓの主面に形成されているストレッサ膜ＳＭＴ１ａだけでなく、半導体基板１Ｓの裏面に形成されているストレッサ膜ＳＭＴ１ｂも除去される。このとき、半導体基板１Ｓの裏面においては、ストレッサ膜ＳＭＴ１ｂの下層に窒化シリコン膜ＳＮ１ｂが形成されている。しかし、ストレッサ膜ＳＭＴ１ｂも窒化シリコン膜から形成されていることから、窒化シリコン膜からなるストレッサ膜ＳＭＴ１ｂの除去を行なう場合、ストレッサ膜ＳＭＴ１ｂと同様に窒化シリコン膜から形成されている窒化シリコン膜ＳＮ１ｂも除去される。このことから、ストレッサ膜ＳＭＴ１ａおよびストレッサ膜ＳＭＴ１ｂの除去工程の後において、半導体基板１Ｓの裏面では、ストレッサ膜ＳＭＴ１ｂと窒化シリコン膜ＳＮ１ｂが除去されるので、ポリシリコン膜ＰＦ１ｂが露出することになる。
【００４３】
ここで、半導体基板１Ｓの主面に形成されているストレッサ膜ＳＭＴ１ａを熱リン酸で除去する場合、ゲート電極Ｇ１の側壁およびゲート電極Ｇ２の側壁に形成されているサイドウォールＳＷも除去されるのではないかという疑問が生じる。すなわち、サイドウォールＳＷも窒化シリコン膜から形成されているので、窒化シリコン膜から形成されているストレッサ膜ＳＭＴ１ａを除去する際、サイドウォールＳＷも一緒に除去されるように思われる。しかし、本実施の形態１では、ストレッサ膜ＳＭＴ１ａを形成する前に薄い酸化シリコン膜ＯＸ１を形成している。このため、酸化シリコン膜ＯＸ１がストレッサ膜ＳＭＴ１ａのエッチングする際のエッチングストッパとして機能し、窒化シリコン膜からなるサイドウォールＳＷを保護しているのである。つまり、半導体基板１Ｓの主面上に形成されている酸化シリコン膜ＯＸ１は、酸化シリコン膜ＯＸ１上に形成されるストレッサ膜ＳＭＴ１ａをエッチングで除去する際のエッチングストッパのために形成されている。この酸化シリコン膜ＯＸ１が半導体基板１Ｓの主面上に形成されていることから、窒化シリコン膜からストレッサ膜ＳＭＴ１ａを除去する場合でも、同じ窒化シリコン膜から構成されるサイドウォールＳＷを保護して残存させることができるのである。この酸化シリコン膜ＯＸ１は、非常に薄い膜なので、ストレッサ膜ＳＭＴ１ａおよびストレッサ膜ＳＭＴ１ｂを除去した後に実施される洗浄処理などで除去される。
【００４４】
その後、図１１に示すように、半導体基板１Ｓ上にニッケル膜を形成する。このとき、ゲート電極Ｇ１およびゲート電極Ｇ２に直接接するようにニッケル膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲの表面および深いｐ型不純物拡散領域ＰＲの表面にもニッケル膜が直接接する。
【００４５】
ニッケル膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケル膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１およびゲート電極Ｇ２を構成するポリシリコン膜ＰＦ１ａとニッケル膜を反応させて、ニッケルシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ１およびゲート電極Ｇ２はポリシリコン膜ＰＦ１ａとニッケルシリサイド膜ＣＳの積層構造となる。ニッケルシリサイド膜ＣＳは、ゲート電極Ｇ１およびゲート電極Ｇ２の低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲの表面および深いｐ型不純物拡散領域ＰＲの表面においてもシリコンとニッケル膜が反応してニッケルシリサイド膜ＣＳが形成される。このため、ソース領域およびドレイン領域においても低抵抗化を図ることができる。
【００４６】
そして、未反応のニッケル膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルシリサイド膜ＣＳに代えてコバルトシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。
【００４７】
次に、図１２に示すように、ゲート電極Ｇ１およびゲート電極Ｇ２を覆う半導体基板１Ｓの主面上に、窒化シリコン膜ＳＮ２を形成する。そして、図１３に示すように、この窒化シリコン膜ＳＮ２上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。このように、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に、まず、窒化シリコン膜ＳＮ２を形成した後、この窒化シリコン膜ＳＮ２上に層間絶縁膜ＩＬ１を形成する。これにより、その後、層間絶縁膜ＩＬ１に、層間絶縁膜ＩＬ１と窒化シリコン膜ＳＮ２を貫通するコンタクトホールを形成するが、層間絶縁膜ＩＬ１の下層に窒化シリコン膜ＳＮ２を形成することで、コンタクトホールの位置ずれによるゲート電極Ｇ１、Ｇ２とコンタクトホール内に埋め込む導電材料とのショート不良を抑制できる効果が得られる。すなわち、絶縁膜である窒化シリコン膜ＳＮ２はエッチングストッパ膜として機能している。この技術は、いわゆるＳＡＣ（Self Align Contact）と呼ばれている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に形成される窒化シリコン膜ＳＮ２は、ＳＡＣ技術を実現する機能を有し、コンタクトホールの位置ずれによる不良発生を抑制できる機能を有するものである。
【００４８】
この窒化シリコン膜ＳＮ２は、例えば、枚葉式の成膜装置によるＣＶＤ法により形成される。このとき、窒化シリコン膜ＳＮ２をバッチ方式の成膜装置ではなく、枚葉方式の成膜装置を使用するのは以下に示す理由からである。すなわち、バッチ方式の成膜装置と枚葉方式の成膜装置において、熱処理温度を比較すると、バッチ方式の成膜装置の熱処理温度の方が、枚葉方式の成膜装置の熱処理温度よりも高くなる傾向がある。ここで、ＳＡＣ用の窒化シリコン膜ＳＮ２は、上述したようにニッケルシリサイド膜ＣＳを形成した後に実施される工程である。このニッケルシリサイド膜ＣＳに高温の熱負荷をかけると、ニッケルシリサイド膜ＣＳが再凝集し断線などの不具合を生じるおそれがある。したがって、ニッケルシリサイド膜ＣＳを形成した後の工程では、なるべく高温の熱処理を行なわないほうが望ましい。このことから、ニッケルシリサイド膜ＣＳを形成した後に実施される窒化シリコン膜ＳＮ２の形成もなるべく低温で行なうことが望ましい。そこで、窒化シリコン膜ＳＮ２の形成には、熱処理温度の低い枚葉方式の成膜装置が使用されるのである。さらに、ＳＡＣ用の窒化シリコン膜ＳＮ２には、歪シリコン技術により、半導体基板１Ｓにストレスを印加する機能も合わせ持っている。したがって、ＳＡＣ用の窒化シリコン膜ＳＮ２の形成には、熱処理温度が低く、かつ、膜自体にストレスを有することが必要となる。このような機能を有する窒化シリコン膜ＳＮ２を実現するには、枚葉方式の成膜装置を使用する必要があるのである。つまり、本実施の形態１では、ＳＡＣ用の窒化シリコン膜ＳＮ２を、熱処理温度が低く、かつ、膜内にストレスを充分に保持できる膜を良好に形成する観点から、ＳＡＣ用の窒化シリコン膜ＳＮ２の形成には、バッチ方式の成膜装置ではなく、枚葉方式の成膜装置が使用されるのである。以上のように、半導体基板１Ｓの主面に窒化シリコン膜ＳＮ２を形成する工程では、枚葉方式の成膜装置が使用されるため、半導体基板１Ｓの裏面には窒化シリコン膜が形成されずにポリシリコン膜ＰＦ１ｂが露出したままの状態となっている。
【００４９】
ＳＡＣ用の窒化シリコン膜ＳＮ２上には層間絶縁膜ＩＬ１が形成されるが、この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されている。具体的には、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法で形成された酸化シリコン膜と、ＴＥＯＳを原料としたプラズマＣＶＤ法で形成された酸化シリコン膜との積層構造となっている。
【００５０】
続いて、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１および窒化シリコン膜ＳＮ２を貫通して半導体基板１Ｓに達するコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴは、まず、層間絶縁膜ＩＬ１をエッチングした後、窒化シリコン膜ＳＮ２をエッチングすることにより形成される。これにより、窒化シリコン膜ＳＮ２が酸化シリコン膜からなる層間絶縁膜ＩＬ１のエッチングの際のエッチングストッパとして機能することになり、コンタクトホールＣＮＴの位置ずれによる不良発生を抑制できる効果が得られる。
【００５１】
次に、図１５に示すように、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜とチタン膜上に形成された窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止するとともに、六フッ化タングステン（ＷＦ６）を用いたＣＶＤ法によりタングステン膜を形成する際にフッ素がシリコン材料へアタックすることによりシリコン材料にダメージを与えるのを防止する、いわゆるバリア性を有する。
【００５２】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【００５３】
その後、図１６に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成される。このように層間絶縁膜ＩＬ２を低誘電率膜から形成することにより、層間絶縁膜ＩＬ２に形成される配線間の寄生容量を低減することができる。この結果、配線を伝達する信号の遅延を抑制できる。層間絶縁膜ＩＬ２を構成する低誘電率膜は、例えば、比誘電率が３以下の絶縁膜を挙げることができる。具体的に、低誘電率膜は、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセキオキサン）膜、ＭＳＱ（メチルシルセキオキサン）膜などから構成することができる。
【００５４】
次に、図１７に示すように、半導体基板１Ｓの主面と裏面の両面に銅拡散防止膜を形成する。具体的に、半導体基板１Ｓの主面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ａとし、半導体基板１Ｓの裏面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ｂとする。本実施の形態１の特徴は、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点にある。このように半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することにより、半導体基板１Ｓの裏面から銅原子（銅化合物を含む）が拡散することを防止できるのである。つまり、後述するように、層間絶縁膜ＩＬ２にはダマシン法によって銅配線が形成されるが、この銅配線の形成工程で銅原子が半導体基板１Ｓの裏面に付着する。すると、半導体基板１Ｓの裏面に付着した銅原子が、様々な熱処理によって半導体基板１Ｓ（シリコン）内を拡散し、半導体基板１Ｓの主面に形成されたＭＩＳＦＥＴの電気的特性を劣化させるおそれがある。半導体基板１Ｓの裏面には、ポリシリコン膜ＰＦ１ｂが形成されているが、このポリシリコン膜ＰＦ１ｂは多結晶膜であるため、複数の結晶粒の間に粒界が存在する。このため、この粒界が銅原子の拡散経路となり、半導体基板１Ｓの内部へ銅原子が拡散するのである。
【００５５】
しかし、本実施の形態１では、銅配線の形成工程の前において、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成している。このため、銅配線の形成工程で半導体基板１Ｓの裏面に銅原子が付着しても、銅拡散防止膜ＤＣＦ１ｂが銅原子のシリコン内部への拡散を抑制できるため、銅原子の拡散によるＭＩＳＦＥＴの特性劣化を防止できるのである。
【００５６】
このように銅拡散防止膜ＤＣＦ１ｂには銅原子の拡散を防止する機能が要求されるため、例えば、ポリシリコン膜ＰＦ１ｂなどの多結晶膜に比べて緻密な膜から形成する必要がある。すなわち、銅拡散防止膜ＤＣＦ１ｂを緻密な膜から形成することにより、銅拡散防止膜ＤＣＦ１ｂを介して半導体基板１Ｓ内に銅原子が拡散する余地を低減できる。具体的に、銅拡散防止膜ＤＣＦ１ｂは、窒化シリコン膜、炭窒化シリコン膜、酸窒化シリコン膜、あるいは、酸化シリコン膜のいずれかの膜から形成することができる。
【００５７】
ここで、本実施の形態１では、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することに特徴があるが、半導体基板１Ｓの裏面にだけ銅拡散防止膜ＤＣＦ１ｂを形成するのは実際上困難である。なぜなら、半導体基板１Ｓの裏面にだけ銅拡散防止膜ＤＣＦ１ｂを形成するには、枚葉方式の成膜装置を使用する必要があるが、この枚葉方式の成膜装置において、ステージ上に半導体基板１Ｓを配置する際、半導体基板１Ｓの主面をステージに接触させることになるからである。すなわち、ステージと接触するように半導体基板１Ｓの主面を配置して、半導体基板１Ｓの裏面が成膜空間側を向くように配置すると、半導体基板１Ｓの主面が損傷されやすくなるのである。つまり、半導体基板１Ｓの主面には、半導体素子（ＭＩＳＦＥＴ）が形成されており、半導体基板１Ｓの主面をステージに押し付けることは、主面に形成されているＭＩＳＦＥＴなどの半導体素子にダメージを与えることになる。したがって、半導体基板１Ｓの裏面にだけ銅拡散防止膜ＤＣＦ１ｂを形成することは事実上困難である。そこで、本実施の形態１では、バッチ方式の成膜装置を使用して、半導体基板１Ｓの裏面だけでなく、半導体基板１Ｓの主面にも銅拡散防止膜ＤＣＦ１ａを形成している。このように本実施の形態１では、バッチ方式の成膜装置を使用するので、半導体基板１Ｓの主面を傷つけることなく、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することができる。この工程の後において、半導体基板１Ｓの裏面には、まず、ポリシリコン膜ＰＦ１ｂが形成されており、このポリシリコン膜ＰＦ１ｂ上に銅拡散防止膜ＤＣＦ１ｂが形成されていることになる。
【００５８】
続いて、図１８に示すように、半導体基板１Ｓの主面側に形成された銅拡散防止膜ＤＣＦ１ａを除去する。具体的には、層間絶縁膜ＩＬ２上に形成されている銅拡散防止膜ＤＣＦ１ａを、例えば、ＣＭＰ法を使用して除去する。そして、さらに、層間絶縁膜ＩＬ２の一部も研磨して層間絶縁膜ＩＬ２の膜厚を配線層の形成に適した厚さにする。
【００５９】
次に、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に配線溝ＷＤを形成する。具体的には、層間絶縁膜ＩＬ２上にフォトレジスト膜ＦＲを塗布した後、このフォトレジスト膜ＦＲに対して露光・現像処理を施すことにより、フォトレジスト膜ＦＲをパターニングする。フォトレジスト膜ＦＲのパターニングは、配線溝ＷＤを形成する領域に開口部が存在するように行なわれる。そして、パターニングしたフォトレジスト膜ＦＲをマスクにしたエッチングにより、層間絶縁膜ＩＬ２に配線溝ＷＤを形成する。この配線溝の底部には、例えば、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧの表面が露出する。その後、図２０に示すように、パターニングしたフォトレジスト膜ＦＲをアッシングなどにより除去する。
【００６０】
そして、図２１に示すように、配線溝ＷＤの内部（側面および底面）を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜（窒化タンタルと窒化タンタル上に配置されたタンタル）からなるバリア膜ＢＦを形成する。バリア膜ＢＦであるタンタル／窒化タンタル膜は、例えば、スパッタリング法を使用することにより形成することができる。なお、バリア膜ＢＦは、タンタル／窒化タンタル膜に代えて、チタン／窒化チタン膜（窒化チタンと窒化チタン上に配置されたチタン）から形成してもよい。このバリア膜ＢＦは、この工程の後、配線溝ＷＤに埋め込まれる銅材料が層間絶縁膜ＩＬ２を介して半導体基板１Ｓの内部に拡散することを防止する機能を有する膜である。
【００６１】
次に、バリア膜ＢＦ上に薄い銅膜からなるシード膜（図示せず）を形成する。このシード膜は、例えば、スパッタリング法を使用することにより形成される。このシード膜は、その後の電解めっき工程での銅膜の形成を容易に行なう機能を有するとともに、電解めっき工程での電極としても機能する。その後、シード膜上に銅膜ＣＦを形成する。この銅膜ＣＦは、例えば、電解めっき法で形成することができる。
【００６２】
続いて、図２２に示すように、層間絶縁膜ＩＬ２上に形成された不要な銅膜ＣＦおよびバリア膜ＢＦをＣＭＰ法により除去し、配線溝ＷＤ内にだけバリア膜ＢＦと銅膜ＣＦとを残して、配線溝ＷＤに銅膜ＣＦを埋め込んだ配線Ｌ１を形成する。このとき使用されるＣＭＰ法とは、例えば、シリカ粒子を含んだ研磨液（スラリー）を半導体基板（半導体ウェハ）１Ｓの表面に流しながら、スピンドルに貼り付けた半導体基板１Ｓを研磨パッドに圧着させて研磨する方法である。このＣＭＰ法では、スラリーで研磨すべき銅膜表面を酸化するという化学的メカニズムと、酸化層を機械的に削りとるという機械的メカニズムの両方を使用している。すなわち、ＣＭＰ法では液体であるスラリーを大量に使用するため、図２２に示すように、半導体基板１Ｓの裏面もこのスラリーに含まれる多量の銅原子Ｃｕが付着する。
【００６３】
しかし、本実施の形態１では、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成している。このため、半導体基板１Ｓの裏面では、銅拡散防止膜ＤＣＦ１ｂの露出している表面に多量の銅原子Ｃｕが付着する。ところが、銅拡散防止膜ＤＣＦ１ｂは緻密性の高い膜から構成されているので、銅拡散防止膜ＤＣＦ１ｂの表面に付着した銅原子Ｃｕは、銅拡散防止膜ＤＣＦ１ｂの内部に侵入することができない。この結果、銅拡散防止膜ＤＣＦ１ｂの表面に付着した銅原子Ｃｕが銅拡散防止膜ＤＣＦ１ｂを介して半導体基板１Ｓの内部へ拡散することを防止できる。
【００６４】
その後、図２３に示すように、半導体基板１Ｓに対して洗浄処理を施す。これにより、半導体基板１Ｓの裏面において、銅拡散防止膜ＤＣＦ１ｂの表面に付着している銅原子Ｃｕを除去することができる。詳細には、半導体基板１Ｓの裏面に形成されている銅拡散防止膜ＤＣＦ１ｂの一部をリフトオフすることにより、銅拡散防止膜ＤＣＦ１ｂの表面に付着している銅原子Ｃｕを効果的に除去する。つまり、洗浄工程により、銅拡散防止膜ＤＣＦ１ｂの表面から非常に薄い膜厚の分だけ除去することで、銅拡散防止膜ＤＣＦ１ｂの表面に付着している銅原子Ｃｕを充分に除去することができる。この結果、半導体基板１Ｓの裏面に残存する銅原子Ｃｕが低減され、かつ、銅原子Ｃｕの半導体基板１Ｓの内部への侵入を阻止する銅拡散防止膜ＤＣＦ１ｂが形成されているので、半導体基板１Ｓの内部への銅原子Ｃｕの拡散を充分に抑制できる。したがって、銅原子Ｃｕの拡散による半導体素子（ＭＩＳＦＥＴ）の電気的特性（例えば、絶縁耐性など）の劣化を抑制できる。
【００６５】
この後、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。ただし、この多層配線はそれぞれは銅配線であり、この銅配線は溝にめっき法にて銅金属を埋め込んだ後、ＣＭＰ法により余分な銅金属を取り除くことにより溝内に銅配線を形成することにより形成される。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。なお、多層配線のそれぞれの工程で銅拡散防止膜ＤＣＦ１ｂの一部をリフトオフする洗浄処理が実施される。このため、銅拡散防止膜ＤＣＦ１ｂの全膜厚は、多層配線の層数に対応した複数回のリフトオフでも消滅しない膜厚となっている必要がある。
【００６６】
本実施の形態１における特徴は、銅配線の形成工程前に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点にあるが、この特徴的構成は、歪シリコン技術を実施する工程を含むことを前提とした半導体装置の製造工程で大きな意味のある技術的思想となっている。つまり、本実施の形態１では、歪シリコン技術を採用しているので、例えば、図９に示すように、半導体基板１Ｓの主面にストレッサ膜ＳＭＴ１ａを形成し、半導体基板１Ｓの裏面にストレッサ膜ＳＭＴ１ｂを形成している。そして、半導体基板１Ｓのチャネル形成領域に歪を加えた後、半導体基板１Ｓの主面に形成されているストレッサ膜ＳＭＴ１ａと、半導体基板１Ｓの裏面に形成されているストレッサ膜ＳＭＴ１ｂを除去している。このとき、半導体基板１Ｓの裏面において、ストレッサ膜ＳＭＴ１ｂが窒化シリコン膜から形成されているので、同様に、窒化シリコン膜から形成されている窒化シリコン膜ＳＮ１ｂも除去されてしまうのである。この点があるからこそ、本実施の形態１における技術的思想が重要となるのである。
【００６７】
すなわち、歪シリコン技術を使用しない場合には、半導体基板１Ｓの主面にストレッサ膜ＳＭＴ１ａが形成されることもなく、この主面に形成されたストレッサ膜ＳＭＴ１ａを除去する必要もない。このことは、歪シリコン技術を使用しなければ、半導体基板１Ｓの裏面にもストレッサ膜ＳＭＴ１ｂが形成されることもなく、半導体基板１Ｓの裏面には、ポリシリコン膜ＰＦ１ｂと、このポリシリコン膜ＰＦ１ｂ上に形成された窒化シリコン膜ＳＮ１ｂだけが形成されていることになる。つまり、歪シリコン技術を使用するからこそ、半導体基板１Ｓの裏面に形成されている窒化シリコン膜ＳＮ１ｂが除去されるのである。言い換えれば、歪シリコン技術を使用しなければ、半導体基板１Ｓの裏面には、窒化シリコン膜ＳＮ１ｂが存在したままとなる。この窒化シリコン膜ＳＮ１ｂは、その後、除去されることもなく銅配線の形成工程まで存在することになる。したがって、歪シリコン技術を使用しない場合には、この窒化シリコン膜ＳＮ１ｂが銅拡散防止膜として機能することになる。このため、わざわざ本実施の形態１のように、新たに、銅配線の形成工程前に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する必要性は低くなる。
【００６８】
これに対し、ＭＩＳＦＥＴの電流駆動力を向上させるために歪シリコン技術を使用するようになると、例えば、図１０に示すように、半導体基板１Ｓの裏面に形成されている窒化シリコン膜ＳＮ１ｂも除去されてしまうのである。この結果、歪シリコン技術を使用する場合には、半導体基板１Ｓの裏面はポリシリコン膜ＰＦ１ｂが露出した状態のまま、銅配線の形成工程が実施されることになる。このとき、図２４に示すように、半導体基板１Ｓの裏面にポリシリコン膜ＰＦ１ｂが露出した状態で、銅配線を形成することを考える。この場合、銅配線の形成工程で使用されるＣＭＰ法において、スラリーに混じる銅原子Ｃｕは半導体基板１Ｓの裏面に形成されているポリシリコン膜ＰＦ１ｂの表面に付着することになる。そして、ポリシリコン膜ＰＦ１ｂの表面に付着した銅原子Ｃｕは、多結晶に存在する無数の粒界を通ってポリシリコン膜ＰＦ１ｂの内部にまで容易に拡散する。その後、図２５に示すように、ポリシリコン膜ＰＦ１ｂの表面に付着した銅原子Ｃｕを洗浄処理によって除去する。この洗浄処理によって除去される銅原子Ｃｕは、ポリシリコン膜ＰＦ１ｂの表面近傍に存在するものだけであり、ポリシリコン膜ＰＦ１ｂの内部へ拡散した銅原子Ｃｕは除去されずにそのままポリシリコン膜ＰＦ１ｂ中に残存する。そして、その後の様々な熱処理によって、ポリシリコン膜ＰＦ１ｂの内部に拡散した銅原子Ｃｕはさらに、半導体基板１Ｓの内部を介して半導体基板１Ｓの主面側に形成されているＭＩＳＦＥＴの形成領域まで達する。すると、ＭＩＳＦＥＴの絶縁耐性などの電気的特性が劣化してしまい、半導体装置の信頼性が低下するのである。このように、歪シリコン技術を採用する半導体装置の製造工程では、半導体基板１Ｓの裏面から拡散する銅原子Ｃｕが半導体装置の信頼性に大きく影響するのである。
【００６９】
そこで、本実施の形態１では、歪シリコン技術を使用する半導体装置の製造工程であっても銅原子Ｃｕの拡散を防止できるように、銅配線の形成工程前に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成している。これにより、半導体基板１Ｓの裏面から銅原子Ｃｕが半導体基板１Ｓの内部へ拡散して、半導体装置の信頼性を低下させることを防止できる顕著な効果を奏するのである。つまり、本実施の形態１における技術的思想は、特に、歪シリコン技術を使用する技術を前提として有用な技術的思想である。
【００７０】
さらに、本実施の形態１における技術的思想について検討する。上述したように、歪シリコン技術を使用する場合、図１０に示すように、半導体基板１Ｓの裏面にはポリシリコン膜ＰＦ１ｂが露出していることになる。このため、この状態で、銅配線の形成工程が実施されると、半導体基板１Ｓの裏面から銅原子Ｃｕが半導体基板１Ｓの内部へ拡散して、半導体装置の信頼性を低下させることになる。そこで、歪シリコン技術を使用した後の工程であって、銅配線の形成工程前の工程を考えると、ＳＡＣ用の窒化シリコン膜ＳＮ２を形成する工程がある（図１２参照）。この工程では、半導体基板１Ｓの主面に窒化シリコン膜ＳＮ２を形成しているが、さらに、この工程で半導体基板１Ｓの裏面にも窒化シリコン膜を形成することができるのではないかと考えられる。
【００７１】
つまり、窒化シリコン膜ＳＮ２は、例えば、枚葉式の成膜装置によるＣＶＤ法により形成されるが、例えば、窒化シリコン膜ＳＮ２をバッチ方式の成膜装置で形成すれば、この工程で半導体基板１Ｓの裏面にも窒化シリコン膜を形成できるのではないかと思われる。しかし、以下に示す理由により、ＳＡＣ用の窒化シリコン膜ＳＮ２の形成には、バッチ方式の成膜装置ではなく、枚葉方式の成膜装置で形成しているのである。すなわち、バッチ方式の成膜装置と枚葉方式の成膜装置において、熱処理温度を比較すると、バッチ方式の成膜装置の熱処理温度の方が、枚葉方式の成膜装置の熱処理温度よりも高くなる傾向がある。ここで、ＳＡＣ用の窒化シリコン膜ＳＮ２は、ニッケルシリサイド膜ＣＳを形成した後に実施される工程である。このニッケルシリサイド膜ＣＳに高温の熱負荷をかけると、ニッケルシリサイド膜ＣＳが再凝集し断線などの不具合を生じるおそれがある。したがって、ニッケルシリサイド膜ＣＳを形成した後の工程では、なるべく高温の熱処理を行なわないほうが望ましい。このことから、ニッケルシリサイド膜ＣＳを形成した後に実施される窒化シリコン膜ＳＮ２の形成もなるべく低温で行なうことが望ましい。そこで、窒化シリコン膜ＳＮ２の形成には、熱処理温度の低い枚葉方式の成膜装置が使用されるのである。さらに、ＳＡＣ用の窒化シリコン膜ＳＮ２を枚葉方式の成膜装置を使用するのは、以下に示す理由もある。すなわち、ＳＡＣ用の窒化シリコン膜ＳＮ２には、歪シリコン技術により、半導体基板１Ｓにストレスを印加する機能も合わせ持っているのである。したがって、ＳＡＣ用の窒化シリコン膜ＳＮ２の形成には、熱処理温度が低く、かつ、膜自体にストレスを有することが必要となる。このような機能を有する窒化シリコン膜ＳＮ２を実現するには、バッチ方式の成膜装置では実現が困難であり、枚葉方式の成膜装置を使用する必要があるのである。つまり、本実施の形態１では、ＳＡＣ用の窒化シリコン膜ＳＮ２を、熱処理温度が低く、かつ、膜内にストレスを充分に保持できる膜を良好に形成する観点から、ＳＡＣ用の窒化シリコン膜ＳＮ２の形成には、バッチ方式の成膜装置ではなく、枚葉方式の成膜装置が使用されるのである。
【００７２】
このことから、半導体基板１Ｓの主面に窒化シリコン膜ＳＮ２を形成する工程では、枚葉方式の成膜装置が使用されるため、半導体基板１Ｓの裏面には窒化シリコン膜が形成されずにポリシリコン膜ＰＦ１ｂが露出したままの状態となっているのである。したがって、ＳＡＣ用の窒化シリコン膜ＳＮ２を形成する工程を利用して、半導体基板１Ｓの裏面に銅拡散防止膜となる窒化シリコン膜を形成することは望ましいとは言えないのである。このため、本実施の形態１のように、新たな工程として、銅拡散防止膜を形成する工程を追加する必要があるのである。
【００７３】
ここで、本実施の形態１では、図１７に示すように、半導体基板１Ｓの主面に銅拡散防止膜ＤＣＦ１ａを形成し、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成している。このとき、本実施の形態１の特徴である銅拡散防止膜ＤＣＦ１ａおよび銅拡散防止膜ＤＣＦ１ｂは、バッチ方式の成膜装置で形成されているが、シリサイド工程よりも後の工程で実施されている。したがって、例えば、窒化シリコン膜から形成されている銅拡散防止膜ＤＣＦ１ａおよび銅拡散防止膜ＤＣＦ１ｂをバッチ方式の成膜装置で形成する場合、ニッケルシリサイド膜ＣＳの再凝集の問題が生じるおそれが考えられる。上述したように、ＳＡＣ用の窒化シリコン膜ＳＮ２の場合は、ニッケルシリサイド膜ＣＳの再凝集を抑制する観点から、成膜工程における熱処理温度を低くできる枚葉方式の成膜装置が使用されている。これに対し、本実施の形態１の特徴である銅拡散防止膜ＤＣＦ１ａおよび銅拡散防止膜ＤＣＦ１ｂの形成工程では、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する必要性から、半導体基板１Ｓの両面に銅拡散防止膜ＤＣＦ１ａおよび銅拡散防止膜ＤＣＦ１ｂを形成できるバッチ方式の成膜装置が使用される。しかし、この銅拡散防止膜ＤＣＦ１ａおよび銅拡散防止膜ＤＣＦ１ｂをバッチ方式の成膜装置で形成してもニッケルシリサイド膜ＣＳの再凝集の問題は顕在化しないのである。
【００７４】
この理由は、ＳＡＣ用の窒化シリコン膜ＳＮ２と銅拡散防止膜ＤＣＦ１ｂの機能の相違により、ＳＡＣ用の窒化シリコン膜ＳＮ２と銅拡散防止膜ＤＣＦ１ｂとの膜質に差があるからである。つまり、ＳＡＣ用の窒化シリコン膜ＳＮ２は、膜内にある程度のストレスを有する膜であることが要求される。このような膜をできるだけ低い熱処理温度で形成するには、枚葉方式の成膜装置が適している。したがって、ＳＡＣ用の窒化シリコン膜ＳＮ２は、枚葉方式の成膜装置で成膜される。
【００７５】
一方、本実施の形態１の特徴である銅拡散防止膜ＤＣＦ１ｂは、ＳＡＣ用の窒化シリコン膜ＳＮ２のように膜内にストレスを生じさせる必要性はなく、半導体基板１Ｓの裏面に形成されていればよい膜である。すなわち、銅拡散防止膜ＤＣＦ１ｂは、半導体基板１Ｓの裏面に形成されていればよく、ＳＡＣ用の窒化シリコン膜ＳＮ２よりも膜質に要求される条件は緩和されている。したがって、銅拡散防止膜ＤＣＦ１ｂは、ＳＡＣ用の窒化シリコン膜ＳＮ２のように形成する必要はなく、バッチ方式の成膜装置を使用し、かつ、熱処理温度を低温としても問題ないのである。言い換えれば、銅拡散防止膜ＤＣＦ１ｂは、熱処理温度の低い状態に置かれたバッチ方式の成膜装置で形成できる程度の膜質の膜で充分なのである。したがって、銅拡散防止膜ＤＣＦ１ｂをバッチ方式の成膜装置で形成する場合であっても、熱処理温度を低くすることができるので、ニッケルシリサイド膜ＣＳの再凝集という問題は顕在化しないのである。
【００７６】
さらに、本実施の形態１における技術的思想について検討する。ここでは、特許文献１（特開２０００−１５０６４０号公報）との差異について説明する。特許文献１には、銅系金属膜の形成工程を含む半導体装置の製造方法において、半導体基板の裏面に付着した銅や銅化合物などの金属汚染物に起因して素子に特性劣化を防止する技術が記載されている。具体的には、半導体基板の裏面に酸化シリコン膜などのバリア膜を形成し、その後、半導体基板の主面に銅系金属膜を形成するとしている。
【００７７】
このとき、本実施の形態１における技術的思想と特許文献１の技術とは、銅配線を形成する前に半導体基板１Ｓの裏面に銅拡散防止膜（バリア膜）を形成する点が類似する。しかし、特許文献１には、半導体基板の裏面にだけバリア膜を形成している。ところが、このように半導体基板の裏面だけにバリア膜を形成することは実際上困難である。なぜなら、半導体基板の裏面にだけバリア膜を形成するには、枚葉方式の成膜装置を使用する必要があるが、この枚葉方式の成膜装置において、ステージ上に半導体基板を配置する際、半導体基板の主面をステージに接触させることになるからである。すなわち、ステージと接触するように半導体基板の主面を配置して、半導体基板の裏面が成膜空間側を向くように配置すると、半導体基板の主面が損傷されやすくなるのである。つまり、半導体基板の主面には、半導体素子（ＭＩＳＦＥＴ）が形成されており、半導体基板の主面をステージに押し付けることは、主面に形成されているＭＩＳＦＥＴなどの半導体素子にダメージを与えることになる。したがって、半導体基板の裏面にだけバリア膜を形成することは事実上困難である。このように特許文献１に記載されている技術は、実際の製造工程に適用する観点からは現実的ではない。
【００７８】
これに対し、本実施の形態１では、図１７に示すように、バッチ方式の成膜装置を使用して、半導体基板１Ｓの裏面だけでなく、半導体基板１Ｓの主面にも銅拡散防止膜ＤＣＦ１ａを形成している。このように本実施の形態１では、バッチ方式の成膜装置を使用するので、半導体基板１Ｓの主面を傷つけることなく、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することができる。その後、半導体基板１Ｓの主面に形成されている銅拡散防止膜ＤＣＦ１ａを除去している。したがって、本実施の形態１は実際の製造工程に適用する観点から有用な技術を提供している。このことから、本実施の形態１における技術的思想と特許文献１に記載されている技術とは、銅拡散防止膜（バリア膜）の製造方法が異なっている。この相違点により、本実施の形態１における技術的思想が実際の製造工程に適用しやすいものであるのに対し、特許文献１に記載されている技術は、実際の製造工程への適用が困難な技術である。特許法は、産業の発達を目的としていることから、実際の産業技術に適用が容易になることで初めて有用な技術となるのである。この点を考慮すると、本実施の形態１における技術的思想は、特許法の目的に合致している技術ということとなり、特許文献１の技術とは一線を画くす技術であることがわかる。つまり、特許文献１は、半導体基板の裏面からの銅原子の拡散を防止する一方、半導体基板の主面側に形成されている半導体素子へダメージを与えるという副作用が生じる技術である。これに対し、本実施の形態１における技術的思想は、半導体基板１Ｓの主面側に形成されている半導体素子（ＭＩＳＦＥＴ）にダメージを与えることなく、半導体基板１Ｓの裏面からの銅原子Ｃｕの拡散を抑制できるという顕著な効果を奏する技術的思想ということができる。この顕著な効果の差異は、銅拡散防止膜（バリア膜）の製造方法が異なっていることに起因するものである。
【００７９】
さらに、本実施の形態１における技術的思想は、歪シリコン技術を使用することが前提となっているとも言える。これに対し、特許文献１では、歪シリコン技術については記載も示唆もされていない。そもそも、本明細書で説明しているように、歪シリコン技術を使用しない場合には、半導体基板１Ｓの裏面に窒化シリコン膜が残存しており、新たな工程で半導体基板１Ｓの裏面に銅拡散防止膜を形成する有用性は低いのである。つまり、歪シリコン技術について言及していない特許文献１では、そもそも歪シリコン技術を適用することによって新たに生じる問題点を認識することはできないのである。本実施の形態１のように、歪シリコン技術の認識があってこそ初めて半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する有用性が生まれるのである。以上のことから、本実施の形態１における技術的思想と、特許文献１に記載された技術とは全く異なるものである上に、特許文献１には、本実施の形態１で認識している新たな課題（歪シリコン技術を用いることにより発生する問題点）に言及しておらず、本実施の形態１における技術的思想を容易に想到する動機付けとなる記載も存在しないのである。以上のことから、本実施の形態１における技術的思想と特許文献１に記載されている技術とは明確に相違するとともに、特許文献１に記載されている技術から本実施の形態１における技術的思想を容易に想到することは困難であることがわかる。
【００８０】
（実施の形態２）
前記実施の形態１では、銅配線の形成工程前に、半導体基板１Ｓの主面に銅拡散防止膜ＤＣＦ１ａを形成し、かつ、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成している。そして、半導体基板１Ｓの主面に形成されている銅拡散防止膜ＤＣＦ１ａを除去した後に、銅配線の形成工程を実施している。これに対し、本実施の形態２では、銅配線の形成工程前に、半導体基板１Ｓの主面に銅拡散防止膜ＤＣＦ１ａを形成し、かつ、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点は前記実施の形態１と同様である。そして、前記実施の形態１と相違する点は、半導体基板１Ｓの主面に形成されている銅拡散防止膜ＤＣＦ１ａをハードマスクとして銅配線の形成工程に使用する点である。
【００８１】
銅配線の形成工程では、例えば、ダマシン法が使用される。ダマシン法では、半導体基板上に層間絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜に配線溝を形成する。その後、配線溝内を含む層間絶縁膜上に銅膜を形成し、層間絶縁膜上に形成されている不要な銅膜をＣＭＰ法で除去することにより、配線溝内にだけ銅膜を残存させる。このようにして、配線溝内に銅膜を埋め込んだ配線を形成することができるものである。
【００８２】
近年では半導体装置の小型化および高集積化が進んでいる。このため、配線の微細化も進んでいる。この配線の微細化にも対応するため、層間絶縁膜に形成される配線溝の加工精度の向上が要求されてきている。配線溝は、層間絶縁膜上にフォトレジスト膜を塗布し、その後、露光・現像処理でパターニングしたフォトレジスト膜をマスクにしたエッチングにより形成される。したがって、配線溝の加工精度は、マスクとなるフォトレジスト膜の加工精度に影響されることになる。このことから、フォトレジスト膜の加工精度を向上させる観点から、複数の材料の異なるフォトレジスト膜を多層に形成する多層レジスト膜形成技術が使用されてきている。しかし、多層レジスト膜形成技術では、以下に示す問題点が顕在化する。
【００８３】
この問題点について図面を参照しながら説明する。図２６に示すように、半導体基板１Ｓ上に層間絶縁膜ＩＬを形成した後、層間絶縁膜ＩＬ上に多層レジスト膜を形成する。具体的には、層間絶縁膜ＩＬ上にフォトレジスト膜ＦＲ１を形成し、このフォトレジスト膜ＦＲ１上にフォトレジスト膜ＦＲ２を形成する。さらに、フォトレジスト膜ＦＲ２上にフォトレジスト膜ＦＲ３を形成する。フォトレジスト膜ＦＲ１〜ＦＲ３は、半導体基板１Ｓの主面上に形成されるが、その形成工程で、半導体基板１Ｓの主面側の端部から半導体基板１Ｓの裏面側にも回り込むようにフォトレジスト膜ＦＲ１〜ＦＲ３が形成される。
【００８４】
半導体基板１Ｓの主面側の端部および裏面に回り込むように形成されたフォトレジスト膜ＦＲ１〜ＦＲ３は剥がれて異物となるおそれが高いため、除去することが行なわれる。つまり、フォトレジスト膜ＦＲ１〜ＦＲ３を形成した後、半導体基板１Ｓの端部および端部から回り込む裏面側に形成されているフォトレジスト膜ＦＲ１〜ＦＲ３をエッジリンス工程で除去している。しかし、このエッジリンス工程を実施すると、図２７に示すように、半導体基板１Ｓの主面側の端部に盛り上がり部ＢＭＰが形成される。
【００８５】
一般に、多層レジスト膜形成技術に限らず、フォトレジスト膜を半導体基板１Ｓ上に形成した後、半導体基板１Ｓの主面側の端部および端部から回り込む裏面側に形成されているフォトレジスト膜を除去するために、エッジリンス工程が実施される。しかし、多層レジスト膜形成技術では、多層に形成されたフォトレジスト膜ＦＲ１〜ＦＲ３の総膜厚が厚くなることから、エッジリンス工程後の盛り上がり部ＢＭＰの形成が顕著になる。そして、図２８に示すように、フォトレジスト膜ＦＲ１〜ＦＲ３を除去する工程を実施した後でも、半導体基板１Ｓの端部に形成されている盛り上がり部ＢＭＰの一部が残渣ＲＥとして残存する。この残渣ＲＥは、その後、ウェハホルダによって半導体基板１Ｓを保持する場合などに剥がれて異物の発生原因となる。特に、多層レジスト膜を使用する場合には、盛り上がり部ＢＭＰの大きさが大きくなるので、フォトレジスト膜ＦＲ１〜ＦＲ３を除去した後に残存する残渣ＲＥも顕著になり異物の発生確率が増大することになる。異物が発生すると、例えば、半導体基板１Ｓ上に付着することにより半導体装置の不良を招くことになる。
【００８６】
そこで、本実施の形態２では、多層レジスト膜形成技術を使用せずに、単層のフォトレジスト膜を使用することを前提とする。この場合、フォトレジスト膜の膜厚を薄くすることができるので、半導体基板１Ｓの端部に形成される盛り上がり部を抑制することができ、フォトレジスト膜を除去した後に半導体基板１Ｓの端部に残存する残渣の発生を抑制できる。この結果、半導体装置の歩留まり向上を図ることができる。ただし、単層のフォトレジスト膜を使用する場合、加工精度の向上を図る工夫が必要となる。本実施の形態２では、単層のフォトレジスト膜を使用する場合であっても、加工精度の向上を図ることができる技術を提案する。
【００８７】
以下に、本実施の形態２における半導体装置の製造工程について図面を参照しながら説明する。本実施の形態２における半導体装置の製造工程では、まず、前記実施の形態１の図１〜図１６に示す工程が実施される。
【００８８】
続いて、図２９に示すように、半導体基板１Ｓの主面と裏面の両面に銅拡散防止膜を形成する。具体的に、半導体基板１Ｓの主面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ａとし、半導体基板１Ｓの裏面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ｂとする。本実施の形態２の特徴も前記実施の形態１と同様に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点にある。このように半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することにより、半導体基板１Ｓの裏面から銅原子（銅化合物を含む）が拡散することを防止できるのである。つまり、後述するように、層間絶縁膜ＩＬ２にはダマシン法によって銅配線が形成されるが、この銅配線の形成工程で銅原子が半導体基板１Ｓの裏面に付着する。すると、半導体基板１Ｓの裏面に付着した銅原子が、様々な熱処理によって半導体基板１Ｓ（シリコン）内を拡散し、半導体基板１Ｓの主面に形成されたＭＩＳＦＥＴの電気的特性を劣化させるおそれがある。半導体基板１Ｓの裏面には、ポリシリコン膜ＰＦ１ｂが形成されているが、このポリシリコン膜ＰＦ１ｂは多結晶膜であるため、複数の結晶粒の間に粒界が存在する。このため、この粒界が銅原子の拡散経路となり、半導体基板１Ｓの内部へ銅原子が拡散するのである。
【００８９】
しかし、本実施の形態２でも、銅配線の形成工程の前において、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成している。このため、銅配線の形成工程で半導体基板１Ｓの裏面に銅原子が付着しても、銅拡散防止膜ＤＣＦ１ｂが銅原子のシリコン内部への拡散を抑制できるため、銅原子の拡散によるＭＩＳＦＥＴの特性劣化を防止できるのである。
【００９０】
このように銅拡散防止膜ＤＣＦ１ｂには銅原子の拡散を防止する機能が要求されるため、例えば、ポリシリコン膜ＰＦ１ｂなどの多結晶膜に比べて緻密な膜から形成する必要がある。すなわち、銅拡散防止膜ＤＣＦ１ｂを緻密な膜から形成することにより、銅拡散防止膜ＤＣＦ１ｂを介して半導体基板１Ｓ内に銅原子が拡散する余地を低減できる。具体的に、銅拡散防止膜ＤＣＦ１ｂは、窒化シリコン膜、炭窒化シリコン膜、あるいは、酸窒化シリコン膜のいずれかの膜から形成することができる。
【００９１】
本実施の形態２でも、バッチ方式の成膜装置を使用して、半導体基板１Ｓの裏面だけでなく、半導体基板１Ｓの主面にも銅拡散防止膜ＤＣＦ１ａを形成している。このように本実施の形態２でも、バッチ方式の成膜装置を使用するので、半導体基板１Ｓの主面を傷つけることなく、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することができる。この工程の後において、半導体基板１Ｓの裏面には、まず、ポリシリコン膜ＰＦ１ｂが形成されており、このポリシリコン膜ＰＦ１ｂ上に銅拡散防止膜ＤＣＦ１ｂが形成されていることになる。
【００９２】
次に、図３０に示すように、半導体基板１Ｓの主面側に形成されている銅拡散防止膜ＤＣＦ１ａ上に単層のフォトレジスト膜ＦＲを形成する。このとき、半導体基板１Ｓの端部において、エッジリンス工程が実施されるが、単層のフォトレジスト膜ＦＲの膜厚は多層レジスト膜の総膜厚よりも薄くなっているので、半導体基板１Ｓの端部での盛り上がり部の形成を抑制できる。さらに、図２６等に示したような３層ものフォトレジストを使用しないために、コストも削減できる。その後、フォトレジスト膜ＦＲに対して露光・現像処理を施すことによりフォトレジスト膜ＦＲをパターニングする。ここで、フォトレジスト膜ＦＲの下層には、銅拡散防止膜ＤＣＦ１ａ（例えば、窒化シリコン膜、炭窒化シリコン膜、あるいは、酸窒化シリコン膜）が形成されており、この銅拡散防止膜ＤＣＦ１ａが反射防止膜として機能する。このため、フォトレジスト膜ＦＲの加工精度が向上する。つまり、本実施の形態２の特徴は、前記実施の形態１のように銅拡散防止膜ＤＣＦ１ａを除去せずに残しているため、この残存する銅拡散防止膜ＤＣＦ１ａを反射防止膜として機能させることができる。この結果、フォトレジスト膜ＦＲの加工精度を向上することができる。
【００９３】
続いて、図３１に示すように、パターニングしたフォトレジスト膜ＦＲをマスクにしたエッチングにより、銅拡散防止膜ＤＣＦ１ａをパターニングする。その後、パターニングしたフォトレジスト膜ＦＲを除去する。このとき、本実施の形態２では、単層のフォトレジスト膜ＦＲを使用していることから、半導体基板１Ｓの端部における盛り上がり部が抑制されており残渣の発生を抑制することができる。
【００９４】
そして、図３２に示すように、パターニングした銅拡散防止膜ＤＣＦ１ａをハードマスクとして、層間絶縁膜ＩＬ２をエッチングすることにより、層間絶縁膜ＩＬ２に配線溝ＷＤを形成する。その後、図３３に示すように、パターニングした銅拡散防止膜ＤＣＦ１ａを除去する。
【００９５】
次に、図３４に示すように、配線溝ＷＤの内部（側面および底面）を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜からなるバリア膜ＢＦを形成する。バリア膜ＢＦであるタンタル／窒化タンタル膜（窒化タンタルと窒化タンタル上に配置されたタンタル）からなるバリア膜ＢＦを形成する。バリア膜ＢＦであるタンタル／窒化タンタル膜は、例えば、スパッタリング法を使用することにより形成することができる。なお、バリア膜ＢＦは、タンタル／窒化タンタル膜に代えて、チタン／窒化チタン膜（窒化チタンと窒化チタン上に配置されたチタン）から形成してもよい。このバリア膜ＢＦは、この工程の後、配線溝ＷＤに埋め込まれる銅材料が層間絶縁膜ＩＬ２を介して半導体基板１Ｓの内部に拡散することを防止する機能を有する膜である。
【００９６】
次に、バリア膜ＢＦ上に薄い銅膜からなるシード膜（図示せず）を形成する。このシード膜は、例えば、スパッタリング法を使用することにより形成される。このシード膜は、その後の電解めっき工程での銅膜の形成を容易に行なう機能を有するとともに、電解めっき工程での電極としても機能する。その後、シード膜上に銅膜ＣＦを形成する。この銅膜ＣＦは、例えば、電解めっき法で形成することができる。
【００９７】
続いて、図３５に示すように、層間絶縁膜ＩＬ２上に形成された不要な銅膜ＣＦおよびバリア膜ＢＦをＣＭＰ法により除去し、配線溝ＷＤ内にだけバリア膜ＢＦと銅膜ＣＦとを残して、配線溝ＷＤに銅膜ＣＦを埋め込んだ配線Ｌ１を形成する。このとき使用されるＣＭＰ法とは、例えば、シリカ粒子を含んだ研磨液（スラリー）を半導体基板（半導体ウェハ）１Ｓの表面に流しながら、スピンドルに貼り付けた半導体基板１Ｓを研磨パッドに圧着させて研磨する方法である。このＣＭＰ法では、スラリーで研磨すべき銅膜表面を酸化するという化学的メカニズムと、酸化層を機械的に削りとるという機械的メカニズムの両方を使用している。すなわち、ＣＭＰ法では液体であるスラリーを大量に使用するため、図３５に示すように、半導体基板１Ｓの裏面もこのスラリーに含まれる多量の銅原子Ｃｕが付着する。
【００９８】
しかし、本実施の形態２でも、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成している。このため、半導体基板１Ｓの裏面では、銅拡散防止膜ＤＣＦ１ｂの露出している表面に多量の銅原子Ｃｕが付着する。ところが、銅拡散防止膜ＤＣＦ１ｂは緻密性の高い膜から構成されているので、銅拡散防止膜ＤＣＦ１ｂの表面に付着した銅原子Ｃｕは、銅拡散防止膜ＤＣＦ１ｂの内部に侵入することができない。この結果、銅拡散防止膜ＤＣＦ１ｂの表面に付着した銅原子Ｃｕが銅拡散防止膜ＤＣＦ１ｂを介して半導体基板１Ｓの内部へ拡散することを防止できる。
【００９９】
その後、図３６に示すように、半導体基板１Ｓに対して洗浄処理を施す。これにより、半導体基板１Ｓの裏面において、銅拡散防止膜ＤＣＦ１ｂの表面に付着している銅原子Ｃｕを除去することができる。詳細には、半導体基板１Ｓの裏面に形成されている銅拡散防止膜ＤＣＦ１ｂの一部をリフトオフすることにより、銅拡散防止膜ＤＣＦ１ｂの表面に付着している銅原子Ｃｕを効果的に除去する。つまり、洗浄工程により、銅拡散防止膜ＤＣＦ１ｂの表面から非常に薄い膜厚の分だけ除去することで、銅拡散防止膜ＤＣＦ１ｂの表面に付着している銅原子Ｃｕを充分に除去することができる。この結果、半導体基板１Ｓの裏面に残存する銅原子Ｃｕが低減され、かつ、銅原子Ｃｕの半導体基板１Ｓの内部への侵入を阻止する銅拡散防止膜ＤＣＦ１ｂが形成されているので、半導体基板１Ｓの内部への銅原子Ｃｕの拡散を充に抑制できる。したがって、銅原子Ｃｕの拡散による半導体素子（ＭＩＳＦＥＴ）の電気的特性（例えば、絶縁耐性など）の劣化を抑制できる。
【０１００】
この後、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。ただし、実施の形態１と同じように、この多層配線はそれぞれは銅配線であり、この銅配線は溝にめっき法にて銅金属を埋め込んだ後、ＣＭＰ法により余分な銅金属を取り除くことにより溝内に銅配線を形成することにより形成される。このようにして、最終的に本実施の形態２における半導体装置を形成することができる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１０３】
１Ｓ  半導体基板
ＢＦ  バリア膜
ＢＭＰ  盛り上がり部
ＣＦ  銅膜
ＣＮＴ  コンタクトホール
ＣＳ  ニッケルシリサイド膜
Ｃｕ  銅原子
ＤＣＦ１ａ  銅拡散防止膜
ＤＣＦ１ｂ  銅拡散防止膜
ＥＸ１  浅いｎ型不純物拡散領域
ＥＸ２  浅いｐ型不純物拡散領域
ＦＲ  フォトレジスト膜
ＦＲ１  フォトレジスト膜
ＦＲ２  フォトレジスト膜
ＦＲ３  フォトレジスト膜
ＧＯＸ  ゲート絶縁膜
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
Ｌ１  配線
ＮＲ  深いｎ型不純物拡散領域
ＮＷＬ  ｎ型ウェル
ＰＦ１ａ  ポリシリコン膜
ＰＦ１ｂ  ポリシリコン膜
ＰＬＧ  プラグ
ＰＲ  深いｐ型不純物拡散領域
ＰＷＬ  ｐ型ウェル
ＲＥ  残渣
ＳＭＴ１ａ  ストレッサ膜
ＳＭＴ１ｂ  ストレッサ膜
ＳＮ１ａ  窒化シリコン膜
ＳＮ１ｂ  窒化シリコン膜
ＳＮ２  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＷＤ  配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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