(57)【要約】【課題】電力損失が小さい半導体装置を提供する。【解決手段】半導体装置１に形成された１対のｎチャネル横型ＭＯＳＦＥＴ１０において、ドレイン電極２６をドレイン領域１７に接続するドレインコンタクト３２を２列に配列する。そして、ドレイン領域１６におけるドレインコンタクト３２が接続された領域間にトレンチ３６を形成し、このトレンチ３６内に絶縁体３７を埋設する。【選択図】図１
2010027784.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成された第１導電型のウエルと、
前記ウエルの上層部分に相互に離隔して形成された複数の第２導電型の拡散領域と、
前記半導体基板上であって前記拡散領域間の領域の直上域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上に前記ゲート電極を覆うように設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられた上層電極と、
前記層間絶縁膜を貫通し前記上層電極を前記拡散領域の１つに接続する複数のコンタクトと、
前記複数のコンタクトが接続された拡散領域に埋め込まれた絶縁体と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記絶縁体は、前記ウエルと前記拡散領域との界面を突き抜けていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の上面に対して垂直な方向から見て、前記拡散領域における前記コンタクトが接続された領域間にはトレンチが形成されており、前記絶縁体は前記トレンチ内に埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ウエルにおける前記拡散領域の直下域であって前記拡散領域の下面に接する領域の不純物濃度は、前記ウエルにおける他の領域の不純物濃度よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記絶縁体が埋設された前記拡散領域は、
前記コンタクトが接続される高濃度領域と、
前記高濃度領域に接し、前記高濃度領域から見て前記絶縁体が埋設されていない前記拡散領域側に設けられ、不純物濃度が前記高濃度領域の不純物濃度よりも低い電界緩和領域と、
を有することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、横型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）が形成された半導体装置に関する。
【背景技術】
【０００２】
近年、情報携帯機器やゲーム機など、電源として一次電池や二次電池を使用する電子機器が増加している。このような電子機器においては、マイクロプロセッサなどのＬＳＩ（Large Scale Integrated circuit：大規模集積回路）に電力を供給する電源回路として、同期整流方式のＤＣ−ＤＣコンバータが多用されている。同期整流方式のＤＣ−ＤＣコンバータにおいては、２水準の電源電位の間に直列に接続された２つのスイッチング素子と、これらのスイッチング素子を交互に導通させることによりスイッチング素子間の接続点から矩形波を出力させる制御回路と、この矩形波を平滑化するＬＣ回路とが設けられている。
【０００３】
そして、同期整流方式のＤＣ−ＤＣコンバータのスイッチング素子には、従来よりトレンチゲート構造を持つトレンチＭＯＳＦＥＴが多く用いられている。しかし、トレンチＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータの制御回路を構成するＣＭＯＳとの混載が困難である。このため、スイッチング素子にトレンチＭＯＳＦＥＴを使用すると、スイッチング素子及び制御回路を同一の半導体チップに形成することが難しくなり、ＤＣ−ＤＣコンバータの小型化が困難になる。
【０００４】
そこで、駆動回路と同一の半導体チップに形成するために、スイッチング素子として横型のＭＯＳＦＥＴを用いる技術が開示されている（例えば、特許文献１参照。）。しかし、横型ＭＯＳＦＥＴはトレンチＭＯＳＦＥＴと比較してオン抵抗が大きく、電流損失が大きいという問題点がある。
【０００５】
電子機器の電池寿命を長くするためには、電源回路を構成するＤＣ−ＤＣコンバータの電力変換効率を高めることが必要であり、そのためには、スイッチング素子において発生する電力損失を小さくすることが重要である。スイッチング素子における電力損失には、主として、オン抵抗に起因する導通損失、スイッチング時の消費電力によるスイッチング損失、スイッチング素子であるＭＯＳＦＥＴのゲートの充放電に伴うドライブ損失、及び、ソース・ドレイン間に形成される寄生容量の充放電に伴う出力容量損失などがある。
【０００６】
一方、電子機器の小型化及びＬＳＩの低電圧化等に伴い、ＤＣ−ＤＣコンバータには、スイッチング周波数の高周波化が求められている。しかしながら、上述のスイッチング損失、ドライブ損失及び出力容量損失はスイッチング毎に発生する損失であるため、スイッチング周波数を高くすれば、それに比例してこれらの損失が増大してしまい、電力変換効率が低下してしまう。
【０００７】
このように、近年、電子機器においては、一方で電池寿命の長時間化のためにＤＣ−ＤＣコンバータの電力変換効率の向上が要求されているにもかかわらず、他方でスイッチング周波数の高周波化に伴ってＤＣ−ＤＣコンバータの電力変換効率が低下するという問題が発生している。
【０００８】
【特許文献１】特開平１０−９３０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、電力損失が小さい半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、半導体基板と、前記半導体基板の上層部分に形成された第１導電型のウエルと、前記ウエルの上層部分に相互に離隔して形成された複数の第２導電型の拡散領域と、前記半導体基板上であって前記拡散領域間の領域の直上域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体基板上に前記ゲート電極を覆うように設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた上層電極と、前記層間絶縁膜を貫通し前記上層電極を前記拡散領域の１つに接続する複数のコンタクトと、前記複数のコンタクトが接続された拡散領域に埋め込まれた絶縁体と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、電力損失が小さい半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１におけるＡ−Ａ’線による断面図である。
なお、図１においては、図示の便宜上、層間絶縁膜並びにソース電極、ドレイン電極及びバックゲート電極は、図示を省略している。
【００１３】
図１及び図２に示すように、本実施形態に係る半導体装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分の一部には素子分離膜１２が形成されており、この素子分離膜１２によってＭＯＳＦＥＴ領域１３が区画されている。後述するように、ＭＯＳＦＥＴ領域１３は、１対のｎチャネル横型ＭＯＳＦＥＴ１０が形成される領域である。シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）から見て、ＭＯＳＦＥＴ領域１３の形状はストライプ状である。以下、ＭＯＳＦＥＴ領域１３が延びる方向を、「ゲート幅方向」といい、それに直交する方向を「ゲート長方向」という。
【００１４】
ＭＯＳＦＥＴ領域１３におけるシリコン基板１１の上層部分には、導電型がｐ型のｐ型ウエル１４が形成されている。また、ｐ型ウエル１４の上層部分には、導電型がｎ型の拡散領域として、ソース領域１６及びドレイン領域１７が相互に離隔して形成されている。上方から見て、ソース領域１６及びドレイン領域１７はそれぞれ、ゲート幅方向に延びるストライプ状に形成されており、ＭＯＳＦＥＴ領域１３のゲート長方向中央部にドレイン領域１７が配置されており、ドレイン領域１７の両側に１対のソース領域１６が配置されている。すなわち、ソース領域１６とドレイン領域１７とは、ゲート長方向において離隔している。そして、ソース領域１６とドレイン領域１７との間の領域は、チャネル領域１８となっている。また、ＭＯＳＦＥＴ領域１３のゲート長方向両端部には、導電型がｐ＋型のバックゲート領域１９が形成されている。
【００１５】
ソース領域１６は、ｎ＋型の高濃度領域１６ａと、高濃度領域１６ａに接し、高濃度領域１６ａよりも不純物濃度が低いｎ型のＬＤＤ領域１６ｂとからなる。ＬＤＤ領域１６ｂは高濃度領域１６ａから見てドレイン領域１７側に形成されている。また、ドレイン領域１７は、ｎ＋型の高濃度領域１７ａと、高濃度領域１７ａに接し、高濃度領域１７ａよりも不純物濃度が低いｎ−型の電界緩和領域１７ｂとからなる。電界緩和領域１７ｂは高濃度領域１７ａから見てソース領域１６側に形成されている。すなわち、ＬＤＤ領域１６ｂと電界緩和領域１７ｂとは、チャネル領域１８を挟んで相互に対向している。ＬＤＤ領域１６ｂの不純物濃度は例えば１×１０１８ｃｍ−３であり、ゲート長方向における長さは例えば０．１μｍである。また、電界緩和領域１７ｂの不純物濃度は例えば１×１０１７ｃｍ−３であり、ゲート長方向における長さは例えば０．５μｍである。
【００１６】
一方、シリコン基板１１上であってチャネル領域１８の直上域には、ゲート絶縁膜２１が設けられており、ゲート絶縁膜２１上にはゲート電極２２が設けられており、ゲート電極２２の側面上には絶縁性の側壁２３が設けられている。また、シリコン基板１１上には、ゲート絶縁膜２１及びゲート電極２２を覆うように、層間絶縁膜２４が設けられている。
【００１７】
更に、層間絶縁膜２４上には、例えば金属からなる上層電極として、２本のソース電極２５、１本のドレイン領域２６、及び２本のバックゲート電極２７が設けられている。上方から見て、ソース電極２５、ドレイン領域２６及びバックゲート電極２７の形状は、それぞれゲート幅方向に延びるストライプ状であり、ソース電極２５はソース領域１６と重なる領域に、ドレイン電極２６はドレイン領域１７と重なる領域に、バックゲート電極２７はバックゲート領域１９と重なる領域に、それぞれ配置されている。
【００１８】
更にまた、層間絶縁膜２４内には、上下方向に延び層間絶縁膜２４を貫通するように、例えば金属からなるソースコンタクト３１、ドレインコンタクト３２及びバックゲートコンタクト３３がそれぞれ複数個埋設されている。ソースコンタクト３１は各ソース電極２５を各ソース領域１６の高濃度領域１６ａに接続し、ドレインコンタクト３２は各ドレイン電極２６を各ドレイン領域１７の高濃度領域１７ａに接続し、バックゲートコンタクト３３は各バックゲート電極２７を各バックゲート領域１９に接続している。
【００１９】
各ソース電極２５と各ソース領域１６との間に接続されている複数個のソースコンタクト３１、及び各バックゲート電極２７と各バックゲート領域１９との間に接続されている複数個のバックゲートコンタクト３３は、それぞれゲート幅方向に沿って１列に配列されている。これに対して、ドレイン電極２６とドレイン領域１７との間に接続されている複数個のドレインコンタクト３２は、ゲート幅方向に沿って２列に配列されている。
【００２０】
そして、シリコン基板１１には、上面側からトレンチ３６が形成されている。上方から見て、トレンチ３６は、ドレイン領域１７におけるドレインコンタクト３２が接続された領域間に形成されている。具体的には、トレンチ３６は、ドレインコンタクト３２のゲート幅方向に延びる列の間の領域に、ゲート幅方向に延びるストライプ状に形成されている。そして、トレンチ３６内には絶縁体３７が埋め込まれている。すなわち、絶縁体３７はドレイン領域１７に埋め込まれており、上方から見て、その形状は、ゲート幅方向に延びるストライプ状であり、ドレインコンタクト３２の直下域間の領域に配置されている。絶縁体３７は、例えば、酸化シリコン（ＳｉＯ２）によって形成されている。
【００２１】
絶縁体３７は、例えば、素子分離膜１２と同時に形成されたものであり、絶縁体３７の下面は素子分離膜１２の下面と実質同じ高さにあり、ソース領域１６及びドレイン領域１７の下面よりも低い位置になる。従って、絶縁体３７は、ドレイン領域１７の下面、すなわち、ｐ型ウエル１４とドレイン領域１７とのｐｎ界面Ｆを突き抜けている。この結果、ドレイン領域１７は、絶縁体３７によって２つの領域に分断されている。例えば、シリコン基板１１の上面を基準として、ソース領域１６及びドレイン領域１７の深さは０．１乃至０．２μｍであり、素子分離膜１２及び絶縁体３７の深さは０．３μｍである。但し、絶縁体３７によって分断されたドレイン領域１７の各部分は、それぞれチャネル領域１８に接している。このように、絶縁体３７は、ドレイン領域１７の各部分が、チャネル領域１８から電気的に分離されないように配置されている。
【００２２】
また、半導体装置１には、ｎチャネル横型ＭＯＳＦＥＴ１０以外にもＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）トランジスタ等の素子（図示せず）が形成されており、これらの素子は素子分離膜によって電気的に分離されている。例えば、半導体装置１はＤＣ−ＤＣコンバータであり、ｎチャネル横型ＭＯＳＦＥＴ１０はハイサイド又はローサイドのスイッチング素子であり、シリコン基板１１には、これらのスイッチング素子を制御する制御回路のＣＭＯＳトランジスタが形成されている。そして、これらのＣＭＯＳトランジスタはｎチャネル横型ＭＯＳＦＥＴ１０と同時に形成されており、これらのＣＭＯＳトランジスタを分離する素子分離膜は、素子分離膜１２及び絶縁体３７と同時に形成されている。
【００２３】
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体装置１においては、ｎチャネル横型ＭＯＳＦＥＴ１０を駆動する際に、ソース領域１６とドレイン領域１７との間にソース・ドレイン電圧が印加される。また、ｐ型ウエル１４には、バックゲート電極２７、バックゲートコンタクト３３及びバックゲート領域１９を介して基準電位が印加される。多くの場合、基準電位はソース電位と等しくする。これにより、ｐ型ウエル１４の電位はソース領域１６の電位と等しくなるため、ソース・ドレイン電圧はｐ型ウエル１４とドレイン領域１７とのｐｎ界面Ｆに逆バイアスとして印加される。これにより、ｐｎ界面Ｆを起点として空乏層が伸び、ソース・ドレイン間の寄生容量が形成される。ｐｎ界面Ｆに印加される電圧の大きさは、ｎチャネル横型ＭＯＳＦＥＴ１０の導通状態によって異なるため、ｎチャネル横型ＭＯＳＦＥＴ１０の導通状態が周期的に切り替わると、ｐｎ界面Ｆに印加される電圧も周期的に変化して空乏層が伸縮し、その都度、ソース・ドレイン間の寄生容量が充放電される。これにより、出力容量損失が発生する。
【００２４】
そして、本実施形態においては、ドレインコンタクト３２が２列に配列されているため、ドレインコンタクト３２が１列に配列されている場合と比較して、ドレインコンタクト３２の数を増やし、また、ドレイン電極２６の幅を大きくすることができる。この結果、ドレイン電極２６及びドレインコンタクト３２における電流密度を低減することができ、エレクトロマイグレーションの発生を抑制することができる。
【００２５】
しかし、ドレインコンタクト３２を２列に配列するためには、ドレイン領域１７の幅を広くする必要があり、そうすると、ｐ型ウエル１４とドレイン領域１７とのｐｎ界面Ｆの面積が増加してしまう。この結果、ソース・ドレイン間の寄生容量が増大し、出力容量損失が増大してしまう。
【００２６】
そこで、本実施形態においては、ドレイン領域１７内に絶縁体３７を設け、ｐｎ界面Ｆを突き抜けさせている。これにより、ｐｎ界面Ｆの面積を減らし、寄生容量を小さくすることができる。この結果、出力容量損失が抑制され、半導体装置１の電力損失を低減することができる。一例では、上方から見て、トレンチ３６の面積はドレイン領域１７の面積の約２０％とする。これにより、ソース・ドレイン間の寄生容量を約２０％低減することができる。
【００２７】
また、絶縁体３７は、ドレイン領域１７の各部分がチャネル領域１８から電気的に分離されないように配置されている。これにより、ドレイン領域１７の全体をドレイン領域として有効に利用することができる。
【００２８】
また、ｎチャネル横型ＭＯＳＦＥＴ１０は横型のＭＯＳＦＥＴであるため、ＣＭＯＳとの混載が可能である。これにより、例えば、半導体装置１をＤＣ−ＤＣコンバータとした場合、ｎチャネル横型ＭＯＳＦＥＴ１０をスイッチング用トランジスタとすることができ、また、このｎチャネル横型ＭＯＳＦＥＴ１０を制御する制御回路も半導体装置１内に形成することができる。この結果、ＤＣ−ＤＣコンバータのスイッチング用トランジスタ及び制御回路を１チップで構成することができる。
【００２９】
このとき、ｎチャネル横型ＭＯＳＦＥＴ１０をローサイドのスイッチング用トランジスタとして使用すれば、このローサイドのスイッチング用トランジスタの出力容量損失を低減できるだけでなく、ハイサイドのスイッチング用トランジスタのスイッチング損失も低減することができる。これは、ローサイドのスイッチング用トランジスタがオン状態からオフ状態に移行する際に、このローサイドのスイッチング用トランジスタの空乏層を広げるためにハイサイドのスイッチング用トランジスタに電流が流れるが、ローサイドのスイッチング用トランジスタの寄生容量を小さくすることにより、この電流を低減し、ハイサイドのスイッチング用トランジスタにおける電力損失を低減できるためである。
【００３０】
なお、絶縁体３７は、必ずしもｐｎ界面Ｆを突き抜けていなくてもよい。絶縁体がｐｎ界面Ｆを突き抜けていなくても、ドレイン領域１７の内部に存在することにより、ドレイン領域１７の体積を減少させ、ドレイン領域１７全体の不純物量を減らすことができる。これにより、ソース・ドレイン間の寄生容量を小さくし、出力容量損失を抑えることができる。
【００３１】
また、本実施形態においては、ドレイン領域１７に、相対的に不純物濃度が高い高濃度領域１７ａと、相対的に不純物濃度が低い電界緩和領域１７ｂとを設けている。これにより、ｎチャネル横型ＭＯＳＦＥＴ１０がオン状態にあるときは、高濃度領域１７ａの存在によりオン抵抗を低くすることができる。また、ｎチャネル横型ＭＯＳＦＥＴ１０がオフ状態にあるときは、ソース・ドレイン間に印加される高電圧により、電界緩和領域１７ｂが空乏化するため、高い耐圧を得ることができる。一例では、ｎチャネル横型ＭＯＳＦＥＴ１０において、３０Ｖの耐圧を実現することができる。
【００３２】
次に、本発明の第２の実施形態について説明する。
図３は、本実施形態に係る半導体装置を例示する平面図である。
図３に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、トレンチ３６の平面的なレイアウトが異なっている。すなわち、半導体装置２のトレンチ３６においては、ゲート幅方向に延びるストライプ状の幹部３６ａと、幹部３６ａからゲート長方向に延びる枝部３６ｂとが形成されている。上方から見て、枝部３６ｂは、ゲート幅方向に配列されたドレインコンタクト３２の相互間に進入している。そして、絶縁体３７はトレンチ３６の内部の全体に埋設されているため、絶縁体３７にも、ゲート幅方向に延びるストライプ状の幹部３７ａと、幹部３７ａからゲート長方向に延びる枝部３７ｂとが存在する。枝部３７ｂは、ドレイン領域１７におけるドレインコンタクト３２が接続されている部分間に進入している。
【００３３】
本実施形態によれば、前述の第１の実施形態と比較して、上方から見たドレイン領域１７の面積に対する絶縁体３７の面積の割合を増加させることができ、ｐ型ウエル１４とドレイン領域１７とのｐｎ界面Ｆの面積をより小さくすることができる。この結果、ソース・ドレイン間の寄生容量をより一層低減し、電力損失をより一層抑制することが可能となる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３４】
次に、本発明の第３の実施形態について説明する。
図４は、本実施形態に係る半導体装置を例示する平面図である。
図４に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ドレインコンタクト３２の列数、並びにトレンチ３６及び絶縁体３７の平面的なレイアウトが異なっている。すなわち、半導体装置３においては、ゲート幅方向に沿って配列されたドレインコンタクト３２の列が３列設けられている。また、半導体装置３においては、絶縁体３７にゲート幅方向に延びる幹部３７ａ（図３参照）は設けられておらず、ゲート長方向に延びる枝部３７ｂのみが設けられている。枝部３７ｂは、ゲート幅方向に配列されたドレインコンタクト３２の相互間に配置されている。
【００３５】
本実施形態によれば、前述の第１の実施形態と比較して、ドレインコンタクト３２の数を増やすことができ、エレクトロマイグレーションをより効果的に抑制することができる。また、絶縁体３７にゲート幅方向に延びる幹部が設けられていないため、中央の列のドレインコンタクト３２から、左右両方のｎチャネル横型ＭＯＳＦＥＴ１０に対して電流を流すことができ、左右のｎチャネル横型ＭＯＳＦＥＴ１０間で電流の大きさが不均一になることがない。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３６】
次に、本発明の第４の実施形態について説明する。
図５は、本実施形態に係る半導体装置を例示する平面図である。
図５に示すように、本実施形態に係る半導体装置４は、前述の第２の実施形態に係る半導体装置２（図３参照）と比較して、ドレインコンタクト３２の列数、並びにトレンチ３６及び絶縁体３７の枝部の長さが異なっている。すなわち、半導体装置４においては、ゲート幅方向に沿って配列されたドレインコンタクト３２の列は４列設けられている。また、半導体装置４においては、半導体装置２と比較して枝部３７ｂの長さが長く、片側２列分のドレインコンタクト３２の列に相当する長さとなっている。
【００３７】
本実施形態によれば、前述の第２の実施形態と比較して、ドレインコンタクト３２の数を増やすことができ、エレクトロマイグレーションをより効果的に抑制することができる。本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
【００３８】
なお、前述の第３の実施形態においては、ゲート幅方向に沿って配列されたドレインコンタクト３２の列数が３列である場合を示し、本第４の実施形態においては、ドレインコンタクト３２の列数が４列である場合を示したが、本発明はこれに限定されない。前述の第１乃至第４の実施形態のように、中央のドレイン領域で折り返す形で１対の横型ＭＯＳＦＥＴを形成する場合において、ゲート幅方向に沿って配列されたドレインコンタクト３２の列数が偶数である場合には、第２又は第４の実施形態のように、両側に同数の列のドレインコンタクト３２が配置されるように、ゲート幅方向に延びる幹部を設け、ｐｎ界面の面積を可及的に低減することが好ましい。一方、ドレインコンタクト３２の列数が奇数である場合には、第３の実施形態のように、絶縁体３７にゲート幅方向に延びる幹部を設けず、左右のトランジスタ間で電流の大きさが不均一にならないようにすることが好ましい。なお、この場合、ドレインコンタクト３２の列数は１列であってもよい。
【００３９】
次に、本発明の第５の実施形態について説明する。
図６は、本実施形態に係る半導体装置を例示する断面図である。
図６に示すように、本実施形態に係る半導体装置５においては、前述の第１の実施形態に係る半導体装置１（図２参照）と比較して、ｐ型ウエル１４におけるドレイン領域１７の直下域であってドレイン領域１７の下面に接する領域の不純物濃度が、ｐ型ウエル１４における他の領域の不純物濃度よりも低くなっており、ｐ−型領域４１となっている。ｐ−型領域４１は絶縁体３７を包むように形成されている。ｐ−型領域４１は、例えば、アクセプタがドープされたｐ型ウエル１４に対して、ドナーをカウンタードープすることによって形成されたものである。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４０】
本実施形態においては、前述の第１の実施形態と比較して、ドレイン領域１７とｐ型ウエル１４（ｐ−型領域４１）との界面であるｐｎ界面Ｆの面積は同じであるが、ｐｎ界面Ｆからｐ−型領域４１内に伸びる空乏層の広がりがより大きくなる。この結果、半導体装置５においては、ソース・ドレイン間の寄生容量がより一層低減される。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。なお、本実施形態において、トレンチ３６はｐ−型領域４１よりも深く形成されていてもよい。
【００４１】
次に、本発明の第６の実施形態について説明する。
図７は、本実施形態に係る半導体装置を例示する断面図である。
図７に示すように、本実施形態に係る半導体装置６においては、ソース領域１６とバックゲート領域１９の間に分離トレンチ４２が形成されている。上方から見て、分離トレンチ４２の形状はゲート幅方向に延びるストライプ状である。また、分離トレンチ４２は、例えば素子分離膜１２及び絶縁体３７と同時に形成されたものであり、その深さは素子分離膜１２及び絶縁体３７の深さと略等しい。
【００４２】
本実施形態によれば、分離トレンチ４２を設けることにより、バックゲート領域１９に印加する基準電位をソース領域１６に印加するソース電位とは異なる電位としたときに、ソース領域１６とｐ型ウエル１４との間のｐｎ界面に順方向のバイアスが印加されて電流が流れたり、逆方向のバイアスが印加されて寄生容量が発生することを防止できる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００４３】
次に、本発明の第７の実施形態について説明する。
図８は、本実施形態に係る半導体装置を例示する断面図である。
図８に示すように、本実施形態に係る半導体装置７においては、前述の第１の実施形態に係る半導体装置１（図２参照）と比較して、ドレイン領域１７に電界緩和領域１７ｂ（図２参照）が設けられておらず、その代わりにＬＤＤ領域１７ｃが設けられている。ＬＤＤ領域１７ｃの不純物濃度及びゲート長方向における長さは、ソース領域１６のＬＤＤ領域１６ｂと同様である。例えば、ＬＤＤ領域１７ｃの不純物濃度は１×１０１８ｃｍ−３であり、ゲート長方向における長さは０．１μｍである。本実施形態は、ＣＭＯＳ同様の低耐圧のＭＯＳＦＥＴに本発明を適用した実施形態である。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００４４】
次に、本発明の第８の実施形態について説明する。
図９は、本実施形態に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態は、前述の第６の実施形態と第７の実施形態とを組み合わせた実施形態である。すなわち、本実施形態に係る半導体装置８においては、ソース領域１６とバックゲート領域１９の間に分離トレンチ４２が形成されており、且つ、ドレイン領域１７にＬＤＤ領域１７ｃが設けられている。本実施形態における作用効果は、前述の第６及び第７の実施形態と同様である。
【００４５】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第５乃至第８の実施形態において、ドレインコンタクト３２及び絶縁体３７は、前述の第２、第３又は第４の実施形態のようなレイアウトで形成されていてもよい。また、前述の第６乃至第８の実施形態において、前述の第５の実施形態と同様に、ドレイン領域１７の直下域にｐ−型領域４１を形成してもよい。
【００４６】
更に、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除又は設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、ｎチャネルＭＯＳＦＥＴを備えた半導体装置について説明したが、本発明はｐチャネルＭＯＳＦＥＴについても適用可能である。この場合は、前述の各実施形態において、各部の導電型を逆にすればよい。
【００４７】
更にまた、前述の各実施形態においては、ストライプ状のＭＯＳＦＥＴ領域１３の中央部にストライプ状のドレイン領域１７を設け、このドレイン領域１７の中心面に関して面対称となるような位置にソース領域１６及びゲート電極２２等を設け、１対のＭＯＳＦＥＴをドレイン領域を中心として折り返すように形成する例を示したが、本発明はこれに限定されず、ＭＯＳＦＥＴのレイアウトは任意である。
【００４８】
更にまた、前述の各実施形態においては、絶縁体３７がトレンチ３６内に埋め込まれており、絶縁体３７の上面はシリコン基板１１の上面において露出している例を示したが、本発明はこれに限定されず、絶縁体３７の全体がシリコン基板１１の内部に位置しており、シリコン基板１１の上面に露出していなくてもよい。この場合、絶縁体３７は、ドレイン領域１７におけるドレインコンタクト３２の直下域に位置していてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１におけるＡ−Ａ’線による断面図である。
【図３】本発明の第２の実施形態に係る半導体装置を例示する平面図である。
【図４】本発明の第３の実施形態に係る半導体装置を例示する平面図である。
【図５】本発明の第４の実施形態に係る半導体装置を例示する平面図である。
【図６】本発明の第５の実施形態に係る半導体装置を例示する断面図である。
【図７】本発明の第６の実施形態に係る半導体装置を例示する断面図である。
【図８】本発明の第７の実施形態に係る半導体装置を例示する断面図である。
【図９】本発明の第８の実施形態に係る半導体装置を例示する断面図である。
【符号の説明】
【００５０】
１、２、３、４、５、６、７、８  半導体装置、１０  ｎチャネル横型ＭＯＳＦＥＴ、１１  シリコン基板、１２  素子分離膜、１３  ＭＯＳＦＥＴ領域、１４  ｐ型ウエル、１６  ソース領域、１６ａ  高濃度領域、１６ｂ  ＬＤＤ領域、１７  ドレイン領域、１７ａ  高濃度領域、１７ｂ  電界緩和領域、１７ｃ  ＬＤＤ領域、１８  チャネル領域、１９  バックゲート領域、２１  ゲート絶縁膜、２２  ゲート電極、２３  側壁、２４  層間絶縁膜、２５  ソース電極、２６  ドレイン電極、２７  バックゲート電極、３１  ソースコンタクト、３２  ドレインコンタクト、３３  バックゲートコンタクト、３６  トレンチ、３６ａ  幹部、３６ｂ  枝部、３７  絶縁体、３７ａ  幹部、３７ｂ  枝部、４１  ｐ−型領域、４２  分離トレンチ、Ｆ  ｐｎ界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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