(57)【要約】【課題】メモリセルの特性を向上することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリ１００は、シリコン基板と、シリコン基板上に第１の方向に延びて形成され、第１の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、シリコン基板と同一導電型のシード層と、シリコン基板上であってシード層間に形成された埋め込み絶縁膜と、シード層上および埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、第１のゲート絶縁膜上に、第１の選択ゲート電極層と第２の選択ゲート電極層との間で、第１の方向とシリコン基板の基板面で直交する第２の方向に並んで複数個形成された浮遊ゲート電極層と、浮遊ゲート層上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された制御ゲート電極層と、を備える。【選択図】図２
2010087337.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に第１の方向に延びて形成され、前記第１の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、前記シリコン基板と同一導電型のシード層と、
前記シリコン基板上であって前記シード層間に形成された埋め込み絶縁膜と、
前記シード層上および前記埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、
前記半導体層上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１の方向に延びて形成された第１の選択ゲート電極層と、
前記第１のゲート絶縁膜上に前記第１の方向に延びて形成された第２の選択ゲート電極層と、
前記第１のゲート絶縁膜上に、前記第１の選択ゲート電極層と前記第２の選択ゲート電極層との間で、前記第１の方向と前記シリコン基板の基板面で直交する第２の方向に並んで複数個形成された浮遊ゲート電極層と、
前記浮遊ゲート層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極層と、を備え、
前記半導体層は、前記浮遊ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が異なり、前記第１の選択ゲート電極層および前記第２の選択ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が等しい
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記シード層の上部の不純物濃度は、前記シリコン基板の不純物濃度よりも高いことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記第１の選択ゲート電極層の下方および前記第２の選択ゲート電極層の下方には、前記シード層が位置する
ことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記浮遊ゲート電極層と前記埋め込み絶縁膜とが一対一で対応するように、前記浮遊ゲート電極層の下方に前記埋め込み絶縁膜が位置する
ことを特徴とする請求項１ないし３の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
シリコン基板上に第１の方向に延びるシード層が形成される領域にマスク層を形成する工程と、
前記マスク層をマスクとして、前記シリコン基板の上部をエッチングすることにより、前記シリコン基板上に前記第１の方向に延びる前記シード層を形成する工程と、
前記シリコン基板上であって前記シード層間に埋め込み絶縁膜を形成する工程と、
前記マスク層を除去した後、前記シード層の上部にイオン注入により不純物を注入する工程と、
前記シード層上および前記埋め込み絶縁膜上にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層を加熱することにより固相エピタキシャル成長させて、前記シード層上および前記埋め込み絶縁膜上にシリコン結晶からなる半導体層を形成する工程と、を備える
ことを特徴とするＳＯＩ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、部分ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を用いたＮＡＮＤ型フラッシュメモリおよびＳＯＩ基板の製造方法に関する。
【背景技術】
【０００２】
従来、部分ＳＯＩ構造にＮＡＮＤセルユニットが形成されたＮＡＮＤ型フラッシュメモリがある（例えば、特許文献１参照。）。
【０００３】
この従来のＮＡＮＤ型フラッシュメモリにおいて、メモリセルの直下にＢＯＸ(Ｂｕｒｉｅｄ Ｏｘｉｄｅ)層が形成されない場合がある。この場合、ゲート電極に負電圧を印加した際に空乏層がピンチオフせず、ＳＯＩ層から基板へ抜けるリーク電流をカットオフさせることが難しくなる。
【０００４】
さらに、ＢＯＸ層上にＳＯＩ層を形成する際、ＢＯＸ層の開口部内のシード領域にアモルファスシリコン層を堆積させる。このため、該シード領域上のＳＯＩ層には窪みが生じてしまう。
【０００５】
例えば、この窪みが隣接するメモリセルのゲート間に形成されると、ＳＯＩ表面の電流経路が阻害され、電流は高抵抗ＳＯＩ層に流れるため、駆動電流が低下してしまう。
【０００６】
また、この窪んだ領域に形成された浮遊ゲート電極層は、傾くことになる。この窪んだ領域を使用する選択ゲートトランジスタについても、オン状態ではゲート絶縁膜との界面ラフネス散乱の影響が懸念される。
【０００７】
このようなＳＯＩ層の窪みは、アモルファスシリコン層の厚膜化により低減することができる。しかし、製造コストが上昇してしまう。
【０００８】
また、ＢＯＸ層の開口部を狭めてシード領域を縮めることにより、上記の窪みとリーク電流を防ぐことはできる。しかし、酸化膜をＲＩＥすることによりＢＯＸ層に開口部を形成したシード開口領域を得るプロセスの性質上、該開口部の上部の幅が広くなる。このため、ＢＯＸ層の開口部を狭めてシード領域を縮めることにより、上記の窪みとリーク電流を防ぐ効果には限界がある。
【０００９】
また、シード領域がＢＯＸ層の開口部の下部に存在するので、ＢＯＸ層の膜厚分より長い固相成長距離を必要となる。これにより、ＳＯＩ層の結晶性が劣化し得る。
【００１０】
また、ＢＯＸ層の開口部をＲＩＥによって形成するため、シード領域がＲＩＥによりダメージを受けることになる。このシード領域へのダメージによるＳＯＩ層への欠陥導入が懸念される。
【００１１】
また、メモリセル領域では、ＢＯＸ層の高さ分だけ、バルクシリコンで作製する周辺回路部との高さが揃わないという問題が生じ得る。
【特許文献１】特開２００７−３２９３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記課題を解決するものであり、メモリセルの特性を向上することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一の態様に係るＮＡＮＤ型フラッシュメモリは、
シリコン基板と、
前記シリコン基板上に第１の方向に延びて形成され、前記第１の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、前記シリコン基板と同一導電型のシード層と、
前記シリコン基板上であって前記シード層間に形成された埋め込み絶縁膜と、
前記シード層上および前記埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、
前記半導体層上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１の方向に延びて形成された第１の選択ゲート電極層と、
前記第１のゲート絶縁膜上に前記第１の方向に延びて形成された第２の選択ゲート電極層と、
前記第１のゲート絶縁膜上に、前記第１の選択ゲート電極層と前記第２の選択ゲート電極層との間で、前記第１の方向と前記シリコン基板の基板面で直交する第２の方向に並んで複数個形成された浮遊ゲート電極層と、
前記浮遊ゲート層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極層と、を備え、
前記半導体層は、前記浮遊ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が異なり、前記第１の選択ゲート電極層および前記第２の選択ゲート電極層が形成された領域の下方に位置する部分が前記シリコン基板と導電型が等しいことを特徴とする。
【００１４】
また、本発明の一の態様に係る半導体装置の製造方法は、
シリコン基板上に第１の方向に延びるシード層が形成される領域にマスク層を形成する工程と、
前記マスク層をマスクとして、前記シリコン基板の上部をエッチングすることにより、前記シリコン基板上に前記第１の方向に延びる前記シード層を形成する工程と、
前記シリコン基板上であって前記シード層間に埋め込み絶縁膜を形成する工程と、
前記マスク層を除去した後、前記シード層の上部にイオン注入により不純物を注入する工程と、
前記シード層上および前記埋め込み絶縁膜上にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層を加熱することにより固相エピタキシャル成長させて、前記シード層上および前記埋め込み絶縁膜上にシリコン結晶からなる半導体層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルの特性を向上することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
図１は、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部の構成を示す上面図である。また、図２は、図１のＡ−Ａ線およびＢ−Ｂ線に沿ったＮＡＮＤ型フラッシュメモリ１００の断面を示す断面図である。
【００１８】
なお、図１において、Ａ−Ａ線は、ビット線ＢＬに沿った線であり、Ｂ−Ｂ線は、ワード線ＷＬに沿った線である。また、図２において、簡単のため、図１に示すビット線ＢＬおよびソース線ＳＬについては省略している。
【００１９】
また、図１、図２において、第１の方向Ｘは、ワード線ＷＬ方向であり、シリコン基板１の基板面で第１の方向Ｘに直交する第２の方向Ｙは、ビット線ＢＬ方向である。
【００２０】
図１、図２に示すように、ＮＡＮＤ型フラッシュメモリ１００は、シリコン基板１と、シード層１ａと、埋め込み絶縁膜（ＢＯＸ層）２と、素子分離絶縁膜３と、半導体層（ＳＯＩ層）４と、第１のゲート絶縁膜５と、第１の選択ゲート電極層（選択ゲート線）ＳＧＳと、第２の選択ゲート電極層（選択ゲート線）ＳＧＤと、浮遊ゲート電極層６と、第２のゲート絶縁膜７と、制御ゲート電極層（ワード線ＷＬ）８と、層間絶縁膜９と、第１のコンタクトプラグ１０ａと、第２のコンタクトプラグ１０ｂと、ビット線ＢＬと、ソース線ＳＬと、を備える。
【００２１】
このＮＡＮＤ型フラッシュメモリ１００において、ワード線ＷＬが並んで配置され、メモリセルＭがマトリクス状に配置され、第１、第２の選択ゲートトランジスタＳＧ１、ＳＧ２がメモリセル領域の端部に近接してワード線ＷＬと平行に配置されている（図１）。
【００２２】
図２に示すように、シード層１ａは、このシリコン基板１上に第１の方向（ワード線方向）Ｘに延びて形成されている。このシード層１ａは、第１の方向Ｘと垂直な面における断面が上底よりも下底が長い（下底の長さｄ１＞上底の長さｄ２）等脚台形の形状を有する（図２（ａ））。このシード層１ａは、シリコン基板１と同一導電型であり、ｐ型の不純物を含む。
【００２３】
また、シード層１ａの上部１ａｔの不純物濃度は、シリコン基板１の不純物濃度よりも高くなっている。なお、シリコン基板１は、第２の方向Ｙの結晶面方位が＜１００＞方向である。
【００２４】
埋め込み絶縁膜２は、シリコン基板１上であってシード層１ａ間に形成されている。この埋め込み絶縁膜２には、例えば、シリコン酸化膜等が選択される。また、この埋め込み絶縁膜２の上面の高さとシード層１ａの上面の高さとが等しくなるように形成されている。
【００２５】
半導体層４は、シード層１ａ上および埋め込み絶縁膜２上に形成され、固相エピタキシャル成長により形成されている。また、半導体層４の上面は平坦になるように形成されている。
【００２６】
第１のゲート絶縁膜５は、半導体層４上に設けられている。
【００２７】
第１の選択ゲート電極層ＳＧＳは、第１のゲート絶縁膜５上に第１の方向Ｘに延びて形成されている。
【００２８】
第２の選択ゲート電極層ＳＧＤは、第１のゲート絶縁膜５上に第１の方向Ｘに延びて形成されている。
【００２９】
浮遊ゲート電極層６は、第１のゲート絶縁膜５上に、第１の選択ゲート電極層ＳＧＳと第２の選択ゲート電極層ＳＧＤとの間で、第１の方向Ｘとシリコン基板１の基板面で直交する第２の方向（ビット線方向）に並んで複数個形成されている。
【００３０】
第２のゲート絶縁膜７は、浮遊ゲート層６上に形成されている。
【００３１】
制御ゲート電極層（ワード線ＷＬ）８は、第２のゲート絶縁膜７上に形成されている。
【００３２】
また、図２（ｂ）に示すように、隣接する素子領域１００ａ間には素子分離絶縁膜３で構成される素子分離領域１００ｂが形成され、この素子分離領域１００ｂによって素子領域１００ａは電気的に分離されている。ワード線ＷＬと素子領域１００ａとが交差する領域には、浮遊ゲート電極層６が設けられている。
【００３３】
そして、ワード線ＷＬと素子領域１００ａとが交差する領域にはメモリセルＭが設けられている。各メモリセルＭは、層間絶縁膜９で覆われて、絶縁されている。このメモリセルＭは、半導体層４（不純物拡散層４ａ）、第１のゲート絶縁膜５、浮遊ゲート電極層６、第２のゲート絶縁膜７、選択ゲート電極層８で構成される。
【００３４】
第１、第２の選択ゲート電極層ＳＧＤ、ＳＧＳと素子領域１００ａとが交差する領域には、それぞれ第１、第２の選択ゲートトランジスタＳＧ１、ＳＧ２が設けられている。これら２つの選択ゲートトランジスタＳＧ１、ＳＧ２間に、上述のメモリセルＭが直列に複数個接続されている。この第１の選択ゲートトランジスタＳＧ１は、半導体層４（不純物拡散層４ａ）、第１のゲート絶縁膜５、第１の選択ゲート電極層ＳＧＳで構成される。また、第２の選択ゲートトランジスタＳＧ２は、半導体層４（不純物拡散層４ａ）、第１のゲート絶縁膜５、第２の選択ゲート電極層ＳＧＤで構成される。
【００３５】
また、選択ゲートトランジスタＳＧ１のドレイン領域上には第１のコンタクトプラグ１０ａが形成されている。この第１のコンタクトプラグ１０ａは、ビット線ＢＬ（図１）に接続される。
【００３６】
また、選択ゲートトランジスタＳＧ２のソース領域上には、第２のコンタクトプラグ１０ｂが形成されている。この第２のコンタクトプラグ１０ｂはソース線ＳＬ（図１）に接続される。
【００３７】
ここで、本実施例では、シリコン基板１およびシード層１ａの導電型は、ｐ型である。そして、半導体層４のうち、浮遊ゲート電極層６が形成された領域の下方に位置する部分は、ｎ型不純物拡散層４ａが形成されている。
【００３８】
すなわち、半導体層４は、浮遊ゲート電極層６が形成された領域の下方に位置する部分がシリコン基板１と導電型が異なる。
【００３９】
また、半導体層４のうち、第１、第２の選択ゲートト電極層ＳＧＳ、ＳＧＤが形成された領域の下方に位置する部分の導電型は、ｐ型になっている。そして、第１、第２の選択ゲートトランジスタＳＧ１、ＳＧ２のソース・ドレイン拡散層は、ｎ型不純物拡散層４ａで構成されている。
【００４０】
すなわち、半導体層４は、第１の選択ゲート電極層ＳＧＳおよび第２の選択ゲート電極層ＳＧＤが形成された領域の下方に位置する部分がシリコン基板１と導電型が等しい。そして、第１の選択ゲート電極層ＳＧＳの下方および第２の選択ゲート電極層ＳＧＤの下方には、シード層１ａが位置する。
【００４１】
これにより、浮遊ゲート電極層６に蓄積させる電荷を、シリコン基板１から半導体層４へ供給し、また、半浮遊ゲート電極層６から放出する電荷を、導体層４からシリコン基板１へ放出させることができるようになっている。
【００４２】
また、既述のように、シード層１ａは、第１の方向Ｘと垂直な面における断面が上底よりも下底が長い（下底の長さｄ１＞上底の長さｄ２）等脚台形の形状を有する。すなわち、埋め込み絶縁膜２の開口部が従来よりも狭く形成されている。
【００４３】
これにより、メモリセルＭのゲートから伸びる空乏層が狭開口な埋め込み絶縁膜２上部でピンチオフし、半導体層４からシリコン基板１へ流れるリーク電流をカットオフすることができる。すなわち、トランジスタ特性変動によるメモリ誤動作を回避することができる。
【００４４】
さらに、空乏層の伸びはメモリセルＭの位置によらず一定となり、中性しきい値電圧のバラツキを従来と比べ抑制することができる。 すなわち、メモリセルＭ間の特性バラツキを抑制することができる。
【００４５】
本実施例では、シード層１ａの上部１ａｔの幅ｄ２は、メモリセルＭの最小寸法より狭く設定されている。これにより、上記のカットオフ特性をさらに向上し、メモリセル間の特性バラツキをより低減することができる。
【００４６】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。
【００４７】
図３Ａないし図３Ｆは、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法を説明するための図１のＡ−Ａ線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。特に、図３Ａから図３Ｅは、ＳＯＩ基板を製造する工程を示す。
【００４８】
まず、図３Ａに示すように、シリコン基板１上に、シリコン酸化膜１０２とシリコン窒化膜１０３を形成し、周知のリソグラフィ技術を用いてパターニングする。 このシリコン酸化膜１０２とシリコン窒化膜１０３が後述のＲＩＥ工程のマスク層となる。
【００４９】
既述のように、シリコン基板１は、第１の方向Ｘとシリコン基板１の基板面で直交する第２の方向Ｙの結晶面方位が＜１００＞方向である。なお、ここでは、例えば、通常の(１００)シリコン基板から４５度ノッチが傾いた基板を用いる。
【００５０】
ここで、シリコンの固相成長距離は、結晶面方位＜１１０＞方向よりも結晶面方位＜１００＞方向の方が長い。したがって、本実施例では、結晶面方位＜１００＞方向から垂直にマスク層１０２、１０３を形成する。すなわち、シリコン基板１上に第１の方向Ｘに延びるシード層１ａが形成される領域にマスク層１０２、１０３を形成する。
【００５１】
また、本実施例では、図３Ａに示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリセルＭが形成される領域および周辺回路が形成される領域に、マスク層１０２、１０３を形成する。
【００５２】
次に、異方性エッチング（例えば、ＲＩＥ等）により、シリコン基板１表面上に、例えば、深さ３０nm、幅５００nmの溝をパターンニングする。この凸状に残ったシリコン基板１の表面が固相エピタキシャル成長のシード層１ａとなる。このように、シリコン基板１を異方性エッチングするため、このシード層１ａは、第１の方向Ｘと垂直な面における断面が上底よりも下底が長い（下底の長さｄ１＞上底の長さｄ２）等脚台形の形状を有する。
【００５３】
このように、マスク層１０２、１０３をマスクとして、シリコン基板１の上部を異方性エッチングすることにより、シリコン基板１上に第１の方向Ｘに延びるシード層１ａを形成する。このマスク膜１０２、１０３を、例えば、最小デバイス寸法以下まで細くすることにより、シード層１ａの幅を最小デバイス寸法程度まで狭めることができる。
【００５４】
なお、マスク層１０２、１０３をマスクとして、シリコン基板１の上部を異方性エッチングした後、更に等方性エッチング（例えば、ウエットエッチング等）してもよい。これにより、シード層１ａの幅をさらに狭くすることができる。すなわち、埋め込み絶縁膜２の開口幅を狭くでき、メモリセルＭのカットオフ特性をさらに向上することができる。
【００５５】
次に、図３Ｂに示すように、埋め込み絶縁膜（ＢＯＸ層）２となるシリコン酸化膜１０４を堆積する。 例えば、シリコン基板１に対して、選択成長可能なテトラエトキシシラン（ＴＥＯＳ）及びオゾン（O３）を供給し、４００℃、４００Ｔｏｒｒ前後で加熱処理する。これにより、シリコン基板１のみ選択的に埋め込み絶縁膜２となるシリコン酸化膜１０４を形成する。なお、ＨＤＰ ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、シリコン酸化膜１０４を堆積してもよい。
【００５６】
これにより、シリコン基板１上であってシード層１ａ間に埋め込み絶縁膜２を形成する。
【００５７】
なお、シード層１ａの上面の高さと半導体層４の上面の高さが揃わない場合、例えば、周知のウエットエッチングやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。これにより、シード層１ｂの上面の高さと半導体層４の上面の高さとを等しくする。
【００５８】
このように、埋め込み絶縁膜２を形成した後、シード層１ａの上面と埋め込み絶縁膜２の上面とを平坦化する。
【００５９】
次に、図３Ｃに示すように、メモリセル領域に対して選択的に、マスク層であるシリコン酸化膜１０２とシリコン窒化膜１０３を除去することにより、シード層１ａの上面（シリコン基板１の表面）を露出させる。これにより、メモリセル領域に埋め込み絶縁膜２が形成される。このとき、レジスト膜等で周辺回路領域は被覆しておく。そして、別途、周辺回路領域のシリコン酸化膜１０２、シリコン窒化膜１０３、シリコン酸化膜１０４を、選択的に除去する。これにより、シード層１ａ（埋め込み絶縁膜２）の上面の高さと周辺回路領域のシリコン基板１の表面の高さを等しくすることができる。
【００６０】
なお、エッチング液に例えばリン酸溶液を用いることにより、シリコン窒化膜１０３を選択的にウエットエッチングすることができる。また、シリコン酸化膜１０２をウエットエッチングにより除去する際に、シリコン酸化膜１０４の上面もエッチングされえることになる。したがって、例えば、このエッチング量を考慮して、シリコン酸化膜１０４の膜厚が決定される。
【００６１】
マスク層１０２、１０３を除去した後、シード層の上部にイオン注入技術によりｐ型不純物を注入する。これにより、シード層１ａの上部１ａｔの不純物濃度を高くする。この高濃度なp型不純物領域である上部１ａｔが、半導体層（ＳＯＩ層）直下のチャネルストッパとして機能する。これにより、メモリセル領域のＳＯＩ層からシリコン基板１へのキャリアのリークを低減させることできる。なお、このイオン注入により、周辺回路領域のシリコン基板１の上部１ｂの不純物濃度も高くなる。
【００６２】
周知のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）により、例えば、８００℃、５秒程度の熱処理で電気的に活性化することにより、結晶性が回復する。
【００６３】
次に、シード層１ａの上面の自然酸化膜を、例えば、希フッ化水素酸水溶液により除去する。その後、例えば、ＣＶＤにより、シード層１ａ上および埋め込み絶縁膜２上に、アモルファスシリコン層１０６を５０nm程堆積する（図３Ｄ）。このとき、アモルファスシリコン層１０６中に微結晶が形成しないように、例えば、５５０℃以下の低温で堆積するのが望ましい。これにより、固相エピタキシャル成長の結晶性を向上することができる。
【００６４】
次に、図３Ｅに示すように、例えば、窒素雰囲気中で６００℃程度の熱処理により、アモルファスシリコン層１０６に対して、シード層１ａの上面（埋め込み絶縁膜２の開口部）から固相エピタキシャル成長させる。これにより、シリコン結晶からなる半導体層４が得られる。ここで得られた半導体層４は、メモリセル領域ではＳＯＩ層、周辺回路部ではエピチャネル層となる。
【００６５】
このように、アモルファスシリコン層１０６を加熱することにより、固相エピタキシャル成長させて、シード層１ａ上および埋め込み絶縁膜２上にシリコン結晶からなる半導体層４を形成する。
【００６６】
次に、図３Ｆに示すように、半導体層４に、シード層１ａおよびシリコン基板１と異なる導電型（ｎ型）の不純物を選択的に注入し、ｎ型の不純物拡散層４ａを形成する。なお、アモルファスシリコン層１０６を成膜するときにｎ型の不純物が含有されるようにしてもよい。また、半導体層４のうち、選択ゲート電極層が形成される領域の直下の部分には、ｐ型の不純物が注入される。
【００６７】
その後、周知の技術を用いて、メモリセル領域において、半導体層４上にメモリセルＭ、第１、第２の選択ゲートトランジスタＳＧ１、ＳＧ２を形成する。これに並行して、周辺回路領域において、第１、第２の選択ゲート電極層と同様のゲート電極層Ｇを有するトランジスタＴを形成する。
【００６８】
次に、シリコン基板１上全面に層間絶縁膜９を成膜後、第１、第２のコンタクトプラグ１０ａを形成し（既述の図２）、ビット線ＢＬ、ソース線ＳＬを形成することにより、ＮＡＮＤ型フラッシュメモリ１００が完成する。
【００６９】
以上のような本実施例の製造方法によれば、シード層１ａの上面と埋め込み絶縁膜２の上面の高さを揃えることができる。これにより、半導体層４の表面に生じ得る窪みの生成を抑制できる。したがって、メモリセルＭの駆動電流の低下を防ぐことができる。さらに、浮遊ゲート電極層６の傾きも抑制される。
【００７０】
また、シード層１ａの上面は、従来技術のようなＲＩＥダメージに晒されない。このため、このシード層１ａの結晶性を引き継いだエピタキシャル成長により形成された半導体層４は、より良質な結晶性を有する。
【００７１】
また、既述のように、周辺回路領域の半導体層４は、エピチャネル層となるので、この周辺回路領域のために高価で高品質なシリコン基板を用いる必要がない。
【００７２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルの特性を向上することができる。
【実施例２】
【００７３】
既述の実施例１では、メモリセル領域において、複数のメモリセルに対して１つのＢＯＸ層が対応する構成について説明した。
【００７４】
この実施例２では、シード層間の幅を狭くして、メモリセル１つ対して１つのＢＯＸ層が対応する構成について説明する。なお、この実施例２において、メモリセル、選択ゲートトランジスタの構成は、実施例１と同様である。すなわち、ＮＡＮＤ型フラッシュメモリの平面図は、図１と同様になる。
【００７５】
図４は、図１のＡ−Ａ線およびＢ−Ｂ線に沿った実施例２に係るＮＡＮＤ型フラッシュメモリ２００の断面を示す断面図である。
【００７６】
図４に示すように、ＮＡＮＤ型フラッシュメモリ２００は、浮遊ゲート電極層６と埋め込み絶縁膜２とが一対一で対応するように、浮遊ゲート電極層６の下方に埋め込み絶縁膜２が位置する。
【００７７】
これにより、メモリセルＭの直下にシード層１ａ（埋め込み絶縁膜２の開口部）が存在しないので、実施例１と比べてリーク電流をより低減することができる。すなわち、トランジスタ特性変動によるメモリ誤動作の回避、メモリセル間の特性バラツキを抑制することができる。
【００７８】
なお、ＮＡＮＤ型フラッシュメモリ２００のその他の構成は、図２に示す実施例１の構成と同様である。
【００７９】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ２００の製造方法について説明する。
【００８０】
図５Ａないし図５Ｃは、本発明の実施例２に係るＮＡＮＤ型フラッシュメモリ２００の製造方法を説明するための図１のＡ−Ａに沿った各工程の断面図および周辺回路領域の各工程の断面図である。特に、図５Ａ、図５Ｂは、ＳＯＩ基板を製造する工程を示す。なお、各図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００８１】
まず、実施例１の図３Ａ、図３Ｂに示す工程と同様にして、シリコン基板１上に第１の方向Ｘに延びるシード層１ａが形成される領域にマスク層１０２、１０３を形成する。その後、マスク層１０２、１０３をマスクとして、シリコン基板１の上部を異方性エッチングすることにより、シリコン基板１上に第１の方向Ｘに延びるシード層１ａを形成する。その後、シリコン基板１上であってシード層１ａ間に埋め込み絶縁膜２を形成する（図５Ａ）。
【００８２】
ここで、実施例２においては、マスク層１０２、１０３の第２の方向Ｙの間隔は、後に形成されるメモリセルＭの間隔と同様になるように形成される。これにより、隣接するシード層１ａ間の間隔（１つの埋め込み絶縁膜２の幅）は、例えば、隣接するメモリセルＭ間の間隔程度まで狭くなる（図５Ａ）。このように、実施例２は、実施例１と比較して、隣接するシード層１ａ間の距離を短くしている。
【００８３】
次に、実施例１の図３Ｃないし図３Ｅに示す工程と同様にして、マスク層であるシリコン酸化膜１０２とシリコン窒化膜１０３を除去することにより、シード層１ａの上面（シリコン基板１の表面）を露出させる。その後、シード層１ａ上および埋め込み絶縁膜２上に、アモルファスシリコン層１０６を形成する。その後、アモルファスシリコン層１０６を加熱することにより、固相エピタキシャル成長させて、シード層１ａ上および埋め込み絶縁膜２上にシリコン結晶からなる半導体層４を形成する（５Ｂ）。
【００８４】
既述のように、実施例１と比較して、隣接するシード層１ａ間の距離を短くすることにより、固相成長する距離が短くなる。したがって、シリコン基板１の結晶面方位の固相エピタキシャル成長に対する影響が低減され、良質なシリコン結晶からなる半導体層４を得ることができる。
【００８５】
次に、実施例１の図３Ｆに示す工程と同様にして、半導体層４に、シード層１ａおよびシリコン基板１と異なる導電型（ｎ型）の不純物を選択的に注入し、ｎ型の不純物拡散層４ａを形成する。なお、アモルファスシリコン層１０６を成膜するときにｎ型の不純物が含有されるようにしてもよい。また、半導体層４のうち、選択ゲート電極層が形成される領域の直下の部分には、ｐ型の不純物が注入される。
【００８６】
その後、周知の技術を用いて、メモリセル領域において、半導体層４上にメモリセルＭ、第１、第２の選択ゲートトランジスタＳＧ１、ＳＧ２を形成する。さらに、並行して、周辺回路領域において、第１、第２の選択ゲート電極層と同様のゲート電極層Ｇを有するトランジスタＴを形成する（図５Ｃ）。
【００８７】
次に、シリコン基板１上全面に層間絶縁膜９を成膜後、第１、第２のコンタクトプラグ１０ａを形成し（既述の図４）、ビット線ＢＬ、ソース線ＳＬを形成することにより、ＮＡＮＤ型フラッシュメモリ２００が完成する。
【００８８】
本実施例２の製造方法によれば、シード層間の距離が短くなることにより、固相成長距離が短いプロセスを用いることが可能となる。すなわち、固相成長距離をより短くできるので、固相成長アニール時間をより短縮することができる。そして、固層成長距離を伸ばすために必要なアモルファスシリコン層１０６を薄膜化することができる。 
また、シード層１ａ間の距離が短くなることにより、埋め込み絶縁膜２を短時間で形成することが可能となる。
【００８９】
また、既述のように、固相成長距離の短縮により、シリコン基板１の結晶面方位の固相エピタキシャル成長に対する影響が低減されるので、一般的な(１００)シリコン基板を用いることが可能となる。
【００９０】
また、溝の幅が狭くなるため、埋め込み絶縁膜となる酸化膜の埋め込みも良好になる。
【００９１】
また、浮遊ゲート電極層６と埋め込み絶縁膜２とが一対一で対応するように、浮遊ゲート電極層６の下方に埋め込み絶縁膜２が位置する。これにより、平坦な埋め込み絶縁膜２浮遊ゲート電極層６の傾きがさらに抑制される。
【００９２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、製造コストを削減しつつ、メモリセルの特性を向上することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの要部の構成を示す上面図である。
【図２】図１のＡ−Ａ線およびＢ−Ｂ線に沿ったＮＡＮＤ型フラッシュメモリ１００の断面を示す断面図である。
【図３Ａ】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法を説明するための図１のＡ−Ａ線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図３Ｂ】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法を説明するための、図３Ａに続く、図１のＡ−Ａ線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図３Ｃ】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法を説明するための、図３Ｂに続く、図１のＡ−Ａ線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図３Ｄ】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法を説明するための、図３Ｃに続く、図１のＡ−Ａ線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図３Ｅ】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法を説明するための、図３Ｄに続く、図１のＡ−Ａ線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図３Ｆ】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の製造方法を説明するための、図３Ｅに続く、図１のＡ−Ａ線に沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図４】図１のＡ−Ａ線およびＢ−Ｂ線に沿ったＮＡＮＤ型フラッシュメモリ２００の断面を示す断面図である。
【図５Ａ】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリ２００の製造方法を説明するための図１のＡ−Ａに沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図５Ｂ】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリ２００の製造方法を説明するための、図５Ｂに続く、図１のＡ−Ａに沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【図５Ｃ】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリ２００の製造方法を説明するための、図５Ｃに続く、図１のＡ−Ａに沿った各工程の断面図および周辺回路領域の各工程の断面図である。
【符号の説明】
【００９４】
１  シリコン基板
１ａ  シード層
１ａｔ  シード層の上部
２  埋め込み絶縁膜（ＢＯＸ層）
３  素子分離絶縁膜（ＳＴＩ）
４  半導体層（ＳＯＩ層）
５  第１のゲート絶縁膜
６  浮遊ゲート電極層
７  第２のゲート絶縁膜
８  制御ゲート電極層（ワード線ＷＬ）
９  層間絶縁膜
１０ａ  第１のコンタクトプラグ
１０ｂ  第２のコンタクトプラグ
１００、２００  ＮＡＮＤ型フラッシュメモリ
１００ａ  素子領域
１００ｂ  素子分離領域
１０２  シリコン酸化膜
１０３  シリコン窒化膜
１０４  シリコン酸化膜
ＢＬ  ビット線
Ｍ  メモリセル
ＳＧＤ  第２の選択ゲート電極層（選択ゲート線）
ＳＧＳ  第１の選択ゲート電極層（選択ゲート線）
ＳＬ  ソース線
Ｔ  トランジスタ
ＷＬ  ワード線
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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