(57)【要約】【課題】ハードマスクを用いて選択形成したトレンチに、ハードマスクを残した状態でエピタキシャル層を埋め込む際に、結晶欠陥の発生を防ぐとともに、超接合構造を効率良く形成でき、良好な良品率が得られる半導体装置の製造方法を提供すること。【解決手段】トレンチ４を形成するためのマスクとなるマスク絶縁膜３が少なくとも前記トレンチ形成用開口部６ｄ周辺で、他の部分より薄い膜厚部分を有し、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む前に、前記マスク絶縁膜３の膜厚の薄い部分をエッチングして除去した後に、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む。【選択図】    図１
2010062347.tif 000002
【特許請求の範囲】
【請求項１】
低抵抗の第１導電型半導体基板上の第１導電型半導体層の主面に設けた絶縁膜をマスクとして、該主面に垂直に層状またはカラム状にエッチングしてトレンチを形成する第一工程と、該トレンチに第２導電型エピタキシャル半導体層を該トレンチからオーバーするように埋め込み、前記絶縁膜を終点検出手段として前記第２導電型エピタキシャル半導体層表面を研磨して、該第２導電型エピタキシャル半導体層と前記第１導電型半導体層のトレンチエッチング残部層とを交互に隣接配置させ、オン状態で電流を流し、オフ状態で空乏化する構成の並列ｐｎ層からなる超接合構造を形成する第二工程とを有する半導体装置の製造方法において、前記第一工程では前記マスクとなる絶縁膜を膜厚の薄い部分と厚い部分を有するように形成し、第二工程では前記トレンチに第２導電型エピタキシャル半導体層を埋め込む前に、前記絶縁膜の膜厚の薄い部分をエッチングにより除去して開口部を形成した後に、前記トレンチに第２導電型エピタキシャル半導体層を埋め込むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第一工程では、前記絶縁膜の膜厚の薄い部分が前記トレンチの開口上端部に接していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第一工程では、前記絶縁膜の膜厚の厚い部分の、前記絶縁膜全体に対する面積比率が３０％以上であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜がシリコン酸化膜、または、シリコン酸化膜とシリコン窒化膜との積層膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置がＩＧＢＴ、ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードのいずれかであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用半導体装置に関する。さらに詳しくは超接合（以降、ＳＪと略記することもある）構造を有する半導体装置に関する。特に、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能であって、高耐圧化と大電流容量化を両立させることのできる超接合構造を有する縦型の半導体装置の製造方法の改良に関するものである。
【背景技術】
【０００２】
一般に半導体装置は、主電流の流れる両主電極が共に半導体基板の一方の主面に形成される横型半導体装置と、半導体基板の両主面にそれぞれ主電極が形成され、両主電極間を縦方向に主電流が流れる縦型半導体装置に大別できる。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層の延びる方向とが同じである。
【０００３】
たとえば、図５は、よく知られた通常のプレーナー型のｎチャネル縦型ＭＯＳＦＥＴの断面図である。この縦型ＭＯＳＦＥＴは、ドレイン電極１８が導電接触する低抵抗のｎ＋ドレイン層１１裏面の反対面上に形成される高抵抗のｎ−ドリフト層１２を備える。このｎ−ドリフト層１２の表面層には選択的に形成されるｐベース領域２３と、そのｐベース領域２３内に選択的に形成される高不純物濃度のｎ＋ソース領域２４と、ｎ＋ソース領域２４とｎ−ドリフト層１２とに挟まれるｐベース領域２３の表面にゲート絶縁膜２５を介して設けられるゲート電極層２６とを備える。さらに、前記ｎ＋ソース領域２４とｐベース領域２３との表面に共通に接触して設けられるソース電極２７を有し、前述のように、ｎ＋ドレイン層１１の裏面側にはドレイン電極１８が設けられる。このような縦型ＭＯＳＦＥＴにおいて、高抵抗のｎ−ドリフト層１２はＭＯＳＦＥＴがオン状態のときに縦方向（基板の厚さ方向）にドリフト電流が流れる領域として働き、オフ状態のときには空乏化して耐圧を保持する機能を有する。
【０００４】
この高抵抗のｎ−ドリフト層１２内の電流経路を短くする（すなわち、ドリフト層の厚さを薄くする）とドリフト抵抗が低くなるので、ＭＯＳＦＥＴは実質的にオン抵抗（ドレイン−ソース間抵抗）が低下する。この時、耐圧については、オフ状態でｐベース領域２３とｎ−ドリフト層１２との間のｐｎ接合から主としてｎ−ドリフト層１２内に拡がり得る空乏層の幅が狭くなるので、Ｓｉ半導体基板の最大（臨界）電界強度に達する耐圧（ドレイン−ソース電圧）を低下させる。一方、ＭＯＳＦＥＴの耐圧を高くすると、ｎ−ドリフト層１２が厚くなるためオン抵抗が大きくなり、損失が増す。このように、オン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係はＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。また、このトレードオフに関する問題は、オン時にドリフト電流が流れる方向と、オフ時の空乏層の延びる方向とが異なる横型半導体装置についても共通に問題として存在する。
【０００５】
この問題に対する解決策の一つに、ドリフト層を、通常の設計耐圧に要求される不純物濃度よりも高濃度のｎ型で、主面に垂直な薄層領域と、ｐ型で主面に垂直な薄層領域とを交互にかつ主面に水平方向に隣接させた並列ｐｎ層を備える超接合構造とする半導体装置が公開され、公知となっている。この半導体装置はオフ状態のとき、超接合構造からなるドリフト層が空乏化して高耐圧を負担し、オン状態では通常より低抵抗のｎ型の薄層領域を主電流が流れることにより、前述のオン抵抗と耐圧間のトレードオフ関係を改善することができるとされている。
【０００６】
図６はこのような超接合半導体装置の一例である縦型ＭＯＳＦＥＴの部分断面図である。図５との違いはドリフト層２２が単一層ではなく、基板主面に垂直方向に形成される薄層のｎドリフト領域２２ａとｐドリフト領域２２ｂとを交互に、かつ主面に水平方向に隣接した並列ｐｎ層からなる超接合構造とされている点である。なお、符号２３はｐベース領域、符号２４はｎ＋ソース領域、符号２６はゲート電極、符号２７はソース電極、符号２８はドレイン電極であり、それぞれ前記図５と同様の機能を有する。
【０００７】
このような超接合構造からなるドリフト層２２を形成するには、まず、低抵抗のｎ＋ドレイン層２１を基板としてエピタキシャル法によって全面に所要の不純物濃度のｎ型ドリフト層を成長させる。この所要の不純物濃度は耐圧に依存して変わり得るが、前述のように通常の設計耐圧に必要な不純物濃度よりは高くすることができる。その後、ｎ型ドリフト層の表面から垂直に選択的に縞状の表面パターンで、ｎ＋ドレイン層２１に達するトレンチをエッチングで形成する。このトレンチはｐドリフト領域２２ｂを形成するためのトレンチである。このトレンチを形成した後、トレンチ間に残るｎ型ドリフト層の薄層領域をｎドリフト領域２２ａとし、さらに、前記トレンチ内にエピタキシャル法によりｐ型エピタキシャル層を成長させて埋め込み、ｐドリフト領域２２ｂを形成する。なお、以降、前述のようなオン状態では電流を流すとともに、オフ状態では空乏化する構成の並列ｐｎ層からなるドリフト層２２を備える半導体装置を超接合半導体装置と称することとする。
【０００８】
前記超接合構造の具体的なディメンジョンとしては、たとえば、降伏電圧の設計値を８００Ｖとするとき、ドリフト層２２のｎドリフト領域２２ａ、ｐドリフト領域２２ｂの不純物濃度は共に、通常より高濃度の１．９×１０１６ｃｍ−３であって、これら薄層のｎドリフト領域２２ａとｐドリフト領域２２ｂの、主面に平行な方向の短辺幅を共に同幅の５μｍとすると、主面に垂直方向のドリフト層２２の厚さは７３μｍとなる。このように幅に対して深さが深いｐドリフト領域２２ｂを形成するには、アスペクト比の大きいｐドリフト領域２２ｂ形成用トレンチを必要とする、このような高アスペクト比のトレンチを形成するエッチング技術が、前記超接合構造を実現するためのキープロセス技術の一つである。このような高アスペクト比のトレンチエッチング技術は、数Ｐａに減圧されたチャンバー内に所定のエッチングパターンに絶縁膜でマスクされたウエハを保持し、そこに、たとえばＳＦ６，ＨＢｒといったエッチングガスを連続的に供給する方法によって形成される。あるいは、エッチング、側壁保護膜形成のガスの切り替えを数秒ずつ行うＢＯＳＣＨプロセス法などで実現される。このＢＯＳＣＨ法プロセスによれば、たとえば、側壁への保護膜形成のためのＣ４Ｆ８を供給し、その後ガスを高速で切り替えてエッチングガスのＳＦ６を供給する。トレンチエッチング終了後にトレンチ内を洗浄した後、シリコン系絶縁膜マスク（ハードマスク）をそのままにして、トレンチ内にｐ型エピタキシャル層を成長させる。トレンチ内にｐ型エピタキシャル層を埋め込んだ後、基板主面のシリコン系絶縁膜マスク（ハードマスク）上の余分なｐ型エピタキシャル層をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって研磨すると共に基板主面上を平坦化することにより、前記超接合構造が形成される。このｐ型エピタキシャル層の埋め込み技術および基板主面の平坦化の技術も、前述のトレンチエッチング技術と共に超接合構造を実現するためのキープロセス技術である。その後は基板主面に所要のＭＯＳＦＥＴ半導体領域を、通常のプレーナー型ＭＯＳＦＥＴと同様の製造工程を施せば、ＳＪ−ＭＯＳＦＥＴのウエハプロセスが終了する（特許文献１）。
【特許文献１】特開２００７−１２９１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記超接合半導体装置の超接合構造が、ｎ型ドリフト層表面からのエッチングにより形成した、縞状の表面パターンと高アスペクト比とを有するトレンチ内に、ｐ型エピタキシャル層を埋め込む方法で形成される場合、できるかぎり多結晶化、結晶欠陥等を発生させないようにｐ型エピタキシャル層を埋め込むことがリーク電流を低レベルに抑える上で重要である。
【００１０】
一方、最終的に、トレンチ内のエピタキシャル層を効率性よく、適正な厚さに研磨するには、第一にはトレンチエッチングのマスクとして用いた絶縁膜などのハードマスクを基板主面に残した状態で、エピタキシャル層をトレンチ内およびその延長で基板主面のハードマスク上にもオーバーして堆積させる。第二には、適正な超接合構造厚さに仕上げるために、前記基板主面のハードマスク上のエピタキシャル層を該ハードマスクをストッパー層として用いてＣＭＰによる研磨を施し、ハードマスクが露出したことを検出した時点で研磨を高精度に終了させることがデバイスの耐圧を確保するために重要である。
【００１１】
前述のように、基板主面上に残されたハードマスクを利用して、このハードマスク上には直接に成長させないような選択成長条件でエピタキシャル層の埋め込みを行う他の理由は、ハードマスク上に結晶成長を起こさせず、トレンチ内からの結晶成長のみとすることで、多結晶が成長しないようにでき、リーク電流発生の一因となる結晶粒界の形成を防ぐことができるからである。
【００１２】
しかしながら、前述のように、トレンチ内からのエピタキシャル成長のみという選択的成長条件で埋め込みを行っても、結果的に、なお充分に良好な結晶性が得られてはいないし、さらに結晶性の良いエピタキシャル層を埋め込むことが望まれている。
前述の、充分に良好な結晶性が得られてはいないことの原因は、特にハードマスク（シリコン系絶縁膜）とシリコン基板との界面近傍では、熱膨張係数など材料物性の違いに起因する応力が発生しているため、この応力に起因して結晶欠陥が形成され易いことにあると考えられる。そこで、たとえば、ハードマスクを除去した後にトレンチを埋め込むことにすれば、ハードマスク起因の多結晶の形成、結晶欠陥の発生と言った、リーク電流発生原因を防ぐことが可能となる。しかし、この場合、ハードマスクを研磨工程における終了ポイントの高精度な検出手段として用いることができなくなるため、研磨終了点を決め難くなり、耐圧の歩留まり悪化を招くことなどの問題があるため、採用が難しい。
【００１３】
図７は、図示しない低抵抗ｎ型半導体基板（ｎ＋ドレイン層）上にエピタキシャル成長により堆積形成したｎ型シリコン半導体層２２ａに表面からシリコン酸化膜２０をマスクにして形成したトレンチに、ｐ型エピタキシャル層（ｐ−Ｓｉ層）２２ｂを埋め込んだ際のｎ型シリコン半導体層２２ａの断面図を示す。図７では、ハードマスクとしてのシリコン酸化膜２０とｎ型シリコン半導体層２２ａの界面で応力が集中して結晶欠陥が発生しやすい場所を破線の丸印で示している。
【００１４】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、ハードマスクを用いて選択形成したトレンチに、ハードマスクを残した状態でエピタキシャル層を埋め込む際に、結晶欠陥の発生を防ぐとともに、超接合構造を効率良く形成でき、良好な良品率が得られる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明による解決手段のその一は、低抵抗の第１導電型半導体基板上の第１導電型半導体層の主面に設けた絶縁膜をマスクとして、該主面に垂直に層状またはカラム状にエッチングしてトレンチを形成する第一工程と、該トレンチに第２導電型エピタキシャル半導体層を該トレンチからオーバーするように埋め込み、前記絶縁膜を終点検出手段として前記第２導電型エピタキシャル半導体層表面を研磨して、該第２導電型エピタキシャル半導体層と前記第１導電型半導体層のトレンチエッチング残部層とを交互に隣接配置させ、オン状態で電流を流し、オフ状態で空乏化する構成の並列ｐｎ層からなる超接合構造を形成する第二工程とを有する半導体装置の製造方法において、前記第一工程では前記マスクとなる絶縁膜を膜厚の薄い部分と厚い部分を有するように形成し、第二工程では前記トレンチに第２導電型エピタキシャル半導体層を埋め込む前に、前記絶縁膜の膜厚の薄い部分をエッチングにより除去して開口部を形成した後に、前記トレンチに第２導電型エピタキシャル半導体層を埋め込む半導体装置の製造方法とする。
【００１６】
本発明の半導体装置の製造方法によれば、前記第一工程では、前記絶縁膜の膜厚の薄い部分が前記トレンチの開口上端部に接していることが好ましい。
本発明の半導体装置の製造方法によれば、前記第一工程では、前記絶縁膜の膜厚の厚い部分の、前記半導体基板全体に対する面積比率が３０％以上であることが望ましい。
本発明の半導体装置の製造方法によれば、前記絶縁膜がシリコン酸化膜、または、シリコン酸化膜とシリコン窒化膜との積層膜とすることもできる。
【００１７】
また、本発明の半導体装置の製造方法によれば、前記半導体装置としてＩＧＢＴ、ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードのいずれかを選択することができる。
【発明の効果】
【００１８】
前述の本発明によればハードマスクを用いて選択形成したトレンチに、ハードマスクを残した状態でエピタキシャル層を埋め込む際に、結晶欠陥の発生を防ぐとともに、超接合構造を効率良く形成でき、良好な良品率が得られる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の半導体装置の製造方法の実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１、図２は本発明の半導体装置の製造方法の実施例１にかかる主要な製造工程を示す半導体基板の断面図である。図３、図４は本発明半導体装置の製造方法の実施例２にかかる主要な製造工程を示す半導体基板の断面図である。
【実施例１】
【００２０】
図１、図２を参照して本発明の実施例１について詳細に説明する。厚さ６２５μｍの低比抵抗ｎ型シリコン半導体基板（ｎ＋ドレイン層）１に、不純物濃度１．９×１０１６ｃｍ−３で７３μｍ厚のｎ型シリコン半導体層２をエピタキシャル成長させたウエハを材料とする。トレンチエッチングのためのマスク絶縁膜３としてマスク酸化膜３をたとえば１．５μｍ厚形成する。このマスク酸化膜３は熱酸化により形成しても、ＣＶＤ法により形成してもどちらでも良い。
【００２１】
次にフォトリソグラフィ技術によりマスク酸化膜３に膜厚の厚い部分と薄い部分を形成するために、薄い膜厚とする部分（開口パターン３ｂ）を一旦開口し、再度、シリコン酸化膜３ａを形成する。この時のシリコン酸化膜３ａも、熱酸化法またはＣＶＤ法によって形成してもどちらでもよい。また、開口パターン３ｂについても、ストライプ状またはセル状の表面パターンのどちらでもよい。さらに前述のようにマスク酸化膜３の開口パターン３ｂ上に、再度シリコン酸化膜３ａを形成することで、マスク酸化膜３には厚い部分と薄い部分ができる。この状態を図１（ａ）に示す。
【００２２】
次に、トレンチ形成用の酸化膜開口部３ｃを形成する。この状態を図１（ｂ）に示す。この際、トレンチ形成用酸化膜開口部３ｃは、特に、後述するトレンチの開口部上端のエッジ部分が前記マスク酸化膜３の薄い部分３ａに接するように開口パターンを配置させて、前記トレンチ形成用酸化膜開口部３ｃを形成することが好ましい。
次にトレンチエッチングをたとえば、ＢＯＳＣＨプロセスにより行い、ウエハ表面から深さ７３μｍのトレンチ４を形成する。この状態を図１（ｃ）に示す。次いでトレンチ４内の洗浄とマスク酸化膜３のエッチングを兼ねてＨＦ（フッ化水素）処理により、マスク酸化膜３の膜厚の薄い部分をエッチングにより除去してなる応力抑制用開口パターン３ｄを形成する。この状態を図１（ｄ）に示す。
【００２３】
このように、マスク酸化膜３に応力抑制用開口パターン３ｄを形成することにより、マスク酸化膜３自体の容積、面積を減らすことができ、後述の図２で説明するｐ型エピタキシャル層５の埋め込みをした際に、ｐ型エピタキシャル層５とこの層に接するマスク酸化膜３の材料物性が異なることに起因して界面に発生し易い歪応力を全体として低減し結晶欠陥の発生を抑制することができる。さらに、この際、トレンチ４の開口部のエッジ表面にはマスク酸化膜３の開口部である応力抑制用開口パターン３ｄが接するようにすると、マスク酸化膜３とｐ型エピタキシャル層５とが接する界面をトレンチ開口部から遠ざけることができ、たとえ前記界面近傍に結晶欠陥が発生しても埋め込まれた部分のｐ型エピタキシャル層５からは遠ざけることができる。
【００２４】
次にトレンチ４の側壁凹凸の平滑化およびトレンチ４底部の角部の丸めを行うために水素アニール処理を行う。アニール処理は９５０〜１１００℃の高温で圧力１０〜７６０Ｔｏｒｒ（１０〜７６０×１３３．３Ｐａ）の還元性雰囲気中、３０〜２００秒処理する。この処理によりトレンチ４内部の表面荒れ（図示せず）は平滑になる。この後、エピタキシャル法により、１．９×１０１６ｃｍ−３のｎ型シリコン半導体層２と同程度の不純物濃度のｐ型エピタキシャル層５でトレンチ４を充填する。この状態を図２（ａ）に示す。ｐ型エピタキシャル層５をトレンチ４に充填するには、少なくともトレンチ４の幅の２分の１以上の厚さにｐ型エピタキシャル層５を成長させる必要がある。その結果、図２（ａ）ではマスク酸化膜３上にもｐ型エピタキシャル層５が横方向に成長し堆積する。図２（ａ）ではｐ型エピタキシャル層５の最表面はフラットに描かれているが、ウエハ表面の凹凸の影響を受けてわずかに凹凸ができることが通常である。
【００２５】
前述のように、本発明ではこのエピタキシャル成長中に、マスク酸化膜３には応力抑制用開口パターン３ｄが設けられているため、マスク酸化膜３の容積が小さくなると共に、マスク酸化膜３とｎ型シリコン半導体層２とが接する界面がトレンチ開口部から遠くなり、トレンチ内のｐ型エピタキシャル層では応力が緩和されて結晶欠陥の発生を抑えることができる。この後、基板表面の余分なｐ型エピタキシャル層５をＣＭＰ法により削り平坦化を行う。この状態を図２（ｂ）に示す。この時、ｐ型エピタキシャル層５に比べて酸化膜３の研磨速度が遅くて削れにくい公知のスラリーを使いマスク酸化膜３を研磨プロセスにおける終点検知材（ストッパー）として用いて研磨する。このような研磨方法とすることにより、ｐ型エピタキシャル層５とｎ型シリコン半導体層２のエッチング残部層とが交互に隣接配置すると共に、オン状態で電流を流し、オフ状態で空乏化する構成の並列ｐｎ層からなる超接合層を正確な厚さに制御することが可能となる。
【００２６】
マスク酸化膜３を除去した後は、前記図６に示す通常と同様のＭＯＳ構造の形成工程に入る。即ち、前記超接合層の表面に熱酸化によりゲート絶縁膜２５を形成し、減圧ＣＶＤ法などにより多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層２６とする。続けて、ゲート電極層２６をマスクとして利用する選択的なイオン注入および熱処理によって、ｐベース領域２３、ｎ＋ソース領域２４、ｐ＋コンタクト領域３０を形成する。更に層間絶縁膜３１を堆積し、フォトリソグラフィにより窓開けを行い、アルミニウム合金の堆積およびパターン形成によりソース電極２７、ドレイン電極２８および図示されないアルミニウムゲート電極の形成を経てＭＯＳＦＥＴのウエハプロセスを完了させる。
【実施例２】
【００２７】
図３、図４を参照して本発明の実施例２について詳細に説明する。実施例１と同様に、厚さ６２５μｍの低比抵抗ｎ型半導体基板１に、７３μｍ厚で不純物濃度１．９×１０１６ｃｍ−３のｎ型シリコン半導体層２をエピタキシャル成長させたウエハを材料とする。まず減圧ＣＶＤ法によりＳｉＮ膜６ａをたとえば１００ｎｍ程度の厚さに堆積させる。このとき、薄いバッファー酸化膜（図示せず）を予めウエハ表面に形成しておき、その上に前記ＳｉＮ膜６ａを堆積させてもよい。次にフォトリソグラフィ技術によりマスクＳｉＮ膜６ａを開口する。マスクＳｉＮ膜６ａの開口部分６ｂは、後述の薄いマスク絶縁膜部分あるいはトレンチ形成部になる。マスクＳｉＮ膜開口部分６ｂの平面形状はストライプ状にしてもセル状にしても良い。
【００２８】
次に、トレンチ形成用であって凹凸を有するマスク絶縁膜６を形成するように、前記マスクＳｉＮ膜６ａの上にシリコン酸化膜６ｃをたとえば１．５μｍの厚さに形成する。この状態が図３（ａ）である。このシリコン酸化膜６ｃはＣＶＤ法により形成する。ここでは減圧ＣＶＤ法によりＬＰ−ＴＥＯＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ−Ｔｅｔｒａ  ＥｔｈｙｌＯｘｙ  Ｓｉｌｉｃａｔｅ）膜６ｃを形成する。
【００２９】
次に、フォトリソグラフィ技術により前記トレンチ形成用マスク絶縁膜６にトレンチ形成用開口部６ｄを設ける。この状態が図３（ｂ）である。この際、トレンチ４の開口部上端のエッジ表面にはマスク酸化膜６の開口部である応力抑制用開口パターン６ｄが接するようにすることが好ましいことは前述の実施例１と同様である。この後、トレンチエッチングをたとえば、ＢＯＳＣＨプロセスにより行い、深さ７３μｍのトレンチ４を形成する。この状態が図３（ｃ）である。
【００３０】
このトレンチエッチングに次いで、トレンチ内部表面の洗浄を行うが、この処理では適切な濃度のＨＦを用い、トレンチ４内部のポリマーを除去するとともに、マスク絶縁膜６の残りのシリコン酸化膜部分であるＬＰ−ＴＥＯＳ膜６ｃもエッチングして全て除去し、マスク絶縁膜６の下地のＳｉＮ膜６ａのみを残す。このＳｉＮ膜６ａはＨＦに対するエッチレートが前記ＬＰ−ＴＥＯＳ膜６ｃに比べて十分に遅いことを利用して、ＳｉＮ膜６ａのみがｎ型シリコン半導体層２上に残されるようにエッチング時間を調整すればよい。この状態が図３（ｄ）である。
【００３１】
次にトレンチ４側壁凹凸の平滑化およびトレンチ４底部の角部の丸めを行うために水素アニール処理を行う。アニール処理は９５０〜１１００℃の高温で圧力１０〜７６０Ｔｏｒｒの還元性雰囲気中、３０〜２００秒処理する。この処理によりトレンチ４内部のスキャロップ（図示せず）は平滑になる。この後にエピタキシャル法により前記ｎ型シリコン半導体層２と同程度の不純物濃度のｐ型エピタキシャル層５でトレンチ４を充填する。この状態が図４（ａ）である。この後ウエハ表面の余分なシリコンをＣＭＰ法により削り平坦化を行うが、この実施例２ではＳｉＮ膜６ａをＣＭＰでｐ型エピタキシャル層５を削って平坦な表面にする際の研磨終了点を検出するストッパー膜として利用することができる。この状態が図４（ｂ）である。ＳｉＮ膜６ａを除去した後はＭＯＳ構造形成工程に入る。このＭＯＳ構造形成工程は実施例１と同じであるため説明を省略する。
【００３２】
以上説明したように、本発明によれば、ｐ型エピタキシャル成長によりトレンチ４を埋め込む際に発生し易い結晶欠陥を防ぎつつ、ＳｉＮ膜６ａをＣＭＰ処理でのストッパーとして用いることで超接合層の厚みを正確に所定の値に制御することが可能になり、リーク電流の少ない超接合構造を有する半導体装置を高良品率で製造することが可能になる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１にかかる半導体基板の要部断面図（その１）である。
【図２】本発明の実施例１にかかる半導体基板の要部断面図（その２）である。
【図３】本発明の実施例２にかかる半導体基板の要部断面図（その１）である。
【図４】本発明の実施例２にかかる半導体基板の要部断面図（その２）である。
【図５】従来のｎチャネル縦型ＭＯＳＦＥＴを示す半導体基板の要部断面図である。
【図６】従来の超接合ＭＯＳＦＥＴの半導体基板の要部断面図である。
【図７】結晶欠陥の発生しやすい領域を示す半導体基板の要部断面図である。
【符号の説明】
【００３４】
１        ：ｎ型シリコン半導体基板（ｎ＋ドレイン層）
２        ：ｎ型シリコン半導体層
３        ：マスク絶縁膜、マスク酸化膜
３ａ      ：シリコン酸化膜
３ｂ      ：開口パターン
３ｃ      ：トレンチ形成用酸化膜開口部
３ｄ      ：応力抑制用開口パターン
４        ：トレンチ
５        ：ｐ型エピタキシャル層
６        ：マスク絶縁膜
６ａ      ：ＳｉＮ膜、マスクＳｉＮ膜
６ｂ      ：マスクＳｉＮ膜開口部分
６ｃ      ：シリコン酸化膜、ＬＰ−ＴＥＯＳ膜
６ｄ      ：トレンチ形成用開口部
２３      ：ｐベース領域
２４      ：ｎ＋ソース領域
２５      ：ゲート絶縁膜
２６      ：ゲート電極層
２７      ：ソース電極
２８      ：ドレイン電極
３０      ：ｐ＋コンタクト領域
３１      ：層間絶縁膜。
【図１】
2010062347.tif 000003
【図２】
2010062347.tif 000004
【図３】
2010062347.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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