(57)【要約】【課題】電極パッド間に形成された抵抗の焼損を抑制するとともに、ＦＥＴチップの直流動作測定を容易に行うことができる半導体装置を提供すること。【解決手段】ＧａＡｓ基板１１上に形成された複数のドレイン電極１５、及び複数のソース電極１４と、これらのドレイン電極１５とソース電極１４との間にそれぞれ形成された複数のゲート電極１３と、これらのゲート電極１３に接続された複数のゲートバスライン１８と、これらのゲートバスライン１８にそれぞれ接続された複数のゲートパッド２０と、これらのゲートパッド２０と複数のゲートバスライン１８との間に形成され、複数のソース電極１４を接続するソースパッド１６と、このソースパッド１６に対向する位置に形成され、複数のドレイン電極１５を接続するドレインパッド１７と具備するＦＥＴチップにおいて、複数のゲートバスライン１８及び複数のゲートパッド２０は、それぞれＧａＡｓ基板１１に埋め込み形成された高抵抗層２２で接続されている。【選択図】図１
2010027909.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のドレイン電極、及び複数のソース電極と、
これらのドレイン電極とソース電極との間にそれぞれ形成された複数のゲート電極と、
これらのゲート電極に接続された複数のゲートバスラインと、
これらのゲートバスラインにそれぞれ接続された複数のゲートパッドと、
これらのゲートパッドと前記複数のゲートバスラインとの間に形成され、前記複数のソース電極を接続するソースパッドと、
このソースパッドに対向する位置に形成され、前記複数のドレイン電極を接続するドレインパッドと、
前記半導体基板に埋め込み形成され、前記複数のゲートバスラインをそれぞれ接続する第１の高抵抗と、
前記半導体基板に埋め込み形成され、前記複数のゲートパッドをそれぞれ接続する第２の高抵抗と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１、第２の高抵抗の抵抗値は、５０Ω〜１００Ωであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１、第２の高抵抗は、シリコンを注入して形成された抵抗であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は、ＧａＡｓ基板であることを特徴とする請求項１乃至３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＧａＮなどの高周波動作に適した半導体材料を用いた電界効果トランジスタに関する。
【背景技術】
【０００２】
複数の電界効果型トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と称す）が配列形成されたＦＥＴチップは、それぞれ複数のゲート電極、ソース電極、ドレイン電極が形成されており、複数のソース電極及び複数のドレイン電極はそれぞれ、相対する方向に形成されたソースパッド、及びドレインパッドに電気的に接続されている。また、複数のゲート電極は、ソースパッド、ドレインパッド間に形成されたゲートバスラインに接続されている。このゲートバスラインは、複数の引き出し線によってゲートパッドに接続されている。ソースパッド及びソース電極は、それぞれ引き出し線及びゲートバスラインと交差する箇所がエアブリッジ配線されており、ソースパッドと引き出し線及び、ソース電極とゲートバスラインとはそれぞれ、電気的に絶縁されている。
【０００３】
従来、このようなＦＥＴチップは、製造工程中や出荷前等に、直流動作測定が行われる。この測定は、マニュアルプローバ等によってゲートパッドに直流電圧を印加することで行われる。
【０００４】
一方、上述のＦＥＴチップにＲＦ信号を入力した場合、ループ発振が生じる。ここでループ発振とは、ＦＥＴチップにおいて、様々な箇所に形成される電気的に閉じた回路（ループ）に定在波が生じる現象をいう。このループ発振が生じた場合、ループの長さに応じて増幅したい周波数以外の周波数も増幅されるため、増幅器として機能しなくなる。
【０００５】
そこで、ＦＥＴチップ内のゲートパッドを複数に分割し、電気的なループを切断することでループ発振を抑制できるＦＥＴチップが知られている（特許文献１）。
【０００６】
しかし、このようにＦＥＴチップ内のゲートパッドを複数に分割した場合、上述のようにマニュアルプローバ等により直流電圧を印加することでＦＥＴの直流動作特性を測定する際に、分割数と同じ数のプローブが必要になる。特に、入力ＲＦ信号が高周波になるにしたがって短いループでもループ発振が起こるため、入力されるＲＦ信号が高周波になるほど細かく分割しなければならない。従って、このようにＦＥＴチップ内の複数のＦＥＴを細かく分割するほど、上述の直流動作測定が困難になるという問題がある。
【０００７】
また、上記特許文献１には、互いに電気的に分割されたゲートパッド間を抵抗で接続することで、ループ発振をより効果的に抑制することが可能なＦＥＴチップも記載されている。
【０００８】
しかしこの場合、ゲートパッド間が抵抗で接続されるため、上述の直流動作測定で必要なプローブは１つになるが、入力される信号の位相のずれによって、抵抗で接続されたゲートパッド間に大きな電位差が生じ、抵抗が焼損するという問題がある。
【特許文献１】特開平４−４５５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、電極パッド間に形成された抵抗の焼損を抑制するとともに、ＦＥＴチップの直流動作測定を容易に行うことができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、半導体基板上に形成された複数のドレイン電極、及び複数のソース電極と、これらのドレイン電極とソース電極との間にそれぞれ形成された複数のゲート電極と、これらのゲート電極に接続された複数のゲートバスラインと、これらのゲートバスラインにそれぞれ接続された複数のゲートパッドと、これらのゲートパッドと複数のゲートバスラインとの間に形成され、複数のソース電極を接続するソースパッドと、このソースパッドに対向する位置に形成され、複数のドレイン電極を接続するドレインパッドと、半導体基板に埋め込み形成され、複数のゲートバスラインをそれぞれ接続する第１の高抵抗と、半導体基板に埋め込み形成され、複数のゲートパッドをそれぞれ接続する第２の高抵抗と、を具備することを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、電極パッド間に形成された抵抗の焼損を抑制するとともに、ＦＥＴチップの直流動作測定を容易に行うことができる半導体装置を提供することにある。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施形態について、図面を参照して説明する。
【００１３】
図１は、本実施形態のＦＥＴチップを示す上面図である。また、図２は、図１に示す破線Ａ−Ａ´に沿った構造断面図である。
【００１４】
図１、図２に示すように、本実施形態のＦＥＴチップ１０は、ＧａＡｓ基板１１に、複数のＦＥＴ１２が形成されている。それぞれのＦＥＴ１２は、ゲート電極１３、ソース電極１４、ドレイン電極１５を有し、ゲート電極１３は、ソース電極１４とドレイン電極１５とで挟み込むように形成されている。ＧａＡｓ基板１１上に形成された複数のＦＥＴ１２が有する複数のソース電極１４及び複数のドレイン電極１５はそれぞれ、相対する方向に形成されたソースパッド１６、及びドレインパッド１７に電気的に接続されている。一方、複数のゲート電極１３は、ソースパッド１６とドレインバッド１７との間に形成されたゲートバスライン１８に接続されている。そして、これらのゲートバスライン１８は、複数の引き出し線１９によって、ソースパッド１６の外側に形成されたゲートパッド２０に接続されている。ソースパッド１６と複数の引き出し線１９とが交差する箇所は、それぞれの引き出し線１９上にエアブリッジ配線によりソースパッド１６が形成されており、引き出し線１９とソースパッド１６とは、電気的に絶縁されている。ゲートバスライン１８とソース電極１４とが交差する箇所も同様である。なお、引き出し線１９とソースパッド１６及び、ゲートバスライン１８とソース電極１４とは、それぞれ絶縁膜を介した構造であってもよい。
【００１５】
このようなＦＥＴチップ１０において、ゲートバスライン１８及びゲートパッド２０は複数に分割されている。このとき、ゲートバスライン１８及びゲートパッド２０の分割数は、入力されるＲＦ信号の周波数に応じて適宜決定している。具体的には、上述のＦＥＴチップ１０は、実際に所望の周波数を有するＲＦ信号を入力し、発振が起こらなくなるまで細かく分割することで形成されている。
【００１６】
上述のように分割されたゲートバスライン１８間、ゲートパッド２０間は、それぞれ抵抗２２で接続されている。この抵抗２２は、図２に示すように、ＧａＡｓ基板１１表面の、ゲートバスライン１８及びゲートパッド２０が分割された箇所に例えばシリコンを注入し、ｎ型の導電領域を形成することによって形成された高抵抗層であり、本実施形態においては、例えば長さ５μｍ、幅５０μｍの大きさに形成されている。ここで、この抵抗２２の抵抗値は、例えば本実施形態においては５０Ωである。しかし、抵抗２２の形状及び抵抗値は、上述のように限定されるものではなく、形状に関わらず５０Ω〜１００Ωになるように形成すればよい。このような抵抗値は、次のように決定した。
【００１７】
すなわち、通常は、ゲートバスライン１８間、ゲートパッド２０間の抵抗２２の電力密度は、単位ゲート幅あたり数百ｍＷ/ｍｍ程度であるため、この抵抗２２の電極密度が１Ｗ/ｍｍより大きいとき、抵抗２２は焼損すると考える。従って、焼損しないためには、この抵抗２２で発生する電力密度が１Ｗ/ｍｍを超えないように設計すればよい。ここで、ゲートバスライン１８間、ゲートパッド２０間にそれぞれ発生する最大の電位差を１Ｖとすれば、抵抗値Ｒは、下記の式１を満たせば焼損しないこととなる。
【００１８】
１(Ｗ/ｍｍ)＞(1(Ｖ))２/(Ｒ×５０（μｍ）)   （式１）
上述の（式１）より算出される抵抗値ＲはＲ＞２０Ωである。そこで、高抵抗２２の抵抗値は、マージンを持たせた５０Ω〜１００Ωとすれば、焼損しないためには十分である。
【００１９】
なお、上述の高抵抗２２は、どのような方法で形成してもよいが、例えば、ＧａＡｓ基板１１上に、高抵抗２２が形成される箇所に開口を有するレジストマスクを形成し、このマスクを介してシリコンを注入した後、レジストマスクを除去することで形成することができる。
【００２０】
以上のように、本実施形態におけるＦＥＴチップ１０によれば、分割されたゲートバスライン１８間及びゲートパッド２０間は、５０Ω〜１００Ωの抵抗値を有する高抵抗２２で接続されている。従って、直流動作測定においてゲートパッド２０に用いるプローブは１本でよく、容易に測定が可能になると共に、ＲＦ信号が入力される際に生ずるゲートバスライン１８間またはゲートパッド２０間の電位差によって、抵抗２２が焼損することを抑制することが可能となる。
【００２１】
また、本実施形態においては、ゲートパッド２０を分割するとともに、ゲートバスライン１８も分割し、これらを高抵抗２２で接続している。従って、ゲートバスラインは分割されていない従来例と比較して、より高周波に対するループ発振を抑制することができる。
【００２２】
なお、本発明は、上述の実施形態に限定されるものではない。例えば、ＧａＡｓ基板１１に形成する抵抗２２は、シリコンを注入して形成したが、上述の抵抗値を有する抵抗が形成されるものであれば、特に材料は限定されない。
【００２３】
また、上述のＦＥＴチップ１０は、例えばＧａＮ基板などの半導体基板に形成されたＦＥＴチップに対しても有効である。
【図面の簡単な説明】
【００２４】
【図１】本実施形態におけるＦＥＴチップを示す上面図である。
【図２】図１の破線Ａ−Ａ´に沿った構造断面図である。
【符号の説明】
【００２５】
１０・・・ＦＥＴチップ、１１・・・ＧａＡｓ基板、１２・・・ＦＥＴ、１３・・・ゲート電極、１４・・・ソース電極、１５・・・ドレイン電極、１６・・・ソースパッド、１７・・・ドレインパッド、１８・・・ゲートバスライン、１９・・・引き出し線、２０・・・ゲートパッド、２２・・・（高）抵抗。
【図１】
2010027909.tif 000003
【図２】
2010027909.tif 000004