(57)【要約】【課題】  ゲートトレンチの角部やその周辺に電流が集中することを抑止でき、しかも簡易に形成することのできる半導体装置およびその製造方法を提供すること。【解決手段】  エピタキシャル層３の基層部にＮ型のドレイン領域４を形成する。また、エピタキシャル層３に、その表面３１から堀下がり、最深部がドレイン領域４に達するゲートトレンチ６を形成する。ゲートトレンチ６の側方には、Ｐ型のボディ領域５を形成し、エピタキシャル層３の表層部には、ボディ領域５に接するＮ＋型のソース領域９を形成する。また、ゲートトレンチ６には、ゲート絶縁膜７を介してゲート電極８を埋設する。そして、ドレイン領域４にゲートトレンチ６の底面６２からエピタキシャル層３の層厚方向に離間したＰ型領域１１を形成する。【選択図】図１
2010027680.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の基層部に形成された第２導電型のドレイン領域と、
前記半導体層にその表面から掘り下がって形成され、最深部が前記ドレイン領域に達するゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、
前記ゲートトレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドレイン領域に前記ゲートトレンチの底面から前記半導体層の層厚方向に離間して形成され、前記ドレイン領域を電流が前記ゲートトレンチの底面へ向かって流れるのを阻止するための第１導電型領域とを備える、半導体装置。
【請求項２】
前記第１導電型領域は、前記ゲートトレンチの底面と側面とにより形成される角部に対向する第１領域と、前記ゲートトレンチの底面の中央部に対向する第２領域とを有し、
前記第１領域は、前記第２領域よりも第１導電型の不純物濃度が高い、請求項１に記載の半導体装置。
【請求項３】
前記半導体層を支持する第２導電型の基板をさらに備え、
前記第１導電型領域が前記基板に接している、請求項１または２に記載の半導体装置。
【請求項４】
第２導電型の基板の表層部に選択的に第１導電型の不純物を注入する工程と、
前記不純物が注入された前記基板の表面上に、第２導電型の半導体層をエピタキシャル成長させる工程と、
前記基板から前記半導体層に前記不純物を拡散させて、前記半導体層に第１導電型領域を形成する工程と、
前記半導体層を前記第１導電型領域に対向する表面から掘り下げることにより、前記第１導電型領域から離間した底面を有するゲートトレンチを形成する工程と、
前記半導体層に第１導電型の不純物を導入することにより、前記ゲートトレンチの側方に第１導電型のボディ領域を形成する工程と、
前記半導体層の表層部に第２導電型の不純物を導入することにより、前記ボディ領域に接する第２導電型のソース領域を形成する工程と、
前記ゲートトレンチの底面および側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを備える、半導体装置の製造方法。
【請求項５】
前記基板に第１導電型の不純物を注入する工程は、
前記基板の表面を選択的に露出させるマスクを形成する工程と、
前記マスクから露出する前記基板の露出表面に対して垂直方向に、前記不純物を前記基板の表層部に注入する工程と、
前記露出表面に対して傾斜する角度で、前記不純物を前記露出表面と前記マスクの側面とにより形成される前記表層部の角部に注入する工程とを含む、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
【０００３】
図９は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。
【０００４】
半導体装置１０１は、Ｎ＋型の基板１０２を備えている。基板１０２上には、エピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ型のドレイン領域１０４をなしている。エピタキシャル層１０３には、Ｐ型のボディ領域１０５が表面側からドレイン領域１０４に接して形成されている。
【０００５】
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００６】
エピタキシャル層１０３の表層部には、Ｎ＋型のソース領域１０９が形成されている。また、エピタキシャル層１０３には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。ボディコンタクト領域１１０は、ゲートトレンチ１０６の深さ方向におけるボディ領域１０５の底部にまで広がっている。
【０００７】
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１上には、ソース配線１１３が形成されている。ソース配線１１３は、層間絶縁膜１１１に形成されたコンタクトホール１１２を介して、ソース領域１０９およびボディコンタクト領域１１０に電気的に接続されている。また、ゲート電極１０８には、層間絶縁膜１１１に形成されたコンタクトホール（図示せず）を介して、ゲート配線１１４が電気的に接続されている。基板１０２の裏面には、ドレイン電極１１５が形成されている。
【０００８】
ソース配線１１３が接地され、ドレイン電極１１５に適当な大きさの正電圧が印加されつつ、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成される。これにより、チャネルを介して、ドレイン電極１１５からソース配線１１３へ電流が流れる。
【特許文献１】特開２００６−２６１１８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ドレイン電極１１５からの電流は、図９の矢印ＩＤ９で示されるように、ゲートトレンチ１０６の底面に達し、ゲートトレンチ１０６の側面に沿って流れる。そのため、ゲートトレンチ１０６の角部およびその周辺に電流（電荷）が集中しやすい。したがって、ドレイン領域１０４に過電流が流れると、ゲートトレンチ１０６の角部およびその周辺に大電流が集中し、ゲート絶縁膜１０７が絶縁破壊するおそれがある。なお、ゲートトレンチ１０６の角部とは、ゲートトレンチ１０６の側面と底面とにより形成される稜線付近の部分のことである。
【００１０】
そこで、特許文献１では、ゲート電極（ゲートトレンチ）の下方に埋め込み酸化膜をゲート絶縁膜と離間して形成し、ゲートトレンチの側面に向けて流れる電流がゲートトレンチの角部に集中することを防止する提案がされている。埋め込み酸化膜は、トレンチの底面を介してその下方に酸素（Ｏ２）イオンを高ドーズ量、かつ、高エネルギーで注入した後、高温（たとえば、１３００℃程度）で熱処理することにより形成される。
【００１１】
しかしながら、このような手法により埋め込み酸化膜を良好に形成することは、技術的に非常に難しく、埋め込み酸化膜がゲート絶縁膜と連続するなどの不良を生じるおそれがある。
【００１２】
本発明の目的は、ゲートトレンチの角部やその周辺に電流が集中することを抑止でき、しかも簡易に形成することのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の基層部に形成された第２導電型のドレイン領域と、前記半導体層にその表面から掘り下がって形成され、最深部が前記ドレイン領域に達するゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に接する第２導電型のソース領域と、前記ゲートトレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドレイン領域に前記ゲートトレンチの底面から前記半導体層の層厚方向に離間して形成され、前記ドレイン領域を電流が前記ゲートトレンチの底面へ向かって流れるのを阻止するための第１導電型領域とを備える、半導体装置である。
【００１４】
この構成によれば、半導体層の基層部にドレイン領域が形成されている。半導体層には、その表面から掘り下がり、最深部がドレイン領域に達するゲートトレンチが形成されている。ゲートトレンチには、ゲート絶縁膜を介してゲート電極が埋設されている。また、半導体層におけるゲートトレンチの周囲には、ボディ領域およびソース領域が形成されている。これにより、トレンチゲート構造を有する半導体装置が構成されている。
【００１５】
この半導体装置において、ドレイン領域には、ゲートトレンチの底面から半導体層の層厚方向に離間して形成され、ドレイン領域を電流がゲートトレンチの底面へ向かって流れるのを阻止するための第１導電型領域が形成されている。
【００１６】
第１導電型領域により、ゲートトレンチ底面へ向かう電流の流れが阻止される。これにより、ドレイン領域をゲートトレンチの側面に向けて流れる電流は、ゲートトレンチの角部（ゲートトレンチの側面と底面とにより形成される稜線付近の部分）を回避して流れる。そのため、ゲートトレンチの角部やその周辺への電流の集中を抑制できる。その結果、ゲート絶縁膜の絶縁破壊を抑制することができる。
【００１７】
しかも、第１導電型領域は、いわゆるイオン注入法により、簡易に形成することができる。
【００１８】
また、請求項２に記載の発明は、前記第１導電型領域は、前記ゲートトレンチの底面と側面とにより形成される角部に対向する第１領域と、前記ゲートトレンチの底面の中央部に対向する第２領域とを有し、前記第１領域は、前記第２領域よりも第１導電型の不純物濃度が高い、請求項１に記載の半導体装置である。
【００１９】
この構成によれば、ゲートトレンチの角部に第１領域が対向し、ゲートトレンチの中央部に第２領域が対向している。そして、第１領域の不純物濃度は、第２領域の不純物濃度よりも高い。そのため、ゲートトレンチの角部近傍において、ゲートトレンチの底面に向かって流れる電流を効果的にブロックすることができる。その結果、ゲートトレンチの角部への電流集中を一層防止することができる。
【００２０】
また、前記半導体装置は、前記半導体層を支持する第２導電型の基板をさらに備え、前記第１導電型領域が前記基板に接していてもよい。
【００２１】
また、請求項４に記載の発明は、第２導電型の基板の表層部に選択的に第１導電型の不純物を注入する工程と、前記不純物が注入された前記基板の表面上に、第２導電型の半導体層をエピタキシャル成長させる工程と、前記基板から前記半導体層に前記不純物を拡散させて、前記半導体層に第１導電型領域を形成する工程と、前記半導体層を前記第１導電型領域に対向する表面から掘り下げることにより、前記第１導電型領域から離間した底面を有するゲートトレンチを形成する工程と、前記半導体層に第１導電型の不純物を導入することにより、前記ゲートトレンチの側方に第１導電型のボディ領域を形成する工程と、前記半導体層の表層部に第２導電型の不純物を導入することにより、前記ボディ領域に接する第２導電型のソース領域を形成する工程と、前記ゲートトレンチの底面および側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを備える、半導体装置の製造方法である。
【００２２】
この方法によれば、基板の表層部に第１導電型の不純物が注入され、基板上に第２導電型の半導体層がエピタキシャル成長する。その後、上記不純物が基板から半導体層に拡散されることによって、半導体層に第１導電型領域が形成される。そして、半導体層を第１導電型領域に対向する表面から掘り下げることにより、第１導電型領域から離間した底面を有するゲートトレンチが形成される。ゲートトレンチの側方へのボディ領域の形成に伴ない、半導体層の第１導電型領域が形成された部分には、エピタキシャル成長後のままの状態が維持される第２導電型のドレイン領域が形成される。そして、ソース領域、ゲート絶縁膜およびゲート電極が形成される。これにより、請求項１に記載の半導体装置が得られる。
【００２３】
また、請求項５に記載の発明は、前記基板に第１導電型の不純物を注入する工程は、前記基板の表面を選択的に露出させるマスクを形成する工程と、前記マスクから露出する前記基板の露出表面に対して垂直方向に、前記不純物を前記基板の表層部に注入する工程と、前記露出表面に対して傾斜する角度で、前記不純物を前記露出表面と前記マスクの側面とにより形成される前記表層部の角部に注入する工程とを含む、請求項４に記載の半導体装置の製造方法である。
【００２４】
この方法によれば、基板の露出表面に対して垂直方向に、第１導電型の不純物が基板の表層部に垂直注入される。また、露出表面に対して傾斜する角度で、第１導電型の不純物が露出表面とマスク側面とにより形成される表層部の角部に傾斜注入される。傾斜注入の場合の第１導電型の不純物のドーズ量を、垂直注入の場合よりも大きく設定することにより、第１導電型領域において、ゲートトレンチの角部に対向する領域（第１領域）の不純物濃度を、ゲートトレンチの底面の中央部に対向する領域（第２領域）の不純物濃度よりも高くすることができる。
【００２５】
したがって、この方法によれば、請求項２に記載の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２６】
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【００２７】
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
【００２８】
半導体装置１は、その基体をなすＮ＋型のシリコンからなる基板２を備えている。基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたＮ型のシリコンからなる、エピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持されたＮ型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ型のボディ領域５がドレイン領域４に接して形成されている。
【００２９】
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それらが互いに平行をなして、図１の紙面と直交する方向（以下、この方向を「ゲート幅に沿う方向」ということがある。）に延びている。ゲートトレンチ６は、断面視において、互いに対向する平面状の１対の側面６１と、１対の側面６１の下端において、これらを連設する曲面状の底面６２とが一体的に形成される断面視略Ｕ字状に形成されている。断面視略Ｕ字状のゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。なお、ゲートトレンチ６は、図１で示されない側面および底面を有している。以下では、特に断りがない限り、側面６１および底面６２は、図１で示されない側面および底面を含むものとする。
【００３０】
ゲートトレンチ６内には、側面６１および底面６２の全域を覆うように、酸化シリコンからなるゲート絶縁膜７が形成されている。
【００３１】
そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋めることにより、ゲートトレンチ６内にゲート電極８が埋設されている。
【００３２】
エピタキシャル層３には、ドレイン領域４にゲートトレンチ６の底面６２からエピタキシャル層３の層厚方向に離間して、Ｐ型不純物を含むＰ型領域１１が形成されている。Ｐ型領域１１は、エピタキシャル層３の一部として基板２の表面２１に接している。Ｐ型領域１１は、ゲート幅と直交する方向（図１における左右方向）において、その中央部から両端部にかけてエピタキシャル層３の層厚方向における厚さが連続的に薄くなる断面視半楕円形状に形成されている。また、Ｐ型領域１１は、ゲート幅と直交する方向（図１における左右方向）においてゲートトレンチ６の幅よりも広い幅を有している。したがって、ゲートトレンチ６よりも幅広のＰ型領域１１は、側面６１と底面６２とにより形成されるゲートトレンチ６の両角部６３に対向している。Ｐ型領域１１のＰ型不純物濃度は、たとえば、１Ｅ１６〜１Ｅ１８ｃｍ−３である。
【００３３】
エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１Ｅ１９ｃｍ−３）を有するＮ＋型のソース領域９が形成されている。ソース領域９は、ゲートトレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。
【００３４】
また、エピタキシャル層３には、その表面３１から、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されるＰ＋型のボディコンタクト領域１０が形成されている。ボディコンタクト領域１０は、エピタキシャル層３の層厚方向におけるボディ領域５の底部にまで広がっている。
【００３５】
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００３６】
エピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ソース配線１４が形成されている。そして、ソース配線１４は、層間絶縁膜１３に形成されたコンタクトホール１５を介して、ソース領域９およびボディコンタクト領域１０に電気的に接続されている。
【００３７】
ゲート電極８には、層間絶縁膜１３に形成されたコンタクトホール（図示せず）を介して、ゲート配線１６が電気的に接続されている。
【００３８】
基板２の裏面には、ドレイン電極１７が形成されている。
【００３９】
そして、半導体装置１を動作させるには、図１に示すように、ソース配線１４を接地し、ドレイン電極１７に適当な大きさの正電圧を印加する。これにより、Ｎ型のドレイン領域４とＰ型のボディ領域５との接合（ｐｎ接合）が逆方向バイアス状態となり、すなわち、ソース−ドレイン間が逆バイアス状態となる。この状態から、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍に電子を誘起させてチャネルを形成することができる。
【００４０】
そして、このチャネルを介して、ソース−ドレイン間（ソース領域９とドレイン領域４との間）が導通状態（オン状態）となる。
【００４１】
ドレイン電極１７からの電流は、基板２およびドレイン領域４をゲートトレンチ６の底面６２へ向かって流れる。
【００４２】
半導体装置１では、ゲートトレンチ６の底面６２からエピタキシャル層３の層厚方向に離間して、ゲートトレンチ６よりも幅広のＰ型領域１１が形成されている。ソース−ドレイン間の導通状態では、Ｎ型のドレイン領域４とＰ型領域１１との接合（ｐｎ接合）が逆バイアス状態になっている。
【００４３】
そのため、電流は、ゲートトレンチ６の底面６２へ向かう方向の流れがＰ型領域１１により阻止される。したがって、底面６２へ向かう電流は、図１の矢印ＩＤ１で示されるように、底面６２に対向するＰ型領域１１を避けるように流れ、ボディ領域５に形成されたチャネルへ流れる。そのため、ゲートトレンチ６の角部６３やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜７の絶縁破壊を抑制することができる。
【００４４】
図２Ａ〜図２Ｋは、図１に示す半導体装置１の製造方法を工程順に示す模式的な断面図である。
【００４５】
まず、図２Ａに示すように、基板２上に、基板２の表面２１を選択的に露出させる開口１８を有するＳｉＯ２からなるマスク１２が形成される。次いで、図２Ｂに示すように、開口１８から露出する表面２１に対して、Ｐ型不純物（たとえば、ホウ素イオン）が垂直方向に入射される。これにより、Ｐ型不純物が、開口１８を介して基板２の表層部に注入される。Ｐ型不純物を注入するときの注入エネルギーは、たとえば、１０ｋ〜１００ｋｅＶであり、ドーズ量は、たとえば、１Ｅ１１〜１Ｅ１４ｃｍ−２である。
【００４６】
Ｐ型不純物の注入後、マスク１２が除去される。次いで、図２Ｃに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００４７】
続いて、基板２が、たとえば、９００〜１１５０℃でアニール処理される。これにより、基板２に注入されたＰ型不純物がエピタキシャル層３へ拡散し、図２Ｄに示すように、基板２に接するＰ型領域１１がエピタキシャル層３内に形成される。
【００４８】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、ＳｉＯ２（酸化シリコン）からなる犠牲酸化膜１９が形成される。その後、犠牲酸化膜１９上にフォトレジスト２０が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層３の層厚方向において、犠牲酸化膜１９のＰ型領域１１と対向する部分が除去される。これにより、図２Ｅに示すように、犠牲酸化膜１９に、エピタキシャル層３の層厚方向にＰ型領域１１と対向し、図２Ｅにおける左右方向においてＰ型領域１１よりも狭い幅を有する（幅狭の）開口２２が形成される。
【００４９】
そして、犠牲酸化膜１９を利用して、エピタキシャル層３がエッチングされる。エピタキシャル層３は、その層厚方向において、エピタキシャル層３の厚さからＰ型領域１１の厚さを差し引いた厚さよりも浅くエッチングされる。これにより、図２Ｅに示すように、側面６１およびＰ型領域１１から離間した底面６２を有するゲートトレンチ６が形成される。Ｐ型領域１１よりも幅狭の開口２２を介したエッチングにより形成されたゲートトレンチ６は、その底面６２と側面６１とにより形成される角部６３がＰ型領域１１に対向する。
【００５０】
ゲートトレンチ６の形成後、フォトレジスト２０および犠牲酸化膜１９が除去される。
【００５１】
次いで、熱酸化処理により、図２Ｆに示すように、ゲートトレンチ６の内面（底面６２および側面６１）およびエピタキシャル層３の表面３１に酸化膜２３が形成される。
【００５２】
続いて、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層（図示せず）が形成される。ゲートトレンチ６は、この堆積層により埋め尽くされ、エピタキシャル層３は、酸化膜２３を介して堆積層により覆われる。
【００５３】
その後、エッチバックにより、堆積層のゲートトレンチ６外に存在する部分が除去される。堆積層は、図２Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層が、ゲート電極８として形成される。
【００５４】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２３の表面を介してエピタキシャル層３の内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散処理）が、たとえば、９００〜１１００℃で行なわれる。これにより、図２Ｈに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００５５】
次いで、酸化膜２３上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物（たとえば、ヒ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＮ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図２Ｉに示すように、ソース領域９が形成される。
【００５６】
次いで、酸化膜２３上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＰ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図２Ｉに示すように、ボディコンタクト領域１０が形成される。
【００５７】
以上の工程を経た後、酸化膜２３のゲートトレンチ６外に存在する部分が除去され、ゲートトレンチ６の内面上のみに酸化膜２３が残されることにより、図２Ｊに示すように、ゲート絶縁膜７が得られる。
【００５８】
その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１３が積層される。そして、フォトリソグラフィおよびエッチングにより、図２Ｊに示すように、層間絶縁膜１３にコンタクトホール１５が形成される。
【００５９】
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１３上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１３上の導電材料がパターニングされる。これにより、図２Ｋに示すように、ソース配線１４が形成される。また、ゲート電極８と電気的に接続されるゲート配線１６が形成される。さらに、基板２の裏面にドレイン電極１７が形成される。
【００６０】
以上の工程を経て、図１に示す半導体装置１が得られる。
【００６１】
上記のように、Ｐ型領域１１を形成するには、まず、基板２上にマスク１２が形成される（図２Ａ参照。）。次いで、Ｐ型不純物が、所定の注入条件（注入エネルギーおよびドーズ量）で基板２の表層部に注入される（図２Ｂ参照。）。次いで、基板２上にエピタキシャル層３が形成される（図２Ｃ参照。）。そして、基板２が所定温度でアニール処理されることにより、エピタキシャル層３内にＰ型領域１１が形成される（図２Ｄ参照。）。
【００６２】
このように、Ｐ型領域１１が、基板２へのイオン注入および基板２のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ６の角部６３やその周辺への電流の集中を抑制できる半導体装置１を簡易に製造することができる。
【００６３】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６４】
図３の半導体装置４１では、Ｐ型領域１１は、互いにＰ型不純物の異なる第１領域２４と、第２領域２５とを有している。
【００６５】
第１領域２４は、Ｐ型領域１１のゲート幅と直交する方向（図３における左右方向）における両端部に形成されている。第１領域２４は、エピタキシャル層３の層厚方向においてゲートトレンチ６の角部６３に対向している。また、第１領域２４は、たとえば、２Ｅ１６〜２Ｅ１８ｃｍ−３のＰ型不純物濃度を有している。
【００６６】
第２領域２５は、Ｐ型領域１１のゲート幅と直交する方向（図３における左右方向）における中央部に形成され、第１領域２４により挟まれている。第２領域２５は、エピタキシャル層３の層厚方向において、ゲートトレンチ６の角部６３により挟まれる中央部６４に対向している。また、第２領域２５は、第１領域２４よりも低いＰ型不純物濃度、たとえば、１Ｅ１６〜１Ｅ１８ｃｍ−３を有している。つまり、この半導体装置４１では、第１領域２４のＰ型不純物濃度は、第２領域２５のＰ型不純物濃度よりも高い。
【００６７】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
【００６８】
つまり、半導体装置４１では、ソース−ドレイン間の導通状態において、Ｎ型のドレイン領域４とＰ型領域１１との接合（ｐｎ接合）が逆バイアス状態になっている。したがって、ドレイン電極１７から底面６２へ向かう電流は、図３の矢印ＩＤ３で示されるように、底面６２に対向するＰ型領域１１を避けるように流れ、ボディ領域５に形成されたチャネルへ流れる。そのため、ゲートトレンチ６の角部６３やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜７の絶縁破壊を抑制することができる。
【００６９】
さらに、第１領域２４のＰ型不純物濃度が、第２領域２５のＰ型不純物濃度よりも高い。そのため、ゲートトレンチ６の角部６３近傍において、ゲートトレンチ６の底面６２に向かって流れる電流を効果的にブロックすることができる。したがって、ゲートトレンチ６の角部６３やその周辺への電流集中を一層防止することができる。
【００７０】
図４Ａ〜図４Ｌは、図３に示す半導体装置４１の製造方法を工程順に示す模式的な断面図である。
【００７１】
まず、図４Ａに示すように、基板２上に、基板２の表面２１を選択的に露出させる開口１８を有するＳｉＯ２からなるマスク１２が形成される。次いで、図４Ｂに示すように、開口１８から露出する表面２１に対して、Ｐ型不純物（たとえば、ホウ素イオン）が垂直方向に入射される。これにより、Ｐ型不純物が、開口１８を介して基板２の表層部に注入される。Ｐ型不純物を注入するときの注入エネルギーは、たとえば、１０ｋ〜１００ｋｅＶであり、ドーズ量は、たとえば、１Ｅ１１〜１Ｅ１４ｃｍ−２である。
【００７２】
次いで、図４Ｃに示すように、マスク１２を残存させた状態で、開口１８を形成するマスク１２の側面２６と開口１８から露出する表面２１とにより形成される、基板２の表層部における角部２７へ向けて、Ｐ型不純物が入射される。Ｐ型不純物は、表面２１に対して、たとえば、１５〜４５°で傾斜する角度で入射される。これにより、Ｐ型不純物が、開口１８を介して基板２の表層部における角部２７に注入される。Ｐ型不純物を注入するときの注入エネルギーは、たとえば、１０ｋ〜１００ｋｅＶであり、ドーズ量は、たとえば、５Ｅ１１〜５Ｅ１４ｃｍ−２である。Ｐ型不純物が基板２の表層部に、垂直方向に注入された後、上記傾斜角度で注入されることにより、基板２の表層部では、角部２７は、角部２７により挟まれる中央部よりも大きいＰ型不純物のイオン濃度を有している。
【００７３】
その後、マスク１２が除去される。次いで、図４Ｄに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００７４】
続いて、基板２が、たとえば、９００〜１１５０℃でアニール処理される。これにより、図４Ｅに示すように、基板２に注入されたＰ型不純物が、基板２の表層部におけるイオンの濃度分布を維持したままエピタキシャル層３へ拡散し、基板２に接するＰ型領域１１がエピタキシャル層３内に形成される。イオンの濃度分布を維持したままＰ型不純物が拡散するので、Ｐ型領域１１には、ゲート幅と直交する方向における両端部の第１領域２４と、第１領域２４により挟まれる第２領域２５とが形成される。
【００７５】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、ＳｉＯ２（酸化シリコン）からなる犠牲酸化膜１９が形成される。その後、犠牲酸化膜１９上にフォトレジスト２０が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層３の層厚方向において、犠牲酸化膜１９のＰ型領域１１と対向する部分が除去される。これにより、図４Ｆに示すように、犠牲酸化膜１９に、エピタキシャル層３の層厚方向にＰ型領域１１と対向し、図４Ｆにおける左右方向においてＰ型領域１１よりも狭い幅を有する（幅狭の）開口２２が形成される。
【００７６】
そして、犠牲酸化膜１９を利用して、エピタキシャル層３がエッチングされる。エピタキシャル層３は、その層厚方向において、エピタキシャル層３の厚さからＰ型領域１１の厚さを差し引いた厚さよりも浅くエッチングされる。これにより、側面６１およびＰ型領域１１から離間した底面６２を有するゲートトレンチ６が形成される。Ｐ型領域１１よりも幅狭の開口２２を介したエッチングにより形成されたゲートトレンチ６は、その底面６２と側面６１とにより形成される角部６３がＰ型領域１１（具体的には、第１領域２４）に対向する。
【００７７】
ゲートトレンチ６の形成後、フォトレジスト２０および犠牲酸化膜１９が除去される。次いで、熱酸化処理により、図４Ｇに示すように、ゲートトレンチ６の内面（底面６２および側面６１）およびエピタキシャル層３の表面３１に酸化膜２３が形成される。
【００７８】
続いて、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層（図示せず）が形成される。ゲートトレンチ６は、この堆積層により埋め尽くされ、エピタキシャル層３は、酸化膜２３を介して堆積層により覆われる。
【００７９】
その後、エッチバックにより、堆積層のゲートトレンチ６外に存在する部分が除去される。堆積層は、図４Ｈに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層が、ゲート電極８として形成される。
【００８０】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２３の表面を介してエピタキシャル層３の内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散処理）が、たとえば、９００〜１０００℃で行なわれる。これにより、図４Ｉに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００８１】
次いで、酸化膜２３上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物（たとえば、ヒ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＮ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図４Ｊに示すように、ソース領域９が形成される。
【００８２】
次いで、酸化膜２３上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＰ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図４Ｊに示すように、ボディコンタクト領域１０が形成される。
【００８３】
以上の工程を経た後、酸化膜２３のゲートトレンチ６外に存在する部分が除去され、ゲートトレンチ６の内面上のみに酸化膜２３が残されることにより、図４Ｋに示すように、ゲート絶縁膜７が得られる。
【００８４】
その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１３が積層される。そして、フォトリソグラフィおよびエッチングにより、図４Ｋに示すように、層間絶縁膜１３にコンタクトホール１５が形成される。
【００８５】
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１３上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１３上の導電材料がパターニングされる。これにより、図４Ｌに示すように、ソース配線１４が形成される。また、ゲート電極８と電気的に接続されるゲート配線１６が形成される。さらに、基板２の裏面にドレイン電極１７が形成される。
【００８６】
以上の工程を経て、図３に示す半導体装置４１が得られる。
【００８７】
上記のように、第１領域２４および第２領域２５を有するＰ型領域１１を形成するには、まず、基板２上にマスク１２が形成される（図４Ａ参照。）。次いで、Ｐ型不純物が、所定の注入条件（注入エネルギーおよびドーズ量）で基板２の表層部に垂直注入される（図４Ｂ参照。）。次いで、Ｐ型不純物が、所定の注入条件（注入エネルギーおよびドーズ量）、かつ、所定の傾斜角度で、基板２の表層部に傾斜注入される（図４Ｃ参照。）。次いで、基板２上にエピタキシャル層３が形成される（図４Ｄ参照。）。そして、基板２が所定温度でアニール処理されることにより、エピタキシャル層３内に、第１領域２４と第２領域２５とを有するＰ型領域１１が形成される（図４Ｅ参照。）。
【００８８】
このように、第１領域２４と第２領域２５とを有するＰ型領域１１が、基板２へのイオンの垂直注入および傾斜注入、ならびに基板２のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ６の角部６３やその周辺への電流集中を一層防止できる半導体装置４１を簡易に製造することができる。
【００８９】
図５は、本発明の第３の実施形態に係る半導体装置の模式的な断面図である。図５において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００９０】
図５の半導体装置５１では、Ｐ型領域１１は、ゲートトレンチ６の底面６２および基板２の表面２１それぞれからエピタキシャル層３の層厚方向に離間して形成されている。Ｐ型領域１１は、ゲート幅と直交する方向（図５における左右方向）において、その中央部から両端部にかけてエピタキシャル層３の層厚方向における厚さが連続的に薄くなる断面視楕円形状に形成されている。
【００９１】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
【００９２】
つまり、半導体装置５１では、ソース−ドレイン間の導通状態において、Ｎ型のドレイン領域４とＰ型領域１１との接合（ｐｎ接合）が逆バイアス状態になっている。したがって、ドレイン電極１７から底面６２へ向かう電流は、図５の矢印ＩＤ５で示されるように、底面６２に対向するＰ型領域１１を避けるように流れ、ボディ領域５に形成されたチャネルへ流れる。そのため、ゲートトレンチ６の角部６３やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜７の絶縁破壊を抑制することができる。
【００９３】
図６Ａ〜図６Ｊは、図５に示す半導体装置５１の製造方法を工程順に示す模式的な断面図である。
【００９４】
まず、図６Ａに示すように、エピタキシャル成長法により、基板２の表面２１に、エピタキシャル層３が形成される。
【００９５】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、ＳｉＯ２（酸化シリコン）からなる犠牲酸化膜２８が形成される。その後、犠牲酸化膜２８上にフォトレジスト２９が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層３の層厚方向において、犠牲酸化膜２８のゲートトレンチ６を形成すべき領域と対向する部分が除去される。これにより、図６Ｂに示すように、犠牲酸化膜２８に開口３０が形成される。
【００９６】
そして、犠牲酸化膜２８を利用して、エピタキシャル層３がエッチングされる。これにより、図６Ｂに示すように、側面６１および底面６２ならびにこれらにより形成される角部６３を有するゲートトレンチ６が形成される。
【００９７】
ゲートトレンチ６の形成後、犠牲酸化膜２８を表面３１の保護膜として残存させたまま、図６Ｃに示すように、ゲートトレンチ６内へ、Ｐ型不純物（たとえば、ホウ素イオン）がゲートトレンチ６の深さ方向に入射される。これにより、Ｐ型不純物が、開口３０を介してゲートトレンチ６の底面６２を形成する底壁に注入される。Ｐ型不純物を注入するときの注入エネルギーは、たとえば、２０ｋ〜１００ｋｅＶであり、ドーズ量は、たとえば、１Ｅ１１〜１Ｅ１３ｃｍ−２である。
【００９８】
Ｐ型不純物の注入後、フォトレジスト２９および犠牲酸化膜２８が除去される。次いで、基板２が、たとえば、１０００〜１１５０℃でアニール処理される。これにより、ゲートトレンチ６の底壁に注入されたＰ型不純物が拡散し、図６Ｄに示すように、エピタキシャル層３にゲートトレンチ６の底面６２からエピタキシャル層３の層厚方向に離間し、図６Ｄの左右方向においてゲートトレンチ６の幅よりも広い幅を有する（幅広の）Ｐ型領域１１が形成される。
【００９９】
次いで、熱酸化処理により、図６Ｅに示すように、ゲートトレンチ６の内面（底面６２および側面６１）およびエピタキシャル層３の表面３１に酸化膜２３が形成される。
【０１００】
続いて、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層（図示せず）が形成される。ゲートトレンチ６は、この堆積層により埋め尽くされ、エピタキシャル層３は、酸化膜２３を介して堆積層により覆われる。
【０１０１】
その後、エッチバックにより、堆積層のゲートトレンチ６外に存在する部分が除去される。堆積層は、図６Ｆに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層が、ゲート電極８として形成される。
【０１０２】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２３の表面を介してエピタキシャル層３の内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散処理）が、たとえば、９００〜１１００℃で行なわれる。これにより、図６Ｇに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【０１０３】
次いで、酸化膜２３上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物（たとえば、ヒ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＮ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図６Ｈに示すように、ソース領域９が形成される。
【０１０４】
次いで、酸化膜２３上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＰ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図６Ｈに示すように、ボディコンタクト領域１０が形成される。
【０１０５】
以上の工程を経た後、酸化膜２３のゲートトレンチ６外に存在する部分が除去され、ゲートトレンチ６の内面上のみに酸化膜２３が残されることにより、図６Ｉに示すように、ゲート絶縁膜７が得られる。
【０１０６】
その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１３が積層される。そして、フォトリソグラフィおよびエッチングにより、図６Ｉに示すように、層間絶縁膜１３にコンタクトホール１５が形成される。
【０１０７】
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１３上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１３上の導電材料がパターニングされる。これにより、図６Ｊに示すように、ソース配線１４が形成される。また、ゲート電極８と電気的に接続されるゲート配線１６が形成される。さらに、基板２の裏面にドレイン電極１７が形成される。
【０１０８】
以上の工程を経て、図５に示す半導体装置５１が得られる。
【０１０９】
上記のように、Ｐ型領域１１を形成するには、Ｐ型不純物が、所定の注入条件（注入エネルギーおよびドーズ量）で、ゲートトレンチ６の底壁に注入される（図６Ｃ参照。）。そして、基板２が所定温度でアニール処理されることにより、エピタキシャル層３内にＰ型領域１１が形成される（図６Ｄ参照。）。
【０１１０】
このように、Ｐ型領域１１が、ゲートトレンチ６の底壁へのイオン注入および基板２のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ６の角部６３やその周辺への電流の集中を抑制できる半導体装置５１を簡易に製造することができる。
【０１１１】
また、イオンを注入するときにエピタキシャル層３の表面３１を保護するための保護膜として、ゲートトレンチ６の形成に利用した犠牲酸化膜２８が利用される。そして、ゲートトレンチ６の形成に連続してＰ型領域１１が形成される。エピタキシャル層３の表面３１を保護するための保護膜を別途形成する必要がないので、工程数を減らすことができ、製造コストを低減することができる。
【０１１２】
図７は、本発明の第４の実施形態に係る半導体装置の模式的な断面図である。図７において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【０１１３】
図７の半導体装置７１では、Ｐ型領域１１は、ゲートトレンチ６の底面６２および基板２の表面２１それぞれからエピタキシャル層３の層厚方向に離間して形成されている。Ｐ型領域１１は、ゲート幅と直交する方向（図７における左右方向）において、その中央部から両端部にかけてエピタキシャル層３の層厚方向における厚さが連続的に薄くなる断面視楕円形状に形成されている。また、Ｐ型領域１１は、互いにＰ型不純物の異なる第１領域２４と、第２領域２５とを有している。
【０１１４】
第１領域２４は、Ｐ型領域１１のゲート幅と直交する方向（図７における左右方向）における両端部に形成されている。第１領域２４は、エピタキシャル層３の層厚方向において、ゲートトレンチ６の角部６３に対向している。また、第１領域２４は、たとえば、２Ｅ１６〜２Ｅ１８ｃｍ−３のＰ型不純物濃度を有している。
【０１１５】
第２領域２５は、Ｐ型領域１１のゲート幅と直交する方向（図７における左右方向）における中央部に形成され、第１領域２４により挟まれている。第２領域２５は、エピタキシャル層３の層厚方向において、ゲートトレンチ６の角部６３により挟まれる中央部６４に対向している。また、第２領域２５は、第１領域２４よりも低いＰ型不純物濃度、たとえば、１Ｅ１６〜１Ｅ１８ｃｍ−３を有している。つまり、この半導体装置４１では、第１領域２４のＰ型不純物濃度は、第２領域２５のＰ型不純物濃度よりも高い。
【０１１６】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
【０１１７】
つまり、半導体装置７１では、ソース−ドレイン間の導通状態において、Ｎ型のドレイン領域４とＰ型領域１１との接合（ｐｎ接合）が逆バイアス状態になっている。したがって、ドレイン電極１７から底面６２へ向かう電流は、図７の矢印ＩＤ７で示されるように、底面６２に対向するＰ型領域１１を避けるように流れ、ボディ領域５に形成されたチャネルへ流れる。そのため、ゲートトレンチ６の角部６３やその周辺への電流の集中を抑制することができる。その結果、ゲート絶縁膜７の絶縁破壊を抑制することができる。
【０１１８】
さらに、第１領域２４のＰ型不純物濃度が、第２領域２５のＰ型不純物濃度よりも高い。そのため、ゲートトレンチ６の角部６３近傍において、ゲートトレンチ６の底面６２に向かって流れる電流を効果的にブロックすることができる。したがって、ゲートトレンチ６の角部６３やその周辺への電流集中を一層防止することができる。
【０１１９】
図８Ａ〜図８Ｋは、図７に示す半導体装置７１の製造方法を工程順に示す模式的な断面図である。
【０１２０】
まず、図８Ａに示すように、エピタキシャル成長法により、基板２の表面２１に、エピタキシャル層３が形成される。
【０１２１】
次いで、熱酸化処理により、エピタキシャル層３の表面３１に、ＳｉＯ２（酸化シリコン）からなる犠牲酸化膜２８が形成される。その後、犠牲酸化膜２８上にフォトレジスト２９が形成される。次いで、フォトリソグラフィによるパターニングによって、エピタキシャル層３の層厚方向において、犠牲酸化膜２８のゲートトレンチ６を形成すべき領域と対向する部分が除去される。これにより、図８Ｂに示すように、犠牲酸化膜２８に開口３０が形成される。
【０１２２】
そして、犠牲酸化膜２８を利用して、エピタキシャル層３がエッチングされる。これにより、図８Ｂに示すように、側面６１および底面６２ならびにこれらにより形成される角部６３を有するゲートトレンチ６が形成される。
【０１２３】
ゲートトレンチ６の形成後、犠牲酸化膜２８を表面３１の保護膜として残存させたまま、図８Ｃに示すように、ゲートトレンチ６内へ、Ｐ型不純物（たとえば、ホウ素イオン）がゲートトレンチ６の深さ方向に入射される。これにより、Ｐ型不純物が、開口３０を介してゲートトレンチ６の底面６２を形成する底壁に注入される。Ｐ型不純物を注入するときの注入エネルギーは、たとえば、２０ｋ〜１００ｋｅＶであり、ドーズ量は、たとえば、１Ｅ１１〜１Ｅ１３ｃｍ−２である。
【０１２４】
次いで、図８Ｄに示すように、ゲートトレンチ６の角部６３へ向けてＰ型不純物が入射される。Ｐ型不純物は、ゲートトレンチ６の深さ方向に対して、たとえば、１０〜３０°で傾斜する角度で入射される。これにより、Ｐ型不純物が、開口３０を介してエピタキシャル層３におけるゲートトレンチ６の角部６３に注入される。Ｐ型不純物を注入するときの注入エネルギーは、たとえば、２０ｋ〜１００ｋｅＶであり、ドーズ量は、たとえば、２Ｅ１１〜２Ｅ１３ｃｍ−２である。Ｐ型不純物が、ゲートトレンチ６の底壁に注入された後、上記傾斜角度で角部６３に注入されることにより、エピタキシャル層３では、角部６３近傍の部分は、当該部分により挟まれる中央部よりも大きいＰ型不純物のイオン濃度を有している。
【０１２５】
Ｐ型不純物の注入後、フォトレジスト２９および犠牲酸化膜２８が除去される。次いで、基板２が、たとえば、９００〜１１００℃でアニール処理される。これにより、図８Ｅに示すように、エピタキシャル層３に注入されたＰ型不純物が、イオンの上記濃度分布を維持したまま拡散し、ゲートトレンチ６の底面６２および基板２の表面２１それぞれから離間したＰ型領域１１が形成される。イオンの濃度分布を維持したままＰ型不純物が拡散するので、Ｐ型領域１１には、ゲートトレンチ６の角部６３に対向する第１領域２４と、第１領域２４により挟まれる第２領域２５とが形成される。
【０１２６】
次いで、熱酸化処理により、図８Ｆに示すように、ゲートトレンチ６の内面（底面６２および側面６１）およびエピタキシャル層３の表面３１に酸化膜２３が形成される。
【０１２７】
続いて、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層（図示せず）が形成される。ゲートトレンチ６は、この堆積層により埋め尽くされ、エピタキシャル層３は、酸化膜２３を介して堆積層により覆われる。
【０１２８】
その後、エッチバックにより、堆積層のゲートトレンチ６外に存在する部分が除去される。堆積層は、図８Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層が、ゲート電極８として形成される。
【０１２９】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２３の表面を介してエピタキシャル層３の内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散処理）が、たとえば、９００〜１１００℃で行なわれる。これにより、図８Ｈに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【０１３０】
次いで、酸化膜２３上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物（たとえば、ヒ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＮ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図８Ｉに示すように、ソース領域９が形成される。
【０１３１】
次いで、酸化膜２３上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。そして、注入されたＰ型不純物が、たとえば、８５０〜１０００℃でアニール処理されることにより活性化して、図８Ｉに示すように、ボディコンタクト領域１０が形成される。
【０１３２】
以上の工程を経た後、酸化膜２３のゲートトレンチ６外に存在する部分が除去され、ゲートトレンチ６の内面上のみに酸化膜２３が残されることにより、図８Ｊに示すように、ゲート絶縁膜７が得られる。
【０１３３】
その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１３が積層される。そして、フォトリソグラフィおよびエッチングにより、図８Ｊに示すように、層間絶縁膜１３にコンタクトホール１５が形成される。
【０１３４】
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１３上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１３上の導電材料がパターニングされる。これにより、図８Ｋに示すように、ソース配線１４が形成される。また、ゲート電極８と電気的に接続されるゲート配線１６が形成される。さらに、基板２の裏面にドレイン電極１７が形成される。
【０１３５】
以上の工程を経て、図７に示す半導体装置７１が得られる。
【０１３６】
上記のように、第１領域２４および第２領域２５を有するＰ型領域１１を形成するには、Ｐ型不純物が、所定の注入条件（注入エネルギーおよびドーズ量）で、ゲートトレンチ６の底壁に注入される（図８Ｃ参照。）。次いで、Ｐ型不純物が、所定の注入条件（注入エネルギーおよびドーズ量）で、エピタキシャル層３におけるゲートトレンチ６の角部６３に注入される（図８Ｄ参照。）。そして、基板２が所定温度でアニール処理されることにより、エピタキシャル層３内に、第１領域２４および第２領域２５を有するＰ型領域１１が形成される（図８Ｅ参照。）。
【０１３７】
このように、第１領域２４と第２領域２５とを有するＰ型領域１１が、ゲートトレンチ６の底壁および角部６３へのイオン注入、ならびに基板２のアニール処理により形成される。したがって、上記した工程を備える製造方法によれば、ゲートトレンチ６の角部６３やその周辺への電流集中を一層防止できる半導体装置７１を簡易に製造することができる。
【０１３８】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することもできる。
【０１３９】
たとえば、半導体装置１、４１、５１および７１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１、４１、５１および７１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【０１４０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す模式的な断面図である。
【図４Ｌ】図４Ｋの次の工程を示す模式的な断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の模式的な断面図である。
【図６Ａ】図５に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図６Ｂ】図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｂの次の工程を示す模式的な断面図である。
【図６Ｄ】図６Ｃの次の工程を示す模式的な断面図である。
【図６Ｅ】図６Ｄの次の工程を示す模式的な断面図である。
【図６Ｆ】図６Ｅの次の工程を示す模式的な断面図である。
【図６Ｇ】図６Ｆの次の工程を示す模式的な断面図である。
【図６Ｈ】図６Ｇの次の工程を示す模式的な断面図である。
【図６Ｉ】図６Ｈの次の工程を示す模式的な断面図である。
【図６Ｊ】図６Ｉの次の工程を示す模式的な断面図である。
【図７】本発明の第４の実施形態に係る半導体装置の模式的な断面図である。
【図８Ａ】図７に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図８Ｂ】図８Ａの次の工程を示す模式的な断面図である。
【図８Ｃ】図８Ｂの次の工程を示す模式的な断面図である。
【図８Ｄ】図８Ｃの次の工程を示す模式的な断面図である。
【図８Ｅ】図８Ｄの次の工程を示す模式的な断面図である。
【図８Ｆ】図８Ｅの次の工程を示す模式的な断面図である。
【図８Ｇ】図８Ｆの次の工程を示す模式的な断面図である。
【図８Ｈ】図８Ｇの次の工程を示す模式的な断面図である。
【図８Ｉ】図８Ｈの次の工程を示す模式的な断面図である。
【図８Ｊ】図８Ｉの次の工程を示す模式的な断面図である。
【図８Ｋ】図８Ｊの次の工程を示す模式的な断面図である。
【図９】従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。
【符号の説明】
【０１４２】
１    半導体装置
２    基板
３    エピタキシャル層（半導体層）
４    ドレイン領域
５    ボディ領域
６    ゲートトレンチ
７    ゲート絶縁膜
８    ゲート電極
９    ソース領域
１１  Ｐ型領域（第１導電型領域）
１２  マスク
２１  表面（基板の表面）
２４  第１領域
２５  第２領域
２６  側面（マスクの側面）
２７  角部（基板表層部の角部）
３１  表面（半導体層の表面）
４１  半導体装置
５１  半導体装置
６１  側面（ゲートトレンチの側面）
６２  底面（ゲートトレンチの底面）
６３  角部（ゲートトレンチの角部）
７１  半導体装置
【図１】
2010027680.tif 000003
【図２Ａ】
2010027680.tif 000004
【図２Ｂ】
2010027680.tif 000005
【図２Ｃ】
2010027680.tif 000006
【図２Ｄ】
2010027680.tif 000007
【図２Ｅ】
2010027680.tif 000008
【図２Ｆ】
2010027680.tif 000009
【図２Ｇ】
2010027680.tif 000010
【図２Ｈ】
2010027680.tif 000011
【図２Ｉ】
2010027680.tif 000012
【図２Ｊ】
2010027680.tif 000013
【図２Ｋ】
2010027680.tif 000014
【図３】
2010027680.tif 000015
【図４Ａ】
2010027680.tif 000016
【図４Ｂ】
2010027680.tif 000017
【図４Ｃ】
2010027680.tif 000018
【図４Ｄ】
2010027680.tif 000019
【図４Ｅ】
2010027680.tif 000020
【図４Ｆ】
2010027680.tif 000021
【図４Ｇ】
2010027680.tif 000022
【図４Ｈ】
2010027680.tif 000023
【図４Ｉ】
2010027680.tif 000024
【図４Ｊ】
2010027680.tif 000025
【図４Ｋ】
2010027680.tif 000026
【図４Ｌ】
2010027680.tif 000027
【図５】
2010027680.tif 000028
【図６Ａ】
2010027680.tif 000029
【図６Ｂ】
2010027680.tif 000030
【図６Ｃ】
2010027680.tif 000031
【図６Ｄ】
2010027680.tif 000032
【図６Ｅ】
2010027680.tif 000033
【図６Ｆ】
2010027680.tif 000034
【図６Ｇ】
2010027680.tif 000035
【図６Ｈ】
2010027680.tif 000036
【図６Ｉ】
2010027680.tif 000037
【図６Ｊ】
2010027680.tif 000038
【図７】
2010027680.tif 000039
【図８Ａ】
2010027680.tif 000040
【図８Ｂ】
2010027680.tif 000041
【図８Ｃ】
2010027680.tif 000042
【図８Ｄ】
2010027680.tif 000043
【図８Ｅ】
2010027680.tif 000044
【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
2010027680.tif 000048
【図８Ｊ】
2010027680.tif 000049
【図８Ｋ】
2010027680.tif 000050
【図９】
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