(57)【要約】【課題】  閾値電圧の低い金属ゲート電極においてＰＭＩＳＦＥＴの製造方法を提供する。【解決手段】  半導体基板１０上にＰＭＩＳＦＥＴを作製する方法であって、半導体基板１０上に絶縁膜２０を形成する工程と、半導体基板１０及び絶縁膜２０をハロゲン化合物を含むガスにさらして、絶縁膜２０上に吸着層１１０を形成する工程と、吸着層１１０上に金属を含むゲート電極４０を形成して、吸着層１１０とゲート電極４０を反応させて、吸着層１１０をハロゲン含有金属層にする工程とを有することを特徴とする半導体装置の製造方法。【選択図】  図１
2010212376.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＰＭＩＳＦＥＴを作製する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物を含むガスにさらして、前記絶縁膜上に吸着層を形成する工程と、
前記吸着層上に金属を含むゲート電極を形成して、前記吸着層と前記ゲート電極を反応させて、前記吸着層をハロゲン含有金属層にする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴを作製する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物からなるガスにさらして、前記絶縁膜上に吸着層を形成する工程と、
前記ＰＭＩＳＦＥＴを形成する領域に形成された前記吸着層上に、レジストを形成する工程と、
前記ＮＭＩＳＦＥＴを形成する領域に形成された前記吸着層を除去する工程と、
前記ＰＭＩＳＦＥＴを形成する領域に形成された前記レジストを除去する工程と、
前記ＰＭＩＳＦＥＴを形成する領域に形成された前記吸着層上及び前記ＮＭＩＳＦＥＴを形成する領域に形成された前記絶縁膜上に金属を含むゲート電極を形成し、前記ＰＭＩＳＦＥＴを形成する領域の前記吸着層と前記ゲート電極を反応させて、前記ＰＭＩＳＦＥＴを形成する領域の前記吸着層をハロゲン含有金属層にする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記ハロゲン化合物がＮＨ４Ｆ又はフロロカーボンであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極がＭｏ、Ｒｕ、Ｗ、Ｔａ、Ｎｂ、Ｔｉ、Ｈｆ、Ｚｒ、希土類元素のカーバイド、ナイトライド、シリサイド、窒化シリサイド、及びボライドの何れかであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記ハロゲン含有金属層を形成するハロゲンと金属の結合力が前記ハロゲン化合物の結合力に対して、強いことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項６】
前記ハロゲン含有金属層の膜厚が０．２ｎｍ〜１．０ｎｍであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＩＳＦＥＴ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の高性能化は、これまで素子を微細化することで実現されてきた。しかし、素子の物理サイズ縮小による性能向上は限界を迎え、新材料の適用が不可避な状況にある。
【０００３】
例えば、ゲート絶縁膜においては、従来使用されてきたシリコン酸化膜やシリコンオキシナイトライド膜では、薄膜化によって基板−電極間の電子・ホールトンネル確率が増加し、リーク電流が増加する問題が顕在化してきた。このため、ＺｒＯ２、ＨｆＯ２、ＨｆＺｒＯ、ＨｆＳｉＯＮといった、誘電率の高い絶縁膜の開発が進められている。
【０００４】
またゲート電極では、シリコン空乏層による容量を減らすため、これまで用いられたＢ／Ｐ・Ａｓ添加多結晶シリコン膜のような、Ｓｉの価電子帯端、伝導帯端と同程度の実効仕事関数を示し、且つ半導体素子製造プロセスに適合可能な、高耐熱性を有する金属材料については知られていない。例えば、ＡｌやＴｉ等の真空仕事関数の小さな材料は一般に反応性が高く、また真空仕事関数の大きな貴金属（白金等）等は融点が十分高くないため、これら材料を電極としてゲート絶縁膜上に形成し、チャネル拡散層の不純物活性化用の高温熱処理を施すと、ゲート絶縁膜の絶縁性低下が生じやすい。さらに、Ｂ／Ｐ・Ａｓ添加多結晶シリコン膜や、Ｓｉの価電子帯端、伝導帯端に近い実効仕事関数を有する金属膜を、ＨｆＯ２やＨｆＳｉＯＮといった高誘電率絶縁膜上に形成して高温熱処理を施すと、実効仕事関数がＳｉのミッドギャップ付近に近い値に変化することが知られている。このように、ゲート電極の実効仕事関数がＳｉの価電子帯端、伝導帯端に近い実効仕事関数から外れると、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の閾値が増加して素子性能が劣化する。
【０００５】
そこで、真空仕事関数がシリコンのミッドギャップ付近に位置し、且つ融点が高い化合物材料（例えば、ＴｉＮやＴａＣ）を、ＮＭＩＳＦＥＴ（Ｎ  Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とＰＭＩＳＦＥＴ（Ｐ  Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）共通の金属電極として用い、絶縁膜やチャネルの工夫により、ＦＥＴのフラットバンド電圧を変化させる試みがなされている。一例として、ＮＭＩＳＦＥＴに対してはゲート絶縁膜への希土類・アルカリ土類元素の導入が、ＰＭＩＳＦＥＴに対してはゲート絶縁膜へのアルミニウムの導入が挙げられる。これは、高誘電率絶縁膜とシリコン界面層との間に、希土類・アルカリ土類元素／アルミニウムを存在させると、フラットバンド電圧が負／正にシフトする減少に基づく技術である。希土類元素については、ゲート絶縁膜中に導入しても素子性能の劣化はあまり見られず、実用化に向けた検討が進められている。ところがアルミニウムについては、絶縁膜に導入すると負の固定電荷を生成し、チャネル中のキャリア移動度の低下が生じやすい。
【０００６】
他方、酸素元素、窒素元素、ハロゲン元素は、金属元素に比べて電気陰性度が大きいことから、一般に金属を酸化・窒化・ハロゲン化すると仕事関数が増加する。そこでイオン注入により、ＰＭＩＳＦＥＴの金属電極のみに酸素や窒素、ハロゲンを導入する方法が提案されている（例えば、特許文献１を参照）。但し、金属電極の仕事関数は、ゲート絶縁膜との界面近傍の膜組成で決定されるため、仕事関数を大きく増加させるためには、多量の酸素・窒素・ハロゲンを、ゲート絶縁膜界面近傍の金属膜に導入する必要がある。
【０００７】
しかし、イオン注入では、特定領域のみに元素を導入することはできない。すなわち、ゲート絶縁膜との界面近傍の金属膜に酸素・窒素・ハロゲンを導入すると、ゲート絶縁膜や、絶縁膜界面から離れた金属膜にもある程度の酸素イオン・窒素イオン・ハロゲンイオンが導入され、イオン照射によるゲート絶縁膜の絶縁性低下や、金属電極の抵抗増加の問題が生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２７３３５０公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、従来のＭＩＳＦＥＴでは、金属膜をゲート電極として用いると、金属電極の仕事関数とＳｉの仕事関数が乖離し、閾値電圧が増加しやすい問題があった。
【００１０】
そこで、本発明の目的は、イオン注入を用いることなく、閾値電圧の低い、金属ゲート電極のＰＭＩＳＦＥＴを製造する方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明による半導体装置の製造方法は、半導体基板上にＰＭＩＳＦＥＴを作製する方法であって、前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板及び前記絶縁膜をハロゲン化合物を含むガスにさらして、前記絶縁膜上に吸着層を形成する工程と、前記吸着層上に金属を含むゲート電極を形成して、前記吸着層と前記ゲート電極を反応させて、前記吸着層をハロゲン含有金属層にする工程とを有することを特徴とする。
【００１２】
また、本発明による半導体装置の製造方法は、半導体基板上にＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴを作製する方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記半導体基板及び前記絶縁膜をハロゲン化合物からなるガスにさらして、前記絶縁膜上に吸着層を形成する工程と、前記ＰＭＩＳＦＥＴを形成する領域に形成された前記吸着層上にレジストを形成する工程と、前記ＮＭＩＳＦＥＴを形成する領域に形成された前記吸着層を除去する工程と、前記ＰＭＩＳＦＥＴを形成する領域に形成された前記レジストを除去する工程と、前記ＰＭＩＳＦＥＴを形成する領域に形成された前記吸着層上及び前記ＮＭＩＳＦＥＴを形成する領域に形成された前記絶縁膜上にゲート電極を形成し、前記ＰＭＩＳＦＥＴを形成する領域の前記吸着層と前記ゲート電極を反応させて、前記ＰＭＩＳＦＥＴを形成する領域の前記吸着層をハロゲン含有金属層にする工程とを有することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、ＰＭＩＳＦＥＴの製造において、イオン注入を用いることなく、閾値電圧の低い金属ゲート電極のＰＭＩＳＦＥＴを製造することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係わる半導体装置の概略構成図を示す断面図。
【図２】第１の実施形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施形態の半導体装置の製造工程を示す断面図。
【図４】第１の実施形態の半導体装置の製造工程を示す断面図。
【図５】第１の実施形態の半導体装置の製造工程を示す断面図。
【図６】第２の実施形態に係わる半導体装置の概略図を示す断面図。
【図７】第２の実施形態の半導体装置の製造工程を示す断面図。
【図８】第２の実施形態の半導体装置の製造工程を示す断面図。
【図９】第２の実施形態の半導体装置の製造工程を示す断面図。
【図１０】第２の実施形態の半導体装置の製造工程を示す断面図。
【図１１】第２の実施形態の半導体装置の製造工程を示す断面図。
【図１２】第３の実施形態に係わる半導体装置の概略図を示す断面図。
【図１３】第３の実施形態の半導体装置の製造工程を示す断面図。
【図１４】第３の実施形態の半導体装置の製造工程を示す断面図。
【図１５】第３の実施形態の半導体装置の製造工程を示す断面図。
【図１６】第３の実施形態の半導体装置の製造工程を示す断面図。
【図１７】第３の実施形態の半導体装置の製造工程を示す断面図。
【図１８】本発明の第１の実施形態に係わる半導体装置の評価図。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ本発明の実施形態について説明する。
【００１６】
（第１の実施形態）
図１乃至図５は、本発明の半導体装置の製造方法に係わる第１の実施形態を示す。
【００１７】
図１は、第１の実施形態のＰＭＩＳＦＥＴの断面図を示している。
【００１８】
本実施形態に係わるＰＭＩＳＦＥＴは、半導体基板１０上に形成された絶縁膜２０上に、ハロゲン含有金属層３０を介してゲート電極４０が形成され、絶縁膜２０、ハロゲン含有金属層３０及びゲート電極４０の側壁にゲート側壁５０が形成された構成としている。また、絶縁膜２０下にはＮ型ウエル領域６０が形成されており、このＮ型ウエル領域６０を挟むようにＰ型エクステンション領域７０が対向して形成され、このＰ型エクステンション領域７０の外側に延長してＰ型拡散領域８０が形成された構成としている。
【００１９】
Ｐ型エクステンション領域７０は、Ｐ型拡散領域８０よりも不純物濃度が低くなっている。また、絶縁膜２０は、界面層９０と高誘電率絶縁膜１００の積層構造から形成されている。
【００２０】
半導体基板１０としては、単結晶Ｓｉが一般的であるが、多結晶Ｓｉ、アモルファスＳｉ、Ｇｅ、グラフェン、化合物半導体、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）、有機高分子等から構成してもよい。
【００２１】
界面層９０は、例えばシリコン酸化膜から構成される。また、高誘電率絶縁膜１００は、例えばＨｆＳｉＯＮ、ＨｆＯ２などのＨｆ絶縁膜、ＬａＡｌＯなどの希土類絶縁膜、ＬａＯｘ／ＨｆＳｉＯＮやＨｆＳｉＯＮ／ＬａＯｘなどのＨｆ絶縁膜と希土類絶縁膜の積層膜等によって構成される。Ｓｉ上に形成してもシリコン酸化膜を形成しにくい、希土類絶縁膜を高誘電率絶縁膜１００として用いた場合には、界面層９０は形成しなくてもよい。
【００２２】
次に、本実施形態に係わるＰＭＩＳＦＥＴの製造方法について、図２乃至図５を参照して説明する。
【００２３】
まず、図２に示すように、半導体基板１０上に形成されたＮ型ウエル領域６０上に、主に酸化シリコンからなる界面層９０と、主にＨｆＳｉＯＮからなる高誘電率絶縁膜１００を形成する。その後、絶縁膜２０の改質を目的として、窒素などの不活性ガス、若しくは、微量の酸素が添加された不活性ガス雰囲気で高温熱処理（ＰＤＡ（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌ））を行う。
【００２４】
次に、図３に示すように、ハロゲン化合物からなる吸着層１１０を高誘電率絶縁膜１００上に形成する。吸着層１１０は、例えば、ＨＦとＮＨ３から構成されるＮＨ４Ｆ固体粉末を加熱して生じる昇華ガス中にさらすことにより形成することができる。このとき、高誘電率絶縁膜１００の表面にＮＨ４Ｆの吸着層１１０が形成される。なお、吸着層１１０の膜厚は０．２ｎｍ〜１．０ｎｍである。
【００２５】
その後、図４に示すように、吸着層１１０の上に金属Ｍを堆積して、ゲート電極４０を形成する。ゲート電極４０としては、例えば、Ｍｏ、Ｒｕ、Ｗ、Ｔａ、Ｎｂ、Ｔｉ、Ｈｆ、Ｚｒ、希土類元素のカーバイド、ナイトライド、シリサイド、窒化シリサイド、及びボライド、が挙げられる。以下、Ｍｏを例として説明する。
【００２６】
図５に示すように、ゲート電極４０の堆積時には、吸着層１１０を構成するハロゲン化合物とゲート電極４０を構成する金属が反応して、ハロゲン含有金属層３０を形成する。また、この反応は、加熱処理をしても進行させることができる。なお、ハロゲン含有金属層３０の膜厚は膜厚が０．２ｎｍ〜１．０ｎｍである。
【００２７】
このとき、吸着層１１０としては、吸着層１１０を構成するハロゲン化合物のハロゲンと他原子との結合力よりも、ハロゲン化合物とゲート電極４０を構成する金属が反応して作製されたハロゲン含有金属層３０の、ハロゲンと金属との結合力の方が強くなる材料を使用する。例えば、吸着層１１０を形成するハロゲン化合物には、ＨＦとＮＨ３から構成されるＮＨ４Ｆ固体粉末を、ゲート電極４０を構成する金属にはＭｏを用いればよい。この場合、ハロゲン含有金属層３０は、ＭｏＦとなる。
【００２８】
これは、Ｍｏ−Ｆ結合の結合エネルギーの値が６．１５ｅＶ、Ｍｏ−Ｎ結合のエネルギーの値が０．７７ｅＶ、Ｆ−Ｈ結合の結合エネルギーの値が３．１７ｅＶ、Ｎ−Ｈ結合の結合エネルギーが０．７１ｅＶと、Ｍｏ−Ｆ結合やＭｏＮ結合がＦ−Ｈ結合やＮ−Ｈ結合よりも結合エネルギーが大きいからである。
【００２９】
一般に、２つの元素Ａと元素Ｂ間の結合エネルギーＥＡ−Ｂは、元素Ａと元素Ｂそれぞれの電気陰性度χ（Ａ）、χ（Ｂ）の差に比例し、以下の式１を用いて表される。
【数１】
2010212376.tif 000003
【００３０】
となる。なお、電子ボルト（ｅＶ）を単位として結合エネルギーを表したときは、ｋ＝１となる。
【００３１】
Ｆ、Ｈ、Ｍｏ、Ｎの電気陰性度は、順に３．９８、２．２０、２．１６、３．０４であるので、式１から上記の結合エネルギーの値が導かれる。
【００３２】
その後、界面層９０、高誘電率絶縁膜１００、ハロゲン含有金属層３０、及び金属ゲート電極４０の側壁にゲート側壁５０を形成し、金属ゲート電極４０及びゲート側壁５０をマスクとして、Ｂのイオン注入と活性加熱処理を行い、Ｐ型拡散領域８０を形成して、図１に示すＰＭＩＳＦＥＴを作製する。
【００３３】
（第２の実施形態）
図６乃至図１１は、本発明の半導体装置の製造方法に係わる第２の実施形態を示す。
【００３４】
図６は、本実施形態に係わるＣＭＩＳＦＥＴの断面図を示している。
【００３５】
図６に示すように、本実施形態に係わるＣＭＩＳＦＥＴは、半導体基板１０上に設けられ、この半導体基板１０の表層部に素子分離領域１２０が選択的に形成されている。素子分離領域１２０にはＳｉＯ２等の絶縁膜が埋め込まれており、素子分離領域１２０をはさんで、ＰＭＩＳＦＥＴ形成領域１３０及びＮＭＩＳＦＥＴ形成領域１４０が形成されている。ＰＭＩＳＦＥＴ形成領域１３０及びＮＭＩＳＦＥＴ形成領域１４０の構成は、第１の実施形態と同じであるので、その説明は省略する。
【００３６】
次に、本実施形態に係わるＣＭＩＳＦＥＴの製造方法について説明する。
【００３７】
まず、図７に示すように、半導体基板１０上に、ＳＴＩ構造（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の素子分離領域１２０によって分離されたＮ型ウエル領域６０とＰ型ウエル領域１５０を形成する。その後、Ｎ型ウエル領域６０とＰ型ウエル領域１５０の上に界面層９０を形成し、更に界面層９０の上に高誘電率絶縁膜１００を形成する。
【００３８】
次に、図８に示すように、高誘電率絶縁膜１００をＮＨ４Ｆ固体粉末の昇華ガス中にさらすことで、高誘電率絶縁膜１００表面にＮＨ４Ｆの吸着層１１０を形成する。このとき、吸着層の膜厚は０．２ｎｍ〜１．０ｎｍである
次に、図９に示すように、レジスト１６０でＮ型ウエル領域６０上の吸着層１１０を被覆し、純水への浸漬処理を施すことで、Ｐ型ウエル領域１５０上に形成された吸着層１１０を除去する。
【００３９】
さらに、図１０に示すように、有機溶剤でＮ型ウエル領域６０側のレジスト１６０を剥離した後、吸着層１１０および高誘電率絶縁膜１００の上に、スパッタによりＴａＳｉＮ膜を堆積してゲート電極４０を形成する。
【００４０】
Ｔａ−Ｆ結合の結合エネルギーが６．１５ｅＶ、Ｓｉ−Ｆ結合の結合エネルギーが４．３３ｅＶ、Ｔａ−Ｎ結合の結合エネルギーが２．３７ｅＶ、Ｓｉ−Ｎ結合の結合エネルギーが１．３ｅＶ、Ｆ−Ｈ結合の結合エネルギーが３．１７ｅＶ、Ｎ−Ｈ結合の結合エネルギーが０．７１ｅＶと、Ｔａ―Ｆ結合、Ｓｉ−Ｆ結合の結合エネルギーの方が、Ｔａ−Ｎ結合、Ｓｉ−Ｎ結合、Ｆ−Ｈ結合又はＮ−Ｈ結合の結合エネルギーよりも大きい、。このため、ＴａＳｉＮ膜堆積の際に、ＮＨ４Ｆの吸着層１１０がＴａＳｉＮ膜と反応し、Ｎ型ウエル領域６０側の高誘電率絶縁膜１００上のゲート電極４０のみ、フッ素や窒素が含有されたＴａＳｉＮ膜、つまりハロゲン含有金属層３０が形成されることになる。このときの、ハロゲン含有金属層の膜厚は０．２ｎｍ〜１．０ｎｍである。なお、上記結合エネルギーの値は第１の実施形態で説明した式１より求めることができ、Ｓｉ、Ｔａの電気陰性度は、順に１．９、１．５である。
【００４１】
次に、図１１に示すように、ＳｉＮハードマスクを用いたドライエッチングによってゲート電極４０を加工する。次に、Ｐ型ウエル領域１５０へＡｓを、Ｎ型ウエル領域６０へＢをイオン注入し、高温スパイクアニールによって、Ｎ型エクステンション領域１７０及び、Ｐ型エクステンション領域７０を形成する。その後、通常の製造工程で、ゲート側壁５０、Ｎ型拡散領域１８０、Ｐ型拡散領域８０、及び層間絶縁膜１９０形成とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による表面平坦化を実施し、図６に示すＣＭＩＳＦＥＴを形成する。
【００４２】
（第３の実施形態）
図１２乃至図１７は、本発明の半導体装置の製造方法に係わる第３の実施形態を示す。
【００４３】
図１２は、本実施形態に係わるＣＭＩＳＦＥＴの断面図を示している。
【００４４】
図１２に示すように、本実施形態に係わるＣＭＩＳＦＥＴは、半導体基板１０上に設けられ、この半導体基板１０の表層部に素子分離領域１２０が選択的に形成されている。素子分離領域１２０にはＳｉＯ２等の絶縁膜が埋め込まれており、素子分離領域１２０をはさんで、ＰＭＩＳＦＥＴ形成領域１３０及びＮＭＩＳＦＥＴ形成領域１４０が形成されている。ＰＭＩＳＦＥＴ形成領域１３０及びＮＭＩＳＦＥＴ形成領域１４０の構成は、第２の実施形態と同じであるので、その説明は省略する。
【００４５】
次に、本実施形態に係わるＣＭＩＳＦＥＴの製造方法について説明する。
【００４６】
まず、図１３に示すように、半導体基板１０上に、ＳＴＩ構造の素子分離領域１２０によって分離されたＮ型ウエル領域６０とＰ型ウエル領域１５０を形成する。その後、Ｎ型ウエル領域６０とＰ型ウエル領域１５０の上に界面層９０を形成し、その界面層９０の上に高誘電率絶縁膜１００を形成する。さらに、高誘電率絶縁膜１００の上に酸化ランタン層２００を堆積して形成する。
【００４７】
次に、図１４に示すように、酸化ランタン層２００をポリテトラフルオロエチレンの熱分解で生成したフロロカーボンガスにさらすことで、酸化ランタン層２００の表面にフロロカーボン（（−（ＣｘＦｙ）−）ｎ層、つまり吸着層１１０を形成する。このときの吸着層１１０の膜厚は０．２ｎｍ〜１．０ｎｍである。
【００４８】
その後、図１５に示すように、レジスト１６０でＮ型ウエル領域６０上の吸着層１１０を被覆し、Ｐ型ウエル領域１５０側の吸着層１１０をオゾンガスにさらすことにより、Ｐ型ウエル領域１５０側の吸着層１１０を除去する。
【００４９】
次に、図１６に示すように、有機溶剤でＮ型ウエル領域６０側のレジスト１６０を剥離した後、ＴｉＮ膜２１０を積層した後に、多結晶Ｓｉ膜２２０を積層してゲート電極４０を作製する。
【００５０】
このとき、吸着層１１０を構成するフロロカーボン（（−（ＣｘＦｙ）−）ｎと、ゲート電極４０を構成するＴｉＮ膜２１０において、Ｔａ−Ｆ結合はＣ−Ｆ結合よりも結合エネルギーが大きいため、吸着層１１０を構成するフロロカーボン（（−（ＣｘＦｙ）−）ｎがＴｉＮ膜２１０と反応して、ＴｉＦが生成し、フロロカーボン（（−（ＣｘＦｙ）−）ｎからＦが放出され、フロロカーボン（（−（ＣｘＦｙ）−）ｎ中に残留したＣもＴｉＮ膜に取り込まれる。上記したように、式１よりＴａ−Ｆ結合の結合エネルギーは６．１５ｅＶ、Ｃ−Ｆ結合の結合エネルギーは２．０４ｅＶである。なお、Ｃの電気陰性度は２．５５である。これにより、Ｎ型ウエル領域６０側の酸化ランタン層２００との界面にハロゲン含有金属層３０であるＴｉＮＣＦ層が形成される。このときのハロゲン含有金属層３０の膜厚は０．２ｎｍ〜１．０ｎｍである。
【００５１】
その後、図１７に示すように、ＳｉＮハードマスクを用いたドライエッチングによってゲート電極４０を加工する。次に、Ｐ型ウエル領域１５０へＡｓを、Ｎ型ウエル領域６０へＢをイオン注入し、高温スパイクアニールによって、Ｎ型エクステンション領域１７０及び、Ｐ型エクステンション領域７０を形成する。その後、通常の製造工程で、ゲート側壁５０、Ｎ型拡散領域１８０、Ｐ型拡散領域８０、ＰＭＩＳ用多結晶シリコン膜２３０、ＮＭＩＳ用多結晶シリコン膜２４０、及び層間絶縁膜１９０形成とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による表面平坦化を実施し、図６に示すＣＭＩＳＦＥＴを形成する。
【００５２】
なお、本発明は、上述した第１の実施形態、第２の実施形態、又は第３の実施形態に限定されることなく、発明の要旨を逸脱しない範囲において、適宜設計変更又は組み合わせを行って良い。
【００５３】
以下、実施例１−３に基づいて、本発明の効果を具体的に説明する。
【００５４】
（実施例１）
まず、第１の実施形態の製造方法でＰＭＩＳＦＥＴを作製した。吸着層１１０にはＮＨ４Ｆを、高誘電率絶縁膜１００にはＨｆＳｉＯＮを、ゲート電極４０にはＭｏを用いた。
【００５５】
第１の実施形態の製造方法で作製した試料のＣ−Ｖ特性を評価した。図１８に、その結果を示す。図１８の破線は高誘電率絶縁膜１００上に、ＮＨ４吸着処理を行ったＣ−Ｖカーブを、実線はＮＨ４吸着処理を行っていないＣ−Ｖカーブを示している。ＨｆＳｉＯＮ膜表面へのＮＨ４Ｆ吸着処理によって、Ｃ−Ｖカーブが、正電圧側に約０．３Ｖシフトしていることが明らかになった。さらに本処理を施して製造したＰＭＩＳＦＥＴにおける閾値電圧が低下していることを確認した。
【００５６】
さらに、フラットバンド電圧の絶縁膜２０の膜厚依存性からゲート電極４０の実効仕事関数を算出したところ、ＮＨ４吸着処理を行わないゲート電極４０では約４．７Ｖであるのに対し、ＮＨ４Ｆ吸着処理後に電極形成を行ったものは約５Ｖであった。
【００５７】
また、ＸＰＳやＨＲ−ＲＢＳを用いて、第１の実施形態の製造方法で作製したＰＭＩＳＦＥＴについて評価を行ったところ、Ｍｏ／ＨｆＳｉＯＮ界面に窒素やフッ素が局在しており、Ｍｏスペクトルに、束縛エネルギーの大きな成分が存在することを確認した。
【００５８】
これは、Ｍｏ−Ｆ結合、Ｍｏ−Ｎ結合はＦ−Ｈ結合やＮ−Ｈ結合よりも結合エネルギーが大きく、ＨｆＳｉＯＮ膜上にＮＨ４Ｆを吸着させた試料では、２Ｍｏ＋ＮＨ４Ｆ→ＭｏＦ＋ＭｏＮ＋２Ｈ２の反応が生じ、Ｍｏよりも電気陰性度の大きなＦ、Ｎを含有する層がゲート電極４０界面に生成することによって、ゲート電極４０の実効仕事関数が増加しためである。
【００５９】
（実施例２）
第２の実施形態の製造方法でＣＭＩＳＦＥＴを作製した。吸着層１１０にはＮＨ４Ｆを、高誘電率絶縁膜１００にはＨｆＳｉＯＮを、ゲート電極４０にはＴａＳｉＮを用いた。
【００６０】
作製した試料のＮＭＩＳＦＥＴとＰＭＩＳＦＥＴのゲート電極４０の実効仕事関数は、それぞれ約４．２Ｖ、約４．７Ｖであり、両者の閾値電圧は約０．２Ｖであった。ＰＭＩＳＦＥＴ電極の実効仕事関数が約４．７Ｖと上昇したのは、Ｔａ、Ｓｉ、Ｎよりも大きな電気陰性度を有するＦが含有されたハロゲン含有金属層３０の形成によるためである。
【００６１】
（実施例３）
第３の実施形態の製造方法でＣＭＩＳＦＥＴを作製した。吸着層１１０にはフロロカーボン（（−（ＣｘＦｙ）−）ｎを、高誘電率絶縁膜１００にはＨｆＯ２を、ゲート電極４０にはＴｉＮを用いた。
【００６２】
作製した試料のＮＭＩＳＦＥＴとＰＭＩＳＦＥＴのゲート電極４０の実効仕事関数は、それぞれ、約４Ｖ、約５Ｖであり、両者の閾値電圧はほぼ０Ｖであった。
【００６３】
通常、ＴｉＮ膜の真空仕事関数は約４．５Ｖである。しかしながら、第３の実施形態の製造方法でのＮＭＩＳＦＥＴの仕事関数が約４Ｖであった。これは、界面層９０近傍まで熱拡散したＬａが誘起するダイポールによるものと考えられる。一方で、ＰＭＩＳＥＴでは、Ｔｉ、Ｎよりも電気陰性度が大きなＦが含有されたＴｉＮ層に起因しているためである。
【００６４】
（比較例１）
ＮＨ４Ｆで処理をしていないこと以外は実施例１と同様の作製方法で、ＰＭＩＳＦＥＴを作製した。ゲート電極の実効仕事関数は、ＮＨ４Ｆ処理を施した場合と比較して約４．７Ｖと０．約３Ｖ低下した。
【００６５】
（比較例２）
ＮＨ４Ｆで処理をしていないこと以外は実施例２と同様の作製方法で、ＣＭＩＳＦＥＴを作製した。ＰＭＩＳＦＥＴのゲート電極の実効仕事関数は、ＮＨ４Ｆ処理を施した場合と比較して約４．２Ｖと約０．５Ｖ低下した。
【００６６】
（比較例３）
フロロカーボン（（−（ＣｘＦｙ）−）ｎで処理をしていないこと以外は実施例３と同様の作製方法で、ＣＭＩＳＦＥＴを作製した。ＰＭＩＳＦＥＴのゲート電極の実効仕事関数は、フロロカーボン（（−（ＣｘＦｙ）−）ｎ処理を施した場合と比較して約４Ｖと約１Ｖ低下した。
【００６７】
本発明を用いることで、ＰＭＩＳＦＥＴの実効仕事関数を増加させ、閾値電圧を低下させることに成功した。
【符号の説明】
【００６８】
１０  …  半導体基板
２０  …  界面層
３０  …  ハロゲン含有金属層
４０  …  ゲート電極
５０  …  ゲート側壁
６０  …  Ｎ型ウエル領域
７０  …  Ｐ型エクステンション領域
８０  …  Ｐ型拡散領域
９０  …  界面層
１００  …  高誘電率絶縁層
１１０  …  吸着層
１２０  …  素子分離領域
１３０  …  ＰＭＩＳＦＥＴ形成領域
１４０  …  ＮＭＩＳＦＥＴ形成領域
１５０  …  Ｐ型ウエル領域
１６０  …  レジスト
１７０  …  Ｎ型エクステンション領域
１８０  …  Ｎ型拡散領域
１９０  …  層間絶縁膜層
２００  …  酸化ランタン層
２１０  …  ＴｉＮ膜
２２０  …  多結晶シリコン膜
２３０  …  ＰＭＩＳ用多結晶シリコン膜
２４０  …  ＮＭＩＳ用多結晶シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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