(57)【要約】【課題】バースト長制御回路及びこれを用いた半導体メモリー装置を提供する。【解決手段】第１及び第２バスト信号に応答してクロック信号から第１及び第２内部クロック信号を生成するクロック信号生成部と、第１及び第２内部クロック信号に応答して駆動され、リード又はライト動作時に第１及び第２バスト信号によってイネーブル区間が調節される第１及び第２制御信号を生成する制御信号生成部と、第１及び第２バスト信号に応答してバスト終了信号を生成するバスト終了信号生成部と、を含み、第１制御信号は、バスト終了信号に応答してディセーブルされるバースト長制御回路とした。【選択図】図２
2010092577.tif 000002
【特許請求の範囲】
【請求項１】
第１バスト信号及び第２バスト信号に応答してクロック信号から第１内部クロック信号及び第２内部クロック信号を生成するクロック信号生成部と、
前記第１内部クロック信号及び第２内部クロック信号に応答して駆動され、リード又はライト動作時に前記第１バスト信号及び第２バスト信号によってイネーブル区間が調節される第１制御信号及び第２制御信号を生成する制御信号生成部と、
前記第１バスト信号及び第２バスト信号に応答してバスト終了信号を生成するバスト終了信号生成部と、
を含み、
前記第１制御信号は、前記バスト終了信号に応答してディセーブルされることを特徴とするバースト長制御回路。
【請求項２】
前記クロック信号生成部が、前記第１バスト信号がイネーブルされる場合に前記クロック信号を前記第１内部クロック信号として伝達し、前記第２バスト信号がイネーブルされる場合に前記クロック信号を前記第１内部クロック信号及び第２内部クロック信号として伝達する特徴とする請求項１に記載のバースト長制御回路。
【請求項３】
前記クロック信号生成部が、
前記第１バスト信号及び第２バスト信号に応答して前記クロック信号を前記第１内部クロック信号として伝達する第１伝達部と、
前記第１バスト信号及び第２バスト信号に応答して前記クロック信号を前記第２内部クロック信号として伝達する第２伝達部と、
を含むことを特徴とする請求項２に記載のバースト長制御回路。
【請求項４】
前記制御信号生成部が、
前記第１内部クロック信号に応答して駆動され、前記第１バスト信号及び第２バスト信号とリード信号及びライト信号に応答して状態信号を生成する状態信号生成部と、
前記状態信号及び前記バスト終了信号を受信して前記第１制御信号を生成する第１制御信号生成部と、
前記第１内部クロック信号及び前記第２内部クロック信号に応答して駆動され、前記状態信号を受信して第１イネーブル信号乃至第３イネーブル信号を生成するイネーブル信号生成部と、
前記第１イネーブル信号乃至第３イネーブル信号を受信して前記第２制御信号を生成する第２制御信号生成部と、
を含むことを特徴とする請求項１に記載のバースト長制御回路。
【請求項５】
前記状態信号生成部が、
前記第１内部クロック信号、前記第１バスト信号及び第２バスト信号を受信して駆動信号を生成する駆動信号生成部と、
前記駆動信号、前記リード信号又は前記ライト信号に応答して第１ノードを駆動する状態信号駆動部と、
を含むことを特徴とする請求項４に記載のバースト長制御回路。
【請求項６】
前記駆動信号生成部が、
前記第１内部クロック信号及び前記イネーブル信号生成部からフィードバックされるフィードバック信号を受信して論理演算を行う第１論理部と、
前記第１バスト信号及び第２バスト信号を受信して論理演算を行う第２論理部と、
前記第１論理部の出力信号及び前記第２論理部の出力信号を受信して論理演算を行う第３論理部と、
を含むことを特徴とする請求項５に記載のバースト長制御回路。
【請求項７】
前記状態信号駆動部が、
電源電圧と前記第１ノード間に連結され、前記駆動信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
前記第１ノードと第２ノード間に連結され、前記駆動信号に応答してターンオンされるスイッチ素子と、
前記第２ノードと接地電圧間に連結され、前記リード信号に応答して前記第２ノードをプルダウン駆動する第１プルダウン素子と、
前記第２ノードと接地電圧間に連結され、前記ライト信号に応答して前記第２ノードをプルダウン駆動する第２プルダウン素子と、
を含むことを特徴とする請求項５に記載のバースト長制御回路。
【請求項８】
前記第１制御信号生成部が、
電源電圧と第１ノード間に連結され、前記バスト終了信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
前記第１ノードと接地電圧間に連結され、前記状態信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記電源電圧と前記第１ノード間に連結され、パワーアップ信号に応答して前記第１ノードを初期化する初期化素子と、
前記第１ノードと第２ノード間に連結されたラッチと、
を含むことを特徴とする請求項４に記載のバースト長制御回路。
【請求項９】
前記イネーブル信号生成部が、
前記第１内部クロック信号に応答して前記状態信号をレベルシフティングして前記第１イネーブル信号を生成する第１イネーブル信号生成部と、
前記第２内部クロック信号に応答して前記第１イネーブル信号をレベルシフティングして前記第２イネーブル信号を生成する第２イネーブル信号生成部と、
前記第２内部クロック信号に応答して前記第２イネーブル信号をレベルシフティングして前記第３イネーブル信号を生成する第３イネーブル信号生成部と、
を含むことを特徴とする請求項４に記載のバースト長制御回路。
【請求項１０】
前記第１イネーブル信号生成部が、
前記状態信号を前記第１内部クロック信号の既設定された周期だけレベルシフティングするレベルシフタと、
前記レベルシフタの出力信号及びインターラプト終了信号を受信して論理演算を行う論理部と、
を含むことを特徴とする請求項９に記載のバースト長制御回路。
【請求項１１】
前記第２イネーブル信号生成部が、
前記第１イネーブル信号を前記第２内部クロック信号の既設定された周期だけレベルシフティングするレベルシフタと、
前記レベルシフタの出力信号及びインターラプト終了信号を受信して論理演算を行う論理部と、
を含むことを特徴とする請求項９に記載のバースト長制御回路。
【請求項１２】
前記第３イネーブル信号生成部が、
前記第２イネーブル信号を前記第２内部クロック信号の既設定された周期だけレベルシフティングするレベルシフタと、
前記レベルシフタの出力信号及びインターラプト終了信号を受信して論理演算を行う論理部と、
を含むことを特徴とする請求項９に記載のバースト長制御回路。
【請求項１３】
前記第２制御信号生成部が、前記第１イネーブル信号乃至第３イネーブル信号のうち少なくとも一つの信号がイネーブルされる場合にイネーブルされる前記第２制御信号を生成することを特徴とする請求項４に記載のバースト長制御回路。
【請求項１４】
前記バスト終了信号生成部が、
リード信号又はライト信号を受信し、前記リード信号又はライト信号がイネーブルされる場合にイネーブルされる第１信号を生成する信号入力部と、
前記第１信号によって駆動された信号を前記クロック信号に応答して伝達して第２信号及び第１周期信号を生成する第１周期信号生成部と、
前記第１信号によって駆動された信号を前記第２信号に応答して伝達して第３信号及び第２周期信号を生成する第２周期信号生成部と、
前記第１信号によって駆動された信号を前記第２及び第３信号に応答して伝達して第３周期信号を生成する第３周期信号生成部と、
前記第１バスト信号及び第２バスト信号に応答して、前記第１乃至第３周期信号から前記バスト終了信号のイネーブル周期を設定する周期設定部と、
を含むことを特徴とする請求項１に記載のバースト長制御回路。
【請求項１５】
前記周期設定部が、
前記第１バスト信号及び第２バスト信号を受信して論理演算を行う第１論理部と、
前記第１バスト信号及び第２バスト信号と前記第１論理部の出力信号と前記第１周期信号乃至第３周期信号を受信して論理演算を行う第２論理部と、
前記第１論理部の出力信号と前記第２論理部の出力信号を受信して論理演算を行う第３論理部と、
を含むことを特徴とする請求項１４に記載のバースト長制御回路。
【請求項１６】
インターラプト信号に応答してインターラプト終了信号を生成するインターラプト終了信号生成部を更に含み、
前記インターラプト終了信号は、前記インターラプト信号がイネーブルされる場合にイネーブルされることを特徴とする請求項１に記載のバースト長制御回路。
【請求項１７】
少なくとも一つの内部クロック信号によって駆動され、リード又はライト動作時にバストモードによってイネーブル区間が調節される第１制御信号及び第２制御信号を生成し、前記第１制御信号は前記バストモードによって生成されたバスト終了信号に応答してディセーブルされるバースト長制御回路と、
前記第１制御信号及び第２制御信号に応答してデータ入出力動作を制御するデータ入出力制御部と、
を含むことを特徴とする半導体メモリー装置。
【請求項１８】
前記バースト長制御回路が、
前記バストモードを設定するための第１バスト信号及び第２バスト信号に応答してクロック信号から第１内部クロック信号及び第２内部クロック信号を生成するクロック信号生成部と、
前記第１及び第２内部クロック信号に応答して駆動され、前記リード又はライト動作時に前記第１バスト信号及び第２バスト信号によってイネーブル区間が調節される前記第１制御信号及び第２制御信号を生成する制御信号生成部と、
前記第１バスト信号及び第２バスト信号に応答して前記バスト終了信号を生成するバスト終了信号生成部と、
を含むことを特徴とする請求項１７に記載の半導体メモリー装置。
【請求項１９】
前記クロック信号生成部が、前記第１バスト信号がイネーブルされる場合に前記クロック信号を前記第１内部クロック信号として伝達し、前記第２バスト信号がイネーブルされる場合に前記クロック信号を前記第１内部クロック信号及び第２内部クロック信号として伝達することを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２０】
前記制御信号生成部が、
前記第１内部クロック信号に応答して駆動され、前記第１バスト信号及び第２バスト信号と前記リード信号及び前記ライト信号に応答して状態信号を生成する状態信号生成部と、
前記状態信号及び前記バスト終了信号を受信して前記第１制御信号を生成する第１制御信号生成部と、
前記第１及び第２内部クロック信号に応答して駆動され、前記状態信号を受信して第１イネーブル信号乃至第３イネーブル信号を生成するイネーブル信号生成部と、
前記第１イネーブル信号乃至第３イネーブル信号を受信して前記第２制御信号を生成する第２制御信号生成部と、
を含むことを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２１】
前記状態信号生成部が、
前記第１内部クロック信号、前記第１バスト信号及び第２バスト信号を受信して駆動信号を生成する駆動信号生成部と、
前記駆動信号、前記リード信号又は前記ライト信号に応答して第１ノードを駆動する状態信号駆動部と、
を含むことを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２２】
前記第１制御信号生成部が、
電源電圧と第１ノード間に連結され、前記バスト終了信号に応答して前記第１ノードをプルアップ駆動するプルアップ素子と、
前記第１ノードと接地電圧間に連結され、前記状態信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
前記電源電圧と前記第１ノード間に連結され、パワーアップ信号に応答して前記第１ノードを初期化する初期化素子と、
前記第１ノードと第２ノード間に連結されたラッチと、
を含むことを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２３】
前記イネーブル信号生成部が、
前記第１内部クロック信号に応答して前記状態信号をレベルシフティングして前記第１イネーブル信号を生成する第１イネーブル信号生成部と、
前記第２内部クロック信号に応答して前記第１イネーブル信号をレベルシフティングして前記第２イネーブル信号を生成する第２イネーブル信号生成部と、
前記第２内部クロック信号に応答して前記第２イネーブル信号をレベルシフティングして前記第３イネーブル信号を生成する第３イネーブル信号生成部と、
を含むことを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２４】
前記第２制御信号生成部が、前記第１イネーブル信号乃至第３イネーブル信号のうち少なくとも一つの信号がイネーブルされる場合にイネーブルされる第２制御信号を生成することを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２５】
前記バスト終了信号生成部が、
前記リード信号又は前記ライト信号を受信して第１信号を生成する信号入力部と、
前記第１信号によって駆動された信号を前記クロック信号に応答して伝達して第２信号及び第１周期信号を生成する第１周期信号生成部と、
前記第１信号によって駆動された信号を前記第２信号に応答して伝達して第３信号及び第２周期信号を生成する第２周期信号生成部と、
前記第１信号によって駆動された信号を前記第２及び第３信号に応答して伝達して第３周期信号を生成する第３周期信号生成部と、
前記第１及び第２バスト信号に応答して、前記第１乃至第３周期信号から前記バスト終了信号のイネーブル周期を設定する周期設定部と、
を含むことを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２６】
前記データ入出力制御部が、
前記第１制御信号に応答してデータ入出力バッファを制御するためのバッファイネーブル信号を生成するバッファイネーブル信号生成部と、
前記第２制御信号に応答してデータ入出力スイッチを制御するためのカラム選択信号を生成するカラム選択信号生成部と、
を含むことを特徴とする請求項１７に記載の半導体メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に係り、より具体的には、バースト長によってリード又はライト動作を高速で行うことができるようにしたバースト長制御回路及びこれを用いた半導体メモリー装置に関する。
【背景技術】
【０００２】
周知の如く、データ入出力時にクロックの立ち上がりエッジと立ち下がりエッジの両方でそれぞれ同期してデータを入出力できるようにするＤＤＲ（Double Data Rate）は連続したリード又はライト動作を效果的に行うべくバストモード（Burst Mode）で動作する。
【０００３】
バストモードではＢＬ４、ＢＬ８などが提供される。ここで、ＢＬ４は、バースト長（Burst Length）が４に設定され、一つのコマンドによって４ビットのデータが入出力されるモードのことをいい、ＢＬ８は、８ビットのデータが出力されるモードのことをいう。
【０００４】
一方、ＤＤＲではプリフェッチ機能を使用するが、一般に、ＤＤＲは２ビットプリフェッチが適用され、２ビットのデータが連続出力され、ＤＤＲ２は４ビットプリフェッチが適用され、４ビットのデータが連続出力される。
【０００５】
図１は、４ビットプリフェッチが適用されたＤＤＲ２で使われる一般的なバースト長制御回路を示す詳細回路図である。
【０００６】
同図に示すように、従来のバースト長制御回路は、バースト長を設定するためのバスト信号ＳＢＬ４、外部リード命令によってイネーブルされるリード信号ＩＲＤＰ及び外部ライト命令によってイネーブルされるライト信号ＩＷＴＰを受け取ってバッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴを生成する。ここで、バッファ制御信号ＦＹＢＳＴは、データ入出力バッファのイネーブル区間を制御するための信号で、カラム制御信号ＩＹＢＳＴは、データ入出力ラインとセンスアンプ間のデータ伝達のためのカラム選択信号ＹＩを生成するための信号である。
【０００７】
以下、図１に示すバースト長制御回路の動作について説明するが、ＢＬ４とＢＬ８とに分けて説明する。
【０００８】
まず、ＢＬ４でバスト信号ＳＢＬ４はハイレベルであるから、ＰＭＯＳトランジスタＰ１０がターンオンされ、ノードｎｄ１０はハイレベルにプルアップ駆動される。ノードｎｄ１０の信号は、クロック信号ＢＣＫＢに同期して選択的にターンオンされる伝達ゲートＴ１０、Ｔ１１、Ｔ１２を通じて伝達され、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴをローレベルに設定する。バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴがいずれもローレベルである場合、データ入出力バッファはディセーブル状態を維持し、カラム選択信号ＹＩは生成されない。基本的に、４ビットプリフェッチが適用されたＤＤＲ２の場合、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴの制御にかかわらず、４ビットのデータがデータ入出力バッファを通じて入出力される。
【０００９】
次に、ＢＬ８でバスト信号ＳＢＬ４はローレベルである。この時、リセット信号ＲＳＴによってノードｎｄ１０はハイレベルに初期化され、クロック信号ＢＣＫＢに同期してターンオンされる伝達ゲートＴ１０によりノードｎｄ１２もハイレベルに初期化されるので、ＮＡＮＤゲートＮＤ１１はハイレベルを出力する。ローレベルのバスト信号ＳＢＬ４とハイレベルのＮＡＮＤゲートＮＤ１１の出力信号によってＮＭＯＳトランジスタＮ１０がターンオンされ、リード信号ＩＲＤＰ及びライト信号ＩＷＴＰによってＮＭＯＳトランジスタＮ１１又はＮＭＯＳトランジスタＮ１２がターンオンされた状態であるから、ノードｎｄ１０はローレベルにプルダウン駆動される。ノードｎｄ１０の信号は、クロック信号ＢＣＫＢに同期して選択的にターンオンされる伝達ゲートＴ１０、Ｔ１１、Ｔ１２を通じて伝達され、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴをハイレベルに遷移させる。
【００１０】
この時、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴのイネーブル区間は、ノードｎｄ１２のレベル遷移区間によって決定される。これを具体的に説明すると、次の通りである。ＮＭＯＳトランジスタＮ１０がターンオンされローレベルにプルダウン駆動されたノードｎｄ１０の信号は、クロック信号ＢＣＫＢの立ち下がりエッジに同期してターンオンされる伝達ゲートＴ１０によってノードｎｄ１２に伝達される。クロック信号ＢＣＫＢの立ち上がりエッジでローレベルのノードｎｄ１２の信号が入力されるとＮＡＮＤゲートＮＤ１１はローレベルを出力し、これによってＰＭＯＳトランジスタＰ１０がターンオンされノードｎｄ１０をハイレベルにプルアップ駆動する。ハイレベルのノードｎｄ１０の信号は、クロック信号ＢＣＫＢの立ち下がりエッジに同期してターンオンされる伝達ゲートＴ１０によってノードｎｄ１２に伝達され、ノードｎｄ１２をハイレベルに遷移させる。このように、ノードｎｄ１２はクロック信号ＢＣＫＢの一周期区間（１ｔＣＫ）ローレベルを維持するので、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴのイネーブル区間もクロック信号ＢＣＫＢの一周期区間（１ｔＣＫ）と設定される。
【００１１】
カラム制御信号ＩＹＢＳＴがクロック信号ＢＣＫＢの一周期区間（１ｔＣＫ）ハイレベルにイネーブルされると、４ビットのデータを連続して入出力するためのカラム選択信号ＹＩを生成し、バッファ制御信号ＦＹＢＳＴがクロック信号ＢＣＫＢの一周期区間（１ｔＣＫ）ハイレベルにイネーブルされると、４ビットのデータが連続して入出力されるようにデータ入出力バッファをイネーブルさせる。前述のように、４ビットプリフェッチが適用されたＤＤＲ２では基本的に、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴの制御にかかわらず、４ビットのデータがデータ入出力バッファを通じて入出力されるので、ＢＬ８では８ビットのデータが連続して入出力される。
【００１２】
以上説明した従来技術によるバースト長制御回路は、ＤＤＲ２においてバスト信号ＳＢＬ４によってＢＬ４又はＢＬ８しか制御できず、ＢＬ１６は支援できないという問題点があった。
【００１３】
なお、上述した背景技術に関連する文献としては、下記特許文献１及び特許文献２が挙げられる。
【特許文献１】米国特許公開第２００６／０１４３３３０号公報
【特許文献２】米国特許第５，９７３，９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、ＤＤＲ２でＢＬ１６を提供することによって、リード又はライト動作を高速で行うことができるようにしたバースト長制御回路及びこれを用いた半導体メモリー装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、第１バスト信号及び第２バスト信号に応答してクロック信号から第１内部クロック信号及び第２内部クロック信号を生成するクロック信号生成部と、前記第１内部クロック信号及び第２内部クロック信号に応答して駆動され、リード又はライト動作時に前記第１バスト信号及び第２バスト信号によってイネーブル区間が調節される第１制御信号及び第２制御信号を生成する制御信号生成部と、前記第１バスト信号及び第２バスト信号に応答してバスト終了信号を生成するバスト終了信号生成部と、を含み、前記第１制御信号は、前記バスト終了信号に応答してディセーブルされるバースト長制御回路を提供する。
【００１６】
また、本発明は、少なくとも一つの内部クロック信号によって駆動され、リード又はライト動作時にバストモードによってイネーブル区間が調節される第１及び第２制御信号を生成し、前記第１制御信号は、前記バストモードによって生成されたバスト終了信号に応答してディセーブルされるバースト長制御回路と、前記第１制御信号及び第２制御信号に応答してデータ入出力動作を制御するデータ入出力制御部と、を含む半導体メモリー装置を提供する。
【発明の効果】
【００１７】
本実施例のバースト長制御回路によると、ＤＤＲ２でＢＬ１６を提供することで、バスト終了信号ＢＥＮＤＢを利用してバッファー制御信号ＦＹＢＳＴのイネーブル区間を調節してリード又はライト動作たちを高速で遂行することができる。
【発明を実施するための最良の形態】
【００１８】
以下、実施例に挙げて本発明をより詳細に説明する。ただし、これらの実施例は本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施例によって制限されることはない。
【００１９】
図２は、本発明の一実施例による半導体メモリー装置の構成を示すブロック図である。
【００２０】
図２に示すように、本実施例の半導体メモリー装置は、バースト長制御回路１及びデータ入出力制御部６で構成される。バースト長制御回路１は、クロック信号生成部２、制御信号生成部３、バスト終了信号生成部４、及びインターラプト終了信号生成部５で構成される。データ入出力制御部６は、バッファイネーブル信号生成部６０、データ入出力バッファ６１、カラム選択信号生成部６２及びデータ入出力スイッチ６３で構成される。
【００２１】
クロック信号生成部２は、図３に示すように、第１伝達部２０及び第２伝達部２２で構成される。第１伝達部２０は、第１バスト信号ＳＢＬ８及び第２バスト信号ＳＢＬ１６を受信して否定論理和演算を行うＮＯＲゲートＮＲ２０、及びＮＯＲゲートＮＲ２０の出力信号に応答してクロック信号ＢＣＫＢを第１内部クロック信号ＢＣＫＢ１として伝達するインバータＩＶ２００で構成される。第２伝達部２２は、第１バスト信号ＳＢＬ８及び第２バスト信号ＳＢＬ１６の反転信号を受信して否定論理和演算を行うＮＯＲゲートＮＲ２１、及びＮＯＲゲートＮＲ２１の出力信号に応答してクロック信号ＢＣＫＢを第２内部クロック信号ＢＣＫＢ２として伝達するインバータＩＶ２０４で構成される。ここで、第１バスト信号ＳＢＬ８は、ＢＬ８でハイレベルにイネーブルされ、第２バスト信号ＳＢＬ１６はＢＬ１６でハイレベルにイネーブルされる。
【００２２】
このような構成のクロック信号生成部２は、ＢＬ４でクロック信号ＢＣＫＢを第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２として伝達せず、ＢＬ８ではクロック信号ＢＣＫＢを第１内部クロック信号ＢＣＫＢ１として伝達し、ＢＬ１６ではクロック信号ＢＣＫＢを第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２として伝達する。より具体的には、ＢＬ４では、インバータＩＶ２００及びインバータＩＶ２０４がいずれもターンオフされクロック信号ＢＣＫＢが第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２として伝達されず、ＢＬ８では、インバータＩＶ２００のみがターンオンされクロック信号ＢＣＫＢが第１内部クロック信号ＢＣＫＢ１として伝達され、ＢＬ１６では、インバータＩＶ２００及びインバータＩＶ２０４がいずれもターンオンされクロック信号ＢＣＫＢが第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２として伝達される。
【００２３】
制御信号生成部３は、図４に示すように、状態信号生成部３０、バッファ制御信号生成部３１、イネーブル信号生成部３２及びカラム制御信号生成部３６で構成される。イネーブル信号生成部３２は、第１イネーブル信号生成部３３、第２イネーブル信号生成部３４及び第３イネーブル信号生成部３５で構成される。
【００２４】
状態信号生成部３０は、図５に示すように、駆動信号生成部３００及び状態信号駆動部３０４、ＰＭＯＳトランジスタＰ３０１及びラッチ３０６で構成される。ＰＭＯＳトランジスタＰ３０１は、パワーアップ区間でローレベルにイネーブルされるパワーアップ信号ＰＷＲＵＰｂに応答してノードｎｄ３００をハイレベルに初期化する。ラッチ３０６は、ノードｎｄ３００及びノードｎｄ３０２間に連結され、ノードｎｄ３００の信号をラッチして状態信号ＣＯＮを生成する。
【００２５】
駆動信号生成部３００は、第１内部クロック信号ＢＣＫＢ１と、第１イネーブル信号生成部３３からフィードバックされるフィードバック信号ＦＤＢの反転信号とを受信して否定論理積演算を行うＮＡＮＤゲートＮＤ３００で構成される論理部３０１と、第１バスト信号ＳＢＬ８及び第２バスト信号ＳＢＬ１６を受信して論理和演算を行う論理部３０２と、論理部３０１及び論理部３０２の出力信号を受信して論理積演算を行って駆動信号ＤＲＶを生成する論理部３０３と、で構成される。ここで、フィードバック信号ＦＤＢは、駆動信号ＤＲＶの反転信号を第１内部クロック信号ＢＣＫＢ１の半周期区間（０．５ｔＣＫ）だけ遅延させた信号と同じレベルに生成される。
【００２６】
状態信号駆動部３０４は、駆動信号ＤＲＶに応答してノードｎｄ３００をプルアップ駆動するＰＭＯＳトランジスタＰ３００と、ノードｎｄ３００及びノードｎｄ３０１間に連結され、駆動信号ＤＲＶに応答してターンオンされるＮＭＯＳトランジスタＮ３００と、リード動作時にハイレベルにイネーブルされるリード信号ＩＲＤＰに応答してノードｎｄ３０１をプルダウン駆動するＮＭＯＳトランジスタＮ３０１と、ライト動作時にハイレベルにイネーブルされるライト信号ＩＷＴＰに応答してノードｎｄ３０１をプルダウン駆動するＮＭＯＳトランジスタＮ３０２と、で構成される。
【００２７】
このような構成の駆動信号生成部３００は、ＢＬ８又はＢＬ１６でリード又はライト動作が行われる場合、第１内部クロック信号ＢＣＫＢ１の一周期区間（１ｔＣＫ）ハイレベルにイネーブルされる駆動信号ＤＲＶを生成する。より具体的には、第１バスト信号ＳＢＬ８又は第２バスト信号ＳＢＬ１６がハイレベルとして入力され、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力される場合、ノードｎｄ３００はローレベルに遷移され状態信号ＣＯＮをハイレベルにイネーブルさせる。ハイレベルの状態信号ＣＯＮは、第１内部クロック信号ＢＣＫＢ１の半周期区間（０．５ｔＣＫ）経過後にフィードバック信号ＦＤＢをローレベルに遷移させ、再び第１内部クロック信号ＢＣＫＢ１の半周期区間（０．５ｔＣＫ）経過後に論理部３０１はローレベルを出力するので、状態信号ＣＯＮはローレベルに遷移する。すなわち、状態信号ＣＯＮは、第１内部クロック信号ＢＣＫＢ１の一周期区間（１ｔＣＫ）、ハイレベルにイネーブルされる。
【００２８】
バッファ制御信号生成部３１は、図６に示すように、状態信号ＣＯＮに応答してノードｎｄ３１０をプルダウン駆動するＮＭＯＳトランジスタＮ３１０と、バスト終了信号ＢＥＮＤＢに応答してノードｎｄ３１０をプルアップ駆動するＰＭＯＳトランジスタＰ３１０と、インターラプト信号ＩＢＳＴＰＢに応答してノードｎｄ３１０をプルアップ駆動するＰＭＯＳトランジスタＰ３１１と、パワーアップ信号ＰＷＲＵＰｂに応答してノードｎｄ３１０をハイレベルに初期化するＰＭＯＳトランジスタＰ３１２と、ノードｎｄ３１０及びノードｎｄ３１１の信号をラッチしてバッファ制御信号ＦＹＢＳＴを生成するラッチ３１０と、で構成される。ここで、バスト終了信号ＢＥＮＤＢは、バスト終了信号生成部４で生成される信号で、ＢＬ８ではリード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力された後、クロック信号ＢＣＫＢの３周期区間（３ｔＣＫ）が経過した後にローレベルに遷移し、ＢＬ１６では７周期区間（７ｔＣＫ）が経過した後にローレベルに遷移する。インターラプト信号ＩＢＳＴＰＢは、データ入出力動作を終了すべくローレベルにイネーブルされて外部から印加される信号である。
【００２９】
第１イネーブル信号生成部３３は、図７に示すように、第１レベルシフタ３３０と論理部３３４とで構成される。第１レベルシフタ３３０は、伝達ゲートＴ３３０，Ｔ３３１，Ｔ３３２と、ラッチ３３１，３３２，３３３と、ＰＭＯＳトランジスタＰ３３０，Ｐ３３１とで構成され、状態信号ＣＯＮを第１内部クロック信号ＢＣＫＢ１の一周期半区間（１．５ｔＣＫ）だけレベルシフティングする。論理部３３４は、ラッチ３３３の出力信号とインターラプト終了信号ＴＥＲＭとを受信して論理和演算を行う。ここで、インターラプト終了信号ＴＥＲＭは、インターラプト信号ＩＢＳＴＰＢがローレベルである場合にハイレベルにイネーブルされる。
【００３０】
このような構成の第１イネーブル信号生成部３３は、インターラプト終了信号ＴＥＲＭがローレベルである状態で状態信号ＣＯＮを受信し、これを第１内部クロック信号ＢＣＫＢ１の一周期半区間（１．５ｔＣＫ）だけレベルシフティングして出力する。したがって、第１イネーブル信号生成部３３で生成される第１イネーブル信号ＥＮ１は、状態信号ＣＯＮが第１内部クロック信号ＢＣＫＢ１の一周期半区間（１．５ｔＣＫ）だけレベルシフティングされた信号である。
【００３１】
第２イネーブル信号生成部３４は、図８に示すように、第２レベルシフタ３４０と論理部３４５とで構成される。第２レベルシフタ３４０は、伝達ゲートＴ３４０，Ｔ３４１，Ｔ３４２，Ｔ３４３と、ラッチ３４１，３４２，３４３，３４４と、ＰＭＯＳトランジスタＰ３４０，Ｐ３４１，Ｐ３４２とで構成され、第１イネーブル信号ＥＮ１を第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングする。論理部３４５は、ラッチ３４４の出力信号とインターラプト終了信号ＴＥＲＭとを受信して論理和演算を行う。
【００３２】
このような構成の第２イネーブル信号生成部３４は、インターラプト終了信号ＴＥＲＭがローレベルである状態で第１イネーブル信号ＥＮ１を受信し、これを第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングして出力する。したがって、第２イネーブル信号生成部３４で生成される第２イネーブル信号ＥＮ２は、第１イネーブル信号ＥＮ１が第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングされた信号である。
【００３３】
第３イネーブル信号生成部３５は、図９に示すように、第３レベルシフタ３５０と論理部３５５とで構成される。第３レベルシフタ３５０は、伝達ゲートＴ３５０，Ｔ３５１，Ｔ３５２，Ｔ３５３と、ラッチ３５１，３５２，３５３，３５４と、ＰＭＯＳトランジスタＰ３５０，Ｐ３５１，Ｐ３５２とで構成され、第２イネーブル信号ＥＮ２を第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングする。論理部３５５は、ラッチ３５４の出力信号とインターラプト終了信号ＴＥＲＭを受信して論理和演算を行う。
【００３４】
このような構成の第３イネーブル信号生成部３５は、インターラプト終了信号ＴＥＲＭがローレベルである状態で第２イネーブル信号ＥＮ２を受信し、これを第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングして出力する。したがって、第３イネーブル信号生成部３５で生成される第３イネーブル信号ＥＮ３は、第２イネーブル信号ＥＮ２が第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングされた信号である。
【００３５】
カラム制御信号生成部３６は、図１０に示すように、第１イネーブル信号ＥＮ１、第２イネーブル信号ＥＮ２及び第３イネーブル信号ＥＮ３を受信して否定論理積演算を行い、カラム制御信号ＩＹＢＳＴを生成するＮＡＮＤゲートＮＤ３６０で構成される。カラム制御信号生成部３６は、第１イネーブル信号ＥＮ１、第２イネーブル信号ＥＮ２及び第３イネーブル信号ＥＮ３のうち少なくとも一つの信号がローレベルである場合にハイレベルにイネーブルされるカラム制御信号ＩＹＢＳＴを生成する。
【００３６】
バスト終了信号生成部４は、図１１及び図１２に示すように、信号入力部４０、第１周期信号生成部４１、第２周期信号生成部４２、第３周期信号生成部４３及び周期設定部４４で構成される。
【００３７】
信号入力部４０は、リード信号ＩＲＤＰ及びライト信号ＩＷＴＰの反転信号を受信して否定論理積演算を行い、第１信号Ｓ１を生成するＮＡＮＤゲートＮＤ４０で構成される。信号入力部４０は、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力される場合にハイレベルにイネーブルされる第１信号Ｓ１を生成する。
【００３８】
第１周期信号生成部４１は、第１信号Ｓ１に応答してノードｎｄ４００をプルダウン駆動するＮＭＯＳトランジスタＮ４０と、クロック信号ＢＣＫＢをバッファリングした信号に応答してノードｎｄ４００の信号を伝達するインバータＩＶ４０４〜ＩＶ４１０と、ノードｎｄ４０１の信号及びクロック信号ＢＣＫＢをバッファリングした信号を受信して否定論理積演算を行い、第２信号Ｓ２を生成するＮＡＮＤゲートＮＤ４１と、インバータＩＶ４０９の出力信号を反転させて第１周期信号ｏｕｔ１を生成するインバータＩＶ４１１と、で構成される。このような構成の第１周期信号生成部４１で生成される第２信号Ｓ２及び第１周期信号ｏｕｔ１は、クロック信号ＢＣＫＢの２周期（２ｔＣＫ）だけの周期を持つ周期信号として生成される。
【００３９】
第２周期信号生成部４２は、第１信号Ｓ１に応答してノードｎｄ４０２をプルアップ駆動するＰＭＯＳトランジスタＰ４０と、第２信号Ｓ２に応答してノードｎｄ４０２の信号を伝達するインバータＩＶ４１２〜ＩＶ４１９と、ノードｎｄ４０３の信号及びクロック信号ＢＣＫＢを受信して否定論理積演算を行い、第３信号Ｓ３を生成するＮＡＮＤゲートＮＤ４２と、インバータＩＶ４１８の出力信号を反転させて第２周期信号ｏｕｔ２を生成するインバータＩＶ４２０と、で構成される。このような構成の第２周期信号生成部４２で生成される第３信号Ｓ３及び第２周期信号ｏｕｔ２は、クロック信号ＢＣＫＢの４周期（４ｔＣＫ）だけの周期を持つ周期信号として生成される。
【００４０】
第３周期信号生成部４３は、第１信号Ｓ１に応答してノードｎｄ４０４をプルアップ駆動するＰＭＯＳトランジスタＰ４１と、第２信号Ｓ２及び第３信号Ｓ３を受信して否定論理積演算を行うＮＡＮＤゲートＮＤ４３と、ＮＡＮＤゲートＮＤ４３の出力信号に応答してノードｎｄ４０４の信号を伝達するインバータＩＶ４３１〜ＩＶ４３６と、インバータＩＶ４３５の出力信号を反転させて第３周期信号ｏｕｔ３を生成するインバータＩＶ４３７と、で構成される。このような構成の第３周期信号生成部４３で生成される第３周期信号ｏｕｔ３は、クロック信号ＢＣＫＢの５周期（５ｔＣＫ）だけの周期を持つ周期信号として生成される。
【００４１】
周期設定部４４は、第１バスト信号ＳＢＬ８及び第２バスト信号ＳＢＬ１６を受信して否定論理和演算を行う論理部４４０と、第１バスト信号ＳＢＬ８、第２バスト信号ＳＢＬ１６、第１周期信号ｏｕｔ１、第２周期信号ｏｕｔ２、第３周期信号ｏｕｔ３及び論理部４４０の出力信号を受信して論理演算を行う論理部４４１と、論理部４４０及び論理部４４１の出力信号を受信して否定論理積演算を行う論理部４４２と、で構成される。
【００４２】
このような構成の周期設定部４４は、ＢＬ８では第１バスト信号ＳＢＬ８のみがハイレベルにイネーブルされるので、第１周期信号ｏｕｔ１及び第２周期信号ｏｕｔ２がＮＡＮＤゲートＮＤ４５，ＮＤ４７及び論理部４４２を通じて出力される。したがって、バスト終了信号ＢＥＮＤＢは、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力された後、クロック信号ＢＣＫＢの３周期（３ｔＣＫ）だけの区間が経過した後にローレベルにイネーブルされる。一方、ＢＬ１６では第２バスト信号ＳＢＬ１６のみがハイレベルにイネーブルされるので、第１周期信号ｏｕｔ１、第２周期信号ｏｕｔ２及び第３周期信号ｏｕｔ３がＮＡＮＤゲートＮＤ４６，ＮＤ４７及び論理部４４２を通じて出力される。したがって、バスト終了信号ＢＥＮＤＢは、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力された後、クロック信号ＢＣＫＢの７周期（７ｔＣＫ）だけの区間が経過した後にローレベルにイネーブルされる。
インターラプト終了信号生成部５は、図１３に示すように、終了信号駆動部５０、初期化部５１、ラッチ５２、遅延部５３及びＮＡＮＤゲートＮＤ５０で構成される。終了信号駆動部５０は、半導体メモリー装置がアイドル状態の時にハイレベルにイネーブルされるラスアイドル信号ＲＡＳＩＤＬＥ、インターラプト信号ＩＢＳＴＰＢ、リード信号ＩＲＤＰ及びライト信号ＩＷＴＰを受信してノードｎｄ５０を駆動する。初期化部５１は、ラスアイドル信号ＲＡＳＩＤＬＥの反転信号及びパワーアップ信号ＰＷＲＵＰｂを受信して否定論理和演算を行うＮＯＲゲートＮＲ５０及びＮＯＲゲートＮＲ５０の出力信号に応答してノードｎｄ５０をローレベルに初期化するＮＭＯＳトランジスタＮ５２で構成される。このような構成のインターラプト終了信号生成部５は、データ入出力動作を中断すべく外部からインターラプト信号ＩＢＳＴＰＢが印加される場合に、インターラプト終了信号ＴＥＲＭをハイレベルにイネーブルさせる。また、インターラプト終了信号生成部５は、インターラプト終了信号ＴＥＲＭがハイレベルである状態でリード信号ＩＲＤＰ又はライト信号ＩＷＴＰが入力される場合、遅延部５３の遅延区間が経過した後にインターラプト終了信号ＴＥＲＭをローレベルにディセーブルさせる。
【００４３】
バッファイネーブル信号生成部６０は、ハイレベルのバッファ制御信号ＦＹＢＳＴが入力される区間でハイレベルのバッファイネーブル信号ＢＵＦ＿ＥＮを生成してデータ入出力バッファ６１を駆動し、データ入出力動作をイネーブルさせる。
【００４４】
カラム選択信号生成部６２は、ハイレベルのカラム制御信号ＩＹＢＳＴが入力される区間でハイレベルのカラム選択信号ＹＩを生成してデータ入出力スイッチ６３をターンオンさせる。ここで、データ入出力スイッチ６３は、ビットラインセンスアンプ（図示せず）と入出力ライン（図示せず）間に連結され、データ入出力のためにターンオンされる。
【００４５】
以下、このような構成の半導体メモリー装置の動作について説明する。
【００４６】
パワーアップ区間でローレベルにイネーブルされるパワーアップ信号ＰＷＲＵＰｂによってバースト長制御回路１は初期化される。すなわち、状態信号ＣＯＮ及びバッファ制御信号ＦＹＢＳＴはローレベルに初期化され、第１乃至第３イネーブル信号ＥＮ１〜ＥＮ３はハイレベルに初期化され、カラム制御信号ＩＹＢＳＴをローレベルに初期化させる。このような状態で行われるバストモード動作をＢＬ４，ＢＬ８，ＢＬ１６に分けて説明すると、下記の通りである。
【００４７】
まず、ＢＬ４の動作について説明する。
【００４８】
ＢＬ４でクロック信号生成部２は、クロック信号ＢＣＫＢを第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２として伝達しないので、第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２に応答して動作する状態信号生成部３０及びイネーブル信号生成部３２は駆動されない。したがって、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴはローレベルを維持する。
【００４９】
バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴが両方ともローレベルである場合に、データ入出力バッファ６１はディセーブル状態を維持し、カラム選択信号ＹＩは生成されない。基本的に、４ビットプリフェッチが適用されたＤＤＲ２の場合、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴの制御にかかわらず、４ビットのデータがデータ入出力バッファ６１を通じて入出力される。
【００５０】
次いで、ＢＬ８動作を図１４を参照しながら説明する。
【００５１】
ＢＬ８でクロック信号生成部２は、クロック信号ＢＣＫＢを第１内部クロック信号ＢＣＫＢ１として伝達し、第２内部クロック信号ＢＣＫＢ２としては伝達しない。第１内部クロック信号ＢＣＫＢ１によって状態信号生成部３０及び第１イネーブル信号生成部３３は駆動するが、第２内部クロック信号ＢＣＫＢ２はＢＬ１６の場合にのみイネーブルされるから、第２イネーブル信号生成部３４及び第３イネーブル信号生成部３５は駆動されず、よって、余分の電流消耗を減少させることができる。
【００５２】
まず、状態信号生成部３０は、ハイレベルの第１バスト信号ＳＢＬ８が入力され、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力される場合、第１内部クロック信号ＢＣＫＢ１の一周期区間、ハイレベルにイネーブルされる状態信号ＣＯＮを生成する。状態信号ＣＯＮがハイレベルに遷移すると、バッファ制御信号ＦＹＢＳＴはハイレベルにイネーブルされる。また、前にも説明したように、バスト終了信号生成部４で生成されるバスト終了信号ＢＥＮＤＢは、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力された後、クロック信号ＢＣＫＢの３周期（３ｔＣＫ）だけの区間が経過した後にローレベルにイネーブルされるので、バッファ制御信号ＦＹＢＳＴのイネーブル状態は、クロック信号ＢＣＫＢの３周期（３ｔＣＫ）区間維持される。
【００５３】
続いて、第１イネーブル信号生成部３３は、インターラプト信号ＩＢＳＴＰＢが印加されないがためにインターラプト終了信号ＴＥＲＭがローレベルである状態で、状態信号ＣＯＮを第１内部クロック信号ＢＣＫＢ１の一周期半区間（１．５ｔＣＫ）だけレベルシフティングし、第１イネーブル信号ＥＮ１として出力する。
【００５４】
カラム制御信号生成部３６は、第１イネーブル信号ＥＮ１を反転させてカラム制御信号ＩＹＢＳＴを生成する。すなわち、カラム制御信号ＩＹＢＳＴは、ｔ１時点でリード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力された後、ｔ１時点からｔ２時点まで第１内部クロック信号ＢＣＫＢ１の一周期半区間（１．５ｔＣＫ）だけ経過した後にｔ２時点からｔ３時点まで第１内部クロック信号ＢＣＫＢ１の一周期区間（１ｔＣＫ）ハイレベル状態を維持する。
【００５５】
カラム制御信号ＩＹＢＳＴがｔ２時点からｔ３時点まで一周期区間（１ｔＣＫ）ハイレベルにイネーブルされると、カラム選択信号生成部６２は、４ビットのデータを連続して入出力するためのカラム選択信号ＹＩを生成し、バッファ制御信号ＦＹＢＳＴが、ｔ４時点でローレベルにイネーブルされるバスト終了信号ＢＥＮＤＢが入力される前まで４ビットのデータが連続して入出力されるようにデータ入出力バッファ６１をイネーブルさせる。上記のように、４ビットプリフェッチが適用されたＤＤＲ２の場合、基本的に、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴの制御にかかわらず、４ビットのデータがデータ入出力バッファ６１を通じて入出力されるので、ＢＬ８では８ビットのデータが連続して入出力される。
【００５６】
続いて、ＢＬ１６動作を図１５を参照しながら説明する。
【００５７】
ＢＬ１６でクロック信号生成部２は、クロック信号ＢＣＫＢを第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２として伝達するので、状態信号生成部３０、第１イネーブル信号生成部３３、第２イネーブル信号生成部３４及び第３イネーブル信号生成部３５が駆動される。
【００５８】
まず、状態信号生成部３０は、ハイレベルの第２バスト信号ＳＢＬ１６が入力され、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力される場合、第１内部クロック信号ＢＣＫＢ１の一周期区間ハイレベルにイネーブルされる状態信号ＣＯＮを生成する。状態信号ＣＯＮがハイレベルに遷移すると、バッファ制御信号ＦＹＢＳＴはハイレベルにイネーブルされる。また、前述したように、バスト終了信号生成部４で生成されるバスト終了信号ＢＥＮＤＢは、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力された後、クロック信号ＢＣＫＢの７周期（７ｔＣＫ）だけの区間が経過した後にローレベルにイネーブルされるので、バッファ制御信号ＦＹＢＳＴのイネーブル状態はクロック信号ＢＣＫＢの７周期（７ｔＣＫ）区間維持される。
【００５９】
次いで、第１イネーブル信号生成部３３は、インターラプト信号ＩＢＳＴＰＢが印加されないがためにインターラプト終了信号ＴＥＲＭがローレベルである状態で、状態信号ＣＯＮを第１内部クロック信号ＢＣＫＢ１の一周期半区間（１．５ｔＣＫ）だけレベルシフティングして第１イネーブル信号ＥＮ１として出力する。第２イネーブル信号生成部３４は、インターラプト信号ＩＢＳＴＰＢが印加されないがためにインターラプト終了信号ＴＥＲＭがローレベルである状態で、第１イネーブル信号ＥＮ１を第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングして第２イネーブル信号ＥＮ２として出力する。第３イネーブル信号生成部３５は、インターラプト信号ＩＢＳＴＰＢが印加されないがためにインターラプト終了信号ＴＥＲＭがローレベルである状態で、第２イネーブル信号ＥＮ２を第２内部クロック信号ＢＣＫＢ２の２周期区間（２ｔＣＫ）だけレベルシフティングして第３イネーブル信号ＥＮ３として出力する。
【００６０】
カラム制御信号生成部３６は、第１イネーブル信号ＥＮ１、第２イネーブル信号ＥＮ２及び第３イネーブル信号ＥＮ３によってカラム制御信号ＩＹＢＳＴを生成する。すなわち、ｔ１時点でカラム制御信号ＩＹＢＳＴは、リード信号ＩＲＤＰ又はライト信号ＩＷＴＰがハイレベルとして入力された後、ｔ１時点からｔ２時点まで一周期半区間（１．５ｔＣＫ）だけ経過した後にｔ２時点からｔ３時点まで一周期区間（１ｔＣＫ）ハイレベル状態を維持し、ｔ４時点からｔ５時点まで一周期区間（１ｔＣＫ）ハイレベル状態を維持し、ｔ６時点からｔ７時点まで一周期区間（１ｔＣＫ）ハイレベル状態を維持する。
【００６１】
カラム制御信号ＩＹＢＳＴが第１内部クロック信号ＢＣＫＢ１及び第２内部クロック信号ＢＣＫＢ２の一周期区間（１ｔＣＫ）、すなわち、ｔ２時点からｔ３時点まで、ｔ４時点からｔ５時点まで、ｔ６時点からｔ７時点まで一周期区間（１ｔＣＫ）ハイレベルにイネーブルされると、カラム選択信号生成部６２は、１２ビットのデータを連続して入出力するためのカラム選択信号ＹＩを生成し、バッファ制御信号ＦＹＢＳＴがｔ８時点でハイレベルにイネーブルされると、１２ビットのデータが連続して入出力されるようにデータ入出力バッファ６１をイネーブルさせる。上述したように、４ビットプリフェッチが適用されたＤＤＲ２の場合、基本的に、バッファ制御信号ＦＹＢＳＴ及びカラム制御信号ＩＹＢＳＴの制御にかかわらず、４ビットのデータがデータ入出力バッファ６１を通じて入出力されるので、ＢＬ１６では１６ビットのデータが連続して入出力される。
【００６２】
以上の如く、本実施例のバースト長制御回路は、ＤＤＲ２でＢＬ１６を提供することによって、バスト終了信号ＢＥＮＤＢを用いてバッファ制御信号ＦＹＢＳＴのイネーブル区間を調節し、リード又はライト動作を高速で行うことができる。
【図面の簡単な説明】
【００６３】
【図１】４ビットプリフェッチが適用されたＤＤＲ２で使われる一般的なバースト長制御回路を示す詳細回路図である。
【図２】本発明の一実施例によるバースト長制御回路の構成を示すブロック図である。
【図３】図２に示すバースト長制御回路に含まれたクロック信号生成部の詳細回路図である。
【図４】図２に示すバースト長制御回路に含まれた制御信号生成部の構成を示すブロック図である。
【図５】図４に示す制御信号生成部に含まれた状態信号生成部の詳細回路図である。
【図６】図４に示す制御信号生成部に含まれたバッファ制御信号生成部の詳細回路図である。
【図７】図４に示す制御信号生成部に含まれた第１イネーブル信号生成部の詳細回路図である。
【図８】図４に示す制御信号生成部に含まれた第２イネーブル信号生成部の詳細回路図である。
【図９】図４に示す制御信号生成部に含まれた第３イネーブル信号生成部の詳細回路図である。
【図１０】図４に示す制御信号生成部に含まれたカラム制御信号出力部の詳細回路図である。
【図１１】図２に示すバースト長制御回路に含まれたバスト終了信号生成部の回路図である。
【図１２】図２に示すバースト長制御回路に含まれたバスト終了信号生成部の回路図である。
【図１３】図２に示すバースト長制御回路に含まれたインターラプト終了信号生成部の回路図である。
【図１４】図２に示すバースト長制御回路のＢＬ８動作を示すタイミング図である。
【図１５】図２に示すバースト長制御回路のＢＬ１６動作を示すタイミング図である。
【符号の説明】
【００６４】
１    バースト長制御回路
２    クロック信号生成部
３    制御信号生成部
４    バスト終了信号生成部
５    インターラプト終了信号生成部
６    データ入出力制御部
２０    第１伝達部
２２    第２伝達部
３０    状態信号生成部
３１    バッファ制御信号生成部
３２    イネーブル信号生成部
３３    第１イネーブル信号生成部
３４    第２イネーブル信号生成部
３５    第３イネーブル信号生成部
３６    カラム制御信号生成部
４０    信号入力部
４１    第１周期信号生成部
４２    第２周期信号生成部
４３    第３周期信号生成部
４４    周期設定部
５０    終了信号駆動部
５１    初期化部
５２    ラッチ
５３    遅延部
６０    バッファイネーブル信号生成部
６１    データ入出力バッファデータ
６２    カラム選択信号生成部
６３    データ入出力スイッチ
３００    駆動信号生成部
３０１〜３０３    論理部
３０４    状態信号駆動部
３０５    初期化部
３０６    ラッチ
３１０    ラッチ
３３０    第１レベルシフタ
３３０    第２レベルシフタ
３３０    第３レベルシフタ
３３４，３４４，３５４    論理部
【図１】
2010092577.tif 000003
【図２】
2010092577.tif 000004
【図３】
2010092577.tif 000005
【図４】
2010092577.tif 000006
【図５】
2010092577.tif 000007
【図６】
2010092577.tif 000008
【図７】
2010092577.tif 000009
【図８】
2010092577.tif 000010
【図９】
2010092577.tif 000011
【図１０】
2010092577.tif 000012
【図１１】
2010092577.tif 000013
【図１２】
2010092577.tif 000014
【図１３】
2010092577.tif 000015
【図１４】
2010092577.tif 000016
【図１５】
2010092577.tif 000017