(57)【要約】【課題】基板においてチップ周縁部の位置に設けられる電極における応力や歪みを低減する半導体装置、基板設計方法、基板設計装置を提供する。【解決手段】基板と、該基板に搭載された半導体チップとを備え、基板には複数の穴が設けられると共に、複数の穴は、半導体チップ周縁部に面する基板の領域である第１領域に設けられる穴の基板表面における密度が、基板における第１領域以外の領域に設けられる穴の基板表面における密度より大きくなるように設けられている。【選択図】図５
2010087082.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
該基板に搭載された半導体チップと、
を備え、
前記基板には複数の穴が設けられると共に、前記複数の穴は、前記半導体チップ周縁部に面する前記基板の領域である第１領域に設けられる前記穴の前記基板表面における密度が、前記基板における前記第１領域以外の領域に設けられる前記穴の前記基板表面における密度より大きくなるように設けられている半導体装置。
【請求項２】
前記半導体チップは、複数の信号端子を有し、
前記基板は、前記半導体チップが搭載される面であって前記信号端子に接続される複数の第１電極を有する第１面と、該第１面の裏側の面であって外部基板に接続されることのできる複数の第２電極を有する第２面とを有し、前記穴を通って前記第１電極と前記第２電極とを接続する配線を複数有する、
請求項１に記載の半導体装置。
【請求項３】
前記基板において、前記半導体チップに面する領域の境界である第１境界は、四角形である、
請求項２に記載の半導体装置。
【請求項４】
前記第１領域は、前記第１境界の内側で且つ前記第１境界からの距離が所定の第１距離以内の領域である、
請求項３に記載の半導体装置。
【請求項５】
前記第１距離は、前記第２電極の最小間隔である、
請求項４に記載の半導体装置。
【請求項６】
前記第１領域内で且つ前記第１境界の互いに隣接する２辺からの距離が所定の第２距離以内の領域である第２領域に設けられる前記穴の密度は、前記第１領域のうち前記第２領域以外の領域に設けられる前記穴の密度より大きい、
請求項４または請求項５に記載の半導体装置。
【請求項７】
前記第１領域は、前記第１境界の外側の第２電極の中心を結ぶ四角形で且つ最も内側の四角形である第２境界と、前記第１境界の内側の第２電極の中心を結ぶ四角形の中で最も外側の四角形である第３境界との間の領域である、
請求項３に記載の半導体装置。
【請求項８】
前記配線は、前記第１領域内の前記穴を通る、
請求項２乃至請求項７のいずれかに記載の半導体装置。
【請求項９】
基板と該基板に搭載された半導体チップとを有し且つ前記基板が外部基板に接続されることができる半導体装置のために前記基板の設計を行う基板設計方法であって、
前記基板に対する前記半導体チップの位置を決定し、
決定された前記半導体チップの位置に基づいて前記基板における複数の穴の位置を決定すると共に、前記半導体チップ周縁部に面する前記基板の領域である第１領域に設けられる前記穴の前記基板表面における密度が、前記基板における前記第１領域以外の領域に設けられる前記穴の前記基板表面における密度より大きくなるように前記複数の穴の位置を決定する、
基板設計方法。
【請求項１０】
基板と該基板に搭載された半導体チップとを有し且つ前記基板が外部基板に接続されることができる半導体装置のために前記基板の設計を行う基板設計装置であって、
前記基板に対する前記半導体チップの位置を決定する半導体チップ位置決定部と、
前記半導体チップ位置決定部により決定された前記半導体チップの位置に基づいて前記基板における複数の穴の位置を決定すると共に、前記半導体チップ周縁部に面した前記基板の領域である第１領域に設けられる前記穴の前記基板表面における密度が、前記基板における前記第１領域以外の領域に設けられる前記穴の前記基板表面における密度より大きくなるように前記複数の穴の位置を決定する穴位置決定部と、
を備える基板設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板を介して半導体チップを外部基板に実装することができる半導体装置、基板設計方法、基板設計装置に関するものである。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）やＡＳＩＣ（Application Specific Integrated Circuit）等の信号本数が多い半導体で、ＢＧＡ（Ball Grid Array）パッケージが多用される。
【０００３】
ＢＧＡパッケージに代表される半導体パッケージは、シリコンチップを樹脂基板に一次実装し、半田ボールをもってプリント基板に二次実装する方式により、製造される。
【０００４】
なお、従来技術として、半導体パッケージの応力を緩和する技術がある（例えば、特許文献１、特許文献２、特許文献３参照）。
【特許文献１】国際公開第２００６／１００７５９号パンフレット
【特許文献２】特許第３９１９３５３号明細書
【特許文献３】特許第３４９３０８８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した二次実装後において、基板とシリコンの熱膨張係数の違いから、シリコンチップ端部の半田ボールや半田パッド部に応力が集中し、温度サイクル試験等において半田剥離を起こすことがあった。
【０００６】
本発明は上述した問題点を解決するためになされたものであり、基板においてチップ周縁部の位置に設けられる電極における応力や歪みを低減する半導体装置、基板設計方法、基板設計装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するため、本発明の一態様は、基板と、該基板に搭載された半導体チップとを備え、基板には複数の穴が設けられると共に、複数の穴は、半導体チップ周縁部に面する基板の領域である第１領域に設けられる穴の基板表面における密度が、基板における第１領域以外の領域に設けられる穴の基板表面における密度より大きくなるように設けられている。
【０００８】
また、本発明の一態様は、基板と該基板に搭載された半導体チップとを有し且つ基板が外部基板に接続されることができる半導体装置のために基板の設計を行う基板設計方法であって、基板に対する半導体チップの位置を決定し、決定された半導体チップの位置に基づいて基板における複数の穴の位置を決定すると共に、半導体チップ周縁部に面する基板の領域である第１領域に設けられる穴の基板表面における密度が、基板における第１領域以外の領域に設けられる穴の基板表面における密度より大きくなるように複数の穴の位置を決定する。
【０００９】
また、本発明の一態様は、基板と該基板に搭載された半導体チップとを有し且つ基板が外部基板に接続されることができる半導体装置のために基板の設計を行う基板設計装置であって、基板に対する半導体チップの位置を決定する半導体チップ位置決定部と、半導体チップ位置決定部により決定された半導体チップの位置に基づいて基板における複数の穴の位置を決定すると共に、半導体チップ周縁部に面した基板の領域である第１領域に設けられる穴の基板表面における密度が、基板における第１領域以外の領域に設けられる穴の基板表面における密度より大きくなるように複数の穴の位置を決定する穴位置決定部とを備える。
【発明の効果】
【００１０】
開示の半導体装置、基板設計方法、基板設計装置によれば、基板においてチップ周縁部の位置に設けられる電極における応力や歪みを低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００１２】
比較例．
比較例のＢＧＡパッケージについて、以下に説明する。
【００１３】
図１は、比較例のＢＧＡパッケージの構成の一例を示す断面図である。図１中に示されたＢＧＡパッケージ１は、Ｓｉ（シリコン）のチップ１１（半導体チップ）、ＢＧＡ基板１２（基板、樹脂基板、Interposer）、半田ボール３（バンプ）を有する。また、ＢＧＡパッケージ１は、半田ボール３により実装基板１５（外部基板、メイン基板）に実装されている。
【００１４】
図２は、比較例のＢＧＡ基板の構成の一例を示す下面図である。ＢＧＡ基板１２の下面（実装基板１５側）には、半田ボール３がマトリクス状に配置される。ここで、ＢＧＡ基板１２において、チップ１１が搭載された領域の裏側である下面の領域を、チップ領域１６とする。また、チップ領域１６の外周をチップ境界（第１境界）とする。半田ボール３のうち、チップ境界の内側で且つチップ境界の頂点に最も近いものを半田ボール３ｄ、チップ境界の内側のうち最も外側で且つ半田ボール３ｄ以外のものを半田ボール３ａ、半田ボール３ａより外側のものを半田ボール３ｂ、半田ボール３ａ，３ｄより内側のものを半田ボール３ｃとする。
【００１５】
ＢＧＡパッケージ１の熱応力解析結果について、以下に説明する。
【００１６】
熱応力解析は、温度サイクル試験を仮定して、ＢＧＡパッケージ１全体の温度を上昇させ、それぞれの半田ボール３における歪みを算出した。
【００１７】
図３は、熱応力解析による各半田ボールの歪みの大きさの一例を示す下面図である。図３は、図２と同一のＢＧＡ基板１２及び半田ボール３ａ，３ｂ，３ｃ，３ｄの配置を示す。ここで、半田ボール３ａ，３ｂ，３ｃ，３ｄは、歪みの小さいものから順に、白、斜線、黒で塗り分けられている。
【００１８】
半田ボール３ａ，３ｂ，３ｃ，３ｄの歪みを比較すると、チップ境界付近の半田ボール３ａ，３ｄの歪みが大きい。これは、チップ１１の熱膨張係数に比べてＢＧＡ基板１２の熱膨張係数が大きいためである。更に、半田ボール３ａ，３ｄの歪みを比較すると、半田ボール３ｄの歪みが最も大きい。
【００１９】
また、半田ボール３ｂの歪みは小さい。これは、ＢＧＡ基板１２と実装基板１５の伸縮率が同等であるためである。また、半田ボール３ｃの歪みは小さい。これは、チップ２１により伸縮が抑えられるためである。
【００２０】
上述したように、ＢＧＡ基板２２のチップ境界のコーナー付近に歪みが集中することにより、半田ボール３ｄのダメージが大きくなる。
【００２１】
実施の形態１．
図４は、実施の形態１のＢＧＡパッケージの構成の一例を示す断面図である。図４中に示されたＢＧＡパッケージ１ａにおいて、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。ＢＧＡ基板１２ａは、上述のＢＧＡ基板１２と同様であるが、設けられる穴が異なる。
【００２２】
図５は、実施の形態１のＢＧＡ基板の構成の一例を示す下面図である。図５において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。ここで、互いに隣接する半田ボール３ａ，３ｂ，３ｃ，３ｄの間隔を半田ボール間隔Ｄとする。また、図４は、図５中の切断面における断面図である。
【００２３】
ＢＧＡ基板１２ａにおいて、半田ボール３ａとその内側に隣接する半田ボール３ｃとの間に、スルーホール２１ａが設けられている。更に、半田ボール３ｄとそれに隣接する半田ボール３ａとの間に、スルーホール２１ａが設けられている。図４及び図５において、スルーホール２１ａは、斜線で塗りつぶされた部分である。
【００２４】
ここで、複数のスルーホール２１ａの一部または全部が、内面に電極を有しても良い。この場合、チップ１１の電極の各々と半田ボール３の各々とは、スルーホール２１ａの電極（ビア）の各々を介して配線される。以後、応力及び歪みの集中の低減のために設けられる電極のないスルーホールをダミースルーホールと呼ぶ。また、スルーホール２１ａ以外の場所にスルーホールが設けられても良い。
【００２５】
ここで、ＢＧＡ基板１２ａの下面において、チップ境界の内側で且つ最も外側の半田ボール３ａ，３ｄの中心を結んだ四角形を半田ボール境界とする。
【００２６】
本実施の形態においては、半田ボール境界の内側で且つ半田ボール境界からの距離が半田ボール間隔Ｄ（第１距離）以内である領域を、チップ周縁部領域（第１領域）とする。また、チップ周縁部領域内で且つ半田ボール境界の互いに隣接する２辺からの距離が半田ボール間隔Ｄ（第２距離）以内である領域（チップ周縁部領域内で且つ半田ボール３ｄを含む互いに隣接する４個の半田ボールの中心に囲まれた領域）を、コーナー領域（第２領域）とする。
【００２７】
上述のようなスルーホール２１ａの配置により、ＢＧＡ基板１２ａのうち、チップ周縁部領域におけるスルーホールの密度が、チップ周縁部領域以外の領域におけるスルーホールの密度より大きくなる。更に、ＢＧＡ基板１２ａのうち、コーナー領域におけるスルーホールの密度が、コーナー領域以外のチップ周縁部領域におけるスルーホールの密度より大きくなる。ここで、ＢＧＡ基板１２ａの特定の領域において、特定の領域の平面の面積に対する特定の領域内のスルーホールの開口の面積の合計をスルーホールの面密度とする。このとき、上述のようなスルーホール２１ａの配置により、ＢＧＡ基板１２ａのうち、チップ周縁部領域におけるスルーホールの面密度が、チップ周縁部領域以外の領域におけるスルーホールの面密度より大きくなる。更に、ＢＧＡ基板１２ａのうち、コーナー領域におけるスルーホールの面密度が、コーナー領域以外のチップ周縁部領域におけるスルーホールの面密度より大きくなる。
【００２８】
なお、ＢＧＡ基板１２ａの下面において、チップ境界からの距離が半田ボール間隔Ｄ以内である領域を、チップ周縁部領域としても良い。また、チップ周縁部領域の頂点から半田ボール間隔Ｄ以内である領域を、コーナー領域としても良い。
【００２９】
また、上述のようなスルーホール２１ａの配置により、チップ境界、特にチップ境界のコーナー付近における応力及び歪みの集中を低減することができ、半田ボール３ａ，３ｄの剥離を防ぐことができる。
【００３０】
上述したＢＧＡ基板１２ａを設計するための基板設計装置、基板設計装置によるＢＧＡ基板設計方法について以下に説明する。
【００３１】
上述したＢＧＡ基板１２ａは、基板設計装置により設計される。この基板設計装置は、ＣＡＤ（Computer Aided Design）システムを用いて実現することができる。図６は、本発明に係る基板設計装置の構成の一例を示すブロック図である。基板設計装置は、配線部３１、迂回処理部３２、穴配置部３３、設計データ記憶部３４、電極配置部３５を有する。電極配置部３５は、半導体チップ位置決定部に対応する。穴配置部３３は、穴位置決定部に対応する。
【００３２】
設計データ記憶部３４は、ＢＧＡ基板１２ａの設計データを記憶する。電極配置部３５は、チップ１１の信号端子に接続するためのＢＧＡ基板１２ａ上面（第１面）の電極（第１電極）の位置と半田ボール３に接続するためのＢＧＡ基板１２ａ下面（第２面）の電極（第２電極）の位置とを決定する。通常、ＢＧＡ基板１２ａ上面の電極の数とＢＧＡ基板１２ａ下面の電極の数とは、等しい。
【００３３】
配線部３１は、ＢＧＡ基板１２の設計データに、チップ１１の信号端子の各々から半田ボール３の各々への接続ルート（配線）の位置を決定する。穴配置部３３は、ＢＧＡ基板１２の設計データに、ビア、スルーホール、ダミースルーホール、インナービア等の穴の位置を決定する。迂回処理部３２は、チップ周縁部領域のスルーホールやインナービアを経由するように接続ルートを迂回させることにより、接続ルートの位置を修正する。
【００３４】
図７は、本発明に係るＢＧＡ基板設計方法の一例を示すフローチャートである。まず、電極配置部３５は、予め設計データ記憶部３４に格納されたＢＧＡ基板１２ａの設計データを読み出し、ＢＧＡ基板１２ａに対するチップ１１と半田ボール３の位置を決定し、ＢＧＡ基板１２ａ上面の電極の位置とＢＧＡ基板１２ａ下面の電極の位置とを決定する（Ｓ１１）。次に、穴配置部３３は、各面の電極と同数のビアの位置をマトリクス状に並ぶように決定する（Ｓ１２）。
【００３５】
次に、配線部３１は、チップ１１の信号端子の一つを選択し、選択された信号端子から対応する半田ボール３への最短距離の接続ルートの位置を決定する（Ｓ１３）。次に、穴配置部３３は、チップ周縁部領域にビアがあるか否かの判定を行う（Ｓ２１）。
【００３６】
チップ周縁部領域にビアがある場合（Ｓ２１，ｙｅｓ）、このフローは処理Ｓ１５へ移行する。チップ周縁部領域にビアがない場合（Ｓ２１，ｎｏ）、穴配置部３３は、チップ周縁部領域における所定の位置にビアを追加する（Ｓ２２）。ここで、チップ周縁部領域における所定の位置は、上述したスルーホール２１ａの位置である。
【００３７】
次に、迂回処理部３２は、そのビアを経由するように接続ルートを迂回させる迂回処理を行う（Ｓ２３）。次に、配線部３１は、全ての信号端子の接続ルートの決定が終了したか否かの判定を行う（Ｓ２４）。
【００３８】
全ての信号端子の接続ルートの決定が終了していない場合（Ｓ２４，ｎｏ）、このフローは処理Ｓ１３へ戻り、配線部３１は、次の信号端子を選択する。全ての接続ルートの位置の決定が終了した場合（Ｓ２４，ｙｅｓ）、チップ周縁部領域における所定の位置のうち、スルーホールの無い位置にダミースルーホールを追加し（Ｓ２５）、このフローは終了する。
【００３９】
上述の迂回処理の詳細について以下に説明する。
【００４０】
図８は、ＢＧＡ基板における最短距離の接続ルートの一例を示す断面図である。図８において、図４と同一符号は図４に示された対象と同一又は相当物を示しており、ここでの説明を省略する。処理Ｓ１１により、チップ１１の信号端子２２ｅから半田ボール３ｅへスルーホール２１ｅを介した最短距離の接続ルート２２ｅが設定される。
【００４１】
図９は、本発明に係る迂回処理により変更された接続ルートの一例を示す断面図である。図９において、図４と同一符号は図４に示された対象と同一又は相当物を示しており、ここでの説明を省略する。処理Ｓ２３により、接続ルート２２ｅは、チップ１１の信号端子２２ｅから半田ボール３ｅへチップ周縁部領域のスルーホール２１ａを介した接続ルート２２ａに変更される。接続ルート２２ａの距離は、接続ルート２２ｅの距離より長くなる。
【００４２】
上述のＢＧＡ基板設計方法によれば、チップ１１の信号端子と半田ボール３とを結ぶＢＧＡ基板１２ａ内の配線について、チップ周縁部領域のビアを経由するように設定することができる。また、チップ周縁部領域に応力緩和のためのダミースルーホールを設けることができる。
【００４３】
実施の形態２．
図１０は、実施の形態２のＢＧＡパッケージの構成の一例を示す断面図である。図１０中に示されたＢＧＡパッケージ１ｂにおいて、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。ＢＧＡ基板１２ｂは、上述のＢＧＡ基板１２ａと同様であるが、設けられる穴が異なる。
【００４４】
図１１は、実施の形態２のＢＧＡ基板の構成の一例を示す下面図である。図１１において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。また、図１０は、図１１中の切断面における断面図である。
【００４５】
ＢＧＡ基板１２ｂにおいて、半田ボール３ａまたは半田ボール３ｄとその内側に隣接する半田ボール３ｂとを含み、且つ互いに隣接する４つの半田ボール３の中心に、スルーホール２１ｂａが設けられている。更に、半田ボール３ａまたは半田ボール３ｄとその外側に隣接する半田ボール３ｃとを含み、且つ互いに隣接する４つの半田ボール３の中心に、スルーホール２１ｂｂが設けられている。図１０及び図１１において、スルーホール２１ｂａは、黒で塗りつぶされた部分であり、スルーホール２１ｂｂは、斜線で塗りつぶされた部分である。
【００４６】
ここで、複数のスルーホール２１ｂａは、内面に電極を有する。この場合、チップ１１の電極の各々と半田ボール３の各々とは、スルーホール２１ｂａの電極（ビア）の各々を介して配線される。なお、複数のスルーホール２１ｂａの一部が電極を有しても良い。また、複数のスルーホール２１ｂｂの一部または全部が電極を有しても良い。
【００４７】
本実施の形態においては、半田ボール境界の外側の半田ボールの中心を結ぶ四角形の中で最も内側の四角形を外側半田ボール境界（第２境界）とする。また、半田ボール境界の内側の半田ボールの中心を結ぶ四角形の中で最も内側の四角形を内側半田ボール境界（第３境界）とする。また、外側半田ボール境界と内側半田ボール境界の間の領域を、チップ周縁部領域とする。
【００４８】
上述のようなスルーホール２１ｂａ，２１ｂｂの配置により、ＢＧＡ基板１２ｂのうち、チップ周縁部領域におけるスルーホールの密度が、チップ周縁部領域以外の領域におけるスルーホールの密度より大きくなる。ここで、ＢＧＡ基板１２ｂの特定の領域において、特定の領域の平面の面積に対する特定の領域内のスルーホールの開口の面積の合計をスルーホールの面密度とする。このとき、上述のようなスルーホール２１ｂａ，２１ｂｂの配置により、ＢＧＡ基板１２ｂのうち、チップ周縁部領域におけるスルーホールの面密度が、チップ周縁部領域以外の領域におけるスルーホールの面密度より大きくなる。
【００４９】
また、上述のようなスルーホール２１ｂａ，２１ｂｂの配置により、チップ境界における応力及び歪みの集中を低減することができ、半田ボール３ａ，３ｄの剥離を防ぐことができる。
【００５０】
なお、ＢＧＡ基板１２ｂは、実施の形態１と同様の基板設計装置及びＢＧＡ基板設計方法により設計される。ここで、チップ周縁部領域における所定の位置は、上述したスルーホール２１ｂａ，２１ｂｂの位置である。
【００５１】
実施の形態３．
図１２は、実施の形態３のＢＧＡパッケージの構成の一例を示す断面図である。図１２中に示されたＢＧＡパッケージ１ｃにおいて、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。ＢＧＡ基板１２ｃは、上述のＢＧＡ基板１２ａと同様であるが、多層基板であり、且つ設けられる穴が異なる。
【００５２】
図１３は、実施の形態３のＢＧＡ基板の構成の一例を示す下面図である。図１３において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。また、図１２は、図１３中の切断面における断面図である。
【００５３】
ＢＧＡ基板１２ｃの下面において、半田ボール３ａとその内側に隣接する半田ボール３ｂとの間に、インナービア（ブラインドホールあるいはベリッドホール）２１ｃａが設けられている。更に、半田ボール３ｄとそれに隣接する半田ボール３ａとの間に、インナービア２１ｃａが設けられている。更に、ＢＧＡ基板１２ｃの上面において、インナービア２１ｃａと離れた位置にインナービア２１ｃｂが設けられている。図１２及び図１３において、スルーホール２１ｃａは、斜線で塗りつぶされた部分であり、スルーホール２１ｃｂは、黒で塗りつぶされた部分である。
【００５４】
ここで、複数のインナービア２１ｃａ，２１ｃａの一部または全部が、内面に電極を有しても良い。この場合、チップ１１の電極の各々と半田ボール３の各々とは、インナービア２１ｃｂの電極の各々とＢＧＡ基板１２ｃの内層の電極とインナービア２１ｃａの電極の各々とを介して配線される。
【００５５】
本実施の形態においては、半田ボール境界の内側で且つ半田ボール境界からの距離が半田ボール間隔Ｄ以内である領域を、チップ周縁部領域とする。また、チップ周縁部領域内で且つ半田ボール境界の隣接する２辺からの距離が半田ボール間隔Ｄ以内である領域（チップ周縁部領域内で且つ半田ボール３ｄを含む互いに隣接する４個の半田ボールの中心に囲まれた領域）を、コーナー領域とする。
【００５６】
上述のようなインナービア２１ｃａの配置により、ＢＧＡ基板１２ｃのうち、チップ周縁部領域におけるインナービアの密度が、チップ周縁部領域以外の領域におけるインナービアの密度より大きくなる。更に、ＢＧＡ基板１２ｃのうち、コーナー領域におけるインナービアの密度が、コーナー領域以外のチップ周縁部領域におけるインナービアの密度より大きくなる。ここで、ＢＧＡ基板１２ｃの特定の領域において、特定の領域の平面の面積に対する特定の領域内のインナービアの開口の面積の合計をインナービアの面密度とする。このとき、上述のようなインナービア２１ｃａの配置により、ＢＧＡ基板１２ｃのうち、チップ周縁部領域におけるインナービアの面密度が、チップ周縁部領域以外の領域におけるインナービアの面密度より大きくなる。更に、ＢＧＡ基板１２ｃのうち、コーナー領域におけるインナービアの面密度が、コーナー領域以外のチップ周縁部領域におけるインナービアの面密度より大きくなる。
【００５７】
また、上述のようなインナービア２１ｃａの配置により、チップ境界、特にチップ境界のコーナー付近における応力及び歪みの集中を低減することができ、半田ボール３ａ，３ｄの剥離を防ぐことができる。
【００５８】
なお、ＢＧＡ基板１２ｃは、実施の形態１と同様の基板設計装置及びＢＧＡ基板設計方法により設計される。ここで、チップ周縁部領域における所定の位置は、上述したインナービア２１ｃａの位置である。
【００５９】
上述した各実施の形態において、スルーホールやインナービアによる応力緩和効果は、ＢＧＡ基板全体の剛性が強い場合に小さくなるが、基板材料の柔軟（flexible）化が進むほど効果が大きくなる。
【００６０】
なお、本発明は以下に示すようなコンピュータシステムにおいて適用可能である。図１４は、本発明が適用されるコンピュータシステムの一例を示す図である。この図に示すコンピュータシステム９００は、ＣＰＵやディスクドライブ等を内蔵した本体部９０１、本体部９０１からの指示により画像を表示するディスプレイ９０２、コンピュータシステム９００に種々の情報を入力するためのキーボード９０３、ディスプレイ９０２の表示画面９０２ａ上の任意の位置を指定するマウス９０４及び外部のデータベース等にアクセスして他のコンピュータシステムに記憶されているプログラム等をダウンロードする通信装置９０５を有する。通信装置９０５は、ネットワーク通信カード、モデムなどが考えられる。
【００６１】
上述したような、基板設計装置を構成するコンピュータシステムにおいて上述した各ステップを実行させるプログラムを、基板設計プログラムとして提供することができる。このプログラムは、コンピュータシステムにより読取り可能な記録媒体に記憶させることによって、基板設計装置を構成するコンピュータシステムに実行させることが可能となる。上述した各ステップを実行するプログラムは、ディスク９１０等の可搬型記録媒体に格納されるか、通信装置９０５により他のコンピュータシステムの記録媒体９０６からダウンロードされる。また、コンピュータシステム９００に少なくとも基板設計機能を持たせる基板設計プログラムは、コンピュータシステム９００に入力されてコンパイルされる。このプログラムは、コンピュータシステム９００を基板設計機能を有する基板設計システムとして動作させる。また、このプログラムは、例えばディスク９１０等のコンピュータ読み取り可能な記録媒体に格納されていても良い。ここで、コンピュータシステム９００により読取り可能な記録媒体としては、ＲＯＭやＲＡＭ等のコンピュータに内部実装される内部記憶装置、ディスク９１０やフレキシブルディスク、ＤＶＤディスク、光磁気ディスク、ＩＣカード等の可搬型記憶媒体や、コンピュータプログラムを保持するデータベース、或いは、他のコンピュータシステム並びにそのデータベースや、通信装置９０５のような通信手段を介して接続されるコンピュータシステムでアクセス可能な各種記録媒体を含む。
【００６２】
本発明は、その精神または主要な特徴から逸脱することなく、他の様々な形で実施することができる。そのため、前述の実施の形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明の範囲は、特許請求の範囲によって示すものであって、明細書本文には、何ら拘束されない。更に、特許請求の範囲の均等範囲に属する全ての変形、様々な改良、代替および改質は、全て本発明の範囲内のものである。
【００６３】
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
（付記１）
基板と、
該基板に搭載された半導体チップと、
を備え、
前記基板には複数の穴が設けられると共に、前記複数の穴は、前記半導体チップ周縁部に面する前記基板の領域である第１領域に設けられる前記穴の前記基板表面における密度が、前記基板における前記第１領域以外の領域に設けられる前記穴の前記基板表面における密度より大きくなるように設けられている半導体装置。
（付記２）
前記半導体チップは、複数の信号端子を有し、
前記基板は、前記半導体チップが搭載される面であって前記信号端子に接続される複数の第１電極を有する第１面と、該第１面の裏側の面であって外部基板に接続されることのできる複数の第２電極を有する第２面とを有し、前記穴を通って前記第１電極と前記第２電極とを接続する配線を複数有する、
付記１に記載の半導体装置。
（付記３）
前記基板において、前記半導体チップに面する領域の境界である第１境界は、四角形である、
付記２に記載の半導体装置。
（付記４）
前記第１領域は、前記第１境界の内側で且つ前記第１境界からの距離が所定の第１距離以内の領域である、
付記３に記載の半導体装置。
（付記５）
前記第１距離は、前記第２電極の最小間隔である、
付記４に記載の半導体装置。
（付記６）
前記第１領域における前記穴は、互いに隣接する２個の前記第２電極からの距離が等しい位置に設けられる、
付記４に記載の半導体装置。
（付記７）
前記第１領域内で且つ前記第１境界の互いに隣接する２辺からの距離が所定の第２距離以内の領域である第２領域に設けられる前記穴の前記基板表面における密度は、前記第１領域のうち前記第２領域以外の領域に設けられる前記穴の前記基板表面における密度より大きい、
付記４に記載の半導体装置。
（付記８）
前記第２距離は、前記第２電極の最小間隔である、
付記７に記載の半導体装置。
（付記９）
前記第１領域は、前記第１境界の外側の第２電極の中心を結ぶ四角形の中で最も内側の四角形である第２境界と、前記第１境界の内側の第２電極の中心を結ぶ四角形の中で最も外側の四角形である第３境界との間の領域である、
付記３に記載の半導体装置。
（付記１０）
前記第１領域における前記穴は、互いに隣接する４個の前記第２電極からの距離が等しい位置に設けられる、
付記９に記載の半導体装置。
（付記１１）
前記配線は、前記第１領域の穴を通る、
付記２に記載の半導体装置。
（付記１２）
前記第１領域における前記穴は、前記第１面と前記第２面との間を貫通する、
付記２に記載の半導体装置。
（付記１３）
前記基板は、多層基板であり、
前記第１領域における前記穴は、前記第１面又は前記第２面に該穴の開口部を有する、
付記２に記載の半導体装置。
（付記１４）
前記第１領域は、前記基板表面内で且つ前記第１境界からの距離が所定の第１距離以内の領域である、
付記２に記載の半導体装置。
（付記１５）
基板と該基板に搭載された半導体チップとを有し且つ前記基板が外部基板に接続されることができる半導体装置のために前記基板の設計を行う基板設計方法であって、
前記基板に対する前記半導体チップの位置を決定し、
決定された前記半導体チップの位置に基づいて前記基板における複数の穴の位置を決定すると共に、前記半導体チップ周縁部に面する前記基板の領域である第１領域に設けられる前記穴の前記基板表面における密度が、前記基板における前記第１領域以外の領域に設けられる前記穴の前記基板表面における密度より大きくなるように前記複数の穴の位置を決定する、
基板設計方法。
（付記１６）
前記半導体チップは、複数の信号端子を有し、
前記基板は、前記半導体チップが搭載される面であって前記信号端子に接続される複数の第１電極を有する第１面と、該第１面の裏側の面であって外部基板に接続されることのできる複数の第２電極を有する第２面とを有し、
前記穴の位置を決定された前記穴の一部を通って前記第１電極と前記第２電極とを接続する配線の位置を決定する、
付記１５に記載の基板設計方法。
（付記１７）
前記基板において、前記半導体チップに面する領域の境界である第１境界は、四角形である、
付記１６に記載の基板設計方法。
（付記１８）
前記第１領域は、前記第１境界の内側で且つ前記第１境界からの距離が所定の第１距離以内の領域である、
付記１７に記載の基板設計方法。
（付記１９）
前記配線が前記第１領域内の前記穴を通るように前記配線の位置を決定する、
付記１５に記載の基板設計方法。
（付記２０）
基板と該基板に搭載された半導体チップとを有し且つ前記基板が外部基板に接続されることができる半導体装置のために前記基板の設計を行う基板設計装置であって、
前記基板に対する前記半導体チップの位置を決定する半導体チップ位置決定部と、
前記半導体チップ位置決定部により決定された前記半導体チップの位置に基づいて前記基板における複数の穴の位置を決定すると共に、前記半導体チップ周縁部に面した前記基板の領域である第１領域に設けられる前記穴の前記基板表面における密度が、前記基板における前記第１領域以外の領域に設けられる前記穴の前記基板表面における密度より大きくなるように前記複数の穴の位置を決定する穴位置決定部と、
を備える基板設計装置。
【図面の簡単な説明】
【００６４】
【図１】比較例のＢＧＡパッケージの構成の一例を示す断面図である。
【図２】比較例のＢＧＡ基板の構成の一例を示す下面図である。
【図３】比較例のＢＧＡパッケージの熱応力解析結果における歪みの大きさの一例を示す下面図である。
【図４】実施の形態１のＢＧＡパッケージの構成の一例を示す断面図である。
【図５】実施の形態１のＢＧＡ基板の構成の一例を示す下面図である。
【図６】本発明に係る基板設計装置の構成の一例を示すブロック図である。
【図７】本発明に係るＢＧＡ基板設計方法の一例を示すフローチャートである。
【図８】ＢＧＡ基板における最短距離の接続ルートの一例を示す断面図である。
【図９】本発明に係る迂回処理により変更された接続ルートの一例を示す断面図である。
【図１０】実施の形態２のＢＧＡパッケージの構成の一例を示す断面図である。
【図１１】実施の形態２のＢＧＡ基板の構成の一例を示す下面図である。
【図１２】実施の形態３のＢＧＡパッケージの構成の一例を示す断面図である。
【図１３】実施の形態３のＢＧＡ基板の構成の一例を示す下面図である。
【図１４】本発明が適用されるコンピュータシステムの一例を示す図である。
【符号の説明】
【００６５】
１  ＢＧＡパッケージ
３，３ａ、３ｂ，３ｃ，３ｄ，３ｅ  半田ボール
１１  チップ
１２，１２ａ，１２ｂ，１２ｃ  ＢＧＡ基板
１５  実装基板
１６  チップ領域
２１ａ，２１ｂａ，２１ｂｂ，２１ｃａ，２１ｃｂ，２１ｅ  スルーホール
２２ｅ  信号端子
２３ａ，２３ｅ  接続ルート
３１  配線部
３２  迂回処理部
３３  穴配置部
３４  設計データ記憶部
３５  電極配置部
【図１】
2010087082.tif 000003
【図２】
2010087082.tif 000004
【図３】
2010087082.tif 000005
【図４】
2010087082.tif 000006
【図５】
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【図６】
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【図７】
2010087082.tif 000009
【図８】
2010087082.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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