(57)【要約】【課題】ＯＮＯ膜とシリサイド膜との短絡を起こさないようにし、ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止する。【解決手段】不揮発性半導体記憶装置はワードゲート２２とコントロールゲート２４と電荷蓄積層１４とを具備する。ワードゲート２２は半導体基板１０のチャネル領域上方に絶縁層１２を介して設けられている。コントロールゲート２４はワードゲート２２の側方に設けられている。電荷蓄積層１４はチャネル領域とコントロールゲート２４との間、及び、ワードゲート２２とコントロールゲート２４との間にＯＮＯ膜で設けられている。コントロールゲート２４は、シリサイド層２４ａと、非シリサイド層２４ｂ、２４ｃとを備える。シリサイド層２４ａはニッケルを含むシリサイドで設けられている。非シリサイド層２４ｂ、２４ｃはシリサイド層２４ａと電荷蓄積層１４との間に設けられている。【選択図】図２
2010087046.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチャネル領域上方に絶縁層を介して設けられたワードゲートと、
前記ワードゲートの側方に設けられたコントロールゲートと、
前記チャネル領域と前記コントロールゲートとの間、及び、前記ワードゲートと前記コントロールゲートとの間にＯＮＯ膜で設けられた電荷蓄積層と
を具備し、
前記コントロールゲートは、
ニッケルを含むシリサイドで設けられたシリサイド層と、
前記シリサイド層と前記電荷蓄積層との間に設けられた非シリサイド層と
を備える
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体装置において、
前記非シリサイド層は、
前記シリサイド層と前記電荷蓄積層との間に設けられたシリサイド化反応阻止層と、
前記シリサイド化反応阻止層と前記電荷蓄積層との間に設けられたポリシリコン層と
を含む
不揮発性半導体装置。
【請求項３】
請求項２に記載の不揮発性半導体装置において、
前記シリサイド化反応阻止層は、酸素及び炭素のうちの少なくとも一方を含んだ、シリコン及びゲルマニウムのうち少なくとも一方で設けられる
不揮発性半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性半導体装置において、
前記ワードゲートは、上部にニッケルを含むシリサイド層を有する
不揮発性半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の不揮発性半導体装置において、
前記コントロールゲートの高さは、前記コントロールゲートの幅よりも大きい
不揮発性半導体装置。
【請求項６】
請求項５に記載の不揮発性半導体装置において、
前記コントロールゲートの幅は、６０ｎｍ以下である
不揮発性半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置において、
前記ＯＮＯ膜は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を含む
不揮発性半導体記憶装置。
【請求項８】
半導体基板の上方に絶縁層を介して形成されたワードゲートを覆うようにＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜を覆うようにポリシリコン膜を形成する工程と、
前記ポリシリコン膜をエッチングして、前記ワードゲートの側方に前記ＯＮＯ膜を介してコントロールゲートを形成する工程と、
前記ワードゲートの上部及び前記コントロールゲートの外側の前記ＯＮＯ膜をエッチングする工程と、
全面にニッケルを含む金属膜を形成して熱処理を行い、前記ワードゲートの上部、前記コントロールゲートの一部及び前記コントロールゲートの外側をシリサイド化する工程と、
前記金属膜を除去する工程と
を具備し、
前記ポリシリコン膜を形成する工程は、成膜の途中に、一時的に酸素及び炭素の少なくとも一方を含む添加ガスを成膜ガスに混入しながら前記ポリシリコン膜を形成する工程を備える
不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の不揮発性半導体装置の製造方法において、
前記ＯＮＯ膜をエッチングする工程は、当該エッチングにより露出した前記ＯＮＯ膜の断面を絶縁膜で覆う工程を備える
不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置及び不揮発性半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造の不揮発性半導体記憶装置が知られている。その不揮発性半導体記憶装置は、半導体基板のチャネル領域上方に絶縁層を介して設けられたワードゲートと、ワードゲートの側方に設けられたコントロールゲートと、チャネル領域とコントロールゲートとの間、及び、ワードゲートとコントロールゲートとの間の両方に設けられた電荷蓄積層とを備えている。電荷蓄積層には、ＯＮＯ膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）が用いられている。
【０００３】
不揮発性半導体記憶装置では、素子の微細化に対応してコントロールゲートが細線化される。その細線化に伴い、コントロールゲートが高抵抗化する可能性がある。そのため、高抵抗化に対処するために、コントロールゲートの上部をシリサイド化する方法が考えられる。しかし、コバルトシリサイドやチタンシリサイドなどの材料を用いると、シリサイドの細線効果により、充分に低抵抗化することが困難である。そのため、これらの材料を用いた微細化が困難になってきている。また、コントロールゲートにおけるシリサイド化されない部分の抵抗が高いため、コントロールゲートの出来るだけ広い領域（厚み）をシリサイド化することが好ましい。一方で、拡散層領域や周辺トランジスタも同時にシリサイド化するため、これらのシリサイドが厚くなると、拡散層リーク上昇などの問題が発生するおそれがある。
【０００４】
関連する技術として特開２００５−２２８７８６号公報に不揮発性半導体記憶装置が開示されている。図１は、特開２００５−２２８７８６号公報に開示された不揮発性半導体記憶装置の構成を示す断面図である。この不揮発性半導体記憶装置は、拡散層電極１３２と、ゲート絶縁膜１１２と、ゲート（ワードゲート）１２２と、シリサイド層（コントロールゲート）１２４と、メモリゲート絶縁膜（電荷蓄積層）１１４と、絶縁膜１１６と、シリサイド層１３４、１３５とを具備する。この不揮発性半導体記憶装置において、メモリゲート絶縁膜１１４は、ＯＮＯ膜で形成されている。また、シリサイド層１２４（コントロールゲート）及びシリサイド層１３４、１３５はニッケルシリサイドで製造されている。シリサイド層１２４（コントロールゲート）をニッケルシリサイドとする理由は、細線化による抵抗上昇が無いこと、及び、細いコントロールゲートほど反応加速によりフルシリサイド化し易いこと、などの理由による。それにより、コントロールゲートの細線化及び低抵抗化と、拡散領域等の浅接合化とを両立できる。
【０００５】
【特許文献１】特開２００５−２２８７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、この特開２００５−２２８７８６号公報で開示された技術には以下の問題点があると考えられる。ゲート（ワードゲート）１２２及び拡散層電極１３２をシリサイド化する（シリサイド層１３４、１３５を形成する）とき、ＯＮＯ膜であるメモリゲート絶縁膜（電荷蓄積層）１１４の上端の断面は既に露出している。このようにＯＮＯ膜の断面が露出された状態で、シリサイド工程を実行すると、ＯＮＯ膜の窒化膜上に付着したニッケルがその窒化膜中のシリコンとシリサイド化反応し易いので、ＯＮＯ膜中にシリサイド膜が形成されてしまう。そうなると、余剰のニッケルをエッチングで除去しても、そのシリサイド膜は除去されず、ＯＮＯ膜上にシリサイド膜が残存することになる。その結果、シリサイド層（コントロールゲート）１２４とゲート（ワードゲート）１２２とが、残存したシリサイド膜により短絡するおそれが出てくる。ＯＮＯ膜とコントロールゲートとの間の短絡を起こさない技術が望まれる。
【０００７】
加えて、この構造では、シリサイド膜であるシリサイド層（コントロールゲート）１２４が、電荷蓄積領域としての機能を有するメモリゲート絶縁膜（電荷蓄積層）１１４に直接接触している。すなわち、ポリシリコンと比較して著しく低抵抗なニッケルシリサイドが、ＯＮＯ膜に直接接触することになる。そのため、ＯＮＯ膜中の窒化膜に蓄積された電荷は、ニッケルシリサイドの電気的状態（例示：電圧の変動）や、ＯＮＯ膜中のニッケルシリサイド側にある酸化膜の状態（例示：膜厚の均一性）の影響を非常に受け易い状況にあると考えられる。そうなると、それら電気的状態や膜厚状態が、窒化膜に蓄積された電荷の状態を著しく不安定にしたり、その電荷分布を不均一にしたりする可能性があると考えられる。特に、ニッケルシリサイド中のニッケル成分が、ニッケルシリサイド側の酸化膜中へ一部拡散して、ＯＮＯ膜の膜質を低下させるおそれがある。その場合、窒化膜中に蓄積された電荷がニッケル成分へ抜け易くなる可能性もある。このような、ＯＮＯ膜での電荷の不安定や電解分布の不均一の発生、ＯＮＯ膜の膜質低下は、データの破壊につながり、記憶素子として信頼性や安定性を著しく低下させるおそれがある。ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止し、信頼性や安定性を高める技術が求められる。
【課題を解決するための手段】
【０００８】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の不揮発性半導体記憶装置は、ワードゲート（２２）と、コントロールゲート（２４）と、電荷蓄積層（１４）とを具備する。ワードゲート（２２）は、半導体基板（１０）のチャネル領域上方に絶縁層（１２）を介して設けられている。コントロールゲート（２４）は、ワードゲート（２２）の側方に設けられている。電荷蓄積層（１４）は、チャネル領域とコントロールゲート（２４）との間、及び、ワードゲート（２２）とコントロールゲート（２４）との間にＯＮＯ膜で設けられている。コントロールゲート（２４）は、シリサイド層（２４ａ）と、非シリサイド層（２４ｂ、２４ｃ）とを備える。シリサイド層（２４ａ）は、ニッケルを含むシリサイドで設けられている。非シリサイド層（２４ｂ、２４ｃ）は、シリサイド層（２４ａ）と電荷蓄積層（１４）との間に設けられている。
【００１０】
本発明では、シリサイド層（２４ａ）は、ニッケルを含むシリサイドで設けられている。従って、コントロールゲート（２４）の抵抗をより低くすることが出来る。一方、非シリサイド層（２４ｂ、２４ｃ）は、シリサイド層（２４ａ）と電荷蓄積層（１４）との間に設けられ、両者を離間させている。従って、ＯＮＯ膜（１４）の断面に露出した窒化膜が一部シリサイド化されたとしても、シリサイド層（２４ａ）とワードゲート（２２）とがより大きく離されているので短絡の発生を防止することができる。また、非シリサイド層（２４ｂ、２４ｃ）の存在により、シリサイド層（２４ａ）がＯＮＯ膜（１４）と直接接触しない構成になっている。従って、シリサイド層（２４ａ）の電気的状態やＯＮＯ膜（１４）のシリサイド層（２４ａ）側にある酸化膜の状態の影響を著しく小さく抑えることができる。そして、シリサイド層（２４ａ）中のニッケル成分がＯＮＯ膜（１４）中へ拡散することを防止し、窒化膜中に蓄積された電荷がニッケル成分へ引き抜かれることを防止できる。それらにより、窒化膜に蓄積された電荷の状態をより安定的にし、その電荷分布をより均一にし、ＯＮＯ膜の膜質の低下を防止することができる。その結果、信頼性や安定性を高めることが可能となる。
【００１１】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板（１０）の上方に絶縁層（１２）を介して形成されたワードゲート（２２）を覆うようにＯＮＯ膜（１３）を形成する工程と、前記ＯＮＯ膜（１３）を覆うようにポリシリコン膜（２３）を形成する工程と、前記ポリシリコン膜（２３）をエッチングして、前記ワードゲート（２２）の側方に前記ＯＮＯ膜（１３）を介してコントロールゲート（２４）を形成する工程と、前記ワードゲート（２２）の上部及び前記コントロールゲート（２４）の外側の前記ＯＮＯ膜（１３）をエッチングする工程と、全面にニッケルを含む金属膜（１５）を形成して熱処理を行い、前記ワードゲート（２２）の上部、前記コントロールゲート（２４）の一部（２４ａ）及び前記コントロールゲート（２４）の外側をシリサイド化する工程と、前記金属膜（１５）を除去する工程とを具備する。前記ポリシリコン膜（２３）を形成する工程は、成膜の途中に、一時的に酸素及び炭素の少なくとも一方を含む添加ガスを成膜ガスに混入しながら前記ポリシリコン膜（２３ａ、２３ｂ、２３ｃ）を形成する工程を備える。
【００１２】
本発明では、ポリシリコン膜（２３）を形成する工程において、成膜の途中に、一時的に酸素及び炭素の少なくとも一方を含む添加ガスを成膜ガスに混入しながらポリシリコン膜（２３ａ、２３ｂ、２３ｃ）を形成している。それにより、コントロールゲート（２４）は、添加ガスの混入前のポリシリコン膜（２３ｃ）、添加ガス混入中のポリシリコン膜（２３ｂ）、及び添加ガス混入後のポリシリコン膜（２３ａ）という３層構造となる。このうち、ポリシリコン膜（２３ａ）はシリサイド化工程でシリサイド化されてシリサイド層（２４ａ）となる。ポリシリコン膜（２３ｂ）は、添加ガス中の酸素又は炭素の効果によりニッケルの拡散が阻害されて、シリサイド化反応が阻止されたシリサイド化反応阻止層（２４ｂ）となる。ポリシリコン膜（２３ｃ）は、シリサイド化反応阻止層（２４ｂ）でニッケルの拡散が阻害されているので、シリサイド化されないポリシリコン層（２４ｃ）となる。ただし、シリサイド化反応阻止層（２４ｂ）とポリシリコン膜（２３ｃ）とは併せて非シリサイド層ともいう。そして、このような工程で製造された不揮発性半導体記憶装置は、上記の不揮発性半導体記憶装置と同様の作用効果を有する。
【発明の効果】
【００１３】
本発明により、ワードゲートとコントロールゲートとの間の短絡を起こさないようにすることが出来る。ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止し、信頼性や安定性を高めることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００１５】
図２は、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。本実施の形態では、不揮発性半導体記憶装置のメモリセルとしてＴＷＩＮ−ＭＯＮＯＳ構造のフラッシュメモリセルを例示して説明する。ＴＷＩＮ−ＭＯＮＯＳ構造は、ワードゲートの両側面にコントロールゲートが形成される構造である。
【００１６】
メモリセル１は、ソース／ドレイン拡散層３２と、ワードゲート絶縁膜１２と、ワードゲート２２と、コントロールゲート２４と、ＯＮＯ膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）１４と、サイドウォール絶縁膜１６と、シリサイド層３４、３５と、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層３１とを具備する。
【００１７】
ソース／ドレイン拡散層３２は、半導体基板１０の表面のチャネル領域の両側に形成されている。ソース／ドレイン拡散層３２のドーパントは砒素（Ａｓ）又はリン（Ｐ）に例示される。ＬＤＤ拡散層３１は、ソース／ドレイン拡散層３２からチャネル領域へ張り出すように、概ねサイドウォール絶縁膜１６直下の位置に形成されている。ドーパントは砒素（Ａｓ）又はリン（Ｐ）に例示される。シリサイド層３４、３５は、それぞれワードゲート２２及びソース／ドレイン拡散層３２の上部に形成されている。シリサイド層３４、３５は、ニッケルを含むシリサイドであり、ニッケルシリサイドやニッケル白金シリサイドに例示される。
【００１８】
ワードゲート絶縁膜１２は、ソース／ドレイン拡散層３２に挟まれたチャネル領域上に形成されている。ワードゲート絶縁膜１２は、酸化シリコンに例示される。ワードゲート２２は、チャネル領域上にそのワードゲート絶縁膜１２を介して形成されている。ワードゲート２２は、電極（ワードゲート）になるために不純物が導入された導電体が用いられ、リン（Ｐ）や砒素（Ａｓ）がドープされて活性化されたポリシリコンに例示される。ワードゲート２２の上部には、例えばシリサイド層３４が形成されている。ワードゲートは、例えば、ｙ方向の幅が６０ｎｍ〜９０ｎｍである。ｚ方向の高さは６０ｎｍ〜２５０ｎｍである。
【００１９】
コントロールゲート２４は、ワードゲート２２の両側面にＯＮＯ膜１４を介して、かつ、チャネル領域上方にＯＮＯ膜１４を介して形成されている。微細化に対応して、コントロールゲート２４は、幅が狭く、その分だけ高く形成されている。すなわち、図２におけるコントロールゲート２４のｙ方向の幅は、ｚ方向の高さよりも小さい。例えば、幅は１０ｎｍ〜６０ｎｍであり、高さは５０ｎｍ〜２００ｎｍである。コントロールゲート２４は、シリサイド層２４ａと、非シリサイド層（２４ｂ、２４ｃ）とを備える。
【００２０】
シリサイド層２４ａは、コントロールゲート２４の主たる領域であり、高速動作のためにコントロールゲート２４を十分に低抵抗にするシリサイドで形成されている。シリサイドとしては、ニッケルシリサイドやニッケル白金シリサイドに例示される。特に、ニッケル又はニッケルを含む金属を用いてシリサイド化する場合、ポリシリコンを細線化すると反応が加速され、ポリシリコン上部から底面まで膜厚方向（ｚ方向）に全体に均一にシリサイド化でき、かつ低抵抗化することができる。シリサイド層２４ａは、全体がシリサイド化されているので、コントロールゲート２４を低抵抗化することができる。
【００２１】
非シリサイド層（２４ｂ、２４ｃ）は、シリサイド層２４ａとＯＮＯ膜１４との間に設けられている。非シリサイド層（２４ｂ、２４ｃ）により、シリサイド層２４ａとワードゲート２２とをより大きく引き離すことができる。それにより、ＯＮＯ膜１４の断面に露出した窒化膜がシリサイド化工程で一部シリサイド化されたとしても、コントロールゲート２４とワードゲート２２との間の短絡の発生を防止することができる。非シリサイド層は、シリサイド化反応阻止層２４ｂと、ポリシリコン層２４ｃとを含む。
【００２２】
シリサイド化反応阻止層２４ｂは、シリサイド層２４ａとＯＮＯ膜１４との間に設けられている。シリサイド化反応阻止層２４ｂは、酸素及び炭素の少なくとも一方を含むシリコンで形成されている。シリサイド化反応阻止層２４ｂは、シリサイド層２４ａが形成されるとき、シリサイド化用の金属原子の拡散を阻止して自身のシリサイド化を防止する。それにより、ポリシリコン層２４ｃへの当該金属原子の拡散を阻止してそのシリサイド化を防止し、ポリシリコンの状態を維持させることができる。結果として、シリサイド層２４ａのニッケル等の金属成分がＯＮＯ膜１４に近接し又は内部へ拡散することを防止することができる。ただし、シリサイド化反応阻止層２４ｂは、主にシリサイド層２４ａ及びポリシリコン層２４ｃに基づくコントロールゲート２４の電気的な機能を妨げない程度に極めて薄く形成されている。
【００２３】
ここで、シリサイド化反応阻止層２４ｂの酸素及び炭素の含有量は、シリサイド化反応阻止層２４ｂに要求されるシリサイド化反応を阻止する能力（以下、シリサイド化阻止能ともいう）により、シミュレーションや実験により決定される。例えば、シリサイド層２４ｃと同時に形成されるシリサイド層３４、３５との関係で、シリサイド層３４、３５を厚く形成したい場合、シリサイドの熱処理温度をより高くしたり熱処理時間をより長くしたりする必要がある。その場合、ポリシリコン層２４ｃがシリサイド化されないように、シリサイド化反応阻止層２４ｂのシリサイド阻止能をより高くする必要がある。シリサイド化阻止能をより高くするには、酸素及び炭素の含有量をより多くする。また、電気的にかつ領域的に可能であれば、膜厚をより厚くすることで、シリサイド化阻止能をより高くすることも可能である。
【００２４】
ポリシリコン層２４ｃは、シリサイド化反応阻止層２４ｂとＯＮＯ膜１４との間に設けられている。ポリシリコン層２４ｃは、電極（コントロールゲート）になるために不純物が導入された導電体が用いられ、砒素（Ａｓ）やリン（Ｐ）がドープされて活性化されたポリシリコンに例示される。砒素（Ａｓ）はリン（Ｐ）に比較してＯＮＯ膜１４へ拡散し難いので、ドーパントとしては、砒素（Ａｓ）が好ましい。このポリシリコン層２４ｃは、シリサイド層２４ａと共にコントロールゲート２４としての本来の機能を実現する。
【００２５】
ここで、ポリシリコン層２４ｃの存在により、メモリセル１はシリサイド層２４ａとＯＮＯ膜１４とが直接接触しない構成になっている。すなわち、ＯＮＯ膜１４とコントロールゲート２４との界面は、典型的なＭＯＮＯＳ構造の不揮発性半導体記憶装置と同様に、ポリシリコン膜（ポリシリコン層２４ｃ）と酸化膜（ＯＮＯ膜１４）との界面となる。従って、ＯＮＯ膜１４の窒化膜に蓄積された電荷は、シリサイド層２４ａの電気的状態（例示：電圧の変動）や、ＯＮＯ膜１４中のシリサイド層２４ａ側にある酸化膜の状態（例示：膜厚の均一性）に関して、極端な影響を受けることは無い。そして、ニッケル成分の拡散による電荷の引き抜きも起こらない。すなわち、シリサイド層２４ａ全体がシリサイド化され極めて低抵抗になっているが、ＯＮＯ膜１４とコントロールゲート２４との関係で、非常に安定的な電荷状態及び動作を確保することができる。
【００２６】
また、本実施の形態のワードゲート２２やコントロールゲート２４は、材料としてポリシリコンをベースに形成されている。ただし、本発明はその例に限定されるものではなく、ポリシリコン及びポリゲルマニウムの少なくとも一方を含んだ材料をコントロールゲート２４に用いることも可能である。この場合にも、上述のワードゲート２２やコントロールゲート２４と同様の効果を得ることができる。
【００２７】
本実施の形態のＴＷＩＮ−ＭＯＮＯＳ構造におけるコントロールゲート２４は、一つのメモリセル１あたりワードゲート２２の両側に二つ設けられている。ただし、本発明はその例に限定されるものではなく、図１に示す例と同様に、コントロールゲートを片側の一つとしても良い。また、ＯＮＯ膜１４を略Ｌ字形状ではなくプレーナ型形状としても良く、その場合、コントロールゲートも一つでＯＮＯ膜上に平面的に載っている構造となる。
【００２８】
ＯＮＯ膜１４は、電荷蓄積層でありワードゲート２２とコントロールゲート２４との間、及びコントロールゲート２４とチャネル領域（半導体基板１０）との間に形成されている。ＯＮＯ膜１４は、酸化膜／窒化膜／酸化膜の３層構造であり、酸化シリコン、窒化シリコン及び酸化シリコンに例示される。図に示されるＴＷＩＮ−ＭＯＮＯＳ構造の場合、略Ｌ字形状になっており、プレーナ型のＭＯＮＯＳ構造の場合は平面形状である。
【００２９】
サイドウォール絶縁膜１６は、ワードゲート２２の両側面に、コントロールゲート２４を覆うように形成されている。酸化シリコンの単層膜や酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。隣り合うメモリセル１のコントロールゲート２４同士は、それぞれサイドウォール絶縁膜１６や層間絶縁層（図示されず）で囲まれ互いに絶縁されている。
【００３０】
以上のように、本実施の形態のメモリセル１では、コントロールゲート２４をシリサイド層２４ａと非シリサイド層（２４ｂ、２４ｃ）とを備える構成とすることで、高速動作に必要なコントロールゲート２４の低抵抗化を実現しながら、コントロールゲートとワードゲートとの短絡を防止し、ＯＮＯ膜１４の窒化膜に蓄積された電荷の状態をより安定的にし、その電荷分布をより均一にすることができ、安定的な動作にも寄与できる。加えて、シリサイド層２４ａ中の金属成分がＯＮＯ膜１４中へ拡散することを防止できる。それらにより、ＯＮＯ膜１４の膜質の低下を防止し、信頼性や安定性を高めることが可能となる。
【００３１】
図３は、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す上面図である。図中、ソース／ドレイン拡散層３２、サイドウォール絶縁膜１６、シリサイド層３４、３５は省略している。
【００３２】
不揮発性半導体記憶装置のメモリアレイ２は、メモリセル領域３と裏打ち領域４とを有している。
ワードゲート２２は、メモリセル領域３及び裏打ち領域４において、Ｘ方向へ延伸している。コントロールゲート２４は、メモリセル領域３及び裏打ち領域４において、ＯＮＯ膜１４を介してワードゲート２２の両側に沿ってＸ方向へ延伸している。ワードゲート２２とコントロールゲート２４とは、Ｘ方向の複数のメモリセル１で共用され、配線としての機能も有している。
【００３３】
メモリセル領域３には、表面領域を電気的に分離するＹ方向へ伸びる複数の素子分離領域４１が形成されている。メモリセル領域３は、行列上に配置された複数のメモリセル１を備える。メモリセル１は、素子分離領域４１で挟まれ、一つのワードゲート２２とその両側のコントロールゲート２４とその近傍の領域（ソース／ドレイン拡散層）とを含んだ領域である。例えば、図中の四角の枠で囲んだ領域である。図２に示されるメモリセル１は、図３におけるＡＡ’断面に相当する。コンタクト５２は、メモリセル１のソース／ドレイン拡散層３２を上層に配置されたビット線（図示されず）に接続している。
【００３４】
裏打ち領域４には、表面領域に素子分離領域４２が形成されている。接続層２５は、隣接するコントロールゲート２４を接続しながら、飛び飛びでＹ方向へ延伸している。接続層２５は、コントロールゲート２４用の裏打ちコンタクト構造として、コンタクト５４を介して上層に配置された裏打ち配線（図示されず）に接続されている。また、ワードゲート２２上には、シリサイド層（３４）及びコンタクト５５で構成されるワードゲート２２用の裏打ちコンタクト構造が形成され、上層に配置された裏打ち配線（図示されず）に接続されている。
【００３５】
次に、図２を参照して、本実施の形態に係る不揮発性半導体記憶装置の動作について説明する。まず、メモリセル１への情報の書き込み動作について説明する。ワードゲート２２に約１Ｖの正電位を印加し、書き込みを行う側（以下「選択側」という）のコントロールゲート２４に約６Ｖの正電位を印加し、このコントロールゲート２４と対をなす書き込みを行わない側（以下「非選択側」という）のコントロールゲート２４に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層３２に約５Ｖの正電位を印加し、非選択側のソース／ドレイン拡散層３２に約０Ｖを印加する。する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ膜１４の室化膜中に注入される。これをＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、データが書き込まれる。
【００３６】
次に、メモリセル１に書き込んだ情報の消去動作について説明する。ワードゲート２２に約０Ｖを印加し、選択側のコントロールゲート２４に約−３Ｖの負電位を印加し、非選択側のコントロールゲート２４に約２Ｖの正電位を印加し、選択側のソース／ドレイン拡散層３２に約５Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、選択側のＯＮＯ膜１４の窒化膜中に注入される。これにより、ＯＮＯ膜１４の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【００３７】
次に、メモリセル１に書き込んだ情報の読み出し動作について説明する。ワードゲート２２に約２Ｖの正電位を印加し、選択側のコントロールゲート２４に約２Ｖの正電位を印加し、非選択側のコントロールゲート２４に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層３２に約０Ｖを印加し、非選択側のソース／ドレイン拡散層３２に約１．５Ｖを印加する。この状態で、メモリセル１の閾値を検出する。選択側のＯＮＯ膜１４に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも閾値が増加するため、閾値を検出することにより、選択側のＯＮＯ膜１４に書き込まれた情報を読み出すことができる。図２に示すメモリセル１においては、ワードゲート２２の両側に１ビットずつの２ビットの情報を記録することができる。
【００３８】
上記各動作において、コントロールゲート２４に関わる電圧の印加、それに伴う電流の流れは、図３に例示されるコントロールゲート用の裏打ちコンタクト構造を介して行われる。同様に、ワードゲート２２に関わる電圧の印加、それに伴う電流の流れは、既述のワードゲート用の裏打ちコンタクト構造を介して行われる。
【００３９】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４〜図７は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。図４〜図７は、図３におけるＡＡ’断面に対応している。なお、以下では、ワードゲート２２及びコントロールゲート２４がポリシリコン膜で形成され、シリサイド層２４ａがニッケルシリサイド膜、シリサイド化反応阻止層２４ｂが酸素をドープしたポリシリコン膜、ポリシリコン層２４ｃがポリシリコン膜で形成される例を用いて説明する。
【００４０】
図４（ａ）に示されるように、ｐ型シリコンの半導体基板１０の表面の所定の領域に、
従来のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、裏打ち領域４の素子分離領域４２（図示されず）を、メモリセル領域３に素子分離領域４１（図示されず）をそれぞれ形成する。半導体基板１０の表面に、熱酸化処理により、ゲート絶縁膜１１を形成する。ゲート絶縁膜１１の膜厚は、例えば、５ｎｍである。その後、そのゲート絶縁膜１１を覆うように、ポリシリコン膜２１をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。ポリシリコン膜２１は、メモリセル１のワードゲート２２となる。ポリシリコン膜２１の膜厚（ｚ方向）は、例えば、６０ｎｍ〜２５０ｎｍである。
【００４１】
次に、図４（ｂ）に示されるように、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜２１をエッチングしてワードゲート２２を形成する。ワードゲート２２のゲート長（ｙ方向の幅）は、例えば６０ｎｍ〜９０ｎｍである。ワードゲート２２のない部分は、ゲート絶縁膜１１の表面が露出する。その後、図４（ｃ）に示されるように、ワードゲート２２をマスクに用いて、エッチングによりゲート絶縁膜１１をワードゲート絶縁膜１２に成形する。それにより、ワードゲート２２の直下にワードゲート絶縁膜１２が形成される。ワードゲート２２のない部分は半導体基板１０の表面が露出する。
【００４２】
なお、ワードゲート２２の材料として、ポリシリコン及びポリゲルマニウムの少なくとも一方を含んだ材料を用いる場合、成膜ガスとして、膜中のゲルマニウムの混合度合いに応じて、ゲルマンガス（ＧｅＨ４ガス）に例示されるゲルマニウム含有ガスを混合したものを用いることができる。
【００４３】
続いて、図４（ｄ）に示されるように、半導体基板１０とワードゲート２２の表面を覆うように酸化シリコン、窒化シリコン及び酸化シリコンをこの順に積層する。最初の酸化シリコンは、ウェット酸化法又はラジカル酸化法を用いて、例えば３ｎｍ〜５ｎｍ形成する。窒化シリコンは、ＣＶＤ法を用いて例えば６ｎｍ〜１０ｎｍ形成する。最後の酸化シリコンは、ラジカル酸化、ウェット酸化又はＨＴＯ（高温）酸化により例えば３ｎｍ〜１０ｎｍ形成する。これにより、電荷蓄積層となるＯＮＯ膜１３が形成される。その後、ＯＮＯ膜１３を覆うようにポリシリコン膜２３をＣＶＤ法により形成する。
【００４４】
このとき、まず、ポリシリコン膜を成膜するための成膜ガス（例示：シランガス（ＳｉＨ４ガス）＋水素ガス）を用いて、ポリシリコン膜２３ｃを成膜する。このポリシリコン膜２３ｃがポリシリコン層２４ｃとなる。次に、成膜ガスに微量の酸素原子含有ガス（例示：酸素ガス）を添加した混合ガスを用いて、酸素原子を含有したポリシリコン膜２３ｂを成膜する。このポリシリコン膜２３ｂがシリサイド化反応阻止層２４ｂとなる。続いて、再び、成膜ガスを用いて、ポリシリコン膜２３ａを成膜する。このポリシリコン膜２３ａが後述のシリサイド化工程によりシリサイド層２４ａとなる。ポリシリコン膜２３は、例えば５０ｎｍ〜２００ｎｍ形成する。ポリシリコン膜２３は、後に、コントロールゲート２４となる。なお、ポリシリコン膜２３ｃ〜２３ａは、成膜プロセスを停止せずに連続的に成膜しても良いし、各ポリシリコン膜ごとに断続的に成膜しても良い。
【００４５】
なお、コントロールゲート２４の材料として、ポリシリコン及びポリゲルマニウムの少なくとも一方を含んだ材料を用いる場合、成膜ガスとして、膜中のゲルマニウムの混合度合いに応じて、ゲルマンガス（ＧｅＨ４ガス）に例示されるゲルマニウム含有ガスを混合したものを用いることができる。
【００４６】
次に、図５（ａ）に示されるように、ポリシリコン膜２３に砒素（Ａｓ）をイオン注入する。砒素（Ａｓ）の注入エネルギーは、例えば、１ｋｅＶ以上３０ｋｅＶ以下であり、ドーズ量は１×１０１４／ｃｍ２以上５×１０１６／ｃｍ２以下が好ましい。イオン注入後、不純物押し込みの熱処理を行う。熱処理条件は、８００℃以上、１１００℃以下で、１０秒以上、１２０秒以下で行うことが好ましい。なお、ポリシリコン膜２３は、図４（ｄ）の成膜プロセスにおいて砒素（Ａｓ）をドープしても良い。砒素（Ａｓ）の濃度としては、例えば、１×１０１９／ｃｍ３以上、５×１０２２／ｃｍ３以下が好ましい。
【００４７】
続いて、図５（ｂ）に示されるように、ポリシリコン膜２３をエッチバックして、ワードゲート２２の側面近傍以外のポリシリコン膜２３を除去する。これにより、ワードゲート２２の側面にＯＮＯ膜１３を介してコントロールゲート２４が形成される。このとき、コントロールゲート２４には、ＯＮＯ膜１３に接している側から順に、ポリシリコン層２４ｃ、シリサイド化反応阻止層２４ｂ、及び、シリサイド層２４ｃが形成される。ただし、シリサイド層２４ｃに関しては、後述の工程（図７（ｂ）、図７（ｃ））においてシリサイド化されるので、この段階ではまだポリシリコン膜である。
【００４８】
その後、図５（ｃ）に示されるように、ＯＮＯ膜１３をエッチバックして、露出したＯＮＯ膜１３を除去する。これにより、ワードゲート２２の上部表面、及び、コントロールゲート２４の外側での半導体基板１０の一部表面が露出する。これにより、ワードゲート２２とコントロールゲート２４との間、及び半導体基板１０とコントロールゲート２４との間にＯＮＯ膜１４が形成される。
【００４９】
次に、図５（ｄ）に示されるように、ワードゲート２２、ＯＮＯ膜１４及びコントロールゲート２４をマスクとして、一部露出した半導体基板１０の表面にＬＤＤ用の砒素（Ａｓ）又はリン（Ｐ）をイオン注入する。砒素（Ａｓ）又はリン（Ｐ）の注入エネルギーは２ｋｅＶ以上、３０ｋｅＶ以下であり、ドーズ量は１×１０１３／ｃｍ２以上、１×１０１５／ｃｍ２以下で行う。それにより、自己整合的にＬＤＤ拡散層３１が形成される（図６（ａ））。
【００５０】
続いて、図６（ｂ）に示されるように、半導体基板１０の一部表面、ワードゲート２２、ＯＮＯ膜１４、コントロールゲート２４を覆うように、サイドウォール絶縁膜１５をＣＶＤ法で形成する。サイドウォール絶縁膜１５は、酸化シリコン、窒化シリコン及び酸化シリコンの三層の積層構造、又は炭層の酸化シリコンに例示される。サイドウォール絶縁膜１５は、例えば２０ｎｍ〜１５０ｎｍ形成する。
【００５１】
その後、図６（ｃ）に示されるように、サイドウォール絶縁膜１５をエッチバックし、ワードゲート２２の側面にサイドウォール絶縁膜１６を形成する。このとき、ワードゲート２２の上部及び半導体基板１０の一部表面は露出する。ただし、コントロールゲート２４の側面及び上部は、サイドウォール絶縁膜１６に覆われている。
【００５２】
次に、図６（ｄ）に示されるように、メモリセル領域３において、ワードゲート２２及びサイドウォール絶縁膜１６をそれぞれマスクとして、一部露出した半導体基板１０の表面にソース／ドレイン拡散層用の砒素（Ａｓ）又はリン（Ｐ）をイオン注入する。砒素（Ａｓ）又はリン（Ｐ）の注入エネルギーは５ｋｅＶ以上、５０ｋｅＶ以下であり、ドーズ量は１×１０１４／ｃｍ２以上、１×１０１６／ｃｍ２以下が好ましい。その後、ランプアニール（熱処理）を９５０℃以上、１１００℃以下、０より大きく１２０秒以下で行い、活性化する。それにより、自己整合的にソース／ドレイン拡散層３２が形成される。
【００５３】
次に、図７（ａ）に示されるように、フォトリソグラフィー及びドライエッチングにより、サイドウォール絶縁膜１６のうち、コントロールゲート２４のシリサイド層２４ａ上部を覆う部分を除去し、開口部２６を形成する。この開口部２６により、シリサイド層２４ａ上部が露出する。続いて、図７（ｂ）に示されるように、半導体基板１０の上部全面を覆うようにニッケル膜３３をスパッタ法により形成し、熱処理を行う。この熱処理により、ワードゲート２２の上部、及びソース／ドレイン拡散層３２の表面側、及び、シリサイド層２４ａ全体がそれぞれシリサイド化される、それぞれシリサイド層３４、３５、シリサイド層２４ａとなる。
【００５４】
このとき、コントロールゲート２４におけるシリサイド化反応阻止層２４ｂは酸素及び炭素の少なくとも一方を含むシリコンで形成されているので、シリサイド化用のニッケルが拡散し難い。そのため、シリサイド化反応阻止層２４ｂはシリサイド化されない。また、ポリシリコン層２４ｃは、シリサイド化反応阻止層２４ｂがシリサイド化用のニッケルの拡散を阻止し、かつサイドウォール絶縁膜１６が上部を保護しているので、シリサイド化されない。更に、ＯＮＯ膜１４は、サイドウォール絶縁膜１６が上部を保護しているので、シリサイド化されない。
【００５５】
また、開口部２６が多少ずれてシリサイド化反応阻止層２４ｂが露出しても、シリサイド化反応阻止層２４ｂは本質的にシリサイド化され難い層であり実質的にシリサイド化されない。したがって、開口部２６は、シリサイド化反応阻止層２４ｂの膜厚分のずれが許容される。
【００５６】
その後、図７（ｃ）に示されるように、半導体基板１０の上部全面に残存するニッケル膜３３を除去する。その状態が図２である。上記製造工程の後、層間絶縁層やコンタクトを形成することにより、不揮発性半導体記憶装置が製造される。
【００５７】
上記の製造工程では、ポリシリコン膜２３を形成する工程において、成膜の途中に、一時的に酸素及び炭素の少なくとも一方（例示：酸素）を含む添加ガスを成膜ガスに混入しながらポリシリコン膜２３ａ、２３ｂ、２３ｃを形成している。それにより、コントロールゲート２４は、添加ガスの混入前のポリシリコン膜２３ｃ、添加ガス混入中のポリシリコン膜２３ｂ、及び添加ガス混入後のポリシリコン膜２３ａという３層構造となる。成膜途中に添加ガスを混入させることで、容易に上記３層構造のポリシリコン膜23を製造することができる。このうち、ポリシリコン膜２３ａは、シリサイド化工程でシリサイド化されてシリサイド層２４ａとなる。ポリシリコン膜２３ｂは、添加ガス中の酸素又は炭素の効果によりシリサイド用金属（例示：ニッケル）の拡散が阻害されて、シリサイド化反応が阻止されたシリサイド化反応阻止層２４ｂとなる。ポリシリコン膜２３ｃは、シリサイド化反応阻止層２４ｂでニッケルの拡散が阻害されているので、シリサイド化されないポリシリコン層２４ｃとなる。このように、本製造方法により、容易に上記３層構造のコントロールゲート２４を製造することができる。そして、このような工程で製造されたコントロールゲート２４を有する不揮発性半導体記憶装置は、上記の不揮発性半導体記憶装置と同様の作用効果を有する。
【００５８】
本発明の不揮発性半導体記憶装置では、コントロールゲート２４がシリサイド層２４ａ、シリサイド化反応阻止層２４ｂ、及び、ポリシリコン層２４ｃの３層構造を有している。ここで、シリサイド層２４ａは、ニッケルを含むシリサイドで設けられている。従って、コントロールゲート２４を細線化しても、容易にシリサイド層２４ａ全体をフルシリサイド化することができる。それにより、その抵抗をより低くすることが出来る。
【００５９】
また、シリサイド層２４ａ及びシリサイド化反応阻止層２４ｂは、シリサイド層２４ａとＯＮＯ膜１４との間、すなわち、シリサイド層２４ａとワードゲート２２との間に設けられている。従って、シリサイド層２４ａ及びシリサイド化反応阻止層２４ｂの膜厚分だけ、シリサイド層２４ａとワードゲート２２との距離が広がり、両者をより離間させることができる。それにより、ＯＮＯ膜１４の断面に露出した窒化膜が一部シリサイド化されたとしても、シリサイド層２４ａとワードゲート２２とがより大きく離されているので短絡の発生を防止することができる。
【００６０】
また、シリサイド層２４ａ及びシリサイド化反応阻止層２４ｂの存在により、低抵抗なシリサイド層２４ａがＯＮＯ膜１４と直接接触しない構成になっている。従って、シリサイド層２４ａの電気的状態（例示：電圧の変動）やＯＮＯ膜１４のシリサイド層２４ａ側にある酸化膜の状態（例示：膜厚の不均一）の影響を著しく小さく抑えることができる。そして、シリサイド層（２４ａ）中のニッケル成分がＯＮＯ膜（１４）中へ拡散することを防止し、窒化膜中に蓄積された電荷がニッケル成分へ引き抜かれることを防止できる。それらにより、窒化膜に蓄積された電荷の状態をより安定的にし、その電荷分布をより均一にするとともに、ＯＮＯ膜の膜質の低下を防止することができる。その結果、不揮発性半導体記憶装置の信頼性や安定性を高めることが可能となる。
【００６１】
上記コントロールゲートの構成は、プレーナ型のＭＯＮＯＳ構造（例示：スプリットゲート型ＭＯＮＯＳ構造、Ｆ−ＭＯＮＯＳ構造）のメモリセルについても同様に適用可能である。
【００６２】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００６３】
【図１】図１は特開２００５−２２８７８６号公報に開示された不揮発性半導体記憶装置の構成を示す断面図である。
【図２】図２は、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図である。
【図３】図３は、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す上面図である。
【図４】図４は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。
【図５】図５は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。
【図６】図６は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。
【図７】図７は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。
【符号の説明】
【００６４】
１    メモリセル
２    メモリアレイ
３    メモリセル領域
４    裏打ち領域
１０    半導体基板
１１    ゲート絶縁膜
１２    ワードゲート絶縁膜
１３、１４    ＯＮＯ膜
１５、１６    サイドウォール絶縁膜
２１、２３    ポリシリコン膜
２３ａ、２３ｃ    ポリシリコン膜
２３ｂ    酸素リッチポリシリコン膜
２２    ワードゲート
２４    コントロールゲート
２４ａ    シリサイド層
２４ｂ    シリサイド化反応阻止層
２４ｃ    ポリシリコン層
２５    接続層
２６    開口部
３１    ＬＤＤ拡散層
３２    ソース／ドレイン拡散層
３３    ニッケル膜
３４、３５    シリサイド層
４１、４２    素子分離領域
５２、５４、５５    コンタクト
１３２    拡散層電極
１１２    ゲート絶縁膜
１２２    ゲート（ワードゲート）
１２４    シリサイド層（コントロールゲート）
１１４    メモリゲート絶縁膜（電荷蓄積層）
１１６    絶縁膜
１３４、１３５    シリサイド層
【図１】
2010087046.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010087046.tif 000008
【図７】
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