(57)【要約】【課題】異なる負荷容量を駆動可能としつつも、液晶パネルへ出力する駆動信号のセトリング時間を改善することができる液晶パネル駆動回路を提供すること。【解決手段】液晶パネルへ駆動信号を出力する複数のバッファアンプ部２０のそれぞれを、オペアンプＡＭＰ１と、このオペアンプＡＭＰ１の出力ノードと反転入力ノードとの間に接続された第１スイッチＳＷ１と、オペアンプＡＭＰ１の出力ノードに一端が接続された出力抵抗Ｒ１と、この出力抵抗Ｒ１の他端とオペアンプＡＭＰ１の反転入力ノードとの間に接続された第２スイッチＳＷ２とにより構成する。そして、重い負荷の装置が接続されるときに第１モードに設定して第１スイッチＳＷ１を短絡状態にし、軽い負荷の装置が接続されるときに第２モードに設定して第２スイッチＳＷ２を短絡状態にする。【選択図】図２
2010008981.tif 000002
【特許請求の範囲】
【請求項１】
液晶パネルへ駆動信号を出力する複数のバッファアンプ部を備え、
各前記バッファアンプ部は、
アンプと、
前記アンプの出力ノードと反転入力ノードとの間に接続された第１スイッチと、
前記アンプの出力ノードに一端が接続された出力抵抗と、
前記出力抵抗の他端と前記アンプの反転入力ノードとの間に接続された第２スイッチと、を備え、
第１モードに設定されたときに前記第１スイッチを短絡状態にし、第２モードに設定されたときに前記第２スイッチを短絡状態にする液晶パネル駆動回路。
【請求項２】
液晶パネルへ駆動信号を出力する複数のバッファアンプ部を備え、
各前記バッファアンプ部は、
アンプと、
前記アンプの出力と反転入力ノードとの間に接続された第１スイッチと、
前記アンプの出力ノードに一端が直列に接続された複数の抵抗からなる出力抵抗と、
各前記抵抗の他端と前記アンプの反転入力ノードとの間に接続された複数の第２スイッチとを備え、
第１モードに設定されたときに前記第１スイッチを短絡状態にし、第２モードに設定されたときに前記第２スイッチのいずれかを短絡状態にする液晶パネル駆動回路。
【請求項３】
前記第１スイッチ及び前記第２スイッチは、半導体スイッチで構成される請求項１又は請求項２に記載の液晶パネル駆動回路。
【請求項４】
前記出力抵抗は、ポリシリコンで形成される請求項１〜３のいずれか１項に記載の液晶パネル駆動回路。
【請求項５】
モード設定端子を備え、
前記モード設定端子が第１の電圧レベルのときに前記第１モードに設定し、前記モード設定端子が第２の電圧レベルのときに前記第２モードに設定する請求項１〜４のいずれか１項に記載の液晶パネル駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネルへ駆動信号を出力する複数のバッファアンプ部を備えた液晶パネル駆動回路に関する。
【背景技術】
【０００２】
近年、表示装置として、液晶表示装置（ＬＣＤ：Liquid Crystal Device）が幅広く普及している。この液晶表示装置は、薄型、軽量及び低消費電力を特徴とすることから、特に携帯電話機、ＰＤＡ（Personal Digital Assistance）、ノートパソコン、携帯用ＴＶなどのいわゆるモバイル端末に利用される機会が増えている。また、大型の液晶表示装置の開発も進んでおり、据え置き型の大画面表示装置や大画面テレビなどへの用途も広がりつつある。
【０００３】
このような液晶表示装置は、液晶パネルと、この液晶パネルを駆動する液晶パネル駆動回路を有している。
【０００４】
液晶パネル駆動回路は、映像信号として入力されるデジタル信号を内部のＤ／Ａ変換回路によってアナログ信号に変換して、液晶パネルに駆動信号として入力することによって、液晶パネルに映像（画像）を表示する。この液晶パネル駆動回路は、液晶ソースドライバとも呼ばれ、フレキ基盤に実装されたＩＣとして提供されることが多い。
【０００５】
この液晶パネル駆動回路は、液晶パネルへ駆動信号を出力する出力部を備えており、生産時の検査工程において、この出力部から正常に駆動信号が出力されるか否かの検査が行われる。
【０００６】
液晶パネル駆動回路の検査は、この出力部の出力にテスターの測定用プローブを接続することによって行われる。測定用プローブは純粋容量負荷となるため、液晶パネルの負荷に比べ重い負荷が出力部に接続されることとなる。
【０００７】
液晶パネル駆動回路の出力部はバッファアンプで構成されるが、このバッファアンプの駆動能力は一定である。そのため、バッファアンプの駆動能力に対して出力の負荷が重い場合、その出力波形にリンギングが生じ、最悪の場合、出力の発振という問題を引き起こすおそれがある。
【０００８】
そこで、このように異なる負荷を駆動する場合に、図９に示すバッファアンプ部１００のようにバッファアンプ１０１の出力ノードにＯＮ抵抗の異なる複数の半導体スイッチＳＷ１００，ＳＷ１０１からなる可変抵抗１０２を付加するものがある（例えば、特許文献１参照。）。このように可変抵抗１０２を付加し、接続される負荷ごとに出力抵抗を切り替えることでリンギングの低減や発振防止を図るようにしている。また、バッファアンプのバイアス電流を可変させることでリンギングの低減や発振防止を図るものもある。
【特許文献１】特開平１１−８５１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、バッファアンプに可変抵抗を付加する方法では、バッファアンプに付加された抵抗により通常動作時のセトリングが悪化することから、サイズの大きなトランジスタをスイッチとして用いる必要がある。
【００１０】
また、バッファアンプのバイアス電流を可変させる方法では、バッファアンプ自体の定常電流が増加し、また、バイアス電流に可変にすることにより他の特性が変動してしまう。
【課題を解決するための手段】
【００１１】
そこで、かかる課題を解決するために、請求項１に記載の発明は、液晶パネルへ駆動信号を出力する複数のバッファアンプ部を備え、各前記バッファアンプ部は、アンプと、前記アンプの出力ノードと反転入力ノードとの間に接続された第１スイッチと、前記アンプの出力ノードに一端が接続された出力抵抗と、前記出力抵抗の他端と前記アンプの反転入力ノードとの間に接続された第２スイッチと、を備え、第１モードに設定されたときに前記第１スイッチを短絡状態にし、第２モードに設定されたときに前記第２スイッチを短絡状態にする液晶パネル駆動回路とした。
【００１２】
また、請求項２に記載の発明は、液晶パネルへ駆動信号を出力する複数のバッファアンプ部を備え、各前記バッファアンプ部は、アンプと、前記アンプの出力と反転入力ノードとの間に接続された第１スイッチと、前記アンプの出力ノードに一端が直列に接続された複数の抵抗からなる出力抵抗と、各前記抵抗の他端と前記アンプの反転入力ノードとの間に接続された複数の第２スイッチとを備え、第１モードに設定されたときに前記第１スイッチを短絡状態にし、第２モードに設定されたときに前記第２スイッチのいずれかを短絡状態にする液晶パネル駆動回路とした。
【００１３】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記第１スイッチ及び前記第２スイッチは、半導体スイッチで構成されることとした。
【００１４】
また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の発明において、前記出力抵抗は、ポリシリコンで形成されることとした。
【００１５】
また、請求項５に記載の発明は、請求項１〜４のいずれか１項に記載の発明において、モード設定端子を備え、前記モード設定端子が第１の電圧レベルのときに前記第１モードに設定し、前記モード設定端子が第２の電圧レベルのときに前記第２モードに設定する。
【発明の効果】
【００１６】
本発明によれば、液晶パネル駆動回路の出力部に接続される負荷が重いときにリンギングの低減や発振防止を行うことができ、出力部に接続される負荷が軽いときにおいてレイアウト面積の増加を抑制しつつも、セトリング時間を改善することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の一実施形態における液晶パネル駆動回路は、液晶パネルへ駆動信号を出力する出力部を備えており、フレキ基盤に実装されて所謂ソースドライバＩＣとして提供されるものである。
【００１８】
そして、この出力部には、液晶パネルの各信号線を駆動するための駆動信号を出力する複数のバッファアンプ部が設けられる。各バッファアンプ部には、アンプと、アンプの出力ノードと反転入力ノードとの間に接続された第１スイッチと、アンプの出力ノードに一端が接続された出力抵抗と、出力抵抗の他端とアンプの反転入力ノードとの間に接続された第２スイッチとが設けられる。
【００１９】
また、液晶パネル駆動回路には、第１スイッチを短絡状態にする第１モードと第２スイッチを短絡状態にする第２モードのいずれか一方のモードに設定するモード設定部が設けられる。
【００２０】
そして、モード設定部により第１モードが設定されたときには、各バッファアンプ部の出力抵抗がアンプのフィードバックループの経路外となり、第２モードが選択されたときには出力抵抗がアンプのフィードバックループの経路内になる。
【００２１】
従って、出力部が第１モードに設定されているときには、アンプの出力ノードと反転入力ノードとが直接接続されてバッファアンプを構成し、このバッファアンプの出力が出力抵抗を介して出力端子に接続される。一方、出力部が第２モードに設定されているときには、アンプの出力ノードと反転入力ノードとが出力抵抗を介して接続されてバッファアンプを構成し、このバッファアンプの出力が出力端子に接続される。
【００２２】
この第１モードは、出力端子に接続される負荷が重いときに使用するモードであり、第２モードは、出力端子に接続される負荷が軽いときに使用するモードである。例えば、出力部の出力端子を検査工程で測定用プローブに接続するときにはテストモードとして第１モードを用い、出力部の出力端子を液晶パネルに接続するときには通常動作モードとして第２モードを用いる。
【００２３】
その結果、第１モード時においては、バッファアンプの出力が出力抵抗を介して出力されるため、この出力抵抗の抵抗値に応じてアンプの位相進みが生じ、出力波形のリンギングや発振問題が防止される。また、第１スイッチや第２スイッチに流れる電流は小さいことからスイッチを構成する半導体スイッチのチップサイズが小さくて済み、従来の出力部のようにチップサイズの大きな半導体スイッチを用いた可変抵抗を用いる必要がない。従って、レイアウト面積の増加を抑制できる。
【００２４】
一方、出力部の第２モード時においては、アンプの出力が出力抵抗を介して帰還されるため、アンプと出力抵抗とがバッファアンプとして動作する。そのため、従来のバッファアンプ部１００に比べセトリング動作を改善することができる。
【００２５】
以下、本発明の一実施形態における液晶パネル駆動回路について図面を参照してさらに詳細に説明する。図１は本発明の一実施形態における液晶パネル駆動回路の構成図、図２は液晶パネル駆動回路における出力部のバッファアンプ部の構成図、図３，図４及び図６はバッファアンプ部の動作を説明するための図、図５は従来のバッファアンプ部の動作を説明するための図である。
【００２６】
図１に示すように、液晶パネル駆動回路１には、高速Ｉ／Ｆ部１０、ロジック（論理）回路１１、バイアス部１２，ラインバッファ部１３、レベルシフタ部１４、デジタル−アナログ変換部（ＤＡＣ部）１５、及び出力部１６が設けられている。ラインバッファ部１３、レベルシフタ部１４、ＤＡＣ部１５及び出力部１６にはそれぞれ液晶パネルの信号線の数（ＣＨ数）に応じたラインバッファ、レベルシフタ、ＤＡＣ及び出力部が設けられている。
【００２７】
制御部３から高速Ｉ／Ｆ部１０へシリアルのデジタル映像信号が入力されると、高速Ｉ／Ｆ部１０は、このデジタル映像信号をシリアル−パラレル変換して、論理回路１１へ出力する。論理回路１１はこの変換したデジタル映像信号を液晶パネルのどの信号線に対応させるかを選択し、ラインバッファ部１３の対応するラインバッファに入力する。ラインバッファ部１３の各ラインバッファは、デジタル映像信号の極性反転を行ってレベルシフタ部１４の対応するレベルシフタに入力する。レベルシフタ部１４の各レベルシフタはデジタル映像信号のレベル変換を行ってＤＡＣ部１５の対応するＤＡＣに入力する。ＤＡＣ部１５の各ＤＡＣは、デジタル映像信号をアナログ変換してアナログ映像信号を生成し、このアナログ映像信号を出力部１６の対応するバッファアンプ部に出力する。そして、出力部１６の各バッファアンプ部は入力されるアナログ映像信号を電流増幅した駆動信号を出力端子Ｖｏｕｔから液晶パネル２の信号線へ出力する。なお、バイアス部１２は、論理回路１１からの制御信号に基づいて出力部１６へバイアス電圧を出力する。
【００２８】
ここで、液晶パネル駆動回路１の論理回路１１には、モード設定部１１ａが設けられており、出力部１６に接続する装置に応じたモードを選択することができるように構成される。ここでは、出力部１６に負荷が重い装置（例えば検査工程で用いるテスターの測定用プローブ）を接続するための第１モードと、出力部１６に負荷が軽い装置（例えば負荷が軽い液晶パネル２）を接続するための第２モードとを有している。モード設定部１１ａによるモードの設定は、モード設定端子Ｖｍの電圧に応じて決定される。例えば、モード設定端子ＶｍがＨｉｇｈレベル（第１の電圧レベル）のときにモード設定部１１ａは第１モードに設定し、モード設定端子ＶｍがＬｏｗレベル（第２の電圧レベル）のときに第２モードに設定する。
【００２９】
ところで、出力部１６は、液晶パネル２の信号線に駆動信号を出力する数百ＣＨのバッファアンプ部から構成される。このようにＣＨ数が多く高精細な用途の液晶パネル駆動回路１には、レイアウト面積の削減が強く要求される。加えて近年の高精細化に伴い、動作周波数の高速化、波形品質の向上が課題となる。そこで、本実施形態においては出力部１６を以下に示す構成としている。
【００３０】
すなわち、各バッファアンプ部２０は、図２に示すように、オペアンプＡＭＰ１と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、出力抵抗Ｒ１とにより構成される。
【００３１】
そして、第１スイッチＳＷ１は、オペアンプＡＭＰ１の出力ノードと反転入力ノードとの間に接続される。また、第２スイッチＳＷ２は、オペアンプＡＭＰ１の出力ノードに出力抵抗Ｒ１を介して一端が接続され、オペアンプＡＭＰ１の反転入力ノードに他端が接続される。また、オペアンプＡＭＰ１の非反転入力ノードには入力電圧Ｖｉが入力される。
【００３２】
出力部１６では、図２に示すように、出力抵抗Ｒ１の前後にフィードバックループを切り替えるスイッチＳＷ１，ＳＷ２が挿入されており、モード設定部１１ａにより出力抵抗Ｒ１をフィードバックループの経路内とするのか経路外とするのかを切り替えるようにしている。
【００３３】
すなわち、出力部１６が第１モードのときには、図３（ａ）に示すように、オペアンプＡＭＰ１の出力ノードと反転入力ノードとを直接接続してバッファアンプを構成し、このバッファアンプの出力が出力抵抗Ｒ１を介して出力端子Ｖｏｕｔに接続される。一方、出力部１６が第２モードのときには、図３（ｂ）に示すように、オペアンプＡＭＰ１の出力ノードと反転入力ノードとを出力抵抗Ｒ１を介して接続してバッファアンプを構成し、このバッファアンプの出力が出力端子Ｖｏｕｔに接続される。
【００３４】
従って、液晶パネル駆動回路１の検査工程において出力部１６の出力端子Ｖｏｕｔをテスターの測定用プローブに接続するときに、出力部１６を第１モードで動作させることにより、バッファアンプの出力が直接出力端子Ｖｏｕｔに接続されない。すなわち、バッファアンプの出力が出力抵抗Ｒ１を介して出力端子Ｖｏｕｔに接続されることから、出力抵抗Ｒ１の抵抗値に応じてオペアンプＡＭＰ１の位相進みが生じ、出力波形のリンギングや発振問題を防止することができる。
【００３５】
しかも、第１スイッチＳＷ１を半導体スイッチで構成する場合、第１スイッチＳＷ１に流れる電流は小さいことからそのチップサイズは小さくてよい。そのため、従来のバッファアンプ部１００のように可変抵抗としてチップサイズの大きな半導体スイッチを用いることがないことから、レイアウト面積の増加を抑制できる。
【００３６】
また、負荷が重くない液晶パネル２を液晶パネル駆動回路１に接続するときに、出力部１６を第２モードで動作させることにより、バッファアンプの出力が直接出力端子Ｖｏｕｔに接続される。すなわち、出力抵抗Ｒ１がバッファアンプのフィードバックループの経路内になる。そのため、従来のバッファアンプ部１００に比べてセトリング時間を改善することができる。
【００３７】
ここで、従来のバッファアンプ部１００において、重い負荷（ここではテスターの測定用プローブとする。）が接続されたときの特性について説明する。
【００３８】
オペアンプＡＭＰ１００の出力電圧Ｖａ（ｔ）がｔ１秒後に最終値Ｖｉ（入力電圧）に到達するときの出力電圧波形は、式（１）のステップ関数ｕ（ｔ）を用いて、式(２)で表すことができる。なお、ＣｃはオペアンプＡＭＰ１内部の位相補償容量である。
【００３９】
【数１】
2010008981.tif 000003
【００４０】
【数２】
2010008981.tif 000004
【００４１】
上記式（２）は、ラプラス変換することにより下記式（３）で表すことができる。
【００４２】
【数３】
2010008981.tif 000005
【００４３】
図４に示すように、出力端子Ｖｏｕｔに接続されるテスターの測定用プローブが純粋容量Ｃの負荷であるとすると、出力端子Ｖｏｕｔに出力されるバッファアンプ部１００の出力電圧Ｖｏ（ｔ）は、一次ＣＲ回路のステップ応答で表すことができる。従って、出力電圧Ｖｏ（ｔ）は、下記式（４）で表すことができる。
【００４４】
【数４】
2010008981.tif 000006
【００４５】
そして、上記式（４）は、ラプラス変換することにより、下記式（５）で表すことができる。
【００４６】
【数５】
2010008981.tif 000007
【００４７】
従来のバッファアンプ部１００では、バッファアンプ１０１のフィードバックループ外に出力抵抗が配置されていた。そのため、従来のバッファアンプ部１００の最終出力におけるセトリング時間はオペアンプＡＭＰ１００のスルーレートの時間関数と一次ＣＲ回路を通過する場合の時間関数を畳み込み積分した関数で決定されることになる。
【００４８】
すなわち、バッファアンプ部１００のセトリング時間は上記式（３）と上記式（５）の積である下記式（６）から求めることができる。
【００４９】
【数６】
2010008981.tif 000008
【００５０】
従来のバッファアンプ部１００に使用されるオペアンプＡＭＰ１００の出力電圧がｔ１秒後に最終値Ｖｉに到達する場合、出力端子Ｖｏｕｔの電圧Ｖｏ（ｔ）は上記式（６）をラプラス逆変換したもの、すなわち下記式（７）で表すことができる。なお、ｔ＜０のとき、ｕ（ｔ）＝０、ｔ≧０のとき、ｕ（ｔ）＝１である。
【００５１】
【数７】
2010008981.tif 000009
【００５２】
ここで、上記式（７）の特性をグラフ化したものを図５に示す。同図に示すように、従来のバッファアンプ部１００では出力電圧Ｖｏ（ｔ）の電圧波形は期待値に対して漸近する波形となり、最終値への収束遅れを招くことがわかる。
【００５３】
これに対して、本実施形態におけるバッファアンプ部２０では、図３（ｂ）に示すように第２スイッチＳＷ２を短絡状態して、出力抵抗がバッファアンプのフィードバックループの経路内に配置させる。これにより、出力抵抗Ｒ１を通過した後のノードからバッファアンプのフィードバックがかかる。従って、オペアンプＡＭＰ１の反転入力ノードと出力ノードとを直接接続してフィードバックをかけた状態と同じセトリング特性となり、上記式（２）でセトリング動作が規定される。このときの特性をグラフ化したものを図６に示す。同図からわかるように出力部１６で発生する出力電圧Ｖｏにおいて最終値への収束遅れの発生が抑制される。
【００５４】
このように本実施形態におけるバッファアンプ部２０では、第１モードのとき、バッファアンプの出力が出力抵抗Ｒ１を介して出力端子Ｖｏｕｔに接続され、出力抵抗の抵抗値に応じてアンプの位相進みを生じさせることができる。そのため、出力波形のリンギングや発振問題を防止することができる。また、第２モードのときには、従来に比べてセトリング時間を改善することができる。しかも、第２モードのときは、従来のようにバッファアンプの出力と出力端子Ｖｏｕｔとの間に半導体スイッチを設ける必要がないことからレイアウト面積の増加を抑制することができる。
【００５５】
ここで、スイッチＳＷ１，ＳＷ２をトランジスタで、出力抵抗Ｒ１をポリシリコンで構成した具体例を図７に示す。
【００５６】
図７に示すように、第１スイッチＳＷ１は、オペアンプＡＭＰ１の反転入力ノードと出力ノードとにそれぞれドレインとソースが接続されたＮＭＯＳトランジスタＴｒ１ａ及びＰＭＯＳトランジスタＴｒ１ｂとからなる。また、第２スイッチＳＷ２も同様に、オペアンプＡＭＰ１の反転入力ノードと出力ノードとにそれぞれドレインとソースが接続されたＮＭＯＳトランジスタＴｒ２ａ及びＰＭＯＳトランジスタＴｒ２ｂとからなる。なお、これらのトランジスタＴｒ１ａ，Ｔｒ１ｂ，Ｔｒ２ａ，Ｔｒ２ｂのチップサイズは、例えば幅５μｍで長さ１．４６μｍとすることができる。また、トランジスタＴｒ１ａ，Ｔｒ２ａのバックゲートは低位電圧ＡＶＳに接続され、トランジスタＴｒ１ｂ、Ｔｒ２ｂのバックゲートは高位電圧ＡＶＤに接続される。また、出力抵抗Ｒ１はポリシリコンにより形成され、例えば５００Ωの抵抗値とすることができる。
【００５７】
そして、トランジスタＴｒ１ａ，Ｔｒ２ｂの各ゲートは、モード設定部１１ａから出力される制御信号ＸＳ１が入力される。また、トランジスタＴｒ１ｂ，Ｔｒ２ａの各ゲートには、モード設定部１１ａから出力される制御信号Ｓ１が入力される。制御信号ＸＳ１は制御信号Ｓ１の極性が反転した信号となっており、制御信号ＸＳ１は第１モードのときにＨｉｇｈレベルの電圧となり、第２モードのときにＬｏｗレベルの電圧となるようにモード設定部１１ａにより制御される。
【００５８】
従って、第１モードのときは、トランジスタＴｒ１ａ，Ｔｒ１ｂがＯＮ状態となってオペアンプＡＭＰ１の出力ノードと非反転入力ノードとが直接接続される。また、第２モードのときには、トランジスタＴｒ２ａ，Ｔｒ２ｂがＯＮ状態となってオペアンプＡＭＰ１の出力ノードと非反転入力ノードとが出力抵抗Ｒ１を介して接続される。
【００５９】
このように第１及び第２スイッチＳＷ１，ＳＷ２を、チップサイズの小さな複数のトランジスタからなる半導体スイッチで構成することにより、レイアウト面積の増加を抑制することができる。このようにチップサイズの小さなトランジスタを用いることができるのは、上述のように第１及び第２スイッチＳＷ１，ＳＷ２がオペアンプＡＭＰ１と出力端子Ｖｏｕｔとの間の出力経路には存在しないからである。
【００６０】
なお、上述の実施形態においては、２段階の切り替えの例を示したが、図８に示すように３段階の切り替え又はそれ以上の切り替えを行うようにしてもよい。
【００６１】
例えば、図８に示すバッファアンプ部２０’では、出力抵抗Ｒ１を複数の抵抗Ｒ１ａ，Ｒ１ｂから構成し、第２スイッチＳＷ２も複数の第１スイッチＳＷ２ａ，ＳＷ２ｂで構成する。このとき、各第２スイッチＳＷ２ａ，ＳＷ２ｂは、各抵抗Ｒ１ａ，Ｒ１ｂの他端とオペアンプＡＭＰ１の反転入力ノードとの間にそれぞれ接続する。そして、モード設定部１１ａは、モード設定端子ＶｍがＨｉｇｈレベルとなって第１モードに設定されたときに、第１スイッチＳＷ１を短絡状態にする。また、モード設定部１１ａは、モード設定端子ＶｍがＬｏｗレベルとなって第２モードに設定されたときに、第２スイッチのいずれかのスイッチＳＷ２ａ，ＳＷ２ｂを短絡状態にする。なお、第２モードのときにどのスイッチＳＷ２ａ，ＳＷ２ｂを接続するかは、図示しないスイッチ選択端子への入力或いはレジスタの設定により決定される。これにより、検査工程のみならず、液晶パネル２の負荷に応じて出力部１６からより適切な駆動信号を出力することが可能となる。なお、第２スイッチの数をさらに増やすことにより細やかな調整が可能となる。
【００６２】
以上、本発明の好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態における液晶パネル駆動回路の構成図である。
【図２】本発明の一実施形態における液晶パネル駆動回路における出力部のバッファアンプ部の構成図である。
【図３】本発明の一実施形態におけるバッファアンプ部の動作を説明するための図である。
【図４】本発明の一実施形態におけるバッファアンプ部の動作を説明するための図である。
【図５】従来のバッファアンプ部の動作を説明するための図である。
【図６】本発明の一実施形態におけるバッファアンプ部の動作を説明するための図である。
【図７】本発明の一実施形態におけるバッファアンプ部の具体的構成を示す図である。
【図８】本発明の一実施形態における別のバッファアンプ部の構成図である。
【図９】従来のバッファアンプ部の構成図である。
【符号の説明】
【００６４】
１  液晶パネル駆動回路
２  液晶パネル
３  制御部
１０  高速Ｉ／Ｆ部
１１  論理回路
１１ａ  モード設定部
１２  バイアス部
１３  ラインバッファ部
１４  レベルシフタ部
１５  ＤＡＣ部
１６  出力部
２０，２０’  バッファアンプ部
ＳＷ１  第１スイッチ
ＳＷ２（ＳＷ２ａ，ＳＷ２ｂ）  第２スイッチ
Ｒ１（Ｒ１ａ，Ｒ１ｂ）  出力抵抗
ＡＭＰ１  オペアンプ
【図１】
2010008981.tif 000010
【図２】
2010008981.tif 000011
【図３】
2010008981.tif 000012
【図４】
2010008981.tif 000013
【図５】
2010008981.tif 000014
【図６】
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【図７】
2010008981.tif 000016
【図８】
2010008981.tif 000017
【図９】
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