(57)【要約】      （修正有）【課題】ＨＢＴ電力増幅器と同等の電力特性を実現しながら、低雑音特性を併せもつことができる電力増幅器を実現する。【解決手段】同一のＧａＡｓ基板上に、入力信号を増幅する初段増幅素子Ｆｅ１と、Ｆｅ１の出力信号を増幅する後段増幅素子Ｑ２が形成されている。初段バイアス回路Ｂｉａｓ１は、Ｆｅ１のゲートにバイアス電流を供給する。後段バイアス回路Ｂｉａｓ２は、Ｑ２のベースにバイアス電流を供給する。Ｆｅ１のドレインとＱ２のベースの間に段間整合回路が接続されている。Ｆｅ１はエンハンスメント型の電界効果トランジスタである。Ｑ２はヘテロ接合バイポーラトランジスタである。段間整合回路は、Ｆｅ１のドレインとＱ２のベースを直流的に分離する容量Ｃ３，Ｃ４を有する。【選択図】図１
2010278521.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、入力信号を増幅する初段増幅素子と、
前記半導体基板上に形成され、前記初段増幅素子の出力信号を増幅する後段増幅素子と、
前記初段増幅素子の入力端子にバイアス電流を供給する初段バイアス回路と、
前記後段増幅素子の入力端子にバイアス電流を供給する後段バイアス回路と、
前記初段増幅素子の出力端子と前記後段増幅素子の入力端子の間に接続された段間整合回路とを備え、
前記初段増幅素子は、エンハンスメント型又はデプレション型の第１の電界効果トランジスタを有し、
前記後段増幅素子は、ヘテロ接合バイポーラトランジスタを有し、
前記段間整合回路は、前記初段増幅素子の出力端子と前記後段増幅素子の入力端子を直流的に分離する容量を有することを特徴とする電力増幅器。
【請求項２】
前記第１の電界効果トランジスタはエンハンスメント型であり、
前記初段バイアス回路は、
リファレンス電圧が入力されるゲートと、電源に接続されたドレインと、ソースとを持つエンハンスメント型の第２の電界効果トランジスタと、
接地されたソースと、抵抗を介して前記第２の電界効果トランジスタの前記ソースに接続されかつ前記第１の電界効果トランジスタのゲートに接続されたゲート及びドレインとを持つエンハンスメント型の第３の電界効果トランジスタとを有することを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記第１の電界効果トランジスタはエンハンスメント型であり、
前記初段増幅素子は、ソースが前記第１の電界効果トランジスタのドレインに接続されたエンハンスメント型の第２の電界効果トランジスタを更に有し、
前記初段バイアス回路は、
リファレンス電圧が入力されるゲートと、電源に接続されたドレインと、ソースとを持つエンハンスメント型の第３の電界効果トランジスタと、
第１の抵抗及び第２の抵抗を介して前記第３の電界効果トランジスタの前記ソースに接続され、前記第１の抵抗を介して前記第２の電界効果トランジスタのゲートに接続され、かつ前記第１の電界効果トランジスタのゲートに接続されたゲート及びドレインと、接地されたソースとを持つエンハンスメント型の第４の電界効果トランジスタとを有することを特徴とする請求項１に記載の電力増幅器。
【請求項４】
イネーブル信号に応じて前記第１の電界効果トランジスタのドレインを電源に接続するか否かを切り替えるエンハンスメント型の第２の電界効果トランジスタを更に備え、
前記第１の電界効果トランジスタはデプレション型であり、
前記初段バイアス回路は、
負電圧を発生する負電圧発生回路と、
前記負電圧をリファレンス電圧に応じて所望のレベルに変換して前記第１の電界効果トランジスタのゲートに出力するレベル制御回路と、
前記イネーブル信号に応じて前記負電圧発生回路及び前記レベル制御回路を電源に接続するか否かを切り替えるエンハンスメント型の第３の電界効果トランジスタとを有することを特徴とする請求項１に記載の電力増幅器。
【請求項５】
前記第１の電界効果トランジスタはデプレション型であり、
前記初段増幅素子は、ソースが前記第１の電界効果トランジスタのドレインに接続されたデプレション型の第２の電界効果トランジスタと、
イネーブル信号に応じて前記第２の電界効果トランジスタのドレインを電源に接続するか否かを切り替えるエンハンスメント型の第３の電界効果トランジスタを更に有し、
前記初段バイアス回路は、
負電圧を発生する負電圧発生回路と、
前記負電圧をリファレンス電圧に応じて所望のレベルに変換して前記第１の電界効果トランジスタのゲート及び前記第２の電界効果トランジスタのゲートに出力するレベル制御回路と、
前記イネーブル信号に応じて前記負電圧発生回路及び前記レベル制御回路を電源に接続するか否かを切り替えるエンハンスメント型の第４の電界効果トランジスタとを有することを特徴とする請求項１に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢｉＦＥＴプロセスにより形成される電力増幅器（Power Amplifier）に関し、特にＨＢＴ（ヘテロ接合バイポーラトランジスタ：Heterojunction Bipolar Transistor）電力増幅器と同等の電力特性を実現しながら、低雑音特性を併せ持つことができる電力増幅器に関する。
【背景技術】
【０００２】
ＧａＡｓ−ＦＥＴ（Field Effect Transistor）電力増幅器は、負の閾値電圧を有するため、負のゲートバイアス電圧が必要という欠点があった。これに対し、ＧａＡｓ−ＨＢＴ電力増幅器は、負のゲートバイアス電圧を必要とせず単一電源動作が可能であり、かつＦＥＴ系よりデバイス特性が均一である。このため、近年、ＣＤＭＡ（Code Division Multiple Access）などの携帯電話や無線ＬＡＮ（Local Area Network）などにＧａＡｓ−ＨＢＴ電力増幅器が盛んに用いられている。
【０００３】
最近では、ＨＢＴとＦＥＴを同一基板上に形成するＢｉＦＥＴプロセスが製品に適用され始めている。通常、ＧａＡｓ系ＢｉＦＥＴプロセスの場合、ＨＢＴとデプレション型ＦＥＴ（ノーマリオン）が同一基板上に形成される。さらに、最近の学会（IEEE: 2008年 Radio Frequency Integrated Circuits Symposium）では、ＨＢＴ及びデプレション型ＦＥＴに加えて、エンハンスメント型ＦＥＴ（ノーマリオフ）を同一基板上に形成するプロセスが報告されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７８５４４号公報
【特許文献２】特開２００７−１９４４１２号公報
【特許文献３】特開昭６２−２４２４１９号公報
【特許文献４】特開平９−２４６８７７号公報
【特許文献５】米国特許第７，０１５，５１９Ｂ２号明細書
【特許文献６】特開２００６−２２８７８４号公報
【特許文献７】特開２００９−１６５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１３は、ＨＢＴ電力増幅器を示す回路図である。この電力増幅器は２段増幅器であり、初段増幅素子Ｑ１及び後段増幅素子Ｑ２はＨＢＴである。Ｂｉａｓ１，Ｂｉａｓ２は、Ｑ１，Ｑ２のベースにそれぞれバイアス電流を供給するバイアス回路である。ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ出力信号端子、Ｒ１〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路でインダクタとして作用する。Ｖｃ１，Ｖｃ２はそれぞれＱ１，Ｑ２用の電源端子、ＶｃｂはＢｉａｓ１，Ｂｉａｓ２の電源端子、ＶｒｅｆはＢｉａｓ１，Ｂｉａｓ２に外部からリファレンス電圧を印加する端子である。
【０００６】
図１４は、後段増幅素子と後段バイアス回路を示す回路図である。Ｑｂ１〜Ｑｂ５はＧａＡｓ−ＨＢＴ、Ｒｂ１〜Ｒｂ６は抵抗である。後段バイアス回路Ｂｉａｓ２はエミッタフォロワ回路であり、リファレンス電圧に応じた電圧をＱ２のベースに印加する。そして、ＲＦｉｎ端子から入力されたＲＦ信号は、入力整合回路のＣ４を介してＱ２のベースに入力される。さらに、増幅されたＲＦ信号が、Ｑ２のコレクタからＲＦｏｕｔ端子に出力される。Ｂｉａｓ２は、Ｑ２のアイドル電流Ｉｃｔｑ２（ＲＦ信号が入力されない場合のバイアス電流）を温度変化に対して一定に保つように動作する。なお、初段増幅素子Ｑ１と初段バイアス回路Ｂｉａｓ１の回路構成も同様である。
【０００７】
図１５は、図１３の電力増幅器の入出力特性を示す図である。入力電力Ｐｉｎが増加すると、アイドル電流Ｉｃｔｑ２は一定であるが、出力電力Ｐｏｕｔが増加し、コレクタ電流Ｉｃ２が増加する。また、電力利得Ｇｐはほぼ一定であるため、Ｗ−ＣＤＭＡ等のように変調信号の振幅が瞬時的に大きく変化する信号を歪み無く線形に増幅できることが分かる。
【０００８】
図１６は、ＨＢＴ電力増幅器を用いたＷ／Ｎ（広帯域／狭帯域）−ＣＤＭＡ用端末を示すブロック図である。電力増幅器の直前のバンドパスフィルタＢＰＦ（Band-pass filter）は、ＲＦ／ＩＦ−ＬＳＩの出力信号帯域以外の雑音信号を除去する。
【０００９】
図１７は、図１６のＰＡＩＮ端子におけるスペクトラム波形を示す図である。図１８は、図１６のＯＵＴ端子におけるスペクトラム波形を示す図である。ここではＷ−ＣＤＭＡのＢａｎｄ１（送信帯域１９２０〜１９８０ＭＨｚ、受信帯域２１００〜２１６０ＭＨｚ）を例にする。１９５０ＭＨｚの送信信号の受信チャネルは２１３０ＭＨｚであるが、ＢＰＦによってＰＡＩＮ端子での受信帯域の雑音レベルは図１７に示すように自然界雑音レベル（−１７４ｄＢｍ／Ｈｚ）まで低減される。この信号を電力増幅器に通すと、送信帯域及び受信帯域の信号はほぼ一様に増幅され、主信号ｆｏはＰｉｎからＰｏｕｔまで増幅される。この際、電力増幅器の電力利得の周波数特性はｆｏ近傍でほぼ一様であるので、受信帯域の雑音もｆｏ近傍とほぼ同じ利得だけ増幅される。主信号ｆｏは変調されているので図１８に示すように裾を引く。
【００１０】
また、電力増幅器が増幅動作を行うと、ＤＣ近傍の雑音が電力増幅器の第２高調波とミキシングされて、主信号ｆｏ近傍にアップコンバージョンされる。これが雑音として加算される。その結果、図１８に示すように受信帯域の雑音が増加する。この受信帯域の雑音は、電力増幅器の後に設けられるデュプレクサ（送信帯域と受信帯域を分離するフィルタ）で数十ｄＢ抑制される。しかし、その漏洩分は直接受信系の低雑音増幅器に入力され、受信感度を劣化させる。Ｗ−ＣＤＭＡ用端末では、電力増幅器の出力における受信帯域雑音レベルを−１３５〜−１４０ｄＢｍ／Ｈｚ程度に抑制することが要求される。
【００１１】
一般に電力増幅動作時における受信帯域の雑音を抑制するには、（ｉ）電力増幅器の利得を低減する、（ｉｉ）受信帯における電力増幅器の雑音指数（ＮＦ：Noise Figure）を下げる、（ｉｉｉ）ＤＣ雑音のアップコンバージョン量を抑制する、（ｉｖ）ＨＢＴ増幅器のバイアス回路から増幅段に流入する雑音を低減する、といった方法が効果的である。
【００１２】
しかし、ＨＢＴはｐｎ接合をキャリアが通過する際に生じるショット雑音が大きいため、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor)などのＦＥＴに比べて雑音指数が高い。その結果、ＨＢＴ電力増幅器は、同利得・同出力のＦＥＴ系電力増幅器に比べて一般に受信帯域雑音が高い。ただし、ＨＢＴはＦＥＴに比べて作製が容易で高歩留まりが期待でき、電力密度が高いので熱の影響が小さい出力レベルではチップサイズを小型化できる。このため、現在、多くの携帯端末でＨＢＴ電力増幅器が用いられている。
【００１３】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ＨＢＴ電力増幅器と同等の電力特性を実現しながら、低雑音特性を併せ持つことができる電力増幅器を得るものである。
【課題を解決するための手段】
【００１４】
本発明は、半導体基板と、前記半導体基板上に形成され、入力信号を増幅する初段増幅素子と、前記半導体基板上に形成され、前記初段増幅素子の出力信号を増幅する後段増幅素子と、前記初段増幅素子の入力端子にバイアス電流を供給する初段バイアス回路と、前記後段増幅素子の入力端子にバイアス電流を供給する後段バイアス回路と、前記初段増幅素子の出力端子と前記後段増幅素子の入力端子の間に接続された段間整合回路とを備え、前記初段増幅素子は、エンハンスメント型又はデプレション型の第１の電界効果トランジスタを有し、前記後段増幅素子は、ヘテロ接合バイポーラトランジスタを有し、前記段間整合回路は、前記初段増幅素子の出力端子と前記後段増幅素子の入力端子を直流的に分離する容量を有することを特徴とする電力増幅器である。
【発明の効果】
【００１５】
本発明により、ＨＢＴ電力増幅器と同等の電力特性を実現しながら、低雑音特性を併せ持つことができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係る電力増幅器を示す回路図である。
【図２】実施の形態１に係る初段増幅素子と初段バイアス回路を示す回路図である。
【図３】実施の形態１に係る電力増幅器を示す断面図である。
【図４】実施の形態２に係る初段増幅素子と初段バイアス回路を示す回路図である。
【図５】実施の形態３に係る初段増幅素子と初段バイアス回路を示す回路図である。
【図６】実施の形態３に係る負電圧発生回路を示すブロック図である。
【図７】実施の形態３に係る負電圧発生回路に用いるレベル制御回路を示す回路図である。
【図８】実施の形態３に係るリファレンス電圧発生回路を示す図である。
【図９】デプレション型ＦＥＴのＩｄｓ−Ｖｄｓ特性を示す図である。
【図１０】エンハンスメント型ＦＥＴのＩｄｓ−Ｖｄｓ特性を示す図である。
【図１１】デプレション型ＦＥＴ及びエンハンスメント型ＦＥＴのＩｄｓ／ｇｍ−Ｖｇｓ特性を示す図である。
【図１２】実施の形態４に係る初段増幅素子と初段バイアス回路を示す回路図である。
【図１３】ＨＢＴ電力増幅器を示す回路図である。
【図１４】後段増幅素子と後段バイアス回路を示す回路図である。
【図１５】図１３の電力増幅器の入出力特性を示す図である。
【図１６】ＨＢＴ電力増幅器を用いたＷ／Ｎ（広帯域／狭帯域）−ＣＤＭＡ用端末を示すブロック図である。
【図１７】図１６のＰＡＩＮ端子におけるスペクトラム波形を示す図である。
【図１８】図１６のＯＵＴ端子におけるスペクトラム波形を示す図である。
【発明を実施するための形態】
【００１７】
実施の形態１．
図１は、実施の形態１に係る電力増幅器を示す回路図である。この電力増幅器は、ＨＢＴとＦＥＴを同一基板上に形成するＢｉＦＥＴプロセスにより形成される２段増幅器である。
【００１８】
点線枠内がＧａＡｓチップであり、点線枠外の回路素子はモジュール基板上にチップ部品や線路によって形成されている。入力信号を増幅する初段増幅素子であるＦｅ１と、Ｆｅ１の出力信号を増幅する後段増幅素子であるＱ２とが同一のＧａＡｓ基板上に形成されている。Ｆｅ１はエンハンスメント型ＦＥＴ（ＨＥＭＴ）であり、Ｑ２はＨＢＴである。
【００１９】
Ｂｉａｓ１はＦｅ１のゲートにバイアス電流を供給する初段バイアス回路であり、Ｂｉａｓ２はＱ２のベースにバイアス電流を供給する後段バイアス回路である。Ｂｉａｓ２の回路構成は図１４と同じである。ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ出力信号端子、Ｒ２〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路でインダクタとして作用する。Ｖｃ１はＦｅ１用の電源端子、Ｖｃ２はＱ２用の電源端子、ＶｃｂはＢｉａｓ１，Ｂｉａｓ２の電源端子、ＶｒｅｆはＢｉａｓ１，Ｂｉａｓ２に外部からリファレンス電圧を印加する端子である。リファレンス電圧はＨＢＴの場合２．８〜２．９Ｖ程度の場合が多い。
【００２０】
Ｃ３、Ｃ４、Ｌ２は、Ｆｅ１のドレインとＱ２のベースの間に接続された段間整合回路を構成する。なお、最近では、モジュールの小型化のために、入力整合回路であるＣ１、Ｃ２、Ｌ１や、段間整合回路であるＣ３、Ｃ４、Ｌ２もＧａＡｓチップ上に集積化する場合が多い。
【００２１】
図２は、実施の形態１に係る初段増幅素子と初段バイアス回路を示す回路図である。Ｆｅ２，Ｆｅ３はエンハンスメント型ＦＥＴ、Ｒｂｂ１，Ｒｂｂ２は抵抗である。Ｆｅ２のゲートは、Ｒｂｂ１を介してＶｒｅｆ端子に接続され、リファレンス電圧が入力される。Ｆｅ２のドレインはＶｃｂ端子を介して電源に接続される。Ｆｅ３のソースは接地されている。Ｆｅ３のゲート及びドレインは、Ｒｂｂ２を介してＦｅ２のソースに接続され、かつＲ３を介してＦｅ１のゲートに接続されている。
【００２２】
図３は、実施の形態１に係る電力増幅器を示す断面図である。初段増幅素子であるＨＥＭＴと、後段増幅素子であるＨＢＴとが、同一のＧａＡｓ基板１０上に形成されている。ＨＥＭＴは、ＧａＡｓ基板１０上に順次形成されたサブコレクタ層１２、コレクタ層１４、ベース層１６、エミッタ層１８及びエミッタコンタクト層２０と、サブコレクタ層１２に接続されたコレクタ電極２２と、ベース層１６に接続されたベース電極２４と、エミッタコンタクト層２０に接続されたエミッタ電極２６とを有する。ＨＥＭＴは、ゲート電極２８と、その両側に形成されたソース層３０及びドレイン層３２と、ソース層３０に接続されたソース電極３４と、ドレイン層３２に接続されたドレイン電極３６とを有する。
【００２３】
以上説明したように、本実施の形態では、初段増幅素子として雑音特性が良好なエンハンスメント型ＦＥＴ（ＨＥＭＴ）を用い、後段増幅素子として電力密度の高いＨＢＴを用いる。これにより、初段及び後段の増幅素子がＨＢＴである図１３のＨＢＴ電力増幅器と同等の電力特性（出力電力、電力利得、効率、歪み）を実現しながら、ＨＥＭＴの特徴である低雑音特性を併せ持つことができる。
【００２４】
例えば、図１３の初段増幅素子（ＨＢＴ）及び初段バイアス回路の場合、２ＧＨｚ帯の雑音指数は約４ｄＢ以上（ＨＢＴだけで２ｄＢ以上）である。これに対して、本実施の形態に係る初段増幅素子（ＨＥＭＴ）及び初段バイアス回路の場合、２ＧＨｚ帯の雑音指数を約２ｄＢ以下に低減できる。この結果、本実施の形態に係る電力増幅器は、図１３のＨＢＴ電力増幅器より受信帯域雑音を２ｄＢ以上低減できる。
【００２５】
ただし、電力増幅器のシャットダウン時のリーク電流値を十分抑制する（Ｖｃｂ，Ｖｃ１，Ｖｃ２端子に３．４Ｖ程度印加した状態でＶｒｅｆ端子の電圧を０Ｖとした時の総リーク電流値を約１０μＡ以下にする）には、エンハンスメント型ＨＥＭＴの閾値電圧を、製造ばらつきを考慮して大体＋０．１５Ｖ程度以上にする必要がある。ＧａＡｓ系ＨＥＭＴの場合、ゲートの接合がショットキー接合（希にｐｎ接合）のため、最大ゲート電圧が約０．７−０．８Ｖ程度に制限される（ｐｎ接合の場合１．１−１．２Ｖ程度）。従って、リーク電流の過剰抑制のために閾値電圧を高くし過ぎると、有効ゲート電圧範囲（０．８−０．１５Ｖ）が狭くなり、電流振幅が得られにくく、トランジスタ単体の出力電力が不足する。この点に留意してエンハンスメント型ＦＥＴの閾値を設定すれば、リーク電流をＨＢＴ電力増幅器と同等に抑制しながら、同等の電力特性（出力電力、電力利得、効率、歪み）を実現できる。
【００２６】
また、本実施の形態に係る電力増幅器は、ＨＥＭＴとＨＢＴの各電極端子が直流的に直結された回路（例えば、特許文献１−４参照）とは異なり、初段増幅素子のＦｅ１のドレインと後段増幅素子のＱ２のベースを直流的に分離する容量Ｃ３，Ｃ４を有する段間整合回路を備える。本実施の形態は無線通信用の狭帯域増幅器を対象にしているため、特定のＲＦ周波数帯だけの増幅に適した比較的小さな容量を用いれば入力・段間・出力整合を実現できる。
【００２７】
また、本実施の形態に係る初段バイアス回路Ｂｉａｓ１は、図２に示すカレントミラー回路であり、図１４の回路に比べて簡便である。このため、ＨＢＴよりも電力密度の点で劣るＨＥＭＴを初段増幅素子として用いても、ＨＢＴ電力増幅器に比べて総チップサイズをほとんど増加させることなく、同等の出力特性を実現できる。
【００２８】
なお、本実施の形態では、図３に示すようにＨＢＴのサブコレクタ層１２とＨＥＭＴのソース層３０及びドレイン層３２を別々のエピタキシャル層に形成し、ＨＥＭＴの上にＨＢＴを形成している。これに限らず、ＨＥＭＴのソース・ドレイン層をＨＢＴのサブコレクタ層と共通化してもよい（例えば、特許文献５参照）。これにより、ウェハ製造コストを低減することができる。また、ＨＢＴの上にＨＥＭＴを形成してもよい（例えば、特許文献６，７参照）。これにより、加工精度の必要なゲート工程を平坦な状態（ウェハ表面の段差の少ない状態）で行うことができる。
【００２９】
また、図２のバイアス回路Ｂｉａｓ１において、Ｆｅ２のゲート（ドレイン）と接地点との間に適当な値の容量を設けてもよい。これにより、より安定な電力増幅動作を実現できる。
【００３０】
実施の形態２
図４は、実施の形態２に係る初段増幅素子と初段バイアス回路を示す回路図である。Ｒｂｂ３は抵抗、Ｃｃ１は容量、Ｆｅ４はエンハンスメント型ＦＥＴ（ＨＥＭＴ）である。その他の構成は実施の形態１と同様である。
【００３１】
初段増幅素子は、Ｆｅ１だけでなくＦｅ４を有するカスコード構成となっている。Ｆｅ４のソースはＦｅ１のドレインに接続されている。これに伴って初段バイアス回路の構成も若干異なる。Ｆｅ３のゲート及びドレインは、Ｒｂｂ２及びＲｂｂ３を介してＦｅ２のソースに接続され、Ｒｂｂ２を介してＦｅ４のゲートに接続され、かつＲ３を介してＦｅ１のゲートに接続されている。Ｆｅ４のゲートと接地点の間にＣｃ１が接続されている。
【００３２】
初段増幅素子がカスコード構成となっているため、実施の形態１に比べて高利得を得やすい。ただし、ＦＥＴの縦積みによるソース・ドレイン間電圧Ｖｄｓの増加分だけ、Ｖｃ１端子に印加されるドレイン電圧の最低動作電圧は高くなる。その他、実施の形態１と同様の効果を得ることができる。
【００３３】
実施の形態３
図５は、実施の形態３に係る初段増幅素子と初段バイアス回路を示す回路図である。Ｆｅ５，Ｆｅ６はエンハンスメント型ＦＥＴ（ＨＥＭＴ）、Ｒｓ１，Ｒｓ２は抵抗、Ｖｅｎは回路のイネーブル端子、３８は負電圧発生回路、４０はレベル制御回路、Ｆｄ１はデプレション型ＦＥＴ（ＨＥＭＴ）、Ｖｓｓは発生した負電圧である。その他の構成は実施の形態１と同様である。
【００３４】
初段増幅素子として、実施の形態１のＦｅ１の代わりに、デプレション型のＦｄ１を用いている。Ｆｅ５は、Ｖｅｎ端子に印加されるイネーブル信号に応じてＦｄ１のドレインをＶｃ１端子（電源）に接続するか否かを切り替える。
【００３５】
初段バイアス回路は、負電圧発生回路３８、レベル制御回路４０、Ｆｅ６、及びＲｓ２を有する。負電圧発生回路３８及びレベル制御回路４０は、エンハンスメント型又はデプレション型のＦＥＴを用いたＢｉＦＥＴで構成されている。
【００３６】
デプレション型ＦＥＴであるＦｄ１のゲートバイアス電圧として負電圧を発生する必要があるため、負電圧発生回路３８により負電圧Ｖｓｓを発生する。レベル制御回路４０は、負電圧Ｖｓｓをリファレンス電圧に応じて所望のレベルに変換して、Ｒ３を介してＦｄ１のゲートに出力する。これにより適当なアイドル電流でＦｄ１がバイアスされる。
【００３７】
Ｆｅ６は、Ｖｅｎ端子に印加されるイネーブル信号に応じて負電圧発生回路３８及びレベル制御回路４０をＶｃｂ端子（電源）に接続するか否かを切り替える。例えばＶｅｎ端子に印加される電圧を０Ｖ→Ｖｄｄにすることにより、負電圧発生回路３８及びレベル制御回路４０は動作を開始できる。
【００３８】
図６は、実施の形態３に係る負電圧発生回路を示すブロック図である。４２は発振器又は外部入力信号用バッファ、４４ａ，４４ｂは発振器又は外部入力信号用バッファ４４の出力を適当な電圧振幅にまで増幅するドライブ回路、４６ａ，４６ｂはチャージポンプ回路である。発振器又は外部入力信号用バッファ４４の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は相補関係にあり、チャージポンプ回路４６ａ，４６ｂは相補的に動作する。
【００３９】
図７は、実施の形態３に係る負電圧発生回路に用いるレベル制御回路を示す回路図である。Ｆｄ２はデプレション型ＦＥＴ（ＨＥＭＴ）、Ｆｅ７〜Ｆｅ１０はエンハンスメント型ＦＥＴ（ＨＥＭＴ）、Ｄ１〜Ｄ８はダイオード、Ｒ５〜Ｒ７は抵抗、Ｖｄｄは電源電位、ＶＴＲＩＭ２は参照電圧端子である。Ｉｇ３は出力電流(Ｆｄ１のゲート電流)、Ｉｂ１、Ｉｂ２、Ｉｓ２は回路の枝電流である。Ｖｇ３端子は図５において抵抗Ｒ３を介してＦｄ１のゲートに接続される。Ｖｇ３端子から出力される負電圧の電圧レベルは、ＶＴＲＩＭ２端子に印加した参照電圧に応じて設定される。
【００４０】
図８は、実施の形態３に係るリファレンス電圧発生回路を示す図である。Ｆｄ３〜Ｆｄ６はデプレション型ＦＥＴ（ＨＥＭＴ）、Ｆｅ１１，Ｆｅ１２はエンハンスメント型ＦＥＴ（ＨＥＭＴ）、Ｑ３はＨＢＴ、Ｒ８〜Ｒ１４は抵抗である。このリファレンス電圧発生回路は、Ｖｃｂ端子の電圧に無関係な安定したリファレンス電圧（例えば２．８５Ｖ）を生成する。
【００４１】
図９は、デプレション型ＦＥＴのＩｄｓ−Ｖｄｓ特性を示す図である。図１０は、エンハンスメント型ＦＥＴのＩｄｓ−Ｖｄｓ特性を示す図である。図１１は、デプレション型ＦＥＴ及びエンハンスメント型ＦＥＴのＩｄｓ／ｇｍ−Ｖｇｓ特性を示す図である。これらの図から分かるように、デプレション型ＦＥＴは、単位ゲート幅当たりの電流密度をエンハンスメント型ＦＥＴに比べて高くすることができる。本実施の形態では初段増幅素子としてデプレション型ＦＥＴを用いているため、初段増幅素子のゲート幅を実施の形態１，２の回路より小さくできる。ただし、一般にエンハンスメント型ＦＥＴはデプレション型ＦＥＴより相互コンダクタンスｇｍが高い。
【００４２】
また、エンハンスメント型ＦＥＴのＦｅ５，Ｆｅ６によって、Ｖｅｎ＝０Ｖ時（シャットダウン時）のリーク電流をＨＢＴ電力増幅器並に抑制できる。実施の形態１，２と異なり、エンハンスメント型ＦＥＴはＲＦ増幅動作を行わないので、そのゲート長をＦｄ１に比べて長くできるので、安定した正の閾値電圧Ｖｔｈを実現しやすい。その他、実施の形態１と同様の効果を得ることができる。
【００４３】
実施の形態４
図１２は、実施の形態４に係る初段増幅素子と初段バイアス回路を示す回路図である。Ｒｂｂ４，Ｒｂｂ５は抵抗、Ｃｃ１は容量、Ｆｄ７はデプレション型ＦＥＴ（ＨＥＭＴ）である。その他の構成は実施の形態３と同様である。
【００４４】
初段増幅素子は、Ｆｄ１だけでなくＦｄ７を有するカスコード構成となっている。Ｆｄ７のソースはＦｄ１のドレインに接続されている。Ｆｅ５は、Ｖｅｎ端子に印加されるイネーブル信号に応じてＦｄ７のドレインをＶｃ１端子（電源）に接続するか否かを切り替える。レベル制御回路４０は、負電圧Ｖｓｓをリファレンス電圧に応じて所望のレベルに変換して、Ｒ３を介してＦｄ１のゲートに出力し、Ｒｂｂ４を介してＦｄ７のゲートに出力する。
【００４５】
初段増幅素子がカスコード構成となっているため、実施の形態３に比べて高利得を得やすい。ただし、ＦＥＴの縦積みによるソース・ドレイン間電圧Ｖｄｓの増加分だけ、Ｖｃ１端子に印加されるドレイン電圧の最低動作電圧は高くなる。その他、実施の形態３と同様の効果を得ることができる。
【符号の説明】
【００４６】
１０  ＧａＡｓ基板（半導体基板）
３８  負電圧発生回路
４０  レベル制御回路
Ｂｉａｓ１  初段バイアス回路
Ｂｉａｓ２  後段バイアス回路
Ｃ３，Ｃ４  容量（段間整合回路）
Ｆｄ１，Ｆｄ７  デプレション型の電界効果トランジスタ（初段増幅素子）
Ｆｅ１，Ｆｅ４  エンハンスメント型の電界効果トランジスタ（初段増幅素子）
Ｆｅ２，Ｆｅ３，Ｆｅ５，Ｆｅ６  エンハンスメント型の電界効果トランジスタ
Ｑ２  ヘテロ接合バイポーラトランジスタ（後段増幅素子）
Ｒｂｂ２，Ｒｂｂ３，Ｒｂｂ４  抵抗
【図１】
2010278521.tif 000003
【図２】
2010278521.tif 000004
【図３】
2010278521.tif 000005
【図４】
2010278521.tif 000006
【図５】
2010278521.tif 000007
【図６】
2010278521.tif 000008
【図７】
2010278521.tif 000009
【図８】
2010278521.tif 000010
【図９】
2010278521.tif 000011
【図１０】
2010278521.tif 000012
【図１１】
2010278521.tif 000013
【図１２】
2010278521.tif 000014
【図１３】
2010278521.tif 000015
【図１４】
2010278521.tif 000016
【図１５】
2010278521.tif 000017
【図１６】
2010278521.tif 000018
【図１７】
2010278521.tif 000019
【図１８】
2010278521.tif 000020