(57)【要約】【課題】耐圧性が高く反りが小さくオン抵抗が低い半導体電子デバイスおよびその製造方法を提供すること。【解決手段】基板と、前記基板上に形成された、該基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、窒化物系化合物半導体からなり、前記バッファ層直下から前記電子走行層内部までのいずれかの位置に形成され、凹凸形状の境界面を有する下層領域と上層領域とを有し、該下層領域から該上層領域へ延伸する貫通転位が該境界面において屈曲している転位低減層と、を備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された、該基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記バッファ層上に形成された窒化物系化合物半導体からなる半導体動作層と、
窒化物系化合物半導体からなり、前記バッファ層直下から前記半導体動作層内部までのいずれかの位置に形成され、凹凸形状の境界面を有する下層領域と上層領域とを有し、該下層領域から該上層領域へ延伸する貫通転位が該境界面において屈曲している転位低減層と、
を備えたことを特徴とする半導体電子デバイス。
【請求項２】
前記転位低減層は、該転位低減層と前記基板との間に前記第一半導体層および／または前記第二半導体層が少なくとも１つ介在する位置に形成されることを特徴とする請求項１に記載の半導体電子デバイス。
【請求項３】
前記転位低減層は、前記半導体動作層の直下に形成されることを特徴とする請求項１に記載の半導体電子デバイス。
【請求項４】
前記転位低減層は、前記半導体動作層の内部に形成されることを特徴とする請求項１に記載の半導体電子デバイス。
【請求項５】
前記転位低減層は、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなることを特徴とする請求項１〜４のいずれか一つに記載の半導体電子デバイス。
【請求項６】
前記転位低減層は、層厚が１００ｎｍ以上、３０００ｎｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体電子デバイス。
【請求項７】
前記転位低減層は、前記下層領域の底部に窒化シリコンまたは酸化シリコンからなる島状の成長核を有することを特徴とする請求項１〜６のいずれか一つに記載の半導体電子デバイス。
【請求項８】
前記基板は、シリコン、シリコンカーバイト、および酸化亜鉛のいずれかからなることを特徴とする請求項１〜７のいずれか一つに記載の半導体電子デバイス。
【請求項９】
前記転位低減層は、前記下層領域よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる少なくとも一つの反り低減層を有していることを特徴とする請求項１〜８のいずれか一つに記載の半導体電子デバイス。
【請求項１０】
前記基板の直上に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層をさらに備えたことを特徴とする請求項１〜９のいずれか一つに記載の半導体電子デバイス。
【請求項１１】
前記バッファ層は、前記各第一半導体層の層厚が積層方向に向かって増加するように形成されていることを特徴とする請求項１〜１０のいずれか一つに記載の半導体電子デバイス。
【請求項１２】
前記第一半導体層は、層厚が２００ｎｍ以上、３０００ｎｍ以下であることを特徴とする請求項１〜１１のいずれか一つに記載の半導体電子デバイス。
【請求項１３】
前記第二半導体層は、層厚が０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする請求項１〜１２のいずれか一つに記載の半導体電子デバイス。
【請求項１４】
基板上に、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層を形成するバッファ層形成工程と、
前記バッファ層上に窒化物系化合物半導体からなる半導体動作層を形成する半導体動作層形成工程と、
を含み、前記バッファ層形成工程または前記半導体動作層形成工程は、前記バッファ層直下から前記半導体動作層内部までのいずれかの位置に、窒化物系化合物半導体からなり、最表面が凹凸形状を有する下層領域を形成し、該形成した下層領域上に最表面が平滑な上層領域を形成する転位低減層形成工程をさらに含むことを特徴とする半導体電子デバイスの製造方法。
【請求項１５】
前記転位低減層形成工程において、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる島状の成長核を形成し、該形成した成長核を覆うように前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる下層領域を形成することを特徴とする請求項１４に記載の半導体電子デバイスの製造方法。
【請求項１６】
前記成長核を４００℃以上、６００℃以下の基板温度で形成することを特徴とする請求項１５に記載の半導体電子デバイスの製造方法。
【請求項１７】
前記転位低減層形成工程において、窒化シリコンまたは酸化シリコンからなる島状の成長核を形成し、該形成した成長核を覆うように前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる下層領域を形成することを特徴とする請求項１４に記載の半導体電子デバイスの製造方法。
【請求項１８】
前記基板の直上に、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層を形成する介在層形成工程をさらに含むことを特徴とする請求項１４〜１７のいずれか一つに記載の半導体電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体を用いた半導体電子デバイスおよび半導体電子デバイスの製造方法に関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、たとえばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても動作する固体デバイスとして注目されている。ＧａＮ系化合物半導体は、ＳｉやＧａＡｓとは異なり、大口径の単結晶基板を作製することが困難である。そのため、ＧａＮ系化合物半導体を用いた電子デバイスは、たとえばシリコンカーバイト（ＳｉＣ）、サファイア、酸化亜鉛（ＺｎＯ）またはシリコン（Ｓｉ）からなる基板を用いて作製されている。特に、Ｓｉからなる基板は大口径のものが安価で入手できるため、電子デバイス用の基板としては非常に有効である。
【０００３】
しかしながら、ＳｉとＧａＮとでは格子定数および熱膨張率に非常に大きな差があるため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に大きな引っ張り歪みが内在することとなり、ＧａＮ層をエピタキシャル成長させたエピタキシャル基板全体に凹形状の反りが発生したり結晶性が悪化したりする原因となる。さらに、内在する歪みが大きいとＧａＮ層にクラックが発生する。そこで、通常はＳｉ基板とＧａＮ層との間に歪緩和層としてのバッファ層を設ける。このようなバッファ層としてはＧａＮ層とＡｌＮ層との積層構造が効果的である（特許文献１、２参照）。
【０００４】
特許文献１に記載のＧａＮ系電界効果トランジスタの作製方法については、たとえば直径４インチ（１０１．６ｍｍ）のＳｉ単結晶からなる基板上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度でＡｌＮ層を形成し、ついで同程度の温度でＧａＮ層とＡｌＮ層とが積層された複合層を形成してバッファ層とする。その後、バッファ層上に電子走行層、電子供給層およびコンタクト層を順次積層して半導体動作層を形成し、さらにソース電極、ドレイン電極およびゲート電極を形成した後に、各デバイスに分離する。このように、ＧａＮ層とＡｌＮ層との複合層を形成してバッファ層とすることにより、クラックがなく結晶性が良好なＧａＮ層をＳｉ基板上にエピタキシャル成長させることができる。さらに、エピタキシャル基板全体の反りも改善される。なお、バッファ層はＧａＮ層とＡｌＮ層との複合層にかぎらず、互いに組成の異なるＡｌＧａＮ層の複合層としても、両者に適切な量の歪みがあれば同様な効果を得られる。
【０００５】
【特許文献１】特開２００３−５９９４８号公報
【特許文献２】特開２００７−８８４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＧａＮ系化合物半導体のエピタキシャル層を有する電子デバイスを利用して電源デバイスを実現するためには、電子デバイスのオン抵抗の低抵抗化が重要である。
【０００７】
半導体結晶中に転位が存在すると、電子移動度が低下するため、オン抵抗の低減のためには、特に半導体動作層において転位密度をできるだけ低減する必要がある。ここで、基板とエピタキシャル層との間の歪みにより基板近傍で発生し、上方に向かって延伸する貫通転位は、上記のような複合層を有するバッファ層の内部で消滅して低減されるものの、半導体動作層まで延伸するものも存在する。したがって、電子デバイスのオン抵抗をさらに低減するために、半導体動作層における転位密度をさらに低減する技術が求められていた。
【０００８】
本発明は、上記に鑑みてなされたものであって、反りが小さくオン抵抗が低い半導体電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、該基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記バッファ層上に形成された窒化物系化合物半導体からなる半導体動作層と、窒化物系化合物半導体からなり、前記バッファ層直下から前記半導体動作層内部までのいずれかの位置に形成され、凹凸形状の境界面を有する下層領域と上層領域とを有し、該下層領域から該上層領域へ延伸する貫通転位が該境界面において屈曲している転位低減層と、を備えたことを特徴とする。
【００１０】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記転位低減層は、該転位低減層と前記基板との間に前記第一半導体層および／または前記第二半導体層が少なくとも１つ介在する位置に形成されることを特徴とする。
【００１１】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記転位低減層は、前記半導体動作層の直下に形成されることを特徴とする。
【００１２】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記転位低減層は、前記半導体動作層の内部に形成されることを特徴とする。
【００１３】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記転位低減層は、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなることを特徴とする。
【００１４】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記転位低減層は、層厚が１００ｎｍ以上、３０００ｎｍ以下であることを特徴とする。
【００１５】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記転位低減層は、前記下層領域の底部に窒化シリコンまたは酸化シリコンからなる島状の成長核を有することを特徴とする。
【００１６】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記基板は、シリコン、シリコンカーバイト、および酸化亜鉛のいずれかからなることを特徴とする。
【００１７】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記転位低減層は、前記下層領域よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる少なくとも一つの反り低減層を有していることを特徴とする。
【００１８】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記基板の直上に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層をさらに備えたことを特徴とする。
【００１９】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記バッファ層は、前記各第一半導体層の層厚が積層方向に向かって増加するように形成されていることを特徴とする。
【００２０】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第一半導体層は、層厚が２００ｎｍ以上、３０００ｎｍ以下であることを特徴とする。
【００２１】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第二半導体層は、層厚が０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする。
【００２２】
また、本発明に係る半導体電子デバイスの製造方法は、基板上に、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層を形成するバッファ層形成工程と、前記バッファ層上に窒化物系化合物半導体からなる半導体動作層を形成する半導体動作層形成工程と、を含み、前記バッファ層形成工程または前記半導体動作層形成工程は、前記バッファ層直下から前記半導体動作層内部までのいずれかの位置に、窒化物系化合物半導体からなり、最表面が凹凸形状を有する下層領域を形成し、該形成した下層領域上に最表面が平滑な上層領域を形成する転位低減層形成工程をさらに含むことを特徴とする。
【００２３】
また、本発明に係る半導体電子デバイスの製造方法は、上記の発明において、前記転位低減層形成工程において、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる島状の成長核を形成し、該形成した成長核を覆うように前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる下層領域を形成することを特徴とする。
【００２４】
また、本発明に係る半導体電子デバイスの製造方法は、上記の発明において、前記成長核を４００℃以上、６００℃以下の基板温度で形成することを特徴とする。
【００２５】
また、本発明に係る半導体電子デバイスの製造方法は、上記の発明において、前記転位低減層形成工程において、窒化シリコンまたは酸化シリコンからなる島状の成長核を形成し、該形成した成長核を覆うように前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる下層領域を形成することを特徴とする。
【００２６】
また、本発明に係る半導体電子デバイスの製造方法は、上記の発明において、前記基板の直上に、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層を形成する介在層形成工程をさらに含むことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、バッファ層により反りを抑制でき、さらには転位低減層によって半導体動作層における貫通転位密度を低減できるので、反りが小さくオン抵抗が低い半導体電子デバイスを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００２８】
以下に、図面を参照して本発明に係る半導体電子デバイスの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。なお、各図面において、同一の構成要素には同一の符号を付している。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）であって、主表面が（１１１）面のＳｉ単結晶からなる基板１０と、基板１０上に形成された介在層３０と、介在層３０上に形成されたバッファ層２０と、バッファ層２０上に形成された半導体動作層４０と、半導体動作層４０上に形成されたソース電極５１とドレイン電極５２とゲート電極５３とを備え、さらにバッファ層２０直下の位置に形成された転位低減層６０を備えている。なお、この電界効果トランジスタ１００の構造は、転位低減層６０を備える点以外は、本発明者らによる特願２００８−１４０６４９に係る明細書に実施の形態１として記載された電界効果トランジスタとほぼ同様の構造を有する。
【００３０】
すなわち、介在層３０は、アンドープのＡｌＮからなる。半導体動作層４０は、アンドープのＧａＮからなる電子走行層４１と、Ｓｉドープのｎ型ＡｌＧａＮからなる電子供給層４２と、ｎ＋型のＧａＮからなるコンタクト層４３とが順次積層したものである。また、ソース電極５１とドレイン電極５２とはいずれもＴｉ／Ａｌの積層構造を有し、コンタクト層４３上に形成されている。また、ゲート電極５３は、Ｐｔ／Ａｕの積層構造を有し、コンタクト層４３に形成された開口部４３ａを介して電子供給層４２上に形成されている。
【００３１】
また、バッファ層２０は、アンドープのＧａＮからなる第一半導体層２１１、・・・、２１８と、アンドープのＡｌＮからなる第二半導体層２２、・・・、２２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層２０は複合層を８層有している。なお、ＧａＮからなる第一半導体層２１１をＳｉからなる基板１０上に直接形成すると、ＧａとＳｉが合金を形成してしまうが、介在層３０の存在により合金形成が防止されている。
【００３２】
一方、転位低減層６０は、全体がアンドープのＧａＮからなる。また、この転位低減層６０は、凹凸形状の境界面６０ａを有する下層領域６１と上層領域６２とを有している。
【００３３】
Ｓｉからなる基板１０は、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０−６／Ｋである。一方、ＧａＮからなる第一半導体層２１１、・・・、２１８および転位低減層６０は、格子定数が０．３１８９ｎｍであって基板１０よりも小さく、膨張係数が５．５９×１０−６／Ｋであって基板１０よりも大きい。一方、ＡｌＮからなる介在層３０および第二半導体層２２、・・・、２２は、格子定数が０．３１１２ｎｍであって第一半導体層２１１、・・・、２１８よりも小さく、熱膨張係数が４．２×１０−６／Ｋであって基板１０よりも大きい。
【００３４】
また、介在層３０の層厚はたとえば４０ｎｍである。また、第一半導体層２１１、・・・、２１８は、積層方向に向かって層厚が指数関数的に増加するように形成されている。具体的には、基板１０から１層目である第一半導体層２１１は層厚が３００ｎｍであり、積層方向に向かって層厚が厚くなり、第一半導体層２１２〜２１８は層厚がそれぞれ約３５２．７ｎｍ、４２２．８ｎｍ、５２０．１ｎｍ、６６３．２ｎｍ、８９１．９ｎｍ、１３０６ｎｍ、２２３７ｎｍになっている。一方、第二半導体層２２、・・・、２２は、層厚がいずれも同一の６０ｎｍである。したがって、バッファ層２０の層厚は、７．１８μｍとなる。また、転位低減層６０の厚さは１５００ｎｍ、半導体動作層４０の層厚は１．３５μｍであり、バッファ層２０と合わせたエピタキシャル層の総層厚は１０．０５μｍである。
【００３５】
この電界効果トランジスタ１００は、上述したように、たとえば直径４インチの基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、介在層３０、転位低減層６０、バッファ層２０、半導体動作層４０を順次形成し、さらにソース電極５１、ドレイン電極５２およびゲート電極５３を形成した後に、各デバイスに分離して作製される。
【００３６】
ここで、この電界効果トランジスタ１００は、上記構成を備えることによって、反りが小さく、オン抵抗が低いデバイスとなっている。
【００３７】
以下、具体的に説明する。なお、以下では、はじめにこの電界効果トランジスタ１００のオン抵抗が低くなることについて説明し、つぎに反りが小さくなることについて説明する。
【００３８】
はじめに、この電界効果トランジスタ１００のオン抵抗が低くなることについて説明する。この電界効果トランジスタ１００は、転位低減層６０によって電子走行層４１における貫通転位密度が低減されることによって、オン抵抗が低くなっている。
【００３９】
図２は、転位低減層６０の作用について説明する説明図である。図２に示すように、基板１０近傍において発生した貫通転位Ｄ１、Ｄ２は、転位低減層６０の下層領域６１を積層方向に向かって延びるが、凹凸形状の境界面６０ａの傾斜面において屈曲し、上層領域６２をさらに延びていき、転位低減層６０の直上に位置するバッファ層２０へと延びる。
【００４０】
ここで、貫通転位Ｄ３、Ｄ４を、互いに逆向きのバーガースベクトルを有する貫通転位とする。これらの貫通転位Ｄ３、Ｄ４も、下層領域６１を上方に向かって延び、境界面６０ａの傾斜面において屈曲するが、上層領域６２内の点Ｐ１において出会う。これらの貫通転位Ｄ３、Ｄ４は、互いに逆向きのバーガースベクトルを有するため、点Ｐ１において消滅しバッファ層２０までは到達しない。または、点Ｐ１で消滅しなくとも、そこでバーガースベクトルの大きさは小さくなるので、さらにその上方に延びる途中で消滅しやすくなる。
【００４１】
すなわち、この転位低減層６０は、凹凸形状の境界面６０ａによって貫通転位を屈曲させ、貫通転位同士が出会う確率を高めることによって、互いに逆向きのバーガースベクトルを有する貫通転位同士の打ち消しあいによる消滅、またはその大きさの低減の確率を高めている。その結果、バッファ層２０に到達し、さらには半導体動作層４０にまで到達する貫通転位が低減され、半導体動作層４０、特に電子走行層４１における貫通転位密度が低減される。その結果、この電界効果トランジスタ１００はオン抵抗が低くなる。
【００４２】
この転位低減層６０は、たとえば次のように形成される。図３〜６は、転位低減層６０の形成方法の一例を説明する説明図である。はじめに、基板温度を４００〜６００℃として、図３に示すように、介在層３０上にアンドープのＧａＮからなるアモルファス層６１ａを約４００ｎｍ程度までの厚さで形成する。つぎに、基板温度を８５０〜９５０℃に昇温することによって、アモルファス層６１ａから図４に示すような島状の成長核６１ｂを形成する。この成長核６１ｂは介在層３０の表面に対して傾斜した複数のファセット面を有する島状構造を有する。次に、成長核６１ｂを覆うようにアンドープのＧａＮからなる下層領域６１を約１０００nｍ程度までの厚さで形成する。この下層領域６１の最表面は、成長核６１ｂの形状を反映して凹凸形状を有するようになる。つぎに、図６に示すように、基板温度を９５０〜１０５０℃に昇温し、下層領域６１上にアンドープのＧａＮからなる上層領域６２を形成し、転位低減層６０とする。この上層領域６２の形成は横方向への結晶成長を促すような条件でおこわなれるため、上層領域６２の最表面は平滑になる。この際、貫通転位は成長面に対して垂直に延伸するため、貫通転位Ｄ５、Ｄ６は下層領域６１の最表面、すなわち境界面６０ａにおいて曲げられる。ここで、貫通転位Ｄ５、Ｄ６は互いに逆向きのバーガースベクトルを有するものであり、これらが点Ｐ２で出会うことで消滅する。
【００４３】
なお、下層領域６１と上層領域６２とは同じ組成を有する半導体材料からなり、その境界面６０ａにおいても結晶構造等が連続している。しかしながら、たとえばこの転位低減層６０の断面を電子顕微鏡等で観察すると、多くの貫通転位が屈曲している境界面が存在する様子が観察されるので、境界面６０ａの位置および形状は容易に特定できる。
【００４４】
つぎに、この電界効果トランジスタ１００の耐圧性が高く、反りが小さくなることについて説明する。なお、以下では、基板１０が凸状に反る場合をプラスの方向に反るとし、凹状に反る場合をマイナスの方向に反ると規定する。
【００４５】
この電界効果トランジスタ１００の製造の際には、介在層３０、バッファ層２０、半導体動作層４０は１０００〜１１００℃程度の基板温度で形成される。ここで、基板１０上に介在層３０を形成すると、介在層３０は基板１０よりも格子定数が小さいので、反りはマイナスの方向に発生する。つぎに、介在層３０上に転位低減層６０を介して第１層目の第一半導体層２１１を形成すると、第一半導体層２１１は介在層３０よりも格子定数が大きいので、第一半導体層２１１の層厚が薄いうちは反りがプラスの方向に発生する。しかし、第一半導体層２１１の層厚がある厚さ以上となると、第一半導体層２１１が基板１０よりも格子定数が小さいことによって、プラスの方向の反りを打ち消すように反りがマイナスの方向に発生するようになる。以下では、半導体層がエピタキシャル基板に対して発生させる反りの方向が反転する際の、その半導体層の層厚を臨界厚さと呼ぶ。すなわち、臨界厚さとは、半導体層の層厚の変化に対して反りが極大点となる層厚を意味する。
【００４６】
つぎに、第一半導体層２１１上に第二半導体層２２を形成すると、第二半導体層２２は第一半導体層２１１よりも格子定数が小さいので、反りはマイナスの方向に発生する。
【００４７】
つぎに、第二半導体層２２上に第一半導体層２１２を形成すると、第一半導体層２１１の場合と同様に、第一半導体層２１２の層厚が薄いうちは反りがプラスの方向に発生し、ある臨界厚さ以上となると、反りがマイナスの方向に発生するようになる。しかしながら、第一半導体層２１２の臨界厚さは、第一半導体層２１１の臨界厚さよりも厚くなる。この理由は、第一半導体層２１２の場合は、その下方に形成されている介在層３０、転位低減層６０、第一半導体層２１１、第二半導体層２２の各半導体層（下地層）の影響を受けるためであると考えられる。
【００４８】
ここで、第一半導体層２１２の層厚と第一半導体層２１１の層厚が同じ場合は、第一半導体層２１２において発生するマイナスの方向への反りは小さくなる。しかしながら、本実施の形態１では、上述したように、第一半導体層２１２は、第一半導体層２１１よりも厚く形成されている。その結果、第一半導体層２１２の臨界厚さが第一半導体層２１１の臨界厚さよりも厚くなっても、第一半導体層２１２においてマイナスの方向に発生する反りは大きく維持される。
【００４９】
同様に、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、下地層の総層厚が厚くなるので、臨界厚さは厚くなっていく。これに対して、この電界効果トランジスタ１００においては、第一半導体層２１３、２１４、・・・、２１８は、積層方向に向かって層厚が増加し、かつ各第一半導体層２１３、２１４、・・・、２１８の層厚は、その積層位置における臨界厚さよりも厚く形成されている。その結果、各第一半導体層２１１、・・・、２１８においてマイナスの方向に発生する反りが大きく維持されるため、プラスの方向に発生する反りは打ち消され、きわめて小さくなる。
【００５０】
最後に、半導体動作層４０を形成し、エピタキシャル成長を終了するが、半導体動作層４０においても反りはトータルとしてプラスの方向に発生する。その後、基板温度を１０００〜１１００℃から常温に戻すが、バッファ層２０、転位低減層６０、介在層３０、半導体動作層４０のいずれも、基板１０よりも熱膨張係数が大きいので、基板温度の低下につれて反りがマイナスの方向に発生し、最終的な反り量は小さい値となる。さらには、これによって反りを抑制しながらエピタキシャル層の総層厚を厚くできるので、耐圧性を高くできる。
【００５１】
以上説明したように、この電界効果トランジスタ１００は、反りが小さいと同時に、基板１０上のエピタキシャル層の総層厚が厚いため耐圧性が高いものとなる。さらに、各第一半導体層２１１、・・・、２１８において反りが打ち消しあっているため、内在する歪みがきわめて低減されるという効果も奏する。
【００５２】
なお、本実施の形態１において、最も薄い第一半導体層２１１の層厚は３００ｎｍであるが、２００ｎｍ以上であればマイナスの方向の反りを発生させることができる。また、４００ｎｍ以上であれば、発生するマイナスの方向の反りの量を十分に大きくすることができるのでさらに好ましい。また、各第一半導体層２１１、・・・、２１８の層厚が３０００ｎｍ以下であれば、成長時間が十分に短いので、生産性が高く好ましい。
【００５３】
また、第二半導体層２２の層厚は、０．５ｎｍ以上２００ｎｍ以下であれば、第一半導体層２１１、・・・、２１８に内在する歪みを十分に抑制できるので好ましい。
【００５４】
また、第一半導体層２１１、・・・、２１８、第二半導体層２２、・・・、２２、介在層３０の層厚は、上記実施の形態１の値に限られず、これらの組成、基板１０との格子定数および熱膨張率差、デバイスに要求される耐圧、許容される反り量などに応じて適宜設定することができる。
【００５５】
また、転位低減層６０の層厚は、十分な転位低減効果を得るために充分に凹凸形状を形成し、かつ、平坦化させるためには１００ｎｍ以上が好ましく、生産性を高めるには３０００ｎｍ以下であることが好ましい。
【００５６】
（変形例１〜４）
上記実施の形態１に係る電界効果トランジスタ１００では、転位低減層６０がバッファ層２０直下の位置に形成されているが、転位低減層６０の位置はこれに限定されず、バッファ層２０直下から電子走行層４１内部までのいずれかの位置に形成されていれば、その転位低減の効果を発揮することができる。以下、実施の形態１の変形例１〜４として、転位低減層６０を様々な位置に形成した半導体電子デバイスについて説明する。
【００５７】
（変形例１）
図７は、変形例１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ２００は、図１に示す電界効果トランジスタ１００においてバッファ層２０をバッファ層２０１に置き換えた構造を有している。このバッファ層２０１は、バッファ層２０と同様の構成の第一半導体層２１１、・・・、２１８と第二半導体層２２、・・・、２２とが交互に積層した構造を有しているが、凹凸形状の境界面６０ａを有する転位低減層６０が、バッファ層２０１内の第一半導体層２１６の直下の位置に形成されている。その結果、この電界効果トランジスタ２００も、電界効果トランジスタ１００と同様の作用により、反りが小さく、オン抵抗が低く、さらには耐圧性が高いデバイスとなる。また、この電界効果トランジスタ２００は、転位低減層６０が、基板１０との間に少なくとも１つの第一半導体層が介在する位置に形成されている。このような構成の場合、基板１０近傍で発生した貫通転位が、この少なくとも１つの第一半導体層内で一旦減少するため、転位低減層６０において貫通転位をより消滅させ易くなるので、よりオン抵抗が低くなり好ましい。なお、さらなる変形例として、転位低減層６０が、転位低減層６０と基板１０との間に第一半導体層および／または第二半導体層が少なくとも１つ介在する位置に形成されるような構成にすれば、変形例１と同様の効果を奏する電界効果トランジスタとなる。
【００５８】
（変形例２）
図８は、変形例２に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ３００は、図１に示す電界効果トランジスタ１００においてバッファ層２０をバッファ層２０２に置き換えた構造を有している。このバッファ層２０２は、バッファ層２０と同様の構造を有しているが、バッファ層２０の第一半導体層２１６に対応するものが第一半導体層２１６ａと第一半導体層２１６ｂに分離しており、凹凸形状の境界面６０ａを有する転位低減層６０がこの第一半導体層２１６ａと第一半導体層２１６ｂとの間の位置に形成されている。その結果、この電界効果トランジスタ３００も、電界効果トランジスタ１００、２００と同様の作用により、反りが小さく、オン抵抗が低く、さらには耐圧性が高いデバイスとなる。また、この電界効果トランジスタ３００も、転位低減層６０が、基板１０との間に少なくとも１つの第一半導体層が介在する位置に形成されているので、転位低減層６０において貫通転位をより消滅させ易くなるので、よりオン抵抗が低くなり好ましい。
【００５９】
（変形例３）
図９は、変形例３に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ４００は、図１に示す電界効果トランジスタ１００において、転位低減層６０を半導体動作層４０の直下に形成した構成を有する。その結果、この電界効果トランジスタ４００も、反りが小さく、耐圧性が高いとともに、転位低減層６０により半導体動作層４０の直前で一層効果的に貫通転移を消滅させることができるので、オン抵抗が一層低いデバイスとなる。
【００６０】
（変形例４）
図１０は、変形例４に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ５００は、図１に示す電界効果トランジスタ１００において半導体動作層４０を半導体動作層４０１に置き換えた構造を有している。この半導体動作層４０１は、半導体動作層４０と同様の構造を有しているが、半導体動作層４０の電子走行層４１に対応するものが電子走行層４１ａと電子走行層４１ｂに分離している。そして、凹凸形状の境界面６０ａを有する転位低減層６０が、半導体動作層４０１の内部である電子走行層４１ａと電子走行層４１ｂとの間の位置に形成されている。なお、実際に電子が走行するのは電子走行層４１ｂであるが、その層厚は電子の走行に影響を及ぼさないような層厚とされている。その結果、この電界効果トランジスタ５００も、反りが小さく、耐圧性が高いとともに、転位低減層６０により電子走行層４１ｂの直前で一層効果的に貫通転移を消滅させることができるので、さらにオン抵抗が低いデバイスとなる。
【００６１】
（実施例１〜３、比較例１）
つぎに、本発明の実施例１〜３として、実施の形態１、およびその変形例１、３に従う電界効果トランジスタを作製し、その積層方向の位置における転位密度を透過型電子顕微鏡（ＴＥＭ）により測定した。一方、比較例１として、実施の形態１の構造において転位低減層の代わりに、均一に成長させたアンドープのＧａＮ層を転位低減層と同じ１５００ｎｍの層厚で形成した電界効果トランジスタを作製し、その積層方向の位置における転位密度をＴＥＭにより測定した。
【００６２】
図１１は、実施例１〜３、比較例１の電界効果トランジスタにおける、基板表面から測定した厚さの位置における螺旋転位の転位密度を示した図である。また、図１２は、実施例１〜３、比較例１の電界効果トランジスタにおける、基板表面から測定した厚さの位置における刃状転位の転位密度を示した図である。図１１、１２に示すように、比較例１については、厚さが１μｍ程度に薄く基板に近い位置では各転位密度が大きく、厚さが厚くなるに従い各転位密度が減少している。また、実施例１においては、基板に近い位置に転位低減層を形成しているので、厚さが１μｍ程度において各転位密度は大幅に減少しており、厚さが厚くなっても低密度になっている。また、実施例２においては、厚さが１μｍ程度の位置では比較例１と同様に各転位密度が大きいが、転位低減層より上の位置の厚さで各転位密度が大きく減少しており、厚さが厚くなっても低密度になっている。また、実施例３においては、バッファ層に対応する位置の厚さまでは比較例１と同様の傾向を示しているが、転位低減層より上の位置の厚さで各転位密度が大きく減少しており、半導体動作層の位置の厚さで各転位密度がきわめて低くなっている。
【００６３】
また、図１３は、実施例１〜３、比較例１について、半導体動作層中である厚さが９．５μｍの位置における螺旋転位および刃状転位の転位密度を示した図である。図１３に示すように、実施例１〜３では、比較例１よりも各転位密度が低く、特に転位低減層の位置が半導体動作層に近くなるにつれて各転位密度がより低くなることが確認された。
【００６４】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。図１４は、本実施の形態２に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ６００は、図１に示す電界効果トランジスタ１００において、転位低減層６０を転位低減層７０に置き換えた構造を有している。この転位低減層７０は、下層領域７１と、反り低減層７２と、第一上層領域７３と、反り低減層７４と、第二上層領域７５とが順次積層した構造を有する。下層領域７１、第一上層領域７３、第二上層領域７５はそれぞれアンドープのＧａＮからなる。また、反り低減層７２、７４は、それぞれアンドープのＡｌＮからなる。
【００６５】
この電界効果トランジスタ６００の転位低減層７０においては、下層領域７１と、それよりも上部の領域である反り低減層７２から第二上層領域７５との間の境界面７０ａが凹凸状を有しているので、下方から延びてきた貫通転位が境界面７０ａの傾斜面において屈曲するため、電界効果トランジスタ１００と同様に電子走行層４１における貫通転位密度が低減され、オン抵抗が低くなる。
【００６６】
また、このように、この転位低減層７０は、ＧａＮからなる下層領域７１、第一上層領域７３、第二上層領域７５と、ＡｌＮからなる反り低減層７２、７４とが交互に積層しているので、バッファ層２０と同様の作用により、転位低減層７０の層厚が厚くなってもその反りは抑制される。なお、このような反り低減層の数は２つに限らず、１つまたは複数であればよい。
【００６７】
また、この転位低減層７０は、電界効果トランジスタ１００における転位低減層６０と同様の方法を用いて、適宜成長材料を変更して形成することができる。なお、反り低減層７２から第二上層領域７５については、横方向への結晶成長を促すような条件で形成するので、境界面７０ｃ、７０ｄの凹凸形状は、境界面７０ａ、７０ｂの凹凸形状よりも傾斜が緩やかになっている。
【００６８】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。図１５は、本実施の形態３に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ７００は、図１に示す電界効果トランジスタ１００において、転位低減層６０を転位低減層８０に置き換えた構造を有している。この転位低減層８０は、凹凸形状の境界面８０ａを有する下層領域８１と上層領域８２とを有する。下層領域８１は、窒化シリコンまたは酸化シリコンからなる５ｎｍ程度までの厚さの島状の成長核８１ａを底部に有し、この成長核８１ａを覆うように形成されたアンドープのＧａＮからなる。また、上層領域８２はアンドープのＧａＮからなる。
【００６９】
この電界効果トランジスタ７００の転位低減層８０においては、境界面８０ａの凹凸形状が窒化シリコンまたは酸化シリコンからなる島状の成長核８１ａにより形成されている。窒化シリコンまたは酸化シリコンは、その成長の初期において島状の成長核８１ａを形成しやすいので、この電界効果トランジスタ７００は、反りが小さくオン抵抗が低く耐圧性が高く、かつ製造性が高いものとなる。なお、この島状の成長核８１ａは、たとえば各種ＣＶＤ法等の気相成長法を用いて形成できる。
【００７０】
なお、上記各実施の形態においては、Ｓｉからなる基板を用いたが、ＳｉＣ、ＺｎＯからなる基板を用いてもよい。また、転位低減層の各領域または反り低減層、介在層、第一および第二半導体層の材質についても、窒化物系化合物半導体であり、格子定数および熱膨張率が基板も含めて所定の関係を満たすものであれば特に限定されない。たとえば、上記各実施の形態において、第二半導体層はＡｌＮからなるものであったが、ＡｌxＧａ1-xＮ（ただし、０＜ｘ＜１）であってもよい。
【００７１】
また、上記各実施の形態においては、半導体電子デバイスがＨＥＭＴ型の電界効果トランジスタであったが、本発明はこれに限定されず、絶縁ゲート型（ＭＩＳ型、ＭＯＳ型）、ショットキーゲート型（ＭＥＳ型）等、種々の電界効果トランジスタに対して適用可能である。また、本発明は、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対しては適用可能である。たとえば、実施の形態１の電界効果トランジスタ１００において、ソース電極５１、ドレイン電極５２およびゲート電極５３のかわりにカソード電極およびアノード電極を形成した構造とすれば、本発明を適用したダイオードを実現できる。なお、本発明を種々の半導体電子デバイスに適用する際に、転位低減層を半導体動作層の内部に形成する場合には、図１０に示す変形例４と同様に、そのデバイスの動作特性に影響を及ぼさないような位置に転位低減層を形成する。
【図面の簡単な説明】
【００７２】
【図１】実施の形態１に係る電界効果トランジスタの模式的な断面図である。
【図２】転位低減層の作用について説明する説明図である。
【図３】転位低減層の形成方法の一例を説明する説明図である。
【図４】転位低減層の形成方法の一例を説明する説明図である。
【図５】転位低減層の形成方法の一例を説明する説明図である。
【図６】転位低減層の形成方法の一例を説明する説明図である。
【図７】実施の形態１の変形例１に係る電界効果トランジスタの模式的な断面図である。
【図８】実施の形態１の変形例２に係る電界効果トランジスタの模式的な断面図である。
【図９】実施の形態１の変形例３に係る電界効果トランジスタの模式的な断面図である。
【図１０】実施の形態１の変形例４に係る電界効果トランジスタの模式的な断面図である。
【図１１】実施例１〜３、比較例１の電界効果トランジスタにおける、基板表面から測定した厚さの位置における螺旋転位の転位密度を示した図である。
【図１２】実施例１〜３、比較例１の電界効果トランジスタにおける、基板表面から測定した厚さの位置における刃状転位の転位密度を示した図である。
【図１３】実施例１〜３、比較例１について、半導体動作層中である厚さが９．５μｍの位置における螺旋転位および刃状転位の転位密度を示した図である。
【図１４】実施の形態２に係る電界効果トランジスタの模式的な断面図である。
【図１５】実施の形態３に係る電界効果トランジスタの模式的な断面図である。
【符号の説明】
【００７３】
１０    基板
２０、２０１、２０２  バッファ層
２２    第二半導体層
３０    介在層
４０、４０１  半導体動作層
４１、４１ａ、４１ｂ  電子走行層
４２    電子供給層
４３    コンタクト層
４３ａ  開口部
５１    ソース電極
５２    ドレイン電極
５３    ゲート電極
６０〜８０  転位低減層
６０ａ、７０ａ〜７０ｄ、８０ａ  境界面
６１〜８１  下層領域
６１ａ  アモルファス層
６１ｂ、８１ａ  成長核
６２、８２  上層領域
７２、７４  反り低減層
７３    第一上層領域
７５    第二上層領域
１００〜７００  電界効果トランジスタ
２１１〜２１８、２１６ａ、２１６ｂ  第一半導体層
Ｄ１〜Ｄ６  貫通転位
Ｐ１、Ｐ２  点
【図１】
2010087192.tif 000003
【図２】
2010087192.tif 000004
【図３】
2010087192.tif 000005
【図４】
2010087192.tif 000006
【図５】
2010087192.tif 000007
【図６】
2010087192.tif 000008
【図７】
2010087192.tif 000009
【図８】
2010087192.tif 000010
【図９】
2010087192.tif 000011
【図１０】
2010087192.tif 000012
【図１１】
2010087192.tif 000013
【図１２】
2010087192.tif 000014
【図１３】
2010087192.tif 000015
【図１４】
2010087192.tif 000016
【図１５】
2010087192.tif 000017