(57)【要約】      （修正有）【課題】半導体チップに形成されている電極端子が高密度化しても電源の電圧変動を低減することが可能であり、かつ、電極端子から容易に配線を引き出すことができる半導体パッケージ及びその製造方法を提供する。【解決手段】第１の外部電極２６ａ及び第２の外部電極２６ｂが形成されている積層コンデンサ１０が内蔵された配線基板５０を有し、前記配線基板上に形成された複数の電極パッド上に半導体チップ４０の複数の電極端子４１が接続されている半導体パッケージであって、前記複数の電極パッドのうちの一部は、前記積層コンデンサの前記第１の外部電極及び前記第２の外部電極と接続され、前記複数の電極パッドのうちの、前記第１の外部電極及び前記第２の外部電極と接続されている電極パッドよりも外側に配置されている電極パッドの少なくとも一部は、ワイヤ６５を介して前記配線基板を構成する何れかの配線層と接続されていることを特徴とする。【選択図】図１８
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【特許請求の範囲】
【請求項１】
第１の外部電極及び第２の外部電極が形成されている積層コンデンサが内蔵された配線基板を有し、
前記配線基板上に形成された複数の電極パッド上に半導体チップの複数の電極端子が接続されている半導体パッケージであって、
前記複数の電極パッドのうちの一部は、前記積層コンデンサの前記第１の外部電極及び前記第２の外部電極と接続され、
前記複数の電極パッドのうちの、前記第１の外部電極及び前記第２の外部電極と接続されている電極パッドよりも外側に配置されている電極パッドの少なくとも一部は、ワイヤを介して前記配線基板を構成する何れかの配線層と接続されていることを特徴とする半導体パッケージ。
【請求項２】
前記積層コンデンサ及び前記ワイヤは、前記配線基板に設けられた空洞部に配置され、
前記空洞部の前記積層コンデンサ及び前記ワイヤの周辺部には、絶縁性樹脂が充填されていることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
前記ワイヤは、前記空洞部に立体的に配置されていることを特徴とする請求項１又は２記載の半導体パッケージ。
【請求項４】
前記ワイヤは、導体金属からなる線材を絶縁材料からなる被覆層で被覆し更に導体層を形成した構造であることを特徴とする請求項１乃至３の何れか一項記載の半導体パッケージ。
【請求項５】
前記積層コンデンサは、所定の間隔で並設され相互に接続された複数の第１の内部電極と、
誘電体層を介して前記複数の第１の内部電極と互いに間挿し合うように、所定の間隔で並設され相互に接続された複数の第２の内部電極と、
前記複数の第１の内部電極と接続される前記第１の外部電極と、
前記複数の第２の内部電極と接続される前記第２の外部電極と、を有し、
前記複数の第１の内部電極及び前記複数の第２の内部電極は、前記第１の外部電極及び前記第２の外部電極に挟まれた領域に、前記第１の外部電極と前記第２の外部電極の対向する面に対して略平行に配置されていることを特徴とする請求項１乃至４の何れか一項記載の半導体パッケージ。
【請求項６】
前記第１の外部電極及び前記第２の外部電極はそれぞれ複数個設けられ、前記第１の外部電極及び前記第２の外部電極は所定の周期で交互に形成されていることを特徴とする請求項５記載の半導体パッケージ。
【請求項７】
前記第１の内部電極同士は、前記誘電体層の前記第２の内部電極が形成されていない領域に設けられたビアホールを介して相互に接続されており、
前記第２の内部電極同士は、前記誘電体層の前記第１の内部電極が形成されていない領域に設けられたビアホールを介して相互に接続されていることを特徴とする請求項５又は６記載の半導体パッケージ。
【請求項８】
前記第１の外部電極及び前記第２の外部電極に挟まれた領域の幅は、前記第１の外部電極及び前記第２の外部電極の幅よりも狭いことを特徴とする請求項５乃至７の何れか一項記載の半導体パッケージ。
【請求項９】
前記第１の内部電極及び前記第２の内部電極は、前記配線基板の厚さ方向と略平行になるように配置されていることを特徴とする請求項５乃至８の何れか一項記載の半導体パッケージ。
【請求項１０】
前記複数の電極端子のうち、前記半導体チップの電源に対応する複数の電極端子と、前記半導体チップの基準電位に対応する複数の電極端子とが所定のピッチで並設されており、
前記所定のピッチは、隣接する前記第１の外部電極と前記第２の外部電極とのピッチに等しいことを特徴とする請求項５乃至９の何れか一項記載の半導体パッケージ。
【請求項１１】
前記第１の外部電極と前記第２の外部電極のうちの一方は、前記半導体チップの電源に対応する複数の電極端子と接続され、
前記第１の外部電極と前記第２の外部電極のうちの他方は前記半導体チップの基準電位に対応する複数の電極端子と接続されていることを特徴とする請求項５乃至１０の何れか一項記載の半導体パッケージ。
【請求項１２】
前記第１の外部電極と前記第２の外部電極のうちの一方は、前記半導体チップの電源に対応する複数の電極端子の垂直直下に配置され、
前記第１の外部電極と前記第２の外部電極のうちの他方は前記半導体チップの基準電位に対応する複数の電極端子の垂直直下に配置されていることを特徴とする請求項５乃至１１の何れか一項記載の半導体パッケージ。
【請求項１３】
空洞部を有する配線基板の一方の面に、所定の開口部を有するレジスト膜が設けられた金属箔を接合する第１工程と、
前記空洞部に位置する前記金属箔の所定の開口部の一部と、前記配線基板を構成する何れかの配線層とをワイヤで接続する第２工程と、
前記空洞部に位置する前記金属箔の所定の開口部の一部に積層コンデンサの第１の外部電極及び第２の外部電極を接合する第３工程と、
前記空洞部の前記積層コンデンサ及び前記ワイヤの周辺部に、前記積層コンデンサの前記開口部に接合した面の反対面が露出するように絶縁性樹脂を充填する第４工程と、
前記金属箔をパターニングして半導体チップを接続する電極パッドを含む配線層を形成する第５工程と、を有する半導体パッケージの製造方法。
【請求項１４】
空洞部を有する配線基板の一方の面に金属箔を接合する第１工程と、
前記空洞部に位置する前記金属箔の所定の部分と、前記配線基板を構成する何れかの配線層とをワイヤで接続する第２工程と、
前記空洞部に位置する前記金属箔の所定の部分に積層コンデンサの第１の外部電極及び第２の外部電極を絶縁性樹脂で接着する第３工程と、
前記空洞部の前記積層コンデンサ及び前記ワイヤの周辺部に、前記積層コンデンサの前記開口部に接合した面の反対面が露出するように絶縁性樹脂を充填する第４工程と、
前記金属箔を除去した後、前記金属箔が形成されていた面に、半導体チップを接続する電極パッドを含む配線層を形成する第５工程と、を有する半導体パッケージの製造方法。
【請求項１５】
前記第３工程では、前記積層コンデンサを、前記積層コンデンサの第１の内部電極及び第２の内部電極が前記配線基板の厚さ方向と略平行になるように前記空洞部に配置することを特徴とする請求項１３又は１４記載の半導体パッケージの製造方法。
【請求項１６】
更に、前記積層コンデンサの前記開口部に接合した面の反対面が露出している側の配線基板面全体に絶縁層と配線層を交互に積層する第６工程を有することを特徴とする請求項１３乃至１５の何れか一項記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサを内蔵した半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップは動作周波数が高くなると共に消費電流が増加している。これに伴い、消費電力の低減化によって動作電圧が減少する傾向にある。従って、半導体チップへ電力を供給する電源においては、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電源の電圧変動を電源の許容値内に抑えることは非常に困難である。
【０００３】
このため、半導体チップを実装した半導体パッケージには、電源の電圧変動を低減させるために、複数のチップコンデンサが実装されている。すなわち、電流が高速で過渡的な変動をした時に、素早い充放電によってチップコンデンサから半導体チップに電流を供給することにより、電源の電圧変動を抑えるようにしている。
【０００４】
以下、図１等を参照しながら、チップコンデンサが実装されている従来の半導体パッケージの一例について説明する。図１は、従来の半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ３００は、多層配線基板５００と、半導体チップ４００と、電極端子４１０と、アンダーフィル樹脂層４２０とを有する。多層配線基板５００の中心部には、支持体５１０が設けられている。
【０００５】
支持体５１０の第１主面５１０ａ上には、第１配線層６１０ａが形成されている。又、支持体５１０には、第１主面５１０ａから第２主面５１０ｂに貫通するスルービア６４０が形成されている。第１配線層６１０ａは、スルービア６４０を介して後述する第４配線層６１０ｂと電気的に接続されている。更に、第１配線層６１０ａを覆うように第１絶縁層５２０ａが形成されており、第１絶縁層５２０ａ上には、第２配線層６２０ａが形成されている。第１配線層６１０ａと第２配線層６２０ａとは、第１絶縁層５２０ａを貫通するビアホール５２０ｘを介して電気的に接続されている。
【０００６】
更に、第２配線層６２０ａを覆うように第２絶縁層５３０ａが形成されている。第２絶縁層５３０ａ上には、第３配線層６３０ａが形成されている。第２配線層６２０ａと第３配線層６３０ａとは、第２絶縁層５３０ａを貫通するビアホール５３０ｘを介して電気的に接続されている。
【０００７】
更に、第３配線層６３０ａを覆うように、開口部５５０ｘを有するソルダーレジスト膜５５０ａが形成されている。第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分は、電極パッドとして機能する（以降、第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分を電極パッド６３０ａという場合がある）。以降、電極パッド６３０ａが形成されている面を、多層配線基板５００の第１主面という場合がある。
【０００８】
支持体５１０の第２主面５１０ｂ上には、第４配線層６１０ｂが形成され、更に、第４配線層６１０ｂを覆うように第３絶縁層５２０ｂが形成されている。第３絶縁層５２０ｂ上には、第５配線層６２０ｂが形成されている。第４配線層６１０ｂと第５配線層６２０ｂとは、第３絶縁層５２０ｂを貫通するビアホール５２０ｙを介して電気的に接続されている。
【０００９】
更に、第５配線層６２０ｂを覆うように第４絶縁層５３０ｂが形成されている。第４絶縁層５３０ｂ上には、第６配線層６３０ｂが形成されている。第５配線層６２０ｂと第６配線層６３０ｂとは、第４絶縁層５３０ｂを貫通するビアホール５３０ｙを介して電気的に接続されている。
【００１０】
更に、第６配線層６３０ｂを覆うように、開口部５５０ｙを有するソルダーレジスト膜５５０ｂが形成されている。第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分は、電極パッドとして機能する（以降、第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分を電極パッド６３０ｂという場合がある）。以降、電極パッド６３０ｂが形成されている面を、多層配線基板５００の第２主面という場合がある。
【００１１】
一部の電極パッド６３０ｂ上には、はんだバンプ６８０が形成されている。はんだバンプ６８０は、半導体パッケージ３００を回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される外部接続端子として機能する。又、一部の電極パッド６３０ｂ上には、チップコンデンサ１００が実装されている。電極パッド６３０ｂとチップコンデンサ１００の外部電極２６０ａ及び２６０ｂとは電気的に接続されている。
【００１２】
第１配線層６１０ａ、第２配線層６２０ａ、第３配線層６３０ａ、第４配線層６１０ｂ、第５配線層６２０ｂ、第６配線層６３０ｂは、支持体５１０、第１絶縁層５２０ａ、第２絶縁層５３０ａ、第３絶縁層５２０ｂ、第４絶縁層５３０ｂを貫通するスルービア（図示せず）を介して電気的に接続されている。
【００１３】
多層配線基板５００の第１主面上には半導体チップ４００が実装されている。半導体チップ４００は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体チップ４００の電極パッド（図示せず）上には、電極端子４１０が形成されている。
【００１４】
半導体チップ４００の電極パッド（図示せず）は、電極端子４１０により、多層配線基板５００の対応する電極パッド６３０ａと電気的に接続されている。電極端子４１０は、例えば、はんだから構成されている。半導体チップ４００と多層配線基板５００のソルダーレジスト膜５５０ａとの間には、アンダーフィル樹脂層４２０が充填されている。
【００１５】
図２は、図１に示すチップコンデンサを拡大して例示する断面図である。図２を参照するに、チップコンデンサ１００は、誘電体層２１０と、複数の内部電極２２０ａ及び２２０ｂと、２つの外部電極２６０ａ及び２６０ｂとを有する。
【００１６】
誘電体層２１０の内部には、複数の内部電極２２０ａ及び２２０ｂがＺ方向に交互に積層されている。複数の内部電極２２０ａ及び２２０ｂは、外部電極２６０ａ及び２６０ｂに挟まれた領域に、外部電極２６０ａと外部電極２６０ｂの対向する面である２６０ａ１及び２６０ｂ１に対して略垂直に配置されている。複数の内部電極２２０ａは外部電極２６０ａに接続され、複数の内部電極２２０ｂは外部電極２６０ｂに接続されている。これにより複数の内部電極２２０ａと複数の内部電極２２０ｂとの間にキャパシタンスが形成される。
【００１７】
図２に示すチップコンデンサ１００は、例えば半導体チップ４００の動作電流により生じる電源の電圧変動を低減するために、半導体チップ４００の電源と基準電位（ＧＮＤ）との間に複数個接続されている。ただし、チップコンデンサ１００を半導体チップ４００の近傍に配置することは困難であるため、チップコンデンサ１００は多層配線基板５００の半導体チップ４００の実装面である第１主面の反対側の面である第２主面上に実装されるのが通常である。
【００１８】
すなわち、半導体チップ４００の電源と基準電位（ＧＮＤ）は、配線層、ビアホール、スルービア等を介して多層配線基板５００の第２主面まで引き延ばされ、そこにチップコンデンサ１００が実装される。多層配線基板５００の第２主面上には、例えば一個当たりの静電容量が１〜１０μＦであるチップコンデンサ１００が３０〜５０個実装されており、多層配線基板５００全体として５０〜１００μＦの静電容量とすることで電源の電圧変動を低減している。
【００１９】
半導体チップ４００が高周波で動作した場合に、チップコンデンサ１００により電源の電圧変動を低減するためには、チップコンデンサ１００をなるべく半導体チップ４００の電源と基準電位（ＧＮＤ）の近傍に配置することが好ましいが、前述のように、チップコンデンサ１００は、配線層、ビアホール、スルービア等を介して半導体チップ４００の電源と基準電位（ＧＮＤ）との間に接続される。従って、配線層等により生じるインダクタンスを低減することは困難であり、半導体チップ４００が高周波で動作した場合に、チップコンデンサ１００により電源の電圧変動を低減することには限界がある。インダクタンスが高くなると、チップコンデンサ１００が高速な電流変動に対応して充放電することを阻害するからである。
【００２０】
このような問題を解決するために、多層配線基板５００の内部に図２と同様の構造のコンデンサを形成する技術が開示されている。多層配線基板５００の内部にコンデンサを形成することにより、コンデンサを半導体チップ４００に近づけることができる。
【００２１】
この際、コンデンサの外部電極のピッチを半導体チップ４００に形成されている電極端子４１０のピッチと等しくし、コンデンサを半導体チップ４００の電源及び基準電位（ＧＮＤ）に対応する電極端子４１０の直下に形成することが好ましい。そして、コンデンサの外部電極の一方を半導体チップ４００の電源に対応する電極端子４１０に接続し、コンデンサの外部電極の他方を半導体チップ４００の基準電位（ＧＮＤ）に対応する電極端子４１０に接続することが好ましい。
【００２２】
このように、多層配線基板５００の内部にコンデンサを形成し、上述のように接続することにより、配線層等により生じるインダクタンスを低減することが可能となり、従来と比較して半導体チップ４００が高周波で動作した場合にも電源の電圧変動を低減することができる（例えば、特許文献１、２、３参照）。
【特許文献１】特開２００１−３１９９９２号公報
【特許文献２】特開２００２−２６０９５９号公報
【特許文献３】特開２００７−８１１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、半導体パッケージ３００の小型化、薄型化が進むにつれて、半導体チップ４００に形成されている電極端子４１０のピッチは狭くなりつつある。すなわち、電極端子４１０は高密度化しつつある。電極端子４１０のピッチが狭くなるにしたがって、それと接続されるコンデンサの外部電極のピッチも狭くする必要がある。
【００２４】
従来のコンデンサにおいて、内部電極は配線基板の厚さ方向に対して直交する方向に設けられているため、コンデンサの外部電極のピッチが狭くなると、コンデンサの内部電極の面積を大きく取れなくなる。コンデンサの内部電極の面積が小さくなると、それに比例してコンデンサの容量が小さくなるため、電源の電圧変動を低減することが困難になるという問題があった。
【００２５】
又、電極端子４１０が高密度化すると、隣接する電極端子４１０同士の間を配線が通り難くなるため、電極端子４１０から配線を引き出すことが困難になるという問題があった。
【００２６】
本発明は、上記に鑑みてなされたもので、半導体チップに形成されている電極端子が高密度化しても、半導体チップの電源の電圧変動を低減することが可能であり、かつ、電極端子から容易に配線を引き出すことができる半導体パッケージ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するため、第１の発明は、第１の外部電極及び第２の外部電極が形成されている積層コンデンサが内蔵された配線基板を有し、前記配線基板上に形成された複数の電極パッド上に半導体チップの複数の電極端子が接続されている半導体パッケージであって、前記複数の電極パッドのうちの一部は、前記積層コンデンサの前記第１の外部電極及び前記第２の外部電極と接続され、前記複数の電極パッドのうちの、前記第１の外部電極及び前記第２の外部電極と接続されている電極パッドよりも外側に配置されている電極パッドの少なくとも一部は、ワイヤを介して前記配線基板を構成する何れかの配線層と接続されていることを特徴とする。
【００２８】
第２の発明は、空洞部を有する配線基板の一方の面に、所定の開口部を有するレジスト膜が設けられた金属箔を接合する第１工程と、前記空洞部に位置する前記金属箔の所定の開口部の一部と、前記配線基板を構成する何れかの配線層とをワイヤで接続する第２工程と、前記空洞部に位置する前記金属箔の所定の開口部の一部に積層コンデンサの第１の外部電極及び第２の外部電極を接合する第３工程と、前記空洞部の前記積層コンデンサ及び前記ワイヤの周辺部に、前記積層コンデンサの前記開口部に接合した面の反対面が露出するように絶縁性樹脂を充填する第４工程と、前記金属箔をパターニングして半導体チップを接続する電極パッドを含む配線層を形成する第５工程と、を有する半導体パッケージの製造方法である。
【００２９】
第３の発明は、空洞部を有する配線基板の一方の面に金属箔を接合する第１工程と、前記空洞部に位置する前記金属箔の所定の部分と、前記配線基板を構成する何れかの配線層とをワイヤで接続する第２工程と、前記空洞部に位置する前記金属箔の所定の部分に積層コンデンサの第１の外部電極及び第２の外部電極を絶縁性樹脂で接着する第３工程と、前記空洞部の前記積層コンデンサ及び前記ワイヤの周辺部に、前記積層コンデンサの前記開口部に接合した面の反対面が露出するように絶縁性樹脂を充填する第４工程と、前記金属箔をパターニングして半導体チップを接続する電極パッドを含む配線層を形成する第５工程と、を有する半導体パッケージの製造方法である。
【発明の効果】
【００３０】
本発明によれば、半導体チップに形成されている電極端子が高密度化しても、半導体チップの電源の電圧変動を低減することが可能であり、かつ、電極端子から容易に配線を引き出すことができる半導体パッケージ及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００３２】
〈本発明に係る積層コンデンサの構造〉
図３は、本発明に係る積層コンデンサを例示する図である。図３（ａ）は斜視図であり、図３（ｂ）は図３（ａ）のＡ部を拡大して例示する断面図である。
図３を参照するに、積層コンデンサ１０は、誘電体層２１と、複数の第１の内部電極２２ａと、複数の第２の内部電極２２ｂと、ビアホール２１ｘと、ビアホール２１ｙと、複数の第１の外部電極２６ａと、複数の第２の外部電極２６ｂとを有する。なお、図３（ｂ）において、第１の外部電極２６ａ及び第２の外部電極２６ｂの幅Ｗ１は、便宜上、図３（ａ）よりも狭く描かれている。
【００３３】
図３に示す積層コンデンサ１０は、便宜上、第１の外部電極２６ａ及び第２の外部電極２６ｂをそれぞれ３個ずつ有する構造としているが、これに限定されるものではなく、より多くの第１の外部電極２６ａ及び第２の外部電極２６ｂを有する構造とすることが可能である。
【００３４】
図３において、誘電体層２１中には、第１の外部電極２６ａ及び第２の外部電極２６ｂがＸ方向に所定の周期で交互に形成されている。隣接する第１の外部電極２６ａ及び第２の外部電極２６ｂに挟まれた領域には、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂが、第１の外部電極２６ａと第２の外部電極２６ｂの対向する面である２６ａ１及び２６ｂ１に対して略平行に配置されている。
【００３５】
複数の第１の内部電極２２ａは、Ｘ方向に所定の間隔で並設されており、第１の内部電極２２ａ同士は、誘電体層２１における第２の内部電極２２ｂが形成されていない領域を貫通するビアホール２１ｙを介して相互に電気的に接続されている。複数の第２の内部電極２２ｂは、誘電体層２１を介して複数の第１の内部電極２２ａと互いに間挿し合うように、Ｘ方向に所定の間隔で並設されており、第２の内部電極２２ｂ同士は、誘電体層２１における第１の内部電極２２ａが形成されていない領域を貫通するビアホール２１ｘを介して相互に電気的に接続されている。
【００３６】
相互に電気的に接続されている複数の第１の内部電極２２ａは、更に、ビアホール２１ｙを介して隣接する第１の外部電極２６ａと電気的に接続されている。相互に電気的に接続されている複数の第２の内部電極２２ｂは、更に、ビアホール２１ｘを介して隣接する第２の外部電極２６ｂと電気的に接続されている。複数の第１の内部電極２２ａと複数の第２の内部電極２２ｂは、誘電体層２１により互いに電気的に絶縁されている。
【００３７】
これにより複数の第１の内部電極２２ａと複数の第２の内部電極２２ｂとの間にキャパシタンスが形成される。積層コンデンサ１０において、複数の第１の外部電極２６ａ及び複数の第２の外部電極２６ｂと、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂと、ビアホール２１ｘ及び２１ｙとを除く部分が誘電体層２１である。
【００３８】
第１の外部電極２６ａ及び第２の外部電極２６ｂは直方体状の電極であり、ＹＺ平面に略平行な広い面を有する。後述する図１８で示すように、第１の外部電極２６ａ及び第２の外部電極２６ｂの幅Ｗ１は、半導体チップの電極パッド上に形成されるはんだバンプ等の電極端子の大きさに合わせて任意に決めることができるが、例えば５０〜２００μｍ程度とすることができる。隣接する第１の外部電極２６ａと第２の外部電極２６ｂのピッチＰ１は、半導体チップの電極端子のピッチに合わせて任意に決めることができるが、例えば８０〜３５０μｍ程度とすることができる。第１の外部電極２６ａ及び第２の外部電極２６ｂの材料としては、例えばＣｕやＮｉ等を用いることができる。
【００３９】
複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂは、第１の外部電極２６ａ及び第２の外部電極２６ｂよりも幅が狭い直方体状の電極であり、ＹＺ平面に略平行な広い面を有する。複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂの幅Ｗ２は、例えば１〜１０μｍ程度とすることができる。隣接する第１の内部電極２２ａと第２の内部電極２２ｂのピッチＰ２は、例えば１〜１０μｍ程度とすることができる。複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂの材料としては、例えばＣｕやＮｉ等を用いることができる。
【００４０】
誘電体層２１は、誘電率の高い材料から構成されている。誘電体層２１の材料としては、例えばＳｒＴｉＯ３（チタン酸ストロンチウム）やＢａＴｉＯ３（チタン酸バリウム）等のセラミック材料を用いることができる。
【００４１】
積層コンデンサ１０は、図３に示す向きで配線基板に内蔵され、第１の外部電極２６ａ及び第２の外部電極２６ｂの一方は配線基板に実装されている半導体チップの電源に対応する電極端子に、他方は半導体チップの基準電位（ＧＮＤ）に対応する電極端子に接続される。このとき、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂは、配線基板の厚さ方向に略平行（第１の外部電極２６ａと第２の外部電極２６ｂの対向する面である２６ａ１及び２６ｂ１が、配線基板の厚さ方向に略平行）に配置される。
【００４２】
このように、本発明に係る積層コンデンサ１０においては、配線基板に内蔵されたときに、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂが配線基板の厚さ方向（後述する図１８のＺ方向）に略平行に配置されるため、半導体チップの電極端子のピッチが狭くなり、それに対応して第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチが狭くなっても、複数の第１の内部電極２２ａ及び複数の第２の内部電極２２ｂは、配線基板の厚さ方向及び奥行き方向（図３のＺ方向及びＹ方向）に拡大することが可能であるため、十分な面積を確保することができる。その結果、積層コンデンサ１０は十分な容量を有することができるため、半導体チップの電源の電圧変動を低減することが可能となる。
【００４３】
〈本発明に係る積層コンデンサの製造方法〉
図４から図１７を参照しながら本発明に係る積層コンデンサ１０の製造方法について説明する。図４から図１７は、本発明に係る積層コンデンサの製造工程を例示する図である。図４から図１７において、図３と同一構成部分には同一符号を付し、その説明を省略する場合がある。始めに図４に示す工程では、支持金属２０を用意する。支持金属２０の材料としては、例えばＣｕやＮｉ等を用いることができる。又、これらの材料に、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ等をめっきしたものを用いても構わない。
【００４４】
支持金属２０は、積層コンデンサ１０が完成したときに、外部電極（第１の外部電極又は第２の外部電極）の一つとして使用される。従って、支持金属２０は、第１の外部電極２６ａ及び第２の外部電極２６ｂと同じ厚さのものを用いる。支持金属２０の厚さは、例えば、５０〜２００μｍとすることができる。なお、図４において、２０ａ及び２０ｂは、支持金属２０の第１主面及び第２主面を示している。
【００４５】
次いで、図５に示す工程では、支持金属２０の第１主面２０ａ及び第２主面２０ｂ上に誘電体層２１を形成する。誘電体層２１の材料としては、例えばＳｒＴｉＯ３（チタン酸ストロンチウム）やＢａＴｉＯ３（チタン酸バリウム）等のセラミック材料を用いることができる。誘電体層２１は、例えばスパッタ法により形成することができる。次いで、図６に示す工程では、誘電体層２１上に、第１の内部電極２２ａとなる導体層（以降、便宜上、導体層２２ａという場合がある）を形成する。導体層２２ａとしては、例えばＣｕやＮｉ等を用いることができる。導体層２２ａは、例えばスパッタ法、ＣＶＤ法、電解めっき法等により形成することができる。導体層２２ａの厚さは、例えば１〜１０μｍ程度とすることができる。
【００４６】
次いで、図７に示す工程では、導体層２２ａに開口部２２ｘを形成する。具体的には、例えば、導体層２２ａ上にドライフィルム等のレジスト膜を形成し、レジスト膜に対してパターニング処理を行い、開口部２２ｘを形成したい部分以外を覆うようにする。そして、レジスト膜が形成されていない部分の、導体層２２ａをエッチングにより除去する。更にレジスト膜を除去することにより、開口部２２ｘが形成される。
【００４７】
次いで、図８に示す工程では、導体層２２ａを覆うように、誘電体層２１上に、更に誘電体層２１を積層形成する。次いで、図９に示す工程では、誘電体層２１の導体層２２ａが形成されていない部分に、ビアホール２１ｘを形成する。なお、ビアホール２１ｘは、支持金属２０の第１主面２０ａ及び第２主面２０ｂが露出するように形成する。ビアホール２１ｘは、例えばレーザ加工法やプラズマエッチング法等を用いて形成することができる。
【００４８】
次いで、図１０に示す工程では、ビアホール２１ｘ内及び誘電体層２１上に第２の内部電極２２ｂとなる導体層（以降、便宜上、導体層２２ｂという場合がある）を形成する。これにより、導体層２２ｂはビアホール２１ｘを介して支持金属２０と電気的に接続される。導体層２２ｂの材料や形成方法は、導体層２２ａのそれと同等であるため、その説明は省略する。
【００４９】
次いで、図１１に示す工程では、導体層２２ｂに開口部２２ｙを形成する。開口部２２ｙの形成方法は、開口部２２ｘのそれと同等であるため、その説明は省略する。次いで、図１２に示す工程では、導体層２２ｂを覆うように、誘電体層２１上に、更に誘電体層２１を積層形成する。
【００５０】
次いで、図１３に示す工程では、誘電体層２１の導体層２２ｂが形成されていない部分に、ビアホール２１ｙを形成する。なお、ビアホール２１ｙは、導体層２２ａが露出するように形成する。ビアホール２１ｙの形成方法は、ビアホール２１ｘのそれと同等であるため、その説明は省略する。
【００５１】
以降、図６に示す工程から図１３に示す工程を繰り返すことにより、図１４に示す構造体を作製する。次いで、図１５に示す工程では、誘電体層２１上に、第１の外部電極２６ａとなる導体層（以降、便宜上、導体層２６ａという場合がある）を形成する。具体的には、スパッタ法等により、誘電体層２１上に例えばＣｕ等からなるシード層を形成する。そして、シード層を給電層とする電解めっき法により、シード層上に例えばＣｕやＮｉ等を形成することで導体層２６ａが形成される。シード層の厚さは、例えば１μｍとすることができる。導体層２６ａの厚さは、例えば５０〜２００μｍ程度とすることができる。なお、スパッタ法のみで導体層２６ａを形成しても構わない。
【００５２】
以降、図５に示す工程から図１３に示す工程を繰り返すことにより、図１６に示す構造体を作製する。図１６において、Ｂは図１６に示す構造体を切断する位置を示している（以降、切断位置Ｂとする）。又、図１６において、２６ｂは第２の外部電極となる導体層（以降、便宜上、導体層２６ｂという場合がある）を示している。導体層２６ｂは導体層２６ａと同一構造を有するが、ビアホール２１ｙを介して導体層２２ａと接続されるものを導体層２６ａ、ビアホール２１ｘを介して導体層２２ｂと接続されるものを導体層２６ｂとする。次いで、図１７に示す工程では、図１６に示す構造体をダイシングブレード等により切断位置Ｂで切断することにより、複数の積層コンデンサ１０が得られる。
【００５３】
なお、本発明に係る積層コンデンサは、以下の方法でも製造することができる。始めに、例えばＳｒＴｉＯ３（チタン酸ストロンチウム）やＢａＴｉＯ３（チタン酸バリウム）等のセラミック材料を主成分とするグリーンシートを作製する。次いで、グリーンシートにパンチャー等によりビアホールを形成し、ビアホールに導電性ペーストを埋め込んだ後、導電性ペーストをスクリーン印刷し内部電極となる導体層を形成する。更に、ビアホール及び導体層を形成したグリーンシートを所定の枚数積層し熱圧着して積層体を作製する。そして、積層体を非酸化雰囲気中で焼成し、指定位置で切断し個片化することで本発明に係る積層コンデンサを形成できる。
【００５４】
〈本発明に係る半導体パッケージ〉
図１８を参照しながら本発明に係る積層コンデンサ１０を内蔵する半導体パッケージ３０について説明する。図１８は、本発明に係る積層コンデンサを内蔵する半導体パッケージを例示する断面図である。図１８において、図３と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１８を参照するに、半導体パッケージ３０は、半導体チップ４０と、電極端子４１と、アンダーフィル樹脂層４２と、配線基板５０とを有する。
【００５５】
配線基板５０の中心部には空洞部５０ｘが設けられており、空洞部５０ｘには本発明に係る積層コンデンサ１０が内蔵されている。又、空洞部５０ｘには所定の配線層同士を接続する導体ワイヤ６５が設けられている。空洞部５０ｘの積層コンデンサ１０及び導体ワイヤ６５の周辺部には絶縁性樹脂６７が充填されている。
【００５６】
積層コンデンサ１０は前述の図３に示したものである。積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂは、隣接する第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチＰ１が半導体チップ４０の隣接する電極端子４１のピッチ（隣接する電極端子４１ａ及び４１ｂのピッチ）Ｐ３と等しくなるように形成されている。
【００５７】
なお、電極端子４１の中の４１ａは半導体チップ４０の電源に接続される電極端子を、４１ｂは半導体チップ４０の基準電位（ＧＮＤ）に接続される電極端子を、４１ｃは半導体チップ４０の信号線に接続される電極端子を示している。
【００５８】
配線基板５０において、支持体５１の第１主面５１ａ上には、第１配線層６１ａが形成され、更に、第１配線層６１ａを覆うように第１絶縁層５２ａが形成されている。第１絶縁層５２ａ上には、第２配線層６２ａが形成されている。第１配線層６１ａと第２配線層６２ａとは、第１絶縁層５２ａを貫通する第１ビアホール５２ｘを介して電気的に接続されている。
【００５９】
更に、第２配線層６２ａを覆うように第２絶縁層５３ａが形成されている。第２絶縁層５３ａ上には、第３配線層６３ａが形成されている。第２配線層６２ａと第３配線層６３ａとは、第２絶縁層５３ａを貫通する第２ビアホール５３ｘを介して電気的に接続されている。
【００６０】
第３配線層６３ａのうち半導体チップ４０の電極端子４１ａ及び４１ｂに対応する位置に形成されている部分と、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂとは、導体層６６により接合されている。導体層６６の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
【００６１】
第３配線層６３ａのうち半導体チップ４０の電極端子４１ｃに対応する位置に形成されている部分は、導体ワイヤ６５によって同一平面である第３配線層６３ａのうち半導体チップ４０の電極端子４１と接続されていない部分、又は、異なる平面である第２配線層６２ａと電気的に接続されている。
【００６２】
更に、第３配線層６３ａを覆うように、開口部５４ｘを有するソルダーレジスト膜５４ａが形成されている。第３配線層６３ａのソルダーレジスト膜５４ａの開口部５４ｘから露出する部分は、電極パッドとして機能する（以降、第３配線層６３ａのソルダーレジスト膜５４ａの開口部５４ｘから露出する部分を電極パッド６３ａという場合がある）。以降、電極パッド６３ａが形成されている面を、配線基板５０の第１主面という場合がある。
【００６３】
ここで一旦図１８を離れ、図１９を参照しながら、導体ワイヤ６５について詳しく説明する。図１９は、導体ワイヤの形態を例示する断面図である。導体ワイヤ６５としては、半導体装置の分野においてボンディングワイヤとして一般的に使用されているものを用いることができるが、絶縁性樹脂６７により安定に固定でき、放熱性に優れたものであることが好ましい。
【００６４】
具体的には、導体ワイヤ６５としては、例えば、図１９（ａ）に示すような導体金属からなる線材、図１９（ｂ）に示すような導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆したもの、図１９（ｃ）に示すような導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆し更に導体層６５ｃを形成したもの（線材６５ａをコアとする同軸構造を有するもの）等を用いることができる。
【００６５】
特にクロストークを回避するためには、図１９（ｃ）に示すような導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆し更に導体層６５ｃを形成したもの（線材６５ａをコアとする同軸構造を有するもの）を用いることが好ましい。この場合、導体ワイヤ６５を構成する線材６５ａとしては、例えばＡｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ又はこれらの合金等を用いることができる。
【００６６】
導体ワイヤ６５を構成する被覆層６５ｂとしては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂をコーティングしたもの等を用いることができる。線材６５ａとしてＡｌを用いた場合には、被覆層６５ｂとして酸化被膜を用いても構わない。被覆層６５ｂとして絶縁性樹脂をコーティングする場合は、例えば静電塗装、スプレーコーティング、ディップコーティング等の方法を用いることができる。
【００６７】
導体ワイヤ６５を構成する導体層６５ｃとしては、例えばＡｕ、Ａｇ、Ｃｕ、Ｎｉ、Ａｌ又はこれらの合金等を用いることができるが、特にＣｕを用いることが好ましい。導体層６５ｃとしてＣｕを用いる場合には、無電解銅めっき又は電解銅めっき等の方法により容易に層形成をすることができる。導体層６５ｃは、シールド効果を得るために基準電位（ＧＮＤ）と電気的に接続することが好ましい。シールド効果を高めることにより、クロストークの低減やＥＭＩノイズの低減を実現することができる。
【００６８】
導体ワイヤ６５の大きさは任意で構わないが、図１９（ｃ）に示すような導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆し更に導体層６５ｃを形成したもの（線材６５ａをコアとする同軸構造を有するもの）を用いる場合には、コアとなる線材６５ａの外径φ１は、例えば２０〜４０μｍとすることができる。
【００６９】
コアとなる線材６５ａを被覆する被覆層６５ｂの厚さは、予めコアとなる線材６５ａの周囲に被覆層６５ｂが形成されている導体ワイヤ６５を用い、それをワイヤボンディングする場合には、例えば２〜８μｍとすることができる。又、被覆されていない線材６５ａをワイヤボンディングした後に線材６５ａの周囲に被覆層６５ｂを形成する場合には、例えば１０〜５０μｍとすることができる。なお、被覆層６５ｂの厚さは、被覆層６５ｂを構成する材料とインピーダンス整合の要求によって、最適な値に設定することが好ましい。導体層６５ｃの厚さは、例えば５〜３０μｍとすることができる。
【００７０】
図１９（ｃ）において、線材６５ａの外径φ１と導体層６５ｃの内径φ２との比率は、略１：３〜６の範囲であることが好ましい。このような比率にすることによって、クロストークの発生の回避に加えて、インピーダンスの整合をより効果的に行うことができる。
【００７１】
再び図１８に戻って、支持体５１の第２主面５１ｂ上には、第４配線層６１ｂが形成され、更に、第４配線層６１ｂを覆うように第３絶縁層５２ｂが形成されている。第３絶縁層５２ｂ上には、第５配線層６２ｂが形成されている。第４配線層６１ｂと第５配線層６２ｂとは、第３絶縁層５２ｂを貫通する第３ビアホール５２ｙを介して電気的に接続されている。
【００７２】
更に、第５配線層６２ｂを覆うように第４絶縁層５３ｂが形成されている。第４絶縁層５３ｂ上には、第６配線層６３ｂが形成されている。第５配線層６２ｂと第６配線層６３ｂとは、第４絶縁層５３ｂを貫通する第４ビアホール５３ｙを介して電気的に接続されている。
【００７３】
更に、第６配線層６３ｂを覆うように、開口部５４ｙを有するソルダーレジスト膜５４ｂが形成されている。第６配線層６３ｂのソルダーレジスト膜５４ｂの開口部５４ｙから露出する部分は、電極パッドとして機能する（以降、第６配線層６３ｂのソルダーレジスト膜５４ｂの開口部５４ｙから露出する部分を電極パッド６３ｂという場合がある）。以降、電極パッド６３ｂが形成されている面を、配線基板５０の第２主面という場合がある。
【００７４】
電極パッド６３ｂ上には、外部接続端子６８が形成されている。外部接続端子６８は、例えばはんだバンプである。外部接続端子６８は、半導体パッケージ３０を回路基板（図示せず）に実装する際に、回路基板の対応する端子と電気的に接続される接続端子として機能する。
【００７５】
第１配線層６１ａと第４配線層６１ｂとは、支持体５１を貫通するスルービア６４を介して電気的に接続されている。
【００７６】
配線基板５０の第１主面上には半導体チップ４０が実装されている。半導体チップ４０は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）や電極パッド（図示せず）が形成されたものである。半導体チップ４０の電極パッド（図示せず）上には、電極となる電極端子４１が形成されている。半導体チップ４０の電極パッド（図示せず）は、電極端子４１により、配線基板５０の対応する電極パッド６３ａと電気的に接続されている。電極端子４１は、例えば、はんだから構成されている。半導体チップ４０と配線基板５０のソルダーレジスト膜５４ａとの間には、アンダーフィル樹脂層４２が充填されている。
【００７７】
図２０は、半導体チップの電極端子の配置と積層コンデンサとの位置関係を例示する底面図である。図２０（ａ）は、図１８に示す半導体パッケージ３０において、半導体チップ４０の部分のみをＺマイナス方向から見たものである。図２０（ａ）に示すように、半導体チップ４０において、電極端子４１ｃは外周に２列配置されており、その内側に電極端子４１ａ及び４１ｂが配置されている。電極端子４１ａ及び４１ｂは、Ｙ方向に６個連続して配置されている。電極端子４１ａ及び４１ｂは、Ｘ方向には交互に配置されている。
【００７８】
なお、電極端子４１ａ〜４１ｃの個数は便宜上定めたものであり、これに限定されるものではなく、ここに示す以外の個数で電極端子４１ａ〜４１ｃを配置することが可能である。又、電極端子４１ａ〜４１ｃの配置も図２０に示すものには限定されず、例えば、ちどり状に配置しても構わない。
【００７９】
図２０（ｂ）は、電極端子４１ａ及び４１ｂと積層コンデンサ１０との位置関係を模式的に示している。図２０（ｂ）に示すように、積層コンデンサ１０は電極端子４１ａ及び４１ｂの配置されている領域の垂直直下に配置される。積層コンデンサ１０の複数の第１の外部電極２６ａは半導体チップ４０の電源に接続される電極端子４１ａと電気的に接続され、複数の第２の外部電極２６ｂは半導体チップ４０の基準電位（ＧＮＤ）に接続される電極端子４１ｂと電気的に接続される。
【００８０】
なお、図１８に示すように、半導体チップ４０と積層コンデンサ１０との間には、第３配線層６３ａ及び導体層６６が形成されている。従って、半導体チップ４０の電極端子４１ａ及び４１ｂと積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂとは、第３配線層６３ａ及び導体層６６を介して電気的に接続される。
【００８１】
このように、本発明に係る積層コンデンサ１０においては、配線基板５０に内蔵されたときに、第１の内部電極２２ａ及び第２の内部電極２２ｂが配線基板５０の厚さ方向（Ｚ方向）に略平行に配置されるため、半導体チップ４０の電極端子４１のピッチが狭くなり、それに対応して第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチが狭くなっても、第１の内部電極２２ａ及び第２の内部電極２２ｂは、配線基板５０の厚さ方向及び奥行き方向（図１８のＺ方向及びＹ方向）に拡大することが可能であるため、十分な面積を確保することができる。その結果、積層コンデンサ１０は十分な容量を有することができるため、半導体チップ４０の電源の電圧変動を低減することが可能となる。
【００８２】
例えば、半導体チップ４０の電極端子４１のピッチが狭くなったことにともない、隣接する第１の外部電極２６ａ及び第２の外部電極２６ｂに挟まれた領域の幅が、第１の外部電極２６ａ及び第２の外部電極２６ｂの幅Ｗ１（図３参照）よりも狭くなったような場合であっても、積層コンデンサ１０は十分な容量を有することができる。
【００８３】
又、本発明に係る半導体パッケージ３０においては、配線基板５０に空洞部５０ｘを設け、空洞部５０ｘ内で半導体チップ４０の信号線に接続される電極端子４１ｃと任意の配線層とを、立体的に湾曲可能な導体ワイヤ６５を用いて電気的に接続する。その結果、電極端子４１ｃが極めて高密度になっても、電極端子４１ｃと任意の配線層とを容易に接続することができる。
【００８４】
又、導体ワイヤ６５として、導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆し更に導体層６５ｃを形成したもの（線材６５ａをコアとする同軸構造を有するもの）を用いることにより、クロストークの低減やＥＭＩノイズの低減を実現することができる。
【００８５】
〈本発明に係る半導体パッケージの製造方法〉
図２１〜図３４を参照しながら本発明に係る積層コンデンサ１０を内蔵する半導体パッケージ３０の製造方法について説明する。図２１〜図３４は、本発明に係る半導体パッケージの製造工程を例示する図である。図２１〜図３４において、図１８と同一部品については、同一符号を付し、その説明は省略する場合がある。
【００８６】
始めに、図２１に示す工程では、中心部に空洞部５０ｘが設けられている配線基板５０ａを用意する。図２１（ａ）は断面図であり、図２１（ｂ）は斜視図である。なお、図２１（ｂ）は配線基板５０ａの外観のみを示しており、第４配線層６１ｂ等は省略されている。配線基板５０ａは、一連の工程を経て図１８に示す配線基板５０となるものである。配線基板５０ａは絶縁材料から構成されている支持体５１を有し、支持体５１の第１主面５１ａ上には、第１配線層６１ａ、第２配線層６２ａ、第１絶縁層５２ａ、第２絶縁層５３ａ、第１ビアホール５２ｘ、第２ビアホール５２ｙが形成されている。又、支持体５１の第２主面５１ｂ上には、第４配線層６１ｂが形成されている。第１配線層６１ａと第４配線層６１ｂとは、支持体５１を貫通するスルービア６４を介して電気的に接続されている。
【００８７】
次いで、図２２に示す工程では、第３配線層６３ａとなる金属箔６３を用意し、第２絶縁層５３ａ上に接合する。接合には、任意の接着剤や接着シート等を用いることができる。金属箔６３としては、例えば銅箔を用いることができるが、その他の金属を用いても構わない。金属箔６３上には、第３配線層６３ａとなる部分に開口部を有するレジスト膜（図示せず）が形成されている。
【００８８】
次いで、図２３に示す工程では、金属箔６３の半導体チップ４０の電極端子４１ｃに接続される予定の位置と、同一平面である金属箔６３の半導体チップ４０の電極端子４１と接続されない予定の位置、又は、異なる平面である第２配線層６２ａとを、導体ワイヤ６５を用いてワイヤボンディングにより電気的に接続する。導体ワイヤ６５としては、図１９（ｃ）に示すような導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆し更に導体層６５ｃを形成したもの（線材６５ａをコアとする同軸構造を有するもの）等を用いることができる。導体ワイヤ６５を構成する材料等については、前述の通りである。
【００８９】
一例として、図１９（ｃ）に示すような導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆し更に導体層６５ｃを形成したもの（線材６５ａをコアとする同軸構造を有するもの）を用いた場合のワイヤボンディングの方法について図２４を参照しながら詳しく説明する。
【００９０】
図２４は、ワイヤボンディングの方法について例示する図である。６３ｘは、金属箔６３の半導体チップ４０の電極端子４１ｃに接続される予定の位置に対応するレジスト膜の開口部（以下、開口部６３ｘとする）を示している。始めに、図２４（ａ）に示すように、金属箔６３の開口部６３ｘに、導体ワイヤ６５を構成する線材６５ａの一端を接続する。
【００９１】
次いで、図２４（ｂ）に示すように、金属箔６３に接続した線材６５ａの表面と開口部６３ｘを絶縁材料で被覆して被覆層６５ｂを形成する。次いで、図２４（ｃ）に示すように、被覆層６５ｂを導体金属で被覆して導体層６５ｃを形成する。導体層６５ｃは、例えば無電解めっき法や金属化合物熱分解法等で形成することができる。このようにして、金属箔６３の開口部６３ｘに、導体ワイヤ６５をワイヤボンディングすることができる。
【００９２】
ワイヤボンディングの完了後、図２５に示す工程では、予め所定の製造方法で製造した本発明に係る積層コンデンサ１０を用意する。そして、金属箔６３の半導体チップ４０の電極端子４１ａ及び４１ｂに接続される予定の位置に対応するレジスト膜の開口部（図示せず）と、積層コンデンサ１０の対応する第１の外部電極２６ａ及び第２の外部電極２６ｂとを、導体層６６により接合する。
【００９３】
次いで、図２６に示す工程では、空洞部５０ｘの積層コンデンサ１０及び導体ワイヤ６５の周囲に絶縁性樹脂６７を充填し硬化させる。絶縁性樹脂６７は空洞部５０ｘを完全に塞いで、金属箔６３、導体ワイヤ６５、導体層６６を全面的に覆うのに十分な量で充填することが好ましい。ただし、絶縁性樹脂６７は、絶縁性樹脂６７の上面と支持体５１の第２主面５１ｂとが略面一になるように充填し、積層コンデンサ１０の導体層６６が形成されていない側の面が絶縁性樹脂６７から露出するように形成する。絶縁性樹脂６７は、例えば３液性エポキシ系樹脂等をポッティングによって塗布し、例えば５０〜１００℃の温度を維持して硬化させることにより形成することができる。
【００９４】
次いで、図２７に示す工程では、支持体５１の第２主面５１ｂ、絶縁性樹脂６７、積層コンデンサ１０の絶縁性樹脂６７から露出している面の上に、第４配線層６１ｂを被覆する第３絶縁層５２ｂを形成する。第３絶縁層５２ｂの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【００９５】
第３絶縁層５２ｂは、例えば、支持体５１の第２主面５１ｂ、絶縁性樹脂６７、積層コンデンサ１０の絶縁性樹脂６７から露出している面の上に樹脂フィルムをラミネートした後、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。
【００９６】
次いで、図２８に示す工程では、第３絶縁層５２ｂの所定の位置に、レーザ加工法やプラズマエッチング法等を用いて第３ビアホール５２ｙを形成する。第３ビアホール５２ｙは、積層コンデンサ１０の第１の外部電極２６ａ、第２の外部電極２６ｂ又は第４配線層６１ｂが露出するように形成する。
【００９７】
ここで、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂの幅は、第３ビアホール５２ｙの第１の外部電極２６ａ及び第２の外部電極２６ｂ側の外径よりも広いことが好ましい。もしも製造工程で加工ずれが全く生じないとすれば、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂの幅は、第３ビアホール５２ｙの第１の外部電極２６ａ及び第２の外部電極２６ｂ側の外径と等しくてもよい。しかし、実際には加工ずれが生じるため、それを考慮して積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂの幅は、例えば配線基板５０の層間接続最小パッド径以上とすることが好ましい。
【００９８】
ここで、層間接続最小ランド径とは、積層コンデンサ１０の外部電極２６ａ上に形成されている第１ビアホール５２ｘの外部電極２６ａと反対側に形成される第２配線層６２ａの部分（この部分をパッドという）の最小径である。
【００９９】
なお、第３絶縁層５２ｂとして感光性樹脂膜を用い、フォトリソグラフィによりパターニングして及び第３ビアホール５２ｙを形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第３ビアホール５２ｙを形成する方法を用いてもよい。
【０１００】
次いで、図２９に示す工程では、第３絶縁層５２ｂ上に、第４配線層６１ｂに第３ビアホール５２ｙを介して接続される第５配線層６２ｂを形成する。第５配線層６２ｂとしては、例えばＣｕ等を用いることができる。第５配線層６２ｂは、例えば、セミアディティブ法により形成される。
【０１０１】
第５配線層６２ｂを、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第３ビアホール５２ｙ内及び第３絶縁層５２ｂ上にＣｕシード層（図示せず）を形成した後に、第５配線層６２ｂに対応する開口部を備えたレジスト膜（図示せず）を形成する。次いで、Ｃｕシード層をめっき給電層に利用した電解めっき法により、レジスト膜の開口部にＣｕ層パターン（図示せず）を形成する。
【０１０２】
続いて、レジスト膜を除去した後に、Ｃｕ層パターンをマスクにしてＣｕシード層をエッチングすることにより、第５配線層６２ｂを得る。なお、第５配線層６２ｂの形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の方法を用いることができる。
【０１０３】
次いで、図３０に示す工程では、上記と同様な工程を繰り返すことにより、第４絶縁層５３ｂ及び第６配線層６３ｂを積層する。すなわち、第５配線層６２ｂを被覆する第４絶縁層５３ｂを形成した後に、第５配線層６２ｂ上の第４絶縁層５３ｂの部分に第４ビアホール５３ｙを形成する。
【０１０４】
更に、第４絶縁層５３ｂ上に、第４ビアホール５３ｙを介して第５配線層６２ｂに接続される第６配線層６３ｂを形成する。第６配線層６３ｂの材料としては、例えばＣｕ等を用いることができる。第６配線層６３ｂは、例えば、セミアディティブ法により形成される。
【０１０５】
このようにして、支持体５１の第２主面５１ｂ上に所定のビルドアップ配線層が形成される。本実施の形態では、支持体５１の第１主面５１ａ及び第２主面５１ｂ上にそれぞれ３層のビルドアップ配線層（第１配線層６１ａ〜第３配線層６３ａ及び第４配線層６１ｂ〜第６配線層６３ｂ）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
【０１０６】
次いで、図３１に示す工程では、金属箔６３をパターニングして第３配線層６３ａを形成する。具体的には、金属箔６３の第３配線層６３ａとなる部分の上にレジスト膜（図示せず）を形成した後エッチングを行い、レジスト膜（図示せず）が形成されていない部分の金属箔６３を除去する。その後レジスト膜（図示せず）を除去することにより、第３配線層６３ａを形成することができる。なお、金属箔６３として銅箔を用いた場合には、例えば塩化第二鉄等をエッチャントとして使用することができる。
【０１０７】
次いで、図３２に示す工程では、第３配線層６３ａ及び第６配線層６３ｂを被覆するように第２絶縁層５３ａ及び第４絶縁層５３ｂ上に、ソルダーレジスト膜５４ａ及び５４ｂを形成する。そして、ソルダーレジスト膜５４ａ及び５４ｂを露光、現像することで開口部５４ｘ及び５４ｙを形成する。これにより、第３配線層６３ａ及び第６配線層６３ｂは、ソルダーレジスト膜５４ａ及び５４ｂの開口部５４ｘ及び５４ｙ内に露出する。
【０１０８】
次いで、図３３に示す工程では、ソルダーレジスト膜５４ａ及び５４ｂの開口部５４ｘ及び５４ｙ内の第３配線層６３ａ及び第６配線層６３ｂ上に、例えばＮｉめっき層とＡｕめっき層をこの順に積層したＮｉ／Ａｕめっき層等（図示せず）を形成する。そして、ソルダーレジスト膜５４ｂの開口部５４ｙ内の第６配線層６３ｂに形成したＮｉ／Ａｕめっき層等の上に外部接続端子６８を形成する。外部接続端子６８は、例えばはんだバンプである。
【０１０９】
次いで、図３４に示す工程では、電極端子４１が形成された半導体チップ４０を用意する。そして、ソルダーレジスト膜５４ａの開口部５４ｘ内の第３配線層６３ａに形成したＮｉ／Ａｕめっき層等の上に、プレソルダ（図示せず）を形成する。プレソルダは、Ｎｉ／Ａｕめっき層等の上に、はんだペーストを塗布しリフロー処理することにより得られる。又、Ｎｉ／Ａｕめっき層等の上に、はんだボールを実装しても構わない。
【０１１０】
そして、半導体チップ４０の電極端子４１とソルダーレジスト膜５４ａの開口部５４ｘ内に形成されたプレソルダとを電気的に接続する。半導体チップ４０の電極端子４１とプレソルダとの電気的な接続は、例えば、２３０℃に加熱し、はんだを融解させることにより行う。なお、半導体チップ４０の電極端子４１が、はんだから構成されている場合には、電極端子４１及びプレソルダは溶融し合金となり、一つのバンプが形成される。次いで、半導体チップ４０とソルダーレジスト膜５４ａとの間にアンダーフィル樹脂４２を充填することにより、図１８に示す半導体パッケージ３０が完成する。
【０１１１】
〈本発明に係る半導体パッケージの変形例〉
図３５を参照しながら本発明に係る積層コンデンサ１０を内蔵する半導体パッケージ３０の変形例である半導体パッケージ７０について説明する。図３５は、本発明に係る積層コンデンサを内蔵する半導体パッケージの変形例を示す断面図である。図３５において、図１８と同一構成部分には同一符号を付し、その説明を省略する場合がある。図３５を参照するに、半導体パッケージ７０において、積層コンデンサ１０の一方の面と第３配線層６３ａの一部とが接着層７２を介して接着されている。接着層７２は、例えばエポキシ系等の絶縁性を有する接着剤から構成されている。
【０１１２】
又、第３配線層６３ａの一部及び接着層７２に第５ビアホール７３ｘが設けられ、半導体チップ４０の電極端子４１ａ及び４１ｂと積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂとが第５ビアホール７３ｘ内に形成された金属層７４を介して電気的に接続されている。これらを除く構成は、図１８に示す半導体パッケージ３０と同様であるため、その説明は省略する。半導体パッケージ７０は、半導体パッケージ３０と同様の効果を奏する。
【０１１３】
〈本発明に係る半導体パッケージの製造方法の変形例〉
図３６〜図４２を参照しながら本発明に係る積層コンデンサ１０を内蔵する半導体パッケージ７０の製造方法について説明する。図３６〜図４２は、本発明に係る半導体パッケージの製造工程の変形例を示す図である。図３６〜図４２において、図３５と同一部品については、同一符号を付し、その説明は省略する場合がある。
【０１１４】
始めに、図２１から図２３と同様の工程により、図２３に示す構造体を作製する。ただし、金属箔としては、金属箔６３とは異なり表面にレジスト膜が形成されていない金属箔７１を用いる。金属箔７１としては、例えば銅箔を用いることができるが、その他の金属を用いても構わない。
【０１１５】
次いで、図３６に示す工程では、予め所定の製造方法で製造した本発明に係る積層コンデンサ１０を用意する。そして、金属箔７１の半導体チップ４０の電極端子４１ａ及び４１ｂに接続される予定の位置に、積層コンデンサ１０を接着する。接着層７２は、接着剤が硬化することによりできた層である。接着剤としては、例えばエポキシ系等の絶縁性を有する半硬化状態のシート状の接着剤等を用いることができる。
【０１１６】
次いで、図３７に示す工程では、空洞部５０ｘの積層コンデンサ１０及び導体ワイヤ６５の周囲に絶縁性樹脂６７を充填し硬化させる。絶縁性樹脂６７は空洞部５０ｘを完全に塞いで、金属箔７１、導体ワイヤ６５を全面的に覆うのに十分な量で充填することが好ましい。ただし、絶縁性樹脂６７は、絶縁性樹脂６７の上面と支持体５１の第２主面５１ｂとが略面一になるように充填し、積層コンデンサ１０の接着層７２が形成されていない側の面が絶縁性樹脂６７から露出するように形成する。絶縁性樹脂６７は、例えば３液性エポキシ系樹脂等をポッティングによって塗布し、例えば５０〜１００℃の温度を維持して硬化させることにより形成することができる。
【０１１７】
次いで、図３８に示す工程では、支持体５１の第２主面５１ｂ、絶縁性樹脂６７、積層コンデンサ１０の絶縁性樹脂６７から露出している面の上に、第４配線層６１ｂを被覆する第３絶縁層５２ｂを形成する。第３絶縁層５２ｂの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。
【０１１８】
第３絶縁層５２ｂは、例えば、支持体５１の第２主面５１ｂ、絶縁性樹脂６７、積層コンデンサ１０の絶縁性樹脂６７から露出している面の上に樹脂フィルムをラミネートした後、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。
【０１１９】
次いで、図３９に示す工程では第３絶縁層５２ｂの所定の位置に、レーザ加工法やプラズマエッチング法等を用いて第３ビアホール５２ｙを形成する。又、金属箔７１及び接着層７２の積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂに対応する位置に、レーザ加工法やプラズマエッチング法等を用いて第５ビアホール７３ｘを形成する。第３ビアホール５２ｙ及び第５ビアホール７３ｘは、積層コンデンサ１０の第１の外部電極２６ａ、第２の外部電極２６ｂ又は第４配線層６１ｂが露出するように形成する。
【０１２０】
次いで、図４０に示す工程では、第３絶縁層５２ｂ上に、第４配線層６１ｂに第３ビアホール５２ｙを介して接続される第５配線層６２ｂを形成する。又、第５ビアホール７３ｘに金属層７４を形成する。第５配線層６２ｂ及び金属層７４としては、例えばＣｕ等を用いることができる。第５配線層６２ｂ及び金属層７４は、例えば、セミアディティブ法により形成される。
【０１２１】
次いで、図４１に示す工程では、上記と同様な工程を繰り返すことにより、第４絶縁層５３ｂ及び第６配線層６３ｂを積層する。すなわち、第５配線層６２ｂを被覆する第４絶縁層５３ｂを形成した後に、第５配線層６２ｂ上の第４絶縁層５３ｂの部分に第４ビアホール５３ｙを形成する。
【０１２２】
更に、第４絶縁層５３ｂ上に、第４ビアホール５３ｙを介して第５配線層６２ｂに接続される第６配線層６３ｂを形成する。第６配線層６３ｂの材料としては、例えばＣｕ等を用いることができる。第６配線層６３ｂは、例えば、セミアディティブ法により形成される。
【０１２３】
このようにして、支持体５１の第２主面５１ｂ上に所定のビルドアップ配線層が形成される。本実施の形態では、支持体５１の第１主面５１ａ及び第２主面５１ｂ上にそれぞれ３層のビルドアップ配線層（第１配線層６１ａ〜第３配線層６３ａ及び第４配線層６１ｂ〜第６配線層６３ｂ）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
【０１２４】
次いで、図４２に示す工程では、第３配線層６３ａを形成する。第３配線層６３ａは、例えば金属箔７１を一旦エッチングで除去した後、改めてセミアディティブ法等で形成することができる。なお、金属箔７１として銅箔を用いた場合には、例えば塩化第二鉄等をエッチャントとして使用することができる。次いで、図３２から図３４と同様の工程により、図３５に示す半導体パッケージ７０が完成する。
【０１２５】
以上、本発明に係る積層コンデンサ及びそれを内蔵した半導体パッケージ並びにそれらの製造方法について詳説した。
【０１２６】
本発明によれば、積層コンデンサ１０が配線基板５０に内蔵されたときに、第１の内部電極２２ａ及び第２の内部電極２２ｂが配線基板５０の厚さ方向（Ｚ方向）に略平行（支持体５１の第１主面５１ａ及び第２主面５１ｂに略垂直）に配置されるため、半導体チップ４０の電極端子４１のピッチが狭くなり、それに対応して第１の外部電極２６ａ及び第２の外部電極２６ｂのピッチが狭くなっても、第１の内部電極２２ａ及び第２の内部電極２２ｂは、配線基板５０の厚さ方向及び奥行き方向（図１８及び図３５のＺ方向及びＹ方向）に拡大することが可能であるため、十分な面積を確保することができる。その結果、積層コンデンサ１０は十分な容量を有することができるため、半導体チップ４０の電源の電圧変動を低減することが可能となる。
【０１２７】
又、半導体チップ４０の電源に接続される電極端子４１ａ及び基準電位（ＧＮＤ）に接続される電極端子４１ｂと積層コンデンサ１０との接続を最短にすることが可能となり、寄生インダクタンスを極めて低く抑えることができる。
【０１２８】
又、積層コンデンサ１０は、半導体パッケージ３０又は半導体パッケージ７０に内蔵されているため、半導体パッケージ３０又は半導体パッケージ７０の薄型化を図ることができる。
【０１２９】
又、積層コンデンサ１０の第１の外部電極２６ａ及び第２の外部電極２６ｂと半導体チップ４０の電極端子４１ａ及び４１ｂとをはんだにより接続する必要がないため、接続の高信頼性化を図ることができる。
【０１３０】
又、本発明に係る半導体パッケージ３０又は半導体パッケージ７０においては、配線基板５０に空洞部５０ｘを設け、空洞部５０ｘ内で半導体チップ４０の信号線に接続される電極端子４１ｃと任意の配線層とを、立体的に湾曲可能な導体ワイヤ６５を用いて電気的に接続する。その結果、電極端子４１ｃが極めて高密度になっても、電極端子４１ｃと任意の配線層とを容易に接続することができる。
【０１３１】
又、導体ワイヤ６５として、導体金属からなる線材６５ａを絶縁材料からなる被覆層６５ｂで被覆し更に導体層６５ｃを形成したもの（線材６５ａをコアとする同軸構造を有するもの）を用いることにより、クロストークの低減やＥＭＩノイズの低減を実現することができる。
【０１３２】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【０１３３】
【図１】従来の半導体パッケージを例示する断面図である。
【図２】図１に示すチップコンデンサを拡大して例示する断面図である。
【図３】本発明に係る積層コンデンサを例示する図である。
【図４】本発明に係る積層コンデンサの製造工程を例示する図（その１）である。
【図５】本発明に係る積層コンデンサの製造工程を例示する図（その２）である。
【図６】本発明に係る積層コンデンサの製造工程を例示する図（その３）である。
【図７】本発明に係る積層コンデンサの製造工程を例示する図（その４）である。
【図８】本発明に係る積層コンデンサの製造工程を例示する図（その５）である。
【図９】本発明に係る積層コンデンサの製造工程を例示する図（その６）である。
【図１０】本発明に係る積層コンデンサの製造工程を例示する図（その７）である。
【図１１】本発明に係る積層コンデンサの製造工程を例示する図（その８）である。
【図１２】本発明に係る積層コンデンサの製造工程を例示する図（その９）である。
【図１３】本発明に係る積層コンデンサの製造工程を例示する図（その１０）である。
【図１４】本発明に係る積層コンデンサの製造工程を例示する図（その１１）である。
【図１５】本発明に係る積層コンデンサの製造工程を例示する図（その１２）である。
【図１６】本発明に係る積層コンデンサの製造工程を例示する図（その１３）である。
【図１７】本発明に係る積層コンデンサの製造工程を例示する図（その１４）である。
【図１８】本発明に係る積層コンデンサを内蔵する半導体パッケージを例示する断面図である。
【図１９】導体ワイヤの形態を例示する断面図である。
【図２０】半導体チップの電極端子の配置と積層コンデンサとの位置関係を例示する底面図である。
【図２１】本発明に係る半導体パッケージの製造工程を例示する図（その１）である。
【図２２】本発明に係る半導体パッケージの製造工程を例示する図（その２）である。
【図２３】本発明に係る半導体パッケージの製造工程を例示する図（その３）である。
【図２４】ワイヤボンディングの方法について例示する図である。
【図２５】本発明に係る半導体パッケージの製造工程を例示する図（その４）である。
【図２６】本発明に係る半導体パッケージの製造工程を例示する図（その５）である。
【図２７】本発明に係る半導体パッケージの製造工程を例示する図（その６）である。
【図２８】本発明に係る半導体パッケージの製造工程を例示する図（その７）である。
【図２９】本発明に係る半導体パッケージの製造工程を例示する図（その８）である。
【図３０】本発明に係る半導体パッケージの製造工程を例示する図（その９）である。
【図３１】本発明に係る半導体パッケージの製造工程を例示する図（その１０）である。
【図３２】本発明に係る半導体パッケージの製造工程を例示する図（その１１）である。
【図３３】本発明に係る半導体パッケージの製造工程を例示する図（その１２）である。
【図３４】本発明に係る半導体パッケージの製造工程を例示する図（その１３）である。
【図３５】本発明に係る積層コンデンサを内蔵する半導体パッケージの変形例を示す断面図である。
【図３６】本発明に係る半導体パッケージの製造工程の変形例を示す図（その１）である。
【図３７】本発明に係る半導体パッケージの製造工程の変形例を示す図（その２）である。
【図３８】本発明に係る半導体パッケージの製造工程の変形例を示す図（その３）である。
【図３９】本発明に係る半導体パッケージの製造工程の変形例を示す図（その４）である。
【図４０】本発明に係る半導体パッケージの製造工程の変形例を示す図（その５）である。
【図４１】本発明に係る半導体パッケージの製造工程の変形例を示す図（その６）である。
【図４２】本発明に係る半導体パッケージの製造工程の変形例を示す図（その７）である。
【符号の説明】
【０１３４】
１０  積層コンデンサ
２０  支持金属
２０ａ  支持金属２０の第１主面
２０ｂ  支持金属２０の第２主面
２１  誘電体層
２１ｘ，２１ｙ  ビアホール
２２ａ  第１の内部電極
２２ｂ  第２の内部電極
２２ｘ，２２ｙ，５４ｘ，５４ｙ，６３ｘ  開口部
２６ａ  第１の外部電極
２６ｂ  第２の外部電極
２６ａ１，２６ｂ１  面
３０，７０  半導体パッケージ
４０  半導体チップ
４１，４１ａ，４１ｂ，４１ｃ  電極端子
４２  アンダーフィル樹脂層
５０，５０ａ  配線基板
５０ｘ  空洞部
５１  支持体
５１ａ  支持体５１の第１主面
５１ｂ  支持体５１の第２主面
５２ａ  第１絶縁層
５２ｂ  第３絶縁層
５２ｘ  第１ビアホール
５２ｙ  第３ビアホール
５３ａ  第２絶縁層
５３ｂ  第４絶縁層
５３ｘ  第２ビアホール
５３ｙ  第４ビアホール
５４ａ，５４ｂ  ソルダーレジスト膜
６１ａ  第１配線層
６１ｂ  第４配線層
６２ａ  第２配線層
６２ｂ  第５配線層
６３，７１  金属箔
６３ａ  第３配線層
６３ｂ  第６配線層
６４  スルービア
６５  導体ワイヤ
６５ａ  線材
６５ｂ  被覆層
６５ｃ，６６  導体層
６７  絶縁性樹脂
６８  外部接続端子
７２  接着層
７３ｘ  第５ビアホール
７４  金属層
Ａ  部
Ｂ  切断位置
Ｐ１，Ｐ２，Ｐ３  ピッチ
Ｗ１，Ｗ２  幅
φ１，φ２  径
【図１】
2010027977.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010027977.tif 000007
【図６】
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【図７】
2010027977.tif 000009
【図８】
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【図９】
2010027977.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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