(57)【要約】【課題】  抵抗とダイオードを同一ｎ型不純物領域で形成した半導体保護装置において、半導体保護装置のＥＭＩフィルタ特性を維持してパッド部を離間する場合には抵抗Ｒの幅Ｗを広くし、パッド部下方のｐｎ接合容量を小さくする必要がある。この場合、パッド部下方のｐｎ接合容量小さくなることによりＥＳＤ耐量が劣化する問題があった。【解決手段】  半導体保護装置の抵抗となるｎ型不純物領域とダイオードとなるｎ型不純物領域を離間し、抵抗となるｎ型不純物領域の面積をＥＭＩフィルタ特性において必要な最小限の面積とすることで、ダイオードとなるｎ型不純物領域の総面積を最大限に確保できる。これによりＥＳＤ耐量を従来より向上しつつパッド部間を離間できる。  さらに半導体保護装置の抵抗となるｎ型不純物領域両端の面積を抵抗の幅より拡大し、これと離間して抵抗となるｎ型不純物領域両端と同等の面積の他のｎ型不純物領域を設けてダイオードとすることで、ＥＳＤ耐量の向上が実現する。【選択図】    図２
2010278243.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該一導電型半導体基板に設けられた第１逆導電型不純物領域と、
該第１逆導電型不純物領域と離間して前記一導電型半導体層に設けられた第２逆導電型不純物領域と、
前記第１逆導電型不純物領域および前記第２逆導電型不純物領域と離間してこれらの間の前記一導電型半導体層に設けられ、第１端部と第２端部、および該第１端部および該第２端部を連結する抵抗部とを有する第３逆導電型不純物領域と、
前記一導電型半導体基板上に設けられた絶縁膜と、
該絶縁膜に設けられ、前記第１逆導電型不純物領域の一部が露出する第１開口部と、前記第２逆導電型不純物領域の一部が露出する第２開口部と、前記第１端部の一部および前記第２端部の一部がそれぞれ露出する第３開口部および第４開口部と、
前記第１逆導電型不純物領域および前記第１端部を被覆してこれらとコンタクトする第１金属層と、
前記第２逆導電型不純物領域および前記第２端部を被覆してこれらとコンタクトする第２金属層とを具備することを特徴とする半導体保護装置。
【請求項２】
前記抵抗部の幅は、前記第１端部および前記第２端部の幅より小さいことを特徴とする請求項１に記載の半導体保護装置。
【請求項３】
前記第１逆導電型不純物領域、前記第２逆導電型不純物領域、第１端部および前記第２端部は略円形であることを特徴とする請求項２に記載の半導体保護装置。
【請求項４】
前記第１逆導電型不純物領域と前記一導電型半導体基板が形成するｐｎ接合面積と、前記第１端部と前記一導電型半導体基板が形成するｐｎ接合面積は同等であることを特徴とする請求項３に記載の半導体保護装置。
【請求項５】
前記第２逆導電型不純物領域と前記一導電型半導体基板が形成するｐｎ接合面積と、前記第２端部と前記一導電型半導体基板が形成するｐｎ接合面積は同等であることを特徴とする請求項４に記載の半導体保護装置。
【請求項６】
前記第１端部および前記第２端部は同等の面積であることを特徴とする請求項５に記載の半導体保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電から電子機器を保護する保護回路とＥＭＩ（electro  magnetic  interference）フィルタとを兼ね備えた半導体保護装置に関する。
【背景技術】
【０００２】
フラッシュメモリを内蔵したメモリカードが例えば携帯電話などに搭載された場合、メモリカードのスロットから集積回路素子へ繋がる信号ラインで発生する電波が携帯電話の通信周波数の電波に影響を与え、通信品質を劣化させてしまう。同時にメモリカードをスロットにセットする場合、人的接触による静電気放電によって集積回路素子を破壊する可能性がある。
【０００３】
そこで信号ラインから発生する電波の漏洩を防止し、通信周波数の電波への妨害を改善するためのＥＭＩフィルタと電子機器を静電気放電から保護するため保護回路を兼ね備えた半導体保護装置が用いられている。
【０００４】
図４は、従来の半導体保護装置５１０の一例を示す図であり、図４（Ａ）が回路図であり、図４（Ｂ）が断面図である。図４（Ａ）に示す半導体保護装置５１０は２つのダイオードＤ５１、Ｄ５２の低電圧側を接続し、２つのダイオードＤ５１、Ｄ５２の高電圧側の一端の間に抵抗Ｒが直列接続したものである。半導体保護装置５１０の入力端子Ｖｉ’は入力信号端子に接続し、出力端子Ｖｏ’は集積回路素子（不図示）に接続する。
【０００５】
この回路は、２つのダイオードＤ５１、Ｄ５２のｐｎ接合容量を利用してこれらをはしご型に接続し、その間に抵抗Ｒを接続した低域通過フィルタ（Low-Pass  Filter：ＬＰＦ）であり、これを入力信号端子と集積回路素子間に接続することによって、信号ラインから発生する不要な電波はＬＰＦによって遮断されるため、周辺システムに与える影響を極めて小さくできる。同時に２つのダイオードＤ５１、Ｄ５２は静電気放電を高電圧側から低電圧側に逃がすことができるため、入力信号端子から印加された静電気放電から集積回路素子を保護できる。
【０００６】
図４（Ｂ）は図４（Ａ）の半導体保護装置５１０の構造の一例を示す断面図である。
【０００７】
半導体保護装置５１０は、ｐ型半導体基板５０７の表面に、互いに離間したｎ型層５０５、５０６を設け、ｐ型半導体基板５０７に絶縁層５０４を設ける。ｎ型層５０５、５０６間のｐ型半導体基板上には、絶縁層５０４を介してポリシリコン５０３による抵抗Ｒが設けられる。絶縁層５０４上に一端がｎ型層５０５、５０６とそれぞれコンタクトするアルミ配線５０１、５０２が設けられる。アルミ配線５０１、５０２の他端は、それぞれ抵抗Ｒの両端と接続する。ｎ型層５０５、５０６上のアルミ配線は、ボンディングワイヤが固着するパッド部となる。アルミ配線５０１、５０２とコンタクトするｎ型層５０５、５０６がｐ型半導体基板５０７とｐｎ接合ダイオードＤ５１、Ｄ５２を形成し、これらのｐｎ接合容量と、ポリシリコン５０３の抵抗Ｒによって、半導体保護装置５１０が形成される。
【０００８】
また、図５は、ｐ型半導体基板５０７の表面に拡散法やイオン注入法等によりｎ型層５２４を形成した半導体保護装置５２０であり、図５（Ａ）が断面図、図５（Ｂ）が平面図、図５（Ｃ）が平面図である。図５（Ａ）は図５（Ｂ）のｃ−ｃ線断面である。但し、図５（Ｂ）では、半導体基板５０７上の外部電極５２１、５２２や絶縁層５０４を省略している。
【０００９】
ｎ型層５２４の両端には、絶縁層５０４の開口部を介してボンディングワイヤの固着するパッド部となる外部電極５２１、５２２が設けられる。この構成では、ｎ型層５２４とｐ型半導体基板５０７によりダイオードＤ５１、Ｄ５２が形成され、ｎ型層５２４が抵抗Ｒとしても機能するため、図４（Ａ）に示す回路構成と同様の半導体保護装置５２０が実現する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許公開２００５−１６７９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図４に示す半導体保護装置５１０では、抵抗Ｒをポリシリコン５０３で形成し、ダイオードＤ５１、Ｄ５２のｎ型不純物領域を拡散領域で形成する。これらは別工程となるため、製造工程数が増加する問題がある。
【００１２】
一方図５の如く、抵抗Ｒを不純物領域（ｎ型層）で形成した半導体保護装置５２０は、ダイオードＤ５１、Ｄ５２と抵抗Ｒを不純物領域で共用でき、製造工程数の増加を回避できる。
【００１３】
図５（Ａ）において、抵抗Ｒ（ｎ型層５２４）の両端の上方には外部電極５２１、５２２が設けられ、既述の如くボンディングワイヤが固着するパッド部となる。ｎ型層５２４は両端の面積が、パッド部と重畳するように面積が大きく確保され（図５（Ｂ））、ダイオードＤ５１、Ｄ５２として機能する。
【００１４】
ところで、この半導体保護装置５２０を例えばフリップチップ実装する場合においては、パッド部にバンプ電極等を設けて実装基板に実装される。更に、バンプ電極の位置は実装基板の配線によって制限されることがある。例えばパッド部（外部電極５２１、５２２）はチップ内で最も離間（例えば５００μｍ程度）して配置されることとなる。
【００１５】
そしてこれに伴い、パッド部に両端が接続するｎ型層５２４もその長さＬを長さＬ’に伸長する必要がある（図５（Ａ）（Ｃ）参照）。半導体保護装置のＥＭＩフィルタ特性（カットオフ周波数ｆｃ）は、抵抗Ｒの抵抗値と、ダイオードＤ５１、Ｄ５２のｐｎ接合容量で決定する。つまり、ｎ型層５２４のパターンは、フィルタ特性に影響を与える。
【００１６】
具体的には、抵抗Ｒを不純物領域（ｎ型層）で形成した場合、これとｐ型半導体基板５０７で形成されるｐｎ接合も半導体保護装置５２０の容量成分となる。したがって、パッド部を離間する場合に、ｎ型層５２４のパターンを伸長し、抵抗Ｒの抵抗値を維持するために抵抗Ｒの幅Ｗを幅Ｗ’に広げると、ｐｎ接合面積の増加によりＥＭＩフィルタ全体の容量が増加する問題がある。そのため、フィルタ特性として要求される抵抗Ｒの抵抗値と総容量を維持して抵抗Ｒを伸長するには、抵抗Ｒの幅を広くし、かつ外部電極５２１下方のｐｎ接合（ダイオードＤ５１）および外部電極５２２下方のｐｎ接合（ダイオードＤ５２）の容量成分を減らす必要がある（図５（Ｃ）参照）。しかし、外部電極５２１、５２２下方のｐｎ接合（ダイオードＤ５１、Ｄ５２）の容量成分が小さくなったことで静電気放電（electrostatic  discharge：ＥＳＤ）からの耐量が劣化する問題があった。
【課題を解決するための手段】
【００１７】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板に設けられた第１逆導電型不純物領域と、該第１逆導電型不純物領域と離間して前記一導電型半導体層に設けられた第２逆導電型不純物領域と、前記第１逆導電型不純物領域および第２逆導電型不純物領域と離間してこれらの間の前記一導電型半導体層に設けられ、第１端部と第２端部、および該第１端部および第２端部を連結する抵抗部とを有する第３逆導電型不純物領域と、前記一導電型半導体層上に設けられた絶縁膜と、該絶縁膜に設けられ、前記第１逆導電型不純物領域の一部が露出する第１開口部と、前記第２逆導電型不純物領域の一部が露出する第２開口部と、前記第１端部の一部および第２端部の一部がそれぞれ露出する第３開口部および第４開口部と、前記第１逆導電型不純物領域および前記第１端部を被覆してこれらとコンタクトする第１金属層と、前記第２逆導電型不純物領域および前記第２端部を被覆してこれらとコンタクトする第２金属層とを具備することにより解決するものである。
【発明の効果】
【００１８】
本発明の実施形態に依れば以下の数々の効果が得られる。
【００１９】
第１に、ＥＭＩフィルタ特性と静電破壊耐量（ＥＳＤ耐量）を従来どおり維持できる。ｎ型不純物領域により抵抗体を形成する構造において、金属層とコンタクトしない抵抗体の面積（長さ×幅）はＥＳＤ保護に殆ど寄与せず、金属層とコンタクトするｎ型不純物領域の総面積がＥＳＤ耐量の向上に寄与する。
【００２０】
そこで、半導体保護装置の抵抗となるｎ型不純物領域とダイオードとなるｎ型不純物領域を離間することにより、抵抗となるｎ型不純物領域の面積をＥＭＩフィルタ特性において必要な最小限の面積とすることができ、ダイオードとなるｎ型不純物領域の総面積を最大限に確保できるので、ＥＳＤ耐量を従来どおり維持しつつパッド部間を離間できる。さらにｎ型不純物領域の面積を最適化することで、ＥＳＤ耐量向上が実現できる。具田的には抵抗となるｎ型不純物領域両端とダイオードとなるｎ型不純物領域の面積を同等にすることで、局所的にＥＳＤ耐量に弱い部分を排除できるので、ＥＳＤ耐量向上が実現できる。
【００２１】
このように抵抗のパターンを変えずに（すなわち従来のフィルタ特性を維持して）パッド部を所望の位置に配置できるので、例えばフリップチップ実装などにおいて、パッド部をチップ端部に設ける場合であっても、ＥＳＤ耐量の劣化を防止できる。
【００２２】
第２に、抵抗はダイオードのｎ型不純物領域と同一工程にて形成できるので、抵抗をポリシリコンで形成する場合と比較して製造工程数の増加を抑制できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図２】本発明の実施形態を説明するための回路図である。
【図３】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図４】従来構造を説明するための（Ａ）回路図、（Ｂ）断面図である。
【図５】従来構造を説明するための（Ａ）断面図、（Ｂ）平面図、（Ｃ）平面図である。
【発明を実施するための形態】
【００２４】
以下に本発明の半導体保護装置について、図１から図３を参照して説明する。図１および図３はそれぞれ本実施形態の半導体保護装置１００、１５０を説明する図である。図２は本実施形態の半導体保護装置１００、１５０の回路図である。
【００２５】
半導体保護装置１００、１５０は、静電気放電から電子機器を保護する保護回路と例えば電磁干渉を防止するための低域通過フィルタ（ＬＰＦ）型のＥＭＩ（Electro-magnetic  interference）フィルタを兼ね備えた半導体保護装置である。
【００２６】
本実施形態の半導体保護装置１００、１５０は、一導電型半導体基板と、第１逆導電型不純物領域と、第２逆導電型不純物領域と、第３逆導電型不純物領域と、絶縁膜と、第１金属層と、第２金属層とを有する。
【００２７】
図１は、本実施形態の第１の実施形態の半導体保護装置１００を示す図であり、図１（Ａ）が金属層を省略した平面図であり、図１（Ｂ）が金属層のパターンも含めた平面図であり、図１（Ｃ）が図１（Ｂ）のａ−ａ線断面図である。また、図２は、本実施形態の半導体保護装置の回路図である。
【００２８】
ｐ型半導体基板１０は、不純物濃度が例えば８Ｅ１８ｃｍ−３程度であり、その表面に第１ｎ型不純物領域１１、第２ｎ型不純物領域１２、第３ｎ型不純物領域１３が設けられる。これらの不純物濃度は、いずれも例えば８Ｅ１９ｃｍ−３程度であり、第３ｎ型不純物領域１３の両外側にそれぞれこれと離間して第１ｎ型不純物領域１１および第２ｎ型不純物領域１２が設けられる。
【００２９】
ｐ型半導体基板１０上には絶縁膜３０が設けられ、絶縁膜３０には第１開口部ＯＰ１、第２開口部ＯＰ２、第３開口部ＯＰ３、第４開口部ＯＰ４が設けられる（図１（Ｃ））。
【００３０】
第１ｎ型不純物領域１１はここでは例えば直径が７０μｍ程度の略円形であり、第１開口部ＯＰ１から露出する第１コンタクト部１１１（破線）を有する。すなわち、第１コンタクト部１１１は、第１ｎ型不純物領域１１の内側の領域であり、例えば直径が６８μｍ程度の略円形の領域である。ここで略円形とは、円形または、多角形の角部分を曲率の小さい円弧状または曲線状に面取りした形状をいう。
【００３１】
第２ｎ型不純物領域１２も第１ｎ型不純物領域１１と同様である。すなわち、例えば直径が７０μｍ程度の略円形であり、第２開口部ＯＰ２から露出する略円形（例えば直径６８μｍ程度）の第２コンタクト部１２１（破線）を有する。
【００３２】
第３ｎ型不純物領域１３は、第１ｎ型不純物領域１１および第２ｎ型不純物領域１２と離間してこれらの間のｐ型半導体基板１０に設けられる。第３ｎ型不純物領域１３は、第１端部１３４と第２端部１３５、および第１端部１３４および第２端部１３５を連結する抵抗部１３３とを有する。第１端部１３４および第２端部１３５はそれぞれ、例えば直径１５μｍ程度の略円形であり、第３開口部ＯＰ３から露出する略円形（例えば直径１３μｍ程度）の第３コンタクト部１３１（破線）と、第４開口部ＯＰ４から露出する略円形（例えば直径１３μｍ程度）の第４コンタクト部１３２（破線）を有する。
【００３３】
抵抗部１３３は、幅Ｗが例えば１０μｍ、長さＬが例えば１００μｍ程度であり、抵抗値は例えば１００Ω程度である。また、抵抗部１３３の幅Ｗは、第１端部１３４および第２端部１３５の幅（ここでは直径）より小さい。尚、第３ｎ型不純物領域１３はその全体が半導体保護装置１００の抵抗成分として機能するが、本実施形態では説明の便宜上、第１端部１３４および第２端部１３５の間に設けられてこれらを連結する領域を抵抗部１３３と称する。
【００３４】
第１金属層４１は、例えばアルミニウム（Ａｌ）であり、第１コンタクト部１１１および第３コンタクト部１３１を被覆してこれらとコンタクトする。第１金属層４１は、第１パッド部４１ｐと、これと接続する第１電極部４１ｅを有する。第１パッド部４１ｐは第１コンタクト部１１１の直上でこれと重畳し、第１電極部４１ｅは第３コンタクト部１３１の直上でこれと重畳する。
【００３５】
第２金属層４２は、第２コンタクト部１２１および第４コンタクト部１３２を被覆してこれらとコンタクトする。第２金属層４２は、第２パッド部４２ｐと、これと接続する第２電極部４２ｅを有する。第２パッド部４２ｐは第２コンタクト部１２１の直上でこれと重畳し、第２電極部４２ｅは第４コンタクト部１３２の直上でこれと重畳する。
【００３６】
第１電極部４１ｅおよび第２電極部４２ｅは、それぞれ、第１パッド部４１ｐおよび第２パッド部４２ｐより小さい面積を有する。
【００３７】
第３不純物領域１３の抵抗部１３３の上は、絶縁膜３０で覆われ、抵抗部１３３が第１金属層４１または第２金属層４２と直接コンタクトすることはない（図１（Ｃ））。
【００３８】
第１ｎ型不純物領域１１、第２ｎ型不純物領域１２および第３ｎ型不純物領域１３と、ｐ型半導体基板１０によってそれぞれダイオードＤ１、Ｄ２、Ｄ３が形成される。そして、これらのｐｎ接合容量Ｃ１、Ｃ２、Ｃ３と、抵抗部１３３によって、半導体保護装置１００が構成される（図１（Ｃ）、図２）。
【００３９】
すなわち図２の如く、半導体保護装置１００、１５０はダイオードＤ１、Ｄ２、Ｄ３の低電圧側を接続し、ダイオードＤ１、Ｄ２、Ｄ３の高電圧側の一端の間に抵抗Ｒが直列接続したものである。半導体保護装置１００の入力端子Ｖｉは入力信号端子に接続し、出力端子Ｖｏは集積回路素子（不図示）に接続する。
【００４０】
ここで、総容量Ｃは、第１ｎ型不純物領域１１とｐ型半導体基板１０のｐｎ接合容量Ｃ１と、第２ｎ型不純物領域１２とｐ型半導体基板１０のｐｎ接合容量Ｃ２と、第３ｎ型不純物領域１３とｐ型半導体基板１０のｐｎ接合容量Ｃ３の合計である。
【００４１】
第３ｎ型不純物領域１３によって半導体保護装置の抵抗部１３３を形成した場合、これとｐ型半導体基板１０で形成されるｐｎ接合容量も半導体保護装置の容量成分となる。
【００４２】
本実施形態ではこのように、第１パッド部４１ｐと第２パッド部４２ｐの直下に位置し、ダイオードＤ１およびダイオードＤ２を構成する第１ｎ型不純物領域１１および第２ｎ型不純物領域１２を、抵抗部１３３と分離して配置する。
【００４３】
半導体保護装置１００をフリップチップ実装する場合には、第１パッド部４１ｐおよび第２パッド部４２ｐにバンプ電極が設けられる。そしてこのようなフリップチップ実装の場合は特に、バンプ電極の位置は実装基板の配線によって制限される。例えば第１パッド部４１ｐおよび第２パッド部４２ｐはチップ内で最も離間（例えば５００μｍ程度）して配置されることとなる。
【００４４】
このような場合には、従来構造では抵抗Ｒを伸長し、抵抗Ｒの両端に金属層をコンタクトさせてパッド部に接続する構成を採用していた（図５参照）。
【００４５】
しかし、離間したパッド部に接続させるため、抵抗Ｒの抵抗値とｐｎ接合容量を維持して抵抗Ｒを伸長するには、抵抗Ｒの幅Ｗを広くし、パッド部下方のｐｎ接合容量を小さくする必要がある。この場合、パッド部下方のｐｎ接合容量小さくなることによりＥＳＤ耐量が劣化する問題があった。
【００４６】
そこで本実施形態では、半導体保護装置１００の抵抗となるｎ型不純物領域と、第１パッド部４１ｐおよび第２パッド部４２ｐ直下でダイオードＤ１、Ｄ２となるｎ型不純物領域とを離間することとした。
【００４７】
具体的には、第３ｎ型不純物領域１３は、第１ｎ型不純物領域１１および第２ｎ型不純物領域１２と離間してこれらの間のｐ型半導体基板１０に設けことにより、抵抗となるｎ型不純物領域の面積をＥＭＩフィルタ特性において必要な最小限の面積とすることができ、第１パッド部４１ｐおよび第２パッド部４２ｐ直下でダイオードＤ１、Ｄ２となるｎ型不純物領域の総面積を最大限に確保できるので、図５（Ｃ）よりＥＳＤ耐量を向上しつつパッド部間を離間できる。
【００４８】
図３は、第２の実施形態の半導体保護装置１５０を示す図であり、図３（Ａ）が金属層を省略した平面図であり、図３（Ｂ）が金属層のパターンも示す平面図であり、図３（Ｃ）が図３（Ｂ）のｂ−ｂ線断面図である。また、第１の実施形態と同一構成要素は同一符号で示す。
【００４９】
第２の実施形態の半導体保護装置１５０も、第１パッド部５１ｐと第２パッド部５２ｐの直下に位置し、ダイオードＤ１およびダイオードＤ２を構成する第１ｎ型不純物領域２１および第２ｎ型不純物領域２２を、抵抗部２３３と分離して配置したものであるが、第１ｎ型不純物領域２１とｐ型半導体基板１０が形成するｐｎ接合面積と、第３ｎ型不純物領域２３の第１端部２３４とｐ型半導体基板１０とが形成するｐｎ接合面積が同等である。
【００５０】
実際には、第１端部２３４は、抵抗部２３３と連続しており、抵抗部２３３との接続部分では、ｐ型半導体基板１０の深さ方向におけるｐｎ接合は形成されない（図１（Ｃ））。しかし、抵抗部２３３の幅Ｗは１０μｍ程度であって、面積（幅１０μｍ×深さ１．５μｍ程度）としては非常に微小である。具体的には、第１端部２３４を抵抗部２３３と離間して略円形に形成した場合（第１ｎ型不純物領域２１と同じ面積に形成した場合）のｐｎ接合面積（底部も含む）と、抵抗部２３３との接合部分が欠落した（Ｃ字状の）場合のｐｎ接合面積（底部も含む）の差（欠落部分の面積）はおよそ幅１０μｍ×深さ１．５μｍ程度である。本実施形態では、略円形に形成した場合（第１ｎ型不純物領域２１と同じ面積に形成した場合）のｐｎ接合面積（底部も含む）と欠落部分の面積の比が１０分の１程度以下までを同等の面積とする。
【００５１】
一例として第１ｎ型不純物領域２１と第１端部２３４は、直径が約５０μｍの略円形であり、第１開口部ＯＰ１、第３開口部ＯＰ３は、直径が約４８μｍの略円形である。
【００５２】
また、第１金属層５１が、第１ｎ型不純物領域２１の第１コンタクト部２１１および第１端部２３４の第３コンタクト部２３１を被覆してこれらとコンタクトする。第１金属層５１の、第１パッド部５１ｐと第１電極部５１ｅの面積は同等である。
【００５３】
これにより、第１ｎ型不純物領域２１とｐ型半導体基板１０で形成されるｐｎ接合容量Ｃ１と、第１端部２３４とｐ型半導体基板１０とで形成されるｐｎ接合容量Ｃ３１を同等にすることができる（図３（Ｃ））。
【００５４】
ＥＳＤ耐量は、総容量Ｃが大きいほど強くなる。つまり、ＥＳＤ耐量を向上させるには、総容量Ｃを大きくすればよいのであるが、上記の如く所定のフィルタ特性を維持する総容量Ｃは、所定の範囲に制限されているため、それ以上に大きくすることはできない。
【００５５】
そこで、本実施形態では、ＥＳＤ耐量に寄与する金属層（第１パッド部５１ｐ、第１電極部５１ｅ）直下のｎ型不純物領域（第１ｎ型不純物領域２１および第１端部２３４）を略円形の同等の面積とすることで、電界集中を緩和し、チップ内のＥＳＤ耐量を均一化することができ、これによってもＥＳＤ耐量向上を実現できる。
【００５６】
この構成は第２ｎ型不純物領域２２および第２端部２３５でも同様である。すなわち、第２ｎ型不純物領域２２とｐ型半導体基板１０で形成されるｐｎ接合面積および第２端部２３５とｐ型半導体基板１０で形成されるｐｎ接合面積は、同等である。具体的には、第２ｎ型不純物領域２２および第２端部２３５が直径約５０μｍの略円形であり、第２開口部ＯＰ２および第４開口部ＯＰ４が直径約４８μｍの略円形である。
【００５７】
また、第２金属層５２が、第２ｎ型不純物領域２２の第２コンタクト部２２１および第２端部２３５の第４コンタクト部２３２を被覆してこれらとコンタクトする。第２金属層５２の、第２パッド部５２ｐと第２電極部５２ｅの面積は同等である。
【００５８】
これにより、第２ｎ型不純物領域２２とｐ型半導体基板１０で形成されるｐｎ接合容量Ｃ２と、第２端部２３５とｐ型半導体基板１０で形成されるｐｎ接合容量Ｃ３２を同等にすることができ、チップ内のＥＳＤ耐量を均一化することができる。
【００５９】
尚、ここでは、第１ｎ型不純物領域２１と、第２ｎ型不純物領域２２のｐｎ接合面積を同等としたが、これらは異なるｐｎ接合面積であってもよい。
【００６０】
これ以外の構成は、第１の実施形態と同様であるので、説明は省略する。
【００６１】
更に、本実施形態では抵抗部１３３、２３３と各コンタクト部（ダイオード）となるｎ型不純物領域の不純物濃度は同じであるので、これらを同一工程で形成でき、ポリシリコンによる抵抗体を設ける構造と比較して、製造工程数を低減できる。
【符号の説明】
【００６２】
１０    ｐ型半導体基板
１１、２１    第１ｎ型不純物領域
１２、２２    第２ｎ型不純物領域
１３、２３    第３ｎ型不純物領域
３０    絶縁膜
４１、５１  第１金属層
４１ｐ、５１ｐ  第１パッド部
４１ｅ、５１ｅ  第１電極部
４２、５２    第２金属層
４２ｐ、５２ｐ  第２パッド部
４２ｅ、５１ｐ  第２電極部
１００、１５０  半導体保護装置
１１１、２１１    第１コンタクト部
１２１、２２１    第２コンタクト部
１３１、２３１    第３コンタクト部
１３２、２３２    第４コンタクト部
１３３、２３３    抵抗部
５０１、５０２    アルミ配線
５０３    ポリシリコン
５０４    絶縁層
５０５、５０６    ｎ型層
５０７    ｐ型半導体基板
５１０、５２０    半導体保護装置
５２１、５２２    外部電極
５２４    ｎ型層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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