(57)【要約】【課題】不揮発性半導体記憶装置の信頼性を向上できる技術を提供することにあり、特に、スプリットゲート型トランジスタのメモリゲート電極への給電を確実に行なうことができる技術を提供する。【解決手段】給電配線ＥＳＬは、給電配線ＥＳＬの一端を終端部ＴＥ１上に配置し、かつ、給電配線ＥＳＬの他端を終端部ＴＥ２上に配置し、さらに、給電配線ＥＳＬの中央部をダミー部ＤＭＹ上に配置している。つまり、終端部ＴＥ１と終端部ＴＥ２およびダミー部ＤＭＹはほぼ同じ高さであるので、終端部ＴＥ１上からダミー部ＤＭＹ上を介して終端部ＴＥ２上に配置されている給電配線ＥＳＬの大部分は同じ高さに形成される。【選択図】図１２
2010087252.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、前記第１メモリセルアレイ領域と前記第２メモリセルアレイ領域に挟まれた給電領域とを備え、前記第１メモリセルアレイ領域、前記第２メモリセルアレイ領域および前記給電領域は第１方向に並んでおり、
（ａ）前記第１方向に沿って前記第１メモリセルアレイ領域から前記給電領域に延在し、かつ、前記給電領域内に第１終端部を有する第１コントロールゲート電極と、
（ｂ）前記第１コントロールゲート電極の側壁に第１絶縁膜を介して形成され、かつ、前記第１方向に延在する第１メモリゲート電極と、
（ｃ）前記第１方向に沿って前記第２メモリセルアレイ領域から前記給電領域に延在し、かつ、前記給電領域内に第２終端部を有する第２コントロールゲート電極と、
（ｄ）前記第２コントロールゲート電極の側壁に第２絶縁膜を介して形成され、かつ、前記第１方向に延在する第２メモリゲート電極とを有し、
前記第１コントロールゲート電極と前記第２コントロールゲート電極は一直線状に配置され、かつ、前記第１終端部と前記第２終端部とは離間して配置されている不揮発性半導体記憶装置であって、
（ｅ）一端が前記第１終端部上に配置され、かつ、他端が前記第２終端部上に配置されている給電配線と、
（ｆ）前記給電配線と電気的に接続するプラグとを備え、
前記給電配線は、前記第１メモリゲート電極および前記第２メモリゲート電極を形成している第１導体膜を加工して形成され、かつ、前記給電配線を介して前記第１メモリゲート電極と前記第２メモリゲート電極は電気的に接続され、
前記給電配線を介して前記第１メモリゲート電極および前記第２メモリゲート電極に所定電圧を印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１終端部と前記第２終端部の間にダミー部が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置であって、
前記給電配線は、前記ダミー部上に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置であって、
前記ダミー部の高さは、前記第１コントロールゲート電極と前記第２コントロールゲート電極の高さと同じであることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置であって、
前記ダミー部は、前記第１コントロールゲート電極および前記第２コントロールゲート電極を形成している第２導体膜を加工して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項３記載の不揮発性半導体記憶装置であって、
前記給電配線を介して前記ダミー部上に前記プラグが形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項２記載の不揮発性半導体記憶装置であって、
前記第１方向と直交する方向を第２方向とした場合、前記第１終端部の前記第２方向の幅や前記第２終端部の前記第２方向の幅よりも、前記ダミー部の前記第２方向の幅が大きいことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１方向と直交する方向を第２方向とした場合、前記給電配線の中央部における前記第２方向の幅は、前記給電配線の端部における前記第２方向の幅よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１メモリゲート電極および前記第２メモリゲート電極は、サイドウォール形状をしていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１メモリセルアレイ領域に形成されている第１メモリセルは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された前記第１コントロールゲート電極と、
前記第１コントロールゲート電極の側壁に形成された前記第１メモリゲート電極と、
前記第１コントロールゲート電極と前記第１メモリゲート電極の間および前記第１メモリゲート電極と前記半導体基板の間に形成された前記第１絶縁膜と、
前記半導体基板内に形成された第１ソース領域と、
前記半導体基板内に形成された第１ドレイン領域とを有し、
前記第２メモリセルアレイ領域に形成されている第２メモリセルは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された前記第２コントロールゲート電極と、
前記第２コントロールゲート電極の側壁に形成された前記第２メモリゲート電極と、
前記第２コントロールゲート電極と前記第２メモリゲート電極の間および前記第２メモリゲート電極と前記半導体基板の間に形成された前記第２絶縁膜と、
前記半導体基板内に形成された第２ソース領域と、
前記半導体基板内に形成された第２ドレイン領域とを有することを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置であって、
前記第１絶縁膜および前記第２絶縁膜は、第１電位障壁膜と、前記第１電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２電位障壁膜よりなる積層膜から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１１記載の不揮発性半導体記憶装置であって、
前記第１電位障壁膜および前記第２電位障壁膜は、酸化シリコン膜から形成され、前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１導体膜は、ポリシリコン膜を有することを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項５記載の不揮発性半導体記憶装置であって、
前記第２導体膜は、ポリシリコン膜を有することを特徴とする不揮発性半導体記憶装置。
【請求項１５】
半導体基板に第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、前記第１メモリセルアレイ領域と前記第２メモリセルアレイ領域に挟まれた給電領域とを備え、前記第１メモリセルアレイ領域、前記第２メモリセルアレイ領域および前記給電領域は第１方向に並んでおり、
（ａ）前記第１方向に沿って前記第１メモリセルアレイ領域から前記給電領域に延在する第１コントロールゲート電極と、
（ｂ）前記第１方向に沿って前記給電領域内を延在し、かつ、前記第１コントロールゲート電極と電気的に接続する台座部と、
（ｃ）前記第１方向に沿って前記給電領域から前記第２メモリセルアレイ領域に延在し、かつ、前記給電領域内で前記台座部と電気的に接続される第２コントロールゲート電極と、
（ｄ）一直線状に配置される前記第１コントロールゲート電極と前記台座部と前記第２コントロールゲート電極のそれぞれの側壁に絶縁膜を介して形成され、かつ、前記第１方向に延在するメモリゲート電極と、
（ｅ）前記給電領域に形成され、かつ、前記台座部から前記第１方向と直交する第２方向側に離間して配置されたダミー部とを備える不揮発性半導体記憶装置であって、
（ｆ）一端が前記ダミー部上に配置され、かつ、他端が前記台座部上に配置されている給電配線と、
（ｇ）前記給電配線と電気的に接続するプラグとを備え、
前記給電配線は、前記メモリゲート電極を形成している第１導体膜を加工して形成され、かつ、前記給電配線は、前記メモリゲート電極と電気的に接続され、
前記給電配線を介して前記メモリゲート電極に所定電圧を印加することを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１５記載の不揮発性半導体記憶装置であって、
前記第１方向と直交する方向を第２方向とした場合、前記台座部の前記第２方向の幅は、前記第１コントロールゲート電極の前記第２方向の幅や前記第２コントロールゲート電極の前記第２方向の幅よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１５記載の不揮発性半導体記憶装置であって、
前記台座部の高さと前記ダミー部の高さは同じであることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１７記載の不揮発性半導体記憶装置であって、
前記ダミー部および前記台座部は、前記第１コントロールゲート電極および前記第２コントロールゲート電極を形成している第２導体膜を加工して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１５記載の不揮発性半導体記憶装置であって、
前記給電配線を介して前記ダミー部上に前記プラグが形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１５記載の不揮発性半導体記憶装置であって、
前記メモリゲート電極は、サイドウォール形状をしていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、コントロールゲート電極の側壁に絶縁膜を介してメモリゲート電極を形成したメモリセルを含む不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−４９７３７号公報（特許文献１）には、半導体装置の性能を向上させるとともに製造歩留りを向上させる技術が記載されている。具体的には、メモリセルが複数アレイ状に配置され、第１方向（ｘ方向）に並ぶメモリセルの選択ゲート電極は選択ゲート線によって接続され、メモリゲート電極はメモリゲート線によって接続される。ソース領域を介して隣接するメモリセルのメモリゲート電極にそれぞれ接続されたメモリゲート線同士は電気的に接続されていない。選択ゲート線は、第１方向（ｘ方向）に延在する第１の部分と、一端が第１の部分に接続して第２方向（ｙ方向）に延在する第２の部分を有している。メモリゲート線は、選択ゲート線の側壁上に絶縁膜を介して形成され、選択ゲート線の第２の部分上から素子分離領域上にかけて第１方向（ｘ方向）に延在するコンタクト部を有し、コンタクト部上に形成されたコンタクトホールを埋めるプラグを介して配線に接続されるとしている。
【０００３】
特開２００６−５４２９２号公報（特許文献２）には、標準ＣＭＯＳロジックプロセスに不揮発メモリを混載するために必要な追加マスク枚数を削減し、製造期間短縮とコスト低減を図ることができる技術が記載されている。具体的には、サイドウォール構造を利用し、ゲート電極がシリサイド化されたスプリットゲート型メモリセルにおいて、選択ゲート電極に隣接して、孤立した補助パターンを配置する。両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部に対してコンタクトを取る。コンタクトは補助パターンおよび素子分離領域に重なっても良く、占有面積を考慮して設計最適化できるとしている。
【０００４】
特開２００７−１８９０６３号公報（特許文献３）には、プロセスマージンの拡大を図ることができる半導体記憶装置とその製造方法を提供する技術が記載されている。具体的には、メモリゲート配線等を構成するポリシリコン膜は、制御ゲート配線の一方の側面上に位置する部分からその制御ゲート配線が位置する側とは反対の側に向かって延在する部分が形成され、その部分がパッド部とされる。そのパッド部を露出するようにコンタクトホールが形成されている。制御ゲート配線の一方の側面上に位置するポリシリコン膜の部分の高さは制御ゲート配線の高さ以下とされて、メモリゲート配線等を構成するポリシリコン膜が制御ゲート配線と平面的に重ならないとされている。
【特許文献１】特開２００６−４９７３７号公報
【特許文献２】特開２００６−５４２９２号公報
【特許文献３】特開２００７−１８９０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。  
【０００７】
ＭＯＮＯＳ型トランジスタの一例として、スプリットゲート型トランジスタがある。このスプリットゲート型トランジスタは、コントロールゲート電極の側壁に絶縁膜を介してサイドウォール形状のメモリゲート電極を形成した構造をしている。不揮発性半導体記憶装置では、上述したスプリットゲート型トランジスタをメモリセルに採用し、このメモリセルをアレイ状に配置した構成をとっている。具体的に、不揮発性半導体記憶装置のレイアウトの一部を説明すると、例えば、第１方向（ｘ方向）に沿って、第１メモリセルアレイ領域と給電領域と第２メモリセルアレイ領域が並んでいる。このとき、例えば、第１メモリセルアレイ領域と第２メモリセルアレイ領域に挟まれるように給電領域が配置されている。給電領域は、メモリセルアレイ領域に形成されているメモリセルに電圧を供給するための領域である。具体的には、メモリセルを構成するスプリットゲート型トランジスタのコントロールゲート電極やメモリゲート電極に電圧を供給するための領域となっている。
【０００８】
上述した第１メモリセルアレイ領域と第２メモリセルアレイ領域と給電領域の構成について説明する。まず、第１方向（ｘ方向）に沿って第１メモリセルアレイ領域から給電領域に延在する第１コントロールゲート電極が形成されている。そして、第１方向（ｘ方向）に沿って給電領域内を延在し、かつ、第１コントロールゲート電極と電気的に接続する台座部が配置されている。さらに、第１方向（ｘ方向）に沿って給電領域から第２メモリセルアレイ領域に延在し、かつ、給電領域内で台座部と電気的に接続される第２コントロールゲート電極が配置される。このとき、第１コントロールゲート電極と台座部と第２コントロールゲート電極は一直線状に配置されることになる。一直線状に配置される第１コントロールゲート電極と台座部と第２コントロールゲート電極のそれぞれの側壁に絶縁膜を介して第１方向（ｘ方向）に延在するサイドウォール状のメモリゲート電極が形成されている。
【０００９】
このとき、給電領域において、メモリゲート電極に電圧を供給する構成について説明する。給電領域において、メモリゲート電極は台座部の側壁に形成されている。このメモリゲート電極には給電配線が電気的に接続されている。給電配線は、具体的に、一端を台座部上に乗り上げ、その一端から台座部の側壁に延び、さらに、他端を台座部の下地となっている半導体基板の空いたスペースに引き出すように第２方向（ｙ方向）に沿って形成されている。これにより、給電配線は台座部の側壁に形成されているメモリゲート電極と電気的に接続されることになる。そして、給電配線は、半導体基板の空いたスペースに配置される他端でプラグと接続されて上層の配線と接続されている。これにより、メモリゲート電極に給電配線を介して電圧を供給することができる。
【００１０】
この給電配線はメモリゲート電極を構成するポリシリコン膜を加工して形成されている。すなわち、メモリゲート電極は、コントロールゲート電極（台座部も含む）を形成した半導体基板上に絶縁膜を介してポリシリコン膜を形成し、このポリシリコン膜を異方性エッチングすることにより、コントロールゲート電極（台座部も含む）の側壁にサイドウォールとして形成されるのである。このようなメモリゲート電極を形成する工程で同時に給電配線も形成される。つまり、給電領域においては、メモリゲート電極を構成するポリシリコン膜に給電配線のパターニングを施した状態でエッチングするのである。これにより、給電領域においては、台座部の側壁にサイドウォール状のメモリゲート電極が形成されるとともに、このメモリゲート電極を構成するポリシリコン膜と同一のポリシリコン膜から給電配線を形成することができる。
【００１１】
給電配線のパターニングは、ポリシリコン膜上にレジスト膜を形成した後、このレジスト膜に対してフォトリソグラフィ技術を用いてパターニングし、パターニングしたレジスト膜をマスクにしたエッチングにより行なわれる。給電配線の一端は台座部に乗り上げ、かつ、他端は台座部の下地となる半導体基板上に配置されていることから、給電配線は、台座部による段差の上下にわたって形成されることになる。したがって、給電配線を形成するためのレジスト膜も台座部による段差上でパターニングされることになる。このことは、レジスト膜に対して露光処理する場合、段差の上下に形成されているレジスト膜の両方に焦点を合わせることが困難になることを意味している。つまり、台座部の高さは、コントロールゲート電極の高さと同じであり比較的高さがあることから、露光光を結像させる結像光学系の焦点深度よりも大きくなってしまうのである。このため、例えば、台座部上に形成されるレジスト膜に焦点を合わせると、半導体基板（下地）上に形成されるレジスト膜に焦点が合わず、逆に、半導体基板（下地）上に形成されるレジスト膜に焦点を合わせると台座上に形成されるレジスト膜に焦点が合わなくなる。
【００１２】
この場合、焦点の合わない、ぼけた状態でレジスト膜をパターニングした後、このパターニングしたレジスト膜をマスクにしてポリシリコン膜をエッチングすることになる。すると、レジスト膜をマスクとしたポリシリコン膜のパターニングが正常に行なわれず、ポリシリコン膜を加工して得られる給電配線の形状不良が生じる。例えば、半導体基板（下地）上に形成されている給電配線の他端が必要以上に削られる結果、給電配線の他端で接続されるはずのプラグと接続されない状態となる。つまり、給電配線の形状不良により、給電配線とプラグとの間で接続不良が生じることになる。給電配線とプラグが非導通となると、外部から給電配線を介してメモリゲート電極に電圧を供給することができなくなる。すなわち、メモリゲート電極に電圧を給電することができなくなることから、メモリセルへのデータの書き込みあるいは消去を行なうことができなくなり、不揮発性半導体記憶装置の信頼性を低下させることになる。
【００１３】
本発明の目的は、不揮発性半導体記憶装置の信頼性を向上できる技術を提供することにあり、特に、スプリットゲート型トランジスタのメモリゲート電極への給電を確実に行なうことができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による不揮発性半導体記憶装置は、半導体基板に第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、前記第１メモリセルアレイ領域と前記第２メモリセルアレイ領域に挟まれた給電領域とを備え、前記第１メモリセルアレイ領域、前記第２メモリセルアレイ領域および前記給電領域は第１方向に並んでいる。そして、（ａ）前記第１方向に沿って前記第１メモリセルアレイ領域から前記給電領域に延在し、かつ、前記給電領域内に第１終端部を有する第１コントロールゲート電極と、（ｂ）前記第１コントロールゲート電極の側壁に第１絶縁膜を介して形成され、かつ、前記第１方向に延在する第１メモリゲート電極とを有する。さらに、（ｃ）前記第１方向に沿って前記第２メモリセルアレイ領域から前記給電領域に延在し、かつ、前記給電領域内に第２終端部を有する第２コントロールゲート電極と、（ｄ）前記第２コントロールゲート電極の側壁に第２絶縁膜を介して形成され、かつ、前記第１方向に延在する第２メモリゲート電極とを有する。このとき、前記第１コントロールゲート電極と前記第２コントロールゲート電極は一直線状に配置され、かつ、前記第１終端部と前記第２終端部とは離間して配置されている。ここで、不揮発性半導体記憶装置は、（ｅ）一端が前記第１終端部上に配置され、かつ、他端が前記第２終端部上に配置されている給電配線と、（ｆ）前記給電配線と電気的に接続するプラグとを備える。そして、前記給電配線は、前記第１メモリゲート電極および前記第２メモリゲート電極を形成している第１導体膜を加工して形成され、かつ、前記給電配線を介して前記第１メモリゲート電極と前記第２メモリゲート電極は電気的に接続されている。そして、前記給電配線を介して前記第１メモリゲート電極および前記第２メモリゲート電極に所定電圧を印加することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
不揮発性半導体記憶装置の信頼性を向上できる。特に、スプリットゲート型トランジスタのメモリゲート電極への給電を確実に行なうことができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
まず、本実施の形態１における半導体装置を説明する前に、本発明者が検討した技術（比較例）について図面（図１〜図１１）を参照しながら説明する。具体的には、比較例の構造を説明した後、この構造を製造する製造工程を説明しながら比較例の課題について説明する。
【００２５】
図１は、比較例における不揮発性半導体記憶装置のレイアウト構成の一部を示す平面図である。図１に示すように、比較例における不揮発性半導体記憶装置は、例えば、ｘ軸方向に沿ってメモリセルアレイ領域ＭＣＡ１とメモリセルアレイ領域ＭＣＡ２が配置され、このメモリセルアレイ領域ＭＣＡ１とメモリセルアレイ領域ＭＣＡ２の間に挟まれるように給電領域（シャント領域）ＥＳＲが配置されている。メモリセルアレイ領域ＭＣＡ１、ＭＣＡ２にはメモリセルがアレイ状に形成されている領域であり、給電領域ＥＳＲは、メモリセルアレイ領域ＭＣＡ１、ＭＣＡ２に電圧を供給するための領域である。つまり、メモリセルには書き込み動作、消去動作および読み出し動作の際、所定の電圧を印加する必要があるので、これらの動作を行なう際、メモリセルに所定の電圧を供給するために、給電領域ＥＳＲが設けられている。
【００２６】
上述した比較例におけるメモリセルアレイ領域ＭＣＡ１とメモリセルアレイ領域ＭＣＡ２と給電領域ＥＳＲの構成について説明する。まず、メモリセルアレイ領域ＭＣＡ１には、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｃｔ１が形成されており、このアクティブ領域Ａｃｔ１に複数のメモリセルが形成されている。同様に、メモリセルアレイ領域ＭＣＡ２にも、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｃｔ２が形成されており、このアクティブ領域Ａｃｔ２に複数のメモリセルが形成されている。一方、給電領域ＥＳＲの半導体基板内にわたって、素子分離領域ＳＴＩが一面に形成されている。
【００２７】
ｘ軸方向に沿ってメモリセルアレイ領域ＭＣＡ１から給電領域ＥＳＲに延在するコントロールゲート電極ＣＧ１が形成されている。そして、ｘ軸方向に沿って給電領域ＥＳＲ内を延在し、かつ、コントロールゲート電極ＣＧ１と電気的に接続する台座部ＰＥＤが配置されている。さらに、ｘ軸方向に沿って給電領域ＥＳＲからメモリセルアレイ領域ＭＣＡ２に延在し、かつ、給電領域ＥＳＲ内で台座部ＰＥＤと電気的に接続されるコントロールゲート電極ＣＧ２が配置される。このとき、コントロールゲート電極ＣＧ１と台座部ＰＥＤとコントロールゲート電極ＣＧ２は一直線状に配置されることになる。一直線状に配置されるコントロールゲート電極ＣＧ１と台座部ＰＥＤとコントロールゲート電極ＣＧ２のそれぞれの側壁に絶縁膜を介してｘ軸方向に延在するサイドウォール状のメモリゲート電極ＭＧが形成されている。
【００２８】
このとき、給電領域ＥＳＲにおいて、メモリゲート電極ＭＧに電圧を供給する構成について説明する。給電領域ＥＳＲにおいて、メモリゲート電極ＭＧは台座部ＰＥＤの側壁に形成されている。このメモリゲート電極ＭＧには給電配線ＥＳＬが電気的に接続されている。給電配線ＥＳＬは、具体的に、一端を台座部ＰＥＤ上に乗り上げ、その一端から台座部ＰＥＤの側壁に延び、さらに、他端を台座部ＰＥＤの下地となっている半導体基板の空いたスペースに引き出すようにｙ軸方向に沿って形成されている。これにより、給電配線ＥＳＬは台座部ＰＥＤの側壁に形成されているメモリゲート電極ＭＧと電気的に接続されることになる。そして、給電配線ＥＳＬは、半導体基板の空いたスペースに配置される他端でプラグＰＬＧ２と接続されて上層の配線と接続されている。また、給電配線ＥＳＬは、サイドウォール状のメモリゲート電極ＭＧの幅（メモリゲート電極ＭＧのゲート長方向の長さ）よりも、大きい幅で形成されている。すなわち、給電配線ＥＳＬは、メモリセルアレイ領域ＭＣＡで使用されるメモリゲート電極ＭＧよりも大きい幅を有する領域である。より具体的には、プラグＰＬＧ１の径よりも大きい幅で形成されている。これにより、メモリゲート電極ＭＧに給電配線ＥＳＬを介して電圧を供給することができる。また、コントロールゲート電極ＣＧ１、ＣＧ２は、台座部ＰＥＤに達するプラグＰＬＧ１によって電圧を供給することができるようになっている。
【００２９】
比較例における不揮発性半導体記憶装置のレイアウト構成は上記のように構成されており、以下に、図１に示すメモリセルアレイ領域ＭＣＡ１、ＭＣＡ２に形成されているメモリセルの構成、および、給電領域ＥＳＲに形成されている給電配線ＥＳＬの構成について説明する。
【００３０】
図２は、図１のＡ−Ａ線で切断した断面図であり、メモリセルの構成を示す図である。ここでは、比較例のメモリセルの構成を説明することになるが、メモリセルの構成は、後述する本実施の形態１におけるメモリセルと同様の構成をしていることになる。したがって、本明細書では比較例としてメモリセルの構成を説明するが、図２に示すメモリセルの構成および動作は、本実施の形態１におけるメモリセルの構成および動作とも言える。すなわち、比較例と本実施の形態１の相違点は、メモリセルの構成にあるのではなく、メモリセルに電圧を供給する給電領域ＥＳＲの構成にある。
【００３１】
図２に示すように、メモリセル形成領域において、半導体基板１Ｓ上にｎ型半導体領域からなるウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬが形成されている。そして、このｐ型ウェルＰＷＬ上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）上に形成されたゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極（制御電極）ＣＧが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜ＰＦ１とポリシリコン膜ＰＦ１上に形成されているコバルトシリサイド膜ＣＳから形成されている。コバルトシリサイド膜ＣＳは、コントロールゲート電極ＣＧの低抵抗化のために形成されている。このコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。なお、本実施の形態では、シリサイド膜としてコバルトシリサイド膜ＣＳを例示しているが、これに限られず、ニッケルシリサイド、または、プラチナシリサイド等の他の膜を使用することもできる。以降の説明におけるコバルトシリサイド膜ＣＳについても同様である。
【００３２】
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極ＣＧの片側の側壁には絶縁膜からなる積層膜を介してメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜ＰＦ２とポリシリコン膜ＰＦ２上に形成されているコバルトシリサイド膜ＣＳから形成されている。コバルトシリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成されている。
【００３３】
コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間およびメモリゲート電極ＭＧと半導体基板１Ｓとの間には、積層膜が形成されている。この積層膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＶ１と、電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＶ２から構成されている。電位障壁膜ＥＶ１は、例えば、酸化シリコン膜ＩＦ１から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜ＩＦ１からなる電位障壁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１Ｓから電位障壁膜ＥＶ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＶ１は、トンネル絶縁膜として機能する。なお、この電位障壁膜ＥＶ１は、酸化シリコン膜に限られず、窒素を導入した酸化シリコン膜で形成することもできる。
【００３４】
そして、この電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本比較例では、電荷蓄積膜ＥＣを窒化シリコン膜ＩＦ２から形成している。本比較例におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３５】
本比較例では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜ＩＦ２が挙げられるが、窒化シリコン膜ＩＦ２に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３６】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＶ１あるいは電位障壁膜ＥＶ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００３７】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜ＩＦ２が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜ＩＦ２中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＶ１や電位障壁膜ＥＶ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００３８】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜ＩＦ２に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本比較例では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜ＩＦ２を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＶ１および電位障壁膜ＥＶ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。また、電荷蓄積膜ＥＣとして、シリコンを複数の粒状に形成したシリコン・ナノドットを用いてもよい。
【００３９】
次に、コントロールゲート電極ＣＧの側壁のうち、一方の片側にはメモリゲート電極ＭＧが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側にはコントロールゲート電極ＣＧが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【００４０】
半導体基板１Ｓ内には、コントロールゲート電極ＣＧに整合してｎ型半導体領域ＭＶが形成されており、さらに、サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２に接する外側の領域に一対の深い高濃度不純物拡散領域ＭＳ、ＭＤが形成されている。この深い高濃度不純物拡散領域ＭＳ、ＭＤもｎ型半導体領域であり、高濃度不純物拡散領域ＭＳ、ＭＤの表面にはコバルトシリサイド膜ＣＳが形成されている。一対の低濃度不純物拡散領域ＥＸ１、ＥＸ２と一対の高濃度不純物拡散領域ＭＳ、ＭＤによって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域ＥＸ１、ＥＸ２と高濃度不純物拡散領域ＭＳ、ＭＤで形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜ＧＯＸおよびゲート絶縁膜ＧＯＸ上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２からなる積層膜とこの積層膜上に形成されているメモリゲート電極ＭＧ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００４１】
続いて、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように窒化シリコン膜１０および酸化シリコン膜１１からなる層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、図２では図示していないが、層間絶縁膜ＩＬ上には、配線が形成されており、この配線とプラグＰＬＧが電気的に接続されている。配線は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００４２】
本比較例におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、コントロールゲート電極ＣＧに印加する電圧をＶｃｇ、メモリゲート電極ＭＧに印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）に印加する電圧をＶｂとしている。電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００４３】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１２Ｖ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極ＣＧを有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェルＰＷＬ（半導体基板１Ｓ）に印加される電圧Ｖｂは０Ｖである。  
【００４４】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（Ｖｍｇ＝１２Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の窒化シリコン膜（電荷蓄積膜ＥＣ）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００４５】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極ＭＧに印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００４６】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極ＣＧに印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極ＭＧに印加する電圧ＶｍｇをＶｄｄ（１．５Ｖ）とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。  
【００４７】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００４８】
続いて、本比較例において、給電領域ＥＳＲに形成されている給電配線ＥＳＬの構成について説明する。図３は、図１のＢ−Ｂ線で切断した断面図であり、給電配線ＥＳＬの構成を示す図である。図３に示すように、半導体基板１Ｓ上には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介して台座部ＰＥＤが形成されている。台座部ＰＥＤは、メモリセルのコントロールゲート電極ＣＧ（図２参照）と同層の膜から形成されており、具体的にポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳとの積層膜から構成されている。
【００４９】
そして、台座部ＰＥＤから下層の半導体基板１Ｓ上にわたって給電配線ＥＳＬが形成されている。給電配線ＥＳＬは、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなる積層膜を介して、具体的に、一端を台座部ＰＥＤ上に乗り上げ、その一端から台座部ＰＥＤの側壁に延び、さらに、他端を台座部ＰＥＤの下地となっている半導体基板１Ｓの空いたスペースに引き出すように形成されている。給電配線ＥＳＬは、図２に示すメモリセルのメモリゲート電極ＭＧと同層の膜で形成されており、具体的に、ポリシリコン膜ＰＦ２とこのポリシリコン膜ＰＦ２上に形成されているコバルトシリサイド膜ＣＳから構成されている。このとき、図１に示すように、メモリゲート電極ＭＧは台座部ＰＥＤの側壁に形成されていることから、メモリゲート電極ＭＧには給電配線ＥＳＬが電気的に接続されていることになる。給電配線ＥＳＬの側壁にはサイドウォールＳＷが形成されており、この給電配線ＥＳＬ上を含む半導体基板１Ｓ上に層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、窒化シリコン膜１０と酸化シリコン膜１１の積層膜から構成されている。この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通するコンタクトホールＣＮＴ２が形成されており、このコンタクトホールＣＮＴ２を導電材料で埋め込むことによりプラグＰＬＧ２が形成されている。給電配線ＥＳＬは、半導体基板１Ｓの空いたスペースに配置される他端で、このプラグＰＬＧ２と接続されて上層の配線と接続されている。これにより、メモリゲート電極ＭＧに給電配線ＥＳＬを介して電圧を供給することができる。以上のように、比較例における給電配線ＥＳＬは、半導体基板１Ｓと台座部ＰＥＤとの段差に沿って形成されていることから、以下に示す問題が生ずる。この問題点について、給電配線ＥＳＬを製造する工程を例に挙げて説明する。
【００５０】
図４〜図１１は、比較例における給電配線ＥＳＬの製造工程を説明する図であり、この給電配線ＥＳＬは、メモリセルアレイ領域に形成されるメモリセルを形成する工程を利用して形成される。図４〜図１１では、左側領域にメモリセルアレイ領域ＭＣＡが示され、右側領域に給電領域ＥＳＲが示されている。
【００５１】
まず、図４に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの給電領域ＥＳＲに素子分離領域ＳＴＩを形成する。
【００５２】
続いて、メモリセルアレイ領域ＭＣＡの半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００５３】
次に、図５に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。そして、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。
【００５４】
続いて、図６に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、メモリセルアレイ領域ＭＣＡにコントロールゲート電極ＣＧを形成し、給電領域ＥＳＲに台座部ＰＥＤを形成する。このようにメモリセルアレイ領域ＭＣＡに形成されるコントロールゲート電極ＣＧと、給電領域ＥＳＲに形成される台座部ＰＥＤとは、同じポリシリコン膜ＰＦ１を加工することにより形成される。このとき、給電領域ＥＳＲにおいては、台座部ＰＥＤが形成されている領域と、台座部ＰＥＤが形成されていない領域の間で段差が生じることになる。その後、メモリセルアレイ領域ＭＣＡにおいては、フォトリソグラフィ技術およびイオン注入法を用いて、ｎ型半導体領域ＭＶを形成する。
【００５５】
その後、図７に示すように、半導体基板１Ｓ上に、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなる積層膜を形成し、この積層膜上にポリシリコン膜ＰＦ２を形成する。このとき、給電領域ＥＳＲでは、台座部ＰＥＤによる段差を反映して積層膜とポリシリコン膜ＰＦ２が形成される。
【００５６】
続いて、図８に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１を塗布した後、このレジスト膜ＦＲ１をパターニングする。このとき、給電領域ＥＳＲでは、給電配線を形成する領域がレジスト膜ＦＲ１で覆われるようにする。ここで、給電配線の一端は台座部ＰＥＤに乗り上げ、かつ、他端は台座部ＰＥＤの下地となる半導体基板１Ｓ上に配置されるように形成されることから、給電配線は、台座部ＰＥＤによる段差の上下にわたって形成されることになる。したがって、給電配線を形成するためのレジスト膜ＦＲ１も台座部ＰＥＤによる段差上でパターニングされることになる。このことは、レジスト膜ＦＲ１に対して露光処理する場合、段差の上下に形成されているレジスト膜ＦＲ１の両方に焦点を合わせることが困難になることを意味している。つまり、台座部ＰＥＤの高さは、コントロールゲート電極ＣＧの高さと同じであり比較的高さがあることから、露光光を結像させる結像光学系の焦点深度よりも大きくなってしまうのである。このため、例えば、台座部ＰＥＤ上に形成されるレジスト膜ＦＲ１に焦点を合わせると、半導体基板（下地）上に形成されるレジスト膜ＦＲ１に焦点が合わず、逆に、半導体基板（下地）上に形成されるレジスト膜ＦＲ１に焦点を合わせると台座部ＰＥＤ上に形成されるレジスト膜に焦点が合わなくなる。したがって、焦点ぼけを最小限にするために、露光光の焦点が段差の中間にくるように設定する。ただし、このように焦点位置を調整する場合であっても、台座部ＰＥＤ上に形成されているレジスト膜ＦＲ１と半導体基板１Ｓ上に形成されているレジスト膜ＦＲ１は焦点が合っていないため、焦点ぼけの状態で露光されることになる。
【００５７】
この場合、レジスト膜ＦＲ１に対して露光・現像処理を行なうと、図８に示すように、本来ならばレジスト膜ＦＲ１で覆われる領域（図８の点線で示している）のレジスト膜ＦＲ１が除去される現象が生じ、台座部ＰＥＤによる段差にわたって形成されているレジスト膜ＦＲ１は、形成すべき給電配線の全体を覆うようにパターニングされなくなる（図８の実線で示している）。
【００５８】
そして、図９に示すように、このようにしてパターニングされたレジスト膜ＦＲ１をマスクにして下地膜であるポリシリコン膜ＰＦ２および積層膜（酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２、酸化シリコン膜ＩＦ３）をエッチングする。すると、給電領域ＥＳＲでは、ポリシリコン膜ＰＦ２よりなる給電配線ＥＳＬが形成される。しかし、このとき形成される給電配線ＥＳＬは、上述したようにレジスト膜ＦＲ１が正常にパターニングされていない結果、設計値よりも収縮した状態で形成されることになる。
【００５９】
一方、メモリセルアレイ領域ＭＣＡでは、ポリシリコン膜ＰＦ２および積層膜（酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２、酸化シリコン膜ＩＦ３）をエッチングすることにより、コントロールゲート電極ＣＧの側壁に積層膜を介してサイドウォール形状のメモリゲート電極ＭＧを形成することができる。また、給電配線ＥＳＬは、サイドウォール状のメモリゲート電極ＭＧの幅（メモリゲート電極ＭＧのゲート長方向の長さ）よりも、大きい幅で形成されている。すなわち、給電配線ＥＳＬは、メモリセルアレイ領域ＭＣＡで使用されるメモリゲート電極ＭＧよりも大きい幅を有する領域である。より具体的には、プラグＰＬＧ１の径よりも大きい幅で形成されている。これは、以降の実施の形態においても同様である。
【００６０】
そして、このとき、積層膜は、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなるが、これらの膜は、例えば、酸化シリコン膜ＩＦ１が電位障壁膜ＥＶ１となり、窒化シリコン膜ＩＦ２が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＩＦ３が電位障壁膜ＥＶ２となる。なお、ポリシリコン膜ＰＦ２および積層膜を異方性エッチングすると、コントロールゲート電極ＣＧの両側の側壁にメモリゲート電極ＭＧが形成されるが、その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、コントロールゲート電極ＣＧの片側の側壁に形成されるメモリゲート電極ＭＧは除去されている。
【００６１】
次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセルアレイ領域ＭＣＡでは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２を形成する。浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【００６２】
その後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセルアレイ領域ＭＣＡにおいては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。同様に、給電領域ＥＳＲにおいては、給電配線ＥＳＬの両端部の側壁にサイドウォールＳＷが形成される。
【００６３】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセルアレイ領域ＭＣＡにサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＭＳ、ＭＤを形成する。深い高濃度不純物拡散領域ＭＳ、ＭＤは、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【００６４】
次に、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセルアレイ領域ＭＣＡにおいては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜ＰＦ１、ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜ＰＦ１、ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。同様に、高濃度不純物拡散領域ＭＳ、ＭＤの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。
【００６５】
一方、給電領域ＥＳＲにおいても、給電配線ＥＳＬを構成するポリシリコン膜ＰＦ２の表面にコバルトシリサイド膜ＣＳが形成される。これにより、給電配線ＥＳＬはポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳから構成されることになる。
【００６６】
以上のようにして半導体基板１Ｓのメモリセルアレイ領域ＭＣＡに複数のメモリセルを形成し、給電領域ＥＳＲに給電配線ＥＳＬを形成することができる。
【００６７】
次に、配線工程について図１１を参照しながら説明する。図１１に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、窒化シリコン膜１０と酸化シリコン膜１１から形成される。その後、層間絶縁膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００６８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬにコンタクトホールを形成する。例えば、メモリセルアレイ領域ＭＣＡには、コンタクトホールＣＮＴが形成され、給電領域ＥＳＲではコンタクトホールＣＮＴ２が形成される。
【００６９】
その後、コンタクトホールＣＮＴ、ＣＮＴ２の底面および内壁を含む層間絶縁膜ＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。そして、コンタクトホールＣＮＴ、ＣＮＴ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧおよびプラグＰＬＧ２を形成することができる。
【００７０】
ここで、給電領域ＥＳＲに着目すると、プラグＰＬＧ２は給電配線ＥＳＬに接続されるように形成されることが通常の構造であるが、上述したように、給電配線ＥＳＬが収縮して形成される結果、給電配線ＥＳＬとプラグＰＬＧ２が電気的に接続されなくなる場合が生じる。この場合、給電配線ＥＳＬとプラグＰＬＧ２が非導通となると、外部から給電配線ＥＳＬを介してメモリゲート電極ＭＧに電圧を供給することができなくなる。すなわち、メモリゲート電極ＭＧに電圧を給電することができなくなることから、メモリセルへのデータの書き込みあるいは消去を行なうことができなくなり、不揮発性半導体記憶装置の信頼性を低下させる問題点が生じることになる。
【００７１】
以上のように、比較例では、台座部ＰＥＤと半導体基板１Ｓとの間の段差にわたって給電配線ＥＳＬを形成することから、必然的に、段差にわたってレジスト膜ＦＲ１のパターニングを行なうことになる。この結果、段差の上下に形成されたレジスト膜ＦＲ１の両方に対して露光光の焦点を合わせることが困難となり、レジスト膜ＦＲ１の形状不良が発生する。したがって、形状不良のレジスト膜ＦＲ１で、ポリシリコン膜ＰＦ２のパターニングを行なうことになり、ポリシリコン膜ＰＦ２を加工して形成される給電配線ＥＳＬの収縮が生じることになる。この結果、給電配線ＥＳＬとプラグＰＬＧ２が電気的に非導通状態となり、給電配線ＥＳＬを介してメモリゲート電極ＭＧに電圧を供給することができなくなるのである。
【００７２】
そこで、本実施の形態１では、スプリットゲート型トランジスタのメモリゲート電極への給電を確実に行なうことができる技術を提供することにより、不揮発性半導体記憶装置の信頼性を向上することを目的としている。以下に、この目的を実現する本実施の形態１における技術的思想について説明する。
【００７３】
図１２は、本実施の形態１における不揮発性半導体記憶装置のレイアウト構成を示す図である。図１２に示すように、本実施の形態１における不揮発性半導体記憶装置は、ｘ軸方向（第１方向）に沿ってメモリセルアレイ領域ＭＣＡ１、ＭＣＡ２、ＭＣＡ３が並んで配置されており、メモリセルアレイ領域ＭＣＡ１とメモリセル領域ＭＣＡ２の間、あるいは、メモリセルアレイ領域ＭＣＡ１とメモリセルアレイ領域ＭＣＡ３の間に挟まれるように給電領域ＥＳＲが配置されている。
【００７４】
メモリセルアレイ領域ＭＣＡ１、ＭＣＡ２、ＭＣＡ３は、複数のメモリセルがアレイ状に形成されている領域であり、給電領域ＥＳＲは、メモリセルアレイ領域ＭＣＡ１、ＭＣＡ２、ＭＣＡ３に電圧を供給するための領域である。つまり、メモリセルには書き込み動作、消去動作および読み出し動作の際、所定の電圧を印加する必要があるので、これらの動作を行なう際、メモリセルに所定の電圧を供給するために、給電領域ＥＳＲが設けられている。
【００７５】
上述した本実施の形態１におけるメモリセルアレイ領域ＭＣＡ１、ＭＣＡ２、ＭＣＡ３と給電領域ＥＳＲの構成について説明する。まず、メモリセルアレイ領域ＭＣＡ１、ＭＣＡ２、ＭＣＡ３は同様の構成をしている。具体的に、メモリセルアレイ領域ＭＣＡ１には、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｃｔ１が形成されており、このアクティブ領域Ａｃｔ１に複数のメモリセルが形成されている。同様に、メモリセルアレイ領域ＭＣＡ２にも、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｃｔ２が形成されており、このアクティブ領域Ａｃｔ２に複数のメモリセルが形成されている。さらに、メモリセルアレイ領域ＭＣＡ３にも素子分離領域ＳＴＩで区画されたアクティブ領域Ａｃｔ３が形成されており、このアクティブ領域Ａｃｔ３に複数のメモリセルが形成されている。一方、給電領域ＥＳＲの半導体基板内にわたって、素子分離領域ＳＴＩが一面に形成されている。
【００７６】
続いて、メモリセルアレイ領域ＭＣＡ１、ＭＣＡ２と、メモリセルアレイ領域ＭＣＡ１、ＭＣＡ２に挟まれている給電領域に着目したレイアウト構成を説明する。図１２に示すように、ｘ軸方向に沿ってメモリセルアレイ領域ＭＣＡ１から給電領域ＥＳＲに延在するコントロールゲート電極ＣＧ１ａが形成されている。そして、メモリセルアレイ領域ＭＣＡ１内をｘ軸方向に延在しているコントロールゲート電極ＣＧ１ａは、給電領域ＥＳＲ内で終端部ＴＥ１に接続されている。つまり、コントロールゲート電極ＣＧ１ａは給電領域ＥＳＲ内で終端していることになる。給電領域ＥＳＲに存在する終端部ＴＥ１のｙ軸方向の幅は、コントロールゲート電極ＣＧ１ａの幅よりも大きくなっている。この終端部ＴＥ１にはプラグＰＬＧ１が電気的に接続されており、このプラグＰＬＧ１を介してコントロールゲート電極ＣＧ１ａに所定の電圧が供給されるようになっている。
【００７７】
さらに、ｘ軸方向に沿ってメモリセルアレイ領域ＭＣＡ２から給電領域ＥＳＲに延在するコントロールゲート電極ＣＧ２ａが形成されている。そして、メモリセルアレイ領域ＭＣＡ２内をｘ軸方向に延在しているコントロールゲート電極ＣＧ２ａは、給電領域ＥＳＲ内で終端部ＴＥ２に接続されている。給電領域ＥＳＲに存在する終端部ＴＥ２のｙ軸方向の幅は、コントロールゲート電極ＣＧ２ａの幅よりも大きくなっている。この終端部ＴＥ２にはプラグＰＬＧ１が電気的に接続されており、このプラグＰＬＧ１を介してコントロールゲート電極ＣＧ２ａに所定の電圧が供給されるようになっている。
【００７８】
このとき、コントロールゲート電極ＣＧ１ａとコントロールゲート電極ＣＧ２ａは一直線状に配置されることになる。一直線状に配置されるコントロールゲート電極ＣＧ１ａの側壁には絶縁膜を介してｘ軸方向に延在するサイドウォール状のメモリゲート電極ＭＧ１ａが形成されている。同様に、コントロールゲート電極ＣＧ２ａの側壁には絶縁膜を介してｘ軸方向に延在するサイドウォール状のメモリゲート電極ＭＧ２ａが形成されている。コントロールゲート電極ＣＧ１ａの側壁に形成されているメモリゲート電極ＭＧ１ａは、終端部ＴＥ１の側壁にも形成され、終端部ＴＥ１の周囲に回り込むように形成されている。同様に、コントロールゲート電極ＣＧ２ａの側壁に形成されているメモリゲート電極ＭＧ２ａは、終端部ＴＥ２の側壁にも形成され、終端部ＴＥ２の周囲に回り込むように形成されている。
【００７９】
次に、メモリセルアレイ領域ＭＣＡ１においては、ｘ軸方向に延在するコントロールゲート電極ＣＧ１ａと隣接して並行するようにコントロールゲート電極ＣＧ１ｂがｘ軸方向に延在している。そして、ｘ軸方向に沿って給電領域ＥＳＲ内を延在し、かつ、コントロールゲート電極ＣＧ１ｂと電気的に接続する台座部ＰＥＤが配置されている。さらに、ｘ軸方向に沿って給電領域ＥＳＲからメモリセルアレイ領域ＭＣＡ２に延在し、かつ、給電領域ＥＳＲ内で台座部ＰＥＤと電気的に接続されるコントロールゲート電極ＣＧ２ｂが配置される。このとき、コントロールゲート電極ＣＧ１ｂと台座部ＰＥＤとコントロールゲート電極ＣＧ２ｂは一直線状に配置されることになる。一直線状に配置されるコントロールゲート電極ＣＧ１ｂと台座部ＰＥＤとコントロールゲート電極ＣＧ２ｂのそれぞれの側壁に絶縁膜を介してｘ軸方向に延在するサイドウォール状のメモリゲート電極ＭＧ１ｂおよびメモリゲート電極ＭＧ２ｂが形成されている。台座部ＰＥＤにはプラグＰＬＧ１が電気的に接続されており、このプラグＰＬＧ１を介してコントロールゲート電極ＣＧ２ｂとコントロールゲート電極ＣＧ２ｂに所定の電圧が供給されるようになっている。
【００８０】
メモリセルアレイ領域ＭＣＡ１には、コントロールゲート電極ＣＧ１ａとコントロールゲート電極ＣＧ１ｂが交互に配置されて複数のメモリセルがアレイ状に形成されることになる。ここで、コントロールゲート電極ＣＧ１ａとコントロールゲート電極ＣＧ１ｂとは、メモリセルアレイ領域ＭＣＡ１内では構成に相違はないが、メモリアレイ領域ＭＣＡ１に隣接して形成される給電領域ＥＳＲでの構成が異なる。つまり、コントロールゲート電極ＣＧ１ａは給電領域ＥＳＲにおいて終端部ＴＥ１に接続されるように構成されているのに対し、コントロールゲート電極ＣＧ１ｂは給電領域ＥＳＲにおいて台座部ＰＥＤに接続されるように構成されている。このため、本実施の形態１では、メモリセルアレイ領域ＭＣＡ１内に並行して配置されているコントロールゲート電極をコントロールゲート電極ＣＧ１ａとコントロールゲート電極ＣＧ１ｂと区別している。
【００８１】
ただし、図１２に示すように、メモリセルアレイ領域ＭＣＡ１の左側に配置される給電領域ＥＳＲにおいては、上述したように、コントロールゲート電極ＣＧ１ａは終端部ＴＥ１に接続されるように構成され、コントロールゲート電極ＣＧ１ｂは台座部ＰＥＤに接続されるように構成されている。これに対し、メモリセルアレイ領域ＭＣＡ１の右側に配置されている給電領域ＥＳＲにおいては、逆に、コントロールゲート電極ＣＧ１ａは台座部に接続されるように構成され、コントロールゲート電極ＣＧ１ｂは終端部に接続されるように構成されている。
【００８２】
次に、本実施の形態１の特徴点について説明する。図１２に示すように、給電領域ＥＳＲにおいて、終端部ＴＥ１と終端部ＴＥ２の間にはダミー部ＤＭＹが形成されている。このダミー部ＤＭＹの高さは終端部ＴＥ１や終端部ＴＥ２の高さとほぼ等しくなるように形成されている。そして、終端部ＴＥ１とダミー部ＤＭＹと終端部ＴＥ２は、一直線上に配置され、終端部ＴＥ１上からダミー部ＤＭＹ上を介して終端部ＴＥ２上に渡って給電配線ＥＳＬが形成されている。したがって、給電配線ＥＳＬは、終端部ＴＥ１の側壁に形成されているメモリゲート電極ＭＧ１ａと電気的に接続され、かつ、終端部ＴＥ２の側壁に形成されているメモリゲート電極ＭＧ２ａと電気的に接続されていることになる。つまり、メモリゲート電極ＭＧ１ａとメモリゲート電極ＭＧ２ａは給電配線ＥＳＬを介して電気的に接続されていることになる。さらに、給電配線ＥＳＬはダミー部ＤＭＹ上に形成されており、このダミー部ＤＭＹ上で給電配線ＥＳＬにはプラグＰＬＧ２が電気的に接続されている。このことから、プラグＰＬＧ２から給電配線ＥＳＬに電圧が供給され、給電配線ＥＳＬに供給された電圧は、給電配線ＥＳＬと電気的に接続されているメモリゲート電極ＭＧ１ａとメモリゲート電極ＭＧ２ａに供給される。すなわち、給電配線ＥＳＬを介してメモリゲート電極ＭＧ１ａとメモリゲート電極ＭＧ２ａに所定の電圧を供給することができるのである。
【００８３】
本実施の形態１の特徴は、給電配線ＥＳＬのレイアウト構成にある。図１２に示すように、本実施の形態１における給電配線ＥＳＬは、給電配線ＥＳＬの一端を終端部ＴＥ１上に配置し、かつ、給電配線ＥＳＬの他端を終端部ＴＥ２上に配置し、さらに、給電配線ＥＳＬの中央部をダミー部ＤＭＹ上に配置している。これにより、給電配線ＥＳＬの大部分を同じ高さに形成することができるのである。つまり、終端部ＴＥ１と終端部ＴＥ２およびダミー部ＤＭＹはほぼ同じ高さであるので、終端部ＴＥ１上からダミー部ＤＭＹ上を介して終端部ＴＥ２上に配置されている給電配線ＥＳＬの大部分は同じ高さに形成されるのである。このように給電配線ＥＳＬの大部分を同じ高さにすることにより、給電配線ＥＳＬをパターニングする際に使用されるレジスト膜の高さも一定となる。この結果、レジスト膜に露光処理を施す際の焦点ずれもなくなり、レジスト膜の形状不良を抑制することができる。したがって、正常な給電配線ＥＳＬの形状を反映したレジスト膜を形成することができ、給電配線ＥＳＬを正常パターニングすることができる。このため、給電配線ＥＳＬとプラグＰＬＧ２との電気的な接続を確実にすることができ、スプリットゲート型トランジスタのメモリゲート電極ＭＧ１ａ、ＭＧ２ａへの給電を確実に行なうことができる。すなわち、本実施の形態１によれば、不揮発性半導体記憶装置の信頼性を向上することができるのである。
【００８４】
さらに、給電配線ＥＳＬの詳細な構成について説明する。図１３は、図１２のＡ−Ａ線で切断した断面図である。図１３に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介して終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹが形成されている。このとき、ダミー部ＤＭＹは、終端部ＴＥ１および終端部ＴＥ２の間に位置している。すなわち、ダミー部ＤＭＹは、コントロールゲート電極ＣＧ１ａやコントロールゲート電極ＣＧ２ａとは電気的に接続しない領域である。終端部ＴＥ１と終端部ＴＥ２とダミー部ＤＭＹは同じポリシリコン膜ＰＦ１から形成されており、終端部ＴＥ１と終端部ＴＥ２の間にダミー部ＤＭＹが設けられている。終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹはほぼ同じ高さで形成されており、終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹを構成するポリシリコン膜ＰＦ１は、図１２に示すコントロールゲート電極ＣＧ１ａやコントロールゲート電極ＣＧ２ａを構成する膜と同じ膜である。なお、終端部ＴＥ１や終端部ＴＥ２を構成するポリシリコン膜ＰＦ１の表面にはコバルトシリサイド膜ＣＳが形成されている。
【００８５】
図１３に示すように、終端部ＴＥ１からダミー部ＤＭＹを介して終端部ＴＥ２に渡って給電配線ＥＳＬが形成されている。具体的には、終端部ＴＥ１の上面の一部と側面を通った後、素子分離領域ＳＴＩ上からダミー部ＤＭＹの側面と上面を覆い、さらに、素子分離領域ＳＴＩ上から終端部ＴＥ２の側面と上面の一部にわたって、積層膜が形成され、この積層膜上に給電配線ＥＳＬが形成されている。積層膜は酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３から構成されている。一方、給電配線ＥＳＬは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されているコバルトシリサイド膜ＣＳから形成されている。給電配線ＥＳＬを構成するポリシリコン膜ＰＦ２は、図１２に示すメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａを構成する膜と同じ膜である。
【００８６】
このように本実施の形態１では、給電配線ＥＳＬの一端が終端部ＴＥ１上に配置され、かつ、給電配線ＥＳＬの他端が終端部ＴＥ２上に配置されている。さらに、給電配線ＥＳＬの中央部がダミー部ＤＭＹ上に配置される。したがって、給電配線ＥＳＬの大部分は、終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹ上に配置されるので、給電配線ＥＳＬの大部分は同じ高さを維持することになる。
【００８７】
このとき、図１３に示すように、終端部ＴＥ１とダミー部ＤＭＹとの間の領域、および、終端部ＴＥ２とダミー部ＤＭＹとの間の領域において、給電配線ＥＳＬは素子分離領域ＳＴＩ上に配置されることになる。すなわち、本実施の形態１では給電配線ＥＳＬの大部分の領域が同じ高さである終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹ上に配置されるが、給電配線ＥＳＬの一部は素子分離領域ＳＴＩ上に配置されることになっている。つまり、素子分離領域ＳＴＩ上に配置されている給電配線ＥＳＬの一部は、終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹ上に配置されている給電配線ＥＳＬの大部分との間で段差を生じていることになる。しかし、素子分離領域ＳＴＩ上に配置されている給電配線ＥＳＬの一部は非常に狭い領域であり問題はないのである。段差を生じている給電配線ＥＳＬの一部は非常に狭い領域であり、給電配線ＥＳＬをパターニングする際、ポリシリコン膜ＰＦ２上に形成されるレジスト膜はこの段差を概ね反映せずに形成することができるのである。言い換えれば、給電配線ＥＳＬを形成するためのレジスト膜の形状は、終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹ上に配置されているポリシリコン膜ＰＦ２の平坦性を反映した形状となる。このため、レジスト膜に露光処理を施す際、焦点ずれを抑制できるのである。
【００８８】
本実施の形態１で重要な点は、給電配線ＥＳＬの両端部の高さを同じにするように構成することにある。これにより、給電配線ＥＳＬの両端部で段差を発生させることを抑制できるのである。比較例でも説明したように、給電配線ＥＳＬの両端部に段差が生じると、給電配線ＥＳＬをパターニングする際に使用されるレジスト膜も段差を反映した形状になる。このため、レジスト膜のパターニングが正常に行なわれずに、給電配線ＥＳＬの両端部が収縮してしまうのである。すなわち、給電配線ＥＳＬの収縮は、給電配線ＥＳＬの両端部での段差が生じると問題として顕在化しやすくなるものであり、給電配線ＥＳＬの両端部以外の場所で多少の段差が生じても給電配線ＥＳＬの収縮は起こりにくく、それほど問題として顕在化しないのである。そこで、本実施の形態１では、給電配線ＥＳＬの両端部を同じ高さにしているのである。この結果、給電配線ＥＳＬの両端部において、露光処理を施す際に露光光の焦点ずれを抑制でき、レジスト膜が正常に形成されるのである。このことは、給電配線ＥＳＬの収縮が生じずに給電配線ＥＳＬを正常にパターニングすることができることを意味するものである。さらに、本実施の形態１では、給電配線ＥＳＬの両端部を同じ高さにするとともに、給電配線ＥＳＬの中央部にも両端部と同じ高さのダミー部ＤＭＹを形成している。これにより、給電配線ＥＳＬの大部分を同じ高さにすることができるので、給電配線ＥＳＬをパターニングする際に使用されるレジスト膜の高さもさらに一定とすることができる。この結果、レジスト膜に露光処理を施す際の焦点ずれもなくなり、レジスト膜の形状不良を抑制することができる。したがって、正常な給電配線ＥＳＬの形状を反映したレジスト膜を形成することができ、給電配線ＥＳＬを正常にパターニングすることができる。
【００８９】
次に、図１３に示すように、給電配線ＥＳＬの両側の側壁にはサイドウォールＳＷが形成され、この給電配線ＥＳＬと終端部ＴＥ１および終端部ＴＥ２を覆うように層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば、窒化シリコン膜１０と酸化シリコン膜１１から形成されている。そして、この層間絶縁膜ＩＬには、終端部ＴＥ１や終端部ＴＥ２に達するコンタクトホールＣＮＴ１が形成されており、このコンタクトホールＣＮＴ１にチタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１には図示しない配線が接続されており、プラグＰＬＧ１を介して終端部ＴＥ１や終端部ＴＥ２に電圧を供給するようになっている。終端部ＴＥ１は図１２に示すコントロールゲート電極ＣＧ１ａと電気的に接続され、終端部ＴＥ２は図１２に示すコントロールゲート電極ＣＧ２ａと電気的に接続されていることから、プラグＰＬＧ１から終端部ＴＥ１を介してコントロールゲート電極ＣＧ１ａに電圧が供給され、プラグＰＬＧ１から終端部ＴＥ２を介してコントロールゲート電極ＣＧ２ａに電圧が供給されることになる。
【００９０】
さらに、図１３に示すように、層間絶縁膜ＩＬには、給電配線ＥＳＬに達するコンタクトホールＣＮＴ２が形成されており、このコンタクトホールＣＮＴ２にチタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ２が形成されている。このプラグＰＬＧ２には図示しない配線が接続されており、プラグＰＬＧ２を介して給電配線ＥＳＬに電圧を供給するようになっている。給電配線ＥＳＬは図１２に示すメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａと電気的に接続されていることから、プラグＰＬＧ２から給電配線ＥＳＬを介してメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａに電圧が供給されることになる。
【００９１】
特に、本実施の形態１では、プラグＰＬＧ２を給電配線ＥＳＬの中央部に接続するように構成している。別の言い方をすれば、プラグＰＬＧ２は、給電配線ＥＳＬの中央部下に配置されているダミー部ＤＭＹ上に形成されているということもできる。これにより、確実に給電配線ＥＳＬとプラグＰＬＧ２を電気的に接続することができる。例えば、給電配線ＥＳＬの端部でプラグＰＬＧ２と給電配線ＥＳＬとを接続するように構成すると、プラグＰＬＧ２が給電配線ＥＳＬの長手方向に位置ずれを起こした場合、給電配線ＥＳＬとプラグＰＬＧ２が非導通となるおそれが高くなる。これに対し、給電配線ＥＳＬの中央部でプラグＰＬＧ２と接続するように構成すると、プラグＰＬＧ２が給電配線ＥＳＬの長手方向にずれても給電配線ＥＳＬとプラグＰＬＧ２との導通状態を確保できるのである。つまり、給電配線ＥＳＬの中央部であるダミー部ＤＭＹ上にプラグＰＬＧ２を形成することにより、プラグＰＬＧ２の位置ずれに対するマージンを確保できるのである。
【００９２】
続いて、図１４は、図１２のＢ−Ｂ線で切断した断面図である。図１４に示すように、半導体基板１Ｓ上には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介して台座部ＰＥＤとダミー部ＤＭＹが形成されている。ダミー部ＤＭＹは、図１４に示す両側の台座部ＰＥＤの間に設けられている。この台座部ＰＥＤとダミー部ＤＭＹは、同じポリシリコン膜ＰＦ１を加工することにより形成されている。そして、台座部ＰＥＤは、このポリシリコン膜ＰＦ１とポリシリコン膜ＰＦ１の表面に形成されたコバルトシリサイド膜ＣＳから構成されており、ダミー部ＤＭＹは、ポリシリコン膜ＰＦ１から構成されている。台座部ＰＥＤおよびダミー部ＤＭＹを構成するポリシリコン膜ＰＦ１は、図１２に示すコントロールゲート電極ＣＧ１ｂおよびコントロールゲート電極ＣＧ２ｂを構成する膜と同じ膜である。
【００９３】
台座部ＰＥＤの側壁とダミー部ＤＭＹの側壁には、積層膜を介してポリシリコン膜ＰＦ２が形成されている。このとき、積層膜は酸化シリコン膜ＩＦ１と窒化シリコン膜ＩＦ２と酸化シリコン膜ＩＦ３から構成されている。そして、ダミー部ＤＭＹ上には上述した積層膜を介して給電配線ＥＳＬが配置されている。この給電配線ＥＳＬは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されているコバルトシリサイド膜ＣＳから形成されている。
【００９４】
すなわち、ダミー部ＤＭＹは、半導体基板１Ｓ、コントロールゲート電極ＣＧ１ｂ、コントロールゲート電極ＣＧ２ｂ、メモリゲート電極ＭＧ１ａおよびメモリゲート電極ＭＧ２ａと、それぞれ電気的に接続していない領域であり、フローティング状態とされている。
【００９５】
台座部ＰＥＤ上および給電配線ＥＳＬ上を含む半導体基板１Ｓ上には層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、窒化シリコン膜１０と酸化シリコン膜１１から形成されている。そして、この層間絶縁膜ＩＬを貫通して給電配線ＥＳＬに達するコンタクトホールＣＮＴ２が形成されており、このコンタクトホールＣＮＴ２には、チタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ２が形成されている。このプラグＰＬＧ２には図示しない配線が接続されており、プラグＰＬＧ２を介して給電配線ＥＳＬに電圧を供給するようになっている。給電配線ＥＳＬは図１２に示すメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａと電気的に接続されていることから、プラグＰＬＧ２から給電配線ＥＳＬを介してサイドウォール形状のメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａに電圧が供給されることになる。
【００９６】
本実施の形態１における不揮発性半導体記憶装置は上記のように構成されており、その特徴を説明すると以下のようになる。すなわち、図１２および図１３に示すように、本実施の形態１における給電配線ＥＳＬは、給電配線ＥＳＬの一端を終端部ＴＥ１上に配置し、かつ、給電配線ＥＳＬの他端を終端部ＴＥ２上に配置し、さらに、給電配線ＥＳＬの中央部をダミー部ＤＭＹ上に配置している。これにより、給電配線ＥＳＬの大部分を同じ高さに形成している。この点が本実施の形態１の大きな特徴である。
【００９７】
給電配線ＥＳＬの大部分を同じ高さにすることにより、給電配線ＥＳＬをパターニングする際に使用されるレジスト膜の高さも一定となる。この結果、レジスト膜に露光処理を施す際の焦点ずれもなくなり、レジスト膜の形状不良を抑制することができる。したがって、正常な給電配線ＥＳＬの形状を反映したレジスト膜を形成することができ、給電配線ＥＳＬを正常にパターニングすることができる。このため、給電配線ＥＳＬとプラグＰＬＧ２との電気的な接続を確実にすることができ、スプリットゲート型トランジスタのメモリゲート電極ＭＧ１ａ、ＭＧ２ａへの給電を確実に行なうことができる。
【００９８】
さらに、本実施の形態１では、図１２に示すレイアウト構成をとることにより、以下に示すような顕著な効果を得ることができる。図１２に示すように、メモリセルアレイ領域ＭＣＡ１に形成されているメモリゲート電極ＭＧ１ａと、メモリセルアレイ領域ＭＣＡ２に形成されているメモリゲート電極ＭＧ２ａとは、給電配線ＥＳＬによって電気的に接続されている。このような構成を繰り返すことにより、メモリゲート電極ＭＧ１ａとメモリゲート電極ＭＧ２ａと一直線状に配置されているその他のメモリゲート電極も給電配線で接続されることになる。つまり、図１２では、メモリゲート電極ＭＧ１ａとメモリゲート電極ＭＧ２ａとを給電配線ＥＳＬで接続している箇所を図示しているが、例えば、メモリゲート電極ＭＧ１ａと一直線状に配置されているその他のメモリゲート電極もその他の給電配線で電気的に接続されることになる。このことから、図１２に示すレイアウト構成では、一直線状に配置されているメモリゲート電極は、複数の箇所で給電配線と接続されて互いに電気的に接続されていることになる。したがって、例えば、一直線状に配置されているメモリゲート電極間を接続する給電配線の１つとプラグが非導通となっても、その他の給電配線のうち少なくとも１つがプラグと導通していれば、一直線状に配置されているすべてのメモリゲート電極に電圧を供給することができるのである。このことは、給電配線と接続するプラグの不良に対する許容マージンが大きくなることを意味している。このように図１２に示すレイアウト構成によれば、不揮発性半導体記憶装置の信頼性向上を図ることができるという顕著な効果を得ることができるのである。
【００９９】
次に、本実施の形態１における不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。図１５〜図２２は、本実施の形態１における給電配線ＥＳＬの製造工程を説明する図であり、この給電配線ＥＳＬは、メモリセルアレイ領域に形成されるメモリセルを形成する工程を利用して形成される。図１５〜図２２では、左側領域にメモリセルアレイ領域ＭＣＡが示され、右側領域に給電領域ＥＳＲが示されている。
【０１００】
まず、図１５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの給電領域ＥＳＲに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１０１】
続いて、メモリセルアレイ領域ＭＣＡの半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１０２】
次に、図１６に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１０３】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１０４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１０５】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１０６】
次に、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。
【０１０７】
続いて、図１７に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、メモリセルアレイ領域ＭＣＡにコントロールゲート電極ＣＧを形成し、給電領域ＥＳＲに終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹを形成する。このようにメモリセルアレイ領域ＭＣＡに形成されるコントロールゲート電極ＣＧと、給電領域ＥＳＲに形成される終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹは、同じポリシリコン膜ＰＦ１を加工することにより形成される。このため、終端部ＴＥ１と終端部ＴＥ２とダミー部ＤＭＹの高さはほぼ同じになる。給電領域ＥＳＲにおいては、終端部ＴＥ１と終端部ＴＥ２の間にダミー部ＤＭＹが形成されることになる。このため、終端部ＴＥ１とダミー部ＤＭＹの間の隙間、および、終端部ＴＥ２とダミー部ＤＭＹの間の隙間による段差が生じることになる。その後、メモリセルアレイ領域ＭＣＡにおいては、フォトリソグラフィ技術およびイオン注入法を用いて、ｎ型半導体領域ＭＶを形成する。
【０１０８】
その後、図１８に示すように、半導体基板１Ｓ上に、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなる積層膜を形成し、この積層膜上にポリシリコン膜ＰＦ２を形成する。このとき、給電領域ＥＳＲでは、終端部ＴＥ１とダミー部ＤＭＹとの間の隙間による段差、および、終端部ＴＥ２とダミー部ＤＭＹとの間の隙間による段差を反映して積層膜とポリシリコン膜ＰＦ２が形成される。
【０１０９】
続いて、図１９に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１を塗布した後、このレジスト膜ＦＲ１をパターニングする。このとき、給電領域ＥＳＲでは、給電配線を形成する領域がレジスト膜ＦＲ１で覆われるようにする。ここで、給電配線の一端は終端部ＴＥ１上に配置され、かつ、給電配線の他端は終端部ＴＥ２上に配置されるように形成され、さらに、給電配線の中央部はダミー部ＤＭＹ上に配置されるように形成する。このことから、給電配線の大部分は同じ高さになっているので、ポリシリコン膜ＰＦ２上に形成されるレジスト膜ＦＲ１は平坦な形状となる。ここで、終端部ＴＥ１とダミー部ＤＭＹとの間の隙間、および、終端部ＴＥ２とダミー部ＤＭＹとの間の隙間は、非常に小さい領域となることから、これらの隙間の形状を忠実に反映するようにレジスト膜ＦＲ１は形成されずに、レジスト膜ＦＲ１の平坦性が確保される。すなわち、給電配線の大部分を同じ高さにすることにより、給電配線をパターニングする際に使用されるレジスト膜ＦＲ１の高さもほぼ一定となる。この結果、レジスト膜ＦＲ１に露光処理を施す際の焦点ずれもなくなり、レジスト膜ＦＲ１の形状不良を抑制することができる。したがって、正常な給電配線の形状を反映したレジスト膜ＦＲ１を形成することができ、図２０に示すように、このパターニングしたレジスト膜ＦＲ１をマスクにしたエッチングにより、給電配線ＥＳＬを正常にパターニングすることができる。つまり、パターニングされたレジスト膜ＦＲ１をマスクにして下地膜であるポリシリコン膜ＰＦ２および積層膜（酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２、酸化シリコン膜ＩＦ３）をエッチングする。すると、給電領域ＥＳＲでは、ポリシリコン膜ＰＦ２よりなる給電配線ＥＳＬが形成される。このとき形成される給電配線ＥＳＬは、レジスト膜ＦＲ１が正常にパターニングされているため、設計値に近い状態で正常に形成されることになる。
【０１１０】
一方、メモリセルアレイ領域ＭＣＡでは、ポリシリコン膜ＰＦ２および積層膜（酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２、酸化シリコン膜ＩＦ３）をエッチングすることにより、コントロールゲート電極ＣＧの側壁に積層膜を介してサイドウォール形状のメモリゲート電極ＭＧを形成することができる。このとき、積層膜は、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなるが、これらの膜は、例えば、酸化シリコン膜ＩＦ１が電位障壁膜ＥＶ１となり、窒化シリコン膜ＩＦ２が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＩＦ３が電位障壁膜ＥＶ２となる。なお、ポリシリコン膜ＰＦ２および積層膜を異方性エッチングすると、コントロールゲート電極ＣＧの両側の側壁にメモリゲート電極ＭＧが形成されるが、その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、コントロールゲート電極ＣＧの片側の側壁に形成されるメモリゲート電極ＭＧは除去されている。
【０１１１】
次に、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセルアレイ領域ＭＣＡでは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２を形成する。浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【０１１２】
その後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセルアレイ領域ＭＣＡにおいては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。同様に、給電領域ＥＳＲにおいては、給電配線ＥＳＬの両端部の側壁にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１１３】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセルアレイ領域ＭＣＡにサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＭＳ、ＭＤを形成する。深い高濃度不純物拡散領域ＭＳ、ＭＤは、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＭＳ、ＭＤと浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２と深い高濃度不純物拡散領域ＭＳ、ＭＤで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。このようにして、深い高濃度不純物拡散領域ＭＳ、ＭＤを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１１４】
次に、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセルアレイ領域ＭＣＡにおいては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜ＰＦ１、ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜ＰＦ１、ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。同様に、高濃度不純物拡散領域ＭＳ、ＭＤの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。
【０１１５】
一方、給電領域ＥＳＲにおいても、給電配線ＥＳＬを構成するポリシリコン膜ＰＦ２の表面にコバルトシリサイド膜ＣＳが形成される。これにより、給電配線ＥＳＬはポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳから構成されることになる。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１１６】
以上のようにして半導体基板１Ｓのメモリセルアレイ領域ＭＣＡに複数のメモリセルを形成し、給電領域ＥＳＲに給電配線ＥＳＬを形成することができる。
【０１１７】
次に、配線工程について図２２を参照しながら説明する。図２２に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、窒化シリコン膜１０と酸化シリコン膜１１から形成される。その後、層間絶縁膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１１８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬにコンタクトホールを形成する。例えば、メモリセルアレイ領域ＭＣＡには、コンタクトホールＣＮＴが形成され、給電領域ＥＳＲではコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２が形成される。
【０１１９】
その後、コンタクトホールＣＮＴ、ＣＮＴ１、ＣＮＴ２の底面および内壁を含む層間絶縁膜ＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２０】
そして、コンタクトホールＣＮＴ、ＣＮＴ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ、プラグＰＬＧ１およびプラグＰＬＧ２を形成することができる。
【０１２１】
次に、図示しないが、層間絶縁膜ＩＬ１およびプラグＰＬＧ、ＰＬＧ１、ＰＬＧ２上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線を形成する。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における不揮発性半導体記憶装置を形成することができる。
【０１２２】
（実施の形態２）
本実施の形態２における不揮発性半導体記憶装置について図面を参照しながら説明する。図２３は、本実施の形態２における不揮発性半導体記憶装置のレイアウト構成を示す図である。本実施の形態２と前記実施の形態１の相違点は、給電領域ＥＳＲに形成されるダミー部ＤＭＹのサイズが異なる点である。具体的には、図１２と図２３とを比較すると、図２３に示すダミー部ＤＭＹのｙ軸方向の幅は、図１２に示すダミー部ＤＭＹのｙ軸方向の幅よりも大きくなっている。このように本実施の形態２の特徴は、図２３において、ダミー部ＤＭＹのｙ軸方向の幅を、終端部ＴＥ１のｙ軸方向の幅や終端部ＴＥ２のｙ軸方向の幅よりも大きくしている点にある。
【０１２３】
次に、ダミー部ＤＭＹのｙ軸方向の幅を、終端部ＴＥ１のｙ軸方向の幅や終端部ＴＥ２のｙ軸方向の幅よりも大きくする利点について説明する。図２３に示すように、給電配線ＥＳＬは、終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹ上に配置されている。このとき、給電配線ＥＳＬが、例えば、ｙ軸方向にずれるように形成される場合を考える。この場合、ダミー部ＤＭＹのｙ軸方向の幅が小さいと、給電配線ＥＳＬがｙ軸方向にわずかにずれるときでも、給電配線ＥＳＬの一部がダミー部ＤＭＹ上からずれてしまう。すると、給電配線ＥＳＬの形状不良が発生しやすくなるおそれがある。そこで、本実施の形態２では、ダミー部ＤＭＹのｙ方向の幅を比較的大きく形成しているのである。これにより、たとえ、給電配線ＥＳＬがｙ軸方向に多少ずれて形成される場合であっても、給電配線ＥＳＬをダミー部ＤＭＹ上に配置することができる。この結果、給電配線ＥＳＬは、ダミー部ＤＭＹ上に安定して形成されたままになるので、給電配線ＥＳＬの形状不良を抑制することができる。つまり、本実施の形態２によれば、ダミー部ＤＭＹのｙ軸方向の幅を大きくすることにより、給電配線ＥＳＬのｙ軸方向における合わせ余裕を確保できる顕著な効果を得ることができるのである。
【０１２４】
なお、ダミー部ＤＭＹのｙ軸方向の幅を大きくすると、隣接する台座部ＰＥＤと接触してしまうおそれが生じることから、図２３に示すように、台座部ＰＥＤのｙ軸方向の幅を小さくしている。
【０１２５】
（実施の形態３）
前記実施の形態１では、給電領域ＥＳＲにダミー部ＤＭＹを形成する例について説明したが、本実施の形態３では、給電領域ＥＳＲにダミー部ＤＭＹを設けない例について説明する。図２４は、本実施の形態３における不揮発性半導体記憶装置のレイアウト構成を示す図である。本実施の形態３におけるレイアウト構成を示す図２４と、前記実施の形態１におけるレイアウト構成を示す図１２はほぼ同様の構成をしているが、図２４では、給電領域ＥＳＲにダミー部ＤＭＹが設けられていない点が相違する。
【０１２６】
図２４において、給電領域ＥＳＲには、終端部ＴＥ１と終端部ＴＥ２が形成されており、この終端部ＴＥ１上に一端を配置し、かつ、終端部ＴＥ２上に他端を配置するように給電配線ＥＳＬが配置されている。このとき、給電配線ＥＳＬの中央部直下にはダミー部が設けられていない。
【０１２７】
図２５は、図２４のＡ−Ａ線で切断した断面図である。図２５に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介して終端部ＴＥ１および終端部ＴＥ２が形成されている。終端部ＴＥ１および終端部ＴＥ２はほぼ同じ高さで形成されており、終端部ＴＥ１と終端部ＴＥ２を構成するポリシリコン膜ＰＦ１は、図２４に示すコントロールゲート電極ＣＧ１ａやコントロールゲート電極ＣＧ２ａを構成する膜と同じ膜である。なお、終端部ＴＥ１や終端部ＴＥ２を構成するポリシリコン膜ＰＦ１の表面にはコバルトシリサイド膜ＣＳが形成されている。
【０１２８】
図２５に示すように、終端部ＴＥ１から終端部ＴＥ２に渡って給電配線ＥＳＬが形成されている。具体的には、終端部ＴＥ１の上面の一部と側面を通った後、素子分離領域ＳＴＩ上を通り、さらに、素子分離領域ＳＴＩ上から終端部ＴＥ２の側面と上面の一部にわたって、積層膜が形成され、この積層膜上に給電配線ＥＳＬが形成されている。積層膜は酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３から構成されている。一方、給電配線ＥＳＬは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されているコバルトシリサイド膜ＣＳから形成されている。給電配線ＥＳＬを構成するポリシリコン膜ＰＦ２は、図１２に示すメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａを構成する膜と同じ膜である。
【０１２９】
このように本実施の形態３では、給電配線ＥＳＬの一端が終端部ＴＥ１上に配置され、かつ、給電配線ＥＳＬの他端が終端部ＴＥ２上に配置されている。一方、給電配線ＥＳＬの中央部は素子分離領域ＳＴＩ上に配置されていることになる。
【０１３０】
図２５に示すように、給電配線ＥＳＬの両側の側壁にはサイドウォールＳＷが形成され、この給電配線ＥＳＬと終端部ＴＥ１および終端部ＴＥ２を覆うように層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば、窒化シリコン膜１０と酸化シリコン膜１１から形成されている。そして、この層間絶縁膜ＩＬには、終端部ＴＥ１や終端部ＴＥ２に達するコンタクトホールＣＮＴ１が形成されており、このコンタクトホールＣＮＴ１にチタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１には図示しない配線が接続されており、プラグＰＬＧ１を介して終端部ＴＥ１や終端部ＴＥ２に電圧を供給するようになっている。終端部ＴＥ１は図２４に示すコントロールゲート電極ＣＧ１ａと電気的に接続され、終端部ＴＥ２は図２４に示すコントロールゲート電極ＣＧ２ａと電気的に接続されていることから、プラグＰＬＧ１から終端部ＴＥ１を介してコントロールゲート電極ＣＧ１ａに電圧が供給され、プラグＰＬＧ１から終端部ＴＥ２を介してコントロールゲート電極ＣＧ２ａに電圧が供給されることになる。
【０１３１】
さらに、図２５に示すように、層間絶縁膜ＩＬには、給電配線ＥＳＬに達するコンタクトホールＣＮＴ２が形成されており、このコンタクトホールＣＮＴ２にチタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ２が形成されている。このプラグＰＬＧ２には図示しない配線が接続されており、プラグＰＬＧ２を介して給電配線ＥＳＬに電圧を供給するようになっている。給電配線ＥＳＬは図２４に示すメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａと電気的に接続されていることから、プラグＰＬＧ２から給電配線ＥＳＬを介してメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａに電圧が供給されることになる。
【０１３２】
次に、図２６は、図２４のＢ−Ｂ線で切断した断面図である。図２６に示すように、半導体基板１Ｓ上には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介して台座部ＰＥＤが形成されている。この台座部ＰＥＤは、ポリシリコン膜ＰＦ１を加工することにより形成されている。そして、台座部ＰＥＤは、このポリシリコン膜ＰＦ１とポリシリコン膜ＰＦ１の表面に形成されたコバルトシリサイド膜ＣＳから構成されている。台座部ＰＥＤを構成するポリシリコン膜ＰＦ１は、図２４に示すコントロールゲート電極ＣＧ１ｂおよびコントロールゲート電極ＣＧ２ｂを構成する膜と同じ膜である。
【０１３３】
台座部ＰＥＤの側壁および台座部ＰＥＤ間の素子分離領域ＳＴＩ上には、積層膜を介してポリシリコン膜ＰＦ２が形成されている。このとき、積層膜は酸化シリコン膜ＩＦ１と窒化シリコン膜ＩＦ２と酸化シリコン膜ＩＦ３から構成されている。台座部ＰＥＤ間の素子分離領域ＳＴＩ上に形成されているポリシリコン膜ＰＦ２は給電配線ＥＳＬを構成しており、この給電配線ＥＳＬは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されているコバルトシリサイド膜ＣＳから形成されている。
【０１３４】
台座部ＰＥＤ上および給電配線ＥＳＬ上を含む半導体基板１Ｓ上には層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、窒化シリコン膜１０と酸化シリコン膜１１から形成されている。そして、この層間絶縁膜ＩＬを貫通して給電配線ＥＳＬに達するコンタクトホールＣＮＴ２が形成されており、このコンタクトホールＣＮＴ２には、チタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ２が形成されている。このプラグＰＬＧ２には図示しない配線が接続されており、プラグＰＬＧ２を介して給電配線ＥＳＬに電圧を供給するようになっている。給電配線ＥＳＬは図１２に示すメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａと電気的に接続されていることから、プラグＰＬＧ２から給電配線ＥＳＬを介してメモリゲート電極ＭＧ１ａやメモリゲート電極ＭＧ２ａに電圧が供給されることになる。
【０１３５】
本実施の形態３における不揮発性半導体記憶装置は上記のように構成されており、その特徴は、給電配線ＥＳＬの両端部の高さを同じにするように構成することにある。これにより、給電配線ＥＳＬの両端部で段差を発生させることを抑制できるのである。比較例でも説明したように、給電配線ＥＳＬの両端部に段差が生じると、給電配線ＥＳＬをパターニングする際に使用されるレジスト膜も段差を反映した形状になる。このため、レジスト膜のパターニングが正常に行なわれずに、給電配線ＥＳＬの両端部が収縮してしまうのである。すなわち、給電配線ＥＳＬの収縮は、給電配線ＥＳＬの両端部での段差が生じると問題として顕在化しやすくなるものであり、給電配線ＥＳＬの両端部以外の場所で多少の段差が生じても給電配線ＥＳＬの収縮は起こりにくく、それほど問題として顕在化しないのである。そこで、本実施の形態３では、給電配線ＥＳＬの両端部を同じ高さにしているのである。この結果、給電配線ＥＳＬの両端部において、露光処理を施す際に露光光の焦点ずれを抑制でき、レジスト膜が正常に形成されるのである。
【０１３６】
ただし、本実施の形態３では、給電配線ＥＳＬの中央部直下にダミー部を設けていないので、図２５に示すように、給電配線ＥＳＬの両端部と中央部では段差が生じることになる。この場合、給電配線ＥＳＬの両端部上に形成されるレジスト膜に焦点を合わせて、レジスト膜に対する露光処理が行なわれる。したがって、給電配線ＥＳＬの中央部上に形成されるレジスト膜に対しては焦点ずれが発生すると考えられる。しかし、給電配線ＥＳＬの中央部上に形成されるレジスト膜に対して焦点ずれの状態で露光処理を施しても、このレジスト膜は給電配線ＥＳＬの中央部を覆う膜であるから問題はそれほどないのである。すなわち、レジスト膜の形状不良による給電配線ＥＳＬの収縮は、給電配線ＥＳＬの両端部での段差が生じると問題として顕在化しやすくなるものであり、給電配線ＥＳＬの両端部以外の場所で多少の段差が生じても給電配線ＥＳＬの収縮は起こりにくく、それほど問題として顕在化しないのである。つまり、本実施の形態３では、少なくとも、給電配線ＥＳＬの両端部の高さを同じにするように構成しているので、給電配線ＥＳＬのパターニングを正常に近い状態で実施することができるのである。このため、本実施の形態３によれば、不揮発性半導体記憶装置の信頼性を向上することができる。
【０１３７】
（実施の形態４）
本実施の形態４では、給電配線ＥＳＬの中央部直下にダミー部を設けないことを前提として、給電配線ＥＳＬをパターニングする際のマスクとなるレジスト膜の形状を工夫する例について説明する。
【０１３８】
図２７は、本実施の形態４における不揮発性半導体記憶装置のレイアウト構成を示す図である。図２７において、本実施の形態４の特徴は、給電配線ＥＳＬの中央部の幅を、給電配線ＥＳＬの端部の幅よりも大きくすることにある。具体的に、図２７に示すように、給電配線ＥＳＬは、終端部ＴＥ１上に一端が配置され、かつ、終端部ＴＥ２上に他端が配置されるように形成されている。このとき、給電配線ＥＳＬの中央部直下には、ダミー部が設けられていない。このため、給電配線ＥＳＬの両端部は同じ高さを維持しているが、給電配線ＥＳＬの両端部と中央部との間には段差が生じることになる。
【０１３９】
給電配線ＥＳＬを形成する際、給電配線ＥＳＬの両端部上に形成されるレジスト膜に焦点を合わせて、レジスト膜に対する露光処理を行なうと、給電配線ＥＳＬの中央部上に形成されるレジスト膜に対しては焦点ずれが発生すると考えられる。しかし、前記実施の形態３でも説明したように、給電配線ＥＳＬの中央部上に形成されるレジスト膜に対して焦点ずれの状態で露光処理を施しても、このレジスト膜は給電配線ＥＳＬの中央部を覆う膜であるから問題はそれほどないのである。つまり、レジスト膜の形状不良による給電配線ＥＳＬの収縮は、給電配線ＥＳＬの両端部での段差が生じると問題として顕在化しやすくなるものであり、給電配線ＥＳＬの両端部以外の場所で多少の段差が生じても給電配線ＥＳＬの収縮は起こりにくく、それほど問題として顕在化しないのである。
【０１４０】
給電配線ＥＳＬの中央部において、焦点ずれによるレジスト膜の形状不良は、給電配線ＥＳＬの収縮として顕在化するのではなく、給電配線ＥＳＬの幅（ｙ軸方向の幅）が小さくなるという現象として顕在化する。このことから、本実施の形態４では、給電配線ＥＳＬの中央部の幅（ｙ軸方向の幅）を給電配線ＥＳＬの両端部の幅（ｙ軸方向の幅）よりも大きくなるようにパターニングするのである。これにより、給電配線ＥＳＬの中央部では、焦点ずれによるレジスト膜の形状不良が発生しても、給電配線ＥＳＬの中央部における配線幅の狭小化を抑制することができるのである。つまり、予め給電配線ＥＳＬの中央部の幅が両端部の幅よりも大きくなる条件でパターニングすれば、配線幅の狭小化が生じても、給電配線ＥＳＬの中央部の幅が給電配線ＥＳＬの両端部の幅よりも狭くなることを抑制できるのである。
【０１４１】
さらに、給電配線ＥＳＬの中央部の幅を給電配線ＥＳＬの両端部の幅よりも大きくすると以下に示す効果も得られる。すなわち、図２７に示すように、本実施の形態４において、給電配線ＥＳＬの中央部は、プラグＰＬＧ２と接続する領域として機能する。このことから、給電配線ＥＳＬの中央部の幅が大きくなれば、プラグＰＬＧ２と導通を確保することが容易となるのである。言い換えれば、本実施の形態４によれば、給電配線ＥＳＬの中央部の幅を大きくすることにより、プラグＰＬＧ２との合わせ余裕の拡大を図ることができる顕著な効果を得ることができる。この結果、本実施の形態４によれば、不揮発性半導体記憶装置の信頼性を向上することができる。
【０１４２】
（実施の形態５）
本実施の形態５では、ダミー部ＤＭＹと台座部ＰＥＤとの間に給電配線ＥＳＬを設ける例について説明する。図２８は、本実施の形態５における不揮発性半導体記憶装置のレイアウト構成を示す図である。本実施の形態５におけるレイアウト構成を示す図２８と、前記実施の形態１におけるレイアウト構成を示す図１２はほぼ同様の構成をしているが、図２８では、給電領域ＥＳＲにおいて、ダミー部ＤＭＹと台座部ＰＥＤにわたって給電配線ＥＳＬが形成されている点が相違する。
【０１４３】
図２８において、給電領域ＥＳＲには、終端部ＴＥ１と終端部ＴＥ２が形成されており、終端部ＴＥ１と終端部ＴＥ２の間にダミー部ＤＭＹが設けられている。そして、終端部ＴＥ１、ダミー部ＤＭＹおよび終端部ＴＥ２はｘ軸方向へ一列に並んでおり、この列に並行するように台座部ＰＥＤが形成されている。本実施の形態５では、上述したダミー部ＤＭＹと台座部ＰＥＤにわたってｙ軸方向へ給電配線ＥＳＬが配置されていることに特徴がある。
【０１４４】
図２９は、図２８のＡ−Ａ線で切断した断面図である。図２９に示すように、半導体基板１Ｓ上には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介して終端部ＴＥ１、終端部ＴＥ２とダミー部ＤＭＹが形成されている。ダミー部ＤＭＹは、図２９に示す終端部ＴＥ１と終端部ＴＥ２の間に設けられている。この終端部ＴＥ１、終端部ＴＥ２とダミー部ＤＭＹは、同じポリシリコン膜ＰＦ１を加工することにより形成されている。そして、終端部ＴＥ１と終端部ＴＥ２は、このポリシリコン膜ＰＦ１とポリシリコン膜ＰＦ１の表面に形成されたコバルトシリサイド膜ＣＳから構成されており、ダミー部ＤＭＹは、ポリシリコン膜ＰＦ１から構成されている。終端部ＴＥ１、終端部ＴＥ２およびダミー部ＤＭＹを構成するポリシリコン膜ＰＦ１は、図２８に示すコントロールゲート電極ＣＧ１ａおよびコントロールゲート電極ＣＧ２ａを構成する膜と同じ膜である。
【０１４５】
終端部ＴＥ１の側壁と終端部ＴＥ２の側壁とダミー部ＤＭＹの側壁には、積層膜を介してポリシリコン膜ＰＦ２が形成されている。このとき、積層膜は酸化シリコン膜ＩＦ１と窒化シリコン膜ＩＦ２と酸化シリコン膜ＩＦ３から構成されている。そして、ダミー部ＤＭＹ上には上述した積層膜を介して給電配線ＥＳＬが配置されている。この給電配線ＥＳＬは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されているコバルトシリサイド膜ＣＳから形成されている。
【０１４６】
次に、図２９に示すように、給電配線ＥＳＬの両側の側壁にはサイドウォールＳＷが形成され、この給電配線ＥＳＬと終端部ＴＥ１および終端部ＴＥ２を覆うように層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば、窒化シリコン膜１０と酸化シリコン膜１１から形成されている。そして、この層間絶縁膜ＩＬには、終端部ＴＥ１や終端部ＴＥ２に達するコンタクトホールＣＮＴ１が形成されており、このコンタクトホールＣＮＴ１にチタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１には図示しない配線が接続されており、プラグＰＬＧ１を介して終端部ＴＥ１や終端部ＴＥ２に電圧を供給するようになっている。終端部ＴＥ１は図２８に示すコントロールゲート電極ＣＧ１ａと電気的に接続され、終端部ＴＥ２は図２８に示すコントロールゲート電極ＣＧ２ａと電気的に接続されていることから、プラグＰＬＧ１から終端部ＴＥ１を介してコントロールゲート電極ＣＧ１ａに電圧が供給され、プラグＰＬＧ１から終端部ＴＥ２を介してコントロールゲート電極ＣＧ２ａに電圧が供給されることになる。
【０１４７】
さらに、図２９に示すように、層間絶縁膜ＩＬには、給電配線ＥＳＬに達するコンタクトホールＣＮＴ２が形成されており、このコンタクトホールＣＮＴ２にチタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ２が形成されている。このプラグＰＬＧ２には図示しない配線が接続されており、プラグＰＬＧ２を介して給電配線ＥＳＬに電圧を供給するようになっている。給電配線ＥＳＬは図２８に示すメモリゲート電極ＭＧ１ｂやメモリゲート電極ＭＧ２ｂと電気的に接続されていることから、プラグＰＬＧ２から給電配線ＥＳＬを介してメモリゲート電極ＭＧ１ｂやメモリゲート電極ＭＧ２ｂに電圧が供給されることになる。
【０１４８】
図３０は、図２８のＢ−Ｂ線で切断した断面図である。図３０に示すように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介して台座部ＰＥＤおよびダミー部ＤＭＹが形成されている。台座部ＰＥＤとダミー部ＤＭＹは同じポリシリコン膜ＰＦ１から形成されている。台座部ＰＥＤおよびダミー部ＤＭＹはほぼ同じ高さで形成されており、台座部ＰＥＤおよびダミー部ＤＭＹを構成するポリシリコン膜ＰＦ１は、図２８に示すコントロールゲート電極ＣＧ１ｂやコントロールゲート電極ＣＧ２ｂを構成する膜と同じ膜である。台座部ＰＥＤのｙ軸方向の幅は、コントロールゲート電極ＣＧ１ｂのｙ軸方向の幅やコントロールゲート電極ＣＧ２ｂのｙ軸方向の幅よりも大きくなっている。
【０１４９】
図３０に示すように、台座部ＰＥＤからダミー部ＤＭＹに渡って給電配線ＥＳＬが形成されている。具体的には、台座部ＰＥＤの上面の一部と側面を通った後、素子分離領域ＳＴＩ上からダミー部ＤＭＹの側面と上面の一部を覆うように積層膜が形成され、この積層膜上に給電配線ＥＳＬが形成されている。積層膜は酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３から構成されている。一方、給電配線ＥＳＬは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されているコバルトシリサイド膜ＣＳから形成されている。給電配線ＥＳＬを構成するポリシリコン膜ＰＦ２は、図２８に示すメモリゲート電極ＭＧ１ｂやメモリゲート電極ＭＧ２ｂを構成する膜と同じ膜である。
【０１５０】
台座部ＰＥＤ上および給電配線ＥＳＬ上を含む半導体基板１Ｓ上には層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、窒化シリコン膜１０と酸化シリコン膜１１から形成されている。そして、この層間絶縁膜ＩＬを貫通して給電配線ＥＳＬに達するコンタクトホールＣＮＴ２が形成されており、このコンタクトホールＣＮＴ２には、チタン／窒化チタン膜およびタングステン膜からなる導電材料が埋め込まれてプラグＰＬＧ２が形成されている。このプラグＰＬＧ２には図示しない配線が接続されており、プラグＰＬＧ２を介して給電配線ＥＳＬに電圧を供給するようになっている。給電配線を介してダミー部ＤＭＹ上にプラグＰＬＧ２が形成されている。給電配線ＥＳＬは図２８に示すメモリゲート電極ＭＧ１ｂやメモリゲート電極ＭＧ２ｂと電気的に接続されていることから、プラグＰＬＧ２から給電配線ＥＳＬを介してサイドウォール形状のメモリゲート電極ＭＧ１ｂやメモリゲート電極ＭＧ２ｂに電圧が供給されることになる。
【０１５１】
本実施の形態５における不揮発性半導体記憶装置は上記のように構成されており、その特徴を説明すると以下のようになる。すなわち、図２８および図３０に示すように、本実施の形態５における給電配線ＥＳＬは、給電配線ＥＳＬの一端を台座部ＰＥＤ上に配置し、かつ、給電配線ＥＳＬの他端をダミー部ＤＭＹ上に配置している。これにより、給電配線ＥＳＬの両端部を同じ高さに形成している。この点が本実施の形態５の大きな特徴である。
【０１５２】
給電配線ＥＳＬの両端部を同じ高さにすることにより、給電配線ＥＳＬをパターニングする際に使用されるレジスト膜の高さも一定となる。この結果、レジスト膜に露光処理を施す際の焦点ずれもなくなり、レジスト膜の形状不良を抑制することができる。したがって、正常な給電配線ＥＳＬの形状を反映したレジスト膜を形成することができ、給電配線ＥＳＬを正常にパターニングすることができる。このため、給電配線ＥＳＬとプラグＰＬＧ２との電気的な接続を確実にすることができ、スプリットゲート型トランジスタのメモリゲート電極ＭＧ１ｂ、ＭＧ２ｂへの給電を確実に行なうことができる。
【０１５３】
さらに、本実施の形態５によれば、以下に示す効果も得られる。例えば、給電配線ＥＳＬがｘ軸方向に延在するように形成されている場合、ｙ軸方向へのずれがマージンとして厳しくなる。したがって、ｙ軸方向へのマージンを確保する必要があるが、これは、ｙ軸方向に並んで配置されている複数のコントロールゲート電極間の距離を調整することを意味する。ｙ軸方向に並んで配置されている複数のコントロールゲート電極間の距離を調整することは、給電領域だけでなくメモリセルアレイ領域にも影響を及ぼすことになるのである。
【０１５４】
これに対し、図２８に示すように、本実施の形態５における給電配線ＥＳＬは、ダミー部ＤＭＹと台座部ＰＥＤにわたってｙ軸方向へ形成されている。したがって、給電配線ＥＳＬが位置ずれを起こす場合、ｘ軸方向へのずれがマージンとして厳しくなる。このため、給電配線ＥＳＬのｘ軸方向への合わせ余裕を確保する必要がある。これは、給電領域ＥＳＲのｘ軸方向の幅を調整することで対応することができる。すなわち、給電領域ＥＳＲのレイアウト構成を調整することだけで対応することができ、メモリセルアレイ領域のレイアウト構成を調整する必要はないのである。このことから、不揮発性半導体記憶装置のレイアウト構成を大幅に変更することなく、給電配線ＥＳＬのｘ軸方向における合わせ余裕を確保できるという顕著な効果を得ることができるのである。
【０１５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５６】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１５７】
【図１】本発明者が検討した比較例において、不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図２】図１のＡ−Ａ線で切断した断面図である。
【図３】図１のＢ−Ｂ線で切断した断面図である。
【図４】比較例における不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５】図４に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図６】図５に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７】図６に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】図７に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】図８に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】図１０に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図１３】図１２のＡ−Ａ線で切断した断面図である。
【図１４】図１２のＢ−Ｂ線で切断した断面図である。
【図１５】本発明の実施の形態１における不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】図１５に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】図１６に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１８】図１７に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１９】図１８に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２０】図１９に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２１】図２０に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２２】図２１に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２３】本発明の実施の形態２における不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図２４】本発明の実施の形態３における不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図２５】図２４のＡ−Ａ線で切断した断面図である。
【図２６】図２４のＢ−Ｂ線で切断した断面図である。
【図２７】本発明の実施の形態４における不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図２８】本発明の実施の形態５における不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図２９】図２８のＡ−Ａ線で切断した断面図である。
【図３０】図２８のＢ−Ｂ線で切断した断面図である。
【符号の説明】
【０１５８】
１Ｓ  半導体基板
１０  窒化シリコン膜
１１  酸化シリコン膜
Ａｃｔ１  アクティブ領域
Ａｃｔ２  アクティブ領域
Ａｃｔ３  アクティブ領域
ＣＧ  コントロールゲート電極
ＣＧ１  コントロールゲート電極
ＣＧ１ａ  コントロールゲート電極
ＣＧ１ｂ  コントロールゲート電極
ＣＧ２  コントロールゲート電極
ＣＧ２ａ  コントロールゲート電極
ＣＧ２ｂ  コントロールゲート電極
ＣＮＴ  コンタクトホール
ＣＮＴ１  コンタクトホール
ＣＮＴ２  コンタクトホール
ＣＳ  コバルトシリサイド膜
ＤＭＹ  ダミー部
ＥＣ  電荷蓄積膜
ＥＳＬ  給電配線
ＥＳＲ  給電領域
ＥＶ１  電位障壁膜
ＥＶ２  電位障壁膜
ＥＸ１  低濃度不純物拡散領域
ＥＸ２  低濃度不純物拡散領域
ＦＲ１  レジスト膜
ＧＯＸ  ゲート絶縁膜
ＩＦ１  酸化シリコン膜
ＩＦ２  窒化シリコン膜
ＩＦ３  酸化シリコン膜
ＩＬ  層間絶縁膜
ＭＣＡ  メモリセルアレイ領域
ＭＣＡ１  メモリセルアレイ領域
ＭＣＡ２  メモリセルアレイ領域
ＭＣＡ３  メモリセルアレイ領域
ＭＤ  高濃度不純物拡散領域
ＭＧ  メモリゲート電極
ＭＧ１ａ  メモリゲート電極
ＭＧ１ｂ  メモリゲート電極
ＭＧ２ａ  メモリゲート電極
ＭＧ２ｂ  メモリゲート電極
ＭＳ  高濃度不純物拡散領域
ＭＶ  ｎ型半導体領域
ＮＩＳＯ  ウェル分離層
ＰＥＤ  台座部
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＬＧ  プラグ
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＷＬ  ｐ型ウェル
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＴＥ１  終端部
ＴＥ２  終端部
【図１】
2010087252.tif 000003
【図２】
2010087252.tif 000004
【図３】
2010087252.tif 000005
【図４】
2010087252.tif 000006
【図５】
2010087252.tif 000007
【図６】
2010087252.tif 000008
【図７】
2010087252.tif 000009
【図８】
2010087252.tif 000010
【図９】
2010087252.tif 000011
【図１０】
2010087252.tif 000012
【図１１】
2010087252.tif 000013
【図１２】
2010087252.tif 000014
【図１３】
2010087252.tif 000015
【図１４】
2010087252.tif 000016
【図１５】
2010087252.tif 000017
【図１６】
2010087252.tif 000018
【図１７】
2010087252.tif 000019
【図１８】
2010087252.tif 000020
【図１９】
2010087252.tif 000021
【図２０】
2010087252.tif 000022
【図２１】
2010087252.tif 000023
【図２２】
2010087252.tif 000024
【図２３】
2010087252.tif 000025
【図２４】
2010087252.tif 000026
【図２５】
2010087252.tif 000027
【図２６】
2010087252.tif 000028
【図２７】
2010087252.tif 000029
【図２８】
2010087252.tif 000030
【図２９】
2010087252.tif 000031
【図３０】
2010087252.tif 000032