(57)【要約】【課題】大電流の環境下で使用されるスイッチング素子を構成した場合に、従来の半導体装置を用いてスイッチング素子を構成する場合よりもスイッチング素子全体の体格を小型化することができる半導体装置を提供する。【解決手段】、第１、第２半導体チップ１３、１４を複数組備え、第１、第２半導体チップ１３、１４を、表面側を中間部材１５と接続し、かつ裏面側を第１放熱部材１６または第２放熱部材１７と接続するか、もしくは、表面側を第１放熱部材１６または第２放熱部材１７と接続し、かつ第１、中間部材１５と接続することにより、各組の第１、第２半導体チップ１３、１４に形成されたスイッチング素子１１とダイオード１２とを並列接続された回路にすると共に、各組の第１、第２半導体チップ１３、１４に形成されたスイッチング素子１１とダイオード１２とで構成される回路をそれぞれ並列接続した構成とする。【選択図】図２
2010062492.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップ（１３）および第２半導体チップ（１４）と、
前記第１半導体チップ（１３）と前記第２半導体チップ（１４）との間に配置され、前記第１半導体チップ（１３）および前記第２半導体チップ（１４）と熱的および電気的に接続される中間部材（１５）と、
前記第１、第２半導体チップ（１３、１４）および前記中間部材（１５）を挟むように配置され、前記第１、第２半導体チップ（１３、１４）と熱的および電気的に接続される第１、第２放熱部材（１６、１７）と、
前記第１、第２半導体チップ（１３、１４）と前記中間部材（１５）および前記第１、第２放熱部材（１６、１７）との間に配置され、前記第１、第２半導体チップ（１３、１４）と前記中間部材（１５）および前記第１、第２放熱部材（１６、１７）とを接続する接続部材（１８）と、を有し、
前記第１半導体チップ（１３）および前記第２半導体チップ（１４）が複数組備えられており、
前記第１半導体チップ（１３）にはスイッチング素子（１１）が形成され、前記第２半導体チップ（１４）にはダイオード（１２）が形成されており、前記スイッチング素子（１１）および前記ダイオード（１２）は前記第１半導体チップ（１３）および前記第２半導体チップ（１４）の表面と裏面との間を電流が流れる縦型素子とされており、
前記第１、第２半導体チップ（１３、１４）は、前記第１、第２半導体チップ（１３、１４）の表面側が前記中間部材（１５）と接続され、かつ前記第１、第２半導体チップ（１３、１４）の裏面側が前記第１放熱部材（１６）または前記第２放熱部材（１７）と接続されているか、もしくは、前記第１、第２半導体チップ（１３、１４）の表面側が前記第１放熱部材（１６）または前記第２放熱部材（１７）と接続され、かつ前記第１、第２半導体チップ（１３、１４）の裏面側が前記中間部材（１５）と接続されることにより、各組の前記第１、第２半導体チップ（１３、１４）に形成された前記スイッチング素子（１１）と前記ダイオード（１２）とが並列接続された回路とされていると共に、各組の前記第１、第２半導体チップ（１３、１４）に形成された前記スイッチング素子（１１）と前記ダイオード（１２）とで構成される前記回路がそれぞれ並列接続された構成とされており、
前記ダイオード（１２）は前記スイッチング素子（１１）が通電しているときに遮断状態であると共に、前記スイッチング素子（１１）は前記ダイオード（１２）が通電しているときに遮断状態であることを特徴とする半導体装置。
【請求項２】
前記中間部材（１５）は、板形状であり、一面に前記第１半導体チップ（１３）および前記第２半導体チップ（１４）が備えられていると共に、前記一面と反対側の他面に前記第１半導体チップ（１３）および前記第２半導体チップ（１４）が備えられており、前記第１半導体チップ（１３）および前記第２半導体チップ（１４）はそれぞれ前記中間部材（１５）を挟んで対向するように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１放熱部材（１６）における端部のうち一部分が前記第２放熱部材（１７）側に突出した形状とされており、前記第２放熱部材（１７）における端部のうち一部分が前記第１放熱部材（１６）側に突出した形状とされており、前記第１放熱部材（１６）と前記第２放熱部材（１７）とを有した筒状部材が構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１放熱部材（１６）および前記第２放熱部材（１７）が一体化された一部材の筒状部材とされていることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの表面側および裏面側に放熱部材を配置し、半導体チップの表面および裏面から放熱を行うことができる半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体チップを挟むように、半導体チップの表面および裏面に一対の放熱部材を配置することにより、半導体チップの表面および裏面から放熱を行うことができる半導体装置が知られている。
【０００３】
例えば、特許文献１には、半導体チップとして絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴという）およびフリーホイールダイオード（以下、ＦＷＤという）を備えて構成された半導体装置が開示されている。具体的には、このような半導体装置では、ＩＧＢＴおよびＦＷＤの表面側にはそれぞれ中間部材が配置され、ＩＧＢＴ、ＦＷＤおよび中間部材を挟むように一対の放熱部材が配置されている。そして、これらＩＧＢＴ、ＦＷＤ、中間部材および放熱部材が、放熱部材のうちＩＧＢＴおよびＦＷＤ側の面と反対側の面が露出されるように樹脂により封止されている。
【０００４】
かかる半導体装置は、例えば、インバータ等のスイッチング素子として三相回路を構成するように配置されて使用される。この三相回路は、例えば、Ｕ相回路、Ｖ相回路およびＷ相回路を有し、各相回路は駆動する負荷の上流側のスイッチングを行う上側アーム素子および下流側のスイッチングを行う下側アーム素子を備えている。そして、半導体装置がスイッチング素子として、例えば、４００Ａ〜８００Ａの大電流の環境下で使用される場合には、半導体装置は各相回路の上側アーム素子および下側アーム素子を構成するＩＧＢＴおよびＦＷＤのチップ面積が大電流を許容することができるように電流に応じたチップ面積とされて使用される。
【０００５】
しかしながら、上記特許文献１の半導体装置において、ＩＧＢＴおよびＦＷＤのチップ面積をチップ平面方向に増加して半導体装置を構成する場合には、ＩＧＢＴおよびＦＷＤを構成する基板に欠陥が導入される可能性が高くなる。このため、ＩＧＢＴおよびＦＷＤのチップ内に欠陥が発生する可能性が高くなり、半導体装置の歩留まりが低下するという問題がある。さらに、半導体装置がチップ平面方向に大型化するという問題がある。
【０００６】
そこで、各相回路の上側アーム素子および下側アーム素子をそれぞれ複数のＩＧＢＴおよびＦＷＤのチップを用いて構成し、各チップのＩＧＢＴおよびＦＷＤを互いに並列接続した構成が採用されている。このような構成とすることにより、電流に応じたチップ面積を得ることができると共に、ＩＧＢＴおよびＦＷＤ内に欠陥が発生する可能性を低減することができ、歩留まりが低下することを抑制することができる。そして、このような構成において、ＩＧＢＴおよびＦＷＤのチップそれぞれを特許文献１に記載された構造の半導体装置とし、各半導体装置を積層した配置とすることにより、チップ平面方向に大型化することを防止することができる。
【特許文献１】特開２００６−１４７８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このように上記特許文献１の半導体装置を積層した構造では、半導体装置がチップ平面方向に大型化することを防止することはできるものの、チップ平面方向と垂直な方向（高さ方向）に大型化してしまうという問題がある。
【０００８】
本発明は上記点に鑑みて、半導体チップを挟むように放熱部材を配置して半導体装置を構成すると共にこの半導体装置を用いて大電流の環境下で使用されるスイッチング素子を構成した場合に、従来の半導体装置を用いてスイッチング素子を構成する場合よりもスイッチング素子全体の体格を小型化することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１半導体チップ（１３）および第２半導体チップ（１４）と、第１半導体チップ（１３）と第２半導体チップ（１４）との間に配置され、第１半導体チップ（１３）および第２半導体チップ（１４）と熱的および電気的に接続される中間部材（１５）と、第１、第２半導体チップ（１３、１４）および中間部材（１５）を挟むように配置され、第１、第２半導体チップ（１３、１４）と熱的および電気的に接続される第１、第２放熱部材（１６、１７）と、第１、第２半導体チップ（１３、１４）と中間部材（１５）および第１、第２放熱部材（１６、１７）との間に配置され、第１、第２半導体チップ（１３、１４）と中間部材（１５）および第１、第２放熱部材（１６、１７）とを接続する接続部材（１８）と、を有する半導体装置において次のことを特徴としている。
【００１０】
すなわち、請求項１に記載の発明では、第１半導体チップ（１３）および第２半導体チップ（１４）を複数組備え、第１半導体チップ（１３）にスイッチング素子（１１）を形成すると共に、第２半導体チップ（１４）にダイオード（１２）を形成し、スイッチング素子（１１）およびダイオード（１２）を第１半導体チップ（１３）および第２半導体チップ（１４）の表面と裏面との間を電流が流れる縦型素子とする。そして、第１、第２半導体チップ（１３、１４）を、第１、第２半導体チップ（１３、１４）の表面側を中間部材（１５）と接続し、かつ第１、第２半導体チップ（１３、１４）の裏面側を第１放熱部材（１６）または第２放熱部材（１７）と接続するか、もしくは、第１、第２半導体チップ（１３、１４）の表面側を第１放熱部材（１６）または第２放熱部材（１７）と接続し、かつ第１、第２半導体チップ（１３、１４）の裏面側を中間部材（１５）と接続することにより、各組の第１、第２半導体チップ（１３、１４）に形成されたスイッチング素子（１１）とダイオード（１２）とを並列接続された回路にすると共に、各組の第１、第２半導体チップ（１３、１４）に形成されたスイッチング素子（１１）とダイオード（１２）とで構成される回路をそれぞれ並列接続した構成としている。そして、ダイオード（１２）をスイッチング素子（１１）が通電しているときに遮断状態にすると共に、スイッチング素子（１１）をダイオード（１２）が通電しているときに遮断状態にする。
【００１１】
このような半導体装置を大電流の環境下でスイッチング素子として使用する場合には、従来の半導体装置をスイッチング素子として使用する場合と比較してスイッチング素子全体の体格を小型化することができる。具体的には、各相回路の上下側のアーム素子を、従来のように半導体装置を積層した構造とした場合と比較すると、中間部材（１５）、放熱部材および接続部材（１８）をそれぞれ削減することができ、スイッチング素子全体の体格を小型化することができる。
【００１２】
例えば、請求項２に記載の発明のように、中間部材（１５）を、板形状とし、一面に第１半導体チップ（１３）および第２半導体チップ（１４）を備えると共に、一面と反対側の他面に第１半導体チップ（１３）および第２半導体チップ（１４）を備え、第１半導体チップ（１３）および第２半導体チップ（１４）をそれぞれ中間部材（１５）を挟んで対向するように配置してもよい。
【００１３】
このような半導体装置では、スイッチング素子（１１）はダイオード（１２）が通電しているときに遮断状態となり、ダイオード（１２）はスイッチング素子（１１）が通電しているときに遮断状態となるので、第１半導体チップ（１３）と第２半導体チップ（１４）とにおいて発熱するときを異ならせることができる。したがって、中間部材（１５）の一面およびこの一面と反対側の他面に第１半導体チップ（１３）および第２半導体チップ（１４）を近接して配置することができる。
【００１４】
また、請求項３に記載の発明のように、第１放熱部材（１６）における端部のうち一部分を第２放熱部材（１７）側に突出した形状とし、第２放熱部材（１７）における端部のうち一部分を第１放熱部材（１６）側に突出した形状とし、第１放熱部材（１６）と第２放熱部材（１７）とを有した筒状部材とすることができる。
【００１５】
このような半導体装置によれば、第１、第２放熱部材（１６、１７）に伝達された熱は、それぞれ第１、第２放熱部材（１６、１７）の突出している部分にまで拡散することができ、第１、第２放熱部材（１６、１７）の熱抵抗を低減することができるので放熱性を向上させることができる。
【００１６】
さらに、請求項４に記載の発明のように、第１放熱部材（１６）および第２放熱部材（１７）を一体化された一部材の筒状部材とすることもできる。
【００１７】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置を用い、インバータ等のスイッチング素子として三相回路を構成したときの回路を示す図である。なお、本実施形態の半導体装置は、例えば、４００Ａ〜８００Ａの大電流の環境下でインバータ等のスイッチング素子として使用されるものである。
【００１９】
図１に示されるように、本実施形態の三相回路は、Ｕ相回路、Ｖ相回路およびＷ相回路を有し、各相回路は駆動する負荷の上流側のスイッチングを行う上側アーム素子１ａ〜３ａおよび下流側のスイッチングを行う下側アーム素子１ｂ〜３ｂを備えている。そして、各相回路における上下側アーム素子１ａ〜３ｂは、大電流を許容することができるように本発明のスイッチング素子に相当するＩＧＢＴ１１と本発明のダイオードに相当するＦＷＤ１２とを複数有した構成とされている。本実施形態では、ＩＧＢＴ１１とＦＷＤ１２とを二個ずつ有して各相回路の上下側アーム素子１ａ〜３ｂが構成され、ＩＧＢＴ１１とＦＷＤ１２とが並列接続されていると共に、ＩＧＢＴ１１とＦＷＤ１２とで構成される回路がそれぞれ並列接続されている。
【００２０】
図２は、図１に示すＵ相回路の上側アーム素子１ａに相当する本実施形態にかかる半導体装置の断面構成を示す図である。なお、図２では、Ｕ相回路の上側アーム素子１ａに相当する半導体装置の断面構成を示しているが、Ｕ相回路の下側アーム素子１ｂ、Ｖ相回路の上下側アーム素子２ａ、２ｂおよびＷ相回路の上下側アーム素子３ａ、３ｂにおいても図２と同様の半導体装置が用いられる。また、図３は図１に示す半導体装置の正面図であり、図２に示す半導体装置は図３中のＡ−Ａ断面図に相当している。
【００２１】
図１〜図３に示されるように、本実施形態の半導体装置は、二個の第１半導体チップ１３と、二個の第２半導体チップ１４と、第１半導体チップ１３と第２半導体チップ１４との間に配置される中間部材１５と、第１半導体チップ１３、第２半導体チップ１４および中間部材１５を挟むようにして配置される第１、第２放熱部材１６、１７と、第１、第２半導体チップ１３、１４と中間部材１５および第１、第２放熱部材１６、１７との間に配置され、第１、第２半導体チップ１３、１４と中間部材１５および第１、第２放熱部材１６、１７とを接続する接続部材１８とを有して構成されている。
【００２２】
第１半導体チップ１３にはＩＧＢＴ１１が形成され、第２半導体チップ１４にはＦＷＤ１２が形成されており、第１、第２半導体チップ１３、１４は表面と裏面との間を電流が流れる縦型素子とされている。なお、本実施形態では、第１半導体チップ１３では表面側がゲートおよびエミッタ側とされていると共に裏面側がコレクタ側とされており、第２半導体チップ１４では表面側がアノード側とされていると共に裏面側がカソード側とされている。
【００２３】
そして、中間部材１５には、一面に第１半導体チップ１３および第２半導体チップ１４が配置され、この一面と反対側の他面に第１半導体チップ１３と第２半導体チップ１４が配置されている。本実施形態では、これら第１、第２半導体チップ１３、１４は、中間部材１５を挟んで第１半導体チップ１３と第２半導体チップ１４とが対向するように配置されている。
【００２４】
また、第１半導体チップ１３、第２半導体チップ１４および中間部材１５を挟むようにして第１放熱部材１６および第２放熱部材１７が配置されている。本実施形態では、第１放熱部材１６は端部の一部分が第２放熱部材１７側に突出した形状とされており、第２放熱部材１７は端部の一部分が第１放熱部材１６側に突出した形状とされており、第１放熱部材１６と第２放熱部材１７とがはんだ等の接続部材１８を介して接続されることで筒状部材とされている。
【００２５】
そして、第１、第２半導体チップ１３、１４と、中間部材１５および第１、第２放熱部材１６、１７との間には、はんだ等の接続部材１８が配置されており、第１、第２半導体チップ１３、１４と中間部材１５および第１、第２放熱部材１６、１７とが熱的および電気的に接続されている。本実施形態では、第１、第２半導体チップ１３、１４はそれぞれ表面側が中間部材１５と接続されていると共に裏面側が第１放熱部材１６または第２放熱部材１７と接続されている。具体的には、第１半導体チップ１３におけるゲートおよびエミッタ側と第２半導体チップ１４におけるアノード側が中間部材１５と接続され、第１半導体チップ１３におけるコレクタ側と第２半導体チップ１４におけるカソード側が第１放熱部材１６または第２放熱部材１７と接続されている。
【００２６】
そして、上記のように、第１、第２半導体チップ１３、１４が中間部材１５および第１、第２放熱部材１６、１７と接続されているので、第１放熱部材１６と第２放熱部材１７とが等電位となる。このため、第１半導体チップ１３に形成されているＩＧＢＴ１１と第２半導体チップ１４に形成されているＦＷＤ１２とが並列接続された回路となり、ＩＧＢＴ１１とＦＷＤ１２とで構成されるこの回路がそれぞれ並列接続された構成となる。
【００２７】
なお、本実施形態では、中間部材１５および第１、第２放熱部材１６、１７は、例えば、ＣｕやＡｌ等を主成分とする金属等を用いて構成されている。
【００２８】
また、第１半導体チップ１３、第２半導体チップ１４、中間部材１５および第１、第２放熱部材１６、１７が、第１、第２放熱部材１６、１７のうち第１半導体チップ１３および第２半導体チップ１４側の面と反対側の面が露出されるように封止部材１９により封止されている。図４は、図３に示す半導体装置における内部の平面構造を示す図である。
【００２９】
図１〜図４に示されるように、中間部材１５には第１パワーリード２０が接続されており、第２放熱部材１７には第２パワーリード２１が接続されている。さらに、第１半導体チップ１３に形成されているＩＧＢＴ１１はリードフレーム２２とワイヤボンドにより形成されたワイヤ２３を介して電気的に接続されている。そして、第１半導体チップ１３、第２半導体チップ１４、中間部材１５およびリードフレーム２２のうちワイヤボンドされている部分が封止部材１９により封止されている。封止部材１９としては、例えば、第１、第２放熱部材１６、１７と熱膨張係数が近い部材を用いることが好ましく、例えば、エポキシ系モールド樹脂やポリアミドを用いることができる。
【００３０】
かかる半導体装置は、例えば、次のように製造される。
【００３１】
まず、第１放熱部材１６に対して、第１半導体チップ１３を裏面側から接続部材１８を介して接続すると共に、第２半導体チップ１４を裏面側から接続部材１８を介して接続する。そして、同様に、第２放熱部材１７に対して、第１半導体チップ１３を裏面側から接続部材１８を介して接続すると共に、第２半導体チップ１４を裏面側から接続部材１８を介して接続する。
【００３２】
その後、第２放熱部材１７に接続されている第１半導体チップ１３および第２半導体チップ１４の表面側に接続部材１８を介して中間部材１５を接続する。続いて、第１放熱部材１６に接続されている第１半導体チップ１３および第２半導体チップ１４の表面側を中間部材１５に接続部材１８を介して接続すると共に、第１放熱部材１６と第２放熱部材１７とを接続部材１８を介して接続する。その後、第１半導体チップ１３、第２半導体チップ１４、中間部材１５およびリードフレーム２２のうちワイヤボンドされている部分を封止部材１９により封止することで本実施形態の半導体装置が製造される。
【００３３】
かかる半導体装置では、ＩＧＢＴ１１が通電するときにはＦＷＤ１２が遮断状態となり、ＦＷＤ１２が通電するときにはＩＧＢＴ１１が遮断状態となる。したがって、ＩＧＢＴ１１が通電しているときには、例えば、図２中左側の第１半導体チップ１３から発生した熱は、コレクタ側から第１放熱部材１６へと伝わり放熱されると共にゲートおよびエミッタ側から中間部材１５、ＦＷＤ１２、第２放熱部材１７へと伝わり放熱される。同様に、ＦＷＤ１２が通電しているときには、例えば、図１中左側の第２半導体チップ１４から発生した熱は、カソード側から第２放熱部材１７へと伝わり放熱されると共にアノード側から中間部材１５、第１半導体チップ１３、第１放熱部材１６へと伝わり放熱される。
【００３４】
このような半導体装置によれば、各相回路における上下側アーム素子１ａ〜３ｂを従来の半導体装置を積層して構成した場合と比較して、それぞれ半導体装置がチップ平面方向と垂直な方向に大型化することを防止することができる。図５は、図１中のＵ相回路における上側アーム素子１ａに相当する本実施形態の半導体装置および従来の半導体装置を積層した構造の比較図である。なお、図５中（ａ）は従来の半導体装置を積層した構造としたときの断面構成を示す図であり、図５中（ｂ）は本実施形態の半導体装置の断面構成を示す図である。なお、図５に示されるように、従来および本実施形態の半導体装置をスイッチング素子として適用する場合には、各放熱部材には図示しない絶縁基板を挟んで冷却部材２４が備えられる。また、図５中（ａ）では、本実施形態の半導体装置と同様の部材を用いている部分には、同じ符号を付している。
【００３５】
図５に示されるように、Ｕ相回路のうち上側アーム素子１ａを構成するためには、従来では半導体装置を積層した構造としなければならないが、本実施形態の半導体装置によれば一つの半導体装置のみで構成することができる。このため、スイッチング素子として、本実施形態の半導体装置を適用した場合には、従来の半導体装置を適用した場合と比較してスイッチング素子の体格を小型化することができる。
【００３６】
具体的には、図５に示されるように、従来の半導体装置を積層する構造と比較して、本実施形態の半導体装置では、チップ平面方向と垂直な方向において、一層分の中間部材１５と、一層分の放熱部材と、二層分の接続部材１７を削減することができ、半導体装置がチップ平面方向と垂直な方向に大型化することを防止することができる。また、同様に、Ｕ相回路の下側アーム素子１ｂ、Ｖ相回路の上下側アーム素子２ａ、２ｂおよびＷ相回路の上下側アーム素子３ａ、３ｂでもそれぞれ、中間部材１５、放熱部材および接続部材１７を削減することができる。そして、これら中間部材１５、放熱部材および接続部材１７を削減することができるため、半導体装置のコストを低減させることもできる
また、本実施形態の半導体装置では、第１放熱部材１６と第２放熱部材１７とが等電位とされており、第１放熱部材１６と第２放熱部材１７との間に所定の沿面距離を確保するように封止部材１９を配置する必要がないため、従来の半導体装置のように沿面距離を確保するために配置される封止部材１９を削減することができる。したがって、本実施形態の半導体装置によれば、半導体装置のチップ平面方向の体格を従来の半導体装置より縮小することができる。
【００３７】
さらに、本実施形態では、第１放熱部材１６と第２放熱部材１７とが接続されて筒状部材とされているため、第１半導体チップ１３または第２半導体チップ１４から発生した熱は、第１、第２放熱部材３、４に伝達された後、第１放熱部材１６のうち第２放熱部材１７側に突出している部分および第２放熱部材１７のうち第１放熱部材１６側に突出している部分にも拡散することができる。したがって、本実施形態の第１、第２放熱部材１６、１７におけるチップ平面方向と平行な部分の体積が、従来の半導体装置における放熱部材の体積と同じである場合には、第１、第２放熱部材１６、１７の熱抵抗を従来の半導体装置より低減することができ、放熱性を向上させることができる。また、第１放熱部材１６と第２放熱部材１７とが接続されて筒状部材とされているため、従来の半導体装置より冷却部材１３、１４を配置する部分を多くすることができ、放熱性を向上させることができる。
【００３８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して第１半導体チップ１３および第２半導体チップ１４を追加したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。
【００３９】
図６は、本実施形態の半導体装置の断面構成を示す図である。図６に示されるように、本実施形態の半導体装置は、三個の第１半導体チップ１３と、三個の第２半導体チップ１４とを有した構成とされている。具体的には、中間部材１５には、一面に二個の第１半導体チップ１３と一個の第２半導体チップ１４が交互に配置されており、この一面と反対側の他面に一個の第１半導体チップ１３と二個の第２半導体チップ１４が交互に配置されている。そして、これら第１、第２半導体チップ１４は、中間部材１５を挟んで第１半導体チップ１３と第２半導体チップ１４とが対向するように配置されている。
【００４０】
このような半導体装置では、上記第１実施形態に対してさらに第１半導体チップ１３および第２半導体チップ１４が備えられているので、上記第１実施形態よりもさらに高電流の環境下でも使用できつつ、上記第１実施形態と同様の効果を得ることができる。なお、本実施形態の半導体装置は、図１中の各相回路の上下アーム素子１ａ〜３ｂにおいて、ＩＧＢＴ１１とＦＷＤ１２とで構成される回路をさらに並列接続された回路となる。
【００４１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して第１半導体チップ１３、第２半導体チップ１４、中間部材１５および第１放熱部材１６を追加したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。
【００４２】
図７は、本実施形態の半導体装置の断面構成を示す図である。図７に示されるように、本実施形態の半導体装置は、四個の第１半導体チップ１３と、四個の第２半導体チップ１４とを有した構成とされており、第２放熱部材１７を共通させて上記第１実施形態の半導体装置を積層した構成とされている。具体的には、各中間部材１５には、一面にそれぞれ第１半導体チップ１３および第２半導体チップ１４が配置されており、この一面と反対側の他面にそれぞれ第１半導体チップ１３および第２半導体チップ１４が配置されている。そして、これら第１、第２半導体チップ１３、１４は、中間部材１５を挟んで第１半導体チップ１３と第２半導体チップ１４とが対向するように配置されている。また、第２放熱部材１７を挟んで第１半導体チップ１３と第２半導体チップ１４とが対向するように配置されている。
【００４３】
このような半導体装置では、上記第１実施形態に対してさらに第１半導体チップ１３および第２半導体チップ１４が備えられているので、上記第１実施形態よりもさらに高電流の環境下でも使用できつつ、上記第１実施形態と同様の効果を得ることができる。なお、本実施形態の半導体装置は、図１中の各相回路の上下アーム素子１ａ〜３ｂにおいて、ＩＧＢＴ１１とＦＷＤ１２とで構成される回路をさらに二つ並列接続された回路となる。
【００４４】
（他の実施形態）
上記各実施形態では、第１放熱部材１６と第２放熱部材１７とをはんだ等の接続部材１８により接続する例を挙げて説明したが、例えば、溶接等により接続してもよい。また、第１放熱部材１６と第２放熱部材１７とが一体化して形成されることにより一部材の筒状部材とされていてもよい。この場合は、上記構造となるように、中間部材１５のうち、一面に接続部材１８を介して第１、第２半導体チップ１３、１４を接続すると共に、この一面と反対側の他面に接続部材１８を介して第１、第２半導体チップ１３、１４を接続する。また、一部材の筒状部材とされている第１、第２放熱部材１６、１７には、第１半導体チップ１３および第２半導体チップ１４が配置される部分をめっきなどではんだ濡れ性を良くした後、この部分を含むようにはんだを塗布する。そして、第１半導体チップ１３および第２半導体チップ１４を備えた中間部材１５を第１、第２放熱部材１６、１７に配置し、熱処理をして第１、第２半導体チップ１３、１４を第１放熱部材１６または第２放熱部材１７と接続し、封止部材１９により封止することで半導体装置が製造される。
【００４５】
また、上記各実施形態では、第１、第２放熱部材１６、１７に第１、第２放熱部材１６、１７が露出される面と平行な方向に第１、第２放熱部材１６、１７を貫通する孔を形成しておき、この孔に封止部材１９を配置してもよい。このような半導体装置によれば、封止部材１９が孔に配置されているため、封止部材１９と第１、第２放熱部材１６、１７との剥離を抑制することができる。
【００４６】
さらに、上記各実施形態では、中間部材１５には一面に第１半導体チップ１３および第２半導体チップ１４が配置されていると共に一面と反対側の他面に第１半導体チップ１３および第２半導体チップ１４が配置されており、中間部材１５を挟んで第１半導体チップ１３と第２半導体チップ１４とが対向するように配置されている例を説明したが、中間部材１５には一面に第１半導体チップ１３が配置されていると共に一面と反対の一面に第２半導体チップ１４が配置されている構成とすることもできる。
【００４７】
また、上記第２実施形態では、中間部材１５には、一面に第１半導体チップ１３および第２半導体チップ１４が交互に配置され、この一面と反対側の他面に第１半導体チップ１３および第２半導体チップ１４が交互に配置されている例を挙げて説明したが、第１半導体チップ１３と第２半導体チップ１４とが交互に配置されていなくてもよい。
【００４８】
さらに、上記第３実施形態では、第２放熱部材１７を挟んで第１半導体チップ１３と第２半導体チップ１４とが対向するように配置されている例を説明したが、第２放熱部材１７を挟んで第１半導体チップ１３と第２半導体チップ１４とが対向するように配置されていなくてもよい。
【００４９】
また、上記各実施形態では、第１放熱部材１６と第２放熱部材１７とが接続されることで筒状部材とされている例を挙げて説明したが、もちろん第１放熱部材１６と第２放熱部材１７とが接続されることで筒状部材とされていなくてもよい。つまり、第１放熱部材１６における端部のうち一部分が第２放熱部材１７側に突出した形状とされていなくてもよく、第２放熱部材１７における端部のうち一部分が第１放熱部材１６側に突出した形状とされていなくてもよい。
【００５０】
さらに、上記各実施形態では、第１半導体チップ１３および第２半導体チップ１４の表面側が中間部材１５と接続されていると共に裏面側が第１放熱部材１６または第２放熱部材１７と接続されている構成を説明したが、第１半導体チップ１３および第２半導体チップ１４の表面側が第１放熱部材１６または第２放熱部材１７と接続されていると共に裏面側が中間部材１５と接続されている構成としてもよい。
【００５１】
また、上記第２実施形態と上記第３実施形態を組み合わせて、中間部材１５にそれぞれ三個の第１、第２半導体チップ１３、１４が配置されている構成とすることもできる。
【００５２】
さらに、上記各実施形態では、スイッチング素子として従来の半導体装置を適用した場合と比較してスイッチング素子の体格を小型化することができるため、従来よりチップ平面方向と垂直な方向に放熱部材を厚くしてもよい。このような半導体装置によれば、放熱部材の熱抵抗を低減することができるので従来より放熱性を向上させることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態にかかる半導体装置を用いて三相回路を構成したときの回路を示す図である。
【図２】図１に示すＵ相回路における上側アーム素子を構成する半導体装置の断面構成を示す図である。
【図３】図２に示す半導体装置の正面図を示す図である。
【図４】図３に示す半導体装置における内部の平面構造を示す図である。
【図５】（ａ）は従来の半導体装置を積層した構造としたときの断面構成を示す図であり、（ｂ）は第１実施形態における半導体装置の断面構成を示す図である。
【図６】本発明の第２実施形態における半導体装置の断面構成を示す図である。
【図７】本発明の第３実施形態における半導体装置の断面構成を示す図である。
【符号の説明】
【００５４】
１１    ＩＧＢＴ
１２    ＦＷＤ
１３    第１半導体チップ
１４    第２半導体チップ
１５    中間部材
１６    第１放熱部材
１７    第２放熱部材
１８    接続部材
１９    封止部材
２０    第１パワーリード
２１    第２パワーリード  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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