(57)【要約】【課題】長期絶縁破壊耐性を改善することが可能で、高信頼の炭化珪素半導体装置の製造方法を提供する。【解決手段】  炭化珪素からなる基板１を不活性ガス雰囲気中で酸化温度まで昇温する段階、酸化温度において基板１上に酸化ガスを導入して基板１の表面を熱酸化する段階、酸化温度において基板１上を不活性ガス雰囲気として熱酸化を停止する段階により、ゲート酸化膜９を成長する工程と、ゲート酸化膜９上に多結晶シリコン膜を成膜し、多結晶シリコン膜を選択的に除去してゲート電極７を形成する工程と、ゲート電極７の少なくとも側面を酸化して、多結晶シリコン熱酸化膜８を形成する工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素からなる基板を不活性ガス雰囲気中で酸化温度まで昇温する段階、前記酸化温度において前記基板上に酸化ガスを導入して前記基板の表面を熱酸化する段階、前記酸化温度において前記基板上を不活性ガス雰囲気として前記熱酸化を停止する段階により、ゲート酸化膜を成長する工程と、
前記ゲート酸化膜上に多結晶シリコン膜を成膜し、前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程と、
前記ゲート電極の少なくとも側面を酸化して、多結晶シリコン熱酸化膜を形成する工程
とを備えることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記ゲート酸化膜の厚さが、２０ｎｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記酸化ガスは、Ｏ２、Ｎ２Ｏ、ＮＯ、及びＮＯ２の中の少なくとも一つを含むガス、あるいは、Ｏ２、Ｎ２Ｏ、ＮＯ、及びＮＯ２の中の少なくとも一つを含むガスを不活性ガスで希釈したガスであることを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記酸化温度は、１０００℃以上、１２８０℃以下の温度範囲であることを特徴とする請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記酸化温度は、前記ゲート酸化膜を成長する工程以降に経過するすべての製造工程のプロセス温度よりも高く設定されることを特徴とする請求項１〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関し、特に高密度化に適したパワー半導体装置に好適な製造方法に関するものである。
【背景技術】
【０００２】
超低損失で高耐圧、高温動作が可能なＳｉＣデバイスの開発が活発になってきた。要素プロセス技術が確立してきたのに加え、最大の課題であった大口径ウエハ（現在４Ｈ-ＳｉＣで最大４インチ）の供給が可能になったからである。なかでも、ノーマリオフ動作が可能で、駆動が容易、かつ、今日普及しているＳｉ―ＩＧＢＴｓとの置き換えが簡単なＳｉＣ―ＭＯＳデバイス（ＭＯＳＦＥＴやＩＧＢＴ）は、数ｋＶ以下の電源領域で最も有望なスイッチングデバイスのひとつと見なされて、開発が急加速している。少し前まではＭＯＳ界面のチャネル移動度向上がこのデバイスの最大の課題であったが、解決の見通しが立ったことから、最近では、開発のテーマは信頼性関連の問題に移ってきている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】M.  Treu  el  al,  Materials  Science  Forum,  Vols.  338-3４2,(2000) p.1089.
【非特許文献２】谷本,「荒井和雄・吉田貞史共編『ＳｉＣ素子の基礎と応用（オーム社、第１版、平成１５年刊行）』」第3−2節（４）項
【非特許文献３】K.  Fujihira  el al,  IEEE  Electron  Device  Letters,  Vol.25,（2004）p，735.
【非特許文献４】先崎ほか, 電子情報通信学会論文誌Ｃ,Vol.J89  C, (2006) p.597.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳｉＣ-ＭＯＳデバイスが直面している最も深刻な信頼性課題は、何と言っても、ゲート酸化膜の長期絶縁破壊（ＴＤＤＢ）耐性不足である。ＳｉＣは熱酸化でＳｉＯ2を生成できる唯一のワイドギャップ半導体であり、このことがＳｉＣの優位性を主張するときの有力な根拠になっていた。ところが、ＳｉＣを熱酸化で形成したゲート酸化膜は、Ｓｉ基板の熱酸化膜に比べると、（１）ＴＤＤＢ寿命が著しく短いという重大な問題がある。さらには、（２）ＴＤＤＢ寿命が何桁にも広がって分布して、大きな面積では不良率が高いという問題もあり、長期保証をするレベルではない。
【０００５】
この問題は単純パワーデバイスやインテリジェントパワーデバイスの基板として最も期待される４Ｈ―ＳｉＣ基板において、とりわけ著しく、実用上かなり深刻である。この問題を具体例で示すと、表１は、最近出版された文献［１−４］を元に、４Ｈ―ＳｉＣ基板上のゲート酸化膜のＴＤＤＢ寿命ＱBD（Ｃ／ｃｍ2）の中央値（ＭＣＴＢ=Medium  Charge  To  Breakdown）と広がりを比較した表である。この結果は、ゲート酸化膜の厚み２５ｎｍ〜５９ｎｍ、直径２００μｍ程度の非常に小さなゲート面積のＭＯＳキャパシタを多数試験した結果である。なお、ＱBDとは、ゲート酸化膜に電流ストレスを印加して絶縁破壊させたとき、破壊に至るまでにゲート酸化膜を通過した単位面積当りの総電荷量のことで、信頼度を量る指標として広く用いられている。
【表１】
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【０００６】
表１から明らかなように、最も良いものでＭＣＴＢ=１Ｃ／ｃｍ2（文献１又は文献３）ほどであるが、この値は、Ｓｉ基板上に形成した熱酸化膜のＱBD（例えば４０ｎｍ厚の熱酸化膜のそれ）と比べると一桁以上低い値である。また、表１の結果によれば、ＭＣＴＢが良いほど、寿命の分布が広がる傾向があり、ゲート総面積が大きい大容量のパワーＭＯＳデバイスや大規模ＭＯＳ集積回路では試験時のＭＣＴＢが良くても、実デバイスの寿命ＱBDが極めて小さくなる。  
本発明はこうした従来技術の問題に鑑みてなされたものであり、ゲート酸化膜のＴＤＤＢ寿命が著しく短い、という問題を解決し、高信頼のＳｉＣ基板ＭＯＳデバイスを提供することを主たる目的とするものである。さらに、本発明は、従来技術においてはＴＤＤＢ寿命が何桁にも広がって、実デバイスのＴＤＤＢ寿命が一層短くなるという問題を解決することを第２の目的とするものである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本願発明者は従来技術に基づくＳｉＣ熱酸化膜のＴＤＤＢ寿命が何によって決定されているのかを考察した。その結果、本発明者の作成した文献５（谷本ほか、第５１回応用物理学関係連合講演会（東京工科大学）講演番号２９ｐ−ＺＭ−５、講演予稿集,ｐ.４３４（２００４）参照）で報告したように、現行のＳｉＣ熱酸化膜のＴＤＤＢ寿命は、Ｓｉ熱酸化膜などとは違って、終局的には、ＳｉＣ基板表面に極めて高密度（〜１０4個/ｃｍ2）に存在する転位欠陥で決定されることを突き止めた。しかし、その一方で、前記表１に示した文献１〜文献４の従来技術の結果はばらついているという事実もある。
【０００８】
こうして、従来技術は転位によって決定される終局的寿命に到達していない可能性が高い、改善によって寿命はもっと延ばせる、と気づいた本願発明者は鋭意創意を行い、下記の構成により極めて高信頼のＳｉＣ熱酸化膜を得ることに成功した。
【０００９】
すなわち、本発明は、炭化珪素からなる基板を不活性ガス雰囲気中で酸化温度まで昇温する段階、酸化温度において基板上に酸化ガスを導入して基板の表面を熱酸化する段階、酸化温度において基板上を不活性ガス雰囲気として熱酸化を停止する段階により、ゲート酸化膜を成長する工程と、ゲート酸化膜上に多結晶シリコン膜を成膜し、多結晶シリコン膜を選択的に除去してゲート電極を形成する工程と、ゲート電極の少なくとも側面を酸化して、多結晶シリコン熱酸化膜を形成する工程とを備えることを特徴とする炭化珪素半導体装置の製造方法である。
【発明の効果】
【００１０】
上記のように構成したことにより、本発明においては、後記図７〜図１０に示したように、従来技術に比べて、ゲート酸化膜の長期絶縁破壊（ＴＤＤＢ）耐性（寿命）が大きく改善された。また、図７からＭＣＴＢ（ＱBD寿命の中央値）を抽出すると、ＭＣＴＢ＝１０Ｃ／ｃｍ2が得られた。この値は、表１に示した従来例の最も高いＭＣＴＢより１桁以上高い値であり、本発明においては、従来技術のＴＤＤＢ寿命が著しく短いという問題を解決したという効果が得られた。また、図７から判るように、ＱBD分布が狭い範囲に収まり、ＱBD分布を抑制する効果も同時に得られた。
【図面の簡単な説明】
【００１１】
【図１】本発明第１の実施の形態にかかる半導体装置の拡大要部断面図。
【図２】本発明第１の実施の形態にかかる他の半導体装置の拡大要部断面図。
【図３】本発明第１の実施の形態にかかる半導体装置の製造工程を示す断面図。
【図４】本発明第１の実施の形態にかかる半導体装置の製造工程を示す断面図。
【図５】本発明第１の実施の形態にかかる半導体装置の製造工程を示す断面図。
【図６】本発明第１の実施の形態にかかる半導体装置の製造工程を示す断面図。
【図７】本発明第１の実施の形態を適用した半導体装置のゲート酸化膜のＴＤＤＢ特性図。
【図８】本発明第１の実施の形態を適用した半導体装置のゲート絶縁膜のＱBD特性図。
【図９】本発明第１の実施の形態を適用した半導体装置のゲート絶縁膜のＴＤＤＢ特性図。
【図１０】ゲート酸化膜厚とＭＣＢＴ（ＱBD寿命の中央値）の関係を示す特性図。
【図１１】本発明第２の実施の形態にかかる半導体装置の要部断面図。
【図１２】本発明第２の実施の形態にかかる半導体装置の製造工程を示す断面図。
【図１３】本発明第２の実施の形態にかかる半導体装置の製造工程を示す断面図。
【図１４】本発明第２の実施の形態にかかる半導体装置の製造工程を示す断面図。
【図１５】本発明第２の実施の形態にかかる半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明のいくつかの実施の形態を具体的に説明する。特に断らない場合は、ＳｉＣ基板にエピタキシャル層やその他の膜や電極が形成されたものを基板と呼んでいる。
【００１３】
以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、一度行った説明は繰り返さずに、簡略化するか、省略することにする。また図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきであり、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１４】
（第１の実施の形態）
本実施の形態は、本発明をもっとも簡単なＭＯＳデバイスであるＭＯＳ構造体（＝キャパシタ）に適用して例である。図１又は図２はその要部断面図であり、どちらの構造でも本発明は適用可能である。
【００１５】
図１または図２において、１は、上表面にｎ-型エピタキシャル層をホモエピタキシャル成長させた高不純物濃度（窒素＞１×１０+19／ｃｍ3）のｎ+型４Ｈ−ＳｉＣエピタキシャル基板である。また、上表面にｐ-型エピタキシャル層をホモエピタキシャル成長させた高不純物濃度（Ａｌ＞１×１０+19／ｃｍ3）ｐ+型４Ｈ−ＳｉＣエピタキシャル基板を用いてもよい。６Ｈ、３Ｃ、１５Ｒなど他の晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることもできる。つまり、エピタキシャル層や基板の伝導型、基板の晶系、基板の面方位は本発明の範囲を制限するものではない。ＳｉＣエピタキシャル基板１の上には厚み数１００ｎｍ以上のフィールド絶縁膜３が配設されている。フィールド絶縁膜３はＳｉＣ基板（正確にはエピタキシャル層）の熱酸化で形成した薄い下部絶縁膜４の上にＳｉＣの熱酸化以外の手段（たとえば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜５が積層した構造になっている。フィールド絶縁膜３にはゲート窓６が開口されている。
【００１６】
７は多結晶Ｓｉからなるゲート電極で、フィールド絶縁膜３の上から延び、ゲート窓６の底を全部又は部分的に覆うように設けられている。この多結晶Ｓｉのゲート電極７の伝導型はｎ型でもｐ型でもよい。また、この多結晶Ｓｉは表面をＴｉやＣｏでシリサイド化させた構造のものでもよい。多結晶Ｓｉのゲート電極７の少なくとも側面には熱酸化で成長した多結晶Ｓｉ熱酸化膜８が形成されている。多結晶Ｓｉのゲート電極７と多結晶Ｓｉ熱酸化膜８の存在は本発明において重要であり、欠かすことができない。
【００１７】
ゲート窓６底部のＳｉＣエピタキシャル基板１とゲート電極７との間に挟持されているのがＳｉＣ基板１の表面を熱酸化して形成したゲート酸化膜９である。ゲート酸化膜９の厚みは極めて重要なパラメータであって、ＴＤＤＢ寿命を改善する為には、２０ｎｍ以下が効果的であり、望ましくは１５ｎｍ以下がさらに良い結果を与える。また、ＴＤＤＢ寿命の分布（広がり）を抑制するためには、厚みは８ｎｍ以上がよい結果を与えるが、ゲートの総面積が小さいデバイスではもっと薄いゲート酸化膜まで用いることができる。
【００１８】
上記ゲート電極７及びフィールド絶縁膜３の上には層間絶縁膜１４が成膜されている。１５はゲート電極７に貫通するように層間絶縁膜１４に開口されたゲートコンタクト窓である。１６はゲートコンタクト窓１５を介してゲート電極７と同一基板上の他の回路要素や外部回路に接続するための内部配線である。ゲートコンタクト窓１５は、図１のようにフィールド絶縁膜３上のゲート電極７ではなく、図２のようにゲート窓内のゲート電極７に設ける構成にしても良い。ただし、本発明のＭＯＳ構造体が１５０℃以上の高温で使用される場合は内部配線材料の元素拡散によるゲート酸化膜の劣化が懸念されるので、図１の構造が適している。
【００１９】
ＳｉＣ基板１の裏面（または表面）には極めて低抵抗のオーム性接触１７が配設されている。このオーム性接触１７はＮｉなどの接触金属をＳｉＣ基板１の裏に蒸着した後、前記ゲート酸化膜９の熱酸化温度より低い温度（例えば熱酸化が１１００℃なら１０００℃）の急速過熱処理でＳｉＣと合金化させことによって形成される。
【００２０】
つぎに本発明第１の実施の形態に基づいた図１のＭＯＳ構造体の製造方法を、図３〜図
６を用いて説明する。  
（ａ）高品質ｎ-型エピタキシャル層を上表面に成長した（０００１）Ｓｉ終端面８°ＯＦＦカットｎ+型４Ｈ−ＳｉＣエピタキシャル基板１をＲＣＡ洗浄（Ｈ2Ｏ2＋ＮＨ4ＯＨ混合液洗浄とＨ2Ｏ2＋ＨＣｌ混合液洗浄を組み合わせた半導体基板の洗浄法）などで十分洗浄した後、ドライ酸化して図３（ａ）のように、基板１上表面に薄い下部絶縁膜４と厚い上部絶縁膜５からなるフィールド絶縁膜３を成膜する。下部絶縁膜４は、エピタキシャル基板１表面を酸素雰囲気でドライ酸化して形成した約１０ｎｍのＳｉＣ熱酸化膜、上部絶縁膜は熱酸化以外の方法で形成した所望の厚みの絶縁膜、たとえば、酸素とシランを用いた常圧ＣＶＤで形成した４００ｎｍ厚のＳｉＯ2膜などを使用することができる。下部絶縁膜４の熱酸化はドライ酸化に限定されるものではなく、ウェット酸化や他の酸化ガスを用いた熱酸化でもよい。下部絶縁膜４の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。上述のように、エピタキシャル基板１表面に下部絶縁膜４を成長してから、上部絶縁膜５を成膜してもいいし、逆に、上部絶縁膜５を成膜してから熱酸化して、エピタキシャル層２と上部絶縁膜５の間に下部絶縁膜３を成長してもよい。図中２０１は下部絶縁膜４を形成するとき基板１の裏面に自動的に形成される第１の一過性の熱酸化膜であるが、これは無意味なものではなく、基板裏面にある相当深い研削損傷層を効果的に取り除く作用を有している。
【００２１】
（ｂ）つぎにＳｉＣ基板１の表面にフォトレジストを塗布し、露光し、現像し、ＳｉＣ基板１を緩衝フッ酸溶液（ＮＨ4Ｆ＋ＨＦ混合液）に浸漬しウェットエッチングすることで、図３（ｂ）のように、フィールド絶縁膜３の所定の位置にゲート窓６を形成する。第１の一過性の熱酸化膜はこのウェットエッチングで消失する。微細なゲート窓６を形成するときは、ＣＦ4ガスプラズマなどを用いた反応性イオンエッチング等のドライエッチングを用いることができるが、この場合、最初にドライ・エッチングを行い、フィールド絶縁膜を数１０ｎｍ残したところで、必ず、上記緩衝フッ酸溶液を用いたウェット・エッチングに切り換えるようにする。ドライエッチングで貫通させては、ＳｉＣ表面がプラズマ損傷で荒れて、つぎの工程で形成するゲート絶縁膜９の特性劣化の要因となるからである。ゲート窓６のエッチングが済んだら、フォトレジストを剥離する（図３（ｂ））。
【００２２】
（ｃ）つぎに、ＳｉＣエピタキシャル基板１を再び、ＲＣＡ洗浄で洗浄する。洗浄の最終段階において、ＲＣＡ洗浄で開口部表面に生成した化学的酸化膜を除去するために緩衝フッ酸溶液に５秒〜１０秒間浸した後、超純水で緩衝フッ酸溶液を完全にすすぎ落とし、乾燥する。
【００２３】
ＳｉＣエピタキシャル基板１を乾燥させたら直ちに熱酸化して、図３（ｃ）のように、ゲート窓６底部のエピタキシャル層表面にゲート酸化膜９を成長する。ゲート酸化の条件としては、たとえば、温度１１６０℃でのドライ酸化がよい。ドライ酸化の酸化ガスとしては、低露点の酸素、Ｎ2Ｏガス、ＮＯガス、ＮＯ2ガス、あるいは、これら低露点酸化ガスを低露点の不活性ガス（ＡｒやＮ2）で希釈した混合ガスなどが適している。酸化温度は１０００℃〜１２８０℃の範囲が良い結果を与える。
【００２４】
ゲート酸化は次のようにして行う。事実上ＳｉＣの酸化が進行しない十分低い温度（たとえば９００℃）に保ち、かつ、不活性ガスで充満させた拡散炉にＳｉＣエピタキシャル基板１を搬入し、不活性ガス雰囲気のまま、拡散炉の温度を酸化温度まで昇温させる。ＳｉＣエピタキシャル基板１の温度が酸化温度に達したところで、拡散炉に上記酸化ガス（たとえば、低露点Ｏ2）を流し、熱酸化を開始する。つづいて、熱酸化膜が狙いの厚みになったところで、酸化ガスの導入を停止、再び不活性ガスに切り替え、拡散炉内のガスが不活性ガス充満したところで、拡散炉の温度を降下させる。拡散炉の温度が、ＳｉＣの熱酸化が事実上進まない温度（たとえば９００℃）に達したところで、拡散炉からＳｉＣエピタキシャル基板１を取り出す。
【００２５】
２０２は上記ＳｉＣ熱酸化で基板裏面に自動的に形成される第２の一過性のＳｉＣ熱酸化膜であるが、前述の第１の一過性の熱酸化膜２０１同様に研削損傷層を取り除く効果のほかに、後の工程で説明する裏面の多結晶Ｓｉの除去のドライエッチングダメージから基板裏面を保護する重要な機能がある。この酸化膜保護がないと、基板裏面の結晶性が乱れて、裏面電極１０の接触抵抗が増大するという問題が起こる。
【００２６】
（ｄ）ゲート酸化膜９の形成が終了したところで、ＳｉＣエピタキシャル基板１の表裏全面にシランを原料に用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００〜４００ｎｍの多結晶シリコン膜を成膜した後、塩素酸リン（ＰＯＣｌ3）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜にＰを添加し、導電性を付与する。多結晶シリコン膜へのドーピングはイオン注入を用いてもよい。また、ドーピングの伝導型はｐ型でもよい。
【００２７】
つづいて、エピタキシャル基板表面１にフォトレジストを塗布して、露光してマスクを形成し、ＳＦ6を用いた反応性イオンエッチング（ＲＩＥ）を用いて、多結晶Ｓｉをエッチングし、多結晶Ｓｉゲート電極７を形成する。使用したレジストを完全に除去した後、再びＳｉＣ基板１表面全面に厚み１μｍ以上のレジスト材（フォトレジストでよい）を塗布して表面を保護してから、今度は裏面のドライエッチングを行い、裏面側に堆積した多結晶Ｓｉ膜を除去し、表面保護のレジスト材を剥離すると、図４（ｄ）に示した断面構造になる。
【００２８】
（ｅ）次に、ＳｉＣエピタキシャル基板１を再びＲＣＡ洗浄して、清浄化・乾燥したところで、９５０℃でウェット酸化（パイロジェニック酸化）して、図４（ｅ）に示したように、多結晶Ｓｉのゲート電極７の側面と上面に多結晶Ｓｉ熱酸化膜８を成長させる。
【００２９】
ここで本発明ＭＯＳ構造体の信頼性を向上させる上で極めて重要なのポイントがあるので説明すると、上記多結晶Ｓｉのゲート電極７のエッチングで、ゲート電極７外縁近傍のゲート酸化膜は損傷を受けて信頼性は低下している。何の処置もせずにいるとこの部分で短時間のＴＤＤＢ破壊が起こる。ところが、上述のように、ゲート電極７の熱酸化を行って多結晶Ｓｉ熱酸化膜８を成長させると、ゲート電極７の外縁が極めて均一に内部に後退し、ゲート酸化膜のエッチング損傷部分とゲート電極７とが遠ざかり、低下したゲート酸化膜の信頼性が元の状態に回復するようになる。
【００３０】
（ｆ）多結晶Ｓｉ熱酸化膜８を形成したところで、ＳｉＣエピタキシャル基板１の表全面に層間絶縁膜１４を堆積する（図５（ｆ））。シランと酸素を原料とした常圧ＣＶＤ法で堆積した約１μｍ厚のＳｉＯ2膜あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）などが層間絶縁膜材として適しているが、これに限定されるものではなく、後続の各種熱処理工程に耐えられるものなら、他の材料でも構わない。この後、基板を通常の拡散炉に入れ、Ｎ2雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜１４を高密度化する。この時の熱処理温度は上記ゲート酸化より低い温度（たとえば、９５０℃）が適宜、選ばれる。
【００３１】
（ｇ）次に、エピタキシャル基板１表面にフォトレジストを塗布して、十分にポストベークを行いレジストの揮発性成分を完全に蒸発させてから、ＳｉＣエピタキシャル基板１を緩衝フッ酸溶液に浸漬し、裏面に残っている第２の一過性ＳｉＣ熱酸化膜２０２を完全に除去し、超純水で緩衝フッ酸溶液を洗い流す。このようにして露出したＳｉＣ基板裏面の終端面はダメージや汚染のないクリーンな面である。
【００３２】
超純水で濡れたＳｉＣエピタキシャル基板１を乾燥させ、間髪を置かず高真空に維持された蒸着装置の中に据え付け、基板裏面に所望のオーム性接触母材を蒸着する。オーム性接触母材としては、たとえば、５０〜１００ｎｍ厚のＮｉ膜を用いることができる。オーム性接触母材を蒸着したら、基板表面のレジストを専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、１００％高純度Ａｒ雰囲気で１０００℃、２分間のコンタクト・アニールを実施する。この熱処理によって、図５（ｇ）のように、Ｎｉ膜は低抵抗のＳｉＣ基板と合金化（シリサイド化）し、少なくとも１０-6Ωｃｍ2台の接触抵抗を示す極めて低抵抗のオーム性接触１７が出来上がる。
【００３３】
（ｈ）次に、基板１の表面にフォトレジストを塗布し、露光装置で露光・現像して、層間絶縁膜にゲートコンタクト窓１５を開口するためのレジストマスクを形成した後、基板裏面全面に保護膜としてのフォトレジストを塗布して、十分乾燥させてから、緩衝フッ酸溶液を用いてエッチングして層間絶縁膜１４と多結晶Ｓｉ熱酸化膜８（上面部）にゲートコンタクト窓１５を開ける。裏面のフォトレジストはオーム性接触１７が緩衝フッ酸溶液に溶出して、消失したり劣化したりするのを防ぎ、また、裏面から溶出したオーム性接触材料がＳｉＣエピタキシャル基板１表面を汚染するのを防止する役割を担っている。フォトレジストを専用ストリッパ液で完全に剥離したら図６（ｈ）のような構造になる。
【００３４】
（ｉ）つづいて基板を十分洗浄し、濯いでから乾燥させたら、速やかに、高真空に維持されたマグネトロンスパッタリング装置の中に据え付け、ＳｉＣエピタキシャル基板１の表面全面に所望の配線材料、たとえば１μｍ厚のＡｌを蒸着する。  
この後、Ａｌ膜を成膜した基板表面１にフォトレジストを塗布し、露光し、現像して、レジストマスクを形成した後、再度、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、内部配線１６を形成する。もちろん、Ａｌ膜のパターン化はＲＩＥなどのドライエッチングで実行してもよい。裏面のレジストは裏面のオーミック電極１７がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、裏面電極にこの恐れがない場合やＡｌ膜をＲＩＥでエッチングするときには、省略することができる。
【００３５】
最後にレジストマスクと裏面電極保護に使用したレジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させたら、図６（ｉ）に示した最終構造になる。こうして本発明第１の実施の形態に基づくＯＮＯ膜ＭＩＳ構造体が完成する。
【００３６】
図７はこのようにして作製した本発明ＭＯＳ構造体の５０サンプルについて定電流ストレスＴＤＤＢ試験を行った結果を示す図である。図７は上記の構造体が経時絶縁破壊（ＴＤＤＢ）に至るまでにゲート絶縁膜を通過した単位面積あたりの電荷密度ＱBD（Ｃ／ｃｍ2）の分布を累積故障確率Ｆの関数としてワイブル図にプロットしている。  
この試験に用いた構造のゲート酸化膜の厚みは１２ｎｍ、ゲート電極の直径２００μｍである。このゲート電極の面積は従来技術の試験結果（表１）と同程度の大きさである。また、この試験のストレス電流は１０ｍＡ／ｃｍ2である。
【００３７】
図７を一見しただけで、従来技術に比べて、ＴＤＤＢ耐性（寿命）が大きく改善されたことがわかる。同図からＭＣＴＢ（ＱBD寿命の中央値）を抽出すると、ＭＣＴＢ＝１０Ｃ／ｃｍ2が得られた。この値は、表１の最も高いＭＣＴＢより１桁以上高い値である。すなわち、本発明第１の実施の形態は、従来技術のＴＤＤＢ寿命が著しく短いという問題を解決している、ということができる。
【００３８】
図８は図７のＭＯＳ構造体のＱBD寿命最大値と電流ストレス（Ｊinj）の関係を示している。電流ストレスが小さくなるにつれて、ＱBD寿命が指数関数的に増加し、Ｊinj=１０-4Ａ／ｍ2ではＱBD>５０Ｃ／ｃｍ2にも達している様子が観察される。実際のＭＯＳデバイスのゲート電界の強度は高々３ＭＶ／ｃｍ程度であり、このとき、ゲート酸化膜に流れる電流密度は１０-4Ａ／ｍ2より遥かに小さな値である。ということは、本発明ＭＯＳ構造体は実デバイス水準のストレスでは上記ＭＣＴＢよりも更に高い５０Ｃ／ｃｍ2以上の極めて高いＱBD寿命を有しているということができる。
【００３９】
本願発明者が検証を重ねたところ、このようなＱBD寿命が改善される効果は、ゲート酸化膜厚に強く依存していることが明らかになった。図１０はゲート酸化膜厚とＭＣＢＴ（ＱBD寿命の中央値）の関係を示している。４０ｎｍ付近から漸次薄膜化しても、しばらくは顕著なＭＣＢＴの改善は見られない。ところが、２０ｎｍを下回る付近から効果が劇的に現れ始め１５ｎｍ以下になると、図７と同等のＭＣＴＢ及びＱBD寿命が安定して得られるようになる。
【００４０】
興味深いことに、このような改善効果は、ＭＯＳ構造体の構造及びその製造方法が上記本発明の構造と製造方法を忠実に踏まえている場合に明瞭に起こる。たとえば、多結晶Ｓｉ熱酸化膜を形成しない場合や熱酸化の方法を変えた場合には表１記載の従来技術と同程度のＭＣＴＢにしかならない。
【００４１】
つぎに、本願発明第１の実施の形態が備えるＱBD分布広がり抑制の効果に着目する。再び図７を見ると、約５０サンプルのＱBD分布が一桁以内に収まっている事実が明瞭に確認される。従来技術ではＭＣＴＢを向上させようとするとＱBD分布が広がる傾向が顕著（文献１、文献３の結果）であり、この傾向が大面積ＭＯＳ構造体ではむしろ不利（歩留まりが低下する）になるという弊害を引き起こしていたが、本願発明第１の実施の形態（図７）では、このように、ＭＣＴＢの向上とＱBD分布の抑制を同時に解決できるという優れた効果がある。本願発明者が行った検討によると、ＱBD分布を抑制する効果は、好ましいことに、ＭＣＴＢ向上の効果と同様に、ゲート酸化膜の厚みが２０ｎｍを下回る付近から現れ始め、１５ｎｍ以下になると分布は１桁に収まるようになる。
【００４２】
図９は、ゲート酸化膜の膜圧を６.８ｎｍ、８.７ｎｍ、１２.０ｎｍの各種に設定した場合の結果を示す図である。図９に示したように、８.７ｎｍと１２.０ｎｍにおいては良好な特性を示している。しかしながら、８ｎｍより薄く（図９の例では６.８ｎｍ）なると、再び徐々に分布が広がる傾向が観察された。したがって、ＭＣＴＢの向上とＱBD分布の抑制を同時に解決できる膜厚領域には８ｎｍを最低値として下限があると考えることができる。ただし、上記の結果は、ＭＯＳデバイスのゲート総面積が上記試験サンプル（表１に記載の通常用いられる程度の大きさ）の場合であり、ゲート総面積がより小さい場合には下限値が低下し、８ｎｍ以下でも良好な特性を実現することが出来る。
【００４３】
（第２の実施の形態）
本発明の第２の実施の形態は、ｎチャネルタイプのプレーナ型パワーＭＯＳＦＥＴセルに本発明を適用した例である。方形セル、六方セル、円形セル、櫛歯（リニヤ）型セルなど、どのような形態のセルでも適用できる。
【００４４】
図１１は本実施の形態におけるパワーＭＯＳＦＥＴセルの要部断面図である。同図において、１はｎ+型単結晶ＳｉＣ基板であり、表面（図中上面側主面）に厚み１０μｍ、窒素を１×１０16／ｃｍ3添加した第１のｎ-型エピタキシャル層２をホモエピタキシャル成長させている。４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。ｎ-型エピタキシャル層２の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ型ベース領域５３ａ，５３ｂが形成されている。
【００４５】
ｐ型ベース領域５３ａ，５３ｂの表層部所定領域には、ｐ型ベース領域よりも浅いｎ+型ソース領域５４ａ、５４ｂが、ｐ型ベース領域５３ａ，５３ｂの外縁境界から一定の距離になるように、形成されている。ｐ型ベース領域（５３ａ、５３ｂ）の中央基板表層には、ｐ型ベース領域よりも浅く、かつｎ+型ソース領域５４ａ、５４ｂに挟まれるようにｐ+型ベースコンタクト領域５７が配設されている。
【００４６】
基板表面に選択的に形成された９ａ、９ｂはゲート酸化膜である。ゲート酸化膜９ａ、９ｂの上には導電性を付与した多結晶Ｓｉからなるゲート電極７ａ、７ｂが設けられている。多結晶Ｓｉのゲート電極７ａ、７ｂの上部と側壁には多結晶Ｓｉ熱酸化膜８ａ、８ｂが置かれている。
【００４７】
多結晶Ｓｉ熱酸化膜８ａ、８ｂを含むＳｉＣ基板上には層間絶縁膜１４ａ、１４ｂが成膜されている。６３は層間絶縁膜（１４ａ、１４ｂ）に開けられたソース窓であり、ｎ+型ソース領域５４ａ、５４ｂ／ｐ+型ベースコンタクト領域５７に貫通するように開口されている。このソース窓６３の底部にはソース接触６４がある。このソース接触６４はＮｉなどの薄い金属膜母材を底部に選択的に配設した後、急速加熱処理でＳｉＣと合金化させて形成する。ソース接触６４はｎ+型ソース領域５４ａ，５４ｂとｐ+型ベースコンタクト領域５７とに同時にオーム性接触を実現している。基板裏面の１８はソース接触６４と同様の方法で形成されたドレイン接触である。１６はソース窓６３を介してソース接触６４を同一基板上の他の回路要素や外部回路に接続させるための内部配線である。
【００４８】
つぎに本発明第２の実施形態によるプレーナ型パワーＭＯＳＦＥＴセルの製造方法を、図１２〜図１５の工程断面図を用いて説明する。  
（ａ）まず、一主面にｎ-型エピタキシャル層２をホモエピタキシャル成長させたｎ+型ＳｉＣ基板１を用意し、ｎ-型エピタキシャル層２表面に２０〜３０ｎｍのＣＶＤ酸化膜２０を堆積させ、この上にイオン注入マスク材としての厚み約１.５μｍの多結晶ＳｉをＬＰＣＶＤ（減圧化学的気相成長法）で成膜する。多結晶Ｓｉの他にＣＶＤで形成したＳｉＯ2やＰＳＧ（リン珪酸ガラス）などを用いることもできる。ＣＶＤ酸化膜２０は省略することもできるが、イオン注入マスク材として多結晶Ｓｉを使用するときは、以下のような有用な効果と機能を有しているので形成することが推奨される。その効果と機能とは、（１）多結晶Ｓｉとｎ-型エピタキシャル層２が予期せぬ反応をするのを予防するための保護膜、（２）多結晶Ｓｉマスク材を異方性エッチングする際の終点検出とエッチングストッパ膜、（３）ｐ型ベース不純物をイオン注入するときの表面保護膜である。
【００４９】
つづいて、フォトリソグラフィーと反応性イオンエッチング（ＲＩＥ）などの異方性エッチングの手段を用いてｐ型ベース領域予定領域上部にある前記多結晶Ｓｉ膜を垂直に除去することによって、第１のイオン注入マスク２１ａ、２１ｂを形成する。多結晶Ｓｉ膜のＲＩＥにはＳＦ6などのエッチャントガスを用いると熱酸化膜に対して選択比の高いエッチングと終点検出が可能になり、基板表面、特にチャネル領域へのプラズマダメージを回避することができる。
【００５０】
そして図１２（ａ）に示したように、ｐ型不純物のイオン注入を行い、ｐ型ベース領域（５３ａ、５３ｂ）を形成する。実際にはエピタキシャル基板１の裏面にも多結晶Ｓｉが付着しているが同図では省略している。このときのイオン注入条件の一例を挙げると、下記のとおりである。  
ｐ型ベース領域のイオン注入条件
不純物    Ａｌ+イオン
基板温度  ７５０℃
加速電圧／ドース  ３６０ｋｅＶ／５×１０13ｃｍ-2
ｐ型ベースイオン注入が終了したらＣＶＤ酸化膜２０と第１のイオン注入マスク２１ａ、２１ｂをウェットエッチングで除去する。
【００５１】
（ｂ）つぎに、上記ｐ型ベース領域（５３ａ、５３ｂ）の選択イオン注入と同様の手続きをとって、図１２（ｂ）に示すように、ｎ+型ソース領域（５４ａ、５４ｂ）とｐ+型ベースコンタクト領域５７を形成する。  
ｎ+型ソース領域（５４ａ、５４ｂ）の選択イオン注入の条件の一例は下記のとおりで
ある。  
不純物    Ｐ+イオン
基板温度  ５００℃
加速電圧／ドース  １６０ｋｅＶ／２.０×１０15ｃｍ-2
１００ｋｅＶ／１.０×１０15ｃｍ-2
７０ｋｅＶ／６.０×１０14ｃｍ-2
４０ｋｅＶ／５.０×１０14ｃｍ-2
である。
【００５２】
またｐ+型ベースコンタクト領域５７は下記の条件で選択イオン注入を行うとよい。  
不純物    Ａｌ+イオン
基板温度  ７５０℃
加速電圧／ドース  １００ｋｅＶ／３.０×１０15ｃｍ-2
７０ｋｅＶ／２.０×１０15ｃｍ-2
５０ｋｅＶ／１.０×１０15ｃｍ-2
３０ｋｅＶ／１.０×１０15ｃｍ-2
すべてのイオン注入が終了したら、基板をフッ酸と硝酸の混合液に浸漬して、使用したすべてのマスクおよび基板裏面に付着した不要なマスク材を完全に除去する。マスクの除去には、基板を熱燐酸溶液とＢＨＦ溶液に交互に浸漬して多結晶ＳｉとＳｉＯ2を順次除く方法を用いてもよい。
【００５３】
そして、マスクを除去した基板を洗浄、乾燥した後、高純度の常圧Ａｒ雰囲気で１７００℃、１分の熱処理を行いｐ型ベース領域５３ａ，５３ｂとｎ+型ソース領域５４ａ、５４ｂ、ｐ+型ベースコンタクト領域５７にイオン注入されたすべての伝導不純物を一挙に活性化させる。
【００５４】
（ｃ）次に、ＲＣＡ洗浄などで十分洗浄した基板をドライ酸素雰囲気で熱酸化して基板表面並びに裏面に熱酸化膜を成長し、緩衝フッ酸溶液を用いて直ちに取り除く。この犠牲酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。犠牲酸化が終了した基板を再び、ＲＣＡ洗浄などで十分洗浄した後、基板表面に熱酸化やＣＶＤなどの手段を用いて厚い絶縁膜を形成し、周知のフォトリソグラフィとウェットエッチまたはドライエッチングを用いて前記厚い酸化膜が存在するフィールド領域（図示せず）と厚い酸化膜が除去された素子領域７０を形成する。なお、この段階での素子領域（セル）７０の形状は図１１と変らないが、素子領域の外の周辺部分にフィールド領域が形成されている点が相違している。
【００５５】
つづいて、基板を再び、ＲＣＡ洗浄などで十分洗浄するとともに、この洗浄の最終段階において、素子領域７０の表面に生成した化学的酸化膜（ＳｉＯ2）を除去するために希釈フッ酸溶液に５秒〜１０秒間浸し、超純水で希釈フッ酸溶液を完全にすすぎ落とした後、乾燥し、直ちに熱酸化して、素子領域７０の基板表面にゲート酸化膜９ａ、９ｂを成長させる。図１２（ｃ）はこのときの構造を示している。
【００５６】
ゲート酸化の条件及び方法、ゲート酸化膜の厚みは第１の実施の形態と同様である。ここで重要なポイントがある。ゲート酸化の温度は全ての後続工程のどの熱処理温度よりも高く設定するということである。ここでは後に、表側のソース接触電極６４と裏面ドレイン電極１７のオーム性接触を実現するために、温度１０００℃の急速加熱処理を実施するので、それより高い１１６０℃という酸化温度を選んだ。
【００５７】
（ｄ）次に、基板の表面及び裏面全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００〜４００ｎｍ多結晶Ｓｉ膜を成膜し、その後、塩素酸リン（ＰＯＣｌ3）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶Ｓｉ膜にＰ（リン）を添加し、導電性を付与する。つづいて、基板表面にフォトレジストと塗布して、フォトリソグラフィと、Ｃ2Ｆ6と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板表面側の多結晶Ｓｉ膜をパタニングすると図１３（ｄ）の構造になる。この工程でゲート電極７ａ、７ｂが定義される。なお、エピタキシャル基板１の裏面にも多結晶Ｓｉ膜が形成されているが、同図では省略されている。
【００５８】
（ｅ）次に、ＲＩＥが終了したＳｉＣエピタキシャル基板１をＲＣＡ洗浄して、清浄化・乾燥した後、９５０℃でウェット酸化（パイロジェニック酸化）して、図１３（ｅ）のように、多結晶Ｓｉゲート電極７ａ、７ｂの上面と側面に多結晶Ｓｉ熱酸化膜８ａ、８ｂを成長させる。本工程では多結晶Ｓｉの外縁端を酸化することによって、外縁端を内側に後退させて、多結晶Ｓｉゲートエッチングで損傷したゲート酸化膜部分に強い電界が印加されないようにして、信頼性の向上を図っている。なお、多結晶Ｓｉ熱酸化膜８ａ、８ｂはゲート電極側壁だけでなく上面にも形成するので、多結晶Ｓｉゲート電極の厚みが目減りする。この目減り分を考慮して、結晶Ｓｉゲート電極７ａ、７ｂの初期の厚みは規定されているものとする。
【００５９】
（ｆ）次に、図１４（ｆ）に図示したように、基板の表面全面に層間絶縁膜１４ａ、１４ｂを堆積する。この層間絶縁膜膜１４ａ、１４ｂには、シランと酸素を原料とした常圧ＣＶＤで形成した約１μｍ厚のＳｉＯ2膜（ＮＳＧ）あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）、更にこれにホウ素を添加したホウ素リン珪酸ガラス（ＢＰＳＧ）などが適しているが、これに限定されるものではない。この後、基板を通常の拡散炉に入れ、Ｎ2雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜１４ａ、１４ｂを高密度化する。この時の熱処理温度は、ゲート絶縁膜の形成（熱酸化）温度より低い温度、たとえば、９００℃〜１０００℃の範囲で適宜選ばれる。
【００６０】
（ｇ）次に、周知のフォトリソグラフィーとドライ／ウェットエッチング手段を用いて、基板表面側の層間絶縁膜膜１４ａ、１４ｂと、ゲート酸化膜９ａ、９ｂとにソース窓６３を開口する。図示していないが、素子領域周辺に形成されているゲートコンタクト窓もこの時、同時に開口される。エッチャント溶液またはガスが基板の裏に及ぶ場合には裏面の一過性の多結晶Ｓｉ膜上の熱酸化膜（図示省略）も同時に除去される。
【００６１】
エッチングが終了したら、フォトレジスト・エッチングマスクが残ったままの基板表全面にＤＣスパッタリングなどの成膜手段を用いてソース接触電極母材２５を全面蒸着する。ソース接触電極母材２５には、たとえば、５０ｎｍ厚のＮｉあるいはＣｏなどを用いることができる。  
蒸着が終了したら、基板を専用のフォトレジスト・ストリッパに浸漬させ、基板表面に残されているフォトレジストを完全に除去する。それにより、図１４（ｇ）のように、ソース窓６３上とゲートコンタクト窓（非表示）の底面にのみソース接触電極母材２５が堆積した基板構造ができあがる。
【００６２】
（ｈ）つぎに基板を十分濯いで、乾燥させた後、表面全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布し、裏面側に残留している多結晶Ｓｉ膜をドライ・エッチングで除去する。このドライエッチング中に起きるプラズマダメージや帯電、汚染から接触電極母材２５とゲート絶縁膜１０ａ、１０ｂの劣化を防止するために、上記保護用レジストは必ず必要である。
【００６３】
基板１裏面の多結晶Ｓｉ膜を除去したところで、基板を緩衝フッ酸溶液に浸して、ゲート酸化のとき裏面に生じた一過性の熱酸化膜（図示なし）を除去し、エピタキシャル基板１裏面に清浄な結晶面を露出させる。そして緩衝フッ酸溶液を超純水で完全に濯ぎ落して、乾燥させたところで、速やかに基板を高真空に維持された蒸着装置の中に据え付け、裏面に所望のドレイン接触電極母材（非表示）を蒸着する。この裏面電極母材としては、たとえば、５０〜１００ｎｍ厚のＮｉ膜あるいはＣｏ膜を用いることができる。
【００６４】
次に、表面保護に使用したレジストを専用ストリッパ液で完全に剥離し、ＳｉＣエピタキシャル基板１を十分洗浄し、濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の急速加熱処理（コンタクト・アニール）を実施する。この熱処理によって、ソース窓６３底とゲートコンタクト窓（非表示）底ならびに裏面に堆積された各接触電極母材（Ｎｉ膜）はそれぞれ、ｎ+型ソース領域５４ａ、５４ｂ（／ｐ+型ベースコンタクト領域５７）、多結晶Ｓｉゲート電極接触領域（図示なし）、ｎ+型ＳｉＣ基板裏面と合金化して、極めて低抵抗を示すオーム性のソース接触６４、ゲート接触（図示なし），ドレイン接触１８となり、図１５（ｈ）に示した基板構造が形成される。
【００６５】
（ｉ）最後に、コンタクト・アニールが済んだ基板を高真空に維持されたマグネトロンスパッタリング装置に据え付け、基板の表全面に所望の配線材料、たとえばＡｌを３μｍ厚に蒸着する。
【００６６】
この後、Ａｌ膜を成膜した基板上面にフォトレジストを塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、ＲＩＥでＡｌ膜をパターン化し、ソース接触電極６４に接続する内部配線１６とゲート電極接触に接続する内部配線（図示なし）を形成する。  
最後にレジストマスクを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させる。こうして、図１１に示した本発明に基づくプレーナ型パワーＭＯＳＦＥＴセルが完成する。
【００６７】
このようにして作製した本発明に基づくＭＯＳ構造体を取込んだプレーナ型パワーＭＯＳＦＥＴセルは、極めて良好なトランジスタ特性を示した。
【００６８】
そのＭＯＳ構造体部位は前記第１の実施の形態と何ら変らない高信頼性（図７〜図８）を示した。すなわち、本発明プレーナ型パワーＭＯＳＦＥＴセル及びその製造方法は、従来のプレーナ型パワーＭＯＳＦＥＴのＳｉＣ熱酸化膜ＭＯＳゲート構造体のゲート酸化膜のＴＤＤＢ耐性をＭＣＴＢ値で一桁以上改善するとともに、ＴＤＤＢ寿命の分布の広がりを抑制することによって、ＴＤＤＢ起因の不良率を低減できる、という効果を有する。
【００６９】
なお、上記第２の実施の形態は、本発明のＭＯＳ構造体をプレーナ型パワーＭＯＳＦＥＴセルに適用したものであるが、類似の素子構造を有するＩＧＢＴセルにも適用可能であることは言うまでもない。この場合も第２の実施の形態とまったく同じ効果が得られる。
【符号の説明】
【００７０】
１…ＳｉＣエピタキシャル基板            ３…フィールド絶縁膜
４…下部絶縁膜                          ５…上部絶縁膜
７、７ａ、７ｂ…ゲート電極              ８、８ａ、８ｂ…多結晶Ｓｉ熱酸化膜
９、９ａ、９ｂ…ゲート酸化膜            １４、１４ａ、１４ｂ…層間絶縁膜
１６…内部配線                          １７…オーム性接触
１８…ドレイン（オーム性）接触
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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