(57)【要約】【課題】トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を向上させることができる、半導体装置およびその製造方法を提供するこ。【解決手段】ＰＭＯＳ領域１７において、ディープウェル領域１６の表層部には、Ｎ型ウェル領域２０が形成されている。ディープウェル領域１６の下方には、ディープウェル領域１６に接して、Ｐ型の埋込層３６が形成されている。これにより、Ｎ型ウェル領域２０の下方において、Ｐ型を有する領域の厚さが増す。その結果、Ｎ型ウェル領域２０とＮ型の半導体基板５との間の分離耐圧を向上させることができる。【選択図】図１
2010087133.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に積層される第１導電型の半導体層と、
前記半導体層の表面に形成され、トレンチゲート型ＶＤＭＯＳＦＥＴ用の第１領域とプレーナゲート型ＭＯＳＦＥＴ用の第２領域とを分離するための素子分離部と、
前記第１領域において、前記半導体層の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域をその表面から掘り下がり、前記ボディ領域を貫通するトレンチと、
前記トレンチの底面および側面上に形成されたトレンチゲート絶縁膜と、
前記トレンチに前記トレンチゲート絶縁膜を介して埋設されたトレンチゲート電極と、
前記ボディ領域の表層部において、前記トレンチの側方に形成された第１導電型のトレンチゲート型ＶＤＭＯＳＦＥＴ用ソース領域と、
前記第２領域において、前記半導体層の表層部に形成された第２導電型のディープウェル領域と、
前記ディープウェル領域の表層部に選択的に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表層部に選択的に形成された第２導電型の第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域と、
前記第１ウェル領域の表層部に前記第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域と間隔を空けて選択的に形成された第２導電型の第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と、
前記第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域と前記第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域の表面上に形成された第１プレーナゲート絶縁膜と、
前記第１プレーナゲート絶縁膜上に形成された第１プレーナゲート電極と、
前記ディープウェル領域の下方に形成され、前記ディープウェル領域に接し、前記ディープウェル領域の最深部における第２導電型の不純物濃度よりも高い第２導電型の不純物濃度を有する埋込層とを含む、半導体装置。
【請求項２】
前記半導体基板と前記半導体層との境界付近では、第１導電型の不純物濃度が前記半導体基板に近づくにつれて高くなるように変化し、
前記埋込層は、少なくとも当該不純物濃度が変化する部分に達している、請求項１に記載の半導体装置。
【請求項３】
前記埋込層は、少なくとも前記半導体基板に達している、請求項２に記載の半導体装置。
【請求項４】
前記埋込層は、前記半導体基板と前記半導体層とに跨っている、請求項３に記載の半導体装置。
【請求項５】
前記ディープウェル領域の表層部に前記第１ウェル領域と分離して選択的に形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域の表層部に選択的に形成された第１導電型の第２プレーナゲート型ＭＯＳＦＥＴ用ソース領域と、
前記第２ウェル領域の表層部に前記ソース領域と間隔を空けて選択的に形成された第１導電型の第２プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と、
前記第２プレーナゲート型ＭＯＳＦＥＴ用ソース領域と前記第２プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域の表面上に形成された第２プレーナゲート絶縁膜と、
前記第２プレーナゲート絶縁膜上に形成された第２プレーナゲート電極とをさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
第１導電型の半導体基板と、
前記半導体基板上に積層される第１導電型の半導体層と、
トレンチゲート型ＶＤＭＯＳＦＥＴ用の第１領域とプレーナゲート型ＭＯＳＦＥＴ用の第２領域とを分離するための素子分離部と、
前記第１領域において、前記半導体層の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域をその表面から掘り下がり、前記ボディ領域を貫通するトレンチと、
前記トレンチの底面および側面上に形成されたトレンチゲート絶縁膜と、
前記トレンチに前記トレンチゲート絶縁膜を介して埋設されたトレンチゲート電極と、
前記ボディ領域の表層部において、前記トレンチの側方に形成された第１導電型のトレンチゲート型ＶＤＭＯＳＦＥＴ用ソース領域と、
前記第２領域において、前記半導体層に形成された第２導電型領域と、
前記第２導電型領域の表層部に選択的に形成された第１導電型のウェル領域と、
前記ウェル領域の表層部に選択的に形成された第２導電型のプレーナゲート型ＭＯＳＦＥＴ用ソース領域と、
前記ウェル領域の表層部に前記プレーナゲート型ＭＯＳＦＥＴ用ソース領域と間隔を空けて選択的に形成された第２導電型のプレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と、
前記プレーナゲート型ＭＯＳＦＥＴ用ソース領域と前記プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域の表面上に形成されたプレーナゲート絶縁膜と、
前記プレーナゲート絶縁膜上に形成されたプレーナゲート電極とを含み、
前記第２導電型領域は、少なくとも前記半導体基板に接している、半導体装置。
【請求項７】
トレンチゲート型ＶＤＭＯＳＦＥＴおよびプレーナゲート型ＭＯＳＦＥＴが混載される半導体装置を製造する方法であって、
第１導電型の半導体基板上に第１導電型の第１半導体層を積層する工程と、
前記プレーナゲート型ＭＯＳＦＥＴが形成される領域において、前記第１半導体層に第２導電型不純物をドープする工程と、
前記第１半導体層にドープされた第２導電型不純物を熱処理により拡散させて、埋込層を形成する工程と、
前記熱処理時に前記第１半導体層の表面に形成される酸化膜を除去する工程と、
前記酸化膜の除去後に、前記第１半導体層上に第１導電型の第２半導体層を積層する工程と、
前記プレーナゲート型ＭＯＳＦＥＴが形成される領域において、前記第２半導体層に第２導電型不純物をドープする工程と、
前記第２半導体層にドープされた第２導電型不純物を熱処理により拡散させて、前記埋込層上にディープウェルを形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）およびプレーナゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が混載された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえば、インテリジェントパワーデバイスでは、高耐圧パワーＭＯＳＦＥＴであるトレンチゲート型ＶＤＭＯＳＦＥＴとＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路とが混載されることがある。
図５は、トレンチゲート型ＶＤＭＯＳＦＥＴおよびＣＭＯＳ回路が混載された半導体装置の構造を示す模式的な断面図である。
【０００３】
半導体装置１０１は、Ｎ＋型（相対的に高濃度なＮ型）の半導体基板１０２を備えている。半導体基板１０２上には、Ｎ型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表面には、ＶＤＭＯＳ領域１０４とＣＭＯＳ領域１０５とを分離するＬＯＣＯＳ酸化膜１０６が選択的に形成されている。
ＶＤＭＯＳ領域１０４には、トレンチゲート型ＶＤＭＯＳＦＥＴ１０７が形成されている。
【０００４】
ＶＤＭＯＳ領域１０４において、エピタキシャル層１０３の表層部には、Ｐ型のボディ領域１０８が形成されている。また、ＶＤＭＯＳ領域１０４において、エピタキシャル層１０３には、トレンチ１０９が形成されている。トレンチ１０９は、ボディ領域１０８を貫通し、その最深部がエピタキシャル層１０３に達している。トレンチ１０９の底面および側面には、ゲート絶縁膜１１０が形成されている。トレンチ１０９内には、ゲート絶縁膜１１０を介して、ゲート電極１１１が埋設されている。ボディ領域１０８の表層部には、Ｎ＋型のソース領域１１２が形成されている。また、ボディ領域１０８の表層部には、トレンチ１０９に対して間隔を空けた位置に、Ｐ＋型（相対的に高濃度なＰ型）のボディコンタクト領域１１３がソース領域１１２を層厚方向に貫通して形成されている。
【０００５】
ＣＭＯＳ領域１０５には、エピタキシャル層１０３の表層部に、Ｐ型のディープウェル領域１１４が形成されている。ディープウェル領域１１４の表面には、ＮＭＯＳ領域１１５とＰＭＯＳ領域１１６とを分離するためのＬＯＣＯＳ酸化膜１１７が形成されている。そして、ＣＭＯＳ回路を構成するプレーナゲート型ＮチャネルＭＯＳＦＥＴ１１８およびプレーナゲート型ＰチャネルＭＯＳＦＥＴ１１９は、それぞれＮＭＯＳ領域１１５およびＰＭＯＳ領域１１６に形成されている。
【０００６】
ＮＭＯＳ領域１１５において、ディープウェル領域１１４の表層部には、Ｐ型ウェル領域１２０が形成されている。Ｐ型ウェル領域１２０の表層部には、Ｎ＋型のソース領域１２１およびドレイン領域１２２が互いに間隔を空けて形成されている。ソース領域１２１とドレイン領域１２２との間の領域（チャネル領域）上には、ゲート絶縁膜（図示せず）が形成されている。ゲート絶縁膜上には、ゲート電極１２４が形成されている。ゲート電極１２４の周囲には、サイドウォール１２５が形成されている。
【０００７】
ＰＭＯＳ領域１１６において、ディープウェル領域１１４の表層部には、Ｎ型ウェル領域１２６が形成されている。Ｎ型ウェル領域１２６の表層部には、Ｐ＋型のソース領域１２７およびドレイン領域１２８が互いに間隔を空けて形成されている。ソース領域１２７とドレイン領域１２８との間の領域（チャネル領域）上には、ゲート絶縁膜（図示せず）が形成されている。ゲート絶縁膜上には、ゲート電極１３０が形成されている。ゲート電極１３０の周囲には、サイドウォール１３１が形成されている。
【０００８】
エピタキシャル層１０３上には、その表面全域を覆うように、層間絶縁膜（図示せず）が形成されている。層間絶縁膜には、ソース領域１１２、ソース領域１２１、ドレイン領域１２２、ソース領域１２７およびドレイン領域１２８にそれぞれ接続されるプラグ１３１，１３２，１３３，１３４，１３５が貫通している。プラグ１３１は、ソース領域１１２およびボディコンタクト領域１１３に跨って接続（バッティングコンタクト）されている。層間絶縁膜上には、ソース配線１３６，１３７，１３８が形成されている。プラグ１３１，１３２，１３４は、それぞれソース配線１３６，１３７，１３８に接続されている。また、層間絶縁膜上には、プラグ１３３，１３５と接続される配線１３９が形成されている。
【０００９】
半導体基板１０２の裏面には、トレンチゲート型ＶＤＭＯＳＦＥＴ１０７のドレイン電極１４０が形成されている。
【特許文献１】特開２００７−１５００８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
トレンチゲート型ＶＤＭＯＳＦＥＴ１０７のオン抵抗Ｒonは、その性能評価の指標の１つである。オン抵抗Ｒonは、ソース配線１３６からドレイン電極１４０までのキャリアの移動経路の抵抗の総和である。すなわち、オン抵抗Ｒonは、ソース配線１３６およびプラグ１３１のメタル抵抗Ｒm、プラグ１３１とソース領域１１２との接続部分のコンタクト抵抗Ｒc、ソース領域１１２のソース抵抗Ｒs、ボディ領域１０８に形成されるチャネル領域のチャネル抵抗Ｒch、エピタキシャル層１０３におけるボディ領域１０８の下方のドリフト領域のドリフト抵抗Ｒdrおよび半導体基板１０２の基板抵抗Ｒsubの和である。
【００１１】
半導体基板１０２がトレンチゲート型ＶＤＭＯＳＦＥＴ１０７のドレイン領域となるため、半導体基板１０２の全体にドレイン電圧が印加される。したがって、プレーナゲート型ＮチャネルＭＯＳＦＥＴ１１８のソース領域１２１およびドレイン領域１２２と半導体基板１０２（エピタキシャル層１０３におけるディープウェル領域１１４の下方の部分）との間、プレーナゲート型ＰチャネルＭＯＳＦＥＴ１１９のソース領域１２７およびドレイン領域１２８とディープウェル領域１１４との間、ならびにＮ型ウェル領域１２６と半導体基板１０２との間に、それぞれ大きな分離耐圧を確保する必要がある。
【００１２】
たとえば、ソース領域１２７およびドレイン領域１２８とディープウェル領域１１４との間の分離耐圧を上げるには、Ｎ型ウェル領域１２６の深さおよび不純物濃度を大きくすればよい。しかし、Ｎ型ウェル領域１２６の深さおよび不純物濃度を大きくすると、Ｎ型ウェル領域１２６と半導体基板１０２との間の分離耐圧を維持するために、ディープウェル領域１１４の深さ（ディープウェル領域１１４におけるＮ型ウェル領域１２６の下方の部分の厚さ）を大きくしなければならない。そのため、Ｎ型ウェル領域１２６およびディープウェル領域１１４の深さの増大分、エピタキシャル層１０３の厚さが増してしまう。その結果、ボディ領域１０８の下方のドリフト領域の厚さが増すことにより、トレンチゲート型ＶＤＭＯＳＦＥＴ１０７のドリフト抵抗Ｒdrが増大し、ひいてはそのオン抵抗Ｒonが増してしまう。
【００１３】
そこで、本発明の目的は、トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を向上させることができる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体基板と、前記半導体基板上に積層される第１導電型の半導体層と、前記半導体層の表面に形成され、トレンチゲート型ＶＤＭＯＳＦＥＴ用の第１領域とプレーナゲート型ＭＯＳＦＥＴ用の第２領域とを分離するための素子分離部と、前記第１領域において、前記半導体層の表層部に形成された第２導電型のボディ領域と、前記ボディ領域をその表面から掘り下がり、前記ボディ領域を貫通するトレンチと、前記トレンチの底面および側面上に形成されたトレンチゲート絶縁膜と、前記トレンチに前記トレンチゲート絶縁膜を介して埋設されたトレンチゲート電極と、前記ボディ領域の表層部において、前記トレンチの側方に形成された第１導電型のトレンチゲート型ＶＤＭＯＳＦＥＴ用ソース領域と、前記第２領域において、前記半導体層の表層部に形成された第２導電型のディープウェル領域と、前記ディープウェル領域の表層部に選択的に形成された第１導電型の第１ウェル領域と、前記第１ウェル領域の表層部に選択的に形成された第２導電型の第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域と、前記第１ウェル領域の表層部に前記第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域と間隔を空けて選択的に形成された第２導電型の第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と、前記第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域と前記第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域の表面上に形成された第１プレーナゲート絶縁膜と、前記第１プレーナゲート絶縁膜上に形成された第１プレーナゲート電極と、前記ディープウェル領域の下方に形成され、前記ディープウェル領域に接し、前記ディープウェル領域の最深部における第２導電型の不純物濃度よりも高い第２導電型の不純物濃度を有する埋込層とを含む、半導体装置である。
【００１５】
この半導体装置では、第１導電型の半導体基板上に、第１導電型の半導体層が積層されている。半導体層の表面には、トレンチゲート型ＶＤＭＯＳＦＥＴ用の第１領域とプレーナゲート型ＭＯＳＦＥＴ用の第２領域とを分離するための素子分離部が形成されている。
第１領域において、半導体層の表層部には、第２導電型のボディ領域が形成されている。ボディ領域には、ボディ領域を厚さ方向に貫通するトレンチが形成されている。トレンチの最深部は、半導体層におけるボディ領域の下方の部分（ドリフト領域）に達している。トレンチには、トレンチゲート絶縁膜を介して、トレンチゲート電極が埋設されている。すなわち、第１領域には、半導体基板をドレイン領域とするトレンチゲート型ＶＤＭＯＳＦＥＴが形成されている。
【００１６】
第２領域において、半導体層の表層部には、第２導電型のディープウェル領域が形成されている。ディープウェル領域の表層部には、第１導電型の第１ウェル領域が選択的に形成されている。第１ウェル領域の表層部には、第２導電型の第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域および第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域が互いに間隔を空けて選択的に形成されている。第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域と第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域（チャネル領域）の表面上には、第１プレーナゲート絶縁膜を介して、第１プレーナゲート電極が設けられている。すなわち、第２領域には、第１プレーナゲート型ＭＯＳＦＥＴが形成されている。
【００１７】
そして、第２導電型のディープウェル領域の下方には、ディープウェル領域に接して、第２導電型の埋込層が形成されている。これにより、第１ウェル領域の下方において、第２導電型を有する領域の厚さが増す。その結果、第１ウェル領域と半導体基板との間の分離耐圧を向上させることができる。
また、第１ウェル領域の深さおよび不純物濃度を大きくすることにより、第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域および第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域とディープウェル領域との間の分離耐圧を向上させることができる。埋込層により、第１ウェル領域と半導体基板との間の間隔が拡大されるので、第１ウェル領域の深さおよび不純物濃度を大きくしても、第１ウェル領域と半導体基板との間の分離耐圧を維持することができる。
【００１８】
埋込層は、ディープウェル領域の下方に形成され、ボディ領域の下方には形成されない。したがって、半導体層の厚さが増さないので、トレンチゲート型ＶＤＭＯＳＦＥＴのドリフト抵抗Ｒdrの増大を招かない。
よって、トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、第１プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧（第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域および第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域とディープウェル領域との間の分離耐圧、第１ウェル領域と半導体基板との間の分離耐圧）を向上させることができる。
【００１９】
また、埋込層は、ディープウェル領域の最深部における第１導電型の不純物濃度よりも高い第１導電型の不純物濃度を有している。これにより、第１ウェル領域の下方の第２導電型を有する領域の抵抗を下げることができ、その抵抗の低減によるサージ耐性の向上を図ることができる。
半導体基板と半導体層との境界付近では、半導体基板から半導体層に第１導電型の不純物が拡散することにより、第１導電型の不純物濃度が半導体基板に近づくにつれて高くなるように変化している。
【００２０】
請求項２に記載のように、前記埋込層は、少なくともその不純物濃度が変化する部分に達していることが好ましい。これにより、埋込層の最深部を半導体基板に近づけることができ、半導体層の厚さを増大させることなく、埋込層の厚さを増大させることができる。その結果、トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、第１プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧をさらに向上させることができる。
【００２１】
請求項３に記載のように、前記埋込層は、少なくとも前記半導体基板に達していることがより好ましい。これにより、半導体層の厚さを増大させることなく、埋込層の厚さをさらに増大させることができ、第１プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を一層向上させることができる。
請求項４に記載のように、前記埋込層は、前記半導体基板と前記半導体層とに跨っていることがより好ましい。これにより、半導体層の厚さを増大させることなく、埋込層の厚さを一層増大させることができ、第１プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧をより一層向上させることができる。
【００２２】
請求項５に記載のように、前記半導体装置は、前記ディープウェル領域の表層部に前記第１ウェル領域と分離して選択的に形成された第２導電型の第２ウェル領域と、前記第２ウェル領域の表層部に選択的に形成された第１導電型の第２プレーナゲート型ＭＯＳＦＥＴ用ソース領域と、前記第２ウェル領域の表層部に前記ソース領域と間隔を空けて選択的に形成された第１導電型の第２プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と、前記第２プレーナゲート型ＭＯＳＦＥＴ用ソース領域と前記第２プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域の表面上に形成された第２プレーナゲート絶縁膜と、前記第２プレーナゲート絶縁膜上に形成された第２プレーナゲート電極とをさらに備えていてもよい。この場合、埋込層が設けられていることにより、第２プレーナゲート型ＭＯＳＦＥＴ用ソース領域および第２プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域の下方において、第２導電型を有する領域の厚さが増す。その結果、第２プレーナゲート型ＭＯＳＦＥＴ用ソース領域および第２プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と半導体基板との間の分離耐圧を向上させることができる。
【００２３】
前記ディープウェル領域および前記埋込層は、請求項７に記載の半導体装置の製造方法により製造することができる。この製造方法は、トレンチゲート型ＶＤＭＯＳＦＥＴおよびプレーナゲート型ＭＯＳＦＥＴが混載される半導体装置を製造する方法であって、第１導電型の半導体基板上に第１導電型の第１半導体層を積層する工程と、前記プレーナゲート型ＭＯＳＦＥＴが形成される領域において、前記第１半導体層に第２導電型不純物をドープする工程と、前記第１半導体層にドープされた第２導電型不純物を熱処理により拡散させて、埋込層を形成する工程と、前記熱処理時に前記第１半導体層の表面に形成される酸化膜を除去する工程と、前記酸化膜の除去後に、前記第１半導体層上に第１導電型の第２半導体層を積層する工程と、前記プレーナゲート型ＭＯＳＦＥＴが形成される領域において、前記第２半導体層に第２導電型不純物をドープする工程と、前記第２半導体層にドープされた第２導電型不純物を熱処理により拡散（ドライブイン）させて、前記埋込層上にディープウェルを形成する工程とを含む。
【００２４】
請求項６に記載の発明は、第１導電型の半導体基板と、前記半導体基板上に積層される第１導電型の半導体層と、トレンチゲート型ＶＤＭＯＳＦＥＴ用の第１領域とプレーナゲート型ＭＯＳＦＥＴ用の第２領域とを分離するための素子分離部と、前記第１領域において、前記半導体層の表層部に形成された第２導電型のボディ領域と、前記ボディ領域をその表面から掘り下がり、前記ボディ領域を貫通するトレンチと、前記トレンチの底面および側面上に形成されたトレンチゲート絶縁膜と、前記トレンチに前記トレンチゲート絶縁膜を介して埋設されたトレンチゲート電極と、前記ボディ領域の表層部において、前記トレンチの側方に形成された第１導電型のトレンチゲート型ＶＤＭＯＳＦＥＴ用ソース領域と、前記第２領域において、前記半導体層に形成された第２導電型領域と、前記第２導電型領域の表層部に選択的に形成された第１導電型のウェル領域と、前記ウェル領域の表層部に選択的に形成された第２導電型のプレーナゲート型ＭＯＳＦＥＴ用ソース領域と、前記ウェル領域の表層部に前記プレーナゲート型ＭＯＳＦＥＴ用ソース領域と間隔を空けて選択的に形成された第２導電型のプレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と、前記プレーナゲート型ＭＯＳＦＥＴ用ソース領域と前記プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域の表面上に形成されたプレーナゲート絶縁膜と、前記プレーナゲート絶縁膜上に形成されたプレーナゲート電極とを含み、前記第２導電型領域は、少なくとも前記半導体基板に接している、半導体装置である。
【００２５】
この構成によれば、第１導電型の半導体基板上には、第１導電型の半導体層が積層されている。半導体層の表面には、トレンチゲート型ＶＤＭＯＳＦＥＴ用の第１領域とプレーナゲート型ＭＯＳＦＥＴ用の第２領域とを分離するための素子分離部が形成されている。
第１領域において、半導体層の表層部には、第２導電型のボディ領域が形成されている。ボディ領域には、ボディ領域を厚さ方向に貫通するトレンチが形成されている。トレンチの最深部は、半導体層におけるボディ領域の下方の部分（ドリフト領域）に達している。トレンチには、トレンチゲート絶縁膜を介して、トレンチゲート電極が埋設されている。すなわち、第１領域には、半導体基板をドレイン領域とするトレンチゲート型ＶＤＭＯＳＦＥＴが形成されている。
【００２６】
第２領域において、半導体層には、第２導電型のディープウェル領域が形成されている。ディープウェル領域の表層部には、第１導電型のウェル領域が選択的に形成されている。ウェル領域の表層部には、第２導電型のプレーナゲート型ＭＯＳＦＥＴ用ソース領域およびプレーナゲート型ＭＯＳＦＥＴ用ドレイン領域が互いに間隔を空けてそれぞれ選択的に形成されている。プレーナゲート型ＭＯＳＦＥＴ用ソース領域とプレーナゲート型ＭＯＳＦＥＴ用ドレイン領域との間の領域（チャネル領域）の表面上には、プレーナゲート絶縁膜を介して、プレーナゲート電極が設けられている。すなわち、第２領域には、プレーナゲート型ＭＯＳＦＥＴが形成されている。
【００２７】
そして、第２導電型領域は、少なくとも半導体基板に接している。言い換えれば、第２導電型領域は、第２領域において、少なくとも半導体層の厚さ方向の全域にわたって形成されている。これにより、ウェル領域の下方における第２導電型領域の厚さを大きく確保することができる。その結果、半導体層の厚さを増大させることなく、ウェル領域と半導体基板との間の分離耐圧を向上させることができる。
【００２８】
また、ウェル領域の深さおよび不純物濃度を大きくすることにより、プレーナゲート型ＭＯＳＦＥＴ用ソース領域およびプレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と第２導電型領域との間の分離耐圧を向上させることができる。ウェル領域の下方における第２導電型領域の厚さが大きいので、ウェル領域の深さおよび不純物濃度を大きくしても、ウェル領域と半導体基板との間の分離耐圧を維持することができる。
【００２９】
よって、トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒon（ドリフト抵抗Ｒdr）を増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧（プレーナゲート型ＭＯＳＦＥＴ用ソース領域およびプレーナゲート型ＭＯＳＦＥＴ用ドレイン領域と第２導電型領域との間の分離耐圧、ウェル領域と半導体基板との間の分離耐圧）を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（以下「ＶＤＭＯＳ」という。）２とＣＭＯＳ回路を構成するプレーナゲート型ＰチャネルＭＯＳＦＥＴ（以下「ＰＭＯＳ」という。）３およびプレーナゲート型ＮチャネルＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）４とが混載されたインテリジェントデバイスである。半導体装置１は、Ｎ＋型の半導体基板５を備えている。半導体基板５は、たとえば、シリコン（Ｓｉ）基板である。
【００３１】
半導体基板５上には、半導体基板５よりもＮ型不純物が低濃度にドーピングされたシリコンからなるＮ型のシリコン層６が積層されている。シリコン層６の厚さは、たとえば、５．０μｍである。シリコン層６の表面には、ＶＤＭＯＳ領域７とＣＭＯＳ領域８とを分離するＬＯＣＯＳ酸化膜９が選択的に形成されている。
ＶＤＭＯＳ２は、ＶＤＭＯＳ領域７に形成されている。
【００３２】
ＶＤＭＯＳ領域７において、シリコン層６の表層部には、Ｐ型のボディ領域１０が形成されている。ボディ領域１０の深さは、たとえば、１μｍである。
また、ＶＤＭＯＳ領域７において、シリコン層６には、複数のトレンチ１１が形成されている。複数のトレンチ１１は、それぞれ直線状に延び、一定の間隔で並列に設けられている。そして、各トレンチ１１は、シリコン層６をその表面から掘り下がり、ボディ領域１０を貫通して、その最深部がボディ領域１０の下方のシリコン層６（ドリフト領域）に達している。
【００３３】
トレンチ１１の内面（側面および底面）上には、ＳｉＯ２（酸化シリコン）からなるトレンチゲート絶縁膜１２が形成されている。そして、トレンチ１１内には、トレンチゲート絶縁膜１２を介して、ドープトポリシリコン（たとえば、Ｎ型不純物がドーピングされたポリシリコン）からなるトレンチゲート電極１３が埋設されている。
なお、ボディ領域１０およびトレンチゲート電極１３の表面上にもシリコン酸化膜が形成されている。ボディ領域１０の表面上のシリコン酸化膜は、トレンチゲート絶縁膜１２と一体化している。
【００３４】
ボディ領域１０の表層部には、Ｎ＋型のソース領域１４が形成されている。ソース領域１４は、各トレンチゲート電極１３のゲート幅方向（図１の紙面に垂直な方向）と直交する方向の両側において、次に述べるボディコンタクト領域１５を除いた全域に形成されている。これにより、ＶＤＭＯＳ領域７には、トレンチ１１とソース領域１４とがゲート幅方向と直交する方向に交互に形成されている。
【００３５】
また、ボディ領域１０の表層部には、トレンチ１１に対して間隔を空けた位置に、ボディ領域１０よりもＰ型不純物が高濃度にドーピングされたＰ＋型のボディコンタクト領域１５が形成されている。
ＣＭＯＳ領域８において、シリコン層６の表層部には、Ｐ型のディープウェル領域１６が形成されている。ディープウェル領域１６の深さは、たとえば、４．０μｍである。ディープウェル領域１６の表面には、ＰＭＯＳ領域１７とＮＭＯＳ領域１８とを分離するためのＬＯＣＯＳ酸化膜１９が形成されている。そして、ＣＭＯＳ回路を構成するＰＭＯＳ３およびＮＭＯＳ４は、それぞれＰＭＯＳ領域１７およびＮＭＯＳ領域１８に形成されている。
【００３６】
ＰＭＯＳ領域１７において、ディープウェル領域１６の表層部には、Ｎ型ウェル領域２０が形成されている。Ｎ型ウェル領域２０の表層部には、Ｐ＋型ソース領域２１およびＰ＋型ドレイン領域２２が互いに間隔を空けて形成されている。
Ｐ＋型ソース領域２１とＰ＋型ドレイン領域２２との間の領域は、チャネル領域であり、このチャネル領域の表面上には、ＳｉＯ２からなる第１プレーナゲート絶縁膜２３が形成されている。第１プレーナゲート絶縁膜２３上には、ドープトポリシリコンからなる第１プレーナゲート電極２４が形成されている。第１プレーナゲート絶縁膜２３および第１プレーナゲート電極２４の周囲には、ＳｉＮ（窒化シリコン）からなるサイドウォール２５が形成されている。
【００３７】
また、Ｎ型ウェル領域２０の表層部には、Ｎ型ウェル領域２０よりもＮ型不純物が高濃度にドーピングされたＮ＋型のボディコンタクト領域２６がＰ＋型ソース領域２１と空けて形成されている。そして、Ｐ＋型ソース領域２１とボディコンタクト領域２６との間の領域の表面には、ＬＯＣＯＳ酸化膜２７が形成されている。
ＮＭＯＳ領域１８において、ディープウェル領域１６の表層部には、Ｐ型ウェル領域２８が形成されている。Ｐ型ウェル領域２８の表層部には、Ｎ＋型ソース領域２９およびＮ＋型ドレイン領域３０が互いに間隔を空けて形成されている。
【００３８】
Ｎ＋型ソース領域２９とＮ＋型ドレイン領域３０との間の領域は、チャネル領域であり、このチャネル領域の表面上には、ＳｉＯ２からなる第２プレーナゲート絶縁膜３１が形成されている。第２プレーナゲート絶縁膜３１上には、ドープトポリシリコンからなる第２プレーナゲート電極３２が形成されている。第２プレーナゲート絶縁膜３１および第２プレーナゲート電極３２の周囲には、ＳｉＮ（窒化シリコン）からなるサイドウォール３３が形成されている。
【００３９】
また、Ｐ型ウェル領域２８の表層部には、Ｐ型ウェル領域２８よりもＰ型不純物が高濃度にドーピングされたＰ＋型のボディコンタクト領域３４がＮ＋型ソース領域２９と空けて形成されている。そして、Ｎ＋型ソース領域２９とボディコンタクト領域３４との間の領域の表面には、ＬＯＣＯＳ酸化膜３５が形成されている。
そして、ディープウェル領域１６の下方には、ディープウェル領域１６の最深部におけるＰ型不純物濃度よりも高いＰ型不純物濃度を有するＰ型の埋込層３６が形成されている。埋込層３６は、ディープウェル領域１６と同じ平面サイズを有し、ディープウェル領域１６に接している。また、埋込層３６の最深部は、半導体基板５の表層部に達し、その表層部に食い込んでいる。
【００４０】
シリコン層６には、その表面全域を覆うように、層間絶縁膜（図示せず）が形成されている。層間絶縁膜には、ソース領域１４、Ｐ＋型ソース領域２１、Ｐ＋型ドレイン領域２２、ボディコンタクト領域２６、Ｎ＋型ソース領域２９、Ｎ＋型ドレイン領域３０およびボディコンタクト領域３４にそれぞれ接続されるプラグ３７，３８，３９，４０，４１，４２，４３が埋設されている。プラグ３７は、ソース領域１４およびボディコンタクト領域１５に跨って接続（バッティングコンタクト）されている。層間絶縁膜上には、配線４４，４５，４６，４７，４８，４９が形成されている。配線４４，４５，４６，４７，４８は、それぞれプラグ３７，３８，４０，４１，４３に接続されている。配線４９は、プラグ３９，４２に共通に接続されている。
【００４１】
半導体基板５の裏面には、ＶＤＭＯＳ２のドレイン電極５０が形成されている。
図２Ａ〜２Ｍは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、半導体基板５の表面上に、Ｎ型不純物がドーピングされたシリコンからなる第１エピタキシャル層５１が形成される。つづいて、熱酸化法により、第１エピタキシャル層５１上に、ＳｉＯ２からなる第１酸化膜５２が形成される。
【００４２】
次に、図２Ｂに示すように、第１酸化膜５２上に、レジストパターン５３が形成される。そして、レジストパターン５３をマスクとするエッチングにより、第１酸化膜５２が選択的に除去される。その後、イオン注入法により、第１酸化膜５２およびレジストパターン５３をマスクとして、第１エピタキシャル層５１の露出した部分にＰ型不純物（たとえば、ボロン）が注入される。
【００４３】
レジストパターン５３が除去された後、熱処理が行われる。この熱処理により、図２Ｃに示すように、第１エピタキシャル層５１に注入されたＰ型不純物が拡散する。この拡散により、半導体基板５と第１エピタキシャル層５１とに跨る領域に、Ｐ型の埋込層３６が形成される。また、熱処理により、第１酸化膜５２および埋込層３６の表面上に、熱酸化膜５４が形成される。熱酸化膜５４は、埋込層３６上で大きなレートで成長する。その結果、熱処理後の第１酸化膜５２の表面と熱酸化膜５４の表面との段差は、熱処理前の第１酸化膜５２の表面と第１エピタキシャル層５１の表面との段差よりも小さくなる。
【００４４】
図２Ｄに示すように、フッ酸（ＨＦ）を用いたエッチングにより、第１酸化膜５２および熱酸化膜５４が除去される。その後、エピタキシャル成長法により、第１エピタキシャル層５１上に、Ｎ型不純物がドーピングされたシリコンからなる第２エピタキシャル層５５が形成される。第２エピタキシャル層５５は、第１エピタキシャル層５１と一体化し、シリコン層６となる。
【００４５】
次いで、図２Ｅに示すように、熱酸化法により、シリコン層６の表面上に、スルー膜５６が形成される。そして、スルー膜５６上に、埋込層３６と対向する部分に開口を有するレジストパターン５７が形成される。その後、イオン注入法により、レジストパターン５７をマスクとして、シリコン層６の露出した部分にＰ型不純物が注入される。
つづいて、図２Ｆに示すように、熱処理により、シリコン層６に注入されたＰ型不純物が拡散（ドライブイン）される。この拡散により、シリコン層６には、埋込層３６の上方に、埋込層３６と接するディープウェル領域１６が形成される。
【００４６】
ディープウェル領域１６の形成後、図２Ｇに示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、スルー膜５６上に、窒化シリコン膜５８が形成される。
その後、窒化シリコン膜５８上に、レジストパターンが形成され、このレジストパターンをマスクとするエッチングにより、窒化シリコン膜５８およびスルー膜５６が選択的に除去される。そして、熱処理が行われる。これにより、図２Ｈに示すように、シリコン層６の表面にＬＯＣＯＳ酸化膜９，１９，２７，３５が形成される。すなわち、ＬＯＣＯＳ法により、シリコン層６の表面にＬＯＣＯＳ酸化膜９，１９，２７，３５が形成される。ＬＯＣＯＳ酸化膜９が形成されることにより、ＶＤＭＯＳ領域７とＣＭＯＳ領域８とが区画される。また、ＬＯＣＯＳ酸化膜１９が形成されることにより、ＰＭＯＳ領域１７とＮＭＯＳ領域１８とが区画される。
【００４７】
次いで、図２Ｉに示すように、フォトリソグラフィおよびエッチングにより、ＶＤＭＯＳ領域７におけるシリコン層６にトレンチ１１が形成される。
その後、図２Ｊに示すように、熱酸化法により、トレンチ１１の内面上に、トレンチゲート絶縁膜１２が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、シリコン層６上に、トレンチ１１を埋め尽くすように、ドープトポリシリコンが堆積される。そして、そのドープトポリシリコンの堆積層のエッチバックにより、トレンチ１１内にトレンチゲート絶縁膜１２を介して埋設されたトレンチゲート電極１３が形成される。トレンチゲート電極１３の形成後、窒化シリコン膜５８が除去される。
【００４８】
窒化シリコン膜５８の除去後、イオン注入法により、ＶＤＭＯＳ領域７におけるシリコン層６の表層部にＰ型不純物が注入される。また、イオン注入法により、ＮＭＯＳ領域１８におけるディープウェル領域１６の表層部にＰ型不純物が注入される。これらのＰ型不純物の注入は、同一の工程で行われてもよい。また、ＶＤＭＯＳ領域７およびＮＭＯＳ領域１８に注入されるＰ型不純物濃度が異なる場合には、各領域へのＰ型不純物の別の工程で行われるとよい。さらに、イオン注入法により、ＰＭＯＳ領域１７におけるディープウェル領域１６の表層部にＮ型不純物（たとえば、ヒ素）が注入される。その後、熱処理が行われる。この熱処理により、図２Ｋに示すように、ボディ領域１０、Ｎ型ウェル領域２０およびＰ型ウェル領域２８が形成される。
【００４９】
その後、フッ酸を用いたエッチングにより、スルー膜５６が除去される。そして、熱酸化法により、Ｎ型ウェル領域２０およびＰ型ウェル領域２８の表面に、それぞれ第１プレーナゲート絶縁膜２３および第２プレーナゲート絶縁膜３１が形成される。このとき、ボディ領域１０およびトレンチゲート電極１３の表面上にもシリコン酸化膜が形成される。
その後、図２Ｌに示すように、ＣＶＤ法、フォトリソグラフィおよびエッチングにより、第１プレーナゲート絶縁膜２３および第２プレーナゲート絶縁膜３１上に、それぞれ第１プレーナゲート電極２４および第２プレーナゲート電極３２が形成される。次いで、シリコン層６上に、レジストパターン５９が形成される。そして、イオン注入法により、レジストパターン５９をマスクとして、シリコン層６の露出した部分にＮ型不純物が注入される。これにより、ソース領域１４、Ｎ＋型ソース領域２９、Ｎ＋型ドレイン領域３０およびボディコンタクト領域２６が形成される。
【００５０】
その後、図２Ｍに示すように、シリコン層６上に、レジストパターン６０が形成される。そして、イオン注入法により、レジストパターン６０をマスクとして、シリコン層６の露出した部分にＰ型不純物が注入される。これにより、ボディコンタクト領域１５、Ｐ＋型ソース領域２１、Ｐ＋型ドレイン領域２２およびボディコンタクト領域３４が形成される。
【００５１】
この後、プラグ３７〜４３、配線４４〜４９およびドレイン電極５０などが形成されて、図１に示す構造の半導体装置１が得られる。
半導体装置１では、Ｐ型のディープウェル領域１６の下方に、ディープウェル領域１６に接して、Ｐ型の埋込層３６が形成されている。これにより、Ｎ型ウェル領域２０の下方において、Ｐ型を有する領域の厚さが増す。その結果、Ｎ型ウェル領域２０とＮ型の半導体基板５との間の分離耐圧を向上させることができる。
【００５２】
また、Ｎ型ウェル領域２０の深さおよび不純物濃度を大きくすることにより、Ｐ＋型ソース領域２１およびＰ＋型ドレイン領域２２とディープウェル領域１６との間の分離耐圧を向上させることができる。埋込層３６により、Ｎ型ウェル領域２０と半導体基板５との間の間隔が拡大されるので、Ｎ型ウェル領域２０の深さおよび不純物濃度を大きくしても、Ｎ型ウェル領域２０と半導体基板５との間の分離耐圧を維持することができる。
【００５３】
埋込層３６は、ディープウェル領域１６の下方に形成され、ボディ領域１０の下方には形成されない。したがって、シリコン層６の厚さが増さないので、トレンチゲート型ＶＤＭＯＳＦＥＴのドリフト抵抗Ｒdrの増大を招かない。
よって、ＶＤＭＯＳ２のオン抵抗Ｒonを増大させることなく、ＰＭＯＳ３のＰ＋型ソース領域２１およびＰ＋型ドレイン領域２２と半導体基板５との間の分離耐圧（Ｐ＋型ソース領域２１およびＰ＋型ドレイン領域２２とディープウェル領域１６との間の分離耐圧、Ｎ型ウェル領域２０と半導体基板５との間の分離耐圧）を向上させることができる。
【００５４】
また、埋込層３６は、ディープウェル領域１６の最深部におけるＰ型の不純物濃度よりも高いＰ型不純物濃度を有している。これにより、Ｎ型ウェル領域２０の下方のＰ型を有する領域の抵抗を下げることができ、その抵抗の低減によるサージ耐性の向上を図ることができる。
埋込層３６が設けられていることにより、Ｎ＋型ソース領域２９およびＮ＋型ドレイン領域３０の下方において、Ｐ型を有する領域の厚さが増す。その結果、Ｎ＋型ソース領域２９およびＮ＋型ドレイン領域３０と半導体基板５との間の分離耐圧を向上させることができる。
【００５５】
なお、図３に示すように、埋込層３６は、半導体基板５から離間していてもよい。図３に破線で示す半導体基板５とシリコン層６との境界付近の領域７１では、半導体基板５からシリコン層６にＮ型不純物が拡散することにより、Ｎ型不純物濃度が半導体基板５に近づくにつれて高くなるように変化している。
埋込層３６が半導体基板５から離間して設けられる場合、埋込層３６は、少なくともその不純物濃度が変化する領域７１に達していることが好ましい。これにより、埋込層３６の最深部を半導体基板５に近づけることができ、シリコン層６の厚さを増大させることなく、埋込層３６の厚さを増大させることができる。その結果、ＶＤＭＯＳ２のオン抵抗Ｒonを増大させることなく、ＰＭＯＳ３のＰ＋型ソース領域２１およびＰ＋型ドレイン領域２２半導体基板５との間の分離耐圧を向上させることができる。
【００５６】
また、図４に示すように、埋込層３６は、半導体基板５の表層部に食い込まずに、半導体基板５に接していてもよい。この構造では、シリコン層６の厚さを増大させることなく、図３に示す構造よりも、埋込層３６の厚さをさらに増大させることができる。その結果、ＶＤＭＯＳ２のオン抵抗Ｒonを増大させることなく、ＰＭＯＳ３のＰ＋型ソース領域２１およびＰ＋型ドレイン領域２２半導体基板５との間の分離耐圧をさらに向上させることができる。
【００５７】
ただし、図１に示すように、埋込層３６が半導体基板５と前記シリコン層６とに跨る構造では、図４に示す構造よりも、ＰＭＯＳ３のＰ＋型ソース領域２１およびＰ＋型ドレイン領域２２と半導体基板５との間の分離耐圧を一層向上させることができる。
本発明の実施形態の説明は以上のとおりであるが、この実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００５８】
たとえば、図１、図３および図４に示す半導体装置において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
【図面の簡単な説明】
【００５９】
【図１】図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｈは、図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｉは、図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｊは、図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｋは、図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｌは、図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｍは、図２Ｌの次の工程を示す模式的な断面図である。
【図３】図３は、図１に示す半導体装置の変形例を示す模式的な断面図である。
【図４】図４は、図１に示す半導体装置の他の変形例を示す模式的な断面図である。
【図５】図５は、トレンチゲート型ＶＤＭＯＳＦＥＴおよびＣＭＯＳ回路が混載された半導体装置の構造を示す模式的な断面図である。
【符号の説明】
【００６０】
１    半導体装置
２    トレンチゲート型ＶＤＭＯＳＦＥＴ
３    プレーナゲート型ＰチャネルＭＯＳＦＥＴ
４    プレーナゲート型ＮチャネルＭＯＳＦＥＴ
５    半導体基板
６    シリコン層（半導体層）
７    ＶＤＭＯＳ領域（第１領域）
８    ＣＭＯＳ領域（第２領域）
９    ＬＯＣＯＳ酸化膜（素子分離部）
１０  ボディ領域
１１  トレンチ
１２  トレンチゲート絶縁膜
１３  トレンチゲート電極
１４  ソース領域（トレンチゲート型ＶＤＭＯＳＦＥＴ用ソース領域）
１６  ディープウェル領域（第２導電型領域）
２０  Ｎ型ウェル領域（第１ウェル領域）
２１  Ｐ＋型ソース領域（第１プレーナゲート型ＭＯＳＦＥＴ用ソース領域、プレーナゲート型ＭＯＳＦＥＴ用ソース領域）
２２  Ｐ＋型ドレイン領域（第１プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域、プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域）
２３  第１プレーナゲート絶縁膜（プレーナゲート絶縁膜）
２４  第１プレーナゲート電極（プレーナゲート電極）
２８  Ｐ型ウェル領域（第２ウェル領域）
２９  Ｎ＋型ソース領域（第２プレーナゲート型ＭＯＳＦＥＴ用ソース領域）
３０  Ｎ＋型ドレイン領域（第２プレーナゲート型ＭＯＳＦＥＴ用ドレイン領域）
３１  第２プレーナゲート絶縁膜
３２  第２プレーナゲート電極
３６  埋込層（第２導電型領域）
５１  第１エピタキシャル層（第１半導体層）
５５  第２エピタキシャル層（第２半導体層）
【図１】
2010087133.tif 000003
【図２Ａ】
2010087133.tif 000004
【図２Ｂ】
2010087133.tif 000005
【図２Ｃ】
2010087133.tif 000006
【図２Ｄ】
2010087133.tif 000007
【図２Ｅ】
2010087133.tif 000008
【図２Ｆ】
2010087133.tif 000009
【図２Ｇ】
2010087133.tif 000010
【図２Ｈ】
2010087133.tif 000011
【図２Ｉ】
2010087133.tif 000012
【図２Ｊ】
2010087133.tif 000013
【図２Ｋ】
2010087133.tif 000014
【図２Ｌ】
2010087133.tif 000015
【図２Ｍ】
2010087133.tif 000016
【図３】
2010087133.tif 000017
【図４】
2010087133.tif 000018
【図５】
2010087133.tif 000019