(57)【要約】【課題】シンプルな駆動方法によりダイナミックレンジを拡大させることが可能な固体撮像素子を提供する。【解決手段】画素部１００を複数有する固体撮像素子１０であって、画素部１０は、光電変換部３と、光電変換部３で発生した電荷を蓄積可能な不揮発性メモリトランジスタＭＴ１，ＭＴ２を有し、光電変換部３をリセットした後、不揮発性メモリトランジスタＭＴ１のゲート電極ＣＧ１に第一の電圧を印加し、不揮発性メモリトランジスタＭＴ２のゲート電極ＣＧ２に第一の電圧とは異なる大きさの第二の電圧を印加して光電変換部３で発生した電荷をフローティングゲートＦＧ１，ＦＧ２に蓄積する制御部４０と、フローティングゲートＦＧ１，ＦＧ２に電荷が蓄積された後に、フローティングゲートＦＧ１に蓄積された電荷に応じた第一の撮像信号と、フローティングゲートＦＧ２に蓄積された電荷に応じた第二の撮像信号とを読み出す読み出し回路２０とを備える。【選択図】図２
2010278653.tif 000002
【特許請求の範囲】
【請求項１】
画素部を複数有する固体撮像素子であって、
前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部及び第二の電荷蓄積部とを有し、
前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、
前記第二の電荷蓄積部が、前記半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、
前記光電変換部をリセットした後、前記光電変換部で発生した電荷を前記第一の電荷蓄積領域に蓄積する第一の制御と、前記光電変換部で発生した電荷を前記第二の電荷蓄積領域に蓄積する第二の制御とを行う書き込み制御手段と、
前記書き込み制御手段によって前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域に電荷が蓄積された後に、前記第一の電荷蓄積領域に蓄積された電荷に応じた第一の撮像信号と、前記第二の電荷蓄積領域に蓄積された電荷に応じた第二の撮像信号とを読み出す信号読み出し手段とを備え、
前記書き込み制御手段は、前記第一のトランジスタのゲート電極に第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧とは異なる大きさの第二の電圧を印加して前記第二の制御を行う固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子であって、
前記書き込み制御手段が、前記第一の制御と前記第二の制御を同時に実施する固体撮像素子。
【請求項３】
請求項１記載の固体撮像素子であって、
前記書き込み制御手段が、前記第一の制御の後に前記第二の制御を実施する固体撮像素子。
【請求項４】
請求項１〜３のいずれか１項記載の固体撮像素子であって、
前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである固体撮像素子。
【請求項５】
請求項１〜４のいずれか１項記載の固体撮像素子であって、
前記半導体基板上方に設けられ、前記光電変換部の一部の上方に開口が形成された遮光膜を備え、
前記第一のトランジスタの前記第一の電荷蓄積領域及びチャネル領域と前記第二のトランジスタの前記第二の電荷蓄積領域及びチャネル領域は前記遮光膜によって覆われており、
前記光電変換部が、前記第一のトランジスタのチャネル領域と前記第二のトランジスタのチャネル領域の下まで延在している固体撮像素子。
【請求項６】
請求項１〜５のいずれか１項記載の固体撮像素子であって、
前記第一のトランジスタのチャネル長及びチャネル幅と前記第二のトランジスタのチャネル長及びチャネル幅とが同一となっている固体撮像素子。
【請求項７】
請求項１〜６のいずれか１項記載の固体撮像素子であって、
前記書き込み制御手段が、前記第一のトランジスタのゲート電極に前記第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第二の電圧を印加して前記第二の制御を行う制御モードと、前記第一のトランジスタのゲート電極に前記第二の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧を印加して前記第二の制御を行う制御モードとを、一定期間毎に切り替える固体撮像素子。
【請求項８】
請求項１〜７のいずれか１項記載の固体撮像素子を備える撮像装置。
【請求項９】
請求項８記載の撮像装置であって、
前記第一の撮像信号と前記第二の撮像信号とを合成してダイナミックレンジ拡大処理を行う信号処理手段を備える撮像装置。
【請求項１０】
画素部を複数有する固体撮像素子を用いた撮像方法であって、
前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部及び第二の電荷蓄積部とを有し、
前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、
前記第二の電荷蓄積部が、前記半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、
前前記光電変換部をリセットした後、前記光電変換部で発生した電荷を前記第一の電荷蓄積領域に蓄積する第一の制御と、前記光電変換部で発生した電荷を前記第二の電荷蓄積領域に蓄積する第二の制御とを行う書き込み制御ステップと、
前記書き込み制御ステップで前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域に電荷が蓄積された後に、前記第一の電荷蓄積領域に蓄積された電荷に応じた第一の撮像信号と、前記第二の電荷蓄積領域に蓄積された電荷に応じた第二の撮像信号とを読み出す信号読み出しステップとを備え、
前記書き込み制御ステップでは、前記第一のトランジスタのゲート電極に第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧とは異なる大きさの第二の電圧を印加して前記第二の制御を行う撮像方法。
【請求項１１】
請求項１０記載の撮像方法であって、
前記書き込み制御ステップでは、前記第一の制御と前記第二の制御を同時に実施する撮像方法。
【請求項１２】
請求項１０記載の撮像方法であって、
前記書き込み制御ステップでは、前記第一の制御の後に前記第二の制御を実施する撮像方法。
【請求項１３】
請求項１０〜１２のいずれか１項記載の撮像方法であって、
前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである撮像方法。
【請求項１４】
請求項１０〜１３のいずれか１項記載の撮像方法であって、
前記書き込み制御ステップでは、前記第一のトランジスタのゲート電極に前記第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第二の電圧を印加して前記第二の制御を行う制御モードと、前記第一のトランジスタのゲート電極に前記第二の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧を印加して前記第二の制御を行う制御モードとを、一定期間毎に切り替える撮像方法。
【請求項１５】
請求項１０〜１４のいずれか１項記載の撮像方法であって、
前記第一の撮像信号と前記第二の撮像信号とを合成してダイナミックレンジ拡大処理を行う信号処理ステップを備える撮像方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、撮像装置、撮像方法に関する。
【背景技術】
【０００２】
一般に、固体撮像素子は、ネガフイルムに比べるとダイナミックレンジが狭い。ダイナミックレンジが狭いと、暗い部分が黒つぶれし、明るい部分が白飛びする。特に、近年、画素の微細化によって１画素で扱える飽和電荷量が減少するにも係らず、ノイズレベルは要求どおりに低減しないことが問題となっている。また、車載用途や監視用途に固体撮像素子を普及させるためには、現状のＣＭＯＳイメージセンサのダイナミックレンジでは不十分である。
【０００３】
そこで、ダイナミックレンジを拡大するための様々な手法が提案されている（例えば特許文献１，２、非特許文献１参照）。
【０００４】
特に有効な手法として、露光時間（シャッタースピード）の異なる２枚の画像データを合成する方法が知られている。例えば、特許文献１に記載のように、２次元状に配置された光電変換部に対し、１画面分の画像を撮像する期間内に読み出し動作を複数回行い、読み出された複数の画像データを合成することでダイナミックレンジを拡大させる方法がある。
【０００５】
しかし、上記方法では、１回目の露光→読み出し→２回目の露光→読み出し→合成、のステップを踏む必要がある。このため、１回目の露光と２回目の露光とに時間差が生じてしまい、動く被写体等を撮影した場合には合成処理が難しくなってしまう。また、読み出しを高速に行う必要があるため、消費電力が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−３２２１４７号公報
【特許文献２】特開２００４−１１１８１７号公報
【非特許文献】
【０００７】
【非特許文献１】米本和也、ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用、ＣＱ出版社、２００３年、ｐ２１２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであり、シンプルな駆動によりダイナミックレンジを拡大させることが可能な固体撮像素子、これを備える撮像装置、及び撮像方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の固体撮像素子は、画素部を複数有する固体撮像素子であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部及び第二の電荷蓄積部とを有し、前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、前記第二の電荷蓄積部が、前記半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、前記光電変換部をリセットした後、前記光電変換部で発生した電荷を前記第一の電荷蓄積領域に蓄積する第一の制御と、前記光電変換部で発生した電荷を前記第二の電荷蓄積領域に蓄積する第二の制御とを行う書き込み制御手段と、前記書き込み制御手段によって前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域に電荷が蓄積された後に、前記第一の電荷蓄積領域に蓄積された電荷に応じた第一の撮像信号と、前記第二の電荷蓄積領域に蓄積された電荷に応じた第二の撮像信号とを読み出す信号読み出し手段とを備え、前記書き込み制御手段は、前記第一のトランジスタのゲート電極に第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧とは異なる大きさの第二の電圧を印加して前記第二の制御を行う。
【００１０】
本発明の撮像装置は、前記固体撮像素子を備える。
【００１１】
本発明の撮像方法は、画素部を複数有する固体撮像素子を用いた撮像方法であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部及び第二の電荷蓄積部とを有し、前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、前記第二の電荷蓄積部が、前記半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、前前記光電変換部をリセットした後、前記光電変換部で発生した電荷を前記第一の電荷蓄積領域に蓄積する第一の制御と、前記光電変換部で発生した電荷を前記第二の電荷蓄積領域に蓄積する第二の制御とを行う書き込み制御ステップと、前記書き込み制御ステップで前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域に電荷が蓄積された後に、前記第一の電荷蓄積領域に蓄積された電荷に応じた第一の撮像信号と、前記第二の電荷蓄積領域に蓄積された電荷に応じた第二の撮像信号とを読み出す信号読み出しステップとを備え、前記書き込み制御ステップでは、前記第一のトランジスタのゲート電極に第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧とは異なる大きさの第二の電圧を印加して前記第二の制御を行う。
【発明の効果】
【００１２】
本発明によれば、シンプルな駆動によりダイナミックレンジを拡大させることが可能な固体撮像素子、これを備える撮像装置、及び撮像方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態を説明するための固体撮像素子の概略構成を示す平面模式図
【図２】図１に示す固体撮像素子の画素部の等価回路図
【図３】書き込み電圧とトランジスタの閾値電圧との関係を示した図
【図４】図２に示す画素部の平面レイアウト例を示す平面模式図
【図５】図４に示す画素部のＡ−Ａ’線断面模式図
【図６】図４に示す画素部のＢ−Ｂ’線断面模式図
【図７】図１に示す固体撮像素子を搭載した撮像装置の概略構成を示す図
【図８】図１に示す固体撮像素子の駆動方法を説明するためのタイミングチャート
【図９】ダイナミックレンジ拡大処理を説明するための図
【図１０】図１に示す固体撮像素子の駆動方法の別の例を説明するためのタイミングチャート
【図１１】図１に示した固体撮像素子の画素部の第一の変形例を示す等価回路図
【図１２】図１に示した固体撮像素子の画素部の第二の変形例を示す等価回路図
【図１３】図１２に示した等価回路図の平面レイアウト例を示した図
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態を説明するための固体撮像素子について図面を参照して説明する。この固体撮像素子は、デジタルカメラやデジタルビデオカメラ等の撮像装置、携帯電話機や電子内視鏡等に内蔵される撮像ユニットに搭載して用いられるものである。
【００１５】
図１は、本発明の一実施形態を説明するための固体撮像素子の概略構成を示す平面模式図である。図１（ａ）は固体撮像素子の全体を示した図であり、図１（ｂ）は（ａ）の固体撮像素子の読み出し回路の構成例を示した図である。図１に示す固体撮像素子１０は、画素部１００と、読み出し回路２０と、出力回路（トランジスタ３０、信号線７０、水平シフトレジスタ５０、出力部６０）と、制御部４０と、統括制御部８０とを備える。
【００１６】
画素部１００は、複数設けられ、半導体基板Ｋの列方向とこれに直交する行方向に二次元状（この例では正方格子状）に配列されている。
【００１７】
読み出し回路２０は、列方向に並ぶ画素部１００からなる画素部列毎に設けられ、各画素部１００から撮像信号を読み出すためのものである。
【００１８】
出力回路は、読み出し回路２０で読み出された１画素部行分の撮像信号を出力するための回路である。
【００１９】
制御部４０は、各画素部１００を制御するものである。
【００２０】
統括制御部８０は、固体撮像素子１０全体を統括制御するものである。固体撮像素子１０は、それを搭載する撮像装置のシステム制御部からの制御により、統括制御部８０が各部を制御することで動作する。
【００２１】
図２は、図１に示した固体撮像素子における画素部の等価回路を示した図である。図２に示すように、画素部１００は、光電変換部３と、不揮発性メモリトランジスタＭＴ１と、不揮発性メモリトランジスタＭＴ２と、リセットトランジスタＲＴとを備える。
【００２２】
光電変換部３は半導体基板Ｋ内に形成されている。不揮発性メモリトランジスタＭＴ１は、半導体基板Ｋ上方に形成された電荷蓄積領域であるフローティングゲートＦＧ１及びゲート電極であるコントロールゲートＣＧ１を含むＭＯＳトランジスタ構造となっている。不揮発性メモリトランジスタＭＴ２は、半導体基板Ｋ上方に形成された電荷蓄積領域であるフローティングゲートＦＧ２及びゲート電極であるコントロールゲートＣＧ２を含むＭＯＳトランジスタ構造となっている。リセットトランジスタＲＴは、光電変換部３の電荷をリセットするためのものである。不揮発性メモリトランジスタＭＴ１と不揮発性メモリトランジスタＭＴ２は、それぞれ、光電変換部３で発生した電荷を蓄積可能な電荷蓄積部として機能する。
【００２３】
不揮発性メモリトランジスタＭＴ１と不揮発性メモリトランジスタＭＴ２の各々の出力（ドレイン領域Ｄ１，Ｄ２）は、画素部列毎に設けられた出力信号線である列信号線１２に共通接続されており、この列信号線１２には読み出し回路２０が接続されている。不揮発性メモリトランジスタＭＴ１，ＭＴ２のソース領域Ｓは、画素部列毎に設けられたソース線ＳＬに共通接続されている。
【００２４】
リセットトランジスタＲＴは、リセットドレインＲＤと、ソース領域として機能する光電変換部３と、ゲート電極であるリセットゲートＲＧとを備えたＭＯＳ構造となっている。リセットドレインＲＤには、リセット電圧を供給するためのリセット電源線Ｖｃｃが接続されている。
【００２５】
不揮発性メモリトランジスタＭＴ１のコントロールゲートＣＧ１には、行方向に並ぶ画素部１００からなるライン毎に設けられたゲート制御線ＣＧＬ１が接続されている。各ラインのゲート制御線ＣＧＬ１は制御部４０に接続されており、ライン毎に独立に電圧を印加できるようになっている。
【００２６】
不揮発性メモリトランジスタＭＴ２のコントロールゲートＣＧ２には、ライン毎に設けられたゲート制御線ＣＧＬ２が接続されている。各ラインのゲート制御線ＣＧＬ２は制御部４０に接続されており、ライン毎に独立に電圧を印加できるようになっている。
【００２７】
リセットトランジスタＲＴのリセットゲートＲＧには、ライン毎に設けられたリセット制御線ＲＬが接続されている。各ラインのリセット制御線ＲＬは制御部４０に接続されており、ライン毎に独立に電圧を印加できるようになっている。制御部４０からリセット制御線ＲＬを介してリセットパルスが印加されることで、リセットトランジスタＲＴがオンし、光電変換部３に蓄積されている電荷がリセットトランジスタＲＴのドレインＲＤへと排出される構成となっている。
【００２８】
読み出し回路２０は、図１（ｂ）に示すように、読み出し制御部２０ａと、センスアンプ２０ｂと、プリチャージ回路２０ｃと、ランプアップ回路２０ｄと、トランジスタ２０ｅ，２０ｆとを備えた構成となっている。
【００２９】
読み出し制御部２０ａは、トランジスタ２０ｅ，２０ｆのオンオフを制御する。プリチャージ回路２０ｃは、列信号線１２に所定の電圧を供給して、列信号線１２をプリチャージするための回路である。センスアンプ２０ｂは、列信号線１２の電圧を監視し、この電圧が変化したことを検出し、ランプアップ回路２０ｄにその旨を通知する。例えば、プリチャージ回路２０ｃによってプリチャージされたドレイン電圧が降下したことを検出しセンスアンプ出力を反転させる。
【００３０】
ランプアップ回路２０ｄは、Ｎ−ｂｉｔカウンタ（例えばＮ＝８〜１２）を内蔵しており、制御部４０を介して画素部１００のコントロールゲートＣＧ１，ＣＧ２に漸増または漸減するランプ波形電圧を供給すると共に、ランプ波形電圧の値に対応するカウント値（Ｎ個の１、０の組み合わせ）を出力する。
【００３１】
列信号線１２がプリチャージされた状態でコントロールゲートＣＧ１の電圧が不揮発性メモリトランジスタＭＴ１の閾値電圧を越えると不揮発性メモリトランジスタＭＴ１が導通し、このとき、プリチャージされていた列信号線１２の電位が降下する。これがセンスアンプ２０ｂによって検出されて反転信号が出力される。ランプアップ回路２０ｄは、この反転信号を受けた時点におけるランプ波形電圧の値に対応するカウント値を保持（ラッチ）する。これにより、デジタル値（１，０の組み合わせ）として不揮発性メモリトランジスタＭＴ１の閾値電圧の変化量（フローティングゲートＦＧ１に電荷が蓄積されていないときの閾値電圧を基準とした変化量）を信号として読み出すことができる。
【００３２】
列信号線１２がプリチャージされた状態でコントロールゲートＣＧ２の電圧が不揮発性メモリトランジスタＭＴ２の閾値電圧を越えると不揮発性メモリトランジスタＭＴ２が導通し、このとき、プリチャージされていた列信号線１２の電位が降下する。これがセンスアンプ２０ｂによって検出されて反転信号が出力される。ランプアップ回路２０ｄは、この反転信号を受けた時点におけるランプ波形電圧の値に対応するカウント値を保持する。これにより、デジタル値として不揮発性メモリトランジスタＭＴ２の閾値電圧の変化量（フローティングゲートＦＧ２に電荷が蓄積されていないときの閾値電圧を基準とした変化量）を信号として読み出すことができる。
【００３３】
水平シフトレジスタ５０により１つの水平選択トランジスタ３０が選択されると、その水平選択トランジスタ３０に接続されたランプアップ回路２０ｄで保持されているカウンタ値が信号線７０に出力され、これが撮像信号として出力部６０から出力される。
【００３４】
なお、不揮発性メモリトランジスタＭＴ１，ＭＴ２の閾値電圧の変化量を信号として読み出す方法としては上述したものに限らない。例えば、コントロールゲートＣＧ１とドレイン領域Ｄ１に一定の電圧を印加した場合の不揮発性メモリトランジスタＭＴ１のドレイン電流と、コントロールゲートＣＧ２とドレイン領域Ｄ２に一定の電圧を印加した場合の不揮発性メモリトランジスタＭＴ２のドレイン電流とを信号として読み出しても良い。
【００３５】
制御部４０は、不揮発性メモリトランジスタＭＴ１，ＭＴ２を制御し、光電変換部３で発生した電荷をフローティングゲートＦＧ１，ＦＧ２に注入して蓄積させる駆動を行う。不揮発性メモリトランジスタＭＴ１（ＭＴ２）では、コントロールゲートＣＧ１（ＣＧ２）に書き込みパルスが印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部３で発生した電荷がフローティングゲートＦＧ１（ＦＧ２）に注入されて蓄積されるようになっている。
【００３６】
制御部４０は、光電変換部３をリセットした後、光電変換部３で発生した電荷をフローティングゲートＦＧ１に蓄積する第一の制御と、光電変換部３で発生した電荷をフローティングゲートＦＧ２に蓄積する第二の制御とを行う。これら２つの制御は同時に実施しても良いし、タイミングをずらして実施しても良い。
第一の制御は、不揮発性メモリトランジスタＭＴ１のコントロールゲートＣＧ１に第一の電圧を印加することで行う。第二の制御は、不揮発性メモリトランジスタＭＴ２のコントロールゲートＣＧ２に上記第一の電圧とは異なる大きさの第二の電圧を印加することで行う。
【００３７】
図３は、不揮発性メモリトランジスタのコントロールゲートに印加する電圧Ｖｃｇを変化させたときの、不揮発性メモリトランジスタの閾値電圧と露光時間との関係を示した図である。図３のデータは、不揮発性メモリトランジスタのフローティングゲートと半導体基板との間にあるトンネル酸化膜の厚みが３ｎｍのときのものとなっている。図３の縦軸が不揮発性メモリトランジスタの閾値電圧を示し、横軸が光電変換部を露光している時間を示す。図３に示すように、コントロールゲートに印加する電圧Ｖｃｇを大きくするほど、短い時間で閾値電圧が大きく変化していることがわかる。また、電圧Ｖｃｇが大きいほど、閾値電圧が飽和するまでの時間も早くなっている。このように、不揮発性メモリトランジスタＭＴ１，ＭＴ２は、コントロールゲートＣＧ１，ＣＧ２に印加する書き込み電圧の大きさによって、フローティングゲートＦＧ１，ＦＧ２への電荷注入効率と、その閾値電圧の飽和値とを制御することができる。
【００３８】
不揮発メモリトランジスタでは、フローティングゲートに注入される電荷は、フローティングゲート直下に隣接するソース、ドレイン領域あるいは基板側から十分に供給されてトンネル酸化膜下の領域で待機している。これらの電荷は、電圧Ｖｃｇ印加によりフローティングゲートにトンネリング注入される。これに対し、光電変換部３（フォトダイオード領域）に入射した光によって発生した光電荷はトンネル酸化膜下に移動する過程において、電界による運動エネルギーを増大させることになる。その結果、電荷がトンネル酸化膜のポテンシャル障壁を乗り越えてフローティングゲートに注入されるメカニズムには従来のＦＮトンネル注入、ダイレクトトンネル注入に加え、運動エネルギーを考慮したホットエレクトロン注入効果が期待できる。この運動エネルギーの効果は、電圧Ｖｃｇの増加によって顕著になると考えられる。
【００３９】
例えば、Ｖｃｇ＝３Ｖで光電変換部３からフローティングゲートＦＧ１に電荷を注入した場合と、Ｖｃｇ＝９Ｖで光電変換部３からフローティングゲートＦＧ１に電荷を注入した場合とを比較する。Ｖｃｇ＝３Ｖのときは、不揮発性メモリトランジスタＭＴ１の閾値電圧が緩やかに立ち上がり、飽和するまで時間がかかる。一方、Ｖｃｇ＝９Ｖのときは、不揮発性メモリトランジスタＭＴ１の閾値電圧が急峻に立ち上がり、短い時間で飽和する。このため、不揮発性メモリトランジスタＭＴ１の閾値電圧の変化を信号として読み出すと、Ｖｃｇ＝３Ｖのときに得られる信号は、短時間で光電変換部３を露光したときに得られる信号の特性と同様になり、Ｖｃｇ＝９Ｖのときに得られる信号は、長時間で光電変換部３を露光したときに得られる信号の特性と同様になる。このため、光電変換部３で発生した電荷を、Ｖｃｇの値を変えてフローティングゲートＦＧ１，ＦＧ２に書き込むことにより、感度の異なる２つの信号を画素部１００から読み出すことが可能となる。
【００４０】
制御部４０は、各画素部１００の光電変換部３で発生して蓄積された電荷を外部に排出して光電変換部３を空の状態にするリセット駆動と、フローティングゲートＦＧ１，ＦＧ２に蓄積された電荷を半導体基板に排出して消去する電荷消去駆動も行う。
【００４１】
図４は、図１に示した固体撮像素子の画素部の平面レイアウト例を示す平面模式図である。図５は、図４に示す画素部のＡ−Ａ’線断面模式図である。図６は、図４に示す画素部のＢ−Ｂ’線断面模式図である。
【００４２】
図５に示すように、光電変換部３は、Ｎ型シリコン基板１上のＰウェル層２内に形成されたＮ型不純物領域であり、このＮ型不純物領域とＰウェル層２とのＰＮ接合により、光電変換機能を実現している。この光電変換部３は、その表面に完全空乏化や暗電流抑制のためにＰ型不純物層５が形成された、所謂埋め込み型フォトダイオードとなっている。なお、Ｎ型シリコン基板１とＰウェル層２とにより上記半導体基板Ｋが構成されている。
【００４３】
隣接する画素部１００同士は、ｐウェル層２内に形成された素子分離層４によって分離されている。素子分離法には、ＬＯＣＯＳ（Local Oxidation of Silicon）法、ＳＴＩ（Shallow Trench Isolation）法、及び高濃度不純物イオン注入による方法等が適用できる。
【００４４】
不揮発性メモリトランジスタＭＴ１のソース領域Ｓは、光電変換部３の列方向隣に離間して設けられたＮ型不純物領域である。また、不揮発性メモリトランジスタＭＴ１のドレイン領域Ｄ１は、ソース領域Ｓの行方向隣に離間して設けられたＮ型不純物領域である。ソース領域Ｓとドレイン領域Ｄ１との間にはＰ型不純物領域であるチャネル領域６ａが形成されている。フローティングゲートＦＧ１は、ソース領域Ｓとドレイン領域Ｄ１との間の半導体基板上方に絶縁膜７を介して設けられており、フローティングゲートＦＧ１の上方に絶縁膜１４を介してコントロールゲートＣＧ１が設けられている。なお、チャネル領域６ａは、コントロールゲートＣＧ１に印加される電圧に応じてキャリアが流れる領域である。ここでは、ソース領域Ｓとドレイン領域Ｄ１とで挟まれた領域に電荷注入効率および閾値電圧（Ｖｔ）制御を目的として、例えばＰ型不純物を注入してチャネル領域６ａを形成しているが、ここをｐウェル層２のままとしても良い。
【００４５】
不揮発性メモリトランジスタＭＴ２のドレイン領域Ｄ２は、ソース領域Ｓの行方向隣に離間して設けられたＮ型不純物領域である。ソース領域Ｓとドレイン領域Ｄ２との間にはＰ型不純物領域であるチャネル領域６ｂが形成されている。フローティングゲートＦＧ２は、ソース領域Ｓとドレイン領域Ｄ２との間の半導体基板上方に絶縁膜７を介して設けられており、フローティングゲートＦＧ２の上方に絶縁膜１４を介してコントロールゲートＣＧ２が設けられている。なお、チャネル領域６ｂは、コントロールゲートＣＧ２に印加される電圧に応じてキャリアが流れる領域である。ここでは、ソース領域Ｓとドレイン領域Ｄ２とで挟まれた領域に電荷注入効率および閾値電圧（Ｖｔ）制御を目的として、例えばＰ型不純物を注入してチャネル領域６ｂを形成しているが、ここをｐウェル層２のままとしても良い。
【００４６】
コントロールゲートＣＧ１，ＣＧ２を構成する導電性材料は、例えばポリシリコンを用いることができる。リン（Ｐ）、砒素（Ａｓ）、ボロン（Ｂ）を高濃度にドープしたドープドポリシコンでも良い。あるいは、チタン（Ｔｉ）やタングステン（Ｗ）等の各種金属とシリコンを組み合わせたシリサイド（Silicide）やサリサイド（Self-alingn Silicide）でも良い。フローティングゲートＦＧ１，ＦＧ２を構成する導電性材料は、コントロールゲートＣＧ１，ＣＧ２と同じものを用いることができる。
【００４７】
図４のレイアウト例では、ソース領域Ｓとドレイン領域Ｄ１，Ｄ２が行方向に並べて配置されており、これらの間を、フローティングゲートＦＧ１，ＦＧ２及びコントロールゲートＣＧ１，ＣＧ２が列方向に延びるように細長く形成されている。コントロールゲートＣＧ１は、行方向に延びるアルミ配線であるゲート制御線ＣＧＬ１の下方まで延びており、ここで、アルミニウム等で形成されたコンタクト部１１によりゲート制御線ＣＧＬ１と接続されている。
【００４８】
コントロールゲートＣＧ２は、行方向に延びるアルミ配線であるゲート制御線ＣＧＬ２の下方まで延びており、ここで、アルミニウム等で形成されたコンタクト部１６によりゲート制御線ＣＧＬ２と接続されている。
【００４９】
ドレイン領域Ｄ１，Ｄ２上方には、列方向に延びるアルミ配線である列信号線１２の一部が延びてきており、この一部とドレイン領域Ｄ１とがアルミニウム等で形成されたコンタクト部９により電気的に接続され、この一部とドレイン領域Ｄ２とがアルミニウム等で形成されたコンタクト部１０ａにより電気的に接続されている。
【００５０】
ソース領域Ｓ上にはアルミニウム等で形成されたコンタクト部８ａが形成され、コンタクト部８ａには配線８が接続されている。配線８は、列方向に延びるアルミ配線であるリセット電源線Ｖｃｃの下を通過してソース線ＳＬの下まで延びている。配線８とソース線ＳＬはアルミニウム等で形成されたコンタクト部８ｂにより電気的に接続されている。ソース線ＳＬは、列方向に並ぶ画素部１００からなる列毎に設けられており、所定の電位（例えば接地電位）に接続されている。
【００５１】
リセットトランジスタＲＴは、ソース領域として機能する光電変換部３と、光電変換部３の列方向隣に離間して設けられたＮ型不純物領域であるドレイン領域ＲＤと、光電変換部３とドレイン領域ＲＤとの間の半導体基板上方に絶縁膜７を介して設けられたリセットゲートＲＧとを備えたＭＯＳトランジスタ構造となっている。
【００５２】
図４のレイアウト例では、リセットゲートＲＧは、行方向に延びるアルミ配線であるリセット制御線ＲＬの下に配置されており、ここで、アルミニウム等で形成されたコンタクト部ＲＧａによりリセット制御線ＲＬと接続されている。
【００５３】
ドレイン領域ＲＤ上方には、リセット電源線Ｖｃｃの一部が延びてきており、この一部とドレイン領域ＲＤとがアルミニウム等で形成されたコンタクト部ＲＤａにより電気的に接続されている。リセット電源線Ｖｃｃは、列方向に並ぶ画素部１００からなる列毎に設けられており、所定の電源電圧に接続されている。
【００５４】
なお、リセットトランジスタＲＴや不揮発性メモリトランジスタＭＴ１，ＭＴ２の配置は、図４に示したものに限らず、スペースに応じて適当に配置すれば良い。
【００５５】
各種配線の位置関係は、ゲート制御線ＣＧＬ１，ＣＧＬ２、リセット制御線ＲＬ、及び配線８よりも、ソース線ＳＬ、リセット電源線Ｖｃｃ、及び列信号線１２の方が上層に形成されたものとなっている。
【００５６】
画素部１００は、例えばタングステン等で構成された遮光膜Ｗによって、光電変換部３の一部以外の領域に光が入射しない構造になっている。図５及び図６に示したように、半導体基板上方（ソース線ＳＬ、リセット電源線Ｖｃｃ、及び列信号線１２よりも上）には光電変換部３の一部の上方に開口ＷＨが形成された遮光膜Ｗが形成されている。
【００５７】
固体撮像素子１０では、フローティングゲートＦＧ１，ＦＧ２への電荷注入効率向上を目的として、図５及び図６に示したように、光電変換部３が、遮光膜Ｗの開口ＷＨの下方だけでなく、不揮発性メモリトランジスタＭＴ１，ＭＴ２のチャネル領域６ａ，６ｂの下まで延在している。
【００５８】
図５，６に示すように、光電変換部３は、開口ＷＨ下方に形成された本体部３ａと、そこからチャネル領域６ａ（６ｂ）の下まで延びる延在部３ｂとで構成されている。なお、図５では本体部３ａと延在部３ｂとに境界線（破線）を記してあるが、これは説明のためであり、実際にはこのような境界は存在しない。
【００５９】
本体部３ａは、光を受光するために開口ＷＨの下方に形成した部分である。延在部３ｂは、ｐウェル層２内部で不揮発性メモリトランジスタＭＴ１，ＭＴ２のチャネル領域６ａ，６ｂの下まで本体部３ａから延在させた部分である。延在部３ｂは、平面視においては、本体部３ａのソース領域Ｓとドレイン領域Ｄ１，Ｄ２の間の領域に対向する位置から、該領域に向かって列方向に延びて形成されている。即ち、平面視において不揮発性メモリトランジスタＭＴ１，ＭＴ２やリセットトランジスタＲＴの形成される領域においては、不揮発性メモリトランジスタＭＴ１，ＭＴ２のチャネル領域６ａ，６ｂの下にのみ光電変換部３が存在するように、光電変換部３を形成した構成となっている。なお、チャネル領域６ａ，６ｂの下のみだけでなく、不揮発性メモリトランジスタＭＴ１，ＭＴ２の全体の下まで光電変換部３が存在するように延在部３ｂを形成した構成としても良い。
【００６０】
チャネル領域６ａ（６ｂ）は、コントロールゲートＣＧ１（ＣＧ２）及びフローティングゲートＦＧ１（ＦＧ２）の直下にある。このため、このチャネル領域６ａ（６ｂ）の下（好ましくはチャネル領域６ａ（６ｂ）と平面視で重なる範囲の全て）まで光電変換部３を延在させることで、光電変換部３の電荷をＦＮトンネル注入或いはダイレクトトンネル注入によってフローティングゲートＦＧ１（ＦＧ２）に注入する場合に、コントロールゲートＣＧ１（ＣＧ２）に印加した電圧（ＣＧ電圧）によってほぼ垂直方向に光電変換部３からフローティングゲートＦＧ１（ＦＧ２）に電界を加えることができる。これにより、光電変換部３の電荷がコントロールゲートＣＧ１（ＣＧ２）の方向に向かって加速されやすくなる。この結果、低いＣＧ電圧でトンネリングを起こさせることができる。
【００６１】
固体撮像素子１０では、チャネル領域６ａ（６ｂ）を確保しつつ、このチャネル領域６ａ（６ｂ）の下に光電変換部３を延在させているため、光電変換部３とコントロールゲートＣＧ１（ＣＧ２）との重なり部分の大きさには制限がなくなり、電界方向をほぼ垂直にすることができる。この結果、効率的にトンネル電流を発生させることができる。
【００６２】
光電変換部３は、イオン注入の際のマスクパターンの制御によって基板表面に平行な方向の長さを制御することでき、イオン注入エネルギの制御によって基板表面に垂直な方向の長さを制御することできる。このようにすることで、本体部３ａと延在部３ｂからなる光電変換部３を形成することが可能である。
【００６３】
次に、固体撮像素子１０を搭載する撮像装置の一例について説明する。
【００６４】
図７は、図１に示す固体撮像素子を搭載した撮像装置の概略構成を示す図である。
図示する撮像装置の撮像系は、撮影レンズ４１と、固体撮像素子１０と、この両者の間に設けられた絞り４２と、赤外線カットフィルタ４３と、光学ローパスフィルタ４４とを備える。
【００６５】
撮像装置の電気制御系全体を統括制御するシステム制御部５１は、被写体を照明するための光を発光する発光部であるフラッシュ発光部５２及び受光部５３を制御し、レンズ駆動部４８を制御して撮影レンズ４１の位置をフォーカス位置に調整したりズーム調整を行ったりし、絞り駆動部４９を介し絞り４２の開口量を制御して露光量調整を行う。フラッシュ発光部５２はキセノンランプ等で構成される。
【００６６】
また、システム制御部５１は、固体撮像素子１０を駆動し、撮影レンズ４１を通して撮像した被写体画像を撮像信号として出力させる。システム制御部５１には、操作部５４を通してユーザからの指示信号が入力される。
【００６７】
撮像装置の電気制御系は、メインメモリ５６と、メインメモリ５６に接続されたメモリ制御部５５と、ダイナミックレンジ拡大処理、補間演算やガンマ補正演算、ＲＧＢ／ＹＣ変換処理等を行って画像データを生成するデジタル信号処理部５７と、デジタル信号処理部５７で生成された画像データをＪＰＥＧ形式に圧縮したり圧縮画像データを伸張したりする圧縮伸張処理部５８と、測光データを積算しデジタル信号処理部５７が行うホワイトバランス補正のゲインを求める積算部５９と、着脱自在の記録媒体６１が接続される外部メモリ制御部６０と、カメラ背面等に搭載された液晶表示部６３が接続される表示制御部６２とを備え、これらは、制御バス６４及びデータバス６５によって相互に接続され、システム制御部５１からの指令によって制御される。
【００６８】
次に、以上のように構成された撮像装置による撮像動作について説明する。
【００６９】
図８は、図１に示す固体撮像素子の駆動方法を説明するためのタイミングチャートである。図８では、任意のラインの画素部１００内の各部に供給される電圧変化を時間と共に示してある。
【００７０】
システム制御部５１により撮像指示がなされると、固体撮像素子１０では、この撮影指示をスタートトリガとして、制御部４０が、全ての画素部１００のリセットトランジスタＲＴのリセットゲートＲＧにリセットパルスを供給すると共に、全ての画素部１００のコントロールゲートＣＧ１，ＣＧ２にリセットパルスと逆極性の電圧を供給する。これにより、光電変換部３に蓄積されていた不要電荷がリセットトランジスタＲＴのドレインＲＤに排出されると共に、フローティングゲートＦＧ１，ＦＧ２に蓄積されていた電荷も、光電変換部３を介してドレインＲＤに排出される。リセットパルスの印加が終了すると、光電変換部３を露光する露光期間が開始され、この期間中に光電変換部３に入射した光に応じた電荷が光電変換部３に蓄積される。
【００７１】
露光期間の終了直前になると、制御部４０は、全ての画素部１００のコントロールゲートＣＧ１に書き込み電圧Ｖｐ１（例えば３Ｖ）を供給し、全ての画素部１００のコントロールゲートＣＧ２に書き込み電圧Ｖｐ１よりも大きい書き込み電圧Ｖｐ２（例えば１０Ｖ）を供給する。コントロールゲートＣＧ１とコントロールゲートＣＧ２への書き込み電圧の印加は同時に行う。この書き込み電圧Ｖｐ１，Ｖｐ２の印加により、露光期間開始から現時点までに光電変換部３で発生した電荷がフローティングゲートＦＧ１，ＦＧ２に注入される。この書き込み電圧の印加中も、光電変換部３には光が入射しているため、この光に応じて光電変換部３で発生した電荷もフローティングゲートＦＧ１，ＦＧ２に注入される。光電変換部３に蓄積された電荷は、本体部３ａから延在部３ｂに移動し、この延在部３ｂからチャネル領域６ａ，６ｂを介してフローティングゲートＦＧ１，ＦＧ２へと注入される。
【００７２】
制御部４０は、コントロールゲートＣＧ１，ＣＧ２への書き込み電圧の印加を同時に終了して、露光期間を終了させる。露光期間が終了すると、読み出し制御部２０ａがトランジスタ２０ｆをオンして列信号線１２をプリチャージする。次に、読み出し制御部２０ａがトランジスタ２０ｅをオンして、列信号線１２とセンスアンプ２０ｂとを導通する。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ１へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。
【００７３】
ランプ波形電圧の印加後、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ１のドレイン電位が降下すると、その時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。保持されたカウント値は、露光期間に光電変換部３で発生して蓄積された電荷のうち、書き込み電圧Ｖｐ１でフローティングゲートＦＧ１に書き込まれた電荷に応じた撮像信号（この撮像信号は相対的に低い感度となるため、以下、低感度撮像信号という）として、水平シフトレジスタ５０の制御により信号線７０を介して出力部６０から出力される。低感度撮像信号の出力後は、トランジスタ２０ｆがオフされ、ランプ波形電圧の印加が停止され、カウント値がリセットされる。
【００７４】
次に、読み出し制御部２０ａがトランジスタ２０ｆをオンして列信号線１２をプリチャージする。次に、読み出し制御部２０ａがトランジスタ２０ｅをオンして、列信号線１２とセンスアンプ２０ｂとを導通する。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ２へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。
【００７５】
ランプ波形電圧の印加後、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ２のドレイン電位が降下すると、その時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。保持されたカウント値は、露光期間に光電変換部３で発生して蓄積された電荷のうち、書き込み電圧Ｖｐ２でフローティングゲートＦＧ２に書き込まれた電荷に応じた撮像信号（この撮像信号は低感度撮像信号よりも相対的に高い感度となるため、以下、高感度撮像信号という）として、水平シフトレジスタ５０の制御により信号線７０を介して出力部６０から出力される。高感度撮像信号の出力後は、トランジスタ２０ｆがオフされ、ランプ波形電圧の印加が停止され、カウント値がリセットされる。
【００７６】
２ライン目以降の各画素部１００についても同様に、列信号線１２のプリチャージ、ランプ波形電圧のコントロールゲートＣＧ１への印加、ドレイン電圧が降下した時点でのランプ波形電圧の値に対応するカウント値の保持、該カウント値の出力、列信号線１２のプリチャージ、ランプ波形電圧のコントロールゲートＣＧ２への印加、ドレイン電圧が降下した時点でのランプ波形電圧の値に対応するカウント値の保持、該カウント値の出力の一連の動作が行われて、全ての画素部１００から低感度撮像信号と高感度撮像信号が読み出される。固体撮像素子１０から出力された低感度撮像信号と高感度撮像信号はメインメモリ５６に一時記憶される。
【００７７】
全ての画素部１００から低感度撮像信号と高感度撮像信号が読み出された後、デジタル信号処理部５７が、メインメモリ５６に一時記憶された、同じ光電変換部３から得られた低感度撮像信号と高感度撮像信号を合成してダイナミックレンジを拡大する処理を実施する。
【００７８】
図９は、ダイナミックレンジ拡大処理の一例を説明するための図である。図９（ａ）に示したように、低感度撮像信号の光信号強度−出力信号の特性曲線は符号Ｄで示したようになり、高感度撮像信号の光信号強度−出力信号の特性曲線は符号Ｃで示したようになる。
【００７９】
デジタル信号処理部５７では、まず、高感度撮像信号に対して閾値処理を施す。閾値処理とは、高感度撮像信号を、そのレベルが所定値以上の部分を一定値にする処理である。例えば、図９（ｂ）に示したように、レベルＬ以上の高感度撮像信号は、全てレベルＬとなるように処理される。
【００８０】
次に、デジタル信号処理部５７は、レベルＬに対応する光信号強度に対応する低感度撮像信号のレベルがレベルＬとなるようにレベル調整を行う。そして、レベルＬに対応する光信号強度よりも光信号強度が小さい領域の高感度撮像信号の特性曲線Ｃと、レベルＬに対応する光信号強度よりも光信号強度が大きい領域でのレベル調整後の低感度撮像信号の特性曲線Ｄとを合成して、合成後曲線を得る（図９（ｃ））。これにより、ダイナミックレンジの拡大を図ることができる。
【００８１】
以上のように、固体撮像素子１０によれば、１つの画像を得るための撮像において、感度の異なる２つの撮像信号を得ることができるため、これらを合成することでダイナミックレンジを拡大することができる。また、２つの撮像信号は、同一の露光期間で得られるため、動く被写体であっても、ダイナミックレンジ拡大処理を容易に行うことができる。また、低感度撮像信号と高感度撮像信号を高速に読み出す必要がなくなるため、消費電力を低く抑えることもできる。
【００８２】
また、固体撮像素子１０によれば、不揮発性メモリトランジスタＭＴ１のチャネル領域６ａと不揮発性メモリトランジスタＭＴ２のチャネル領域６ｂの下に光電変換部３が存在することになるため、遮光膜開口ＷＨから入った光に応じて光電変換部３で発生した電荷を、光電変換部３のチャネル領域６ａ，６ｂとの重なり部分から該チャネル領域６ａ，６ｂを介してフローティングゲートＦＧ１，ＦＧ２へと効率的に注入することができ、感度向上を図ることができる。
【００８３】
なお、以上の説明では、フローティングゲートＦＧ１からの信号の読み出しを先に行うものとしたが、この順番はいずれであっても良い。また、コントロールゲートＣＧ１に書き込み電圧Ｖｐ１を印加し、コントロールゲートＣＧ２に書き込み電圧Ｖｐ２を印加するものとしたが、コントロールゲートＣＧ１に書き込み電圧Ｖｐ２を印加し、コントロールゲートＣＧ２に書き込み電圧Ｖｐ１を印加しても良い。
【００８４】
また、以上の説明では、書き込み電圧Ｖｐ１と書き込み電圧Ｖｐ２を同時に印加するものとしたが、これらの印加タイミングは同時でなくとも良い。例えば、図１０に示すように、コントロールゲートＣＧ１に書き込み電圧Ｖｐ１を印加し、この印加を終了した後、所定時間経過後に、コントロールゲートＣＧ２に書き込み電圧Ｖｐ２を印加するようにしても良い。この場合、書き込み電圧Ｖｐ１の印加終了時点で光電変換部３の一度目の露光期間が終了すると共に、２度目の露光期間が開始される。１度目の露光期間中に発生した電荷はフローティングゲートＦＧ１に蓄積され、２度目の露光期間中に発生した電荷はフローティングゲートＦＧ２に蓄積される。１度目の露光期間の長さと２度目の露光期間の長さは同じでも異なっていても良い。
【００８５】
また、固体撮像素子１０では、制御部４０が、第一の制御時にコントロールゲートＣＧ１に書き込み電圧Ｖｐ１を印加し、第二の制御時にコントロールゲートＣＧ２に書き込み電圧Ｖｐ２を印加するモードと、第一の制御時にコントロールゲートＣＧ１に書き込み電圧Ｖｐ２を印加し、第二の制御時にコントロールゲートＣＧ２に書き込み電圧Ｖｐ１を印加するモードとを、一定期間毎に交互に切り替えて実施しても良い。例えば、１フレーム毎や１０回撮像を行う毎にモードを切り替えればよい。これにより、素子の高寿命化を期待することができる。
【００８６】
また、固体撮像素子１０では、不揮発性メモリトランジスタＭＴ１のチャネル長及びチャネル幅と、不揮発性メモリトランジスタＭＴ２のチャネル長及びチャネル幅が同一となるように設計しておくことが好ましい。このようにすることで、コントロールゲートＣＧ１，ＣＧ２に印加する書き込み電圧の差に応じた分だけ、電荷注入効率を変えることができ、低感度撮像信号と高感度撮像信号の感度差の制御が容易となる。
【００８７】
また、以上の説明では、ダイナミックレンジ拡大処理を固体撮像素子１０の外部で実施しているが、これを固体撮像素子１０内で行っても良い。
【００８８】
また、以上の説明では、不揮発性メモリトランジスタＭＴ１，ＭＴ２としてフローティングゲートＦＧ１，ＦＧ２を有するＭＯＳトランジスタを例にしたが、不揮発性メモリトランジスタＭＴ１，ＭＴ２にはＭＯＳ構造以外の構造も採用することができる。例えば、フローティングゲートＦＧ１，ＦＧ２を窒化膜にし、コントロールゲートＣＧ１，ＣＧ２を該窒化膜上に直接形成したＭＮＯＳ型のトランジスタ構造や、フローティングゲートＦＧ１，ＦＧ２を窒化膜にしたＭＯＮＯＳ型のトランジスタ構造であっても良い。いずれの場合も、窒化膜が電荷を蓄積する電荷蓄積領域として機能する。
【００８９】
また、以上の説明では、取り扱い電荷（信号として取り出す電荷）が電子の場合を想定しているが、取り扱い電荷が正孔の場合でも考え方は一緒である。取り扱い電荷が正孔の場合には、図面においてＮ型領域とＰ型領域を入れ替え、各部に印加する電圧の極性を逆にすれば良い。
【００９０】
以下、図１に示した固体撮像素子１０の変形例について説明する。
【００９１】
（第一の変形例）
図１１は、図１に示した固体撮像素子の画素部の第一の変形例を示した等価回路図である。図１１において図２と同じ構成には同一符号を付してある。図１１に示した画素部と図２に示した画素部との違いは、列方向に並ぶ画素部からなる列毎に、読み出し回路２０を１つではなく２つ設けた点である。不揮発性メモリトランジスタＭＴ１の出力（ドレイン領域Ｄ１）と、不揮発性メモリトランジスタＭＴ２の出力（ドレイン領域Ｄ２）とには、それぞれ別の列信号線１２ａ，１２ｂが接続され、列信号線１２ａ，１２ｂのそれぞれに、読み出し回路２０が接続された構成となっている。
【００９２】
図１１に示した固体撮像素子では、さらに、列毎に、閾値処理部２１と、合成処理部２２とが設けられている。閾値処理部２１は、列信号線１２ｂに接続された読み出し回路２０で読み出された高感度撮像信号に対して、上述した閾値処理を行って、処理後の信号を出力する。合成処理部２２は、閾値処理後の高感度撮像信号と、列信号線１２ａに接続された読み出し回路２０で読み出された低感度撮像信号とを合成してダイナミックレンジを拡大させる処理を行う。合成処理部２２で処理後の信号は水平シフトレジスタ５０を含む出力回路から固体撮像素子外部へと出力される。
【００９３】
以上のように構成された固体撮像素子の撮像動作を説明する。露光期間で発生した電荷がフローティングゲートＦＧ１，ＦＧ２に蓄積されるまでの動作は図８で説明したのと同じである。
【００９４】
露光期間の終了後、列信号線１２ａに接続された読み出し回路２０により低感度撮像信号の読み出しが行われる。まず、読み出し制御部２０ａがトランジスタ２０ｆをオンして、列信号線１２ａをプリチャージする。次に、読み出し制御部２０ａがトランジスタ２０ｅをオンして、列信号線１２ａとセンスアンプ２０ｂとを導通する。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ１へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。そして、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ１のドレイン電位が降下した時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。低感度撮像信号の保持後は、ランプ波形電圧の印加が停止され、トランジスタ２０ｆがオフされる。保持された低感度撮像信号は合成処理部２２に入力される。
【００９５】
次に、列信号線１２ｂに接続された読み出し回路２０により高感度撮像信号の読み出しが行われる。まず、読み出し制御部２０ａがトランジスタ２０ｆをオンして、列信号線１２ｂをプリチャージする。次に、読み出し制御部２０ａがトランジスタ２０ｅをオンして、列信号線１２ｂとセンスアンプ２０ｂとを導通する。この状態で、ランプアップ回路２０ｄが、制御部４０を介して、１ライン目の各画素部１００のコントロールゲートＣＧ２へのランプ波形電圧（Ｖｔｈ読み出し電圧）の印加を開始する。そして、１ライン目の各画素部１００の不揮発性メモリトランジスタＭＴ２のドレイン電位が降下した時点でのランプ波形電圧の値に対応するカウント値が各読み出し回路２０内で保持される。高感度撮像信号の保持後は、ランプ波形電圧の印加が停止され、トランジスタ２０ｆがオフされる。保持された高感度撮像信号は閾値処理された後、上記低感度撮像信号と合成されて、固体撮像素子外部へと出力される。合成信号の出力後は、カウンタがリセットされる。
【００９６】
２ライン目以降の画素部１００についても同様の駆動が行われて全ラインからダイナミックレンジ拡大処理がなされた撮像信号が出力される。
【００９７】
以上のように、図１１に示した構成（固体撮像素子内部でダイナミックレンジ拡大処理を行う構成）であっても、複雑な駆動を行うことなく、消費電力を抑えて、高画質化を図ることができる。図２に示した構成は、不揮発性メモリトランジスタＭＴ１と不揮発性メモリトランジスタＭＴ２とで読み出し回路２０を共通化した構成であるため、図１１に示した構成よりも回路規模を縮小できる利点がある。
【００９８】
（第二の変形例）
図１２は、図１に示した固体撮像素子の画素部の第二の変形例を示した等価回路図である。この変形例では、図２に示した不揮発性メモリトランジスタＭＴ１を、フローティングゲートＦＧ１への電荷の書き込み用の書き込みトランジスタＷＴ１と、フローティングゲートＦＧ１に蓄積された電荷に応じた不揮発性メモリトランジスタＭＴ１の閾値電圧を検出するための読み出しトランジスタＲＴ１との２つで構成し、それぞれでフローティングゲートＦＧ１を共有した特許文献１に記載のような構成となっている。不揮発性メモリトランジスタＭＴ２も同様に、書き込みトランジスタＷＴ２と読み出しトランジスタＲＴ２とで構成され、それぞれのトランジスタでフローティングゲートＦＧ２を共有した構造となっている。
【００９９】
また、図１２では、光電変換部３と書き込みトランジスタＷＴ１，ＷＴ２のソース領域とが接続された構成としている。また、読み出しトランジスタＲＴ１，ＲＴ２のドレイン領域が列信号線１２に共通接続され、列信号線１２に図１（ｂ）に示した読み出し回路２０が接続された構成となっている。書き込みトランジスタＷＴ１のゲート電極（書き込みコントロールゲート）はＷＣＧ１で示し、書き込みトランジスタＷＴ２のゲート電極（書き込みコントロールゲート）はＷＣＧ２で示し、読み出しトランジスタＲＴ１のゲート電極（読み出しコントロールゲート）はＲＣＧ１で示し、読み出しトランジスタＲＴ１のゲート電極（読み出しコントロールゲート）はＲＣＧ２で示してある。書き込みコントロールゲートＷＣＧ１には配線ｗｃｇ１が接続され、書き込みコントロールゲートＷＣＧ２には配線ｗｃｇ２が接続され、読み出しコントロールゲートＲＣＧ１には配線ｒｃｇ１が接続され、読み出しコントロールゲートＲＣＧ２には配線ｒｃｇ２が接続されている。配線ｗｃｇ１，ｗｃｇ２，ｒｃｇ１，ｒｃｇ２は、それぞれ行方向に並ぶ画素部１００のライン毎に設けられ、制御部４０によって電圧を印加できるようになっている。
【０１００】
図１３は、図１２に示した等価回路図の平面レイアウト例を示した図である。図１３では、行方向に隣接する２つの画素部１００を図示している。各ラインは、図１３に示した２つの画素部１００のパターンが、行方向に複数配列されたものとなっている。図１３に示す２つの画素部はリセットトランジスタＲＴのドレイン３２を境に左右対称となっているため、以下では左側の画素部１００についてのみ説明する。
【０１０１】
画素部１００のＰウェル層には、光電変換部３が形成され、その左隣には少し離間して読み出しトランジスタＲＴ１のドレイン３４と、読み出しトランジスタＲＴ１，ＲＴ２で共通化されたソース３３と、読み出しトランジスタＲＴ２のドレイン３５とが列方向に並べて形成されている。また、光電変換部３の右隣には少し離間してリセットトランジスタＲＴのドレイン３２が形成されている。
【０１０２】
Ｐウェル層上には図示しない絶縁膜が形成されており、この上にフローティングゲートＦＧ１とフローティングゲートＦＧ２が形成されている。フローティングゲートＦＧ１は、光電変換部３の上辺から左辺に沿ってドレイン３４とソース３３との間の上方まで延びて形成されている。フローティングゲートＦＧ２は、光電変換部３の下辺から左辺に沿ってドレイン３５とソース３３との間の上方まで延びて形成されている。
【０１０３】
フローティングゲートＦＧ１，ＦＧ２の上には絶縁膜が設けられ、この上層に書き込みコントロールゲートＷＣＧ１，ＷＣＧ２、読み出しコントロールゲートＲＣＧ１，ＲＣＧ２、リセットゲートＲＧが形成されている。
【０１０４】
書き込みコントロールゲートＷＣＧ１はフローティングゲートＦＧ１と重なるように形成されている。読み出しコントロールゲートＲＣＧ１は、ドレイン３４とソース３３との間の上方のフローティングゲートＦＧ１と重なるように形成されている。
【０１０５】
書き込みコントロールゲートＷＣＧ２はフローティングゲートＦＧ２と重なるように形成されている。読み出しコントロールゲートＲＣＧ２は、ドレイン３５とソース３３との間の上方のフローティングゲートＦＧ２と重なるように形成されている。
【０１０６】
リセットゲートＲＧは、光電変換部３とドレイン３２との間の上方に形成されている。なお、図１３のレイアウト例では、リセットトランジスタＲＴのドレイン３２が隣接する２つの画素部１００で共通化されており、リセットゲートＲＧは、隣の画素部１００の光電変換部３とドレイン３２との間の上方にも延びて形成されている。
【０１０７】
書き込みコントロールゲートＷＣＧ１，ＷＣＧ２、読み出しコントロールゲートＲＣＧ１，ＲＣＧ２、リセットゲートＲＧの上層には絶縁膜を介して、行方向に延びるグローバル配線（読み出し制御線ｒｃｇ１、書き込み制御線ｗｃｇ１、書き込み制御線ｗｃｇ２、読み出し制御線ｒｃｇ２、及びリセット線ＲＬ）が形成されている。
【０１０８】
読み出し制御線ｒｃｇ１と書き込み制御線ｗｃｇ１は、画素部１００のラインの上側部に行方向に延びて形成されている。書き込み制御線ｗｃｇ２と読み出し制御線ｒｃｇ２とリセット線ＲＬは、画素部１００のラインの下側部に行方向に延びて形成されている。
【０１０９】
読み出しコントロールゲートＲＣＧ１は、読み出し制御線ｒｃｇ１下方まで延びており、ここでコンタクトビア３８を介して読み出し制御線ｒｃｇ１と電気的に接続されている。書き込みコントロールゲートＷＣＧ１は、書き込み制御線ｗｃｇ１下方まで延びており、ここでコンタクトビア３７を介して書き込み制御線ｗｃｇ１と電気的に接続されている。
【０１１０】
読み出しコントロールゲートＲＣＧ２は、読み出し制御線ｒｃｇ２下方まで延びており、ここでコンタクトビア３９を介して読み出し制御線ｒｃｇ２と電気的に接続されている。書き込みコントロールゲートＷＣＧ２は、書き込み制御線ｗｃｇ２下方まで延びており、ここでコンタクトビア３６を介して書き込み制御線ｗｃｇ２と電気的に接続されている。
【０１１１】
リセットゲートＲＧは、リセット線ＲＬ下方まで延びており、ここでコンタクトビアＲＧａを介してリセット線ＲＬと電気的に接続されている。
【０１１２】
読み出し制御線ｒｃｇ１、書き込み制御線ｗｃｇ１、書き込み制御線ｗｃｇ２、読み出し制御線ｒｃｇ２、及びリセット線ＲＬ上には絶縁膜が形成され、この上層に、列方向に延びるグローバル配線（列信号線１２、ソース線ＳＬ、リセットドレイン線Ｖｃｃ）が形成されている。
【０１１３】
列信号線１２とソース線ＳＬは画素部１００の列毎に設けられ、リセットドレイン線Ｖｃｃは２列に１つ設けられている。
【０１１４】
列信号線１２は、ドレイン３４の上方まで延びており、ここでコンタクトビア３４ａを介してドレイン３４と電気的に接続されている。列信号線１２は、ドレイン３５の上方にも延びており、ここでコンタクトビア３５ａを介してドレイン３５と電気的に接続されている。
【０１１５】
ソース線ＳＬは、ソース３３の上方まで延びており、ここでコンタクトビア３３ａを介してソース３３と電気的に接続されている。
【０１１６】
リセットドレイン線Ｖｃｃは、ドレイン３２の上方を通過するように形成されており、ドレイン３２の上方でコンタクトビア３２ａを介してドレイン３２と電気的に接続されている。
【０１１７】
なお、図１３のレイアウト例では、書き込みトランジスタＷＴ１，ＷＴ２のドレインを省略し、書き込みトランジスタＷＴ１，ＷＴ２を、それぞれ、ソース（ドレインと兼用）が光電変換部３に接続された２端子構成のＭＯＳトランジスタとしている。２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチングや信号増幅のようなアクティブ（能動）デバイスでは存在しない。
【０１１８】
一般的な固体撮像素子における画素選択、リセット、信号記録、及び読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらしていない。
【０１１９】
図１３の固体撮像素子の構造は、書き込みトランジスタＷＴ１と読み出しトランジスタＲＴ１とでフローティングゲートＦＧ１を共有した構造をとっているため、書き込みトランジスタＷＴ１は専ら書き込み（フローティングゲートＦＧ１への電荷注入及び記録）という単一動作及び一方向のみの電荷移動しか求められておらず、信号読み出し時には、上記共有ＦＧ構造によって、隣接する読み出しトランジスタＲＴ１側においても信号の読み出しを行えるので、書き込みトランジスタＷＴ１が２端子構造であっても動作上は何ら問題がないことが分かった。これは、書き込みトランジスタＷＴ２についても同様である。
【０１２０】
図１３に示した固体撮像素子では、画素部１００内に複数の読み出し部を形成する必要があるため、設計自由度は低下してしまう。そこで、書き込みトランジスタＷＴ１，ＷＴ２を、光電変換部１１に接続されたソースと書き込みコントロールゲートとの２端子構造とすることで、構成の簡略化を図ることが有効となる。これに加えて、図１３の例では、読み出しトランジスタＲＴ１と読み出しトランジスタＲＴ２のソースも共通化し、更に、隣接する２つの画素部１００のリセットトランジスタＲＴも共通化している。このため、画素部１００のサイズやチップサイズを小さくすることができ、多画素化や小型化等が実現可能となる。
【０１２１】
図１２に示した固体撮像素子の撮像動作は、図２に示したものと同様である。具体的には、光電変換部３をリセットした後に、コントロールゲートＣＧ１に第一の書き込み電圧を印加すると共に、コントロールゲートＣＧ２に第一の書き込み電圧よりも大きい第二の書き込み電圧を印加して、露光期間中に光電変換部３で発生した電荷をフローティングゲートＦＧ１，ＦＧ２に蓄積する。次いで、読み出し回路２０が、不揮発性メモリトランジスタＭＴ１の閾値電圧の変化分を信号として読み出し、その後、不揮発性メモリトランジスタＭＴ２の閾値電圧の変化分を信号として読み出す。
【０１２２】
このように、図１２に示した共有ＦＧ構造であっても、画素部の構成や駆動を複雑にすることなく、消費電力を抑えて、高画質化を図ることができる。なお、図１３に示した構成においても、不揮発性メモリトランジスタＭＴ１のフローティングゲートＦＧ１及びチャネル領域と不揮発性メモリトランジスタＭＴ２のフローティングゲートＦＧ２及びチャネル領域を遮光膜によって遮光し、光電変換部３を、不揮発性メモリトランジスタＭＴ１のチャネル領域と不揮発性メモリトランジスタＭＴ２のチャネル領域の下まで延在させた構成とすることで、電荷注入効率を向上させることができる。
【０１２３】
以上のように、本明細書には次の事項が開示されている。
【０１２４】
開示された固体撮像素子は、画素部を複数有する固体撮像素子であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部及び第二の電荷蓄積部とを有し、前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、前記第二の電荷蓄積部が、前記半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、前記光電変換部をリセットした後、前記光電変換部で発生した電荷を前記第一の電荷蓄積領域に蓄積する第一の制御と、前記光電変換部で発生した電荷を前記第二の電荷蓄積領域に蓄積する第二の制御とを行う書き込み制御手段と、前記書き込み制御手段によって前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域に電荷が蓄積された後に、前記第一の電荷蓄積領域に蓄積された電荷に応じた第一の撮像信号と、前記第二の電荷蓄積領域に蓄積された電荷に応じた第二の撮像信号とを読み出す信号読み出し手段とを備え、前記書き込み制御手段は、前記第一のトランジスタのゲート電極に第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧とは異なる大きさの第二の電圧を印加して前記第二の制御を行う。
【０１２５】
この構成により、第一の電荷蓄積領域と第二の電荷蓄積領域とには、それぞれ異なる書き込み効率で電荷が蓄積される。このため、第一の撮像信号と第二の撮像信号とで感度を変えることができ、これらを合成することでダイナミックレンジを拡大することができる。また、第一の電荷蓄積領域と第二の電荷蓄積領域への電荷の蓄積終了後に第一の撮像信号と第二の撮像信号の読み出しが行われるため、感度の異なる２つの撮像信号を得るための露光期間の時間差を無くすことが可能となる。この結果、動く被写体であっても容易にダイナミックレンジを拡大することができるようになる。
【０１２６】
開示された固体撮像素子は、前記書き込み制御手段が、前記第一の制御と前記第二の制御を同時に実施する。
【０１２７】
この構成により、第一の電荷蓄積領域と第二の電荷蓄積領域に同時に電荷が蓄積されるため、感度の異なる２つの撮像信号を得るための２つの露光期間を完全に一致させることができる。この結果、同時に撮像して得られた２つの撮像信号を合成できることになり、動く被写体であっても容易にダイナミックレンジを拡大することができるようになる。
【０１２８】
開示された固体撮像素子は、前記書き込み制御手段が、前記第一の制御の後に前記第二の制御を実施する。
【０１２９】
開示された固体撮像素子は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである。
【０１３０】
この構成により、半導体基板中で発生した暗電流ノイズの混入を抑制することができる。
【０１３１】
開示された固体撮像素子は、前記半導体基板上方に設けられ、前記光電変換部の一部の上方に開口が形成された遮光膜を備え、前記第一のトランジスタの前記第一の電荷蓄積領域及びチャネル領域と前記第二のトランジスタの前記第二の電荷蓄積領域及びチャネル領域は前記遮光膜によって覆われており、前記光電変換部が、前記第一のトランジスタのチャネル領域と前記第二のトランジスタのチャネル領域の下まで延在している。
【０１３２】
この構成により、第一のトランジスタと第二のトランジスタのチャネル領域の下に光電変換部が存在することになるため、遮光膜開口から入った光に応じて光電変換部で発生した電荷を、光電変換部のチャネル領域との重なり部分から該チャネル領域を介して電荷蓄積部へと効率的に注入することができる。
【０１３３】
開示された固体撮像素子は、前記第一のトランジスタのチャネル長及びチャネル幅と前記第二のトランジスタのチャネル長及びチャネル幅とが同一となっている。
【０１３４】
この構成により、第一のトランジスタと第二のトランジスタの特性が一致するため、精度の高い信号処理等が可能となる。
【０１３５】
開示された固体撮像素子は、前記書き込み制御手段が、前記第一のトランジスタのゲート電極に前記第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第二の電圧を印加して前記第二の制御を行う制御モードと、前記第一のトランジスタのゲート電極に前記第二の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧を印加して前記第二の制御を行う制御モードとを、一定期間毎に切り替える。
【０１３６】
この構成により、素子の高寿命化を図ることができる。
【０１３７】
開示された撮像装置は前記固体撮像素子を備える。
【０１３８】
開示された撮像装置は、前記撮像装置であって、前記第一の撮像信号と前記第二の撮像信号とを合成してダイナミックレンジ拡大処理を行う信号処理手段を備える。
【０１３９】
開示された撮像方法は、画素部を複数有する固体撮像素子を用いた撮像方法であって、前記画素部は、光電変換部と、前記光電変換部で発生した電荷を蓄積可能な第一の電荷蓄積部及び第二の電荷蓄積部とを有し、前記第一の電荷蓄積部が、前記光電変換部が形成される半導体基板上方に形成された第一の電荷蓄積領域を含む第一のトランジスタであり、前記第二の電荷蓄積部が、前記半導体基板上方に形成された第二の電荷蓄積領域を含む第二のトランジスタであり、前前記光電変換部をリセットした後、前記光電変換部で発生した電荷を前記第一の電荷蓄積領域に蓄積する第一の制御と、前記光電変換部で発生した電荷を前記第二の電荷蓄積領域に蓄積する第二の制御とを行う書き込み制御ステップと、前記書き込み制御ステップで前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域に電荷が蓄積された後に、前記第一の電荷蓄積領域に蓄積された電荷に応じた第一の撮像信号と、前記第二の電荷蓄積領域に蓄積された電荷に応じた第二の撮像信号とを読み出す信号読み出しステップとを備え、前記書き込み制御ステップでは、前記第一のトランジスタのゲート電極に第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧とは異なる大きさの第二の電圧を印加して前記第二の制御を行う。
【０１４０】
開示された撮像方法は、前記書き込み制御ステップでは、前記第一の制御と前記第二の制御を同時に実施する。
【０１４１】
開示された撮像方法は、前記書き込み制御ステップでは、前記第一の制御の後に前記第二の制御を実施する。
【０１４２】
開示された撮像方法は、前記第一の電荷蓄積領域及び前記第二の電荷蓄積領域の各々がフローティングゲートである。
【０１４３】
開示された撮像方法は、前記書き込み制御ステップでは、前記第一のトランジスタのゲート電極に前記第一の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第二の電圧を印加して前記第二の制御を行う制御モードと、前記第一のトランジスタのゲート電極に前記第二の電圧を印加して前記第一の制御を行い、前記第二のトランジスタのゲート電極に前記第一の電圧を印加して前記第二の制御を行う制御モードとを、一定期間毎に切り替える。
【０１４４】
開示された撮像方法は、前記第一の撮像信号と前記第二の撮像信号とを合成してダイナミックレンジ拡大処理を行う信号処理ステップを備える。
【符号の説明】
【０１４５】
３  光電変換部
１０  固体撮像素子
２０  読み出し回路
４０  制御部
１００  画素部
ＲＴ  リセットトランジスタ
ＷＴ１，ＷＴ２  不揮発性メモリトランジスタ
ＦＧ１，ＦＧ２  フローティングゲート
【図１】
2010278653.tif 000003
【図２】
2010278653.tif 000004
【図３】
2010278653.tif 000005
【図４】
2010278653.tif 000006
【図５】
2010278653.tif 000007
【図６】
2010278653.tif 000008
【図７】
2010278653.tif 000009
【図８】
2010278653.tif 000010
【図９】
2010278653.tif 000011
【図１０】
2010278653.tif 000012
【図１１】
2010278653.tif 000013
【図１２】
2010278653.tif 000014
【図１３】
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