(57)【要約】【課題】  ＣＭＯＳ画像センサの画素センサ・セル、画素センサ・セルを製造するための方法、及び画素センサ・セルを製造するための設計構造体を提供すること。【解決手段】  画素センサ・セル内の少なくとも１つのトランジスタの裏面照射からの遮光を提供することによって、グローバルシャッタ方式における裏面照射を可能にするように設計される。第１の特定の一般化された実施形態において、光ブロッキング層は、光活性領域を含む第１の半導体層と、光ブロッキング層によって遮蔽された少なくとも第２のトランジスタ又は浮遊拡散部を含む第２の半導体層との間に挿入されて配置及び形成される。第２の一般化された実施形態において、薄膜トランジスタ及び金属−絶縁体−金属キャパシタが浮遊拡散部の代わりに用いられ、キャリア基板の上の誘電体分離金属スタック内に遮蔽された状態で配置される。【選択図】      図９
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【特許請求の範囲】
【請求項１】
キャリア基板の上に配置された第２の半導体層内に配置された第２のトランジスタと、
前記第２の半導体層と前記キャリア基板との上に配置された第１の半導体層内に配置された光活性領域と、
前記第１の半導体層と前記第２の半導体層との間に挿入されて配置され、前記第２のトランジスタを裏面照射から遮蔽する光ブロッキング層と
を含む画素センサ・セル。
【請求項２】
前記第１の半導体層内に配置され、かつ前記光ブロッキング層によって遮蔽されない第１のトランジスタをさらに含む、請求項１に記載の画素センサ・セル。
【請求項３】
前記光ブロッキング層は、前記第１のトランジスタのためのゲートを構成する、請求項２に記載の画素センサ・セル。
【請求項４】
同様に前記第２の半導体層内に配置され、かつ前記光ブロッキング層によって遮蔽された浮遊拡散領域をさらに含む、請求項１に記載の画素センサ・セル。
【請求項５】
キャリア基板の上に配置され、かつ光ブロッキング層によって遮蔽された薄膜トランジスタ及び金属−絶縁体−金属キャパシタを含む誘電体分離金属スタックと、
前記誘電体分離金属スタックと前記キャリア基板との上に配置され、かつ光活性領域を含む半導体層と
を含む画素センサ・セル。
【請求項６】
前記光ブロッキング層は、前記誘電体分離金属スタック内のメタライゼーション層を構成する、請求項５に記載の画素センサ・セル。
【請求項７】
前記半導体層は、前記光活性領域に加えて、少なくとも１つのトランジスタを含む、請求項５に記載の画素センサ・セル。
【請求項８】
前記画素センサ・セルは、前記光活性領域から前記薄膜トランジスタを通して前記金属−絶縁体−金属キャパシタ上に電荷を転送するように設計される、請求項５に記載の画素センサ・セル。
【請求項９】
犠牲基板上に、光活性領域を含む第１の半導体層を形成するステップと、
前記第１の半導体層上に光ブロッキング層を形成するステップと、
前記光ブロッキング層上に前記光ブロッキング層によって遮蔽された第２のトランジスタを少なくとも部分的に含む第２の半導体層を形成するステップと、
前記第２の半導体層上にキャリア基板を取り付けるステップと、
前記犠牲基板を除去するステップと
を含む、画素センサ・セルを製造するための方法。
【請求項１０】
前記第１の半導体層を形成する前記ステップは、前記第１の半導体層内に少なくとも部分的に第１のトランジスタを形成することを含む、請求項９に記載の方法。
【請求項１１】
前記第１のトランジスタは、前記光ブロッキング層によって遮蔽されない、請求項１０に記載の方法。
【請求項１２】
前記光ブロッキング層は、前記第１のトランジスタのためのゲートとして機能する、請求項１０に記載の方法。
【請求項１３】
前記第２の半導体層を形成する前記ステップは、前記第２の半導体層内に浮遊拡散領域を形成することを含む、請求項９に記載の方法。
【請求項１４】
前記浮遊拡散領域は、前記光ブロッキング層によって遮蔽される、請求項１３に記載の方法。
【請求項１５】
犠牲基板上に、光活性領域を含む第１の半導体層を形成するステップと、
前記第１の半導体層上に、光ブロッキング層によって遮蔽された薄膜トランジスタ及び金属−絶縁体−金属キャパシタを含む、誘電体分離金属スタックを形成するステップと、
前記誘電体分離金属スタック上にキャリア基板を取り付けるステップと、
前記犠牲基板を除去するステップと
を含む、画素センサ・セルを製造するための方法。
【請求項１６】
前記光ブロッキング層は、前記誘電体分離金属スタック内の金属層を構成する、請求項１５に記載の方法。
【請求項１７】
前記第１の半導体層は、前記光活性領域に加えて、少なくとも１つのトランジスタを含む、請求項１５に記載の方法。
【請求項１８】
前記画素センサ・セルは、前記光活性領域から前記薄膜トランジスタを通して前記金属−絶縁体−金属キャパシタ上に電荷を転送するように設計される、請求項１５に記載の方法。
【請求項１９】
集積回路を設計し、製造し、又は検査するために機械可読媒体内に記録される設計構造体であって、
キャリア基板の上に配置された第２の半導体層内に配置された第２のトランジスタと、
前記第２の半導体層と前記キャリア基板との上に配置された第１の半導体層内に配置された光活性領域と、
前記第１の半導体層と前記第２の半導体層との間に挿入されて配置され、前記第２のトランジスタを裏面照射から遮蔽する光ブロッキング層と
を含む画素センサ・セルを含む、設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、画素センサ・セル、それを製造するための方法、及びそれを製造するための設計構造体に関する。より詳細には、本発明は、グローバルシャッタ方式における使用を意図した、遮光が強化された裏面照射型画素センサ・セルに関する。
【背景技術】
【０００２】
固体センサは、特に撮像技術用途を含む種々の技術用途において使途が見出されている普及した光電子コンポーネントである。特に一般的なのは、デジタルカメラ内の能動的光捕獲及び撮像素子として用いられる固体センサである。
【０００３】
固体画像センサは、能動的光捕獲及び撮像素子のための幾つかの半導体技術のうちのいずれかを用いて製造することができる。電荷結合素子は、より従来的な固体画像センサの光捕獲素子及び撮像素子として知られている。相補型金属酸化膜半導体（ＣＭＯＳ）素子は、固体画像センサ内で使用するためのさらに別の半導体ベースの能動的光捕獲及び撮像素子を提供する。ＣＭＯＳ半導体素子に基づいた固体画像センサは、このようなＣＭＯＳベースの固体画像センサが他のタイプの固体画像センサと比較してする電力が少ないものであり得るという限りにおいて、一般に望ましい。
【０００４】
一般に固体画像センサ、特にＣＭＯＳ画像センサは、光電子コンポーネントの製造技術において望ましいが、一般に固体画像センサ、特にＣＭＯＳ画像センサには全く問題がないわけではない。特に、正確で適時の電荷転送特性及び撮像特性を保証するために、一般に固体センサ、特に固体画像センサ内では、電荷転送性能の強化及びスプリアス(疑似)光耐性の強化のような性能の強化が望ましいことが多い。
【０００５】
最近多くの注目を集めている２つの興味深いタイプのＣＭＯＳセンサが、裏面照射型センサ及びグローバルシャッタ・センサである。裏面照射型センサは、ウェハの底面又は裏面から光を受ける。このため、シリコンの上部にある金属（メタライゼーション）からの入射光の干渉がない。これにより、高い量子効率と高い方向特性を得ることができる。グローバルシャッタ画像センサは、アレイ全体を同時に露光する方式で動作することができ、それによって画像のモーション・アーチファクトが排除される。グローバルシャッタ画像センサにおいては、各画素内のフォトダイオードで収集された電荷は、露光の後、読み出しの前は画素内のキャパシタ上に蓄積されていなければならない。このキャパシタは、蓄積された電荷に読み出し時間中に偶発的な光が加わらないように、遮蔽されなければならない。これは、通常、キャパシタに接続されるか又はキャパシタを構成する拡散部の上方の金属層によって作り出される遮光部と、キャパシタに接続されるか又はキャパシタを構成する拡散層の下に位置する、イオン注入ドーパントによって作られる電位障壁からなる電子遮蔽とによって達成される。裏面光がキャパシタ上に蓄積された電荷に加わることを防止するのに効果的な遮光部を作り出すことは困難であるため、裏面照射型イメージャ技術をグローバルシャッタ・イメージャ技術と併用することは少ない。
【０００６】
種々の固体センサの構造及び設計、並びにその製造方法は、光電子分野において公知である。
【０００７】
例えば、Ｈａｗｋｉｎｓは、特許文献１において、裏面画像センサを製造するための費用対効果の高い方法を教示する。この特定の方法は、犠牲基板、並びに、その後で取り付けられるキャリア基板の使用を含む層転写法で特徴付けることができる。
【０００８】
さらに、Ｓｐｅｃｋｂａｃｈｅｒ他は、特許文献２において、別の画像センサ及び画像センサを製造するための方法を教示する。この特定の画像センサは、画像センサ内に裏面電極コンタクトを含む。
【０００９】
さらに、Ｍａｌｉｎｏｖｉｃｈ他は、特許文献３において、経済的に製造することができる裏面照射型画像センサを教示する。この特定の裏面照射型画像センサは、ガラス層積層法を使用する。
【００１０】
さらにまた、Ａｅｂｉ他は、特許文献４において、低光量での動作を可能にする画素センサ・セルを教示する。この特定の画素センサ・セルは、能動画素センサの光電陰極が発生させる電子衝撃を用いる。
【００１１】
さらにまた、Ｓａｖｏｙｅは、特許文献５において、広視野を有する電荷結合素子画像センサを教示する。この特定の画像センサは、短焦点距離レンズを使用する。
【００１２】
最後に、Ｃｏｓｔｅｌｌｏ他は、特許文献６において、強化された性能を有する電子衝撃画像センサを教示する。この特定の電子衝撃画像センサは、選択された領域の裏面を薄くすることを用いる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第５，２４４，８１７号明細書
【特許文献２】米国特許第５，８５２，３２２号明細書
【特許文献３】米国特許第６，１６８，９６５号明細書
【特許文献４】米国特許第６，２８５，０１８号明細書
【特許文献５】米国特許第６，４８９，９９２号明細書
【特許文献６】米国特許第７，００５，６３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
電荷結合素子（ＣＣＤ）画像センサ、さらには特に相補型金属酸化膜半導体（ＣＭＯＳ）画像センサを含めた固体センサは、おそらく、固体センサ技術が進歩するにつれて、ずっと興味の対象であり続け、重要であり続ける。従って、画像識別を含む改良された性能を提供する固体センサ、その製造方法及びそれを製造するための設計構造体、並びに関連するコンポーネントのサブ構造体が望ましい。
【課題を解決するための手段】
【００１５】
本発明は、裏面照射型イメージャのために機能する遮光部を生成し、それにより、グローバルシャッタ裏面照射型イメージャの生成を可能にする構造体を教示する。より詳細には、本発明は、画素センサ・セル、画素センサ・セルを製造するための方法及び画素センサ・セルを製造するための設計構造体を提供する。画素センサ・セルは、内部に光ブロッキング層を含み、排他的ではないが典型的には、相補型金属酸化膜半導体（ＣＭＯＳ）画素センサ・セルを含む。特定の実施形態において、光ブロッキング層は、光活性領域を含む、キャリア基板から遠位に離間した第１の半導体層と、キャリア基板から近位に離間した第２の半導体層との間に挿入されて配置され、第２の半導体層は第２のトランジスタを少なくとも部分的に含み、好ましくはさらに浮遊拡散部を含み、これは光ブロッキング層によって遮蔽される。別の特定の実施形態において、光ブロッキング層は、画素センサ・セル内で浮遊拡散部の代わりに用いられる薄膜トランジスタ及び金属−絶縁体−金属キャパシタを遮蔽するように、誘電体分離金属スタック内に配置される。特定の実施形態のいずれにおいても、光ブロッキング層は、特に開示された画素センサ・セルのどちらにおいてもスプリアス光の影響を防止する。
【００１６】
本発明による特定の画素センサ・セルは、キャリア基板の上に配置された第２の半導体層内に配置された第２のトランジスタを含む。この特定の画素センサ・セルはさらに、第２の半導体層とキャリア基板との上に配置された第１の半導体層内に配置された光活性領域も含む。この特定の画素センサ・セルはさらに、第１の半導体層と第２の半導体層との間に挿入されて配置され、第２のトランジスタを遮蔽する光ブロッキング層も含む。
【００１７】
本発明による別の特定の画素センサ・セルは、キャリア基板上に配置された、光ブロッキング層によって遮蔽された薄膜トランジスタ及び金属−絶縁体−金属キャパシタを含む誘電体分離金属スタックを含む。この別の特定の画素センサ・セルはさらに、誘電体分離金属スタックとキャリア基板との上に配置された、光活性領域を含む半導体層も含む。
【００１８】
本発明による、画素センサ・セルのための特定の設計構造体は、集積回路を設計し、製造し、又は検査するために機械可読媒体内に記録された設計構造体を含み、この設計構造体は、キャリア基板の上に配置された第２の半導体層内に配置された第２のトランジスタを含む画素センサ・セルを含む。画素センサ・セルはさらに、第２の半導体層とキャリア基板との上に配置された第１の半導体層内に配置された光活性領域も含む。画素センサ・セルはさらに、第１の半導体層と第２の半導体層との間に挿入されて配置され、第２のトランジスタを遮蔽する光ブロッキング層も含む。
【００１９】
本発明による画素センサ・セルの別の特定の設計構造体は、集積回路を設計し、製造し、又は検査するために機械可読媒体内に記録された設計構造体を含み、この設計構造体は、キャリア基板の上に配置された、光ブロッキング層によって遮蔽された薄膜トランジスタ及び金属−絶縁体−金属キャパシタを含む誘電体分離金属スタックを含む画素センサ・セルを含む。画素センサ・セルはさらに、誘電体分離金属スタックと基板との上に配置された、光活性領域を含む半導体層も含む。
【００２０】
本発明による画素センサ・セルを製造するための特定の方法は、犠牲基板上に、光活性領域を含む第１の半導体層を形成するステップを含む。この特定の方法はさらに、第１の半導体層上に光ブロッキング層を形成するステップも含む。この特定の方法はさらに、光ブロッキング層上に、光ブロッキング層によって遮蔽された第２のトランジスタを少なくとも部分的に含む第２の半導体層を形成するステップも含む。この特定の方法はさらに、第２の半導体層上にキャリア基板を取り付けるステップも含む。この特定の方法はさらに、犠牲基板を除去するステップも含む。
【００２１】
本発明による画素センサ・セルを製造するための別の特定の方法は、犠牲基板上に、光活性領域を含む第１の半導体層を形成するステップを含む。この他の特定の方法はさらに、第１の半導体層上に、光ブロッキング層によって遮蔽された薄膜トランジスタ及び金属−絶縁体−金属キャパシタを含む誘電体分離金属スタックを形成するステップも含む。この別の特定の方法はさらに、誘電体分離金属スタック上にキャリア基板を取り付けるステップも含む。この別の特定の方法はさらに、犠牲基板を除去するステップも含む。
【００２２】
本発明の目的、特徴及び利点は、以下に述べる「発明を実施するための形態」の文脈の中で理解される。「発明を実施するための形態」は、添付の図面を背景として理解され、これらの図面は、本開示の本質的な部分を形成する。
【図面の簡単な説明】
【００２３】
【図１】ＣＭＯＳグローバルシャッタ撮像画素の従来技術の図を示す。
【図２】裏面照射型撮像画素の従来技術の図を示す。
【図３】本発明の特定の実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、本発明の第１の一般化された実施形態を構成する。
【図４】本発明の特定の実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、本発明の第１の一般化された実施形態を構成する。
【図５】本発明の特定の実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、本発明の第１の一般化された実施形態を構成する。
【図６】本発明の特定の実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、本発明の第１の一般化された実施形態を構成する。
【図７】本発明の特定の実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、本発明の第１の一般化された実施形態を構成する。
【図８】本発明の特定の実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、本発明の第１の一般化された実施形態を構成する。
【図９】本発明の特定の実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の実施形態は、本発明の第１の一般化された実施形態を構成する。
【図１０】本発明の第１の一般化された実施形態から派生した本発明の第１のより具体的な実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１１】本発明の第１の一般化された実施形態から派生した本発明の第１のより具体的な実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１２】本発明の第１の一般化された実施形態から派生した本発明の第１のより具体的な実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１３】本発明の第１の一般化された実施形態から派生した本発明の第１のより具体的な実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１４】本発明の第１の一般化された実施形態から派生した本発明の第２のより具体的な実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１５】本発明の第１の一般化された実施形態から派生した本発明の第２のより具体的な実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１６】本発明の第１の一般化された実施形態から派生した本発明の第２のより具体的な実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【図１７】本発明のさらなる一般化された実施形態による、ＣＭＯＳ画素センサ・セルを示す概略的な回路レイアウト図を示す。
【図１８】図１７に概略的な回路レイアウト図が示されているさらなる一般化された実施形態による、半導体構造体内のＣＭＯＳ画素センサ・セルの概略的な断面図を示す。
【図１９】半導体設計、製造及び／又は検査に用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【００２４】
本発明は、画素センサ・セル、画素センサ・セルを製造するための方法及び画素センサ・セルを製造するための設計構造体を含み、後述の説明の文脈の中で理解される。後述の説明は、上記の図面を背景として理解される。図面は例示を目的とすることを意図するので、これらの図面は必ずしも縮尺に通りに描かれているわけではない。
【００２５】
図１は、ＣＭＯＳグローバルシャッタ撮像画素の従来技術を示す。図１は、半導体基板１００と、半導体基板１００上に配置されたエピタキシャル層１１０とを示す。エピタキシャル層１１０内には、ソース／ドレイン領域１１１を含むトランジスタ構造体Ｔ１、Ｔ２、Ｔ３、Ｔ４及びＴ５が含まれる。トランジスタＴ２とトランジスタＴ３との間に挿入されたソース／ドレイン領域１１１は、浮遊拡散部として機能し、その下に電荷収集遮蔽部１２２を備える。さらにエピタキシャル層１１０の上に配置され、かつトランジスタ構造体Ｔ１からＴ５までを覆うのが、誘電体分離金属スタック１２３であり、これはトランジスタＴ２とトランジスタＴ３とに及ぶ遮光部ＬＳを含む。その上に配置されたレンズ層１２５を有するカラーフィルタ層１２４が、エピタキシャル層１１０内のフォトダイオード１２０及びピンニング（固定）層１２１の上方に位置合わせされて配置される。図１に示されるように、垂直入射放射線ＮＩＲは、フォトダイオード１２０上に入射するが、軸外入射放射線ＯＡＩＲは、遮光部ＬＳ上に入射する。図１において、浮遊拡散部は、画素内の蓄積キャパシタとして機能する。不透明層である遮光部ＬＳは金属である場合が多く、このＬＳによって光が浮遊拡散部に直接当たることが妨げられる。フォトダイオードの下にある半導体基板の深部において発生した電子は、静電障壁を作り出す電荷収集遮蔽部１２２によって浮遊拡散部まで流れ込むことが妨げられる。
【００２６】
図２は、裏面照射型撮像画素の従来技術を示す。図２は、キャリア基板２００を示す。誘電体分離金属スタック２２３が、キャリア基板２００上に配置される。分離領域２２４によって分離された半導体領域２２５が、誘電体分離金属スタック２２３上に配置される。フォトダイオードＰＤで覆われたソース／ドレイン領域２２８を含むトランジスタＴ１、Ｔ２、Ｔ３及びＴ４が、半導体領域２２５内に部分的に含まれる。スペーサ層２２６が半導体層２２５上に配置され、カラーフィルタ層２２７がスペーサ層２２６上に配置される。この画素は、キャリア基板２００の裏面から照射される。シリコンは、特にスペクトルの赤色部分で部分的に透明であるため、この画素においては、ソース／ドレイン拡散部及びフォトダイオード拡散部を含めたいずれの拡散部上への光子の直接入射も防ぐ手だてはない。従って、垂直入射放射線ＮＩＲ及び軸外入射放射線ＯＡＩＲの両方が、フォトダイオードＰＤ及びソース／ドレイン領域上に入射する。
【００２７】
図３から図９は、本発明の特定の一般化された実施形態による半導体構造体内のＣＭＯＳ画素センサ・セルを製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。本発明のこの特定の一般化された実施形態は、本発明の第１の一般化された実施形態を構成する。図３は、本発明のこの特定の第１の一般化された実施形態による、その製造の初期段階における半導体構造体の概略的な断面図を示す。
【００２８】
図３は、基部（ベース）半導体基板１０と、基部半導体基板１０上に配置及び形成された第１の埋込み誘電体層１２と、第１の埋込み誘電体層１２上に配置及び形成された第２の埋込み誘電体層１４と、第２の埋込み誘電体層１４上に配置及び形成された表面半導体層１６とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を示す。図３に示されるセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を構成する前述の半導体基板１０及び層１２／１４／１６の各々は、その他の点では半導体製造技術において一般に普通の材料を含み、一般に普通の寸法を有し、一般に普通の方法を用いて形成することができる。
【００２９】
例えば、基部半導体基板１０及び表面半導体層１６は各々、幾つかの半導体材料のいずれを含むこともできる。非限定的な例には、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−炭素合金、シリコン−ゲルマニウム−炭素合金、及び化合物（すなわち、ＩＩＩ−Ｖ及びＩＩ−ＶＩ）半導体材料が含まれる。化合物半導体材料の非限定的な例には、ガリウムヒ素、インジウムヒ素及びリン化インジウム半導体材料が含まれる。基部半導体基板１０及び表面半導体層１６は、化学組成、ドーパント極性、ドーパント濃度及び結晶方向に関して同じ又は異なる半導体材料で構成されることができる。典型的には、基部半導体基板１０は、約０．６ミリメートルから約１ミリメートルまでの厚さを有し、一方、表面半導体層１６は、約１μｍから約５μｍまでの厚さを有する。典型的には、基部半導体基板１０及び表面半導体層１６は各々、シリコン又はシリコン−ゲルマニウム合金（アロイ）半導体材料で構成される。
【００３０】
第１の埋込み誘電体層１２及び第２の埋込み誘電体層１４の各々は、幾つかの誘電体材料のいずれかを別々に独立して含むことができる。非限定的な例には、特にシリコンの酸化物、窒化物及び酸窒化物が含まれるが、他の元素の酸化物、窒化物及び酸窒化物も除外されない。第１の埋込み誘電体層１２及び第２の埋込み誘電体層１４は各々、結晶性又は非晶質の誘電体材料を含むことができ、結晶性誘電体材料が極めて好ましい。第１の埋込み誘電体層１２及び第２の埋込み誘電体層１４は各々、幾つかの方法のうちのいずれを用いて形成することもできる。非限定的な例には、イオン注入法、熱又はプラズマ酸化又は窒化法、化学気相成長法及び物理蒸着法が含まれる。典型的には、第１の埋込み誘電体層１２は、約１０ナノメートルから約５０ナノメートルまでの厚さを有する窒化シリコン誘電体材料を含み、一方、第２の埋込み誘電体層１４は、約１０ナノメートルから約５０ナノメートルまでの厚さを有する酸化シリコン誘電体材料を含む。当業者には理解されるように、窒化シリコン誘電体材料から形成される場合の第１の埋込み誘電体層１２は、本実施形態においては任意であり、完成した半導体構造体から後で半導体基板１０を劈開させることを容易にするために用いられる。
【００３１】
図３は、基部半導体構造体１０、第１の埋込み誘電体層１２、第２の埋込み誘電体層１４及び表面半導体層１６を含むセミコンダクタ・オン・インシュレータ基板という状況で本発明の第１の一般化された実施形態を示すが、この第１の一般化された実施形態も本発明も、どちらもそのように限定されることを意図するものではない。むしろ、この第１の一般化された実施形態及びさらなる一般化された実施形態、並びにそこから生じる後続のさらに具体的な実施形態は、特定の環境下でバルク半導体基板を用いて実施することもできる（バルク半導体基板は、その他の点では、基部半導体基板１０と表面半導体層１６とが同一の化学組成及び結晶方向を有する環境下で第１の埋込み誘電体層１２と第２の埋込み誘電体層１４とが存在しない場合に生じることになる）。このようなバルク半導体基板は、水素イオン注入法を用いて劈開を生じさせやすくすることができる。
【００３２】
図４は、最初に、図３に示される表面半導体層１６をパターン形成することにより生成される複数の表面半導体層１６’を示す。このようなパターン形成は、その他の点では半導体製造技術において一般に普通のエッチング方法及び材料を用いて行うことができる。このようなエッチング方法及び材料は、必ずしもそれらに限定されるものではないが、湿式化学エッチング法及び材料、並びに乾式プラズマ・エッチング法及び材料を含むことができる。表面半導体層１６’に対して概ね垂直な側壁を提与えるためには、乾式プラズマ・エッチング法が一般に好ましい。
【００３３】
図４はまた、複数の表面半導体層１６’の間に挿入されて配置及び形成される複数の分離領域１８も示す。
【００３４】
複数の分離領域１８は、典型的には誘電体分離材料を含む幾つかの分離材料のいずれかを含むことができる。典型的には、複数の分離領域１８は、第１の埋込み誘電体層１２及び第２の埋込み誘電体層１４のために用いることができる誘電体分離材料と同じ群から選択される誘電体分離材料で構成される。しかしながら、分離領域１８を製造するために用いられる方法は、第１の埋込み誘電体層１２及び第２の埋込み誘電体層１４を製造するために用いられる方法と異なるものであってもよい。典型的には、分離領域１８は、酸化シリコン若しくは窒化シリコン誘電体材料、又はその複合体若しくは積層体で構成され、これは第２の埋込み誘電体層１４に達する。
【００３５】
図４は、最後に、複数の表面半導体層１６’内に露出して配置及び形成され、かつその目的が表面半導体層１６’へのコンタクトとして機能することにある複数のドープ領域２２と、その目的がフォトダイオードとして機能することにあり、複数の表面半導体層１６’内に埋め込まれ、かつ複数のコンタクト領域２２から分離して配置及び形成された複数のドープ領域２０も示す。
【００３６】
フォトダイオード領域２０の各々及びコンタクト領域２２の各々は、典型的にはドープされた領域として、より詳細にはフォトダイオード領域２０についてはｎドープされた領域として、コンタクト領域２２についてはｐドープされた領域として、典型的にはイオン注入によって形成され、表面半導体層１６’内に収容され、表面半導体層１６’自体は、より軽度にｐドープされた半導体材料で構成される。代替的なドーパント極性もまた、この特定の実施形態及び本発明の状況において妥当である。典型的には、コンタクト領域２２は、１立法センチメートル当たりｐドーパント原子約１×１０１９から約５×１０２０までのｐドーパント濃度で構成され、フォトダイオード領域２０は、１立法センチメートル当たりｎドーパント原子約１×１０１５から約１×１０１７までのｎドーパント濃度で構成され、一方、表面半導体層１６’の残りの部分は、１立法センチメートル当たりｐドーパント原子約１×１０１３から約１×１０１６までのｐドーパント濃度で構成される。図４の概略的な断面図の中に示されるように、フォトダイオード領域２０は、典型的には、約０．１ミクロンから約０．５ミクロンまでの距離Ｄだけ表面半導体層１６’内でくぼんでいるが、他の距離も企図される。図４には示されていない他の可能なドーピング領域も存在し、これは、暗電流を最小化し、ＣＭＯＳ画素センサ・セルの低光量動作を促進するためのピニング層を含むことができる。
【００３７】
図５は、図４の半導体構造体のさらなる処理の結果を示す。
【００３８】
図５は、図４の半導体構造体をエッチバックした結果を示し、これは、マスキングによる半導体構造体のエッチバックとして意図される。このエッチバックにより、複数の半導体層１６’から複数の表面半導体層１６’’が設けられ、複数の分離領域１８から複数の分離領域１８’が設けられ、複数のコンタクト領域２２から複数のコンタクト領域２２’が設けられる。図５の概略的な断面図の中に示されるように、複数のコンタクト領域２２’は、より低いところにある表面半導体層１６’’の表面から立ち上がった複数のメサ２３ａを含む。さらに、複数の表面半導体層１６’’は、より低いところにある表面半導体層１６’’内の表面から立ち上がり、かつフォトダイオード領域２０に水平方向に重なる複数のメサ２３ｂを含む。典型的には、メサ２３ａ及び２３ｂの各々は、より低いところにある表面半導体層１６’’の水平部分の上方に約０．１ミクロンから約１ミクロンまでの高さＨだけ隆起し、一方、約０．２ミクロンから約２ミクロンまでの線幅を有するが、他の距離も企図される。
【００３９】
図５の半導体構造体を与えるための、このような図４の半導体構造体のマスキングによるエッチバックは、その他の点では半導体製造技術において一般に普通の方法及び材料を用いて達成することができる。特に、しかし決して限定されるものではないが、湿式化学エッチング法及び材料、並びに乾式プラズマ・エッチング法及び材料が含まれる。湿式化学エッチング法又は乾式プラズマ・エッチング法で用いることができる関連のマスク材料は、必ずしもそれらに限定されるものではないが、フォトレジスト・マスク材料及びハード・マスク材料を含むことができる。
【００４０】
図６は、図５の半導体構造体のさらなる処理の結果を示す。
【００４１】
図６は、メサ２３ａ及び２３ｂを含む表面半導体層１６’’の露出部分並びに分離領域１８’の上に配置及び形成された、ライナ層２４を示す。図６はまた、ライナ層２４の上に配置及び形成された光ブロッキング層２６も示す。図６において、ライナ層２４及び光ブロッキング層２６は共に、メサ２３ａ及び２３ｂのレベルまで平坦化される。
【００４２】
ライナ層２４は、絶縁材料で構成されるものとして意図される。さらに、特に示されていないが、光ブロッキング層２６は、必ずしも排他的ではないが、典型的には、導体材料で構成される。
【００４３】
ライナ層２４は、その他の点では半導体製造技術において一般に普通の、図６の半導体構造体内の他の誘電体層を形成するために用いられる方法及び材料と同様の方法及び材料を用いて形成することができる。典型的には、ライナ層２４は、約１０ナノメートルから約５０ナノメートルまでの厚さを有する酸化シリコン・ライナ材料で構成されることができる。
【００４４】
光ブロッキング層２６は、それらに限定されるものではないが、適切な光ブロッキング特性を有し、かつ一般に普通の方法を用いて形成することができる、特定の金属、金属合金、金属窒化物及び金属シリサイドを含む材料で構成されることができる。例示的ではあるが、決して限定的ではない例には、タングステン、チタン及びタンタルの、金属、金属合金、金属窒化物及び金属シリサイドが含まれる。典型的には、光ブロッキング層２６は、約５０ナノメートルから約５００ナノメートルまでの厚さを有する。
【００４５】
ライナ層２４及び光ブロッキング層２６は、半導体製造技術において普通の平坦化方法を用いながら、対応するブランケット層をメサ２３ａ及び２３ｂのレベルまで平坦化することにより得ることができる。限定はしないが、特に、機械的平坦化法及び化学機械研磨平坦化法が含まれる。
【００４６】
図７は、最初に、複数のメサ２３ａ及び２３ｂに接触して配置及び形成された複数の導体層２８を示す。複数の導体層２８は、複数の誘電体層３０によって分離される。図７は、最後に、複数の誘電体層３０によって分離された複数の導体層２８上に配置及び形成された半導体層３２を示す。
【００４７】
複数の導体層２８の各々は、典型的にかつ好ましくは、その概略的な断面図が図７に示されている半導体構造体内の他の導体構造体、例えば、コンタクト層２２’又は光ブロッキング層２６を製造するために用いられる材料及び方法と類似、等価又は同一の材料で構成されることができ、かつ類似、等価又は同一の方法を用いて形成することができる。複数の誘電体層３０の各々は、図７の半導体構造体内の他の誘電体材料、例えば、分離領域１８’を構成することができる材料及び方法と類似、等価又は同一の材料で構成されることができ、かつ類似、等価又は同一の方法を用いて形成することができる。最後に、半導体層３２は、例えば、図３に示されているような表面半導体層１６を形成するために用いられる方法及び材料と類似、等価又は同一の半導体材料で構成され、類似、等価又は同一の寸法を有し、かつ類似、等価又は同一の方法を用いて形成することができる。望ましくは、半導体層３２は、単結晶半導体材料層として積層される。或いは、半導体層３２は、多結晶半導体材料で構成されることができる。典型的には、導体層２８及び誘電体層３０の各々は、約１０ナノメートルから約４０ナノメートルまでの厚さを有し、一方、半導体層３２は、約２０ナノメートルから約６０ナノメートルまでの厚さを有する。
【００４８】
図６の半導体構造体から図７の半導体構造体を製造するためには、最初に導体層２８又は誘電体層３０のどちらかを対応するブランケット層からパターン形成し、次に相関するブランケット層を形成し、平坦化して、導体層２８及び誘電体層３０のもう一方を形成する。次に、その結果として得られた中間構造体上に半導体層３２を層状に（すなわち、おそらくは積層して）形成して、図７の半導体構造体を与える。
【００４９】
図８は、チャネル領域３２’、コンタクト領域３２’’及び浮遊拡散領域ＦＤを形成するために半導体層３２を処理した結果を示す。浮遊拡散領域ＦＤが、ゲート誘電体３６とゲート３８とで上を覆われてトランジスタＴ１及びＴ２を形成する特定のチャネル領域３２’同士の間に挿入される。さらに、誘電体層３４が、特定のコンタクト層３２’’を横方向に隔離している状態で示されている。チャネル領域３２’内のドーパント・レベルは、トランジスタに対して適切な閾値電圧を提供するように選択される。コンタクト領域３２’’及び浮遊拡散領域ＦＤ内のドーパント・レベルは、一般に従来のものである。誘電体層３４は、分離領域１８’を形成するために用いられた材料及び方法と類似、等価又は同一の材料で構成されることができ、かつ類似、等価又は同一の方法を用いて形成することができる。ゲート誘電体３６を形成するための方法及び材料は、さらに詳細に後述される。ゲート３８を形成するための方法及び材料は、光ブロッキング層２６を形成するための方法及び材料と同様のものとすることができ、必ずしもそれらに限定されるものではないが、これもまた、ポリシリコン・ゲート材料及びポリサイド・ゲート材料を含むことができる。典型的には、ゲート３８の各々は、約１００ナノメートルから約３００ナノメートルまでの厚さを有するが、他の厚さも企図される。
【００５０】
図９は、最初に、図８の半導体構造体上に誘電体分離金属スタック４０を形成した結果を示す。図９はまた、誘電体分離金属スタック４０に積層して配置及び形成されたキャリア・ウェハ４２も示す。
【００５１】
誘電体分離金属スタック４０は、その他の点では半導体製造技術において一般に普通の個別の誘電体層及び金属層を含むことができ、これらはその他の点では図９の概略的な断面図の中にさらに詳細に図示されてはいないが、後の概略的な断面図において一般化された様式で図示される。キャリア基板４２は、必ずしもそれに限定されるものではないが、犠牲基板として意図される図３に示された基部半導体基板１０と類似、等価又は同一の半導体基板で構成されることができる。
【００５２】
図９は、次に、図８の半導体基板から基部半導体基板１０及び第１の埋込み誘電体層１２を切り離した結果を示す。第１の埋込み誘電体層１２のみならず、基板１０の湿式エッチング及び基板１０の機械研磨を含むがそれらに限定されない方法を使用しながら、基部半導体基板１０及び第１の埋込み誘電体層１２を図８の半導体基板から切り離して、図９の半導体基板を部分的に提供することができる。典型的には、第１の埋込み誘電体層１２は、基板１０を除去するためのエッチ・ストップとして機能する。基板１０が除去された後に、第１の埋込み誘電体層１２も除去される。
【００５３】
図９は、次に、基部半導体基板１０及び第１の埋込み誘電体層１２が第２の埋込み誘電体層１４から切り離された後で第２の埋込み誘電体層１４の上に配置及び形成されるカラーフィルタ層４４を示し、それにより、多数のＣＭＯＳ画素センサ・セルを含む裏面ＣＭＯＳ画像センサで構成される完成された半導体構造体が提供される。図９はまた、裏面ＣＭＯＳ画像センサ内の特定の画素センサ・セル上に入射する入射放射線ビーム４６も示す。カラーフィルタ層４４は、幾つかのカラーフィルタ材料のいずれを含むこともできる。特定の例には、必ずしもそれらに限定されるものではないが、染料又は顔料が存在しない場合には、選択的に入射放射線ビーム４６に対して光学的に透明な、染料含有材料又は顔料含有材料が含まれる。典型的には、カラーフィルタ層４４は、赤、緑及び青のカラーフィルタ・セグメントで構成され、これは各々、約６００ナノメートルから約１４００ナノメートルまでの厚さを有する。
【００５４】
図９は、本発明の特定の第１の一般化された実施形態によるＣＭＯＳ画素センサ・セルを含む半導体構造体の概略的な断面図を示す。ＣＭＯＳ画素センサ・セルは、表面半導体層１６’’（すなわち、第１の半導体層）内のフォトダイオード領域２０と、第２の半導体層３２内のトランジスタＴ１若しくはＴ２の少なくとも一部又は浮遊拡散領域ＦＤとの間に挿入された状態で配置及び形成されてそれらを分離する、光ブロッキング層２６を含む。この、入射放射線４６からのトランジスタＴ１若しくはＴ２又は浮遊拡散領域ＦＤの遮蔽により、この特定の第１の一般化された実施形態は、半導体構造体内のＣＭＯＳ画素センサ・セルの強化された性能を提供する。
【００５５】
図１０から図１３は、本発明の前述の第１の一般化された実施形態から派生した本発明の第１のより具体的な実施形態による半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【００５６】
図１０は、一般に図５に対応するが、メサ２３ａ及び２３ｂは、概ね細長く図示され、より低いところにある表面半導体層１６’’の水平部分の上方に典型的には約０．４ミクロンから１．５ミクロンまでの高さＨだけ隆起する。図１０及び図５の中の類似の又は同一の構造体又は層は、同一に表記される。
【００５７】
図１１は、一般に図６に対応し、ゲート誘電体として意図されるライナ層２４’を含み、ライナ層２４’は、特にメサ２３ａ及び２３ｂを含む図１０の半導体構造体上に配置及び形成される。
【００５８】
ライナ層２４’は、ゲート誘電体を構成し、真空中で測定して、誘電率が約４（すなわち、典型的には酸化シリコン）から約８（すなわち、典型的には窒化シリコン）までの、シリコンの酸化物、窒化物及び酸窒化物のような従来のゲート誘電体材料で構成され得る。或いは、ライナ層２４’は、誘電率が約８から少なくとも約１００までの、一般により高い誘電率の誘電体材料で構成され得る。このような高誘電率の誘電体材料は、それらに限定されるものではないが、酸化ハフニウム、ハフニウムシリケート、酸化ジルコニウム、酸化ランタン、酸化チタン、チタン酸バリウムストロンチウム（ＢＳＴ）及びジルコン酸チタン酸鉛（ＰＺＴ）を含むことができる。ライナ層２４’は、その組成の材料にふさわしい幾つかの方法のいずれかを用いて形成することができる。非限定的な例には、熱又はプラズマ酸化又は窒化法、化学気相成長法（原子層成長法を含む）及び物理蒸着法が含まれる。
【００５９】
図１１はまた、ライナ層２４’上にメサ２３ｂに隣接して配置された複数のスペーサ２５も示す。スペーサ２５は、導電性スペーサとして意図され、チャネルとしてのメサ２３ｂとゲート誘電体としてのライナ層２４’と共にゲートとしてのスペーサ２５が、図１１の半導体構造体内にトランジスタＴ１を設ける。
【００６０】
図１２はその他の点では図６に対応し、誘電体スペーサ２７によって導体スペーサ２５から分離された光ブロッキング層２６’を示す。誘電体スペーサ２７は誘電体材料で構成されるが、その他の点では導体スペーサ２５を形成するために用いられる方法と類似の方法を用いて形成することができる。典型的には、誘電体スペーサ２７は、約１０ナノメートルから約３０ナノメートルまでの厚さを有する。
【００６１】
図１３は、図１２に概略的な断面図が示される半導体構造体のさらなる処理の結果を示す。図１３は、図７に示される導体層２８及び誘電体層３０を示す（すなわち、少なくとも含意する）。図１３はまた、図８にも示されるチャネル領域３２’、コンタクト領域３２’’、浮遊拡散領域ＦＤ及び誘電体層３４、並びにこれもまた図８に示されるゲート誘電体３６及びゲート３８を示す。
【００６２】
図１３は、本発明の第１の一般化された実施形態から派生した第１のより具体的な実施形態による、半導体構造体の概略的な断面図を示す。この特定のより具体的な実施形態もまた、フォトダイオード領域２０（表面半導体層１６’’（すなわち、第１の半導体層）内の）と第２の半導体層３２内のトランジスタＴ２との間に挿入された光ブロッキング層２６’を半導体構造体内に有する。この特定の実施形態はまた、少なくとも部分的に表面半導体層１６’’内に形成され、少なくとも部分的に、かつ一般には完全に光ブロッキング層２６’によって遮蔽されないトランジスタＴ１も含む。
【００６３】
図１４から図１６は、本発明の前述の第１の一般化された実施形態の第２のより具体的な実施形態による半導体構造体を製造する際の漸進的な段階の結果を示す一連の概略的な断面図を示す。
【００６４】
図１４は、図１０に対応する。図１０及び図１４の中の類似又は同一の層又は構造体は、同一に表記される。
【００６５】
図１５は、図１１及び図１２に対応するが、導体スペーサ２５及び誘電体スペーサ２７が存在せず、光ブロッキング層に加えてゲートとして機能する光ブロッキング層２６’’のみが存在する。
【００６６】
図１６は、図１３に対応するが、図１５と図１１又は図１２との間で示されるのと同じ構造上の違いがある。図１６はまた、トランジスタＴ１及びトランジスタＴ２も表記する。
【００６７】
図１６は、本発明の第１の一般化された実施形態の第２のより具体的な実施形態による、ＣＭＯＳ画素センサ・セルを含む半導体構造体の概略的な断面図を示す。図１６の半導体構造体内のＣＭＯＳ画素センサ・セルは、その他の点では図１３の半導体構造体内のＣＭＯＳ画素センサ・セルの遮光の利点を有するが、ゲートとして分離した導体スペーサ２５を用いる代わりに、光ブロッキング層２６’’をゲートとして用いる。
【００６８】
図１７は、本発明の第２の一般化された実施形態によるＣＭＯＳ画素センサ・セルの概略的な回路レイアウト図を示す。図１７は、より詳細にはフォトダイオードＰＤを示し、その出力にはトランスファ・ゲートＴＧ（すなわち、特定の例ではＴ１）トランジスタ、リセット・ゲートＲＧトランジスタ、ソース・フォロアＳＦ（すなわち、ある例ではＴ２）トランジスタ及び行選択ＲＳトランジスタが直列に接続されている。細線（phantom）で示されるように、かつ上記の開示と呼応して、前述の第１の一般化された実施形態によるＣＭＯＳ画素センサ・セルは、トランスファ・ゲートＴＧトランジスタ及びリセット・ゲートＲＧトランジスタの共通ソース及びドレイン領域と、ソース・フォロアＳＦトランジスタのゲートとの間に挿入された位置に浮遊拡散領域ＦＤを含むことになる。図１７に概略的な回路レイアウト図が示されている特定のＣＭＯＳ画素センサ・セルは、浮遊拡散領域ＦＤ上に遮光部を含むことを意図していないが、その代わりに、図１７に示されるような様式で接続された薄膜トランジスタ（ＴＦＴ）と金属−絶縁体−金属（ＭＩＭ）キャパシタとを含む。薄膜トランジスタは、トランスファ・ゲートＴＧトランジスタ及びリセット・ゲートＲＧトランジスタの共通ソース及びドレイン領域である浮遊拡散部と、ソース・フォロアＳＦトランジスタのゲートとの間に挿入されて接続される。金属−絶縁体−金属キャパシタは、ソース・フォロアＳＦトランジスタのゲート、及び薄膜トランジスタに電気的に接続される。従って、本発明のこの第２のより一般化された実施形態は、浮遊拡散領域ＦＤ上に電荷を蓄積するよりもむしろ、基本的には、分離されたキャパシタを電荷蓄積構造部として設ける。
【００６９】
図１８は、図１７に概略的な回路レイアウト図が示されるＣＭＯＳ画素センサ・セルの半導体構造体内の特定の実施形態を示す。図１８は、カラーフィルタ層４４、第２の埋込み誘電体層１４、表面半導体層１６’’（すなわち、これは、フォトダイオード領域２０、トランジスタＴ１’及びＴ２’を含み、これは、必ずしもそれらに限定されるものではないが、トランスファ・ゲートＴＧトランジスタ及びリセット・ゲートＲＧトランジスタを含むことができる）、分離領域１８’、誘電体分離金属スタック４０及びキャリア基板４２を示す。図１８にはまた、誘電体分離金属スタック４０内に、金属層Ｍ１、Ｍ２、Ｍ３及びＭ４、並びにビア層ＣＡ、Ｖ１、Ｖ２及びＶ３も示されている。図１８は、最後に、金属−絶縁体−金属（ＭＩＭ）キャパシタ及び薄膜トランジスタ（ＴＦＴ）を示す。この薄膜トランジスタは、その下にある金属層によって光から遮蔽されることが重要である。図１８の例においては、Ｍ３層を用いて薄膜トランジスタを遮蔽するが、誘電体分離金属スタック４０内のどの金属レベルもこの目的のために用いることができる。
【００７０】
図１８に概略的な断面図が示される半導体構造体は、図３から図８に一般的に示される方法と同じ犠牲基板積層及びキャリア基板積層法を用いて製造することができるが、半導体層１６’’内では、従来の平面トランジスタのみが用いられる。
【００７１】
図１８は、本発明の第２の一般化された実施形態によるＣＭＯＳ画素センサ・セルを含む半導体構造体の概略的な断面図を示す。本発明の第２の一般化された実施形態によるＣＭＯＳ画素センサ・セルは、浮遊拡散部を金属−絶縁体−金属キャパシタに接続する薄膜トランジスタを含む。薄膜トランジスタ及び金属−絶縁体−金属キャパシタは、誘電体分離金属スタック４０内の光ブロッキング層Ｍ３によって遮蔽される。
【００７２】
図１９は、例えば、半導体の設計、製造及び／又は検査に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、設計されるＩＣの種類に応じて変更することができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００と異なっていてもよい。設計構造体９２０は、好ましくは、設計プロセス９１０への入力であり、ＩＰプロバイダ、コア・デベロッパ又は他の設計会社からのものでもよく、又は設計フローのオペレータによって生成されてもよく、又は他のソースからのものでもよい。設計構造体９２０は、図９、図１３、図１６又は図１７／１８に示されるような本発明の実施形態を、結線図、又はＨＤＬすなわちハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃ、等）の形態で含む。設計構造体９２０は、１つ又は複数の機械可読媒体上に収容することができる。例えば、設計構造体９２０は、図９、図１３、図１６又は図１７／１８に示されるような本発明の実施形態のテキスト・ファイル又は図形表示とすることができる。設計プロセス９１０は、好ましくは、図９、図１３、図１６又は図１７に示されるような本発明の実施形態をネットリスト９８０に合成（又は変換）し、ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述するワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、機械可読媒体の少なくとも１つに記録される。これは、回路についての設計仕様及びパラメータに応じてネットリスト９８０が１回又は複数回、再合成される、反復プロセスとすることができる。
【００７３】
設計プロセス９１０は、様々な入力、例えば、所与の製造技術（例えば、異なる技術ノードである３２ｎｍ、４５ｎｍ、９０ｎｍ等）についてのモデル、レイアウト及び記号表示を含む、共通して用いられる素子、回路及びデバイスのセットを収容することができるライブラリ要素９３０、設計仕様９４０、特性データ９５０、検証データ９６０、設計規則９７０、及びテストデータ・ファイル９８５（これはテスト・パターン及びその他の検査情報を含むことができる）からの入力を使用することを含むことができる。設計プロセス９１０はさらに、例えば、タイミング分析、検証、設計規則チェック、場所及びルートの操作等のような標準的な回路設計プロセスを含むことができる。集積回路設計の当業者であれば、本発明の範囲及び精神から逸脱することなく、設計プロセス９１０で用いられる可能な電子設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体は、いずれかの特定の設計フローに限定されるものではない。
【００７４】
設計プロセス９１０は、好ましくは、図９、図１３、図１６又は図１７／１８に示されるような本発明の実施形態を、何らかの付加的な集積回路設計又はデータと共に（該当する場合）、第２の設計構造体９９０に変換する。設計構造体９９０は、集積回路のレイアウト・データ及び／又は記号データ形式の交換のために用いられるデータ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、又はこのような設計構造体を格納するためのいずれかの他の適切な形式で格納された情報）でストレージ媒体上に存在する。設計構造体９９０は、例えば、記号データ、マップ・ファイル、テストデータ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通じてのルーティング・データ、及び図９、図１３、図１６又は図１７／１８に示されるような本発明の実施形態を生成するために半導体製造業者によって必要とされるいずれかの他のデータといった情報を含むことができる。設計構造体９９０は、次に段階９９５に進むことができ、そこで、設計構造体９９０は、例えば、テープアウトに進み、製造のためにリリースされ、マスク会社にリリースされ、別の設計会社に送られ、顧客に返送される。
【００７５】
本発明の実施形態は、本発明を限定するものではなく、本発明を例示するものである。実施形態によるＣＭＯＳ画素センサ・セルの方法、材料、構造又は寸法に変更又は修正を加えることができ、それでもなお、本発明に従い、さらには添付の特許請求の範囲に従う画素センサ・セル（必ずしもＣＭＯＳ画素センサ・セルである必要はない）、それを製造するための方法、又はそれを製造するための設計構造体を提供することができる。
【符号の説明】
【００７６】
１０：基部半導体基板（犠牲基板）
１２、１４、３０、３４：誘電体層
１６、１６’、１６’’、３２：半導体層
１８、１８’：分離領域
２０、：フォトダイオード
２２、２２’、３２’’：コンタクト
２３ａ、２３ｂ：メサ
２４、２４’：ライナ層
２５、２７：スペーサ
２６、２６’、２６’’：光ブロッキング層
３２’：チャネル
３６：ゲート誘電体
３８：ゲート
４０：誘電体分離金属スタック
４２：キャリア基板
４４：カラーフィルタ層
ＦＤ：浮遊拡散領域
Ｔ：トランジスタ
Ｍ：金属（メタライゼーション）層
ＴＦＴ：薄膜トランジスタ
ＭＩＭ：金属−絶縁体−金属キャパシタ
【図１】
2010212668.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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