(57)【要約】【課題】新たな記憶素子の追加や後段での信号処理等を行なうことなく欠陥を有する画素の補正を行なうことができる固体撮像装置を提供する。【解決手段】各画素に当該画素のＦＤ部１６に電源電位Ｖｄｄを印加するためのリセット部を設けると共に、各画素に当該画素とは異なる行に属する画素の選択トランジスタ１５に印加される選択パルスＳＥＬによって導通状態となる様にする出力制御部とを設ける。その上で、欠陥画素のリセット部を機能させて欠陥画素を無効化し、欠陥画素を補正する補正画素の出力制御部を機能させて、補正機能を有効化する。【選択図】図２（ａ）
2010087668.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、該光電変換素子で得られた電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の垂直列毎に配線され、スイッチング素子を介して前記検出部と接続された信号線と、
前記画素アレイ部の水平行毎に配線され、前記スイッチング素子を導通状態とする選択パルスが供給される選択線と、
前記画素アレイ部を構成する各画素に設けられ、当該画素の検出部に所定電位を印加するリセット部と、
前記画素アレイ部を構成する各画素に設けられ、当該画素とは異なる行に属する画素のスイッチング素子と接続された選択線に供給される選択パルスによって当該画素のスイッチング素子を導通状態とする出力制御部とを備える
固体撮像装置。
【請求項２】
前記当該画素と、前記当該画素とは異なる行に属する画素は、同一の信号線に接続された画素である
請求項１に記載の固体撮像装置。
【請求項３】
前記当該画素と、前記当該画素とは異なる行に属する画素は、同一の分光感度を要する画素である
請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記当該画素と、前記当該画素とは異なる行に属する画素は、互いに隣り合う画素である
請求項１または請求項２に記載の固体撮像装置。
【請求項５】
選択信号が印加されることによって所定動作を行なう素子が規則的に配列された素子配列部と、
該素子配列部を構成する各素子に設けられ、当該素子の前記所定動作を無効にできる状態とする無効化部と、
前記素子配列部を構成する各素子に設けられ、当該素子に近接して配置された所定の素子に前記選択信号が印加されたとき当該素子が前記所定動作を行なう状態とする有効化部とを備える
半導体装置。
【請求項６】
光電変換素子と、該光電変換素子で得られた電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の垂直列毎に配線され、スイッチング素子を介して前記検出部と接続された信号線と、
前記画素アレイ部の水平行毎に配線され、前記スイッチング素子を導通状態とする選択パルスが供給される選択線と、
前記画素アレイ部を構成する各画素に設けられ、当該画素の検出部に所定電位を印加するリセット部と、
前記画素アレイ部を構成する各画素に設けられ、当該画素とは異なる行に属する画素のスイッチング素子と接続された選択線に供給される選択パルスによって当該画素のスイッチング素子を導通状態とする出力制御部と、
前記画素アレイ部に入射光を導く光学系とを備える
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及び半導体装置、並びにカメラシステムに関する。詳しくは、規則的に配列した素子（例えば光電変換素子）を有する固体撮像装置及び半導体装置、並びにカメラシステムに係るものである。
【背景技術】
【０００２】
ＣＭＯＳ型イメージセンサ等の固体撮像素子は、近年、携帯電話等の各種携帯端末機器に搭載される撮像装置や、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像装置の画像入力装置として広く用いられている（例えば、特許文献１参照。）。
【０００３】
図４はＣＭＯＳ型イメージセンサを説明するための模式図である。ＣＭＯＳ型イメージセンサは、光電変換素子を有する多数の画素２０１がマトリクス状に配列された画素アレイ部２０２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路２０３とを有する。また、画素アレイ部からの信号を１行ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理、ＡＧＣ処理、アナログデジタル変換処理等）を行なうカラム信号処理部２０４を有する。更に、カラム信号処理部の信号を１つずつ選択して水平信号線２０５に導く水平走査回路２０６と、水平信号線からの信号を意図した出力形態にデータ変換を行なう信号処理部２０７を有する。また、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ２０８を有する。なお、ＣＤＳ処理とは、画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理であり、ＡＤＣ処理とは、オートゲインコントロール処理を意味している。
【０００４】
ここで、画素アレイ部の各画素２０１は、図５で示す様に、光電変換素子（例えば、フォトダイオード）１０１に加えて、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４及び選択トランジスタ１０５を有する回路構成となっている。なお、ここでは、これらトランジスタ１０２〜１０５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。
【０００５】
転送トランジスタ１０２は、フォトダイオード１０１のカソード電極とＦＤ（フローティングディヒュージョン）部１０６との間に接続され、転送ゲートパルスＴＧが与えられる転送制御線１１１にゲート電極が接続されている。リセットトランジスタ１０３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１０６にソース電極が、リセットパルスＲＳが与えられるリセット制御線１１２にゲート電極がそれぞれ接続されている。
【０００６】
増幅トランジスタ１０４は、ＦＤ部１０６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ１０５のドレイン電極にソース電極がそれぞれ接続されている。選択トランジスタ１０５は、選択パルスＳＥＬが与えられる選択制御線１１３にゲート電極が接続され、垂直信号線２１６にソース電極がそれぞれ接続されている。なお、垂直信号線は同垂直信号線に定電流を供給する定電流源２１７と接続されると共に、カラム信号処理部とも接続されている。
【０００７】
図６は、増幅トランジスタ１０４及び選択トランジスタ１０５を除く画素部分の断面構造を示す模式図である。
【０００８】
ｐ型基板１３１の表層部にｎ型拡散領域１３２，１３３，１３４が形成されている。また、ｐ型基板１３１の上には、ｎ型拡散領域１３２とｎ型拡散領域１３３との間の上方にゲート電極１３５が形成されている。更に、ｎ型拡散領域１３３とｎ型拡散領域１３４との間の上方にゲート電極１３６が、それぞれ図示しないゲート酸化膜（ＳｉＯ２）を介して形成されている。
【０００９】
図５との対応関係において、フォトダイオード１０１は、ｐ型基板１３１とｎ型拡散領域１３２とのｐｎ接合によって形成されている。転送トランジスタ１０２は、ｎ型拡散領域１３２及びｎ型拡散領域１３３とその間のゲート電極１３５とによって形成されている。リセットトランジスタ１０３は、ｎ型拡散領域１３３及びｎ型拡散領域１３４とその間のゲート電極１３６とによって形成されている。
【００１０】
ｎ型拡散領域１３３はＦＤ部１０６となり、増幅トランジスタ１０４のゲート電極と電気的に接続される。リセットトランジスタ１０３のドレイン領域となるｎ型拡散領域１３４には電源電位Ｖｄｄが与えられる。そして、フォトダイオード１０１を除くｐ型基板１３１の上面には、遮光層１３７によって覆われている。
【００１１】
次に、図６の断面図を基にして、図７の波形図を用いて画素２０１の回路動作について説明する。
【００１２】
図６に示す様に、フォトダイオード１０１に光が照射されると、光の強さに応じて電子（−）と正孔（＋）の対が誘起される（光電変換）。また、図７において、時刻Ｔ１で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。
【００１３】
ＦＤ部１０６がリセットされると、このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して垂直信号線２１６に出力される。このリセットレベルは、画素２０１固有のノイズ成分に対応したものとなる。リセットパルスＲＳは、所定の期間（時刻Ｔ１〜Ｔ３）のみアクティブ（"Ｈレベル"）状態となる。ＦＤ部１０６は、リセットパルスＲＳがアクティブ状態から非アクティブ（"Ｌ"レベル）状態に遷移した後もリセットされた状態を保っている。このリセット状態にある期間がリセット期間となる。
【００１４】
次に、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加される。すると、転送トランジスタ１０２が導通状態となり、フォトダイオード１０１で光電変換され、蓄積された信号電荷がＦＤ部１０６に転送される。その結果、ＦＤ部１０６の電位が信号電荷の電荷量に応じて変化する（時刻Ｔ４〜Ｔ５）。このときのＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して垂直信号線２１６に出力される（信号読み出し期間）。そして、信号レベルＶｓとリセットレベルＶｎとの差分ＲＳＩ１が、ノイズ成分を除去した純粋な画素信号レベルとなる。
【００１５】
通常、明るい物体を撮像した方が、暗い物体を撮像するよりもリセット期間におけるフォトダイオード１０１に蓄積される電荷が多いので、垂直信号線２１６上におけるレベル差ＲＳＩ１は大きくなる。
【００１６】
ところで、ＣＭＯＳ型イメージセンサ等の固体撮像素子では、ナノアンペア（ｎＡ）オーダの光励起電流が信号とされているために、半導体結晶の欠陥によるリーク電流の影響がとても大きい。そこで、一般的な集積回路以上に高度にクリーン化された環境下で製造したり、結晶欠陥を低減するために種々のアニーリング処理を導入したりする等リーク電流の低減を図るための製造プロセスが採られている。但し、少数ではあるものの、リーク電流の大きな画素や、光感度の小さな画素は依然として存在し、この様な画素を完全に無くすことはできない。そして、この様な画素が存在する固体撮像素子は、いわゆる欠陥画素が存在する固体撮像素子ということとなる。
【００１７】
ここで、欠陥画素が存在する固体撮像素子であったとしても、欠陥画素の近傍の画素から得られた出力信号に基づいて欠陥画素を含む画像の補正を行なうことにより、実質的にキズの無い画像を得ることができる。
【００１８】
こうした点に鑑みて、一般にＣＭＯＳ型イメージセンサでは、欠陥画素を含む画像データを出力し、出力された画像データに信号処理を施すことによって、欠陥画素を含む画像の補正を行なっている。なお、特許文献２には、欠陥画素の位置情報を記憶した不揮発性メモリをタイミング発生器に接続し、撮像素子の欠陥画素の位置で、欠陥画素の近傍画素から求めた所定値に画像情報を置き換える技術が開示されている。
【００１９】
【特許文献１】特開平１０−１２６６９７号公報
【特許文献２】特開平４−１６０８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記した欠陥画素の補正方法では、欠陥画素の情報を蓄える記憶素子が必要となると共に、出力した画像データに信号処理を施す必要が生じてしまう。更には、欠陥画素の情報を蓄える記憶素子の容量如何によって補正することができる欠陥画素数が制限されてしまう。
【００２１】
本発明は以上の点に鑑みて創案されたものであって、新たな記憶素子の追加や信号処理等を行なうことなく欠陥を有する画素や素子の補正が可能な固体撮像装置及び半導体装置、並びにカメラシステムを提供することを目的とするものである。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために、本発明の固体撮像装置は、光電変換素子と、該光電変換素子で得られた電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の垂直列毎に配線され、スイッチング素子を介して前記検出部と接続された信号線と、前記画素アレイ部の水平行毎に配線され、前記スイッチング素子を導通状態とする選択パルスが供給される選択線と、前記画素アレイ部を構成する各画素に設けられ、当該画素の検出部に所定電位を印加するリセット部と、前記画素アレイ部を構成する各画素に設けられ、当該画素とは異なる行に属する画素のスイッチング素子と接続された選択線に供給される選択パルスによって当該画素のスイッチング素子を導通状態とする出力制御部とを備える。
【００２３】
また、上記の目的を達成するために、本発明のカメラシステムは、光電変換素子と、該光電変換素子で得られた電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の垂直列毎に配線され、スイッチング素子を介して前記検出部と接続された信号線と、前記画素アレイ部の水平行毎に配線され、前記スイッチング素子を導通状態とする選択パルスが供給される選択線と、前記画素アレイ部を構成する各画素に設けられ、当該画素の検出部に所定電位を印加するリセット部と、前記画素アレイ部を構成する各画素に設けられ、当該画素とは異なる行に属する画素のスイッチング素子と接続された選択線に供給される選択パルスによって当該画素のスイッチング素子を導通状態とする出力制御部と、前記画素アレイ部に入射光を導く光学系とを備える。
【００２４】
ここで、リセット部により当該画素の検出部に所定電位を印加することによって、光電変換素子で得られた電気信号の大小に関わらず、当該画素の検出部は常に所定電位が印加されることとなる。従って、リセット部が機能している画素については、当該画素の検出部は常にリセットされ、当該画素の光電変換素子で得られた電気信号が出力されることがなく、当該画素については無効化されることとなる。なお、ここでの「所定電位」とは、検出部をリセットするための電位を意味している。
【００２５】
また、出力制御部により当該画素とは異なる行に属する画素のスイッチング素子と接続された選択線に供給される選択パルスで当該画素のスイッチング素子を導通状態とすることによって、当該画素とは異なる行に属する画素のスイッチング素子を導通状態とするための選択パルスが印加されたタイミングで当該画素のスイッチング素子を導通状態とすることができる。従って、出力制御部が機能している画素については、当該画素とは異なる行に属する画素の読み出しタイミングで当該画素の読み出しを行なうこととなる。なお、当該画素の読み出しタイミングにおいても、当該画素の読み出しを行なうこととなる。
【００２６】
なお、出力制御部が機能している場合において、当該画素とは異なる行に属する特定の画素の読み出しを行なうと、読み出される画素信号が重複してしまう。具体的には、出力制御部が機能している当該画素から読み出された画素信号と、当該画素とは異なる行に属する特定の画素から読み出された画素信号が重複してしまう。従って、当該画素の出力制御部が機能している場合には、当該画素とは異なる行に属する特定の画素についてはリセット部を機能させる必要がある。
【００２７】
従って、当該画素の出力制御部を機能させると共に、当該画素とは異なる行に属する特定の画素のリセット部を機能させることによって、当該画素から読み出される画素信号に基づいて、当該画素とは異なる行に属する特定の画素の補正を行なうことができる。
【００２８】
また、上記の目的を達成するために、本発明に半導体装置は、選択信号が印加されることによって所定動作を行なう素子が規則的に配列された素子配列部と、該素子配列部を構成する各素子に設けられ、当該素子の前記所定動作を無効にできる状態とする無効化部と、前記素子配列部を構成する各素子に設けられ、当該素子に近接して配置された所定の素子に前記選択信号が印加されたとき当該素子が前記所定動作を行なう状態とする有効化部とを備える。
【００２９】
ここで、無効化部により当該素子の所定動作を無効にできる状態とすることによって、無効化部が機能している素子についてはその機能が無効化されることとなる。例えば、素子が光電変換素子である場合を例に挙げると、無効化部が機能している光電変換素子については、光電変換素子により得られた電気信号がリセットされることによって、光電変換素子の機能が無効化されるといった具合である。
【００３０】
なお、ここでの「素子」とは、光電変換素子、液晶駆動素子等の規則的に配列され、物理的な位置情報が重要であるものを意味する。従って、物理的な位置情報とは無関係に単に情報を記憶する素子（例えばメモリ素子）については、ここでの素子には含まない。
【００３１】
また、有効化部により当該素子に近接して配置された所定の素子に選択信号が印加されたとき当該素子が所定動作を行なう状態とすることによって、所定の素子が所定動作を行なうタイミングで当該素子が所定動作を行なうこととなる。なお、当該素子が所定動作を行なうタイミングにおいても、当該素子の所定動作を行なう。
【００３２】
なお、有効化部が機能している場合において、当該素子と近接して配置された所定の素子が所定動作を行なうと、所定動作を行なう素子が重複してしまう。具体的には、有効化部が機能している当該素子の所定動作と、当該素子と近接して配置された所定の素子の所定動作が重複して行なわれてしまう。従って、当該素子の有効化部が機能している場合には、当該画素と近接して配置された所定の素子の無効化部を機能させる必要がある。
【００３３】
従って、当該素子の有効化部を機能させると共に、所定の素子の無効化部を機能させることによって、所定の素子に欠陥があった場合に当該素子の所定動作に基づいて補正を行なうことができる。
【発明の効果】
【００３４】
本発明の固体撮像装置及び半導体装置、並びにカメラシステムでは、新たな記憶素子の追加や信号処理等を行なうことなく欠陥を有する画素や素子の補正を行なうことができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した固体撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図である。ここで示すＣＭＯＳ型イメージセンサは、光電変換素子を有する多数の画素１がマトリクス状に配列された画素アレイ部２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路３とを有する。また、画素アレイ部からの信号を１行分ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理、ＡＧＣ処理、アナログデジタル変換処理等）を行なうカラム信号処理部４を有する。更に、カラム信号処理の信号を１つずつ選択して水平信号線５に導く水平走査回路６と、水平信号線の信号を意図した出力形態にデータ変換を行なうデータ信号処理部７を有する。また、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ８を有する。
【００３６】
ここで、画素アレイ部の各画素１（１ａ〜１ｈ）は、図２（ａ）で示す様に、光電変換素子（例えばフォトダイオード）１１（１１ａ〜１１ｈ）、第１の転送トランジスタ１２（１２ａ〜１２ｈ）、第１のリセットトランジスタ１３（１３ａ〜１３ｈ）を有する。また、増幅トランジスタ１４（１４ａ〜１４ｈ）及び第１の選択トランジスタ１５（１５ａ〜１５ｈ）を有する。なお、本実施例では、これらトランジスタ１２〜１５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。
【００３７】
ここで、本実施例では、画素１ａ及び画素１ｃが赤色を検知する画素であり、画素１ｂ、画素１ｄ、画素１ｅ及び画素１ｇが緑色を検知する画素であり、画素１ｆ及び画素１ｈが青色を検知する画素とする。
【００３８】
また、各画素１は、第２の転送トランジスタ３２（３２ａ〜３２ｈ）、第２のリセットトランジスタ３３（３３ａ〜３３ｈ）、第３のリセットトランジスタ３４（３４ａ〜３４ｈ）及び第２の選択トランジスタ３５（３５ａ〜３５ｈ）を有する。更に、第１の補助トランジスタ３６（３６ａ〜３６ｈ）、第２の補助トランジスタ３７（３７ａ〜３７ｈ）、第３の補助トランジスタ３８（３８ａ〜３８ｈ）を有する。なお、本実施例では、第２の転送トランジスタ３２、第２のリセットトランジスタ３３、第３のリセットトランジスタ３４及び第２の選択トランジスタ３５としてｐチャネル型のＭＯＳトランジスタを用いた回路例を示している。また、第１の補助トランジスタ３６、第２の補助トランジスタ３７及び第３の補助トランジスタ３８としてｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。なお、第１の選択トランジスタ１５及び第２の選択トランジスタ３５がスイッチング素子の一例である。
【００３９】
第１の転送トランジスタ１２は、フォトダイオード１１のカソード電極とＦＤ部１６（１６ａ〜１６ｈ）との間に接続され、転送ゲートパルスＴＧ（ＴＧａ〜ＴＧｄ）が与えられる転送制御線２１（２１ａ〜２１ｄ）にゲート電極が接続されている。また、第２の転送トランジスタ３２も、フォトダイオード１１のカソード電極とＦＤ部１６との間に接続され、第３の補助トランジスタ３８の一端がゲート電極に接続されている。
【００４０】
第３の補助トランジスタ３８は、他端が第３のヒューズ４２（４２ａ〜４２ｈ）を介して電源Ｖｄｄに接続されており、ゲート電極は２行上段の転送制御線２１に接続されている。具体的には、第３の補助トランジスタ３８ｃのゲート電極及び第３の補助トランジスタ３８ｇのゲート電極は転送制御線２１ａに接続されている。また、第３の補助トランジスタ３８ｄのゲート電極及び第３の補助トランジスタ３８ｈのゲート電極は転送制御線２１ｂに接続されている。なお、第３のヒューズ４２にはプルダウン抵抗（図示せず）が接続されており、第３のヒューズ４２が断線した場合には信号レベルがＬレベルとなる様に構成されている。
【００４１】
第１のリセットトランジスタ１３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１６にソース電極が、リセットパルスＲＳ（ＲＳａ〜ＲＳｄ）が与えられるリセット制御線２２（２２ａ〜２２ｄ）にゲート電極がそれぞれ接続されている。なお、ＦＤ部１６は検出部の一例である。
【００４２】
第２のリセットトランジスタ３３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１６にソース電極が、電源Ｖｄｄに第１のヒューズ４０を介してゲート電極がそれぞれ接続されている。なお、第１のヒューズ４０にはプルダウン抵抗（図示せず）が接続されており、第１のヒューズ４０が断線した場合には信号レベルがＬレベルとなる様に構成されている。
【００４３】
第３のリセットトランジスタ３４は、電源Ｖｄｄにドレイン電極が、ＦＤ部１６にソース電極がそれぞれ接続されている。第２の補助トランジスタ３７は、一端が第３のリセットトランジスタ３４のゲート電極に接続され、他端が第４のヒューズ４３を介して電源Ｖｄｄに接続されており、ゲート電極は２行上段のリセット制御線２２に接続されている。具体的には、第２の補助トランジスタ３７ｃのゲート電極及び第２の補助トランジスタ３７ｇのゲート電極はリセット制御線２２ａに接続されている。また、第２の補助トランジスタ３７ｄのゲート電極及び第２の補助トランジスタ３７ｈのゲート電極はリセット制御線２２ｂに接続されている。なお、第４のヒューズ４３にはプルダウン抵抗（図示せず）が接続されており、第４のヒューズ４３が断線した場合には信号レベルがＬレベルとなる様に構成されている。
【００４４】
増幅トランジスタ１４は、ＦＤ部１６にゲート電極が、電源Ｖｄｄにドレイン電極が、第１の選択トランジスタ１５のドレイン電極にソース電極がそれぞれ接続されている。第１の選択トランジスタ１５は、選択パルスＳＥＬ（ＳＥＬａ〜ＳＥＬｄ）が与えられる選択制御線２３（２３ａ〜２３ｄ）にゲート電極が接続され、垂直信号線２６にソース電極がそれぞれ接続されている。また、垂直信号線２６は同垂直信号線に定電流を供給する定電流源２７と接続されると共に、カラム信号処理部とも接続されている。
【００４５】
第２の選択トランジスタ３５は、増幅トランジスタ１４のソース電極にドレイン電極が、垂直信号線２６にソース電極がそれぞれ接続されている。第１の補助トランジスタ３６は、一端が第２の選択トランジスタ３５のゲート電極に接続され、他端が第２のヒューズ４１を介して電源Ｖｄｄに接続されており、ゲート電極は２行上段の選択制御線２３と接続されている。具体的には、第１の補助トランジスタ３６ｃのゲート電極及び第１の補助トランジスタ３６ｇのゲート電極は選択制御線２３ａに接続されている。また、第１の補助トランジスタ３６ｄのゲート電極及び第１の補助トランジスタ３６ｈのゲート電極は選択制御線２３ｂに接続されている。なお、第２のヒューズ４１にはプルダウン抵抗（図示せず）が接続されており、第２のヒューズ４１が断線した場合には信号レベルがＬレベルとなる様に構成されている。
【００４６】
ここで、本実施例では、画素１ａの補正画素として画素１ｃが機能し、画素１ｂの補正画素として画素１ｄが機能し、画素１ｅの補正画素として画素１ｇが機能し、画素１ｆの補正画素として画素１ｈが機能する様に構成されている。即ち、同色の画素が欠陥画素を補正する様な構成を例に挙げているが、必ずしも同色の画素（同一の分光感度を要する画素）間で欠陥画素を補正する必要は無く、異色の画素間で欠陥画素を補正しても良い。
【００４７】
なお、本実施例では、同色の画素が欠陥画素を補正する様に構成された場合を例に挙げているが、欠陥画素に替わって補正画素で画素信号レベルを検出することに鑑みると、欠陥画素と補正画素とは極力近接していた方が好ましく、隣接する画素である方が好ましい。
但し、ＣＭＯＳ型イメージセンサでは一般に同一行の画素は一斉に読み出しが行なわれるために、欠陥画素と補正画素とは異なる行に配置される必要がある。
【００４８】
また、本実施例では、同一の垂直信号線に接続された画素間で欠陥画素を補正する様な構成を例に挙げているが、必ずしも同一の垂直信号線に接続された画素間で欠陥画素を補正する必要は無く、異なる垂直信号線に接続された画素間で欠陥画素を補正しても良い。但し、同一の垂直信号線に接続された画素間で欠陥画素を補正した場合には、欠陥画素の画素信号レベルが出力される垂直信号線と同一の垂直信号線から補正画素の画素信号レベルが出力されることとなるために、特段の信号処理が不要となる。
【００４９】
以下、上記の様に構成されたＣＭＯＳ型イメージセンサの欠陥画素の補正方法について説明を行なう。なお、以下では、画素１ａ及び画素１ｆが欠陥画素であるとして説明を行なう。
【００５０】
上記したＣＭＯＳ型イメージセンサの欠陥画素の補正方法では、先ず、欠陥画素である画素１ａの補正を行なうために、［１］画素１ａの無効化、［２］画素１ａを補正する画素１ｃの補正機能の有効化を行なう必要がある。
【００５１】
［１．画素１ａの無効化］
画素１ａを無効化するために、第１のヒューズ４０ａを切断する（図２（ｂ）参照。）。なお、第１のヒューズ４０ａの切断方法としては、レーザを用いて焼き切る方法や、任意のアドレスに過電流を印加して切断する方法等が挙げられる。
【００５２】
ここで、第１のヒューズ４０ａを切断することによって、第２のリセットトランジスタ３３ａのゲート電極には常時Ｌレベルの信号が印加されることとなる。そして、第２のリセットトランジスタ３３ａのゲート電極に常時Ｌレベルの信号が印加されると、第２のリセットトランジスタ３３ａは常時導通状態となるために、ＦＤ部１６ａは常時リセットされた状態となる。なお、ＦＤ部１６ａが常時リセットされた状態では、画素１ａは機能することができない。従って、第１のヒューズ４０ａを切断することによって、画素１ａを無効化することができる。
【００５３】
［２．画素１ａを補正する画素１ｃの補正機能の有効化］
画素１ａを補正する画素１ｃの補正機能を有効化するために、第２のヒューズ４１ｃ、第３のヒューズ４２ｃ及び第４のヒューズ４３ｃを切断する（図２（ｂ）参照。）。なお、第２のヒューズ４１ｃ、第３のヒューズ４２ｃ及び第４のヒューズ４３ｃの切断方法としては、レーザを用いて焼き切る方法や、任意のアドレスに過電流を印加して切断する方法等が挙げられる。
【００５４】
ここで、第２のヒューズ４１ｃを切断することによって、第２の選択トランジスタ３５ｃが選択パルスＳＥＬａで動作することとなる。具体的には、選択パルスＳＥＬａがＨレベル状態のときに第２の選択トランジスタ３５ｃが導通状態となり、選択パルスＳＥＬａがＬレベル状態のときに第２の選択トランジスタ３５ｃが非導通状態（絶縁状態）となる。
【００５５】
また、第３のヒューズ４２ｃを切断することによって、第２の転送トランジスタ３２ｃが転送ゲートパルスＴＧａで動作することとなる。具体的には、転送ゲートパルスＴＧａがＨレベル状態のときに第２の転送トランジスタ３２ｃが導通状態となり、転送ゲートパルスＴＧａがＬレベル状態のときに第２の転送トランジスタ３２ｃが非導通状態（絶縁状態）となる。
【００５６】
更に、第４のヒューズ４３ｃを切断することによって、第３のリセットトランジスタ３４ｃがリセットパルスＲＳａで動作することとなる。具体的には、リセットパルスＲＳａがＨレベル状態のときに第３のリセットトランジスタ３４ｃが導通状態となり、リセットパルスＲＳａがＬレベル状態のときに第３のリセットトランジスタ３４ｃが非導通状態（絶縁状態）となる。
【００５７】
従って、第２のヒューズ４１ｃ、第３のヒューズ４２ｃ及び第４のヒューズ４３ｃを切断することによって、画素１ａを補正する画素１ｃの補正機能を有効化することができる。
【００５８】
次に、欠陥画素である画素１ｆの補正を行なうために、［１］画素１ｆの無効化、［２］画素１ｆを補正する画素１ｈの補正機能の有効化を行なう必要がある。
【００５９】
［１．画素１ｆの無効化］
画素１ｆを無効化するために、第１のヒューズ４０ｆを切断する（図２（ｂ）参照。）。
ここで、第１のヒューズ４０ｆを切断することによって、第２のリセットトランジスタ３３ｆのゲート電極には常時Ｌレベルの信号が印加されることとなる。そして、第２のリセットトランジスタ３３ｆのゲート電極に常時Ｌレベルの信号が印加されると、第２のリセットトランジスタ３３ｆは常時導通状態となるために、ＦＤ部１６ｆは常時リセットされた状態となる。なお、ＦＤ部１６ｆが常時リセットされた状態では、画素１ｆは機能することができない。従って、第１のヒューズ４０ｆを切断することによって、画素１ｆを無効化することができる。
【００６０】
［２．画素１ｆを補正する画素１ｈの補正機能の有効化］
画素１ｆを補正する画素１ｈの補正機能の有効化するために、第２のヒューズ４１ｈ、第３のヒューズ４２ｈ及び第４のヒューズ４３ｈを切断する（図２（ｂ）参照。）。
【００６１】
ここで、第２のヒューズ４１ｈを切断することによって、第２の選択トランジスタ３５ｈが選択パルスＳＥＬｂで動作することとなる。具体的には、選択パルスＳＥＬｂがＨレベル状態のときに第２の選択トランジスタ３５ｈが導通状態となり、選択パルスＳＥＬｂがＬレベル状態のときに第２の選択トランジスタ３５ｈが非導通状態（絶縁状態）となる。
【００６２】
また、第３のヒューズ４２ｈを切断することによって、第２の転送トランジスタ３２ｈが転送ゲートパルスＴＧｂで動作することとなる。具体的には、転送ゲートパルスＴＧｂがＨレベル状態のときに第２の転送トランジスタ３２ｈが導通状態となり、転送ゲートパルスＴＧｂがＬレベル状態のときに第２の転送トランジスタ３２ｈが非導通状態（絶縁状態）となる。
【００６３】
更に、第４のヒューズ４３ｈを切断することによって、第３のリセットトランジスタ３４ｈがリセットパルスＲＳｂで動作することとなる。具体的には、リセットパルスＲＳｂがＨレベル状態のときに第３のリセットトランジスタ３４ｈが導通状態となり、リセットパルスＲＳｂがＬレベル状態のときに第３のリセットトランジスタ３４ｈが非導通状態（絶縁状態）となる。
【００６４】
従って、第２のヒューズ４１ｈ、第３のヒューズ４２ｈ及び第４のヒューズ４３ｈを切断することによって、画素１ｆを補正する画素１ｈの補正機能を有効化することができる。
【００６５】
以下、上記の様に構成されたＣＭＯＳ型イメージセンサの駆動方法について、図３（ａ）及び図３（ｂ）で示す各パルスのタイミングチャートを参照しながら説明を行なう。なお、図３（ａ）及び図３（ｂ）中の「信号線電位１」とは、画素１ａ〜画素１ｄが接続された垂直信号線の電位を表しており、「信号線電位２」とは、画素１ｅ〜画素１ｈが接続された垂直信号線の電位を表している。
【００６６】
ここで先ず、ＣＭＯＳ型イメージセンサの欠陥画素の補正がなされていない場合について説明を行なう（図３（ａ）参照。）。即ち、第１のヒューズ（４０ａ、４０ｆ）、第２のヒューズ（４１ｃ、４１ｈ）、第３のヒューズ（４２ｃ、４２ｈ）及び第４のヒューズ（４３ｃ、４３ｈ）が切断されていない場合について説明を行う。
【００６７】
ＣＭＯＳ型イメージセンサの欠陥画素の補正がなされていない場合には、符号ｔ１で示すタイミングで選択パルスＳＥＬａをＨレベルとし、同時にリセットパルスＲＳａをＨレベルとする。そうすることで、第１のリセットトランジスタ１３ａ及び第１のリセットトランジスタ１３ｅが導通状態になり、符号ｔ２で示すタイミングでＦＤ部１６ａ及びＦＤ部１６ｅが電源電位Ｖｄｄにリセットされる。
【００６８】
ＦＤ部１６ａ及びＦＤ部１６ｅがリセットされると、このリセット時のＦＤ部１６ａ及びＦＤ部１６ｅの電位がリセットレベルＶｎとして増幅トランジスタ１４ａ及び増幅トランジスタ１４ｅを介して垂直信号線２６に出力される。このリセットレベルＶｎは、画素固有のノイズ成分に対応したものとなる。ここで、リセットパルスＲＳａは、所定の期間（符号ｔ１で示すタイミング〜符号ｔ３で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ａ及びＦＤ部１６ｅは、リセットパルスＲＳａがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。このリセット状態にある期間がリセット期間となる。
【００６９】
次に、選択信号ＳＥＬａがＨレベル状態のままで、符号ｔ４で示すタイミングで転送ゲートパルスＴＧａをＨレベルとし、第１の転送トランジスタ１２ａ及び第１の転送トランジスタ１２ｅを導通状態とする。そうすることで、フォトダイオード１１ａ及びフォトダイオード１１ｅで光電変換され、蓄積された信号電荷がＦＤ部１６ａ及びＦＤ部１６ｅに転送されることとなる。その結果、ＦＤ部１６ａ及びＦＤ部１６ｅの電位が信号電荷の電荷量に応じて変化することとなる（符号ｔ４で示すタイミング〜符号ｔ５で示すタイミング）。このときのＦＤ部１６ａ及びＦＤ部１６ｅの電位が信号レベルＶｓとして増幅トランジスタ１４ａ及び増幅トランジスタ１４ｅを介して垂直信号線２６に出力される（信号読み出し期間）。なお、信号レベルＶｓとリセットレベルＶｎとの差分が、ノイズ成分を除去した純粋な画素信号レベルとなる。
【００７０】
上記の様にして、画素１ａ及び画素１ｅの画素信号レベルを検出する。続いて、画素１ｂ及び画素１ｆの画素信号レベルを検出する。
【００７１】
具体的には、符号ｔ６で示すタイミングで選択パルスＳＥＬａをＬレベルにすると共に選択パルスＳＥＬｂをＨレベルとし、同時にＲＳｂをＨレベルとする。そうすることで、第１のリセットトランジスタ１３ｂ及び第１のリセットトランジスタ１３ｆが導通状態になり、符号ｔ７で示すタイミングでＦＤ部１６ｂ及びＦＤ部１６ｆが電源電位にリセットされる。
【００７２】
ＦＤ部１６ｂ及びＦＤ部１６ｆがリセットされると、このリセット時のＦＤ部１６ｂ及びＦＤ部１６ｆの電位がリセットレベルＶｎとして増幅トランジスタ１４ｂ及び増幅トランジスタ１４ｆを介して垂直信号線２６に出力される。ここで、リセットパルスＲＳｂは、所定の期間（符号ｔ６で示すタイミング〜符号ｔ８で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ｂ及びＦＤ部１６ｆは、リセットパルスＲＳｂがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。
【００７３】
次に、選択信号ＳＥＬｂがＨレベル状態のままで、符号ｔ９で示すタイミングで転送ゲートパルスＴＧｂをＨレベルとし、第１の転送トランジスタ１２ｂ及び第１の転送トランジスタ１２ｆを導通状態とする。そうすることで、フォトダイオード１１ｂ及びフォトダイオード１１ｆで光電変換され、蓄積された信号電荷がＦＤ部１６ｂ及びＦＤ部１６ｆに転送されることとなる。その結果、ＦＤ部１６ｂ及びＦＤ部１６ｆの電位が信号電荷の電荷量に応じて変化することとなる（符号ｔ９で示すタイミング〜符号ｔ１０で示すタイミング）。このときのＦＤ部１６ｂ及びＦＤ部１６ｆの電位が信号レベルＶｓとして増幅トランジスタ１４ｂ及び増幅トランジスタ１４ｆを介して垂直信号線２６に出力される。
【００７４】
上記の様にして、画素１ｂ及び画素１ｆの画素信号レベルを検出する。続いて、画素１ｃ及び画素１ｇの画素信号レベルを検出する。
【００７５】
具体的には、符号ｔ１１で示すタイミングで選択パルスＳＥＬｂをＬレベルにすると共に選択パルスＳＥＬｃをＨレベルとし、同時にＲＳｃをＨレベルとする。そうすることで、第１のリセットトランジスタ１３ｃ及び第１のリセットトランジスタ１３ｇが導通状態になり、符号ｔ１２で示すタイミングでＦＤ部１６ｃ及びＦＤ部１６ｇが電源電位にリセットされる。
【００７６】
ＦＤ部１６ｃ及びＦＤ部１６ｇがリセットされると、このリセット時のＦＤ部１６ｃ及びＦＤ部１６ｇの電位がリセットレベルＶｎとして増幅トランジスタ１４ｃ及び増幅トランジスタ１４ｇを介して垂直信号線２６に出力される。ここで、リセットパルスＲＳｃは、所定の期間（符号ｔ１１で示すタイミング〜符号ｔ１３で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ｃ及びＦＤ部１６ｇは、リセットパルスＲＳｃがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。
【００７７】
次に、選択信号ＳＥＬｃがＨレベル状態のままで、符号ｔ１４で示すタイミングで転送ゲートパルスＴＧｃをＨレベルとし、第１の転送トランジスタ１２ｃ及び第１の転送トランジスタ１２ｇを導通状態とする。そうすることで、フォトダイオード１１ｃ及びフォトダイオード１１ｇで光電変換され、蓄積された信号電荷がＦＤ部１６ｃ及びＦＤ部１６ｇに転送されることとなる。その結果、ＦＤ部１６ｃ及びＦＤ部１６ｇの電位が信号電荷の電荷量に応じて変化することとなる（符合ｔ１４で示すタイミング〜符合ｔ１５で示すタイミング）。このときのＦＤ部１６ｃ及びＦＤ部１６ｇの電位が信号レベルＶｓとして増幅トランジスタ１４ｃ及び増幅トランジスタ１４ｇを介して垂直信号線２６に出力される。
【００７８】
上記の様にして、画素１ｃ及び画素１ｇの画素信号レベルを検出する。続いて、画素１ｄ及び画素１ｈの画素信号レベルを検出する。
【００７９】
具体的には、符合ｔ１６で示すタイミングで選択パルスＳＥＬｃをＬレベルにすると共に選択パルスＳＥＬｄをＨレベルとし、同時にＲＳｄをＨレベルとする。そうすることで、第１のリセットトランジスタ１３ｄ及び第１のリセットトランジスタ１３ｈが導通状態になり、符合ｔ１７で示すタイミングでＦＤ部１６ｄ及びＦＤ部１６ｈが電源電位にリセットされる。
【００８０】
ＦＤ部１６ｄ及びＦＤ部１６ｈがリセットされると、このリセット時のＦＤ部１６ｄ及びＦＤ部１６ｈの電位がリセットレベルＶｎとして増幅トランジスタ１４ｄ及び増幅トランジスタ１４ｈを介して垂直信号線２６に出力される。ここで、リセットパルスＲＳｄは、所定の期間（符合ｔ１６で示すタイミング〜符合ｔ１８で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ｄ及びＦＤ部１６ｈは、リセットパルスＲＳｄがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。
【００８１】
次に、選択信号ＳＥＬｄがＨレベル状態のままで、符合ｔ１９で示すタイミングで転送ゲートパルスＴＧｄをＨレベルとし、第１の転送トランジスタ１２ｄ及び第１の転送トランジスタ１２ｈを導通状態とする。そうすることで、フォトダイオード１１ｄ及びフォトダイオード１１ｈで光電変換され、蓄積された信号電荷がＦＤ部１６ｄ及びＦＤ部１６ｈに転送されることとなる。その結果、ＦＤ部１６ｄ及びＦＤ部１６ｈの電位が信号電荷の電荷量に応じて変化することとなる（符合ｔ１９で示すタイミング〜符合ｔ２０で示すタイミング）。このときのＦＤ部１６ｄ及びＦＤ部１６ｈの電位が信号レベルＶｓとして増幅トランジスタ１４ｄ及び増幅トランジスタ１４ｈを介して垂直信号線２６に出力される。
【００８２】
上記の様にして、画素１ｄ及び画素１ｈの画素信号レベルを検出する。
【００８３】
ＣＭＯＳ型イメージセンサの欠陥画素の補正がなされていない場合については、以上のプロセスを経ることによって、画素１（１ａ〜１ｈ）の画素信号レベルを検出することとなる。
【００８４】
続いて、ＣＭＯＳ型イメージセンサの欠陥画素の補正がなされている場合について説明を行なう（図３（ｂ）参照。）。即ち、第１のヒューズ（４０ａ、４０ｆ）、第２のヒューズ（４１ｃ、４１ｈ）、第３のヒューズ（４２ｃ、４２ｈ）及び第４のヒューズ（４３ｃ、４３ｈ）が切断された場合について説明を行う。
【００８５】
ＣＭＯＳ型イメージセンサの欠陥画素の補正がなされている場合には、符合ｔ１で示すタイミングで選択パルスＳＥＬａをＨレベルとし、同時にリセットパルスＲＳａをＨレベルとする。そうすることで、第３のリセットトランジスタ３４ｃ及び第１のリセットトランジスタ１３ｅが導通状態となり、符合ｔ２で示すタイミングでＦＤ部１６ｃとＦＤ部１６ｅが電源電位Ｖｄｄにリセットされる。
【００８６】
ＦＤ部１６ｃ及びＦＤ部１６ｅがリセットされると、このリセット時のＦＤ部１６ｃ及びＦＤ部１６ｅの電位がリセットレベル電位Ｖｎとして増幅トランジスタ１４ｃ及び増幅トランジスタ１４ｅを介して垂直信号線２６に出力される。ここで、リセットパルスＲＳａは、所定の期間（符合ｔ１で示すタイミング〜符合ｔ３で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ｃ及びＦＤ部１６ｅは、リセットパルスＲＳａがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。このリセット状態にある期間がリセット期間となる。
【００８７】
次に、選択信号ＳＥＬａがＨレベル状態のままで、符合ｔ４で示すタイミングで転送ゲートパルスＴＧａをＨレベルとし、第２の転送トランジスタ３２ｃ及び第１の転送トランジスタ１２ｅを導通状態とする。そうすることで、フォトダイオード１１ｃ及びフォトダイオード１１ｅで光電変換され、蓄積された信号電荷がＦＤ部１６ｃ及びＦＤ部１６ｅに転送されることとなる。その結果、ＦＤ部１６ｃ及びＦＤ部１６ｅの電位が信号電荷の電荷量に応じて変化することとなる（符合ｔ４で示すタイミング〜符合ｔ５で示すタイミング）。このときのＦＤ部１６ｃ及びＦＤ部１６ｅの電位が信号レベルＶｓとして増幅トランジスタ１４ｃ及び増幅トランジスタ１４ｅを介して垂直信号線２６に出力される（信号読み出し期間）。
【００８８】
上記の様にして、画素１ａの補正画素としての画素１ｃ及び画素１ｅの画素信号レベルを検出する。続いて、画素１ｂ及び画素１ｆの補正画素としての画素１ｈの画素信号レベルを検出する。
【００８９】
具体的には、符合ｔ６で示すタイミングで選択パルスＳＥＬａをＬレベルにすると共に選択パルスＳＥＬｂをＨレベルとし、同時にＲＳｂをＨレベルとする。そうすることで、第１のリセットトランジスタ１３ｂ及び第３のリセットトランジスタ３４ｈが導通状態になり、符合ｔ７で示すタイミングでＦＤ部１６ｂ及びＦＤ部１６ｈが電源電位にリセットされる。
【００９０】
ＦＤ部１６ｂ及びＦＤ部１６ｈがリセットされると、このリセット時のＦＤ部１６ｂ及びＦＤ部１６ｈの電位がリセットレベルＶｎとして増幅トランジスタ１４ｂ及び増幅トランジスタ１４ｈを介して垂直信号線２６に出力される。ここで、リセットパルスＲＳｂは所定の期間（符合ｔ６で示すタイミング〜符合ｔ８で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ｂ及びＦＤ部１６ｈは、リセットパルスＲＳｂがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。
【００９１】
次に、選択信号ＳＥＬｂがＨレベル状態のままで、符合ｔ９で示すタイミングで転送ゲートパルスＴＧｂをＨレベルとし、第１の転送トランジスタ１２ｂ及び第２の転送トランジスタ３２ｈを導通状態とする。そうすることで、フォトダイオード１１ｂ及びフォトダイオード１１ｈで光電変換され、蓄積された信号電荷がＦＤ部１６ｂ及びＦＤ部１６ｈに転送されることとなる。その結果、ＦＤ部１６ｂ及びＦＤ部１６ｈの電位が信号電荷の電荷量に応じて変化することとなる（符合ｔ９で示すタイミング〜符合ｔ１０で示すタイミング）。このときのＦＤ部１６ｂ及びＦＤ部１６ｈの電位が信号レベルＶｓとして増幅トランジスタ１４ｂ及び増幅トランジスタ１４ｈを介して垂直信号線２６に出力される。
【００９２】
上記の様にして、画素１ｂ及び画素１ｆの補正画素としての画素１ｈの画素信号レベルを検出する。続いて、画素１ｃ及び画素１ｇの画素信号レベルを検出する。
【００９３】
具体的には、符合ｔ１１で示すタイミングで選択パルスＳＥＬｂをＬレベルにすると共に選択パルスＳＥＬｃをＨレベルとし、同時にＲＳｃをＨレベルとする。そうすることで、第１のリセットトランジスタ１３ｃ及び第１のリセットトランジスタ１３ｇが導通状態になり、符号ｔ１２で示すタイミングでＦＤ部１６ｃ及びＦＤ部１６ｇが電源電位にリセットされる。
【００９４】
ＦＤ部１６ｃ及びＦＤ部１６ｇがリセットされると、このリセット時のＦＤ部１６ｃ及びＦＤ部１６ｇの電位がリセットレベルＶｎとして増幅トランジスタ１４ｃ及び増幅トランジスタ１４ｇを介して垂直信号線２６に出力される。ここで、リセットパルスＲＳｃは、所定の期間（符号ｔ１１で示すタイミング〜符号ｔ１３で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ｃ及びＦＤ部１６ｇは、リセットパルスＲＳｃがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。
【００９５】
次に、選択信号ＳＥＬｃがＨレベル状態のままで、符号ｔ１４で示すタイミングで転送ゲートパルスＴＧｃをＨレベルとし、第１の転送トランジスタ１２ｃ及び第１の転送トランジスタ１２ｇを導通状態とする。そうすることで、フォトダイオード１１ｃ及びフォトダイオード１１ｇで光電変換され、蓄積された信号電荷がＦＤ部１６ｃ及びＦＤ部１６ｇに転送されることとなる。その結果、ＦＤ部１６ｃ及びＦＤ部１６ｇの電位が信号電荷の電荷量に応じて変化することとなる（符合ｔ１４で示すタイミング〜符合ｔ１５で示すタイミング）。このときのＦＤ部１６ｃ及びＦＤ部１６ｇの電位が信号レベルＶｓとして増幅トランジスタ１４ｃ及び増幅トランジスタ１４ｇを介して垂直信号線２６に出力される。
【００９６】
上記の様にして、画素１ｃ及び画素１ｇの画素信号レベルを検出する。続いて、画素１ｄ及び画素１ｈの画素信号レベルを検出する。
【００９７】
具体的には、符合ｔ１６で示すタイミングで選択パルスＳＥＬｃをＬレベルにすると共に選択パルスＳＥＬｄをＨレベルとし、同時にＲＳｄをＨレベルとする。そうすることで、第１のリセットトランジスタ１３ｄ及び第１のリセットトランジスタ１３ｈが導通状態になり、符合ｔ１７で示すタイミングでＦＤ部１６ｄ及びＦＤ部１６ｈが電源電位にリセットされる。
【００９８】
ＦＤ部１６ｄ及びＦＤ部１６ｈがリセットされると、このリセット時のＦＤ部１６ｄ及びＦＤ部１６ｈの電位がリセットレベルＶｎとして増幅トランジスタ１４ｄ及び増幅トランジスタ１４ｈを介して垂直信号線２６に出力される。ここで、リセットパルスＲＳｄは、所定の期間（符合ｔ１６で示すタイミング〜符合ｔ１８で示すタイミング）のみＨレベル状態である。なお、ＦＤ部１６ｄ及びＦＤ部１６ｈは、リセットパルスＲＳｄがＨレベル状態からＬレベル状態に遷移した後もリセットされた状態を保っている。
【００９９】
次に、選択信号ＳＥＬｄがＨレベル状態のままで、符合ｔ１９で示すタイミングで転送ゲートパルスＴＧｄをＨレベルとし、第１の転送トランジスタ１２ｄ及び第１の転送トランジスタ１２ｈを導通状態とする。そうすることで、フォトダイオード１１ｄ及びフォトダイオード１１ｈで光電変換され、蓄積された信号電荷がＦＤ部１６ｄ及びＦＤ部１６ｈに転送されることとなる。その結果、ＦＤ部１６ｄ及びＦＤ部１６ｈの電位が信号電荷の電荷量に応じて変化することとなる（符合ｔ１９で示すタイミング〜符合ｔ２０で示すタイミング）。このときのＦＤ部１６ｄ及びＦＤ部１６ｈの電位が信号レベルＶｓとして増幅トランジスタ１４ｄ及び増幅トランジスタ１４ｈを介して垂直信号線２６に出力される。
【０１００】
上記の様にして、画素１ｄ及び画素１ｈの画素信号レベルを検出する。
【０１０１】
上記した本発明のＣＭＯＳ型イメージセンサでは、欠陥画素１ａを画素１ｃで補正するにあたって、第１のヒューズ４０ａ、第２のヒューズ４１ｃ、第３のヒューズ４２ｃ及び第４のヒューズ４３ｃを切断するのみで良い。従って、新たな記憶素子の追加や後段の信号処理等を行なうことなく欠陥画素１ａの補正を画素１ｃで行なうことができる。同様に、欠陥画素１ｆを画素１ｈで補正するにあたって、第１のヒューズ４０ｆ、第２のヒューズ４１ｈ、第３のヒューズ４２ｈ及び第４のヒューズ４３ｈを切断するのみで良い。従って、新たな記憶素子の追加や後段の信号処理等を行なうことなく欠陥画素１ｆの補正を画素１ｈで行なうことができる。
【０１０２】
なお、本実施例では、ＣＭＯＳ型イメージセンサを例に挙げて説明を行なっているが、欠陥素子を近隣の素子で補正する様な構成を採用可能な半導体装置であれば良く、本発明の適用範囲はＣＭＯＳ型イメージセンサに限定されるものではない。
【図面の簡単な説明】
【０１０３】
【図１】本発明を適用したＣＭＯＳ型イメージセンサを説明するための模式図である。
【図２（ａ）】画素アレイ部を説明するための模式図である。
【図２（ｂ）】本発明を適用したＣＭＯＳ型イメージセンサの欠陥画素の補正方法を説明するための模式図である。
【図３（ａ）】本発明を適用したＣＭＯＳ型イメージセンサの駆動方法を説明するための模式図（１）である。
【図３（ｂ）】本発明を適用したＣＭＯＳ型イメージセンサの駆動方法を説明するための模式図（２）である。
【図４】ＣＭＯＳ型イメージセンサを説明するための模式図である。
【図５】画素アレイ部を説明するための模式図である。
【図６】画素部分の断面構造を説明するための模式図である。
【図７】画素の回路動作を説明するための波形図である。
【符号の説明】
【０１０４】
１    画素
２    画素アレイ部
３    垂直走査回路
４    カラム信号処理部
５    水平信号線
６    水平走査回路
７    データ信号処理部
８    タイミングジェネレータ
１１    光電変換素子（フォトダイオード）
１２    第１の転送トランジスタ
１３    第１のリセットトランジスタ
１４    増幅トランジスタ
１５    第１の選択トランジスタ
１６    ＦＤ部
２１    転送制御線
２２    リセット制御線
２３    選択制御線
２６    垂直信号線
２７    定電流源
３２    第２の転送トランジスタ
３３    第２のリセットトランジスタ
３４    第３のリセットトランジスタ
３５    第２の選択トランジスタ
３６    第１の補助トランジスタ
３７    第２の補助トランジスタ
３８    第３の補助トランジスタ
４０    第１のヒューズ
４１    第２のヒューズ
４２    第３のヒューズ
４３    第４のヒューズ
【図１】
2010087668.tif 000003
【図２（ａ）】
2010087668.tif 000004
【図２（ｂ）】
2010087668.tif 000005
【図３（ａ）】
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【図３（ｂ）】
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【図４】
2010087668.tif 000008
【図５】
2010087668.tif 000009
【図６】
2010087668.tif 000010
【図７】
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