(57)【要約】【課題】横型二重拡散ＭＯＳトランジスタのオン抵抗を上昇させることなく、オン状態でのソース-ドレイン領域間の耐圧を向上できる半導体装置および半導体装置の製造方法を提供する。【解決手段】ｐ型半導体基板上７に形成された横型二重拡散ＭＯＳトランジスタを構成において、ソース領域となる高濃度ｎ型拡散層９に接するように、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０を形成する。上記高濃度ｐ型拡散層１０は、ソースコンタクト部４sの内側に位置する基部１０a(十字形の交差部分)と、上記基部１０aからソースコンタクト部４sの外側に延びた複数の延伸部１０bとを有する。【選択図】図３
2010027785.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第２導電型の低濃度ウエル層と、
上記第２導電型の低濃度ウエル層内に形成された第１導電型の低濃度ウエル層と、
上記第１導電型の低濃度ウエル層内に形成されたソース領域となる第２導電型の高濃度拡散層と、
上記第２導電型の低濃度ウエル層内かつ上記第１導電型の低濃度ウエル層から離れた位置に形成されたドレイン領域となる第２導電型の高濃度拡散層と、
上記第１導電型の低濃度ウエル層内に上記ソース領域となる第２導電型の高濃度拡散層に接するように形成され、上記第１導電型の低濃度ウエル層の電極となる第１導電型の高濃度拡散層と、
上記ドレイン領域となる第２導電型の高濃度拡散層と上記ソース領域となる第２導電型の高濃度拡散層との間の領域上にゲート絶縁膜を介して形成されたゲート電極と、
上記ドレイン領域となる第２導電型の高濃度拡散層上に形成され、上記ドレイン領域となる第２導電型の高濃度拡散層表面に設けられたドレインコンタクト部で接するドレイン金属膜と、
上記ソース領域となる第２導電型の高濃度拡散層上および上記第１導電型の高濃度拡散層上に形成され、上記ソース領域となる第２導電型の高濃度拡散層表面の一部および上記第１導電型の高濃度拡散層表面の一部に設けられたソースコンタクト部で接するソース金属膜と
を備え、
上記第１導電型の高濃度拡散層は、上記ソースコンタクト部の内側に位置する基部と、上記基部から上記ソースコンタクト部の外側に延びた複数の延伸部とを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記ソース領域となる第２導電型の高濃度拡散層と上記ドレイン領域となる第２導電型の高濃度拡散層が、多角形、円形、菱形のうちの少なくとも１つの平面形状をしており、
上記ソース領域となる第２導電型の高濃度拡散層と上記ドレイン領域となる第２導電型の高濃度拡散層が交互に格子状に配列されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第１導電型の低濃度ウエル層の電極となる上記第１導電型の高濃度拡散層が、平面形状がひし形または正方形の上記ソース領域となる第２導電型の高濃度拡散層に対して、上記菱形または上記正方形の２つの対角線に沿って平面形状が十字形になるように形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第１導電型の低濃度ウエル層の電極となる上記第１導電型の高濃度拡散層が、平面形状が菱形または正方形の上記ソース領域となる第２導電型の高濃度拡散層に対して、上記菱形または上記正方形の対向する２辺の中央を結ぶ２組の直線に沿って平面形状が十字形になるように形成されていることを特徴とする半導体装置。
【請求項５】
請求項１から４までのいずれか１つに記載の半導体装置において、
低電圧駆動ＣＭＯＳと高電圧駆動ＣＭＯＳを備えていることを特徴とする半導体装置。
【請求項６】
第１導電型の半導体基板上に第２導電型の低濃度ウエル層を形成する工程と、
上記第２導電型の低濃度ウエル層内に第１導電型の低濃度ウエル層を形成する工程と、
上記第２導電型の低濃度ウエル層内に第２導電型の中濃度ウエル層を形成する工程と、
上記第１導電型の半導体基板上にゲート絶縁膜を形成し、更にそのゲート絶縁膜上にポリシリコン膜３をデポジションすることにより上記第１導電型の低濃度ウエル層と上記第２導電型の中濃度ウエル層との間の領域を覆うゲート電極を形成する工程と、
上記ゲート電極の両側の上記第１導電型の低濃度ウエル層内かつ上記第２導電型の中濃度ウエル層内にソース領域,ドレイン領域となる第２導電型の高濃度拡散層を夫々形成する工程と、
上記第１導電型の低濃度ウエル層内に、上記ソース領域となる第２導電型の高濃度拡散層に接するように第１導電型の高濃度拡散層を形成する工程と、
上記第１導電型の高濃度拡散層を形成した後、上記第１導電型の半導体基板上に層間絶縁膜を形成する工程と、
上記ソース領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分にコンタクトホールを形成すると共に、上記ドレイン領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分にコンタクトホールを形成する工程と、
上記ソース領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分に形成されたコンタクトホールに、上記ソース領域となる第２導電型の高濃度拡散層表面の一部および上記第１導電型の高濃度拡散層表面の一部を含むソースコンタクト部で接するソース金属膜を形成すると共に、上記ドレイン領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分に形成されたコンタクトホールに、上記ドレイン領域となる第２導電型の高濃度拡散層表面に設けられたドレインコンタクト部で接するドレイン金属膜を形成する工程と
を有し、
上記第１導電型の高濃度拡散層は、上記ソースコンタクト部の内側に位置する基部と、上記基部から上記ソースコンタクト部の外側に延びた複数の延伸部とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特にドレイン領域とソース領域が交互に格子状に配列された横型二重拡散ＭＯＳトランジスタを備えた半導体装置およびその半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置としては、ドレイン領域とソース領域が交互に格子状に配列された横型二重拡散ＭＯＳトランジスタがある(例えば、特表平１０−５０６７５５号公報(特許文献１)参照)。
【０００３】
このような横型二重拡散ＭＯＳトランジスタの一般的な構造の平面図と断面図を図２１,図２２に示している。
【０００４】
図２１,図２２に示すように、この横型二重拡散ＭＯＳトランジスタは、ｐ型半導体基板上１０７に低濃度ｎ型ウエル層１０８が形成され、低濃度ｎ型ウエル層１０８内に、低濃度ｎ型ウエル層１０８より浅く低濃度ｐ型ウエル層１１１および中濃度ｎ型ウエル層１１４が形成され、低濃度ｎ型ウエル層１０８および低濃度ｐ型ウエル層１１１内にドレイン領域およびソース領域となる高濃度ｎ型拡散層１０９が形成され、低濃度ｐ型ウエル層１１１の電位をとるための高濃度ｐ型拡散層１１０が形成され、さらに、ｐ型半導体基板１０７上にゲート酸化膜１１３を挟みポリシリコン膜からなるゲート電極１０３が形成された高耐圧トランジスタである。
【０００５】
上記横型二重拡散ＭＯＳトランジスタは、図２１に示すようなドレイン領域１０５とソース領域１０６を交互に格子状に配列したＮチャネル高耐圧トランジスタで、格子状に配列された最外周領域を高濃度ｎ型拡散層で終端している。
【０００６】
横型二重拡散ＭＯＳトランジスタのオン抵抗を低減する手法として、図２１に示すようなドレイン領域となる拡散層を囲むように中濃度拡散層を形成することは、その条件(中濃度層の具体的な濃度や低濃度ｐ型ウエルとの距離等)が最適であれば、トランジスタのオフ耐圧を損ねる(低下)ことなく、オン抵抗を低減させるのに有効である。
【０００７】
しかし、上記構造の高耐圧トランジスタの場合、その耐圧を確保するためには、低濃度ｎ型ウエル層および低濃度ｐ型ウエル層の抵抗を高く設定することが不可欠となる。
【０００８】
上記低濃度ｎ型ウエル層および低濃度ｐ型ウエル層の抵抗が高くなることは、横型二重拡散ＭＯＳトランジスタがオン状態にある場合、チャネル領域(低濃度ｐ型ウエル層)に発生するホットキャリアの回収効率が悪化し、ソース側の高濃度ｎ型拡散層と低濃度ｐ型拡散層と低濃度ｎ型拡散層をそれぞれエミッタ,ベース,コレクタとする寄生バイポーラトランジスタが動作(オン)し易い状態にある。
【０００９】
結果として、横型二重拡散ＭＯＳトランジスタがオン状態のとき、ドレイン電圧の上昇と共に、ホットキャリアの発生による横型二重拡散ＭＯＳトランジスタのオン耐圧(オン状態でのソース-ドレイン領域間の耐圧)が悪化するという問題がある。
【特許文献１】特表平１０−５０６７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、この発明の課題は、横型二重拡散ＭＯＳトランジスタのオン抵抗を上昇させることなく、オン状態でのソース-ドレイン領域間の耐圧を向上できる半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、この発明の半導体装置は、
第１導電型の半導体基板上に形成された第２導電型の低濃度ウエル層と、
上記第２導電型の低濃度ウエル層内に形成された第１導電型の低濃度ウエル層と、
上記第１導電型の低濃度ウエル層内に形成されたソース領域となる第２導電型の高濃度拡散層と、
上記第２導電型の低濃度ウエル層内かつ上記第１導電型の低濃度ウエル層から離れた位置に形成されたドレイン領域となる第２導電型の高濃度拡散層と、
上記第１導電型の低濃度ウエル層内に上記ソース領域となる第２導電型の高濃度拡散層に接するように形成され、上記第１導電型の低濃度ウエル層の電極となる第１導電型の高濃度拡散層と、
上記ドレイン領域となる第２導電型の高濃度拡散層と上記ソース領域となる第２導電型の高濃度拡散層との間の領域上にゲート絶縁膜を介して形成されたゲート電極と、
上記ドレイン領域となる第２導電型の高濃度拡散層上に形成され、上記ドレイン領域となる第２導電型の高濃度拡散層表面に設けられたドレインコンタクト部で接するドレイン金属膜と、
上記ソース領域となる第２導電型の高濃度拡散層上および上記第１導電型の高濃度拡散層上に形成され、上記ソース領域となる第２導電型の高濃度拡散層表面の一部および上記第１導電型の高濃度拡散層表面の一部に設けられたソースコンタクト部で接するソース金属膜と
を備え、
上記第１導電型の高濃度拡散層は、上記ソースコンタクト部の内側に位置する基部と、上記基部から上記ソースコンタクト部の外側に延びた複数の延伸部とを有することを特徴とする。
【００１２】
上記構成の半導体装置によれば、ソースコンタクト部の内側に位置する基部と、上記基部からソースコンタクト部の外側に延びた複数の延伸部とを有する第１導電型の高濃度拡散層を、第１導電型の低濃度ウエル層内にソース領域となる第２導電型の高濃度拡散層に接するように形成することによって、横型二重拡散ＭＯＳトランジスタがオン状態にある場合、第１導電型の低濃度ウエル層に発生するホットキャリアが、第１導電型の高濃度拡散層により効率よく回収されるので、横型二重拡散ＭＯＳトランジスタのオン抵抗を上昇させることなく、オン状態でのソース-ドレイン領域間の耐圧を向上できる。これにより、横型二重拡散ＭＯＳトランジスタの動作電圧をより高電圧側で動作させることが可能となる。また、低電圧駆動で使用する場合に対しても、ＤＡＨＣ(Drain Avalanche Hot Carrier)に対する耐性のマージンが同時に向上する効果が得られる。
【００１３】
また、一実施形態の半導体装置では、
上記ソース領域となる第２導電型の高濃度拡散層と上記ドレイン領域となる第２導電型の高濃度拡散層が、多角形、円形、菱形のうちの少なくとも１つの平面形状をしており、
上記ソース領域となる第２導電型の高濃度拡散層と上記ドレイン領域となる第２導電型の高濃度拡散層が交互に格子状に配列されている。
【００１４】
上記実施形態によれば、多角形、円形、菱形のうちの少なくとも１つの平面形状のソース領域となる第２導電型の高濃度拡散層とドレイン領域となる第２導電型の高濃度拡散層が交互に格子状に配列された複数の横型二重拡散ＭＯＳトランジスタからなるトランジスタアレー構成とすることによって、各トランジスタのソース領域の周囲にドレイン領域が配置され、ドレイン電流が流れる経路が多くなり、オン抵抗を小さくできる。
【００１５】
また、一実施形態の半導体装置では、上記第１導電型の低濃度ウエル層の電極となる上記第１導電型の高濃度拡散層が、平面形状がひし形または正方形の上記ソース領域となる第２導電型の高濃度拡散層に対して、上記菱形または上記正方形の２つの対角線に沿って平面形状が十字形になるように形成されている。
【００１６】
上記実施形態によれば、平面形状がひし形または正方形のソース領域となる第２導電型の高濃度拡散層に対して、その菱形または正方形の２つの対角線に沿って第１導電型の高濃度拡散層の平面形状が十字形になるように第１導電型の高濃度拡散層を形成することによって、第１導電型の低濃度ウエル層に発生するホットキャリアを第１導電型の高濃度拡散層によりさらに効率よく回収することができる。
【００１７】
また、一実施形態の半導体装置では、上記第１導電型の低濃度ウエル層の電極となる上記第１導電型の高濃度拡散層が、平面形状が菱形または正方形の上記ソース領域となる第２導電型の高濃度拡散層に対して、上記菱形または上記正方形の対向する２辺の中央を結ぶ２組の直線に沿って平面形状が十字形になるように形成されている。
【００１８】
上記実施形態によれば、平面形状が菱形または正方形のソース領域となる第２導電型の高濃度拡散層に対して、その菱形または正方形の対向する２辺の中央を結ぶ２組の直線に沿って第１導電型の高濃度拡散層の平面形状が十字形になるように第１導電型の高濃度拡散層を形成することによって、第１導電型の低濃度ウエル層に発生するホットキャリアを第１導電型の高濃度拡散層によりさらに効率よく回収することができる。
【００１９】
また、一実施形態の半導体装置では、低電圧駆動ＣＭＯＳと高電圧駆動ＣＭＯＳを備えている。
【００２０】
上記実施形態によれば、低電圧駆動ＣＭＯＳと高電圧駆動ＣＭＯＳを備えて、多電源を用いた回路構成とすることで、用途に幅を持たすことが可能となる。また、部品としての半導体装置が１個で済ませることが可能となり、製造コストを低減でき、環境にも配慮した半導体装置を提供できる。
【００２１】
また、この発明の半導体装置の製造方法では、
第１導電型の半導体基板上に第２導電型の低濃度ウエル層を形成する工程と、
上記第２導電型の低濃度ウエル層内に第１導電型の低濃度ウエル層を形成する工程と、
上記第２導電型の低濃度ウエル層内に第２導電型の中濃度ウエル層を形成する工程と、
上記第１導電型の半導体基板上にゲート絶縁膜を形成し、更にそのゲート絶縁膜上にポリシリコン膜３をデポジションすることにより上記第１導電型の低濃度ウエル層と上記第２導電型の中濃度ウエル層との間の領域を覆うゲート電極を形成する工程と、
上記ゲート電極の両側の上記第１導電型の低濃度ウエル層内かつ上記第２導電型の中濃度ウエル層内にソース領域,ドレイン領域となる第２導電型の高濃度拡散層を夫々形成する工程と、
上記第１導電型の低濃度ウエル層内に、上記ソース領域となる第２導電型の高濃度拡散層に接するように第１導電型の高濃度拡散層を形成する工程と、
上記第１導電型の高濃度拡散層を形成した後、上記第１導電型の半導体基板上に層間絶縁膜を形成する工程と、
上記ソース領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分にコンタクトホールを形成すると共に、上記ドレイン領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分にコンタクトホールを形成する工程と、
上記ソース領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分に形成されたコンタクトホールに、上記ソース領域となる第２導電型の高濃度拡散層表面の一部および上記第１導電型の高濃度拡散層表面の一部を含むソースコンタクト部で接するソース金属膜を形成すると共に、上記ドレイン領域となる第２導電型の高濃度拡散層上の上記層間絶縁膜の部分に形成されたコンタクトホールに、上記ドレイン領域となる第２導電型の高濃度拡散層表面に設けられたドレインコンタクト部で接するドレイン金属膜を形成する工程と
を有し、
上記第１導電型の高濃度拡散層は、上記ソースコンタクト部の内側に位置する基部と、上記基部から上記ソースコンタクト部の外側に延びた複数の延伸部とを有することを特徴とする。
【００２２】
上記構成の半導体装置の製造方法によれば、第１導電型の半導体基板上に第２導電型の低濃度ウエル層を形成し、第２導電型の低濃度ウエル層内に第２導電型の低濃度ウエル層よりも浅くなるように第１導電型の低濃度ウエル層が形成され、さら低濃度ウエル層内に中濃度ｎ型ウエル層が形成され、第２導電型の低濃度ウエル層の表面にゲート絶縁膜を形成した後、ゲート電極となるポリシリコン膜をチャネル領域となる第１導電型の低濃度ウエル層にオーバラップするように加工形成し、第１導電型の低濃度ウエル層内および第２導電型の低濃度ウエル層にソース領域となる第２導電型の高濃度拡散層およびドレイン領域となる第２導電型の高濃度拡散層を形成し、ドレイン側第２導電型の高濃度拡散層を囲むように第２導電型の中濃度ウエル層を形成し、さらに、第１導電型の低濃度ウエル層の電位を取るために第１導電型の低濃度ウエル層内に、ソース領域となる第２導電型の高濃度拡散層と接するように第１導電型の高濃度拡散層を形成し、次に層間絶縁膜を表面に成膜形成し、次にソース領域となる第２導電型の高濃度拡散層およびドレイン領域となる第２導電型の高濃度拡散層の電位を取るためのコンタクトホールを形成し、そのコンタクトホールを埋めるようにソース金属膜とドレイン金属膜を成膜形成および加工配線を施し電気的に接続される。こうして、横型二重拡散ＭＯＳトランジスタが形成される。
【００２３】
この構造の横型二重拡散ＭＯＳトランジスタのオン耐圧は、第１導電型の低濃度ウエル層に発生するホットキャリアにより、第１導電型の低濃度ウエル層の電位が上昇することで、ソース領域の第２導電型の高濃度拡散層と第１導電型の低濃度ウエル層と第２導電型の低濃度ウエル層をそれぞれ、エミッタ,ベース,コレクタとした寄生バイポーラが動作することに起因する。
【００２４】
そこで、この寄生バイポーラが動作しない対策として、ソースコンタクト部の内側に位置する基部と、上記基部からソースコンタクト部の外側に延びた複数の延伸部とを有する第１導電型の高濃度拡散層を形成することによって、第１導電型の低濃度ウエル層に発生するホットキャリアを第１導電型の高濃度拡散層により効率よく回収し、第１導電型の低濃度ウエル層の電位上昇を抑制する。このように、第１導電型の高濃度拡散層の一部をコンタクトホールにオーバラップするように配置にすることで、横型二重拡散ＭＯＳトランジスタのオン抵抗を上昇させることなく、オン状態でのソース-ドレイン領域間の耐圧を向上できる。
【発明の効果】
【００２５】
以上より明らかなように、この発明の半導体装置および半導体装置の製造方法によれば、横型二重拡散ＭＯＳトランジスタのオン抵抗を上昇させることなく、オン状態でのソース-ドレイン領域間の耐圧を向上できる半導体装置および半導体装置の製造方法を実現することができる。
【００２６】
なお、本発明により、より高電圧側での使用が可能となることは勿論、従来の仕様電圧においては、ＤＡＨＣ(Drain Avalanche Hot Carrier)に対するマージンおよびそれによる機能低下の抑制も同時に得られる。
【発明を実施するための最良の形態】
【００２７】
以下、この発明の半導体装置および半導体装置の製造方法を図示の実施の形態により詳細に説明する。なお、以下の実施形態では、第１導電型がｐ型、第２導電型がｎ型の例について説明する。
【００２８】
〔第１実施形態〕
図１はこの発明の第１実施形態の半導体装置の横型二重拡散ＭＯＳトランジスタの平面図を示している。
【００２９】
図１に示す横型二重拡散ＭＯＳトランジスタは、ドレイン領域５とソース領域６を交互に格子状に配列したＮチャネル高耐圧トランジスタで、格子状に配列された平面形状が菱形のドレイン領域５,ソース領域６の最外周領域を高濃度ｎ型拡散層で終端している。
【００３０】
上記格子状に配列された平面形状が菱形のドレイン領域５とソース領域６との間の領域上に、ゲート絶縁膜(図示せず)を介してゲート電極３が網目状に形成されている。
【００３１】
また、図中横方向に並ぶドレイン領域５の列毎に帯状のドレイン金属膜２を形成し、図中横方向に並ぶソース領域６の列毎に帯状のソース金属膜１を形成している。上記ドレイン金属膜２は、ドレインコンタクト部４dを介してドレイン領域５に接続され、ソース金属膜１は、ソースコンタクト部４sを介してソース領域６に接続されている。
【００３２】
図２は図１に示すII−II線から見た断面図を示している。この横型二重拡散ＭＯＳトランジスタは、図２に示すように、第１導電型の半導体基板の一例としてのｐ型半導体基板上７に第２導電型の低濃度ウエル層の一例としての低濃度ｎ型ウエル層８が形成され、低濃度ｎ型ウエル層８内に、低濃度ｎ型ウエル層８より浅く第１導電型の低濃度ウエル層の一例としての低濃度ｐ型ウエル層１１および第２導電型の中濃度ウエル層の一例としての中濃度ｎ型ウエル層１４が形成され、低濃度ｎ型ウエル層８および低濃度ｐ型ウエル層１１内にドレイン領域５およびソース領域６となる第２導電型の高濃度拡散層の一例としての高濃度ｎ型拡散層９が形成されている。さらに、ソース領域となる高濃度ｎ型拡散層９に接するように、低濃度ｐ型ウエル層１１の電位をとるための電極となる第１導電型の高濃度拡散層の一例としての高濃度ｐ型拡散層１０が形成され、ｐ型半導体基板７上にゲート絶縁膜の一例としてのゲート酸化膜１３を挟みポリシリコン膜からなるゲート電極３が形成されている。
【００３３】
また、図３は、図１のソース領域６を拡大した平面図を示している。
【００３４】
図３に示すように、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０が、平面形状が菱形のソース領域６となる高濃度ｎ型拡散層９に対して、菱形の２つの対角線に沿って平面形状が十字形になるように形成されている。上記高濃度ｐ型拡散層１０は、ソースコンタクト部４sの内側に位置する基部１０a(十字形の交差部分)と、上記基部１０aからソースコンタクト部４sの外側に延びた複数の延伸部１０bとを有する。
【００３５】
図２３に示す従来の横型二重拡散ＭＯＳトランジスタのソースコンタクト部１０４内に配置しているのに対して、この第１実施形態では、図３に示すように、高濃度ｐ型拡散層１０の一部をソースコンタクト部４s外にオーバラップさせて配置している。
【００３６】
また、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０の配置は、これに限らず、他の例として図４に示すように、高濃度ｐ型拡散層１０を、平面形状が菱形のソース領域６となる高濃度ｎ型拡散層９に対して、菱形の対向する２辺の中央を結ぶ２組の直線に沿って平面形状が十字形になるように形成してもよい。この場合も、高濃度ｐ型拡散層１０は、ソースコンタクト部４sの内側に位置する基部１０a(十字形の交差部分)と、上記基部１０aからソースコンタクト部４sの外側に延びた複数の延伸部１０bとを有する。
【００３７】
なお、高濃度ｎ型拡散層９の平面形状が菱形としたが、多角形、円形であってもよい。
【００３８】
さらに、高濃度ｐ型拡散層１０のより具体的な配置方法について、図５,図６で説明する。図５,図６は本発明の半導体装置の他のソース領域６の平面拡大図であり、図５,図６の場合も、図３,図４と同様の効果を奏する。図中の記号(ａ〜ｄ)は、高濃度ｐ型拡散層１０を配置形成する上で、ソースコンタクト部４s、ゲート電極３の関係について記しており、ゲート電極３の内周の１辺(ａ)を“１”とした場合の各ｂ、ｃ、ｄの寸法を割合で示すものである。図５で説明すると、ゲート電極３の内側幅(ａ)を“１”として、高濃度ｐ型拡散１０を、(ｂ)：０．０９〜０．２、(ｃ)：０．６〜０．８、(ｄ)：０．６〜０．８の範囲で配置する。一方、図６のように配置する場合、図５と同じくゲートポリシリコン電極の内側の幅(ａ)を“１”とした場合、(ｂ)：０．１８〜０．４、(ｃ)：０．３〜０．４、(ｄ)：０〜０．１の範囲で配置する。
【００３９】
このように、高濃度ｐ型拡散層１０を配置形成することで、トランジスタがオン状態にある場合、低濃度ｐ型ウエル層１１に発生するホットキャリアが、高濃度ｐ型拡散層１０により効率よく回収され、トランジスタのオン耐圧向上が図れる。
【００４０】
図８は、図３,図４に示すソース領域６のVIII−VIII線から見た断面を示し、図９は、図３,図４に示すソース領域６のIX−IX線から見た断面を示している。図９において、図２２に示す従来の高濃度ｐ型拡散層１０の配置と比較すると、この第１実施形態の方は、高濃度ｐ型拡散層１０が図５,図６の図中の記号(ｄ)の範囲で配置されている。
【００４１】
これにより、トランジスタがオン状態であるとき、低濃度ｐ型ウエル層１１の電位上昇の原因となるホットキャリアが、高濃度ｐ型拡散層１０に回収され易くなり、ソース領域６の高濃度ｎ型拡散層９と低濃度ｐ型ウエル層１１と低濃度ｎ型ウエル層８をそれぞれ、エミッタ,ベース,コレクタとした寄生バイポーラの動作が抑制される。
【００４２】
図７は、その効果確認として実際にトランジスタを作成し、従来の横型二重拡散ＭＯＳトランジスタとこの実施形態の図３,図４に示す横型二重拡散ＭＯＳトランジスタのＩｄ−Ｖｄを比較した結果を示している(ただし、ゲート電圧Ｖｇ＞閾値電圧Ｖｔ)。図７において、横軸はソース-ドレイン領域間の電圧Ｖｄ[Ｖ]であり、縦軸はドレイン電流Ｉｄ[Ａ]である。図７のＩｄ−Ｖｄ波形に示すように、横型二重拡散ＭＯＳトランジスタのソース-ドレイン領域間のオン耐圧は約３０％向上する効果が得られる。
【００４３】
この手法により、オン耐圧が向上し、横型二重拡散ＭＯＳトランジスタの動作電圧をより高電圧側で動作させることが可能となる。
【００４４】
図７に示すＩｄ−Ｖｄ波形では、ドレイン電流がブレイクする前に、徐々に電流が増加して、最終的には急激に電流が増加している。この徐々に増加する電流がホットキャリアによる電流成分である。仮に、このようなドレイン電流が徐々に増加する領域を仕様電圧としてこの半導体装置を使用する場合、ドレイン電流がブレイクするまでのマージンはあるが、既にホットキャリによる影響を受け始めている領域であり、トランジスタ特性が劣化する恐れがある。これに対して、この第１実施形態の半導体装置では、ソース−ドレイン間の電圧(オン耐圧)を向上することで、ホットキャリによる影響を緩和させることが可能となり、その結果、トランジスタの使用時間に対するトランジスタ特性の劣化率が低減できる。
【００４５】
したがって、この第１実施形態の半導体装置では、低電圧駆動で使用する場合に対しても、ＤＡＨＣ(Drain Avalanche Hot Carrier)に対する耐性のマージンが同時に向上する効果が得られる。
【００４６】
また、菱形の平面形状のソース領域６となる第２導電型の高濃度拡散層とドレイン領域５となる第２導電型の高濃度拡散層が交互に格子状に配列された複数の横型二重拡散ＭＯＳトランジスタからなるトランジスタアレー構成とすることによって、各トランジスタのソース領域の周囲にドレイン領域が配置され、ドレイン電流が流れる経路が多くなり、オン抵抗を小さくできる。なお、ソース領域,ドレイン領域の平面形状は、菱形に限らず、他の多角形や円形などであってもよい。
【００４７】
〔第２実施形態〕
図１０〜図２０はこの発明の第２実施形態の半導体装置の製造方法の工程断面図を示している。なお、この第２実施形態の説明は、横型二重拡散ＭＯＳトランジスタ以外に、横型二重拡散ＭＯＳトランジスタと同時に形成された低電圧駆動ＣＭＯＳ(Complementary Metal-Oxide Semiconductor：コンプリメンタリ・メタル・オキサイド・セミコンダクタ)および高電圧駆動ＣＭＯＳを備えた半導体装置に関するが、ここでは、その低電圧駆動ＣＭＯＳおよび高電圧駆動ＣＭＯＳの工程断面図は省略する。
【００４８】
まず、第１導電型の半導体基板の一例としてのｐ型半導体基板７に第２導電型の低濃度ウエル層の一例としての低濃度ｎ型ウエル層８を形成する。低濃度ｎ型ウエル層８を形成するときの領域選択は、フォトリソグラフィーにて選択開口する。なお、低濃度ｎ型ウエル層８は、不純物としてリン(Ｐ)をイオン注入し、高温の熱処理にて拡散させて形成する(図１０)。
【００４９】
なお、この低濃度ｎ型ウエル層８は、低電圧駆動ＣＭＯＳトランジスタのウエルおよび高電圧駆動Ｐチャネル用ウエルおよび低電圧駆動Ｐチャネルのフィールド反転防止用としても共用している。
【００５０】
次いで、ｐ型半導体基板７の表面に窒化シリコン膜１６をデポジションし、フォトリソグラフィーを通じて窒化シリコンをパターニングし、次いで、窒化シリコン膜１６をマスクとして、例えば１０００〜１２００℃で熱処理することにより、ｐ型半導体基板７の表面を選択的に酸化させて４００〜８００ｎｍの酸化膜１５を形成する(図１１)。
【００５１】
その後、窒化シリコン膜１６を除去する(図１２)。
【００５２】
次に、チャネル領域となる部分をフォトリソグラフィーにて選択開口し、イオン注入(ボロン)を行うことでチャネル領域となる第１導電型の低濃度ウエル層の一例としての低濃度ｐ型ウエル層１１を形成する(図１３)。なお、この低濃度ｐ型ウエル層１１は、低電圧駆動ＣＭＯＳのＮチャネルウエルおよび高耐圧駆動Ｐチャネルトランジスタ用のドレイン領域,ソース領域にも共用している。
【００５３】
次に、低濃度ｐ型ウエル層１１の形成と同様の方法で、ドレイン領域の抵抗を下げるための部分をフォトリソグラフィーにて選択開口し、イオン注入(リン)を行って第２導電型の中濃度ウエル層の一例としての中濃度ｎ型ウエル層１４を形成する(図１４)。この中濃度ｎ型ウエル層１４は、最終的には低濃度ｎ型ウエル層８の濃度よりも高くなるように設定される。なお、この中濃度ｎ型ウエル層１４は、高電圧駆動Ｎチャネルトランジスタのドレイン領域,ソース領域のドリフト領域としても共用している。
【００５４】
次に、熱処理により、ｐ型半導体基板７の表面にゲート酸化膜１３を形成し、次いで、そのゲート酸化膜１３の上に電極となるポリシリコン膜を成膜し、そのポリシリコン膜をフォトリソグラフィー技術を用いてパターニングすることで、ゲート電極３が形成される(図１５)。
【００５５】
上記熱処理により、上記低濃度ｐ型ウエル層１１と中濃度ｎ型ウエル層１４は同時に拡散されるが、このとき、低濃度ｐ型ウエル層１１と中濃度ｎ型ウエル層１４は、低濃度ｎ型ウエル層８よりも浅く形成される。また、このとき、イオン種の拡散係数の違いにより、低濃度ｐ型ウエル層１１の方が中濃度ｎ型ウエル層１４よりも深く形成される(図１５)。
【００５６】
次に、横型二重拡散ＭＯＳトランジスタのソース領域６およびドレイン領域５となる高濃度ｎ型拡散層を形成するために、フォトリソグラフィーにて選択開口し、イオン注入(砒素)を施し、第２導電型の高濃度拡散層の一例としての高濃度ｎ型拡散層９を形成する(図１６)。なお、この高濃度ｎ型拡散層９は、低電圧駆動Ｎチャネル領域および高電圧駆動Ｎチャネル領域のドレイン領域およびソース領域にも共用される。
【００５７】
次いで、フォトリソグラフィーにて選択開口し、イオン注入(ボロン)して、低濃度ｐ型ウエル層１１の電位をとるための電極となる第１導電型の高濃度拡散層の一例としての高濃度ｐ型拡散層１０を形成する(図１７)。
【００５８】
この第２実施形態では、従来の図２３のように配置に対して、第１実施形態の図３,図４に示す配置で高濃度ｐ型拡散層１０が形成される。
【００５９】
なお、この高濃度ｐ型拡散層１０は、低電圧駆動Ｐチャネル領域および高電圧駆動Ｐチャネル領域のドレイン領域,ソース領域にも共用される。
【００６０】
次に、ｐ型半導体基板７表面に層間絶縁膜としてのＣＶＤ(Chemical Vapor Deposition：化学的気相成長)膜１２を成膜形成する(図１８)。
【００６１】
次に、ドレイン領域となる高濃度ｎ型拡散層９と、ソース領域となる拡散層高濃度ｎ型拡散層９とのコンタクトをとるためのコンタクトホール２１,２２を形成する(図１９)。同時に、ゲート電極３とのコンタクトをとるためのコンタクトホールを形成する。
【００６２】
そして、上記コンタクトホール２１,２２を埋めるように、ソース金属膜１,ドレイン金属膜２(例えばアルミニウム)を配線材料として成膜し、フォトリソグラフィー技術を用いて適宜パターニングすることで、ドレイン領域５,ソース領域６が電気的に接続される(図２０)。ゲート電極３も同様にして金属膜と電気的に接続される。
【００６３】
上記第１,第２実施形態では、第１導電型をｐ型とし、第２導電型をｎ型としたが、横型二重拡散ＭＯＳトランジスタの各領域の導電型を逆にしても、この発明の効果を奏する。
【００６４】
また、上記第１,第２実施形態では、第１導電型の半導体基板としてｐ型半導体基板を用いたが、第１導電型の半導体基板に限らず、半導体基板上に形成された別の第１導電型の半導体層を用いてもよい。
【００６５】
また、第１実施形態では、ソース領域となる第２導電型の高濃度拡散層とドレイン領域となる第２導電型の高濃度拡散層が交互に格子状に配列された複数の横型二重拡散ＭＯＳトランジスタからなるトランジスタアレー構成としたが、この発明の半導体装置は、これに限らず、１つの横型二重拡散ＭＯＳトランジスタを備えた半導体装置でもよい。
【００６６】
この発明の具体的な実施の形態について説明したが、この発明は上記第１,第２実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【図面の簡単な説明】
【００６７】
【図１】図１はこの発明の第１実施形態の半導体装置の一例としての横型二重拡散ＭＯＳトランジスタの平面図である。
【図２】図２は図１に示すII−II線から見た断面図である。
【図３】図３は上記半導体装置のソース領域の平面拡大図である。
【図４】図４は上記半導体装置の他のソース領域の平面拡大図である。
【図５】図５は上記半導体装置の他のソース領域の平面拡大図である。
【図６】図６は上記半導体装置の他の半導体装置のソース領域の平面拡大図である。
【図７】図７は従来の横型二重拡散ＭＯＳトランジスタとこの実施形態の図３,図４に示す横型二重拡散ＭＯＳトランジスタのＩｄ−Ｖｄ波形である。
【図８】図８は図３,図４に示すソース領域のVIII−VIII線から見た断面図である。
【図９】図９は図３,図４に示すソース領域のIX−IX線から見た断面図である。
【図１０】図１０はこの発明の第２実施形態の半導体装置の製造方法の一例としての横型二重拡散ＭＯＳトランジスタの工程断面図である。
【図１１】図１１は図１０に続く工程断面図である。
【図１２】図１２は図１１に続く工程断面図である。
【図１３】図１３は図１２に続く工程断面図である。
【図１４】図１４は図１３に続く工程断面図である。
【図１５】図１５は図１４に続く工程断面図である。
【図１６】図１６は図１５に続く工程断面図である。
【図１７】図１７は図１６に続く工程断面図である。
【図１８】図１８は図１７に続く工程断面図である。
【図１９】図１９は図１８に続く工程断面図である。
【図２０】図２０は図１９に続く工程断面図である。
【図２１】図２１は従来の実施例に係わる半導体装置の平面図である。
【図２２】図２２は図２１のXXII−XXII線から見た断面図である。
【図２３】図２３は上記半導体装置のソース領域の平面拡大図である。
【符号の説明】
【００６８】
１…金属配線(ソース)
２…金属配線(ドレイン)
３…ゲート電極
４…コンタクト部
５…ドレイン領域
６…ソース領域
７…ｐ型半導体基板
８…低濃度ｎ型ウエル層
９…高濃度ｎ型拡散層
１０…高濃度ｐ型拡散層
１０a…基部
１０b…延伸部
１１…低濃度ｐ型ウエル層
１２…ＣＶＤ膜
１３…ゲート酸化膜
１４…低濃度ｐ型ウエル層
１５…酸化膜
２１,２２…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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