(57)【要約】【課題】省電力化が可能なアイソレーション・セルが挿入された集積回路を提供する。【解決手段】半導体チップ上に形成された複数の電子回路と、前記各々の電子回路に電力を供給する電源回路と、一方の入力は前記電源回路と接続されており、他方の入力は他の電子回路と接続されており、出力が各々の前記電子回路と接続されている複数の選択回路と、を有し、前記選択回路は、制御部からの制御により、前記電子回路に対し電力を供給するか、又は、前記他の電子回路の信号を入力するかいずれかの選択制御を行うことを特徴とする集積回路を提供することにより上記課題を解決する。【選択図】図３
2010212640.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に形成された複数の電子回路と、
前記各々の電子回路に電力を供給する電源回路と、
一方の入力は前記電源回路と接続されており、他方の入力は他の電子回路と接続されており、出力が各々の前記電子回路と接続されている複数の選択回路と、
を有し、
前記選択回路は、制御部からの制御により、前記電子回路に対し電力を供給するか、又は、前記他の電子回路の信号を入力するかいずれかの選択制御を行うことを特徴とする集積回路。
【請求項２】
前記選択回路は、１つのＯＲ回路と２つのＡＮＤ回路から構成されており、
一方のＡＮＤ回路の入力は前記電源回路と接続されており、他方のＡＮＤ回路の入力は前記他の電子回路と接続されており、
前記２つのＡＮＤ回路の出力は、各々前記ＯＲ回路の入力と接続されており、
前記ＯＲ回路の出力は、前記選択回路の出力となることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記制御部に対応する１つの論理回路が設けられており、
前記論理回路はＡＮＤ回路またはＯＲ回路であって、前記制御部からの出力は前記論理回路に入力するものであり、前記論理回路の出力が前記選択回路に入力し前記選択制御を行うことを特徴とする請求項１または２に記載の集積回路。
【請求項４】
半導体チップ上に形成された複数の電子回路と、
前記各々の電子回路に電力を供給する電源回路と、
一方の入力は前記電源回路と接続されており、他方の入力は他の電子回路と接続されており、出力が各々の前記電子回路と接続されている複数のスキャンレジスタ回路と、
を有し、
前記スキャンレジスタ回路は、制御部からの制御により、前記電子回路に対し電力を供給するか否かの制御及び前記スキャンレジスタ回路によるスキャンテストの実行の制御を行うことを特徴とする集積回路。
【請求項５】
前記スキャンレジスタ回路は、１つのシフトレジスタと１つのＯＲ回路と２つのＡＮＤ回路から構成されており、
一方のＡＮＤ回路の入力は前記電源回路と接続されており、他方のＡＮＤ回路の入力は前記スキャンテストを行うための信号が入力されており、
前記２つのＡＮＤ回路の出力は、各々前記ＯＲ回路の入力と接続されており、
前記ＯＲ回路の出力は、スキャンテストを行うためのシフトレジスタに入力していることを特徴とする請求項４に記載の集積回路。
【請求項６】
前記制御部に対応する２つの論理回路が設けられており、
前記論理回路はＡＮＤ回路またはＯＲ回路であって、前記制御部からの出力は前記論理回路のうち一方の論理回路に入力するものであり、前記一方の論理回路の出力は前記論理回路のうち他方の論理回路に入力するものであり、前記他方の論理回路の出力は前記選択回路に入力し前記制御部からの制御を行うことを特徴とする請求項４または５に記載の集積回路。
【請求項７】
アイソレーション・セルを必要とするＲＴＬ回路またはネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み手段と、
前記アイソレーション・セルと選択回路の一部の論理回路とを兼用する回路を合成する回路合成手段と、
前記アイソレーション・セルと前記選択回路の一部の論理回路との選択制御を行うための論理回路を挿入する回路挿入手段と、
前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化手段と、
前記回路合成手段、前記回路挿入手段及び前記最適化手段により得られたネットリストを出力するネットリスト出力手段と、
を有することを特徴とする集積回路支援装置。
【請求項８】
アイソレーション・セルを必要とするネットリストまたはスキャン挿入済みネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み手段と、
前記アイソレーション・セルを含むスキャンレジスタ回路を構築し、スキャンパスを形成する回路構築手段と、
前記アイソレーション・セルの制御と前記スキャンレジスタ回路の制御とを行うための論理回路を挿入する回路挿入手段と、
前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化手段と、
前記回路挿入手段、前記回路挿入手段及び前記最適化手段により得られたネットリストを出力するネットリスト出力手段と、
を有することを特徴とする集積回路支援装置。
【請求項９】
アイソレーション・セルを必要とするＲＴＬ回路またはネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み工程と、
前記アイソレーション・セルと選択回路の一部の論理回路とを兼用する回路を合成する回路合成工程と、
前記アイソレーション・セルと前記選択回路の一部の論理回路との選択制御を行うための論理回路を挿入する回路挿入工程と、
前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化工程と、
前記回路合成工程、前記回路挿入工程及び前記最適化工程により得られたネットリストを出力するネットリスト出力工程と、
を有することを特徴とする集積回路製造方法。
【請求項１０】
アイソレーション・セルを必要とするネットリストまたはスキャン挿入済みネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み工程と、
前記アイソレーション・セルを含むスキャンレジスタ回路を構築し、スキャンパスを形成する回路構築工程と、
前記アイソレーション・セルの制御と前記スキャンレジスタ回路の制御とを行うための論理回路を挿入する回路挿入工程と、
前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化工程と、
前記回路挿入工程、前記回路挿入工程及び前記最適化工程により得られたネットリストを出力するネットリスト出力工程と、
を有することを特徴とする集積回路製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、集積回路支援装置及び集積回路製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、大規模かつ高集積化が進み、回路動作が複雑になっている。また、半導体集積回路装置のプロセスの微細化に伴って、トランジスタにおけるリーク電流が増加し、半導体集積回路が動作していない時もリーク電流により余分な電力を消費してしまうことが大きな問題となっている。
【０００３】
このため、半導体集積回路装置内に形成された複数の関連する機能回路からなる機能回路ブロックレベルごとに、電力を供給したり電力の供給を遮断したりして、使用していない機能回路ブロックにおけるリーク電流による消費電力を抑えるパワーゲーティング（電源遮断）技術が開示されている。
【０００４】
例えば、ロジック回路及びメモリ回路等の機能回路が集積された機能回路ブロックに対して一括して電力の供給及び電力供給の遮断を行い、リーク電流による電力消費を抑える半導体集積回路装置及びその駆動方法（電力供給方法）に関する技術が開示されている（例えば、特許文献１）。
【０００５】
このような駆動方法により、半導体集積回路装置内で使用しない回路への電力消費を機能回路ブロックごとに遮断することができるため、リーク電流による余分な電力消費を抑えることが可能となる。
【０００６】
具体的に、図１に基づき従来からのパワーゲーティング（電源遮断）技術について説明する。図１は、電源遮断可能な電源ドメインを有する集積回路の構成を示すものである。
【０００７】
図に示されるように、この回路は電源遮断可能な電源ドメインＡ２１１を有しており、電源ドメインＡ２１１からの出力信号１及び出力信号２に対して、各々アイソレーション・セル２１２に入力している。この例では、アイソレーション・セル２１２としてＡＮＤ回路のものを例として挙げているが、ＯＲ回路等その他の構成のアイソレーション・セルでもよい。
【０００８】
アイソレーション・セル２１２は、電源ドメインＡ２１１と異なる別の不図示の電源ドメインＢより電力の供給を受けている。この状態で、電源ドメインＡ２１１が電源遮断したときに電源ドメインＡからの出力信号１及び出力信号２は、Ｈｉ−Ｚ（ハイインピーダンス）状態になる。アイソレーション・セル２１２は、Ｈｉ−Ｚ状態においても貫通電流によりゲート破壊がされないため、アイソレーション・セル２１２を設けることにより、Ｈｉ−Ｚ状態を遮断することができ、アイソレーション・セル２１２の後段のロジック回路２１３においてセルの貫通電流によるゲート破壊を防止することができる。
【０００９】
アイソレーション・セル２１２の制御は、パワー・マネージメント・ユニット２１４により行われる。具体的には、電源ドメインＡ２１１の遮断時においては、パワー・マネージメント・ユニット２１４より、Ｌ状態のアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂを出力し、アイソレーション・セル２１２において、Ｈｉ−Ｚ状態を遮断し、アイソレーション・セル２１２からの出力をＬ状態にする。尚、この例では、ローアクティブ（Low Active）の場合について説明したが、ハイアクティブ（Hi Active）の場合においても制御することが可能である。この場合、アイソレーション・セル２１２は、ＡＮＤ回路ではなく、ＯＲ回路となる。尚、アイソレーション・イネーブル信号ｉｓｏ−ｅｎｂは、電源遮断制御ブロックであるパワー・マネージメント・ユニット２１４において生成され、各々のアイソレーション・セル２１２に入力する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、図１に示すような集積回路の構成では、アイソレーション・セルの挿入により、挿入したパスのタイミングの劣化や配線数の増加により配線の混雑性が増し、また、セルの増加により論理回路等が占める領域（面積）が拡大し、更には、消費電力が増加してしまう。
【００１１】
本発明は、上記に鑑みてなされたものであり、パワーゲーティング技術において、領域が狭く省電力化が可能なアイソレーション・セルが挿入された集積回路、集積回路支援装置及び集積回路製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明は、半導体チップ上に形成された複数の電子回路と、前記各々の電子回路に電力を供給する電源回路と、一方の入力は前記電源回路と接続されており、他方の入力は他の電子回路と接続されており、出力が各々の前記電子回路と接続されている複数の選択回路と、を有し、前記選択回路は、制御部からの制御により、前記電子回路に対し電力を供給するか、又は、前記他の電子回路の信号を入力するかいずれかの選択制御を行うことを特徴とする。
【００１３】
また、本発明は、前記選択回路は、１つのＯＲ回路と２つのＡＮＤ回路から構成されており、一方のＡＮＤ回路の入力は前記電源回路と接続されており、他方のＡＮＤ回路の入力は前記他の電子回路と接続されており、前記２つのＡＮＤ回路の出力は、各々前記ＯＲ回路の入力と接続されており、前記ＯＲ回路の出力は、前記選択回路の出力となることを特徴とする。
【００１４】
また、本発明は、前記制御部に対応する１つの論理回路が設けられており、前記論理回路はＡＮＤ回路またはＯＲ回路であって、前記制御部からの出力は前記論理回路に入力するものであり、前記論理回路の出力が前記選択回路に入力し前記選択制御を行うことを特徴とする。
【００１５】
また、本発明は、半導体チップ上に形成された複数の電子回路と、前記各々の電子回路に電力を供給する電源回路と、一方の入力は前記電源回路と接続されており、他方の入力は他の電子回路と接続されており、出力が各々の前記電子回路と接続されている複数のスキャンレジスタ回路と、を有し、前記スキャンレジスタ回路は、制御部からの制御により、前記電子回路に対し電力を供給するか否かの制御及び前記スキャンレジスタ回路によるスキャンテストの実行の制御を行うことを特徴とする。
【００１６】
また、本発明は、前記スキャンレジスタ回路は、１つのシフトレジスタと１つのＯＲ回路と２つのＡＮＤ回路から構成されており、一方のＡＮＤ回路の入力は前記電源回路と接続されており、他方のＡＮＤ回路の入力は前記スキャンテストを行うための信号が入力されており、前記２つのＡＮＤ回路の出力は、各々前記ＯＲ回路の入力と接続されており、前記ＯＲ回路の出力は、スキャンテストを行うためのシフトレジスタに入力していることを特徴とする。
【００１７】
また、本発明は、前記制御部に対応する２つの論理回路が設けられており、前記論理回路はＡＮＤ回路またはＯＲ回路であって、前記制御部からの出力は前記論理回路のうち一方の論理回路に入力するものであり、前記一方の論理回路の出力は前記論理回路のうち他方の論理回路に入力するものであり、前記他方の論理回路の出力は前記選択回路に入力し前記制御部からの制御を行うことを特徴とする。
【００１８】
また、本発明は、アイソレーション・セルを必要とするＲＴＬ回路またはネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み手段と、前記アイソレーション・セルと選択回路の一部の論理回路とを兼用する回路を合成する回路合成手段と、前記アイソレーション・セルと前記選択回路の一部の論理回路との選択制御を行うための論理回路を挿入する回路挿入手段と、前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化手段と、前記回路合成手段、前記回路挿入手段及び前記最適化手段により得られたネットリストを出力するネットリスト出力手段と、を有することを特徴とする。
【００１９】
また、本発明は、アイソレーション・セルを必要とするネットリストまたはスキャン挿入済みネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み手段と、前記アイソレーション・セルを含むスキャンレジスタ回路を構築し、スキャンパスを形成する回路構築手段と、前記アイソレーション・セルの制御と前記スキャンレジスタ回路の制御とを行うための論理回路を挿入する回路挿入手段と、前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化手段と、前記回路挿入手段、前記回路挿入手段及び前記最適化手段により得られたネットリストを出力するネットリスト出力手段と、を有することを特徴とする。
【００２０】
また、本発明は、アイソレーション・セルを必要とするＲＴＬ回路またはネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み工程と、前記アイソレーション・セルと選択回路の一部の論理回路とを兼用する回路を合成する回路合成工程と、前記アイソレーション・セルと前記選択回路の一部の論理回路との選択制御を行うための論理回路を挿入する回路挿入工程と、前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化工程と、前記回路合成工程、前記回路挿入工程及び前記最適化工程により得られたネットリストを出力するネットリスト出力工程と、を有することを特徴とする。
【００２１】
また、本発明は、アイソレーション・セルを必要とするネットリストまたはスキャン挿入済みネットリスト、集積回路の制約及びセルライブラリを読み込む読み込み工程と、前記アイソレーション・セルを含むスキャンレジスタ回路を構築し、スキャンパスを形成する回路構築工程と、前記アイソレーション・セルの制御と前記スキャンレジスタ回路の制御とを行うための論理回路を挿入する回路挿入工程と、前記アイソレーション・セルを含めた前記集積回路におけるタイミング、領域、消費電力を最適化するための最適化工程と、前記回路挿入工程、前記回路挿入工程及び前記最適化工程により得られたネットリストを出力するネットリスト出力工程と、を有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、パワーゲーティング技術において、領域が狭く省電力化が可能なアイソレーション・セルが挿入された集積回路、集積回路支援装置及び集積回路製造方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】従来のアイソレーション・セルを挿入した集積回路の構成図
【図２】選択回路を設けた従来のアイソレーション・セルを挿入した集積回路の構成図
【図３】第１の実施の形態に係る選択回路を設けた集積回路の構成図
【図４】スキャンレジスタ回路を設けた従来のアイソレーション・セルを挿入した集積回路の構成図
【図５】第２の実施の形態に係るスキャンレジスタ回路を設けた集積回路の構成図
【図６】第３の実施の形態に係る集積回路支援装置の構成図
【図７】第４の実施の形態に係る集積回路支援装置の構成図
【発明を実施するための形態】
【００２４】
本発明を実施するための形態について、以下に説明する。
【００２５】
〔第１の実施の形態〕
第１の実施の形態について説明する。最初に、図２に基づき従来のアイソレーション・セルを挿入し選択回路を設けた構成の集積回路について説明する。図２（ａ）は、従来のアイソレーション・セルを挿入し選択回路を設けた構成の集積回路の全体の構成図であり、図２（ｂ）は、選択回路の構成図である。
【００２６】
図に示されるように、この回路は電源回路である電源遮断可能な電源ドメインＡ１１を有しており、電源ドメインＡ１１からの出力信号１及び出力信号２は、アイソレーション・セル１２に入力している。
【００２７】
アイソレーション・セル１２は、電源ドメインＡ１１と異なる不図示の電源ドメインＢより電力の供給を受けている。即ち、アイソレーション・セル１２、選択回路１３、電子回路であるロジック回路１４及びロジック回路１５、パワー・マネージメント・ユニット１６は、電源ドメインＢの電源ドメイン領域にある。
【００２８】
アイソレーション・セル１２の制御は、パワー・マネージメント・ユニット１６により行われ、電源ドメインＡ１１の遮断時において、パワー・マネージメント・ユニット１６より、Ｌ状態のアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂを出力し、アイソレーション・セル１２において、無関係にＨｉ−Ｚ状態を遮断し、アイソレーション・セル１２からの出力をＬ状態にする。
【００２９】
このアイソレーション・セル１２からの出力は、選択回路１３のＢポートに入力する。また、選択回路１３のＡポートには、ロジック回路１４からの信号が入力しており、選択回路１３に入力している信号がセレクト信号ＳＥＬにより選択され出力される。選択回路１３より出力された信号は、ロジック回路１５に入力する。
【００３０】
アイソレーション・セル１２の制御は、パワー・マネージメント・ユニット１６により行われる。電源ドメインＡ１１の遮断時において、パワー・マネージメント・ユニット１６より、アイソレーション・イネーブル信号ｉｓｏ−ｅｎｂをＬ状態で出力し、アイソレーション・セル１２において、Ｈｉ−Ｚ状態を遮断し、アイソレーション・セル１２からの出力をＬ状態にする。
【００３１】
また、選択回路１３は、１つのＯＲ回路と２つのＡＮＤ回路により構成されている。図に示すように、ロジック回路１４からの信号は、選択回路１３のＡポートを介し一方のＡＮＤ回路２１に入力し、アイソレーション・セル１２からの出力信号は、選択回路１３のＢポートを介し他方のＡＮＤ回路２２に入力している。セレクト信号ＳＥＬは、一方のＡＮＤ回路２１に反転した後入力し、他方のＡＮＤ回路２２にはそのまま入力している。また、一方のＡＮＤ回路２１の出力と、他方のＡＮＤ回路２２の出力は、各々ＯＲ回路２３に入力しており、ＯＲ回路２３の出力が選択回路１３の出力となり、ロジック回路１５に入力する。
【００３２】
このような回路の構成では、アイソレーション・セル１２と選択回路１３の一部が重複しており冗長な回路構成となる。
【００３３】
次に、図３に基づき本実施の形態に係るアイソレーション・セルを挿入し選択回路を設けた集積回路の構成について説明する。
【００３４】
図に示されるように、この集積回路は選択回路３３の内部にアイソレーション・セル４２となるＡＮＤ回路を設けた構成ものであり、電源回路である電源遮断可能な電源ドメインＡ３１を有しており、電源ドメインＡ３１からの出力信号１及び出力信号２は、選択回路３３内のアイソレーション・セル４２に入力する。
【００３５】
また、アイソレーション・セル４２を含む選択回路３３、ＡＮＤ回路３２、電子回路であるロジック回路３４、ロジック回路３５及びパワー・マネージメント・ユニット３６は、電源ドメインＡ３１とは異なる不図示の電源ドメインＢの電源ドメイン領域にある。
【００３６】
選択回路３３は、１つのＯＲ回路と２つのＡＮＤ回路により構成されている。図に示すように、ロジック回路３４からの信号は、選択回路３３内の一方のＡＮＤ回路４１に入力し、電源ドメインＡ３１からの出力信号１及び出力信号２は、選択回路３３内の他方のＡＮＤ回路であるアイソレーション・セル４２に入力している。また、ＡＮＤ回路３２からの出力は、一方のＡＮＤ回路４１に反転した後入力し、他方のＡＮＤ回路であるアイソレーション・セル４２にはそのまま入力している。一方のＡＮＤ回路４１の出力と、他方のＡＮＤ回路であるアイソレーション・セル４２の出力は、ＯＲ回路４３に各々入力しており、ＯＲ回路４３の出力が選択回路３３の出力となり、ロジック回路３５に入力する。
【００３７】
選択回路３３内のアイソレーション・セル４２の制御は、論理回路である１つのＡＮＤ回路３２を介して、パワー・マネージメント・ユニット３６により行われる。このＡＮＤ回路３２の一方には、パワー・マネージメント・ユニット３６からの出力信号が入力し、他方には、セレクト信号ＳＥＬが入力している。
【００３８】
電源ドメインＡ３１の遮断時において、パワー・マネージメント・ユニット３６より出力されたＬ状態のアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂが、ＡＮＤ回路３２に入力し、また、ＡＮＤ回路３２にＬ状態のセレクト信号ＳＥＬが入力し、これによりＡＮＤ回路３２からの出力がＬ状態となり、この出力をアイソレーション・セル４２に入力する。
【００３９】
また、選択回路３３には、ロジック回路３４からの信号が入力しており、選択回路３３に入力しているＡＮＤ回路３２の信号に基づき、ロジック回路３４からの信号と電源ドメイン３１からの出力信号１及び出力信号２が選択され出力され、ロジック回路３５に入力する。
【００４０】
即ち、本実施の形態における集積回路では、セレクト信号ＳＥＬとパワー・マネージメント・ユニット３６からのアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂとのＡＮＤ論理をとったものがＡＮＤ回路３２より出力される。アイソレーション・イネーブル信号ｉｓｏ−ｅｎｂがＬ状態の場合、アイソレーション・セル４２は、アイソレーション動作を行い、電源ドメインＡ３１からのＨｉ−Ｚ状態を遮断する。この際、選択回路３３では、ロジック回路３４からの信号が選択される。一方、アイソレーション・イネーブル信号ｉｓｏ−ｅｎｂがＨ状態の場合、アイソレーション・セル４２は、通常のＡＮＤ論理として機能し選択回路３４において論理動作を行う。
【００４１】
本実施の形態における集積回路では、集積回路内に複数の選択回路３３を有する場合において、パワー・マネージメント・ユニット３６からの制御を１つのＡＮＤ回路３２を介して行うことができ、ゲート数の増加と配線数の増加を可能な限り抑制することができる。
【００４２】
〔第２の実施の形態〕
次に、第１の実施の形態について説明する。最初に、図４に基づき従来のアイソレーション・セルを挿入したものについて、スキャンレジスタ回路を設けた構成の集積回路について説明する。図４（ａ）は、従来のアイソレーション・セルを挿入しスキャンレジスタ回路を設けた構成の集積回路の全体の構成図であり、図４（ｂ）は、スキャンレジスタ回路の構成図である。
【００４３】
図に示されるように、この回路は、電源回路である電源遮断可能な電源ドメインＡ５１を有しており、電源ドメインＡ５１からの出力信号１及び出力信号２は、アイソレーション・セル５２に入力する。
【００４４】
アイソレーション・セル５２は、電源ドメインＡ５１と異なる不図示の電源ドメインＢより電力の供給を受けている。即ち、アイソレーション・セル５２、スキャンレジスタ回路５３及びスキャンレジスタ回路５４、電子回路であるロジック回路５５、パワー・マネージメント・ユニット５６は、電源ドメインＢの電源ドメイン領域にある。
【００４５】
アイソレーション・セル５２の制御は、パワー・マネージメント・ユニット５６により行われ、電源ドメインＡ５１の遮断時において、パワー・マネージメント・ユニット５６より、Ｌ状態のアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂを出力し、アイソレーション・セル５２においてＨｉ−Ｚ状態を遮断し、アイソレーション・セル５２からの出力をＬ状態にする。
【００４６】
このアイソレーション・セル５２からの出力はスキャンレジスタ回路５３及び５４のＤポートに入力している。また、スキャンテストを開始するためのスキャンイネーブル信号ＳＣＡＮＥＮは、スキャンレジスタ回路５３及び５４におけるＳＥポートに入力している。また、スキャンデータの入力信号ＳＣＡＮＩＮは、スキャンレジスタ回路５３のＳＩポートに入力し、スキャンレジスタ回路５３のQポートからの出力は、ロジック回路５５に入力すると共に、スキャンレジスタ回路５４のＳＩポートに入力している。更に、スキャンレジスタ回路５４のQポートからの出力は、ロジック回路５５に入力する共に、スキャンデータの出力信号ＳＣＡＮＯＵＴとして出力される。
【００４７】
また、スキャンレジスタ回路５３及び５４は、１つのＯＲ回路と２つのＡＮＤ回路と１つのフリップフロップにより構成されている。図に示すように、アイソレーション・セル５２からの出力信号は、スキャンレジスタ回路５３及び５４のＤポートより、一方のＡＮＤ回路６１に入力し、スキャンレジスタ回路５３及び５４のＳＩポートに入力したＳＣＡＮＩＮ信号等は、他方のＡＮＤ回路６２に入力している。また、スキャンイネーブル信号ＳＣＡＮＥＮはＳＥポートを介し、一方のＡＮＤ回路６１に反転した後入力し、他方のＡＮＤ回路６２にはそのまま入力している。一方のＡＮＤ回路６１の出力と、他方のＡＮＤ回路６２の出力は、各々ＯＲ回路６３に入力しており、ＯＲ回路６３の出力はフリップフロップ６４に入力している。このフリップフロップ６４の出力が、スキャンレジスタ回路５３及び５４のＱポートの出力となる。尚、スキャンレジスタ回路５３及び５４内のフリップフロップ６４には、各々クロック信号ＣＫが入力している。
【００４８】
このような回路の構成では、アイソレーション・セル５２とスキャンレジスタ回路５３及び５４の一部とが重複しており冗長な回路構成となる。
【００４９】
次に、図５に基づき本実施の形態に係るアイソレーション・セルを挿入しスキャンレジスタ回路を設けた集積回路の構成について説明する。
【００５０】
図に示されるように、この集積回路はスキャンレジスタ回路７４の内部にアイソレーション・セル８２ａとなるＡＮＤ回路及びスキャンレジスタ回路７５の内部にアイソレーション・セル８２ｂとなるＡＮＤ回路を設けた構成ものであり、電源回路である電源遮断可能な電源ドメインＡ７１を有しており、電源ドメインＡ７１からの出力信号１及び出力信号２は、スキャンレジスタ回路７４及び７５内におけるアイソレーション・セル８２に入力する。
【００５１】
また、アイソレーション・セル８２ａ及び８２ｂを含むスキャンレジスタ回路７４及び７５、ＯＲ回路７２、ＡＮＤ回路７３、電子回路であるロジック回路７６及びパワー・マネージメント・ユニット７７は、電源ドメインＡ７１とは異なる不図示の電源ドメインＢの電源ドメイン領域にある。
【００５２】
また、スキャンレジスタ回路７４及び７５は、１つのＯＲ回路と２つのＡＮＤ回路と１つのフリップフロップにより構成されている。図に示すように、スキャンレジスタ回路７４内の一方のＡＮＤ回路８１ａには、スキャンデータ入力信号ＳＣＡＮＩＮが入力しており、スキャンレジスタ回路７５内の一方のＡＮＤ回路８１ｂには、スキャンレジスタ回路７４からの出力信号が入力している。また、電源ドメインＡ７１からの出力信号１及び出力信号２は、スキャンレジスタ回路７４及び７５内における他方のＡＮＤ回路であるアイソレーション・セル８２ａ及び８２ｂに入力している。
【００５３】
一方、後述するＡＮＤ回路７３からの出力信号は、一方のＡＮＤ回路８１ａ及び８１ｂに反転した後入力し、他方のＡＮＤ回路であるアイソレーション・セル８２ａ及び８２ｂにはそのまま入力している。一方のＡＮＤ回路８１ａの出力と、他方のＡＮＤ回路であるアイソレーション・セル８２ａの出力は、ＯＲ回路８３ａに入力しており、一方のＡＮＤ回路８１ｂの出力と、他方のＡＮＤ回路であるアイソレーション・セル８２ｂの出力は、ＯＲ回路８３ｂに入力している。また、ＯＲ回路８３ａの出力は、フリップフロップ８４ａのＤポートに入力し、ＯＲ回路８３ｂの出力は、フリップフロップ８４ｂのＤポートに入力している。このフリップフロップ８４ａ及び８４ｂのＱポートからの出力が、スキャンレジスタ回路７４及び７５の出力となる。尚、スキャンレジスタ回路７４及び７５内のフリップフロップ８４ａ及び８４ｂには、各々クロック信号ＣＫが入力している。
【００５４】
スキャンレジスタ回路７４及び７５内のアイソレーション・セル８２ａ及び８２ｂの制御は、２つの論理回路であるＯＲ回路７２及びＡＮＤ回路７３を介して、パワー・マネージメント・ユニット７７により行われる。
【００５５】
電源ドメインＡ７１の遮断時において、パワー・マネージメント・ユニット７７より、Ｌ状態のアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂが出力されＯＲ回路７２に入力する。また、ＯＲ回路７２には、スキャンテストを行うか否かのイネーブル信号ＡＴＰＧＥＮが入力しており、ＯＲ回路７２からの出力は、ＡＮＤ回路７３に入力している。また、ＡＮＤ回路７３には、スキャンデータを流すか否かのイネーブル信号であるスキャンイネーブル信号ＳＣＡＮＥＮが反転して入力している。ＡＮＤ回路７３からの出力信号は、スキャンレジスタ回路７４及び７５内のアイソレーション・セル８２ａ及び８２ｂに入力しており、これによりアイソレーション・セル８２ａ及び８２ｂの制御が行われる。
【００５６】
即ち、ＯＲ回路７２は、パワー・マネージメント・ユニット７７より出力されたアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂとＡＴＰＧＥＮとのＯＲ論理をとったものが出力され、ＡＮＤ回路７３は、このＯＲ回路７２からの出力とスキャンパス回路のイネーブル信号ＳＣＡＮＥＮを反転したものとのＡＮＤ論理をとったものが出力される。
【００５７】
よって、通常動作（ＡＴＰＧＥＮがＬ状態）でアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂがＬの状態の場合では、ＡＮＤ回路７３の出力はＬ状態となり、アイソレーション・セル８２ａ及び８２ｂは、アイソレーション動作を行い電源ドメインＡ７１からのＨｉ−Ｚ状態を遮断する。この際、スキャンレジスタ回路７４及び７５では、スキャンデータ入力信号ＳＣＡＮＩＮ及びスキャンレジスタ回路７４からの出力信号が選択される。
【００５８】
また、通常動作（ＡＴＰＧＥＮがＬ状態）でアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂがＨの状態の場合では、アイソレーション・セル８２ａ及び８２ｂは、通常のＡＮＤ論理として機能しスキャンレジスタ回路としての論理動作を行う。
【００５９】
また、ＯＲ回路７２においてＡＴＰＧＥＮとアイソレーション・イネーブル信号ｉｓｏ−ｅｎｂのＯＲ論理をとることで、スキャンテストの場合（ＡＴＰＧＥＮがＨ状態の場合）は電源ドメインＡ７１をＯＮ状態のまま（電源遮断しない状態）でテストを行うことが可能である。
【００６０】
また、フリップフロップ８４ａ及び８４ｂの出力はスキャンレジスタ回路７４及び７５の出力として、ロジック回路７６に入力する。
【００６１】
本実施の形態における集積回路では、集積回路内に複数のスキャンレジスタ回路７４及び７５を有する場合において、パワー・マネージメント・ユニット７７からの制御を２つの論理回路、即ち、１つのＯＲ回路７２と１つのＡＮＤ回路７３を介して行うことができるため、ゲート数の増加と配線数の増加を可能な限り抑制することができる。
【００６２】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態の集積回路を製造するための集積回路支援装置及び集積回路製造方法である。
【００６３】
図６に基づき本実施の形態について説明する。図６は、本実施の形態に係る集積回路支援装置のブロック図である。本実施の形態に係る集積回路支援装置を構成する各々の手段は、適当なコンピュータに適切なプログラムを搭載することによって実現されるのが好ましく、また、本実施の形態に係る集積回路支援装置を構成する各々の手段で利用されるデータ又は生成されるデータは、このコンピュータに付随する各種メモリや記憶媒体に格納されることが好ましい。
【００６４】
本実施の形態における集積回路支援装置は、ネットリスト１１１、最適化制約１１２、セルライブラリ１１３、多電源設計制約１１４等を読み込み手段１１５により読み込む。
【００６５】
ネットリスト１１１は、アイソレーション・セル、アイソレーション理論を必要とするＲＴＬ（Register Transfer Level）回路またはネットリストである。また、最適化制約１１２とは、論理合成の制約やタイミング、ロジック回路や論理回路の面積等の集積回路の制約を意味する。セルライブラリ１１３は、複数のセルのライブラリであり、この中から適したセルが選択される。多電源設計制約１１４は、パワーフォーマットを含むものであり、電源回路とロジック回路との関連付け等から制限される集積回路の制約である。
【００６６】
次に、アイソレーション・セルと選択回路の一部の論理回路とを兼用する回路を合成する回路合成手段１１６により、アイソレーション・セルまたは論理とアイソレーション目的以外の論理を兼用する回路を合成する。具体的には、アイソレーション・セルと選択回路の一部の論理回路とを兼用する回路である図３におけるアイソレーション・セル４２を合成する。
【００６７】
次に、アイソレーション・セルと選択回路の一部の論理回路との制御を行うための論理回路を挿入する回路挿入手段１１７により、アイソレーション論理動作とアイソレーション目的外の論理動作とを制御回路を挿入する。具体的には、アイソレーション・セルと選択回路の一部の論理回路との制御を行うための論理回路である図３におけるＡＮＤ回路３２を挿入する。このとき、アイソレーション・セルまたは論理の出力値の仕様については、多電源設計制約１１４（ＣＰＦやＵＰＦ等のパワーフォーマット）に記述する。
【００６８】
次に、アイソレーション・セルを含めた集積回路におけるタイミング、領域、消費電力を最適化するための最適化手段１１８により、アイソレーション・セルを含めた集積回路におけるタイミング、領域、消費電力の最適化を行う。具体的には、セルのサイジング、負荷分散等を行う。
【００６９】
次に、回路合成手段、回路挿入手段及び最適化手段により得られたネットリストを出力するネットリスト出力手段１１９により、集積回路支援装置により設計されたネットリスト、即ち、回路合成手段１１６、回路挿入手段１１７及び最適化手段１１８により得られたネットリストを出力する。
【００７０】
これにより、アイソレーション・セルまたは論理とアイソレーション目的外の論理とを合成し最適化したネットリスト１２０を得ることができる。
【００７１】
これにより第１の実施の形態に係る集積回路を製造することができる。尚、回路合成手段１１６、回路挿入手段１１７及び最適化手段１１８を実行する順序は入れ替わってもよい。
【００７２】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、第２の実施の形態の集積回路を製造するための集積回路支援装置及び集積回路製造方法である。
【００７３】
図７に基づき本実施の形態について説明する。図７は、本実施の形態に係る集積回路支援装置のブロック図である。本実施の形態に係る集積回路支援装置を構成する各々の手段は、適当なコンピュータに適切なプログラムを搭載することによって実現されるのが好ましく、また、本実施の形態に係る集積回路支援装置を構成する各々の手段で利用されるデータ又は生成されるデータは、このコンピュータに付随する各種メモリや記憶媒体に格納されることが好ましい。
【００７４】
本実施の形態における集積回路支援装置は、スキャン挿入済みネットリスト１３１、最適化制約１３２、セルライブラリ１３３、多電源設計制約１３４等を読み込み手段１３５により読み込む。
【００７５】
スキャン挿入済みネットリスト１３１は、アイソレーション・セル、アイソレーション理論を必要とするネットリストまたはスキャン（ＳＣＡＮ）挿入済みネットリストである。また、最適化制約１３２とは、スキャン化等の集積回路の制約を意味する。セルライブラリ１３３は、複数のセルのライブラリであり、この中から適したセルが選択される。多電源設計制約１３４は、パワーフォーマットを含むものであり、電源回路とロジック回路との関連付け等から制限される集積回路の制約である。
【００７６】
次に、アイソレーション・セルを含むスキャンレジスタ回路を構築し、スキャンパスを形成する回路構築手段１３６により、アイソレーション・セルまたは論理を含むスキャンレジスタを構築し、スキャンパスを形成する。具体的には、図５におけるアイソレーション・セル８２ａ及び８２ｂを形成する。
【００７７】
次に、アイソレーション・セルとスキャンレジスタ回路との制御を行うための論理回路を挿入する回路挿入手段１３７により、アイソレーション論理動作とアイソレーション目的外の論理動作とスキャンテスト動作とを制御する回路を挿入する。具体的には、アイソレーション・セルとスキャンレジスタ回路との制御を行うための論理回路である図５に示すＯＲ回路７２及びＡＮＤ回路７３を挿入する。この際、アイソレーション・セルまたは論理の出力値の仕様については、多電源設計制約１３４（ＣＰＦやＵＰＦ等のパワーフォーマット）に記述する。
【００７８】
次に、アイソレーション・セルを含めた集積回路におけるタイミング、領域、消費電力を最適化するための最適化手段１３８により、アイソレーション・セルを含めた集積回路におけるタイミング、領域、消費電力を最適化する。具体的には、セルのサイジング、負荷分散等を行う。
【００７９】
次に、回路挿入手段、回路挿入手段及び最適化手段により得られたネットリストを出力するネットリスト出力手段１３９により、集積回路支援装置により設計されたスキャン挿入済みのネットリスト、即ち、回路挿入手段１３６、回路挿入手段１３７及び最適化手段１３８により得られたネットリストを出力する。
【００８０】
これにより、アイソレーション・セルまたは論理を含むスキャンレジスタスキャンパスを構成している最適化したネットリスト１４０を得ることができる。
【００８１】
これにより第２の実施の形態に係る集積回路を製造することができる。尚、回路挿入手段１３６、回路挿入手段１３７及び最適化手段１３８を実行する順序は入れ替わってもよい。
【００８２】
尚、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【符号の説明】
【００８３】
３１    電源ドメインＡ
３２    ＡＮＤ回路
３３    選択回路
３４    ロジック回路
３５    ロジック回路
３６    パワー・マネージメント・ユニット
４１    ＡＮＤ回路
４２    アイソレーション・セル（ＡＮＤ回路）
４３    ＯＲ回路
【先行技術文献】
【特許文献】
【００８４】
【特許文献１】特開２００３−１３２６８３号公報
【特許文献２】特開２００７−１３０３６号公報
【図１】
2010212640.tif 000003
【図２】
2010212640.tif 000004
【図３】
2010212640.tif 000005
【図４】
2010212640.tif 000006
【図５】
2010212640.tif 000007
【図６】
2010212640.tif 000008
【図７】
2010212640.tif 000009