(57)【要約】【課題】加工精度を改善し、かつ厚い配線を得るための半導体装置の製造方法を提供することを課題とする。【解決手段】絶縁性基板上に形成された導電性膜上に配線形成領域を覆う第１のフォトレジストパターンを形成する工程と、前記第１のフォトレジストパターンをマスクとする異方性エッチングにより前記導電性膜の上部を除去することで第１溝を形成する工程と、前記第１のフォトレジストパターンを除去した後、前記第１溝の底部の少なくとも一部が露出した開口を有する第２のフォトレジストパターンを形成する工程と、前記第２のフォトレジストパターンをマスクとする異方性エッチングにより前記第１溝の底部に露出する前記導電性膜の下部を少なくとも除去することで第２溝を形成する工程を備えることで、前記第１溝と第２溝に由来する配線分離溝と、前記配線分離溝により分離された配線とを形成することを特徴とする半導体装置の製造方法により上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁性基板上に形成された導電性膜上に配線形成領域を覆う第１のフォトレジストパターンを形成する工程と、前記第１のフォトレジストパターンをマスクとする異方性エッチングにより前記導電性膜の上部を除去することで第１溝を形成する工程と、前記第１のフォトレジストパターンを除去した後、前記第１溝の底部の少なくとも一部が露出した開口を有する第２のフォトレジストパターンを形成する工程と、前記第２のフォトレジストパターンをマスクとする異方性エッチングにより前記第１溝の底部に露出する前記導電性膜の下部を少なくとも除去することで第２溝を形成する工程を備えることで、
前記第１溝と第２溝に由来する配線分離溝と、前記配線分離溝により分離された配線とを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記配線は、異方性エッチング時に前記第２のフォトレジストパターンの膜減りにより前記導電性膜が露出することを防止するためのダミー配線を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線分離溝が、その長さ方向に直交する断面において、底部の幅より広い幅の開口部を有する請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、導電性膜をパターニングすることで配線を形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造工程において、配線パターンは図３（ａ）〜（ｄ）のようにして形成される。まず、図３（ａ）に示すように、半導体基板８上に絶縁膜９を堆積した後、この絶縁膜９上に配線として用いられる導電性膜１０を形成する。通常、導電性膜としてはＣｕあるいはＳｉを含有させたアルミニウム合金膜が用いられる。また、合金膜は、Ｔｉ膜、ＴｉＮ膜等のバリア層との積層膜として用いられる。
次に、図３（ｂ）に示すように、導電性膜１０上に塗布法によりフォトレジスト膜を形成する。更に、フォトレジスト膜に、リソグラフィ技術を用いて所望のパターンを露光及び現像することでフォトレジストパターン１１を形成する。
【０００３】
次に、図３（ｃ）に示すように、フォトレジストパターン１１をマスクとする反応性イオンエッチング法（ＲＩＥ法）により導電性膜１０をドライエッチングすることで、配線が形成される。この配線形成時のフォトレジストパターン１１のエッチングされる速度は大きく、導電性膜（特に、合金膜）とのエッチング選択比が低いことが知られている。そのため、図３（ｃ）に示すように、図３（ｂ）に比べて、フォトレジストパターン１１の厚さが大きく減少している。
次に、図３（ｄ）に示すように、フォトレジストパターン１１を除去することで配線の形成が完了する。
【０００４】
近年、半導体装置の回路の微細化に伴い、配線のパターン幅が微細になる場合、一定の電流密度を確保するために配線は厚くなる。従って、エッチングを経ることで厚さが減少するマスクとしてのフォトレジストパターンも厚くする必要がある。例えば４μｍの導電性膜を加工するのに必要なフォトレジストパターンの厚さは、およそ７μｍ程度である。そのため微細なパターンの配線を形成することが困難であり、形成した場合、加工精度が低くなる。
【０００５】
また、フォトレジストパターンが厚いため、その形状は大面積部分では熱収縮により図３（ｂ）のフォトレジストパターン１１’に示すようなテーパ形状となる。このフォトレジストパターン１１’を使用してエッチングすると、配線端の後退が懸念される。加えて、厚いフォトレジストパターンは、通常の塗布後ベーク処理ではレジスト中の溶媒成分が抜け切らず、ＵＶキュア処理時にレジストが発泡することがある。
フォトレジストパターンを厚くすることに由来する問題を解決するために、導電性膜に対して高い選択比が得られるＷ膜からなるエッチングマスクを用いる方法が特開平５−１３６１０３号公報（特許文献１）に開示されている。図４（ａ）〜（ｄ）にこの方法の概略工程断面図を示す。
【０００６】
まず、図４（ａ）に示すように、半導体基板１２上に絶縁膜１３を形成する。次に、導電性膜（Ａｌ膜）１４を積層させ、導電性膜１４上にＷ膜１５を形成する。
次に、図４（ｂ）に示すように、フォトレジストパターン１６を形成する。
次いで、図４（ｃ）に示すように、フォトレジストパターン１６をマスクとして、Ｗ層１５をエッチングすることで、フォトレジストパターン１６のパターンをＷ層１５に転写する。
【０００７】
更に、図４（ｄ）に示すように、転写されたパターンを有するＷ層１５をマスクとして、導電性膜１４をエッチングすることで、配線を形成している。
レジストのエッチング速度はＷの約１／５であり、Ｗのエッチング速度はＡｌの１／１００以下である。そのため、上記方法では、Ｗの膜厚は最低Ａｌの膜厚の１／１００あればよい。従って、フォトレジストパターンを薄膜化できるため、高い加工精度で配線を形成できる。
【０００８】
【特許文献１】特開平５−１３６１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところがこの公報記載の方法の場合、高選択比膜（即ち、Ｗ膜）をエッチングマスクとして形成するための工程を追加することが必要となる。また、高選択比膜をフォトレジストパターンで加工する際に、従来工程で使用していない反応性ガスを用いる必要がある。そのため、場合によっては設備投資等の付加コストが発生し、結果として製造コストが増加してしまうことがある。
また、配線は、その表面を保護するカバー膜で通常覆われる。しかし、図５に示すように、半導体集積回路の微細化に伴い、配線パターン間距離が狭くなった場合、カバレッジ不良のため、カバー膜１７に溝やボイド１８が発生しやすくなる。その結果、溝部分にレジストが入り、レジストが以降の工程でも残存することや、カバー膜形成不良部分で配線が腐食する等の問題が生じてしまう。
上記課題を解決し、高い加工精度で配線を形成しうる半導体装置の製造方法を提供が望まれている。更に、この方法には、製造コストの増加が最小限に抑えるために、既存プロセス、設備を用いることが望まれている。
【課題を解決するための手段】
【００１０】
かくして本発明によれば、絶縁性基板上に形成された導電性膜上に配線形成領域を覆う第１のフォトレジストパターンを形成する工程と、前記第１のフォトレジストパターンをマスクとする異方性エッチングにより前記導電性膜の上部を除去することで第１溝を形成する工程と、前記第１のフォトレジストパターンを除去した後、前記第１溝の底部の少なくとも一部が露出した開口を有する第２のフォトレジストパターンを形成する工程と、前記第２のフォトレジストパターンをマスクとする異方性エッチングにより前記第１溝の底部に露出する前記導電性膜の下部を少なくとも除去することで第２溝を形成する工程を備えることで、
前記第１溝と第２溝に由来する配線分離溝と、前記配線分離溝により分離された配線とを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
以上のように、１回のフォトレジストマスクで導電性膜を配線に加工しようとすると、加工精度を上げることが困難である。これに対して、本発明の方法によれば、フォトレジストマスクを厚くする必要はないため、配線の加工精度を上げることが可能となる。
また、高選択比のエッチングマスクを形成する必要がないため、従来設備による導電性膜の加工が可能である。加えて、２回目のフォトレジストマスク形成工程、そのマスクを使用したエッチング工程、そのマスクの除去工程が、１回のフォトレジストマスクで導電性膜を加工する方法に比べて、余分に必要であるのみであることから、製造コストの増加を抑制できる。
更に、配線分離溝の上部を広くできるため、配線上に形成するカバー膜のカバレッジも良好になる。その結果、配線間の溝やボイドの発生を抑制できる。
【発明を実施するための最良の形態】
【００１２】
工程順に本発明を説明する。
（１）まず、絶縁性基板上に形成された導電性膜上に配線形成領域を覆う第１のフォトレジストパターンを形成する。
絶縁性基板とは、導電性膜形成面が絶縁性を有する基板である。絶縁性基板としては、例えば、絶縁膜が積層された基板、基板全体が絶縁性の絶縁基板等が挙げられる。これら基板では、導電性膜形成面は絶縁膜上又は絶縁基板上となる。絶縁膜下の基板は、導電性であっても、半導体性であっても、絶縁性であってもかまわない。導電性の基板としては、例えば、金属基板が挙げられる。また、半導体性の基板としては、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。更に、絶縁性の基板及び絶縁基板としては、ガラスやプラスチック等の基板が挙げられる。
絶縁膜が積層される基板は、導電性、半導体性、又は絶縁性の基板上に、導電性、半導体性、又は絶縁性の膜を積層された積層基板からなっていてもよい。そのような積層基板としては、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）基板等が挙げられる。これら積層基板以外に、基板上にトランジスタ、キャパシタ、抵抗、配線等が積層された積層基板が挙げられる。
【００１３】
基板上に積層される絶縁膜としては、導電性膜形成面を絶縁性にできさえすれば特に限定されず、使用する基板及び積層する導電性膜の種類に応じて適宜選択できる。例えば、基板がシリコン基板の場合、Ｓｉ酸化膜、Ｓｉ窒化膜等が挙げられる。
絶縁膜の形成方法は、絶縁膜の種類に応じて適宜選択できる。例えば、基板がシリコン基板で、絶縁膜がＳｉ酸化膜の場合、熱酸化法、ＣＶＤ法等が挙げられる。
【００１４】
絶縁性基板上に形成される導電性膜としては、導電性を有する限り特に限定されない。例えば、ポリシリコン、銅、アルミニウム等の金属膜、タングステン、モリブデン、コバルト、チタン、タンタル等の高融点金属、これら金属の合金膜、高融点金属の窒化膜、又はこれら膜の積層膜等が挙げられる。本発明の方法は、導電性膜の厚さが、４μｍ以上である場合、特に有用である。この厚さ以上では、１回のフォトリソグラフィーにより所望パターンの配線を形成し難く、従来技術の欄に記載したように、高粘度の厚膜フォトレジストを導入したり、高い選択比が得られるエッチングマスクを使用することが望まれるためである。より好ましい導電性膜の厚さは、４〜６μｍである。この範囲であれば、製造コストを抑制しつつ、配線の加工精度を上げることが可能となる。
導電性膜の形成方法としては、例えば、スパッタリング法、蒸着法、メッキ法等が挙げられる。
【００１５】
導電性膜上に形成される第１のフォトレジストパターンは、公知のフォトレジストを導電性膜上に塗布して塗膜を得、得られた塗膜に形成を所望する配線のパターンを露光し、現像することにより形成されたパターンである。塗布、露光及び現像の方法は、特に限定されず、公知の方法をいずれも使用できる。
第１のフォトレジストパターンの厚さは、２〜６μｍの範囲であることが好ましい。この範囲であれば、配線の加工精度を上げることが可能となる。より好ましい厚さは、２〜４μｍである。
【００１６】
第１のフォトレジストパターンは、後の工程で形成される第１溝に対応する開口を有している。開口の長さ方向に直交する断面の底部の幅は、隣接する配線間の絶縁性を確保する観点から、１０μｍ以下であることが好ましい。底部の幅が広すぎると、以降の工程で使用される第２のフォトレジストパターンが異方性エッチング時に過剰エッチングされることがある。このため底部の幅は１０μｍ以下あることが好ましい。ここで形成を所望する隣接する配線間が広いため底部の幅を１０μｍ以下にすることが困難な場合は、過剰エッチングを防止するためのダミー配線を形成するためのパターンを追加することで、底部の幅を１０μｍ以下にすればよい。
更に、上記開口の底部の幅と第１のフォトレジストパターンの厚さの比（幅／厚さ）は、配線の加工精度を上げ、かつ隣接する配線間の絶縁性を確保する観点から、１〜１０の範囲であることが好ましい。
【００１７】
（２）次に、第１のフォトレジストパターンをマスクとする異方性エッチングにより導電性膜の上部を除去することで第１溝を形成する。
異方性エッチングとしては、異方性でありさえすれば、公知のエッチング方法をいずれも使用できる。例えば、ＲＩＥ法が挙げられる。エッチングに使用されるエッチャントは、導電性膜の種類に応じて適宜選択できる。
第１溝の長さ方向に直交する断面の底部の幅は、隣接する配線間の絶縁性を確保する観点から、１０μｍ以上であることが好ましい。底部の幅が広すぎると、以降の工程で使用される第２のフォトレジストパターンが異方性エッチング時に過剰エッチングされることがある。このため底部の幅は１０μｍ以下あることが好ましい。ここで隣接する配線間が広いため底部の幅を１０μｍ以下にすることが困難な場合は、過剰エッチングを防止するためのダミー配線を形成することで、底部の幅を１０μｍ以下にすればよい。
また、第１溝の深さは、第１溝の底部に絶縁性基板が露出しない深さであれば特に限定されない。好ましい深さは、配線の加工精度を上げる観点から、２〜３μｍの範囲である。
更に、第１溝の底部の幅と深さの比（幅／深さ）は、配線の加工精度を上げる観点から、１〜１０の範囲であることが好ましい。
【００１８】
（３）次に、第１のフォトレジストパターンを除去した後、第１溝の底部の少なくとも一部が露出した開口を有する第２のフォトレジストパターンを形成する。
第１のフォトレジストパターンは、公知の方法で除去できる。
第２のフォトレジストパターンは、公知のフォトレジストを導電性膜上に塗布して塗膜を得、得られた塗膜に形成を所望する配線のパターンを露光し、現像することにより形成されたパターンである。塗布、露光及び現像の方法は、特に限定されず、公知の方法をいずれも使用できる。
第２のフォトレジストパターンの導電性膜の最上面からの厚さは、２〜６μｍの範囲であることが好ましい。この範囲であれば、配線の加工精度を上げることが可能となる。より好ましい厚さは、２〜４μｍである。
【００１９】
第２のフォトレジストパターンの開口の長さ方向に直交する断面の底部の幅Ａは、第１のフォトレジストパターンの開口の長さ方向に直交する断面の底部の幅Ｂより、広くても、狭くてもよい。
幅Ａが幅Ｂより狭い場合は、第２のフォトレジストパターンは、導電性膜の上面だけでなく、第１溝の側面を覆う構成を有することになる（図１（ｆ）参照）。この場合、配線分離溝は、第１のフォトレジストパターンにより形成される第１溝と、第２のフォトレジストパターンにより形成される第２溝とから構成されることになる。
幅Ａが幅Ｂより広い場合、第２のフォトレジストパターンは、導電性膜の上面のみを覆う構成を有することになる（図２（ｆ）参照）。この場合、第２溝形成時に、第１溝の側面が第２のフォトレジストパターンの形状にエッチングされ、第２溝は第１溝の底面の形状（第１のフォトレジストパターンのパターン形状）にエッチングされる。この場合、配線分離溝は、第１溝の側面がエッチングされて得られた溝と、その溝の下部に位置する第２溝とから構成されることになる。
【００２０】
（４）次に、第２のフォトレジストパターンをマスクとする異方性エッチングにより第１溝の底部に露出する導電性膜の下部を除去することで第２溝を形成する。
第２配線溝を形成するための異方性エッチングは、第１の配線溝を形成するための異方性エッチングと同じ方法を使用できる。
上記（１）〜（４）の工程を経ることで、第１溝と第２溝に由来する配線分離溝と、配線分離溝により分離された配線とを形成できる。
なお、上記（１）〜（４）の工程以外の工程は、特に限定されず、当該分野で公知の技術を使用できる。
【００２１】
実施の形態
以下、図１（ａ）〜（ｉ）及び図２（ａ）〜（ｉ）に示す実施の形態により本発明をより詳細に説明する。これら図は、配線分離溝の長さ方向に沿う概略断面図である。なお、本発明は、以下の実施の形態に限定されず、種々の変形が可能である。
【００２２】
実施の形態１
まず、半導体基板１上に、絶縁膜２としてＳｉ酸化膜を形成する。
次に、絶縁膜２上に、以降の工程で配線に加工される導電性膜３を形成する。導電性膜は、例えばＴｉ／ＴｉＮ／ＡｌＣｕ／Ｔｉ／ＴｉＮからなる４μｍの積層膜であり、スパッタリング法により形成される。
以上の工程により、図１（ａ）の構造を得る。
【００２３】
次に、フォトレジストを塗布し、得られた塗膜にリソグラフィ技術を用いて所望のパターンを露光し、現像することで、開口を有する第１のフォトレジストパターン４を形成する（図１（ｂ））。ここで第１のフォトレジストパターンの厚さは約３μｍ程度とし、開口の幅は３．０μｍで、隣接する開口との間隔（図１（ｂ）の真ん中のパターン幅）は１．５μｍ程度とする。
次に、第１のフォトレジストパターン４をマスクとして、ＲＩＥ法により導電性膜３の途中（約２μｍ）までドライエッチングを施すことで第１溝５を形成する（図１（ｃ））。
【００２４】
次に、図１（ｄ）に示すように、第１のフォトレジストパターン４を除去する。
除去後、図１（ｅ）に示すように、フォトレジストを塗布して塗膜６’を得る。このとき第１溝５の幅が数１０μｍ以上である場合、図１（ｅ’）に示すように、配線部分でのフォトレジスト膜厚ａが薄くなり、その部分で過剰エッチングされることがある。このため、隣接する配線間隔が広くなる場合には、ダミー配線を形成すればよい。
【００２５】
次に、図１（ｆ）に示すように、塗膜６’にリソグラフィ技術を用いて所望のパターンを露光し、現像することで開口を有する第２のフォトレジストパターン６を形成する。ここでの開口は第１溝５の底部の少なくとも一部が開口するように形成される。第２のフォトレジストパターンの厚さは約３μｍ程度とし、開口の幅は２μｍで、隣接する開口との間隔（図１（ｆ）の真ん中のパターン幅）は２μｍ程度とする。
次に、図１（ｇ）に示すように、第２のフォトレジストパターン６をマスクとして、導電性膜３に形成された第１溝５にＲＩＥ法によりドライエッチングを施すことで、絶縁膜２が底部に露出した第２溝５’を形成する。
【００２６】
次に、第２のフォトレジストパターン６除去すると、図1（ｈ）に示すように、第１溝５及び第２溝５’からなる配線分離溝と配線とが形成される。
この後、得られた配線にカバー膜７を形成した場合、配線間の開口上部が広くなっていることから、図１（ｉ）に示すように、カバレッジ形状が良好でありボイドが発生する問題もない。
【００２７】
実施の形態２
まず、半導体基板１上に、絶縁膜２としてＳｉ酸化膜を形成する。
次に、絶縁膜２上に、以降の工程で配線に加工される導電性膜３を形成する。導電性膜は、例えばＴｉ／ＴｉＮ／ＡｌＣｕ／Ｔｉ／ＴｉＮからなる４μｍの積層膜であり、スパッタリング法により形成される。
以上の工程により、図２（ａ）の構造を得る。
【００２８】
次に、フォトレジストを塗布し、得られた塗膜にリソグラフィ技術を用いて所望のパターンを露光し、現像することで、開口を有する第１のフォトレジストパターン４を形成する（図２（ｂ））。ここで第１のフォトレジストパターンの厚さは約３μｍ程度とし、開口の幅は２μｍで、隣接する開口との間隔（図２（ｂ）の真ん中のパターン幅）は２μｍ程度とする。
次に、第１のフォトレジストパターン４をマスクとして、ＲＩＥ法により導電性膜３の途中（約２μｍ）までドライエッチングを施すことで第１溝５を形成する（図２（ｃ））。
【００２９】
次に、図２（ｄ）に示すように、第１のフォトレジストパターン４を除去する。
除去後、図２（ｅ）に示すように、フォトレジストを塗布して塗膜６’を得る。
次に、図２（ｆ）に示すように、塗膜６’にリソグラフィ技術を用いて所望のパターンを露光し、現像することで開口を有する第２のフォトレジストパターン６を形成する。ここでの開口は第１溝５の底部の少なくとも一部が開口するように形成される。第２のフォトレジストパターンの厚さは約３μｍ程度とし、開口の幅は３μｍで、隣接する開口との間隔（図２（ｆ）の真ん中のパターン幅）は１．５μｍ程度とする。
【００３０】
次に、図２（ｇ）に示すように、第２のフォトレジストパターン６をマスクとして、導電性膜３に形成された第１溝５にＲＩＥ法によりドライエッチングを施すことで、第１溝５の側壁をエッチングすると共に、絶縁膜２が底部に露出した第２溝５’を形成する。
次に、第２のフォトレジストパターン６除去すると、図２（ｈ）に示すように、第１溝５の側面がエッチングされて得られた溝と、その溝の下部に位置する第２溝５’からなる配線分離溝（第１溝と第２溝に由来する配線分離溝）と配線とが形成される。
【００３１】
この後、得られた配線にカバー膜７を形成した場合、配線間の開口上部が広くなっていることから、図２（ｉ）に示すように、カバレッジ形状が良好でありボイドが発生する問題もない。
上記実施の形態１及び２では、導電性膜として、ＡｌＣｕとＴｉ／ＴｉＮバリア膜との積層構造としたが、他にＡｌＣｕに代えてＡｌ、ＡｌＳｉを用い、単層膜として使用しても構わない。
本発明によれば、既存プロセス、設備を用いて加工精度を改善し、かつ膜厚の厚い導電性金属膜を形成できる。また、金属配線開口上部が広くなっているため、配線上に形成するカバー膜のカバレッジも良好になる。
【図面の簡単な説明】
【００３２】
【図１】実施の形態１の半導体装置の製造方法の概略工程断面図である。
【図２】実施の形態２の半導体装置の製造方法の概略工程断面図である。
【図３】従来の半導体装置の製造方法の概略工程断面図である。
【図４】従来の半導体装置の製造方法の概略工程断面図である。
【図５】従来の半導体装置の概略断面図である。
【符号の説明】
【００３３】
１、８、１２：半導体基板
２、９、１３：絶縁膜
３、１０、１４：導電性膜
４：第１のフォトレジストパターン
ａ：フォトレジスト膜厚
５：第１溝
５’：第２溝
６：第２のフォトレジストパターン
６’：塗膜
７：カバー膜
１１、１１’、１６：フォトレジストパターン
１５：Ｗ膜
１７：カバー膜
１８：ボイド
【図１】
2010087202.tif 000003
【図２】
2010087202.tif 000004
【図３】
2010087202.tif 000005
【図４】
2010087202.tif 000006
【図５】
2010087202.tif 000007