(57)【要約】      （修正有）【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。【選択図】図２
2010278174.tif 000002
【特許請求の範囲】
【請求項１】
データを書換え可能に記憶する不揮発性のメモリセルが２次元状に配列されたメモリセルアレイ部を備え、
前記メモリセルは、
第一導電型の第一ボディ領域と、
第一導電型の不純物拡散層で構成された第二ボディ領域と、
前記第一ボディ領域上において、当該第一ボディ領域と電気的に分離した状態で前記第二ボディ領域を囲むように形成された分離領域と、
を有し、
前記第二ボディ領域をバックゲートとし、前記第二ボディ領域内に形成されたソース領域、前記分離領域に形成されたドレイン領域、ソース・ドレイン領域間のチャネル形成領域に対応する位置に形成され電荷蓄積領域を含むゲート部を具備するメモリトランジスタと、
前記第一ボディ領域をバックゲートとし、前記第一ボディ領域内に形成されたドレイン領域、前記分離領域に形成され前記メモリトランジスタの前記ドレイン領域と共通のソース領域、ソース・ドレイン領域間のチャネル形成領域に対応する位置に形成されたゲート部を具備する選択トランジスタと、
を備える不揮発性半導体記憶装置。
【請求項２】
前記第二ボディ領域は、前記第一ボディ領域よりも第一導電型の不純物濃度が高い
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリトランジスタのゲート部は、ソース・ドレイン領域間のチャネル形成領域に対向して形成された第一絶縁膜、前記第一絶縁膜上に形成された前記電荷蓄積領域、前記電荷蓄積領域上に形成された第二絶縁膜、前記第二絶縁膜上に形成されたゲート電極を含む
請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記選択トランジスタのゲート部は、ソース・ドレイン領域間のチャネル形成領域に対向して形成され前記メモリトランジスタの前記第二絶縁膜と一体的に形成された絶縁膜、および、当該絶縁膜上に形成されたゲート電極を含む
請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記分離領域は、第二導電型の不純物拡散層で形成され、当該不純物拡散層が前記メモリトランジスタのドレイン領域側のＬＤＤおよび前記選択トランジスタのソース領域として機能する
請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記分離領域を分断し、かつ、前記第一ボディ領域に到達するように溝が形成され、
前記第二ボディ領域は、前記溝で分断された一方の前記分離領域内に一辺が前記溝にかかるようにして形成され、
前記溝は、側面および底面に、前記第一絶縁膜、前記電荷蓄積領域、前記第二絶縁膜が順に形成され、さらに、残りの部分が前記ゲート電極として機能する導電性の部材で埋め込まれており、
前記メモリトランジスタは、前記ドレイン領域が前記溝で分断された一方の前記分離領域に形成され、前記ゲート部が前記溝にかかる前記第二ボディ領域側面の深さ方向に形成される第一チャネル領域と対向する位置に配置され、
前記選択トランジスタは、前記ソース領域が前記メモリトランジスタのドレイン領域と共通であり、前記ドレイン領域が前記溝で分断された他方の前記分離領域に形成され、前記ゲート部が前記溝の前記第一ボディ領域に到達する部分の側面および底面に沿って形成される第二チャネル領域と対向する位置に配置され、かつゲート電極が前記メモリトランジスタのゲート電極と共通である
請求項３に記載の不揮発性半導体記憶装置。
【請求項７】
前記分離領域は、第二導電型の不純物拡散層と前記第一ボディ領域表面および前記不純物拡散層表面に形成された第二導電型の半導体領域とで形成され、
前記溝で分断された前記一方の前記分離領域において、前記第二導電型の不純物拡散層が前記メモリトランジスタのドレイン領域および前記選択トランジスタのソース領域として機能し、前記第二導電型の半導体領域が前記メモリトランジスタのドレイン領域側のＬＤＤとして機能し、
前記溝で分断された前記他方の前記分離領域において、前記第二導電型の不純物拡散層が前記選択トランジスタのドレイン領域として機能する
請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルを、データの書込み、消去、読出しの各動作に応じて制御する駆動制御部を備え、
前記駆動制御部は、前記メモリセルアレイ部の一方の方向に配列されている各選択トランジスタのゲート電極を、当該選択トランジスタが属する前記メモリセルの前記メモリトランジスタのゲート電極を制御する信号で一緒に制御する
請求項１〜７の内の何れか一項に記載の不揮発性半導体記憶装置。
【請求項９】
データを書換え可能に記憶する不揮発性のメモリトランジスタおよび当該メモリトランジスタと直列接続された選択トランジスタを含むメモリセルが２次元状に配列されたメモリセルアレイ部と、
前記メモリセルアレイ部の一方の方向に配列されている各メモリトランジスタのゲートが共通に接続されたワード線と、
前記メモリセルアレイ部の前記一方の方向に交差する他方の方向に配列されている各メモリトランジスタのソースが共通に接続されたソース線と、
前記メモリセルアレイ部の前記他方の方向に配列されている各選択トランジスタのドレインが共通に接続されたビット線と、
前記ワード線、前記ソース線、前記ビット線の電位を、データの書込み、消去、読出しの各動作に応じて制御する駆動制御部と、
を備え、
前記駆動制御部は、前記メモリセルアレイ部の前記一方の方向に配列されている各選択トランジスタのゲートを、当該選択トランジスタが属するメモリセルのメモリトランジスタのゲートを制御する信号で一緒に制御する
不揮発性半導体記憶装置。
【請求項１０】
前記メモリトランジスタのバックゲートと前記選択トランジスタのバックゲートとは電気的に分離されている
請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリセルアレイ部の前記一方の方向に配列されている各選択トランジスタのゲートは、当該選択トランジスタが属するメモリセルのメモリトランジスタのゲートが接続されたワード線に共通に接続されている
請求項９または１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリセルアレイ部の前記他方の方向に配列されている各メモリトランジスタのバックゲートが、当該メモリトランジスタのソースが接続されたソース線に接続され、
前記メモリセルアレイ部の各選択トランジスタのバックゲートが、前記ソース線とは別に設けられているバックゲート線に接続されている
請求項９〜１１の内の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１３】
前記駆動制御部は、データの書込み動作時に、
動作対象の前記メモリセルに接続される前記ソース線と前記バックゲート線と当該メモリセルの前記選択トランジスタのバックゲートはデータ記憶用の基準電圧とし、当該データ記憶用の基準電圧を基準とし、前記動作対象の前記メモリセルが接続される前記ビット線にはデータ記憶状態とするためのドレイン電圧を供給するとともに前記動作対象の前記メモリセルの前記メモリトランジスタが接続される前記ワード線にはデータ記憶状態とするためのゲート電圧を供給し、
ソース・ドレインが前記動作対象のメモリセルのソース・ドレインと前記ビット線および前記ソース線により電気的に接続され得る非選択のメモリセルが接続されるワード線には、当該メモリセルの前記選択トランジスタをオフ状態とするゲート電圧を供給する
請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記駆動制御部は、データの消去動作時に、
動作対象の前記メモリセルの前記選択トランジスタのバックゲートはデータ消去用の基準電圧とし、前記動作対象の前記メモリセルが接続される前記ソース線と前記バックゲート線にはデータ消去用の電源電圧を供給し、当該データ消去用の電源電圧を基準とし、前記動作対象の前記メモリセルが接続される前記ビット線にはデータ消去状態とするためのドレイン電圧を供給するとともに前記動作対象の前記メモリセルの前記メモリトランジスタが接続される前記ワード線にはデータ消去状態とするためのゲート電圧を供給し、
ソース・ドレインが前記動作対象のメモリセルのソース・ドレインと前記ビット線および前記ソース線により電気的に接続され得る非選択のメモリセルが接続されるワード線には、当該メモリセルの前記選択トランジスタをオフ状態とするゲート電圧を供給する
請求項１２に記載の不揮発性半導体記憶装置。
【請求項１５】
第一導電型の第一ボディ領域と、第一導電型の不純物拡散層で構成された第二ボディ領域と、前記第一ボディ領域上において当該第一ボディ領域と電気的に分離した状態で前記第二ボディ領域を囲むように形成された分離領域と、前記第二ボディ領域をバックゲートとし前記第二ボディ領域内に形成されたソース領域、前記分離領域に形成されたドレイン領域、ソース・ドレイン領域間のチャネル形成領域に対応する位置に形成され電荷蓄積領域を含むゲート部を具備するメモリトランジスタと、前記第一ボディ領域をバックゲートとし前記第一ボディ領域内に形成されたドレイン領域、前記分離領域に形成され前記メモリトランジスタの前記ドレイン領域と共通のソース領域、ソース・ドレイン領域間のチャネル形成領域に対応する位置に形成されたゲート部を具備する選択トランジスタとを含み、データを書換え可能に記憶する不揮発性のメモリセルが２次元状に配列されたメモリセルアレイ部を備えた不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置と周辺機能部とのインタフェース制御を行なうメモリ制御部と、
を備えた電子機器。
【請求項１６】
データを書換え可能に記憶する不揮発性のメモリトランジスタおよび当該メモリトランジスタと直列接続された選択トランジスタを含むメモリセルが２次元状に配列されたメモリセルアレイ部と、前記メモリセルアレイ部の一方の方向に配列されている各メモリトランジスタのゲートが共通に接続されたワード線と、前記メモリセルアレイ部の前記一方の方向に交差する他方の方向に配列されている各メモリトランジスタのソースが共通に接続されたソース線と、前記メモリセルアレイ部の前記他方の方向に配列されている各選択トランジスタのドレインが共通に接続されたビット線と、前記メモリセルアレイ部の前記一方の方向に配列されている各選択トランジスタのゲートを当該選択トランジスタが属するメモリセルのメモリトランジスタのゲートを制御する信号で一緒に制御しつつ、前記ワード線、前記ソース線、前記ビット線の電位を、データの書込み、消去、読出しの各動作に応じて制御する駆動制御部とを備えた不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置と周辺機能部とのインタフェース制御を行なうメモリ制御部と、
を備えた電子機器。
【請求項１７】
前記メモリトランジスタのバックゲートと前記選択トランジスタのバックゲートとは電気的に分離されている
請求項１６に記載の電子機器。
【請求項１８】
前記不揮発性半導体記憶装置の各メモリセルに書き込まれるデータを取得するデータ取得部および／または前記不揮発性半導体記憶装置の各メモリセルから読み出されたデータを処理する出力データ処理部を備える
請求項１５〜１７の内の何れか一項に記載の電子機器。
【請求項１９】
データを書換え可能に記憶する不揮発性のメモリトランジスタおよび当該メモリトランジスタと直列接続された選択トランジスタを含み、前記メモリトランジスタのバックゲートと前記選択トランジスタのバックゲートが電気的に分離されているメモリセルが２次元状に配列されたメモリセルアレイ部の一方の方向に配列されている各メモリトランジスタのゲートを共通にワード線に接続し、
前記メモリセルアレイ部の前記一方の方向に交差する他方の方向に配列されている各メモリトランジスタのソースを共通にソース線に接続し、
前記メモリセルアレイ部の前記他方の方向に配列されている各選択トランジスタのドレインを共通にビット線に接続し、
前記メモリセルアレイ部の前記一方の方向に配列されている各選択トランジスタのゲートを当該選択トランジスタが属するメモリセルのメモリトランジスタのゲートを制御する信号で一緒に制御しつつ、前記ワード線、前記ソース線、前記ビット線の電位を、データの書込み、消去、読出しの各動作に応じて制御する
不揮発性半導体記憶装置の駆動方法。
【請求項２０】
前記メモリトランジスタのバックゲートは、前記選択トランジスタのバックゲートと電気的に分離されており、
前記メモリトランジスタのバックゲートを、当該メモリトランジスタのソースを制御する信号で一緒に制御する
請求項１９に記載の不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置とその駆動方法および電子機器に関する。より詳細には、選択セルのデータの書込みや消去などの動作時における非選択セルのデータ破壊を防止する技術に関する。
【背景技術】
【０００２】
ソース領域とドレイン領域に異なる電圧を印加して行なう不揮発性の半導体記憶装置（いわゆる不揮発性メモリ）が各種の電子機器で利用されている。ここで、「不揮発性」とは、半導体集積回路の電源を切っても記憶情報が残ることを意味する。
【０００３】
不揮発性のメモリトランジスタには様々の方法により情報を記憶することが可能であるが、電子・正孔の電荷蓄積量により情報を記憶する方式としては、ＦＧ型（浮遊ゲート型）とＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor ）型が代表的である。ＦＧ型は、導電性ポリシリコンなどの導電材料に電荷を蓄積するゲート構造のものである。ＭＯＮＯＳ型は、導電性が極めて低い絶縁材料に電荷を蓄積するゲート構造のものである（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５２０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、不揮発性メモリは、複数個のメモリトランジスタがアレイ状回路に配置されて構成されている。この場合、アレイ状回路内でドレイン同士、ソース同士が接続されている方向の複数のメモリトランジスタにおいて、動作対象のメモリトランジスタ以外の非選択のメモリトランジスタに電圧ストレスがかかる。このため、データを何度も書き換える（書込みと消去を繰り返す）間に非選択のメモリトランジスタでデータディスターブ（誤書込みや誤消去）が起こり得る。
【０００６】
選択セルのメモリトランジスタにデータの書込み動作を行なう際、既にデータが書き込まれた非選択セルの内の選択セルとドレイン側のビット線およびソース側のソース線を共通にするメモリトランジスタのデータが消去される現象をライトディスターブと称する。選択セルのメモリトランジスタにデータの消去動作を行なう際、既にデータが書き込まれた非選択セルの内の選択セルとドレイン側のビット線およびソース側のソース線を共通にするメモリトランジスタのデータが消去される現象をイレーズディスターブと称する。
【０００７】
何れも、選択セルのメモリトランジスタとドレイン側およびソース側が共通接続されたメモリトランジスタで起こる異常現象であることから、ドレイン（またはソース）ディスターブと称している。非選択セルが、弱い書込み状態や弱い消去状態となり、書込み・消去を繰り返すことで、誤書き込みや誤消去が生じる現象である。
【０００８】
このようなデータディスターブを改善するには、たとえば、選択セルのメモリトランジスタにデータを書き込む際に、非選択セルのメモリトランジスタのゲート電位を読出し電圧以下の電圧にする方法が考えられる。しかしながら、この方法では、データディスターブの改善が不十分であったり、書込み、消去、読出しの制御が複雑になったり、アレイ状回路を駆動する周辺回路が複雑になってしまうなどの難点がある。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、周辺回路の増大を極力抑えつつ、データディスターブを改善する仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置および電子機器の第１の態様は、メモリセルの素子構造面から規定したものである。すなわち、先ず、メモリセルは、第一導電型の第一ボディ領域と、第一導電型の不純物拡散層で構成された第二ボディ領域と、前記第一ボディ領域上において、当該第一ボディ領域と電気的に分離した状態で前記第二ボディ領域を囲むように形成された分離領域とを有するものとする。
【００１１】
そして、第二ボディ領域をバックゲートとし、第二ボディ領域内に形成されたソース領域、分離領域に形成されたドレイン領域、ソース・ドレイン領域間のチャネル形成領域に対応する位置に形成され電荷蓄積領域を含むゲート部を具備することでメモリトランジスタを形成する。
【００１２】
また、第一ボディ領域をバックゲートとし、第一ボディ領域内に形成されたドレイン領域、分離領域に形成されメモリトランジスタのドレイン領域と共通のソース領域、ソース・ドレイン領域間のチャネル形成領域に対応する位置に形成されたゲート部を具備することで選択トランジスタを形成する。
【００１３】
本発明に係る不揮発性半導体記憶装置および電子機器の第２の態様は、回路および動作制御面から規定したものである。すなわち先ず、データを書換え可能に記憶する不揮発性のメモリトランジスタおよび当該メモリトランジスタと直列接続された選択トランジスタを含むメモリセルが２次元状に配列されたメモリセルアレイ部を備えるものとする。
【００１４】
そして、メモリセルアレイ部の一方の方向に配列されている各メモリトランジスタのゲートを共通にワード線に接続し、メモリセルアレイ部の一方の方向に交差する他方の方向に配列されている各メモリトランジスタのソースを共通にソース線に接続する。さらに、メモリセルアレイ部の他方の方向に配列されている各選択トランジスタのドレインを共通にビット線に接続する。
【００１５】
さらに、メモリセルアレイ部の一方の方向に配列されている各選択トランジスタのゲートを、選択トランジスタが属するメモリセルのメモリトランジスタのゲートを制御する信号で一緒に制御するとともに、ワード線、ソース線、ビット線の電位を、データの書込み、消去、読出しの各動作に応じて制御する駆動制御部を備えるものとする。
【００１６】
何れの態様も、メモリセルごとに選択トランジスタを設けることで、メモリトランジスタへのデータの書込み、消去、読出し動作に影響を与えることなく、メモリトランジスタのドレインをビット線から電気的に分離できる。また、メモリトランジスタと選択トランジスタの各ゲートを共通の制御信号で駆動できるようになる。メモリトランジスタのゲート電圧の制御により、自動的に、選択トランジスタを利用したデータディスターブ防止を実現できる。
【発明の効果】
【００１７】
本発明の一態様によれば、選択トランジスタのゲート制御をメモリトランジスタのゲート制御と連動して実行できるので、本発明を採用しない場合と比較して、周辺回路の増大を極力抑えつつ、データディスターブを防止できる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態の不揮発性半導体記憶装置の概略回路図（第１例）である。
【図１Ａ】本実施形態の不揮発性半導体記憶装置の概略回路図（第２例）である。
【図１Ｂ】本実施形態の不揮発性半導体記憶装置の概略回路図（第３例）である。
【図２】第１実施形態のメモリセルの素子構造を示す断面図である。
【図２Ａ】第１実施形態のメモリセルの書込み動作を説明する図である。
【図２Ｂ】第１実施形態のメモリセルの消去動作を説明する図である。
【図３】第２実施形態のメモリセルの素子構造を示す断面図である。
【図３Ａ】第２実施形態のメモリセルの書込み動作を説明する図である。
【図３Ｂ】第２実施形態のメモリセルの消去動作を説明する図である。
【図４】第１比較例の不揮発性半導体記憶装置の概略回路図と書込み動作の説明図である。
【図４Ａ】第１比較例の不揮発性半導体記憶装置の構造模式図と動作説明図である。
【図５】第２比較例の不揮発性半導体記憶装置の構造模式図である。
【図５Ａ】第２比較例の不揮発性半導体記憶装置の概略回路図と書込み動作の説明図である。
【図５Ｂ】第２比較例の不揮発性半導体記憶装置の概略回路図と消去動作の説明図である。
【図６】不揮発性半導体記憶装置を適用した電子機器の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００２０】
なお、説明は以下の順序で行なう。
１．回路構成
２．素子構造と動作：第１実施形態（平面ゲート構造）
３．素子構造と動作：第２実施形態（トレンチ溝ゲート構造）
４．比較例との対比
５．電子機器
【００２１】
＜回路構成＞
図１〜図１Ｂは、本実施形態の不揮発性半導体記憶装置の一実施形態の概略構成を示す回路図である。
【００２２】
図１〜図１Ｂに示すように、本実施形態の不揮発性半導体記憶装置１（不揮発性メモリ装置）は、メモリセルアレイ部３、書込み／読出し部４、列制御部７、行制御部８（ワード線選択部）を備えている。書込み／読出し部４、列制御部７、行制御部８で、ワード線WL、ソース線SL、ビット線BLの電位を、データの書込み、消去、読出しの各動作に応じて制御する駆動制御部６が構成されている。回路構成的には、後述の第１および第２実施形態の不揮発性半導体記憶装置１Ａ，１Ｂには差がない。
【００２３】
メモリセルアレイ部３の周囲に、メモリセルアレイ部３の書込み、消去、および読出しを制御する周辺回路が設けられる構成である。なお、本明細書では、以下においては、紙面の横方向を行（Row ／ライン）方向、縦方向を列（Column／カラム）方向として説明する。行方向は行が延在する方向、列方向は列が延在する方向とし、相対的には、行が配列される方向（行配列方向）は列方向に該当し、列が配列される方向（列配列方向）は行方向に該当する。
【００２４】
図１に示す第１例のように、メモリセルアレイ部３には、メモリセル２（不揮発性メモリ素子、データ保持部）が２次元マトリクス状に配列されている。図中において、選択セルＹは書込み動作時や読出し動作時や消去動作時において選択されたメモリセル２であり、非選択セルＸは、それら各動作時の別の行のメモリセル２である。以下では、選択セルＹのメモリトランジスタMTを選択メモリトランジスタと称し、選択セルＹのメモリトランジスタMTを非選択メモリトランジスタと称することもある。
【００２５】
メモリセルアレイ部３の各メモリセル２を選択（走査）する回路として、列制御部７が各列のビット線BLと接続され、行制御部８が各行のワード線WLと接続される。各列のビット線BLはまた、図示を割愛しているが、列制御部７に接続されるだけでなく書込み／読出し部４とも接続される。書込み／読出し部４が各列のソース線SLと接続される。
【００２６】
書込み／読出し部４は、メモリセルアレイ部３の各メモリセル２にデータを書き込みあるいはメモリセル２からデータを読み込む。このとき、書込み／読出し部４は、たとえばバイト単位など、図示しないアドレスデコーダによるデコード処理でソース線SLの選択が決定される。書込み／読出し部４は、図示しないが、ビット線BLにデータを供給してその情報をメモリセル２に保持させる書込みバッファ（Write Buffer）や、ビット線BLの電位を増幅するセンスアンプ（Sense AMP ）を有する。書込みバッファは、書込み回路やライトアンプなどとも称される。
【００２７】
図示しないが、書込み／読出し部４とビット線BLとの間には、処理対象のメモリセル２を列単位で選択する機能部（列スイッチ）が設けられる。列スイッチは、処理対象のメモリセル２を列単位で選択する機能の他に、ビット線BLに動作電圧や待機電圧を供給する機能、すなわち、任意の電流をビット線BLに供給する機能も持つ。
【００２８】
メモリセルアレイ部３の各メモリセル２は詳細には、たとえばＭＯＮＯＳ構造を有するメモリトランジスタMTと選択トランジスタSTを直列接続した２ＴＲ構成のものである。ここで、本実施形態の不揮発性半導体記憶装置１のメモリセル２は、メモリトランジスタMTと選択トランジスタSTの各バックゲート（ボディ領域）を分離した構造を前提として回路を構成している点に特徴を有する。これは、書込み・消去速度を十分に確保しつつディスターブ（誤書込みや誤読出し）に対する耐性を十分に確保するためである。また、このことと相俟って、メモリセル２ごとにメモリトランジスタMTと選択トランジスタSTの各ゲートを共通の信号で制御する点に特徴を有する。ゲートの共通制御は、配線で両ゲート電極を接続することで実現してもよいし、デバイス構造的に物理的に共通接続することで実現してもよい。これらの点については、後述のメモリセル２の断面構造図で改めて説明する。
【００２９】
メモリトランジスタMTと選択トランジスタSTの各ゲートは、配線で共通にゲート電極を接続する構成にする場合、一例として図１に示す第１例のように、行ごとに共通にワード線WL（Word Line ）に接続される。つまり、行方向には、同一のワード線WLに複数個のメモリトランジスタMTと選択トランジスタSTの各ゲートが接続される。
【００３０】
また、図１Ａに示す第２例のように、行ごとに各ゲートを別のゲート制御線として行制御部８側に引き出してメモリセルアレイ部３外で接続し行制御部８にて共通に制御するようにしてもよい。この場合、メモリトランジスタMT側のゲート制御線をワード線WLとし、選択トランジスタSTのゲート制御線を選択制御線CLとする。
【００３１】
また、考え方としては、図１Ｂに示す第３例のように、メモリトランジスタMTと選択トランジスタSTの各ゲートを別個の制御信号で駆動してもよい。この場合、選択トランジスタSTのゲートと接続された選択制御線CLが、ワード線WLを駆動する行制御部８ではなく、選択制御線駆動部９により駆動される。後述のように、本実施形態のメモリセル２の素子構造を採ることで、両ゲートを共通の制御信号で駆動できるので、実態としては、第３例の回路構成を採る利点は少ない。
【００３２】
ただし、図１Ｂに示す第３例では、両ゲートを同じタイミングではあるが異なる大きさのゲート電圧（Ｖｇ_MT ，Ｖｇ_ST ）で制御できる利点がある。このため、たとえば、書込み・消去・読出し速度の観点から、両ゲート電圧を異ならせて（Ｖｇ_MT ≠Ｖｇ_ST ）駆動するようにしてもよい。この場合でも、行制御部８と選択制御線駆動部９は、同じタイミング信号を元にゲート電圧だけを異ならせる回路構成を採ればよく、駆動タイミングまでをも異ならせる場合よりも、回路構成は簡易である。タイミング信号生成回路を共通化できるからである。
【００３３】
選択トランジスタSTのドレインは列ごとにビット線BL（Bit Line）に接続されている。つまり、列方向には、同一のビット線BLに複数個の選択トランジスタSTの各ドレインが接続される。
【００３４】
メモリトランジスタMTのソースとバックゲートBG_MT （ボディ領域）は列ごとに、ソース線SL（Source Line ）に接続されている。つまり、列方向には、同一のソース線SLに複数個のメモリトランジスタMTの各ソースとバックゲートBG_MT が接続される。これにより、メモリトランジスタMTのバックゲートBG_MT は、このメモリトランジスタMTのソースを制御する信号で一緒に制御される。
【００３５】
選択トランジスタSTのバックゲートBG_ST （ボディ領域）は列ごとに、バックゲート線BGL （Back Gate Line）に接続されている。バックゲート線BGL は全列共通に基準電位（典型的には接地電位）に接続される。
【００３６】
つまり、本実施形態の不揮発性半導体記憶装置１は、メモリトランジスタMTと選択トランジスタSTが同一の半導体基板上に一体形成されるが、それらの各バックゲートが分離され別個の配線に接続されている点にも特徴がある。
【００３７】
ビット線BLは、列制御部７で駆動される。ビット線BLは、図示しないアドレスデコーダによるデコード処理で決定される。ワード線WL（図１Ａの場合は選択制御線CLも）は、行制御部８で駆動される。駆動されるワード線WLは、図示しないアドレスデコーダによるデコード処理で決定される。
【００３８】
本構成によれば、メモリトランジスタMTとビット線BLの間の選択トランジスタSTを制御することで、書込み、消去、読出し動作に影響を与えることなく、メモリトランジスタMTのドレインをビット線BLから電気的に分離することでドレインディスターブを防止できる。加えて、選択トランジスタSTのゲート制御をメモリトランジスタMTのゲート制御と共通化しているので、行制御部８の回路構成が簡易になる利点がある。また、図のように選択トランジスタSTのゲート制御線をメモリトランジスタMTのゲート制御線（ワード線WL）と共通化することもできるので、配線が容易になるし配線面積も少なくて済む。
【００３９】
＜素子構造と動作：第１実施形態＞
図２〜図２Ｂは、第１実施形態の不揮発性半導体記憶装置１Ａのメモリセル２Ａを説明する図である。ここで、図２は、第１実施形態のメモリセル２Ａの素子構造を示す断面図である。図２Ａ〜図２Ｂは、第１実施形態のメモリセル２Ａの動作を説明する図である。
【００４０】
以下では、第一導電型をＰ型とし、第一導電型と逆導電型である第二導電型をＮ型として説明する。また、Ｎチャネル型のＭＯＮＯＳトランジスタを有するフラッシュＥＥＰＲＯＭを例として説明する。後述の第２実施形態でも同様である。ＭＯＮＯＳ型のメモリセルは、ゲート絶縁膜の構造以外は一般的なＭＯＳトランジスタ構造であるため、ＣＭＯＳプロセスと整合性よくメモリを形成できる。
【００４１】
なお、本実施形態の仕組みは、ＭＯＮＯＳ型以外のゲート構造を有するメモリトランジスタにも適用できる。たとえば、ＦＧ型、いわゆるＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor ）型、導電性微粒子を積層絶縁膜内に埋め込んだナノクリスタル型などのゲート構造を有するメモリトランジスタなどにも広く適用できる。また、Ｎチャネル型に限らずＰチャネル型にも適用できる。その場合、以下の説明で述べる不純物やチャネルの導電型を逆極性とし、ソース領域とドレイン領域の電圧の極性を入れ替えることにより以下の説明が類推適用すればよい。
【００４２】
［断面構造］
第１実施形態のメモリセル２Ａは、ゲート部G_MT，G_STを平面構造にしている点に特徴を有する。図２に示すように、第一導電型半導体基体すなわち第一導電型（Ｐ型）を有する半導体からなる第１ボディ領域１００（P-sub ）上に一般的なＭＯＳトランジスタの製法に従って不揮発性メモリ素子としてのメモリセル２Ａが形成されている。
【００４３】
第１ボディ領域１００の形態は、Ｐ型半導体基板の一部、Ｎ型半導体基板に必要に応じて他のウェルを介して形成されているＰ型ウェル、基板に支持されているＰ型半導体層（たとえばＳＯＩ(Silicon-On-Insulator)層）などがある。
【００４４】
第１ボディ領域１００には先ず、第二導電型の第１不純物拡散層１０４（NWL1）および第１不純物拡散層１２４（NWL2）が形成されている。第１不純物拡散層１０４内には、第１ボディ領域１００（第一導電型半導体基体）より第一導電型の不純物濃度が高い第一導電型不純物拡散層（Ｐ＋層）からなる第２ボディ領域１０６（PWL2）が形成されている。
【００４５】
第１不純物拡散層１０４は、メモリトランジスタMTのドレイン領域および選択トランジスタSTのソース領域をなし、第１不純物拡散層１２４は、選択トランジスタSTのドレイン領域をなす。つまり、第一不純物拡散層は、メモリトランジスタMTのドレイン領域および選択トランジスタSTのソース領域の他、第１ボディ領域１００によって離間された選択トランジスタSTのドレイン領域にも形成されている。
【００４６】
メモリトランジスタMT側については、ソース取出し領域１０８（NSD1）とバックゲート取出し領域１０９（PSD1）が第２ボディ領域１０６の表面に形成されている。選択トランジスタST側については、ドレイン取出し領域１２８（NSD2）が第１不純物拡散層１２４の表面に形成されている。メモリトランジスタMTのドレインと選択トランジスタSTのソースに関して、ソース・ドレイン取出し領域１１０（NSD3）が第１不純物拡散層１０４の表面に形成されている。ソース・ドレイン取出し領域１１０（NSD3）は、メモリトランジスタMTのドレイン領域でもあり、選択トランジスタSTのソース領域でもある。
【００４７】
ソース取出し領域１０８（NSD1）とソース・ドレイン取出し領域１１０は、第１不純物拡散層１０４より第二導電型の不純物濃度が高い第二導電型不純物拡散層（Ｎ＋層）である。同様に、ドレイン取出し領域１２８は、第１不純物拡散層１２４より第二導電型の不純物濃度が高い第二導電型不純物拡散層（Ｎ＋層）である。
【００４８】
第１不純物拡散層１０４（NWL1）は、メモリトランジスタMTのバックゲートBG_MT となる第２ボディ領域１０６（PWL2）と選択トランジスタSTのバックゲートBG_ST となる第１ボディ領域１００（P-sub ）を電気的に分離する分離領域として機能する。加えて、第１不純物拡散層１０４は、メモリトランジスタMTのドレイン側のＬＤＤ（Lightly Doped Drain ）および選択トランジスタSTのソース領域として機能する。
【００４９】
ＬＤＤは、ソース・ドレイン取出し領域１１０（NSD2）より第二導電型の不純物濃度が低く、消去動作を行なう際、低電圧で正孔の発生を可能にする機能を持つ。なお、ＬＤＤとは言っても、それはドレイン領域だけでなく、ソース領域にも形成されていることもある。すなわち、ソース領域とドレイン領域のチャネル形成領域に臨む基板表面位置に、ＬＤＤ（低濃度不純物領域）を設けるのが一般的である。なお、ＬＤＤはドレイン領域側だけに配置してもよいし、ドレイン領域にＬＤＤ構造を採ることは必須ではない。
【００５０】
メモリトランジスタMT側のチャネル形成領域上（第２ボディ領域１０６の表面）にはゲート部G_MTが形成されている。ゲート部G_MTは、第２ボディ領域１０６（PWL2）と第１不純物拡散層１０４（NWL1）に（特に本例ではソース取出し領域１０８とソース・ドレイン取出し領域１１０にまで）跨るように第２ボディ領域１０６の表面上に形成されている。
【００５１】
ゲート部G_MTは、基板表面側から、ゲート絶縁膜としての第１酸化膜１１２、窒化膜１１４、トップ絶縁膜としての第２酸化膜１１６、ゲート電極１１８で構成されている。つまり、第２ボディ領域１０６の表面に、第１酸化膜１１２、窒化膜１１４、第２酸化膜１１６からなる積層絶縁膜が形成され、その上にゲート電極１１８が形成されている。ゲート電極１１８は、たとえば、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン（doped poly-Si ）やポリシリコンと高融点金属シリサイドとの積層膜などが利用される。
【００５２】
窒化膜１１４は、各酸化膜１１２，１１６より電荷トラップ密度が高い材料からなり、電荷注入時に電荷蓄積層として機能する。なお、厳密には各酸化膜１１２，１１６にも電荷が捕獲されるが、その絶対量が窒化膜１１４に比べ少ないことから窒化膜１１４を電荷蓄積層と称している。電荷蓄積層として機能する窒化膜１１４は、書込みを行なうと電子を窒化膜１１４中に離散的に捕獲し、消去を行なうと正孔を捕獲し、捕獲されていた電子と結合する。本実施形態では、電荷蓄積層を窒化膜１１４としているが、各酸化膜１１２，１１６より電荷トラップ密度が高いものであればよく、たとえば、ポリシリコンのような導電性膜や金属酸化膜などの他の膜にしてもよい。
【００５３】
各酸化膜１１２，１１６は、第２ボディ領域１０６やゲート電極１１８から窒化膜１１４を電気的に分離し、電荷保持時に窒化膜１１４中に電荷を閉じ込める機能を持つ。各酸化膜１１２，１１６は、窒化膜１１４と電荷トラップ密度差を有し電位障壁として機能するものであればよく、たとえば酸化窒化膜などの他の膜にしてもよい。
【００５４】
選択トランジスタST側のチャネル形成領域上（第１ボディ領域１００の表面）にはゲート部G_STが形成されている。ゲート部G_STは、第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に（特に本例ではソース・ドレイン取出し領域１１０とドレイン取出し領域１２８にまで）跨るように基板表面上に形成されている。ゲート部G_STは、基板表面側から、ゲート絶縁膜としての第２酸化膜１３６とポリシリコンなどからなるゲート電極１３８で構成されている。つまり、選択トランジスタSTは、ＭＯＮＯＳ構造のメモリトランジスタMTとは異なり、一般的なＭＯＳ型構造である。
【００５５】
第２酸化膜１１６と第２酸化膜１３６、ゲート電極１１８とゲート電極１３８はそれぞれ、一体的に製膜された後にエッチングで分離されることで形成されている。つまり第２酸化膜とゲート電極は、メモリトランジスタMT側のゲート部G_MTだけでなく選択トランジスタ側のゲート部G_STにも形成され、第１ボディ領域１００によって離間された第１不純物拡散層１２４に跨るように形成されている。
【００５６】
メモリトランジスタMTと選択トランジスタSTのゲート電極１１８，１３８を共通にワード線WLへ接続され、メモリトランジスタMTのソース（ソース取出し領域１０８）とバックゲート（第２ボディ領域１０６（PWL2））つまりバックゲート取出し領域１０９をソース線SLへ接続されている。選択トランジスタSTのバックゲートである第１ボディ領域１００はバックゲート線BGL へ接続され、基準電位に接続（接地）されている。選択トランジスタSTのドレイン（ドレイン取出し領域１２８）はビット線BLへ接続されている。
【００５７】
このように、図示したメモリセル２Ａは、メモリトランジスタMTと選択トランジスタSTが半導体基板上に一体形成された不揮発性メモリ素子であり、特に、両者のボディ領域（バックゲート）が電気的に分離された構造をなしている。このような構造にするため、メモリトランジスタMTのボディ領域（第２ボディ領域１０６）を、第１不純物拡散層１０４により半導体基体（この例では第１ボディ領域１００）から電気的に分離している。選択トランジスタSTは、そのボディ領域（第１ボディ領域１００）とドレイン領域がメモリトランジスタMTのボディ領域（第２ボディ領域１０６）から離間して構成されている。因みに、前述のように、両トランジスタMT，STのボディ領域を分離する第１不純物拡散層１０４は、メモリトランジスタMTのドレインと選択トランジスタSTのソースに兼用される。
【００５８】
このようなメモリトランジスタMTと選択トランジスタSTが一体形成された複数個のメモリセル２Ａ（不揮発性メモリ素子）により、図１に示したアレイ状回路の不揮発性半導体記憶装置１Ａが構成されている。
【００５９】
［動作］
次に、第１実施形態の不揮発性半導体記憶装置１Ａにおけるメモリセル２Ａ（不揮発性メモリ素子）の動作方法について説明する。
【００６０】
ＭＯＮＯＳトランジスタであるメモリトランジスタMTにおいて、電荷蓄積層としての窒化膜１１４は、上下の第１酸化膜１１２および第２酸化膜１１６との界面付近で特に電荷トラップ密度が高い。その電荷トラップに電子を注入して捕獲させた状態と、捕獲されている電子を消去した状態とでは、メモリトランジスタMTの閾値電圧が変化する。このため、その閾値電圧の変化をデータの２値または多値の状態に対応させることで、メモリトランジスタMTにデータ記憶ができる。ただし、閾値の相対的変化が検出できれば２値または多値の記憶データの読み出しができることから、どのような状態を書込み状態とし、どのような状態を消去状態とするかは定義上の問題である。
【００６１】
基本的には、次の４つの態様を採り得る。
（１）電子注入により書込みを行ない、正孔注入により、蓄積されている電子を相殺させることで消去を行なう場合
（２）電子注入により書込みを行ない、電子を引き抜くことにより消去を行なう場合
（３）正孔注入により書込みを行ない、電子注入により、蓄積されている正孔を相殺させることで消去を行なう場合
（４）正孔注入により書込みを行ない、正孔を引き抜くことにより消去を行なう場合
【００６２】
何れの場合も、書込み動作や消去動作において、選択されない列のビット線BLは全て基準電位（接地電位）にする。また、バイト単位などでのソース線SLの選択対象とならないその他のソース線SLも全て基準電位（接地電位）にする。
【００６３】
そして、データの書込み動作時には、動作対象のメモリセル２（選択セルＹ）のメモリトランジスタMTおよび選択トランジスタSTが接続されるワード線WLにはデータ記憶用の基準電圧を供給する。そして、データ記憶用の基準電圧を基準とし、選択セルＹが接続されるビット線BLにはデータ記憶状態とするためのドレイン電圧Ｖｄを供給するとともに選択セルＹが接続されるワード線WLにはデータ記憶状態とするためのゲート電圧Ｖｇを供給する。このとき、ソース・ドレインが選択セルＹのソース・ドレインとビット線BLおよびソース線SLにより電気的に接続され得る非選択セルＸが接続されるワード線WLには、非選択セルＸの選択トランジスタSTをオフ状態とするゲート電圧Ｖｇoff を供給する。
【００６４】
データの消去動作時には、動作対象のメモリセル２（選択セルＹ）のメモリトランジスタMTおよび選択トランジスタSTが接続されるワード線WLにはデータ消去用の基準電圧を供給する。そして、データ消去用の基準電圧を基準とし、選択セルＹが接続されるビット線BLにはデータ消去状態とするためのドレイン電圧Ｖｄを供給するとともに選択セルＹが接続されるワード線WLにはデータ消去状態とするためのゲート電圧Ｖerase を供給する。このとき、ソース・ドレインが選択セルＹのソース・ドレインとビット線BLおよびソース線SLにより電気的に接続され得る非選択セルＸが接続されるワード線WLには、非選択セルＸの選択トランジスタSTをオフ状態とするゲート電圧Ｖｇoff を供給する。
【００６５】
なお、消去は、メモリセル２Ａ（メモリトランジスタMT）が行列状に配置されているメモリセルアレイ部３の一括消去、メモリセルアレイ部３が複数のブロックから構成されている場合に、そのブロックやメモリセル行を単位とする消去、ビットごとの消去の何れでもよい。以下では、（１）の場合を例として、書込み動作と消去動作を説明する。
【００６６】
［書込み動作］
図２Ａ（１）は選択された行のメモリセル２（選択セルＹ）の書込み動作の説明図で、図２Ａ（２）はそのときの別の行の選択されていないメモリセル２（非選択セルＸ）の状態を説明する図である。選択セルＹと非選択セルＸの関係は図１に示した通りである。
【００６７】
電子注入による書込み動作では、選択セルＹのメモリトランジスタMTのソース領域のソース電圧Ｖｓをデータ記憶用基準電圧（接地電圧＝約０Ｖ）とし、これを基準とし、ドレイン領域に正のドレイン電圧Ｖｄ、ゲート電極１１８に正のゲート電圧Ｖｇを印加する。このときの選択セルＹのメモリセル２Ａの動作状態が図２Ａ（１）に示されている。
【００６８】
ワード線WLに正電位のゲート電圧Ｖｇが印加されているため、メモリトランジスタMTのゲート直下の第２ボディ領域１０６の表面にチャネルCH_MT が形成され、メモリトランジスタMTはオン状態となる。同様に、選択トランジスタSTのゲート直下の第１ボディ領域１００の表面にチャネルCH_ST が形成され、選択トランジスタSTはオン状態となる。
【００６９】
ビット線BLに接続されている選択トランジスタSTのドレインからチャネルを介してメモリトランジスタMTのドレインにビット線BLに印加された正電位のドレイン電圧Ｖｄが伝達され、ビット線BLからソース線SLへ電流が流れる。
【００７０】
これと同時に、メモリトランジスタMTのゲート直下の第２ボディ領域１０６と第１不純物拡散層１０４の接合部においてインパクトイオン化が起こり、電子・正孔対が発生する。ホットエレクトロン化した電子は、窒化膜１１４へ飛び込み、捕獲され、書込み動作が行なわれる。書込み後の閾値電圧は、窒化膜１１４に捕獲された電子とゲート電極１１８に印加される正電圧との相殺により大きくなる。
【００７１】
ドレイン電圧Ｖｄおよびゲート電圧Ｖｇの電圧値は、メモリトランジスタMTの最小寸法や使用電源電圧の変遷によっても変わってくるので任意であるが、一例を挙げるならばドレイン電圧Ｖｄ＝４．５Ｖ、ゲート電圧Ｖｇ＝５Ｖである。つまり、ドレイン領域に正のドレイン電圧Ｖｄを印加するために、ビット線BLには４．５Ｖを印加する。また、ゲート電極１１８に正のゲート電圧Ｖｇを印加するために、ワード線WLにはたとえば５Ｖを印加する。
【００７２】
メモリトランジスタMTのバックゲート（第２ボディ領域１０６）のバイアス電圧は前記の要件を満たす範囲で任意であり、本例では、バックゲート取出し領域１０９をソース取出し領域１０８と共通にソース線SLに接続することでソース電位Ｖｓと同様にしている。
【００７３】
詳細説明は割愛するが、好ましくは、ドレイン側のＬＬＤ領域の端部付近（第２ボディ領域１０６と第１不純物拡散層１０４の接合部）からソース側に張り出してＰ型不純物領域（点線で示すポケット領域１０７：第１比較例のポケット領域３０７を参照）を形成するとよい。ホットエレクトロンの発生を効果的にする手法として好適であり、このことは、後述の第２実施形態でも同様である。
【００７４】
選択セルＹに電子注入による書込み動作を行なっているときの非選択セルＸの状態が図２Ａ（２）に示されている。非選択セルＸのメモリトランジスタMT（不揮発性メモリ素子）に接続されたワード線WL（ゲート電極１１８）とソース線SL（ソースとバックゲートである第２ボディ領域１０６）を接地する。非選択セルＸの選択トランジスタSTのドレインが接続されているビット線BLは、選択セルＹの選択トランジスタSTのドレインに接続されているビット線BLと共通であるため、選択トランジスタSTのドレインにはドレイン電圧Ｖｄ（４．５Ｖ）の正電位が印加される。
【００７５】
しかしながら、非選択セルＸの選択トランジスタSTのワード線WLは接地されているため、選択トランジスタSTがオフ状態であり、非選択セルＸのメモリトランジスタMTがビット線BLから切り離されており、ライトディスターブを防止できる。
【００７６】
［消去動作］
図２Ｂ（１）は選択された行のメモリセル２（選択セルＹ）の消去動作の説明図で、図２Ｂ（２）はそのときの別の行の選択されていないメモリセル２（非選択セルＸ）の状態を説明する図である。選択セルＹと非選択セルＸの関係は図１に示した通りである。
【００７７】
正孔注入によるデータ消去動作では、選択セルＹのメモリトランジスタMTのソース領域のソース電圧Ｖｓをデータ消去用電源電圧（比較的高い正電圧）とする。そして、これを基準とし、ドレイン領域にソース電圧Ｖｓよりも低い正のドレイン電圧Ｖｄ、ゲート電極１１８にドレイン電圧Ｖｄよりも低い正のゲート電圧Ｖerase を印加する。このときの選択セルＹのメモリセル２Ａの動作状態が図２Ｂ（１）に示されている。たとえば、ソース電圧Ｖｓを５．３Ｖ、ドレイン電圧Ｖｄを４．５Ｖ、ゲート電圧Ｖerase を３Ｖとする。
【００７８】
ワード線WLにゲート電圧Ｖerase （３Ｖ）の正電位が印加されているが、ソース線SLにはソース電圧Ｖｓ（５．３Ｖ）の正電位が印加されている。このため、ソースおよび第２ボディ領域１０６を基準にしたゲート電位は負電位が印加されている状態となり、メモリトランジスタMTはチャネルが形成されずオフ状態となる。
【００７９】
一方、選択トランジスタSTは、バックゲートが第１ボディ領域１００（P-sub ）で接地されているため、ワード線WLに印加されたゲート電圧Ｖerase （３Ｖ）の正電位によりチャネルCH_ST が形成されオン状態となる。したがって、ビット線BLに印加されたドレイン電圧Ｖｄ（４．５Ｖ）の正電位が選択トランジスタSTのチャネルを介してメモリトランジスタMTのドレインへ伝達される。前述のように、メモリトランジスタMTはオフ状態であるので、ドレイン電圧Ｖｄ（４．５Ｖ）が全てドレイン領域およびＬＤＤ領域に印加される。
【００８０】
ソースとバックゲート（第２ボディ領域１０６）にはソース電位Ｖｓ（５．３Ｖ）の正電位が印加されている。このため、第２ボディ領域１０６と第１不純物拡散層１０４の間は順方向バイアスが印加された状態となり、バイポーラ動作が起こり、ソース線SLからビット線BLへ電流が流れる。
【００８１】
また、メモリトランジスタMTのドレイン領域（詳しくはＬＤＤ）である第１不純物拡散層１０４の電位（ドレイン電位Ｖｄ＝４．５Ｖ）を基準にしたゲート電圧Ｖerase （３Ｖ）は相対的に負電位になる。このため、ゲート直下の第１不純物拡散層１０４の表面付近でインパクトイオン化が起こり、電子・正孔対が発生、ホットホール化した正孔が、窒化膜１１４へ飛び込み、捕獲される。書込み動作によって窒化膜１１４に捕獲されていた電子は、正孔と再結合するため、閾値電圧は書込み動作を行なう前の値に戻る。
【００８２】
つまり、相対的に負電圧の印加の影響を受けるゲート電極１１８の下方の領域を中心とするＬＤＤ領域の表面部に正孔の蓄積層が形成され、正孔が横方向電界でドリフトしながら垂直方向電界により加速され高エネルギ電荷（ＨＨ：ホットホール）となり、第１酸化膜１１２などによるエネルギ障壁を越えてゲート部G_MT内部に飛び込み、窒化膜１１４（電荷蓄積層）のドレイン端部を中心とした電子の蓄積領域に入る。書込み時に捕獲されていた電子は、消去時に注入される正孔と再結合することから、メモリトランジスタMTの閾値電圧は書込み動作を行なう前の値に戻る。
【００８３】
ゲート電圧Ｖerase （３Ｖ）を相対的に負電位とすると、インパクトイオン化で生じた正孔が横方向電界によりドリフトしながらゲート電圧Ｖerase により引き寄せられ加速されながらホットホールとなり、窒化膜１１４（電荷蓄積層）の電子の蓄積領域に注入される。これにより、短時間での消去が可能であり、また、消去時間を同じとすれば、より低電圧での動作が可能となる。
【００８４】
選択セルＹに正孔注入によるデータ消去動作を行なっているときの非選択セルＸの状態が図２Ｂ（２）に示されている。非選択セルＸのメモリトランジスタMT（不揮発性メモリ素子）に接続されたワード線WL（ゲート電極１１８）を接地する。このとき、非選択セルＸのメモリトランジスタMTのソースおよび第２ボディ領域１０６が接続されているソース線SLは、選択セルＹのメモリトランジスタMTのソースおよび第２ボディ領域１０６が接続されているソース線SLと共通である。このため、選択トランジスタSTのソースにはソース電位（５．３Ｖ）の正電位が印加される。
【００８５】
非選択セルＸの選択トランジスタSTのドレインが接続されているビット線BLは、選択セルＹの選択トランジスタSTのドレインに接続されているビット線BLと共通であるため、選択トランジスタSTのドレインにはドレイン電圧Ｖｄ（４．５Ｖ）の正電位が印加される。
【００８６】
しかしながら、非選択セルＸの選択トランジスタSTのワード線WLは接地されているため、選択トランジスタSTがオフ状態であり、非選択セルＸのメモリトランジスタMTがビット線BLから切り離されており、イレーズディスターブを防止できる。
【００８７】
第１実施形態では、選択トランジスタSTをオフさせてメモリトランジスタMTのドレインをビット線BLから電気的に分離することで、選択セルＹへの書込み、消去、読出し動作に影響を与えることなく、非選択セルＸでのドレインディスターブ防止を確実に実現できる。詳細説明は割愛するが、メモリトランジスタMTと選択トランジスタSTの各ボディ領域（バックゲート）を分離した構造にすることで、バイポーラ動作を利用した効果的な動作を利用することもできる。
【００８８】
＜素子構造と動作：第２実施形態＞
図３〜図３Ｂは、第２実施形態の不揮発性半導体記憶装置１Ｂのメモリセル２Ｂを説明する図である。ここで、図３は、第２実施形態のメモリセル２Ｂの素子構造を示す断面図および平面図である。図３Ａ〜図３Ｂは、第２実施形態のメモリセル２Ｂの動作を説明する図である。
【００８９】
［断面構造］
第２実施形態のメモリセル２Ｂは、ゲート部G_MT，G_STを埋込み構造にして同一ゲート電極とした一体構造にしている点に特徴を有する。以下、第１実施形態のメモリセル２Ａとの相違点に着目して説明する。
【００９０】
図３（１）に示すように、第１ボディ領域２００（P-sub ）上に、ゲート埋込み構造のＭＯＳトランジスタの製法に従って不揮発性メモリ素子としてのメモリセル２Ｂが形成されている。第１ボディ領域２００の形態は、第１ボディ領域１００と同様である。
【００９１】
具体的には、第１ボディ領域２００に先ず、第１不純物埋込み層２０２（NBL1）および第２不純物埋込み層２２２（NBL2）となる第二導電型の不純物埋込み層が形成されている。第１不純物埋込み層２０２は、メモリトランジスタMTのドレイン領域および選択トランジスタSTのソース領域をなし、第２不純物埋込み層２２２は、選択トランジスタSTのドレイン領域をなす。つまり、第二導電型の不純物埋込み層は、メモリトランジスタMTのドレイン領域および選択トランジスタSTのソース領域の他、第１ボディ領域２００によって離間された選択トランジスタSTのドレイン領域にも形成されている。
【００９２】
さらに上層に、第１エピタキシャル層２０４（NEpi1 ）と第２エピタキシャル層２２４（NEpi2 ）になる第二導電型の不純物埋込み層（不純物埋込み層２０２，２２２）より第二導電型の不純物濃度が低い第二導電型（Ｎ型）のエピタキシャル層が形成されている。つまり、第二導電型のエピタキシャル層は、メモリトランジスタMTのドレイン領域の他、第１ボディ領域２００によって離間された選択トランジスタSTのドレイン領域にも形成されている。エピタキシャル層を分離するように。素子分離領域２０５（ISO ）が第一導電型（Ｐ型）の不純物拡散層により形成されている。
【００９３】
第１エピタキシャル層２０４は第１実施形態の第１不純物拡散層１０４と対応し、第２エピタキシャル層２２４は第１実施形態の第１不純物拡散層１２４と対応する。第１不純物埋込み層２０２と第１エピタキシャル層２０４は、メモリトランジスタMTのバックゲートBG_MT となる第２ボディ領域２０６と選択トランジスタSTのバックゲートBG_ST となる第１ボディ領域２００を電気的に分離する分離領域の機能を持つ。加えて、第１不純物埋込み層２０２と第１エピタキシャル層２０４はメモリトランジスタMTのドレイン領域として機能し、特に第１エピタキシャル層２０４は、メモリトランジスタMTのドレイン側のＬＤＤとして機能する。
【００９４】
ＬＤＤは、ドレイン取出し領域２２８（NSD2）より第二導電型の不純物濃度が低く、消去動作を行なう際、低電圧で正孔の発生を可能にする機能を持つ。
【００９５】
メモリトランジスタMTの領域と選択トランジスタSTの領域を分断するように、第二導電型の不純物埋込み層（不純物埋込み層２０２，２２２）を貫き、第１ボディ領域２００に到達するように、両トランジスタに兼用のゲート部Ｇが形成されている。平面的には、図３（２）に示すように、ゲート部Ｇの長手方向（縦方向）の端部が、素子分離領域２０５にかかるようにゲート部Ｇが形成されている。
【００９６】
ゲート部Ｇは、トレンチ溝内の側面および底面に、Ｓｉ面（第１ボディ領域２００）側から、第１酸化膜２１２、窒化膜２１４、第２酸化膜２１６、ゲート電極２１８で構成されている。ゲート電極２１８は、たとえば、ポリシリコンやポリシリコンと高融点金属シリサイドとの積層膜などが利用される。
【００９７】
窒化膜２１４は、第１実施形態の窒化膜１１４と対応する。窒化膜２１４は、酸化膜２１２，２１６より電荷トラップ密度が高い材料からなり、電荷注入時に電荷蓄積層として機能し、書込みを行なうと電子を窒化膜２１４中に離散的に捕獲し、消去を行なうと正孔を捕獲し、捕獲されていた電子と結合する。
【００９８】
酸化膜２１２，２１６は、第１実施形態の酸化膜１１２，１１６と対応する。酸化膜２１２，２１６は、第１ボディ領域２００および第２ボディ領域２０６やゲート電極２１８から窒化膜２１４を電気的に分離し、電荷保持時に窒化膜２１４中に電荷を閉じ込める機能を持つ。
【００９９】
第１ボディ領域２００（第一導電型半導体基体）より第一導電型の不純物濃度が高い第一導電型不純物拡散層（Ｐ＋層）からなる第２ボディ領域２０６（PWL2）が、一辺がゲート部Ｇにかかるように形成されている。
【０１００】
メモリトランジスタMT側については、ソース取出し領域２０８（NSD1）とバックゲート取出し領域２０９（PSD1）が第２ボディ領域２０６の表面に形成されている。ソース取出し領域２０８は、その一辺がゲート部Ｇにかかるように形成されている。選択トランジスタST側については、ドレイン取出し領域２２８（NSD2）が第２エピタキシャル層２２４の表面に、その一辺がゲート部Ｇにかかるように形成されている。ソース取出し領域２０８（NSD1）は、第１エピタキシャル層２０４より第二導電型の不純物濃度が高い第二導電型不純物拡散層（Ｎ＋層）である。同様に、ドレイン取出し領域２２８は、第２エピタキシャル層２２４より第二導電型の不純物濃度が高い第二導電型不純物拡散層（Ｎ＋層）である。
【０１０１】
第２実施形態のメモリセル２Ｂでは、メモリトランジスタMTと選択トランジスタSTの各ゲート部Ｇに関して、両トランジスタに兼用されるトレンチ溝構造を採っており、ゲート電極を配線で接続することは不要である。ゲート電極２１８は、ワード線WLへ接続され、メモリトランジスタMTのソース（ソース取出し領域２０８）とバックゲート（第２ボディ領域２０６（PWL2））つまりバックゲート取出し領域２０９をソース線SLへ接続される。選択トランジスタSTのバックゲートである第１ボディ領域２００はバックゲート線BGL へ接続され、基準電位に接続（接地）される。選択トランジスタSTのドレイン（ドレイン取出し領域２２８）はビット線BLへ接続される。
【０１０２】
トレンチ溝構造を採る本構成のメモリセル２Ｂの場合、各トランジスタのチャネル領域の形成の具合が第１実施形態とは異なる。すなわち、トレンチ溝にかかる第２ボディ領域２０６側面の深さ方向にメモリトランジスタMTのチャネル領域が形成され、第１ボディ領域２００に到達する部分のトレンチ溝側面および底面に沿って選択トランジスタSTのチャネル領域が形成されている。メモリトランジスタMTのゲート部G_MTだけでなく、選択トランジスタSTのゲート部G_STもＭＯＮＯＳ構造になる。
【０１０３】
このように、図示したメモリセル２Ｂは、メモリトランジスタMTと選択トランジスタSTが半導体基板上に一体形成された不揮発性メモリ素子であり、特に第１実施形態と同様に、両者のボディ領域（バックゲート）が電気的に分離された構造をなしている。このような構造にするため、メモリトランジスタMTのボディ領域（第２ボディ領域２０６）を、第１不純物埋込み層２０２および第１エピタキシャル層２０４により半導体基体（この例では第１ボディ領域２００）から電気的に分離している。選択トランジスタSTは、そのボディ領域（第１ボディ領域２００）とドレイン領域がメモリトランジスタMTのボディ領域（第２ボディ領域２０６）から離間して構成されている。
【０１０４】
このようなメモリトランジスタMTと選択トランジスタSTが一体形成された複数個のメモリセル２Ｂ（不揮発性メモリ素子）により、図１に示したアレイ状回路の不揮発性半導体記憶装置１Ｂが構成されている。因みに、第２実施形態のメモリセル２Ｂは、メモリトランジスタMTのゲート部G_MTのゲート電極１１８と選択トランジスタSTのゲート部G_STのゲート電極１３８が共通であるので、図１Ａ〜図１Ｂに示した第２・第３例の回路構成は採れない。
【０１０５】
［動作］
次に、第２実施形態の不揮発性半導体記憶装置１Ｂにおけるメモリセル２Ｂ（不揮発性メモリ素子）の動作方法について説明する。ここでも、第１実施形態と同様に、電子注入により書込みを行ない、バイポーラ動作を伴う正孔注入により、蓄積されている電子を相殺させることで消去を行なう（１）の場合を例として、バイアス電圧の設定例と動作を説明する。
【０１０６】
［書込み動作］
図３Ａ（１）は選択された行のメモリセル２（選択セルＹ）の書込み動作の説明図で、図３Ａ（２）はそのときの別の行の選択されていないメモリセル２（非選択セルＸ）の状態を説明する図である。選択セルＹと非選択セルＸの関係は図１に示した通りである。
【０１０７】
電子注入による書込み動作では、選択セルＹのメモリトランジスタMTのソース領域のソース電圧Ｖｓをデータ記憶用基準電圧（接地電圧＝約０Ｖ）とし、これを基準とし、ドレイン領域に正のドレイン電圧Ｖｄ、ゲート電極２１８に正のゲート電圧Ｖｇを印加する。このときの選択セルＹのメモリセル２Ｂの動作状態が図３Ａ（１）に示されている。
【０１０８】
ワード線WLに正電位のゲート電圧Ｖｇが印加されているため、メモリトランジスタMTのゲート側面の第２ボディ領域２０６には、チャネルCH_MT が形成され、メモリトランジスタMTはオン状態となる。同様に、選択トランジスタSTのゲート側面および底面の第１ボディ領域２００には、チャネルCH_ST が形成され選択トランジスタSTはオン状態となる。
【０１０９】
ビット線BLに接続されている選択トランジスタSTのドレインからチャネルを介してメモリトランジスタMTのドレインにビット線BLに印加された正電位のドレイン電圧が伝達され、ビット線BLからソース線SLへ電流が流れる。
【０１１０】
これと同時に、メモリトランジスタMTのゲート側面の第２ボディ領域２０６と第１エピタキシャル層２０４の接合部においてインパクトイオン化が起こり、電子・正孔対が発生する。ホットエレクトロン化した電子は、窒化膜２１４へ飛び込み、捕獲され、書込み動作が行なわれる。書込み後の閾値電圧は、窒化膜２１４に捕獲された電子とゲート電極２１８に印加される正電圧との相殺により大きくなる。
【０１１１】
つまり、書込み動作は第１実施形態と同様である。たとえば、ここでも、ドレイン領域に正のドレイン電圧Ｖｄを印加するために、ビット線BLには４．５Ｖを印加する。また、ゲート電極２１８に正のゲート電圧Ｖｇを印加するために、ワード線WLにはたとえば５Ｖを印加する。
【０１１２】
選択セルＹに電子注入による書込み動作を行なっているときの非選択セルＸの状態が図３Ａ（２）に示されている。非選択セルＸのメモリトランジスタMT（不揮発性メモリ素子）に接続されたワード線WL（ゲート電極２１８）とソース線SL（ソースとバックゲートである第２ボディ領域２０６）を接地する。非選択セルＸの選択トランジスタSTのドレインが接続されているビット線BLは、選択セルＹの選択トランジスタSTのドレインに接続されているビット線BLと共通であるため、選択トランジスタSTのドレインにはドレイン電圧Ｖｄ（４．５Ｖ）の正電位が印加される。
【０１１３】
しかしながら、非選択セルＸの選択トランジスタSTのワード線WLは接地されているため、第１実施形態と同様に、選択トランジスタSTがオフ状態であり、非選択セルＸのメモリトランジスタMTがビット線BLから切り離されており、ライトディスターブを防止できる。
【０１１４】
［消去動作］
図３Ｂ（１）は選択された行のメモリセル２（選択セルＹ）の消去動作の説明図であり、図３Ｂ（２）はそのときの別の行の選択されていないメモリセル２（非選択セルＸ）の状態を説明する図である。選択セルＹと非選択セルＸの関係は図１に示した通りである。
【０１１５】
正孔注入によるデータ消去動作では、選択セルＹのメモリトランジスタMTのソース領域のソース電圧Ｖｓをデータ消去用電源電圧（比較的高い正電圧）とする。そして、これを基準とし、ドレイン領域にソース電圧Ｖｓよりも低い正のドレイン電圧Ｖｄ、ゲート電極２１８にドレイン電圧Ｖｄよりも低い正のゲート電圧Ｖerase を印加する。このときの選択セルＹのメモリセル２Ｂの動作状態が図３Ｂ（１）に示されている。たとえば、第１実施形態と同様に、ソース電圧Ｖｓを５．３Ｖ、ドレイン電圧Ｖｄを４．５Ｖ、ゲート電圧Ｖerase を３Ｖとする。
【０１１６】
ワード線WLにゲート電圧Ｖerase （３Ｖ）の正電位が印加されているが、ソース線SLにはソース電圧Ｖｓ（５．３Ｖ）の正電位が印加されている。このため、ソースおよび第２ボディ領域２０６を基準にしたゲート電位は負電位が印加されている状態となり、メモリトランジスタMTはチャネルが形成されずオフ状態となる。
【０１１７】
一方、選択トランジスタSTは、バックゲートが第１ボディ領域２００で接地されているため、ワード線WLに印加されたゲート電圧Ｖerase （３Ｖ）の正電位によりゲート部Ｇ側面および底面の第１ボディ領域２００にチャネルCH_ST が形成されオン状態となる。したがって、ビット線BLに印加されたドレイン電圧Ｖｄ（４．５Ｖ）の正電位が選択トランジスタSTのチャネルを介してメモリトランジスタMTのドレインへ伝達される。前述のように、メモリトランジスタMTはオフ状態であるので、ドレイン電圧Ｖｄ（４．５Ｖ）が全てドレイン領域およびＬＤＤ領域に印加される。
【０１１８】
ソースとバックゲート（第２ボディ領域２０６）にはソース電位Ｖｓ（５．３Ｖ）の正電位が印加されている。このため、第２ボディ領域２０６と第１エピタキシャル層２０４と第１不純物埋込み層２０２の間は順方向バイアスが印加された状態となる。このため、バイポーラ動作が起こり、ソース線SLからビット線BLへ電流が流れる。
【０１１９】
また、メモリトランジスタMTのドレイン領域（詳しくはＬＤＤ）である第１エピタキシャル層２０４の電位（ドレイン電位Ｖｄ＝４．５Ｖ）を基準にしたゲート電圧Ｖerase （３Ｖ）は相対的に負電位になる。このため、ゲート部Ｇ側面の第１エピタキシャル層２０４付近でインパクトイオン化が起こり、電子・正孔対が発生、ホットホール化した正孔が、窒化膜２１４へ飛び込み、捕獲される。書込み動作によって窒化膜２１４に捕獲されていた電子は、正孔と再結合するため、閾値電圧は書込み動作を行なう前の値に戻る。
【０１２０】
選択セルＹに正孔注入によるデータ消去動作を行なっているときの非選択セルＸの状態が図３Ｂ（２）に示されている。非選択セルＸのメモリトランジスタMT（不揮発性メモリ素子）に接続されたワード線WL（ゲート電極２１８）を接地する。このとき、非選択セルＸのメモリトランジスタMTのソースおよび第２ボディ領域２０６が接続されているソース線SLは、選択セルＹのメモリトランジスタMTのソースおよび第２ボディ領域２０６が接続されているソース線SLと共通である。このため、選択トランジスタSTのソースにはソース電位（５．３Ｖ）の正電位が印加される。
【０１２１】
非選択セルＸの選択トランジスタSTのドレインが接続されているビット線BLは、選択セルＹの選択トランジスタSTのドレインに接続されているビット線BLと共通であるため、選択トランジスタSTのドレインにはドレイン電圧Ｖｄ（４．５Ｖ）の正電位が印加される。
【０１２２】
しかしながら、非選択セルＸの選択トランジスタSTのワード線WLは接地されているため、選択トランジスタSTがオフ状態であり、非選択セルＸのメモリトランジスタMTがビット線BLから切り離されており、イレーズディスターブを防止できる。
【０１２３】
このように、第２実施形態のメモリセル２Ｂでは、書込み動作および消去動作の何れも、第１実施形態と同じような動作をする。ゲート構造に相違があるが、メモリセル２Ｂでも、選択トランジスタでメモリトランジスタのドレインをビット線から電気的に分離することで、書込み、消去、読出し動作に影響を与えることなく、非選択セルでのドレインディスターブ防止を確実に実現できる。
【０１２４】
＜比較例との対比＞
図４〜図５Ｂは、本実施形態に対する比較例を説明する図である。ここで、図４〜図４Ａは、選択トランジスタを使用しない第１比較例の場合を示し、図４は、その概略回路図と書込み動作の説明図であり、図４Ａは、その構造模式図と動作説明図である。図５〜図５Ａは、選択トランジスタを使用する第２比較例の場合を示し、図５は、その構造模式図であり、図５Ａ〜図５Ｂは、その回路図と動作説明図である。
【０１２５】
図４に示すように、第１比較例の不揮発性半導体記憶装置１Ｘのメモリセル２は、メモリトランジスタMTのみで構成されている。
【０１２６】
図４Ａ（１），（２）に示すように、メモリトランジスタMTは、Ｐ型基板であるボディ領域３００上に、一般的なＭＯＳトランジスタの製法に従って、ゲート部、ソース領域、ドレイン領域が形成されている。
【０１２７】
ゲート部は、ボディ領域３００の表面に、第１酸化膜３１２、窒化膜３１４、第２酸化膜３１６、ゲート電極３１８を積層した構造である。
【０１２８】
ゲート電極３１８に一部重なる２つのＮ型の不純物拡散層３０４，３０５（ＬＤＤ領域として機能する）が、互いに離れたボディ領域３００の位置に形成されている。また、ドレイン側の不純物拡散層３０４の端部付近からソース側に張り出してＰ型不純物領域からなるポケット領域３０７が形成されている。ポケット領域３０７は斜めイオン注入などによりＰ型不純物を注入することにより形成されている。ポケット領域３０７は、ボディ領域３００より不純物濃度が高く、ドレイン側の不純物拡散層３０５（ＬＤＤ）との接合部において電界集中させる役割を果す。
【０１２９】
メモリトランジスタMTの表面は、ゲート部G_MTも含めて絶縁体３１９ａで覆われ、さらにゲート部G_MTの両側壁には、絶縁体からなるスペーサ３１９ｓ，３１９ｄが形成されている。スペーサ３１９ｓにより位置が規定されるボディ領域３００の表面側部分に、Ｎ型不純物領域からなるソース領域３０８が形成され、同様に、スペーサ３１９ｄにより位置が規定されるボディ領域３００の表面側部分に、Ｎ型不純物領域からなるドレイン領域３０９が形成されている。
【０１３０】
ソース領域３０８、ドレイン領域３０９、ゲート電極３１８、ボディ領域３００は、図示しないコンタクト部や配線を介して、各動作に適した電圧Ｖｓ（ソース電圧），Ｖｄ（ドレイン電圧），Ｖｇ（ゲート電圧），Ｖｂ（バックバイアス電圧）が印加される。
【０１３１】
メモリトランジスタMTを複数個用いて図４に示すように、アレイ状回路に接続して不揮発性半導体記憶装置１Ｘを構成する。すなわち、メモリトランジスタMTのゲート電極３１８をワード線WLへ接続し、ソース領域３０８をソース線SLへ接続し、ボディ領域３００はバックゲート線BGL へ接続し、ドレイン領域３０９はビット線BLへ接続する。ワード線WLには、同一行の各メモリトランジスタMTのゲート電極３１８が共通に接続される。ソース線SLには、同一列の各メモリトランジスタMTのソース領域３０８が共通に接続される。
【０１３２】
各列のソース線SLは、図示しないアドレスデコーダによるデコード処理で決定される単位で共通に接続される。ビット線BLには、同一列の各メモリトランジスタMTのドレイン領域３０９が共通に接続される。バックゲート線BGL には、同一列の各メモリトランジスタMTのボディ領域３００が共通に接続され、さらに、各列のバックゲート線BGL が共通に基準電位（接地電位GND ）に接続される。
【０１３３】
書込み動作や消去動作において、選択されない列のビット線BLは全て基準電位（接地電位）にする。また、選択されない列のビット線BLは全て基準電位（接地電位）にする。また、バイト単位などでのソース線SLの選択対象とならないその他のソース線SLも全て基準電位（接地電位）にする。
【０１３４】
そして、書込み動作を行なう場合、図４Ａ（１）に示すように、一般のＮチャネルＭＯＳトランジスタ動作と同様な電圧を印加する。すなわち、ソース線SLと接地線GND を接地し、ボディ領域３００およびソース領域３０８を接地する。ワード線WLとビット線BLに正電圧を印加し、ゲート電極３１８およびドレイン領域３０９に正電圧を印加すると電子がソース領域３０８からドレイン領域３０９へ向かって流れる。このとき、ドレイン領域３０９端のポケット領域３０７と不純物拡散層３０５（ＬＤＤ）との接合部における電界により電子がホットエレクトロン化し、窒化膜３１４へ飛び込み、捕獲される。書込み後の閾値電圧は、窒化膜３１４に捕獲された電子ｅとゲート電極３１８に印加される正電圧との相殺により大きくなる。
【０１３５】
消去動作を行なう場合、図４Ａ（２）に示すように、ソース線SLと接地線GND を接地し、ボディ領域３００とソース領域３０８を接地する。ワード線WLに負電圧を印加しゲート電極３１８に負電圧、ビット線BLに正電圧を印加しドレイン領域３０９に正電圧を印加する。ゲート電極３１８直下のドレイン領域３０９端の不純物拡散層３０５表面に正孔ｈが形成され、窒化膜３１４へ飛び込み、捕獲される。書込み動作によって窒化膜３１４に捕獲されていた電子ｅは、正孔ｈと再結合するため、閾値電圧は書込み動作を行なう前の値に戻る。
【０１３６】
ここで、既にデータが書き込まれた非選択セルＸのメモリトランジスタMTが存在している状態で、選択セルＹのメモリトランジスタMTに書込みや消去を行なうと、ドレインディスターブが起こる。たとえば、選択セルＹが接続されているワード線WLとビット線BLに正電圧を印加する際には、既に書き込まれている非選択セルＸは再書き込みが行なわれないように、非選択セルＸが接続されたワード線WLは接地する。しかしながら、非選択セルＸが接続されたビット線BLには選択セルＹのドレイン領域３０９も接続されているため、非選択セルＸのソース領域３０８、ドレイン領域３０９、ゲート電極３１８は、図４Ａ（２）に示す消去状態に近い状態なる。ゲート電極３１８は接地電位であり、負電位は印加されていないものの、ドレイン領域３０９から見たゲート電極３１８の電位は負電位になり、不純物拡散層３０５において正孔ｈが形成され、窒化膜３１４へ飛び込み、捕獲される消去動作が行なわれてしまう。
【０１３７】
このようにして起こるドレインディスターブ（ライトディスターブやイレーズディスターブ）を改善するため、選択セルＹにデータを書き込む際、非選択セルＸのワード線WLの電位を接地ではなく読出し電圧以下の電位を印加する（インヒビット電圧）方法がある。しかしながら、この方法では、ドレインディスターブの改善が不十分であったり、書込み、消去、読出しのプログラムが複雑になったり、アレイ状回路を駆動する周辺回路が複雑になってしまう欠点がある。
【０１３８】
図５に示すように、選択トランジスタSTを使用する第２比較例の不揮発性半導体記憶装置１Ｙでは、メモリトランジスタMTとビット線BLの間に、一般的なＭＯＳ型構造の選択トランジスタSTを配置している（参照文献１）。
【０１３９】
参照文献１：Shin-ichi MINAMI，Kazuaki UJIIE，et al. 、"A 3 Volt 1 Mbit Full-Featured EEPROM Using a Highly-Reliable MONOS Device Technology"、"PAPER  Special Section on High Speed and High Density Multi Functional LSI Memories "、IEICE TRANS. ELECTRON., VOL. E77-C, NO. 8 AUGUST 1994、p1260〜1269
【０１４０】
第二導電型半導体基体すなわち第二導電型（Ｎ型）を有する半導体基板３０１（N-sub ）上に、第一導電型（Ｐ型）を有する半導体からなるボディ領域３０３（Pwell ）が形成され、第１ボディ領域３０３上にメモリトランジスタMTと選択トランジスタSTが形成されている。メモリトランジスタMTはＭＯＮＯＳ構造であるが選択トランジスタSTは一般的なＭＯＳ構造である。この構造では、メモリトランジスタMTと選択トランジスタSTの各バックゲートはボディ領域３０３で共通である。
【０１４１】
回路構成的には、図５Ａ〜図５Ｂに示すように、選択制御線CLが、ワード線WLを駆動する行制御部８ではなく、専用の選択制御線駆動部９により駆動される。この場合、選択トランジスタSTのゲート電極３３８を制御する電圧がワード線WL（メモリトランジスタMTのゲート電極３１８）を制御する電圧とは独立にできる。しかしながら、その制御を行なうためのタイミング信号や、ワード線電圧とは別個の電圧を生成する回路が必要になり、回路規模が増える難点がある。
【０１４２】
たとえば、図５Ａに示すように、選択セルＹにデータを書き込む際は、そのメモリトランジスタMTに接続された選択トランジスタSTのゲート電極３３８は選択制御線CLより正電圧が印加され、オン状態とすることでメモリトランジスタMTのドレイン領域３０５が選択トランジスタSTを介してビット線BLに接続されて、書き込みが行なわれる。
【０１４３】
この際、非選択セルＸのメモリトランジスタMTに接続された選択トランジスタSTのゲート電極３３８は選択制御線CLにより接地されオフ状態とすることでメモリトランジスタMTのドレイン領域３０５がビット線BLより切り離される。このため、ライトディスターブを防止することができるが、第１比較例に比べて、ワード線WLとは別に選択制御線CLの制御が必要となり、これに対応した周辺回路が追加されるため、回路が複雑になる他、面積が増加してしまう。
【０１４４】
また、図５Ｂに示すように、選択セルＹのデータを消去する際は、そのメモリトランジスタMTのソース線SLとバックゲート線BGL にビット線BLに印加する正電位よりも０．８Ｖ程度低い正電位を印加し、ワード線WLは接地することで、ワード線WLとバックゲート線BGL を基準にしたときにワード線WLには負電位が印加された状態にする。さらに、選択セルＹのメモリトランジスタMTに接続された選択トランジスタSTのゲート電極３３８はソース線SLとバックゲート線BGL に印加した正電位に対して選択トランジスタSTの閾値電圧よりも十分に高い正電位を選択制御線CLに印加し、オン状態とする。これにより、メモリトランジスタMTのドレイン領域３０５を選択トランジスタSTを介してビット線BLに接続することで、データ消去が行なわれる。
【０１４５】
この際、非選択セルＸのメモリトランジスタMTに接続された選択トランジスタSTのゲート電極３３８は選択制御線CLより接地されオフ状態とすることでメモリトランジスタMTのドレイン領域３０５がビット線BLより切り離される。このため、イレーズディスターブを防止することができるが、第１比較例に比べて、ワード線WLを制御するタイミングとは別のタイミングで選択制御線CLを制御することが必要となり、これに対応したタイミング信号生成回路が追加されるため、回路が複雑になる他、面積が増加してしまう。
【０１４６】
これに対して、本実施形態の仕組みは、選択トランジスタSTのゲート制御をメモリトランジスタMTのゲート制御と共通化できるので、前記の問題点を解消しつつ、書込み、消去、読出し動作に影響を与えることなく、ドレインディスターブ防止を実現できる。
【０１４７】
＜電子機器＞
図６は、第１〜第２実施形態で説明した不揮発性半導体記憶装置１（１Ａ，１Ｂ）を適用した電子機器の一例を示す図である。不揮発性半導体記憶装置１を適用する電子機器４００としては、メモリカード、コンピュータ機器（携帯型を含む）、デジタルスチルカメラやビデオカメラやオーディオプレーヤなどのＡＶ（音声・映像）機器、エアコン・冷蔵庫・テレビ・洗濯機などの家電機器、車載機器などが該当する。
【０１４８】
図６（１）に示すように、電子機器４００は、不揮発性半導体記憶装置１の他に、不揮発性半導体記憶装置１と周辺機能部（機器内部に限らず機器外部でもよい）とのインタフェース制御を行なうメモリコントローラ４０２（メモリ制御部）を有する。
【０１４９】
図６（２）に示すように、機器内部に周辺機能部を設ける構成では、不揮発性半導体記憶装置１の各メモリセル２に書き込まれるデータを取得するデータ取得部４０６や各メモリセル２から読み出されたデータを処理する出力データ処理部４０８を備える。
【０１５０】
たとえば、電子機器４００をメモリカードとして構成する場合、不揮発性半導体記憶装置１とデータ取得部４０２で構成されている。電子機器４００をコンピュータ機器、ＡＶ機器、家電機器、車載機器などとして構成する場合、ＣＰＵやバスコントラーラがメモリコントローラ４０２を担当し、その他の電気回路部がデータ取得部４０６やデータ処理部４０８を担当する。
【０１５１】
デジタルスチルカメラの場合、ＣＣＤなどの固体撮像装置で取得した画像をデジタルデータにして書き込む記録系機能部がデータ取得部４０６に該当し、読み出したデータに基づき表示パネルに画像を表示させる再生系機能部が出力データ処理部４０８に該当する。ＣＰＵは、ワークメモリとしてのＲＡＭに中間データなどを記憶・読出しながら、不揮発性半導体記憶装置１ａが適用されるＥＥＰＲＯＭに記憶されているプログラムに基づきカメラの各部を制御する。さらに、デジタルスチルカメラの場合、メモリカードとしての不揮発性半導体記憶装置１ｂが着脱可能に構成されている。
【符号の説明】
【０１５２】
１…不揮発性半導体記憶装置、２…メモリセル、３…メモリセルアレイ部、４…書込み／読出し部、６…駆動制御部、７…列制御部、８…行制御部、９…選択制御線駆動部、１００…第１ボディ領域、１０４…第１不純物拡散層、１０６…第２ボディ領域、１１４…窒化膜（電荷蓄積層）、１１６…第２酸化膜、１１８…ゲート電極、１２４…第１不純物拡散層、１３８…ゲート電極、２００…第１ボディ領域、２０２…第１不純物埋込み層、２０４…第１エピタキシャル層、２０６…第２ボディ領域、２１４…窒化膜（電荷蓄積層）、２１８…ゲート電極、２２２…第２不純物埋込み層、２２４…第２エピタキシャル層、４００…電子機器、４０２…メモリコントローラ、４０６…データ取得部、４０８…出力データ処理部
【図１】
2010278174.tif 000003
【図１Ａ】
2010278174.tif 000004
【図１Ｂ】
2010278174.tif 000005
【図２】
2010278174.tif 000006
【図２Ａ】
2010278174.tif 000007
【図２Ｂ】
2010278174.tif 000008
【図３】
2010278174.tif 000009
【図３Ａ】
2010278174.tif 000010
【図３Ｂ】
2010278174.tif 000011
【図４】
2010278174.tif 000012
【図４Ａ】
2010278174.tif 000013
【図５】
2010278174.tif 000014
【図５Ａ】
2010278174.tif 000015
【図５Ｂ】
2010278174.tif 000016
【図６】
2010278174.tif 000017