(57)【要約】【課題】  動作時間の短縮と回路の小型化を図った半導体素子の駆動装置を提供することを課題とする。【解決手段】  ハイサイド駆動回路は、最終段ハイサイド素子の制御端子に駆動制御信号を供給するためにプッシュプル接続される第１ハイサイド素子及び第１ロウサイド素子を有し、ロウサイド駆動回路は、最終段ロウサイド素子の制御端子に駆動制御信号を供給するためにプッシュプル接続される第２ハイサイド素子及び第２ロウサイド素子を有し、第１ハイサイド素子は、入力信号と第１ロウサイド駆動回路の出力に基づいて駆動され、第１ロウサイド素子は、入力信号とロウサイド駆動回路の出力に基づいて駆動され、第２ハイサイド素子は、入力信号とハイサイド駆動回路の出力に基づいて駆動され、第２ロウサイド素子は、入力信号と第２ハイサイド駆動回路の出力に基づいて駆動される。【選択図】図１
2010212888.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のレベルに応じて半導体素子を駆動する半導体素子の駆動装置であって、
前記半導体素子のゲートに供給する駆動制御信号を出力する最終段プッシュプル回路と、
前記最終段プッシュプル回路の最終段ハイサイド素子及び最終段ロウサイド素子をそれぞれ駆動するためのハイサイド駆動回路及びロウサイド駆動回路と、
を含み、
前記ハイサイド駆動回路は、前記最終段ハイサイド素子の制御端子に駆動制御信号を供給するためにプッシュプル接続される第１ハイサイド素子及び第１ロウサイド素子を有し、
前記ロウサイド駆動回路は、前記最終段ロウサイド素子の制御端子に駆動制御信号を供給するためにプッシュプル接続される第２ハイサイド素子及び第２ロウサイド素子を有し、
前記第１ハイサイド素子は、前記入力信号と前記第１ロウサイド駆動回路の出力に基づいて駆動され、
前記第１ロウサイド素子は、前記入力信号と前記ロウサイド駆動回路の出力に基づいて駆動され、
前記第２ハイサイド素子は、前記入力信号と前記ハイサイド駆動回路の出力に基づいて駆動され、
前記第２ロウサイド素子は、前記入力信号と前記第２ハイサイド駆動回路の出力に基づいて駆動される、半導体素子の駆動装置。
【請求項２】
前記第１ハイサイド素子は、前記入力信号と前記第１ロウサイド駆動回路の出力との論理和によって駆動され、
前記第１ロウサイド素子は、前記入力信号と前記ロウサイド駆動回路の反転出力との論理積によって駆動され、前記第２ハイサイド素子は、前記入力信号と前記ハイサイド駆動回路の反転出力との論理和によって駆動され、前記第２ロウサイド素子は、前記入力信号と前記第２ハイサイド駆動回路の出力との論理積によって駆動される、請求項１に記載の半導体素子の駆動装置。
【請求項３】
前記最終段ハイサイド素子、前記第１ハイサイド素子、及び前記第２ハイサイド素子の電流流入端には、同一の電源が接続され、前記最終段ロウサイド素子、前記第１ロウサイド素子、及び前記第２ロウサイド素子の電流流入端は、接地される、請求項１又は２に記載の半導体素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor：絶縁ゲート型バイポーラトランジスタ）のような半導体素子を駆動するための駆動信号を生成する、半導体素子の駆動装置に関する。
【背景技術】
【０００２】
従来より、ＩＧＢＴのような半導体素子を駆動するために、半導体素子に駆動信号を供給するプッシュプル接続された一対の最終段駆動素子と、最終段駆動素子のうちのハイサイド素子を駆動するためのハイサイド駆動回路と、最終段駆動素子のうちのロウサイド素子を駆動するロウサイド駆動回路とを含む半導体素子の駆動装置がある。
【０００３】
ハイサイド駆動回路及びロウサイド駆動回路は、一対の最終段駆動素子と同様に、プッシュプル接続された一対の半導体素子を有する。
【０００４】
プッシュプル接続された一対の駆動素子は、同時にオンにされると貫通電流が流れ、貫通電流が増大すると駆動素子が加熱するので、特に、駆動素子を通流する電流が多いような場合には、駆動素子の損傷又は破損が生じる可能性がある。
【０００５】
このため、プッシュプル接続された一対の駆動素子が同時にオンしないようにすべく、デットタイムが一般的に設けられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−５４４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体素子の駆動装置では、最終段駆動素子、ハイサイド駆動回路、及びロウサイド駆動回路の各々に含まれる駆動素子対について、デッドタイムを設けていた。このため、半導体素子をオンにする際、及びオフにする際の各々において、３種類のデッドタイムが必要になり、動作時間の長時間化し、動作時間の短縮が困難であった。
【０００８】
また、該当文献によれば、ハイサイド駆動回路、及びロウサイド駆動回路の各々に含まれる駆動素子対について監視回路を設けているが、最終段駆動素子の監視回路は無く、例えばプッシュプルである初段駆動回路の電流出力能力が小さく、かつ最終段トランジスタがＩＣ外付け素子等で大きい場合等では、状況によって最終段に貫通電流が発生する可能性を含んでいる。
【０００９】
また、各駆動素子対に含まれる駆動素子が、対の中で対向する相手側の駆動素子の動作の監視を行うために、最終段専用に監視素子を追加すると、合計で６つの監視素子が必要になり、回路規模が大きくなり、小型化が困難であった。
【００１０】
そこで、本発明は、動作時間の短縮と回路の小型化を図った半導体素子の駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の実施の形態の一観点の半導体素子の駆動装置は、入力信号のレベルに応じて半導体素子を駆動する半導体素子の駆動装置であって、前記半導体素子のゲートに供給する駆動制御信号を出力する最終段プッシュプル回路と、前記最終段プッシュプル回路の最終段ハイサイド素子及び最終段ロウサイド素子をそれぞれ駆動するためのハイサイド駆動回路及びロウサイド駆動回路と、を含み、前記ハイサイド駆動回路は、前記最終段ハイサイド素子の制御端子に駆動制御信号を供給するためにプッシュプル接続される第１ハイサイド素子及び第１ロウサイド素子を有し、前記ロウサイド駆動回路は、前記最終段ロウサイド素子の制御端子に駆動制御信号を供給するためにプッシュプル接続される第２ハイサイド素子及び第２ロウサイド素子を有し、前記第１ハイサイド素子は、前記入力信号と前記第１ロウサイド駆動回路の出力に基づいて駆動され、前記第１ロウサイド素子は、前記入力信号と前記ロウサイド駆動回路の出力に基づいて駆動され、前記第２ハイサイド素子は、前記入力信号と前記ハイサイド駆動回路の出力に基づいて駆動され、前記第２ロウサイド素子は、前記入力信号と前記第２ハイサイド駆動回路の出力に基づいて駆動される。
【００１２】
また、前記第１ハイサイド素子は、前記入力信号と前記第１ロウサイド駆動回路の出力との論理和によって駆動され、前記第１ロウサイド素子は、前記入力信号と前記ロウサイド駆動回路の反転出力との論理積によって駆動され、前記第２ハイサイド素子は、前記入力信号と前記ハイサイド駆動回路の反転出力との論理和によって駆動され、前記第２ロウサイド素子は、前記入力信号と前記第２ハイサイド駆動回路の出力との論理積によって駆動されてもよい。
【００１３】
また、前記最終段ハイサイド素子、前記第１ハイサイド素子、及び前記第２ハイサイド素子の電流流入端には、同一の電源が接続され、前記最終段ロウサイド素子、前記第１ロウサイド素子、及び前記第２ロウサイド素子の電流流入端は、接地されてもよい。
【発明の効果】
【００１４】
本発明によれば、動作時間の短縮と回路の小型化を図った半導体素子の駆動装置を提供できるという特有の効果が得られる。
【図面の簡単な説明】
【００１５】
【図１】本実施の形態の半導体素子の駆動装置の回路構成を示す図である。
【図２】本実施の形態の半導体素子の駆動装置により、半導体素子をオンにする場合の各素子の動作を時系列的に示すタイミングチャートである。
【図３】本実施の形態の半導体素子の駆動装置により、半導体素子をオフにする場合の各素子の動作を時系列的に示すタイミングチャートである。
【図４】本実施の形態の回路構成の具体例を示す図である。
【図５】本実施の形態の別の構成の半導体素子の駆動装置の回路構成を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の半導体素子の駆動装置を適用した実施の形態について説明する。
【００１７】
図１は、本実施の形態の半導体素子の駆動装置の回路構成を示す図である。
【００１８】
本実施の形態の半導体素子の駆動装置は、ＩＧＢＴのように主に電力制御用に用いられる半導体素子のゲートに供給する制御信号を生成する装置である。
【００１９】
ＩＧＢＴ１０は、例えば、交流電動機の可変電圧可変周波数制御や、インバータ又は昇降圧コンバータ等に含まれるものであってよいが、ここでは、交流電動機の駆動制御用のものとして取り扱う。ＩＧＢＴ１０のコレクタは、駆動用の電源ＶIGBTに接続され、エミッタは接地されている。
【００２０】
ＩＧＢＴ１０を駆動するための入力信号であるＰＷＭ（Pulse  Width  Modulation）信号（１）は、ＥＣＵ(Electronic  Control  Unit)２０から供給される。ＥＣＵは、図示しないバスを介して互いに接続されたＣＰＵ、ＲＯＭ及びＲＡＭ等からなるマイクロコンピュータを中心として構成される。
【００２１】
本実施の形態の半導体素子の駆動装置１００は、ロジック回路部１１０、監視回路部１２０、レベルシフト回路１３０、初段駆動回路部１４０、及び最終段駆動回路部１５０を含む。
【００２２】
ロジック回路部１１０は、ＡＮＤ（論理積）回路及びＯＲ（論理和）回路で構成されるハイサイド制御ロジック部１１１、及び、ＡＮＤ（論理積）回路及びＯＲ（論理和）回路で構成されるロウサイド制御ロジック部１１２を含む。
【００２３】
ハイサイド制御ロジック部１１１は、ＰＷＭ信号（１）と第１ロウサイド駆動回路の出力とが入力され、その論理積で得られる信号を後述するレベルシフト回路１３４へ供給する。また、ＰＷＭ信号（１）と、後述するロウサイド監視回路１２２の出力とが入力され、その論理積で得られる信号を後述するレベルシフト回路１３２に供給する。
【００２４】
ロウサイド制御ロジック部１１２は、ＰＷＭ信号（１）と、後述するハイサイド監視回路１２１の出力とが入力され、その論理和で得られる信号を後述するレベルシフト回路１３３に供給する。また、ＰＷＭ信号（１）と第２ハイサイド駆動回路の出力とが入力され、その論理積で得られる信号を後述するレベルシフト回路１３４へ供給する。
【００２５】
監視回路部１２０は、コンパレータで構成されるハイサイド監視回路１２１及びロウサイド監視回路１２２を含み、最終段駆動回路部１５０のハイサイド素子及びロウサイド素子の駆動状態（オン／オフ）を監視する。
【００２６】
ハイサイド監視回路１２１の反転入力端（−）には、後述するトランジスタＱ５の制御端に供給される駆動制御信号が入力され、非反転入力端（＋）には、電源電圧（Ｖｃｃ）からトランジスタＱ５のゲート電圧の閾値Ｖｔｈ５を減じた電圧値（Ｖｃｃ−Ｖｔｈ５）が入力される。これにより、トランジスタＱ５の制御端にＨレベルの信号が入力される場合は、ハイサイド監視回路１２１の出力はＬレベルとなり、これとは逆に、トランジスタＱ５の制御端にＬレベルの信号が入力される場合は、ハイサイド監視回路１２１の出力はＨレベルとなる。
【００２７】
ロウサイド監視回路１２２の反転入力端（−）には、後述するトランジスタＱ６の制御端に供給される駆動制御信号が入力され、非反転入力端（＋）には、電源電圧（Ｖｃｃ）からトランジスタＱ６のゲート電圧の閾値Ｖｔｈ６を加算した電圧値（Ｖｃｃ＋Ｖｔｈ６）が入力される。これにより、トランジスタＱ６の制御端にＨレベルの信号が入力される場合は、ロウサイド監視回路１２２の出力はＬレベルとなり、これとは逆に、トランジスタＱ６の制御端にＬレベルの信号が入力される場合は、ロウサイド監視回路１２２の出力はＨレベルとなる。
【００２８】
レベルシフト回路１３０は、アンプ１３１、１３２、１３３、及び１３４を含む。
【００２９】
アンプ１３１は、ハイサイド制御ロジック部１１１とトランジスタＱ１のゲートとの間に直列的に挿入され、ハイサイド制御ロジック部１１１から入力される所定のレベルへ増幅して、信号（２）として出力する。
【００３０】
アンプ１３２は、ハイサイド制御ロジック部１１１とトランジスタＱ２のゲートとの間に直列的に挿入され、ハイサイド制御ロジック部１１１から入力される信号（３）を所定レベルに増幅して出力する。
【００３１】
アンプ１３３は、ロウサイド制御ロジック部１１２とトランジスタＱ３のゲートとの間に直列的に挿入され、ロウサイド制御ロジック部１１２から入力される信号（６）を所定レベルに増幅して出力する。
【００３２】
アンプ１３４は、ロウサイド制御ロジック部１１２とトランジスタＱ４のゲートとの間に直列的に挿入され、ロウサイド制御ロジック部１１２から入力される信号を所定のレベルへ増幅して、信号（５）として出力する。
【００３３】
初段駆動回路部１４０は、ハイサイド駆動回路１４１とロウサイド駆動回路１４２を含む。
【００３４】
ハイサイド駆動回路１４１は、プッシュプル接続されるトランジスタＱ１及びＱ２を含む。
【００３５】
トランジスタＱ１は、Ｎチャネル型のトランジスタであり、制御端であるゲートにアンプ１３１の出力端が接続され、電流流入端であるソースが電源Ｖｃｃに接続され、電流流出端であるドレインがトランジスタＱ２のドレインに接続される。従って、トランジスタＱ１は、アンプ１３１からゲートに入力される信号（２）がＨレベルであれば（すなわち、ＰＷＭ信号（１）がＨレベルであれば）オフにされ、信号（２）がＬレベルであれば（ＰＷＭ信号（１）がＬレベルであれば）オンにされる。
【００３６】
トランジスタＱ２は、Ｐチャネル型のトランジスタであり、制御端であるゲートにアンプ１３２の出力端が接続され、電流流入端であるソースが接地され、電流流出端であるドレインがトランジスタＱ１のドレインに接続されている。従って、トランジスタＱ２は、アンプ１３２からゲートに入力される信号（３）がＨレベルであれば（すなわち、ハイサイド制御ロジック部１１１の出力がＨレベルであれば）オンにされ、信号（３）がＬレベルであれば（ハイサイド制御ロジック部１１１の出力がＬレベルであれば）オフにされる。
【００３７】
このようにプッシュプル接続されるトランジスタＱ１とＱ２のドレインの中点は、トランジスタＱ５のゲートに接続されており、この中点からは、トランジスタＱ１又はＱ２のうちオンにされている方のドレイン信号が信号（４）としてトランジスタＱ５のゲートに入力される。
【００３８】
ロウサイド駆動回路１４２は、プッシュプル接続されるトランジスタＱ３及びＱ４を含む。
【００３９】
トランジスタＱ３は、Ｐチャネル型のトランジスタであり、制御端であるゲートにアンプ１３３の出力端が接続され、電流流入端であるソースが電源Ｖｃｃに接続され、電流流出端であるドレインがトランジスタＱ４のドレインに接続されている。従って、トランジスタＱ３は、アンプ１３３からゲートに入力される信号（６）がＨレベルであれば（すなわち、ロウサイド制御ロジック部１１２の出力がＨレベルであれば）オフにされ、信号（６）がＬレベルであれば（ロウサイド制御ロジック部１１２の出力がＬレベルであれば）オンにされる。
【００４０】
トランジスタＱ４は、Ｎチャネル型のトランジスタであり、制御端であるゲートにアンプ１３４の出力端が接続され、電流流入端であるソースが接地され、電流流出端であるドレインがトランジスタＱ３のドレインに接続される。従って、トランジスタＱ４は、アンプ１３４からゲートに入力される信号（５）がＨレベルであれば（すなわち、ＰＷＭ信号（１）がＨレベルであれば）オンにされ、信号（５）がＬレベルであれば（ＰＷＭ信号（１）がＬレベルであれば）オフにされる。
【００４１】
このようにプッシュプル接続されるトランジスタＱ３とＱ４のドレインの中点は、トランジスタＱ６のゲートに接続されており、この中点からは、トランジスタＱ３又はＱ４のうちオンにされている方のドレイン信号が信号（７）としてトランジスタＱ６のゲートに入力される。
【００４２】
なお、トランジスタＱ１〜Ｑ４としては、例えば、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタを用いることができる。
【００４３】
また、トランジスタＱ１〜Ｑ４の各々のゲート・ソース間には、過電圧印加時のトランジスタ保護ダイオードが並列的に挿入されている。
【００４４】
最終段駆動回路部１５０は、ハイサイド駆動素子としてのＰチャネル型のトランジスタＱ５、及び、ロウサイド駆動素子としてのＮチャネル型のトランジスタＱ６を含む。トランジスタＱ５及びＱ６は、プッシュプル接続されている。電源電圧ＶｃｃがＱ１〜Ｑ６の各々のトランジスタの耐圧を超えることが無ければ、用いないこともできる。
【００４５】
トランジスタＱ５は、制御端であるゲートにトランジスタＱ１、Ｑ２のドレインの中点が接続され、電流流入端であるソースが電源Ｖｃｃに接続され、電流流出端であるドレインがトランジスタＱ６のドレインに接続されている。従って、トランジスタＱ５は、ランジスタＱ１、Ｑ２のドレインの中点からゲートに入力される信号（４）がＨレベルであればオフにされ、信号（４）がＬレベルであればオンにされる。
【００４６】
トランジスタＱ６は、制御端であるゲートにトランジスタＱ３、Ｑ４のドレインの中点が接続され、電流流入端であるソースが接地され、電流流出端であるドレインがトランジスタＱ５のドレインに接続されている。従って、トランジスタＱ６は、ランジスタＱ３、Ｑ４のドレインの中点からゲートに入力される信号（７）がＨレベルであればオンにされ、信号（４）がＬレベルであればオフにされる。
【００４７】
このようにプッシュプル接続されるトランジスタＱ５、Ｑ６のドレインの中点は、ＩＧＢＴ１０のゲートに接続されており、この中点からは、トランジスタＱ５又はＱ６のうちオンにされている方のドレイン信号が信号（８）としてトランジスタＱ６のゲートに入力される。
【００４８】
このため、ＩＧＢＴ１０は、トランジスタＱ５がオンでトランジスタＱ６がオフのときは、信号（８）がＨレベルとなるのでオンにされ、トランジスタＱ５がオフでトランジスタＱ６がオンのときは、信号（８）がＬレベルとなるのでオフにされる。
【００４９】
図２は、本実施の形態の半導体素子の駆動装置により、半導体素子をオンにする場合の各素子の動作を時系列的に示すタイミングチャートである。このタイミングチャートには、上述した信号（１）〜（８）を示す。なお、ここでは、時間軸である横軸におけるタイミングｔ０〜ｔ６を便宜的に時刻ｔ０〜時刻ｔ６と称する。
【００５０】
図２は、ＩＧＢＴ１０をオフからオンにする場合を示すため、時刻ｔ０では、ＰＷＭ信号（１）はＬレベルである。また、信号（２）：Ｌレベル（Ｑ１：オン）、信号（３）：Ｌレベル（Ｑ２：オフ）、信号（４）：Ｈレベル（Ｑ５：オフ）、信号（５）：Ｌレベル（Ｑ４：オフ）、信号（６）：Ｌレベル（Ｑ３：オン）、信号（７）：Ｈレベル（Ｑ６：オン）、信号（８）：Ｌレベル（ＩＧＢＴ：オフ）である。
【００５１】
ここで、時刻ｔ０では、ＰＷＭ信号（１）がＬレベルであるため、ＩＧＢＴ１０を駆動するための最終出力である信号（８）はＬレベルであるが、信号（２）〜（７）の信号レベルについては、図３を用いて後述するＩＧＢＴ１０をオンからオフにするタイミングチャートによって説明されるため、ここでは省略する。
【００５２】
時刻ｔ１で、信号（１）がＨレベルになると、続く時刻ｔ２で、信号（２）、（６）がともにＨレベルになる。これにより、Ｑ１〜Ｑ４のすべてのトランジスタがオフになる。この点が発明のポイントである。ＰＷＭ信号（１）が変化した段階ですべての初段駆動回路部１４０のトランジスタをオフさせ、デッドタイム開始時刻を早めている。
【００５３】
また、この時刻ｔ２により、信号（６）がＨレベルになると、その信号はロウサイド制御ロジック１１２へ入力される。その信号とＰＷＭ信号（１）を受け、ロウサイド制御ロジック１１２の出力である信号（５）はＨレベルになる。これによりＱ４がオンになる。
【００５４】
なお、時刻ｔ２は、初段駆動回路部１４０のうち、ＩＧＢＴ１０をオンにするためのトランジスタＱ１、Ｑ２がともにオフにされるハイサイド側初段デッドタイムの開始時刻となる。
【００５５】
また、時刻ｔ２は、初段駆動回路部１４０のうち、ＩＧＢＴ１０をオフさせるトランジスタＱ３、Ｑ４がともにオフされる、ロウサイド側初段デッドタイムの開始時刻ともなる。また、時刻ｔ２は、初段駆動回路部１４０のうち、ＩＧＢＴ１０をオフさせるトランジスタＱ３、Ｑ４がともにオフされる、ロウサイド側初段デッドタイムの終了時刻ともなる。
【００５６】
時刻ｔ３では、Ｑ３：オフ、かつ、Ｑ４：オンであるため、信号（７）はＬレベルになり、これによりＱ６がオフにされる。このとき、Ｑ５もオフであるため、時刻ｔ３は、最終段駆動回路部１５０に含まれるトランジスタＱ５、Ｑ６がともにオフにされる最終段デッドタイムの開始時刻となる。
【００５７】
時刻ｔ４では、ハイサイド制御ロジック部１１１の出力である信号（３）がＨレベルとなる。これは、ハイサイド制御ロジック部１１１に信号（１）：Ｈレベル、及び、信号（７）の反転入力信号：Ｈレベルが入力されることにより、論理積（ＡＮＤ）の出力がＨレベルになるためである。これにより、Ｑ２がオンにされるため、時刻ｔ４は、ハイサイド側初段デッドタイムの終了時刻である。すなわち、ハイサイド側初段デッドタイムは時刻ｔ２〜ｔ４の間である。
【００５８】
なお、信号（１）に比べて信号（３）の立ち上がりに遅延が生じるのは、ハイサイド制御ロジック部１１１に入力される信号（１）及びロウサイド監視回路１２２の出力信号のうち、ロウサイド監視回路１２２の出力信号は、信号（７）の反転信号であり、信号（７）は、トランジスタＱ４がオンにされることによってＬレベルにされるため、信号（１）よりも遅延するからである。
【００５９】
時刻ｔ５では、時刻ｔ４でＱ２がオンされたことにより、信号（４）がＬレベルになり、これにより、トランジスタＱ５がオンにされる。このように、時刻ｔ５でトランジスタＱ５がオンにされるので、時刻ｔ５は最終段デッドタイムの終了時刻となる。
【００６０】
時刻ｔ６では、時刻ｔ５でＱ５がオンにされたことにより、信号（８）がＨレベルとなり、これにより、ＩＧＢＴ１０がオンにされる。
【００６１】
以上の動作により、ＩＧＢＴ１０がオフからオンにされる。
【００６２】
このように、本実施の形態の半導体素子の駆動装置において、ＩＧＢＴ１０をオフからオンにする際に必要なデッドタイムは、ハイサイド側初段デッドタイム（ｔ２〜ｔ４）とロウサイド側初段デッドタイム（ｔ２〜ｔ２‘）と最終段デッドタイム（ｔ３〜ｔ５）の３つである。
【００６３】
そして、特に初段の２つのデッドタイムは時刻ｔ２〜ｔ２‘で重複している。すなわち、ＩＧＢＴ１０をオフからオンにする際に必要なデッドタイムは、開始時刻を早めている。
【００６４】
このため、本実施の形態の半導体素子の駆動装置によれば、ＩＧＢＴ１０をオフからオンにする際のデッドタイムの短縮化により、オン時の動作速度の向上を図ることができる。
【００６５】
また、ＩＧＢＴ１０をオフからオンにする際に、トランジスタＱ１及びＱ２、Ｑ３及びＱ４、Ｑ５及びＱ６のいずれの組においても同時にオンにされるタイミングは生じないので、貫通電流の発生を抑制して安定的にＩＧＢＴ１０を駆動することができる。
【００６６】
図３は、本実施の形態の半導体素子の駆動装置により、半導体素子をオフにする場合の各素子の動作を時系列的に示すタイミングチャートである。このタイミングチャートには、図２と同様に、信号（１）〜（８）を示す。なお、ここでは、時間軸である横軸におけるタイミングｔ０〜ｔ６を便宜的に時刻ｔ０〜時刻ｔ６と称する。
【００６７】
図３は、ＩＧＢＴ１０をオンからオフにする場合を示すため、時刻ｔ０では、ＰＷＭ信号（１）はＨレベルである。また、信号（２）：Ｈレベル（Ｑ１：オフ）、信号（３）：Ｈレベル（Ｑ２：オン）、信号（４）：Ｌレベル（Ｑ５：オン）、信号（５）：Ｈレベル（Ｑ４：オン）、信号（６）：Ｈレベル（Ｑ３：オフ）、信号（７）：Ｌレベル（Ｑ６：オフ）、信号（８）：Ｈレベル（ＩＧＢＴ：オン）である。
【００６８】
ここで、時刻ｔ０では、ＰＷＭ信号（１）がＨレベルであるため、ＩＧＢＴ１０を駆動するための最終出力である信号（８）はＨレベルである。また、信号（２）〜（７）の信号レベルについては、図２における時刻ｔ６以降の信号レベルに対応している。
【００６９】
時刻ｔ１で、信号（１）がＬレベルになると、続く時刻ｔ２で、信号（２）、（５）がともにＬレベルになる。これにより、Ｑ１〜Ｑ４のすべてのトランジスタがオフになる。
【００７０】
また、この時刻ｔ２により、信号（３）がＬレベルになると、その信号はハイサイド制御ロジック１１１へ入力される。その信号とＰＷＭ信号（１）を受け、ハイサイド制御ロジック１１１の出力である信号（２）はＬレベルになる。これにより、Ｑ１がオンになる。
【００７１】
なお、時刻ｔ２は、初段駆動回路部１４０のうち、ＩＧＢＴ１０をオフにするためのトランジスタＱ３、Ｑ４がともにオフにされるロウサイド側初段デッドタイムの開始時刻となる。
【００７２】
また、時刻ｔ２は、初段駆動回路部１４０のうち、ＩＧＢＴ１０をオンさせるトランジスタＱ１、Ｑ２がともにオフされる、ハイサイド側初段デッドタイムの開始時刻ともなる。また、時刻ｔ２‘は初段駆動回路部１４０のうち、ＩＧＢＴ１０をオンさせるトランジスタＱ１、Ｑ２がともにオフされる、ハイサイド側初段デッドタイムの終了時刻ともなる。
【００７３】
時刻ｔ３では、Ｑ１：オン、かつ、Ｑ２：オフであるため、信号（４）はＨレベルになり、これによりＱ５がオフにされる。このとき、Ｑ６もオフであるため、時刻ｔ３は、最終段駆動回路部１５０に含まれるトランジスタＱ５、Ｑ６がともにオフにされる最終段デッドタイムの開始時刻となる。
【００７４】
時刻ｔ４では、ロウサイド制御ロジック部１１２の出力である信号（６）がＬレベルとなる。これは、ロウサイド制御ロジック部１１２に信号（１）：Ｌレベル、及び、信号（４）の反転入力信号：Ｌレベルが入力されることにより、論理和（ＯＲ）の出力がＬレベルになるためである。これにより、Ｑ３がオンにされるため、時刻ｔ４は、ロウサイド側初段デッドタイムの終了時刻である。すなわち、ロウサイド側初段デッドタイムは時刻ｔ２〜ｔ４の間である。
【００７５】
なお、信号（１）に比べて信号（６）の立ち上がりに遅延が生じるのは、ロウサイド制御ロジック部１１２に入力される信号（１）及びハイサイド監視回路１２１の出力信号のうち、ハイサイド監視回路１２１の出力信号は、信号（４）の反転信号であり、信号（４）は、トランジスタＱ１がオンにされることによってＨレベルにされるため、信号（１）よりも遅延するからである。
【００７６】
時刻ｔ５では、時刻ｔ４でＱ３がオンされたことにより、信号（７）がＨレベルになり、これにより、トランジスタＱ６がオンにされる。このように、時刻ｔ５でトランジスタＱ５がオンにされるので、時刻ｔ５は最終段デッドタイムの終了時刻となる。
【００７７】
時刻ｔ６では、時刻ｔ５でＱ６がオンにされたことにより、信号（８）がＬレベルとなり、これにより、ＩＧＢＴ１０がオフにされる。
【００７８】
以上の動作により、ＩＧＢＴ１０がオンからオフにされる。
【００７９】
このように、本実施の形態の半導体素子の駆動装置において、ＩＧＢＴ１０をオンからオフにする際に必要なデッドタイムは、ロウサイド側初段デッドタイム（ｔ２〜ｔ４）とハイサイド側初段デッドタイム（ｔ２〜ｔ２‘）と最終段デッドタイム（ｔ３〜ｔ５）の３つである。
【００８０】
そして、特に初段の２つのデッドタイムは時刻ｔ２〜ｔ２‘で重複している。すなわち、ＩＧＢＴ１０をオンからオフにする際に必要なデッドタイムは、開始時刻を早めている。
【００８１】
このため、本実施の形態の半導体素子の駆動装置によれば、ＩＧＢＴ１０をオンからオフにする際のデッドタイムの短縮化により、オフ時の動作速度の向上を図ることができる。
【００８２】
また、ＩＧＢＴ１０をオンからオフにする際に、トランジスタＱ１及びＱ２、Ｑ３及びＱ４、Ｑ５及びＱ６のいずれの組においても同時にオンにされるタイミングは生じないので、貫通電流の発生を抑制して安定的にＩＧＢＴ１０を駆動することができる。
【００８３】
以上のように、本実施の形態の半導体素子の駆動装置によれば、半導体素子であるＩＧＢＴ１０をオフからオンにする際、及び、オンからオフにする際のいずれの場合においても、デッドタイムを短縮化することにより、動作速度の向上を図ることができる。
【００８４】
また、この場合において、トランジスタＱ１及びＱ２、Ｑ３及びＱ４、Ｑ５及びＱ６のいずれの組においても同時にオンにされるタイミングは生じないので、貫通電流の発生を抑制して安定的にＩＧＢＴ１０を駆動することができる。
【００８５】
なお、以上では、トランジスタＱ１、Ｑ３、Ｑ５がＰチャネル型で、トランジスタＱ２、Ｑ４、Ｑ６がＮチャネル型であり、図２及び図３に示すように信号レベル（Ｈ／Ｌ）を動作させる形態について説明したが、トランジスタＱ１、Ｑ３、Ｑ５をＮチャネル型とし、トランジスタＱ２、Ｑ４、Ｑ６をＰチャネル型とし、かつ、図２及び図３とは逆論理（Ｈ／Ｌを逆にした状態）で動作させるように構成しても、同様にデッドタイムの短縮化及び貫通電流の抑制による安定した半導体素子の駆動を実現することができる。
【００８６】
図４は、本実施の形態の回路構成の具体例を示す図である。
【００８７】
図１に示すハイサイド制御ロジック１１１及びロウサイド制御ロジック１１２を論理回路で示すと、図４に示す通り、ＡＮＤ（論理積）回路及びＯＲ（論理和）回路で構成される回路になる。
【００８８】
図５は、本実施の形態の別の構成の半導体素子の駆動装置の回路構成を示す図である。
【００８９】
この構成では、第１ハイサイド駆動回路、及び第２ロウサイド駆動回路を削除し、入力信号（１）とアンプ１３１、１３４を直結させた例となっている。これにより、ＩＧＢＴ１０をオンにさせるときのハイサイド駆動回路側初段デッドタイム、及びＩＧＢＴ１０をオフにさせるときのロウサイド駆動回路側初段デッドタイムが無くなり、貫通電流は増えるが、更なる小型化・高速駆動化を可能とする構成となっている。
【００９０】
以上、本発明の例示的な実施の形態の半導体素子の駆動装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００９１】
１０  ＩＧＢＴ
２０  ＥＣＵ
１００  半導体素子の駆動装置
１１０  ロジック回路部
１１１  ハイサイド制御ロジック部
１１２  ロウサイド制御ロジック部
１２０  監視回路部
１２１  ハイサイド監視回路
１２２  ロウサイド監視回路
１３０  レベルシフト回路
１３１、１３２、１３３、１３４  アンプ
１４０  初段駆動回路部
１４１  ハイサイド駆動回路
１４２  ロウサイド駆動回路
１５０  最終段駆動回路部
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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