(57)【要約】【課題】バーンイン試験又はテスタによる試験の高精度化と容易化とを図ることができるようにした半導体集積回路装置を提供する。【解決手段】通信データＤ１を保持する不揮発性メモリ７を設ける。バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、不揮発性メモリ７が保持する通信データＤ１をセレクタ８を介してＵＳＢファンクション５に与える。これにより、バーンイン試験を行う場合には、ＵＳＢファンクション５の動作率を高め、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がないようにする。【選択図】図１
2010060292.tif 000002
【特許請求の範囲】
【請求項１】
通信マクロと、
第１の通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、通信データを前記通信マクロに与える通信データ供給回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記通信データ供給回路は、
前記第１の通信データの保持にのみ使用するメモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記メモリが出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記通信データ供給回路は、
プログラムと前記第１の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記読み出し専用メモリが出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記通信データ供給回路は、
プログラムと前記第１の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に前記読み出し専用メモリが出力する前記第１の通信データを前記通信マクロが備える通信データ入力端子数に合わせたデータ列に変換するデータ列変換回路と、
前記バーンイン試験時又は前記通信マクロの試験時には、前記データ列変換回路が出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記通信データ供給回路は、
プログラムと前記第１の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に、前記読み出し専用メモリから前記第１の通信データが転送される書換え可能メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記書換え可能メモリが出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信マクロを搭載した半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体製造工程においては、固有欠陥のある半導体集積回路装置や、製造上のバラツキから、時間とストレスに依存する故障を起こす半導体集積回路装置を除くための試験として、バーンイン試験が行われる。また、半導体集積回路装置の出荷時にはテスタによる試験が行われる。
【特許文献１】特開平９−９１９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般的なバーンイン装置は、試験対象である半導体集積回路装置に、外部からの信号を自在に与えることができない。例えば、通信マクロを搭載した半導体集積回路装置の場合には、通信マクロに対して、通信相手である外部装置からの通信データを与えることができず、通信マクロの動作率が低い状態でバーンイン試験を実行せざるを得ず、高精度のスクリーニングを行うことができないという問題点があった。
【０００４】
なお、バーンインボード上に、半導体集積回路装置に搭載された通信マクロに、連続した通信データを与える通信データ供給装置を搭載する場合には、通信マクロの動作率を高めることができる。しかしながら、バーンイン試験は、高温（例えば、１２５度）の下、絶対最大定格ぎりぎりの高電圧を入力して行うため、通信データ供給装置が半導体集積回路装置より先に破壊されてしまうおそれがある。
【０００５】
また、通信マクロを搭載した半導体集積回路装置を対象にテスタによる試験を行う場合には、テスタに長いプロトコルを設定しなければならず、試験時間の増大を招くと共に、通信データのタイミングずれが発生する場合などがあり、高精度の試験を行うことができないという問題点があった。
【０００６】
そこで、本発明は、バーンイン試験又は通信マクロの試験の高精度化と容易化とを図ることができるようにした半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
ここで開示する半導体集積回路装置は、通信マクロと、通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、前記通信データを前記通信マクロに与える通信データ供給回路とを有するものである。
【発明の効果】
【０００８】
開示した半導体集積回路装置によれば、前記バーンイン試験時又は前記通信マクロの試験時には、前記通信データを前記通信マクロに与えることができるので、前記通信マクロに、外部装置との間に転送を確立させたかのような動作を実行させることができる。したがって、前記バーンイン試験時には、前記通信マクロの動作率を高めることができる。また、テスタにより前記通信マクロの試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又は前記通信マクロの試験の高精度化と容易化とを図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図１〜図９を参照して、本発明の第１実施形態〜第８実施形態について、本発明を、通信マクロとしてシリアル通信マクロであるＵＳＢ（universal serial bus）ファンクションを搭載した半導体集積回路装置に適用した場合を例にして説明する。本発明は、これら第１実施形態〜第８実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【００１０】
（第１実施形態）
図１は本発明の第１実施形態の一部分を示すブロック回路図である。本発明の第１実施形態は、ＣＰＵ（central processing unit）１と、ＲＯＭ（read only memory）２と、ＲＡＭ（random access memory）３と、バス４と、ＵＳＢファンクション５と、ＩＯ（input output）部６と、不揮発性メモリ７と、セレクタ８とを有するものである。
【００１１】
ＲＯＭ２は、ＣＰＵ１が実行するバーンイン試験用プログラムを保持するものである。ＲＡＭ３は、ＣＰＵ１が演算等に使用するものである。ＵＳＢファンクション５は、外部装置であるＵＳＢホストとの間で通信を行うものである。ＩＯ部６はＵＳＢトランシーバを含むものであり、６ＡはＵＳＢトランシーバ内のＵＳＢレシーバの出力端子である。
【００１２】
不揮発性メモリ７は、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時にＵＳＢファンクション５に与える通信データＤ１を保持する通信データ専用のものであり、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１の制御を受けて通信データＤ１を出力するものである。なお、通信データＤ１は、例えば、ＵＳＢファンクション５がＵＳＢホストにアクセスした場合に、ＵＳＢホストから応答される一定のプロトコルに従った連続した通信データである。
【００１３】
セレクタ８は、２入力１出力型のセレクタであり、入力端子８Ａを不揮発性メモリ７のデータ入出力端子に接続し、入力端子８ＢをＵＳＢレシーバの出力端子６Ａに接続し、出力端子８ＣをＵＳＢファンクション５の通信データ入力端子５Ａに接続している。このセレクタ８は、選択動作をＣＰＵ１に制御され、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、入力端子８Ａと出力端子８Ｃとを電気的に接続し、通常試験時には、入力端子８Ｂと出力端子８Ｃとを電気的に接続する。
【００１４】
本発明の第１実施形態においては、不揮発性メモリ７と、ＩＯ部６内のＵＳＢレシーバと、セレクタ８とを含めて、ＵＳＢファンクション５に通信データを供給する通信データ供給回路が構成されている。
【００１５】
本発明の第１実施形態においては、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させる。また、ＣＰＵ１は、不揮発性メモリ７を制御し、不揮発性メモリ７から通信データＤ１を出力させる。したがって、不揮発性メモリ７が出力する通信データＤ１がセレクタ８を介してＵＳＢファンクション５に与えられる。これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバとセレクタ８とを介してＵＳＢファンクション５に与えられる。
【００１６】
以上のように、本発明の第１実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、不揮発性メモリ７に保持された通信データＤ１をＵＳＢファンクション５に与えることができるので、ＵＳＢファンクション５に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５の動作率を高めることができ、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５の試験の高精度化と容易化とを図ることができる。
【００１７】
（第２実施形態）
図２は本発明の第２実施形態の一部分を示すブロック回路図である。本発明の第２実施形態は、本発明の第１実施形態に、ＵＳＢファンクション９と、ＩＯ部１０と、セレクタ１１とを追加したものである。ＵＳＢファンクション９は、外部装置であるＵＳＢホストとの間で通信を行うものである。ＩＯ部１０は、ＵＳＢトランシーバを含むものであり、１０ＡはＵＳＢトランシーバ内のＵＳＢレシーバの出力端子である。
【００１８】
セレクタ１１は、２入力１出力型のセレクタであり、入力端子１１Ａを不揮発性メモリ７のデータ入出力端子に接続し、入力端子１１ＢをＵＳＢレシーバの出力端子１０Ａに接続し、出力端子１１ＣをＵＳＢファンクション９の通信データ入力端子９Ａに接続している。このセレクタ１１は、選択動作をＣＰＵ１に制御され、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、入力端子１１Ａと出力端子１１Ｃとを電気的に接続し、通常試験時には、入力端子１１Ｂと出力端子１１Ｃとを電気的に接続する。
【００１９】
本発明の第２実施形態においては、不揮発性メモリ７と、ＩＯ部６内のＵＳＢレシーバと、セレクタ８と、ＩＯ部１０内のレシーバと、セレクタ１１とを含めて、ＵＳＢファンクション５、９に通信データを供給する通信データ供給回路が構成されている。
【００２０】
本発明の第２実施形態においては、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させると共に、セレクタ１１を制御し、入力端子１１Ａと出力端子１１Ｃとを電気的に接続させる。また、ＣＰＵ１は、不揮発性メモリ７を制御し、不揮発性メモリ７から通信データＤ１を出力させる。したがって、不揮発性メモリ７が出力する通信データＤ１が、セレクタ８を介してＵＳＢファンクション５に与えられると共に、セレクタ１１を介してＵＳＢファンクション９に与えられる。
【００２１】
これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させると共に、セレクタ１１を制御し、入力端子１１Ｂと出力端子１１Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバとセレクタ８とを介してＵＳＢファンクション５に与えられると共に、ＵＳＢホストからの通信データＤ３がＩＯ部１０内のＵＳＢレシーバとセレクタ１１とを介してＵＳＢファンクション９に与えられる。
【００２２】
以上のように、本発明の第２実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、不揮発性メモリ７に保持された通信データＤ１をＵＳＢファンクション５、９に与えることができるので、ＵＳＢファンクション５、９に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５、９の動作率を高めることができ、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５、９の試験の高精度化と容易化とを図ることができる。
【００２３】
（第３実施形態）
図３は本発明の第３実施形態の一部分を示すブロック回路図である。本発明の第３実施形態は、本発明の第２実施形態に、モード信号入力端子１２と、モードデコーダ１３とを追加し、バーンイン試験時には、モードデコーダ１３によりセレクタ８、１１の選択動作を制御するようにしたものである。
【００２４】
モードデコーダ１３は、バーンイン試験時に、バーンインボードに設けられるモード信号生成回路からモード信号入力端子１２に与えられるバーンインモードであることを示すモード信号を入力し、このモード信号をデコードし、バーンイン試験時には、セレクタ８の入力端子８Ａと出力端子８Ｃとが電気的に接続されるようにセレクタ８を制御すると共に、セレクタ１１の入力端子１１Ａと出力端子１１Ｃとが電気的に接続されるようにセレクタ１１を制御するものである。
【００２５】
本発明の第３実施形態においては、バーンイン試験時には、モードデコーダ１３は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させると共に、セレクタ１１を制御し、入力端子１１Ａと出力端子１１Ｃとを電気的に接続させる。また、ＣＰＵ１は、不揮発性メモリ７を制御し、不揮発性メモリ７から通信データＤ１を出力させる。したがって、不揮発性メモリ７が出力する通信データＤ１が、セレクタ８を介してＵＳＢファンクション５に与えられると共に、セレクタ１１を介してＵＳＢファンクション９に与えられる。
【００２６】
また、テスタによるＵＳＢファンクション５、９の試験時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させると共に、セレクタ１１を制御し、入力端子１１Ａと出力端子１１Ｃとを電気的に接続させる。また、ＣＰＵ１は、不揮発性メモリ７を制御し、不揮発性メモリ７から通信データＤ１を出力させる。したがって、不揮発性メモリ７が出力する通信データＤ１が、セレクタ８を介してＵＳＢファンクション５に与えられると共に、セレクタ１１を介してＵＳＢファンクション９に与えられる。
【００２７】
これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させると共に、セレクタ１１を制御し、入力端子１１Ｂと出力端子１１Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバとセレクタ８とを介してＵＳＢファンクション５に与えられると共に、ＵＳＢホストからの通信データＤ３がＩＯ部１０内のＵＳＢレシーバとセレクタ１１とを介してＵＳＢファンクション９に与えられる。
【００２８】
以上のように、本発明の第３実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５、９の試験時には、不揮発性メモリ７に保持された通信データＤ１をＵＳＢファンクション５、９に与えることができるので、ＵＳＢファンクション５、９に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５、９の動作率を高めることができ、また、テスタによるＵＳＢファンクション５、９の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５、９の試験の高精度化と容易化とを図ることができる。
【００２９】
（第４実施形態）
図４は本発明の第４実施形態の一部分を示すブロック回路図である。本発明の第４実施形態は、本発明の第１実施形態が設けるバーンイン試験用プログラムを保持するＲＯＭ２及び通信データ専用の不揮発性メモリ７を設けず、バーンイン試験用プログラム及び通信データＤ１を保持するＲＯＭ１４を設け、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、通信データＤ１をＲＯＭ１４からセレクタ８を介してＵＳＢファンクション５に与えるようにし、その他については、本発明の第１実施形態と同様に構成したものである。
【００３０】
図５はＲＯＭ１４の通信データ保持領域の概念図である。ＲＯＭ１４は、１ワードライン当たり３２ビットの記録容量を持ち、データの出力ビット数を３２ビットとするものである。ＲＯＭ１４は、通信データ保持領域を下位１ビット領域１５と上位３１ビット領域とに分け、下位１ビット領域に通信データＤ１を保持するものである。本発明の第４実施形態においては、ＲＯＭ１４と、ＩＯ部６内のＵＳＢレシーバと、セレクタ８とを含めて、ＵＳＢファンクション５に通信データを供給する通信データ供給回路が構成される。
【００３１】
本発明の第４実施形態においては、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させる。また、ＣＰＵ１は、ＲＯＭ１４を制御し、ＲＯＭ１４から通信データＤ１を出力させる。したがって、ＲＯＭ１４が出力する通信データＤ１がセレクタ８を介してＵＳＢファンクション５に与えられる。これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバとセレクタ８とを介してＵＳＢファンクション５に与えられる。
【００３２】
以上のように、本発明の第４実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＲＯＭ１４に保持された通信データＤ１をＵＳＢファンクション５に与えることができるので、ＵＳＢファンクション５に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５の動作率を高めることができ、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５の試験の高精度化と容易化とを図ることができる。
【００３３】
なお、本発明の第４実施形態においても、本発明の第２実施形態と同様に複数のＵＳＢファンクション５、９を搭載するように構成しても良いし、また、本発明の第３実施形態と同様にモードデコーダ１３を設けるように構成しても良い。
【００３４】
（第５実施形態）
図６は本発明の第５実施形態の一部分を示すブロック回路図である。本発明の第５実施形態は、本発明の第４実施形態を改良するものであり、本発明の第４実施形態が設けるＲＯＭ１４の代わりに、ＲＯＭ１４と通信データ保持領域の使用方法を異にするＲＯＭ１７を設けると共に、データ列変換回路１８を追加している。
【００３５】
ＲＯＭ１７は、１ワードライン当たり３２ビットの記録容量を持ち、データの出力ビット数を３２ビットとするものであり、通信データＤ１は、３２ビット毎に通信データ記憶領域のアドレスに保持される。データ列変換回路１８は、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時に、ＲＯＭ１７が出力する３２ビット列の通信データＤ１をＵＳＢファンクション５が備える通信データ入力端子数に合わせた１ビット列の通信データＤ１に変換するものである。
【００３６】
データ列変換回路１８は、セレクタ１９と、クロックＣＬＫを入力する３２ビットカウンタ２０とを有している。セレクタ１９は、３２入力１出力型のセレクタであり、ＲＯＭ１７が出力する３２ビット列の通信データＤ１を並列入力し、３２ビットカウンタ２０が出力するカウント値を選択制御信号として、並列３２ビットとされている通信データＤ１を最下位ビットから順に１ビットずつ選択して出力するものである。セレクタ１９の出力端子１９Ａは、セレクタ８の入力端子８Ａに接続されている。
【００３７】
本発明の第５実施形態においては、ＲＯＭ１７と、データ列変換回路１８と、ＩＯ部６内のＵＳＢレシーバと、セレクタ８とを含めて、ＵＳＢファンクション５に通信データを供給する通信データ供給回路が構成される。
【００３８】
本発明の第５実施形態においては、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１は、ＲＯＭ１７を制御し、ＲＯＭ１７から３２ビット列の通信データＤ１を出力させる。データ列変換回路１８は、３２ビット列の通信データＤ１を１ビット列の通信データＤ１に変換して出力する。また、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させる。したがって、データ列変換回路１８が出力する通信データＤ１がセレクタ８を介してＵＳＢファンクション５に与えられる。これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバ及びセレクタ８を介してＵＳＢファンクション５に与えられる。
【００３９】
以上のように、本発明の第５実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＲＯＭ１７に保持された通信データＤ１をＵＳＢファンクション５に与えることができるので、ＵＳＢファンクション５に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５の動作率を高めることができ、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５の試験の高精度化と容易化とを図ることができる。また、ＲＯＭ１７は通信データＤ１を３２ビット列のデータとして保持するので、メモリ領域を有効に使用することができる。
【００４０】
なお、本発明の第５実施形態においても、本発明の第２実施形態と同様に複数のＵＳＢファンクション５、９を搭載するように構成しても良いし、また、本発明の第３実施形態と同様にモードデコーダ１３を設けるように構成しても良い。また、本発明の第５実施形態においては、ＵＳＢファンクション５の通信データ入力端子数が１つであることから、データ列変換回路１８は、ＲＯＭ１７が出力する３２ビット列の通信データＤ１を１ビット列の通信データＤ１に変換しているが、ＵＳＢファンクション以外の通信マクロであって、通信データ入力端子数が複数個の通信マクロに対応させる場合には、この通信マクロの通信データ入力端子数に合わせるようにデータ列を変換するように構成する。
【００４１】
（第６実施形態）
図７は本発明の第６実施形態の一部分を示すブロック回路図である。本発明の第６実施形態は、本発明の第４実施形態にＲＡＭ２１を追加し、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＲＯＭ１４が保持する通信データＤ１を全てＲＡＭ２１に転送し、ＲＡＭ２１に格納した通信データＤ１をセレクタ８を介してＵＳＢファンクション５に供給するというものである。本発明の第６実施形態においては、ＲＯＭ１４と、ＲＡＭ２１と、ＩＯ部６内のＵＳＢレシーバと、セレクタ８とを含めて、ＵＳＢファンクション５に通信データを供給する通信データ供給回路が構成される。
【００４２】
本発明の第６実施形態においては、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１は、ＲＯＭ１４及びＲＡＭ２１を制御し、ＲＯＭ１４が保持する通信データＤ１をＲＡＭ２１に転送させる。また、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させる。また、ＣＰＵ１は、ＲＡＭ２１を制御し、通信データＤ１を出力させる。したがって、ＲＡＭ２１が出力する通信データＤ１がセレクタ８を介してＵＳＢファンクション５に与えられる。これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバとセレクタ８とを介してＵＳＢファンクション５に与えられる。
【００４３】
以上のように、本発明の第６実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＲＯＭ１４に保持された通信データＤ１をＵＳＢファンクション５に与えることができるので、ＵＳＢファンクション５に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５の動作率を高めることができ、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５の試験の高精度化と容易化とを図ることができる。
【００４４】
また、ＲＯＭ１４に保持された通信データＤ１を全てＲＡＭ２１に転送し、ＲＡＭ２１に保持された通信データＤ１をＵＳＢファンクション５に与えるようにしているので、ＵＳＢファンクション５に対して通信データを途切れることなく与えることができ、この点からも、バーンイン試験の高精度化を図ることができる。
【００４５】
なお、本発明の第６実施形態においても、本発明の第２実施形態と同様に複数のＵＳＢファンクション５、９を搭載するように構成しても良いし、また、本発明の第３実施形態と同様にモードデコーダ１３を設けるように構成しても良い。
【００４６】
（第７実施形態）
図８は本発明の第７実施形態の一部分を示すブロック回路図である。本発明の第７実施形態は、本発明の第６実施形態を改良するものであり、ＲＡＭ２１を設けず、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時に、ＲＯＭ１４が保持する通信データＤ１を全てＲＡＭ３に転送し、ＲＡＭ３に格納した通信データＤ１をセレクタ８を介してＵＳＢファンクション５に供給するというものである。この場合、ＲＡＭ３では、その下位１ビット領域のみが通信データＤ１の格納に使用される。また、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時に、ＲＡＭ３から通信データＤ１を順に読み出すために、ＲＡＭ３にアドレスを与えるアドレスカウンタ２２が設けられる。
【００４７】
本発明の第７実施形態においては、ＲＯＭ１４と、ＲＡＭ３と、アドレスカウンタ２２と、ＩＯ部６内のＵＳＢレシーバと、セレクタ８とを含めて、ＵＳＢファンクション５に通信データを供給する通信データ供給回路が構成される。
【００４８】
本発明の第７実施形態においては、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１は、ＲＯＭ１４及びＲＡＭ３を制御し、ＲＯＭ１４が保持する通信データＤ１を全てＲＡＭ３に転送させる。また、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させる。また、ＣＰＵ１は、アドレスカウンタ２２を制御し、ＲＡＭ３から通信データＤ１を出力させる。したがって、ＲＡＭ３が出力する通信データＤ１がセレクタ８を介してＵＳＢファンクション５に与えられる。これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバとセレクタ８とを介してＵＳＢファンクション５に与えられる。
【００４９】
以上のように、本発明の第７実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＲＯＭ１４に保持された通信データＤ１をＵＳＢファンクション５に与えることができるので、ＵＳＢファンクション５に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５の動作率を高めることができ、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５の試験の高精度化と容易化とを図ることができる。
【００５０】
また、ＲＯＭ１４に保持された通信データＤ１を全てＲＡＭ３に転送し、ＲＡＭ３に保持された通信データＤ１をＵＳＢファンクション５に与えるようにしているので、ＵＳＢファンクション５に対して通信データを途切れることなく与えることができ、この点からも、バーンイン試験の高精度化を図ることができる。
【００５１】
なお、本発明の第７実施形態においても、本発明の第２実施形態と同様に複数のＵＳＢファンクション５、９を搭載するように構成しても良いし、また、本発明の第３実施形態と同様にモードデコーダ１３を設けるように構成しても良い。
【００５２】
（第８実施形態）
図９は本発明の第８実施形態の一部分を示すブロック回路図である。本発明の第８実施形態は、本発明の第５実施形態を改良するものであり、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＲＯＭ１７が保持する通信データＤ１の全てをＲＡＭ３に転送し、ＲＡＭ３に転送した通信データＤ１をデータ列変換回路１８及びセレクタ８を介してＵＳＢファンクション５に供給するようにしたものである。本発明の第８実施形態においては、ＲＯＭ１７と、ＲＡＭ３と、データ列変換回路１８と、ＩＯ部６内のＵＳＢレシーバと、セレクタ８とを含めて、ＵＳＢファンクション５に通信データを供給する通信データ供給回路が構成される。
【００５３】
本発明の第８実施形態においては、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＣＰＵ１は、ＲＯＭ１７及びＲＡＭ３を制御し、ＲＯＭ１７が保持する通信データＤ１を全てＲＡＭ３に転送させる。また、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ａと出力端子８Ｃとを電気的に接続させる。また、ＣＰＵ１は、ＲＡＭ３を制御し、ＲＡＭ３から３２ビット列とされた通信データＤ１を出力させる。データ列変換回路１８は、ＲＡＭ３から出力される３２ビット列の通信データＤ１を１ビット列の通信データＤ１に変換してセレクタ８の入力端子８Ａに与える。したがって、ＲＯＭ１７が保持する通信データＤ１がＲＡＭ３とデータ列変換回路１８とセレクタ８とを介してＵＳＢファンクション５に与えられる。
【００５４】
これに対して、通常動作時には、ＣＰＵ１は、セレクタ８を制御し、入力端子８Ｂと出力端子８Ｃとを電気的に接続させる。したがって、ＵＳＢホストからの通信データＤ２がＩＯ部６内のＵＳＢレシーバとセレクタ８とを介してＵＳＢファンクション５に与えられる。
【００５５】
以上のように、本発明の第８実施形態によれば、バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、ＲＯＭ１７に保持された通信データＤ１をＵＳＢファンクション５に与えることができるので、ＵＳＢファンクション５に、ＵＳＢホストとの間に転送を確立させたかのような動作を実行させることができる。したがって、バーンイン試験を行う場合には、ＵＳＢファンクション５の動作率を高めることができ、また、テスタによるＵＳＢファンクション５の試験を行う場合には、テスタに長いプロトコルを設定する必要がない。したがって、バーンイン試験又はテスタによるＵＳＢファンクション５の試験の高精度化と容易化とを図ることができる。
【００５６】
また、ＲＯＭ１７に保持された通信データＤ１を全てＲＡＭ３に転送し、ＲＡＭ３に保持された通信データＤ１をＵＳＢファンクション５に与えるようにしているので、ＵＳＢファンクション５に対して通信データを途切れることなく与えることができ、この点からも、バーンイン試験の高精度化を図ることができる。
【００５７】
なお、本発明の第８実施形態においても、本発明の第２実施形態と同様に複数のＵＳＢファンクション５、９を搭載するように構成しても良いし、また、本発明の第３実施形態と同様にモードデコーダ１３を設けるように構成しても良い。
【００５８】
ここで、本発明の半導体集積回路装置を整理すると、本発明の半導体集積回路装置には、少なくとも、以下の半導体集積回路装置が含まれる。
【００５９】
（付記１）
通信マクロと、
第１の通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、前記第１の通信データを前記通信マクロに与える通信データ供給回路と、
を有することを特徴とする半導体集積回路装置。
【００６０】
（付記２）
前記通信データ供給回路は、
前記第１の通信データの保持にのみ使用するメモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記メモリが出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記１に記載の半導体集積回路装置。
【００６１】
（付記３）
前記通信データ供給回路は、
プログラムと前記第１の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記読み出し専用メモリが出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記１に記載の半導体集積回路装置。
【００６２】
（付記４）
前記通信データ供給回路は、
プログラムと前記第１の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に前記読み出し専用メモリが出力する前記第１の通信データを前記通信マクロが備える通信データ入力端子数に合わせたデータ列に変換するデータ列変換回路と、
前記バーンイン試験時又は前記通信マクロの試験時には、前記データ列変換回路が出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記１に記載の半導体集積回路装置。
【００６３】
（付記５）
前記通信データ供給回路は、
プログラムと前記第１の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に、前記読み出し専用メモリから前記第１の通信データが転送される書換え可能メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記書換え可能メモリが出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記１に記載の半導体集積回路装置。
【００６４】
（付記６）
前記通信データ供給回路は、
プログラムと前記第１の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に、前記読み出し専用メモリから前記第１の通信データが転送される書換え可能メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に前記書換え可能メモリが出力する前記第１の通信データを前記通信マクロが備える通信データ入力端子数に合わせたデータ列に変換するデータ列変換回路と、
前記バーンイン試験時又は前記通信マクロの試験時には、前記データ列変換回路が出力する前記第１の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第２の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記１に記載の半導体集積回路装置。
【００６５】
（付記７）
前記書換え可能メモリは、前記第１の通信データの格納にのみ使用されるメモリであることを特徴とする付記５又は６に記載の半導体集積回路装置。
【００６６】
（付記８）
前記書換え可能メモリは、通常動作時にＣＰＵにより使用されるメモリであることを特徴とする付記５又は６に記載の半導体集積回路装置。
【００６７】
（付記９）
バーンイン装置から与えられるモード信号をデコードし、バーンイン試験時には、前記セレクタが前記第１の通信データを選択するように前記セレクタを制御する制御回路を有することを特徴とする付記１乃至８のいずれか一項に記載の半導体集積回路装置。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態の一部分を示すブロック回路図である。
【図２】本発明の第２実施形態の一部分を示すブロック回路図である。
【図３】本発明の第３実施形態の一部分を示すブロック回路図である。
【図４】本発明の第４実施形態の一部分を示すブロック回路図である。
【図５】本発明の第４実施形態が備えるＲＯＭの通信データ保持領域の概念図である。
【図６】本発明の第５実施形態の一部分を示すブロック回路図である。
【図７】本発明の第６実施形態の一部分を示すブロック回路図である。
【図８】本発明の第７実施形態の一部分を示すブロック回路図である。
【図９】本発明の第８実施形態の一部分を示すブロック回路図である。
【符号の説明】
【００６９】
１…ＣＰＵ
２…ＲＯＭ
３…ＲＡＭ
４…バス
５…ＵＳＢファンクション
６…ＩＯ部
７…不揮発性メモリ
８…セレクタ
９…ＵＳＢファンクション
１０…ＩＯ部
１１…セレクタ
１２…モード信号入力端子
１３…モードデコーダ
１４…ＲＯＭ
１５…下位１ビット領域
１６…上位３１ビット領域
１７…ＲＯＭ
１８…データ列変換回路
１９…セレクタ
２０…３２ビットカウンタ
２１…ＲＡＭ
２２…アドレスカウンタ
【図１】
2010060292.tif 000003
【図２】
2010060292.tif 000004
【図３】
2010060292.tif 000005
【図４】
2010060292.tif 000006
【図５】
2010060292.tif 000007
【図６】
2010060292.tif 000008
【図７】
2010060292.tif 000009
【図８】
2010060292.tif 000010
【図９】
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