(57)【要約】【課題】電界効果トランジスタを含む半導体装置のオン耐圧を高く保つ。【解決手段】電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。ここで、ｐ型低濃度領域１１０中のｎ型ソース側拡散領域１１４下には、ｐ型低濃度領域１１０よりも不純物濃度が高いｐ型高濃度領域１４０が、平面視で少なくともｎ型ソース側拡散領域１１４のチャネル領域側と反対側の端部から、素子分離絶縁膜１３４のチャネル領域側の端部にわたって形成されている。【選択図】図１
2010087149.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第１導電型の低濃度領域と、
前記第１導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第２導電型のドレイン側拡散領域と、
前記第１導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第２導電型のソース側拡散領域と、
前記第２導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第１の素子分離絶縁膜と、
前記第２導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第２の素子分離絶縁膜と、を含み、
前記第１導電型の前記低濃度領域中の前記ソース側拡散領域下には、前記低濃度領域よりも不純物濃度が高い前記第１導電型の高濃度領域が、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第２の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型の前記高濃度領域は、前記第２の素子分離絶縁膜下方において、他の領域よりも前記基板表面に近い浅い位置に形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
平面視において、前記第１導電型の前記高濃度領域と、前記ドレイン側拡散領域との間の距離Ａが、０μｍ以上である半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記第１導電型の前記高濃度領域は、少なくとも前記ソース側拡散領域の下方全面に形成された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記ドレイン側拡散領域と前記ソース側拡散領域とが、同一のイオン注入工程で形成された半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記基板中には、前記第２導電型の埋込領域と、前記埋込領域から前記基板表面にまで連続して設けられた前記第２導電型のシンカー領域と、が形成され、前記第１導電型の前記低濃度領域は、当該埋込領域および前記シンカー領域に囲まれて形成された半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記第１の素子分離絶縁膜が前記第２の素子分離絶縁膜よりも膜厚が厚く形成され、前記ソース側拡散領域は、前記ドレイン側拡散領域よりも、前記第２導電型の不純物の濃度が最も高いピーク濃度部分が深い位置に形成された半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１の素子分離絶縁膜が前記第２の素子分離絶縁膜よりも幅が広く形成された半導体装置。
【請求項９】
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第１導電型の低濃度領域の表面に、互いに距離を隔てて形成された第１の素子分離絶縁膜および第２の素子分離絶縁膜を形成する工程と、
前記第１導電型の前記低濃度領域表面に、前記第１の素子分離絶縁膜で分離される第２導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第２の素子分離絶縁膜で分離される前記第２導電型のソース側拡散領域を形成する工程と、
前記第１導電型の前記低濃度領域中の前記ソース側拡散領域下に、前記低濃度領域よりも不純物濃度が高い前記第１導電型の高濃度領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第１の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第２の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
を含み、
前記第１導電型の前記高濃度領域は、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第２の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成された半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記ドレイン側拡散領域および前記ソース側拡散領域を形成する工程において、前記ドレイン側拡散領域と前記ソース側拡散領域とを、同一のイオン注入工程で形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、電界効果トランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１３に、特許文献１（米国特許７２６８０４５号公報）および特許文献２（特開２００２−２３７５９１号公報）に記載されたＬＤＭＯＳ（lateral double-diffused metal oxide semiconductor）の構造を示す。ＬＤＭＯＳは、ｎ型のウェル１２表面に形成されたｐ型のボディ領域２２、ボディ領域２２中に形成されたｎ型のソース領域１８、ｎ型のウェル１２表面に、およびボディ領域２２との間に素子分離絶縁膜２８を介して形成されたドレイン領域１６を含む。ここで、ボディ領域２２中のソース領域１８下には、埋込領域３０が設けられている。
【０００３】
当該文献には、ＬＤＭＯＳにおいて、以下の問題があると記載されている。ＬＤＭＯＳのソース、ボディ領域、およびドレイン領域が寄生バイポーラトランジスタのエミッタ、ベース及びコレクタ領域に相当し、高い電圧のとき、寄生バイポーラトランジスタが、ＬＤＭＯＳのドレイン領域における衝撃イオン化によって作り出された担体（正孔）によってターンオンすることがある。一旦寄生バイポーラがターンオンすると、ドレイン側で２次的な正孔が引き続いて発生されることにより、デバイスが破壊されるまで、バイポーラはオンになったままになる。２次正孔電流が寄生ＮＰＮデバイスをターンオンすると、このデバイスは２次電子電流を発生し始める。２次正孔に対する２次電子の比に電子当たりの２次正孔の比を乗じた値が１を超えると、２次電子電流と２次正孔電流は正帰還関係になり、デバイスはもはやゲートで制御されなくなる。
【０００４】
当該文献には、埋込領域３０を設け、衝撃イオン化によってドレイン領域で発生される正孔に対する低抵抗分路を設けることにより、２次電子の発生を著しく減らし、寄生ＰＮＰバイポーラトランジスタの利得を小さくし、安全動作区域（ＳＯＡ）を高めることができると記載されている。
【０００５】
ところで、高耐圧ＭＯＳトランジスタの中でも、ゲート電極の端部又はゲート電極とドレイン拡散層及びソース拡散層との間に厚いフィールド酸化膜（以下、ＬＯＣＯＳと表示する）を持つＬＯＣＯＳオフセット型と呼ばれる構造が知られている（特許文献３（特開２００１−９４１０３号公報））。
【０００６】
図１４に、このような構成の当該半導体装置の一例を示す。半導体装置３００は、低濃度のｐ型の基板３０２と、基板３０２表面に形成されたｎ型ドレイン側拡散領域３１２およびｎ型ソース側拡散領域３１４と、ｎ型ソース側拡散領域３１４表面に形成されたソース電極３２０と、ｎ型ドレイン側拡散領域３１２表面に形成されたドレイン電極３１８と、基板３０２表面のｎ型ドレイン側拡散領域３１２とｎ型ソース側拡散領域３１４との間の領域上に形成されたゲート絶縁膜３３６およびゲート電極３３８とを含む。ｎ型ドレイン側拡散領域３１２とｎ型ソース側拡散領域３１４との間にチャネル領域が形成される。チャネル領域とドレイン電極３１８との間には、これらを素子分離する素子分離絶縁膜３３２が設けられている。また、チャネル領域とソース電極３２０との間には、これらを素子分離する素子分離絶縁膜３３４が設けられている。このような構成では、基板３０２により構成される低濃度のｐ型領域が、ｎ型ドレイン側拡散領域３１２およびｎ型ソース側拡散領域３１４の下方全体に設けられ、ｎ型ドレイン側拡散領域３１２およびｎ型ソース側拡散領域３１４がｐ型領域と接している。
【特許文献１】米国特許７２６８０４５号公報
【特許文献２】特開２００２−２３７５９１号公報
【特許文献３】特開２００１−９４１０３号公報
【特許文献４】特開平１１−３０７７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１４に示した半導体装置３００においても、ｎ型ドレイン側拡散領域３１２、基板３０２により構成されたｐ型領域、およびｎ型ソース側拡散領域が寄生バイポーラトランジスタのエミッタ、ベースおよびコレクタ領域に相当し、高い電圧のとき、寄生バイポーラトランジスタが、ｎ型ドレイン側拡散領域３１２における衝撃イオン化によって作り出される正孔によってターンオンするという問題がある。
【０００８】
ここで、図１３に示したＬＤＭＯＳでは、ｐ型のボディ領域２２がドレイン領域１６から離れた箇所に形成されているため、ドレイン領域１６との関係を考慮することなく、ｐ型のボディ領域２２の濃度を設定することができる。一方、図１４に示した半導体装置３００では、ＬＤＭＯＳと異なり、ｎ型ドレイン側拡散領域３１２およびｎ型ソース側拡散領域３１４の双方が基板３０２により構成されるｐ型領域と接して設けられるので、不純物濃度を自由に設定することができない。すなわち、ｐ型領域の不純物濃度は、ｎ型ドレイン側拡散領域３１２との関係、およびｎ型ソース側拡散領域３１４との関係を考慮して設定する必要がある。たとえば、このｐ型領域の不純物濃度を高くすると、ドレイン側のｎ型ドレイン側拡散領域３１２との耐圧を高く保つことができない。そのため、ｐ型領域の不純物濃度を低く設定せざるを得ない。
【課題を解決するための手段】
【０００９】
本発明によれば、
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第１導電型の低濃度領域と、
前記第１導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第２導電型のドレイン側拡散領域と、
前記第１導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第２導電型のソース側拡散領域と、
前記第２導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第１の素子分離絶縁膜と、
前記第２導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第２の素子分離絶縁膜と、を含み、
前記第１導電型の前記低濃度領域中の前記ソース側拡散領域下には、前記低濃度領域よりも不純物濃度が高い前記第１導電型の高濃度領域が、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第２の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成された半導体装置が提供される。
【００１０】
本発明によれば、
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第１導電型の低濃度領域の表面に、互いに距離を隔てて形成された第１の素子分離絶縁膜および第２の素子分離絶縁膜を形成する工程と、
前記第１導電型の前記低濃度領域表面に、前記第１の素子分離絶縁膜で分離される第２導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第２の素子分離絶縁膜で分離される前記第２導電型のソース側拡散領域を形成する工程と、
前記第１導電型の前記低濃度領域中の前記ソース側拡散領域下に、前記低濃度領域よりも不純物濃度が高い前記第１導電型の高濃度領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第１の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第２の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
を含み、
前記第１導電型の前記高濃度領域は、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第２の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成された半導体装置の製造方法が提供される。
【００１１】
本発明者は、半導体装置３００において、ｐ型領域の濃度を高くすることができないため、寄生バイポーラトランジスタのベースのベース抵抗が増加し、寄生バイポーラトランジスタがターンオンしやすいという問題を見出し、本発明に想到した。ソース側拡散領域下に、第１導電型の高濃度領域を設けることにより、ベース抵抗を低減することができ、大きなオン耐圧改善の効果を得ることができる。ここで、基板は、半導体ウェハであってもよく、また半導体ウェハ上にエピタキシャル層等の半導体層が形成されたものであってもよい。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、電界効果トランジスタを含む半導体装置のオン耐圧を高く保つことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す断面図である。図２は、図１の半導体装置の構成を示す平面図である。図１は、図２のＢ−Ｂ’断面図に該当する。
本実施の形態において、半導体装置１００は、半導体基板１０２（基板）と、半導体基板１０２上に形成された高耐圧ＭＯＳトランジスタ１４２（電界効果トランジスタ）とを含む。
【００１６】
本実施の形態において、高耐圧ＭＯＳトランジスタ１４２は、半導体基板１０２表面に形成されたゲート長Ｌのチャネル領域１１０ａ、チャネル領域１１０ａ上に形成されたゲート絶縁膜１３６およびゲート電極１３８、ゲート電極１３８の両側方に形成されたソース電極１２０ならびにドレイン電極１１８を含む。
【００１７】
高耐圧ＭＯＳトランジスタ１４２は、半導体基板１０２表面に形成されたｐ型（第１導電型）低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられ、表面の一部にドレイン電極１１８が形成されたｎ型（第２導電型）ドレイン側拡散領域１１２と、ｐ型低濃度領域１１０表面において、ｎ型ドレイン側拡散領域１１２との間にチャネル領域１１０ａを挟んで設けられ、表面の一部にソース電極１２０が形成されたｎ型ソース側拡散領域１１４とを含む。すなわち、本実施の形態において、チャネル領域１１０ａは、ｐ型低濃度領域１１０により構成される。高耐圧ＭＯＳトランジスタ１４２は、さらに、ｎ型ドレイン側拡散領域１１２上に形成され、半導体基板１０２表面でチャネル領域１１０ａとドレイン電極１１８とを分離する素子分離絶縁膜１３２（第１の素子分離絶縁膜）と、ｎ型ソース側拡散領域１１４上に形成され、半導体基板１０２表面でチャネル領域１１０ａとソース電極１２０とを分離する素子分離絶縁膜１３４（第２の素子分離絶縁膜）とを含む。半導体装置１００は、ｐ型低濃度領域１１０中でｎ型ソース側拡散領域１１４の下に設けられ、ｐ型低濃度領域１１０よりも不純物濃度が高い、ｐ型高濃度領域１４０をさらに含む。ｐ型低濃度領域１１０中の不純物の濃度は、たとえば１ｅ１６ｃｍ−３程度とすることができる。ｐ型高濃度領域１４０中の不純物の濃度は、たとえば１ｅ１８ｃｍ−３程度とすることができる。
【００１８】
また、本実施の形態において、高耐圧ＭＯＳトランジスタ１４２は、ソース電極１２０に隣接して設けられたバックゲート電極１２２をさらに含む。本実施の形態において、ソース電極１２０とバックゲート電極１２２とを、拡散層上でショートさせた構成とすることができる。これにより、寄生バイポーラのベース抵抗が小さくなるので、オン耐圧を向上させることができる。また、本実施の形態において、半導体装置１００は、バックゲート電極１２２を中心として左右対称に形成されている。さらに、ドレイン電極１１８の外側には素子分離絶縁膜１３０が形成されている。
【００１９】
本実施の形態において、ｐ型高濃度領域１４０は、素子分離絶縁膜１３４を形成した後に、素子分離絶縁膜１３４越しに不純物イオンをイオン注入することにより形成することができる。これにより、本実施の形態において、ｐ型高濃度領域１４０は、素子分離絶縁膜１３４下方において、他の領域であるバックゲート電極１２２、ソース電極１２０、およびゲート絶縁膜１３６の下方よりも半導体基板１０２表面に近い浅い位置に形成される。
【００２０】
図１３に示したＬＤＭＯＳでは、埋込領域３０を形成すると、ボディ領域２２の表面に埋込領域３０の不純物のテール部が残り、ＭＯＳトランジスタのＶＴの値およびそのばらつき量を大きく増加させてしまうという問題点がある。一方、これを防ぐために埋込領域３０を深い位置に形成した場合、ウェル電極領域２０と埋込領域３０との距離が増大し、寄生バイポーラのベース抵抗が大きくなるという問題点がある。一方、本実施の形態における半導体装置１００によれば、ｐ型高濃度領域１４０を上記のように構成することにより、ｐ型高濃度領域１４０が半導体基板１０２表面から少し深い形成されるように不純物イオンをイオン注入した場合でも、素子分離絶縁膜１３４下方においては、ｐ型高濃度領域１４０を半導体基板１０２表面近くに形成することができる。これにより、ゲート絶縁膜１３６の下方では、ｐ型高濃度領域１４０を基板表面から深い位置に形成できるとともにｐ型高濃度領域１４０とバックゲート電極１２２との距離を短くすることができる。そのため、ｐ型高濃度領域１４０をゲート絶縁膜１３６の下方に形成した場合でも、ＭＯＳトランジスタのＶＴの値への影響を最小限に抑えつつ、寄生バイポーラのベース抵抗の増大を抑制することができる。
【００２１】
図２において、図中白抜きの部分は、素子分離絶縁膜（素子分離絶縁膜１３０、素子分離絶縁膜１３２、素子分離絶縁膜１３４）が形成された領域である。また、説明のために、ゲート電極１３８およびｐ型高濃度領域１４０は、それぞれ線のみで示している。
【００２２】
本実施の形態において、ｐ型高濃度領域１４０は、平面視で少なくともｎ型ソース側拡散領域１１４のチャネル領域１１０ａ側と反対側の端部から、素子分離絶縁膜１３４のチャネル領域１１０ａ側の端部にわたって形成された構成とすることができる。これにより、高耐圧ＭＯＳトランジスタ１４２のオン耐圧を高くすることができる。また、ｐ型高濃度領域１４０は、素子分離絶縁膜１３２の下方にまで延在しないように、すなわちｐ型高濃度領域１４０と、ｎ型ドレイン側拡散領域１１２との間の距離Ａが０μｍ以上となるように設けられた構成とすることができる。これにより、高耐圧ＭＯＳトランジスタ１４２のオン耐圧とオフ耐圧とを同時に高くすることができる。ｐ型高濃度領域１４０を形成することにより、寄生バイポーラトランジスタのベースのベース抵抗を低減することができ、高耐圧ＭＯＳトランジスタ１４２のオン耐圧を大幅に改善することができる。しかし、ｐ型高濃度領域１４０をｐ型低濃度領域１１０中の全面に形成すると、ｐ型低濃度領域１１０とｎ型ドレイン側拡散領域１１２との間で耐圧を高く保つことができなくなり、オフ耐圧が低下してしまう。本実施の形態において、ｐ型高濃度領域１４０の形成箇所を適切に設定することにより、オン耐圧およびオフ耐圧を同時に高く保つことができる。
【００２３】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図３および図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、半導体基板１０２上に所定の開口パターンを有するレジスト膜１５０を形成し、レジスト膜１５０をマスクとしてｐ型不純物イオン１５２をイオン注入する。ここで、ｐ型不純物イオン１５２は、ボロン（Ｂ）とすることができる。これにより、半導体基板１０２表面にｐ型低濃度領域１１０が形成される（図３（ａ））。
【００２４】
つづいて、半導体基板１０２表面に素子分離絶縁膜１３０、素子分離絶縁膜１３２、素子分離絶縁膜１３４、および酸化膜１５４を形成する。これらの素子分離絶縁膜は、ＬＯＣＯＳ（local oxidation of silicon）により形成することができる。また、素子分離絶縁膜１３４は、素子分離絶縁膜１３２や素子分離絶縁膜１３０と比較して、幅を狭く形成することができる。これにより、チャネル領域１１０ａとソース電極１２０との距離を縮めることができ、オン抵抗を低減することができるとともに素子面積を小さくすることもできる。また、これによっても、寄生バイポーラトランジスタのベース抵抗を低減することができ、オン耐圧改善の効果を得ることができる。さらに、素子分離絶縁膜１３４は、素子分離絶縁膜１３２や素子分離絶縁膜１３０と比較して、膜厚を薄く形成することができる。これにより、後にｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４を形成する際のイオン注入を行う際に、素子分離絶縁膜１３４越しにイオン注入される不純物イオンがより深く注入されるため、ｎ型ソース側拡散領域１１４において、ｎ型ドレイン側拡散領域１１２よりも、不純物の濃度が最も高いピーク濃度部分を深い位置に形成することができる。これにより、ゲート−ソース間の抵抗を下げることができ、オン抵抗を低減できる。
【００２５】
次いで、高温埋込処理（たとえば１２００℃程度で数時間）を行い、ｐ型低濃度領域１１０を拡散させる（図３（ｂ））。
【００２６】
つづいて、半導体基板１０２上に所定の開口パターンを有するレジスト膜１６０を形成し、レジスト膜１６０をマスクとしてｎ型不純物イオン１６２をイオン注入する。ここで、ｎ型不純物イオン１６２は、リン（Ｐ）とすることができる。これにより、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３２の下方および素子分離絶縁膜１３０の素子分離絶縁膜１３２側の端部下方にｎ型ドレイン側拡散領域１１２が形成される。また、同時に、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３４の下方にｎ型ソース側拡散領域１１４が形成される（図４（ｂ））。本実施の形態において、ｎ型ソース側拡散領域１１４とｎ型ドレイン側拡散領域１１２とは、同一のレジスト膜１６０を用いて同一のイオン注入工程で形成することができる。これにより、レジスト数を削減して工程を簡略化することができる。
【００２７】
その後、半導体基板１０２上に所定の開口パターンを有するレジスト膜１６４を形成し、レジスト膜１６４をマスクとしてｐ型不純物イオン１６６をイオン注入する。ここで、ｐ型不純物イオン１６６は、ボロン（Ｂ）とすることができる。これにより、ｎ型ソース側拡散領域１１４の下方にｐ型高濃度領域１４０が形成される（図４（ｂ））。ｐ型高濃度領域１４０は、数百ｋｅＶ程度の条件でイオン注入することにより形成することができる。本実施の形態において、ｐ型高濃度領域１４０は、素子分離絶縁膜１３４下方において、他の領域であるバックゲート電極１２２、ソース電極１２０、およびゲート絶縁膜１３６の下方よりも半導体基板１０２表面に近い浅い位置に形成される。これにより、ゲート絶縁膜１３６の下方では、ｐ型高濃度領域１４０を基板表面から深い位置に形成できるとともにｐ型高濃度領域１４０とバックゲート電極１２２との距離を短くすることができ、ＭＯＳトランジスタのＶＴの値への影響を最小限に抑えつつ、寄生バイポーラのベース抵抗の増大を抑制することができる。
【００２８】
次いで、半導体基板１０２上に、ゲート絶縁膜１３６を形成する。ここで、ゲート絶縁膜１３６は、膜厚がたとえば５０ｎｍ〜２００ｎｍ程度の厚い膜とすることができる。つづいて、ゲート絶縁膜１３６上にゲート電極１３８を構成する導電層を形成し、ゲート電極１３８および導電層をゲート形状にパターニングする。その後、ゲート電極１３８の側壁にサイドウォールを形成する。
【００２９】
この後、ドレイン電極１１８およびソース電極１２０に対応する領域にｎ型不純物のイオン注入を行うとともに、バックゲート電極１２２に対応する領域にｐ型不純物のイオン注入を行う。さらに、これらの表面をシリサイド化して、ドレイン電極１１８、ソース電極１２０、およびバックゲート電極１２２を形成する。本実施の形態において、ソース電極１２０とバックゲート電極１２２とは、拡散層上でショートさせた構成とすることができる。
【００３０】
この構成によれば、ｐ型高濃度領域１４０を注入することにより、寄生バイポーラトランジスタのベースのベース抵抗を低減することができ、高耐圧ＭＯＳトランジスタ１４２のオン耐圧を大幅に改善することができる。しかし、ｐ型高濃度領域１４０をｐ型低濃度領域１１０中の全面に形成すると、ｐ型低濃度領域１１０とｎ型ドレイン側拡散領域１１２との間で耐圧を高く保つことができなくなり、オフ耐圧が低下してしまう。本実施の形態において、ｐ型高濃度領域１４０の形成箇所を適切に設定することにより、オン耐圧およびオフ耐圧を同時に高く保つことができる。
【００３１】
さらに、本実施の形態において、ｎ型ドレイン側拡散領域１１２とｎ型ソース側拡散領域１１４とを同一工程で形成することができるため、チャネル領域１１０ａのゲート長Ｌの寸法ばらつきを低減することができる。ｎ型ドレイン側拡散領域１１２とｎ型ソース側拡散領域１１４とを同一工程で同時に形成する場合、不純物イオンの濃度を高くすると、ｎ型ドレイン側拡散領域１１２の耐圧が低下してしまう。そのため、不純物イオンの濃度をあまり高くすることができない。一方、ｎ型ソース側拡散領域１１４の不純物イオンの濃度が低いと、オン抵抗が増加する。本実施の形態においては、ｐ型高濃度領域１４０を適切に形成することにより、寄生バイポーラトランジスタのベースのベース抵抗を低減することができるため、ｎ型ドレイン側拡散領域１１２とｎ型ソース側拡散領域１１４とを同時に形成した場合でも、オン耐圧およびオフ耐圧を同時に高く保つことができる。
【００３２】
（第２の実施の形態）
図５は、本実施の形態における半導体装置の構成を示す断面図である。図６は、図５の半導体装置の構成を示す平面図である。図５は、図６のＣ−Ｃ’断面図に該当する。
本実施の形態において、半導体装置１００の基板は、半導体ウェハである半導体基板１０２上に半導体層１０４が形成された構成とすることができる。半導体基板１０２は、たとえばｐ型のシリコン基板（シリコンウェハ）とすることができる。半導体層１０４は、たとえばｐ型のシリコンエピタキシャル層とすることができる。また、半導体装置１００の半導体基板１０２および半導体層１０４中には、ｎ型埋込領域１０６およびｎ型埋込領域１０６上に形成されるとともにｎ型埋込領域１０６から半導体層１０４表面にわたって継続的に形成されたｎ型シンカー領域１０８が形成されている。本実施の形態において、ｐ型低濃度領域１１０は、半導体層１０４中のｎ型埋込領域１０６およびｎ型シンカー領域１０８に囲まれた領域に形成されている。ｎ型埋込領域１０６やｎ型シンカー領域１０８の濃度は、１ｅ１９〜１ｅ２０ｃｍ−３程度とすることができる。ｎ型埋込領域１０６およびｎ型シンカー領域１０８を設けることにより、バックゲート電極１２２に所定の電位を設定することができる。そのため、このような構成により、本実施の形態における半導体装置１００のようなＮＭＯＳを、電流能力の比較的低いＰＭＯＳの代わりとして回路内の電源側（ハイサイド）に用いることができる。
【００３３】
ｎ型ドレイン側拡散領域１１２とｎ型シンカー領域１０８とは、素子分離絶縁膜１３０により分離されている。ｎ型シンカー領域１０８表面には、ドレイン電極１１６が形成されている。ドレイン電極１１６は、ドレイン電極１１８と電気的に接続され、ドレイン電極１１６およびドレイン電極１１８によりドレイン電極が構成される。さらに、ドレイン電極１１６の外側には素子分離絶縁膜１２８が形成されている。
【００３４】
本実施の形態においても、ｐ型高濃度領域１４０の形成箇所は、第１の実施の形態と同様とすることができる。
【００３５】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図７から図９は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、半導体基板１０２表面にｎ型埋込領域１０６を形成した後、エピタキシャル成長により、半導体基板１０２上に半導体層１０４を形成する。これにより、ｎ型埋込領域１０６が半導体層１０４内にも広がる（図７（ａ））。次いで、半導体層１０４上に所定の開口パターンを有するレジスト膜１５０を形成し、レジスト膜１５０をマスクとしてｐ型不純物イオン１５２をイオン注入する。ここで、ｐ型不純物イオン１５２は、ボロン（Ｂ）とすることができる。これにより、半導体層１０４表面にｐ型低濃度領域１１０が形成される（図７（ｂ））。
【００３６】
つづいて、半導体層１０４表面に素子分離絶縁膜１２８、素子分離絶縁膜１３０、素子分離絶縁膜１３２、素子分離絶縁膜１３４、および酸化膜１５４を形成する。これらの素子分離絶縁膜は、ＬＯＣＯＳ（local oxidation of silicon）により形成することができる。また、本実施の形態においても、素子分離絶縁膜１３４は、素子分離絶縁膜１３２や素子分離絶縁膜１３０と比較して、膜厚を薄く、また幅を狭く形成することができる。
【００３７】
その後、半導体層１０４上に所定の開口パターンを有するレジスト膜１５６を形成し、レジスト膜１５６をマスクとしてｎ型不純物イオン１５８をイオン注入する。ここで、ｎ型不純物イオン１５８は、リン（Ｐ）とすることができる。これにより、ｎ型シンカー領域１０８が形成される（図７（ｃ））。
【００３８】
次いで、高温埋込処理（たとえば１２００℃程度で数時間）を行い、ｎ型埋込領域１０６、ｎ型シンカー領域１０８、ｐ型低濃度領域１１０を拡散させる。これにより、ｐ型低濃度領域１１０の周囲にｎ型埋込領域１０６とｎ型シンカー領域１０８とが連続的に形成された構成となる（図８（ａ））。
【００３９】
つづいて、半導体層１０４上に所定の開口パターンを有するレジスト膜１６０を形成し、レジスト膜１６０をマスクとしてｎ型不純物イオン１６２をイオン注入する。ここで、ｎ型不純物イオン１６２は、リン（Ｐ）とすることができる。これにより、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３２の下方および素子分離絶縁膜１３０の素子分離絶縁膜１３２側の端部下方にｎ型ドレイン側拡散領域１１２が形成される。また、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３４の下方にｎ型ソース側拡散領域１１４が形成される。
【００４０】
その後、半導体層１０４上に所定の開口パターンを有するレジスト膜１６４を形成し、レジスト膜１６４をマスクとしてｐ型不純物イオン１６６をイオン注入する。ここで、ｐ型不純物イオン１６６は、ボロン（Ｂ）とすることができる。これにより、ｎ型ソース側拡散領域１１４の下方にｐ型高濃度領域１４０が形成される（図９（ａ））。
【００４１】
次いで、半導体層１０４上に、ゲート絶縁膜１３６を形成する。ここで、ゲート絶縁膜１３６は、膜厚がたとえば５０ｎｍ〜２００ｎｍ程度とすることができる。つづいてゲート絶縁膜１３６上にゲート電極１３８を構成する導電層を形成し、ゲート電極１３８および導電層をゲート形状にパターニングする。その後、ゲート電極１３８の側壁にサイドウォールを形成する（図９（ｂ））。
【００４２】
この後、ドレイン電極１１８、ソース電極１２０、およびバックゲート電極１２２を形成することにより、図５に示したのと同様の構成の半導体装置１００が得られる。
【００４３】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、本実施の形態において、ｎ型ソース側拡散領域１１４の下方にｐ型高濃度領域１４０が設けられることにより、ｎ型ソース側拡散領域１１４とｎ型埋込領域１０６との間のパンチスルーを防止することができる。上述したように、本実施の形態において、ｐ型低濃度領域１１０中の不純物濃度が低いので、ｎ型ソース側拡散領域１１４とｎ型埋込領域１０６との間のパンチスルーが生じやすい。このような場合でも、ｐ型高濃度領域１４０を設けることにより、パンチスルーを防ぐことができる。
【００４４】
（シミュレーション結果）
（例１）
図１０は、第２の実施の形態で説明したのと同様の構成の半導体装置１００を想定し、平面視におけるｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａを変化させた場合のドレイン電流（Ｉｄ）とドレインソース間電圧（Ｖｄｓ）との関係のシミュレーション結果を示す図である。ここで、ドレイン電流（Ｉｄ）が急激に増え始めるドレインソース間電圧（Ｖｄｓ）が、オン耐圧となる。
【００４５】
ゲート電圧Ｖｇ＝２８Ｖ、チャネル領域１１０ａのゲート長（ｎ型ドレイン側拡散領域１１２とｎ型ソース側拡散領域１１４との間の距離）Ｌ＝４．５μｍとした。また、平面視において、素子分離絶縁膜１３４とｎ型ドレイン側拡散領域１１２との距離を５μｍとした。ｐ型高濃度領域１４０は、ピーク部が１ｅ１８ｃｍ−３付近の濃度になるようにボロン（Ｂ）を注入して形成した。
【００４６】
図中「なし」と記載しているのは、ｐ型高濃度領域１４０を設けなかった場合の結果である。また、各Ａの単位は、μｍである。ｐ型高濃度領域１４０を設けなかった場合、オン耐圧は、約４５Ｖである。一方、ｐ型高濃度領域１４０を設けることにより、オン耐圧を高くすることができる。たとえば、ｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａが０μｍ以上５μｍ以下のときオン耐圧が９０Ｖ以上にまで増加する。
【００４７】
一方、ｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａを５μｍより大きくすると、オン耐圧が低下し、ｐ型高濃度領域１４０を設けることによるオン耐圧向上の効果が小さくなる。これは、距離Ａが５μｍより大きくなると、ｐ型高濃度領域１４０が、ｎ型ソース側拡散領域１１４のｎ型ドレイン側拡散領域１１２に近い箇所に存在せず、ＮＰＮバイポーラトランジスタがオンする際のホールの経路上にｐ型高濃度領域１４０が存在しないことになり、オン耐圧向上の効果が低減する。
【００４８】
また、ｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａを０μｍより小さくすると、すなわち、ｐ型高濃度領域１４０がｎ型ドレイン側拡散領域１１２下方にまで延在するようにすると、オフ耐圧自体が低下していき、それに伴いオン耐圧も低下してしまう。以上から、オン耐圧を高くするためには、ｐ型高濃度領域１４０が少なくとも、平面視でｎ型ソース側拡散領域１１４のチャネル領域１１０ａ側と反対側の端部から、素子分離絶縁膜１３４のチャネル領域１１０ａ側の端部にわたって形成することができる。
【００４９】
（例２）
図１１は、例１と同様の構成の半導体装置１００を想定し、平面視におけるｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａ（μｍ）を変化させた場合のオン抵抗（規格値）のシミュレーション結果を示す図である。ドレインソース間電圧（Ｖｄｓ）＝０．１Ｖ、ゲートソース間電圧（Ｖｇｓ）＝１２Ｖとした。
【００５０】
ｐ型高濃度領域１４０を設けていない場合のオン抵抗をＡ＝７．５μｍとして示す。ｐ型高濃度領域１４０を設け、Ａを５μｍ以下とすると、ｐ型高濃度領域１４０を設けない場合に比べて、オン抵抗が増加する。これは、ｎ型ソース側拡散領域１１４下方にｐ型高濃度領域１４０を設けることにより、ｎ型ソース側拡散領域１１４がｐ型高濃度領域１４０に打ち消されたことによる。しかし、Ａ＝０以上であれば、オン抵抗の増加は１５％程度に抑えられ、装置特性への影響は小さい。一方、ｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａを０μｍより小さくすると、すなわち、ｐ型高濃度領域１４０がｎ型ドレイン側拡散領域１１２下方にまで延在するようにすると、オン抵抗が大幅に増加してしまう。
【００５１】
（例３）
図１２は、例１と同様の構成の半導体装置１００を想定し、平面視におけるｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａ（μｍ）を変化させた場合のオフ耐圧のシミュレーション結果を示す図である。ゲートソース間電圧（Ｖｇｓ）＝０Ｖとした。
【００５２】
ｐ型高濃度領域１４０を設けていない場合のオン抵抗をＡ＝７．５μｍとして示す。ｐ型高濃度領域１４０を設け、ｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａを０μｍより小さくすると、すなわち、ｐ型高濃度領域１４０がｎ型ドレイン側拡散領域１１２下方にまで延在するようにすると、オフ耐圧が大幅に低下してしまう。一方、ｐ型高濃度領域１４０を設けた場合でも、しかし、Ａを０μｍ以上とすれば、ｐ型高濃度領域１４０を設けていない場合と同様にオフ耐圧を高く保つことができる。従って、ｐ型高濃度領域１４０がｎ型ドレイン側拡散領域１１２の下方にまで延在しないようにすることにより、オン耐圧とオフ耐圧とを同時に高く保つことができる。
【００５３】
（例４）
例１と同様の構成の半導体装置１００を想定し、平面視におけるｐ型高濃度領域１４０とｎ型ドレイン側拡散領域１１２との間の距離Ａ（μｍ）を変化させた場合の高耐圧ＭＯＳトランジスタ１４２の閾値電圧（ＶＴ）のシミュレーションを行ったところ、距離Ａが小さくなると、閾値電圧が増加した。これは、ｐ型高濃度領域１４０のテール部分が基板のｐ型低濃度領域１１０表面に達してしまい、ｐ型低濃度領域１１０のｐ型不純物濃度が高くなってしまうためである。この観点からは、距離Ａが大きい方が好ましく、たとえば、距離Ａが３μｍ以上、より好ましくは、５μｍとすることができる。
【００５４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５５】
第１の実施の形態で示した構成の半導体装置１００のｐ型低濃度領域１１０は、たとえば、半導体基板１０２上に、ｐ型低濃度領域１１０と同程度の濃度のｐ型エピタキシャル層を形成し、当該エピタキシャル層により構成することもできる。また、ｐ型低濃度領域１１０と同程度の濃度の半導体基板１０２を準備し、当該半導体基板１０２をｐ型低濃度領域１１０として用いることもできる。
【００５６】
以上の実施の形態における高耐圧ＭＯＳトランジスタ１４２は、たとえば、ドレイン高耐圧、ゲート低耐圧の通常のＬＤＭＯＳやゲート・ドレイン双方向高耐圧ＭＯＳと混載して形成することができる。なお、たとえばＬＤＭＯＳの場合、ゲート絶縁膜の膜厚が、以上の実施の形態における高耐圧ＭＯＳトランジスタ１４２のゲート絶縁膜１３６の膜厚よりも薄い。このように、膜厚が異なる複数のゲート絶縁膜を形成する必要がある場合、膜厚の厚いゲート絶縁膜をエッチングで除去して、膜厚の薄いゲート絶縁膜を形成するマルチオキサイド工程で形成することができる。
【００５７】
以上の実施の形態において、第１導電型をｐ型、第２導電型をｎ型として説明したが、反対とした構成とすることもできる。
【００５８】
なお、半導体装置１００において、特許文献４（特開平１１−３０７７６３号公報）に記載された構成と同様、のソース電極１２０およびバックゲート電極１２２は、図１５に示したように、ゲート電極１３８の延在方向に沿って、交互に形成された構成とすることもできる。図１５は、半導体装置１００の平面図、図１６は図１５のＣ−Ｃ’断面図、図１７は図１５のＤ−Ｄ’断面図である。図１６に示したように、このような構成の半導体装置１００においても、ゲート絶縁膜１３６の下方では、ｐ型高濃度領域１４０を基板表面から深い位置に形成できるとともにｐ型高濃度領域１４０とバックゲート電極１２２との距離を短くすることができる。そのため、ｐ型高濃度領域１４０をゲート絶縁膜１３６の下方に形成した場合でも、ＭＯＳトランジスタのＶＴの値への影響を最小限に抑えつつ、寄生バイポーラのベース抵抗の増大を抑制することができる。
【００５９】
また、以上の実施の形態においては、素子分離絶縁膜１３４を形成後に、素子分離絶縁膜１３４越しに不純物イオンをイオン注入することにより形成する例を示したが、ｐ型高濃度領域１４０は、素子分離絶縁膜１３４の形成前に形成しておくこともできる。この場合、ｐ型高濃度領域１４０は、全面にわたって同じ深さに形成された構成とすることができる。このような構成としても、たとえばｐ型高濃度領域１４０をゲート絶縁膜１３６下にまで延在させない場合は、ＭＯＳトランジスタのＶＴの値の変動への影響を抑制することができるため、問題がない。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図６】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の実施の形態で説明したのと同様の構成の半導体装置を想定したシミュレーション結果を示す図である。
【図１１】本発明の実施の形態で説明したのと同様の構成の半導体装置を想定したシミュレーション結果を示す図である。
【図１２】本発明の実施の形態で説明したのと同様の構成の半導体装置を想定したシミュレーション結果を示す図である。
【図１３】従来のＬＤＭＯＳの構造を示す図である。
【図１４】ＬＯＣＯＳオフセット型と呼ばれる半導体装置の構成を示す図である。
【図１５】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１６】図１５のＣ−Ｃ’断面図である。
【図１７】図１５のＤ−Ｄ’断面図である。
【符号の説明】
【００６１】
１００ 半導体装置
１０２ 半導体基板
１０４ 半導体層
１０６ ｎ型埋込領域
１０８ ｎ型シンカー領域
１１０ ｐ型低濃度領域
１１０ａ チャネル領域
１１２ ｎ型ドレイン側拡散領域
１１４ ｎ型ソース側拡散領域
１１６ ドレイン電極
１１８ ドレイン電極
１２０ ソース電極
１２２ バックゲート電極
１２８ 素子分離絶縁膜
１３０ 素子分離絶縁膜
１３２ 素子分離絶縁膜
１３４ 素子分離絶縁膜
１３６ ゲート絶縁膜
１３８ ゲート電極
１４０ ｐ型高濃度領域
１４２ 高耐圧ＭＯＳトランジスタ
１５０ レジスト膜
１５２ ｐ型不純物イオン
１５４ 酸化膜
１５６ レジスト膜
１５８ ｎ型不純物イオン
１６０ レジスト膜
１６２ ｎ型不純物イオン
１６４ レジスト膜
１６６ ｐ型不純物イオン
３００ 半導体装置
３０２ 基板
３１２ ｎ型ドレイン側拡散領域
３１４ ｎ型ソース側拡散領域
３１８ ドレイン電極
３２０ ソース電極
３３２ 素子分離絶縁膜
３３４ 素子分離絶縁膜
３３６ ゲート絶縁膜
３３８ ゲート電極
【図１】
2010087149.tif 000003
【図２】
2010087149.tif 000004
【図３】
2010087149.tif 000005
【図４】
2010087149.tif 000006
【図５】
2010087149.tif 000007
【図６】
2010087149.tif 000008
【図７】
2010087149.tif 000009
【図８】
2010087149.tif 000010
【図９】
2010087149.tif 000011
【図１０】
2010087149.tif 000012
【図１１】
2010087149.tif 000013
【図１２】
2010087149.tif 000014
【図１３】
2010087149.tif 000015
【図１４】
2010087149.tif 000016
【図１５】
2010087149.tif 000017
【図１６】
2010087149.tif 000018
【図１７】
2010087149.tif 000019