(57)【要約】【課題】画素分割の技術を採用するに当たって走査線の配線数の増加を抑制する。【解決手段】１つの画素が２つの分割画素からなる画素回路において、一方の走査線８１を同一画素内の２つの分割画素間で共有し、他方の走査線８２を隣接する画素行に属する異なる画素の分割画素間で共有する。具体的には、ｉ行目、ｉ−１行目のＲＧＢの副画素の画素配列に対して、ｉ−１行目の画素行の２つの分割画素間に走査線８１(i-1)を配線し、ｉ行目の画素行の２つの分割画素間に走査線８１(i)を配線する。また、ｉ−１行目とｉ行目の各画素行間に走査線８２(i-1,i)を配線し、ｉ行目とｉ＋１行目の各画素行間に走査線８２(i,i+1)を配線する。そして、走査線８２(i-1,i)をｉ−１行目とｉ行目の各画素の分割画素間で共有する。また、走査線８２(i,i+1)をｉ行目とｉ＋１行目の各画素の分割画素間で共有する。【選択図】図１３
2010060805.tif 000002
【特許請求の範囲】
【請求項１】
発光領域が複数の電気光学素子によって複数の発光領域に分割され、当該複数の発光領域の各々を含む複数の分割画素からなる画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素に対して行単位で信号データの書込み制御を行う書込み走査線と、
前記画素アレイ部の各画素に対して行単位で発光制御を行う制御走査線とを備え、
前記制御走査線は、隣接する画素行に属する異なる画素の分割画素間で共有される
表示装置。
【請求項２】
前記書込み走査線は、同一画素の複数の分割画素間で共有される
請求項１記載の表示装置。
【請求項３】
前記画素は、映像信号を書き込む書込みトランジスタと、当該書込みトランジスタによって書き込まれた映像信号に応じて前記電気光学素子を駆動する駆動トランジスタとを有し、
前記制御走査線は、電位の切替えによって前記電気光学素子の発光／非発光の制御を行なう電源電位を前記駆動トランジスタに供給する電源供給線である
請求項１記載の表示装置。
【請求項４】
前記画素は、前記駆動トランジスタのゲート電位の初期化電位を基準として当該初期化電位から前記駆動トランジスタの閾値電圧を減じた電位に向かって、前記駆動トランジスタのソース電位を変化させる閾値補正処理に先立って、前記書込みトランジスタのドレイン電位およびソース電位を初期化する閾値補正準備処理の機能を有し、
複数の水平走査期間に亘って前記閾値補正準備処理を複数回実行する
請求項３記載の表示装置。
【請求項５】
前記書込み走査線は、同一画素の複数の分割画素に対して独立に存在している
請求項１記載の表示装置。
【請求項６】
前記制御走査線は、電位の切替えによって前記電気光学素子の発光／非発光の制御を行なう電源電位を前記駆動トランジスタに供給する電源供給線であり、
前記画素は、映像信号を書き込む書込みトランジスタと、当該書込みトランジスタによって書き込まれた前記映像信号に応じて前記電気光学素子を駆動する駆動トランジスタとを有するとともに、前記駆動トランジスタのゲート電位の初期化電位を基準として当該初期化電位から前記駆動トランジスタの閾値電圧を減じた電位に向かって、前記駆動トランジスタのソース電位を変化させる閾値補正処理を複数の水平走査期間に亘って複数回実行する機能を有し、
前記複数の分割画素間で前記閾値補正処理を同じ回数実行する
請求項５記載の表示装置。
【請求項７】
前記複数の分割画素のうち、前記閾値補正処理の回数が相対的に多い分割画素の前記閾値補正処理を間引くことで、前記複数の分割画素間で前記閾値補正処理の回数を同じに設定する
請求項６記載の表示装置。
【請求項８】
前記複数の分割画素のそれぞれについて前記閾値補正処理を間引くことで、前記複数の分割画素間で前記閾値補正処理の回数を同じに設定する
請求項６記載の表示装置。
【請求項９】
前記制御走査線は、前記電気光学素子の発光期間を制御する走査線である
請求項１記載の表示装置。
【請求項１０】
前記画素は、映像信号を書き込む書込みトランジスタと、当該書込みトランジスタによって書き込まれた映像信号に応じて前記電気光学素子を駆動する駆動トランジスタと、当該駆動トランジスタに対して直列に接続されたスイッチングトランジスタとを有し、
前記制御走査線は、前記スイッチングトランジスタの導通／非導通の制御を行う走査線である
請求項１記載の表示装置。
【請求項１１】
発光領域が複数の電気光学素子によって複数の発光領域に分割され、当該複数の発光領域の各々を含む複数の分割画素からなる画素が行列状に配置された画素アレイ部を有する表示装置の駆動に当たって、
前記画素アレイ部の各画素に対して書込み走査線を通して行単位で信号データの書込み制御を行う一方、
前記画素アレイ部の各画素に対して、隣接する画素行に属する異なる画素の分割画素間で発光制御を行う制御走査線を共有し、当該制御走査線を通して行単位で発光制御を行う
表示装置の駆動方法。
【請求項１２】
発光領域が複数の電気光学素子によって複数の発光領域に分割され、当該複数の発光領域の各々を含む複数の分割画素からなる画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の各画素に対して行単位で信号データの書込み制御を行う書込み走査線と、
前記画素アレイ部の各画素に対して行単位で発光制御を行う制御走査線とを備え、
前記制御走査線は、隣接する画素行に属する異なる画素の分割画素間で共有される
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、表示装置の駆動方法および電子機器に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に２次元配置された平面型（フラットパネル型）の表示装置、当該表示装置の駆動方法および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は、自発光素子であるために、画素ごとに液晶にて光源（バックライト）からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、平面型表示装置の一つである液晶表示装置と同様に、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が１フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
ところで、有機ＥＬ素子は、アノード電極とカソード電極との間に、発光層を含む有機膜を挟持した構造となっている。このような構造の有機ＥＬ素子を画素の発光素子として用いた有機ＥＬ装置において、当該有機ＥＬ素子を形成する工程で異物が混入すると、画素の輝度欠陥が発生する。
【０００７】
具体的には、図３１に示す画素回路において、製造工程で混入する異物が原因となって有機ＥＬ素子２１のアノード電極-カソード電極の電極間ショートが引き起こされる場合がある。この有機ＥＬ素子２１の電極間ショートにより、有機ＥＬ素子２１が発光しなくなるいわゆる滅点と呼称される輝度欠陥が発生する。
【０００８】
また、有機ＥＬ素子２１を駆動する駆動トランジスタ２２、映像信号を書き込む書込みトランジスタ２３および映像信号を蓄積する蓄積容量２４等の画素構成素子を基板上に形成する基板工程においても、異物の混入によって輝度欠陥が発生する場合がある。具体的には、駆動トランジスタ２２のドレイン電極−ソース電極の電極間が異物によってショートすると、電源Ｖｃｃから有機ＥＬ素子２１に直接電流が流れてしまうために、有機ＥＬ素子２１が光りっぱなしになるいわゆる輝点と呼称される輝度欠陥が発生する。
【０００９】
書込みトランジスタ２３のドレイン電極−ソース電極の電極間が異物によってショートすると、駆動トランジスタ２３が完全に非導通状態とならないために、有機ＥＬ素子２１に電流が流れてしまう。この場合は、完全な黒階調が表現できないいわゆる半滅点と呼称される輝度欠陥が発生する。さらに、蓄積容量２４を形成する２つの電極間が異物によってショートすると、有機ＥＬ素子２１に電流が流れなくなるために、滅点となる輝度欠陥が発生する。このような製造工程での異物混入に起因する輝度欠陥については、表示装置の高精細化に伴う画素の微細化が進むにつれてその発生が顕著になる。
【００１０】
この異物混入に起因する輝度欠陥に対する対策として、従来、１つの副画素内に有機ＥＬ素子を含む画素構成素子を複数組設ける技術が提案されている（例えば、特許文献１参照）。
【００１１】
この提案技術によれば、いずれかの組の画素構成素子がショート等で欠陥化しても、他の組の画素構成素子が正常に動作することで、副画素の滅点化または半滅点化を防ぐことができる。または、副画素を完全な滅点（輝度が０）にするのではなく、輝度の低下で抑えることができる。また、書込みトランジスタ２３の電極間ショートに起因する輝度欠陥の場合は、レーザリペアなどのリペア技術を用いて駆動トランジスタを切り離すことで、副画素の輝点化を防ぐことができる。これにより、有機ＥＬ表示装置の高歩留化を図ることができる。
【００１２】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、１つの副画素内に複数の有機ＥＬ素子が設けられているということは、１つの副画素の発光領域が複数の有機ＥＬ素子によって複数の発光領域に分割されていることと等価である。ここで、１つの副画素において、複数の有機ＥＬ素子によって分割された個々の発光領域部分を分割画素と定義するものとする。これにより、１つの副画素が例えば３個の有機ＥＬ素子を有し、当該３個の有機ＥＬ素子によって発光領域が３分割されている場合には、１つの副画素が３つの分割画素から構成されているということになる。
【００１４】
このように、複数の分割画素からなる副画素では、いずれかの組の有機ＥＬ素子または画素構成素子がショート等で欠陥化した場合に、先述したように、副画素が滅点化または半滅点化するのを防止できる。しかしその反面、実際のレイアウトを考えると、画素を制御するための走査線が増加するという問題が生じる。
【００１５】
有機ＥＬ表示装置の画素回路では、各種の補正処理を実行するために、１画素当たり２系統以上の走査線を有することが一般的である。各種の補正処理としては、有機ＥＬ素子の特性変動に対する補正処理、駆動トランジスタの閾値電圧Ｖｔｈの変動に対する補正処理、駆動トランジスタの移動度μの変動に対する補正処理などが挙げられる（その詳細については後述する）。
【００１６】
このように、１画素当たり２系統以上の走査線を有する場合、例えば、分割画素の駆動回路をＸ軸に関して線対称にレイアウトし、当該Ｘ軸に沿って信号データの書込み制御を行う書込み走査線を配線することで、当該走査線を分割画素間で共有することができる。ここで、Ｘ軸とは、画素行の画素の配列方向（画素列の配列方向）に沿って延びる軸のことをいう。
【００１７】
一例として、１つの画素が２つの分割画素からなる場合を例に挙げると、図３２に示すように、２つの分割画素間に書込み走査線３５(i)を配線することで、当該走査線３５(i)を２つの分割画素間で共有することができる。しかし、１系統の走査線、即ち書込み走査線３５(i)を１画素内の２つの分割画素間で共有できたとしても、別系統の走査線については、１画素内に２本（３６(i)_1，３６(i)_2）配線する必要がある。書込み走査線３５(i)ではなく、別系統の走査線を２つの分割画素間で共有した場合も同様である。
【００１８】
図３３に示すように、別系統の制御信号ＳＣＡＮ(i)_1，ＳＣＡＮ(i)_2を共通の制御信号にしたとしても、１画素内に２本（３６(i)_1，３６(i)_2）配線する必要がある。２つの分割画素間で共有する走査線が書込み走査線３５(i)でなく、他の走査線でも同じである。
【００１９】
また、図３４に示すように、書込み走査線３５(i)だけでなく、他の走査線３６(i)についても、２つの分割画素間で共有する配線構造を採った場合には、同一の配線層に形成される２系統の走査線３５(i)，３６(i)を相互にクロスさせる必要がある。その結果、
１）配線構造が複雑になるとともに、クロスさせるために設けるコンタクトホールの数が増えるためのレイアウト面積が増加する。
２）クロス部分での配線間ショートなどの欠陥が発生し易くなるために、表示パネル、ひいては有機ＥＬ表示装置の歩留まり低下を招く。
３）クロスする部分で走査線３５(i)，３６(i)間に寄生容量が生ずるために、走査線で伝送する信号の伝送遅延を招く。
などの問題が生じる。
【００２０】
なお、図３２〜図３４には、１列目のｉ行目、ｉ−１行目のＲ（赤）Ｇ（緑）Ｂ（青）の副画素（ＰＩＸ）について示している。ＲＧＢの副画素は、カラー画像を形成する単位となる１つの画素（絵素）を構成する。
【００２１】
本発明は、画素分割の技術を採用することによって高歩留化を図る上で、走査線の配線数の増加を抑制することが可能な表示装置、当該表示装置の駆動方法および当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明は、
発光領域が複数の電気光学素子によって複数の発光領域に分割され、当該複数の発光領域の各々を含む複数の分割画素からなる画素が行列状に配置された画素アレイ部を有する表示装置において、
前記画素アレイ部の各画素に対して書込み走査線を通して行単位で信号データの書込み制御を行う一方、
前記画素アレイ部の各画素に対して、隣接する画素行に属する異なる画素の分割画素間で発光制御を行う制御走査線を共有し、当該制御走査線を通して行単位で発光制御を行う
構成を採っている。
【００２３】
ここで、白黒表示対応の表示装置の場合には、複数の分割画素からなる画素は、白黒画像を形成する単位となる１つの画素に相当する。カラー表示対応の表示装置の場合には、複数の分割画素からなる画素は、カラー画像を形成する単位となる１つの画素を構成する複数の副画素の各々に相当する。
【００２４】
上記構成の表示装置において、隣接する画素行に属する異なる画素（副画素）の分割画素間で制御走査線を共有することで、１画素行あたりの走査線数の削減が可能になる。ここで、異なる画素の分割画素間で共有できる制御走査線は、画素の回路動作上支障のない制御走査線となる。その制御走査線としては、例えば、発光期間を制御する走査線が挙げられる。この発光期間を制御する走査線を、隣接する画素行に属する異なる画素の分割画素間で共有すると、同一画素内で発光期間が異なる分割画素が存在することになる。ただし、１画素として平均で見た場合、発光期間を一定に保つことができるので視覚上問題とならない。
【発明の効果】
【００２５】
本発明によれば、画素分割の技術を採用することによって高歩留化を図る上で、隣接する画素行に属する異なる画素（副画素）の分割画素間で制御走査線を共有することによって走査線の配線数の増加を抑制することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２７】
［システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００２８】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、発光素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置された画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。駆動部は、画素アレイ部３０の各画素２０を駆動する。この駆動部として、例えば、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が設けられている。
【００２９】
ここで、有機ＥＬ表示装置１０が白黒表示対応の場合は、白黒画像を形成する単位となる１つの画素が画素２０に相当する。一方、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素は複数の副画素（サブピクセル）から構成され、この副画素が画素２０に相当する。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。以下では、副画素を単に画素と記述する場合もある。
【００３０】
ただし、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素にさらに１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）や黄色光（Ｙｅ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。ここで、画素（副画素）は、１つの表示データ（Ｒデータ／Ｇデータ／Ｂデータ）を表示する表示単位である。
【００３１】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが画素行ごとに配線されている。さらに、列方向（画素列の画素の配列方向）に沿って信号線３３−１〜３３−ｎが画素列ごとに配線されている。
【００３２】
走査線３１−１〜３１−ｍは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２−１〜３２−ｍは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３−１〜３３−ｎは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００３３】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００３４】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際して、走査線３１−１〜３１−ｍに順次書込み走査信号ＷＳ（ＷＳ１〜ＷＳｍ）を供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００３５】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖｃｃｐと当該第１電源電位Ｖｃｃｐよりも低い第２電源電位Ｖｉｎｉで切り替わる電源電位ＤＳ（ＤＳ１〜ＤＳｍ）を電源供給線３２−１〜３２−ｍに供給する。この電源電位ＤＳのＶｃｃｐ／Ｖｉｎｉの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００３６】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと基準電位Ｖｏｆｓのいずれか一方を適宜選択して出力する。信号出力回路６０から出力される信号電圧Ｖｓｉｇ／基準電位Ｖｏｆｓは、信号線３３−１〜３３−ｎを介して画素アレイ部３０の各画素２０に対して行単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００３７】
（画素の回路例１）
図２は、画素（画素回路）２０の回路例１に係る回路構成を示す回路図である。
【００３８】
図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子２１と、当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（いわゆる、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００３９】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４および補助容量２５を有する構成となっている。ここでは、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ２２および書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４０】
なお、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２および書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるため低コスト化に寄与できる。
【００４１】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２−１〜３２−ｍ）に接続されている。
【００４２】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３−１〜３３−ｎ）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１−１〜３１−ｍ）に接続されている。
【００４３】
駆動トランジスタ２２および書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００４４】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極および有機ＥＬ素子２１のアノード電極に接続されている。
【００４５】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。
【００４６】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしたが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位に接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００４７】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００４８】
駆動トランジスタ２２は、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４９】
駆動トランジスタ２２はさらに、電源電位ＤＳが第１電源電位Ｖｃｃｐから第２電源電位Ｖｉｎｉに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００５０】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御する。このデューティ制御により、１フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００５１】
ここで、信号出力回路６０から信号線３３を通して選択的に供給される基準電位Ｖｏｆｓは、輝度情報に応じた映像信号の信号電圧Ｖｓｉｇの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【００５２】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖｃｃｐ，Ｖｉｎｉのうち、第１電源電位Ｖｃｃｐは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖｉｎｉは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖｉｎｉは、基準電位Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。
【００５３】
（回路例１の場合の回路動作）
次に、回路例１に係る画素２０が行列状に２次元配置されてなる有機ＥＬ表示装置１０の回路動作について、図３のタイミング波形図を基に図４および図５の動作説明図を用いて説明する。なお、図４および図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００５４】
図３のタイミング波形図には、走査線３１（３１−１〜３１−ｍ）の電位（書込み走査信号）ＷＳの変化、電源供給線３２（３２−１〜３２−ｍ）の電位（電源電位）ＤＳの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を示している。また、ゲート電位Ｖｇの波形を一点鎖線で示し、ソース電位Ｖｓの波形を点線で示すことで、両者を識別できるようにしている。
【００５５】
＜前フレームの発光期間＞
図３のタイミング波形図において、時刻ｔ１以前は、前のフレーム（フィールド）における有機ＥＬ素子２１の発光期間となる。この前フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖｃｃｐにあり、また、書込みトランジスタ２３が非導通状態にある。
【００５６】
このとき、駆動トランジスタ２２は飽和領域で動作するように設定されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００５７】
＜閾値補正準備期間＞
時刻ｔ１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから、信号線３３の基準電位Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。
【００５８】
ここで、有機ＥＬ素子２１の閾値電圧をＶｔｈｅｌ、共通電源供給線３４の電位（カソード電位）をＶｃａｔｈとする。このとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ２２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００５９】
次に、時刻ｔ２で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電位Ｖｏｆｓが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。
【００６０】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。
【００６１】
このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。したがって、基準電位Ｖｏｆｓおよび低電位Ｖｉｎｉが、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの各初期化電位となる。
【００６２】
＜閾値補正期間＞
次に、時刻ｔ３で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ２２のゲート電位Ｖｇが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。
【００６３】
ここでは、便宜上、駆動トランジスタ２２のゲート電極の初期化電位Ｖｏｆｓを基準として、当該初期化電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けてソース電位Ｖｓを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は保持容量２４に保持される。
【００６４】
なお、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖｃａｔｈを設定しておくこととする。
【００６５】
次に、時刻ｔ４で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓは流れない。
【００６６】
＜信号書込み＆移動度補正期間＞
次に、時刻ｔ５で、図５（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。
【００６７】
この書込みトランジスタ２３による信号電圧Ｖｓｉｇの書き込みにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００６８】
このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。したがって、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は補助容量２５に流れ込む。よって、補助容量２５の充電が開始される。
【００６９】
この補助容量２５の充電により、駆動トランジスタ２２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。
【００７０】
ここで、映像信号の信号電圧Ｖｓｉｇに対する保持容量２４の保持電圧Ｖｇｓの比率、即ち書込みゲインが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。
【００７１】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００７２】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖｇｓに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素ごとのばらつきを補正する移動度補正処理である。
【００７３】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）が高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正処理が行われる。
【００７４】
また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。したがって、負帰還の帰還量ΔＶは移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
【００７５】
＜発光期間＞
次に、時刻ｔ７で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００７６】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動トランジスタ２２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作が、保持容量２４によるブートストラップ動作である。
【００７７】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉｄｓに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００７８】
そして、有機ＥＬ素子２１のアノード電位がＶｔｈｅｌ＋Ｖｃａｔｈを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。
【００７９】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ８で信号線３３の電位が映像信号の信号電圧Ｖｓｉｇから基準電位Ｖｏｆｓに切り替わる。
【００８０】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻ｔ６−ｔ７の期間において並行して実行される。
【００８１】
（閾値キャンセルの原理）
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2     ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００８２】
図６に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。
【００８３】
この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきに対するキャンセル処理を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。
【００８４】
これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【００８５】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶである。したがって、これを式（１）に代入すると、ドレイン−ソース間電流Ｉｄｓは、次式（２）で表される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）2 
……（２）
【００８６】
すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、駆動トランジスタ２２の閾値電圧Ｖｔｈが画素ごとに変動したとしても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００８７】
（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図７に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００８８】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれる。
【００８９】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図７に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｂの帰還量ΔＶ２に比べて大きい。
【００９０】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素ごとのばらつきを抑制することができる。
【００９１】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。
【００９２】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。
【００９３】
したがって、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖｇｓに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに負帰還をかける処理が移動度補正処理となる。
【００９４】
ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタ２２のドレイン・ソース間電流Ｉｄｓとの関係について図８を用いて説明する。
【００９５】
図８において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図８（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。
【００９６】
これに対し、閾値補正のみを行った場合は、図８（Ｂ）に示すように、ドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。そして、閾値補正および移動度補正を共に行うことで、図８（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができる。したがって、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【００９７】
また、図２に示した画素２０は、閾値補正および移動度補正の各補正機能に加えて、先述した保持容量２４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
【００９８】
すなわち、有機ＥＬ素子２１のＩ−Ｖ特性の経時変化に伴って駆動トランジスタ２２のソース電位Ｖｓが変化したとしても、保持容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖｇｓを一定に維持することができる。したがって、有機ＥＬ素子２１に流れる電流は変化せず一定となる。その結果、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
【００９９】
（分割Ｖｔｈ補正）
なお、以上説明した回路動作では、閾値補正処理を移動度補正および信号書込みを行う１水平走査期間（１Ｈ）に１回実行するとしたが、当該１Ｈに先行する複数の水平走査期間に亘って分割して複数回実行する構成を採ることも可能である。以下では、閾値補正処理を複数の水平走査期間に亘って分割して複数回実行する閾値補正を分割Ｖｔｈ補正と呼ぶこととする。
【０１００】
図９に、回路例１に係る画素２０で分割Ｖｔｈ補正を適用した場合のタイミング関係を示す。図９において、準備は閾値補正準備期間を、Ｖｔｈ補は閾値補正期間を、書込は信号データ（信号電圧）の書込み期間を、μ補は移動度補正期間を、発光は有機ＥＬ素子２１の発光期間をそれぞれ表わしている。また、Ｖｄａｔａは信号データあり、図２の信号電圧Ｖｓｉｇに相当する。本例では、閾値補正を３回行う場合を例に挙げて示している。
【０１０１】
このように、移動度補正および信号書込みを行う１Ｈ期間と、当該１Ｈ期間に先行する複数Ｈ期間に亘って分割して閾値補正期間を設け、閾値補正処理を複数回実行する分割Ｖｔｈ補正を適用することで、閾値補正処理をより確実に行うことができる。すなわち、高精細化に伴う多画素化によって１Ｈ期間に割り当てられる時間が短くなったとしても、閾値補正期間を十分に確保することができるために、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈに確実に収束させることができる。その結果、閾値補正処理を１回だけ行う場合よりも確実に実行できる。
【０１０２】
（画素の回路例２）
図１０は、画素２０の回路例２に係る回路構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【０１０３】
本回路例２に係る画素２０は、有機ＥＬ素子２１の駆動回路として、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４および保持容量２５に加えて、スイッチングトランジスタである発光制御トランジスタ２６を有する構成となっている。ここでの駆動トランジスタ２２、書込みトランジスタ２３および発光制御トランジスタ２６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０１０４】
回路例１では、電源供給線３２の電源電位ＤＳを高電位Ｖｃｃｐと低電位Ｖｉｎｉとで切り替え可能とし、当該電源電位ＤＳのＶｃｃｐ／Ｖｉｎｉの切替えによって有機ＥＬ素子２１の発光／非発光の制御を行なうようにしている。これに対して、回路例２では、発光制御トランジスタ２６のスイッチング動作によって有機ＥＬ素子２１の発光／非発光の制御を行なうようにしている。
【０１０５】
具体的には、図１０に示すように、電源電位Ｖｃｃｐの電源線３５と駆動トランジスタ２２のドレイン電極との間に発光制御トランジスタ２６が接続されている。すなわち、発光制御トランジスタ２６は、駆動トランジスタ２２に対して直列に接続されている。この発光制御トランジスタ２６は、発光制御走査回路５１から発光制御走査線３６を通して与えられる発光制御走査信号ＤＳに応答してオン／オフ動作を行うことで、有機ＥＬ素子２１の電流の供給／遮断を行う。すなわち、発光制御トランジスタ２６は、有機ＥＬ素子２１の発光／非発光の制御、即ち発光期間の制御を行なう。
【０１０６】
この発光制御トランジスタ２６による制御以外の回路動作については、基本的に、回路例１の場合と同様である。回路動作の詳細なタイミング関係については後述する。また、本回路例２では、発光制御トランジスタ２６を電源線３５と駆動トランジスタ２２のドレイン電極との間に接続するとしたが、これは一例に過ぎない、すなわち、発光制御トランジスタ２６を駆動トランジスタ２２のソース電極と有機ＥＬ素子２１のアノード電極との間に接続する構成を採っても、有機ＥＬ素子２１の発光／非発光の制御を行なうことができる。
【０１０７】
（画素の回路例３）
図１１は、画素２０の回路例３に係る回路構成を示す回路図であり、図中、図１０と同等部分には同一符号を付して示している。
【０１０８】
本回路例３に係る画素２０は、有機ＥＬ素子２１の駆動回路として、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４および保持容量２５に加えて、スイッチングトランジスタである発光制御トランジスタ２７を有する構成となっている。ここでは、駆動トランジスタ２２および発光制御トランジスタ２７としてＰチャネル型のＴＦＴを用い、書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ２２、書込みトランジスタ２３および発光制御トランジスタ２７の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０１０９】
回路例２では、発光制御トランジスタ２６によって有機ＥＬ素子２１に供給する電流を遮断することによって有機ＥＬ素子２１を非発光状態にするようにしている。これに対して、本回路例３では、発光制御トランジスタ２７によって保持容量２４の両端を短絡し、当該保持容量２４の保持電荷を電源線３５に放電することによって有機ＥＬ素子２１を非発光状態にするようにしている。すなわち、発光制御トランジスタ２７は、有機ＥＬ素子２１の発光期間を制御する。
【０１１０】
具体的には、図１１に示すように、駆動トランジスタ２２のゲート−ソース間にせづソクされた保持容量２４に対して発光制御トランジスタ２７が並列に接続されている。この発光制御トランジスタ２７は、発光制御走査回路５１から発光制御走査線３７を通して与えられる発光制御走査信号ＤＳに応答してオン状態になり、保持容量２４の保持電荷を放電することで、有機ＥＬ素子２１を非発光状態にする。発光制御トランジスタ２７による制御以外の回路動作については、基本的に、回路例１の場合と同様である。回路動作の詳細なタイミング関係については後述する。
【０１１１】
以上、画素２０の具体的な回路例１〜３について説明したが、これらは一例に過ぎず、画素２０の回路構成としては回路例１〜３のものに限られるものではない。例えば、駆動トランジスタ２２のゲート電極に基準電位Ｖｏｆｓを選択的に書き込むスイッチングトランジスタを有する画素構成など、種々の画素構成のものが考えられる。
【０１１２】
（画素分割）
ところで、前にも述べたように、有機ＥＬ表示装置１０では、有機ＥＬ素子２１を形成する工程や、駆動トランジスタ２２、書込みトランジスタ２３、蓄積容量２４を形成する基板工程で異物が混入すると、種々の輝度欠陥が発生する。輝度欠陥としては、有機ＥＬ素子２１の電極間ショートや蓄積容量２４の電極間ショートによる滅点、駆動トランジスタ２２の電極間ショートによる輝点、書込みトランジスタ２３の電極間ショートによる半滅点などが挙げられる（図３１参照）。
【０１１３】
これら画素単位の輝度欠陥（いわゆる点欠陥）が発生し、その欠陥数が所定数よりも多いと、所望の画品位の表示画像を得ることができないため、欠陥数が所定数よりも多い表示パネル７０については廃棄せざるを得ない。その結果、表示パネル７０、ひいては有機ＥＬ表示装置１０の歩留まりが低下する。
【０１１４】
そのため、一般的に、１つの画素（副画素）内に有機ＥＬ素子を含む画素構成素子を複数組設け、１つの画素の発光領域を複数の有機ＥＬ素子によって複数の発光領域に分割することで、個々の発光領域部分を分割画素とする画素分割の技術が用いられている。この画素分割の技術を用いることで、または、レーザリペアなどのリペア技術を適用することで、滅点、半滅点、輝点などの輝度欠陥の発生を防ぐことができるために、当該輝度欠陥に起因する表示パネル７０の歩留まり低下、ひいては表示装置の歩留まり低下を抑えることができる。
【０１１５】
ここで、画素分割の技術を適用した場合の回路構成について説明する。図１２は、先述した回路例１に係る画素構成に適用した場合の画素分割による画素回路を示す回路図である。
【０１１６】
ここでは、一例として、１つの画素２０内に有機ＥＬ素子２１を３個設け、１つの画素の発光領域を３個の有機ＥＬ素子２１−１，２１−２，２１−３によって３分割する場合を例に挙げて説明するものとする。ただし、分割数は３分割に限られるものではなく、２分割または４分割以上であってもよい。
【０１１７】
図１２に示すように、本構成例に係る画素回路では、３個の有機ＥＬ素子２１−１，２１−２，２１−３を３つの駆動回路ＤＲ−１，ＤＲ−２，ＤＲ−３で独立に駆動する構成を採っている。駆動回路ＤＲ−１〜ＤＲ−３はそれぞれ、駆動トランジスタ２２−１〜２２−３、書込みトランジスタ２３−１〜２３−３および保持容量２４−１〜２４−３を有する構成となっている。
【０１１８】
この画素回路において、書込みトランジスタ２３−１，２３−２，２３−２によって書き込まれた信号電圧Ｖｓｉｇが保持容量２４−１，２４−２，２４−３に蓄積される。そして、信号電圧Ｖｓｉｇに応じて機ＥＬ素子２１−１，２１−２，２１−３の全体に流れる電流値をＩとすると、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値の電流が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１１９】
ここで、３個の有機ＥＬ素子２１−１，２１−２，２１−３のいずれか１つが異物による電極間ショート等で欠陥化した場合に、当該欠陥化した有機ＥＬ素子２１を組となる駆動回路２５から切り離す。このリペア技術により、画素２０が完全に滅点になるのを防ぐことができる。
【０１２０】
駆動トランジスタ２２−１，２２−２，２２−３のいずれか１つが異物によるソース・ドレイン電極間ショート等で欠陥化した場合には、当該欠陥化した駆動トランジスタ２２−１／２２−２／２２−３のソース配線またはドレイン配線を切断するか、もしくは、有機ＥＬ素子２１−１／２１−２／２１−３を切り離す。このリペア技術により、画素２０が輝点になるのを防ぐことができる。
【０１２１】
書き込みトランジスタ２３−１，２３−２，２３−３のいずれか１つが異物による電極間ショート等で欠陥化した場合には、当該欠陥化した書込みトランジスタ２３と信号線３３との間の配線を切断する。このリペア技術により、画素２０が半滅点になるのを防ぐことができる。
【０１２２】
保持容量２４−１，２４−２，２４−３のいずれか１つが異物による電極間ショート等で欠陥化した場合には、当該欠陥化した保持容量２４の一方の電極と書込みトランジスタ２３との間の配線を切断する。これにより、保持容量２４−１，２４−２，２４−３の正常部の電圧を維持することができる。また、必要に応じて、欠陥化した容量側の駆動トランジスタ２２または有機ＥＬ素子２１をオープン化する。このリペア技術により、画素２０が完全に滅点になるのを防ぐことができる。
【０１２３】
この画素構成によれば、いずれの画素構成素子に異物に起因する欠陥が発生した場合でも、欠陥化した素子を分離できるため、画素２０が完全に輝度欠陥になるのを防ぐことができる。また、駆動トランジスタ２２および書込みトランジスタ２３のいずれの素子が欠陥化して分離されても、保持容量２４−１，２４−２，２４−３にはそれぞれ信号電圧Ｖｓｉｇが蓄積されている。このことから、有機ＥＬ素子２１−１，２１−２，２１−３に流れる電流値はＩ／３であるため、電流値Ｉに応じた発光輝度を確保することができる。
【０１２４】
＜画素分割の技術を適用した場合の不具合＞
ところで、画素分割の技術を適用すると、上述した３分割の場合、基本的に、画素行ごとに走査線３１および電源供給線３２が３本ずつ必要になる。ただし、書込み走査信号ＷＳ−１，ＷＳ−２，ＳＷ−３は同じ走査タイミングで与えられる信号であることから、書込み走査線３１については３つの分割画素間で共有することができる。
【０１２５】
しかし、電源供給線３２の電位ＤＳについては、図３のタイミング波形図から明らかなように、その切替えタイミングが閾値補正期間を決めている。ここで、３分割の場合、閾値補正の対象が３つの駆動トランジスタ２２−１〜２２−３の各閾値電圧Ｖｔｈとなるため、駆動トランジスタ２２−１〜２２−３の各々に対応した最適な閾値補正期間を設定する必要がある。このことは、同一画素でも分割画素ごとに最適な閾値補正期間が異なることを意味する。
【０１２６】
このような理由から、発光制御を行なう制御走査線である電源供給線３２については３つの分割画素間で共有することができない。したがって、書込み走査線３１については３つの分割画素間で共有できたとしても、電源供給線３２については画素行ごとに３本ずつ配線する必要があるために、画素分割の技術を採用することによって走査線の配線数が増加することになる。
【０１２７】
しかも、前にも述べたように、書込み走査線３１だけでなく、他の走査線についても分割画素間で共有する配線構造を採った場合、同一の配線層に形成される複数系統の走査線を相互にクロスさせる必要がある（図３４参照）。その結果、配線構造が複雑になったり、走査線間に寄生容量が発生したりするなどの問題が生じる。
【０１２８】
［本実施形態の特徴部分］
そこで、本実施形態では、画素アレイ部３０の各画素２０に対して、隣接する画素行に属する異なる画素の分割画素間で発光制御を行う制御走査線を共有し、当該制御走査線を通して行単位で発光制御を行うことを特徴としている。かかる配線構造を採ることで、走査線の配線数の増加を抑制することができる。
【０１２９】
以下に、具体的な実施例について説明する。以下の実施例では、一例として、画素アレイ部３０に２系統の走査線、具体的には、画素アレイ部３０の各画素２０に対して走査信号ＳＣＡＮ１を供給する走査線８１と走査信号ＳＣＡＮ２を供給する走査線８２とが配線されている場合を例に挙げて説明するものとする。ただし、走査線の系統数としては２系統に限られるものではなく、３系統以上の場合にも適用可能である。
【０１３０】
《実施例１》
図１３は、実施例１に係る画素アレイ部の配線構造を示す平面図である。ここでは、１つの画素が２分割された場合を例に挙げて示している。また、図１３には、１列目のｉ行目、ｉ−１行目のＲＧＢの副画素（破線で囲んだ部分）について示している。ＲＧＢの副画素は、カラー画像を形成する単位となる１つの画素（絵素）を構成する。以下では、副画素を単に画素と記述する場合もある。
【０１３１】
本実施例１では、１つの画素が２つの分割画素からなる画素回路において、一方の走査線８１を同一画素内の２つの分割画素間で共有し、他方の走査線８２を隣接する画素行に属する異なる画素の分割画素間で共有する構成を採っている。
【０１３２】
具体的には、ｉ行目、ｉ−１行目のＲＧＢの副画素の画素配列に対して、ｉ−１行目の画素行の２つの分割画素間には走査線８１(i-1)が配線され、ｉ行目の画素行の２つの分割画素間には走査線８１(i)が配線されている。これら走査線８１(i-1)，８１(i)は、各画素に信号データＶｄａｔａを書き込む書込み走査信号ＷＳを伝送する書込み走査線３１である。したがって、走査線８１(i-1)，８１(i)は、各分割画素内の書込みトランジスタ２３のゲート電極に対して電気的に接続される。
【０１３３】
また、ｉ−１行目とｉ行目の各画素行間には走査線８２(i-1,i)が配線され、ｉ行目とｉ＋１行目の各画素行間には走査線８２(i,i+1)が配線されている。そして、走査線８２(i-1,i)は、ｉ−１行目とｉ行目の各画素の分割画素間で共有される。また、走査線８２(i,i+1)は、ｉ行目とｉ＋１行目の各画素の分割画素間で共有される。
【０１３４】
（回路例１の場合）
図１３において、分割画素が先述した回路例１（図２参照）の回路構成を採る場合は、走査線８２(i-1,i)，８２(i,i+1)は、発光制御を行なう制御走査線、即ち電源電位ＤＳの切替えによって有機ＥＬ素子２１の発光／非発光を制御する電源供給線３２となる。この電源供給線３２を隣接する画素行ｉ−１，ｉに属する異なる画素の分割画素間で共有した場合のタイミング関係を図１４に示す。
【０１３５】
図１４において、準備は閾値補正準備期間を、Ｖｔｈ補正は閾値補正期間を、書込は信号データＶｄａｔａの書込み期間を、μ補は移動度補正期間をそれぞれ表わしている。本例では、閾値補正を６回行う場合を例に挙げて示している。
【０１３６】
ここで、ｉ行目の画素行の各画素に着目とすると、一方の分割画素については走査線８２(i-1,i)を通して供給される電源電位ＤＳ(i-1,i)の切替えタイミングによって閾値補正期間が決まる。また、他方の分割画素については走査線８２(i,i+1)を通して供給される電源電位ＤＳ(i,i+1)の切替えタイミングによって閾値補正期間が決まる。そして、これらの切り替えタイミングを適切に決定することにより、２つの分割画素のそれぞれに最適な閾値補正時間を設定できる。これにより、同一画素内の２つの分割画素間で電源供給線３２を共有するようにしたときに、各分割画素に対して同一の閾値補正期間が設定される、というような事態を回避できる。
【０１３７】
＜変形例１＞
ところで、回路例１の場合、電源供給線３２を隣接する画素行に属する異なる画素の分割画素間で共有することで、図１４のタイミングチャートから明らかなように、２つの分割画素間で閾値補正準備期間に差が生じる。具体的には、一方の分割画素の動作(i)_1では、分割Ｖｔｈが開始される直前で閾値補正準備の処理が行なわれる。これに対して、他方の分割画素の動作(i)_2では、１Ｈ期間前から閾値補正準備の処理が行なわれる。
【０１３８】
すなわち、他方の分割画素の動作(i)_2では、一方の分割画素の動作(i)_1よりも、書込み走査信号ＷＳ(i)の１パルス幅の期間だけ長く閾値補正準備の処理が行なわれる。このように、２つの分割画素間で閾値補正準備期間が異なると、それ以降に行われる２つの分割画素間での閾値補正に差が生じる可能性がある。
【０１３９】
そこで、本変形例１では、図１５のタイミングチャートに示すように、一方の分割画素の閾値補正処理が開始される１Ｈ以上前から複数Ｈ期間に亘って書込み走査信号ＷＳ(i)をアクティブ状態にする構成を採っている。これにより、一方の分割画素について、閾値補正準備期間を複数Ｈ期間に亘って複数回設定できる。このとき、他方の分割画素では、閾値補正準備期間の回数が一方の分割画素よりも１回多くなる。本例では、一方の分割画素の閾値補正準備期間を２Ｈ期間に亘って２回設ける場合を例に挙げて示している。
【０１４０】
このように、閾値補正処理が早く開始される方の分割画素の閾値補正準備期間を複数Ｈ期間に亘って複数回に設定することで、２つの分割画素間での閾値補正準備期間の差は僅かなものとなる。すなわち、閾値補正準備期間に２つの分割画素間で書込み走査信号ＷＳ(i)の１パルス幅だけ差があったとしても、閾値補正準備期間が長くなればなるほど、トータルの閾値補正準備期間に対する２つの分割画素間の差の割合は僅かなものとなる。これにより、２つの分割画素間での閾値補正準備期間の差に伴う閾値補正の差を小さくすることが可能になる。
【０１４１】
＜変形例２＞
回路例１およびその変形例１では、書込み走査線３１を同一画素の２つの分割画素で共有するようにしている。そして、この場合、図１４および図１５から明らかなように、閾値補正期間が同一画素の２つの分割画素間で異なるようになっている。閾値補正期間が同一画素の２つの分割画素間で違っていても、すべての画素で平均した閾値補正期間が一定であるために、閾値補正期間の違いが問題にならない場合もある。
【０１４２】
これに対して、本変形例２では、書込み走査線３１を同一画素の複数の分割画素で共有しない構成、即ち書込み走査線３１が複数の分割画素に対して独立して存在している構成を前提とする。そして、本変形例２では、書込み走査線３１が複数の分割画素に対して独立して存在している場合において、同一画素の２つの分割画素間で閾値補正期間が同じになるようにする構成を採っている。
【０１４３】
回路例１およびその変形例１では、一例として、一方の分割画素では閾値補正処理を６回実行し、他方の分割画素では閾値補正処理を５回実行するようにしている。これに対して、本変形例２では、図１６のタイミングチャートに示すように、２つの分割画素共に閾値補正処理を５回ずつ実行することで、同一画素の２つの分割画素間で閾値補正期間を同じにするようにしている。具体的には、一方の分割画素に与える書込み走査信号ＷＳ(i)_1を途中１回間引き、一方の分割画素側の閾値補正処理を１回間引く（休む）ことで、計５回ずつ実行するようにしている。
【０１４４】
このように、本変形例２では、一方の分割画素の閾値補正処理を間引くことで、同一画素の２つの分割画素間で閾値補正処理を同じ回数実行するようにして、当該２つの分割画素間で閾値補正期間が同じになるようにしている。これにより、同一画素の２つの分割画素の各々で実行される閾値補正処理に差が生じないようにすることができる。
【０１４５】
＜変形例３＞
変形例２では、一方の分割画素の閾値補正処理を間引くことで、同一画素の２つの分割画素間で閾値補正処理を同じ回数実行するようにしている。すなわち、一方の分割画素では閾値補正処理の間引き有り、他方の分割画素では閾値補正処理の間引き無しとなっている。これにより、閾値補正処理の間引き有り／無しによって同一画素の２つの分割画素間で回路動作に差が生じるために、閾値補正処理に差異が発生する可能性がある。
【０１４６】
そこで、本変形例３では、図１７のタイミングチャートに示すように、同一画素の２つの分割画素の双方について閾値補正処理の間引きを行うことで、同一画素の２つの分割画素間で閾値補正処理を同じ回数実行するようにしている。具体的には、閾値補正処理の回数が相対的に多い分割画素に与える書込み走査信号ＷＳ(i)_1を途中２回間引き、当該分割画素側の閾値補正処理を２回間引く（休む）ことて、計４回実行するようにしている。一方、閾値補正処理の回数が相対的に少ない分割画素に与える書込み走査信号ＷＳ(i)_2を途中１回間引き、当該分割画素側の閾値補正処理を１回間引くことで、計４回実行するようにしている。
【０１４７】
このように、本変形例３では、同一画素の２つの分割画素の双方について閾値補正処理の間引きを行い、２つの分割画素の各閾値補正処理回数を同じにすることで、当該２つの分割画素間で閾値補正期間を同じにするようにしている。これにより、同一画素の２つの分割画素間で実行される閾値補正処理に差が生じないようにすることができる。特に、同一画素の２つの分割画素の双方で閾値補正処理を間引くようにしているために、間引き時間は異なるものの、間引き時間の相対的な時間比については変形例２の場合よりも小さくなる。これにより、閾値補正処理の間引き有り／無しの差を変形例２の場合よりも軽減できる。
【０１４８】
（回路例２の場合）
図１３において、分割画素が先述した回路例２（図１０参照）の回路構成を採る場合には、走査線８２(i-1,i)，８２(i,i+1)は、発光制御を行なう制御走査線、即ち発光制御走査線３６となる。発光制御走査線３６は、発光制御走査回路５１から出力される発光制御走査信号ＤＳを伝送し、当該発光制御走査信号ＤＳによって発光制御トランジスタ２６の導通／非導通の制御を行うことによって有機ＥＬ素子２１の発光期間を制御する。
【０１４９】
この発光制御走査線３６を隣接する画素行ｉ−１，ｉに属する異なる画素の分割画素間で共有した場合のタイミング関係を図１８に示す。回路例２の場合は、ｉ行目の書込み走査信号ＷＳ(i)がアクティブ状態（本例では、“Ｈ”レベル）になることで、ｉ行目の画素の２つの分割画素において信号データＶｄａｔａの書込み処理が同時に行われる（動作(i)_1、動作(i)_2）。
【０１５０】
続いて、ｉ−１行目、ｉ行目に共通の発光制御走査信号ＤＳ(i-1,i)がアクティブ状態（本例では、“Ｈ”レベル）になることで、ｉ行目の画素の一方の分割画素が発光状態になる（動作(i)_1）。その１Ｈ後に、ｉ行目、ｉ＋１行目に共通の発光制御走査信号ＤＳ(i,i+1)がアクティブ状態になることで、ｉ行目の画素の他方の分割画素が発光状態になる（動作(i)_2）。
【０１５１】
ここで、一方の分割画素の発光開始タイミングに対して他方の分割画素の発光開始タイミングが遅れるが、その遅れは１Ｈと極めて短い時間であり、しかもトータルの発光期間は同じであるために、視覚上問題となることはない。すなわち、発光制御走査線３６を隣接する画素行ｉ−１，ｉに属する異なる画素の分割画素間で共有しても問題が発生することはない。換言すれば、回路例２の場合にも、発光制御走査線３６を隣接する画素行ｉ−１，ｉに属する異なる画素の分割画素間で共有することができる。
【０１５２】
（回路例３の場合）
図１３において、分割画素が先述した回路例３（図１１参照）の回路構成を採る場合には、走査線８２(i-1,i)，８２(i,i+1)は、発光制御を行なう制御走査線、即ち発光制御走査線３７となる。発光制御走査線３７は、発光制御走査回路５１から出力される発光制御走査信号ＤＳを伝送し、当該発光制御走査信号ＤＳによって発光制御トランジスタ２７の導通／非導通の制御を行うことによって有機ＥＬ素子２１の発光期間を制御する。発光制御トランジスタ２７は、発光制御走査信号ＤＳに応答して導通状態になり、保持容量２４の保持電荷を放電させることで、有機ＥＬ素子２１を非発光状態にする。
【０１５３】
この発光制御走査線３７を隣接する画素行ｉ−１，ｉに属する異なる画素の分割画素間で共有した場合のタイミング関係を図１９に示す。回路例３の場合は、ｉ行目の書込み走査信号ＷＳ(i)がアクティブ状態（本例では、“Ｈ”レベル）になることで、ｉ行目の画素の２つの分割画素において信号データＶｄａｔａの書込み処理が同時に行われ、引き続いて発光状態に入る（動作(i)_1、動作(i)_2）。
【０１５４】
そして、ｉ−１行目、ｉ行目に共通の発光制御走査信号ＤＳ(i-1,i)がアクティブ状態（本例では、“Ｌ”レベル）になることで、ｉ行目の画素の一方の分割画素が非発光状態になる（動作(i)_1）。その１Ｈ後に、ｉ行目、ｉ＋１行目に共通の発光制御走査信号ＤＳ(i,i+1)がアクティブ状態になることで、ｉ行目の画素の他方の分割画素が非発光状態になる（動作(i)_2）。
【０１５５】
ここで、一方の分割画素の発光終了タイミングに対して他方の分割画素の発光終了タイミングが１Ｈだけ遅れるために、２つの分割画素間で発光期間に差が生ずる。すなわち、同一画素内で発光期間が異なる分割画素が存在することになる。しかし、１画素として平均で見た場合には、発光期間を一定に保つことができるために問題が生じない。また、異なる画素行の画素間で発光期間が同じになる分割画素が存在するが、これも問題とならない。
【０１５６】
以上説明したように、実施例１によれば、発光制御を行なう走査線８２を隣接する画素行に属する異なる画素の分割画素間で共有することで、１画素行あたりの走査線数の削減が可能になる。これにより、画素分割の技術を採用するに当たって走査線の配線数の増加を抑制することができる。また、回路例１およびその変形例１や、回路例２，３の場合のように、信号データの書込み制御を行う書込み走査線８１（３１）を同一画素の分割画素間で共有することで、１画素行あたりの走査線数をさらに削減できる。
【０１５７】
しかも、同一の配線層に形成される走査線８１，８２を相互にクロスさせる必要がないために、配線構造が複雑になったり、配線間ショート等の欠陥が生じ易くなったり、配線間に寄生容量が発生したりするなどの問題も回避できる。これにより、表示パネル７０、ひいては有機ＥＬ表示装置１０の高歩留化を図ることができるとともに、伝送遅延を抑えることによって高速動作が可能になる。
【０１５８】
《実施例２》
図２０は、実施例２に係る画素アレイ部の配線構造を示す平面図である。ここでは、ＲＧＢの各画素の分割数を、Ｒ：Ｇ：Ｂ＝２：３：１に設定した場合を例に挙げて示している。また、図１３には、１列目のｉ行目、ｉ−１行目のＲＧＢの副画素（破線で囲んだ部分）について示している。ＲＧＢの副画素は、カラー画像を形成する単位となる１つの画素を構成する。
【０１５９】
本実施例２では、Ｒ：Ｇ：Ｂの分割数が２：３：１の画素構成において、Ｒの画素については、一方の走査線８１を同一画素内の２つの分割画素間で共有し、他方の走査線８２を隣接する画素行に属する異なる画素の分割画素間で共有するようにしている。Ｇの画素については、隣接する一方の画素行の画素の２つの分割画素と、他方の画像行の画素の１つの分割画素との間で他方の走査線８２を共有するようにしている。Ｂについては、分割数が１、即ち画素分割されていないことから、他方の走査線８２を特に共有していない。
【０１６０】
実施例２に係る画素アレイ部の配線構造に対しても、実施例１の場合と同様に、回路例１およびその変形例１，２，３や、回路例２，３を適用することができる。
【０１６１】
この実施例２の場合にも、実施例１の場合と同様の作用効果、即ち画素分割の技術を採用するに当たって走査線の配線数の増加を抑制することができる。しかも、同一の配線層に形成される走査線８１，８２を相互にクロスさせる必要がないために、配線構造が複雑になったり、配線間ショート等の欠陥が生じ易くなったり、配線間に寄生容量が発生したりするなどの問題も回避できる。これにより、有機ＥＬ表示装置１０の高歩留化を図ることができるとともに、伝送遅延を抑えることによって高速動作が可能になる。
【０１６２】
《実施例３》
図２１は、実施例３に係る画素アレイ部の配線構造を示す平面図である。ここでは、１つの画素が４分割された場合を例に挙げて示している。また、図２１には、１列目のｉ行目のＲＧＢの副画素（破線で囲んだ部分）について示している。ＲＧＢの副画素は、カラー画像を形成する単位となる１つの画素を構成する。
【０１６３】
本実施例３では、１つの画素が４つの分割画素からなる画素回路において、一方の走査線８１については、同一画素内の２つずつの分割画素間で共有するようにしている。他方の走査線８２については、隣接する画素行に属する異なる画素間において、一方の画素の４分割のうちの上端／下端の１つの分割画素と、他方の画素の４分割のうちの下端／上端の１つの分割画素との間で共有するようにしている。また、４分割のうちの真ん中の２つの分割画素については、当該分割画素間で他方の走査線８２を共有するようにしている。
【０１６４】
実施例３に係る画素アレイ部の配線構造に対しても、実施例１の場合と同様に、回路例１およびその変形例１，２，３や、回路例２，３を適用することができる。
【０１６５】
この実施例３の場合にも、実施例１の場合と同様の作用効果、即ち画素分割の技術を採用するに当たって走査線の配線数の増加を抑制することができる。しかも、同一の配線層に形成される走査線８１，８２を相互にクロスさせる必要がないために、配線構造が複雑になったり、配線間ショート等の欠陥が生じ易くなったり、配線間に寄生容量が発生したりするなどの問題も回避できる。これにより、有機ＥＬ表示装置１０の高歩留化を図ることができるとともに、伝送遅延を抑えることによって高速動作が可能になる。
【０１６６】
［変形例］
上記実施例１，２，３では、１つの画素行につき２系統の走査線、例えば書込み制御を行う走査線３１と、発光制御を行なう走査線３２／３６／３７とが配線された画素構成に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。すなわち、１つの画素行につき３系統以上の走査線が配線されている画素構成に対しても同様に適用可能である。そして、３系統のうちの１系統の走査線だけを隣接する画素行に属する異なる画素の分割画素間で共有するようにしても、実施例１，２，３の場合と同様の作用効果をすることができる。
【０１６７】
以下に、３系統の走査線を有する場合の画素の回路列について、画素の回路例４として説明する。
【０１６８】
（画素の回路例４）
図２２は、画素２０の回路例４に係る回路構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【０１６９】
本回路例４に係る画素２０は、有機ＥＬ素子２１の駆動回路として、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４および保持容量２５に加えて、４つのスイッチングトランジスタ２８Ａ〜２８Ｄを有する構成となっている。ここでは、駆動トランジスタ２２、書込みトランジスタ２３およびスイッチングトランジスタ２８Ａ〜２８ＤとしてＰチャネル型のＴＦＴを用いている。ただし、これらトランジスタの導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０１７０】
スイッチングトランジスタ２８Ａは、電源線３５と駆動トランジスタ２２のソース電極との間に接続されている。スイッチングトランジスタ２８Ｂは、駆動トランジスタ２２のドレイン電極と有機ＥＬ素子２１のアノード電極との間に接続されている。すなわち、スイッチングトランジスタ２８Ａ，２８Ｂは共に、駆動トランジスタ２２に対して直列に接続されている。そして、スイッチングトランジスタ２８Ａ，２８Ｂは、走査線３７によって伝送されるＬｏｗアクティブの走査信号ＤＳに応答して導通状態になることで、有機ＥＬ素子２１を発光状態とする。
【０１７１】
スイッチングトランジスタ２８Ｃは、基準電位Ｖｏｆｓと駆動トランジスタ２２のゲート電極との間に接続されている。このスイッチングトランジスタ２８Ｃは、走査線３８によって伝送されるＬｏｗアクティブの走査信号ＡＺに応答して導通状態になることで、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏｆｓに初期化する。スイッチングトランジスタ２８Ｄは、駆動トランジスタ２２のゲート電極とドレイン電極との間に接続されている。このスイッチングトランジスタ２８Ｄは、走査線２１によって伝送されるＬｏｗアクティブの走査信号ＷＳに応答して導通状態になることで、駆動トランジスタ２２のゲート電極とドレイン電極との間を短絡する。
【０１７２】
図２３に、回路例４の場合の３系統の走査信号ＡＺ，ＷＳ，ＤＳのタイミング関係を示す。スイッチングトランジスタ２８Ｃを駆動する走査信号ＡＤは、駆動トランジスタ２２のゲート電位Ｖｇを初期化する閾値補正準備期間を決定する。書込みトランジスタ２３およびスイッチングトランジスタ２８Ｄを駆動する走査信号ＷＳは、映像信号の信号電圧Ｖｓｉｇの書込みを行うとともに、閾値補正処理を行う期間を決定する。スイッチングトランジスタ２８Ａ，２８Ｂを駆動する走査信号ＤＳは、有機ＥＬ素子２１の発光期間を決定する。この走査信号ＤＳは、閾値補正期間では非アクティブ状態になる。
【０１７３】
図２４に、回路例４に係る画素を用いる場合の画素アレイ部の配線構造を示す。ここでは、１つの画素が２分割された場合を例に挙げて示している。また、図２４には、１列目のｉ行目、ｉ−１行目のＲＧＢの副画素（破線で囲んだ部分）について示している。ＲＧＢの副画素は、カラー画像を形成する単位となる１つの画素を構成する。
【０１７４】
本配線構造では、１つの画素が２つの分割画素からなる画素回路において、２系統の走査線３１，３８を同一画素内の２つの分割画素間で共有し、残りの１系統の走査線３７を隣接する画素行に属する異なる画素の分割画素間で共有する構成を採っている。
【０１７５】
具体的には、ｉ行目、ｉ−１行目のＲＧＢの副画素の画素配列に対して、ｉ−１行目の画素行の２つの分割画素間には走査線３１(i-1)，３８(i-1)が配線され、ｉ行目の画素行の２つの分割画素間には走査線３１(i) ，３８(i)が配線されている。また、ｉ−１行目とｉ行目の各画素行間には走査線３７(i-1,i)が配線され、ｉ行目とｉ＋１行目の各画素行間には走査線３７(i,i+1)が配線されている。そして、走査線３７(i-1,i)は、ｉ−１行目とｉ行目の各画素の分割画素間で共有される。また、走査線３７(i,i+1)は、ｉ行目とｉ＋１行目の各画素の分割画素間で共有される。
【０１７６】
回路例４の場合、即ち２系統の走査線３１，３８を同一画素内の２つの分割画素間で共有し、残りの１系統の走査線３７を隣接する画素行に属する異なる画素の分割画素間で共有する場合のタイミング関係を図２５に示す。図２５において、準備は閾値補正準備期間を、Ｖｔｈは閾値補正期間を、書込は信号データＶｄａｔａの書込み期間を、発光は発光期間をそれぞれ表わしている。
【０１７７】
上述した回路例４において、２系統の走査線３１，３８を同一画素内の２つの分割画素間で共有し、残りの１系統の走査線３７を隣接する画素行に属する異なる画素の分割画素間で共有することで、１画素行あたりの走査線数の削減が可能になる。これにより、画素分割の技術を採用するに当たって走査線の配線数の増加を抑制することができる。
【０１７８】
ただし、２系統の走査線３１，３８を同一画素内の２つの分割画素間で共有する場合、これら走査線３１，３８を同一の配線層に形成するに当たってはクロスさせる必要があるために配線構造が複雑になる。しかし、３系統の走査線３１，３７，３８のすべてを同一画素内の２つの分割画素間で共有する場合に比べて配線構造を簡略化できる。
【０１７９】
なお、上記実施形態では、画素の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザ素子等、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１８０】
［適用例］
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図２６〜図３０に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
【０１８１】
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１８２】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１８３】
図２６は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作製される。
【０１８４】
図２７は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１８５】
図２８は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１８６】
図２９は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１８７】
図３０は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
【図面の簡単な説明】
【０１８８】
【図１】本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素の回路例１に係る回路構成を示す回路図である。
【図３】回路例１に係る画素の場合の回路動作の説明に供するタイミング波形図である。
【図４】回路例１に係る画素の場合の回路動作の説明図（その１）である。
【図５】回路例１に係る画素の場合の回路動作の説明図（その２）である。
【図６】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図７】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図８】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。
【図９】回路例１に係る画素で分割Ｖｔｈ補正を適用した場合のタイミング関係を示すタイミングチャートである。
【図１０】画素の回路例２に係る回路構成を示す回路図である。
【図１１】画素の回路例３に係る回路構成を示す回路図である。
【図１２】回路例１に係る画素構成に適用した場合の画素分割による画素回路を示す回路図である。
【図１３】実施例１に係る画素アレイ部の配線構造を示す平面図である。
【図１４】回路例１の場合のタイミング関係を示すタイミングチャートである。
【図１５】回路例１の変形例１の場合のタイミング関係を示すタイミングチャートである。
【図１６】回路例１の変形例２の場合のタイミング関係を示すタイミングチャートである。
【図１７】回路例１の変形例３の場合のタイミング関係を示すタイミングチャートである。
【図１８】回路例２の場合のタイミング関係を示すタイミングチャートである。
【図１９】回路例３の場合のタイミング関係を示すタイミングチャートである。
【図２０】実施例２に係る画素アレイ部の配線構造を示す平面図である。
【図２１】実施例３に係る画素アレイ部の配線構造を示す平面図である。
【図２２】画素の回路例４に係る回路構成を示す回路図である。
【図２３】回路例４に係る画素の動作説明のためのタイミングチャートである。
【図２４】回路例４に係る画素を用いる場合の画素アレイ部の配線構造を示す平面図である。
【図２５】回路例４の場合のタイミング関係を示すタイミングチャートである。
【図２６】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図２７】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２８】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２９】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図３０】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図３１】輝度欠陥についての説明図である。
【図３２】従来例１に係る画素回路についての説明図である。
【図３３】従来例２に係る画素回路についての説明図である。
【図３４】従来例３に係る画素回路についての説明図である。
【符号の説明】
【０１８９】
１０…有機ＥＬ表示装置、２０…画素、２０Ｒ，２０Ｇ，２０Ｂ…副画素、２１，２１−１，２１−２，２１−３…有機ＥＬ素子、２２，２２−１，２２−２，２２−３…駆動トランジスタ、２３，２３−１，２３−２，２３−３…書込みトランジスタ、２４，２４−１，２４−２，２４−３…保持容量、２５…補助容量、２６，２７…発光制御トランジスタ、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３４…共通電源供給線、３５…電源線、３６，３７…発光制御走査線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【図１】
2010060805.tif 000003
【図２】
2010060805.tif 000004
【図３】
2010060805.tif 000005
【図４】
2010060805.tif 000006
【図５】
2010060805.tif 000007
【図６】
2010060805.tif 000008
【図７】
2010060805.tif 000009
【図８】
2010060805.tif 000010
【図９】
2010060805.tif 000011
【図１０】
2010060805.tif 000012
【図１１】
2010060805.tif 000013
【図１２】
2010060805.tif 000014
【図１３】
2010060805.tif 000015
【図１４】
2010060805.tif 000016
【図１５】
2010060805.tif 000017
【図１６】
2010060805.tif 000018
【図１７】
2010060805.tif 000019
【図１８】
2010060805.tif 000020
【図１９】
2010060805.tif 000021
【図２０】
2010060805.tif 000022
【図２１】
2010060805.tif 000023
【図２２】
2010060805.tif 000024
【図２３】
2010060805.tif 000025
【図２４】
2010060805.tif 000026
【図２５】
2010060805.tif 000027
【図２６】
2010060805.tif 000028
【図２７】
2010060805.tif 000029
【図２８】
2010060805.tif 000030
【図２９】
2010060805.tif 000031
【図３０】
2010060805.tif 000032
【図３１】
2010060805.tif 000033
【図３２】
2010060805.tif 000034
【図３３】
2010060805.tif 000035
【図３４】
2010060805.tif 000036