(57)【要約】【課題】電圧印加回路の印加電圧のキャリブレーションを短時間で行うことを目的とする。【解決手段】ＤＵＴ１に電圧を印加して試験を行うための複数の電圧印加回路２を備える半導体試験装置であって、複数の電圧印加回路２の各印加電圧をパラレルに測定するためのキャリブレーション部は、複数の電圧印加回路２ごとに設けられ、電圧印加回路２の印加電圧を測定するＡＤＣ４と、電圧印加回路２が印加すべき基準となる基準電圧とを比較するデジタルコンパレータ１０と、複数の電圧印加回路２ごとに設けられ、電圧比較部が比較した比較結果に基づいて電圧印加回路２の印加電圧を補正する補正電圧制御部１１と、補正電圧制御部１１により補正電圧が制御されるＤＡＣ７と、を備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被試験デバイスに電圧を印加して試験を行うための複数の電圧印加回路を備える半導体試験装置であって、
前記複数の電圧印加回路の各印加電圧をパラレルに測定して、測定した印加電圧に基づいて前記複数の電圧印加回路の各印加電圧をパラレルに補正するキャリブレーション部を備えたことを特徴とする半導体試験装置。
【請求項２】
前記キャリブレーション部は、
前記電圧印加回路ごとに設けられ、前記電圧印加回路の印加電圧と前記電圧印加回路が印加すべき基準電圧とを比較する電圧比較部と、
前記電圧印加回路ごとに設けられ、前記電圧比較部が比較した比較結果に基づいて前記電圧印加回路の印加電圧を補正する電圧補正部と、
を備えたことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記電圧比較部は、
前記電圧印加回路の印加電圧を入力してアナログデータからデジタルデータに変換するＡ／Ｄ変換部と、
このＡ／Ｄ変換部から出力された印加電圧と前記基準電圧とをデジタルデータとして比較するデジタルコンパレータと、
を備えたことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記Ａ／Ｄ変換部が前記印加電圧を入力して測定を行う範囲を制限する測定範囲制限部を備え、
前記測定範囲測定範囲は、前記電圧印加回路の印加電圧の誤差幅に基づいて決定していることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記電圧比較部は、前記電圧印加回路の印加電圧と前記基準電圧とをアナログデータとして比較を行うアナログコンパレータを備えていることを特徴とする請求項２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに電圧を印加して試験を行う半導体試験装置に関し、特に電圧印加回路の印加電圧の補正を行うキャリブレーション部を備えた半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイスに対して所定の電圧を印加して試験を行う半導体試験装置が従来から知られている。この種の半導体試験装置では、所定の電圧（基準電圧とする）を被試験デバイスに印加するようにしているが、被試験デバイスに電圧を印加するための電圧印加回路の固有の電圧特性等を要因として、実際に被試験デバイスに印加される電圧と基準電圧との間に誤差を生じる。そこで、電圧印加回路の印加電圧を測定して、前記の誤差を補正する所謂キャリブレーションを行うようにしている。キャリブレーションを行う技術としては、例えば特許文献１等に開示されている。
【０００３】
図３を用いて、キャリブレーションを行う従来の半導体試験装置について説明する。図３において、従来の半導体試験装置は、ｎ個のＤＵＴ１０１−１〜１０１−ｎ（総称してＤＵＴ１０１とする）とｎ個の電圧印加回路１０２−１〜１０２−ｎ（総称して電圧印加回路１０２とする）とｎ個のリレースイッチ１０３−１〜１０３−ｎ（総称してリレースイッチ１０３とする）とＡＤＣ１０４とＲＥＦ電圧１０５とＣＰＵ１０６と電圧制御部１０７とｎ個のＤＡＣ１０８−１〜１０８−ｎ（総称してＤＡＣ１０８とする）とを備えて概略構成している。
【０００４】
ＤＵＴ１０１はＩＣやＬＳＩ等の試験対象である被試験デバイスである。電圧印加回路１０２はＤＵＴ１０１に対して試験用の電圧を印加するための回路であり、複数のＤＵＴ１０１を同時に試験すべくｎチャンネル（ｎ個）の電圧印加回路１０２を備えている。リレースイッチ１０３は電圧印加回路１０２の出力側に設けられ、ＡＤＣ１０４とＤＵＴ１０１とのうち何れか一方に対して選択的に電圧印加回路１０２からの印加電圧を出力するために設けている。ＡＤＣ（アナログデジタルコンバータ）１０４はｎ個の電圧印加回路１０２に接続されており、各電圧印加回路１０２の印加電圧を入力してアナログデータからデジタルデータに変換を行う。ＡＤＣ１０４は印加電圧の測定を行っており、測定した印加電圧を測定電圧とする。ＲＥＦ電圧１０５はＡＤＣ１０４の測定電圧の範囲を一定範囲に制限するために設けている。
【０００５】
ＣＰＵ１０６はＡＤＣ１０４に接続されており、ＡＤＣ１０４から出力された測定電圧を入力する。ＣＰＵ１０６は予め電圧印加回路１０２が印加すべき電圧を記憶しており、この基準電圧とＡＤＣ１０４から出力された測定電圧とをデジタルデータとして比較を行う。ＡＤＣ１０４からはｎ個の電圧印加回路１０２にそれぞれ対応した測定電圧が出力され、ＣＰＵ１０６は、各測定電圧と基準電圧との比較を行う。電圧制御部１０７は、ＣＰＵ１０６からの比較結果を電圧印加回路１０２ごとに入力して、ＤＡＣ（デジタルアナログコンバータ）１０８の制御を行う。
【０００６】
電圧制御部１０７は各電圧印加回路１０２に対応してそれぞれ設けたＤＡＣ１０８に対して、測定電圧と基準電圧とが一致するまで、ＤＡＣ１０８の印加電圧をリニアに変化させていく。ＤＡＣ１０８の印加電圧を変化させることによりＡＤＣ１０４の測定電圧が変化し、ＣＰＵ１０６が基準電圧と比較する測定電圧が変化する。そして、比較が一致した時点でＤＡＣ１０８の印加電圧を固定し、このときのＤＡＣ１０８の印加電圧がキャリブレーションすべき補正電圧となる。
【０００７】
以上の構成における動作について説明する。ｎチャンネルの電圧印加回路１０２からそれぞれ出力される印加電圧がＤＵＴ１０１に印加される。この印加電圧の補正を行うときには、各リレースイッチ１０３を制御して、接続をＤＵＴ１０１からＡＤＣ１０４に切り替える。ＡＤＣ１０４はｎ個の電圧印加回路１０２に接続されており、順番にｎ個分の印加電圧を入力する。ＡＤＣ１０４は測定電圧をアナログデータからデジタルデータに変化して、生成したデジタルデータをＣＰＵ１０６に出力していく。ＡＤＣ１０４はｎ個の電圧印加回路１０２の測定電圧を順次デジタルデータに変換していくため、測定した印加電圧のデジタルデータへの変換処理を各電圧印加回路１０２についてシリアルに行なっていくことになる。
【０００８】
ＣＰＵ１０６は、ｎ個の測定電圧についてシリアルに基準電圧との比較を行い、電圧制御部１０７は、ｎ個のＤＡＣ１０８に対してそれぞれ印加電圧を変化させている。つまり、電圧印加回路１０２−１について、ＣＰＵ１０６が測定電圧と基準電圧との比較を行って、電圧制御部１０７がＤＡＣ１０８−１の印加電圧を変化させる。以降、順次シリアルに、電圧印加回路１０２−ｎについて、ＣＰＵ１０６が測定電圧と基準電圧との比較を行って、電圧制御部１０７がＤＡＣ１０８−ｎの印加電圧を変化させるようにしている。
【特許文献１】特開平１０−２２７８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図３に示されるように、従来の半導体試験装置はｎ個の電圧印加回路１０２に対して電圧を測定するためのＡＤＣ１０４および補正データを演算するためのＣＰＵ１０６は１つを備えて構成している。このため、キャリブレーションに必要な処理である電圧の測定、測定電圧と基準電圧との比較およびＤＡＣ１０８の制御は、それぞれｎ個の電圧印加回路１０２についてシリアルに実行される。
【００１０】
近年では、半導体試験装置の試験速度の高速化の要求が高まっており、半導体試験装置に備えられる電圧印加回路１０２のチャンネル数も飛躍的に増加している。一方で、キャリブレーションを行うために必要な処理は、１つのＡＤＣ１０４およびＣＰＵ１０６によりシリアル処理が行われ、電圧印加回路１０２のチャンネル数が増加すると、シリアルに実行されるキャリブレーション処理に要する時間が大きく増加する。これにより、試験速度が大幅に低下することになる。
【００１１】
そこで、本発明は、電圧印加回路の印加電圧のキャリブレーションを短時間で行うことを目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスに電圧を印加して試験を行うための複数の電圧印加回路を備える半導体試験装置であって、前記複数の電圧印加回路の各印加電圧をパラレルに測定して、測定した印加電圧に基づいて前記複数の電圧印加回路の各印加電圧をパラレルに補正するキャリブレーション部を備えたことを特徴とする。
【００１３】
この半導体試験装置によれば、キャリブレーション部は各電圧印加回路の印加電圧の測定および補正をパラレルに行っているため、キャリブレーション処理に要する時間を大幅に短縮できるようになる。
【００１４】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記キャリブレーション部は、前記電圧印加回路ごとに設けられ、前記電圧印加回路の印加電圧と前記電圧印加回路が印加すべき基準電圧とを比較する電圧比較部と、前記電圧印加回路ごとに設けられ、前記電圧比較部が比較した比較結果に基づいて前記電圧印加回路の印加電圧を補正する電圧補正部と、を備えたことを特徴とする。
【００１５】
この半導体試験装置によれば、電圧比較部と電圧補正部とを電圧印加回路ごとに備えていることで、各電圧印加回路についてパラレルにキャリブレーションを行うことができるようになる。
【００１６】
本発明の請求項３の半導体試験装置は、請求項２記載の半導体試験装置において、前記電圧比較部は、前記電圧印加回路の印加電圧を入力してアナログデータからデジタルデータに変換するＡ／Ｄ変換部と、このＡ／Ｄ変換部から出力された印加電圧と前記基準電圧とをデジタルデータとして比較するデジタルコンパレータと、を備えたことを特徴とする。
【００１７】
この半導体試験装置によれば、電圧測定部の測定範囲は測定範囲制限部により一定範囲に制限されているため、電圧比較部が比較するデータの情報量を少なくすることができ、また高い分解能でキャリブレーションを行うことができるようになる。
【００１８】
本発明の請求項４の半導体試験装置は、請求項３記載の半導体試験装置において、前記Ａ／Ｄ変換部が前記印加電圧を入力して測定を行う範囲を制限する測定範囲制限部を備え、前記測定範囲測定範囲は、前記電圧印加回路の印加電圧の誤差幅に基づいて決定していることを特徴とする。
【００１９】
この半導体試験装置によれば、Ａ／Ｄ変換部により出力された電圧印加回路の印加電圧をデジタルデータとして基準電圧と比較することができるようになる。
【００２０】
本発明の請求項５の半導体試験装置は、請求項２記載の半導体試験装置において、前記電圧比較部は、前記電圧印加回路の印加電圧と前記基準電圧とをアナログデータとして比較を行うアナログコンパレータを備えていることを特徴とする。
【００２１】
この半導体試験装置によれば、電圧印加回路の印加電圧と基準電圧とをアナログデータとして比較を行うことができるようになる。
【発明の効果】
【００２２】
本発明は、電圧印加回路のチャンネル数に応じてパラレルに印加電圧のキャリブレーションを行っているため、キャリブレーション処理に要する時間を大幅に短縮でき、試験速度の高速化を図ることができるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。図１に示すように、本発明の半導体試験装置は、ｎ個のＤＵＴ１−１〜１−ｎ（総称してＤＵＴ１とする）とｎ個の電圧印加回路２−１〜２−ｎ（総称して電圧印加回路２とする）とｎ個のリレースイッチ３−１〜３−ｎ（総称してリレースイッチ３とする）とｎ個のＡＤＣ４−１〜４−ｎ（総称してＡＤＣ４とする）とｎ個のＲＥＦ電圧５−１〜５−ｎ（総称しＲＥＦ電圧５とする）とＣＰＵ６とｎ個のＤＡＣ７−１〜７−ｎ（総称してＤＡＣ７とする）と電圧制御部８とを備えて概略構成している。また、電圧制御部８は、ｎ個のデジタルコンパレータ１０−１〜１０−ｎ（総称してデジタルコンパレータ１０とする）とｎ個の補正電圧制御部１１−１〜１１−ｎ（総称して補正電圧制御部１１とする）とを備えて概略構成している。
【００２４】
ＤＵＴ１はＩＣやＬＳＩ等の試験対象である被試験デバイスである。電圧印加回路２はＤＵＴ１に試験用の電圧印加を行うものであり、複数（ｎチャネル）の電圧印加回路２を備えている。複数チャネルの電圧印加回路２を備えることで、パラレルにｎ個のＤＵＴ１の試験を行うことが可能になり、試験速度の高速化を図れる。リレースイッチ３はｎチャネルの電圧印加回路２に対応して備えられており、ＡＤＣ４とＤＵＴ１とのうち何れか一方に対して選択的に印加電圧が出力されるように制御を行っている。以上は、従来技術で説明したものと同じである。
【００２５】
ＡＤＣ（アナログデジタルコンバータ：Ａ／Ｄ変換部）４は電圧印加回路２から出力される印加電圧を入力して、印加電圧をアナログデータからデジタルデータに変換を行っている。ＡＤＣ４は印加電圧の測定を行っているものであり、測定した電圧を測定電圧とする。ＡＤＣ４はｎ個から構成されており、電圧印加回路２とＡＤＣ４とは１対１の関係になるように備えている。各ＡＤＣ４からはそれぞれ測定電圧がデジタルデータとして電圧制御部８に出力されている。
【００２６】
ＲＥＦ電圧５はＡＤＣ４が測定する印加電圧の範囲を制限するために備えており、各ＡＤＣ４に対応して備えられている。ＲＥＦ電圧５はＡＤＣ４が測定する印加電圧の範囲を記憶しており、この範囲内に限定して、ＡＤＣ４が印加電圧の測定を行う。ＲＥＦ電圧５が制限する印加電圧の範囲については後述する。
【００２７】
ＣＰＵ６は電圧制御部８の制御を行うものであるが、この制御としては電圧制御部８のオン・オフ動作である。他に、ＣＰＵ６は、電圧印加回路２が本来出力すべき電圧（基準電圧）をデジタルデータとして電圧制御部８に出力している。なお、基準電圧は電圧制御部８に予め記憶させるものであってもよい。ＤＡＣ７は電圧印加回路２に電圧を印加しており、電圧制御部８の制御により印加する電圧を変化させている。この電圧はキャリブレーションするための補正電圧であり、ｎ個のＤＡＣ７にはそれぞれ電圧印加回路２ごとに個別的に補正電圧が印加される。
【００２８】
電圧制御部８に備えられるｎチャンネルのデジタルコンパレータ１０（図１ではDigital CMPとして示している）は、電圧印加回路２に１対１で対応している。デジタルコンパレータ１０は、ｎチャンネルのＡＤＣ４からそれぞれ個別的に測定電圧とＣＰＵ６から出力される基準電圧とをデジタルデータとして入力して、比較を行っている。この比較結果は補正電圧制御部１１に出力される。
【００２９】
補正電圧制御部１１はデジタルコンパレータ１０の比較結果に基づいてＤＡＣ（デジタルアナログコンバータ）７が印加する補正電圧をリニアに変化させている。ＡＤＣ４は印加電圧回路２の印加電圧を測定しており、ＤＡＣ７の補正電圧をリニアに変化させることにより、ＡＤＣ４の測定電圧もリニアに変化していく。測定電圧が基準電圧と一致するまで補正電圧をリニアに変化させていき、一致した時点で補正電圧制御部１１はＤＡＣ７の補正電圧を固定する。これが、電圧印加回路２が補正すべき補正電圧となり、これによりキャリブレーションが行われることになる。
【００３０】
なお、補正電圧を決定する手法としては、ＤＡＣ７の電圧をリニアに変化させる手法の他に、例えばバイナリサーチ等の手法を用いるものであってもよい。また、デジタルコンパレータ１０が測定電圧と基準電圧との差分を算出して、当該差分のデータをＤＡＣ７に入力して、ＤＡＣ７が差分に相当する電圧を補正電圧として電圧印加回路２に印加するようにしてもよい。この場合には、デジタルコンパレータ１０からＤＡＣ７に補正電圧を直接出力することも可能になる。また、補正電圧は正の電圧だけではなく、負の電圧であることもある。
【００３１】
以上より、電圧印加回路２のキャリブレーションを行うキャリブレーション部は、ＡＤＣ４とデジタルコンパレータ１０と補正電圧制御部１１とＤＡＣ７とにより概略構成される。また、電圧比較部はＡＤＣ４とデジタルコンパレータ１０とにより概略構成されており、電圧補正部は補正電圧制御部１１とＤＡＣ７とにより概略構成される。
【００３２】
以上の構成における動作について説明する。ＤＵＴ１の試験を行うときにはリレースイッチ３の接続をＤＵＴ１側に切り替えているが、電圧印加回路２の印加電圧の補正を行うときにはリレースイッチ３の接続をＡＤＣ４側に切り替える。なお、各リレースイッチ３の切り替え制御は、例えばＣＰＵ１により行なうようにしてもよい。
【００３３】
リレースイッチ３の切り替えにより、ｎチャンネルの電圧印加回路２からの印加電圧はそれぞれ対応するＡＤＣ４に入力される。ｎチャンネルの電圧印加回路２は固有の電圧特性等により基準電圧（ＶＢとする）とは異なる印加電圧を出力する（誤差がなければ基準電圧ＶＢと同じで印加電圧を出力する場合もある）。各ＡＤＣ４はそれぞれ対応する電圧印加回路２の印加電圧を測定しており、測定電圧（ＶＭとする）は電圧印加回路２のチャンネル数に対応して（つまり、ｎ個分）生成される。ＡＤＣ４−１〜４−ｎの測定電圧をそれぞれＶＭ−１〜ＶＭ−ｎとする。ＡＤＣ４−１〜４−ｎとデジタルコンパレータ１０−１〜１０−ｎとはそれぞれ１対１で対応しており、測定電圧ＶＭ−１〜ＶＭ−ｎはそれぞれデジタルコンパレータ１０−１〜１０−ｎに入力される。
【００３４】
デジタルコンパレータ１０−１〜１０−ｎはそれぞれＣＰＵ６から基準電圧ＶＢを入力しており、デジタルコンパレータ１０−１〜１０−ｎは、それぞれ基準電圧ＶＢと測定電圧ＶＭ−１〜ＶＭ−ｎとの比較をパラレルに行う。電圧印加回路２−１〜２−ｎに固有の誤差が生じている場合には、該当するデジタルコンパレータ１０は、対応する補正電圧制御部１１に対して一致しない旨の信号を出力し、補正電圧制御部１１は対応するＤＡＣ７をリニアに変化させていく。これにより、電圧印加回路２に補正電圧が加えられて印加電圧がリニアに変化し、測定電圧もリニアに変化していく。そして、ＶＢとＶＭとが一致した時点でＤＡＣ７が印加する補正電圧（ＶＣとする）を固定する。この補正電圧ＶＣにより、誤差を有していた電圧印加回路２は実測した印加電圧に基づいて適切に調整するキャリブレーションを行うことができるようになる。
【００３５】
デジタルコンパレータ１０による電圧の比較および補正電圧制御部１１によるＤＡＣ７の制御はパラレルに行われる。このために、デジタルコンパレータ１０と補正電圧制御部１１とＤＡＣ７とは電圧印加回路２のチャンネル数に相当する数を備えるようにしている。また、ＡＤＣ４についても電圧印加回路２のチャンネル数に相当する数を備えるようにしているため、キャリブレーションに必要な各処理を全てパラレルに実行することが可能になる。
【００３６】
以上により、複数の電圧印加回路のキャリブレーションをシリアルに行っていた従来の技術と比較して、本発明ではパラレルに複数の電圧印加回路２のキャリブレーションを行っているため、理論的には電圧印加回路２のチャンネル数（ｎ）倍の速度で行うことができるようになる。従って、試験速度を大幅に高速化できる。
【００３７】
ここで、ＡＤＣ４の測定電圧ＶＭはそれぞれデジタルデータになるが、ＡＤＣ４の測定範囲が広範になるほど測定電圧ＶＭのデータ量も多くなる。この場合、ＡＤＣ４における電圧の測定、デジタルコンパレータ１０における電圧の比較、補正電圧制御部１１によるＤＡＣ７の制御に多くの時間を要することになる。また、近年ではＤＵＴ１に印加する電圧を微細に制御して高精度な試験を行う要請が高い観点から、ＡＤＣ４の測定電圧は高い分解能であることが望まれている。このため、高い分解能で且つ広範囲な電圧を測定しようとすると、キャリブレーションに膨大な時間を要し、試験速度が大幅に低下する。
【００３８】
一方、電圧印加回路２が持つ固有の電圧特性等により印加電圧に誤差を生じたとしても、当該誤差の範囲はそれほど大きなものではなく、また電圧印加回路２の種類によって当該誤差の範囲は定まる。そこで、電圧印加回路２により生じる誤差幅に基づいて、予めＲＥＦ電圧５により制限をかける幅を決定する。
【００３９】
例えば、電圧印加回路２の種類により誤差幅が±５０ミリボルトである場合においては、当該誤差幅を超過して印加電圧を測定する必要はない。ＡＤＣ４の測定可能な印加電圧の幅が±１０ボルトである場合には、このうち±５０ミリボルトだけを測定範囲とすればよい。従って、必要な範囲である±５０ミリボルトの範囲に絞って測定することにより、高い分解能で高速にキャリブレーションを行うことができるようになる。ＲＥＦ電圧５は電圧印加回路２ごとに設けているため、ＡＤＣ４においてデータ量が少なく且つ高い分解能の測定電圧を測定でき、この測定電圧をパラレルにデジタルコンパレータ１０に入力している。これにより、デジタルコンパレータ１０において、高速に且つ高い分解能でパラレルに電圧の比較を行うことができるようになる。
【００４０】
以上において、デジタルコンパレータ１０と補正電圧制御部１１とはそれぞれ電圧印加回路２のチャネル数に応じてｎ個を備えなければならない。デジタルコンパレータ１０は電圧の比較および補正電圧の演算を行うものであり、回路規模としては比較的大きなものになる。同様に補正電圧制御部１１についても、ＤＡＣ７の制御を行うために大きな回路規模になり、これらｎ個のデジタルコンパレータ１０と補正電圧制御部１１とを備える電圧制御部８は複雑且つ大型の回路になる。そこで、各デジタルコンパレータ１０と補正電圧制御部１１とをＦＰＧＡ（Field Programmable Gate Array）により構成することで、回路構成を単純且つ小型なものにすることができ、高速動作させることが可能になる。
【００４１】
次に、図２を用いて、アナログデータにより補正を行う場合の変形例について説明する。図２において、ＤＵＴ１と電圧印加回路２とリレースイッチ３とＣＰＵ６とＤＡＣ７とは前述してきたものと同じである。一方、基準電圧保持部２０とアナログコンパレータ２１−１〜２１−ｎ（総称してアナログコンパレータ２１とする）とを新たに備え点で異なる。また、本変形例の電圧制御部８はデジタルコンパレータを備えていない点で異なる。
【００４２】
基準電圧保持部２０は各電圧印加回路２の印加電圧の基準電圧ＶＢをアナログデータとして保持している。このため、例えばＣＰＵ６と基準電圧保持部２０とを接続し、ＣＰＵ６から入力した基準電圧ＶＢのデジタルデータをアナログデータに変換して保持するようにしてもよい。基準電圧保持部２０は、ｎチャンネルの電圧印加回路２にそれぞれ対応するアナログコンパレータ２１に接続されている。各アナログコンパレータ２１は基準電圧保持部２０から基準電圧を入力し、また電圧印加回路２から印加電圧を入力している。
【００４３】
そして、各アナログコンパレータ２１（図２ではAnalog CMPとして示している）は基準電圧と印加電圧との比較をアナログデータとして行ない、一致していない場合には補正電圧制御部１１に対してその旨の信号を出力する。補正電圧制御部１１は、アナログコンパレータ１１から一致していない旨の信号の入力が停止するまでＤＡＣ７の補正電圧をリニアに変化させ、信号入力が停止したときにＤＡＣ７の補正電圧ＶＣを固定する制御を行う。これにより、各電圧印加回路２の印加電圧は適正に補正されてキャリブレーションが行われる。
【００４４】
本変形例ではアナログコンパレータ２１が電圧印加回路２の印加電圧を入力して、アナログデータとして直接比較を行っているため、アナログコンパレータ２１が電圧比較部としての機能を発揮している。一方、前述した実施形態ではＡＤＣ４が電圧印加回路２の印加電圧の測定を行い、デジタルコンパレータ１０が電圧の比較を行っているため、ＡＤＣ４とデジタルコンパレータ１０との２つが電圧比較部としての機能を発揮している。このため、本変形例では、１つのアナログコンパレータ２１により電圧比較部を構成できるため、装置全体の小型化および単純化を図ることができるようになる。
【図面の簡単な説明】
【００４５】
【図１】本発明の概略構成を示すブロック図である。
【図２】変形例の概略構成を示すブロック図である。
【図３】従来技術における概略構成を示すブロック図である。
【符号の説明】
【００４６】
１    ＤＵＴ                ２    電圧印加回路
４    ＡＤＣ                ５    ＲＥＦ電圧
７    ＤＡＣ                ８    電圧制御部
１０    デジタルコンパレータ        １１    補正電圧制御部
２０    基準電圧保持部            ２１    アナログコンパレータ
【図１】
2010060482.tif 000003
【図２】
2010060482.tif 000004
【図３】
2010060482.tif 000005