(57)【要約】【課題】複数のトランジスタにおいて、イオン注入を共通化しても、トランジスタの閾値電圧を個別に調整する。【解決手段】半導体装置の製造方法は、半導体基板上の全面に、フッ素および窒素から選択されるいずれかの元素を注入する工程（Ｓ１２）と、半導体基板を酸化して、当該半導体基板表面に第１の酸化膜を形成する工程（Ｓ１４）と、一部の領域で第１の酸化膜を選択的に除去する工程（Ｓ１６）と、当該一部の領域で半導体基板を酸化して、当該一部の領域に第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程（Ｓ１８）と、ゲートを形成して（Ｓ２０）、トランジスタを形成する工程とを含む。【選択図】図１
2010027823.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタ形成領域および第２のトランジスタ形成領域を含む半導体基板の当該第１のトランジスタ形成領域および第２のトランジスタ形成領域に、フッ素および窒素から選択されるいずれかの元素を注入する工程と、
前記半導体基板を酸化して、前記第１のトランジスタ形成領域および前記第２のトランジスタ形成領域に第１の酸化膜を形成する工程と、
前記第２のトランジスタ形成領域に形成された前記第１の酸化膜を選択的に除去する工程と、
前記半導体基板を酸化して、少なくとも前記第２のトランジスタ形成領域に前記第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、
前記第１のトランジスタ形成領域において、前記第１の酸化膜をゲート絶縁膜として含む第１のトランジスタを形成するとともに、第２のトランジスタ形成領域において、前記第２の酸化膜をゲート絶縁膜として含む第２のトランジスタを形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の酸化膜を形成する工程の前に、前記第１のトランジスタ形成領域および前記第２のトランジスタ形成領域に、不純物のイオン注入を共通して行い、チャネルを形成する工程をさらに含む半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記元素は、フッ素である半導体装置の製造方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記元素を注入する工程における前記元素の注入濃度を異ならせて複数の前記半導体装置を製造した場合の、前記元素の注入濃度と、前記第１のトランジスタおよび前記第２のトランジスタの閾値電圧値との関係を取得する工程と、
前記関係に基づき、製造目的の前記半導体装置における前記閾値電圧値に応じて、前記元素の注入濃度を決定する工程と、
をさらに含む半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記元素を注入する工程において、前記注入濃度を決定する工程で決定された濃度の前記元素を注入する半導体装置の製造方法。
【請求項６】
請求項２に記載の半導体装置の製造方法において、
前記元素を注入する工程における前記元素の注入濃度を異ならせて複数の半導体装置を製造した場合の、前記元素の注入濃度と、前記第１のトランジスタおよび前記第２のトランジスタの閾値電圧値との第１の関係を取得する工程と、
前記チャネルを形成する工程における前記不純物の注入濃度を異ならせて複数の半導体装置を製造した場合の、前記不純物の注入濃度と、前記第１のトランジスタおよび前記第２のトランジスタの閾値電圧値との第２の関係を取得する工程と、
前記第１の関係および前記第２の関係に基づき、製造目的の半導体装置における前記閾値電圧値に応じて、前記元素および前記不純物の注入濃度を決定する工程と、
をさらに含む半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記元素を注入する工程において、前記注入濃度を決定する工程で決定された濃度の前記元素を注入し、
前記チャネルを形成する工程において、前記注入濃度を決定する工程で決定された濃度の前記不純物を注入する半導体装置の製造方法。
【請求項８】
フッ素および窒素から選択される元素をそれぞれ含む第１のトランジスタ形成領域および第２のトランジスタ形成領域を有する半導体基板と、
前記半導体基板上の前記第１のトランジスタ形成領域に形成され、前記元素を含む第１のゲート酸化膜を有する第１のトランジスタと、
前記半導体基板上の前記第２のトランジスタ形成領域に形成され、前記元素を含むとともに、前記第１のゲート酸化膜よりも膜厚が薄い第２のゲート酸化膜を有する第２のトランジスタと、
を含み、
前記第１のゲート酸化膜における前記元素の濃度が、前記第２のゲート酸化膜における前記元素の濃度よりも高く、
前記第１のゲート酸化膜および前記第２のゲート酸化膜において、それぞれ、前記元素の濃度が面内方向で均一である半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
同じ高さにおける前記第１のゲート酸化膜および前記第２のゲート酸化膜における前記元素の濃度差が、同じ高さにおける前記半導体基板の前記第１のトランジスタ形成領域および前記第２のトランジスタ形成領域における前記元素の濃度差よりも大きい半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記第１のトランジスタと前記第２のトランジスタは、同じ導電型である半導体装置。
【請求項１１】
請求項８から１０いずれかに記載の半導体装置において、
前記元素は、フッ素である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年のＶＬＳＩを構成するトランジスタには、ゲート絶縁膜厚さの異なる何種類かのトランジスタが用いられている。一般的に、ロジック部を構成するトランジスタには薄いゲート絶縁膜が、周辺回路を構成するトランジスタには厚いゲート絶縁膜が用いられる。通常、それぞれのトランジスタの閾値電圧等の特性をチューニングする際には、各トランジスタのチャネル中に異なる量の不純物を導入する。チャネル中に不純物を導入する際には、一般的に以下のプロセスで行う。注入したいトランジスタ以外の部分をレジストで覆い、不純物を注入し、レジストを剥離する。たとえば回路中に異なるゲート絶縁膜を有するトランジスタが３種類用いられている場合、この不純物注入プロセスを３回行う。
【０００３】
特許文献１（特開２００６−９３６７０号公報）には、従来のチャネル領域に不純物を注入することのみで閾値電圧を調整することに加えて、ゲート絶縁膜とＳｉ含有ゲート電極との間にＨｆ等の金属を存在させるようにした構成が記載されている。これにより、不純物量を少なくしてトランジスタの閾値電圧を調整することができるとされている。
【０００４】
ところで、特許文献２（特開２００７−１６５６２７号公報）には、ＰＭＯＳトランジスタのゲートに負のバイアスを印加することで発生する劣化であるＮＢＴＩ（Negative Bias Temperature Instability）を防ぐために、ＰＭＯＳのゲート電極直下にフッ素を注入する技術が記載されている。当該文献において、まず、ゲート電極を形成した後に、これをマスクとして用いてフッ素イオンを注入することにより、基板中にフッ素注入層を形成する。その後、アニールすることにより、ゲート電極直下にフッ素拡散層を形成する。当該文献には、ゲート長の長い周辺トランジスタのフッ素注入層の濃度をゲート長の短い内部トランジスタのフッ素注入層の濃度よりも濃くした構成が記載されている。このような構成により、ＮＢＴＩの劣化を改善することができ、ＮＢＴＩの劣化が起こりやすい周辺回路で効果的であるとされている。
【０００５】
また、特許文献３（特開２００６−３４４６３４号公報）には、ＮＢＴＩ寿命の低下を抑制するために、ゲート絶縁膜にフッ素を注入する技術が記載されている。ここでは、半導体基板のＰＭＯＳトランジスタ形成領域にのみフッ素イオンを選択的に注入した後、熱処理によりＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域に酸化シリコンからなるゲート絶縁膜を形成している。これにより、ＰＭＯＳトランジスタ形成領域においては、フッ素が基板からゲート絶縁膜へと拡散する。当該文献において、フッ素の濃度は、ゲート電極とゲート絶縁膜との界面で高くなることが記載されている。
【０００６】
また、特許文献４（特開２００７−１９１９１号公報）には、基板上にキャパシタ形成溝（１ｂ）を形成し、その上に絶縁膜を形成した後に、絶縁膜をスルー膜として用いて、基板にフッ素イオン注入する構成が記載されている。これにより、キャパシタ形成溝（１ｂ）の側面にフッ素が導入されるのを抑えつつ、基板の上面と溝の底面とに多くのフッ素が導入されるようにする。フッ素の注入により、増速酸化の効果を底面に及ぼすことができ、絶縁膜が側壁で不必要に厚く成長するのを防ぐことができ、膜厚を均一にすることができるとされている。
【０００７】
さらに、非特許文献１には、ゲート絶縁膜（ＨｆＳｉＯＮ）形成前にフッ素を注入することにより、ゲート絶縁膜中にフッ素原子が存在することが記載されている。
【特許文献１】特開２００６−９３６７０号公報
【特許文献２】特開２００７−１６５６２７号公報
【特許文献３】特開２００６−３４４６３４号公報
【特許文献４】特開２００７−１９１９１号公報
【非特許文献１】M. Inoue, “Fluorine Incorporation into HfSiON Dielectric for Vth Control and Its Impact on Reliability for Poly-Si Gate pFET”, IEDM Technical Digest, ２００５年１０月, ４１３ページ
【非特許文献２】S. Tsijikawa, “A Simple Approach to Optimizing Ultra-thin SiON Gate Dielectrics Independently for n- and p-MOSFETs”, IEDM Technical Digest, ２００５年１２月, ８２４ページ
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来、種類が異なるトランジスタ毎に不純物注入プロセスを行う必要があり、工程数が多いという問題があった。特許文献１に記載の方法でも、Ｈｆ等の金属を注入した場合、すべてのトランジスタにおける閾値電圧が同時に動くために、各々のトランジスタの閾値電圧を個別に調整することができなかった。また、特許文献２および特許文献３に記載した技術でも、複数回のフッ素注入を行う必要があった。
【課題を解決するための手段】
【０００９】
本発明によれば、
第１のトランジスタ形成領域および第２のトランジスタ形成領域を含む半導体基板の当該第１のトランジスタ形成領域および第２のトランジスタ形成領域に、フッ素および窒素から選択されるいずれかの元素を注入する工程と、
前記半導体基板を酸化して、前記第１のトランジスタ形成領域および前記第２のトランジスタ形成領域に第１の酸化膜を形成する工程と、
前記第２のトランジスタ形成領域に形成された前記第１の酸化膜を選択的に除去する工程と、
前記半導体基板を酸化して、少なくとも前記第２のトランジスタ形成領域に前記第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、
前記第１のトランジスタ形成領域において、前記第１の酸化膜をゲート絶縁膜として含む第１のトランジスタを形成するとともに、第２のトランジスタ形成領域において、前記第２の酸化膜をゲート絶縁膜として含む第２のトランジスタを形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１０】
本発明によれば、
フッ素および窒素から選択される元素をそれぞれ含む第１のトランジスタ形成領域および第２のトランジスタ形成領域を有する半導体基板と、
前記半導体基板上の前記第１のトランジスタ形成領域に形成され、前記元素を含む第１のゲート酸化膜を有する第１のトランジスタと、
前記半導体基板上の前記第２のトランジスタ形成領域に形成され、前記元素を含むとともに、前記第１のゲート酸化膜よりも膜厚が薄い第２のゲート酸化膜を有する第２のトランジスタと、
を含み、
前記第１のゲート酸化膜における前記元素の濃度が、前記第２のゲート酸化膜における前記元素の濃度よりも高く、
前記第１のゲート酸化膜および前記第２のゲート酸化膜において、それぞれ、前記元素の濃度が面内方向で均一である半導体装置が提供される。
【００１１】
半導体基板中にフッ素および窒素から選択されるいずれかの元素（以下、閾値変動元素という）を注入した後、半導体基板を酸化して酸化膜を形成すると閾値変動元素の一部が酸化膜中に移動する。そのため、上記のように、第２のトランジスタ形成領域において、第１の酸化膜を除去すると、第２のトランジスタ形成領域における閾値変動元素の含有量を第１のトランジスタ形成領域に比べて低くすることができる。すなわち、第１のトランジスタ形成領域と第２のトランジスタ形成領域とで、閾値変動元素の注入処理を共通化して一度に行った場合でも、酸化膜中の当該元素の濃度を異ならせるようにすることができ、閾値電圧を個別に調整することができる。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、複数のトランジスタにおいて、イオン注入を共通化しても、トランジスタの閾値電圧を個別に調整することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
まず、本実施の形態における半導体装置の製造手順を簡単に説明する。図１は、本実施の形態における半導体装置の製造手順を示すフローチャートである。以下では、ゲート絶縁膜の膜厚が異なる２種類の第１のトランジスタおよび第２のトランジスタを形成する手順を説明する。ここで、第１のトランジスタおよび第２のトランジスタは、同じ導電型とすることができる。
【００１６】
まず、第１のトランジスタおよび第２のトランジスタをそれぞれ形成する第１のトランジスタ形成領域および第２のトランジスタ形成領域に、不純物のイオン注入を共通して行い、チャネルを形成する（Ｓ１０）。ここで、不純物は、ｎ型のチャネル領域を形成する場合は、Ｐ（リン）やＡｓ（砒素）等、ｐ型のチャネル領域を形成する場合は、Ｂ（ボロン）やＡｌ（アルミニウム）等とすることができる。
【００１７】
つづいて、第１のトランジスタ形成領域および第２のトランジスタ形成領域に、フッ素および窒素から選択されるいずれかの元素（以下、閾値変動元素という）を注入する（Ｓ１２）。次いで、半導体基板を酸化して、当該半導体基板上の全面に膜厚の厚い酸化膜を形成する（Ｓ１４）。このとき、半導体基板中に注入されていた閾値変動元素の一部が酸化膜中に移動する。その後、一部の領域で厚い酸化膜を除去する（Ｓ１６）。これにより、一部の領域においては他の領域よりも閾値変動元素の含有量が低くなる。その後、半導体基板上の全面に、薄い酸化膜を形成する（Ｓ１８）。薄い酸化膜中にも、半導体基板中に注入されていた閾値変動元素の一部が酸化膜中に移動するが、厚い酸化膜中における閾値変動元素の濃度よりも低くなる。この後、第１のトランジスタ形成領域および第２のトランジスタ形成領域にそれぞれ第１のトランジスタおよび第２のトランジスタを形成する（Ｓ２０）。これにより、複数のトランジスタにおいて、イオン注入を共通化しても、各トランジスタにおける閾値変動元素の含有量を異ならせることができ、閾値電圧を個別に調整することができる。
【００１８】
図２は、本実施の形態における半導体装置の構成を示す断面図である。
ここでは、半導体基板は、シリコン基板とすることができる。閾値変動元素は、フッ素とすることができる。また、以下では、ゲート絶縁膜の膜厚が異なる３種類のトランジスタを形成する例を示す。
【００１９】
半導体装置１００は、シリコン基板１０２を含む。また、半導体装置１００は、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃと、これらを分離する素子分離領域（ＳＴＩ）１０４を含む。さらに、半導体装置１００は、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃ上に、それぞれ形成された、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４を含む。各トランジスタは、シリコン基板１０２上に形成されたゲート酸化膜と、その上に形成されたゲート電極１２２、ゲート酸化膜およびゲート電極１２２の側方に形成されたサイドウォール１２４により構成されるゲートと、ゲートの両側方のシリコン基板１０２中に形成されたソース・ドレイン領域１２６とを含む。
【００２０】
本実施の形態において、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４は、それぞれ、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃを含む。第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃは、それぞれ膜厚が異なる。ここでは、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃの順に膜厚が厚い。
【００２１】
また、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃ中には、フッ素１１０が含まれる。ここでは、第１のゲート酸化膜１２０ａに含まれるフッ素の濃度（膜中の平均濃度）が第２のゲート酸化膜１２０ｂおよび第３のゲート酸化膜１２０ｃに含まれるフッ素の濃度（膜中の平均濃度）よりも高い。さらに、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃにおいて、シリコン基板１０２中には、フッ素１１０が含まれる。シリコン基板１０２の第１のトランジスタ形成領域１０２ａ中に含まれるフッ素の濃度は、第２のトランジスタ形成領域１０２ｂおよび第３のトランジスタ形成領域１０２ｃ中に含まれるフッ素の濃度より高い構成とすることができる。
本実施の形態において、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃ中には、シリコン基板１０２を熱酸化する際にフッ素が取り込まれるので、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃにおいて、それぞれ、フッ素の濃度が面内方向で均一となる。これにより、トランジスタの閾値の制御を良好に行うことができる。
また、本実施の形態において、シリコン基板１０２へのイオン注入は一度で行われるので、第１のトランジスタ形成領域１０２ａ中のフッ素の濃度と、第２のトランジスタ形成領域１０２ｂおよび第３のトランジスタ形成領域１０２ｃ中のフッ素の濃度との濃度差は小さくなる。つまり、同じ高さにおける第１のゲート酸化膜１２０ａに含まれるフッ素の濃度と、第２のゲート酸化膜１２０ｂおよび第３のゲート酸化膜１２０ｃに含まれるフッ素の濃度との濃度差が、同じ高さにおける第１のトランジスタ形成領域１０２ａ中のフッ素の濃度と、第２のトランジスタ形成領域１０２ｂおよび第３のトランジスタ形成領域１０２ｃ中のフッ素の濃度との濃度差よりも大きくなる。
【００２２】
ここで、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４は、同じ導電型のトランジスタとすることができる。たとえば、第１のトランジスタ１３０は、周辺回路を構成するＩ／Ｏトランジスタ等とすることができ、第２のトランジスタ１３２および第３のトランジスタ１３４は、ロジック部を構成するコアトランジスタ等とすることができる。
【００２３】
次に、図２から図８を参照して、半導体装置１００の製造手順の一例を詳細に説明する。
まず、シリコン基板１０２に素子分離領域１０４を形成し、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃに分離する（図３（ａ））。つづいて、シリコン基板１０２上の全面に、薄い酸化膜１０６を形成する（図３（ｂ））。次いで、酸化膜１０６を犠牲膜として用い、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃ上全面にリン１０８を注入する（図４（ａ））。これにより、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃに、ｎ型のチャネルが形成される。その後、酸化膜１０６を犠牲膜として、シリコン基板１０２全面にフッ素１１０を注入する（図４（ｂ））。
【００２４】
その後、酸化膜１０６をたとえばエッチングにより除去する（図５（ａ））。つづいて、シリコン基板１０２上の全面に、熱酸化により、第１の熱酸化膜１１２を形成する（図５（ｂ））。このとき、シリコン基板１０２中に含まれるフッ素１１０が第１の熱酸化膜１１２中に取り込まれる。また、第１の熱酸化膜１１２中では、シリコン基板１０２との界面においてフッ素１１０の濃度が高くなる。
【００２５】
つづいて、第１の熱酸化膜１１２上に、第２のトランジスタ形成領域１０２ｂ以外を保護するレジスト膜１１５ａを形成する（図６（ａ））。次いで、レジスト膜１１５ａをマスクとして、第２のトランジスタ形成領域１０２ｂに形成された第１の熱酸化膜１１２を選択的に除去する（図６（ｂ））。これにより、第２のトランジスタ形成領域１０２ｂでは、高い濃度のフッ素１１０が含まれる第１の熱酸化膜１１２が除去される。
【００２６】
その後、シリコン基板１０２上の全面に、熱酸化により、第２の熱酸化膜１１４を形成する（図７（ａ））。このとき、シリコン基板１０２中に含まれるフッ素１１０が第２の熱酸化膜１１４中に取り込まれる。ただし、第２の熱酸化膜１１４中のフッ素１１０の濃度は、第１の熱酸化膜１１２中におけるフッ素１１０の濃度よりも低くなる。ここで、第２の熱酸化膜１１４の膜厚は、第１の熱酸化膜１１２の膜厚よりも薄くすることができる。これにより、膜厚の薄い第２の熱酸化膜１１４中のフッ素１１０の濃度を、膜厚の厚い第１の熱酸化膜１１２のフッ素１１０の濃度よりも低い構成とすることができる。
【００２７】
つづいて、第２の熱酸化膜１１４上に、第３のトランジスタ形成領域１０２ｃ以外を保護するレジスト膜１１６を形成する（図７（ｂ））。次いで、レジスト膜１１６をマスクとして、第３のトランジスタ形成領域１０２ｃ上に形成された第１の熱酸化膜１１２を選択的に除去する（図８（ａ））。その後、シリコン基板１０２上の全面に、第３の熱酸化膜１１８を形成する（図８（ｂ））。このとき、シリコン基板１０２中に含まれるフッ素１１０が第３の熱酸化膜１１８中に取り込まれる。ただし、第３の熱酸化膜１１８中のフッ素１１０の濃度は、第１の熱酸化膜１１２中におけるフッ素１１０の濃度よりも低くなる。これにより、膜厚の薄い第３の熱酸化膜１１８中のフッ素１１０の濃度を、膜厚の厚い第１の熱酸化膜１１２のフッ素１１０の濃度よりも低い構成とすることができる。ここで、第３の熱酸化膜１１８の膜厚は、第１の熱酸化膜１１２や第２の熱酸化膜１１４よりも薄くすることができる。
【００２８】
以上の処理により、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃに、それぞれ、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂおよび第３のゲート酸化膜１２０ｃが形成される。ここで、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃは、この順で膜厚が厚い。第１のゲート酸化膜１２０ａの膜厚は、第１の熱酸化膜１１２、第２の熱酸化膜１１４、および第３の熱酸化膜１１８の合計膜厚となる。第２のゲート酸化膜１２０ｂの膜厚は、第２の熱酸化膜１１４および第３の熱酸化膜１１８の合計膜厚となる。第３のゲート酸化膜１２０ｃの膜厚は、第３の熱酸化膜１１８の膜厚と略等しくなる。ただし、熱酸化膜を形成する際、シリコン基板１０２と直接接している部分において、既に形成された酸化膜上よりも膜厚が厚くなる。そのため、たとえば図７（ａ）に示した例では、第２の熱酸化膜１１４は、シリコン基板１０２上全面に均一な膜厚で形成されるのではなく、第２のトランジスタ形成領域１０２ｂにおいて、他の領域よりも厚く形成される。
【００２９】
本実施の形態において、たとえば、第１のゲート酸化膜１２０ａの膜厚が７０Å、第２のゲート酸化膜１２０ｂの膜厚が３０Å、第３のゲート酸化膜１２０ｃの膜厚が２０Åとなるようにすることができる。また、第１のゲート酸化膜１２０ａにおいては、第２のゲート酸化膜１２０ｂや第３のゲート酸化膜１２０ｃよりもフッ素１１０の濃度が高い。
【００３０】
この後、各ゲート絶縁膜上にゲート電極となる電極材料層を形成し、電極材料層およびゲート絶縁膜を電極パターンにパターニングする。つづいて、各電極パターンの両側方にサイドウォール１２４を形成する。これにより、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃにそれぞれゲートが形成される。つづいて、各ゲートをマスクとして、第１のトランジスタ形成領域１０２ａ、第２のトランジスタ形成領域１０２ｂ、および第３のトランジスタ形成領域１０２ｃに不純物のイオン注入を行う。これにより、各領域にソース・ドレイン領域１２６が形成される。以上の処理により、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４が形成される。
【００３１】
次に、図９から図１１を参照して、半導体装置１００の製造手順の他の例を詳細に説明する。
ここでも、図３から図５を参照して説明したのと同様の手順で、シリコン基板１０２上に第１の熱酸化膜１１２を形成する。つづいて、第１の熱酸化膜１１２上に、第１のトランジスタ形成領域１０２ａのみを保護するレジスト膜１１５ｂを形成する（図９（ａ））。次いで、レジスト膜１１５ｂをマスクとして、第２のトランジスタ形成領域１０２ｂおよび第３のトランジスタ形成領域１０２ｃに形成された第１の熱酸化膜１１２を選択的に除去する（図９（ｂ））。
【００３２】
その後、シリコン基板１０２上の全面に、第２の熱酸化膜１１４を形成する（図１０（ａ））。つづいて、第２の熱酸化膜１１４上に、第３のトランジスタ形成領域１０２ｃ以外を保護するレジスト膜１１６を形成する（図１０（ｂ））。次いで、レジスト膜１１６をマスクとして、第３のトランジスタ形成領域１０２ｃに形成された第２の熱酸化膜１１４を選択的に除去する（図１１（ａ））。その後、シリコン基板１０２上の全面に、熱酸化により、第３の熱酸化膜１１８を形成する（図１１（ｂ））。この後、上述したのと同様の手順で、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４を形成する。本例においては、各ゲート酸化膜中に含まれるフッ素の濃度（膜中の平均濃度）が、第１のゲート酸化膜１２０ａ、第２のゲート酸化膜１２０ｂ、および第３のゲート酸化膜１２０ｃの順で高くなる。本例においては、膜厚の厚い熱酸化膜から順に形成し、膜厚の薄いゲート酸化膜を有するトランジスタを形成する領域においては、膜厚の厚い熱酸化膜を除去するようにしている。このような手順により、膜厚が厚いゲート酸化膜を有するトランジスタほど、ゲート酸化膜中のフッ素の濃度が高くなるような構成とすることができる。
【００３３】
図１２は、図２から図８を参照して説明したのと同様にして製造した半導体装置１００における、各トランジスタの閾値電圧値とリン注入量との関係を示す図である。
横軸は各トランジスタにおけるリン注入量、縦軸は各トランジスタの閾値電圧値を示す。ここで、リン注入量とは、図４（ａ）を参照して説明した工程におけるリン１０８の注入量のことである。図１２に示すように、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４のいずれにおいても、リンの注入量が多いほど、閾値電圧（絶対値）が高くなっている。また、ゲート絶縁膜の膜厚が厚いほど、リンの注入量に対する閾値電圧の変化の度合いが高くなっている。
【００３４】
図１３は、以上のようにして製造した半導体装置１００における、各トランジスタの閾値電圧値とフッ素注入量との関係を示す図である。
横軸は各トランジスタにおけるフッ素注入量、縦軸はフッ素注入量がゼロのときを基準（ゼロ）とした閾値電圧（絶対値）の変化量を示している。フッ素注入量とは、図４（ｂ）を参照して説明した工程におけるフッ素１１０の注入量のことである。図１３に示すように、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４のいずれにおいても、フッ素の注入量が多いほど、閾値電圧（絶対値）が低くなっている。ここで、ゲート絶縁膜の膜厚の厚い第１のトランジスタ１３０においては、第２のトランジスタ１３２や第３のトランジスタ１３４に比べて、フッ素の注入量に対する閾値電圧の変化の度合いが劇的に大きくなっている。
【００３５】
上述したように、本実施の形態においては、最初にシリコン基板１０２上全面に第１のトランジスタ１３０の膜厚の厚い第１の熱酸化膜１１２を形成した後、他の領域（第２のトランジスタ形成領域１０２ｂおよび第３のトランジスタ形成領域１０２ｃ）において、第１の熱酸化膜１１２を除去している。その後、他の領域には、それぞれ第２の熱酸化膜１１４や第３の熱酸化膜１１８を形成し直している。そのため、第１の熱酸化膜１１２中には、第２の熱酸化膜１１４や第３の熱酸化膜１１８に比べて高い濃度のフッ素が取り込まれた構成となっている。これにより、フッ素注入を複数回に分けて行うという手順を経ることなく、膜厚の厚い第１のトランジスタ１３０において、第１のゲート酸化膜１２０ａ中のフッ素濃度を他のトランジスタのゲート酸化膜中のフッ素濃度よりも高くすることができる。
【００３６】
図１２および図１３に示されたような、不純物イオンの注入濃度と閾値電圧値との関係およびフッ素の注入濃度と閾値電圧値との関係を取得し、それらの関係に基づき、製造目的の半導体装置における閾値電圧値に応じて、不純物イオンおよびフッ素の注入濃度を決定することにより、トランジスタの閾値電圧を個別に調整することができる。
【００３７】
たとえば、図１２に示すように、不純物イオンの注入量を増やすと、第１のトランジスタ１３０、第２のトランジスタ１３２、および第３のトランジスタ１３４の閾値電圧がそれぞれ高くなる。一方、図１３に示すように、フッ素の注入量を増やすと、第１のトランジスタ１３０においてのみ閾値電圧が劇的に低くなる。そのため、不純物イオンの注入量およびフッ素の注入量を適宜調整することにより、第２のトランジスタ１３２および第３のトランジスタ１３４の閾値電圧を変化させることなく、第１のトランジスタ１３０の閾値電圧のみ選択的に低くすることができる。
以上では、ｐ型のトランジスタを例として説明した。この場合、フッ素の注入量が多いほど、閾値電圧（絶対値）が低くなる。また、同様に、ｎ型のトランジスタについてもフッ素の注入量を適宜調整することにより、他のトランジスタの閾値電圧を変化させることなく、所望のトランジスタの閾値電圧のみ選択的に制御することができる。ただし、この場合、フッ素の注入量が多いほど、閾値電圧（絶対値）が高くなる。
【００３８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３９】
以上の実施の形態においては、フッ素を用いる例を示したが、窒素等、半導体基板に注入した後、半導体基板を酸化して酸化膜を形成すると、当該酸化膜中に移動する元素であって、トランジスタの閾値に影響を与える他の元素を用いても、同様の効果を得ることができる（非特許文献２）。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態における半導体装置の製造手順を示すフローチャートである。
【図２】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図１０】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図１１】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図１２】各トランジスタの閾値電圧値とリン注入量との関係を示す図である。
【図１３】各トランジスタの閾値電圧値とフッ素注入量との関係を示す図である。
【符号の説明】
【００４１】
１００ 半導体装置
１０２ シリコン基板
１０２ａ 第１のトランジスタ形成領域
１０２ｂ 第２のトランジスタ形成領域
１０２ｃ 第３のトランジスタ形成領域
１０４ 素子分離領域
１０６ 酸化膜
１０８ リン
１１０ フッ素
１１２ 第１の熱酸化膜
１１４ 第２の熱酸化膜
１１５ａ レジスト膜
１１５ｂ レジスト膜
１１６ レジスト膜
１１８ 第３の熱酸化膜
１２０ａ 第１のゲート酸化膜
１２０ｂ 第２のゲート酸化膜
１２０ｃ 第３のゲート酸化膜
１２２ ゲート電極
１２４ サイドウォール
１２６ ソース・ドレイン領域
１３０ 第１のトランジスタ
１３２ 第２のトランジスタ
１３４ 第３のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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