(57)【要約】      （修正有）【課題】バラツキ耐性を強くし、温度変動のときに、ＶＣＯの周波数変動を補償する周波数シンセサイザの提供。【解決手段】ＶＣＯ５と、ＶＣＯの発振出力を可変分周回路４で分周した信号２２と基準発振回路１の基準信号２１を位相比較する位相比較器２と、位相比較結果に基づきＶＣＯへの制御電圧２３を生成するループフィルタ３とがＰＬＬを構成し、ＶＣＯは、複数の重み付けされた容量素子５６〜５８と制御信号に基づきオン・オフされる複数のスイッチを備えた容量バンクと、バラクタ５４を備える。温度補償ブロック７は、バラクタの補正電位発生回路７３と、容量バンクの寄生容量の補正電位発生回路７１と、該補正電位発生回路の出力電位を制御信号に基づき重み付け処理するゲイン可変アンプと、バラクタの補正電位発生回路の出力電圧とゲイン可変アンプの出力電圧を加算する加算回路７９とを備え、加算回路の出力２５によりＶＣＯのバラクタが制御される。【選択図】図５
2010278491.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧によって発振周波数を可変させる電圧制御発振回路と、
前記電圧制御発振回路の出力又は該出力を分周した信号と基準信号とを位相比較する位相比較器と、
前記位相比較結果に基づき前記電圧制御発振回路への制御電圧を生成するループフィルタと、を備えた周波数シンセサイザであって、
前記電圧制御発振回路が、容量バンクと可変容量素子とを備え、
前記容量バンクが、
複数の重み付けされた容量素子と、
前記複数の容量素子にそれぞれ対応した複数のビット信号に基づきオン・オフされる複数のスイッチと、を備え、
さらに、
前記電圧制御発振回路の前記容量バンクの寄生容量の補正電位を生成する第１の補正電位発生回路と、
前記可変容量素子の補正電位を生成する第２の補正電位発生回路と、
前記第２の補正電位発生回路の出力電位を前記制御ビット信号に基づき重み付け処理する重み付け回路と、
前記第１の補正電位発生回路の出力電圧と前記重み付け回路の出力電圧を合成する合成回路と、
を備えた温度補償ブロックを備え、
前記温度補償ブロックの前記合成回路の出力により、前記電圧制御発振回路の前記可変容量素子が制御される、ことを特徴とする周波数シンセサイザ。
【請求項２】
前記温度補償ブロックが、
前記制御ビット信号に対応した電圧を生成する回路を備え、
前記重み付け回路が、前記制御ビット信号に対応した電圧によってゲインが可変されるゲイン可変利アンプを含む、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
前記温度補償ブロックにおいて、
前記第１の補正電位発生回路が、
前記容量バンクのレプリカ回路と、
別の固定容量と、
前記レプリカ回路の容量を所定の電流で所定時間充電し、前記別の固定容量を前記電流で同じ時間充電し、両者の容量の端子電圧の電圧差を検出して出力する差動増幅回路と、
を備えた、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項４】
前記温度補償ブロックにおいて、
前記重み付け回路が、
前記制御ビット信号でオン・オフされるスイッチと、前記スイッチに直列に接続される抵抗と、の組を複数並列接続した並列抵抗アレイを備え、
前記合成回路が、
前記第２の補正電位発生回路の出力で抵抗が可変される可変抵抗を備え、
前記並列抵抗アレイに、前記可変抵抗が並列に接続され、前記可変容量素子に接続される、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項５】
前記温度補償ブロックにおいて、
前記重み付け回路が、
抵抗と、前記抵抗に、並列接続され前記制御ビット信号でオン・オフされ、オン時抵抗を短絡させるスイッチと、の組を複数直列接続した抵抗アレイと、
を備え、
前記合成回路が、
前記第２の補正電位発生回路の出力で抵抗が可変される可変抵抗を備え、
前記抵抗アレイに、前記可変抵抗が直列に接続され、前記可変容量素子に接続される、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項６】
前記温度補償ブロックにおいて、
前記重み付け回路が、前記第１の補正電位発生回路の出力電圧を基準電圧として受け、前記制御ビット信号に応じた電圧を出力するデジタルアナログ変換回路を備えている、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項７】
前記電圧制御発振回路が、
前記第２の補正電位発生回路の出力電圧を受ける可変容量素子と、
前記重み付け回路の出力電圧を受ける別の可変容量素子と、
を備えた、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項８】
前記温度補償ブロックにおける前記重み付け回路の出力電圧と、前記第２の補正電位発生回路の出力電圧と、前記ループフィルタの出力とを合成する回路を備え、前記合成した電圧が、前記電圧制御発振回路の前記可変容量素子に印加される、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項９】
前記第１の補正電位発生回路として、その出力電圧の温度依存性がある所望の値になるように設計された電圧源を備えた、ことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項１０】
前記電圧制御発振回路の発振周波数の変化の符号と、前記第１、第２の補正電位発生回路による前記電圧制御発振回路の発振周波数の変化の符号とが互いに逆である、ことを特徴とする、請求項１記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザに関し、特にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いた周波数シンセサイザに関する。
【背景技術】
【０００２】
無線通信機器やチューナ等において、ＰＬＬを用いた周波数シンセサイザ（ＰＬＬシンセサイザあるいは単に、ＰＬＬともいう）が広く用いられている。図１は、周波数シンセサイザの典型的な構成の一例を示す図である。図１を参照すると、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）群５と、ＶＣＯの出力２４（周波数：Ｆｖｃｏ）を分周する分周回路（可変分周回路）４と、分周回路４で分周された信号（周波数：Ｆｓｉｇ）２２と、基準発振回路１からの信号（基準周波数：Ｆｒｅｆ）２１との位相差を検出する位相比較器２と、位相比較器２からの出力信号を平滑化しＶＣＯ５へ制御電圧を出力するループフィルタ（ローパスフィルタ：ＬＰＦ）３と、ＶＣＯ群５の中からＶＣＯを１つ選択し該ＶＣＯ内の容量バンクの選択を行うＶＣＯ自動制御ブロック６とを備える。
【０００３】
ＶＣＯ群５の各ＶＣＯは、周波数粗調用の容量バンク５６〜５８と、インダクタ５１と、周波数微調用のバラクタ（バラクタダイオード：可変容量素素子）５２と、負性抵抗部５０と、を含む。負性抵抗部５０がＬＣ共振回路の損失を補うことで発振する。
【０００４】
ループフィルタ３の出力電圧２３（Ｖｔｕｎｅ：バラクタ制御電圧）はＶＣＯ５のバラクタ５２に印加される。
【０００５】
ＶＣＯ５内の容量バンクの選択は、ＶＣＯ自動制御ブロック６から、容量バンク切替の信号ｂｉｔ＝０〜ｂｉｔ＝Ｎによって、容量バンク５６〜５８とＧＮＤ（グランド）間のスイッチをオン・オフ制御することで行われる。
【０００６】
図２を参照して、この周波数シンセサイザの動作を説明する。図２には、外部データ信号と、図１のＶＣＯ自動制御ブロック６の動作（ＶＣＯ選択、容量バンク選択）とＰＬＬループ電圧（図１の２３）が示されている。
【０００７】
周波数シンセサイザがロックしている状態で、チャネルの変更を行う場合、チャネル設定情報などデータ転送が行われる（図２のデータ転送期間１）。
【０００８】
次に、周波数粗調が行われ、ＶＣＯの選択と、容量バンクの選択を行う（周波数粗調期間２）。
【０００９】
次に、周波数微調整用のバラクタ用制御電圧（Ｖｔｕｎｅ）２３を変化させての位相引き込み（ループ引き込み）動作が行われる（図２の周波数微調期間３）。
【００１０】
以上、一連の周波数チューニングに要する時間は、図２に示すように、チャンネル設定データの転送、周波数粗調と周波数微調の合計分（例えば１ｍｓ（ミリ秒）から３ｍｓｅｃ）を要する。
【００１１】
ところで、温度変動に伴い、周波数シンセサイザのロックが外れる場合がある。この詳細について以下に説明する。
【００１２】
容量バンクのスイッチとして一般にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect transistor）が用いられる。スイッチがＯＦＦ状態の場合でも、ＭＯＳＦＥＴの寄生容量が存在するため、温度が変動すると、ＶＣＯのバラクタ５２と容量バンクのスイッチの寄生容量が温度特性を持つため、発振周波数が変化する。従って、周波数がロックした状態を維持するように、ＶＣＯのバラクタ制御電圧（Ｖｔｕｎｅ）２３が変化する。
【００１３】
この制御電圧２３が、周波数可変可能範囲を超えると、ロック状態を維持できなくなる。すると、ＰＬＬにおいて、ＶＣＯの周波数粗調と微調が再度行われることになる。即ち、温度変動に伴うロック外れによって、頻繁にデータ受信が途切れる可能性がある。この課題を解決するために、ＶＣＯ本体の周波数温度変動に起因するバラクタや容量バンクの寄生容量の温度依存性を抑えることが望ましい。
【００１４】
温度補償回路による温度変動分に相当する補正電圧を補正回路供給する回路が、特許文献１（特開２００７−１１０５０４号公報）や特許文献２（特開２００６−１３５８９２号公報）に記載されている。
【００１５】
図３は、特許文献１（特開２００７−１１０５０４号公報）の構成を示す図（特許文献１の図２）である。図３に示すように、電圧制御可能な可変容量回路１２ａと、インダクタ回路１１と、負性抵抗回路１３ａと、補正電位を出力する温度変動モニタ御回路２０と、を備える。温度変動モニタ御回路２１は、制御電位に対して温度変動分に相当する電位を重み付け加算して可変容量素子Ｖ５、Ｖ６の一端に供給する。
【００１６】
図４は、特許文献２（特開２００６−１３５８９２号公報）の構成を示す図である（特許文献２の図１）。負性抵抗１９ｂと、インダクタ１９ａと、外部から与えられる第一電圧１７により容量が変化する第一のキャパシタ１８と、補正制御電圧により容量が変化する複数のキャパシタ１１a、１１ｂ、１１ｃ、１１ｄと、を備える共振回路である。補正制御電圧は周波数情報１３と自動校正値１４に基づいて、論理合成されている。外部から指定された周波数情報に基づいて自動校正値を補正する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００７−１１０５０４号公報（図２）
【特許文献２】特開２００６−１３５８９２号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
以下に本発明による関連技術の分析を与える。
【００１９】
特許文献１（特開２００７−１１０５０４号公報）の構成を、容量バンクを用いた周波数シンセサイザに適用する場合、容量バンクの状態によらない、一定温度補償電圧が用いられる。容量バンクの制御状態を変えたときに、容量バンクの寄生容量の温度特性の分だけ、温度補償が不完全になる。
【００２０】
また、特許文献２（特開２００６−１３５８９２号公報）の補正電圧生成手段は、外部から周波数情報を収集して、周波数補償用に用いられる可変容量の制御電圧を論理合成により生成する。この場合、容量バンクの設定状態を周波数情報から推定することになる。ただし、バラツキにより同じ周波数でも容量バンク設定は異なるので、補正誤差が生じやすい。また、周波数情報と補正電圧との対応をテーブルに保持しているため、ＲＯＭ（リードオンリメモリ）など回路が必要となり、回路規模が増大する。
【００２１】
したがって、本発明は、バラツキ耐性を強くし、温度変動のときに、ＶＣＯの周波数変動を補償する周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【００２２】
本発明によれば、電圧制御発振回路と、前記電圧制御発振回路の出力又は該出力を分周した信号と基準信号とを位相比較する位相比較器と、前記位相比較結果に基づき前記電圧制御発振回路への制御電圧を生成するループフィルタと、を備えた周波数シンセサイザであって、前記電圧制御発振回路が、容量バンクと可変容量素子とを備え、前記容量バンクが、複数の重み付けされた容量素子と、前記複数の容量素子にそれぞれ対応した複数のビット信号に基づきオン・オフされる複数のスイッチと、を備えている。さらに、周波数シンセサイザは温度補償ブロックを備えている。温度補償ブロックは、前記電圧制御発振回路の前記容量バンクの寄生容量の補正電位を生成する第１の補正電位発生回路と、前記可変容量素子の補正電位を生成する第２の補正電位発生回路と、前記第２の補正電位発生回路の出力電位を前記制御ビット信号に基づき重み付け処理する重み付け回路と、前記第１の補正電位発生回路の出力電圧と前記重み付け回路の出力電圧を合成する合成回路と、を備えた温度補償ブロックを備え、前記温度補償ブロックの前記合成回路の出力により、前記電圧制御発振回路の前記可変容量素子が制御される。
【発明の効果】
【００２３】
本発明によれば、バラツキ耐性を強くし、温度変動のときに、ＶＣＯの周波数変動を補償する周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【００２４】
【図１】周波数シンセサイザの典型的な構成を示す図である。
【図２】図１の動作を説明するタイミング図である。
【図３】特許文献１の構成を示す図である。
【図４】特許文献２の構成を示す図である。
【図５】本発明の第１の実施例の構成を示す図である。
【図６】図５の容量バンクの構成を示す図である。
【図７】（Ａ）はゲイン可変アンプ、（Ｂ）は容量バンクの寄生容量の補正電位生成回路、（Ｃ）はバラクタの補正電位生成回路の構成を示す図である。
【図８】容量バンクの寄生容量の補正電位生成回路の動作を説明するタイミング図である。
【図９】容量バンクの寄生容量の補正電位生成回路の動作を説明する図である。
【図１０】本発明の第２の実施例の構成を示す図である。
【図１１】本発明の第３の実施例の構成を示す図である。
【図１２】本発明の第４の実施例の構成を示す図である。
【図１３】本発明の第５の実施例の構成を示す図である。
【図１４】本発明の第６の実施例の構成を示す図である。
【図１５】本発明の第７の実施例による定電圧源の構成を示す図である。
【発明を実施するための形態】
【００２５】
本発明においては、容量バンクの制御データを利用しているため、バラツキの耐性が強くなる。ＶＣＯの周波数温度依存に起因するバラクタと容量バンクの寄生容量を補正することで、温度変動のときに、ＶＣＯの周波数変動を完全に補償する。
【００２６】
本発明の一実施形態においては、図５に示すように、バラクタの補正電位を発生する、バラクタの補正電位発生回路（温度補償回路）７３に加え、容量バンクの寄生容量の補正電位を発生する、容量バンクの寄生容量の補正電位発生回路（温度補償回路）７１を備えている。
【００２７】
本実施形態においては、ＶＣＯの温度特性を補償する補償電位を、バラクタに起因する温度特性の補正電位と、容量バンクに起因する温度特性を補正する成分とを独立に発生させる。そして、容量バンクに起因する温度特性を補正する成分の重み付け量を、容量バンクの切替を行うためのビット制御データ（ｂｉｔ＝０〜ｂｉｔ＝Ｎ）に応じて変化させることにより、容量バンクのオンの比率にかかわらず、ＶＣＯの温度特性を補正することを可能としている。以下、具体的な実施例に即して説明する。
【実施例】
【００２８】
図５は、本発明の周波数シンセサイザの第１の実施例の構成を示す図である。図５を参照すると、基準発振回路１と、位相比較器２と、ＬＰＦ３と、分周回路（可変分周回路）４と、ＶＣＯ群５と、ＶＣＯ帯域とＶＣＯ容量バンクを制御するＶＣＯ自動制御ブロック６と、温度補償ブロック７と、を備えている。
【００２９】
ＶＣＯ群５の各ＶＣＯは、負性抵抗部５０と、インダクタ５１と、アナログ周波数微調整用バラクタ５２と、容量５３と、ディジタル制御される容量バンク５６〜５８と、補償バラクタ５４と、補償容量５５と、を備えている。
【００３０】
ＶＣＯ５において、容量バンク５６〜５８は、図６に示すように、ＬＳＢからＭＳＢ（Ｎｂｉｔ）側に、２のべき乗で重み付けされた切替容量セルである。容量バンク５６〜５８の容量値はＣｐ、Ｃｐ×２、・・・Ｃｐ×２（ｎ−１）とされる。制御スイッチをなすＭＯＳトランジスタのＷ／Ｌ比は、Ｗ／Ｌ、２（Ｗ／Ｌ）、・・・２（ｎ−１）（Ｗ／Ｌ）とされる。
【００３１】
制御スイッチをなすＭＯＳトランジスタ（特に制限されないが容量とＧＮＤ間に接続されたｎチャネルＭＯＳトランジスタ）のゲートに接続するｂｉｔ信号をＨｉｇｈとしてオン状態とすると、容量の一端が接地され、その容量がバラクタと並列接続され、容量値が加算されて見える。
【００３２】
一方、制御スイッチをなすＭＯＳトランジスタ（特に制限されないが容量とＧＮＤ間に接続されたｎチャネルＭＯＳトランジスタ）のゲートに接続するｂｉｔ信号をＬｏｗとしてオフにすると、制御スイッチに接続する容量は、ほぼオープンになる。ただし、オフの容量バンクには、ＭＯＳ寄生容量が付いているため、容量バンクとＭＯＳ寄生容量のシリーズ（直列）容量が見える。
【００３３】
温度補償ブロック７は、ＶＣＯの容量バンク５６〜５８のビット（ｂｉｔ）情報を変えるｂｉｔ情報変換回路７４と、ｂｉｔ情報変換回路７４からの制御情報に応じてゲインが可変されるゲイン可変アンプ７２と、容量バンクの寄生容量の補正電位発生回路７１と、バラクタの補正電位発生回路７３と、を備えている。
【００３４】
容量バンクの寄生容量の補正電位発生回路７１から出力され、ゲイン可変アンプ７２で増幅された電位（容量バンクの寄生容量の補正電位）と、バラクタの補正電位発生回路７３からの補正電位（バラクタの補正電位）を加算回路７９で合成した補正電位２５が、ＶＣＯ補償バラクタ５４に与えられる。
【００３５】
図７（Ａ）は、温度補償ブロック７のゲイン可変アンプ７２の構成例を示す図である。ｎｐｎバイポーラトランジスタのエミッタ抵抗（可変抵抗）をＲｅ、コレクタ抵抗をＲｃとすると、
ゲイン（Ｇａｉｎ）≒Ｒｃ／Ｒｅ              ・・・(1)
である。
【００３６】
エミッタ抵抗（可変抵抗）Ｒｅの抵抗値を、ＶＣＯ容量バンクのｂｉｔ制御状況により変えることで、ゲインを調整することができる。
【００３７】
図５のｂｉｔ情報変換回路７４は、Ｎ＋１ビットを入力しアナログ電圧を出力するＤ／Ａコンバータ（不図示）を備え、Ｄ／Ａコンバータ（不図示）の出力電圧により、図７（Ａ）のエミッタ抵抗Ｒｅが以下の式（２）で与えられる抵抗値となるように設定する。
【００３８】
2010278491.tif 000003
【００３９】
ここで、Ａｎ、Ａｎ−１、…Ａ１、Ａ０は容量バンクのそれぞれのｂｉｔ位の重み付け定数であり、Ｓｎ、Ｓｎ−１、…Ｓ１、Ｓ０は容量バンクのそれぞれのｂｉｔ位のスイッチがオン時に“０”を、スイッチがオフ時に“１”をそれぞれ与える。
【００４０】
図７（Ｂ）は、図５の容量バンクの寄生容量の補正電位発生回路７１の構成を示す図である。図７（Ｂ）を参照すると、容量バンクの寄生容量の補正電位発生回路７１は、ＶＣＯ５内の容量バンクのＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の容量バンク５６のレプリカ回路（ＬＳＢ  Ｒｅｐｒｉｃａ  Ｃｂａｎｋ）を備える。レプリカ回路（ＬＳＢ  Ｒｅｐｒｉｃａ  Ｃｂａｎｋ）は、ゲートがＬＯＷ電位とされオフ状態のｎチャネルＭＯＳトランジスタと容量Ｃ１が直列接続され、クロック信号ＣＬＫ１によりオン・オフされるスイッチＳＷ１を介して定電流源（不図示）からの定電流Ｉｒｅｆに接続されている。
【００４１】
このレプリカ回路（ＬＳＢ  Ｒｅｐｒｉｃａ  Ｃｂａｎｋ）の容量Ｃ１を定電流（基準電流）Ｉｒｅｆで、一定時間充電し（クロック信号ＣＬＫ１によりスイッチＳＷ１をオンとする）、別の固定容量Ｃ２を定電流（基準電流）Ｉｒｅｆで同じ時間充電し（クロック信号ＣＬＫ１でスイッチＳＷ３をオン）、両者の電位差を、オペアンプからなる差増増幅回路（ＯＰａｍｐ）で検出することで、レプリカ回路の温度による容量値変化をモニタする。差増増幅回路（ＯＰａｍｐ）の出力電圧はＣＬＫ３でオン・オフさせるスイッチＳＷ５を介して容量Ｃ３にサンプルされ容量Ｃ３の端子電圧がＶｏｕｔされる。なお、スイッチＳＷ２、ＳＷ４はクロックＣＬＫ２によってオン・オフが制御され、オン時には、容量Ｃ１、Ｃ２の電荷を放電するリセットスイッチである。ＣＬＫ１がＨｉｇｈのとき容量Ｃ１、Ｃ２が定電流Ｉｒｅｆで充電され、ＣＬＫ１がＬｏｗとなると、容量Ｃ１、Ｃ２の充電が停止され、ＣＬＫ３がＨｉｇｈとなってスイッチＳＷ５がオンし、Ｖｏｕｔに差増増幅回路（ＯＰａｍｐ）の出力が出力され、ＣＬＫ３がＬｏｗとなり、容量Ｃ５にＶｏｕｔが保持され、その後、ＣＬＫ２がＨｉｇｈとなり、ＳＷ２、ＳＷ４がオンし、容量Ｃ１、Ｃ２が放電される。
【００４２】
図７（Ｃ）は、バラクタの補正電位発生回路７３の構成の一つを示す図である。ダイオードのＶｆ（閾値）の温度特性を利用して、温度に依存する出力電位を得る。
【００４３】
次に、図５の周波数シンセサイザ（ＰＬＬ）の動作を説明する。
【００４４】
ＶＣＯ５の補償バラクタ５４に、補正電位（初期補正直流バイアス）２５を与える。
【００４５】
通常の周波数チューニング流れは、図２に示した関連技術と同じように、ＶＣＯの選択６０と、ＶＣＯの容量バンクの切替６１（周波数粗調）と、周波数微調整用のバラクタ５２の制御電圧２３を変化させて位相引き込みとを順に行う。
【００４６】
以上のロックの過程において、補正電位２５は、初期値から、その時の容量バンク制御情報で規定される補正電圧（ゲイン可変アンプ７２の出力）と、バラクタ補正電圧との合成値へとリアルタイムに変化する。
【００４７】
ＰＬＬがロックした後に、周辺温度が変動した場合に、バラクタ容量の補正電位発生回路７３の出力電圧は、バラクタ容量の温度依存性を補償するように変化する。
【００４８】
容量バンクの寄生容量の補正電位発生回路７１の出力電圧は、容量バンク５６〜５８のうち、オフ状態にある容量バンクの寄生容量の温度依存性を補償するように変化する。
【００４９】
図８は、図７（Ｂ）に示した容量バンクの寄生容量の補正電位発生回路７１の動作を示すタイムチャートである。Ｔｅｍｐは周辺温度を表す。Ｖ−’、Ｖ＋’は、図７（Ｂ）の容量Ｃ１、Ｃ２の端子電圧であり、差動増幅回路（ＯＰａｍｐ）の反転入力端子（−）、非反転入力端子（＋）に入力される。ＣＬＫ１、ＣＬＫ２、ＣＬＫ３は、図７（Ｂ）のＣＬＫ１、ＣＬＫ２、ＣＬＫ３であり、オン（Ｈｉｇｈ）のとき対応するスイッチはオン、オフ（Ｌｏｗ）のときスイッチはオフする。ＣＬＫ２がオン（Ｈｉｇｈ）のとき、容量Ｃ１、Ｃ２は放電され、Ｖ−’、Ｖ＋’の電圧はＧＮＤ電位にリセットされる。ＣＬＫ３がオン（Ｈｉｇｈ）となると、ＶｏｕｔにはＯＰａｍｐの出力電圧が出力される。
【００５０】
ｔ１〜ｔ２間は、温度が安定している状態を示している。容量Ｃ１、Ｃ２は、クロックＣＬＫ１、ＣＬＫ２制御により、同時に充放電されている。
【００５１】
ＣＬＫ１が立ち下がり、ＣＬＫ２が立ち上がるまでの間、ＣＬＫ３がＨｉｇｈとなって、サンプリングスイッチＳＷ５がオンになり、そのときの差動アンプ（ＯＰＡｍｐ）の出力電圧Ｖｏｕｔを容量Ｃ３に記憶する。
【００５２】
ｔ１〜ｔ２間では温度は一定であり、容量バンクの寄生容量の補正電位発生回路７１の出力電圧Ｖｏｕｔは一定となっている。
【００５３】
ｔ２〜ｔ３間は、温度が上がる場合を示している。この場合、容量バンクの寄生容量が温度の上昇に伴い、増大し始める。
【００５４】
すると、ＣＬＫ１がオン（Ｈｉｇｈ）の間の充電により、容量バンク・レプリカの容量Ｃ１の電圧（Ｖ−’）の方が固定容量Ｃ２の電圧（Ｖ＋’）よりも低くなる。電圧Ｖ−’の立ち上がり、立ち下がり波形はＶ＋’よりも鈍（なま）る。従って、ＯＰａｍｐの出力電圧Ｖｏｕｔは時間と共に上がってゆく。
【００５５】
ｔ３〜ｔ４間に、温度がまた安定すると、容量バンクのレプリカ容量Ｃ１と、固定容量Ｃ２の時定数の差が一定になるので、ＯＰａｍｐの出力電圧Ｖｏｕｔも一定になる。
【００５６】
具体的の容量バンクに応じて補正電位の生成の例を説明する。例えば、６段容量バンク付けのＶＣＯで、“０１１１１１”  （ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）の容量をオフ、その他の５段容量をオン）でロックしたとする。そのときのＶＣＯの周波数の温度依存性は、バラクタの温度依存性と、容量バンク最上位（ＭＳＢ）のＭＯＳスイッチの寄生容量の温度依存性に起因する。
【００５７】
また、式（２）を示すように、Ｓ５＝１，Ｓ４＝Ｓ３＝Ｓ２＝Ｓ１＝Ｓ０＝０により、  Ｒｅ＝１／（Ｇｏ＋Ａ５）            ・・・(3)
となる。
【００５８】
図９は、容量バンク制御信号（ｂｉｔ＝０・・・ｂｉｔ＝Ｎ）を変化させたときの補正電位Ｖｏｕｔ（図５の可変利得アンプ７の出力電圧）を模式的に示す図である。各ラインの傾きが可変利得アンプ７のゲインに対応する。
【００５９】
“０１１１１１”のラインのゲインは、Ｇａｉｎ＝Ｒｃ×（Ｇｏ＋Ａ５）、
“１０１１１１”のラインのゲインは、Ｇａｉｎ＝Ｒｃ×（Ｇｏ＋Ａ４）、
“１１０１１１”のラインのゲインは、Ｇａｉｎ＝Ｒｃ×（Ｇｏ＋Ａ３）、
“１１１０１１”のラインのゲインは、Ｇａｉｎ＝Ｒｃ×（Ｇｏ＋Ａ２）
である。
【００６０】
ＭＳＢの制御ＭＯＳスイッチのサイズ（２ｎ−１（Ｗ／Ｌ））が最も大きいため、寄生容量も一番大きい。従ってＭＳＢの重み付け量Ａ５は最も大きい。
【００６１】
以上述べたように、本実施例においては、バラクタに起因する温度特性を補正する成分と、容量バンクに起因する温度特性を補正する成分をそれぞれ個別に発生させ、これらを加算した後、ＶＣＯの温度依存性をキャンセルするための制御端子に供給するので、容量バンクによらず、温度補正という効果が得られる。
【００６２】
2010278491.tif 000004
【００６３】
ただし、
Ｌはインダクタ値、
Ｃｖａｒはバラクタ容量値、
Ｃｖ’はバラクタ容量の補償容量、
Ｃｂａｎｋ＿ｏｎは容量バンクオンの部分の容量値、
Ｃｂａｎｋ＿ｏｆｆは容量バンクオフの部分の容量値、
Ｃｂｉｔ＿補償は容量バンク寄生容量の補償容量である。
【００６４】
以下では、本実施例により、上記関連技術の問題点が解決される理由を、式（４）を用いて説明する。
【００６５】
Ｃｂａｎｋ＿ｏｎ容量バンクオンの部分の容量値）とＣｂａｎｋ＿ｏｆｆ（容量バンクオフの部分の容量値）は、容量バンク制御信号（ｂｉｔ＝０・・・ｂｉｔ＝Ｎ）の値により変化する。Ｃｂａｎｋ＿ｏｆｆの大半は、容量バンクのスイッチのＭＯＳ寄生容量で占められているため、温度特性を持つ。
【００６６】
本実施例において、温度補償ブロック７は、バラクタ容量の補償容量Ｃｖ’が、バラクタ容量値、Ｃｖａｒの温度特性を補正するように制御する。
【００６７】
本実施例においては、容量バンクの寄生容量値に応じてＣｂｉｔ＿補償の値を調整するゲイン可変アンプ７２のゲインを制御し、容量バンク制御信号（ｂｉｔ＝０・・・ｂｉｔ＝Ｎ）のｂｉｔ値によらず、Ｃｂｉｔ＿補償（容量バンク寄生容量の補償容量）がＣｂａｎｋ＿ｏｆｆの温度を補正するように制御する。
【００６８】
以上により、関連技術による周波数シンセサイザに比べ、本実施例においては、温度変動に対する耐性が大きくなっている。特に、前述した特許文献１、２で問題となる容量バンクの寄生容量の温度特性に起因する問題が解決される。
【００６９】
＜実施例２＞
図１０は、本発明の第２の実施例の周波数シンセサイザの構成を示す図である。本実施例では、図１０に示すように、ＶＣＯ容量バンクの制御信号ｂｉｔ＝０、ｂｉｔ＝Ｎで、同時に温度補償ブロック７の並列抵抗アレイ７５のスイッチのオン・オフを制御する。これにより各容量ｂｉｔに対応する抵抗値が重み付けられる。一方、バラクタの補正電位発生回路７３の出力電圧に応じる可変抵抗７６を設けている。可変抵抗７６と並列抵抗アレイ７５を合成されて、分圧抵抗値として補正電位２５を調整する。
【００７０】
＜実施例３＞
図１１は、本発明の実施例３の周波数シンセサイザの構成を示す図である。本実施例では、ＶＣＯ容量バンクの制御信号で温度補償ブロック７のシリーズ抵抗アレイ７７を制御する。これにより各容量ｂｉｔに対応する抵抗値を重み付けられる。バラクタの補正電位発生回路７１の出力電圧に応じる可変抵抗７６を設けている。シリーズ抵抗アレイ７７は、ｂｉｔ＝０が“１”のとき、抵抗をスキップする。
【００７１】
＜実施例４＞
図１２は、本発明の実施例４の周波数シンセサイザの構成を示す図である。容量バンクの寄生容量の補正電位発生回路７１はＤＡＣ（デジタルアナログ変換器）７８のレファレンス電圧発生部を兼ねている。従って、ＤＡＣ出力電圧は、レファレンス電圧と相似の温度特性を持ち、かつ、その絶対値はＶＣＯ容量バンクの制御情報（ｂｉｔ＝０，・・・ｂｉｔ＝Ｎ）により制御される。バラクタの補正電位発生回路７３の出力電圧をＤＡＣ７８の出力電圧を加算回路７９で加算して補正電位２５を得る。
【００７２】
＜実施例５＞
図１３は、本発明の実施例５の周波数シンセサイザの構成を示す図である。ＶＣＯ容量バンクの制御情報データに応じて変化する補正電位（ゲイン可変アンプ７２の出力電位）と、バラクタの補正電位発生回路７３の補正電位が、発振回路における２つの独立な補正バラクタ５９０とバラクタ５４にそれぞれ印加される。なお、バラクタ５９０とバラクタ５４はアノードがバイアス電圧Ｖｂｉａｓ３、Ｖｂｉａｓ２にそれぞれ接続され、カソードは、ゲイン可変アンプ７２の出力と、バラクタｎ補正電位発生回路７３の出力にそれぞれ接続されるとともに、容量５９１、５５を介してインダクタ５１と負性抵抗部５０の接続点に接続される。
【００７３】
＜実施例６＞
図１４は、本発明の実施例６の周波数シンセサイザの構成を示す図である。ＶＣＯ容量バンクの制御情報データに応じて変化する補正電位（ゲイン可変アンプ７２の出力電圧）と、バラクタの補正電位発生回路７３の補正電位と、ＰＬＬループチューニング電圧２３とを加算する加算回路８０を備える。加算回路８０で加算された電圧５１は、１個のバラクタ５２に印加される。
【００７４】
＜実施例７＞
本発明の実施例７では、ＰＬＬの全体構成は図５と同じである。本実施例では、容量バンクの寄生容量の補正電位発生回路７１として、出力電圧の温度依存性がある所望の値になるように設計された定電圧源を用いる。この場合、寄生容量を容量バンクのレプリカ回路を用いて見積もる方式に比べると、デバイスばらつき等に起因する、温度特性補正の誤差が大きくなる傾向がある。しかしながら、温度特性補正の誤差が、求められる精度を満たすのに充分であれば、このような構成であっても、実用上は、特に問題にはならない。  
【００７５】
図１５に、この種の定電圧源の一例を示す。ＮＭＯＳトランジスタのＮＭ１、ＮＭ２の差動対と、差動対の負荷をなすＰＭＯＳトランジスタＰＭ１、ＰＭ２のカレントミラーとが差動段を構成し、ＰＭＯＳトランジスタＰＭ３は差動段の出力を受け出力端子を駆動するドライバ（出力トランジスタ）であり、出力端子Ｖｒｅｆは差動段の入力（ＮＭＯＳトランジスタＮＭ２のゲート）に帰還接続され、利得（ゲイン）＝１の非反転負帰還増幅回路（ボルテージフォロワ）を構成している。すなわち、Ｖｒｅｆには、ＮＭＯＳトランジスタＮＭ１のゲートに印加される電圧が出力される。
【００７６】
トランジスタＱ１、Ｑ２は、エミッタ面積比が１：ｍとされ、それぞれのコレクタ電流をＩｃ１、Ｉｃ２、ベース・エミッタ間電圧をＶＢＥ１、ＶＢＥ２、ＩＳを逆方向コレクタ飽和電流、ＶＴ（＝ｋＴ／ｑ、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子単位電荷）とすると、式（５）、（６）が成り立つ。なお、カレントミラーを構成するＰＭＯＳトランジスタＰＭ４、ＰＭ５の電流駆動能力（Ｗ／Ｌ：Ｗはゲート(チャネル)幅、Ｌはゲート（チャネル）長）をｍ：１とする。
【００７７】
2010278491.tif 000005
【００７８】
2010278491.tif 000006
【００７９】
式（５）、（６）より、次式（７）が成り立つ。
2010278491.tif 000007
【００８０】
式（７）の両辺の対数(ln)をとって整理すると式（８）が得られる。
2010278491.tif 000008
【００８１】
トランジスタＱ２のエミッタ電流ＩＥ２がコレクタ電流ＩＣ２に等しいとみなして、
2010278491.tif 000009
【００８２】
したがって、
2010278491.tif 000010
【００８３】
ＮＭＯＳトランジスタＮＭ１のゲート電圧は、
2010278491.tif 000011
で与えられる。
【００８４】
ベースエミッタ間電圧ＶＢＥは−２ｍＶ／℃の温度係数を有し、熱温度ＶＴは＋０．０８５ｍＶ／℃の温度係数を有する。Ｖｒｅｆには、式（１１）の電圧が出力される。
【００８５】
なお、これ以外の形式の定電圧源であっても、同様の効果が得られることは勿論である。また定電圧源の代わりに、ＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｔｅ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）等温度依存性の電流を出力する定電流源と、電流−電圧変換回路の組み合わせで構成しても良い。また温度依存性のない定電流源と、温度依存性が設計された電流−電圧変換回路の組み合わせであっても良い。以上説明したように、本発明によれば、周波数微調整用バラクタの容量可変範囲と、温度補償ブロック出力に制御させる補償バラクタの容量可変範囲の和が、温度変動に対する耐性に寄与するため、ＰＬＬのロック外れが生じにくい。
【００８６】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８７】
１  基準発振回路
２  位相比較器
３  ＬＰＦ（ループフィルタ）
４  可変分周回路
５  ＶＣＯ
６  ＶＣＯ自動制御ブロック
７  温度補償ブロック
１１  インダクタ回路
１１a、１１ｂ、１１ｃ、１１ｄ  キャパシタ
１２ａ  電圧制御可能な可変容量回路
１３ａ  負性抵抗回路
１３  周波数情報
１４  自動校正値
１９ａ  インダクタ
１９ｂ  負性抵抗素子
２０  温度変動モニタ回路  
２１  基準信号（周波数Ｆｒｅｆ）
２２  分周信号（周波数Ｆｓｉｇ）
２３  制御電圧（Ｖｔｕｎｅ）
２４  ＶＣＯ出力信号
２５  補正電位
５０  負性抵抗部
５１  インダクタ
５２  バラクタ（周波数微調整用バラクタ）
５３、５９１  容量
５４  補償バラクタ
５５  補償容量
５６〜５８  容量バンク
６０  ＶＣＯ選択
６１  ＶＣＯ容量バンク選択
７１  容量バンクの寄生容量の補正電位発生回路
７２  ゲイン可変アンプ
７３  バラクタの補正電位発生回路
７４  ｂｉｔ情報変換回路
７５  並列抵抗アレイ
７６  可変抵抗
７８  ＤＡＣ（デジタルアナログ変換器）
７９、８０  加算回路
【図１】
2010278491.tif 000012
【図２】
2010278491.tif 000013
【図３】
2010278491.tif 000014
【図４】
2010278491.tif 000015
【図５】
2010278491.tif 000016
【図６】
2010278491.tif 000017
【図７】
2010278491.tif 000018
【図８】
2010278491.tif 000019
【図９】
2010278491.tif 000020
【図１０】
2010278491.tif 000021
【図１１】
2010278491.tif 000022
【図１２】
2010278491.tif 000023
【図１３】
2010278491.tif 000024
【図１４】
2010278491.tif 000025
【図１５】
2010278491.tif 000026