(57)【要約】【課題】出力電圧のリニアリティの調整精度を低下させることなく、オペアンプを用いた増幅回路の入力抵抗値、帰還抵抗値を低減して雑音に対する耐性を向上させることができるＤＡ変換回路を提供する。【解決手段】ＤＡ変換回路は、オペアンプと、オペアンプの出力端子とグランドとの間に直列に接続された、複数の第１の抵抗素子と入力抵抗からなる抵抗ラダーと、一方の端子が対応する第１の抵抗素子の一方の端子と接続され、他方の端子が対応する第１の抵抗素子の他方の端子と第２の抵抗素子を介して接続された少なくとも１つのスイッチと、各々のスイッチのオン／オフを切り替える制御信号を出力するコントロール回路とを備える。オペアンプの一方の入力端子が基準電圧に接続され、他方の入力端子が入力抵抗のグランドに接続された端子とは逆の端子に接続され、オペアンプから制御信号の状態に対応した定電圧が出力される。【選択図】図１
2010278507.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプと、該オペアンプの出力端子とグランドとの間に直列に接続された、複数の第１の抵抗素子と入力抵抗からなる抵抗ラダーと、一方の端子が対応する前記第１の抵抗素子の一方の端子と接続され、他方の端子が該対応する第１の抵抗素子の他方の端子と第２の抵抗素子を介して接続された少なくとも１つのスイッチと、各々の前記スイッチのオン／オフを切り替える制御信号を出力するコントロール回路とを備え、
前記オペアンプの一方の入力端子が基準電圧に接続され、他方の入力端子が前記入力抵抗のグランドに接続された端子とは逆の端子に接続され、前記オペアンプから前記制御信号の状態に対応した定電圧が出力されることを特徴とするＤＡ変換回路。
【請求項２】
複数の前記第１の抵抗素子の抵抗値がバイナリ系列の関係で設定されていることを特徴とする請求項１に記載のＤＡ変換回路。
【請求項３】
複数の前記スイッチおよび複数の前記第２の抵抗素子が、複数の前記第１の抵抗素子の各々に対応して設けられていることを特徴とする請求項１または２に記載のＤＡ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を昇圧してＩＣ（半導体集積回路）内部で使用される定電圧を出力するとともに、この出力電圧をデジタル信号により一定の電圧範囲で調整することが可能なＤＡ変換回路に関するものである。
【背景技術】
【０００２】
図３は、従来のＤＡ変換回路の構成を表す回路図の一例である。同図に示すＤＡ変換回路２２は、ＩＣに内蔵され、基準電圧Ｖｏｒｇを昇圧し、制御信号ＣＴＲＬに応じて、昇圧した電圧を中心として一定の電圧範囲で調整した定電圧Ｖｒｅｇを出力するものである。ＤＡ変換回路２２は、オペアンプ１２と、抵抗ラダー１４ｂと、抵抗調整回路１６ｂと、コントロール回路１８とによって構成されている。
【０００３】
つまり、ＤＡ変換回路２２は、基準電圧源２０によって発生される基準電圧Ｖｏｒｇを昇圧して定電圧Ｖｒｅｇを出力する定電圧発生回路として機能すると同時に、コントロール回路１８から出力される制御信号ＣＴＲＬ（デジタル信号）の状態に応じて、出力電圧（アナログ信号）Ｖｒｅｇを一定の電圧範囲で調整することが可能なデジタル／アナログ変換回路として機能する。
【０００４】
図３の例では、５ビットの制御信号ＣＴＲＬにより出力電圧Ｖｒｅｇの調整を行う。つまり、制御信号ＣＴＲＬの状態に応じて、抵抗調整回路１６ｂの各々のＰ型ＭＯＳトランジスタ（ＰＭＯＳ）Ｍ１〜Ｍ５のオン／オフを切り替え、各抵抗素子Ｒ１〜Ｒ５の有効（接続）／無効（切り離し）を設定する。出力電圧Ｖｒｅｇの調整をリニアに行うために、通常は、抵抗素子Ｒ１〜Ｒ５の抵抗値をそれぞれＲ１〜Ｒ５として、Ｒ５＝Ｒ４×２＝Ｒ３×４＝Ｒ２×８＝Ｒ１×１６というバイナリ系列の関係で各抵抗素子Ｒ１〜Ｒ５の抵抗値が設定される。
【０００５】
例えば、抵抗素子Ｒ１に対応する制御信号ＣＴＲＬのビットが‘０’の場合、ＰＭＯＳＭ１がオンとなる。この場合、オンしたＰＭＯＳＭ１を介して電流が流れる（抵抗素子Ｒ１の両端が短絡され、抵抗素子Ｒ１には電流が流れない）ため、抵抗素子Ｒ１は無効となる。一方、制御信号ＣＴＲＬのビットが‘１’の場合、ＰＭＯＳＭ１はオフとなる。この場合、抵抗素子Ｒ１を介して電流が流れるため、抵抗素子Ｒ１は有効となる。
【０００６】
ここで、実際にはＰＭＯＳＭ１のオン抵抗はゼロではないので、ＰＭＯＳＭ１のオン抵抗を無視できるくらい、抵抗素子Ｒ１の抵抗値を大きく設定する必要がある。例えば、抵抗素子Ｒ１の抵抗値とＰＭＯＳＭ１のオン抵抗の値との比を１００対１に設定すれば、理想値からのズレは１％程度となり、ＰＭＯＳＭ１のオン抵抗をほぼ無視できる。この場合、ＰＭＯＳＭ１のオン抵抗が１００Ω程度であるとすれば、抵抗素子Ｒ１の抵抗値は１０ｋΩとなる。
【０００７】
ここで、オフセット抵抗Ｒ６および入力抵抗Ｒ７の抵抗値をそれぞれＲ６およびＲ７、抵抗素子Ｒ１〜Ｒ５の抵抗値をそれぞれＲ１〜Ｒ５、抵抗素子Ｒ１〜Ｒ５の合成抵抗の抵抗値をＲｔとする。
【０００８】
Ｒｔは、制御信号ＣＴＲＬの状態に応じて、ＰＭＯＳＭ１〜Ｍ５のオン／オフが切り替えられることにより、０〜３１×Ｒ１の範囲でＲ１を調整単位として変化する。ここで、例えばＲｔ＝１５×Ｒ１を中央値とする。
【０００９】
例えば、基準電圧Ｖｏｒｇが１．２Ｖ、ＩＣ内部で必要な定電圧Ｖｒｅｇの中央値が２．４Ｖである場合、｛Ｒ７＋Ｒ６＋１５×Ｒ１｝÷Ｒ７＝２（＝２．４÷１．２）となるようにＲ１，Ｒ６，Ｒ７の値を設定する。すなわち、Ｒ７＝Ｒ６＋１５×Ｒ１と設定する。これにより、Ｒｔは０〜３１×Ｒ１の範囲で変化するので出力電圧Ｖｒｅｇは、２．４Ｖを中心として、＋側は｛１．２×（１６×Ｒ１）÷（Ｒ６＋１５×Ｒ１）｝、−側は｛１．２×（１５×Ｒ１）÷（Ｒ６＋１５×Ｒ１）｝の電圧範囲を５ビット精度（３２階調）で調整できる。
【００１０】
具体的に、出力電圧Ｖｒｅｇを２．４Ｖを中心として概ね±０．１Ｖの電圧範囲で調整したい場合、例えば、抵抗素子Ｒ１の抵抗値が１０ｋΩの場合のオフセット抵抗Ｒ６の抵抗値は、前述の計算式から１．６５ＭΩ、入力抵抗Ｒ７の抵抗値は１．８ＭΩに設定すればよいことが分かる。なお、詳しい導出過程は次の通りである。１．２×（１５×１０×１０３）÷（Ｒ６＋１５×１０×１０３）＝０．１として、これをＲ６について解けばよく、Ｒ６＝１．６５ＭΩとなる。同様に、｛Ｒ７＋１．６５×１０６＋１５×１０×１０３｝÷Ｒ７＝２として、これをＲ７について解けばＲ７＝１．８０ＭΩとなる。
【００１１】
しかしながら、この場合の入力抵抗Ｒ７が発生する熱雑音の電圧は、常温（２７℃）では、√（４ｋＴＲ）≒１７２ｎＶとなる。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｒは抵抗素子の抵抗値である。
【００１２】
一方、高精度に調整されたオペアンプ１２の入力換算雑音電圧は通常のＣＭＯＳ−ＩＣ上でも数十ｎＶ程度に設計できる。そのため、前述の入力抵抗Ｒ７の抵抗値が１．８ＭΩの場合、オペアンプ１２には、自分自身の入力換算雑音電圧よりも高い熱雑音電圧が入力抵抗Ｒ７から入力されることになり、高精度に調整されたオペアンプ１２の良好な雑音特性を十分に発揮できなくなる。
【００１３】
近年、消費電力の低減を目的として電源電圧の低電圧化が進むにつれて、雑音の影響が次第に大きくなり、従来よりも、雑音に対する耐性を向上させることが求められるようになってきた。従って、低雑音が求められる回路の場合、入力抵抗Ｒ７の抵抗値は前述の値の数１０分の１程度以下になるように設定し、熱雑音電圧がオペアンプ１２の入力換算雑音電圧と同等か、それ以下になるように設定することが望ましい。
【００１４】
ここで、ＤＡ変換回路２２において、入力抵抗Ｒ７の抵抗値を前述のように数１０分の１にするには、抵抗素子Ｒ１〜Ｒ５およびオフセット抵抗Ｒ６も同様に数１０分の１にする必要がある。
【００１５】
この場合、もはやＰＭＯＳＭ１〜Ｍ５のオン抵抗は無視できるレベルではなくなり、出力電圧Ｖｒｅｇの調整リニアリティが著しく悪化する。あるいは、リニアリティを確保するために、ＭＯＳトランジスタの大きさ（主にトランジスタ幅）を数１０倍とすることでＰＭＯＳＭ１〜Ｍ５のオン抵抗を数１０分の１に下げてもよいが、これではレイアウト面積の大幅な増大を招くという別の問題が発生する。
【００１６】
ここで、本発明に関連性のある先行技術文献として、特許文献１のようなＤ／Ａ変換装置に関するものがある。また、特許文献１の第２図には、Ｄ／Ａ変換回路としてのレベルシフト回路が開示されている。特許文献１の第２図に開示の回路は、本発明のＤＡ変換回路で用いられるものと同様の構成の抵抗調整回路を備える。しかし、同文献の回路は、本発明のように、雑音に対する耐性を向上させたものではない。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開昭６３−２９９６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、出力電圧のリニアリティの調整精度を低下させることなく、オペアンプを用いた増幅回路の入力抵抗値、帰還抵抗値を低減して雑音に対する耐性を向上させることができるＤＡ変換回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、オペアンプと、該オペアンプの出力端子とグランドとの間に直列に接続された、複数の第１の抵抗素子と入力抵抗からなる抵抗ラダーと、一方の端子が対応する前記第１の抵抗素子の一方の端子と接続され、他方の端子が該対応する第１の抵抗素子の他方の端子と第２の抵抗素子を介して接続された少なくとも１つのスイッチと、各々の前記スイッチのオン／オフを切り替える制御信号を出力するコントロール回路とを備え、
前記オペアンプの一方の入力端子が基準電圧に接続され、他方の入力端子が前記入力抵抗のグランドに接続された端子とは逆の端子に接続され、前記オペアンプから前記制御信号の状態に対応した定電圧が出力されることを特徴とするＤＡ変換回路を提供するものである。
【００２０】
ここで、複数の前記第１の抵抗素子の抵抗値がバイナリ系列の関係で設定されていることが好ましい。
【００２１】
また、複数の前記スイッチおよび複数の前記第２の抵抗素子が、複数の前記第１の抵抗素子の各々に対応して設けられていることが好ましい。
【発明の効果】
【００２２】
本発明によれば、比較的オン抵抗の高いＭＯＳスイッチを使って、高精度、高リニアリティでＩＣの内部定電圧を供給、調整するＤＡ変換回路を構成することができる。また、本発明によれば、オペアンプの入力抵抗値と帰還抵抗値を下げることができるので、回路ノイズを低減することができ、雑音に対する耐性を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明のＤＡ変換回路の構成を表す一実施形態の回路図である。
【図２】ＤＡ変換回路の出力電圧が変化する様子を表すグラフである。
【図３】従来のＤＡ変換回路の構成を表す一例の回路図である。
【発明を実施するための形態】
【００２４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＤＡ変換回路を詳細に説明する。
【００２５】
図１は、本発明のＤＡ変換回路の構成を表す一実施形態の回路図である。同図に示すＤＡ変換回路１０は、オペアンプ１２と、抵抗ラダー１４ａと、抵抗調整回路１６ａと、コントロール回路１８とによって構成されている。
【００２６】
ＤＡ変換回路１０は、図３に示す従来のＤＡ変換回路２２に対して本発明を適用したものであり、ＩＣに内蔵され、基準電圧源２０から供給される基準電圧Ｖｏｒｇをオペアンプ１２と抵抗ラダー１４ｂからなる回路で昇圧し、コントロール回路１８から出力される制御信号ＣＴＲＬに応じて抵抗調整回路１６ｂを制御することにより、昇圧した電圧を中心として一定の電圧範囲で調整した定電圧Ｖｒｅｇを出力する。
【００２７】
ここで、ＤＡ変換回路１０とＤＡ変換回路２２との違いは、スイッチとして機能するＰＭＯＳＭ１〜Ｍ５がオンした時に、各々対応する抵抗素子Ｒ１ａ〜Ｒ５ｂと並列に接続される抵抗素子Ｒ１ｂ〜Ｒ５ｂが設けられている点である。
【００２８】
図１に示すＤＡ変換回路１０において、オペアンプ１２の一方の入力端子は基準電圧源２０から供給される基準電圧Ｖｏｒｇに接続され、他方の入力端子は抵抗ラダー１４のオフセット抵抗Ｒ６と入力抵抗Ｒ７との間のノードに接続されている。
【００２９】
ここで、基準電圧源２０として、例えば、バンドギャップリファレンス回路等が用いられる。
【００３０】
抵抗ラダー１４ａは、５つの抵抗素子Ｒ１ａ〜Ｒ５ａと、オフセット抵抗Ｒ６ａと、入力抵抗Ｒ７ａとによって構成されている。これら５つの抵抗素子Ｒ１ａ〜Ｒ５ａとオフセット抵抗Ｒ６ａと入力抵抗Ｒ７ａは、オペアンプ１２の出力端子とグランドとの間に直列に接続されている。ここで、抵抗素子Ｒ１ａ〜Ｒ５ａの抵抗値をそれぞれＲ１ａ〜Ｒ５ａとすると、Ｒ５ａ＝Ｒ４ａ×２＝Ｒ３ａ×４＝Ｒ２ａ×８＝Ｒ１ａ×１６というバイナリ系列の関係で各抵抗素子Ｒ１ａ〜Ｒ５ａの抵抗値が設定されている。
【００３１】
ここで、バイナリ系列の関係で各抵抗素子Ｒ１ａ〜Ｒ５ａの抵抗値を設定するとは、抵抗素子Ｒ１ａ〜Ｒ５ａを５ビットのバイナリ値の最下位ビット（ＬＳＢ）〜最上位ビット（ＭＳＢ）と仮定し、抵抗素子Ｒ１ａの抵抗値を最小単位（１ＬＳＢ）として、抵抗素子Ｒ２ａ〜Ｒ５ａの抵抗値を、それぞれ、１ビット下位のビットに対応する抵抗素子の抵抗値の２倍に設定することを意味する。
【００３２】
本実施形態の場合、抵抗素子Ｒ２ａの抵抗値を抵抗素子Ｒ１ａの抵抗値の２倍の２×Ｒ１ａとし、抵抗素子Ｒ３ａの抵抗値を抵抗素子Ｒ２ａの抵抗値の２倍の２×Ｒ２ａ＝４×Ｒ１ａとし、抵抗素子Ｒ４ａの抵抗値を抵抗素子Ｒ３ａの抵抗値の２倍の２×Ｒ３ａ＝４×Ｒ２ａ＝８×Ｒ１ａとし、抵抗素子Ｒ５ａの抵抗値を抵抗素子Ｒ４ａの抵抗値の２倍の２×Ｒ４ａ＝４×Ｒ３ａ＝８×Ｒ２ａ＝１６×Ｒ１ａとする。
【００３３】
抵抗調整回路１６ａは、各々の抵抗素子Ｒ１ａ〜Ｒ５ａに対応して設けられた、スイッチとして機能するＰＭＯＳＭ１〜Ｍ５および抵抗素子Ｒ１ｂ〜Ｒ５ｂによって構成されている。各々のＰＭＯＳＭ１〜Ｍ５の一方の端子は、対応する抵抗素子Ｒ１ａ〜Ｒ５ａの一方の端子と接続され、他方の端子は、対応する抵抗素子Ｒ１ｂ〜Ｒ５ｂを介して抵抗素子Ｒ１ａ〜Ｒ５ａの他方の端子と接続されている。
【００３４】
前述の通り、抵抗素子Ｒ１ｂ〜Ｒ５ｂは、ＰＭＯＳＭ１〜Ｍ５がオンした時に、各々対応する抵抗素子Ｒ１ａ〜Ｒ５ａと並列に接続され、合成抵抗を構成する。従って、例えば、抵抗素子Ｒ１ａとＲ１ｂの抵抗値を比較的大きな値のままとして、Ｒ１ａと、Ｒ１ａとＲ１ｂの合成抵抗との差分としてＰＭＯＳＭ１〜Ｍ５のオン／オフによる抵抗値の変化量を比較的小さい値とすることができる。
【００３５】
コントロール回路１８は、各々のＰＭＯＳＭ１〜Ｍ５のオン／オフを制御する５本の制御信号ＣＴＲＬを出力する。５本の制御信号ＣＴＲＬは、それぞれ対応するＰＭＯＳＭ１〜Ｍ５のゲートに入力される。なお、コントロール回路１８の具体的な構成は何ら限定されない。
【００３６】
次に、ＤＡ変換回路１０の動作を説明する。
【００３７】
抵抗ラダー１４ａの一部を構成する抵抗素子Ｒ１ａ〜Ｒ５ａとＲ１ｂ〜Ｒ５ｂによる合成抵抗の抵抗値は、コントロール回路１８から出力される５ビットの制御信号ＣＴＲＬの状態によって決定される。
【００３８】
例えば、制御信号ＣＴＲＬの全てのビットが１の場合、ＰＭＯＳＭ１〜Ｍ５がオフし、抵抗ラダー１４ａの抵抗値は、Ｒ１ａ＋Ｒ２ａ＋Ｒ３ａ＋Ｒ４ａ＋Ｒ５ａ＋Ｒ６ａ＋Ｒ７ａ＝３１×Ｒ１ａ＋Ｒ６ａ＋Ｒ７ａとなる。
【００３９】
また、制御信号ＣＴＲＬの全てのビットが０の場合、ＰＭＯＳＭ１〜Ｍ５がオンする。ここで、抵抗素子Ｒ１ｂ〜Ｒ５ｂについても、Ｒ５ｂ＝Ｒ４ｂ×２＝Ｒ３ｂ×４＝Ｒ２ｂ×８＝Ｒ１ｂ×１６というバイナリ系列の関係で抵抗値を設定した場合を考える。すると、抵抗ラダー１４ａの抵抗値は、３１×｛（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）｝＋Ｒ６ａ＋Ｒ７ａとなる。
【００４０】
すなわち、ＰＭＯＳＭ１〜Ｍ５が全てオンした場合とＰＭＯＳＭ１〜Ｍ５が全てオフした場合の抵抗値差（抵抗値の可変範囲）は、前者から後者を減算して、３１×（Ｒ１ａ２）÷（Ｒ１ａ＋Ｒ１ｂ）となる。
【００４１】
また、ＰＭＯＳＭ１に対応する制御信号ＣＴＲＬのビットのみが０の場合、ＰＭＯＳＭ１がオンするので、抵抗素子Ｒ１ａとＲ１ｂの合成抵抗の抵抗値は、（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）となる。従って、抵抗ラダー１４ａの抵抗値は、（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）＋Ｒ２ａ＋Ｒ３ａ＋Ｒ４ａ＋Ｒ５ａ＋Ｒ６ａ＋Ｒ７ａ＝（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）＋３０×Ｒ１ａ＋Ｒ６ａ＋Ｒ７ａとなる。
【００４２】
なお、制御信号ＣＴＲＬの状態が上記以外の場合も同様にして合成抵抗の抵抗値を求めることができる。
【００４３】
ＤＡ変換回路１０では、オペアンプ１２と抵抗ラダー（入力抵抗＋オフセット抵抗＋帰還抵抗）１４ａにより、基準電圧Ｖｏｒｇを昇圧して定電圧Ｖｒｅｇを出力する。また、制御信号ＣＴＲＬの状態に応じて、ＰＭＯＳＭ１〜Ｍ５のオン／オフを切り替え、抵抗素子Ｒ１ａ〜Ｒ５ａの抵抗値を適宜変更することによって、抵抗ラダー１４ａの抵抗値の可変範囲に応じた一定の電圧範囲で出力電圧Ｖｒｅｇを調整することができる。
【００４４】
ここで、オフセット抵抗Ｒ６ａと入力抵抗Ｒ７ａの抵抗値をそれぞれＲ６ａとＲ７ａ、抵抗素子Ｒ１ａ〜Ｒ５ａの抵抗値をそれぞれＲ１ａ〜Ｒ５ａ、抵抗素子Ｒ１ｂ〜Ｒ５ｂの抵抗値をそれぞれＲ１ｂ〜Ｒ５ｂ、抵抗素子Ｒ１ａ〜Ｒ５ａとＲ１ｂ〜Ｒ５ｂの合成抵抗の抵抗値をＲｔとする。
【００４５】
ＰＭＯＳＭ１がオンの時の抵抗素子Ｒ１ａとＲ１ｂの合成抵抗の抵抗値は、（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）である。Ｒｔは、制御信号ＣＴＲＬの状態に応じて、ＰＭＯＳＭ１〜Ｍ５のオン／オフが切り替えられることにより、３１×｛（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）｝〜３１×Ｒ１ａの範囲でその差分抵抗値の３１分の１の｛（Ｒ１ａ２）÷（Ｒ１ａ＋Ｒ１ｂ）｝を調整単位Ｒｃとして変化する。ここで、例えばＲｔ＝［３１×｛（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）｝＋１５×｛（Ｒ１ａ２）÷（Ｒ１ａ＋Ｒ１ｂ）｝］を中央値とする。
【００４６】
例えば、従来例と同様に、基準電圧Ｖｏｒｇが１．２Ｖ、出力電圧Ｖｒｅｇの中央値が２．４Ｖの場合を考える。この場合、ＤＡ変換回路１０では、［Ｒ７ａ＋Ｒ６ａ＋３１×｛（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）｝＋１５×｛（Ｒ１ａ２）÷（Ｒ１ａ＋Ｒ１ｂ）｝］÷Ｒ７ａ＝２（＝２．４÷１．２）となるように、抵抗素子の値を設定する。すなわち、Ｒ７ａ＝Ｒ６ａ＋３１×｛（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）｝＋１５×｛（Ｒ１ａ２）÷（Ｒ１ａ＋Ｒ１ｂ）｝と設定する。これにより、出力電圧Ｖｒｅｇは、２．４Ｖを中心として、＋側は１．２×｛１５×（Ｒ１ａ２）÷（Ｒ１ａ＋Ｒ１ｂ）｝÷Ｒ７ａ、−側は１．２×｛１６×（Ｒ１ａ２）÷（Ｒ１ａ＋Ｒ１ｂ）｝÷Ｒ７ａの電圧範囲を５ビット精度（３２階調）で調整できる。
【００４７】
ＤＡ変換回路１０では、抵抗素子Ｒ１ｂは、ＰＭＯＳＭ１のオン抵抗が無視できるくらい抵抗値を大きい値とすることができるとともに、入力抵抗Ｒ７ａは、熱雑音が十分小さくなるように抵抗値を小さい値とすることができる。ここで、抵抗素子Ｒ１ａとＲ６ａの抵抗値は、入力抵抗Ｒ７ａの抵抗値を決定し、必要とする電圧調整範囲の値を設定し、前述の計算式を解くことにより一義的に決定される。
【００４８】
従来例と同様に、出力電圧Ｖｒｅｇを２．４Ｖを中心として概ね±０．１Ｖの電圧範囲で調整したい場合の例を説明する。例えば、入力抵抗Ｒ７ａの抵抗値を従来の約２０分の１の値である１００ｋΩとする。抵抗素子Ｒ１ｂの抵抗値は、ＰＭＯＳＭ１のオン抵抗が無視できる程度に大きく設定する必要がある。ここでは、従来例と同様にＰＭＯＳＭ１のオン抵抗を１００Ω程度と仮定し、抵抗素子Ｒ１ｂの抵抗値を１０ｋΩとする。
【００４９】
この場合、入力抵抗Ｒ７ａが常温（２７℃）で発生する熱雑音は約４０ｎＶとなり、ＣＭＯＳ−ＩＣ上で設計された通常のオペアンプの入力換算雑音電圧と同等か、それ以下とすることができる。そして、例えばＲ１ａの抵抗値を２．５ｋΩとすることにより、＋側に０．０９０Ｖ、−側に０．０９６Ｖの範囲で電圧を調整することができる。
【００５０】
上記のように、ＤＡ変換回路１０では、比較的オン抵抗の高いＭＯＳスイッチを使って、回路規模を大幅に増大することなく、高精度、高リニアリティでＩＣの内部定電圧Ｖｒｅｇを供給、調整するＤＡ変換回路を構成することができる。また、オペアンプ１２の入力抵抗値と帰還抵抗値を下げることができるので、回路ノイズを低減することができ、雑音に対する耐性を向上させることができる。
【００５１】
本発明で、前述のように、Ｒ１ａ＝２．５ｋΩ、Ｒ１ｂ＝１０ｋΩとし、Ｒ１ａ〜Ｒ５ａおよびＲ１ｂ〜Ｒ５ｂの抵抗値をバイナリ系列で設定すると、表１のようになる。一方、特許文献１には、本発明のＲ１ａ〜Ｒ５ａに相当するＲ１〜Ｒ８をすべて同一にすることが記載されている。この記載に従い、Ｒ５ｂの抵抗値を１０ｋΩとし、オン／オフ差が同じになるという条件で、それぞれの抵抗を値を設定すると、表２のようになる。
Ｒｎａの抵抗値とＲｎｂの抵抗値の合計は、表１では３８８ｋΩであるが、表２では７３８ｋΩである。従って、抵抗値の比率が抵抗素子の占める面積の比率に等しいと考えると、抵抗素子ＲｎａおよびＲｎｂの占める面積は、本発明では特許文献１の場合に比較して、約２分の１とすることができる。
【００５２】
【表１】
2010278507.tif 000003
【００５３】
【表２】
2010278507.tif 000004
【００５４】
なお、前述の計算式を抵抗素子Ｒ１ａとＲ６ａの連立２次方程式としてそのまま解いてもよいが、煩雑になるので、以下に別の計算手法を説明する。
【００５５】
上記の具体例では、雑音低減の観点から、入力抵抗Ｒ７ａの抵抗値を１００ｋΩに設定したが、ここで、基準電圧Ｖｏｒｇは１．２Ｖなので、オペアンプの帰還抵抗を流れる電流は１．２Ｖ÷１００ｋΩ≒１２μＡとなる。±０．１Ｖを５ビット（３２階調）で設定するので、最小単位（１ＬＳＢ）は約６ｍＶとすればよい。１２μＡで６ｍＶを発生する抵抗素子の抵抗値は５００Ωである。
【００５６】
従って、抵抗素子Ｒ１ａとＲ１ｂで構成される１ビットのオン／オフの抵抗差が５００Ωとなればよいので、Ｒ１ａ２÷（Ｒ１ａ＋Ｒ１ｂ）＝５００とすればよい。ここで、抵抗素子Ｒ１ｂの抵抗値は、ＰＭＯＳＭ１のオン抵抗（１００Ω）より十分大きな値を任意に与えればよいので、前と同じく抵抗素子Ｒ１ｂの抵抗値を１０ｋΩとして上式に代入すると、Ｒ１ａ＝２．５ｋΩとすればよいことが分かる。
【００５７】
また、同じ電流を流した時に、Ｒ６ａ＋３１×（Ｒ１ａ×Ｒ１ｂ）÷（Ｒ１ａ＋Ｒ１ｂ）で１．１Ｖのオフセットを発生させればよいので、オフセット抵抗Ｒ６ａの抵抗値を約２９．７ｋΩとすればよいことになる。
【００５８】
図２は、ＤＡ変換回路の出力電圧Ｖｒｅｇが変化する様子を表すグラフである。同図に示すグラフは、上記具体例に対応するものであり、縦軸は出力電圧Ｖｒｅｇ［Ｖ］、横軸は５ビットの制御信号ＣＴＲＬの状態（２進数表示）を表す。このグラフに示すように、制御信号ＣＴＲＬが０１１１１（ＰＭＯＳＭ５〜Ｍ１に対応）の場合、出力電圧Ｖｒｅｇは約２．４Ｖとなる。また、制御信号ＣＴＲＬが０００００〜１１１１１の範囲で出力電圧Ｖｒｅｇが概ね２．５Ｖ〜２．３Ｖ（２．４Ｖ±０．１Ｖ）の範囲でリニアに変化する。
【００５９】
なお、抵抗素子Ｒ１ａ〜Ｒ５ａは、２以上の抵抗素子によって構成することができる。抵抗素子Ｒ１ａ〜Ｒ５ａの抵抗値は、バイナリ系列の関係で設定することが望ましいが、これに限定されるものではない。また、５つの抵抗素子Ｒ１ａ〜Ｒ５ａの全ての抵抗値を制御する必要はなく、そのうちの少なくとも１つの抵抗素子について、抵抗値を制御するようにすればよい。必要な出力電圧Ｖｒｅｇの範囲と基準電圧Ｖｏｒｇとの関係によっては、オフセット抵抗Ｒ６ａを省略することも可能である。
【００６０】
また、ＰＭＯＳＭ１〜Ｍ５の代わりに、Ｎ型ＭＯＳトランジスタを使用してもよいし、両者を組み合わせてＣＭＯＳ型のアナログスイッチを使用してもよいし、あるいは、別のスイッチを使用してもよい。
【００６１】
また、本発明のＤＡ変換回路において、基準電圧Ｖｏｒｇと出力電圧Ｖｒｅｇは、実施形態の具体的な数値に何ら限定されない。つまり、ＤＡ変換回路による昇圧の倍率は何ら限定されない。また、制御信号のビット数や抵抗素子の抵抗値も実施形態の数値に何ら限定されない。つまり、出力電圧Ｖｒｅｇの電圧調整範囲やその調整幅（１ＬＳＢ分の電圧調整幅）も何ら限定されない。
【００６２】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００６３】
１０、２２  ＤＡ変換回路
１２  オペアンプ
１４ａ、１４ｂ  抵抗ラダー
１６ａ、１６ｂ  抵抗調整回路
１８  コントロール回路
２０  基準電圧源
Ｒ１ａ〜Ｒ５ａ、Ｒ１ｂ〜Ｒ５ｂ、Ｒ１〜Ｒ５  抵抗素子
Ｒ６ａ、Ｒ６  オフセット抵抗
Ｒ７ａ、Ｒ７  入力抵抗
Ｍ１〜Ｍ５  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
【図１】
2010278507.tif 000005
【図２】
2010278507.tif 000006
【図３】
2010278507.tif 000007