(57)【要約】【課題】回路規模を大幅に縮小することが可能なヒステリシスコンパレータを提供する。【解決手段】強誘電体キャパシタＣｓと、入力電圧Ｖｉｎが入力され、強誘電体キャパシタＣｓに出力する入力端子Ｔ１と、強誘電体キャパシタＣｓに直列接続されたリファレンスキャパシタＣｏと、強誘電体キャパシタＣｓとリファレンスキャパシタＣｏとの接続点に制御端子Ｔｇが接続され、出力電圧Ｖｏｕｔを出力するスイッチング回路ＳＷ１とを備えている。【選択図】図１
2010062599.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを用いたことを特徴とするヒステリシスコンパレータ。
【請求項２】
第１の入力電圧が入力され、前記強誘電体キャパシタに出力する第１の入力端子と、
前記強誘電体キャパシタに直列接続されたリファレンスキャパシタと、
前記強誘電体キャパシタと前記リファレンスキャパシタとの接続点に制御端子が接続され、出力電圧を出力するスイッチング回路とを備えることを特徴とする請求項１記載のヒステリシスコンパレータ。
【請求項３】
前記リファレンスキャパシタとグラウンドとの間に接続された抵抗と、
前記抵抗と前記リファレンスキャパシタとの間に接続され、第２の入力電圧が入力される第２の入力端子とを備えることを特徴とする請求項２記載のヒステリシスコンパレータ。
【請求項４】
アノードに前記第１の入力端子が接続され、カソードが前記強誘電体キャパシタに接続された入力側ダイオードと、
前記強誘電体キャパシタに印加される電圧を、前記強誘電体キャパシタの負側の閾値より低くするためのオフセット電圧を出力するオフセット電圧部と、
前記オフセット電圧がカソードに入力され、アノードが前記入力側ダイオードのカソードに接続されたオフセットダイオードとを備えることを特徴とする請求項２記載のヒステリシスコンパレータ。
【請求項５】
前記強誘電体キャパシタと前記リファレンスキャパシタとは１つの回路素子により構成され、
前記回路素子は、
基板と、
前記基板の上層に形成された下部電極と、
前記下部電極の上層に形成された第１の誘電体層と、
前記第１の誘電体層の上層に形成された中間電極と、
前記中間電極の上層に形成された第２の誘電体層と、
前記第２の誘電体層の上層に形成された上部電極とを備え、
前記第１の誘電体層は、前記第２の誘電体層が強誘電体で構成された場合、常誘電体で構成され、前記第２の誘電体層が常誘電体で構成された場合、強誘電体で構成されることを特徴とする請求項２〜４のいずれかに記載のヒステリシスコンパレータ。
【請求項６】
前記リファレンスキャパシタの静電容量は、前記強誘電体キャパシタの静電容量より大きいことを特徴とする請求項２〜５のいずれかに記載のヒステリシスコンパレータ。
【請求項７】
前記強誘電体キャパシタは、ファティグフリーの強誘電体により構成されていることを特徴とする請求項１〜６のいずれかに記載のヒステリシスコンパレータ。
【請求項８】
前記リファレンスキャパシタは、リラクサー誘電体により構成されていることを特徴とする請求項１〜７のいずれかに記載のヒステリシスコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスコンパレータに関するものである。
【背景技術】
【０００２】
近年、ヒステリシスコンパレータとして種々のものが提案されている。例えば特許文献１には、図１３に示すように、６個のＭＯＳＦＥＴ（Ｍ１）〜（Ｍ６）と電流源（Ｉ１）とで構成された差動増幅回路と、ＭＯＳＦＥＴ（Ｍ７）と電流源（Ｉ２）とで構成された出力増幅回路とから構成されたヒステリシスコンパレータが開示されている。そして、出力電圧のレベルに応じてＭＯＳＦＥＴ（Ｍ３），（Ｍ４）のゲート長とゲート幅とを変更することで、回路規模が縮小されたヒステリシスコンパレータを提供する技術が開示されている。
【特許文献１】特開２００８−５５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に示すように従来のヒステリシスコンパレータは、いずれも複数のトランジスタを組み合わせたトランジスタを主体とする構成が採用されている。そのため、回路規模の縮小を図るにも一定の限界がある。例えば特許文献１では、回路規模の縮小が図られているものの、図１３に示すように少なくとも７個のトランジスタが必要である。
【０００４】
本発明の目的は、回路規模を大幅に縮小することが可能なヒステリシスコンパレータを提供することである。
【課題を解決するための手段】
【０００５】
（１）本発明の一局面によるヒステリシスコンパレータは、強誘電体キャパシタを用いたことを特徴とする。
【０００６】
この構成によれば、ヒステリシス機能を有する強誘電体キャパシタを用いてヒステリシスコンパレータを構成したため、ヒステリシス機能を持たせるために複数のトランジスタを設けなくても、ヒステリシスコンパレータを実現することができる。これにより、従来のようにトランジスタを主体とするヒステリシスコンパレータに比べて回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。
【０００７】
（２）第１の入力電圧が入力され、前記強誘電体キャパシタに出力する第１の入力端子と、前記強誘電体キャパシタに直列接続されたリファレンスキャパシタと、前記強誘電体キャパシタと前記リファレンスキャパシタとの接続点に制御端子が接続され、出力電圧を出力するスイッチング回路とを備えることが好ましい。
【０００８】
強誘電体キャパシタは、外部から入力される電圧が上昇されて正側の閾値を超えると、分極反転する。このとき、強誘電体キャパシタの自発分極により誘起されているリファレンスキャパシタの電荷も反転し、リファレンスキャパシタに誘起されていた電荷が放電して正側にピークを持つ瞬時放電電流（電圧）がリファレンスキャパシタから出力され、制御端子の電圧が上昇され、スイッチング回路が例えばオンする。
【０００９】
一方、外部から入力される電圧が低下して強誘電体キャパシタの負側の閾値を下回ると、上記と同様にして、リファレンスキャパシタに誘起されていた電荷が反転して負側にピークを持つ瞬時放電電流（電圧）が出力され、制御端子の電圧が低下して、スイッチング回路が例えばオフする。
【００１０】
ここで、ヒステリシスコンパレータは、強誘電体キャパシタ、リファレンスキャパシタ、及びスイッチング回路というように、主に３個の回路素子から構成されている。そのため、トランジスタを主体とする従来のヒステリシスコンパレータに比べて、回路素子の個数を大幅に減少することができる。これにより、回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。
【００１１】
また、スイッチング回路を設けているため、スイッチング回路から制御端子を介して強誘電体キャパシタ側に電流が流れるというような電流の逆流が防止され、回路の動作を安定させることができると同時に、信号の入出力分離がなされ、回路のインピーダンスマッチングを容易に行うことができる。
【００１２】
（３）前記リファレンスキャパシタとグラウンドとの間に接続された抵抗と、
前記抵抗と前記リファレンスキャパシタとの間に接続され、第２の入力電圧が入力される第２の入力端子とを備えることが好ましい。
【００１３】
この構成によれば、２つの入力を比較するコンパレータを提供することができる。
【００１４】
（４）アノードに前記第１の入力端子が接続され、カソードが前記強誘電体キャパシタに接続された入力側ダイオードと、前記強誘電体キャパシタに印加される電圧を、前記強誘電体キャパシタの負側の閾値より低くするためのオフセット電圧を出力するオフセット電圧部と、前記オフセット電圧がカソードに入力され、アノードが前記入力側ダイオードのカソードに接続されたオフセットダイオードとを備えることが好ましい。
【００１５】
第１の入力電圧が正の場合、入力側ダイオードがオンして強誘電体キャパシタには第１の入力電圧が入力される。一方、第１の入力電圧が負になると、オフセットダイオードがオンして強誘電体キャパシタには、オフセット電圧が印加され、強誘電体キャパシタの負側の閾値よりも低い電圧が印加される。これにより、負側にピークを持つ瞬時放電電流が強誘電体キャパシタから出力され、制御端子の電圧が低下され、スイッチング回路がオフされる。
【００１６】
したがって、オンしたスイッチング回路を速やかにオフに引き戻すことが可能となり、単安定型のヒステリシスコンパレータを提供することができる。
【００１７】
（５）前記強誘電体キャパシタと前記リファレンスキャパシタとは１つの回路素子により構成され、前記回路素子は、基板と、前記基板の上層に形成された下部電極と、前記下部電極の上層に形成された第１の誘電体層と、前記第１の誘電体層の上層に形成された中間電極と、前記中間電極の上層に形成された第２の誘電体層と、前記第２の誘電体層の上層に形成された上部電極とを備え、前記第１の誘電体層は、前記第２の誘電体層が強誘電体で構成された場合、常誘電体で構成され、前記第２の誘電体層が常誘電体で構成された場合、強誘電体で構成されることが好ましい。
【００１８】
この構成によれば、強誘電体キャパシタとリファレンスキャパシタとを１つの回路素子により構成することが可能となり、回路規模を更に縮小することができる。
【００１９】
（６）前記リファレンスキャパシタの静電容量は、前記強誘電体キャパシタの静電容量より大きいことが好ましい。
【００２０】
この構成によれば、強誘電体キャパシタの両端に印加される電圧がリファレンスキャパシタの両端に印加される電圧よりも大きくなり、入力電圧の変化に対して精度良く反応することができるヒステリシスコンパレータを提供することができる。
【００２１】
（７）前記強誘電体キャパシタは、ファティグフリーの強誘電体により構成されていることが好ましい。
【００２２】
この構成によれば、ヒステリシスコンパレータのスイッチング回数が増大しても、分極疲労が小さくなり、耐久性の高いヒステリシスコンパレータを提供することができる。
【００２３】
（８）前記リファレンスキャパシタは、リラクサー誘電体により構成されていることが好ましい。
【００２４】
この構成によれば、リファレンスキャパシタの静電容量を強誘電体キャパシタの静電容量よりも容易に大きくすることができる。
【発明の効果】
【００２５】
本発明によれば、回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。
【発明を実施するための最良の形態】
【００２６】
（実施の形態１）
以下本発明の実施の形態１によるヒステリシスコンパレータについて説明する。図１は、本発明の実施の形態１によるヒステリシスコンパレータの全体構成を示す回路図である。図１に示すように、ヒステリシスコンパレータは、入力端子Ｔ１、強誘電体キャパシタＣｓ、リファレンスキャパシタＣｏ、スイッチング回路ＳＷ１、及び出力端子Ｔｏｕｔを備えている。
【００２７】
入力端子Ｔ１は、入力電圧Ｖｉｎが入力され、強誘電体キャパシタＣｓに出力する。強誘電体キャパシタＣｓは、入力端子Ｔ１とリファレンスキャパシタＣｏとの間に接続されている。本実施の形態では、強誘電体キャパシタＣｓとしては、例えばチタン酸ジルコン酸鉛（Pb(Zr,Ti)O3）、チタン酸バリウム（BaTiO3）、チタン酸ジルコン酸ランタン鉛（(Pb,La)(Zr, Ti)O3）、チタン酸鉛（PbTiO3）、ニオブ酸カリウム（KNbO3）、ニオブ酸リチウム（LiNbO3）、タンタル酸リチウム（LiTaO3）、硫安系物質NH3LiSO4、K2ZnCl4、(N(CH3)4)2ZnCl4、等の強誘電体を採用してもよい。また、強誘電体キャパシタＣｓとして、
反強誘電体やフェリ強誘電体を採用してもよい。反強誘電体やフェリ強誘電体としては、例えば、ジルコン酸鉛系物質であるPbZrO3、Pb(Nb, Zr, Sn, Ti)O3、硫安系物質であるRbLiSO4等が挙げられる。
【００２８】
低温において強誘電性を示す物質は多く存在するが、上記の物質は、室温以上で常誘電体への相転移点を持つため、室温において強誘電体、反強誘電体、フェリ強誘電体として用いることができる。
【００２９】
また、前記の強誘電体は繰り返しの分極反転により分極特性が疲労（劣化）するため、ヒステリシスコンパレータのスイッチング回数が増加した場合、素子の耐久性に問題があるが、分極疲労のない強誘電体であるファティグフリーの強誘電体を採用することによりこの問題を解決できる。ファティグフリーの強誘電体としては、BaBi2Ta2O9、SrBi2Ta2O9、(Bi,La)4Ti3O12等のビスマス系の強誘電体が挙げられる。
【００３０】
図２は、強誘電体キャパシタＣｓのヒステリシス特性を示した図である。中央に示すグラフは、縦軸が強誘電体キャパシタＣｓの分極を示し、横軸が強誘電体キャパシタＣｓの両端に印加される電圧を示している。
【００３１】
図２に示すように、点Ｐ１から電圧を上昇させると、それに伴って分極値が増大していき、電圧が正側の閾値を超えると、分極が負から正に反転する。更に電圧を上昇させ、電圧が点Ｐ２に到達すると、これ以上電圧を上昇させても、分極値は飽和して上昇しない。点Ｐ２から電圧を低下させるとそれに伴って、分極値が減少していく。更に電圧を低下させ、電圧が負側の閾値を下回ると、分極が正から負に反転する。このように、強誘電体キャパシタＣｓは分極が負から正に反転するときの電圧が、分極が正から負に反転するときの電圧よりも高く、ヒステリシスを有していることが分かる。
【００３２】
リファレンスキャパシタＣｏは、強誘電体キャパシタＣｓに直列接続されている。具体的には、リファレンスキャパシタＣｏは、一端が強誘電体キャパシタＣｓに接続され、他端がグラウンドに接続されている。なお、リファレンスキャパシタＣｏとしては、後述するように、例えばリラクサー誘電体を用いることが好ましい。
【００３３】
本実施の形態では、リファレンスキャパシタＣｏの静電容量ＣＣｏは、強誘電体キャパシタＣｓの静電容量ＣＣｓよりも大きい。すなわち、ＣＣｏ＞ＣＣｓである。そのため、強誘電体キャパシタＣｓの両端に印加される電圧Ｖｃｓがリファレンスキャパシタの両端に印加される電圧Ｖｃｏよりも大きくなり、入力電圧の変化に対して精度良く反応することができるヒステリシスコンパレータを提供することができる。
【００３４】
スイッチング回路ＳＷ１は、トランジスタＱ１及び抵抗Ｒ１を備える。トランジスタＱ１は、例えばｎｐｎ型のバイポーラトランジスタにより構成され、制御端子Ｔｇとしてのベースが強誘電体キャパシタＣｓとリファレンスキャパシタＣｏとの接続点に接続され、エミッタが抵抗Ｒ１を介してグラウンドに接続され、コレクタが電圧源Ｖｄｄに接続されている。
【００３５】
出力端子Ｔｏｕｔは、トランジスタＱ１のエミッタに接続され、出力電圧Ｖｏｕｔを出力する。
【００３６】
図３は、図１に示すヒステリシスコンパレータの動作を示す波形図である。図３（ａ）は、入力電圧Ｖｉｎを示し、図３（ｂ）は強誘電体キャパシタＣｓから出力される電流を示し、図３（ｃ）は出力電圧Ｖｏｕｔを示している。
【００３７】
図３（ａ）に示すようにサイン波である入力電圧Ｖｉｎを入力端子Ｔ１に入力する。入力電圧Ｖｉｎが正側の閾値Ｖｔｈ１を超えると、電圧Ｖｃｓが強誘電体キャパシタＣｓの正側の閾値を超え、分極反転する。このとき、強誘電体キャパシタＣｓの自発分極により誘起されているリファレンスキャパシタＣｓの電荷も反転し、リファレンスキャパシタＣｓに誘起されていた電荷が放電して正側にピークを持つ瞬時放電電流が出力される（図３（ｂ）。これにより、制御端子Ｔｇに印加されるゲート電圧Ｖｇが引き上げられ、トランジスタＱ１がオンする。そして、図３（ｃ）に示すように出力端子Ｔｏｕｔからハイレベルの出力電圧Ｖｏｕｔが出力される。
【００３８】
入力電圧Ｖｉｎが負側の閾値Ｖｔｈ２を下回ると、電圧Ｖｃｓが強誘電体キャパシタＣｓの負側の閾値を下回り、上記と同様にして、リファレンスキャパシタの誘起電荷が反転して負側にピークを持つ瞬時放電電流が出力される（図３（ｂ））。これにより、制御端子Ｔｇの電圧Ｖｇが低下し、トランジスタＱ１がオフする。そして、図３（ｃ）に示すように出力端子Ｔｏｕｔからローレベルの出力電圧Ｖｏｕｔが出力される。
【００３９】
このように、実施の形態１によるヒステリシスコンパレータは、強誘電体キャパシタＣｓ、リファレンスキャパシタＣｏ、及びスイッチング回路ＳＷ１というように、主に３個の回路素子から構成されている。そのため、トランジスタを主体とする従来のヒステリシスコンパレータに比べて、回路素子の個数を大幅に減少することができる。これにより、回路規模が大幅に縮小されたヒステリシスコンパレータを提供することができる。
【００４０】
また、スイッチング回路ＳＷ１を設けているため、スイッチング回路ＳＷ１から制御端子Ｔｇを介して強誘電体キャパシタＣｓ側に電流が流れるというような電流の逆流が防止され、回路の動作を安定させることができる。
【００４１】
すなわち、出力端子Ｔｏｕｔに別の回路素子を接続した場合、この回路素子からの電流が強誘電体キャパシタＣｓ側に流入することが防止され、安定した動作を実現するヒステリシスコンパレータを提供することができると同時に、信号の入出力分離がなされ、回路の出力側へのインピーダンスマッチングを容易に行うことができる。
【００４２】
なお、上記説明では、トランジスタＱ１として、ｎｐｎ型のバイポーラトランジスタを用いたが、これに限定されず、ｐｎｐ型のバイポーラトランジスタを採用してもよい。この場合、スイッチング回路ＳＷ１は、入力電圧Ｖｉｎが正側の閾値Ｖｔｈ１を超えるとオフし、入力電圧Ｖｉｎが負側の閾値Ｖｔｈ２を下回るとオンする。
【００４３】
また、トランジスタＱ１としては、バイポーラトランジスタに代えて、電界効果型のトランジスタを採用してもよい。この場合、ＭＯＳＦＥＴ等の電界効果型トランジスタのゲートを制御端子Ｔｇとすればよい。また、電界効果型トランジスタを採用する場合、ｎチャネル型の電界効果型トランジスタを採用してもよいし、ｐチャネル型の電界効果型トランジスタを採用してもよい。これらの変形例は以下の実施の形態にも適用可能である。
【００４４】
（実施の形態２）
本発明の実施の形態２によるヒステリシスコンパレータは、２つの入力端子Ｔ１，Ｔ２を備えていることを特徴とする。図４は、本発明の実施の形態２によるヒステリシスコンパレータの全体構成を示す回路図である。なお、本実施の形態において、実施の形態１と同一のものは同一の符号を付し、説明を省略する。入力端子Ｔ２は、リファレンスキャパシタＣｏ及びグラウンド間に接続された抵抗Ｒ２と、リファレンスキャパシタＣｏとの接続点に接続されている。
【００４５】
入力端子Ｔ１には、入力電圧Ｖｉｎ１が入力され、入力端子Ｔ２には、入力電圧Ｖｉｎ２が入力される。本実施の形態においては、ヒステリシスコンパレータは、入力電圧Ｖｉｎ１−入力電圧Ｖｉｎ２が、正側の閾値Ｖｔｈ１を超えた場合、すなわち、Ｖｉｎ１−Ｖｉｎ２≧Ｖｔｈ１となった場合、スイッチング回路ＳＷ１がオンし、入力電圧Ｖｉｎ１−入力電圧Ｖｉｎ２が、負側の閾値Ｖｔｈ２を下回った場合、すなわち、Ｖｉｎ１−Ｖｉｎ２＜Ｖｔｈ２の場合、スイッチング回路ＳＷ１がオフする。
【００４６】
このように、本実施の形態２によるヒステリシスコンパレータによれば、実施の形態１の効果に加えて、２入力のヒステリシスコンパレータを提供することができる。
【００４７】
（実施の形態３）
実施の形態３によるヒステリシスコンパレータは、実施の形態１のヒステリシスコンパレータを単安定型にしたことを特徴とする。図５は、本発明の実施の形態３によるヒステリシスコンパレータの全体構成を示す回路図である。なお、本実施の形態において、実施の形態１，２と同一のものは同一の符号を付し、説明を省略する。
【００４８】
図５に示すヒステリシスコンパレータは、図１に示すヒステリシスコンパレータに対して、更に、入力側ダイオードとしてのダイオードＤ１，オフセットダイオードとしてのダイオードＤ２、及びオフセット電圧部１０を備えている。
【００４９】
ダイオードＤ１は、アノードが入力端子Ｔ１に接続されカソードが強誘電体キャパシタＣｓに接続されている。ダイオードＤ２は、アノードがダイオードＤ１のカソードに接続され、カソードがオフセット電圧部１０に接続されている。
【００５０】
オフセット電圧部１０は、一定の電圧値を有するオフセット電圧Ｖｏｆｓを出力する定電圧回路により構成されている。ここで、オフセット電圧Ｖｏｆｓの値としては、ダイオードＤ１とダイオードＤ２との接続点Ｊ１の電圧を負側の閾値Ｖｔｈ２以下にする値が採用されている。
【００５１】
図６は、本発明の実施の形態３によるヒステリシスコンパレータの動作を示す波形図である。図６（ａ）は入力電圧Ｖｉｎの波形図を示し、図６（ｂ）は出力電圧Ｖｏｕｔの波形図を示している。
【００５２】
入力電圧Ｖｉｎが正の場合、ダイオードＤ１はオンであり、ダイオードＤ２はオフである。そのため、接続点Ｊ１にはオフセット電圧Ｖｏｆｓが印加されず、入力電圧Ｖｉｎのみが印加される。したがって、入力電圧Ｖｉｎが正側の閾値Ｖｔｈ１を超えると、スイッチング回路ＳＷ１はオンし、図６（ｂ）に示すように出力端子Ｔｏｕｔからハイレベルの出力電圧Ｖｏｕｔが出力される。
【００５３】
一方、入力電圧Ｖｉｎが負の場合、ダイオードＤ１はオフであり、ダイオードＤ２はオンである。そのため、接続点Ｊ１にオフセット電圧Ｖｏｆｓが印加され、接続点Ｊ１の電圧が負側の閾値Ｖｔｈ２以下に引き下げられる。これにより、スイッチング回路ＳＷ１がオフし、図６（ｂ）に示すように出力端子Ｔｏｕｔからローレベルの出力電圧Ｖｏｕｔが出力される。
【００５４】
つまり、実施の形態１では、図３に示すように入力電圧Ｖｉｎが閾値Ｖｔｈ２を下回らなければ、出力電圧Ｖｏｕｔはローレベルにならなかった。一方、本実施の形態では、図６に示すように入力電圧Ｖｉｎが負になると、出力電圧Ｖｏｕｔがローレベルになる。そのため、出力電圧Ｖｏｕｔは、ハイレベルになった後、速やかにローレベルとなり、単安定動作を行う。
【００５５】
このように実施の形態３によれば、実施の形態１の効果に加えて、単安定型のヒステリシスコンパレータを提供することができる。
【００５６】
（実施の形態４）
実施の形態４のヒステリシスコンパレータは、強誘電体キャパシタＣｓとリファレンスキャパシタＣｏとを１つの回路素子Ｄｅｖ１により構成したことを特徴とする。図７（ａ）は、強誘電体キャパシタＣｓを１つの回路素子で構成した場合の強誘電体キャパシタＣｓの構造図を示し、図７（ｂ）は、本発明の実施の形態４による回路素子Ｄｅｖ１の構造図を示している。
【００５７】
強誘電体キャパシタＣｓは、基板１０１と、基板１０１の上層に形成された下部電極１０２と、下部電極１０２の上層に形成された強誘電体層１０３と、強誘電体層１０３の上層に形成された上部電極１０４とを備えている。
【００５８】
実施の形態１〜３においては、図７（ａ）に示すような構造を有する強誘電体キャパシタの下部電極１０２を、例えばリファレンスキャパシタＣｏ側に接続し、上部電極１０４を、例えば入力端子Ｔ１側に接続することで、ヒステリシスコンパレータが構成されていた。
【００５９】
実施の形態４に用いられる回路素子Ｄｅｖ１は、図７（ｂ）に示すように、基板２０１と、基板２０１の上層に形成された下部電極２０２と、下部電極２０２の上層に形成された常誘電体層２０３と、常誘電体層２０３の上層に形成された中間電極２０４と、中間電極２０４の上層に形成された強誘電体層２０５と、強誘電体層２０５の上層に形成された上部電極２０６とを備えている。
【００６０】
そして、図１、図４、図５のヒステリシスコンパレータにおいて、下部電極２０２を例えば、グラウンド側に接続し、上部電極２０６を例えば入力端子Ｔ１側に接続し、中間電極２０４を制御端子Ｔｇに接続する。これにより、強誘電体キャパシタＣｓとリファレンスキャパシタＣｏとを１つの回路素子Ｄｅｖ１により構成することができ、更なる回路規模の縮小を図ることが可能となる。
【００６１】
なお、図７（ｂ）では、常誘電体層２０３は強誘電体層２０５より下層側に形成されているが、これに限定されず、常誘電体層２０３と強誘電体層２０５とを入れ換えて、常誘電体層２０３を強誘電体層２０５の上層側に形成してもよい。
【００６２】
図７（ｂ）の構造で、常誘電体層２０３の静電容量ＣＣｏは、強誘電体層２０５の静電容量ＣＣｓよりも大きくする必要がある。常誘電体層２０３及び強誘電体層２０５の静電容量は、Ｃ＝ε０・εｒ・Ｓ／ｄで表される。
【００６３】
但し、ε０は真空誘電率、εｒは比誘電率、Ｓは電極面積、ｄは層の膜厚である。積層構造において、強誘電体層２０５と常誘電体層２０３との電極面積はそれぞれ同一である。そのため、強誘電体層２０５の膜厚ｄを厚くすること、強誘電体２０５として比誘電率εｒの低い強誘電体を採用すること、常誘電体層２０３の膜厚ｄを薄くすること、常誘電体層２０３として比誘電率εｒの高い誘電体を採用することのいずれか一つ、又はこれらのうちの複数の組み合わせによりＣＣｏとＣＣｓとを制御することができる。
【００６４】
したがって、例えば、比誘電率の高い誘電体を常誘電体層２０３に用いることによりＣＣｏ＞ＣＣｓの関係を容易に実現することができる。ここで、比誘電率の高い誘電体として、例えば、比誘電率が通常の強誘電体の１００倍以上あるリラクサー誘電体が知られている。そこで、常誘電体層２０３として例えばリラクサー誘電体を用いれば、ＣＣｏ＞ＣＣｓの関係を容易に実現することができる。
【００６５】
リラクサー誘電体としては、例えば、非鉛系材料であるBa(Zr,Ti)O3、(Sr,Bi)TaO9、鉛系材料であるPb(Mg, Nb)O3、Pb(Zn,Nb)O3、Pb(Co,Nb)O3、Pb(Mg,Ta)O3、Pb(Ni,Ta)O3、Pb(Co,Ta)O3、Pb(Sc,Nb)O3、Pb(Sc,Ta)O3、Pb(Fe,Nb)O3、Pb(Fe,Ta)O3、Pb(Cd,W)O3、Pb(Mn,W)O3、Pb(Fe,W)O3等が挙げられる。
【００６６】
（実験例）      
次に、本発明によるヒステリシスコンパレータに対して行った実験について説明する。この実験では、図１に示すヒステリシスコンパレータを用いた。また、強誘電体キャパシタＣｓとして強誘電体層がチタン酸ジルコン酸鉛のものを採用した。図８は、チタン酸ジルコン酸鉛の結晶構造を示した図である。図８（ａ）はチタン酸ジルコン酸鉛の単位格子を示し、図８（ｂ）はチタン酸ジルコン酸鉛の結晶格子を示し、図８（ｃ）はチタン酸ジルコン酸鉛の薄膜構造を模式的に示した図である。
【００６７】
図８（ａ）に示すように、チタン酸ジルコン酸鉛の単位格子は、立方体の８個の頂点に酸素イオンが配列され、立方体の内部の正８面体の６個の頂点に鉛イオンが配列され、正８面体の中心部分にチタンイオンが配列された構造を有している。ここで、チタンイオンはｃ軸方向に変位しており、この変位によってチタン酸ジルコン酸はｃ軸方向に自発分極している。そして、チタン酸ジルコン酸に外部から電界Ｅを印加すると、チタン酸ジルコン酸の分極が反転する。
【００６８】
図９は、本実験に用いた強誘電体キャパシタＣｓの構造図を示している。図９に示すように強誘電体キャパシタＣｓは、下部電極としてのＮｂドープＳｒＴｉＯ３電極基板と、強誘電体層としてのＰｂ（Ｚｒ，Ｔｉ）Ｏ３強誘電体層と、上部電極としてのＡｕ電極とを備えている。
【００６９】
図１０は、図９に示す強誘電体キャパシタＣｓのＸ線回折構造解析の結果を示している。図１０の縦軸は、Ｘ線の強度を示し、横軸はＸ線の入射角度（θ）を示している。図１０に示すように２θ＝２０度付近でチタン酸ジルコン酸鉛（ＰＺＴ）のピークが観測されており、自発分極することが可能なｃ軸優先配向の薄膜が得られていることが分かる。
【００７０】
図１１は、本実験に用いたチタン酸ジルコン酸鉛を用いた強誘電体キャパシタＣｓの分極−電圧特性の測定結果を示したグラフである。図１１のグラフは縦軸が分極（μＣ／ｃｍ２）を示し、横軸が電圧（Ｖ）を示している。図１１に示すように、強誘電体キャパシタＣｓがヒステリシスを有していることが分かる。
【００７１】
図１２は、ヒステリシスコンパレータの実験結果を示すグラフである。図１２（ａ）は入力電圧Ｖｉｎの波形図を示し、図１２（ｂ）は強誘電体キャパシタＣｓから出力される電圧の波形図を示し、（ｃ）は出力電圧Ｖｏｕｔを示している。
【００７２】
図１２（ａ）に示すように、入力電圧Ｖｉｎが正側の閾値Ｖｔｈ１を超えると、図１２（ｂ）に示すように、強誘電体キャパシタＣｓから正側にピークを持つインパルス状の電圧、すなわち瞬時放電電圧が出力されている。そして、これに伴って、図１２（ｃ）に示すように、出力電圧Ｖｏｕｔがハイレベルとなっていることが分かる。
【００７３】
また、図１２（ａ）に示すように、入力電圧Ｖｉｎが負側の閾値Ｖｔｈ２を下回ると、図１２（ｂ）に示すように、強誘電体キャパシタＣｓから負側にピークを持つ瞬時放電電圧が出力されている。そして、これに伴って、図１３（ｃ）に示すように、出力電圧Ｖｏｕｔがローレベルになっていることが分かる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１によるヒステリシスコンパレータの全体構成を示す回路図である。
【図２】図１に示す強誘電体キャパシタのヒステリシス特性を示した図である。
【図３】図１に示すヒステリシスコンパレータの動作を示す波形図である。
【図４】本発明の実施の形態２によるヒステリシスコンパレータの全体構成を示す回路図である。
【図５】本発明の実施の形態３によるヒステリシスコンパレータの全体構成を示す回路図である。
【図６】本発明の実施の形態３によるヒステリシスコンパレータの動作を示す波形図である。
【図７】図７（ａ）は、強誘電体キャパシタＣｓを１つの回路素子で構成した場合の強誘電体キャパシタＣｓの構造図を示し、図７（ｂ）は、本発明の実施の形態４による回路素子の構造図を示している。
【図８】チタン酸ジルコン酸鉛の結晶構造を示した図である。
【図９】本実験に用いた強誘電体キャパシタの構造図を示している。
【図１０】図９に示す強誘電体キャパシタのＸ線回折構造解析の結果を示している。
【図１１】本実験に用いたチタン酸ジルコン酸鉛を用いた強誘電体キャパシタＣｓの分極−電圧特性の測定結果を示したグラフである。
【図１２】ヒステリシスコンパレータの実験結果を示すグラフである。
【図１３】従来のヒステリシスコンパレータを示す回路図である。
【符号の説明】
【００７５】
１０  オフセット電圧部
Ｃｏ  リファレンスキャパシタ
Ｃｓ  強誘電体キャパシタ
Ｄｅｖ１  回路素子
Ｑ１  トランジスタ
Ｒ１，Ｒ２  抵抗
ＳＷ１  スイッチング回路
Ｔ１，Ｔ２  入力端子
Ｔｇ  制御端子
Ｔｏｕｔ  出力端子
Ｖｉｎ，Ｖｉｎ１，Ｖｉｎ２  入力電圧
Ｖｏｆｓ  オフセット電圧
Ｖｏｕｔ  出力電圧
Ｖｔｈ１，Ｖｔｈ２  閾値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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