(57)【要約】【課題】不純物を活性化するときにミリ秒アニールを用いても、電圧ストレスに起因した閾値電圧のシフト量が大きくなることを抑制する。【解決手段】半導体基板１００上に、酸化シリコンより誘電率が高い高誘電率膜１３４を含むゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０上に、金属膜を含むゲート電極１４０を形成する。半導体基板１００に不純物を導入することにより、エクステンション領域１７０を形成する。エクステンション領域１７０に光を照射することにより、エクステンション領域１７０が１０００℃以上となる時間を１００ミリ秒以下にした第１の熱処理を行う。ついで、半導体基板１００に７００℃以上９００℃以下の第２の熱処理を行う。【選択図】図１
2010278158.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、酸化シリコンより誘電率が高い高誘電率膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属膜を含むゲート電極を形成する工程と、
前記半導体基板に不純物を導入することにより、ソース／ドレインのエクステンション領域を構成する不純物領域を形成する工程と、
前記不純物領域に光を照射することにより、前記不純物領域が１０００℃以上となる時間を１００ミリ秒以下にした第１の熱処理を行う工程と、
前記第１の熱処理を行った後に、前記半導体基板に７００℃以上９００℃以下の第２の熱処理を行う工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２の熱処理をスパイクアニールにより行う半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＯ２、ＺｒＳｉＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＭｇＯ２、及びＡｌ２Ｏ３からなる第１群と、前記第１群の窒化物と、の中から選ばれた少なくとも一種を含む半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置の製造方法において、
前記ゲート電極の前記金属膜は、Ｔａ、ＴａＳｉｘ、ＴａＣｘ、Ｔｉ、ＴｉＳｉｘ、ＴｉＣｘ、Ｈｆ、ＨｆＳｉｘ、ＨｆＣｘ、Ｍｏ、ＭｏＳｉｘ、ＭｏＣｘ、ＴａＮｘ、Ｗ、ＷＣｘ、Ｚｒ、ＺｒＳｉｘ、及びＺｒＣｘからなる第２群と、前記第２群の窒化物と、の中から選ばれた少なくとも一種を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率膜を含むゲート絶縁膜及びメタルゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の不純物を活性化する処理として、特許文献１，２，３及び非特許文献１に記載されているように、高温かつ短時間の熱処理が可能なミリ秒アニールと呼ばれる活性化技術の使用が期待されている。ミリ秒アニールは、例えばフラッシュランプやパルスレーザを用いて、ミリ秒単位のパルス幅を有する光を照射することによりアニールを行う方法である。
【０００３】
例えば特許文献１には、高誘電率膜を含むゲート絶縁膜と、金属膜を含むゲート電極とを有する半導体装置の製造方法において、半導体基板の表面を０．１ミリ秒〜１００ミリ秒のパルス幅の光で加熱して、不純物を活性化する技術が開示されている。
【０００４】
また特許文献３には、ミリ秒アニールと、スパイクアニールと呼ばれる秒単位の熱処理を組み合わせることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１３６３８２号公報
【特許文献２】特開２００６−５３７３号公報
【特許文献３】特開２００６−２７９０１３号公報
【非特許文献】
【０００６】
【非特許文献１】Ｔ．Ｙａｍａｍｏｔｏ他、ＶＬＳＩ  Ｓｙｍｐ．Ｔｅｃｈ．，ｐ１２２，２００７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高誘電率膜を含むゲート絶縁膜と、金属膜を含むゲート電極とを有する半導体装置を製造するとき、いわゆるミリ秒アニールを用いて不純物を活性化すると、バイアス温度不安定性（ＢＴＩ：Bias Temperature Instability）寿命の劣化や移動度の低下などが生じ、半導体装置の特性が劣化してしまう。
【０００８】
またこの半導体装置にスパイクアニールを行って不純物を活性化すると、総熱量が多いため、金属と絶縁膜の界面が高温に熱せられ、フェルミレベルピニングにより閾値電圧が高電圧側にシフトしてしまう。この現象は、スパイクアニールとミリ秒アニールを組み合わせて不純物を活性化しても、生じていた。
【０００９】
このように、高誘電率膜を含むゲート絶縁膜と、金属膜を含むゲート電極とを有する半導体装置において、半導体装置の特性を劣化させずに不純物を活性化することは難しかった。
【課題を解決するための手段】
【００１０】
本発明によれば、半導体基板上に、酸化シリコンより誘電率が高い高誘電率膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属膜を含むゲート電極を形成する工程と、
前記半導体基板に不純物を導入することにより、ソース／ドレインのエクステンション領域を構成する不純物領域を形成する工程と、
前記不純物領域に光を照射することにより、前記不純物領域が１０００℃以上となる時間を１００ミリ秒以下にした第１の熱処理を行う工程と、
前記第１の熱処理を行った後に、前記半導体基板に７００℃以上９００℃以下の第２の熱処理を行う工程と、
を備える半導体装置の製造方法が提供される。
【００１１】
この半導体装置の製造方法によれば、第１の熱処理を行なった後、第２の熱処理を行っている。第１の熱処理によって生じたバイアス温度不安定性は、第２の熱処理によって回復できる。また第２の熱処理は、７００℃以上９００℃以下で行っているため、フェルミレベルピニングが生じることを抑制できる。従って、高誘電率膜を含むゲート絶縁膜と、金属膜を含むゲート電極とを有する半導体装置において、半導体装置の特性を劣化させずに不純物を活性化することができる。
【発明の効果】
【００１２】
本発明によれば、高誘電率膜を含むゲート絶縁膜と、金属膜を含むゲート電極とを有する半導体装置において、半導体装置の特性を劣化させずに不純物を活性化することができる。
【図面の簡単な説明】
【００１３】
【図１】各図は第１の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図２】図１の前の工程を示す断面図である。
【図３】不純物領域の不純物を活性化する処理をＦＬＡにより行うことの効果を示すグラフである。
【図４】第２の熱処理を行うことの効果を示すグラフである。
【図５】エクステンション領域の接合深さ（Ｘｊ）とシート抵抗（Ｒｓ）の関係を示すグラフである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
図１の各図及び図２は、第１の実施形態にかかる半導体装置の製造方法を示す断面図である。本実施形態にかかる半導体装置の製造方法は、半導体基板１００上に、酸化シリコンより誘電率が高い高誘電率膜を含むゲート絶縁膜１３０を形成する工程と、ゲート絶縁膜１３０上に、金属膜を含むゲート電極１４０を形成する工程と、半導体基板１００に不純物を導入することにより、エクステンション領域１７０を構成する不純物領域を形成する工程と、この不純物領域に光を照射することにより、この不純物領域が１０００℃以上となる時間を１００ミリ秒以下にした第１の熱処理を行う工程と、第１の熱処理を行った後に、半導体基板１００に７００℃以上９００℃以下の第２の熱処理を行う工程と、を備える。以下、詳細に説明する。
【００１６】
まず図２に示すように、半導体基板１００に素子分離膜１２０を形成する。半導体基板１００は、例えばシリコン基板である。素子分離膜１２０は、たとえばＳＴＩ（Shallow Trench Isolation）法により形成される。
【００１７】
次いで、半導体基板１００に界面酸化膜１３２を熱酸化法により形成する。半導体基板１００がシリコン基板である場合、界面酸化膜１３２は酸化シリコン膜である。次いで界面酸化膜１３２上及び素子分離膜１２０上に、高誘電率膜１３４を形成する。高誘電率膜１３４は、酸化シリコンより誘電率が高い材料から形成されている。高誘電率膜１３４を形成する材料は、例えばＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＯ２、ＺｒＳｉＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＭｇＯ２、及びＡｌ２Ｏ３からなる第１群と、第１群の窒化物との中から選ばれた少なくとも一種を含む。高誘電率膜１３４がＨｆＳｉＯｘＮｙ膜である場合、高誘電率膜１３４は、例えばＨｆＳｉＯｘ膜を蒸着法により形成し、さらにＨｆＳｉＯｘ膜を窒素雰囲気で熱処理することにより形成される。このようにして、界面酸化膜１３２及び高誘電率膜１３４からなるゲート絶縁膜１３０が形成される。
【００１８】
次いで、高誘電率膜１３４上にゲート電極１４０を形成する。ゲート電極１４０は金属膜を含んでいる。この金属膜は、Ｔａ、ＴａＳｉｘ、ＴａＣｘ、Ｔｉ、ＴｉＳｉｘ、ＴｉＣｘ、Ｈｆ、ＨｆＳｉｘ、ＨｆＣｘ、Ｍｏ、ＭｏＳｉｘ、ＭｏＣｘ、ＴａＮｘ、Ｗ、ＷＣｘ、Ｚｒ、ＺｒＳｉｘ、及びＺｒＣｘからなる第２群と、第２群の窒化物との中から選ばれた少なくとも一種を含む。Ｎ型のトランジスタが形成される場合、ゲート電極１４０は、例えばＴａＳｉｘＮｙ膜であり、Ｐ型のトランジスタが形成される場合、ゲート電極１４０は、例えばＴｉＮｘ膜である。
【００１９】
次いで、ゲート電極１４０、高誘電率膜１３４、及び界面酸化膜１３２を選択的に除去することにより、これらを所望の形状にパターニングする。
【００２０】
次いで、ゲート電極１４０及びゲート絶縁膜１３０の側壁にオフセットスペーサ（図示せず）を形成し、さらに半導体基板１００に不純物イオンを注入することにより、ソース／ドレイン領域のエクステンション領域１７０を形成する。
【００２１】
次いで、ゲート電極１４０及びゲート絶縁膜１３０の側壁にサイドウォール１５０を形成し、さらに半導体基板１００に不純物イオンを注入することにより、ソース／ドレイン領域となる不純物領域１７２を形成する。
【００２２】
次いで図１（ａ）に示すように、半導体基板１００にパルス幅が０．１ミリ秒以上１００ミリ秒以下の光を照射することにより、熱処理を行う。この熱処理は、例えばフラッシュランプを用いて行われる（以下、ＦＬＡ（Flash lamp Anneal）と記載）が、パルスレーザを用いて行われても良い。これにより、エクステンション領域１７０及び不純物領域１７２の温度は、瞬間的に例えば１１００℃以上になり、エクステンション領域１７０及び不純物領域１７２が１０００℃以上となる時間を１００ミリ秒以下にした第１の熱処理が行われる。これにより、エクステンション領域１７０及び不純物領域１７２の不純物が活性化される。
【００２３】
次いで図１（ｂ）に示すように、半導体基板１００に７００℃以上９００℃以下の第２の熱処理を、例えば１秒以上１０秒以下行う。この熱処理は、例えばランプアニールを用いたスパイクアニール（ｓＲＴＡ：spike Rapid Thermal Anneal）である。これにより、第１の熱処理によってバイアス温度不安定性が生じていても、このバイアス温度不安定性は回復する。
【００２４】
次に、本実施形態の作用効果について説明する。まずエクステンション領域１７０及び不純物領域１７２の不純物を活性化する処理において、１０００℃以上となる時間を１００ミリ秒以下にしている。このため、総熱量が少なくなり、ゲート電極１４０と高誘電率膜１３４の界面の温度上昇が抑制される。この結果、絶縁容量が増大することが抑制され、また、フェルミレベルピニングによる閾値電圧がシフトすることを抑制できる。
【００２５】
また、第１の熱処理の後に第２の熱処理を行っている。このため、第１の熱処理によってバイアス温度不安定性が生じていても、このバイアス温度不安定性は回復する。また第２の熱処理は、７００℃以上９００℃以下で行っているため、フェルミレベルピニングが生じることを抑制できる。
【００２６】
従って、高誘電率膜を含むゲート絶縁膜と、金属膜を含むゲート電極とを有する半導体装置において、半導体装置の特性を劣化させずに不純物を活性化することができる。
【００２７】
図３は、Ｎ型トランジスタ（ＮＭＯＳ）とＰ型トランジスタ（ＰＭＯＳ）において、エクステンション領域１７０及び不純物領域１７２の不純物を活性化する処理をＦＬＡにより行うことの効果を示すグラフである。このグラフにおいて、高誘電率膜１３４はＨｆＳｉＯｘＮｙ膜により形成されている。またゲート電極１４０は、Ｎ型トランジスタではＴａＳｉｘＮｙ膜により形成され、Ｐ型トランジスタではＴｉＮｘ膜により形成されている。なお、ｘ及びｙは、各膜相互間で異なる値であっても良い。本図に示すように、エクステンション領域１７０及び不純物領域１７２の不純物を活性化する処理をｓＲＴＡで行った場合、Ｎ型トランジスタ及びＰ型トランジスタのいずれにおいても、処理温度が高くなるにつれてトランジスタの閾値電圧が０Ｖ側にシフトしている。これらの結果に対して、ＦＬＡによってエクステンション領域１７０及び不純物領域１７２の不純物を活性化した場合、トランジスタの閾値電圧が０Ｖ側にシフトすることが抑制されている。
【００２８】
図４は、第２の熱処理を行うことの効果を示すグラフであり、電圧ストレスを加えた時間と閾値電圧のシフト量（ΔＶｔｈ）の関係を示している。このグラフにおいて、２種類の試料を用意した。いずれの試料においても、ゲート電極１４０及び高誘電率膜１３４は図２と同様の構成を有しており、またエクステンション領域１７０及び不純物領域１７２の不純物を活性化する処理をＦＬＡで行った。また、一方の試料では、エクステンション領域１７０及び不純物領域１７２の不純物を活性化する処理をｓＲＴＡのみで行い、他方の試料では、エクステンション領域１７０及び不純物領域１７２の不純物を活性化する処理の後に第２の熱処理を行った。第２の熱処理を行ったとき、第２の熱処理温度を８５０℃、９５０℃、及び１０５０℃それぞれに設定した。
【００２９】
このグラフから明らかなように、第２の熱処理を行うことにより、電圧ストレスに起因してトランジスタの閾値電圧がシフトすることが抑制されている。このことは、バイアス温度不安定性が第２の熱処理によって回復することを示している。なお、第２の熱処理の温度が高くなるにつれて、トランジスタの閾値電圧がシフトすることが抑制されている。このことは、第２の熱処理の温度が高くなるにつれて、バイアス温度不安定性が回復しやすくなることを示している。
【００３０】
図５の各図は、エクステンション領域１７０の接合深さ（Ｘｊ）とシート抵抗（Ｒｓ）の関係を示すグラフである。図５（ａ）はトランジスタがｎ型（不純物がＡｓ）の場合を示しており、図５（ｂ）はトランジスタがｐ型（不純物がＢ）の場合を示している。各図の中に示す温度は、第２の熱処理の温度であり、「■」は、フラッシュランプアニールのみを行った場合を示している。
【００３１】
この図から、第２の熱処理を行うと不純物の拡散や不活性化が生じて接合が深くなり、微細なトランジスタは動作しない状態になることが分かる。接合深さは、少なくともゲート長の１／２以下にする必要があると考えられるので、第２の熱処理を９５０℃で行った場合には、ｐ型のトランジスタはゲート長が６０ｎｍ以上でないと動作しない。第２の熱処理の温度が８５０℃の場合、この実施例のイオン注入条件でもゲート長が３５ｎｍ以下のトランジスタを動作させることができるが、第２の熱処理の温度が９５０℃以上になると、接合が深くなり、ゲート長が４０〜５０ｎｍ以下のトランジスタが正常に動作することが期待できないと考えられる。このことから、第２の熱処理の温度の上限は９００℃であると考えられる。
【００３２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３３】
１００ 半導体基板
１２０ 素子分離膜
１３０ ゲート絶縁膜
１３２ 界面酸化膜
１３４ 高誘電率膜
１４０ ゲート電極
１５０ サイドウォール
１７０ エクステンション領域
１７２ 不純物領域
【図１】
2010278158.tif 000003
【図２】
2010278158.tif 000004
【図３】
2010278158.tif 000005
【図４】
2010278158.tif 000006
【図５】
2010278158.tif 000007