(57)【要約】【課題】ゲート絶縁膜形成時に素子分離絶縁膜の膜厚減少を抑制可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１１の第１及び２の領域１、２の表面の一部に素子分離酸化膜２１を形成する工程と、素子分離酸化膜２１の表面に多結晶シリコン２５を形成する工程と、多結晶シリコン２５の下部が熱酸化されずに残るように熱酸化処理を行い、第１及び２の領域１、２の表面に第２の酸化膜３２ａを形成する工程と、第１の領域１の第２の酸化膜３２ａをエッチング除去する工程と、多結晶シリコン２５が全て酸化されるように熱酸化処理を行い、第１の領域１表面に第３の酸化膜３３ａ、及び第２の領域２表面に第２及び第３の酸化膜３２ａ、３３ａからなる第２−３の酸化膜３３ｂを形成する工程と、第１の領域１の第３の酸化膜３３ａを第１のゲート絶縁膜とし、第２の領域２の第２−３の酸化膜３３ｂを第２のゲート絶縁膜とする工程とを備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の第１の領域及び第２の領域の表面の一部に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の表面に堆積シリコン膜を形成する工程と、
前記堆積シリコン膜の前記半導体基板の側が酸化されずに残るように熱酸化処理を行い、前記第１及び第２の領域の表面に第１の酸化膜を形成する工程と、
前記第１の領域の第１の酸化膜をエッチング除去する工程と、
前記堆積シリコン膜が全て酸化されるように熱酸化処理を行い、前記第１の領域の表面に第２の酸化膜、及び第２の領域の表面に前記第１の酸化膜に加えて第２の酸化膜を形成する工程と、
前記第１の領域の前記第２の酸化膜をゲート絶縁膜とし、前記第２の領域の前記第１及び第２の酸化膜をゲート絶縁膜とする工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記堆積シリコン膜は、前記堆積シリコン膜が全て熱酸化されたとき、前記第２の領域の前記ゲート絶縁膜の厚さより薄く形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記堆積シリコン膜は、前記素子分離絶縁膜を被って、前記素子分離絶縁膜の端部から張り出して形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記堆積シリコン膜は、多結晶シリコン膜または非晶質シリコン膜であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記素子分離絶縁膜は、ＬＯＣＯＳ法により形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する集積回路は、多機能化が求められ、それぞれの機能を最大限に発揮することが可能なトランジスタを用いて構成される。例えば、複数の電源電圧を使用する場合、また、回路ごとに必要とする素子特性が異なる場合、それぞれの目的に応じた複数の膜厚のゲート絶縁膜を同一基板上に形成する必要がある。
【０００３】
異なるゲート絶縁膜の膜厚は、例えば、それぞれ、酸化、パターニング、エッチング等の工程が繰り返されて形成される。この繰り返しによって、素子分離領域の絶縁膜も同時にエッチングされて後退するため、この素子分離領域に形成される配線をゲートとする寄生トランジスタが形成され、フィールド耐圧の低下や、ウェル間のリークが増えるなどの問題を引き起こす可能性がある。
【０００４】
素子分離領域の絶縁膜の膜厚減少に関して、ＢｉＣＭＯＳ−ＳＲＡＭ（Bipolar Complementary MOS-Static Random Access Memory）半導体装置において、ＭＯＳトランジスタが形成される領域に、約１００ｎｍの膜厚のポリシリコン（多結晶シリコン）からなるストッパ層を設けて、素子分離領域の酸化シリコン膜がエッチングされないように保護し、その後、このストッパ層は除去される半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。
【０００５】
しかしながら、開示された半導体装置の製造方法は、バイポーラトランジスタの形成中に、ＭＯＳトランジスタを形成する領域の素子分離領域の絶縁膜の膜厚減少を抑制することは可能であるが、ＭＯＳトランジスタにおいて、膜厚が異なるゲート絶縁膜を形成するときに生ずる素子分離領域の絶縁膜の膜厚減少に関しては、開示されていない。
【特許文献１】特許第３１３２４５５号公報（第５、６頁）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート絶縁膜形成時に素子分離絶縁膜の膜厚減少を抑制可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、半導体基板の第１の領域及び第２の領域の表面の一部に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の表面に堆積シリコン膜を形成する工程と、前記堆積シリコン膜の前記半導体基板の側が酸化されずに残るように熱酸化処理を行い、前記第１及び第２の領域の表面に第１の酸化膜を形成する工程と、前記第１の領域の第１の酸化膜をエッチング除去する工程と、前記堆積シリコン膜が全て酸化されるように熱酸化処理を行い、前記第１の領域の表面に第２の酸化膜、及び第２の領域の表面に前記第１の酸化膜に加えて第２の酸化膜を形成する工程と、前記第１の領域の前記第２の酸化膜をゲート絶縁膜とし、前記第２の領域の前記第１及び第２の酸化膜をゲート絶縁膜とする工程とを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ゲート絶縁膜形成時に素子分離絶縁膜の膜厚減少を抑制可能な半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１０】
本発明の実施例に係る半導体装置の製造方法について、図１乃至図３を参照しながら説明する。図１は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図２は、図１に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。
【００１１】
図１（ａ）に示すように、ＭＯＳＦＥＴを有する半導体装置を構成する半導体基板１１は、ＭＯＳＦＥＴのゲート絶縁膜の膜厚が比較的薄い第１の領域１、ゲート絶縁膜の膜厚が中位の第２の領域２、ゲート絶縁膜の膜厚が比較的厚い第３の領域３を備えている。第１乃至３の領域１、２、３は、素子分離絶縁膜である素子分離酸化膜２１（または、フィールド酸化膜）を境にして、区分されている。なお、半導体装置は、ゲート絶縁膜の膜厚が異なる３つの領域を有している例で説明するが、膜厚が異なる２つの領域を有していても、または、膜厚が異なる４つ以上の領域を有していても差し支えない。
【００１２】
ウェルを有するシリコンからなる半導体基板１１の表面にＬＯＣＯＳ（Local Oxidation of Silicon）法により、最大の厚さが約６００ｎｍの素子分離酸化膜２１及び厚さ１０ｎｍ程度のダミー酸化膜２３を形成する。つまり、半導体基板１１の表面に熱酸化処理によりダミー酸化膜２３を形成し、その後、素子形成を行う領域に、シリコン窒化膜（図示略）でマスクを形成し、熱酸化処理により素子分離酸化膜２１を形成する。なお、半導体基板１１の表面に沿った膜の境界部、または不連続な部分を端部という。
【００１３】
例えば、第１の領域１は、ロジック用領域、第２の領域２は、低電源電圧アナログ用領域、第３の領域３は、高電源電圧アナログ用領域とすることが可能である。そして、最終的に、図３（ｃ）に示すように、第１の領域１のＭＯＳＦＥＴは第１のゲート絶縁膜３３ａ、第２の領域２のＭＯＳＦＥＴは第２のゲート絶縁膜３３ｂ、第３の領域３のＭＯＳＦＥＴは第３のゲート絶縁膜３３ｃを有する。
【００１４】
図１（ｂ）に示すように、素子分離酸化膜２１及びダミー酸化膜２３の上に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、堆積シリコン膜である多結晶シリコン２５が堆積される。多結晶シリコン２５の膜厚は、後述するように、ゲート絶縁膜形成のための３回目の熱酸化処理により、全て熱酸化膜となる厚さとする。すなわち、多結晶シリコン２５の膜厚の最大値は、第３の領域３に形成されるゲート絶縁膜（熱酸化膜）の膜厚の約４５％（元のシリコンの膜厚約０．４５に対して、熱酸化膜が１となる）を目安とし、最小値は、３回目の熱酸化処理の前に、多結晶シリコン２５の一部が熱酸化されずに残っていることを目安とする。
【００１５】
第３の領域３に形成されるゲート絶縁膜を約３０ｎｍとすると、多結晶シリコン２５の膜厚は、約１３．５ｎｍ未満であって、且つ第２の領域２に形成されるゲート絶縁膜を２０ｎｍとすると、多結晶シリコン２５の膜厚は、約９．０ｎｍ以上となる。なお、多結晶シリコン２５の膜厚は、９．０ｎｍ以下、例えば、約８．０ｎｍとすることも可能である。つまり、膜厚約８．０ｎｍの場合、後続のエッチング工程で、素子分離酸化膜２１の一部までエッチングされる可能性があるが、多結晶シリコン２５を形成しない場合に比較して、膜厚減少を抑制可能である。
【００１６】
図１（ｃ）に示すように、多結晶シリコン２５の上に、第１乃至３の領域１、２、３の素子形成領域に開口２９を有するようにパターニングされたフォトレジスト（以下、レジストという）２７を形成する。レジスト２７の開口２９は、エッチング後の多結晶シリコン２５の端部が素子分離酸化膜２１の端部から素子形成領域側に張り出すように、素子形成領域の上部に位置している。なお、素子分離酸化膜２１の端部からの張り出し量は、２００ｎｍを超えない程度が好ましい。
【００１７】
図１（ｄ）に示すように、開口２９下の多結晶シリコン２５が、Ｆ、Ｃｌ等のハロゲン元素を含むガス種を用いたＲＩＥ（Reactive Ion Etching）法によりエッチングされる。多結晶シリコン２５は、レジスト２７の開口２９がほぼ転写されて、素子分離酸化膜２１を被い、素子分離酸化膜２１の端部から素子形成領域側に張り出した位置に端部を有して残される。
【００１８】
図２（ａ）に示すように、転写された開口２９下のダミー酸化膜２３が、希弗酸処理によりエッチングされる。希弗酸処理は、ＨＦ、ＮＨ４Ｆの少なくとも１つを含む薬液により行われる。ダミー酸化膜２３は、開口２９より素子分離酸化膜２１側に後退が見られる。以下において、残されたダミー酸化膜２３の部分、及び新たに形成される熱酸化膜を含んで、素子分離酸化膜２１という。
【００１９】
図２（ｂ）に示すように、半導体基板１１の表面及び多結晶シリコン２５の表面に、熱酸化処理により第１の酸化膜３１を形成する。第１の酸化膜３１の膜厚ｔ１は、第３の領域３のゲート絶縁膜（第３のゲート絶縁膜３３ｃ）と第２の領域２のゲート絶縁膜（第２のゲート絶縁膜３３ｂ）との差に相当し、例えば、約１０ｎｍとする。すなわち、半導体基板１１及び多結晶シリコン２５の約４．５ｎｍが熱酸化膜約１０ｎｍに置き換えられる。なお、図示されないが、半導体基板１１の表面及び多結晶シリコン２５の表面のシリコンが減少する。
【００２０】
図２（ｃ）に示すように、第３の領域３が被われ、第１及び２の領域１、２が露出するようにパターニングされたレジスト２７を形成し、希弗酸処理により、第１及び２の領域１、２の第１の酸化膜３１がエッチングされる。多結晶シリコン２５の端部が、素子分離酸化膜２１の端部から素子形成領域側に張り出すように、素子形成領域の上部に位置しているので、エッチングが半導体基板１１側に異常に食い込むことは抑制される。
【００２１】
図２（ｄ）に示すように、レジスト２７を剥離した後、図２（ｂ）に示す工程と同様に、半導体基板１１の表面及び多結晶シリコン２５の表面が熱酸化処理により変化し、第２の酸化膜３２ａが形成され、同時に、第１の酸化膜３１は、熱酸化処理により熱酸化膜が増加して、第１−２の酸化膜３２ｂとなる。第２の酸化膜３２ａの膜厚ｔ２は、第２の領域２のゲート絶縁膜（第２のゲート絶縁膜３３ｂ）と第１の領域１のゲート絶縁膜（第１のゲート絶縁膜３３ａ）との差に相当し、例えば、約１０ｎｍとする。すなわち、エッチングされた第１の酸化膜３１の下にあった半導体基板１１及び多結晶シリコン２５、並びに第１の酸化膜３１の下にある半導体基板１１及び多結晶シリコン２５の約４．５ｎｍが、熱酸化膜約１０ｎｍに置き換えられる。なお、膜厚の変化は、約２０ｎｍに増加した素子形成領域の第１−２の酸化膜３２ｂにのみ図示されている。
【００２２】
図３（ａ）に示すように、第２及び３の領域２、３が被われ、第１の領域１が露出するようにパターニングされたレジスト２７を形成し、図２（ｃ）に示す工程と同様に、希弗酸処理により、第１の領域１の第２の酸化膜３２ａがエッチングされる。
【００２３】
図３（ｂ）に示すように、レジスト２７を剥離した後、図２（ｂ）及び図２（ｄ）に示す工程と同様に、半導体基板１１の表面及び多結晶シリコン２５が熱酸化処理により変化し、第３の酸化膜３３ａが形成され、同時に、第２の酸化膜３２ａは、熱酸化処理により熱酸化膜が増加して、第２−３の酸化膜３３ｂとなり、第１−２の酸化膜３２ｂは、熱酸化処理により熱酸化膜が増加して、第１−２−３の酸化膜３３ｃとなる。
【００２４】
第３の酸化膜３３ａの膜厚ｔ３は、第１の領域１のゲート絶縁膜（第１のゲート絶縁膜３３ａ）に相当し、第１−２の酸化膜３３ｂは、第２の領域２のゲート絶縁膜（第２のゲート絶縁膜３３ｂ）に相当し、第１−２−３の酸化膜３３ｃは、第３の領域３のゲート絶縁膜（第３のゲート絶縁膜３３ｃ）に相当する。例えば、膜厚ｔ３が約１０ｎｍとすると、第２−３の酸化膜３３ｂが約２０ｎｍ、第１−２−３の酸化膜３３ｃが約３０ｎｍとなる。すなわち、半導体基板１１のシリコンの約４．５ｎｍ及び多結晶シリコン２５の約４．５ｎｍ以下の膜厚が、新たに、熱酸化膜に置き換えられる。
【００２５】
多結晶シリコン２５は、全て熱酸化膜に変化して、素子分離酸化膜２１に一体化される。なお、膜厚の変化は、約２０ｎｍに増加した素子形成領域の第２−３の酸化膜３３ｂ、及び約３０ｎｍに増加した素子形成領域の第１−２−３の酸化膜３３ｃにのみ図示されている。
【００２６】
第１の領域１の素子分離酸化膜２１は、図１（ａ）に示す工程における当初の膜厚に対して、図３（ａ）に示す工程で、残されていた多結晶シリコン２５が熱酸化処理で形成された膜厚だけ上乗せされている。すなわち、図３（ａ）に示す工程で、少しでも、多結晶シリコン２５が残されていれば、素子分離酸化膜２１の減少は起こらない。上述したように、もし、図３（ａ）に示す工程で、多結晶シリコン２５が残されていなくても、図２（ｃ）に示す工程で、残されていれば、多結晶シリコン２５を全く形成しない場合に比較して、素子分離酸化膜２１の減少は抑制される。
【００２７】
また、第２の領域２の素子分離酸化膜２１は、図１（ａ）に示す工程における当初の膜厚に対して、図２（ｃ）に示す工程で、残されていた多結晶シリコン２５が熱酸化処理で形成された膜厚だけ上乗せされている。
【００２８】
また、第３の領域３の素子分離酸化膜２１は、図１（ａ）に示す工程における当初の膜厚に対して、最初に堆積した多結晶シリコン２５が熱酸化処理で形成された膜厚だけ上乗せされている。
【００２９】
図３（ｃ）に示すように、第３の酸化膜３３ａ、第２−３の酸化膜３３ｂ、第１−２−３の酸化膜３３ｃは、上面に、例えば、所望の寸法の多結晶シリコンからなるゲート電極４１及びマスク膜（図示略）等が形成され、マスク膜等をマスクにして加工され、第１のゲート絶縁膜３３ａ、第２のゲート絶縁膜３３ｂ、及び第３のゲート絶縁膜３３ｃとなる。この後は、周知のＭＯＳＦＥＴの製造工程に従って、半導体装置が形成される。
【００３０】
上述したように、第１の領域１、及び第２の領域２のみを取り出すと、半導体装置の製造方法は、半導体基板１１の第１の領域１及び第２の領域２の表面の一部に素子分離酸化膜２１を形成する工程と、素子分離酸化膜２１の表面に多結晶シリコン２５を形成する工程と、多結晶シリコン２５の下部（シリコン基板１１側）が熱酸化されずに残るように熱酸化処理を行い、第１及び２の領域１、２の表面に第２の酸化膜３２ａを形成する工程と、第１の領域１の第２の酸化膜３２ａをエッチング除去する工程と、多結晶シリコン２５が全て酸化されるように熱酸化処理を行い、第１の領域１表面に第３の酸化膜３３ａ、及び第２の領域２表面に第２及び第３の酸化膜３２ａ、３３ａからなる第２−３の酸化膜３３ｂを形成する工程と、第１の領域１の第３の酸化膜３３ａを第１のゲート絶縁膜とし、第２の領域２の第２−３の酸化膜３３ｂを第２のゲート絶縁膜とする工程とを備えている。
【００３１】
その結果、最初に形成した素子分離酸化膜２１がエッチングされることはなく、膜厚が薄くなることが抑制される。素子分離酸化膜２１の膜厚が薄くならないので、素子分離酸化膜２１の上に配線を形成しても、この配線がゲートとなる寄生トランジスタが実質的に稼働することは減少し、フィールド耐圧の低下や、ウェル間のリークが増えるなどの問題は抑制される。
【００３２】
また、素子分離酸化膜２１の膜厚が薄くなることなく、第１の領域１の第３のゲート絶縁膜３３ａを比較的薄く、第２の領域２の第２−３のゲート絶縁膜３３ｂを比較的厚く形成でき、異なる特性のＭＯＳＦＥＴを必要とする半導体装置を形成することが可能である。例えば、３つの異なる膜厚の素子分離酸化膜２１を形成して、第１の領域１にロジック部、第２の領域２に低電源電圧アナログ部、及び第３の領域３に高電源電圧アナログ部を有する半導体装置を形成することが可能となる。
【００３３】
また、適切な膜厚で堆積した多結晶シリコン２５は、最終的に、全て酸化されるので、所望のゲート絶縁膜を形成した後、残った多結晶シリコンをエッチング除去する工程を必要とせず、製造工程の簡略化が可能となる。
【００３４】
また、素子分離酸化膜２１は、エッチングされることを予測して、予め厚く形成する必要がないので、半導体基板１１表面の凹凸を大きくすることがなく、フォトリソグラフィ工程が安定し、半導体装置の特性ばらつき等を抑制することが可能である。
【００３５】
また、多結晶シリコン２５の端部が、素子分離酸化膜２１の端部から素子形成領域側に張り出すように、素子形成領域の上部に位置していることにより、酸化膜をエッチングする時に発生する可能性のある多結晶シリコン２５の端部のシリコン基板１１側の異常エッチングを抑制でき、半導体装置のリーク不良等を低減可能となる。
【００３６】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００３７】
例えば、実施例では、ロジック部、低電源電圧アナログ部、及び高電源電圧アナログ部を有する半導体装置を形成する例を示したが、その他の領域、例えば、高速ロジック部、低速ロジック部、メモリセル部、パワー素子部等を加えて、これらを適宜組み合わせた半導体装置等に適用することは可能である。
【００３８】
また、実施例では、堆積シリコン膜が多結晶シリコンである例を示したが、堆積シリコン膜が非晶質シリコン膜であることは可能である。
【００３９】
また、実施例では、素子分離絶縁膜及びゲート絶縁膜を酸化膜として形成する例を示したが、素子分離絶縁膜及びゲート絶縁膜の、少なくとも、一部を酸窒化膜とすることは可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図２】本発明の実施例に係る半導体装置の図１に続く製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【符号の説明】
【００４１】
１  第１の領域
２  第２の領域
３  第３の領域
１１  半導体基板
２１  素子分離酸化膜
２３  ダミー酸化膜
２５  多結晶シリコン
２７  レジスト
２９  開口
３１  第１の酸化膜
３２ａ  第２の酸化膜
３２ｂ  第１−２の酸化膜
３３ａ  第３の酸化膜（第１のゲート絶縁膜）
３３ｂ  第２−３の酸化膜（第２のゲート絶縁膜）
３３ｃ  第１−２−３の酸化膜（第３のゲート絶縁膜）
４１  ゲート電極
【図１】
2010027688.tif 000003
【図２】
2010027688.tif 000004
【図３】
2010027688.tif 000005