(57)【要約】【課題】固体撮像装置において、撮像領域の画素セル行を選択制御する回路を削減し、回路規模を小さくする。【解決手段】二次元状に配置された画素セルで構成された撮像領域11と、撮像領域における各画素セル列にそれぞれ接続された垂直信号線VLIN1 、VLIN2 、…、VLINM-1 、VLINM と、撮像領域に対する１水平走査の期間内で電子シャッター状態および読み出し状態を設定する垂直選択回路100 と、垂直選択回路の状態にしたがって選択された画素セル行に駆動パルスを供給するパルスセレクタ回路101 と、画素セル、垂直選択回路およびパルスセレクタ回路を制御するタイミングジェネレータ回路102 とを具備し、垂直選択回路は、制御パルスを時分割に生成し、電子シャッター状態および読み出し状態を時分割多重で設定する。【選択図】図１
2010278648.tif 000002
【特許請求の範囲】
【請求項１】
二次元状に配置された画素セルで構成された撮像領域と、
前記撮像領域における各画素セル列にそれぞれ接続された垂直信号線と、
前記撮像領域に対する１水平走査の期間内で電子シャッター状態および読み出し状態を設定する垂直選択回路と、
前記垂直選択回路の状態にしたがって選択された画素セル行に駆動パルスを供給するパルスセレクタ回路と、
前記画素セル、前記垂直選択回路および前記パルスセレクタ回路を制御するタイミングジェネレータ回路とを具備し、
前記垂直選択回路は、前記電子シャッター状態および読み出し状態を時分割多重で設定することを特徴とする固体撮像装置。
【請求項２】
前記垂直選択回路は、前記電子シャッター状態を設定する時間を１水平走査期間内で前半と後半に分けて時分割多重で設定し、前記電子シャッター状態および読み出し状態が前記撮像領域における同じ画素セル行で重複して電子シャッター状態を設定することを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記垂直選択回路は、前記撮像領域の垂直方向において画素セル行を間引きして読み出す制御を行なうことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記垂直選択回路は、前記撮像領域の垂直方向において画素セル行を間引きして読み出し、複数の画素セル行の信号を平均する制御を行なうことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記垂直選択回路は、前記撮像領域の垂直方向における一端部または他端部を読み飛ばし、必要な領域のみ読み出す切り出す制御を行なうことを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特に１水平走査期間内で電子シャッター状態、読み出し状態を設定して画素セル行を駆動する回路に関するもので、例えばCMOSイメージセンサに使用される。
【背景技術】
【０００２】
CMOSイメージセンサにおいては、撮像処理に際して１水平走査期間内で電子シャッター状態、読み出し状態を設定制御するためのデコーダ回路を具備している。
【０００３】
しかし、従来のCMOSイメージセンサは、撮像領域の水平行毎に、電子シャッター状態、画素読み出し状態の設定数分だけ状態設定制御用のデコーダ回路を実装しているので、回路規模が大きくなっていた（特許文献１参照）。
【０００４】
また、電子シャッターと画素読み出しのタイミング差が電子シャッター時間（蓄積時間）となるが、電子シャッター時間を短い設定から長い設定に変更すると、開始時間の違う２種類の電子シャッターで時間的にオーバーラップする状況が起こる。このオーバーラップを回避するために、同時に２行選択する必要がある。そこで、従来のCMOSイメージセンサは、撮像領域の水平行毎に、同一の回路構成を持った電子シャッター状態設定制御用のデコーダ回路を２個用意し、オーバーラップを回避する時に２個のデコーダ回路を同時、あるいは、交互に使用している。しかし、このように電子シャッター状態設定制御用のデコーダ回路を水平行毎に２個用意すると、回路規模が大きくなる。
【０００５】
また、従来のCMOSイメージセンサは、撮像領域の垂直方向における途中の画素セル行を読み飛ばしながら読み出す垂直間引き動作を制御する場合に必要な垂直ライン選択回路を具備している。垂直間引き動作を行う際、読み飛ばした画素セル行の画素は常に電荷を誘起している状態にあり、電荷が誘起され続けると、その電荷が隣接画素へ漏れ出すブルーミングと呼ばれる問題を引き起こす。そこで、垂直間引き読み出しに際して、電子シャッター動作の前に読み飛ばす画素セル行の指定値をラッチ回路にセットしておき、この指定値に基づいて選択した読み飛ばす画素セル行の電荷を常に排出する。しかし、このようなラッチ回路を用意すると、回路規模が大きくなる。
【０００６】
また、従来のCMOSイメージセンサにおいて、単純な垂直間引き処理を行う場合には、画素間の距離が離れてしまうので、偽色が発生し、画質低下を招く。この偽色による画質低下の対策として、垂直画素平均処理により撮像画像を縮小する手法が知られている（特許文献２参照）。この垂直画素平均処理は、間引き処理のように垂直方向の画素の一部を間引いて捨てるのではなく、垂直方向の数画素分の画素値を垂直信号線と電流源を用いてアナログ平均する手法である。この手法によれば、垂直方向の読み出し画素の中間に位置する画素の情報も反映されるので、偽色が出にくくなる。しかし、垂直画素平均処理を従来のCMOSイメージセンサと同様の手法で実現しようとすると、隣接行を同時に駆動できるように垂直ライン選択回路を追加する必要が生じ、回路規模がさらに大きくなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１８４３５８号公報
【特許文献２】特開２００７−１７３９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は前記した従来の問題点を解決すべくなされたもので、撮像領域の画素セル行を選択制御する回路を削減し、回路規模を小さくし得る固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の固体撮像装置は、二次元状に配置された画素セルで構成された撮像領域と、前記撮像領域における各画素セル列にそれぞれ接続された垂直信号線と、前記撮像領域に対する１水平走査の期間内で電子シャッター状態および読み出し状態を設定する垂直選択回路と、前記垂直選択回路の状態にしたがって選択された画素セル行に駆動パルスを供給するパルスセレクタ回路と、前記画素セル、前記垂直選択回路および前記パルスセレクタ回路を制御するタイミングジェネレータ回路とを具備し、前記垂直選択回路は、前記電子シャッター状態および読み出し状態を時分割多重で設定することを特徴とする。
【発明の効果】
【００１０】
本発明の固体撮像装置によれば、撮像領域の画素セル行を選択制御する回路を削減し、回路規模を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の固体撮像装置の第１の実施形態に係るCMOSイメージセンサの構成例を示す回路図。
【図２】図１中に示した垂直選択回路の具体的な構成例を示す回路図。
【図３】図１中のパルスセレクタ回路の具体的な構成例を示す回路図。
【図４】図１に示したセンサにおける標準の読み出し（全行読み出し）動作例を示すタイミングチャート。
【図５】図１に示したセンサにおける垂直間引き時の読み出し動作例を示すタイミングチャート。
【図６】図１に示したセンサにおける画素平均時のセンサ動作例を示すタイミングチャート。
【図７】図１に示したセンサにおける切り出し時のセンサ動作例を示すタイミングチャート。
【図８】図１に示したセンサにおける標準の読み出し動作に際して電子シャッター期間をさらに１水平走査期間内で前半と後半に分けた例を示すタイミングチャート。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明を実施形態により説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１３】
＜第１の実施形態＞
図１は、本発明の固体撮像装置の第１の実施形態に係るCMOSイメージセンサの構成例を示す回路図である。このセンサは、基本構成として、撮像領域11と、垂直信号線VLIN1 、VLIN2 、…、VLINM-1 、VLINM と、電流源10-1 、10-2 、…、10-M-1 、10-M と、垂直選択回路100 と、パルスセレクタ回路101 と、タイミングジェネレータ回路102 を具備する。垂直選択回路100 は、撮像領域11に対する１水平走査の期間内で電子シャッター状態および読み出し状態を設定制御するためのデコーダ・レジスタを有する。パルスセレクタ回路101 は、垂直選択回路100 による設定状態にしたがって選択された行に駆動パルスを供給する。タイミングジェネレータ回路102 は、垂直選択回路100 およびパルスセレクタ回路101 などを制御するタイミングパルスを生成する。本実施形態において、垂直選択回路100 は、制御パルスを時分割に生成し、電子シャッター状態および読み出し状態を時分割多重で設定するような時分割多重設定制御を行なう。
【００１４】
以下、具体例を説明する。撮像領域11には、画素としての単位セル12-11、12-12、…、12-1M-1、…、12-NMがＮ行Ｍ列の二次元状に配置されており、各単位セル列に対応して垂直信号線VLIN1 、VLIN2 、…、VLINM-1 、VLINM が接続されている。
【００１５】
各単位セル12-11、12-12、…、12-1M-1、…、12-NMは、４つのトランジスタ（行選択トランジスタTa、増幅手段としての増幅トランジスタTb、リセット手段としてのリセットトランジスタTc、読み出し手段としての読み出しトランジスタTd）と、フォトダイオード（光電変換手段）PDで構成されている。単位セル12-11を例にとると、トランジスタTa、Tbの電流経路は電源VDD と垂直信号線VLIN1 間に直列接続されている。トランジスタTaのゲートにはパルス信号ADRES1が供給される。トランジスタTcの電流経路は電源VDD とトランジスタTbのゲート（検出部FD）との間に接続され、そのゲートにはパルス信号RESET1が供給される。また、トランジスタTdの電流経路の一端は検出部FDに接続され、ゲートには読み出しパルス信号READ1 が供給される。トランジスタTdの電流通路の他端にはフォトダイオードPDのカソードが接続され、フォトダイオードPDのアノードは接地されている。
【００１６】
撮像領域11の一端部（図中、上部）にはソースフォロア回路用の電流源10-1 、10-2 、…、10-M-1 、10-M が水平方向に配置されている。これら電流源10-1 、10-2 、…、10-M-1 、10-M の電流路は、垂直信号線VLIN1 、VLINE2、…、VLINM-1 、VLINM の一端と接地ノードとの間にそれぞれ接続されている。
【００１７】
垂直信号線VLIN1 、VLINE2、…、VLINM-1 、VLINM の他端部（図中、下部）には、カラム型アナログ／デジタル変換回路13と、このカラム型アナログ／デジタル変換回路13によりアナログ／デジタル（A/D）変換された信号をラッチするラッチ回路14と、このラッチ回路14によりラッチされた信号を記憶するラインメモリ15と、このラインメモリ15の信号を読み出す制御を行なう水平シフトレジスタ回路16が設けられている。
【００１８】
撮像領域11の行方向に隣接して、垂直選択回路100 、パルスセレクタ回路101 が設けられている。パルスセレクタ回路101 は、垂直選択回路100 から出力される行選択信号VSEL_RO1、VSEL_RO2、…、VSEL_RON01、VSEL_RONおよびVSEL_ES1、VSEL_ES2、…、VSEL_ESN-1、VSEL_ESN にしたがって、撮像領域11中の単位セル行を選択する信号を出力する。すなわち、パルスセレクタ回路101 は、撮像領域11の単位セル行に対応して、パルス信号ADRES1、ADRES2、…、ADRESN-1 、ADRESN、パルス信号RESET1、RESET2、…、RESETN-1、RESETNおよびパルス信号READ1 、READ2 、…、READN-1 、READN をそれぞれ供給する。
【００１９】
タイミングジェネレータ回路102 は、水平同期パルスにしたがって制御信号を生成し、アナログ／デジタル変換回路13、ラッチ回路14、ラインメモリ15、水平シフトレジスタ回路16、垂直選択回路100 、パルスセレクタ回路101 に制御信号を供給する。
【００２０】
図２は、図１中に示した垂直選択回路100 の具体的な構成例を示す回路図である。この垂直選択回路は、撮像領域11の各行に対応して同じ構成を有しており、各行に対応して、デコーダ110-1 、110-2 、…、110-N-1 、110-N 、セレクタ回路111-1 、111-2 、…、111-N-1 、111-N 、セレクタ回路112-1 、112-2 、…、112-N-1 、112-N 、セレクタ回路113-1 、113-2 、…、113-N-1 、113-N 、セレクタ回路114-1 、114-2 、…、114-N-1 、114-N 、レジスタ115-1 、115-2 、…、115-N-1 、115-N 、レジスタ116-1 、116-2 、…、116-N-1 、116-N を有する。
【００２１】
垂直選択回路100 には、入力信号DEC 、制御パルス信号ro_set、クロック信号clk 、電子シャッターセット信号es_set、レジスタセット信号reg_set 、非同期リセット信号rst_n 等の制御信号が入力される。デコーダ110-1 、110-2 、…、110-N-1 、110-N には、入力信号DEC が並列に入力され、かつ各行に対応するアドレス信号が個別に入力される。
【００２２】
セレクタ回路111-1 、111-2 、…、111-N-1 、111-N には、レジスタセット信号reg_set が一方入力として並列に入力され、かつセレクト信号として電子シャッターセット信号es_setが並列に入力される。セレクタ回路112-1 、112-2 、…、112-N-1 、112-N には、セレクタ回路111-1 、111-2 、…、111-N-1 、111-N の出力信号が一方入力として入力され、セレクト信号としてデコーダ110-1 、110-2 、…、110-N-1 、110-N の出力信号が入力される。
【００２３】
セレクタ回路113-1 、113-2 、…、113-N-1 、113-N には、レジスタセット信号reg_set が一方入力として並列に入力され、セレクト信号として読み出しセット信号ro_setが並列に入力される。セレクタ回路114-1 、114-2 、…、114-N-1 、114-N には、セレクタ回路113-1 、113-2 、…、113-N-1 、113-N の出力信号が一方入力として入力され、セレクト信号としてデコーダ110-1 、110-2 、…、110-N-1 、110-N の出力信号が入力される。
【００２４】
レジスタ115-1 、115-2 、…、115-N-1 、115-N には、セレクタ回路112-1 、112-2 、…、112-N-1 、112-N の出力信号がD 入力として入力され、非同期リセット信号rst_n およびクロック信号clk が並列に入力される。レジスタ115-1 、115-2 、…、115-N-1 、115-N の出力信号（Q 出力）は、セレクタ回路111-1 、111-2 、…、111-N-1 、111-N およびセレクタ回路112-1 、112-2 、…、112-N-1 、112-N に他方入力として入力されるとともに、撮像領域11の各行に対応する電子シャッター垂直選択信号VSEL_ES1、VSEL_ES2、…、VSEL_ES2-1、VSEL_ESNとして出力される。
【００２５】
レジスタ116-1 、116-2 、…、116-N-1 、116-N には、セレクタ回路114-1 、114-2 、…、114-N-1 、114-N の出力信号がD 入力として入力され、非同期リセット信号rst_n およびクロック信号clk が並列に入力される。レジスタ116-1 、116-2 、…、116-N-1 、116-N の出力信号（Q 出力）は、セレクタ回路113-1 、113-2 、…、113-N-1 、113-N およびセレクタ回路114-1 、114-2 、…、114-N-1 、114-N に他方入力として入力されるとともに、撮像領域11の各行に対応する読み出し垂直選択信号VSEL_RO1、VSEL_RO2、…、VSEL_RON-1、VSEL_RONとして出力される。
【００２６】
以下、垂直選択回路100 のうち撮像領域11の１行目に対応する回路部を例にして説明する。デコーダ110-1 は、入力信号DEC と対応する行番号（行アドレス信号）ｉとを比較し、一致すると“１”データ（Highレベル）を出力し、不一致の場合は“０”データ（Low レベル）を出力する。ここで、一般化すると、i 行目のデコーダ110-i は、入力信号DEC がi の時は“１”を出力し、それ以外の時は“０”を出力する。
【００２７】
レジスタ115-1 、116-1 は、非同期リセット信号rst_n=0 で初期化されてQ 出力が0 になり、rst_n=1 でリセット状態が解除される。これらのレジスタ115-1 、116-1 は、クロック信号clk の立ち上がりでD 入力（セレクタ回路112-1 あるいはセレクタ回路114-1 の出力）の値を取り込む。したがって、レジスタ115-1 、116-1 は、デコーダ110-1 の出力が“０”の時はクロック信号clk が変化しても出力値を保持し、デコーダ110-1 の出力が“１”の時はセレクタ回路111-1 、113-1 の出力を取り込む。
【００２８】
セレクタ回路111-1 は、セレクト信号es_setが“０”の時はレジスタ115-1 のQ 出力を出力する。一方、セレクタ回路111-1 は、セレクト信号es_setが“１”の時は、レジスタセット信号reg_set の値を出力する。したがって、セレクト信号es_setが“１”でかつデコーダ110-1 の出力が“１”の時は、reg_set の値がレジスタ115-1 にD 入力として入力される。
【００２９】
なお、図２において、レジスタに代えてラッチを用いればさらに回路規模を削減することができる。
【００３０】
図３は、図１中のパルスセレクタ回路101 の具体的な構成例を示す回路図である。パルスセレクタ回路は、撮像領域11の各行に対応して同じ構成を有しており、各行に対応して、AND ゲート120-1 、120-2 、…、120-N-1 、120-N 、AND ゲート121-1 、121-2 、…、121-N-1 、121-N 、AND ゲート122-1 、122-2 、…、122-N-1 、122-N 、AND ゲート123-1 、123-2 、…、123-N-1 、123-N 、AND ゲート124-1 、124-2 、…、124-N-1 、124-N 、ORゲート125-1 、125-2 、…、125-N-1 、125-N 、ORゲート126-1 、126-2 、…、126-N-1 、126-N を有する。
【００３１】
パルスセレクタ回路101 には、読み出し制御信号ROADR 、RORESET 、ROREAD、電子シャッター制御信号ESRESET 、ESREADのほか、垂直選択回路100 から出力される電子シャッター垂直選択信号VSEL_ES1、VSEL_ES2、…、VSEL_ESN-1、VSEL_ESN、読み出し垂直選択信号VSEL_RO1、VSEL_RO2、…、VSEL_RON-1、VSEL_RONなどのパルス信号が入力される。
【００３２】
すなわち、AND ゲート120-1 、120-2 、…、120-N-1 、120-N には、読み出し制御信号ROADR が並列に入力され、かつ読み出し垂直選択信号VSEL_RO1、VSEL_RO2、…、VSEL_RON-1、VSEL_RONが個別に入力される。AND ゲート121-1 、121-2 、…、121-N-1 、121-N には、読み出し制御信号RORESET が並列に入力され、かつ読み出し垂直選択信号VSEL_RO1、VSEL_RO2、…、VSEL_RON-1、VSEL_RONが個別に入力される。AND ゲート122-1 、122-2 、…、122-N-1 、122-N には、読み出し制御信号ROREADが並列に入力され、かつ読み出し垂直選択信号VSEL_RO1、VSEL_RO2、…、VSEL_RON-1、VSEL_RONが個別に入力される。AND ゲート123-1 、123-2 、…、123-N-1 、123-N には、電子シャッター制御信号ESRESET が並列に入力され、かつ電子シャッター垂直選択信号VSEL_ES1、VSEL_ES2、…、VSEL_ESN-1、VSEL_ESNが個別に入力される。AND ゲート124-1 、124-2 、…、124-N-1 、124-N には、電子シャッター制御信号ESREADが並列に入力され、かつ電子シャッター垂直選択信号VSEL_ES1、VSEL_ES2、…、VSEL_ESN-1、VSEL_ESNが個別に入力される。
【００３３】
ORゲート125-1 、125-2 、…、125-N-1 、125-N には、AND ゲート121-1 、121-2 、…、121-N-1 、121-N の出力信号RORESET1、RORESET2、…、RORESETN-1、RORESETNおよびAND ゲート123-1 、123-2 、…、123-N-1 、123-N の出力信号ESRESET1、ESRESET2、…、ESRESETN-1、ESRESETNが入力され、ORゲート125-1 、125-2 、…、125-N-1 、125-N はそれぞれ対応してリセット信号RESET1、RESET2、…、RESETN-1、RESETNを出力する。
【００３４】
ORゲート126-1 、126-2 、…、126-N-1 、126-N には、AND ゲート122-1 、122-2 、…、122-N-1 、122-N の出力信号ROREAD1 、ROREAD2 、…、ROREADN-1、ROREADN およびAND ゲート124-1 、124-2 、…、124-N-1 、124-N の出力信号ESREAD1 、ESREAD2 、…、ESREADN-1、ESREADN が入力され、ORゲート126-1 、126-2 、…、126-N-1 、126-N はそれぞれ対応して読み出し信号READ1 、READ2 、…、READN-1、READN を出力する。
【００３５】
以下、パルスセレクタ回路101 のうち撮像領域11の１行目に対応する回路部を例にとって説明する。AND ゲート120-1 、121-1 、122-1 は、画素読み出し駆動パルス信号ROADR 、RORESET 、ROREADそれぞれと、垂直選択回路100 から出力される読み出し垂直選択信号VSEL_RO1とに基づき、それぞれ対応してROADR1、RORESET1、ROREAD1を出力する。この場合、読み出し垂直選択信号VSEL_RO1が“１”の時には、それぞれ対応してADRES1、RORESET1、ROREAD1 を出力し、VSEL_RO1が“０”の時にはそれぞれ“０”を出力する。
【００３６】
AND ゲート123-1 、124-1 は、電子シャッター駆動パルス信号ESRESET 、ESREADそれぞれと、垂直選択回路100 から出力される電子シャッター垂直選択信号VSEL_ES1とに基づき、それぞれ対応してESRESET1、ESREAD1 を出力する。この場合、電子シャッター垂直選択信号VSEL_ES1が“１”の時には、それぞれ対応してESRESET1、ESREAD1 を出力し、VSEL_ES1 が“０”の時にはそれぞれ“０”を出力する。
【００３７】
ORゲート125-1 は、AND ゲート121-1 、123-1 の出力信号RORESET1、ESRESET1に基づき、リセット信号RESET1を対応する単位画素セル行に出力する。ORゲート126-1 は、AND ゲート122-1 、124-1 の出力信号ROREAD1 、ESREAD1 に基づき、読み出し信号READ1 を対応する単位画素セル行に出力する。
【００３８】
図４は、図１に示したセンサにおける標準の読み出し（全行読み出し）動作例を示すタイミングチャートである。図中、１Ｈと示した期間は、撮像領域11の１行を基準タイミングで読み出す時間を規定している。
【００３９】
パルスセレクタ回路101 に入力される読み出し制御信号ROADR 、RORESET 、ROREAD、電子シャッター制御信号ESRESET 、ESREADは、タイミングジェネレータ回路102 で水平同期パルスにしたがって毎Ｈ期間に同じタイミングで生成される。
【００４０】
垂直選択回路100 に入力される信号のうち、信号DEC は、タイミングジェネレータ回路102 において１Ｈ単位で制御される。制御パルス信号ro_setは、読み出し制御信号ROREAD, RORESET が“１”にならない期間に“１”になる。電子シャッターセット信号es_setは、電子シャッター制御信号ESREAD、ESRESET が“１”にならない期間に“１”になる。これらの制御パルス信号ro_set、電子シャッターセット信号es_setは、同時に“１”にならないようにする。また、レジスタセット信号reg_set は、制御パルス信号ro_setが“１”になる期間の後半および電子シャッターセット信号es_setが“１”になる期間の後半で“１”になる。クロック信号clk は、制御パルス信号ro_set、電子シャッターセット信号es_set、レジスタセット信号reg_setが対応して“１”、“０”、“０”の時、“１”、“０”、“１”の時、“０”、“１”、“０”の時、“０”、“１”、“１”の時に１回ずつ入力する。すなわち、上述したようにパルス信号を入力し、１Ｈ期間を電子シャッター設定期間と読み出し設定期間とに時分割することが可能になっている。
【００４１】
次に、電子シャッター（電荷排出）動作について説明する。電子シャッターセット信号es_setおよびレジスタセット信号reg_setが共に“１”の期間にクロック信号clk が入力される時、信号DEC を１に設定すると、電子シャッター垂直選択信号VSEL_ES1が“１”になり、電子シャッター制御信号ESREAD、ESRESET が１行目に入力され、ESREAD、ESRESETが対応してREAD1、RESET1として出力され、単位画素セル行に供給される。１Ｈ後の電子シャッターセット信号es_setが“１”の期間にクロック信号clk が入力される時、信号DEC を１に設定すると、電子シャッター垂直選択信号VSEL_ES1が“０”になる。以下、同様にして、１Ｈ置きに電子シャッター垂直選択信号VSEL_ES2、VSEL_ES3、…、VSEL_ESN-1、VSEL_ESNが“１”になるように制御し、対応してREAD2とRESET2、READ3とRESET3、…、READN-1とRESETN-1、READNとRESETNを単位画素セル行に供給することにより、１Ｈ毎に単位画素セル行を進めて電子シャッター動作を行う。
【００４２】
この際、選択された行内の単位セルｉでは、RESETiとREADi を同時にHighレベルにして、トランジスタTcとTdを同時にオンにし、フォトダイオードPDに蓄積された電荷を電源VDD に排出する。続いて、RESETiをHighレベルにしてトランジスタTcをオンにし、検出部FDをVDD レベルにリセットする。
【００４３】
次に、画素データ読み出し動作について説明する。上述した電子シャッター動作と基本的には同じ動作である。すなわち、制御パルス信号ro_setおよびレジスタセット信号reg_set 、信号DEC を制御し、１Ｈ置きに行選択信号VSEL_RO1、 VSEL_RO2、…、VSEL_RON-1 、VSEL_RON が“１”になるように制御し、対応してROREAD1とROADR1、ROREAD2とROADR2、ROREAD3とROADR3、…を、READ1とRESET1、READ2とRESET2、READ3とRESET3…として単位画素セル行に供給することにより、１Ｈ毎に単位画素セル行を進めて読み出しを行う。
【００４４】
この際、選択された行内の単位セルｉでは、まず、読み出す前に検出部FDの暗電流等のノイズ信号を除去するためにRESETiをHighレベルに設定して、検出部FDを電源電圧VDD にセットする。次に、ADRESiをHighレベルにすると、増幅用トランジスタTbと電流源からなるソースフォロア回路が動作する。READi をHighレベルにすると、読み出しトランジスタTdがオンし、排出後からの一定期間蓄積されたフォトダイオードPDで光電変換された信号電荷が読み出される。すると、垂直信号線VLIN1 、VLIN2 、…、VLINM-1 、VLINM には検出部FDの電圧レベルが読み出される。この信号をアナログ／デジタル変換回路13で変換し、変換したデジタル信号をラッチ回路14でラッチする。以上のようにして、各単位セル行の信号電荷を読み出す。
【００４５】
すなわち、本実施形態のセンサにおいては、撮像領域に対する１水平走査の期間Ｈ内で電子シャッター状態および読み出し状態を設定制御するデコーダ・レジスタを有する垂直選択回路は、電子シャッター状態および読み出し状態を時分割多重で設定するために制御パルスを時分割に生成し、時分割多重設定制御を行う。この制御により、本実施形態のセンサでは、電子シャッター状態および読み出し状態が撮像領域における同じ画素セル行で重複しても、回路規模を増やさずに電子シャッター状態を設定することが可能である。
【００４６】
図５は、図１に示したセンサにおける垂直間引き時における読み出し動作例を示すタイミングチャートであり、撮像領域に対する選択行数が半分（１／２）になる１／２間引きでの動作例を示している。このタイミングチャートでは、読み出される行は１、２、５、６行であり、読み飛ばされる行（電荷排出対象行）は３、４、７、８行として設定した例を示す。実際は、間引きで読み飛ばされる全ての行に対して３、４、７、８行に対する処理と同様の処理をする必要があるが、ここでは図示を省略している。
【００４７】
すなわち、間引き動作では、前述した標準の読み出し動作例と異なり、排出対象行を飛ばしながら電子シャッターおよび読み出しを行う。この場合、読み飛ばされた行の画素は常に電荷を誘起している状態にあり、誘起され続けると、誘起された電荷が隣接画素へ漏れ出すブルーミングと呼ばれる問題を引き起こす。このブルーミング対策として、読み飛ばす行の画素の電荷を常に排出させるために、電子シャッター動作前に、排出対象の単位画素セル行に電子シャッター制御パルスを常に入力するように設定する。この期間では、電子シャッターセット信号es_setおよびレジスタセット信号reg_set を“１”に設定し、信号DEC として排出対象行に対応する行番号を入力し、その時にクロック信号clk を入力する。
【００４８】
すなわち、本実施形態のセンサにおいては、垂直選択回路は、前述した時分割多重設定制御のほか、撮像領域の垂直方向において画素セル行を間引きして読み出す垂直間引き制御を行なう。この場合、本実施形態のセンサは、読み飛ばす行を指定して常に電荷を排出させるために従来は必要としていたラッチ回路が不要になる利点がある。
【００４９】
図６は、図１に示したセンサにおいて複数画素の信号を平均して撮像処理を行う際のセンサ動作例を示すタイミングチャートであり、ここでは２画素平均でのタイミングチャートを示す。標準の読み出し動作時のタイミングチャートではクロック信号clk を１回ずつ入力していたが、ここでは平均する画素数と同じ回数のクロック信号clk を入力する。図６では２単位セル行同時に電子シャッターおよび読み出しが行われているので、クロック信号clk を２回ずつ入力する。同時に読み出された画素値は、垂直信号線と電流源によってアナログ的に平均される。
【００５０】
すなわち、本実施形態のセンサにおいては、垂直選択回路は、前述した時分割多重設定制御のほか、撮像領域の垂直方向において画素セル行を間引きして読み出し、かつ複数の画素セル行の信号を平均して撮像処理する画素平均制御を行なう。
【００５１】
図７は、図１に示したセンサにおける切り出し時のセンサ動作例を示すタイミングチャートである。切り出しとは、撮像領域の垂直方向における一端部（画面上部）または垂直方向における他端部（画面下部）を読み飛ばし、必要な領域のみ読み出す手法である。読み飛ばす領域は間引きと同様にブルーミング対策のために、常に電荷排出状態に設定する。この処理は間引き処理と同様に電子シャッター前に実行する。図７は、１、２、Ｎ−１、Ｎ行を排出対象行に設定した時のタイミングチャートを示している。電子シャッターおよび読み出しは、標準の読み出し動作時のタイミングチャートと同様である。
【００５２】
すなわち、本実施形態のセンサにおいては、垂直選択回路は、前述した時分割多重設定制御のほか、撮像領域の垂直方向における一端部または他端部を読み飛ばして垂直方向における必要な領域のみ読み出す垂直切り出し制御を行なう。この場合、本実施形態のセンサでは、読み飛ばす行を指定して常に電荷排出させるために従来は必要としていたラッチ回路が不要になる利点がある。
【００５３】
＜第２の実施形態＞
図１に示したセンサにおいて、電子シャッターと画素読み出しのタイミング差が電子シャッター時間（蓄積時間）となるが、電子シャッター時間を短い設定から長い設定に変更すると、開始時間の違う２種類の電子シャッターで時間的にオーバーラップする状況が起こる。このようなオーバーラップを避けるべく制御するように構成した第２の実施形態について、代表的に、標準の読み出し動作を例にとって説明する。
【００５４】
図８は、第２の実施形態における標準の読み出し動作の例を示すタイミングチャートである。このタイミングチャートは、図４を参照して前述した第１の実施形態における標準の読み出し動作のタイミングチャートと比べて、基本的には同じであるが、電子シャッター期間をさらに１水平走査期間Ｈ内で前半と後半に分けるように制御パルスを生成する点が異なる。
【００５５】
すなわち、第２の実施形態のセンサにおいて、垂直選択回路は、前述した時分割多重設定制御のほか、電子シャッター状態を設定する時間を１水平走査期間Ｈ内で前半と後半に分けて時分割多重で設定する電子シャッター状態時分割多重設定制御を行なう。このような制御を行なうことにより、開始時間の違う２種類の電子シャッターで時間的にオーバーラップする状況を避けることが可能になる。
【００５６】
なお、上記各実施形態では、１画素１セル構成の単位画素セルのアレイ構成を有するイメージセンサの場合を説明したが、２画素１セル構成および４画素１セル構成等の単位画素セルのアレイ構成を有するイメージセンサでも実施できる。
【符号の説明】
【００５７】
11…撮像領域、12-11、12-12、…、12-1M、…12-NM…画素セル、VLIN1 、VLIN2、…、VLINM-1 、VLINM …垂直信号線、10-1 、10-2 、…、10-M-1、10-M…電流源、100 …垂直選択回路、101 …パルスセレクタ回路、102 …タイミングジェネレータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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