(57)【要約】【課題】シリコン層のスリップ転位を防止するとともに特性を向上させる。【解決手段】本発明の半導体基板の製造方法は、埋め込み酸化膜上にシリコン層が設けられた半導体基板の製造方法であって、膜厚が１ｎｍ以上１００ｎｍ以下の埋め込み酸化膜上にシリコン層のシード層を有するベース基板を準備する工程と、シード層を１０００℃以上１３００℃以下の温度でエピタキシャル成長させることにより、膜厚が１μｍ以上２０μｍ以下のシリコン層を形成する工程と、を有している。【選択図】図４
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜上にシリコン層が設けられた半導体基板の製造方法であって、
膜厚が１ｎｍ以上１００ｎｍ以下の埋め込み酸化膜上に前記シリコン層のシード層を有するベース基板を準備する工程と、
前記シード層を１０００℃以上１３００℃以下の温度でエピタキシャル成長させることにより、膜厚が１μｍ以上２０μｍ以下のシリコン層を形成する工程と、を有していることを特徴とする半導体基板の製造方法。
【請求項２】
前記ベース基板は、前記埋め込み酸化膜の膜厚が５ｎｍ以上８０ｎｍ以下であって、
前記シード層を１０５０℃以上１１５０℃以下の温度でエピタキシャル成長させることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記ベース基板が、イオン注入剥離法により製造されていることを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記ベース基板が、サイモックス法により製造されていることを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項５】
前記ベース基板が、モディファイドロウドーズ法により製造されていることを特徴とする請求項４に記載の半導体基板の製造方法。
【請求項６】
前記ベース基板は、サイモックス法で製造された基板の表層が２０ｎｍ以上の厚みで研磨により除去されてなることを特徴とする請求項４又は５に記載の半導体基板の製造方法。
【請求項７】
前記シリコン層を形成する工程では、前記シード層をエピタキシャル成長させた後にその表層を２０ｎｍ以上の厚みで除去して前記シリコン層を形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関し、特に埋め込み酸化膜上に膜厚が１μｍ以上のシリコン層を有するシリコン基板の製造方法に関する。
【背景技術】
【０００２】
従来から、高性能なデバイスを製造可能な半導体基板として、ＳＯＩウェーハが知られている。ＳＯＩウェーハは、典型的には膜厚が１５０〜５００ｎｍ程度の埋め込み酸化膜（以下ＢＯＸ膜と称する場合がある）上にシリコン層（以下、ＳＯＩ層と称する場合がある）を有するウェーハである。ＳＯＩウェーハは、ＳＯＩ層の膜厚により厚膜ＳＯＩウェーハと薄膜ＳＯＩウェーハとに大別される。
【０００３】
厚膜ＳＯＩウェーハは、表面に埋め込み酸化膜を有するサポートウェーハと、単結晶シリコンウェーハとを貼合わせた後に、単結晶シリコンウェーハを研削・研磨してＳＯＩ層を所定の膜厚まで薄肉化することにより製造されている。厚膜ＳＯＩウェーハにおいて、典型的にはＳＯＩ層の膜厚が５〜５０μｍ程度であり、ＳＯＩ層の膜厚ばらつきが±１μｍ程度である。
【０００４】
薄膜ＳＯＩウェーハは、単結晶シリコンウェーハの表層に酸素イオンを注入した後に、酸素イオンを熱拡散させることにより製造されている。薄膜ＳＯＩウェーハにおいて、典型的にはＳＯＩ層の膜厚が０．０２〜１μｍ程度であり、ＳＯＩ層の膜厚ばらつきが±０．０１μｍ程度である。
【０００５】
近年、ＳＯＩ層の膜厚が厚膜ＳＯＩウェーハと同程度であって、ＳＯＩ層の膜厚ばらつきが±０．１μｍ程度であるＳＯＩウェーハが求められている（例えば、特許文献１）。特許文献１の裏面照射型の固体撮像素子は、フォトダイオードに対して配線が形成された側（表面側）と反対側（裏面側）から光を入射させるものである。配線が形成された層を介さずに光がフォトダイオードに入射することにより、高感度かつ低ノイズになっている。このような裏面照射型の固体撮像素子の他にもバイポーラデバイスやパワーデバイス等の製造においても前記のような特性のＳＯＩウェーハは、極めて有用である。
【０００６】
薄膜ＳＯＩウェーハよりもＳＯＩ層の膜厚を厚くするとともに、厚膜ＳＯＩウェーハよりも膜厚ばらつきを小さくする手法としては、ＳＯＩウェーハのＳＯＩ層上にエピタキシャル膜を成長させて、ＳＯＩ層を厚膜化する手法が提案されている。この手法ではＳＯＩウェーハにスリップ転位が生じやすいので、ＳＯＩウェーハの品質が低下してしまう不都合がある。スリップ転位を低減可能な技術としては、特許文献２に開示されている技術が挙げられる。
【０００７】
特許文献２では、エピタキシャル層の成長開始時においてＳＯＩウェーハの表面での加熱ランプ光の反射率を３０％以上８０％以下にしている。これにより、加熱ランプ光のエネルギーの吸収が効率良く行われてＳＯＩウェーハ内の温度分布が均一になり、スリップ転位の発生を低減できるとされている。
【特許文献１】特開２００７−３２４６２９号公報
【特許文献２】特開２００７−１９４５３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献２の技術によれば、スリップ転位を低減することができると考えられる。しかしながら、近年のデバイスの高性能化に伴ってＳＯＩウェーハにはスリップ転位の低減とともに特性の向上も求められており、以下の理由により特許文献２の技術ではこのような要求に対応できないおそれがある。
【０００９】
一般に、ＳＯＩ層の結晶性を改善するためには、エピタキシャル成長温度を高くすればよい。しかしながら、エピタキシャル成長温度を高くするほど、ＢＯＸ膜とＳＯＩ層とで熱膨張係数が異なることによる歪が顕著になり、この歪がスリップ転位の一因になってしまう。特許文献２の技術によれば、温度分布を均一にすることが可能であるが、温度分布が均一であっても熱膨張係数が異なることによる歪を解決することはできない。したがって、特許文献２の技術を用いても結晶性の改善とスリップ転位の防止とを両立することは難しい。
【００１０】
また、特にＳＯＩウェーハの製造にあっては、エピタキシャル成長温度を高くするほどＳＯＩ層における金属汚染が顕著になる不都合もある。これは、エピタキシャル膜の原料ガスが、その供給経路において配管等と反応し、反応生成物（金属成分）が原料ガスにより運ばれてエピタキシャル膜に混入するためと考えられる。バルク状のウェーハ上にエピタキシャル膜を形成する場合であれば、エピタキシャル膜中の金属成分がウェーハ全体に拡散する。しかしながら、ＳＯＩウェーハにおいては、エピタキシャル膜中の金属成分の拡散がＢＯＸ膜により阻害され、金属成分がエピタキシャル膜中に蓄積してしまう。このように、金属成分の蓄積はＳＯＩウェーハの製造における独特の課題であるが、その具体的な対策がないため、結晶性の改善と金属汚染の低減とを両立することは難しい。
【００１１】
本発明は、前記事情に鑑み成されたものであって、スリップ転位の防止と特性の向上とをともに実現可能な半導体基板の製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【００１２】
本発明の半導体基板の製造方法は、埋め込み酸化膜上にシリコン層が設けられた半導体基板の製造方法であって、膜厚が１ｎｍ以上１００ｎｍ以下の埋め込み酸化膜上に前記シリコン層のシード層を有するベース基板を準備する工程と、前記シード層を１０００℃以上１３００℃以下の温度でエピタキシャル成長させることにより、膜厚が１μｍ以上２０μｍ以下のシリコン層を形成する工程と、を有していることを特徴とする。
【００１３】
通常の埋め込み酸化膜は膜厚が１５０ｎｍ程度であるが、前記のように埋め込み酸化膜の膜厚を１ｎｍ以上１００ｎｍ以下にすれば、埋め込み酸化膜とシード層と間の熱による歪みが小さくなり、この歪みに起因するスリップ転位が格段に低減される。したがって、スリップ転位を生じることなく高温条件下でシード層をエピタキシャル成長させることが可能になり、特にシード層を１０００℃以上１３００℃以下の温度でエピタキシャル成長させることにより、結晶性が極めて良好なシリコン層を形成することができる。また、エピタキシャル成長法によれば、シリコン層の膜厚を高精度に制御することができ、膜厚が１μｍ以上２０μｍ以下であって、しかも膜厚ばらつきが±０．１μｍ以下のシリコン層を形成することができる。
【００１４】
また、埋め込み酸化膜の膜厚を１ｎｍ以上１００ｎｍ以下にしているので、以下の理由により格段に良好な特性のシリコン層を形成することができる。
シリコン層の特性を示す指標としてキャリアのライフタイムがあり、ライフタイムが長いほど能動層として良好に機能させることができる。ライフタイムは、シリコン層の結晶性が良好であるほど長くなり、金属汚染が顕著になるほど短くなる。高温条件下でエピタキシャル成長させると、シリコン層の結晶性が良好になるが金属汚染も顕著になってしまう。これは、エピタキシャル成長に用いられるガスが活性であることが一因である。
【００１５】
例えば、ジクロロシラン等の原料ガスは腐食性を有しており、高温条件下であるほど、ガス供給用の配管等に含まれる金属の腐食が顕著になる。腐食により生じた金属成分が原料ガスにより成膜室に運ばれることにより、エピタキシャル成長中に膜に混入する金属成分の量が増加してしまう。特に、埋め込み酸化膜を有する半導体基板にあっては、埋め込み酸化膜の下層に金属成分が拡散することが埋め込み酸化膜により阻害されてしまう。これにより、エピタキシャル膜中に金属成分が蓄積して、金属汚染が顕著になる。
【００１６】
本願発明者は、良好な結晶性と金属汚染の低減とを両立すべく、埋め込み酸化膜の膜厚を制御することに着目して鋭意研究を行った。その結果、埋め込み酸化膜の膜厚を１ｎｍ以上１００ｎｍ以下にすれば、金属成分が埋め込み酸化膜を通ってその下層に拡散することを見出した。特に、前記シード層を１０００℃以上１３００℃以下の温度でエピタキシャル成長させることにより、良好な結晶性と金属汚染の低減とを両立することができることが分かった。このように、本発明によればスリップ転位を防止することができるとともに良好なシリコン層を形成することができるので、高性能なデバイスが得られる半導体基板を製造することが可能になる。
【００１７】
また、前記ベース基板は、前記埋め込み酸化膜の膜厚が５ｎｍ以上８０ｎｍ以下であって、前記シード層を１０５０℃以上１１５０℃以下の温度でエピタキシャル成長させることが好ましい。
詳しくは［発明を実施するための最良の形態］で説明するが、埋め込み酸化膜の膜厚が８０ｎｍ以下であって、シード層を１０５０℃以上１１５０℃以下でエピタキシャル成長させることにより、シリコン層におけるキャリアのライフタイムが５００μｓ以上になり、かつシリコン層に含まれる単位面積当たりの金属イオン数が５×１０９ｃｍ−２以下になる。これにより、バイポーラデバイスやパワーデバイス、金属汚染に起因するノイズ等に敏感なデバイス等のほとんどのデバイスの製造に対応可能な半導体基板が得られる。
また、埋め込み酸化膜の膜厚を５ｎｍ以上にすることにより、デバイスの製造中における埋め込み酸化膜のプロセス耐性を確保することができ、デバイスの様々な製造方法に対応可能な半導体基板を製造することが可能になる。
【００１８】
また、前記ベース基板が、イオン注入剥離法により製造されていてもよい。
Ｓｍａｒｔ  Ｃｕｔ法（登録商標）等のイオン注入剥離法によれば、膜厚ばらつきが±０．０１μｍ以下のシード層を有するベース基板が容易に得られる。したがって、イオン注入剥離法により製造されたベース基板を用いることにより、シリコン層の膜厚精度が良好な半導体基板を低コストで製造することができる。
【００１９】
また、前記ベース基板が、サイモックス法により製造されていてもよい。この場合には、前記ベース基板が、モディファイドロウドーズ法により製造されていることが好ましい。また、前記ベース基板は、サイモックス法で製造された基板の表層が２０ｎｍ以上の厚みで研磨により除去されてなることも好ましい。
サイモックス法によれば、貼合せ法と異なり埋め込み酸化膜とシード層との間に空隙が生じることがない。したがって、良好な結晶性でシード層をエピタキシャル成長させることができ、良好な結晶性のシリコン層を形成することができる。
【００２０】
また、特にサイモックス法のうちのモディファイドロウドーズ法により製造されたベース基板を用いることにより、埋め込み酸化膜を熱酸化膜と同等の良好な膜質にすることができる。また、サイモックス法で製造されたベース基板は、表層に周期的なラフネスを生じていることがある。タッチポリッシュ等の研磨速度が遅い研磨により、２０ｎｍ以上の厚みで表層が除去されていれば、ラフネスがない平坦なシード層になり、良好な膜厚精度でありしかも良好な結晶性のシリコン層を形成することができる。
【００２１】
また、前記シリコン層を形成する工程は、前記シード層をエピタキシャル成長させた後にその表層を２０ｎｍ以上の厚みで除去して前記シリコン層を形成することが好ましい。
このようにすれば、エピタキシャル成長させた膜の表層において、ラフネスを生じた部分や結晶性が低い部分を除去することができ、良好な膜厚精度かつ良好な結晶性のシリコン層を形成することができる。
【発明の効果】
【００２２】
本発明によれば、膜厚が１μｍ以上２０μｍ以下であって、しかも膜厚ばらつきが±０．１μｍ以下のシリコン層を有する半導体基板を製造することができる。製造された半導体基板は、シリコン層の結晶性が良好になっているとともにスリップ転位及び金属汚染が低減されていることにより、キャリアのライフタイムが格段に改善されている。本発明により製造された半導体基板を用いてデバイスを製造することにより、デバイスにおいてリーク電流を低減することやノイズを低減することが可能になり、高性能なデバイスが得られるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。本実施形態では、薄膜ＳＯＩウェーハ（ベース基板）の表層を厚膜化してＳＯＩウェーハ（半導体基板）を製造する。
【００２４】
図１（ａ）〜（ｅ）は、本発明の半導体基板の製造方法に係る一実施形態を示す断面工程図である。
ＳＯＩウェーハを製造するには、埋め込み酸化膜（以下、ＢＯＸ膜と称す）上に単結晶シリコンからなるシード層を有する薄膜ＳＯＩウェーハを用意する。薄膜ＳＯＩウェーハとしては、貼合せ法やＳＩＭＯＸ法（サイモックス法）等により製造して用いてもよいし、これらの方法で製造された製品を用いてもよい。
【００２５】
貼合せ法は、２枚のシリコンウェーハを貼合せる方法である。片方のシリコンウェーハの表面に熱酸化法等により酸化膜を形成した後に、２枚のシリコンウェーハを貼合せる。そして、いずれかのシリコンウェーハを薄肉化することにより、酸化膜がＢＯＸ膜になる。貼合せ法としては、Ｓｍａｒｔ  Ｃｕｔ法（登録商標）等のイオン注入剥離法が知られている。
【００２６】
イオン注入剥離法は、シリコンウェーハに水素イオンを打ち込んでおき、水素イオンが打ち込まれた層に沿ってシリコンウェーハを剥離することにより薄肉化を行う方法である。この方法によれば、ＢＯＸ膜上に高精度な膜厚で単結晶シリコンからなるシード層を残すことができる。シード層の膜厚ばらつきとしては、±０．０１μｍ以下にすることが可能である。
【００２７】
本実施形態では、ＳＩＭＯＸ法の一つであるモディファイドロウドーズ法（以下、ＭＬＤ法と称す）を用いて薄膜ＳＯＩウェーハを製造し、これをベース基板に用いる。なお、ＳＩＭＯＸ法によれば、シリコンウェーハの高精度な深さにＢＯＸ膜を形成することができるので、シリコンウェーハの表面に高精度な膜厚のシード層を設けることができる。
【００２８】
ＭＬＤ法により薄膜ＳＯＩウェーハを製造するには、まず、図１（ａ）に示すようにシリコンウェーハ１０の内部に酸素イオンを注入する。シリコンウェーハ１０は、例えば、ＣＺ法にて作製されたシリコンをウェーハ状に加工することにより得られる。シリコンウェーハ１０には、ホウ素（Ｂ）等のｐ型のドーパント、またはリン（Ｐ）等のｎ型のドーパントが添加されている。
【００２９】
酸素イオンの注入は、１次イオン注入と２次イオン注入とに分けて行う。１次イオン注入は、例えば基板温度が３００℃以上（好ましくは４００℃〜６５０℃）、注入エネルギーが１４０〜２２０ｋｅＶ（好ましくは１７０ＫｅＶ）の加速エネルギー、ドーズ量が２×１０１６ｃｍ−２〜４×１０１７ｃｍ−２（好ましくは、２．５×１０１７ｃｍ−２）の条件で行う。そして、２次イオン注入は、シリコンウェーハ１０を加熱せずに、ドーズ量が２．０×１０１５ｃｍ−２（１次イオン注入の１／１００程度）の条件で行う。これにより、シリコンウェーハ１０の内部に、酸素イオンを高濃度で含むシリコンからなる高濃度層１１ａが形成される。
【００３０】
次いで、図１（ｂ）に示すように、酸素イオンが注入されたシリコンウェーハ１０に熱処理を行う。具体的には、まず、酸素を３０〜６０％含むＡｒ雰囲気で、基板温度を１２９０〜１３８０℃程度にして５〜４０時間程度の内部酸化処理（ＩＴＯＸ）を行う。内部酸化処理の後に、酸素を０．５〜４％、ＤＣＥ（ジクロルエチレン）を０．３％程度含むＡｒ雰囲気で、基板温度を１２９０〜１３８０℃程度にして５〜４０時間程度のアニール処理を行う。これにより、高濃度層１１ａに含まれる酸素イオンが熱拡散して、ＢＯＸ膜１１になる。ＢＯＸ膜１１の膜厚については、酸素イオン注入における注入エネルギーやドーズ量を調整すること等により制御することができる。本発明ではＢＯＸ膜１１の膜厚を、１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上８０ｎｍ以下、さらに好ましくは１５ｎｍ以上２５ｎｍ以下にする。
【００３１】
次いで、図１（ｃ）に示すように、シリコンウェーハ１０の表層１２ａをタッチポリッシュ（研磨）により除去する。具体的には、研磨スラリーの選択や研磨圧力の調整により、研磨速度を著しく低下させて研磨することにより、表層１２ａのうちのシリコンウェーハ１０の表面から２０ｎｍ以上の厚み部分を除去する。ＳＩＭＯＸ法によると表層１２ａにラフネスを生じることがあるが、タッチポリッシュによりシリコンウェーハ１０の表層１２ａを高度に平坦化することができる。このようにして、ＢＯＸ膜１１上に単結晶からなるシード層１２を有する薄膜ＳＯＩウェーハ２０が得られる。
なお、酸素イオンの注入深さやタッチポリッシュによる研磨量を調整することにより、シード層１１の膜厚としては０．０２〜１μｍ程度にしておく。
【００３２】
次いで、図１（ｄ）に示すように、薄膜ＳＯＩウェーハ２０のシード層１１をエピタキシャル成長させる。具体的には、エピタキシャル成長法による成膜装置を用いる。成膜装置は、薄膜ＳＯＩウェーハ２０を載置するサセプタを有する成膜室、成膜室内に原料ガスを供給するガス供給装置や、成膜室内の雰囲気を制御する雰囲気制御装置、薄膜ＳＯＩウェーハ２０の温度を制御する温度制御装置等を備えている。
【００３３】
シード層１１をエピタキシャル成長させるには、まず成膜室のサセプタに薄膜ＳＯＩウェーハ２０を載置する。そして、薄膜ＳＯＩウェーハ２０を所定の基板温度まで加熱するとともに、成膜室内に原料ガスを供給する。本発明では基板温度を、１０００℃以上１３００℃以下、好ましくは１０５０℃以上１１５０以下にする。このようにして、成膜室内に供給された原料ガスが化学反応して、シード層１２上にシード層１２の結晶性を引き継いでシリコンが堆積し、シリコンからなるエピタキシャル膜１３が形成される。
【００３４】
成膜室内に供給された原料ガスには、通常は鉄やニッケル、銅等の金属成分が含まれている。この金属成分は、原料ガスのガス配管等の供給経路において、原料ガスがガス配管を腐食させることにより生じると考えられる。金属成分は、原料ガスをキャリアガスとして成膜室内に運ばれ、エピタキシャル成長中の膜に混入する。基板温度を高くするほど、原料ガスが活性になるため、混入する金属成分の量が増加すると考えられる。
【００３５】
本実施形態においてもエピタキシャル膜１３に金属成分が混入すると考えられる。しかしながら、本発明ではＢＯＸ膜１１の膜厚を１ｎｍ以上１００ｎｍ以下にしているので、混入した金属成分がシード層１２及びＢＯＸ膜１１を通ってＢＯＸ膜１１の下層まで拡散する。したがって、エピタキシャル膜１３に金属成分が蓄積することがなく、エピタキシャル膜１３に残留する金属成分の量を減らすことができる。
【００３６】
本発明では、エピタキシャル膜１３に残留する金属成分の量を減らすことができるので、金属成分の残留量を低減しつつエピタキシャル膜１３の結晶性が良好になる程度まで基板温度を高くすることができる。これにより、良好な結晶性のエピタキシャル膜１３を形成することができる。
【００３７】
基板温度を高くすることによりＢＯＸ膜１１とシード層１２との線膨張の違いによる歪みがシード層１２に生じ、この歪みがエピタキシャル膜１３にスリップ転位を生じさせることも考えられる。しかしながら、本発明ではＢＯＸ膜１１の膜厚を１ｎｍ以上１００ｎｍ以下にしているので、歪みが無視できるほど小さくなり、エピタキシャル膜１３にスリップ転位を生じることが防止される。
【００３８】
以上のようにしてシード層１２をエピタキシャル成長させ、シード層１２とエピタキシャル膜１３とからなり膜厚が１μｍ以上２０μｍ以下のＳＯＩ層１４を形成する。このようにして、ＳＯＩウェーハ３０が得られる。
【００３９】
次に、本発明により得られるＳＯＩウェーハ（半導体基板）の特性について説明する。
図２（ａ）、（ｂ）は、比較例のＳＯＩウェーハ、及び実施例のＳＯＩウェーハについて、スリップ転位の有無と金属汚染量とを示す表である。図２（ａ）、（ｂ）に示す比較例１〜４、実施例１〜１２は、いずれもシード層の膜厚が９０ｎｍであり、エピタキシャル成長において基板温度を１１００℃にしたものである。
【００４０】
スリップ転位の有無については、形成されたＳＯＩ層にレーザー照射を行い、その散乱光をパーティクルカウンターのヘイズ測定モードにてマップ観察して判定した。図２（ａ）、（ｂ）において、スリップ検査が○のものは、ＳＯＩ層の検査領域においてなんらパターンが検出されなかったものであり、スリップ転位がないことを示す。また、スリップ検査が×のものは、スリップ転位が検出されたものを示す。
【００４１】
金属汚染量については、ＳＯＩ層をフッ酸と硝酸の混合溶液に溶解させ、原子吸光法により混合溶液に含まれる鉄の量を測定した。図２（ａ）、（ｂ）には、ＳＯＩ層に含まれる単位面積当りの鉄原子の数を示している。現状では、金属汚染量が１．０×１０１０ｃｍ−２以下のＳＯＩウェーハであれば、ほとんどのデバイスの製造に用いることができる。また、裏面照射型の固体撮像素子等のようにＳＯＩ層に流れる電流値に敏感なデバイスにあっては、金属成分が電流値の精度低下やノイズの一因になるため、デバイスの製造用に金属汚染量が５．０×１０９ｃｍ−２以下のＳＯＩウェーハを用いることが好ましいと考えられる。
【００４２】
図２（ａ）の［表１］に示す比較例１、２、実施例１〜６は、いずれもＭＬＤ法で製造された薄膜ＳＯＩウェーハを用いており、ＢＯＸ膜の膜厚が互いに異なるものである。ＢＯＸ膜の膜厚は、比較例１で３００ｎｍ、比較例２で１５０ｎｍ、実施例１で１００ｎｍ、実施例２で８０ｎｍ、実施例３で５０ｎｍ、実施例４で２５ｎｍ、実施例５で１０ｎｍ、実施例６で５ｎｍになっている。
【００４３】
図２（ａ）から分かるように、ＢＯＸ膜の膜厚が１５０ｎｍ以上である比較例１、２は、スリップ転位が検出されており、金属汚染量も１．０×１０１０ｃｍ−２を超えている。
ＢＯＸ膜の膜厚が１００ｎｍである実施例１は、比較例１、２よりもスリップ転位が低減されているものの、スリップ転位が検出されている。金属汚染量については、１．０×１０１０ｃｍ−２以下の良好な値になっている。このことから、本発明による実施例１は、比較例１、２に比べて良好なＳＯＩウェーハであることが分かる。
【００４４】
また、ＢＯＸ膜の膜厚が８０ｎｍ以下である実施例２〜６については、スリップ転位が検出されなかったことに加えて金属汚染量が５．０×１０９ｃｍ−２以下になっている。このことから、本発明による実施例２〜６は、比較例１、２に比べて、極めて良好なＳＯＩウェーハであることが分かる。
【００４５】
図２（ｂ）の［表２］に示す比較例３、４、実施例７〜１２は、いずれもＳｍａｒｔ  Ｃｕｔ法（登録商標）で製造された薄膜ＳＯＩウェーハを用いており、ＢＯＸ膜の膜厚が互いに異なるものである。ＢＯＸ膜の膜厚は、比較例３で３００ｎｍ、比較例４で１５０ｎｍ、実施例７で１００ｎｍ、実施例８で８０ｎｍ、実施例９で５０ｎｍ、実施例１０で２５ｎｍ、実施例１１で１０ｎｍ、実施例１２で５ｎｍになっている。
【００４６】
図２（ｂ）から分かるように、Ｓｍａｒｔ  Ｃｕｔ法（登録商標）により製造された薄膜ＳＯＩウェーハを用いた場合でも、ＢＯＸ膜の膜厚が１５０ｎｍ以上である比較例３、４には、スリップ転位が検出されており、金属汚染量も１．０×１０１０ｃｍ−２を超えている。
一方、本発明による実施例７は、比較例３、４に比べて金属汚染量が１．０×１０１０ｃｍ−２以下になっている点で優れる良好なＳＯＩウェーハになっている。また、本発明による実施例８〜１２は、比較例３、４に比べてスリップ検査、金属汚染量のいずれにおいても優れており、極めて良好なＳＯＩウェーハであることが分かる。
【００４７】
以上のように、ＳＩＭＯＸ法、Ｓｍａｒｔ  Ｃｕｔ法（登録商標）等の貼合せ法のいずれにおいても、本発明を適用することにより良好なＳＯＩウェーハが得られることが分かる。
【００４８】
図３は、ＢＯＸ膜の膜厚とエピタキシャル成長における基板温度（エピタキシャル成長温度）とを系統的に異ならせて、スリップ転位の有無を調べた結果を示す表である。なお、薄膜ＳＯＩウェーハとしては、ＳＩＭＯＸ法で製造されたものを用いている。ＢＯＸ膜の膜厚としては、１０ｎｍ、５０ｎｍ、８０ｎｍ、１５０ｎｍの４通りに異ならせており、エピタキシャル成長温度としては、９００℃、１０００℃、１１００℃、１１５０℃、１２００℃の５通りに異ならせている。スリップ転位の有無については、前記した方法と同様に、パーティクルカウンターのヘイズ測定モードを用いて判定した。
【００４９】
図３の［表３］に示すように、エピタキシャル成長温度が９００℃である場合には、ＢＯＸ膜の膜厚が１０ｎｍ〜１５０ｎｍのいずれであってもスリップ転位が検出されていない。これは、シード層の熱膨張係数がＢＯＸ膜と異なることによりエピタキシャル成長中に生じるシード層の歪が、スリップ転位に至らない程度に小さいためと考えられる。エピタキシャル成長温度を１０００℃以上にすると、ＢＯＸ膜の膜厚が１５０ｎｍであるものにスリップ転位が検出されている。これは、９００℃の場合よりもエピタキシャル成長温度が上昇したことにより、熱膨張係数の違いが顕著に影響してシード層の歪が、スリップ転位を生じさせる程度に大きくなったためと考えられる。
【００５０】
一方、ＢＯＸ膜の膜厚が８０ｎｍ以下である場合には、エピタキシャル成長温度を１０００℃以上にしてもスリップ転位が検出されていない。このことから、本発明を適用することによりスリップ転位を防止しつつ、エピタキシャル成長温度を上昇させることができることが分かる。
【００５１】
図４は、図３の［表３］と同様の条件で製造したＳＯＩウェーハにおいて、キャリアのライフタイムを測定した結果を示すグラフである。図４のグラフにおいて、横軸はエピタキシャル成長における基板温度を示しており、縦軸はライフタイムを示している。また、図４のグラフでは、ＢＯＸ膜の膜厚ごとにデータを平滑線で繋いで示している。
【００５２】
図４のグラフに示すライフタイムの値は、光導電減衰法による測定値である。具体的には、ＳＯＩ層にレーザー照射して少数キャリアを発生させ、少数キャリアの再結合の時定数によりライフタイムを測定した。少数キャリアの再結合の時定数については、マイクロ波の反射強度の時間変化により求めた。
【００５３】
ライフタイムはＳＯＩ層の特性を示す指標であり、ライフタイムが長いほど良好な特性であることを示す。例えば、ライフタイムが長いＳＯＩ層であるほど、リーク電流が少ない等の長所を有する。ライフタイムは、ＳＯＩ層の結晶性が良好であるほど長くなり、金属汚染量が少ないほど長くなる。ライフタイムが５００μｓ以上のＳＯＩ層を有するＳＯＩウェーハであれば、高性能なデバイスの製造に極めて有用である。
【００５４】
図４のグラフに示すように、ＢＯＸ膜の膜厚によりライフタイムを比較すると、ＢＯＸ膜の膜厚が薄くなるほどライフタイムが長くなることが分かる。特に、膜厚が１５０ｎｍのものと膜厚が８０ｎｍのものでライフタイムの差が顕著である。これは、ＢＯＸ膜の膜厚を８０ｎｍ以下にすることにより、ＳＯＩ層に残留した金属汚染量が低減されたので、ライフタイムが格段に向上したと考えられる。
【００５５】
このように、ＢＯＸ膜の膜厚を薄くするほどライフタイムが増加するが、一方でＳＯＩウェーハを用いたデバイスの製造においてはプロセス耐性が低くなることが考えられる。ＢＯＸ膜にプラズマ等による絶縁破壊を生じないこと、ＢＯＸ膜がエッチングのストッパとして機能すること、及びＢＯＸ膜の膜厚精度が確保可能であることをともに満たすためには、ＢＯＸ膜の膜厚が５ｎｍ以上であればよく、１５ｎｍ以上であるとさらによい。以上のような観点から、ＢＯＸ膜の膜厚としては、５ｎｍ以上８０ｎｍ以下であることが好ましく、１５ｎｍ以上２５ｎｍ以下であることがさらに好ましい。
【００５６】
また、エピタキシャル成長温度に着目すると、ＢＯＸ膜の膜厚が１０ｎｍ以上１５０ｎｍ以下のＳＯＩウェーハのいずれにおいても、エピタキシャル成長温度が１１５０℃程度でライフタイムが最大になっている。これは、１１５０℃程度まではエピタキシャル成長温度を高くするほど、ＳＯＩ層の結晶性が改善されるためと考えられる。また、ＳＯＩ層の結晶性を改善する効果が１１５０℃程度で飽和し、１１５０℃以上では金属汚染量の増加によりライフタイムが減少していると考えられる。このことから、エピタキシャル成長温度を１０５０℃以上１１５０℃以下にすることによりライフタイムが最大化され、ライフタイムが５００μ以上になるので極めて良好なＳＯＩウェーハになることが分かる。
【００５７】
図５（ａ）は、タッチポリッシュによる研磨量と欠陥の数との関係、及び研磨量とヘイズレベルを示すグラフである。図５（ａ）に示すグラフのデータは、いずれもＳＩＭＯＸ方で製造された薄膜ＳＯＩウェーハの表層の一部をタッチポリッシュにより除去して、ベース基板に用いたものである。ＢＯＸ膜の膜厚が１０ｎｍ、タッチポリッシュ前のＳＯＩ層の膜厚が１００ｎｍ、エピタキシャル成長温度が１１００℃のものである。グラフの左の縦軸はＬＰＤを示しており、グラフの右の軸は、ヘイズレベルを示している。また、グラフの横軸は、研磨により減じた膜厚（研磨量）を示している。
【００５８】
図５（ａ）のグラフに示すように、タッチポリッシュを行わなかったもの（研磨量が０ｎｍのもの）に比べて、タッチポリッシュを行ったものは、いずれもＬＰＤ及びヘイズレベルがともに減少している。特に、研磨量を２０ｎｍ以上にすることで、欠陥数及びヘイズレベルを低減する効果が顕著になり、良好なＳＯＩウェーハになることがわかる。
【００５９】
図５（ｂ）は、図５（ａ）のグラフと同様に、研磨量と欠陥の数との関係、及び研磨量とヘイズレベルを示すグラフである。図５（ｂ）では、タッチポリッシュ前のＳＯＩ層の膜厚を２００ｎｍにして製造されたＳＯＩウェーハについて示している。図５（ｂ）のグラフに示すように、タッチポリッシュ前のＳＯＩ層の膜厚を２００ｎｍにしたものについても、タッチポリッシュを行うことにより欠陥数及びヘイズレベルが低減されている。図５（ａ）に示した研磨量が４０ｎｍ以上のものは、図５（ｂ）に示した研磨量が７０ｎｍ以上のものとＬＰＤ及びヘイズレベルが同程度まで低減されている。以上のことから、研磨量を２０ｎｍ以上にすれば欠陥数及びヘイズレベルが低減され、特に４０ｎｍ以上にすれば十分な効果が得られることが分かる。
【００６０】
以上のような本発明の半導体基板の製造方法にあっては、埋め込み酸化膜（ＢＯＸ膜）の膜厚を１ｎｍ以上１００ｎｍにしているので、スリップ転位が防止されるとともにと金属汚染量が低減される。従来は、エピタキシャル成長温度を高くすると、スリップ転位が生じやすくなる不都合や金属汚染量が増加してしまう不都合があったが、本発明によればこのような不都合が解決されるので、エピタキシャル温度を高くすることができ、ＳＯＩ層の結晶性が改善される。これにより得られたＳＯＩウェーハは、金属汚染量が低減されておりしかも結晶性が改善されているので、キャリアのライフタイムが格段に長くなっている。
【００６１】
本発明によるＳＯＩウェーハは、ＳＯＩ層の膜厚が１μｍ以上２０μｍ以下であるので、バイポーラデバイスやパワーデバイス等の高耐圧デバイスの製造に用いることができる。製造された高耐圧デバイスは、ＳＯＩ層のキャリアのライフタイムが格段に長くなっていることによりリーク電流が格段に低減され、低消費電力になる。また、本発明によるＳＯＩウェーハは、裏面照射型の固体撮像素子のようなノイズに敏感なデバイス等の製造にも用いることができる。製造されたデバイスは、金属汚染量が低減されていること等により、高感度で高性能なものになる。
【００６２】
なお、前記実施形態では、エピタキシャル成長の前にタッチポリッシュによる研磨を行ったが、エピタキシャル成長させた膜に対して研磨を行ってもよい。エピタキシャル成長後にタッチポリッシュを行った場合にも、エピタキシャル成長前にタッチポリッシュを行った場合と同様の効果が得られる。また、エピタキシャル成長の前後にともにタッチポリッシュを行ってもよい。
【図面の簡単な説明】
【００６３】
【図１】（ａ）〜（ｅ）は本発明の半導体基板の製造方法を示す断面工程図である。
【図２】（ａ）、（ｂ）は、それぞれスリップ転位の有無と金属汚染量とを示す表である。
【図３】ＢＯＸ膜の膜厚及びエピタキシャル成長温度がスリップ転位に及ぼす影響を示す表である。
【図４】ＢＯＸ膜の膜厚及びエピタキシャル成長温度がキャリアのライフタイムに及ぼす影響を示すグラフである。
【図５】（ａ）、（ｂ）は、それぞれ研磨量と欠陥の数との関係及び研磨量とヘイズレベルを示すグラフである。
【符号の説明】
【００６４】
１０・・・シリコンウェーハ、１１・・・ＢＯＸ膜（埋め込み酸化膜）、１２・・・シード層、１４・・・ＳＯＩ層（シリコン層）、２０・・・薄膜ＳＯＩウェーハ（ベース基板）、３・・・ＳＯＩウェーハ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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