(57)【要約】【課題】フィルファクター（ＦＦ）を高め、かつチャージシェアリングの発生を防ぐことのできるイメージセンサ及びその製造方法を提供する。【解決手段】本発明によるイメージセンサは第１基板に形成されたリードアウト回路と、前記第１基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域と、前記第１基板上に形成された層間絶縁層に前記電気接合領域と電気的に連結されて形成された配線と、前記配線上に第１導電型伝導層と第２導電型伝導層を含んで形成されたイメージ感知部と、を含むことを特徴とする。【選択図】図１
2010087511.tif 000002
【特許請求の範囲】
【請求項１】
第１基板に形成されたリードアウト回路と、
前記第１基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域と、
前記第１基板上に形成された層間絶縁層に前記電気接合領域と電気的に連結されて形成された配線と、
前記配線上に第１導電型伝導層と第２導電型伝導層を含んで形成されたイメージ感知部と、
を含むことを特徴とするイメージセンサ。
【請求項２】
前記電気接合領域は、
前記第１基板に形成された第１導電型イオン注入領域と、
前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域と、
を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記電気接合領域と前記配線の間に形成された第１導電型連結領域をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項４に記載のイメージセンサ。
【請求項７】
前記イメージ感知部を貫通するビアホールに前記第１導電型伝導層と前記配線を連結して形成されたコンタクトプラグと、
前記第２導電型伝導層に対するビアホールの側壁に形成された側壁絶縁層と、
をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記側壁絶縁層上の前記ビアホールを埋める第３絶縁層をさらに含み、
前記コンタクトプラグは前記第１導電型伝導層と接触することを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記コンタクトプラグは、前記側壁絶縁層を介在して前記第２導電型伝導層の上側の高さまで形成されたことを特徴とする請求項７に記載のイメージセンサ。
【請求項１０】
前記コンタクトプラグ上に形成された第３絶縁層をさらに含むことを特徴とする請求項９に記載のイメージセンサ。
【請求項１１】
第１基板にリードアウト回路を形成する段階と、
前記第１基板に前記リードアウト回路と電気的に連結される電気接合領域を形成する段階と、
前記第１基板上に層間絶縁層を形成し、前記電気接合領域と電気的に連結される配線を前記層間絶縁層に形成する段階と、
前記層間絶縁層上に第１導電型伝導層と第２導電型伝導層を含むイメージ感知部を形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。
【請求項１２】
前記電気接合領域を形成する段階は、
前記第１基板に第１導電型イオン注入領域を形成する段階と、
前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階と、
を含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１３】
前記リードアウト回路は、
トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１４】
前記電気接合領域と前記配線の間に第１導電型連結領域を形成する段階をさらに含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１５】
前記イメージ感知部の第２導電型伝導層を一部除去する第１ビアホールを形成する段階と、
前記第２導電型伝導層の側壁に側壁絶縁層を形成する段階と、
前記側壁絶縁層をエッチングマスクとして、前記第１導電型伝導層と前記層間絶縁層を一部エッチングし、前記配線を露出する第２ビアホールを形成する段階と、
前記第２ビアホールに前記第１導電型伝導層と前記配線を連結するコンタクトプラグを形成する段階と、
をさらに含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１６】
前記第２導電型伝導層の側壁に側壁絶縁層を形成する段階は、
前記第１ビアホールに第２絶縁層を形成する段階と、
前記第２絶縁層を全面エッチングする段階と、
を含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１７】
前記コンタクトプラグを形成する段階の後に、
前記第２導電型伝導層の部分のコンタクトプラグを除去して、第３ビアホールを形成する段階と、
前記第３ビアホールに第３絶縁層を形成する段階と、
をさらに含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１８】
前記コンタクトプラグを形成する段階の後に、
前記イメージ感知部の上側のコンタクトプラグを除去する段階と、
前記コンタクトプラグ上に第３絶縁層を形成する段階と、
をさらに含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けられる。
【０００３】
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少することによって、受光部の面積が縮小し、画像特性（Image Quality）が低下する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほどの積層高さの減少がなされず、エアリーディスクと呼ばれる光の回折現象により、受光部に入射されるフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着、またはウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法でリードアウト回路をシリコン基板に形成させ、フォトダイオードはリードアウト回路の上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。フォトダイオードとリードアウト回路は配線を介在して連結される。
【０００６】
一方、従来技術によれば、トランスファトランジスタ両端のソース及びドレーン共に高濃度のＮ型にドーピングされているので、チャージシェアリングが発生するという問題がある。チャージシェアリングが発生すると、出力画像の感度を低下させ、画像エラーを発生させるなどといった問題を起こす。
【０００７】
また、従来技術によれば、フォトダイオードとリードアウト回路の間を、フォトチャージ（光電荷／Photo Charge）が円滑に移動することができず、暗電流、サチュレーション及び感度低下が発生している。
【０００８】
また、従来技術によればリードアウト回路とフォトダイオードを連結するコンタクトプラグによりフォトダイオード内でショートが発生する問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はフィルファクター（ＦＦ）を高め、かつチャージシェアリングの発生を防ぐことのできるイメージセンサ及びその製造方法を提供する。
【００１０】
また、本発明はフォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度低下を防止できるイメージセンサ及びその製造方法を提供する。
【００１１】
また、本発明はリードアウト回路とイメージ感知部を連結するコンタクトプラグにおいて、電気的ショートを防止できるイメージセンサ及びその製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明のある態様のイメージセンサは、第１基板に形成されたリードアウト回路と、前記第１基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域と、前記第１基板上に形成された層間絶縁層に前記電気接合領域と電気的に連結されて形成された配線と、前記配線上に第１導電型伝導層と第２導電型伝導層を含んで形成されたイメージ感知部と、を含むことを特徴とする。
【００１３】
また、本発明の別の態様のイメージセンサの製造方法は、第１基板にリードアウト回路を形成する段階と、前記第１基板に前記リードアウト回路と電気的に連結される電気接合領域を形成する段階と、前記第１基板上に層間絶縁層を形成し、前記電気接合領域と電気的に連結される配線を前記層間絶縁層に形成する段階と、前記層間絶縁層上に第１導電型伝導層と第２導電型伝導層を含むイメージ感知部を形成する段階と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によるイメージセンサ及びその製造方法によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になる。
【００１５】
また、本発明によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成し、フォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度の低下を防止することができる。
【００１６】
また、本発明によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施例によるイメージセンサの断面図である。
【図２】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図３】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図４】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図５】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図６】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図７】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図８】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図９】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図１０】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図１１】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図１２】本発明の第１実施例によるイメージセンサの製造方法の工程断面図である。
【図１３】本発明の第２実施例によるイメージセンサの製造方法の工程断面図である。
【図１４】本発明の第２実施例によるイメージセンサの製造方法の工程断面図である。
【図１５】本発明の第３実施例によるイメージセンサの断面図である。
【発明を実施するための形態】
【００１８】
以下、実施例によるイメージセンサ及びその製造方法を添付された図面を参照しながら説明する。
【００１９】
（第１実施例）
図１は第１実施例によるイメージセンサの断面図である。
【００２０】
第１実施例によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０と、前記第１基板１００に前記リードアウト回路１２０と電気的に連結されて形成された電気接合領域１４０と、前記第１基板１００上に形成された第１層間絶縁層１６０に前記電気接合領域１４０と電気的に連結されて形成された配線１５０と、前記配線１５０上に形成された第２層間絶縁層１６２と、前記第２層間絶縁層１６２上に第１導電型伝導層２１４と第２導電型伝導層２１６を含んで形成されたイメージ感知部２１０と、を含むことができる。
【００２１】
また、第１実施例は前記イメージ感知部２１０を貫通するビアホールに前記第１導電型伝導層２１４と前記配線１５０を連結して形成されたコンタクトプラグ２３０と、前記第２導電型伝導層２１６に対するビアホールの側壁に形成された側壁絶縁層２２６と、をさらに含むことができる。
【００２２】
前記イメージ感知部２１０はフォトダイオードからなることができるが、これに限定されるものではなく、フォトゲート、フォトダイオードとフォトゲートの結合形態などからなることができる。一方、実施例はフォトダイオードが結晶型半導体層に形成されたものを例にしているが、これに限定されるものではなく、非晶質半導体層に形成されたものを含む。
【００２３】
以下、図２乃至図１２を参照して、第１実施例によるイメージセンサの製造方法を説明する。
【００２４】
まず、図２は配線１５０とリードアウト回路が形成された第１基板１００の概略図であり、図３は図２の詳細図である。以下、図３を基準として説明することにする。
【００２５】
図３に示しているように、 第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義し、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２６】
実施例は、前記第１基板１００に電気接合領域１４０を形成する段階及び前記電気接合領域１４０の上部に前記配線１５０と連結される第１導電型連結領域１４７を形成する段階を含むことができる。
【００２７】
例えば、前記電気接合領域１４０は、ＰＮ接合１４０からなることができるが、これに限定されるものではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図２のように、Ｐ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）接合からなることができるが、これに限定されるものではない。前記第１基板１００は、第２導電型に導電されてなることができるが、これに限定されるものではない。
【００２８】
実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされ、出力画像の感度を高めることができる。
【００２９】
すなわち、実施例は図３に示しているようにリードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両端のソース／ドレーン間に電圧差があるようにし、フォトチャージの完全なダンピングが可能になる。
【００３０】
以下、実施例のフォトチャージのダンピング構造について具体的に説明する。
【００３１】
実施例において、Ｎ＋接合であるフローティングディフュージョン１３１ノードと違って、電気接合領域１４０であるＰＮＰ接合１４０は印加電圧が完全に伝達されず、一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage）といい、ピニング電圧は、Ｐ０（１４５）及びＮ−（１４３）のドーピング濃度に依存する。
【００３２】
具体的に、フォトダイオード２１０より生成された電子は、ＰＮＰ接合１４０に移動して、トランスファトランジスタ１２１がオンの時、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。
【００３３】
Ｐ０／Ｎ−／Ｐ−接合１４０の最大電圧値はピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値はＶｄｄ−Ｒｘ Ｖｔｈになるので、トランスファトランジスタ１２１両端間の電圧差によってチャージシェアリングがおこらず、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされることができる。
【００３４】
すなわち、実施例において、第１基板１００であるシリコン基板に、Ｎ＋／Ｐウェル接合ではなくＰ０／Ｎ−／Ｐウェル接合を形成させた理由は、４−Ｔr ＡＰＳリセット動作時、Ｐ０／Ｎ−／Ｐウェル接合のＮ−（１４３）に＋電圧が印加され、Ｐ０（１４５）及びＰウェル１４１には接地電圧が印加されるので、一定の電圧以上ではＰ０／Ｎ−／Ｐウェル二重接合がバイポーラ接合トランジスタ（ＢＪＴ）構造の場合のようにピンチオフが発生するようになり、これをピニング電圧という。したがって、トランスファトランジスタ１２１両端のソース及びドレーン間に電圧差が発生し、トランスファトランジスタのオン／オフの動作時、フォトチャージがＮ−ウェルからトランスファトランジスタを通じてフローティングディフュージョンに完全にダンピングされることで、チャージシェアリングを防止することができる。
【００３５】
よって、従来技術のように、単純にフォトダイオードがＮ＋接合に連結された場合と違い、本発明によればサチュレーション及び感度の低下などの問題を防止することができる。
【００３６】
また、本発明によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーションの低下及び感度の低下を防止することができる。
【００３７】
このためには、第１実施例は、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７として、Ｎ＋ドーピング領域を形成することができる。前記Ｎ＋領域１４７は、前記Ｐ０（１４５）を貫通してＮ−（１４３）に接触するように形成することができる。
【００３８】
一方、このような第１導電型連結領域１４７が漏出源（Leakage Source）になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、本発明は、第１メタルコンタクト１５１ａのエッチング後にプラグインプラント（Plug Implant）を行うことができるが、これに限定されるものではない。例えば、イオン注入パターン（図示せず）を形成して、これをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。
【００３９】
すなわち、第１実施例のように、コンタクト形成部にのみ局所的にＮ＋ドーピングを施したのは、暗信号を最小化しながらオーミックコンタクトの形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をＮ＋ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
【００４０】
続いて、前記第１基板１００上に層間絶縁層１６０を形成し、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３を含むことができるが、これに限定されるものではない。
【００４１】
以後、前記配線１５０上に第２層間絶縁層１６２を形成する。例えば、酸化膜または窒化膜などの絶縁層から第２層間絶縁層１６２を形成することができる。前記第２層間絶縁層１６２は第１基板１００とイメージ感知部２１０が形成された第２基板（図示しない）のボンディング力を増大することができる。
【００４２】
次に、図４に示しているように、前記第２層間絶縁層１６２の上に第１導電型伝導層２１４と第２導電型伝導層２１６を含むイメージ感知部２１０を形成する。イメージ感知部２１０下側の構成は、図２の概略図を用いて図示する。
【００４３】
例えば、第２基板（図示しない）の結晶型半導体層にＮ−層２１４、Ｐ＋層２１６を含むフォトダイオードを形成することができる。また、オーミックコンタクトのためのＮ＋層２１２をさらに含むことができる。実施例は、前記第１導電型伝導層２１４の厚さが前記第２導電型伝導層２１６の厚さより厚く形成されることによって、電荷貯蔵容量を増加させることができる。すなわち、Ｎ−層２１４をより厚く形成して面積を拡張させることによって、光電子を含有できるキャパシティーを向上させることができる。
【００４４】
以後、前記イメージ感知部２１０をピクセル毎に分離するエッチング工程を行い、ピクセル間分離層２５０によりピクセル間エッチングされた部分を埋めることで、ピクセル毎に分離することができる。例えば、前記ピクセル間分離層２５０は酸化膜などの絶縁膜からなることができるが、これに限定されるものではない。例えば、イオン注入によって、ピクセル間分離層２５０を形成することができる。このようなピクセル間分離層２５０の形成は、コンタクトプラグ２３０が形成された後に行うこともできる。
【００４５】
次に、図５に示しているように、イメージ感知部の上に第１絶縁層２２２を形成し、第１ビアホールＨ１（図６を参照）を形成するための感光膜パターン３１０を形成する。例えば、酸化膜または窒化膜から第１絶縁層２２２を形成することができるが、これに限定されるものではない。
【００４６】
次に、図６に示しているように、前記イメージ感知部２１０の第２導電型伝導層２１６を一部除去する、すなわち第１ビアホールＨ１を形成する。例えば、前記感光膜パターンをエッチングマスクとしてＰ＋層２１６を一部除去し、Ｎ−層２１４を露出させる第１ビアホールＨ１を形成することができる。前記第１ビアホールＨ１は第２導電型伝導層２１６よりは深く、かつ高濃度の第１導電型伝導層２１２よりは浅く形成することができる。
【００４７】
次に、図７に示しているように、前記感光膜パターン３１０を除去する。
【００４８】
次に、図８に示しているように、前記第２導電型伝導層２１６の側壁に側壁絶縁層２２６を形成する。例えば、前記第１ビアホールＨ１に酸化膜などにより第２絶縁層２２４を形成する。以後、前記第２絶縁層２２４をエッチバックなどによる全面エッチングによって、第２導電型伝導層２１６の側壁に側壁絶縁層２２６を形成することができる。
【００４９】
本発明によるイメージセンサ及びその製造方法によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【００５０】
次に、図９に示しているように、前記側壁絶縁層２２６をエッチングマスクとして、前記第１ビアホールと連結されて前記配線１５０を露出する第２ビアホールＨ２を形成する。例えば、前記イメージ感知部２１０及び前記第２層間絶縁層１６２を貫通して前記配線１５０の上側を露出する第２ビアホールＨ２を形成することができる。
【００５１】
次に、図１０に示しているように、前記第２ビアホールＨ２に前記第１導電型伝導層２１４と前記配線１５０を連結するコンタクトプラグ２３０を形成することができる。例えば、タングステンＷ、チタニウムＴｉ等の金属によって、第２ビアホールＨ２を埋めるコンタクトプラグ２３０を形成することができる。
【００５２】
次に、図１１に示しているように、前記第２導電型伝導層２１６の部分のコンタクトプラグ２３０を除去して、第３ビアホールＨ３を形成することができる。例えば、全面エッチングによってＰ＋層２１６領域のコンタクトプラグを除去することができる。
【００５３】
以後、図１２に示しているように、前記第３ビアホールＨ３に第３絶縁層２２８を形成することができる。例えば、第３ビアホールＨ３に酸化膜などによる第３絶縁層２２８を形成することができる。
【００５４】
以後、前記第２導電型伝導層２１６にグラウンド工程を行うことができる。
【００５５】
本発明によるイメージセンサ及びその製造方法によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【００５６】
（第２実施例）
図１３乃至図１４は第２実施例によるイメージセンサの製造方法の工程断面図である。第２実施例は前記第１実施例の技術的特徴を採用することができる。以下、第１実施例との相違点を中心に説明する。
【００５７】
まず、図１３に示しているように、第１ビアホールにコンタクトプラグ２３０を形成する段階まで行う。
【００５８】
一方、図１４に示しているように、第２実施例は第１実施例とは違い、前記イメージ感知部２１０上側のコンタクトプラグ２３０を除去する。以後、前記コンタクトプラグ２３０上に第３絶縁層２２８を形成し、前記第２導電型伝導層２１６に対するグラウンド工程を行うことができる。
【００５９】
第２実施例によれば、側壁絶縁層２２６によりコンタクトプラグ２３０と第２導電型伝導層２１６が電気的に絶縁されることによって、イメージ感知部２１０上側に存在するコンタクトプラグ２３０のみを除去してもショートが発生せず、製造工程上の効率を向上させることができる。
【００６０】
（第３実施例）
図１５は第３実施例によるイメージセンサの断面図であり、配線１５０が形成された第１基板に対する詳細図である。第３実施例は前記第１実施例の技術的特徴を採用することができる。
【００６１】
一方、第３実施例は第１実施例と違い、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。
【００６２】
実施例によれば、Ｐ０／Ｎ−／Ｐ−接合１４０にオーミックコンタクトのためのＮ＋連結領域１４８を形成することができるが、この時、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａの形成工程において、漏出源が発生することがある。すなわち、Ｐ０／Ｎ−／Ｐ−接合１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部において、コンタクトの形成工程中に発生する結晶欠陥は漏出源になる。
【００６３】
また、Ｎ＋連結領域１４８をＰ０／Ｎ−／Ｐ−接合１４０表面に形成させる場合、Ｎ＋／Ｐ０接合１４８／１４５によるＥ-Ｆｉｅｌｄが加わるので、これもまた漏出源になることがある。
【００６４】
よって、第３実施例は、Ｐ０層にドーピングされず、Ｎ＋連結領域１４８より構成されたアクティブ領域に第１メタルコンタクト１５１ａを形成し、これをＮ−接合１４３と連結させるレイアウトを提示する。
【００６５】
第３実施例によれば、基板表面のＥ-Ｆｉｅｌｄが発生しなくなり、これは３次元集積（３-Ｄ Integrated）ＣＩＳの暗電流減少に寄与することができる。
【００６６】
本発明によるイメージセンサ及びその製造方法によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になる。
【００６７】
また、本発明によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成し、フォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度の低下を防止することができる。
【００６８】
また、本発明によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
【符号の説明】
【００６９】
１００  第１基板、  １１０  素子分離膜、  １２０  リードアウト回路、  １３０  イオン注入領域、  １４７  第１導電型連結領域、  １５０  配線、  １６０  層間絶縁層、  １６２  第２層間絶縁層、  ２１０  イメージ感知部、  ２１２  高濃度の第１導電型伝導層、  ２１４  第１導電型伝導層、  ２１６  第２導電型伝導層、  ２２２  第１絶縁層、  ２２６  側壁絶縁層、  ２２８  第３絶縁層、  ２３０  コンタクトプラグ、  ２５０  ピクセル間分離層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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