(57)【要約】【課題】  累積使用時間が長くなり放電セル毎に放電特性が変化してもサスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となるプラズマディスプレイパネルの駆動方法を提供する。【解決手段】  維持発光行程にて、プラズマディスプレイパネルの一方の行電極に印加される維持パルスのピーク電位から接地電位側へ電位が変化する後縁部の期間内において、一方の行電極の電位が接地電位よりピーク電位側の電位である第１の電位に到達した時点にて、一方の行電極がフローティング状態とされ、一方の行電極がフローティング状態を維持する期間にて他方の行電極に対して維持パルスの印加が開始され、他方の行電極への維持パルスの印加開始時点の後、一方の行電極がフローティング状態から接地電位に等しくされる。【選択図】  図８
2010008583.tif 000002
【特許請求の範囲】
【請求項１】
一方の行電極及び他方の行電極が設けられたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、
前記サブフィールドの各々は、前記一方の行電極と前記他方の行電極に対して交互に維持パルスを印加する維持発光行程を含み、
前記維持発光行程では、前記一方の行電極に印加される前記維持パルスのピーク電位から接地電位側へ電位が変化する後縁部の期間内において、前記一方の行電極の電位が接地電位よりピーク電位側の電位である第１の電位に到達した時点にて、前記一方の行電極をフローティング状態とし、
前記一方の行電極が前記フローティング状態を維持する期間にて前記他方の行電極に対して前記維持パルスの印加を開始し、
前記他方の行電極への前記維持パルスの印加開始時点の後、前記一方の行電極を前記フローティング状態から接地電位に等しくさせることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記他方の行電極への前記維持パルスの印加開始後、前記維持パルスのピーク電位に達した時点までの期間内で、前記一方の電極を前記フローティング状態から接地電位に等しくさせることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記他方の行電極に印加される前記維持パルスのピーク電位に達した時点まで前記一方の行電極を前記フローティング状態とし、その後、接地することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記維持発光行程にて、前記他方の行電極に印加される前記維持パルスのピーク電位から接地電位側へ電位が変化する後縁部の期間内において、接地電位よりピーク電位側の電位である第２の電位に到達した時点にて、前記他方の行電極をフローティング状態とし、
前記他方の行電極が前記フローティング状態を維持する期間にて前記一方の行電極に対して前記維持パルスの印加を開始し、
前記一方の行電極への前記維持パルスの印加開始時点の後、前記他方の行電極を前記フローティング状態から接地電位に等しくさせることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記フローティング状態とその後の接地電位状態を１フィールド中の全ての前記維持パルスの印加時に実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記フローティング状態とその後の接地電位状態とを特定の前記維持パルスの印加時に実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記フローティング状態の期間後に接地する時点は、前記維持パルスが前記ピーク電位に達する時点と同一であることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記接地電位に等しくさせる時点を、１フィールド中の発光負荷に応じて調整することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記接地電位に等しくさせる時点を、前記サブフィールド毎に調整することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記接地電位に等しくさせる時点を、前記プラズマディスプレイの累積駆動時間に応じて調整することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記維持パルスが前記ピーク電位に達する時点を、１フィールド中の発光負荷に応じて調整することを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記維持パルスが前記ピーク電位に達する時点を、前記サブフィールド毎に調整することを特徴とする請求項９記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記維持パルスが前記ピーク電位に達する時点を、前記プラズマディスプレイの累積駆動時間に応じて調整することを特徴とする請求項１０記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が各々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各放電セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、サスティンパルス（維持パルス）を繰り返し全放電セルに印加することにより、所定量の壁電荷が形成されている放電セルのみを繰り返しサスティン放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての放電セル内において、対を為す行電極間にリセット放電を生起させることにより全放電セル内に残留する壁電荷の量を初期化する初期化行程を実行する。
【０００４】
ここで、サスティン行程において、多数の放電セルで同時にサスティン放電が生起されると、瞬間的に多量の電流が流れ、サスティンパルスの電圧波形に歪みが生じる。その結果、１画面内においてサスティン放電が生起される放電セルの数が多い場合と少ない場合とで、その放電時に印加される電圧値が異なることになり、放電強度にバラツキが生じる。よって、この際、放電強度のバラツキに伴う輝度ムラが生じる恐れがあった。
【０００５】
そこで、各サスティン行程において、第２番目に印加されるサスティンパルスの立ち上がり期間を、それ以降に印加されるサスティンパルスの立ち上がり期間よりも長く設定するようにした駆動方法が提案された（例えば、特許文献１参照）。かかる駆動方法によれば、第２番目に印加されるサスティンパルスに応じて、先ず、そのパルスの立ち上がり期間において第１回目の放電が生起され、引き続き、パルスのピーク期間において第２回目の放電が生起される。よって、これら２回分の連続放電（以下、二叉放電と称する）により、同時に放電が生起される放電セルの数が多い場合と、少ない場合とで、その放電に伴って視覚される輝度レベルが略同一となり、輝度ムラが改善される（例えば、特許文献１の図１９参照））。
【特許文献１】特開２００６−３３０６０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プラズマディスプレイパネルは累積使用時間が長くなると、セル毎に放電特性にバラツキを有するようになる。これは累積で表示していた絵柄がセル毎に異なることによる。セル毎に放電特性が異なってしまうとサスティン放電開始のタイミングがセル毎又は累積使用時間毎に異なることとなる。サスティン放電の放電開始タイミングが異なってしまった場合には、サスティンパルスの立ち上がり過程でサスティン放電が生起するセルと、ピーク電位（定格電位）到達後にサスティン放電が生起するセルとが発生する。また、上昇過程においても、サスティン放電が生起するタイミングが異なるセルが発生する。
【０００７】
ここで、上昇過程と定格電位到達後の行電極対の行電極間の電圧、更には上昇過程における各タイミングで行電極対の行電極間の電圧は異なる。サスティン放電時に行電極対の行電極間の電圧が異なると、その時に生起するサスティン放電による発光輝度は異なることとなる。
【０００８】
すなわち、上昇過程でサスティン放電を生起される構成の場合、累積使用時間が長くなりセル毎に放電特性が変化してしまうと、放電セル毎／累積使用時間毎にサスティン放電の発光輝度が異なってしまうこととなる。
【０００９】
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、累積使用時間が長くなり放電セル毎に放電特性が変化してもサスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に係る発明のプラズマディスプレイパネルの駆動方法は、一方の行電極及び他方の行電極が設けられたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、前記サブフィールドの各々は、前記一方の行電極と前記他方の行電極に対して交互に維持パルスを印加する維持発光行程を含み、前記維持発光行程では、前記一方の行電極に印加される前記維持パルスのピーク電位から接地電位側へ電位が変化する後縁部の期間内において、前記一方の行電極の電位が接地電位よりピーク電位側の電位である第１の電位に到達した時点にて、前記一方の行電極をフローティング状態とし、前記一方の行電極が前記フローティング状態を維持する期間にて前記他方の行電極に対して前記維持パルスの印加を開始し、前記他方の行電極への前記維持パルスの印加開始時点の後、前記一方の行電極を前記フローティング状態から接地電位に等しくさせることを特徴としている。
【発明を実施するための最良の形態】
【００１１】
請求項１に係る発明のプラズマディスプレイパネルの駆動方法においては、維持発光行程にて、プラズマディスプレイパネルの一方の行電極に印加される維持パルスのピーク電位から接地電位側へ電位が変化する後縁部の期間内において、一方の行電極の電位が接地電位よりピーク電位側の電位である第１の電位に到達した時点にて、一方の行電極がフローティング状態とされ、一方の行電極がフローティング状態を維持する期間にて他方の行電極に対して維持パルスの印加が開始され、他方の行電極への維持パルスの印加開始時点の後、一方の行電極がフローティング状態から接地電位に等しくされる。これにより、他方の行電極に印加される維持パルスの前縁部で一方の行電極がフローティング状態にあるときには、行電極間の電圧が放電開始電圧に達しないため維持放電が防止される。他方の行電極に印加された維持パルスがピーク電位にあるときに一方の行電極のフローティング状態が解除されて接地電位の印加により各放電セルで維持放電は生じる。各放電セルでは維持放電時に行電極間に印加されている電圧はほぼ等しくなるので、維持放電の放電強度はほぼ等しくなり、維持放電による発光輝度レベルがほぼ同一となる。よって、累積使用時間が長くなり放電セル毎に放電特性が変化しても維持放電の発光輝度バラツキを抑制して良好な画像表示が可能となる。
【実施例】
【００１２】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１３】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１４】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネル（ＰＤＰ）５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１５】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に各々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣ1,1〜ＰＣn,mが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１６】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。なお、図２においては、各々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。また、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１７】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。また、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１８】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１９】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００２０】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２１】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。なお、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２２】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。また、梯子状の隔壁１６により、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２３】
なお、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２４】
ここで、各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。また、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２５】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに各々、互いに異なる係数値からなるディザ係数を各々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤＳに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤＳを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを各々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２６】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００２７】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２８】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００２９】
先ず、先頭のサブフィールドＳＦ１の第１リセット行程Ｒ１では、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。そして、Ｙ電極ドライバ５３が、後半部において時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ１Ｙ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ１Ｙ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰＹ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、次の第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。尚、この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定する。上述した如きリセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において微弱なリセット放電が生起される。このリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが、後述するサスティン行程Ｉにおいてサスティン放電が生起されない状態（以下、消灯モード状態と称する）に初期化される。尚、以降、かかるサスティン行程Ｉにおいてサスティン放電が生起される状態を、点灯モード状態と称する。
【００３０】
更に、かかるリセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、次の第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３１】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図８に示す如き負極性のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、かかるベースパルスＢＰ−のピーク電位よりも低い負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ１〜Ｘｎ各々に印加する。更に、第１選択書込アドレス行程Ｗ１Ｗでは、アドレスドライバ５５が、サブフィールドＳＦ１に対応した画素駆動データビットＤＢの論理レベルに応じたパルス電圧を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットＤＢが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットＤＢに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第１リセット行程Ｒ１において初期化された消灯モードの状態を維持する。
【００３２】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図８に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間で放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。尚、微小発光パルスＬＰの正極性ピーク電位は、後述するサブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷＤにおいて行電極Ｙに印加される正極性のベースパルスＢＰ＋のピーク電位と同一電位であり且つ後述するサブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて印加されるサスティンパルスＩＰのピーク電位よりも低い。これにより、Ｙ電極ドライバ５３では、上記微小発光パルスＬＰにおける正極性ピーク電位を生成する為の電源と、ベースパルスＢＰ＋における正極性ピーク電位を生成する為の電源とを共有化することが可能となる。
【００３３】
又、上記微小発光行程ＬＬにおいて、微小発光パルスＬＰの印加に応じて放電セルＰＣ内で生起される微小発光放電は、行電極Ｙ側を陽極、列電極Ｄ側を陰極として両電極間で生起される放電（以下、列側陰極放電と称する）である。更に、微小発光放電は、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、後述するサスティン行程Ｉにおいて行電極Ｘ及びＹ間で生起されるサスティン放電よりもその放電に伴う発光輝度が低い。つまり、表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００３４】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。なお、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Ｙ１の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Ｙ１の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００３５】
そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図８に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ２Ｙ２を行電極Ｙ１〜Ｙｎに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、上記リセットパルスＲＰ２Ｙ２が行電極Ｙに印加されている間に亘り、正極性のピーク電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。これら負極性のリセットパルスＲＰ２Ｙ２及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、消灯モードに初期化される。更に、上記リセットパルスＲＰ２Ｙ２の印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【００３６】
なお、リセットパルスＲＰ２Ｙ２及びベースパルスＢＰ＋によって行電極Ｘ及びＹ間に印加される電圧は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる電圧である。又、リセットパルスＲＰ２Ｙ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Ｙ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。
【００３７】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図８に示す如き負極性の所定のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性のピーク電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎに印加し続ける。これらベースパルスＢＰ＋及びＢＰ−によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ−及びＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間での放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００３８】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。Ｘ電極ドライバ５１は、後述の図１３に詳しく示すが、行電極Ｙ１〜Ｙｎ各々に印加されるサスティンパルスＩＰの立ち上がり期間には行電極Ｘ１〜Ｘｎをフローティング状態とし、その後のサスティンパルスＩＰの残りの印加期間には行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定する。行電極Ｘ１〜Ｘｎ各々の電位は、そのフローティング状態において行電極Ｙ１〜Ｙｎ各々の電位の上昇に追従して上昇し、行電極Ｙ１〜Ｙｎ各々の電位が電位Ｖｓにクランプされると徐々に降下して接地電位に達する。
【００３９】
サブフィールドＳＦ２のサスティン行程Ｉでは、上記サスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。そのサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した表示発光が為される。また、そのサスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には各々正極性の壁電荷が形成される。
【００４０】
そして、サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４１】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定のピーク電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。なお、ベースパルスＢＰ＋の電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧で正極性の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４２】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを図８に示す如く行電極Ｘ及びＹ各々に交互に印加する。Ｘ電極ドライバ５１は、上記のように行電極Ｙ１〜Ｙｎ各々に印加されるサスティンパルスＩＰの立ち上がり期間には行電極Ｘ１〜Ｘｎをフローティング状態とし、その後のサスティンパルスＩＰの残りの印加期間には行電極Ｘ１〜Ｘｎを接地電位の状態に設定する。行電極Ｘ１〜Ｘｎ各々の電位は、そのフローティング状態において行電極Ｙ１〜Ｙｎ各々の電位の上昇に追従して正電位側に上昇し、行電極Ｙ１〜Ｙｎ各々の電位が電位Ｖｓにクランプされると徐々に降下して接地電位に達する。同様に、Ｙ電極ドライバ５３は、後述の図１２に詳しく示すが、行電極Ｘ１〜Ｘｎ各々に印加されるサスティンパルスＩＰの立ち上がり期間には行電極Ｙ１〜Ｙｎをフローティング状態とし、その後のサスティンパルスＩＰの残りの印加期間には行電極Ｙ１〜Ｙｎを接地電位の状態に設定する。行電極Ｙ１〜Ｙｎ各々の電位は、そのフローティング状態において行電極Ｘ１〜Ｘｎ各々の電位の上昇に追従して正電位側に上昇し、行電極Ｘ１〜Ｘｎ各々の電位が電位Ｖｓにクランプされると徐々に降下して接地電位に達する。
【００４３】
サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、図８に示す如きサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。
【００４４】
ここで、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉにおいて、最終のサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４５】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４６】
以上の如き駆動を、図６に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００４７】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図６に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００４８】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【００４９】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００５０】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図８に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図６に示す如き１６段階にて表すことが可能となるのである。
【００５１】
この際、図８に示される駆動では、最も輝度重みが小なるサブフィールドＳＦ１において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。なお、図６に示される発光パターンの駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００５２】
ここで、図８に示される駆動では、先頭のサブフィールドＳＦ１の第１リセット行程Ｒ１において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、ＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【００５３】
又、図８に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間でリセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００５４】
又、プラズマディスプレイパネルとしてのＰＤＰ５０には、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、図５に示す如く、二次電子放出材料としてＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００５５】
以下に、かかる構成を採用したことによる作用効果について図９及び図１０を参照しつつ説明する。
【００５６】
なお、図９は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図８に示す如きリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００５７】
一方、図１０は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対して、リセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００５８】
図９に示されるように、従来のＰＤＰによると、リセットパルスの印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本実施例によるＰＤＰ５０によると、図１０に示す如く列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。従って、放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００５９】
又、図８に示される駆動では、サブフィールドＳＦ２のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、サスティン放電の回数を１回だけにして、低輝度画像に対する表示再現性を高めている。なお、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が各々形成された状態となる。これにより、図８に示すように、サブフィールドＳＦ３の選択消去アドレス行程ＷＤにおいて、列側陽極放電を選択消去アドレス放電として生起させることが可能となる。この際、図８に示される駆動では、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷＤでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【００６０】
図１１はＸ電極ドライバ５１及びＹ電極ドライバ５３各々のサスティンパルス生成回路の構成を示している。このサスティンパルス生成回路は、ＰＤＰ５０の第１表示ライン〜第ｎ表示ラインのうちの１表示ラインである第ｊ表示ラインの放電セルＰＣj,1〜ＰＣj,mの行電極Ｘj，Ｙj各々のためのものである。行電極Ｘj側の回路はスイッチ素子Ｓ１，Ｓ２，Ｓ３，Ｓ４、コイルＬ１，Ｌ２、ダイオードＤ１，Ｄ２、キャパシタＣ１及び直流電源Ｂ１を備えている。行電極Ｘj側の回路においては、スイッチ素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチ素子Ｓ１２からなる直列回路と、が並列に接続されている。それらの直列回路各々の一端が行電極Ｘjに接続され、他端がキャパシタＣ１を共通に介して接地されている。また、その一端は電源Ｂ１からの電圧Ｖｓの供給ラインとスイッチ素子Ｓ３を介して接続されると共に、スイッチ素子Ｓ４を介して接地されている。
【００６１】
行電極Ｙj側の回路はスイッチ素子Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４、コイルＬ３，Ｌ４、ダイオードＤ３，Ｄ４、キャパシタＣ２及び直流電源Ｂ３を備えている。その各部品は行電極Ｘj側の回路部と同様に接続されている。行電極Ｘj，Ｙj間においてキャパシタＣ０が接続された等価回路として示されている。キャパシタＣ１，Ｃ２各々の容量はキャパシタＣ０の容量に比べて十分に大きい。
【００６２】
かかるサスティンパルス生成回路においては、サスティンパルスを行電極Ｘjに印加する場合には行電極Ｙjに印加されたサスティンパルスの後縁部が接地電位（０ボルト）に近づいた時点ｔ０にてスイッチ素子Ｓ１２がオンからオフにされる。このときスイッチ素子Ｓ１〜Ｓ３，Ｓ１１，Ｓ１３及びＳ１４はオフ状態に維持され、スイッチ素子Ｓ４はオン状態を維持される。行電極Ｙjはフローティング状態となり、行電極Ｙjの電位はスイッチ素子Ｓ１２のオフになった時点の電位でほぼ維持される。時点ｔ０は例えば、行電極Ｙjに印加されたサスティンパルスの後縁部の開始時点からの経過時間が所定時間に達した時点、或いは行電極Ｙjの電位が接地電位（０ボルト）より若干高い所定電位（第１の電位）に達した時点である。
【００６３】
その後の時点ｔ１にてスイッチ素子Ｓ１がオンされ、スイッチ素子Ｓ４はオフされる。このとき他のスイッチ素子はオフのままである。行電極Ｙjがフローティング状態でキャパシタＣ０の端子間電圧が完全には０Ｖとなっていないときにスイッチ素子Ｓ１がオンになると、コイルＬ１とキャパシタＣ０とによる共振作用により、キャパシタＣ１からコイルＬ１、ダイオードＤ１、そしてスイッチ素子Ｓ１を介してキャパシタＣ０に電流が流れ、これにより行電極Ｘjの電位が図１２に示すように上昇し、サスティンパルスの立ち上がり部分が形成される。行電極ＸjとキャパシタＣ０により容量結合した行電極Ｙjの電位は行電極Ｘjの電位上昇に若干遅れて上昇する。この行電極Ｘj，Ｙjの電位上昇時、すなわち行電極Ｘjに印加されるサスティンパルスの立ち上がり時には行電極Ｙjはフローティング状態のままである。
【００６４】
行電極Ｘjの電位がほぼＶｓに達する時点ｔ２においてスイッチ素子Ｓ３及びＳ１４がオンとなる。これにより、行電極Ｘjに電位Ｖｓが直接印加され、行電極Ｙjはフローティング状態から接地状態に移行する。すなわち、電源Ｂ１の出力電圧Ｖｓが行電極Ｘj，Ｙj間に印加された状態となり、サスティンパルスのトップ部分が形成される。行電極Ｙjの電位は徐々に低下して接地電位となる。
【００６５】
時点ｔ２に始まったＶｓの印加状態は時点ｔ３まで継続される。時点ｔ３にてスイッチ素子Ｓ１及びＳ３がオフとなり、代わってスイッチ素子Ｓ２がオンとなる。これにより、コイルＬ２とキャパシタＣ０とによる共振作用により、グランドからスイッチＳ１４、キャパシタＣ０、コイルＬ２、ダイオードＤ２、スイッチ素子Ｓ２、キャパシタＣ１へという経路で共振電流が流れ、これにより行電極Ｘjの電位が降下し、サスティンパルスの立ち下がり部分を形成する。サスティンパルスがほぼ立ち下がった時点ｔ４にてスイッチ素子Ｓ２がオフとなり、行電極Ｘjはフローティング状態となる。
【００６６】
このように、行電極Ｘjの電位の上昇過程において、行電極Ｙjの電位が行電極Ｘjの電位に追従するので、行電極Ｘj，Ｙj間の電圧が第ｊ表示ラインの全放電セルＰＣj,1〜ＰＣj,mにおいて、放電開始電圧に到達しないのでサスティン放電が発生しない。その後、行電極Ｘjが定格電位Ｖｓに達した以後の時点ｔ２〜ｔ３の期間で、行電極Ｙjは接地されるので、全放電セルＰＣj,1〜ＰＣj,mにおいて行電極Ｘjの定格電位Ｖｓ到達後にサスティン放電が発生し、放電セル毎に放電特性が異なったとしても、ほぼ同一の輝度レベルを得ることができる。
【００６７】
一方、サスティンパルスを行電極Ｙjに印加する場合には、行電極Ｘjへの印加の場合と同様に行われる。時点ｔ１０は上記の時点ｔ４に相当する時点であり、その時点ｔ１０でスイッチ素子Ｓ２がオフされ、行電極Ｘjはフローティング状態となり、接地電位（０ボルト）より若干高い電位を有している。このときスイッチ素子Ｓ１４だけがオン状態であり、その他のスイッチ素子はオフ状態である。時点ｔ１０は時点ｔ０と同様に、例えば、行電極Ｘjに印加されたサスティンパルスの後縁部の開始時点からの経過時間が所定時間に達した時点、或いは行電極Ｘjの電位が接地電位（０ボルト）より若干高い所定電位（第２の電位）に達した時点である。
【００６８】
その後の時点ｔ１１にてスイッチ素子Ｓ１１がオンされ、スイッチ素子Ｓ１４がオフされる。このとき他のスイッチ素子はオフである。行電極Ｘjがフローティング状態でキャパシタＣ０の端子間電圧が完全には０Ｖとなっていないときにスイッチ素子Ｓ１１がオンになると、コイルＬ３とキャパシタＣ０とによる共振作用により、キャパシタＣ２からコイルＬ３、ダイオードＤ３、そしてスイッチ素子Ｓ１１を介してキャパシタＣ０に電流が流れ、これにより行電極Ｙjの電位が図１３に示すように上昇し、サスティンパルスの立ち上がり部分が形成される。行電極ＹjとキャパシタＣ０により容量結合した行電極Ｘjの電位は行電極Ｙjの電位上昇に若干遅れて上昇する。この行電極Ｘj，Ｙjの電位上昇時、すなわち行電極Ｙjに印加されるサスティンパルスの立ち上がり時には行電極Ｘjはフローティング状態のままである。
【００６９】
行電極Ｙjの電位がほぼＶｓに達する時点ｔ１２においてスイッチ素子Ｓ１３及びＳ４がオンとなる。これにより、行電極Ｙjに電位Ｖｓが直接印加され、行電極Ｘjはフローティング状態から接地状態に移行する。すなわち、電源Ｂ３の出力電圧Ｖｓが行電極Ｙj，Ｘj間に印加された状態となり、サスティンパルスのトップ部分が形成される。行電極Ｘjの電位は徐々に低下して接地電位（０ボルト）となる。
【００７０】
時点ｔ１２に始まったＶｓの印加状態は時点ｔ１３まで継続される。時点ｔ１３にてスイッチ素子Ｓ１１及びＳ１３がオフとなり、代わってスイッチ素子Ｓ１２がオンとなる。これにより、コイルＬ４とキャパシタＣ０とによる共振作用により、グランドからスイッチＳ４、キャパシタＣ０、コイルＬ４、ダイオードＤ４、スイッチ素子Ｓ１２、キャパシタＣ２へという経路で共振電流が流れ、これにより行電極Ｙjの電位が降下し、サスティンパルスの立ち下がり部分を形成する。サスティンパルスがほぼ立ち下がった時点ｔ１４にてスイッチ素子Ｓ１２がオンからオフとなり、行電極Ｙjはフローティング状態となる。時点１４は図１２の時点ｔ０に相当し、上記した動作が繰り返される。
【００７１】
よって、行電極Ｙjの電位の上昇過程においても、行電極Ｘj，Ｙj間の電圧が第ｊ表示ラインの全放電セルＰＣj,1〜ＰＣj,mで放電開始電圧に到達しないのでサスティン放電が発生しない。また、行電極Ｙjが定格電位Ｖｓに達した以後の時点ｔ１２〜ｔ１３の期間では、行電極Ｘjの接地により行電極Ｙjの定格電位Ｖｓ到達後にサスティン放電が発生し、放電セル毎に放電特性が異なったとしても、ほぼ同一の輝度レベルを得ることができる。
【００７２】
放電セルによっては、図１４(a)に示すように放電開始タイミングが早いセルと、図１４(b)に示すように放電開始タイミングが遅いセルとがある。このような放電開始タイミングが異なるセルにおいても、上記のように行電極対を構成する一方の行電極の電位の上昇期間に、他方の行電極はフローティング状態にされ、その後のフローティング状態を解除して行電極間に定格電圧Ｖｓが印加されてからサスティン放電は生じる。よって、サスティン放電時に行電極間に印加されている電圧（放電時の実効電圧）は双方の場合においてほぼ等しいので、サスティン放電の放電強度はほぼ等しくなり、サスティン放電による発光輝度レベルがほぼ同一となる。
【００７３】
ここで、他方の行電極においては、フローティング状態から接地状態にされた後に、接地電位（０ボルト）以下の負極性の電位へオーバーシュートする部分が発生する。放電開始タイミングが遅いセルにおいては、その接地後、少し遅れて放電を生起することになるので、図１４(b)に示すようにオーバーシュートする部分でサスティン放電が生起される。よって、放電開始タイミングが遅いセルであっても、このオーバーシュート部により放電時の実効電圧が下がることなく、発光輝度の低下を防止することができる。
【００７４】
ＰＤＰ５０においては、第ｊ表示ラインを含む第１表示ライン〜第ｎ表示ラインの全てで同様のサスティンパルス印加動作が行われ、全ての放電セルＰＣ1,1〜ＰＣn,mにおいてサスティン放電の放電強度をほぼ同一にすることができる。よって、累積使用時間が長くなりセル毎に放電特性が変化してもサスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となる。
【００７５】
なお、上記した実施例においては、スイッチ素子Ｓ３がターンオンする時点とスイッチ素子Ｓ１４がターンオンする時点とが同一時点ｔ２となっているが、これに限定されない。例えば、スイッチ素子Ｓ３がターンオンする前、又はその後にスイッチ素子Ｓ１４がターンオンしても良い。これらのことは図１３で示したスイッチ素子Ｓ１３，Ｓ４の時点ｔ１２のターンオン／ターンオフタイミングについても同様である。
【００７６】
図１２に示したスイッチ素子のオンオフ制御において、行電極Ｙjに印加されるサスティンパルスの後縁部で、電力回収後の例えば、時点ｔ０にて、スイッチ素子Ｓ１４をオンにして行電極Ｙjを接地した場合、スイッチ素子Ｓ１４は時点ｔ０でのオン動作に加え、時点ｔ１でのオフ動作が加わることとなる。この場合は、図１２に示したスイッチ素子Ｓ１４のオフを時点ｔ０以前からｔ２まで継続する制御の場合に比べて、スイッチ素子Ｓ１４についてはオン動作が１回、オフ動作が１回多いこととなる。このようにスイッチング回数が増えると、回路の発熱が大きくなってしまう。一方、本発明の図１２のスイッチ素子のオンオフ制御では、スイッチング回数を極力少なくして回路の発熱を抑制しつつ、上記した各作用効果を得ることができる。
【００７７】
上記した実施例においては、サスティンパルスの印加時において以下の(1)〜(10)のいずれか１又はその組み合わせを、各変形例として利用することができる。
【００７８】
(1)  図１２に示したｔ0〜ｔ２の期間で行電極Ｙjをフローティング状態にする代わりに、その行電極Ｙjを所定値以上のインピーダンスを有する素子を介して接地する方法でも良い。ここで、所定値以上とは、行電極Ｘjについてのサスティンパルス生成回路の共振作用で、行電極Ｘj，Ｙj間の電圧がセルの放電開始電圧を下回るくらい、行電極Ｙjの電位を引き上げることができるようなインピーダンス値である。具体的な数値としては、抵抗として１０ｋΩ以上、コンデンサとして１０００pF以上の値を持つ素子を用いると上記の作用を得ることができる。そして、この場合においても、上記の各実施例と同様の作用効果を得ることができる。このことは図１３に示したように行電極Ｘjをフローティング状態にする場合についても同様である。
【００７９】
(2)  図１２に示したｔ0〜ｔ２の期間で行電極Ｙjをフローティング状態にする代わりに、正極性の電圧の定格電源を行電極Ｙjに接続して、行電極Ｙjを定格電位bとする方法を用いても良い。この場合においても、上記の各実施例と同様の作用効果を得ることができる。このことは図１３に示したように行電極Ｘjをフローティング状態にする場合についても同様である。
【００８０】
(3)  サスティンパルスとして負極性のパルスを印加する場合には、負極性の定格電位Ｖｓまで立ち下がる期間として上記のｔ１とｔ２とが設定される。この場合においても、上記の実施例と同様の作用効果を得ることができる。なお、上記(2)のように、ｔ0〜ｔ２の期間で定格電源に接続する例において、サスティンパルスが負極性のパルスの場合には、負極性の電圧（定格電位ｃ）を出力する定格電源が用いられる。このことは図１３に示したように行電極Ｙjに負極性のサスティンパルスを印加する場合についても同様である。
【００８１】
(4)  フローティング状態の期間を行電極Ｘj，Ｙj各々で実施する代わりに、どちらか一方の行電極のみに適応してもよい。
【００８２】
(5)  フローティング状態を全サスティンパルスの印加時に実施する代わりに、特定のサスティンパルスの印加時又は特定のサブフィールドにおけるサスティンパルスの印加時にのみに実施しても良い。
【００８３】
(6)  １フィールドにおける発光状態のサスティンパルスの数、すなわち発光負荷に応じて、行電極Ｙjがフローティング状態の期間を制御しても良い。発光負荷が大きい場合、一斉に大電流が流れて、サスティンパルスの波形が歪んでしまう。波形が歪むと輝度レベルが落ちる。そこで、フローティング状態の期間を長くすると、大きなオーバーシュートが生じてオーバーシュート電位が大きくなるので、このフローティング状態の期間の終了タイミングを適宜調整して、発光負荷によらず放電時の実効電圧をそろえて、発光負荷によらない輝度レベルを得ることができる。ここで、フローティング状態の期間の終了タイミングの調整例としては、スイッチ素子Ｓ３のターンオン時点とターンオフ時点との間でスイッチ素子Ｓ１４のターンオン時点を調整する方法、スイッチ素子Ｓ１４のターンオン時点をスイッチ素子Ｓ３のターンオン時点と同期させて前後に調整する方法がある。また、発光負荷が所定負荷よりも少ない場合はフローティング状態の期間を設けず、期間ｔ0〜ｔ２でスイッチ素子Ｓ１４をオンのままとしてフローティング状態としない従来の駆動方法とし、所定負荷以上の場合に、フローティング状態を設けて上記の各実施例の如き構成を行っても良い。このことは図１３に示したように行電極Ｘjをフローティング状態にする場合についても同様である。
【００８４】
(7)  サブフィールドやサスティンパルス毎に上記(6)のフローティング状態の期間の終了タイミングの調整を個別に行ってもよい。
【００８５】
(8)  ＰＤＰ５０の累積駆動時間に応じて、上記(6)のフローティング状態の期間の終了タイミングの調整を行っても良い。ＰＤＰ５０の累積駆動時間によって、個々の放電セルにて放電特性が変化し、放電開始電圧が変化する場合がある。フローティング状態の期間とオーバーシュート量の関係は上記の通りであるので、フローティング状態の期間の終了タイミングを適宜調整して、パネルの累積駆動時間によらず放電時の実効電圧をそろえて、パネルの累積駆動時間によらない輝度レベルを得ることができる。この場合、累積駆動時間によっては、期間ｔ0〜ｔ２でスイッチ素子Ｓ１４をオンのままとしてフローティング状態としない従来の駆動方法を用いても良い。このことは図１３に示したように行電極Ｘjをフローティング状態にする場合についても同様である。
【００８６】
(9)  上記(6)，(7)，(8)の条件下において、スイッチ素子Ｓ１４のターンオンのタイミングを他のスイッチ素子のターンオン／ターンオフのタイミングとは無関係に単独でも良い。ただし、この場合に時点ｔ１のスイッチ素子Ｓ１のターンオンのタイミングよりもスイッチ素子Ｓ１４のターンオンのタイミングが時間的に前に位置することはない。また、上記(6)で記載の如く、各条件下でスイッチ素子Ｓ１４のターンオンタイミングとスイッチ素子Ｓ３のターンオンタイミングとを同期させて変更させても良い。このことは図１３に示したように行電極Ｘjをフローティング状態にする場合についても同様である。
【００８７】
(10)  上記各実施例では、保護層及びに蛍光体層にＣＬ発光ＭｇＯ結晶体を含むＰＤＰを例に説明したが、それには限らず、ＣＬ発光ＭｇＯ結晶体を含まないＰＤＰであっても、同様の作用効果を得ることができる。ただし、ＣＬ発光ＭｇＯ結晶体を含むＰＤＰの場合は、放電遅れが少なく、サスティンパルスの上昇過程でサスティン放電し易いので、上記の発明が解決しようとする課題の欄で説明した課題がより顕著である。よって、ＣＬ発光ＭｇＯ結晶体を含んだＰＤＰで用いた場合には、本発明の作用効果がより顕著に得られることとなる。
【図面の簡単な説明】
【００８８】
【図１】本発明の駆動方法が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置中のＰＤＰの内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】図２のＰＤＰの各画素セルの蛍光体層内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】階調毎の発光パターンを示す図である。
【図７】図１の装置に発光駆動方式として選択書込アドレス法を採用した場合の発光駆動シーケンスの一例を示す図である。
【図８】図７の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図９】従来のＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１０】図５の構造を有するＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１１】図１の装置中のＸ電極ドライバ及びＹ電極ドライバ各々のサスティンパルス生成回路の構成を示す回路図である。
【図１２】図１１の回路において行電極Ｘjに印加されるサスティンパルスを生成する際の動作を示す図である。
【図１３】図１１の回路において行電極Ｙjに印加されるサスティンパルスを生成する際の動作を示す図である。
【図１４】放電開始タイミングの早いセル及び遅いセル各々における行電極の電位及び放電強度を示す図である。
【符号の説明】
【００８９】
１３  酸化マグネシウム層
１７  蛍光体層
５０  ＰＤＰ
５１  Ｘ電極ドライバ
５３  Ｙ電極ドライバ
５５  アドレスドライバ
５６  駆動制御回路
【図１】
2010008583.tif 000003
【図２】
2010008583.tif 000004
【図３】
2010008583.tif 000005
【図４】
2010008583.tif 000006
【図５】
2010008583.tif 000007
【図６】
2010008583.tif 000008
【図７】
2010008583.tif 000009
【図８】
2010008583.tif 000010
【図９】
2010008583.tif 000011
【図１０】
2010008583.tif 000012
【図１１】
2010008583.tif 000013
【図１２】
2010008583.tif 000014
【図１３】
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【図１４】
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