(57)【要約】【課題】ソフトエラー耐性を向上したラッチ回路の実現。【解決手段】複数のＣＭＯＳ反転回路IV11-IV22と、入力を複数のＣＭＯＳ反転回路を介して入力にフィードバックするフィードバック経路node11-node22と、を備えるラッチ回路であって、複数のＣＭＯＳ反転回路は、入力を反転したデータを出力する２つのＣＭＯＳ反転回路IV21,IV22を含む第１グループと、入力と同じデータを出力する２つのＣＭＯＳ反転回路IV11,IV12を含む第２グループと、を備え、第１グループの２つのＣＭＯＳ反転回路の第１極性のドレインNode21p,Node22pの間に、第１グループの２つのＣＭＯＳ反転回路の第２極性のドレインNode21n,Node22nの一方が配置される。【選択図】図１１
2010212786.tif 000002
【特許請求の範囲】
【請求項１】
複数のＣＭＯＳ反転回路と、入力を前記複数のＣＭＯＳ反転回路を介して前記入力にフィードバックするフィードバック経路と、を備えるラッチ回路であって、
前記複数のＣＭＯＳ反転回路は、入力を反転したデータを出力する２つのＣＭＯＳ反転回路を含む第１グループと、前記入力と同じデータを出力する２つのＣＭＯＳ反転回路を含む第２グループと、を備え、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの間に、前記一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つが配置されることを特徴とするラッチ回路。
【請求項２】
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの間に、前記一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの１つが配置されることを特徴とする請求項１に記載のラッチ回路。
【請求項３】
前記第１グループと前記第２グループの他方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの間に、前記他方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つが配置されることを特徴とする請求項１または２に記載のラッチ回路。
【請求項４】
前記第１グループと前記第２グループの他方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの間に、前記他方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの１つが配置されることを特徴とする請求項３に記載のラッチ回路。
【請求項５】
前記複数のＣＭＯＳ反転回路を形成する２つの第１極性領域と２つの第２極性領域とを備え、前記２つの第１極性領域と前記２つの第２極性領域が交互に配置され、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインは、異なる第１極性領域に形成され、前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つは、前記異なる第１極性領域の間の第２極性領域に形成されることを特徴とする請求項１から４のいずれか１項に記載のラッチ回路。
【請求項６】
前記複数のＣＭＯＳ反転回路を形成する２つの第１極性領域と２つの第２極性領域とを備え、前記２つの第１極性領域と前記２つの第２極性領域が交互に配置され、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインは、異なる第１極性領域に形成され、前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つは、前記異なる第１の極性領域の間の第２極性領域に形成され、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインは、異なる第２極性領域に形成され、前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの１つは、前記異なる第２極性領域の間の前記第１極性領域に形成されることを特徴とする請求項２に記載のラッチ回路。
【請求項７】
前記複数のＣＭＯＳ反転回路を形成する２つの第１極性領域と２つの第２極性領域とを備え、前記２つの第１極性領域と前記２つの第２極性領域が交互に配置され、
前記２つの第１極性領域と前記２つの第２極性領域は、隣接する１つの前記第１極性領域と１つの前記第２極性領域を含む第１組と、隣接する１つの前記第１極性領域と１つの前記第２極性領域を含む第２組と、を含み、
前記第１グループの前記２つのＣＭＯＳ反転回路の一方は、前記第１組の前記第１極性領域と前記第２極性領域に形成され、
前記第１グループの前記２つのＣＭＯＳ反転回路の他方は、前記第２組の前記第１極性領域と前記第２極性領域に形成され、
前記第２グループの前記２つのＣＭＯＳ反転回路の一方は、前記第１組の前記第１極性領域と前記第２極性領域に形成され、
前記第２グループの前記２つのＣＭＯＳ反転回路の他方は、前記第２組の前記第１極性領域と前記第２極性領域に形成されることを特徴とする請求項１から４のいずれか１項に記載のラッチ回路。
【請求項８】
各ＣＭＯＳ反転回路の前記第１極性領域と前記第２極性領域に形成されるゲートは共通であることを特徴とする請求項７に記載のラッチ回路。
【請求項９】
前記複数のＣＭＯＳ反転回路を形成する４つの第１極性領域と４つの第２極性領域とを備え、
前記４つの第１極性領域は、第１群の２つの第１極性領域と、第２群の２つの第１極性領域と、を含み、
前記４つの第２極性領域は、第１群の２つの第２極性領域と、第２群の２つの第２極性領域と、を含み、
前記第１群の２つの第１極性領域および前記第１群の２つの第２極性領域が交互に配置され、
前記第２群の２つの第１極性領域および前記第２群の２つの第２極性領域が交互に配置され、
前記第１グループの前記２つのＣＭＯＳ反転回路は、前記第１群の２つの第１極性領域および前記第１群の２つの第２極性領域に形成され、
前記第２グループの前記２つのＣＭＯＳ反転回路は、前記第２群の２つの第１極性領域および前記第２群の２つの第２極性領域に形成されることを特徴とする請求項１から４のいずれか１項に記載のラッチ回路。
【請求項１０】
当該ラッチ回路は、前記第１グループに含まれる第１ＣＭＯＳ反転回路および第２ＣＭＯＳ反転回路と、前記第２グループに含まれる第３ＣＭＯＳ反転回路および第４ＣＭＯＳ反転回路と、を備え、
前記第１ＣＭＯＳ反転回路の出力は、前記第３ＣＭＯＳ反転回路の第２極性のトランジスタおよび前記第４ＣＭＯＳ反転回路の第１極性のトランジスタのゲートに印加され、
前記第２ＣＭＯＳ反転回路の出力は、前記第３ＣＭＯＳ反転回路の第１極性のトランジスタおよび前記第４ＣＭＯＳ反転回路の第２極性のトランジスタのゲートに印加され、
前記第３ＣＭＯＳ反転回路の出力は、前記第１ＣＭＯＳ反転回路の第１極性のトランジスタおよび前記第２ＣＭＯＳ反転回路の第２極性のトランジスタのゲートに印加され、
前記第４ＣＭＯＳ反転回路の出力は、前記第１ＣＭＯＳ反転回路の第２極性のトランジスタおよび前記第２ＣＭＯＳ反転回路の第１極性のトランジスタのゲートに印加されることを特徴とする請求項１から９のいずれか１項に記載のラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路において、ソフトエラーの発生を低減する技術に関する。
【背景技術】
【０００２】
ＬＳＩ(Large Scale Integration)の半導体回路のパッケージや配線などに含まれる放射性同位元素が崩壊した時に発生するα線、宇宙線に由来する中性子線等によって、ＬＳＩの半導体回路内に電気的なノイズが発生し、半導体回路が誤動作することが知られている。そして、上記の誤動作は半導体回路等のハードウエアの故障によるハードエラーに対して、ソフトエラーと呼ばれている。従って、上記のソフトエラーは、動作再生可能な一過性の誤動作を引き起こすのに対し、ハードエラーは、回路の特定箇所に永久的な破壊を引き起こす点で、ソフトエラーとハードエラーは異なる。
【０００３】
しかし、ソフトエラーによる一過性の誤動作が、ＬＳＩの半導体回路を構成するラッチ回路に記憶された場合には、ソフトエラーによる誤動作は半導体回路における固定的なエラーとなり得る。
【０００４】
ここで、ＬＳＩの半導体回路の高集積化及び微細化が進み、ＬＳＩの半導体回路に含まれるラッチ回路の記憶ノードの電荷容量が小さくなると、電気的なノイズの発生を原因とするソフトエラーが固定的なエラーとなる確率は増大する。なぜなら、ラッチ回路の記憶ノードの論理状態は電気的なノイズによって反転しやすくなるため、誤動作状態となる頻度が増加するからである。
【０００５】
そこで、近年になって、ラッチ回路を含むロジックＬＳＩ回路のソフトエラー耐性を強化する提案がされている。例えば、同一のデータが入力される３個以上のラッチ回路を有し、３個以上のラッチ回路から出力される信号の多数決により出力を決定する方法が提案されている。しかし、このエラー回避方法においては、３個以上のラッチ回路および多数決回路等のため、回路数及び回路面積が増大することになり、回路性能を低下させる原因となっていた。また、この従来例のラッチ回路は、単一のノードにエラーが発生するソフトエラーであれば正常な出力を維持できるが、このようなソフトエラーでも新たなデータが入力までの時間内に続けて発生した場合には正常な出力を維持できない。これは多数決により出力を決定するためである。
【０００６】
そこで、複数の回路ユニットと、入力を複数の回路ユニットを介して入力にフィードバックするフィードバック経路と、を備えるラッチ回路が知られている。回路ユニットは、反転回路（インバータ）、特にＰチャンネルトランジスタ（ＰＴｒ）とＮチャンネルトランジスタ（ＮＴｒ）を直列に接続したＣＭＯＳ反転回路を用いるのが一般的である。
【０００７】
図１の（Ａ）は、ＣＭＯＳ反転回路を有し、フィードバック経路を備えるラッチ回路の構成を示す図であり、図１の（Ｂ）および（Ｃ）は、ＣＭＯＳ反転回路の回路例を示す。
【０００８】
図１の（Ａ）のラッチ回路は、４個の反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１およびＩＶ２２を備える。反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１およびＩＶ２２は、例えば図１の（Ｂ）に示した１個のＰＴｒと１個のＮＴｒを直列に接続したＣＭＯＳ反転回路、図１の（Ｃ）に示した２個のＰＴｒと２個のＮＴｒを直列に接続したＣＭＯＳ反転回路で実現される。また、図１の（Ｂ）および（Ｃ）に示したＣＭＯＳ反転回路を組み合わせることも可能である。
【０００９】
図１では、出力データＤｏｕｔと反転出力データ／Ｄｏｕｔが出力される２個の出力端子２、２‘が設けられているが、出力端子は１個の場合もある。さらに、図１では、出力データは、非反転出力Ｄｏｕｔと反転出力／Ｄｏｕｔの２つが出力されるが、異なるノードから２つの非反転出力Ｄｏｕｔまたは２つの反転出力／Ｄｏｕｔを出力する場合もある。また、図１では、入力データＤｉｎが入力される１個の入力端子１のみが設けられているが、複数の同じ入力データを入力することも、非反転入力データと反転入力データを入力する場合もある。
【００１０】
図２は、図１の（Ａ）のラッチ回路の具体的な回路構成を示す図であり、反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１およびＩＶ２２を図１の（Ｂ）のＣＭＯＳ反転回路で実現した回路である。また、図２では、入力に２個のトランスファーゲートＴＧ１およびＴＧ２が設けられている。入力データＤｉｎは、２つに分けられ、一方はＴＧ１を介してＩＶ２１に入力され、他方はＴＧ２を介してＩＶ２２に入力される。ＴＧ１およびＴＧ２は、クロックＣＫにより制御される。したがって、図２の回路では、同じ入力データＤｉｎが同時にＩＶ２１およびＩＶ２２に入力される。
【００１１】
ＩＶ１１、ＩＶ１２、ＩＶ２１およびＩＶ２２は、ＰＴｒとＮＴｒを直列に接続したＣＭＯＳ反転回路で形成される。ここでは、ＩＶ２１を形成するＰＴｒ２１とＮＴｒ２１の出力ノードをｎｏｄｅ２１と称し、ＰＴｒ２１のドレインをＮｏｄｅ２１ｐと、ＮＴｒ２１のドレインをＮｏｄｅ２１ｎと称する。同様に、ＩＶ２２を形成するＰＴｒ２２とＮＴｒ２２の出力ノードをｎｏｄｅ２２と称し、ＰＴｒ２２のドレインをＮｏｄｅ２２ｐと、ＮＴｒ２２のドレインをＮｏｄｅ２２ｎと称する。ＩＶ１１を形成するＰＴｒ１１とＮＴｒ１１の出力ノードをｎｏｄｅ１１と称し、ＰＴｒ１１のドレインをＮｏｄｅ１１ｐと、ＮＴｒ１１のドレインをＮｏｄｅ１１ｎと称する。ＩＶ１２を形成するＰＴｒ１２とＮＴｒ１２の出力ノードをｎｏｄｅ１２と称し、ＰＴｒ１２のドレインをＮｏｄｅ１２ｐと、ＮＴｒ１２のドレインをＮｏｄｅ１２ｎと称する。
【００１２】
ＴＧ１を介して入力されるＤｉｎは、ＰＴｒ２１とＮＴｒ２２のゲートに接続され、かつｎｏｄｅ１１に接続される。ＴＧ２を介して入力されるＤｉｎは、ＮＴｒ２１とＰＴｒ２２のゲートに接続され、かつｎｏｄｅ１２に接続される。ｎｏｄｅ２１は、ＮＴｒ１１および１２のゲートに接続される。ｎｏｄｅ２２は、ＰＴｒ１１およびＮＴｒ１２のゲートに接続される。出力端子は、例えばｎｏｄｅ２１および／またはｎｏｄｅ２２に接続される。
【００１３】
図２の回路では、クロックＣＫが“Ｈ”から“Ｌ”に変化すると、ＴＧ１およびＴＧ２は遮断状態から導通状態に変化し、入力データＤｉｎがラッチ回路に入力される。ＣＫが“Ｌ”から“Ｈ”になると、ＴＧ１およびＴＧ２は再び遮断状態になり、その時点のデータＤｉｎを保持する。すなわち、ラッチ回路は入力データＤｉｎをラッチする。ＣＫが“Ｈ”の間は、ＴＧ１およびＴＧ２は遮断状態を維持するので、入力データＤｉｎが変化しても、ラッチ回路の保持するデータは変化しない。
【００１４】
図２のラッチ回路では、たとえ１個のＣＭＯＳ反転回路でソフトエラーが発生しても、他の反転回路はソフトエラーの影響を受けず、他の反転回路が、ソフトエラーの発生した反転回路を元の正常な状態に復帰させる。
【００１５】
図３は、図２のラッチ回路を形成するＰチャンネルトランジスタＰＴｒ１１、ＰＴｒ１２、ＰＴｒ２１、ＰＴｒ２２、およびＮチャンネルトランジスタＮＴｒ１１、ＮＴｒ１２、ＮＴｒ２１、ＮＴｒ２２の配置例を示すレイアウト図である。また、図４は、図２の回路を図３の配置で実現する場合の各部の配置と配線をより詳細に示すレイアウト図である。
【００１６】
図３において、参照番号１０が図２の回路のトランジスタが配置される範囲を示す。範囲１０の左側には、Ｐチャンネルトランジスタが形成されるｐＭＯＳ領域（ｐウェル）が配置され、範囲１０の右側には、Ｎチャンネルトランジスタが形成されるｎＭＯＳ領域（ｎウェル）が配置される。このような領域が、図３の上下方向および左右方向に繰り返し配置される。図２の回路は、隣接する２個のｐＭＯＳ領域および２個のｎＭＯＳ領域に形成される。
【００１７】
左上のｐＭＯＳ領域にはＰＴｒ１２およびＰＴｒ１１が形成される。左下のｐＭＯＳ領域にはＰＴｒ２２およびＰＴｒ２１が形成される。右上のｎＭＯＳ領域にはＮＴｒ１１およびＮＴｒ１２が形成される。右下のｎＭＯＳ領域にはＮＴｒ２１およびＮＴｒ２２が形成される。各ｐＭＯＳ領域の中央には高電位側電源ＶＤＤが接続され、各ｎＭＯＳ領域の中央には低電位側電源ＶＳＳが接続され、トランジスタのソースをなす。電源配線は省略している。Ｇ１は、ＰＴｒ１２およびＮＴｒ１１のゲートであり、共通に形成される。Ｇ２は、ＰＴｒ１１およびＮＴｒ１２のゲートであり、共通に形成される。Ｇ３は、ＰＴｒ２２およびＮＴｒ２１のゲートであり、共通に形成される。Ｇ４は、ＰＴｒ２１およびＮＴｒ２２のゲートであり、共通に形成される。図３に示すように、ＰＴｒ１２のドレインＮｏｄｅ１２ｐとＮＴｒ１２のドレインＮｏｄｅ１２ｎは、Ｇ３に接続される。したがって、この接続配線がｎｏｄｅ１２に対応する。以下、同様なので説明は省略する。
【００１８】
図５は、複数のＣＭＯＳ反転回路と、入力を複数のＣＭＯＳ反転回路を介して入力にフィードバックするフィードバック経路と、を備えることにより、ソフトエラー耐性を向上したラッチ回路のほかの例を示す図である。図５のラッチ回路は、ＰＴｒ７、ＰＴｒ８、ＮＴｒ７およびＮＴｒ８を直列に接続した反転回路ＩＶ７を有する。ＰＴｒ７とＮＴｒ８のゲートには、ＴＧ１を介して入力された入力データＤｉｎが印加され、ＰＴｒ８とＮＴｒ７のゲートには、ＴＧ２を介して入力された入力データＤｉｎが印加される。したがって、このラッチ回路は反転回路として動作する。
【００１９】
図５のラッチ回路は、直列に接続された反転回路ＩＶ３とＩＶ４を供え、ＴＧ１を介して入力されたＤｉｎをＩＶ３に入力し、ＩＶ４の出力を入力にフィードバックする。同様に、図５のラッチ回路は、直列に接続された反転回路ＩＶ５とＩＶ６を備え、ＴＧ２を介して入力されたＤｉｎをＩＶ５に入力し、ＩＶ６の出力を入力にフィードバックする。ＩＶ３からＩＶ６は、ＰＴｒとＮＴｒを直列に接続したＣＭＯＳ反転回路で形成される。ここでは、ＩＶ３を形成するＰＴｒ３とＮＴｒ３の出力ノードをｎｏｄｅ３と称し、ＰＴｒ３のドレインをＮｏｄｅ３ｐと、ＮＴｒ３のドレインをＮｏｄｅ３ｎと称する。同様に、ＩＶ４を形成するＰＴｒ４とＮＴｒ４の出力ノードをｎｏｄｅ４と称し、ＰＴｒ４のドレインをＮｏｄｅ４ｐと、ＮＴｒ４のドレインをＮｏｄｅ４ｎと称する。ＩＶ５を形成するＰＴｒ５とＮＴｒ５の出力ノードをｎｏｄｅ５と称し、ＰＴｒ５のドレインをＮｏｄｅ５ｐと、ＮＴｒ５のドレインをＮｏｄｅ５ｎと称する。ＩＶ６を形成するＰＴｒ６とＮＴｒ６の出力ノードをｎｏｄｅ６と称し、ＰＴｒ６のドレインをＮｏｄｅ６ｐと、ＮＴｒ６のドレインをＮｏｄｅ６ｎと称する。
【００２０】
図５の回路では、クロックＣＫが“Ｈ”から“Ｌ”に変化すると、ＴＧ１およびＴＧ２は遮断状態から導通状態に変化し、入力データＤｉｎがラッチ回路に入力される。ＣＫが“Ｌ”から“Ｈ”になると、ＴＧ１およびＴＧ２は再び遮断状態になり、その時点のデータＤｉｎを保持する。すなわち、ラッチ回路は入力データＤｉｎをラッチする。ＣＫが“Ｈ”の間は、ＴＧ１およびＴＧ２は遮断状態を維持するので、入力データＤｉｎが変化しても、ラッチ回路の保持するデータは変化しない。
【００２１】
図５のラッチ回路では、たとえ１個のＣＭＯＳ反転回路でソフトエラーが発生しても、他の反転回路はソフトエラーの影響を受けず、他の反転回路が、ソフトエラーの発生した反転回路を元の正常な状態に復帰させる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００２−１８５３０９号公報
【特許文献２】特開２０００−２１６６６８号公報
【特許文献３】特開２００６−１２９４７７号公報
【特許文献４】特開２００７−３１２１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
前述のように、図２および図５のラッチ回路では、たとえ１個のＣＭＯＳ反転回路でソフトエラーが発生しても、他の反転回路はソフトエラーの影響を受けず、他の反転回路が、ソフトエラーの発生した反転回路を元の正常な状態に復帰させる。しかし、回路パターンの微細化が進められており、線幅４５ｎｍまたは３２ｎｍといった回路が実現されようとしている。このような微細構造では、ラッチ回路の形成するトランジスタの２箇所で同時にソフトエラーが発生する確率が高くなっている。例えば、図３に示すように、放射線ＨがＮｏｄｅ２１ｐとＮｏｄｅ２２ｐの同時に入射して、ｎｏｄｅ２１とｎｏｄｅ２２の両方で同時にソフトエラーが発生する場合がある。図２のラッチ回路は、このような２箇所のソフトエラーに対しては保持しているデータがエラーになる場合がある。
【００２４】
実施形態では、ソフトエラー耐性を向上したラッチ回路が開示される。
【課題を解決するための手段】
【００２５】
実施形態のラッチ回路は、複数のＣＭＯＳ反転回路と、入力を複数のＣＭＯＳ反転回路を介して入力にフィードバックするフィードバック経路と、を備えるラッチ回路である。ここで、複数のＣＭＯＳ反転回路は、入力を反転したデータを出力する２つのＣＭＯＳ反転回路を含む第１グループと、入力と同じデータを出力する２つのＣＭＯＳ反転回路を含む第２グループと、を備える。第１グループと第２グループの一方のグループの２つのＣＭＯＳ反転回路の第１極性のドレインの間に、一方のグループの２つのＣＭＯＳ反転回路の第２極性のドレインの１つが配置される。
【発明の効果】
【００２６】
実施形態のラッチ回路では、２箇所以上のノードでソフトエラーが発生しても保持しているデータは変化せず、エラーになる率を低減するので、ソフトエラーに対する耐性が向上する。
【図面の簡単な説明】
【００２７】
【図１】図１は、ソフトエラー耐性を有するラッチ回路の回路例を示す図である。
【図２】図２は、ラッチ回路の具体的な回路例を示す図である。
【図３】図３は、図２のラッチ回路の従来のレイアウト例を示す図である。
【図４】図４は、図３のレイアウトをより詳細に示す図である。
【図５】図５は、ソフトエラー耐性を有するラッチ回路の別の回路例を示す図である。
【図６】図６は、図２のラッチ回路において、２箇所のノードでソフトエラーが発生した場合に、保持データが変化する場合を示す図である。
【図７】図７は、図５のラッチ回路において、２箇所のノードでソフトエラーが発生した場合に、保持データが変化する場合を示す図である。
【図８】図８は、図２のラッチ回路において、２箇所のノードでソフトエラーが発生した場合に保持データが変化するが、３箇所のノードでソフトエラーが発生した場合には保持データが変化しない組合せを示す図である。
【図９】図９は、図５のラッチ回路において、２箇所のノードでソフトエラーが発生した場合に保持データが変化するが、３箇所のノードでソフトエラーが発生した場合には保持データが変化しない組合せを示す図である。
【図１０】図１０は、実施形態におけるノードの配置の基本構成を示す図である。
【図１１】図１１は、第１実施形態のラッチ回路のレイアウト図である。
【図１２】図１２は、第１実施形態のラッチ回路のより詳細なレイアウト図である。
【図１３】図１３は、第２実施形態のラッチ回路の詳細なレイアウト図である。
【図１４】図１４は、第３実施形態のラッチ回路のノードの配置を示す図である。
【発明を実施するための形態】
【００２８】
実施形態を説明する前に、図２および図５に示したラッチ回路において２箇所以上のノードでソフトエラーが発生し、保持データがエラーになる場合について説明する。
【００２９】
図６は、図２に示したラッチ回路において、同時に２箇所のノードでソフトエラーが発生した場合に、保持しているデータがエラーになるかどうかをシミュレーションした結果を示す図である。図示のように、すべてのノードの組合せでエラーになるわけではなく、ノードの組合せの一部でのみエラーになる。例えば、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐで同時にソフトエラーが発生すると保持データがエラーになる。同様に、Ｎｏｄｅ２１ｐとＮｏｄｅ１２ｎで同時にソフトエラーが発生すると保持データがエラーになる。しかし、Ｎｏｄｅ２２ｐおよびＮｏｄｅ１２ｎ以外のノードと、Ｎｏｄｅ２１ｐとで同時にソフトエラーが発生しても保持データはエラーにならない。
【００３０】
また、図７は、図５に示したラッチ回路において、同時に２箇所のノードでソフトエラーが発生した場合に、保持しているデータがエラーになるかどうかをシミュレーションした結果を示す図である。ここで、Ｎｏｄｅ３ｐおよびＮｏｄｅ３ｎに対する組合せのみを示す。図示のように、すべてのノードの組合せでエラーになるわけではなく、ノードの組合せの一部でのみエラーになる。例えば、Ｎｏｄｅ３ｐは、Ｎｏｄｅ５ｐまたはＮｏｄｅ６ｎと同時にソフトエラーが発生すると保持データがエラーになる。同様に、Ｎｏｄｅ３ｎは、Ｎｏｄｅ６ｐおよびＮｏｄｅ５ｎと同時にソフトエラーが発生すると保持データがエラーになる。これ以外の場合は、２箇所で同時にソフトエラーが発生しても、保持データはエラーにならない。
【００３１】
ここで、さらに同時に２箇所でソフトエラーが発生した場合に、保持しているデータがエラーになるノードの組合せについて、さらに別の１箇所でソフトエラーが発生した場合に保持しているデータがエラーになるかをシミュレーションした。その結果、２箇所でソフトエラーが発生した場合には保持しているデータがエラーになるが、３箇所でソフトエラーが発生した場合に保持しているデータがエラーにならない組合せがあることが判明した。
【００３２】
図８は、図２のラッチ回路において、Ｎｏｄｅ２１ｎおよびＮｏｄｅ２１ｐに関係する組合せで、２箇所でソフトエラーが発生した場合には保持しているデータがエラーになるが、３箇所でソフトエラーが発生した場合に保持しているデータがエラーにならない組合せを示す。
【００３３】
また、図９は、図５のラッチ回路において、Ｎｏｄｅ３ｐおよびＮｏｄｅ３ｎに関係する組合せで、２箇所でソフトエラーが発生した場合には保持しているデータがエラーになるが、３箇所でソフトエラーが発生した場合に保持しているデータがエラーにならない組合せを示す。
【００３４】
以上のような結果に基づいた考察の結果を以下に説明する。
【００３５】
まず、ソフトエラーは、トランジスタのドレインで発生する。α線や中性子を受けると、ｐＭＯＳのドレインでは正孔を収集するように動作し、ｎＭＯＳのドレインでは電子を収集するように動作する。そのため、ｐＭＯＳのドレインに接続されるノードが“Ｈ”の場合、ｐＭＯＳのドレインでソフトエラーが発生しても正孔を収集するだけで、ノードの状態は“Ｈ”から変化しない。同様に、ｎＭＯＳのドレインに接続されるノードが“Ｌ”の場合、ｎＭＯＳのドレインでソフトエラーが発生しても電子を収集するだけで、ノードの状態は“Ｌ”から変化しない。このため、一般的に、ｐＭＯＳのドレインでは“Ｌ”から“Ｈ”のポジティブ（山型）ノイズのみが発生し、ｎＭＯＳのドレインでは“Ｈ”から“Ｌ”のネガティブ（谷型）ノイズのみが発生すると言われてきた。ソフトエラーの発生が１箇所である場合には、この前提で問題ないが、２箇所以上のノードでソフトエラーが発生する場合には、変化しないノードにおけるソフトエラーにより抑制効果に注目する必要がある。したがって、ｐＭＯＳのドレインにおける “Ｈ”から“Ｌ”のネガティブ（谷型）ノイズ、およびｎＭＯＳのドレインでは“Ｌ”から“Ｈ”のポジティブ（山型）ノイズも考慮する必要がある。
【００３６】
図２のラッチ回路では、各反転回路のＰＴｒとＮＴｒは同じデータであるが異なる信号が印加されるようになっている。そのため、１箇所のソフトエラーでは保持しているデータは変化しない。２箇所でソフトエラーが発生して保持データを変化させるのは、１個の反転回路を形成するＰＴｒとＮｔｒの両方を変化させる組合せである。例えば、ｎｏｄｅ１１のデータは、ＰＴｒ１１とＮＴｒ１１で決定されるが、ＰＴｒ１１のゲートはｎｏｄｅ２２に、ＮＴｒ１１のゲートはｎｏｄｅ２１に接続される。そのため、ｎｏｄｅ２１とｎｏｄｅ２２の両方がソフトエラーにより変化すると、ｎｏｄｅ１１のデータが変化し、これが他の部分に伝播してラッチ回路の保持データを変化させる。ｎｏｄｅ２１とｎｏｄｅ２２の両方を変化させる２箇所のソフトエラーは、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの２箇所、またはＮｏｄｅ２１ｎとＮｏｄｅ２２ｎの２箇所で発生するソフトエラーである。この組合せは、ｎｏｄｅ１２のデータも変化させる。同様に、Ｎｏｄｅ１１ｐとＮｏｄｅ１２ｐの２箇所、またはＮｏｄｅ１１ｎとＮｏｄｅ１２ｎの２箇所で発生するソフトエラーは、ｎｏｄｅ２１およびｎｏｄｅ２２のデータを変化させる。
【００３７】
また、ＰＴｒ１１がソフトエラーで変化する時に、ｎｏｄｅ２１もソフトエラーで変化すると、ＮＴｒ１１が変化してｎｏｄｅ１１のデータが変化する。上記のように、ＰＴｒ１１にソフトエラーが発生してｎｏｄｅ１１のデータが変化するのは、ｎｏｄｅ１１が“Ｌ”の場合であり、この時ｎｏｄｅ２１は“Ｈ”である。ｎｏｄｅ２１を“Ｈ”から“Ｌ”に変化させるソフトエラーはＮＴｒ２１で発生する。このように、Ｎｏｄｅ２１ｎとＮｏｄｅ１１ｐで発生するソフトエラーは、保持しているデータを変化させる。Ｎｏｄｅ１１ｎとＮｏｄｅ２２ｐ、Ｎｏｄｅ１２ｎとＮｏｄｅ２１ｐ、Ｎｏｄｅ２２ｎとＮｏｄｅ１２ｐの組で発生するソフトエラーも、同様に保持しているデータを変化させる。
【００３８】
以上のことは、図６に示した関係と合致する。また、以上のことは、図５のラッチ回路において発生するソフトエラーによる保持データの変化を示した図７の関係とも整合する。
【００３９】
上記のように、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの２箇所でソフトエラーが発生すると、保持しているデータが変化するが、図８に示すように、さらにＮｏｄｅ２１ｎでソフトエラーが発生すると、保持しているデータは変化しない。これは、ｎｏｄｅ２１が“Ｌ”の状態で、Ｎｏｄｅ２１ｐにソフトエラーが発生すると、Ｎｏｄｅ２１ｐは正孔を収集してｎｏｄｅ２１を一時的に“Ｈ”に変化させるように動作する。この時、Ｎｏｄｅ２１ｎにソフトエラーが発生すると、Ｎｏｄｅ２１ｎは電子を収集してｎｏｄｅ２１を一時的に“Ｌ”に変化させるように動作する。この２つの動作は逆の動作であり、互いに相殺するため、ｎｏｄｅ２１は変化しないことになる。したがって、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの２箇所でソフトエラーが発生する時に、Ｎｏｄｅ２１ｎでも確実にソフトエラーが発生するならば、保持しているデータは変化しないことになる。
【００４０】
そこで、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの２箇所でソフトエラーが発生する時に、Ｎｏｄｅ２１ｎでも確実にソフトエラーが発生するための配置について考察する。ソフトエラーを発生する放射線は、直進して各トランジスタのドレインに入射する。したがって、Ｎｏｄｅ２１ｐ、Ｎｏｄｅ２１ｎおよびＮｏｄｅ２２ｐを、この順番に直線上に配置すれば、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの２箇所でソフトエラーが発生する時には、Ｎｏｄｅ２１ｎでもかならずソフトエラーが発生する。
【００４１】
同様に、Ｎｏｄｅ２１ｐ、Ｎｏｄｅ２２ｎおよびＮｏｄｅ２２ｐを、この順番に直線上に配置すれば、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの２箇所でソフトエラーが発生する時には、Ｎｏｄｅ２２ｎでもかならずソフトエラーが発生する。以下、同様に、Ｎｏｄｅ１１ｐ、Ｎｏｄｅ１１ｎまたはＮｏｄｅ１２ｎ、およびＮｏｄｅ２２ｐを、この順番に直線上に配置すれば、保持データの変化を防止できる。これはＮ型のドレインについても同様である。
【００４２】
図１０は、上記の配置を示す図である。図２のラッチ回路は、複数のＣＭＯＳ反転回路と、入力を複数のＣＭＯＳ反転回路を介して入力にフィードバックするフィードバック経路と、を備えるラッチ回路である。複数のＣＭＯＳ反転回路のうち、ＰＴｒ２１とＮＴｒ２１が形成するＣＭＯＳ反転回路ＩＶ２１およびＰＴｒ２２とＮＴｒ２２が形成するＣＭＯＳ反転回路ＩＶ２２は、入力を反転したデータを出力する。このＩＶ２１およびＩＶ２２を第１グループとする。ＰＴｒ１１とＮＴｒ１１が形成するＣＭＯＳ反転回路ＩＶ１１およびＰＴｒ１２とＮＴｒ１２が形成するＣＭＯＳ反転回路ＩＶ１２は、入力と同じデータを出力する。このＩＶ１１およびＩＶ１２を第２グループとする。ここで、図１０の（Ａ）に示すように、第１グループの２以上のＣＭＯＳ反転回路のＰ極性のドレインＮｏｄｅ２１ｐとＮｏｄｅ２２ｐの間に、第１グループの２以上のＣＭＯＳ反転回路のＮ極性のドレインＮｏｄｅ２１ｎまたはＮｏｄｅ２２ｎを配置する。また、図１０の（Ｂ）に示すように、第１グループの２以上のＣＭＯＳ反転回路のＮ極性のドレインＮｏｄｅ２１ｎとＮｏｄｅ２２ｎの間に、第１グループの２以上のＣＭＯＳ反転回路のＰ極性のドレインＮｏｄｅ２１ｐまたはＮｏｄｅ２２ｐを配置する。
【００４３】
第２グループについても、図１０に示した配置を行うことが望ましい。なお、すべての組合せについてこのような配置をすることが望ましいが、ソフトエラーの発生は確率の問題であり、一部の組合せについてのみ上記のような配置を行っても、それに応じた効果がある。
【００４４】
図５の回路では、ＰＴｒ３とＮＴｒ３が形成するＣＭＯＳ反転回路ＩＶ３およびＰＴｒ５とＮＴｒ５が形成するＣＭＯＳ反転回路ＩＶ５が第１グループである。そして、ＰＴｒ４とＮＴｒ４が形成するＣＭＯＳ反転回路ＩＶ４およびＰＴｒ６とＮＴｒ６が形成するＣＭＯＳ反転回路ＩＶ６が第２グループである。したがって、図５のラッチ回路でも、上記のような配置を行うことが望ましい。
【００４５】
図１１は、図２のラッチ回路を形成した第１実施形態におけるトランジスタの配置を示すレイアウト図である。図２のラッチ回路を形成するＰチャンネルトランジスタＰＴｒ１１、ＰＴｒ１２、ＰＴｒ２１、ＰＴｒ２２、およびＮチャンネルトランジスタＮＴｒ１１、ＮＴｒ１２、ＮＴｒ２１、ＮＴｒ２２のドレインは、図１１に示すように配置される。
【００４６】
また、図１２は、図２の回路を図１１の配置で実現する第１実施形態における各部の配置と配線をより詳細に示すレイアウト図である。
【００４７】
図１１および図１２に示すように、Ｐチャンネルトランジスタが形成されるｐＭＯＳ領域（ｐウェル）Ｐ１およびＰ２と、Ｎチャンネルトランジスタが形成されるｎＭＯＳ領域（ｎウェル）Ｎ１およびＮ２が、交互に配置される。具体的には、Ｐ１、Ｎ１、Ｐ２およびＮ２の順に配置される。
【００４８】
ｐＭＯＳ領域Ｐ１には、ＰＴｒ１２およびＰＴｒ２１が形成され、ｎＭＯＳ領域Ｎ１には、ＮＴｒ１１およびＮＴｒ２２が形成され、ｐＭＯＳ領域Ｐ２には、ＰＴｒ１１およびＰＴｒ２２が形成され、ｎＭＯＳ領域Ｎ２には、ＮＴｒ１２およびＮＴｒ２１が形成される。各ｐＭＯＳ領域の中央には高電位側電源ＶＤＤが接続され、各ｎＭＯＳ領域の中央には低電位側電源ＶＳＳが接続され、トランジスタのソースをなす。図１１では、電源配線は省略している。電源配線ＶＤＤおよびＶＳＳは、図１２のように設けられる。Ｇ１は、ＰＴｒ１２およびＮＴｒ１１のゲートであり、共通に形成される。Ｇ２は、ＰＴｒ１１およびＮＴｒ１２のゲートであり、共通に形成される。Ｇ３は、ＰＴｒ２２およびＮＴｒ２１のゲートであり、共通に形成される。Ｇ４は、ＰＴｒ２１およびＮＴｒ２２のゲートであり、共通に形成される。ＰＴｒ１２のドレインＮｏｄｅ１２ｐとＮＴｒ１２のドレインＮｏｄｅ１２ｎは、Ｇ３に接続される。この接続配線がｎｏｄｅ１２に対応する。ＰＴｒ１１のドレインＮｏｄｅ１１ｐとＮＴｒ１１のドレインＮｏｄｅ１１ｎは、Ｇ４に接続される。この接続配線がｎｏｄｅ１１に対応する。ＰＴｒ２１のドレインＮｏｄｅ２１ｐとＮＴｒ２１のドレインＮｏｄｅ２１ｎは、Ｇ１に接続される。この接続配線がｎｏｄｅ２１に対応する。ＰＴｒ２２のドレインＮｏｄｅ２２ｐとＮＴｒ２２のドレインＮｏｄｅ２２ｎは、Ｇ２に接続される。この接続配線がｎｏｄｅ２２に対応する。
【００４９】
前述のように、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの２箇所でソフトエラーが発生すると保持しているデータが変化するが、Ｎｏｄｅ２２ｎでもソフトエラーが発生すると保持しているデータは変化しない。図１１のレイアウトでは、Ｎｏｄｅ２１ｐ、Ｎｏｄｅ２２ｎおよびＮｏｄｅ２２ｐは、一直線上に配置されており、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐでソフトエラーが発生する場合は、Ｎｏｄｅ２２ｎでも確実にソフトエラーが発生する。このため、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐでのソフトエラー発生に起因するデータの変化、すなわちエラー発生を防止できる。
【００５０】
同様に、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐの間には、Ｎｏｄｅ１１ｎが配置されているので、Ｎｏｄｅ２１ｐとＮｏｄｅ２２ｐでのソフトエラー発生に起因するデータの変化を防止できる。さらに、Ｎｏｄｅ１１ｎとＮｏｄｅ１２ｎの間には、Ｎｏｄｅ１１ｐが配置されているので、Ｎｏｄｅ１１ｎとＮｏｄｅ１２ｎでのソフトエラー発生に起因するデータの変化を防止できる。Ｎｏｄｅ２２ｎとＮｏｄｅ２１ｎの間には、Ｎｏｄｅ２２ｐが配置されているので、Ｎｏｄｅ２２ｎとＮｏｄｅ２１ｎでのソフトエラー発生に起因するデータの変化を防止できる。
【００５１】
なお、領域Ｐ１、Ｎ１、Ｐ２およびＮ２は、Ｎ１、Ｐ１、Ｎ２およびＰ２の順に配置しても同様の効果が得られる。
【００５２】
また、図１２と図４を比較すると、図４のレイアウトでは、１個のラッチ回路を形成するのに１列のＰ領域と１列のＮ領域を使用しているのに対して、図１２の第１実施形態のレイアウトでは、２列のＰ領域と２列のＮ領域を使用している。このため、第１実施形態のレイアウトの方が、電源線ＶＤＤおよびＶＳＳが余分に必要になり、設計が複雑になる。しかし、近年ＣＡＤシステムおよび製造プロセスの進歩により、設計上の問題は低減しており、ソフトエラーを低減できるという効果の方が重要になっている。
【００５３】
図１３は、図５のラッチ回路を形成する第２実施形態における、トランジスタの配置および配線を示すレイアウト図である。第２実施形態でも、Ｐチャンネルトランジスタが形成されるｐＭＯＳ領域（ｐウェル）と、Ｎチャンネルトランジスタが形成されるｎＭＯＳ領域（ｎウェル）が、交互に配置される。また、２箇所で同時にソフトエラーが発生すると保持データがエラーになるＮｏｄｅ３ｐとＮｏｄｅ５ｐの間には、Ｎｏｄｅ３ｎが配置される。以下同様に、Ｎｏｄｅ４ｐとＮｏｄｅ６ｐの間には、Ｎｏｄｅ４ｎが配置され、Ｎｏｄｅ３ｎとＮｏｄｅ５ｎの間には、Ｎｏｄｅ５ｐが配置され、Ｎｏｄｅ４ｎとＮｏｄｅ６ｎの間には、Ｎｏｄｅ６ｐが配置される。これにより、第１実施例で説明したのと同様の効果が得られる。
【００５４】
図１４は、図２のラッチ回路を形成した第３実施形態におけるソースとドレインの配置を示すレイアウト図である。第３実施形態では、参照番号１０で示す範囲、すなわち、交互に配置した４列のＰ領域と４列のＮ領域を使用して図２のラッチ回路を形成する。そのため、レイアウトは第１実施形態以上に複雑になる。しかし、第３実施形態では、第１実施形態以上にソフトエラーの発生を低減できる。
【００５５】
第１実施形態では、Ｎｏｄｅ１１ｎとＮｏｄｅ２２ｐ、Ｎｏｄｅ１２ｎとＮｏｄｅ２１ｐ、Ｎｏｄｅ２１ｎとＮｏｄｅ１１ｐおよびＮｏｄｅ２２ｎとＮｏｄｅ１２ｐの２箇所で同時に発生するソフトエラーについては、保持しているデータの変化を防止するのが難しい。これに対して、第３実施形態では、そもそもこれらの組合せのノードは離れて配置されている上に、各組のノードの間には、それらのノードで発生したソフトエラーを相殺するように働くノードが配置されている。例えば、もっとも近い位置に配置されるＮｏｄｅ１２ｎとＮｏｄｅ２１ｐの間には、Ｎｏｄｅ２１ｎが配置されている。したがって、Ｎｏｄｅ１２ｎとＮｏｄｅ２１ｐの２箇所でソフトエラーが発生する場合には、Ｎｏｄｅ２１ｎでもソフトエラーが発生する。Ｎｏｄｅ２１ｎのソフトエラーは、Ｎｏｄｅ２１ｐのソフトエラーを相殺するように働くので、保持データの変化を抑制する。
【００５６】
以上のように、第３実施形態のレイアウトは、複雑であるが、ソフトエラーに対して厳しい仕様を要求される場合などに適用することができる。
【００５７】
なお、ここではラッチ回路を例として説明したが、実施形態の構成は、ラッチ回路を接続して形成したフリップフロップなどにも適用できることは言うまでもない。
【００５８】
ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００５９】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
複数のＣＭＯＳ反転回路と、入力を前記複数のＣＭＯＳ反転回路を介して前記入力にフィードバックするフィードバック経路と、を備えるラッチ回路であって、
前記複数のＣＭＯＳ反転回路は、入力を反転したデータを出力する２つのＣＭＯＳ反転回路を含む第１グループと、前記入力と同じデータを出力する２つのＣＭＯＳ反転回路を含む第２グループと、を備え、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの間に、前記一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つが配置されることを特徴とするラッチ回路。
【００６０】
（付記２）
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの間に、前記一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの１つが配置されることを特徴とする付記１に記載のラッチ回路。
【００６１】
（付記３）
前記第１グループと前記第２グループの他方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの間に、前記他方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つが配置されることを特徴とする付記１または２に記載のラッチ回路。
【００６２】
（付記４）
前記第１グループと前記第２グループの他方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの間に、前記他方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの１つが配置されることを特徴とする付記３に記載のラッチ回路。
【００６３】
（付記５）
前記複数のＣＭＯＳ反転回路を形成する２つの第１極性領域と２つの第２極性領域とを備え、前記２つの第１極性領域と前記２つの第２極性領域が交互に配置され、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインは、異なる第１極性領域に形成され、前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つは、前記異なる第１極性領域の間の第２極性領域に形成されることを特徴とする付記１から４のいずれかに記載のラッチ回路。
【００６４】
（付記６）
前記複数のＣＭＯＳ反転回路を形成する２つの第１極性領域と２つの第２極性領域とを備え、前記２つの第１極性領域と前記２つの第２極性領域が交互に配置され、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインは、異なる第１極性領域に形成され、前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインの１つは、前記異なる第１の極性領域の間の第２極性領域に形成され、
前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第２極性のドレインは、異なる第２極性領域に形成され、前記第１グループと前記第２グループの一方のグループの前記２つのＣＭＯＳ反転回路の第１極性のドレインの１つは、前記異なる第２極性領域の間の前記第１極性領域に形成されることを特徴とする付記２に記載のラッチ回路。
【００６５】
（付記７）
前記複数のＣＭＯＳ反転回路を形成する２つの第１極性領域と２つの第２極性領域とを備え、前記２つの第１極性領域と前記２つの第２極性領域が交互に配置され、
前記２つの第１極性領域と前記２つの第２極性領域は、隣接する１つの前記第１極性領域と１つの前記第２極性領域を含む第１組と、隣接する１つの前記第１極性領域と１つの前記第２極性領域を含む第２組と、を含み、
前記第１グループの前記２つのＣＭＯＳ反転回路の一方は、前記第１組の前記第１極性領域と前記第２極性領域に形成され、
前記第１グループの前記２つのＣＭＯＳ反転回路の他方は、前記第２組の前記第１極性領域と前記第２極性領域に形成され、
前記第２グループの前記２つのＣＭＯＳ反転回路の一方は、前記第１組の前記第１極性領域と前記第２極性領域に形成され、
前記第２グループの前記２つのＣＭＯＳ反転回路の他方は、前記第２組の前記第１極性領域と前記第２極性領域に形成されることを特徴とする付記１から４のいずれかに記載のラッチ回路。
【００６６】
（付記８）
各ＣＭＯＳ反転回路の前記第１極性領域と前記第２極性領域に形成されるゲートは共通であることを特徴とする付記７に記載のラッチ回路。
【００６７】
（付記９）
前記複数のＣＭＯＳ反転回路を形成する４つの第１極性領域と４つの第２極性領域とを備え、
前記４つの第１極性領域は、第１群の２つの第１極性領域と、第２群の２つの第１極性領域と、を含み、
前記４つの第２極性領域は、第１群の２つの第２極性領域と、第２群の２つの第２極性領域と、を含み、
前記第１群の２つの第１極性領域および前記第１群の２つの第２極性領域が交互に配置され、
前記第２群の２つの第１極性領域および前記第２群の２つの第２極性領域が交互に配置され、
前記第１グループの前記２つのＣＭＯＳ反転回路は、前記第１群の２つの第１極性領域および前記第１群の２つの第２極性領域に形成され、
前記第２グループの前記２つのＣＭＯＳ反転回路は、前記第２群の２つの第１極性領域および前記第２群の２つの第２極性領域に形成されることを特徴とする付記１から４のいずれかに記載のラッチ回路。
【００６８】
（付記１０）
当該ラッチ回路は、前記第１グループに含まれる第１ＣＭＯＳ反転回路および第２ＣＭＯＳ反転回路と、前記第２グループに含まれる第３ＣＭＯＳ反転回路および第４ＣＭＯＳ反転回路と、を備え、
前記第１ＣＭＯＳ反転回路の出力は、前記第３ＣＭＯＳ反転回路の第２極性のトランジスタおよび前記第４ＣＭＯＳ反転回路の第１極性のトランジスタのゲートに印加され、
前記第２ＣＭＯＳ反転回路の出力は、前記第３ＣＭＯＳ反転回路の第１極性のトランジスタおよび前記第４ＣＭＯＳ反転回路の第２極性のトランジスタのゲートに印加され、
前記第３ＣＭＯＳ反転回路の出力は、前記第１ＣＭＯＳ反転回路の第１極性のトランジスタおよび前記第２ＣＭＯＳ反転回路の第２極性のトランジスタのゲートに印加され、
前記第４ＣＭＯＳ反転回路の出力は、前記第１ＣＭＯＳ反転回路の第２極性のトランジスタおよび前記第２ＣＭＯＳ反転回路の第１極性のトランジスタのゲートに印加されることを特徴とする付記１から９のいずれかに記載のラッチ回路。
【００６９】
（付記１１）
前記入力は、前記第１ＣＭＯＳ反転回路の第１極性のトランジスタおよび前記第２ＣＭＯＳ反転回路の第２極性のトランジスタのゲートと、前記第１ＣＭＯＳ反転回路の第２極性のトランジスタおよび前記第２ＣＭＯＳ反転回路の第１極性のトランジスタのゲートと、に印加されることを特徴とする付記１０に記載のラッチ回路。
【００７０】
（付記１２）
当該ラッチ回路は、前記第１グループに含まれる第１ＣＭＯＳ反転回路および第２ＣＭＯＳ反転回路と、前記第２グループに含まれる第３ＣＭＯＳ反転回路および第４ＣＭＯＳ反転回路と、を備え、
前記第１ＣＭＯＳ反転回路の出力は、前記第３ＣＭＯＳ反転回路に入力され、
前記第２ＣＭＯＳ反転回路の出力は、前記第４ＣＭＯＳ反転回路に入力され、
前記第３ＣＭＯＳ反転回路の出力は、出力回路および前記第１ＣＭＯＳ反転回路に入力され、
前記第４ＣＭＯＳ反転回路の出力は、前記出力回路および前記第２ＣＭＯＳ反転回路に入力されることを特徴とする付記１から９のいずれかに記載のラッチ回路。
【００７１】
（付記１３）
前記入力は、前記第１ＣＭＯＳ反転回路および前記第２ＣＭＯＳ反転回路に入力されることを特徴とする付記１１に記載のラッチ回路。
【符号の説明】
【００７２】
１    第１入力端子
２、２‘    出力端子
１０    回路範囲
ＩＶ１１〜ＩＶ２２、ＩＶ３〜ＩＶ７    反転回路（インバータ）
ＴＧ１、ＴＧ２    トランスファーゲート
ＰＴｒ１１〜ＰＴｒ２２、ＰＴｒ３〜ＰＴｒ７    Ｐチャンネルトランジスタ
ＮＴｒ１１〜ＮＴｒ２２、ＮＴｒ３〜ＮＴｒ７    Ｎチャンネルトランジスタ
Ｎｏｄｅ１１ｐ〜Ｎｏｄｅ２２ｐ    Ｐチャンネルトランジスタのドレイン
Ｎｏｄｅ１１ｎ〜Ｎｏｄｅ２２ｎ    Ｎチャンネルトランジスタのドレイン
Ｎｏｄｅ３ｐ〜Ｎｏｄｅ６ｐ    Ｐチャンネルトランジスタのドレイン
Ｎｏｄｅ３ｎ〜Ｎｏｄｅ６ｎ    Ｎチャンネルトランジスタのドレイン
ｎｏｄｅ１１〜ｎｏｄｅ２２、ｎｏｄｅ３〜６    ノード
Ｇ１〜Ｇ４    ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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