(57)【要約】【課題】ＭＯＳトランジスタのドリフト領域面におけるキャリア蓄積層が制御されるように構成された半導体装置及びその製造方法を提供すること。【解決手段】ｐ型基板１と、ｐ型基板１上に形成されたｎ型ウェル６と、ｎ型ウェル６に形成されたｐボディ領域１８と、ｐボディ領域１８に形成されたｐ＋型ソース領域２７及びｎ＋型ソース領域２５と、ｎ型ウェル６に形成されたｎ＋型ドレイン領域２６と、ｐボディ領域１８とｎ型ウェル６との上部に形成されたゲート電極である導電性ポリシリコン層１５とを備えている。ゲート電極１５の直下には、厚みの異なる反転層制御用ゲート酸化膜（第１ゲート酸化膜）１４と蓄積層制御用ゲート酸化膜１２とを有し、膜厚が厚い蓄積層制御用ゲート酸化膜１２の下面は、ｎ型ウェル６上に、反転層制御用ゲート酸化膜１４と同一面に形成されている。【選択図】図２
2010212423.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
該第１導電型半導体基板上に形成された第２導電型半導体層と、
該第２導電型半導体層に形成された第１導電型不純物拡散層と、
該第１導電型不純物拡散層に形成された第１導電型ソース領域及び第２導電型ソース領域と、
前記第２導電型半導体層に形成された第２導電型ドレイン領域と、
前記第１導電型不純物拡散層と前記第２導電型半導体層との上部に形成されたゲート電極とを備えた半導体装置において、
前記ゲート電極の直下には、厚みの異なる第１ゲート酸化膜と第２ゲート酸化膜とを有し、膜厚が厚い第２ゲート酸化膜の下面は、前記第２導電型半導体層上に、前記第１ゲート酸化膜と同一面に形成されていることを特徴とする半導体装置。
【請求項２】
前記第２ゲート酸化膜）の膜厚は、８５ｎｍから９０ｎｍであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型半導体基板上に第２導電型半導体層を形成し、該第２導電型半導体層上に導電性ポリシリコン層からなるゲート電極を形成してなる半導体装置の製造方法において、
まず、前記第２導電型半導体層上の蓄積層制御用ゲート領域に蓄積層制御用ゲート酸化膜を形成する工程と、
次に、前記蓄積層制御用ゲート領域以外の前記蓄積層制御用ゲート酸化膜を除去して、前記第２導電型半導体層上に反転層制御用ゲート酸化膜を形成するとともに、該反転層制御用ゲート酸化膜と前記蓄積層制御用ゲート酸化膜上に前記導電性ポリシリコン層を形成する工程と、
次に、前記第２導電型半導体層中に第１導電型不純物拡散層を形成する工程と、
次に、該第１導電型不純物拡散層中に第２導電型ソース領域及び第１導電型ソース領域を形成するとともに、前記第２導電型半導体層中に第２導電型ドレイン領域を形成する工程とを有し、
前記導電性ポリシリコン層の直下には、厚みの異なる反転層制御用ゲート酸化膜と蓄積層制御用ゲート酸化膜とを有し、膜厚が厚い蓄積層制御用ゲート酸化膜の下面は、前記第２導電型半導体層上に、前記反転層制御用ゲート酸化膜と同一面に形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
前記蓄積層制御用ゲート酸化膜の膜厚は、８５ｎｍから９０ｎｍであることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧用の半導体装置及びその製造方法に関し、より詳細には、ＭＯＳトランジスタのドリフト領域面におけるキャリア蓄積層が制御されるように構成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータや携帯電話など各種家電製品の普及に伴い、ディスプレイ市場が急速に拡大している。現在のディスプレイ市場においては、従来の陰極線管（ＣＲＴ）から、次世代ディスプレイとして、液晶ディスプレイやプラズマディスプレイなど、薄型化及び軽量化が可能なフラットパネルディスプレイ（ＦＰＤ）に移行している。
【０００３】
また、このような各種家電製品以外にも、スイッチング電源用，ＡＣアダプタ用，モータ駆動用又は蛍光灯インバータ駆動用などの高耐圧半導体装置における高耐圧化，小型化，低消費電力化などの要求がますます高まってきている。そして、これらの要求を実現するために、高耐圧ＭＯＳトランジスタが必要となってきている。
【０００４】
このように、半導体装置の高耐圧化は、近年、市場から求められている。その要求に対応する高耐圧ＭＯＳトランジスタとしては、ゲート構造やドレイン領域を工夫したＬＯＤ（ＬＯＣＯＳ  ｏｆｆｓｅｔ  ｄｒａｉｎ）型ＭＯＳトランジスタが知られており、高耐圧ＭＯＳトランジスタの中でも、ゲート電極の端部又はゲート電極とドレイン拡散層及びソース拡散層との間に厚いフィールド酸化膜（ＬＯＣＯＳ）を有するＬＯＣＯＳオフセット型と呼ばれる構造は、主に液晶ドライバ駆動用素子のようにゲート，ドレイン及びソースの全てが高耐圧であることが必要とされる高耐圧ＭＯＳトランジスタに使用されている。
【０００５】
このＬＯＤ型ＭＯＳトランジスタについては、例えば、特許文献１に開示されている。この特許文献１のものは、ドリフト領域面におけるキャリア蓄積層の形成が防止され、接合降伏電圧が向上された高耐圧ＭＯＳトランジスタ及びその製造方法に関するもので、ＬＯＣＯＳオフセットドレインを有する高耐圧トランジスタにおいて、配線の影響によりフィールド絶縁膜（ＬＯＣＯＳ）を介してドリフト領域表面に電子蓄積層が形成されるのを抑制するように構成したものである。
【０００６】
図１は、従来のＬＯＤ型ＭＯＳトランジスタを説明するための断面構成図である。  
ｐ型基板１０１にはｐ型ウェル（埋め込み層）１０７が形成されているとともに、ｐ型基板１０１上には、ｐ型ウェル１０７に隣接するようにしてｎ型ウェル１０６が形成されている。また、ｎ型ウェル１０６にはｐボディ領域１１８が形成されており、このｐボディ領域１１８中には、ｎ＋型ソース領域１２５とｐ＋型ソース領域１２７が隣接して形成されている。また、ｎ型ウェル１０６にはｎ＋型ドレイン領域１２６が形成されており、ｐボディ領域１１８とｎ＋型ドレイン領域１２６とは素子分離層（ＬＯＣＯＳ）１１１により隔てられている。
【０００７】
ゲート電極である導電性ポリシリコン層１１５は、素子分離層１１１上に張り出した形状で形成され、導電性ポリシリコン層１１５の直下には、ｐボディ領域１１８と接するようにゲート酸化膜１１４が形成されている。また、ｎ＋型ソース領域１２５とｐ＋型ソース領域１２７とｎ＋型ドレイン領域１２６と素子分離層１１１と導電性ポリシリコン層１１５とを覆うように層間絶縁膜１２８が形成されている。この層間絶縁膜１２８にはコンタクトホールが形成され、このコンタクトホールにはソース電極１３０とドレイン電極１３１がそれぞれ設けられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２９７９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１のものは、素子分離層（ＬＯＣＯＳ）１１１上に導電性ポリシリコン層１１５を用いて電子蓄積層を制御しようとしているが、この素子分離層（ＬＯＣＯＳ）１１１の存在のために界面準位が多いので、基本的に蓄積層の制御はできいという問題がある。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＭＯＳトランジスタのドリフト領域面におけるキャリア蓄積層が制御されるように構成された高耐圧用の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、上述したような課題を解決するために高耐圧用ＭＯＳトランジスタにおいて、ゲート電極である導電性ポリシリコン層の直下に素子分離層（ＬＯＣＯＳ）を介在させず、界面準位を少ない蓄積層制御用ゲート酸化膜（熱酸化膜）を用いることで上述したような課題を解決し、さらに、熱酸化膜の膜厚の最適値を見出したものである。
【００１２】
つまり、本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１導電型半導体基板（１）と、該第１導電型半導体基板（１）上に形成された第２導電型半導体層（６）と、該第２導電型半導体層（６）に形成された第１導電型不純物拡散層（１８）と、該第１導電型不純物拡散層（１８）に形成された第１導電型ソース領域（２７）及び第２導電型ソース領域（２５）と、前記第２導電型半導体層（６）に形成された第２導電型ドレイン領域（２６）と、前記第１導電型不純物拡散層（１８）と前記第２導電型半導体層（６）との上部に形成されたゲート電極（１５）とを備えた半導体装置において、前記ゲート電極（１５）の直下には、厚みの異なる第１ゲート酸化膜（１４）と第２ゲート酸化膜（１２）とを有し、膜厚が厚い第２ゲート酸化膜（１２）の下面は、前記第２導電型半導体層（６）上に、前記第１ゲート酸化膜（１４）と同一面に形成されていることを特徴とする。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第２ゲート酸化膜（１２）の膜厚は、８５ｎｍから９０ｎｍであることを特徴とする。
【００１４】
また、請求項３に記載の発明は、第１導電型半導体基板（１）上に第２導電型半導体層（６）を形成し、該第２導電型半導体層（６）上に導電性ポリシリコン層からなるゲート電極（１５）を形成してなる半導体装置の製造方法において、まず、前記第２導電型半導体層（６）上の蓄積層制御用ゲート領域に蓄積層制御用ゲート酸化膜（１２）を形成する工程と、次に、前記蓄積層制御用ゲート領域以外の前記蓄積層制御用ゲート酸化膜（１２）を除去して、前記第２導電型半導体層（６）上に反転層制御用ゲート酸化膜（１４）を形成するとともに、該反転層制御用ゲート酸化膜（１４）と前記蓄積層制御用ゲート酸化膜（１２）上に前記導電性ポリシリコン層（１５）を形成する工程と、次に、前記第２導電型半導体層（６）中に第１導電型不純物拡散層（１８）を形成する工程と、次に、該第１導電型不純物拡散層（１８）中に第２導電型ソース領域（２５）及び第１導電型ソース領域（２７）を形成するとともに、前記第２導電型半導体層（６）中に第２導電型ドレイン領域（２６）を形成する工程とを有し、前記導電性ポリシリコン層（１５）の直下には、厚みの異なる反転層制御用ゲート酸化膜（１４）と蓄積層制御用ゲート酸化膜（１２）とを有し、膜厚が厚い蓄積層制御用ゲート酸化膜（１２）の下面は、前記第２導電型半導体層（６）上に、前記反転層制御用ゲート酸化膜（１４）と同一面に形成されていることを特徴とする。
【００１５】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記蓄積層制御用ゲート酸化膜（１２）の膜厚は、８５ｎｍから９０ｎｍであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、高耐圧用ＭＯＳトランジスタにおいて、ゲート電極である導電性ポリシリコン層の直下に素子分離層（ＬＯＣＯＳ）を介在させず、界面準位を少ない蓄積層制御用ゲート酸化膜（熱酸化膜）を用いるようにしたので、高耐圧を得たまま、ＭＯＳトランジスタのオン抵抗を減少させることができる。
【図面の簡単な説明】
【００１７】
【図１】従来のＬＯＤ型ＭＯＳトランジスタを説明するための断面構成図である。
【図２】本発明に係る半導体装置の一実施例を説明するための断面構成図である。
【図３Ａ】本発明に係る半導体装置の製造方法を説明するための工程図（その１）である。
【図３Ｂ】本発明に係る半導体装置の製造方法を説明するための工程図（その１）である。
【図３Ｃ】本発明に係る半導体装置の製造方法を説明するための工程図（その２）である。
【図３Ｄ】本発明に係る半導体装置の製造方法を説明するための工程図（その３）である。
【図３Ｅ】本発明に係る半導体装置の製造方法を説明するための工程図（その４）である。
【図３Ｆ】本発明に係る半導体装置の製造方法を説明するための工程図（その５）である。
【図３Ｇ】本発明に係る半導体装置の製造方法を説明するための工程図（その６）である。
【図３Ｈ】本発明に係る半導体装置の製造方法を説明するための工程図（その７）である。
【図３Ｉ】本発明に係る半導体装置の製造方法を説明するための工程図（その８）である。
【図３Ｊ】本発明に係る半導体装置の製造方法を説明するための工程図（その９）である。
【図３Ｋ】本発明に係る半導体装置の製造方法を説明するための工程図（その１０）である。
【図４】蓄積層制御用ゲート酸化膜の膜厚に対するＯＮ抵抗をプロットした図である。
【図５】蓄積層制御用ゲート酸化膜の膜厚に対する耐圧をプロットした図である。
【図６】本発明に係る半導体装置のＯＮ状態を示す模式図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施例について説明する。  
図２は、本発明に係る半導体装置の一実施例を説明するための断面構成図である。本発明の半導体装置は、ＬＤ（Ｌａｔｅｒａｌ  ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタで、ｐ型基板１にはｐ型ウェル（埋め込み層）７が形成されているとともに、ｐ型基板１上には、ｐ型ウェル７に隣接するようにしてｎ型ウェル６が形成されている。また、ｎ型ウェル６にはｐボディ領域１８が形成されており、このｐボディ領域１８中には、ｎ＋型ソース領域２５とｐ＋型ソース領域２７が隣接して形成されている。また、ｎ型ウェル６にはｎ＋型ドレイン領域２６が形成されている。
【００１９】
ゲート電極である導電性ポリシリコン層１５の直下には、ｐボディ領域１８と接するように反転層制御用ゲート酸化膜１４が形成されるとともに、この反転層制御用ゲート酸化膜１４に隣接してｎ型ウェル６上に蓄積層制御用ゲート酸化膜１２とが形成されている。また、ｐ型ウェル７上には素子分離層（ＬＯＣＯＳ）１１が形成されている。
【００２０】
また、ｎ＋型ソース領域２５とｐ＋型ソース領域２７とｎ＋型ドレイン領域２６と素子分離層１１と導電性ポリシリコン層１５とを覆うように層間絶縁膜２８が形成されている。この層間絶縁膜２８にはコンタクトホールが形成され、このコンタクトホールにはソース電極３０とドレイン電極３１がそれぞれ設けられている。このソース電極３０はｎ＋型ソース領域２５とｐ＋型ソース領域２７と接しており、ドレイン電極３１はｎ＋型ドレイン領域２６と接している。
【００２１】
つまり、本発明の半導体装置は、ｐ型基板（第１導電型半導体基板）１と、このｐ型基板１上に形成されたｎ型ウェル（第２導電型半導体層）６と、このｎ型ウェル６に形成されたｐボディ領域（第１導電型不純物拡散層）１８と、このｐボディ領域１８に形成されたｐ＋型ソース領域（第１導電型ソース領域）２７及びｎ＋型ソース領域（第２導電型ソース領域）２５と、ｎ型ウェル６に形成されたｎ＋型ドレイン領域（第２導電型ドレイン領域）２６と、ｐボディ領域１８とｎ型ウェル６との上部に形成されたゲート電極である導電性ポリシリコン層１５とを備えている。
【００２２】
そして、ゲート電極１５の直下には、厚みの異なる反転層制御用ゲート酸化膜（第１ゲート酸化膜）１４と蓄積層制御用ゲート酸化膜（第２ゲート酸化膜）１２とを有し、膜厚が厚い蓄積層制御用ゲート酸化膜１２の下面は、ｎ型ウェル６上に、反転層制御用ゲート酸化膜１４と同一面に形成されている。また、蓄積層制御用ゲート酸化膜１２の膜厚は、８５ｎｍから９０ｎｍであることが最適である。
【００２３】
本発明の特徴的な構成は、上述した図１の従来のＬＯＤ型ＭＯＳトランジスタの構成との比較から明らかなように、従来のＬＯＤ型ＭＯＳトランジスタにおいては、ｎ型ウェル１０６と導電性ポリシリコン層１１５との間に素子分離層（ＬＯＣＯＳ）１１１が形成されているのに対して、本発明のＬＤＭＯＳトランジスタでは、導電性ポリシリコン層１５の直下に、ｎ型ウェル６と接するように蓄積層制御用ゲート酸化膜１２が形成されている点である。
【００２４】
蓄積層制御用ゲート酸化膜１２は、ＬＯＤ（ＬＯＣＯＳ  ｏｆｆｓｅｔ  ｄｒａｉｎ）型ＭＯＳトランジスタにおける素子分離層（ＬＯＣＯＳ）１１と同様にゲート−ドレイン間の電界を緩和する役割を有する。さらに、素子分離層１１と比較して界面準位が少なくて清浄なＳｉ−ＳｉＯ2界面を有し、かつ反転層−ドレイン間距離を短縮できることからオン抵抗を低減することができる。また、蓄積層制御用ゲート酸化膜１２は、素子分離層１１とは独立して存在しているため、素子分離に必要な酸化膜厚の制限は受けず、最適な蓄積層制御用ゲート酸化膜１２の膜厚を設定することが可能である。この最適な酸化膜厚を有する蓄積層制御用ゲート酸化膜１２上のゲートの制御によって、図６に示すように、ＯＮ状態における蓄積層を制御し、Ｓｉ−ＳｉＯ2界面にキャリアを引き寄せることで実効的なキャリア濃度を上昇させ、オン抵抗を低減することが可能である。
【００２５】
一方、ＯＦＦ状態では蓄積層は形成されず、キャリア濃度はドーパント濃度と一致する。これらの効果によって、ＬＯＤ型ＭＯＳトランジスタと比較すると、ＯＦＦ状態における耐圧を確保したままＯＮ状態の抵抗を低減することが可能である。
【００２６】
本発明の半導体装置の製造方法は、ｐ型基板（第１導電型半導体基板）１上にｎ型ウェル（第２導電型半導体層）６を形成し、このｎ型ウェル６上に導電性ポリシリコン層からなるゲート電極１５を形成してなる半導体装置の製造方法である。
【００２７】
まず、ｎ型ウェル６上の蓄積層制御用ゲート領域に蓄積層制御用ゲート酸化膜１２を形成する工程と、次に、蓄積層制御用ゲート領域以外の蓄積層制御用ゲート酸化膜１２を除去して、ｎ型ウェル６上に反転層制御用ゲート酸化膜１４を形成するとともに、この反転層制御用ゲート酸化膜１４と蓄積層制御用ゲート酸化膜１２上に導電性ポリシリコン層１５を形成する工程と、次に、ｎ型ウェル６中にｐボディ領域（第１導電型不純物拡散層）１８を形成する工程と、次に、このｐボディ領域１８中にｎ＋型ソース領域（第２導電型ソース領域）２５及びｐ＋型ソース領域（第１導電型ソース領域）２７を形成するとともに、ｎ型ウェル６中にｎ＋型ドレイン領域（第２導電型ドレイン領域）２６を形成する工程とを有し、導電性ポリシリコン層１５の直下には、厚みの異なる反転層制御用ゲート酸化膜１４と蓄積層制御用ゲート酸化膜１２とを有し、膜厚が厚い蓄積層制御用ゲート酸化膜１２の下面は、ｎ型ウェル６上に、反転層制御用ゲート酸化膜１４と同一面に形成されている。
【００２８】
図３Ａ乃至図３Ｋは、本発明に係る半導体装置の製造方法を説明するための工程図である。まず、図３Ａに示すように、抵抗率５〜１０Ω・ｃｍ程度のｐ型基板１の表面に、９００〜１０００℃程度のスチーム酸化により、膜厚３０〜１００ｎｍの酸化膜（ＳｉＯ2膜）２を形成する。次に、ＳｉＯ2膜２上にフォトリソグラフィ技術によって、ｎ型ウェル形成領域に開口有するフォトレジストを形成し、フォトレジストをマスクとしてイオン注入を行い、リン（Ｐ）を１×１０12〜１×１０13／ｃｍ2程度導入する。
【００２９】
フォトレジストを除去後、フォトリソグラフィ技術によって、ｐ型ウェル形成領域に開口有するフォトレジスト３を形成し、フォトレジスト３をマスクとしてイオン注入を行い、ホウ素（Ｂ）を１×１０12〜１×１０13／ｃｍ2程度導入する。これにより、図３Ａに示すように、ｎ型ウェル不純物注入領域４とｐ型ウェル不純物注入領域５が形成される。
【００３０】
次に、図３Ｂに示すように、フォトレジスト３を除去後、１１００〜１３００℃程度の熱処理を行ってｎ型ウェル６及びｐ型ウェル７を形成する。
【００３１】
次に、図３Ｃに示すように、フッ酸（ＨＦ）系薬液を用いてｐ型基板１上のＳｉＯ2膜２を除去する。次に、８００〜９００℃程度のスチーム酸化により、１０〜３０ｎｍのＳｉＯ2膜８を形成する。さらに、減圧ＣＶＤ法により全面に膜厚１１０〜１２０ｎｍ程度のＳｉ3Ｎ4膜９を形成し、フォトリソグラフィ技術により素子分離層（ＬＯＣＯＳ）形成領域に開口を有するフォトレジスト１０を形成する。その後、フォトレジスト１０をマスクとしてエッチング方法、例えば、リアクティブイオンエッチング（ＲＩＥ）により、アクティブ領域上にＳｉ3Ｎ4膜９のみを残して、Ｓｉ3Ｎ4膜９を除去する。
【００３２】
次に、図３Ｄに示すように、フォトレジスト１０を除去後、９５０〜１０００℃程度のスチーム酸化を行い、４００〜６００ｎｍ程度の酸化膜のＬＯＣＯＳ１１を形成する。次に、ホットリン酸によりＳｉ3Ｎ4膜９を除去し、フッ酸（ＨＦ）系薬液を用いてＳｉＯ２膜８を除去する。
【００３３】
次に、図３Ｅに示すように、４０〜５０℃のアンモニア及び過酸化水素を含んだ薬液で１０００ｓ程度洗浄した後、フッ酸（ＨＦ）系薬液で５０〜６０ｓ洗浄し、最後に水洗を３００〜４００ｓ行うことでＳｉ表面を清浄な状態にする。次に、８００〜９００℃の熱酸化を行い、ｎ型ウェル６の表面に蓄積層制御用ゲート酸化膜１２を形成する。
【００３４】
この蓄積層制御用ゲート酸化膜１２のＳｉ−ＳｉＯ2界面における界面準位は、１×１０10〜１×１０12ｃｍ-2である。ＬＯＣＯＳ１１下の界面準位が１×１０14ｃｍ-2程度であるから、Ｓｉ−ＳｉＯ2における界面準位は、蓄積層制御用ゲート酸化膜１２の方が低く、清浄な界面となっており、界面準位のトラップによるキャリアの散乱の影響は受けにくい。
【００３５】
その結果、ＯＮ抵抗はＬＯＤ型ＭＯＳトランジスタにおけるＬＯＣＯＳと比べて蓄積層制御用ゲート酸化膜１２を用いた方が低くなると考えられる。次に、フォトリソグラフィ技術により蓄積層制御用ゲート領域にフォトレジスト１３を形成し、フォトレジスト１３をマスクとし、エッチング方法、例えば、ＲＩＥにより蓄積層制御用ゲート領域以外のＳｉＯ2膜１２を除去する。
【００３６】
次に、図３Ｆに示すように、フォトレジスト１３を除去して、８００〜９００℃の熱酸化を行って、ｎ型ウェル層６の表面に反転層制御用ゲート酸化膜１４を形成する。次に、ＣＶＤ法により膜厚３５０〜４００ｎｍ程度の導電性ポリシリコン層１５を前面に形成する。その後、フォトリソグラフィ技術により反転層制御用ゲート領域と蓄積層制御用ゲート領域にフォトレジスト１６を形成し、フォトレジスト１６をマスクとし、エッチング方法により、反転層制御用ゲート領域と蓄積層制御用ゲート領域以外の導電性ポリシリコン層１５を除去する。
【００３７】
次に、図３Ｇに示すように、フォトレジスト１６を除去後、フォトリソグラフィ技術によりｐ型ボディ不純物注入領域に開口を有するフォトレジスト１７を形成し、ｐ型ボディ不純物注入領域にホウ素（Ｂ）を１×１０13〜１×１０14／ｃｍ2程度、イオン注入する。これによって、ｐ型ボディ不純物領域１８を形成する。このイオン注入において、ｐ型ボディ不純物領域１８は、導電性ポリシリコン層１５をマスクとして自己整合的に形成される。したがって、イオン注入用のマスクパターニングで行うフォトリソグラフィ工程において生じるようなマスク合わせずれの影響を受けることなく、高精度な加工を行うことが可能である。
【００３８】
次に、図３Ｈに示すように、フォトレジスト１７を除去後、８００〜９００℃程度の熱処理を行ってｐ型ボディ不純物注入領域１８を拡散させ、ｐ型ボディ形成領域を形成する。さらに、フォトリソグラフィ技術によりｎ＋型ソース、ｎ＋型ドレイン形成領域に開口を有するフォトレジスト２０を形成し、ｎ＋型ソース、ｎ＋型ドレイン形成領域に１×１０15〜１×１０16／ｃｍ2程度のヒ素（Ａｓ）をイオン注入する。これにより、ｎ＋型ソース不純物注入領域２１とｎ＋型ドレイン不純物注入領域２２が形成される。
【００３９】
次に、図３Ｉに示すように、ｎ＋型ソース不純物注入領域２１とｎ＋型ドレイン不純物注入領域２２のケースと同様に、フォトリソグラフィ技術によりｐ型ボディ取り出し領域に開口を有するフォトレジスト２３を形成して、ｐ型ボディ取り出し領域に１×１０15〜１×１０16／ｃｍ2程度のホウ素（Ｂ）をイオン注入する。これにより、ｐ型ソース不純物注入領域２４が形成される。
【００４０】
次に、図３Ｊに示すように、フォトレジスト２３を除去後、８００〜９００℃程度の熱処理を行って、ｎ＋型ソース不純物注入領域２１及びｎ＋型ドレイン不純物注入領域２２中のヒ素及びｐ型ソース不純物注入領域２４中のホウ素を拡散させて、ｎ＋型ソース領域２５とｎ＋型ドレイン領域２６とｐ＋型ソース領域２７を形成する。
【００４１】
次に、図３Ｋに示すように、ＣＶＤ法により６００〜７００ｎｍ程度の層間絶縁膜（ＳｉＯ2膜）２８を全面に堆積させる。その後、フォトリソグラフィ技術により層間絶縁膜（ＳｉＯ2膜）２８のソース、ゲート、ドレインの各電極形成領域に開口を有するフォトレジストを形成し、フォトレジストをマスクとしてエッチング方法、例えば、ＲＩＥにより層間絶縁膜２８のエッチングを行う。フォトレジスト除去後、層間絶縁膜２８に形成された各電極形成用の開口にＴｉ／ＴｉＮ又はＡＬなど、バリアメタル層を含む配線金属層２９を蒸着させる。
【００４２】
さらに、フォトリソグラフィ技術及びＲＩＥにより配線金属層２９のパターニングを行って、ソース電極３０とドレイン電極３１を形成する。このようにして、図２に示すような本発明の半導体装置が製造される。
【００４３】
図４及び図５は、本発明の半導体装置の蓄積層制御層ゲート酸化膜の膜厚の効果を示したデバイスシミュレーションの結果を示す図である。シミュレーション構造における各濃度は、ｐ型ボディ領域１８は１×１０17〜３×１０17ｃｍ−3、ｎ型ウェル６は１×１０16〜３×１０16ｃｍ−3である。また、ＭＯＳトランジスタのサイズはソース−ドレイン間の距離は３．０μｍ、幅（Ｗ）は１．０μｍである。
【００４４】
まず、図４は、蓄積層制御用ゲート酸化膜の膜厚に対するＯＮ抵抗をプロットした図である。蓄積層制御用ゲート酸化膜１２の膜厚が薄いほど、ＯＮ抵抗は低減する傾向が見られる。これは、蓄積層制御用ゲート酸化膜１２の膜厚が薄いほど、ゲート電圧の影響を強く受け、キャリアが蓄積層制御用ゲート酸化膜１２とＳｉの界面近傍に引き寄せられることを示している。その結果、蓄積層制御用ゲート酸化膜１２下のＳｉ中のキャリア濃度が増加し、オン抵抗を低減している。
【００４５】
図５は、蓄積層制御用ゲート酸化膜の膜厚に対する耐圧をプロットした図である。蓄積層制御用ゲート酸化膜１２の膜厚が９０ｎｍ以下では膜厚が厚いほど耐圧は向上し、９０ｎｍ以上では膜厚が薄いほど耐圧は向上する。したがって、９０ｎｍ付近を境に酸化膜厚変化に対する耐圧の変化の傾向が異なることがわかる。これは、ブレイクダウン箇所が酸化膜厚で変化することに起因している。９０ｎｍよりも酸化膜厚が厚い場合、Ｐ型ボディ領域１８とｎ型ウェル６の形成するＰＮ接合でブレイクダウンが起こる。一方で９０ｎｍよりも酸化膜厚が薄い場合、蓄積層制御用ゲート酸化膜１２は、ゲート−ドレインの電界を緩和しきれずにゲート端下のＳｉ−ＳｉＯ２界面でブレイクダウンする。したがって、蓄積層制御ゲート酸化膜１２の膜厚は薄いほどＯＮ抵抗が低下するが、９０ｎｍ程度よりも薄くなると耐圧低下が起こってしまうため、蓄積層制御ゲート酸化膜１２の膜厚は最適な膜厚値を有する。
【符号の説明】
【００４６】
１  ｐ型基板
２  酸化膜（ＳｉＯ2膜）
３，１０，１３，１６，２０，２３  フォトレジスト
４  ｎ型ウェル不純物注入領域
５  ｐ型ウェル不純物注入領域
６  ｎ型ウェル
７  ｐ型ウェル（埋め込み層）
８  ＳｉＯ2膜
９  Ｓｉ3Ｎ4膜
１１  素子分離層（ＬＯＣＯＳ）
１２  蓄積層制御用ゲート酸化膜
１４  反転層制御用ゲート酸化膜
１５  導電性ポリシリコン層
１８  ｐボディ領域（ｐ型ボディ不純物領域）
２１  ｎ＋型ソース不純物注入領域
２２  ｎ＋型ドレイン不純物注入領域
２４  ｐ型ソース不純物注入領域
２５  ｎ＋型ソース領域
２６  ｎ＋型ドレイン領域
２７  ｐ＋型ソース領域
２８  層間絶縁膜（ＳｉＯ2膜）
２９  配線金属層
３０  ソース電極
３１  ドレイン電極
１０１  ｐ型基板
１０６  ｎ型ウェル
１０７  ｐ型ウェル（埋め込み層）
１１１  素子分離層（ＬＯＣＯＳ）
１１４  ゲート酸化膜
１１５  導電性ポリシリコン層
１１８  ｐボディ領域
１２５  ｎ＋型ソース領域
１２６  ｎ＋型ドレイン領域
１２７  ｐ＋型ソース領域
１２８  層間絶縁膜
１３０  ソース電極
１３１  ドレイン電極
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
2010212423.tif 000007
【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図４】
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【図５】
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【図６】
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