(57)【要約】【課題】カップリング容量を効率的に配置する。【解決手段】  有機ＥＬ素子１と、この有機ＥＬ素子１に駆動電流を供給する駆動トランジスタ２と、この駆動トランジスタ２のゲートに接続され電圧を保持する保持容量６と、駆動トランジスタ２のゲートとデータ電圧が供給されるデータライン７との間に設けられたカップリング容量５と、データライン７からのデータ電圧の駆動トランジスタ２のゲートへの供給を制御する選択トランジスタ３と、駆動トランジスタ２のゲートとドレイン間を短絡するリセットトランジスタ４と、を含む。カップリング容量５を、データライン７にオーバーラップさせてその下方に形成するとともにその一端はそれに接続された選択トランジスタとリセットトランジスタの電極を構成する。【選択図】図２Ａ
2010249955.tif 000002
【特許請求の範囲】
【請求項１】
画素をマトリクス状に配置した表示装置であって、
各画素に、
一端がデータラインに接続されたカップリング容量と、
一端が電源ラインに接続され、制御端と他端がそれぞれ選択トランジスタとリセットトランジスタを介して前記カップリング容量の他端に接続された駆動トランジスタと、
一端が前記駆動トランジスタの電源側の一端に接続され、他端が前記駆動トランジスタの制御端に接続された保持容量と、
前記駆動トランジスタに流れる電流により駆動される発光素子と、
を含むとともに、
各ラインの電位を制御するライン駆動回路を含み、
前記ライン駆動回路は、前記駆動トランジスタを導通させ、電源ラインの電圧を変更することで駆動トランジスタの他端の電位を前記発光素子に電流が流れない電位に設定した後、前記選択トランジスタとリセットトランジスタを導通させて、前記駆動トランジスタの閾値電圧を前記カップリング容量と保持容量に書き込み、リセットトランジスタを非導通として、データラインの電位にカップリング容量の電位を重畳した電位を前記保持容量に書き込むことで駆動トランジスタの閾値補正を行うことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記カップリング容量は前記データラインにオーバーラップされて形成されることを特徴とする表示装置。
【請求項３】
請求項１または２に記載の表示装置において、
前記カップリング容量の一端は、前記選択トランジスタおよび前記リセットトランジスタの電極を構成する導体と同じ層に形成された導体により形成されて、接続されていることを特徴とする表示装置。
【請求項４】
請求項１または２に記載の表示装置において、
前記選択トランジスタおよびリセットトランジスタは、半導体層をソース電極、チャネル領域、ドレイン電極として利用し、チャネル領域の上には、ゲート絶縁膜を介しメタル層であるゲート電極がそれぞれ形成されており、
前記カップリング容量は、前記半導体層と、前記ゲート絶縁膜と同一工程で形成される絶縁膜と、前記ゲート電極と同一工程で形成されるメタル層と、で形成されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ素子を有する表示装置に関する。
【背景技術】
【０００２】
有機ＥＬディスプレイは自発光型であることから、コントラストが高く、応答が早いため、自然画などを表示するテレビなどの動画アプリケーションに適している。一般に、有機ＥＬ素子は、トランジスタなどの制御素子を用いて定電流で駆動されるが、その場合トランジスタを飽和領域で用いるため、トランジスタのＶｔｈ（閾値）や移動度の特性ばらつきにより、同じ階調電圧を画素に入力しても、画素毎に異なる電流が生成され、発光輝度の均一性が課題となっていた。この課題を解決するため、画素内にＶｔｈを補正する回路を導入した例が特許文献１などに開示されている。
【０００３】
この特許文献１の補正回路を用いると、有機ＥＬ素子に電流を供給する駆動トランジスタのゲート−ソース間にＶｇｓ＝Ｃｃ／（Ｃｃ＋Ｃｓ）＊Ｖｓｉｇ＋Ｖｔｈが印加される。ただし、Ｃｃ、Ｃｓは特許文献１の図３に記載の容量、Ｖｓｉｇはデータラインに供給されて、画素に書き込まれる階調信号電位である。このように駆動トランジスタのゲート端子には常にそのＶｔｈがオフセットとして加えられるため、Ｖｔｈが自動的に補正される。なお、上記Ｖｇｓの式からも分かるように、Ｖｇｓは入力されるＶｓｉｇに対してＣｃ／（Ｃｃ＋Ｃｓ）の比で小さくなるため、この振幅の減少を少しでも抑えてダイナミックレンジを最大化するにはＣｃをＣｓより十分大きくすることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５１４３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示されている補正回路内においてＣｃを大きくすると、画素の開口率が小さくなる。このため、有機ＥＬ素子の駆動電流が大きくなり、有機ＥＬ素子の寿命を十分に保てなくなる。また、昨今ではディスプレイの高精細化がさらに進み、より小さな画素スペースに補正回路を導入しなければならず、この容量を十分に確保することが困難になってきている。従って、より簡略化された補正回路や、効率的なトランジスタや配線の配置が望まれる。
【課題を解決するための手段】
【０００６】
本発明は、画素をマトリクス状に配置した表示装置であって、各画素に、一端がデータラインに接続されたカップリング容量と、一端が電源ラインに接続され、制御端と他端がそれぞれ選択トランジスタとリセットトランジスタを介して前記カップリング容量の他端に接続された駆動トランジスタと、一端が前記駆動トランジスタの電源側の一端に接続され、他端が前記駆動トランジスタの制御端に接続された保持容量と、前記駆動トランジスタに流れる電流により駆動される発光素子と、を含むとともに、各ラインの電位を制御するライン駆動回路を含み、前記ライン駆動回路は、前記駆動トランジスタを導通させ、電源ラインの電圧を変更することで駆動トランジスタの他端の電位を前記発光素子に電流が流れない電位に設定した後、前記選択トランジスタとリセットトランジスタを導通させて、前記駆動トランジスタの閾値電圧を前記カップリング容量と保持容量に書き込み、リセットトランジスタを非導通として、データラインの電位にカップリング容量の電位を重畳した電位を前記保持容量に書き込むことで駆動トランジスタの閾値補正を行うことを特徴とする。
【０００７】
また、前記カップリング容量は前記データラインにオーバーラップされて形成されることが好適である。
【０００８】
また、前記カップリング容量の一端は、前記選択トランジスタおよび前記リセットトランジスタの電極を構成する導体と同じ層に形成された導体により形成されて、接続されていることが好適である。
【０００９】
また、前記選択トランジスタおよびリセットトランジスタは、半導体層をソース電極、チャネル領域、ドレイン電極として利用し、チャネル領域の上には、ゲート絶縁膜を介しメタル層であるゲート電極がそれぞれ形成されており、前記カップリング容量は、前記半導体層と、前記ゲート絶縁膜と同一工程で形成される絶縁膜と、前記ゲート電極と同一工程で形成されるメタル層と、で形成されることが好適である。
【発明の効果】
【００１０】
本発明によれば、電源ラインの電圧を変更することで、閾値補償のための構成を簡略化できる。従って、効率的なトランジスタ、配線の配置が得られる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る画素回路の構成を示す図である。
【図２Ａ】画素回路のレイアウトを示す図である。
【図２Ｂ】駆動トランジスタおよび保持容量部分の構成を示す断面図である。
【図２Ｃ】カップリング容量の構成を示す断面図である。
【図３】実施形態に係る画素回路の他の構成を示す図である。
【図４】実施形態の動作を説明するタイミングチャートである。
【図５】表示パネルの構成を示す図である。
【図６】実施形態に係る画素回路の他の構成を示す図である。
【図７】実施形態に係る画素回路の他の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面に基づいて説明する。図１には、本実施形態の画素の回路構成が示されている。表示パネルには、画素１２がマトリクス状に多数配置され、各画素１２の発光が輝度データに応じて制御される。
【００１３】
画素１２において、有機ＥＬ素子１は、カソードが全画素共通のカソード電極１１（ＶＳＳの一定電位が与えられる）に、アノードはソース端子が電源ライン１０に接続された駆動トランジスタ２のドレイン端子に接続されている。有機ＥＬ素子１のアノードと駆動トランジスタ２のドレイン端子の接続点には、ゲート端子がリセットライン９に接続されたリセットトランジスタ４のソース端子が接続され、そのドレイン端子は一端がデータライン７に接続されたカップリング容量５の他端とゲート端子が選択ライン８に接続された選択トランジスタ３のドレイン端子に接続されている。選択トランジスタ３のソース端子は駆動トランジスタ２のゲート端子と一端が電源ライン１０に接続された保持容量６の他端に接続されている。また、有機ＥＬ素子１のアノード−カソード間の寄生容量Ｃｄが発生する。なお、図１の画素１２は３つのＰ型トランジスタより構成されているが、その一部にＮ型トランジスタを用いてもよい。
【００１４】
図２Ａには、金属薄膜や半導体薄膜を堆積する基板面から見た、図１の画素１２のレイアウト図（平面図）、図２ＢにはＡ−Ａ’断面図、図２ＣにはＢ−Ｂ’断面図が示されている。図２Ｂ（Ａ−Ａ’断面図）に示すように、保持容量６は電源ライン１０を構成するメタル６−１と、駆動トランジスタ２のゲートメタル６−２が層間絶縁膜６−３を介して対向配置することで形成される。なお、ゲートメタル６−２の下側には、ゲート絶縁膜２−１を介し、ポリシリコン層（半導体層）２−２が配置されており、このポリシリコン層２−２が駆動トランジスタ２のチャネル領域として機能する。
【００１５】
保持容量６の保持特性を十分に確保するため、保持容量６の容量はある程度大きくしておかなくてはならないが、カップリング容量５はさらに大きな容量を必要とする。このため、広い交差領域（２つの電極が対向する領域）が必要となるが、図２Ａのレイアウト図では、カップリング容量５をデータライン７がオーバーラップする形で下方に形成できるため、開口率を低下させることなく、その形成領域を確保できる。特に、通常層間絶縁膜よりゲート絶縁膜の方が薄いため、容量値を確保しやすい。すなわち、本実施形態では、図２Ｃ（Ｂ−Ｂ’断面）に示すように、コンタクトＣＴ１を介してデータライン７とゲートメタル５−１を接続し、ゲートメタル５−１とポリシリコン電極５−２とがゲート絶縁膜５−３を挟むようにしてカップリング容量５を形成している。
【００１６】
なお、容量値は小さくなるが、ゲートメタル５−１を用いず、データライン７とポリシリコン電極５−２が層間絶縁膜５−４及びゲート絶縁膜５−３を挟み込むことでカップリング容量５を形成してもよいし、あるいはゲートメタル５−１とポリシリコン電極５−２をコンタクトで接続し、データライン７とゲートメタル５−１が層間絶縁膜５−４を挟むことでカップリング容量５を形成してもよい。
【００１７】
また、図１の画素１２では、駆動トランジスタ２のゲート端子とドレイン端子をそれぞれ選択トランジスタ３、リセットトランジスタ４を介してカップリング容量５の一端に接続する構成となっている。このため、電極間接続用のコンタクトを少なくすることができ、高開口率化に適している。つまり、図２Ａ、図２Ｂによれば、駆動トランジスタ２のゲート電極はゲートメタル６−２をコンタクトＣＴ２、ＣＴ３により選択トランジスタ３のポリシリコン電極のソース端子へ接続されるが、駆動トランジスタ２のドレイン電極はポリシリコン電極としてリセットトランジスタ４のソース電極と共通化できるため、コンタクトは必要ない。また、選択トランジスタ３とリセットトランジスタ４のポリシリコン電極のドレイン端子はカップリング容量５のポリシリコン電極と共通化できるため、この部分においてもコンタクトを省略でき、画素構成が簡略化される。
【００１８】
ここで、コンタクトＣＴ３は、コンタクトＣＴ２と接続するメタル層と駆動トランジスタ２のゲート電極を接続する。また、コンタクトＣＴ４は電源ライン１０とメタル６−１と接続し、コンタクトＣＴ５はメタル６−１と、駆動トランジスタ２のソース電極を形成し、ここから伸びるポリシリコン層（半導体層）と接続し（メタル６−１の下に位置する）、コンタクトＣＴ６は駆動トランジスタ２のドレイン電極を構成し、ここから伸びるポリシリコン層と、有機ＥＬ素子１のアノードを接続する。
【００１９】
このような構成の利点を説明するため、図１と類似した画素１２を図３に示す。図３の画素１２は、カップリング容量５を図１と同様にデータライン７にオーバーラップする形で形成できる画素であるが、リセットトランジスタ４のドレイン端子が駆動トランジスタ２のゲート端子に接続されている点が異なっている。この場合、リセットトランジスタ４のドレイン端子と駆動トランジスタ２のゲート端子を接続することになるが、ポリシリコン電極のリセットトランジスタ４のドレイン端子とゲートメタルである駆動トランジスタ２のゲート端子を接続するため、異なる層を接続するコンタクトが必要となる。このコンタクトは発光領域を減少させるため、開口率低下の原因となり、より高精細化が求められる場合に不都合となる。つまり、保持容量と開口率ともに確保できる図２のレイアウトが可能な図１の画素１２がより高精細化に適する。
【００２０】
次に、図４を用いて、図１あるいは図３の画素１２による駆動トランジスタ２のＶｔｈを補正する制御方法について説明する。図４に示されるように、１水平期間は（１）プリセット書き込み期間、（２）プリセット期間、（３）プリセット解除書き込み期間、（４）Ｖｔｈ補正期間、（５）データ書き込み期間を含んでいる。
【００２１】
画素１２のあるラインが選択される水平期間では、まず選択ライン８がＬｏｗとされて選択され、選択トランジスタ３がオンすると、駆動トランジスタ２をオンするのに十分低いデータ信号Ｖｐｓｔがデータライン７、カップリング容量５を介して画素１２に書き込まれる。すなわち、電源ライン１０のＨｉｇｈ側電圧ＶＤＤＨと、データライン７にカップリング容量５の電位を加えた分の電圧差が保持容量６に書き込まれる。その後、選択ライン８がＨｉｇｈとされ、選択トランジスタ３がオフすると、保持容量６により書き込まれた電位が保持され、駆動トランジスタ２はオン状態を継続する（（１）プリセット書き込み期間）。次に、電源ライン１０をＨｉｇｈ側（ＶＤＤＨ）からＬｏｗ側（ＶＤＤＬ）へ変化させる。この際、駆動トランジスタ２のゲート−ソース間電位Ｖｇｓは保持容量６により維持されるため、駆動トランジスタ２はオン状態を維持する。従って、駆動トランジスタ２のドレイン電位、すなわち有機ＥＬ素子１のアノード電位は電源ライン１０と同じ電位であるＶＤＤＬへ遷移し、有機ＥＬ素子１のアノード−カソード間の寄生容量ＣｄはＶＤＤＬの電位でプリセットされる（（２）プリセット期間）。
【００２２】
データライン７に同じデータ信号Ｖｐｓｔを供給し続け、再度選択ライン８をＬｏｗとし、選択トランジスタ３をオンすると、今度は駆動トランジスタ２はオフするか、もしくはオフに近い状態となる。これは駆動トランジスタ２のソース電位がＬｏｗ側のＶＤＤＬとなり、Ｖｇｓが小さくなるためである。選択ライン８をＨｉｇｈとし、選択トランジスタ３をオフすると、保持容量６には駆動トランジスタ２がオフ状態となる電位が保持されると同時に寄生容量Ｃｄから電源ライン１０が切り離されて、寄生容量Ｃｄにはプリセット電位ＶＤＤＬが保持される（（３）プリセット解除書き込み期間）。
【００２３】
続いて、データライン７に電源ライン１０と同じ電位ＶＤＤＷを供給し、電源ライン１０をＶＤＤＷへ遷移させてから、選択ライン８とリセットライン９をＬｏｗとすると、選択トランジスタ３とリセットトランジスタ４がオンし、駆動トランジスタ２はダイオード接続され、駆動トランジスタ２の閾値電圧Ｖｔｈがカップリング容量５、保持容量６に書き込まれる（（４）Ｖｔｈ補正期間）。
【００２４】
この際、ＶＤＤＬ及びＶＤＤＷは駆動トランジスタ２がダイオード接続されても有機ＥＬ素子１に電流が流れない十分低い電位である。例えば、カソード電位ＶＳＳが０Ｖであれば、ＶＤＤＬを−５Ｖ、ＶＤＤＷを０Ｖとすると、Ｖｔｈ補正期間ではカソード電位と駆動トランジスタ２のソース電位は同電位となり、有機ＥＬ素子１には電流が流れない。
【００２５】
Ｖｔｈ補正期間の後、リセットライン９をＨｉｇｈとし、リセットトランジスタ４をオフすると、カップリング容量５にＶｔｈが保持される。選択ライン８をＬｏｗに維持して、選択トランジスタ３をオンしたままデータライン７上に階調信号電位Ｖｓｉｇを供給すると、駆動トランジスタ２のゲート端子には、カップリング容量５により、Ｖｔｈがオフセットとして加えられた階調信号電位が印加され、ゲート−ソース間電位はＶｇｓ＝（Ｃｃ／（Ｃｃ＋Ｃｓ））＊Ｖｓｉｇ＋Ｖｔｈとなる。選択ライン８をＨｉｇｈとし、選択トランジスタ３をオフすると、その電位が保持容量６に保持されて書き込み期間を終了する（（５）データ書き込み期間）。
【００２６】
水平期間の最後で電源ライン１０をＶＤＤＷからＶＤＤＨへ遷移させると、駆動トランジスタ２のＶｇｓはそのまま維持され、そのドレイン電位が上昇し、ＶＤＤＨが十分高い電位になると、有機ＥＬ素子１に電流が流れて発光する。画素１２は次に選択されるまでこの状態を維持し、Ｖｔｈが補正された均一な電流により発光し続ける。
【００２７】
このように、本実施形態によれば、電源ライン１０の電圧を変更することで、有機ＥＬ素子１の寄生容量Ｃｄに負の方向（アノードよりカソードの電位が高い方向）の充電が行われる。特に、Ｖｔｈより大きな電圧を充電しておく。これによって、Ｖｔｈ補正期間において、電源ライン１０の電圧を有機ＥＬ素子１のカソード電圧と同一の電圧として有機ＥＬ素子１をオフした状態で、駆動トランジスタ２のゲートおよびドレイン電圧をソースに比べＶｔｈだけ低い電圧にセットすることができ、カップリング容量５、保持容量６にＶｔｈを充電することができる。従って、駆動トランジスタ２と有機ＥＬ素子１との間に電流制御用のトランジスタを設ける必要がなく、素子数が少なくなるとともに、配線の簡略化を図ることができる。
【００２８】
図５には、図１もしくは図３の画素１２がアレイ状に配置された表示アレイ２１、データライン７を駆動するデータライン駆動回路２２、選択ライン８及びリセットライン９を駆動する選択ライン駆動回路２３、電源ライン１０を駆動する電源ライン駆動回路２４、また各駆動回路に映像信号やタイミング信号を供給するタイミング制御回路２５から構成される有機ＥＬディスプレイ１００の全体構成が示されている。なお、図５には代表的な構成例が示されているが、実用化において、タイミング制御回路２５をデータライン駆動回路２２に組み込んだり、選択ライン駆動回路２３を表示アレイ２１上に形成して構成してもよい。
【００２９】
外部からの映像信号やタイミング信号は、タイミング制御回路２５に入力され、そこで各駆動回路へ供給するタイミングが生成される。つまり、データライン駆動回路２２には各画素の映像データとデータライン７を駆動するタイミング信号が供給され、選択ライン駆動回路２３には選択ライン８とリセットライン９を駆動するタイミング信号、電源ライン駆動回路２４は電源ライン１０の電位を制御するタイミング信号が供給される。
【００３０】
プリセット書き込み期間になると、データライン駆動回路２２は各データライン７にプリセット電位Ｖｐｓｔを供給し、選択ライン駆動回路２３は選択ライン８をＬｏｗとして画素１２にプリセット電位Ｖｐｓｔを書き込み、その後Ｈｉｇｈとして書き込みを終了する。プリセット期間では電源ライン駆動回路２４は電源ライン１０をＶＤＤＨからＶＤＤＬに下げて、寄生容量ＣｄをＶＤＤＬにプリセットする。プリセット期間が終了すれば電源ライン１０をＶＤＤＷに上げて、Ｖｔｈと映像データＶｓｉｇが書き込まれるまで同じレベルに維持される。選択ライン駆動回路２３はＶｔｈ補正期間では選択ライン８とリセットライン９を同時にＬｏｗとし、Ｖｔｈ補正期間が終了するとリセットライン９のみＨｉｇｈに戻す。データライン駆動回路２２は、Ｖｔｈ補正期間ではＶＤＤＷをデータライン７に出力するが、データ書き込み期間ではＶｓｉｇを供給する。各駆動回路はこの一連の動作を１水平期間に図４のタイミングに沿って連携して行うようにタイミング制御回路２５により制御される。
【００３１】
図１及び図３の画素１２以外にも図６や図７のように駆動トランジスタ２がＮ型の場合でも同様な方法でＶｔｈを補正できる。図６（図７）は、図１（図３）に対応するものであり、有機ＥＬ素子１のアノードを全画素共通の電極３１として構成する。そして、電極３１を基本的にＶＤＤＨに固定しておき、電源ライン１０には、図４の場合と反対に、ＶＳＳ、ＶＤＤＨ、ＶＤＤＷの順に極性が反対の電圧を供給する。さらに、選択ライン、データライン、リセットラインについても極性が反対の信号を供給する。
【００３２】
このような構成においても、画素１２は、データライン７とオーバーラップしてカップリング容量５を形成できる。特に、図６の場合には、リセットトランジスタ４のソース端子はカップリング容量５とポリシリコン電極で共通化できる。このため、コンタクトが不要となり、開口率を最大化できる。
【符号の説明】
【００３３】
１  有機ＥＬ素子、２  駆動トランジスタ、２−１  ゲート絶縁膜、２−２  ポリシリコン層、３  選択トランジスタ、４  リセットトランジスタ、５  カップリング容量、５−１  ゲートメタル、５−２  ポリシリコン電極、５−３  ゲート絶縁膜、５−４  層間絶縁膜、６  保持容量、６−１  メタル、６−２  ゲートメタル、６−３  層間絶縁膜、７  データライン、８  選択ライン、９  リセットライン、１０  電源ライン、１１  カソード電極、１２  画素、２１  表示アレイ、２２  データライン駆動回路、２３  選択ライン駆動回路、２４  電源ライン駆動回路、２５  タイミング制御回路、３１  アノード電極、１００  ディスプレイ、ＣＴ１〜ＣＴ６  コンタクト、Ｃｄ  寄生容量。
【図１】
2010249955.tif 000003
【図２Ａ】
2010249955.tif 000004
【図２Ｂ】
2010249955.tif 000005
【図２Ｃ】
2010249955.tif 000006
【図３】
2010249955.tif 000007
【図４】
2010249955.tif 000008
【図５】
2010249955.tif 000009
【図６】
2010249955.tif 000010
【図７】
2010249955.tif 000011