(57)【要約】【課題】開口率（各画素の発光面積の割合）を上げることが可能な画像表示装置を提供すること。【解決手段】電流が流れることで発光する発光素子１と、電圧を印加することで、発光素子１に流れる電流量を調整するドライバ素子と、ドライバ素子に対して印加する電圧に応じた電荷が蓄積される容量素子とを備え、容量素子は、第１誘電体層１３および第２誘電体層１５を第１電極層１２、第２電極層１４、および、第３電極層１６を介して積層してなることを特徴とする。【選択図】        図８
2010175986.tif 000002
【特許請求の範囲】
【請求項１】
電流が流れることで発光する発光素子と、
電圧を印加することで、前記発光素子に流れる電流量を調整するドライバ素子と、
前記ドライバ素子に対して印加する前記電圧に応じた電荷が蓄積される容量素子とを備え、
前記容量素子は、複数の誘電体層を電極層を介して積層してなることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記容量素子は、第１電極層と、前記第１電極層上に形成される第１誘電体層と、前記第１誘電体層上に形成される第２電極層と、前記第２電極層上に形成される第２誘電体層と、前記第２誘電体層上に形成される第３電極層とを含んで形成されており、
前記ドライバ素子及び前記容量素子は、平面視して離間するように設けられており、
前記第１電極層と前記第２電極層との一方は前記ドライバ素子のゲート層と同一材料からなり、前記第１電極層と前記第２電極層との他方は前記ドライバ素子のソース・ドレイン層と同一材料からなることを特徴とする画像表示装置。
【請求項３】
請求項２に記載の画像表示装置において、
前記発光素子は、平面視して前記ドライバ素子及び前記容量素子と離間するように設けられており、
前記第３電極層は前記発光素子の光透過性電極と同一材料からなることを特徴とする画像表示装置。
【請求項４】
請求項１に記載の画像表示装置において、
前記容量素子は、前記ドライバ素子の閾値電圧に応じた電荷が蓄積される第１容量素子と、前記第１容量素子に接続され、前記発光素子に流れる電流量に応じた電荷が蓄積される第２容量素子が含まれていることを特徴とする画像表示装置。
【請求項５】
請求項４に記載の画像表示装置において、
前記第１容量素子と前記第２容量素子が平面視して離間するように設けられていることを特徴とする画像表示装置。
【請求項６】
請求項４に記載の画像表示装置において、
前記発光素子の発光期間に前記第１容量素子及び前記第２容量素子に蓄積された電荷に基づいて前記ドライバ素子がオン状態となり前記発光素子が発光することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置などの画像表示装置に関する。
【背景技術】
【０００２】
従来から、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro  Luminescence）素子と、例えば、アモルファスシリコンや多結晶シリコン等で形成される薄膜トランジスタ（Thin  Film  Transistor：以下「ＴＦＴ」という）を含む画素回路とを備えた画像表示装置が提案されている。
【０００３】
有機ＥＬ素子を用いた画像表示装置は、光透過性を有する基板上に形成された有機ＥＬ素子から前記基板を通して下方に光を放つボトムエミッション構造と、基板上に形成された有機ＥＬ素子から上方に光を放つトップエミッション構造とに分類できる。なお、ボトムエミッション構造の画像表示装置としては、特許文献１などが存在する。また、有機ＥＬ素子とは別に、液晶素子を用いた画像表示装置として、特許文献２が存在する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０８１０９４号公報
【特許文献２】特開平９−１０１５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ボトムエミッション構造は、平面視して画素内において有機ＥＬ素子と画素回路とが併設して形成されるため、開口率（各画素の発光面積の割合）が小さくなるという問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、開口率を上げることのできる画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る画像表示装置は、電流が流れることで発光する発光素子と、電圧を印加することで、前記発光素子に流れる電流量を調整するドライバ素子と、前記ドライバ素子に対して印加する前記電圧に応じた電荷が蓄積される容量素子とを備え、前記容量素子は、複数の誘電体層を電極層を介して積層してなることを特徴とする。
【０００８】
また、本発明の一実施形態に係る画像表示装置は、請求項１に記載の画像表示装置において、前記容量素子は、第１電極層と、前記第１電極層上に形成される第１誘電体層と、前記第１誘電体層上に形成される第２電極層と、前記第２電極層上に形成される第２誘電体層と、前記第２誘電体層上に形成される第３電極層とを含んで形成されており、前記ドライバ素子及び前記容量素子は、平面視して離間するように設けられており、前記第１電極層と前記第２電極層との一方は前記ドライバ素子のゲート層と同一材料からなり、前記第１電極層と前記第２電極層との他方は前記ドライバ素子のソース・ドレイン層と同一材料からなることを特徴とする。
【０００９】
また、本発明の一実施形態に係る画像表示装置は、請求項２に記載の画像表示装置において、前記発光素子は、平面視して前記ドライバ素子及び前記容量素子と離間するように設けられており、前記第３電極層は前記発光素子の光透過性電極と同一材料からなることを特徴とする。
【００１０】
また、本発明の一実施形態に係る画像表示装置は、請求項１に記載の画像表示装置において、前記容量素子は、前記ドライバ素子の閾値電圧に応じた電荷が蓄積される第１容量素子と、前記第１容量素子に接続され、前記発光素子に流れる電流量に応じた電荷が蓄積される第２容量素子が含まれていることを特徴とする。
【００１１】
また、本発明の一実施形態に係る画像表示装置は、請求項４に記載の画像表示装置において、前記第１容量素子と前記第２容量素子が平面視して離間するように設けられていることを特徴とする。
【００１２】
また、本発明の一実施形態に係る画像表示装置は、請求項４に記載の画像表示装置において、前記発光素子の発光期間に前記第１容量素子及び前記第２容量素子に蓄積された電荷に基づいて前記ドライバ素子がオン状態となり前記発光素子が発光することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、開口率を上げることが可能な画像表示装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１実施形態にかかる画像表示装置の１画素を構成する画素回路および発光素子を示す回路図である。
【図２】図２は、図１の画素回路の動作を示すタイミングチャートである。
【図３】図３は、容量素子に蓄積されている電荷を初期化する期間Ｔ１での画素回路における電流の流れを示す図である。
【図４】図４は、駆動トランジスタＴｄの閾値電圧を検出する期間Ｔ２での画素回路における電流の流れを示す図である。
【図５】図５は、第２容量素子Ｃｄａｔａに画像信号線から画像データを書き込む期間Ｔ３での画素回路における電流の流れを示す図である。
【図６】図６は、発光素子が発光する期間Ｔ４での画素回路における電流の流れを示す図である。
【図７】図７は、図１の画素回路および発光素子で構成された画像表示装置の１画素を実際に実現した際の上面図である。
【図８】図８は、図７の画像表示装置の１画素の構造を説明するための断面図である。
【図９−１】図９−１は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−２】図９−２は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−３】図９−３は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−４】図９−４は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−５】図９−５は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−６】図９−６は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−７】図９−７は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−８】図９−８は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−９】図９−９は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−１０】図９−１０は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−１１】図９−１１は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−１２】図９−１２は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−１３】図９−１３は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−１４】図９−１４は、本実施の形態にかかる画像表示装置の工程断面図である。
【図９−１５】図９−１５は、本実施の形態にかかる画像表示装置の工程断面図である。
【図１０】図１０は、変形例１に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。
【図１１】図１１は、図１の画素回路および発光素子で構成された変形例に係る画像表示装置の１画素を実際に実現した際の上面図である。
【図１２】図１２は、図１０の画像表示装置の１画素の構造を説明するための断面図である。
【図１３】図１３は、容量領域Ｒ３’の部分の構造を説明するための断面図である。
【図１４】図１４は、変形例２に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照して、本発明にかかる画像表示装置の実施形態を詳細に説明する。なお、本発明は以下の実施形態に限定されないものとする。
【００１６】
≪第１実施形態≫
図１は、本発明の第１実施形態にかかる画像表示装置の１画素を構成する画素回路および発光素子を示す回路図である。そして、１画素がマトリックス状に複数配列されて、画像を表示する画面を構成する。なお、図１では、発光素子の容量を明示している。
【００１７】
本画素回路は、ｎ型ＴＦＴを用いたコモンカソードのボトムエミッション構造に関する５ＴＦＴ画素回路である。画素は、発光素子１、５つのＴＦＴ、各ＴＦＴを制御するための各種配線、及び２つの容量素子を備えている。ここで、５つのＴＦＴとは、ドライバ素子としての駆動トランジスタＴｄ、駆動トランジスタＴｄのドレイン・ソース間に電流が流れ始める駆動トランジスタＴｄの閾値電圧を検出するときに用いる閾値電圧検出トランジスタＴｔｈ、発光素子１に蓄積された電荷をリセットするときに用いる第１リセットトランジスタＴｒ、２つの容量素子に蓄積された電荷をリセットするときに用いる第２リセットトランジスタＴｆ、画像信号を供給するときに用いるスイッチングトランジスタＴｓである。
【００１８】
図２は、図１の画素回路の動作を示すタイミングチャートである。図２に示されるように、一の画像データを表示するための単位フレーム期間は、発光素子１を初期化するための期間Ｔ１と、駆動トランジスタＴｄの閾値電圧Ｖｔｈを検出するための期間Ｔ２と、画像データを書き込むための期間Ｔ３と、発光素子１が発光するための期間Ｔ４とから構成されている。なお、期間Ｔ３における画像信号線２の電位は、各発光素子１の発光輝度によって決まる任意の値であるため、図２では、当該電位が存在し得る範囲にハッチングが便宜的に付されている。また、発光素子１のカソード電極が基準電位となるグランド線ＧＮＤ３と接続されている。グランド線ＧＮＤ３の電位は、本実施形態では期間Ｔ１〜期間Ｔ４まで常に０Ｖとする。
【００１９】
以下では、図３〜６を参照して、図２の期間Ｔ１〜Ｔ４について説明する。なお、期間Ｔ１の開始時点では、前フレームの期間Ｔ４において２つの容量素子に電荷が溜められているものとする。
【００２０】
図３では、容量素子に蓄積されている電荷を初期化する期間Ｔ１での画素回路における電流の流れが示されている。
【００２１】
図３に示すように、駆動トランジスタＴｄに対して印加する閾値電圧に応じた電荷が蓄積される第１容量素子Ｃｔｈと、該第１容量素子Ｃｔｈに接続され、発光素子１に流れる電流量に応じた電荷が蓄積される第２容量素子Ｃｄａｔａから電荷が放出される。
【００２２】
ここで、期間Ｔ１における各ＴＦＴを制御するための各種配線の電位について説明する。まず、駆動トランジスタＴｄの一端、及び第１リセットトランジスタＴｒの一端と接続される電源線ＶＤＤ４の電位を０Ｖとする。第１リセットトランジスタＴｒのゲートと接続され、第１リセットトランジスタＴｒのオン状態又はオフ状態を切り替えるリセット線５の電位を高電位（ＶｇＨ）とする。閾値電圧検出トランジスタＴｔｈのオン状態又はオフ状態を切り替えるＴｔｈ制御線６の電位を高電位（ＶｇＨ）とする。スイッチングトランジスタＴｓのオン状態又はオフ状態を切り替える走査線７の電位を低電位（ＶｇＬ）とする。期間Ｔ１において、各種配線の電位をこのように制御することによって、第１リセットトランジスタＴｒ、第２リセットトランジスタＴｆ及び閾値電圧検出トランジスタＴｔｈがオン状態となって、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａに蓄積されている電荷が、それらのＴＦＴを介して電源線ＶＤＤ４に流れる。
【００２３】
図４では、駆動トランジスタＴｄの閾値電圧を検出する期間Ｔ２での画素回路における電流の流れが示されている。
【００２４】
図４に示すように、駆動トランジスタＴｄに電流が流れ始める駆動トランジスタＴｄの閾値電圧を検出する。つまり、駆動トランジスタＴｄのゲート・ソース間の電位が駆動トランジスタＴｄの閾値電圧となるように、駆動トランジスタＴｄのゲートに所定電位を与えるための電荷を第１容量素子Ｃｔｈに蓄積する。
【００２５】
ここで、期間Ｔ２における各ＴＦＴを制御するための各種配線の電位について説明する。まず、リセット線５の電位を低電位（ＶｇＬ）とする。電源線ＶＤＤ４の電位を低電位（−Ｖｐ）とする。Ｔｔｈ制御線６の電位を高電位（ＶｇＨ）に維持する。走査線７の電位を低電位（ＶｇＬ）に維持する。期間Ｔ２において、各種配線の電位をこのように制御することによって、期間Ｔ２の前期では、駆動トランジスタＴｄ、閾値電圧検出トランジスタＴｔｈ及び第２リセットトランジスタＴｆをオン状態にする。その後、期間Ｔ２の後期では、駆動トランジスタＴｄのゲート・ソース間の電位が、駆動トランジスタＴｄの閾値電圧となったときに、駆動トランジスタＴｄに電流が流れない状態となる。その結果、期間Ｔ２では、駆動トランジスタＴｄの閾値電圧に応じた電荷が第１容量素子Ｃｔｈに蓄積されて、画素ごとに異なる駆動トランジスタＴｄの閾値電圧Ｖｔｈのばらつきが補償される。
【００２６】
図５では、第２容量素子Ｃｄａｔａに画像信号線２から画像データを書き込む期間Ｔ３での画素回路における電流の流れが示されている。
【００２７】
ここで、Ｔｔｈ制御線６の電位を高電位（ＶｇＨ）から低電位（ＶｇＬ）に切り替えて、第２リセットトランジスタＴｆ及び閾値電圧検出トランジスタＴｔｈをオン状態からオフ状態に切り替える。そして、電源線ＶＤＤ４の電位を、０Ｖに戻す。
【００２８】
図５に示すように、第２容量素子Ｃｄａｔａに発光素子１が発光する輝度に応じた電荷が蓄積される。つまり、画像信号線２から第２容量素子Ｃｄａｔａに供給される電位を発光素子１の輝度に応じて設定し、スイッチングトランジスタＴｓを介して第２容量素子Ｃｄａｔａに画像信号線２の電位に応じた電荷が供給される。
【００２９】
ここで、期間Ｔ３における各ＴＦＴを制御するための各種配線の電位について説明する。まず、リセット線５および走査線７の電位を、高電位（ＶｇＨ）とする。次に画像信号線２の電位を、画像データに応じて、０Ｖから高電位（ＶｇＨ）の間の適切な電位とする。そして、スイッチングトランジスタＴｓを介して、画像信号線２の電位に応じた電荷がＣｄａｔａに供給される。その後、走査線７の電位を低電位（ＶｇＬ）としてから、リセット線５の電位を低電位（ＶｇＬ）とする。
【００３０】
図６では、発光素子１が発光する期間Ｔ４での画素回路における電流の流れが示されている。
【００３１】
図６に示すように、第１容量素子Ｃｔｈ及び第２容量素子Ｃｄａｔａに蓄積された電荷に応じた電位が、駆動トランジスタＴｄのゲート電位に与えられて、駆動トランジスタＴｄをオン状態とする。そして、電源線ＶＤＤ４からグランド線ＧＮＤ３に向かって電流が流れ、発光素子１が発光する。
【００３２】
ここで、期間Ｔ４における各ＴＦＴを制御するための各種配線の電位について説明する。リセット線５、走査線７、Ｔｔｈ制御線６の電位を低電位（ＶｇＬ）に維持する。期間Ｔ４において、各種配線の電位をこのように制御することによって、期間Ｔ４では、スイッチングトランジスタＴｓ、閾値電圧検出トランジスタＴｔｈ、第１リセットトランジスタＴｒ及び第２リセットトランジスタＴｆをオフ状態とする。そして、電源線ＶＤＤ４の電位を０Ｖから高電位（Ｖｄｄ）に切り替える。ここで、第１容量素子Ｃｔｈに蓄積された電荷は、駆動トランジスタＴｄの閾値電圧に応じた電荷が蓄積されており、かかる電荷に応じた電位が駆動トランジスタＴｄのゲート電位に与えられる。さらに、第２容量素子Ｃｄａｔａに蓄積された電荷は、発光素子１の発光輝度に応じた電荷が蓄積されており、かかる電荷に応じた電位がさらに駆動トランジスタＴｄのゲート電位に与えられる。その結果、駆動トランジスタＴｄは、発光素子１の発光輝度に応じた電流が流れる状態となり、高電位となった電源線ＶＤＤ４からグランド線ＧＮＤ３に電流が流れる。そして、発光素子１が駆動トランジスタＴｄのソース・ドレイン間に流れる電流量に応じた発光輝度で発光する。
【００３３】
次に、画素に含まれる発光素子１について説明する。
【００３４】
発光素子１は、第１導電層１８と、第２導電層２０と、第１導電層１８および第２導電層２０の間に介在され、有機発光材料からなる有機発光層１９とを少なくとも備えた構造を有している。本画素回路では、第１導電層が駆動トランジスタＴｄの一端と接続され、第２導電層２０が基準電位となるグランド層ＧＮＤ３に接続されている。
【００３５】
第１導電層１８は、有機発光層１９から放出される光が透過することができる材料から構成され、例えばインジウム錫酸化膜（ＩＴＯ）又は錫酸化膜等の光透過性を有する導電材料を用いて形成される。また、第２導電層２０は、例えばマグネシウム、銀、アルミニウム又はカルシウム等の材料、あるいはこれらの合金等を用いることができ、その厚みを３０ｎｍ以下にすることによって、光透過性の電極とすることができる。その結果、有機発光層１９から放出された光が、第１導電層１８を透過して、外部に出射される。
【００３６】
かかる第２導電層２０は、例えばアルミニウム又は銀等の金属、又はこれらの合金等の光反射率の大きい材料から成る。このように、第２導電層２０を光反射率の大きい材料から構成することにより、ボトムエミッション構造においては光取り出し効率を向上させることができる。
【００３７】
有機発光層１９の材料としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして有機発光層１９を構成してもよい。有機発光層１９を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、有機発光層１９の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。有機発光層１９は、１層構造に限られることはなく、複数層構造であってもよい。このような有機ＥＬ素子は、有機発光層１９に注入された正孔と電子とが再結合することによって光を生じる機能を有する。
【００３８】
図７は、図１の画素回路および発光素子１で構成された画像表示装置の１画素を実際に実現した際の上面図であり、図８は、図７の画像表示装置の１画素の構造を説明するための断面図である。なお、図８では、説明を容易にするため、図１の各部において、発光素子１の構造を表す部分を開口領域Ｒ１とし、ＴＦＴの構造が含まれる部分をＴＦＴ領域Ｒ２とし、第１容量素子Ｃｔｈ及び第２容量素子Ｃｄａｔａの構造を表す部分を容量領域Ｒ３として描いている。
【００３９】
画像表示装置の画素はその構造上、基板１１上に複数形成される。各画素には、第１電極層１２、第１誘電体層１３、第２電極層１４、第２誘電体層１５、第３電極層１６、平坦化膜１７及び発光素子１が含まれている。
【００４０】
まず、開口領域Ｒ１について説明する。基板１１は、例えばガラス又はプラスチックから成り、複数の画素同士で共通に用いられる。基板１１上には、平面視してマトリックス状に配列された複数の画素が形成されている。かかる基板１１は、光を透過する材料から構成されており、発光素子１の発する光を外部に取り出すことができる。なお、基板１１の端部上には、各ＴＦＴのオン状態又はオフ状態を制御するため各種配線の電位を設定することができる駆動ＩＣを実装することができる。
【００４１】
図８に示すように、基板１１の平坦な表面上に発光素子１が形成される。つまり、基板１１上に第１導電層１８が形成されている。そして、第１導電層１８上に、有機発光層１９を介して第２導電層２０が形成されている。このように、平坦な表面上に発光素子１を形成しないと、第１導電層１８と第２導電層２０が短絡して、有機発光層１９が発光しないことがある。また、仮に、第１導電層１８と第２導電層２０が短絡しなくても、凹凸のある表面上に第１導電層１８を形成すると、第１導電層１８上に形成される有機発光層１９の厚みが略均一にならず、有機発光層１９の厚みが薄い特定箇所に電流が集中し、有機発光層１９が劣化することがある。そのため、平坦な表面上に第１導電層１８を形成し、有機発光層１９及び第２導電層２０の厚みについても略均一となるようにする。
【００４２】
また、第２導電層２０は、ＴＦＴ領域Ｒ２及び容量領域Ｒ３上の平坦化膜１７上にかけて形成される。ＴＦＴ領域Ｒ２及び容量領域Ｒ３上には、各種層に起因する表面の凹凸を低減するために、平坦化膜１７が形成されている。その結果、第２導電層２０は、隣接する画素同士において連続して形成される。かかる平坦化膜１７は、例えばノボラック樹脂、アクリル樹脂、エポキシ樹脂又はシリコン樹脂等の絶縁性を有する有機材料を用いることができる。
【００４３】
さらに、平坦化膜１７には、平坦化膜１７を貫通するコンタクトホール２１が形成されている。かかるコンタクトホール２１は、上部よりも下部が幅狭に形成されている。コンタクトホール２１は、各画素に形成されており、コンタクトホール２１の底部には、有機発光層１９が露出している。かかる第２導電層２０と有機発光層１９とが接続される。
【００４４】
次に、ＴＦＴ領域Ｒ２について説明する。図８に示すように、各画素には、基板１１上にゲート層２２、ゲート絶縁膜２３、チャネル層２４及びソース・ドレイン層２５からなる各種ＴＦＴが設けられている。ここでは、図８に示すＴＦＴを閾値電圧検出トランジスタＴｔｈとする。そして、閾値電圧検出トランジスタＴｔｈ上には、閾値電圧検出トランジスタＴｔｈのソース・ドレイン層２５の一部を除いて第２誘電体層１５が形成されている。閾値電圧検出トランジスタＴｔｈの直上に形成される第２誘電体層１５は、閾値電圧検出トランジスタＴｔｈのソース・ドレイン層２５が、例えば、第３電極層１６等の導電部材と短絡するのを防止している。
【００４５】
ＴＦＴ領域Ｒ２における基板１１上には、ゲート層２２が形成されている。ゲート層２２は、例えば、アルミニウム又はモリブデン等の導体材料、これらの合金等からなる。
【００４６】
また、ゲート層２２上には、例えばソース・ドレイン層２５とゲート層２２が短絡するのを防止するために、ゲート絶縁膜２３が形成されている。かかるゲート絶縁膜２３は、チャネル層２４とゲート層２２との間を絶縁する材料から成り、例えば、窒化珪素又は酸化珪素等の絶縁材料からなる。
【００４７】
また、ゲート絶縁膜２３上であって、平面視してゲート層２２と重なる領域には、チャネル層２４が形成されている。かかるチャネル層２４は、アモルファスシリコン（非晶質ケイ素）からなる。
【００４８】
また、チャネル層２４の端部上からゲート絶縁膜２３上にかけて、ソース・ドレイン層２５が形成されている。チャネル層２４の中央上には、ソース・ドレイン層２５が形成されず、チャネル層１４の中央上を露出するようにソース・ドレイン層２５が二つに分断されている。かかるソース・ドレイン層２５は、例えば、アルミニウム又はモリブデン等の導体材料からなる。なお、ソース・ドレイン層２５の分断された一方の一端は、基板１１上に形成される第１電極層１２と電気的に接続されている。
【００４９】
また、露出するチャネル層２４の中央上からソース・ドレイン層２５上にかけて、第２誘電体層１５が形成されている。なお、ソース・ドレイン層２５の一部上は、第２誘電体層１５が形成されず、露出している。かかる露出するソース・ドレイン層２５上には、基板１１上から第１導電層１８の一部が延在されている。そして、ソース・ドレイン層２５の一部と第１導電層１８が電気的に接続されている。
【００５０】
次に、容量領域Ｒ３について説明する。図８に示すように、基板１１上に形成される第１電極層１２と、第１誘電体層１３及び第２電極層１４から第２容量素子Ｃｄａｔａが構成される。また、第２電極層１４と、第２誘電体層１５及び第３電極層１６から第１容量素子Ｃｔｈが構成される。かかる第２電極層１４が、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの電極層として機能する。そして、第１電極層１２上に第１誘電体層１３を介して第２電極層１４が形成され、第２電極層１４上に第２誘電体層１５を介して第３電極層１６が形成されることで、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａを上下に積層することができる。その結果、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとからなる積層容量構造を設けることができる。
【００５１】
ここで、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａを構成する各層について説明する。
【００５２】
第１電極層１２は、基板１１上にゲート層２２と離間して形成され、ゲート層２２と電気的に絶縁されている。また、第１電極層１２は、ゲート層２２と同じ材料から構成され、例えば、アルミニウム又はモリブデン等の導体材料、これらの合金等からなる。
【００５３】
第１誘電体層１３は、第１電極層１２の一部を露出して、第１電極層１２上から基板１１上にかけて形成されている。そして、第１電極層１２の露出する一部とソース・ドレイン層２５の一部が電気的に接続されている。第１誘電体層１３は、ゲート絶縁膜２３と同じ材料から構成され、例えば、窒化珪素又は酸化珪素等の絶縁材料からなる。
【００５４】
第２電極層１４は、第１誘電体層１３上であって、平面視して第１電極層１２と重なる領域に形成される。そして、第２電極層１４は、ソース・ドレイン層２５と離間して形成され、ソース・ドレイン層２５から絶縁されている。かかる第２電極層１４は、ソース・ドレイン層２５と同じ材料から構成され、例えば、アルミニウム又はモリブデン等の導体材料からなる。
【００５５】
第２誘電体層１５は、第２電極層１４上から第１誘電体層１３上にかけて形成されている。そして、第２誘電体層１５の一部は、容量領域Ｒ３と隣接するＴＦＴ領域Ｒ２まで延在して形成されている。第２誘電体層１５は、例えば、窒化ケイ素又は酸化ケイ素等の絶縁材料からなる。
【００５６】
第３電極層１６は、第２誘電体層１５上であって、平面視して第２電極層１４と重なる領域に形成される。第３電極層１６は、第１導電層と同じ材料から構成され、例えば、例えばインジウム錫酸化膜（ＩＴＯ）、錫酸化膜、マグネシウム、銀、アルミニウム又はカルシウム等の材料、あるいはこれらの合金等を用いることができる。
【００５７】
このように、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの各層を構成することにより、第１電極層１２と第２電極層１４との間、第２電極層１４と第３電極層１６との間に電荷を蓄積することができる。
【００５８】
この結果、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａを上下方向に積層することにより、容量領域Ｒ３を小さくすることができる。そして、容量領域Ｒ３を小さくした分、開口領域Ｒ１を大きくすることができる。その結果、各画素において、開口領域Ｒ１における発光素子１が形成される領域を大きくすることによって、開口率を上げることができ、各画素の発光輝度を向上させることができる。また、開口率を上げることによって、各画素に流す電流量を小さくしても、所望する発光輝度が得られる。したがって、各画素に流す電流量を小さくすることで、有機発光材料の劣化を抑制し、発光素子１の製品寿命を長くすることもできる。
【００５９】
例えば、画像表示装置の仕様が、画素寸法１２３μｍ×３６９μｍ、デューティー（フレーム内における発光期間の割合）８０％の場合、平面視して第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとが重なり合う領域がなく、両者を併設して設けた場合、開口率が３４．９％であるのに対し、本実施の形態にかかる画像表示装置では、開口率を３９．９％に向上させることができる。
【００６０】
そして、発光素子１の製品寿命の観点から、本実施形態に係る画像表示装置は、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを併設した場合に比べて、１５％の開口率向上となるので、電流密度は１２．６％削減することができる。ここで、発光素子１の寿命は、電流密度の約１．７乗に反比例すると考えると、本実施の形態にかかる画像表示装置の発光素子１の寿命は、電流密度低減により１．２６倍長くすることができる。すなわち、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを併設した画像表示装置の半減寿命が１５０００時間の場合、本実施の形態にかかる画像表示装置の半減寿命は、約１９０００時間まで向上することになる。
【００６１】
（画像表示装置の製造方法）
次に、図１，図７，図８に示される構成を有する画像表示装置の製造方法について説明する。図９−１〜図９−１５は、本実施の形態にかかる画像表示装置の工程断面図である。
【００６２】
最初に、図９−１に示すように、基板１１上に、例えばスパッタリング法を用いて、第１金属層３１を成膜する。ここで、基板１１の材料としては、例えば、ガラスが用いられ、その厚さは、０．７ｍｍである。また、第１金属層３１の材料としては、例えば、アルミニウムが用いられ、その厚さは、０．３μｍである。その後、第１金属層３１を所定の形状にパターニングするために、第１金属層３１上にレジストを塗布し、該レジストを露光及び現像し、レジストから第１金属層３１の一部を露出させる。さらに、レジストから露出する第１金属層３１のエッチング、残存するレジスト剥離を順番に行うことにより、第１金属層３１を所定の形状にパターニングする。そして、図９−２に示すように、第１金属層３１は、所定の形状にパターニングされ、容量領域Ｒ３に第１電極層１２が形成される。また、ＴＦＴ領域Ｒ２にゲート層２２が形成される。このように、第１電極層１２とゲート層２２を同時に形成することができ、それぞれ別々に形成するよりも製造工程を簡略化することができる。
【００６３】
次に、第１電極層１２、ゲート層２２及び露出する基板１１上に、例えば、ＣＶＤ法を用いて第１絶縁層３２を連続して成膜する。さらに、図９−３に示すように、第１絶縁層３２上に半導体層３３を成膜する。ここで、第１絶縁層３２の材料としては、例えば、窒化珪素が用いられ、その厚さは、０．３μｍである。また、半導体層３３の材料としては、例えば、アモルファスシリコン（非晶質ケイ素）が用いられ、その厚さは、０．１μｍである。次に、半導体層３３上にレジストを塗布し、該レジストを露光及び現像し、レジストから半導体層３３の一部を露出させる。さらに、レジストから露出する半導体層３３のエッチング、残存するレジスト剥離を順番に行なう。そして、レジストから露出する半導体層３３のエッチング、残存するレジストの剥離を順番に行うことにより、半導体層３３を所定の形状にパターニングする。その結果、図９−４に示すように、ゲート層２２の直上にチャネル層２４を形成することができる。
【００６４】
次に、チャネル層２４及び露出するゲート層２２上にレジストを塗布し、該レジストを露光及び現像し、レジストから第１絶縁層３２の一部を露出させる。さらに、レジストから露出する第１絶縁層３２のエッチング、残存するレジストの剥離を順番に行うことにより、第１絶縁層３２を所定の形状にパターニングする。その結果、図９−５に示すように、容量領域Ｒ３の直上に、第１電極層１２の一部が露出するように、第１絶縁層３２を貫通するスルーホール３４を形成することができる。さらに、開口領域Ｒ１の直上の第１絶縁層３２をエッチングすることにより、基板１１の表面を露出させることができる。そして、第１絶縁層３２をエッチングしたことから、ＴＦＴ領域Ｒ２に、ゲート層２２を被覆するようにゲート絶縁膜２３を形成することができる。さらに、容量領域Ｒ３に、第１誘電体層１３を形成することができる。このように、第１誘電体層１３とゲート絶縁膜２３を同時に形成することができ、それぞれ別々に形成するよりも製造工程を簡略化することができる。
【００６５】
次に、図９−６に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばスパッタリング法を用いて、第２金属層３５を成膜する。第２金属層３５の一部は、スルーホールを介して、第１電極層１２と接続される。ここで、第２金属層３５の材料としては、例えば、アルミニウムが用いられ、その厚さは、０．３μｍである。その後、第２金属層３５上にレジストを塗布し、該レジストを露光及び現像し、レジストから第２金属層３５の一部を露出させる。さらに、レジストから露出する第２金属層３５のエッチング、残存するレジストの剥離を順番に行うことにより、第２金属層３５を所定の形状にパターニングする。その結果、図９−７に示すように、第１誘電体層１３の直上に、第２電極層１４を形成することができる。さらに、第１電極層１２上からスルーホールを介してゲート絶縁膜２３上にかけて、ソース・ドレイン層２５を形成することができる。なお、ソース・ドレイン層２５は、チャネル層２４の一部を露出するように、二つに分断されている。
【００６６】
次に、図９−８に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばＣＶＤ法を用いて、第２絶縁層３６を成膜する。ここで、第２絶縁層３６の材料としては、例えば、窒化珪素が用いられ、その厚さは、０．２μｍである。その後、第２絶縁層３６上にレジストを塗布し、該レジストを露光及び現像し、レジストから第２絶縁層３６の一部を露出させる。さらに、レジストから露出する第２絶縁層３６のエッチング、残存するレジストの剥離を順番に行なうことにより、第２絶縁層３６を所定の形状にパターニングする。その結果、図９−９に示すように、開口領域Ｒ１においては、基板１１の表面を露出することができる。さらに、ＴＦＴ領域Ｒ２及び容量領域Ｒ３上に、第２誘電体層１５を形成することができる。なお、第２誘電体層１５は、ＴＦＴ領域Ｒ２のソース・ドレイン層の一部を露出させるように、スルーホール３７が形成されている。
【００６７】
次に、図９−１０に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばスパッタリング法を用いて、第３金属層３８を成膜する。ここで、第３金属層３８の材料としては、例えば、インジウム錫酸化膜（ＩＴＯ）が用いられ、その厚さは、０．０４μｍより薄い。その後、第３金属層３８上にレジストを塗布し、該レジストを露光及び現像し、レジストから、第３金属層３８の一部を露出させる。さらに、第３金属層３８のエッチング、残存するレジスト剥離を順番に行うことにより、第３金属層３８を所定の形状にパターニングする。そして、図９−１１に示すように、容量領域Ｒ３においては、平面視して第２電極層１４と重なるように第３電極層１６を形成することができる。さらに、開口領域Ｒ１からＴＦＴ領域Ｒ２の露出するソース・ドレイン層２５上にかけて第１導電層１８を形成することができる。このように、第３電極層１６と第１導電層１８を同時に形成することができ、それぞれ別々に形成するよりも製造工程を簡略化することができる。
【００６８】
次に、図９−１２に示すように、開口領域Ｒ１、ＴＦＴ領域Ｒ２及び容量領域Ｒ３を被覆するように、例えばスピンコート法を用いて、樹脂層３９を成膜する。ここで、樹脂層３９の材料としては、例えば、アクリル樹脂が用いられ、その厚さは、２．０μｍである。その後、図９−１３に示すように、従来周知の薄膜加工技術、例えば、フォトエッチング技術を用いて、樹脂層３９を所定の形状にパターニングすることにより、平坦化膜１７を形成する。ここで、平坦化膜１７には、開口領域Ｒ１に上部よりも下部が幅狭なスルーホール（コンタクトホール）２１が形成され、スルーホール２１の底部には第１導電層１８が露出される。
【００６９】
次に、図９−１４に示すように、開口領域Ｒ１の露出する第１導電層１８を被覆するように、従来周知の蒸着法を用いて、有機発光層１９を蒸着する。そして、図９−１５に示すように、有機発光層１９上に第２導電層２０を蒸着する。ここで、第２導電層２０の材料としては、例えば、アルミ二ウムが用いられ、その厚さは、３００ｎｍである。以上の工程を経て、図１，図７，図８に示すように、電気的に直列に接続される第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを上下方向に積層した本実施形態に係る画像表示装置を作製することができる。
【００７０】
＜変形例１＞
上記第１実施形態に係る画像表示装置では、電気的に直列に接続される第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを上下方向に積層されていた。これに対して、本発明の変形例１に係る画像表示装置は、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａが平面視して離間するように設けられており、該第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａがそれぞれ上下に積層された積層容量構造である。
【００７１】
変形例１に係る画像表示装置は、第１実施形態に係る画像表示装置と比較して、全体構成はほぼ同様であるが、第１容量素子Ｃｔｈが、第３容量素子Ｃｔｈ１と第４容量素子Ｃｔｈ２の二つに分割され、第２容量素子Ｃｄａｔａが、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２の二つに分割されている点が変更箇所である。以下、変形例１に係る画像表示装置について、第１実施形態に係る画像表示装置と同様な部分については同様な符号を付して説明を省略しつつ、異なる部分について説明する。
【００７２】
図１０は、変形例１に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。
【００７３】
本画素回路は、第３容量素子Ｃｔｈ１と第４容量素子Ｃｔｈ２とが電気的に並列に接続されている。また、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２とが電気的に並列に接続されている。
【００７４】
図１１は、図１の画素回路および発光素子１で構成された変形例に係る画像表示装置の１画素を実際に実現した際の上面図であり、図１２は、図１０の画像表示装置の１画素の構造を説明するための断面図である。なお、図１２では、説明を容易にするため、図１の各部において、発光素子１の構造を表す部分を開口領域Ｒ１とし、ＴＦＴの構造が含まれる部分をＴＦＴ領域Ｒ２とし、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２の構造を表す部分を容量領域Ｒ３’として描いている。
【００７５】
ここで、容量領域Ｒ３’について説明する。図１２に示すように、基板１１上には、第１電極層４１と、第１電極層４１上に形成される第１誘電体層４２と、第１誘電体層４２上に形成される第２電極層４３と、第２電極層４３上に形成される第２誘電体層４４と、第２誘電体層４４上に形成される第３電極層４５とからなる積層容量構造が形成されている。そして、基板１１上に形成される第１電極層４１と、第１誘電体層４２及び第２電極層４３から第５容量素子Ｃｄａｔａ１が構成される。また、第２電極層４３と、第２誘電体層４４及び第３電極層４５から第６容量素子Ｃｄａｔａ２が構成される。かかる第２電極層４３が、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２の電極層として機能する。
【００７６】
また、図１３に示すように、第１電極層４１と第３電極層４５とが電気的に接続されている。具体的には、第１誘電体層４２を貫通するスルーホールを介して、第１電極層４１とソース・ドレイン層２５とが接続される。そして、第２誘電体層４４を貫通するスルーホールを介して、ソース・ドレイン層２５と第３電極層４５とが接続される。そして、第１電極層４１と第３電極層４５とが電気的に接続されて、第５容量素子Ｃｄａｔａ１と第６容量素子Ｃｄａｔａ２とが電気的に並列に接続される。
【００７７】
そして、同様に、第３容量素子Ｃｔｈ１と第４容量素子Ｃｔｈ２とが電気的に並列に接続され、そして、第３容量素子Ｃｔｈ１又は第４容量素子Ｃｔｈ２の一部と、第５容量素子Ｃｄａｔａ１又は第６容量素子Ｃｄａｔａ２の一部とが平面視して接続される。このようにして、図１０に示す画素回路および発光素子１で構成される変形例に係る画像表示装置を実現することができる。
【００７８】
＜変形例２＞
上記変形例１に係る画像表示装置では、電気的に直列に接続される第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａとを上下方向に積層されていた。これに対して、本発明の変形例２に係る画像表示装置は、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの両方の機能を備えた容量素子を積層容量構造としたものである。
【００７９】
変形例２に係る画像表示装置は、第１実施形態に係る画像表示装置及び変形例１に係る画像表示装置と比較して、５ＴＦＴ画素回路が２ＴＦＴ画素回路に変更されている。以下、変形例２に係る画像表示装置について、第１実施形態に係る画像表示装置及び変形例１に係る画像表示装置と同様な部分については同様な符号を付して説明を省略しつつ、異なる部分について説明する。
【００８０】
図１４は、変形例２に係る画像表示装置の１画素を構成する画素回路及び発光素子１を示す回路図である。
【００８１】
本画素回路は、第７容量素子Ｃｓ１と第８容量素子Ｃｓ２の両方が、第１容量素子Ｃｔｈと第２容量素子Ｃｄａｔａの両方の機能を備えている。つまり、第７容量素子Ｃｓ１と第８容量素子Ｃｓ２が、駆動トランジスタＴｄに対して印加する駆動トランジスタＴｄの閾値電圧以上の電圧に応じた電荷が蓄積される。
【００８２】
発光素子１は、駆動トランジスタＴｄがオン状態のとき、電源線ＶＤＤ４を高電位とし、電源線ＶＳＳ４０を電源線ＶＤＤ４よりも低電位とする。そして、電源線ＶＤＤ４と電源線ＶＳＳ４０との間に電位差を発生させる。そして、発光素子１及び駆動トランジスタＴｄに電流を流して、発光素子１を発光させる。このとき、第７容量素子Ｃｓ１と第８容量素子Ｃｓ２との両方に駆動トランジスタＴｄの閾値電圧の電位に応じた電荷と、画像信号線２から供給される発光素子１の発光輝度に応じた電荷が蓄積されている。
【００８３】
そして、２ＴＦＴの画素回路の第７容量素子Ｃｓ１と第８容量素子Ｃｓ２を上下に積層して両者を電気的に並列に接続することにより、開口率を向上させることができる。
【符号の説明】
【００８４】
１  発光素子
２  画像信号線
３  グランド線ＧＮＤ
４  電源線ＶＤＤ
５  リセット線
６  Ｔｔｈ制御線
７  走査線
１１  基板
１２、４１  第１電極層
１３、４２  第１誘電体層
１４、４３  第２電極層
１５、４４  第２誘電体層
１６、４５  第３電極層
１７  平坦化膜
１８  第１導電層
１９  有機発光層
２０  第２導電層
２１  コンタクトホール
２２  ゲート層
２３  ゲート絶縁膜
２４  チャネル層
２５  ソース・ドレイン層
３１  第１金属層
３２  第１絶縁層
３３  半導体層
３４、３７  スルーホール
３５  第２金属層
３６  第２絶縁層
３８  第３金属層
３９  樹脂層
４０  電源線ＶＳＳ
【図１】
2010175986.tif 000003
【図２】
2010175986.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2010175986.tif 000008
【図７】
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【図８】
2010175986.tif 000010
【図９−１】
2010175986.tif 000011
【図９−２】
2010175986.tif 000012
【図９−３】
2010175986.tif 000013
【図９−４】
2010175986.tif 000014
【図９−５】
2010175986.tif 000015
【図９−６】
2010175986.tif 000016
【図９−７】
2010175986.tif 000017
【図９−８】
2010175986.tif 000018
【図９−９】
2010175986.tif 000019
【図９−１０】
2010175986.tif 000020
【図９−１１】
2010175986.tif 000021
【図９−１２】
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【図９−１３】
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【図９−１４】
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【図９−１５】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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