(57)【要約】【課題】半導体装置において、静電気サージによる絶縁破壊を効果的に防止する。【解決手段】外部からの入力信号を伝達する入力線と内部ノードＮ１との間に接続され、且つゲート電極が電源線１４に接続されたＮＭＯＳ１６と、接地線１５と前記内部ノードとの間に接続され、且つゲート電極が接地線１５に接続されたＮＭＯＳ１７と、ＮＭＯＳ１６のゲート電極と内部ノードＮ１との間に接続され、且つゲー卜電極が接地線１５に接続されたＮＭＯＳ２２と、電源線１４と接地線１５との間にダイオード接続されたＮＭＯＳ２４とを有しており、ＮＭＯＳ２２のゲート電極からソース電極の配線の接続領域までのＮ型不純物拡散層の距離は、ＮＭＯＳ２４のゲート電極からソース電極の配線の接続領域までのＮ型不純物拡散層の距離よりも長い。【選択図】図１
2010278465.tif 000002
【特許請求の範囲】
【請求項１】
外部からの入力信号を伝達する入力線と内部ノードとの間に接続され、且つゲート電極が高電位の電源線に接続された第１のＭＯＳトランジスタと、
低電位の電源線と前記内部ノードとの間に接続され、且つゲート電極が前記低電位の電源線に接続された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲート電極と前記内部ノードとの間に接続され、且つゲー卜電極が前記低電位の電源線に接続された第３のＭＯＳトランジスタと、
前記高電位の電源線と前記低電位の電源線との間にダイオード接続された第４のＭＯＳトランジスタとを有しており、
前記第３のＭＯＳトランジスタのゲート電極からソース電極の配線の接続領域までの不純物拡散層の距離は、前記第４のＭＯＳトランジスタのゲート電極からソース電極の配線の接続領域までの不純物拡散層の距離よりも長いことを特徴とする半導体装置。
【請求項２】
前記第３のＭＯＳトランジスタのゲート電極からドレイン電極の配線の接続領域までの不純物拡散層の距離は、前記第４のＭＯＳトランジスタのゲート電極からドレイン電極の配線の接続領域までの不純物拡散層の距離よりも長いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第４のＭＯＳトランジスタのゲート電極は、前記低電位の電源線に接続されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第３のＭＯＳトランジスタのゲート電極は、前記第２のＭＯＳトランジスタのゲー卜電極と一体形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第４のＭＯＳトランジスタのソース電極を構成する不純物拡散層は、前記第２のＭＯＳトランジスタのソース電極を構成する不純物拡散層と平行に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のＭＯＳトランジスタ及び前記入力線と内部回路との間に接続された保護抵抗素子を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に入力回路の静電破壊防止技術に関するものである。
【背景技術】
【０００２】
図４（ａ），（ｂ）は、従来の半導体装置における入力回路の回路図である。図４（ａ）は、入力信号ＩＮのレベルが電源電圧ＶＣＣ以下で使用される通常の入力回路であり、同図（ｂ）は、電源電圧ＶＣＣよりも高い入力信号ＩＮに対応可能な入力回路である。
【０００３】
図４（ａ）の半導体装置は、電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続される電源端子１、接地電圧ＧＮＤに接続される接地端子２、及び入力信号ＩＮが印加される入力端子３を有している。電源端子１には、半導体装置内に電源電圧ＶＣＣを供給するための電源線４が接続され、接地端子２には、接地電圧ＧＮＤを与えるための接地線５が接続されている。
【０００４】
また、入力端子３と接地線５の間には、静電破壊防止用のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）６が接続され、このＮＭＯＳのゲートが接地線５に接続されている。更に入力端子３は、過電流保護用の抵抗７を介して、ＣＭＯＳインバータ８を構成するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）８ａとＮＭＯＳ８ｂのゲートに接続されている。そして、ＣＭＯＳインバータ８によって入力信号ＩＮが反転され、図示しない内部回路に与えられるようになっている。
【０００５】
このような半導体装置において、例えば、接地端子２を基準にして入力端子３に静電気サージが印加されると、サージ電流は、この入力端子３から保護用のＮＭＯＳ６のドレイン・ソース間を通って接地端子２へ流れて消滅する。また、電源端子１を基準にして入力端子３に静電気サージが印加されると、サージ電流は、この入力端子３から保護用のＮＭＯＳ６のドレイン・ソース間を通って接地線５に達した後、寄生ダイオード９を介して電源端子１へ流れて消滅する。これにより、入力端子３に印加された静電気サージは、ＣＭＯＳインバータ８へ流入せず、内部回路が静電破壊から保護される。
【０００６】
一方、図４（ｂ）の半導体装置は、電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続される電源端子１、接地電圧ＧＮＤに接続される接地端子２、及び入力信号ＩＮ（例えば、５Ｖ）が印加される入力端子３を有している。電源端子１には、この半導体装置内に電源電圧ＶＣＣを供給するための電源線４が接続され、接地端子２には、接地電圧ＧＮＤを与えるための接地線５が接続されている。
【０００７】
また、入力端子３と接地線５の間には、２つのＮＭＯＳ６ａ，６ｂが直列に接続されている。入力端子３側のＮＭＯＳ６ａのゲートは電源線４に接続され、接地線５側のＮＭＯＳ６ｂのゲートはこの接地線５に接続されている。更に入力端子３は、抵抗７を介して、トランスファゲート１０に接続され、そして、トランスファゲート１０でスイッチングされた入力信号ＩＮが、図示しない内部回路に与えられるようになっている。
【０００８】
このような半導体装置では、入力端子３に５Ｖの入力信号ＩＮが印加されると、この入力信号ＩＮの電圧は抵抗７によって所定の電圧に降圧され、トランスファゲート１０を介して内部回路に与えられる。
【０００９】
また、ＮＭＯＳ６ａのゲートには、常に３．３Ｖの電源電圧ＶＣＣが印加される。これにより、入力端子３に５Ｖの入力信号ＩＮが印加されても、ＮＭＯＳ６ａのドレイン・ゲート間の電圧は１．７Ｖ以上になることはない。更に、ＮＭＯＳ６ａによって、ＮＭＯＳ６ｂのドレイン電圧は３．３−Ｖtn（但し、ＶtnはＮＭＯＳの閾値電圧で、通常０．４〜０．６Ｖ程度）にクランプされるので、ドレイン・ゲート間の電圧は、電源電圧ＶＣＣ以下となる。従って、ＮＭＯＳ６ａ，６ｂのゲート酸化膜の耐圧は、３．３Ｖに対応したもので良いので、内部回路と同様の製造プロセスで製造することができる。
【００１０】
特許文献１には、パターンサイズが小面積で済み、ゲート酸化膜破壊に強い信頼性の高い入力保護回路の技術が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−２２２６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置では、電源電圧ＶＣＣよりも高いレベルの入力信号ＩＮに対応するために、図４（ｂ）のように入力回路を構成すると、図４（ａ）の回路構成に比べて、静電気サージに対する保護能力が劣るという課題があった。
【００１３】
即ち、図４（ｂ）において、接地端子２を基準にして入力端子３に静電気サージが印加されると、サージ電流は、この入力端子３から保護用のＮＭＯＳ６ａ，６ｂを通って接地端子２へ流れる。しかし、接地端子２に接続された接地線５と、ＮＭＯＳ６ａのゲートが接続された電源線４の間には、半導体による大きな静電容量が存在する。このため、接地端子２と電源端子１が交流的に同電位となり、ＮＭＯＳ６ａのドレイン・ゲート間に静電気サージが印加され、ゲート酸化膜の破壊を起こし易い。この破壊現象は、電源端子１を基準にして入力端子３に静電気サージが印加された時には、より直接的で一層深刻な問題となる。
【００１４】
本発明は、前記従来技術が持っていた課題を解決し、静電気サージによる絶縁破壊を効果的に防止することができる入力回路を備えた半導体装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、外部からの入力信号を伝達する入力線と内部ノードとの間に接続され、且つゲート電極が高電位の電源線に接続された第１のＭＯＳトランジスタと、低電位の電源線と前記内部ノードとの間に接続され、且つゲート電極が前記低電位の電源線に接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲート電極と前記内部ノードとの間に接続され、且つゲート電極が前記低電位の電源線に接続された第３のＭＯＳトランジスタと、前記高電位の電源線と前記低電位の電源線との間にダイオード接続された第４のＭＯＳトランジスタとを有しており、前記第３のＭＯＳトランジスタのゲート電極からソース電極の配線の接続領域までの不純物拡散層の距離は、前記第４のＭＯＳトランジスタのゲート電極からソース電極の配線の接続領域までの不純物拡散層の距離よりも長いことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置によれば、高電位の電源線と低電位の電源線の間に、ダイオード接続された第４のＭＯＳトランジスタを設けている。これより、ＳＯＩ構造の半導体装置においても、入力信号に侵入した静電気サージは、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを介して一旦低電位の電源線に流れ、その後、低電位の電源線と高電位の電源線の間のダイオード接続された第４のＭＯＳトランジスタによって高電位の電源線へ流入して消滅する。この過程において、サージ電流が内部ノードに達した時点で、第３のＭＯＳトランジスタがオン状態となる。これにより、第１のＭＯＳトランジスタのドレイン・ゲート間が短絡され、この第１のＭＯＳトランジスタのゲート酸化膜の破壊を防ぐ効果を得ることができる。更に、第４のＭＯＳトランジスタのディメンジョンを第３のＭＯＳトランジスタよりもサージ電流が流れ易いような寸法に設定している。これにより、静電気サージが印加されたときに、第３のＭＯＳトランジスタをサージ電流による破壊から防止することができるという利点がある。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施例４を示す半導体装置の入力回路の回路図である。
【図２】図２は、図１の半導体装置の要部の構造図である。
【図３】図３は、本発明の実施例１を示す半導体装置の入力回路の回路図である。
【図４】図４は、従来の半導体装置における入力回路の回路図である。
【図５】図５は、本発明の実施例２を示す半導体装置の入力回路の回路図である。
【図６】図６は、図５の半導体装置の要部の構造図である。
【図７】図７は、本発明の実施例３を示す半導体装置の要部の構造図である。
【発明を実施するための形態】
【００１８】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１９】
（実施例１の構成）
図３は、本発明の実施例１を示す半導体装置の入力回路の回路図である。
【００２０】
この半導体装置は、電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続される電源端子１１、接地電圧ＧＮＤに接続される接地端子１２、及び入力信号ＩＮ（例えば、５Ｖ）が印加される入力端子１３を有している。電源端子１１には、この半導体装置内に電源電圧ＶＣＣを供給するための電源線１４が接続され、接地端子１２には、接地電圧ＧＮＤを与えるための接地線１５が接続されている。
【００２１】
また、入力端子１３と接地線１５の間には、静電破壊防止用の２つのＮＭＯＳ１６，１７が、内部ノードＮ１を介して直列に接続されている。入力端子１３側のＮＭＯＳ１６のゲートは、保護用のＰＭＯＳ１８を介して電源線１４に接続され、このＰＭＯＳ１８のゲートは接地線１５に接続されている。一方、接地線１５側のＮＭＯＳ１７のゲートは、この接地線１５に接続されている。
【００２２】
更に入力端子１３は、過電流保護用の抵抗１９を介して、トランスファゲート２０に接続され、このトランスファゲート２０でスイッチングされた入力信号ＩＮが、図示しない内部回路に与えられるようになっている。
【００２３】
（実施例１の動作）
次に、動作を説明する。
【００２４】
入力端子１３に５Ｖの入力信号ＩＮが印加されると、この入力信号ＩＮは保護用の抵抗１９によって３．３Ｖに電圧が降下され、更にトランスファゲート２０を介して内部回路に与えられる。
【００２５】
一方、ＰＭＯＳ１８のゲートは接地電位ＧＮＤに接続されているので、このＰＭＯＳ１８は常にオン状態となり、ＮＭＯＳ１６のゲートには、電源電圧ＶＣＣが印加される。これにより、入力端子１３に５Ｖの入力信号ＩＮが印加されても、ＮＭＯＳ１６のドレイン・ゲート間の電圧は１．７Ｖ以上になることはない。また、ＮＭＯＳ１６によって、内部ノードＮ１の電圧は３．３−Ｖtnにクランプされるので、ＮＭＯＳ１７のドレイン・ゲート間の電圧は、電源電圧ＶＣＣ以下となる。
【００２６】
また、電源端子１１を基準にして入力端子１３に静電気サージが印加されると、サージ電流はこの入力端子１３から保護用のＮＭＯＳ１６，１７を通って接地端子１２へ流れる。接地端子１２へ流れたサージ電流は、接地線１５と電源線１４の間に無数に形成される寄生ダイオード２１を介して、この電源線１４に流入し、最終的に電源端子１１へ到達して吸収・消滅する。
【００２７】
この時、ＮＭＯＳ１６のゲートは、ＰＭＯＳ１８を介して電源線１４に接続されている。従って、ＮＭＯＳ１６のゲートと、入力端子１３に接続されたＮＭＯＳ１６のドレインとの間に静電気サージが直接印加されることがない。
【００２８】
（実施例１の効果）
以上のように、この実施例１の半導体装置は、入力端子１３と接地端子１２の間に、直列接続したＮＭＯＳ１６，１７を設け、このＮＭＯＳ１６のゲートを常にオン状態に設定したＰＭＯＳ１８を介して電源電位ＶＤＤに接続すると共に、ＮＭＯＳ１７のゲートを接地電位ＧＮＤに接続している。従って、入力端子１３に電源電圧ＶＣＣ以上の入力信号ＩＮが印加されても、ＮＭＯＳ１６，１７に電源電圧ＶＣＣ以上の電圧が印加されることがない。これにより、ＮＭＯＳ１６，１７のゲート酸化膜は、３．３Ｖに対応したもので良いので、内部回路と同様の製造プロセスで製造することができる。
【００２９】
更に、入力端子１３に静電気サージが印加された場合には、サージ電流はＰＭＯＳ１８を介してＮＭＯＳ１６のゲートに印加されるので、このＮＭＯＳ１６のゲート酸化膜の破壊を防止することができる。
【実施例２】
【００３０】
（実施例２の構成）
図５は、本発明の実施例２を示す半導体装置の入力回路の回路図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００３１】
この半導体装置では、図３中のＰＭＯＳ１８を保護用の抵抗２３に代えると共に、ＮＭＯＳ１６のゲートと内部ノードＮ１の間にＮＭＯＳ２２を接続している。即ち、ＮＭＯＳ２２のドレインはＮＭＯＳ１６のゲートに接続され、ソースとゲートは内部ノードＮ１に接続されている。その他の構成は、図３と同様である。
【００３２】
図６（ａ），（ｂ）は、図５の半導体装置の要部の構造図であり、同図（ａ）は半導体表面から透視した平面図、及び同図（ｂ）は同図（ａ）中の線Ａ−Ａにおける断面図である。
【００３３】
この半導体装置は、Ｐ型シリコン基板１００の上に、ＮＭＯＳ１６のドレイン１６ｄと、ＮＭＯＳ１６のソース１６ｓ及びＮＭＯＳ１７のドレイン１７ｄと、ＮＭＯＳ１７のソース１７ｓとにそれぞれ対応する、Ｎ型不純物拡散層１０１，１０２，１０３が平行に形成されている。更に、Ｎ型不純物拡散層１０２の延長線上に、ＮＭＯＳ２２のソース２２ｓに対応するＮ型不純物拡散層１０４が形成され、このＮ型不純物拡散層１０４に平行してＮ型不純物拡散層１０１と同じ側にＮＭＯＳ２２のドレイン２２ｄに対応するＮ型不純物拡散層１０５が形成されている。
【００３４】
Ｎ型不純物拡散層１０１，１０２間には、ＮＭＯＳ１６のゲート１６ｇに対応するゲート酸化膜１１１が形成され、このゲート酸化膜１１１上にゲート電極用のポリシリコン１２１が形成されている。また、Ｎ型不純物拡散層１０２，１０３間には、ＮＭＯＳ１７のゲート１７ｇに対応するゲート酸化膜１１２が形成され、このゲート酸化膜１１２上にゲート電極用のポリシリコン１２２が形成されている。更に、Ｎ型不純物拡散層１０４，１０５間には、ＮＭＯＳ２２のゲート２２ｇに対応するゲート酸化膜１１３が形成され、このゲート酸化膜１１３上にゲート電極用のポリシリコン１２３が形成されている。
【００３５】
Ｎ型不純物拡散層１０１〜１０５とポリシリコン１２１〜１２３の上には、層間絶縁膜１３１が形成されている。
【００３６】
層間絶縁膜１３１の表面には、それぞれＮ型不純物拡散層１０１，１０３，１０５に対応するメタル配線層１４１，１４３，１４５が形成され、これらの間がそれぞれ複数の層間接続孔１４１ａ，１４３ａ，１４５ａを介してメタル接続されている。更に、層間絶縁膜１３１の表面には、Ｎ型不純物拡散層１０２，１０４に対応して連続したメタル配線層１４２が形成され、このメタル配線層１４２とＮ型不純物拡散層１０２，１０４との間が、それぞれ複数の層間接続孔１４２ａ，１４４ａを介してメタル接続されている。
【００３７】
また、メタル配線層１４２，１４５は、それぞれ層間配線孔１４２ｂ，１４５ｂを介して、ポリシリコン１２３，１２１に接続されている。更に、メタル配線層１４１は入力端子１３に接続され、メタル配線層１４３は接地線１５として接地端子１２に接続されている。
【００３８】
（実施例２の動作）
このような半導体装置において、３．３Ｖの電源電圧ＶＣＣに対して５Ｖの入力信号ＩＮが印加された時の動作は、図３と同様である。
【００３９】
また、電源端子１１と入力端子１３の間に、静電気サージが印加されたときの動作は、次のようになる。
【００４０】
入力端子１３に侵入した静電気サージは、ＮＭＯＳ１６，１７を介して一旦接地線１５に流れ、その後、接地線１５と電源線１４の間の寄生ダイオード２１によって電源線１４へ流入し、電源端子１１で消滅する。この過程において、サージ電流が内部ノードＮ１に達した時点で、ＮＭＯＳ２２がオン状態となる。これにより、ＮＭＯＳ１６のドレイン・ゲート間が短絡され、このＮＭＯＳ１６のゲート酸化膜が破壊されることがない。
【００４１】
（実施例２の効果）
以上のように、この実施例２の半導体装置は、直列接続した保護用のＮＭＯＳ１６，１７を設け、このＮＭＯＳ１６のゲートを抵抗２３を介して電源電位ＶＤＤに接続すると共に、ＮＭＯＳ１７のゲートを接地電位ＧＮＤに接続している。更に、静電気サージの印加によってＮＭＯＳ１６のゲート・ソース間を短絡するためのＮＭＯＳ２２を設けている。これにより、実施例１と同様の利点に加えて、より確実にＮＭＯＳ１６のゲート酸化膜の破壊を防止することができるという利点がある。
【実施例３】
【００４２】
（実施例３の構成）
図７（ａ），（ｂ）は、本発明の実施例３を示す半導体装置の要部の構造図であり、同図（ａ）は半導体表面から透視した平面図、及び同図（ｂ）は同図（ａ）中の線Ｂ−Ｂにおける断面図である。なお、この半導体装置の回路構成は図５と同様である。
【００４３】
この半導体装置と図６の半導体装置の構造上の主な相違は、図７（ａ）に示すように、ＮＭＯＳ１６のソース１６ｓ及びＮＭＯＳ１７のドレイン１７ｄに対応するＮ型不純物拡散層１０２を、ＮＭＯＳ２２のソース２２ｓに対応するＮ型不純物拡散層１０４まで延長し、一体化して形成したことである。これに伴い、図６中に示されるメタル配線層１４２、及びこのメタル配線層１４２とＮ型不純物拡散層１０２を接続するための層間接続孔１４２ａを削除している。その他の構成は、図６と同様である。
【００４４】
（実施例３の効果）
以上のように、この実施例３の半導体装置は、ＮＭＯＳ１６のソース１６ｓ及びＮＭＯＳ１７のドレイン１７ｄと、ＮＭＯＳ２２のソース２２ｓを一体化したＮ型不純物拡散層で形成している。これにより、ＮＭＯＳ１６のソース１６ｓ及びＮＭＯＳ１７のドレイン１７ｄと、ＮＭＯＳ２２のソース２２ｓを接続するためのメタル配線層及び層間接続孔が不要となり、実施例２と同様の利点に加えて、パターン面積を小さくできるという利点がある。
【実施例４】
【００４５】
（実施例４の構成）
図１は、本発明の実施例４を示す半導体装置の入力回路の回路図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００４６】
この入力回路は、ＳＯＩ構造の半導体装置に適用するもので、電源線１４と接地線１５の間の寄生ダイオードに相当するダイオード接続されたＮＭＯＳ２４を設けている。即ち、ＮＭＯＳ２４のドレインは電源線１４に接続され、ソースとゲートは接地線１５に接続されている。また、この半導体装置では、図５中のＮＭＯＳ２２のゲートとソースの間の接続を削除し、このゲートを接地線１５に接続している。その他の構成は、図５と同様である。
【００４７】
図２（ａ）〜（ｃ）は、図１の半導体装置の要部の構造図であり、同図（ａ）は半導体表面から透視した平面図、及び同図（ｂ），（ｃ）は、それぞれ同図（ａ）中の線Ｃ−Ｃ，Ｄ−Ｄにおける断面図である。これらの図２（ａ）〜（ｃ）において、図６（ａ），（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００４８】
この半導体装置は、図２（ａ）に示すように、Ｐ型シリコン基板１００上のＮ型不純物拡散層１０３に平行に、ＮＭＯＳ２４のドレイン２４ｄに対応するＮ型不純物拡散層１０６が形成されている。また、Ｎ型不純物拡散層１０３は、ＮＭＯＳ１７のソース１７ｓを構成すると共に、ＮＭＯＳ２４のソース２４ｓを構成するようになっている。
【００４９】
Ｎ型不純物拡散層１０３，１０６の間には、ＮＭＯＳ２４のゲート２４ｇに対応するゲート酸化膜１１４が形成され、このゲート酸化膜１１４上にゲート電極用のポリシリコン１２４が形成されている。ポリシリコン１２４は、接地線１５に対応するメタル配線層１４３と層間接続孔１４３ｂを介してメタル接続されている。
【００５０】
Ｎ型不純物拡散層１０６の上には、層間絶縁膜１３１を介して電源線１４に対応するメタル配線層１４６が形成され、これらの間が複数の層間接続孔１４６ａを介してメタル接続されている。更に、ＮＭＯＳ２２のゲートに対応するポリシリコン１２３は、層間接続孔１４３ｃを介して接地線１５に対応するメタル配線層１４３に接続されている。
【００５１】
また、この半導体装置では、ＮＭＯＳ２２の寸法をＮＭＯＳ２４よりも大きく設定している。即ち、図２（ｂ），（ｃ）に示すように、ＮＭＯＳ２２のドレイン２２ｄ側の層間接続孔１４５ａとゲート酸化膜１１３の距離ＸＤ２を、ＮＭＯＳ２４のドレイン２４ｄ側の層間接続孔１４６ａとゲート酸化膜１１４の距離ＸＤ１に比べて大きく設定している。更に、ＮＭＯＳ２２のソース２２ｓ側の層間接続孔１４４ａとゲート酸化膜１１３の距離ＸＳ２を、ＮＭＯＳ２４のソース２４ｓ側の層間接続孔１４３ａとゲート酸化膜１１４の距離ＸＳ１に比べて大きく設定している。
【００５２】
（実施例４の動作）
このような半導体装置において、３．３Ｖの電源電圧ＶＣＣに対して５Ｖの入力信号ＩＮが印加された時の動作は、図３と同様である。
【００５３】
一方、電源端子１１と入力端子１３の間に、静電気サージが印加されたときの動作は、次のようになる。
【００５４】
入力端子１３に侵入した静電気サージは、ＮＭＯＳ１６，１７を介して一旦接地線１５に流れ、その後、接地線１５と電源線１４の間のＮＭＯＳ２４を介して電源線１４へ流入し、電源端子１１で消滅する。この過程において、サージ電流がＮＭＯＳ１６のソースに達した時点で、ＮＭＯＳ２２がオン状態となる。これにより、ＮＭＯＳ１６のドレイン・ゲート間が短絡され、このＮＭＯＳ１６のゲート酸化膜が破壊されることがない。
【００５５】
また、電源端子１１と接地端子１２の間に静電気サージが印加されると、サージ電流は、抵抗２３及びＮＭＯＳ２２，１７を通る経路と、ＮＭＯＳ２４の２つの経路に分かれて流れる。この場合、ＮＭＯＳ２２のゲート電極と層間接続孔の距離ＸＳ２，ＸＤ２が、ＮＭＯＳ２４のゲート電極と層間接続孔の距離ＸＳ１，ＸＤ１よりも短く設定されているので、このＮＭＯＳ２４にサージ電流が流れ易くなり、ＮＭＯＳ２２に流れるサージ電流は小さくなる。
【００５６】
（実施例４の効果）
以上のように、この実施例４の半導体装置は、電源線１４と接地線１５の間に、ダイオード接続されたＮＭＯＳ２４を設けている。これより、ＳＯＩ構造の半導体装置においても、実施例３と同様の効果を得ることができる。更に、ＮＭＯＳ２４のディメンジョンをＮＭＯＳ２２よりもサージ電流が流れ易いような寸法に設定している。これにより、静電気サージが印加されたときに、ＮＭＯＳ２２をサージ電流による破壊から防止することができるという利点がある。
【００５７】
（変形例）
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
【００５８】
（ａ）  図５及び図１中の抵抗２３に代えて、図３と同様のＰＭＯＳを用いても良い。
【００５９】
（ｂ）  図５中のＮＭＯＳ２２のゲートを、内部ノードＮ１ではなく接地線１５に接続しても良い。
【００６０】
（ｃ）  図３及び図５において、寄生ダイオード２１の効果が期待できない場合には、図１と同様にダイオード接続したＮＭＯＳ２４を設けても良い。
【００６１】
（ｄ）  図２中のＮ型不純物拡散層１０２，１０４を、図７と同様に一体化して形成しても良い。これにより、メタル配線層１４２と層間接続孔１４２ａ，１４４ａが不要となるので、パターン面積を縮小することができる。
【符号の説明】
【００６２】
１１    電源端子
１２    接地端子
１３    入力端子
１４    電源線
１５    接地線
１６，１７，２２，２４    ＮＭＯＳ
１８    ＰＭＯＳ
１９，２３    抵抗
【図１】
2010278465.tif 000003
【図２】
2010278465.tif 000004
【図３】
2010278465.tif 000005
【図４】
2010278465.tif 000006
【図５】
2010278465.tif 000007
【図６】
2010278465.tif 000008
【図７】
2010278465.tif 000009