(57)【要約】      （修正有）【課題】表示品位、製造効率及び製造コストが良好な表示装置及びその製造方法を提供する。【解決手段】表示装置は、薄膜トランジスタ２４のチャネル保護膜３４において、半導体膜及びチャネル保護膜３４上に形成されたｎ＋半導体膜と、ｎ＋半導体膜を介しチャネル保護膜３４に跨って互いに離間して形成されたソース電極２７及びドレイン電極２８のそれぞれの下方領域との間に位置する端部に、平面視で鋭角の突起部３５が形成されている。【選択図】図３
2010008766.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に形成されたゲート電極と、
上記ゲート電極上にゲート絶縁膜を介して形成された半導体膜と、
上記半導体膜のチャネル領域上に形成されたチャネル保護膜と、
上記半導体膜及び上記チャネル保護膜上に形成されたｎ＋半導体膜と、
上記ｎ＋半導体膜を介し上記チャネル保護膜に跨って互いに離間して形成されたソース電極及びドレイン電極と、
を有する薄膜トランジスタ基板を備えた表示装置であって、
上記チャネル保護膜には、上記ソース電極の下方領域と上記ドレイン電極の下方領域との間に位置する端部に、平面視で鋭角の突起部が形成されている表示装置。
【請求項２】
請求項１に記載された表示装置において、
上記突起部は、上記ソース電極の下方領域と上記ドレイン電極の下方領域との間に位置する上記チャネル保護膜の端部に複数形成されている表示装置。
【請求項３】
請求項２に記載された表示装置において、
上記複数形成された突起部は、上記ソース電極の下方領域と上記ドレイン電極の下方領域との間に位置する上記チャネル保護膜の端部に形成された第１の突起部と、該第１の突起部に対して上記チャネル保護膜の端部の反対側に形成された第２の突起部と、を備える表示装置。
【請求項４】
請求項１に記載された表示装置において、
上記突起部は、平面視で７０°以下の角度に形成されている表示装置。
【請求項５】
請求項１に記載された表示装置において、
上記突起部は、絶縁性材料で形成されている表示装置。
【請求項６】
請求項４に記載された表示装置において、
上記絶縁性材料は、ＳｉＮｘ、ＳｉＯｘ、及び、ＳｉＯｘＮｘの少なくとも１種である表示装置。
【請求項７】
請求項６に記載された表示装置において、
上記突起部は、ＳｉＮｘ、ＳｉＯｘ、又は、ＳｉＯｘＮｘの単層で構成されている表示装置。
【請求項８】
請求項６に記載された表示装置において、
上記突起部は、ＳｉＮｘ、ＳｉＯｘ、及び、ＳｉＯｘＮｘの少なくとも２種の層を積層して構成されている表示装置。
【請求項９】
絶縁性基板上に形成されたゲート電極と、
上記ゲート電極上にゲート絶縁膜を介して形成された半導体膜と、
上記半導体膜のチャネル領域上に形成されたチャネル保護膜と、
上記半導体膜及び上記チャネル保護膜上に形成されたｎ＋半導体膜と、
上記ｎ＋半導体膜を介し上記チャネル保護膜に跨って互いに離間して形成されたソース電極及びドレイン電極と、
を有する薄膜トランジスタ基板を備えた表示装置の製造方法であって、
ゲート電極上にゲート絶縁膜を介して形成された半導体膜を準備する工程と、
上記半導体膜上に保護膜材料層を形成する工程と、
上記保護膜材料層上に、平面視で鋭角の突起部を備えるレジスト層を形成する工程と、
上記レジスト層が形成された上記保護膜材料層をエッチングして平面視で鋭角の突起部を備えるチャネル保護膜を形成する工程と、
上記チャネル保護膜が形成された上記半導体膜上に、ｎ＋半導体膜及び導電膜を形成する工程と、
上記導電膜をエッチングすることにより、上記チャネル保護膜の端部上方において、上記突起部が平面視で間に配置されるようにソース電極及びドレイン電極をそれぞれ形成する工程と、
を備えた表示装置の製造方法。
【請求項１０】
請求項９に記載された表示装置の製造方法において、
上記保護膜材料層のエッチングを、プラズマドライエッチングにより行う表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ基板は、液晶表示装置等の薄型表示装置で表示パネルに用いられている。薄膜トランジスタ基板では、一般に、マトリックス状に配列された画素のそれぞれに一つずつ薄膜トランジスタが形成され、そのスイッチングにより各画素が備える素子に対して個別に信号が印加される。例えば、液晶表示装置では、通常、薄膜トランジスタ基板に対し、画素ごとに、画素電極、ストレージキャパシタ、及び、薄膜トランジスタなどが形成されている。また、薄膜トランジスタ基板は、共通電極などが形成された共通電極基板に、両基板の間に封入された液晶層を隔てて対向している。このような構成において、画素電極と共通電極との間に電圧を印加し、両電極間に挟まれた液晶層の配向状態を変化させることで、各画素の光透過率を制御し、所望の画像を表示パネルに再現する。
【０００３】
薄膜トランジスタ基板では、一般に、透明なガラス基板の上に、複数のゲートラインとソースラインとが形成されている。ゲートラインとソースラインとが交差する領域のそれぞれには薄膜トランジスタが設けられている。ゲートラインとソースラインとで区切られた領域（画素）のそれぞれには画素電極が形成され、薄膜トランジスタのドレイン端子に接続されている。ゲートラインを介して薄膜トランジスタのゲート電極にゲート電圧が外部から印加されると、薄膜トランジスタがスイッチングされる。このとき、薄膜トランジスタのソース電極に接続されたソースラインを通して外部から伝わるデータ信号が、薄膜トランジスタのドレイン電極に対して印加され、更に画素電極に伝わる。特に液晶表示装置では、このように画素電極に対して印加されたデータ信号により、画素電極と共通電極との間の電圧が変化する。
【０００４】
薄膜トランジスタには、チャネル形成工程によって２種類のタイプがある。一般的に、チャネルの形成はソース・ドレイン電極の形成と同時に行われ、チャネル領域を絶縁膜によって保護し、チャネルを形成するエッチングストッパ・タイプと、チャネル部をエッチング（カット）するチャネルエッチング・タイプとがある。
【０００５】
ここで、従来のエッチングストッパ・タイプの薄膜トランジスタの一般的な製造工程について、図１１〜１５を用いて説明する。
【０００６】
従来の一般的な薄膜トランジスタは、まず、図１１（ａ）及び（ｂ）に示すように、ガラス基板１３０上にゲートメタルを形成し、フォトリソグラフィ、エッチング、及び、レジスト剥離の工程を経て、ゲート線及びゲート電極１２６を形成する。
【０００７】
次いで、ＣＶＤ装置等により、ゲート絶縁膜１３１（例えばＳｉＮ）、半導体膜１３２（例えばマイクロクリスタルＳｉ層）、及び、チャネル保護膜１３４となる保護膜材料層１５１（例えばＳｉＮ）を順に成膜する。このとき半導体膜１３２の表面は保護膜材料層１５１の成膜前に大気に晒され、自然酸化膜１４２が形成される。
【０００８】
続いて、フォトリソグラフィにより、半導体膜１３２（マイクロクリスタルＳｉ層）のチャネル領域に対応する領域に保護膜材料層１５１を残存させるためのレジスト１５０をパターニング形成する。
【０００９】
次に、図１２（ａ）及び（ｂ）に示すように、レジスト１５０をマスクとして、エッチング及びレジスト剥離工程により保護膜材料層１５１をパターニングし、チャネル保護膜１３４を形成する。
【００１０】
続いて、図１３（ａ）及び（ｂ）に示すように、半導体膜１３２（マイクロクリスタルＳｉ層）の表面コンタクト性を改質するため、フッ酸処理を施し、自然酸化膜１４２を除去する。このとき、チャネル保護膜１３４端部の下方のチャネル保護膜１３４/半導体膜１３２（マイクロクリスタルＳｉ層）界面においても自然酸化膜１４２が除去され、図１３（ｂ）の点線枠Ｈ内に示したような、いわゆるオーバーハング部１４５が形成される。
【００１１】
次いで、図１４（ａ）及び（ｂ）に示すように、ｎ＋半導体膜１４０（例えばｎ＋アモルファスＳｉ層）、ソース・ドレイン用金属膜１４１を順に成膜する。このとき、半導体膜１３２（マイクロクリスタルＳｉ層）とｎ＋半導体膜１４０（ｎ＋アモルファスＳｉ層）とが接する部分では、ｎ＋半導体膜１４０成膜時の熱（温度）により、ｎ＋不純物拡散層１４３が半導体膜１３２に形成される。
【００１２】
次に、図１５（ａ）及び（ｂ）に示すように、エッチングにより、薄膜トランジスタのチャネル領域、及び、ソース・ドレイン電極１２７，１２８をそれぞれ形成する。
【００１３】
ここで、上述した従来の薄膜トランジスタの製造工程によれば、図１５（ｂ）に示すように、エッチングによる薄膜トランジスタのチャネル領域及びソース・ドレイン電極１２７，１２８の形成後、ソース・ドレイン電極１２７，１２８間のチャネル保護膜１３４側端部の下部にｎ＋アモルファスＳｉ層１４２’、あるいはｎ＋不純物拡散層１４３が残存する。このため、当該ｎ＋アモルファスＳｉ層１４２’、あるいはｎ＋不純物拡散層１４３によってソース電極１２７とドレイン電極１２８との間にリーク電流が発生するという問題がある。
【００１４】
このような問題に対し、例えば、特許文献１には、図１６及び１７に示す薄膜トランジスタの製造工程が開示されている。すなわち、特許文献１では、ｎ＋半導体膜を形成した後に、図１６（ａ）及び（ｂ）に示すように、所定のレジストをマスクとして、エッチング及びレジスト剥離工程を経て、ｎ+半導体膜１４０のパターンを形成する。このとき、ソース・ドレイン電極１２７，１２８間のチャネル保護膜１３４側端の下部にｎ＋アモルファスＳｉ層１４２’、あるいはｎ＋不純物拡散層１４３が残存するが、次のソース・ドレイン用金属膜の成膜工程、及び、所定のレジストをマスクとしたエッチング及びレジスト剥離工程により、図１７（ａ）及び（ｂ）に示すように、チャネル保護膜１３４が後退し、ソース・ドレイン電極１２７，１２８間のチャネル保護膜１３４側端の下部に残存するｎ＋アモルファスＳｉ層１４２’は除去される。
【特許文献１】特開平０９−３２６４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述した技術では、図１７（ｂ）に示すように、ソース・ドレイン電極１２７，１２８間のチャネル保護膜１３４側端の下部に残存するｎ＋アモルファスＳｉ層１４２’は除去されるが、ｎ＋不純物拡散層１４３は依然として残存する。このため、ソース電極１２７とドレイン電極１２８との間にリーク電流が発生し、表示不良を引き起こす可能性がある。
【００１６】
また、薄膜トランジスタの製造工程において、レジストをマスクとしたエッチング工程の追加等、製造工数が増えることで、歩留まりの低下や製造コストのアップを招く。
【００１７】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、表示品位、製造効率及び製造コストが良好な表示装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明に係る表示装置は、絶縁性基板上に形成されたゲート電極と、ゲート電極上にゲート絶縁膜を介して形成された半導体膜と、半導体膜のチャネル領域上に形成されたチャネル保護膜と、半導体膜及びチャネル保護膜上に形成されたｎ＋半導体膜と、ｎ＋半導体膜を介しチャネル保護膜に跨って互いに離間して形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタ基板を備えた表示装置であって、チャネル保護膜には、ソース電極の下方領域とドレイン電極の下方領域との間に位置する端部に、平面視で鋭角の突起部が形成されていることを特徴とする。
【００１９】
また、本発明に係る表示装置は、突起部が、ソース電極の下方領域とドレイン電極の下方領域との間に位置するチャネル保護膜の端部に複数形成されていてもよい。
【００２０】
さらに、本発明に係る表示装置は、複数形成された突起部が、ソース電極の下方領域とドレイン電極の下方領域との間に位置するチャネル保護膜の端部に形成された第１の突起部と、第１の突起部に対してチャネル保護膜の端部の反対側に形成された第２の突起部と、を備えてもよい。
【００２１】
また、本発明に係る表示装置は、突起部が、平面視で７０°以下の角度に形成されていてもよい。
【００２２】
さらに、本発明に係る表示装置は、突起部が、絶縁性材料で形成されていてもよい。
【００２３】
また、本発明に係る表示装置は、絶縁性材料が、ＳｉＮｘ、ＳｉＯｘ、及び、ＳｉＯｘＮｘの少なくとも１種であってもよい。
【００２４】
さらに、本発明に係る表示装置は、突起部が、ＳｉＮｘ、ＳｉＯｘ、又は、ＳｉＯｘＮｘの単層で構成されていてもよい。
【００２５】
また、本発明に係る表示装置は、突起部が、ＳｉＮｘ、ＳｉＯｘ、及び、ＳｉＯｘＮｘの少なくとも２種の層を積層して構成されていてもよい。
【００２６】
本発明に係る表示装置の製造方法は、絶縁性基板上に形成されたゲート電極と、ゲート電極上にゲート絶縁膜を介して形成された半導体膜と、半導体膜のチャネル領域上に形成されたチャネル保護膜と、半導体膜及びチャネル保護膜上に形成されたｎ＋半導体膜と、ｎ＋半導体膜を介しチャネル保護膜に跨って互いに離間して形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタ基板を備えた表示装置の製造方法であって、ゲート電極上にゲート絶縁膜を介して形成された半導体膜を準備する工程と、半導体膜上に保護膜材料層を形成する工程と、保護膜材料層上に、平面視で鋭角の突起部を備えるレジスト層を形成する工程と、レジスト層が形成された保護膜材料層をエッチングして平面視で鋭角の突起部を備えるチャネル保護膜を形成する工程と、チャネル保護膜が形成された半導体膜上に、ｎ＋半導体膜及び導電膜を形成する工程と、導電膜をエッチングすることにより、チャネル保護膜の端部上方において、突起部が平面視で間に配置されるようにソース電極及びドレイン電極をそれぞれ形成する工程と、を備えたことを特徴とする。
【００２７】
また、本発明に係る表示装置の製造方法は、保護膜材料層のエッチングを、プラズマドライエッチングにより行ってもよい。
【発明の効果】
【００２８】
本発明によれば、表示品位、製造効率及び製造コストが良好な表示装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態に係る表示装置の構成、及び、その製造方法について、図面に基づいて詳細に説明する。また、本実施形態では、表示装置として、液晶表示装置を例に挙げて説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００３０】
（液晶表示装置１０の構成）
図１は、本発明の実施形態に係る液晶表示装置１０の断面図を示す。液晶表示装置１０は、液晶表示パネル１１及びバックライト１９で構成されている。
【００３１】
液晶表示パネル１１は、それぞれ偏光板１６，１６’が外表面に配置された薄膜トランジスタ基板１２、カラーフィルタ基板１３、及び、それらの間に挟持され、薄膜トランジスタ基板１２及びカラーフィルタ基板１３を貼り合わせるシール材１７で囲まれた液晶層１４を備えている。
【００３２】
薄膜トランジスタ基板１２には、図２に示すように、Ｘ軸方向に伸びる複数のゲート線２１と、Ｙ軸方向に伸びる複数のソース線２２とが形成されている。これらのゲート線２１及びソース線２２により区画される矩形の領域がそれぞれ画素領域２５である。また、薄膜トランジスタ基板１２には、ゲート線２１と平行に配置されて画素領域２５の中央を横断する補助容量配線（不図示）が形成されている。
【００３３】
複数のゲート線２１及びソース線２２が交差する部位には、それぞれ薄膜トランジスタ２４（スイッチング素子）が形成されている。図３に、図２の薄膜トランジスタ２４の拡大平面図を示す。図４に、図３の薄膜トランジスタ２４のＡ−Ａ’線断面を示す。図５に、図３の薄膜トランジスタ２４のＢ−Ｂ’線断面を示す。
【００３４】
薄膜トランジスタ基板１２は、ベースとなるガラス基板３０を備え、ガラス基板３０上には、ゲート電極２６が形成されている。ゲート電極２６上には、例えばＳｉＯ２又はＳｉＮ等からなるゲート絶縁膜３１が形成されている。このゲート絶縁膜３１の上の所定の領域には、薄膜トランジスタ２４の活性層となる半導体膜３２（動作半導体膜）が形成されている。半導体膜３２はチャネル領域を備え、半導体膜３２のチャネル領域上には、ＳｉＮｘ、ＳｉＯｘ、又は、ＳｉＯｘＮｘ等の絶縁性材料からなる単層あるいは積層構造のチャネル保護膜３４が形成されている。半導体膜３２及びチャネル保護膜３４上にはｎ＋半導体膜３３が形成され、該ｎ＋半導体膜３３を介し、チャネル保護膜３４に跨ってソース電極２７及びドレイン電極２８が互いに離間して形成されている。ソース電極２７には、層間絶縁膜（不図示）を介して画素領域２５に設けられた画素電極（不図示）が電気的に接続されており、さらに、画素電極上には、配向膜１８が形成されている。
【００３５】
チャネル保護膜には、ソース電極２７の下方領域とドレイン電極２８の下方領域との間に位置する端部に、平面視で鋭角の突起部３５が形成されている。突起部３５は、ソース電極２７の下方領域からドレイン領域２８へ向かう方向に交差する方向の両側に、それぞれ形成されている。ここで、突起部３５は、１つだけ形成されていてもよいし、３つ以上形成されていてもよい。突起部３５を複数形成する場合は、ソース電極２７の下方領域とドレイン電極２８の下方領域との間に位置するチャネル保護膜３４の端部の突起部（第１の突起部）と、その突起部に対してチャネル保護膜３４の端部における反対側の突起部（第２の突起部）とを形成するのがより好ましい。また、突起部３５の角度は、７０°以下であればより好ましい。チャネル保護膜３４の突起部３５の先端領域は、周囲よりもなだらかに傾斜している。
【００３６】
カラーフィルタ基板１３のベースとなるガラス基板の液晶層１４側表面には、ブラックマトリクス（遮光膜）と、カラーフィルタと、対向電極（それぞれ不図示）と、配向膜１８’とが形成されている。
【００３７】
（液晶表示装置１０の製造方法）
次に、本発明の実施形態に係る液晶表示装置１０の製造方法について、図６〜１０を用いて説明する。尚、以下に示す製造方法は単なる例示であり、本発明に係る液晶表示装置１０は以下に示す方法により製造されたものに限定されるものではない。
【００３８】
まず、薄膜トランジスタ基板１２のベースとなるガラス基板３０を用意する。そして、このガラス基板３０上の全面に渡り、直接、または必要に応じてＳｉＯＸ等の保護膜を形成した後、例えばＡｌ（アルミニウム）あるいはＡｌ合金を膜厚例えば１３０ｎｍ、Ｔｉ（チタン）あるいはＴｉ合金を、例えば７０ｎｍの膜厚でこの順にスパッタリングにより成膜し、約２００ｎｍの膜厚の高融点の金属層を形成する。高融点の金属層は、Ｔｉ以外にも、例えば、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｗ（タングステン）又はそれらの合金を用いることができる。また、Ａｌ合金としては、ＡｌにＮｄ（ネオジミウム）、Ｓｉ（ケイ素）、Ｃｕ（銅）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｓｃ（スカンジウム）等を１つまたは複数含む材料を用いることができる。
【００３９】
次に、金属層上にフォトマスクあるいはレチクル（以下マスクという）を用いて露光することによりレジストマスクを形成し、塩素系ガスを用いたドライエッチングにより、ゲート線２１、ゲート電極２６及び補助容量配線等を形成する。
【００４０】
次いで、例えばシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法により約４００ｎｍの厚さで基板全面に成膜してゲート絶縁膜３１を形成する。次に、半導体膜３２を形成するための、例えばマイクロクリスタルシリコン（μｃＳｉ）層を高密度プラズマＣＶＤ法により約３０ｎｍの厚さで基板全面に成膜する。このとき、マイクロクリスタルＳｉ層の上部はチャネル保護膜３４の成膜前に大気に晒され、自然酸化膜４２が形成される。さらに、チャネル保護膜３４を形成するための保護膜材料層５１（例えばＳｉＮ）をプラズマＣＶＤ法により、約１５０ｎｍの膜厚で基板全面に形成する。
【００４１】
次に、図６（ａ）及び（ｂ）に示すように、半導体膜３２（マイクロクリスタルＳｉ層）のチャネル領域に対応する領域に保護膜材料層５１を残存させるためのレジスト５０をパターニング形成する。具体的には、まず、スピンコート等により全面にフォトレジストを塗布した後、ゲート線２１及び補助容量配線をマスクとして、ガラス基板３０に対して背面露光を行う。露光された領域のレジストを溶解することにより、ゲート線２１及び補助容量配線上に自己整合的にレジスト５０のパターンが形成される。このレジスト５０のパターンに対してさらに表面方向からマスクを用いて露光することにより、半導体膜３２（マイクロクリスタルＳｉ層）のチャネル領域に対応する領域、すなわちチャネル保護膜３４の形成領域上のみに残存するレジスト５０のパターンが形成される。このとき、ゲート線２１が延びる方向の両側のレジスト５０辺に、平面視で略７０°以下の角度に形成された突起部５２をそれぞれ配置する。突起部５２は、それ以外と比較して、露光時に光の回り込み量が多く、実質露光量が増すことにより、なだらかな傾斜状となる。
【００４２】
次に、図７（ａ）及び（ｂ）に示すように、レジスト５０をマスクとして、エッチング及びレジスト剥離工程により保護膜材料層５１をパターニングし、チャネル保護膜３４を形成する。具体的には、上述のように突起部５２が形成されたレジスト５０をエッチングマスクとして、保護膜材料層５１に対してフッソ系ガスを用いたプラズマドライエッチングを施すと、レジスト５０の突起部５２に対応する領域に、平面視で略７０°以下の角度に形成された突起部３５を備えるチャネル保護膜３４が形成される。このとき、レジスト５０の突起部５２がなだらかな傾斜状となっているため、エッチング時に当該部位のレジスト５０は後退しながらエッチングされる。従って、チャネル保護膜３４の断面においても、突起部３５はよりなだらかに傾斜する。
【００４３】
次に、図８（ａ）及び（ｂ）に示すように、マイクロクリスタルＳｉ層の表面コンタクト性を改質するため、フッ酸処理を施し、自然酸化膜４２を除去する。このとき、チャネル保護膜３４端部の下方のチャネル保護膜３４/マイクロクリスタルＳｉ層界面においても自然酸化膜４２が除去され、図８（ｂ）の点線枠Ｈ内に示したような、いわゆるオーバーハング部４５が形成される。
【００４４】
次いで、図９（ａ）及び（ｂ）に示すように、オーミックコンタクト層を形成するためのｎ＋半導体膜４０（例えばｎ＋アモルファスＳｉ）、高融点の金属膜４１を順に成膜する。このとき、半導体膜３２（マイクロクリスタルＳｉ層）とｎ＋半導体膜４０（ｎ＋アモルファスＳｉ層）とが接する部分は、ｎ+アモルファスＳｉ層成膜時の熱（温度）により、ｎ＋不純物がマイクロクリスタルＳｉ層に拡散する。また、高融点の金属膜１４１としては、例えば金属層（ＴｉあるいはＴｉ合金）／Ａｌ（あるいはＡｌ合金）／金属層（ＴｉあるいはＴｉ合金）からなる導電層をスパッタリングによりそれぞれ４０／１００／８０ｎｍの厚さに成膜して形成する。高融点の金属層としては、Ｔｉ以外にも、例えば、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｔａ（タンタル）及びＷ（タングステン）、または、それらの合金を用いることができる。
【００４５】
次に、基板全面にフォトレジスト層を形成し、マスクを用いて露光した後、現像してレジスト層をパターニングする。これをエッチングマスクとして、導電層、ｎ＋アモルファスＳｉ、マイクロクリスタルＳｉ層に対して塩素系ガスを用いたプラズマドライエッチングを施して、ソース線２２、ソース電極２７、ドレイン電極２８、補助容量電極、及び、ｎ＋半導体膜４０（ｎ＋アモルファスＳｉ層）並びに半導体膜３２（マイクロクリスタルＳｉ層）を形成する。このとき、ソース電極２７は、チャネル保護膜３４の突起部３５の形成方向と交差する方向の一方の端部上方に形成し、ドレイン電極２８は、他方の端部上方に形成する。
【００４６】
このエッチング処理において、チャネル保護膜３４はエッチングストッパとして機能するので、図３及び図５に示すように、半導体膜３２（マイクロクリスタルＳｉ層）のチャネル領域はエッチングされずに残存して、所望の動作半導体膜が形成される。また、ソース・ドレイン電極２７，２８のエッチング時に、チャネル保護膜３４の突起部３５がなだらかに傾斜しているため、図１０に示すように、エッチング後退量がそれ以外の部分と比較して大きく、突起部３５の先端領域にｎ＋半導体膜４０（ｎ＋アモルファスＳｉ層）、さらにはｎ＋不純物拡散層１４３が残存せず、ソース電極２７−ドレイン電極２８間のリークの発生を良好に抑制することができる。なお、図１０に示す点線領域は、エッチングにより除去される領域であり、矢印は、チャネル保護膜３４に突起部３５を形成していないものと比較した、エッチングによるチャネル保護膜３４の後退量を示している。
【００４７】
次に、ガラス基板３０の上側全面に、例えばＳｉＯ２又はＳｉＮ等の絶縁物からなる層間絶縁膜を形成する。そして、この層間絶縁膜にコンタクトホールを形成する。
【００４８】
次に、ガラス基板３０の上側全面にＩＴＯをスパッタリングして、ＩＴＯ膜を形成する。このＩＴＯ膜は、コンタクトホールを介してドレイン電極２８と電気的に接続される。その後、ＩＴＯ膜をフォトリソグラフィ法によりパターニングして、画素電極を形成する。
【００４９】
次いで、ガラス基板３０の上側全面にポリイミドを塗布して配向膜１８を形成する。このようにして、薄膜トランジスタ基板１２が完成する。
【００５０】
カラーフィルタ基板１３の製造方法としては、まず、カラーフィルタ基板１３のベースとなるガラス基板を用意する。そして、このガラス基板の所定の領域上に、Ｃｒ等の金属又は黒色樹脂によりブラックマトリクスを形成する。次に、赤色感光性樹脂、緑色感光性樹脂及び青色感光性樹脂を使用して、ガラス基板上に赤色、緑色及び青色のカラーフィルタを形成する。次いで、ガラス基板の上側全面にＩＴＯをスパッタリングして対向電極を形成した後、対向電極の上にポリイミドを塗布して配向膜１８’を形成する。このようにして、カラーフィルタ基板１３が完成する。
【００５１】
このようにして製造した薄膜トランジスタ基板１２とカラーフィルタ基板１３とをスペーサ（不図示）を挟んで相互に対向させてシール材１７で貼り合わせ、両基板の間に液晶材を封入して液晶表示パネル１１とする。
【００５２】
次に、液晶表示パネル１１の厚さ方向の両側にそれぞれ偏光板１６，１６’を配置し、さらに駆動回路及びバックライト１９を取り付ける。これにより、液晶表示装置１０が完成する。
【００５３】
なお、本実施形態では、表示装置としてＬＣＤ（liquid crystal display；液晶表示ディスプレイ）に係るものについて示したが、これに限らず、例えば、有機ＥＬ（organic electro luminescence ）、無機ＥＬ（inorganic electro luminescence ）、電気泳動（electrophoretic）、ＰＤ（plasma display；プラズマディスプレイ）、ＰＡＬＣ（plasma addressed liquid crystal display；プラズマアドレス液晶ディスプレイ）、ＦＥＤ（field emission display；電界放出ディスプレイ）、又は、ＳＥＤ（surface-conduction electron-emitter display；表面電界ディスプレイ）等に係る表示装置であってもよい。
【００５４】
（作用効果）
次に、本発明の実施形態の作用効果について説明する。本発明の実施形態では、チャネル保護膜３４において、ソース電極２７の下方領域からドレイン電極２８の下方領域へ向かう方向と交差する方向の端部に、平面視で鋭角の突起部３５が形成されている。
【００５５】
このような構成によれば、チャネル保護膜３４の突起部３５の特に先端領域で断面においてなだらかな傾斜状となるため、ソース・ドレイン電極２７，２８のエッチング時に、図１０に示すように、エッチング後退量がそれ以外の部分と比較して大きく、ｎ＋アモルファスＳｉ層、さらにはｎ＋不純物拡散層１４３が残存しない。このため、ソース電極２７−ドレイン電極２８間のリークの発生を良好に抑制することができる。また、チャネル保護膜３４端部のエッチング後退量を大きくするために、マスクを設けてエッチングする工程を増やす必要がなく、製造効率及び製造コストが良好となる。
【００５６】
また、本発明の実施形態では、突起部３５が、ソース電極２７の下方領域とドレイン電極２８の下方領域との間に位置する端部、より詳細には、チャネル保護膜３４のソース電極２７の下方領域からドレイン電極２８の下方領域へ向かう方向と交差する方向の端部に形成されているため、チャネル保護膜３４の当該端部において、ソース電極２７−ドレイン電極２８間のリークの発生を良好に抑制することができる。
【００５７】
この突起部３５は、ソース電極２７の下方領域とドレイン電極２８の下方領域との間に位置するチャネル保護膜３４の端部に複数形成されていれば、その分、ソース電極２７−ドレイン電極２８間のリークの発生をより良好に抑制することができる。
【００５８】
さらに、複数形成された突起部３５は、ソース電極２７の下方領域とドレイン電極２８の下方領域との間に位置するチャネル保護膜３４の端部に形成された第１の突起部と、第１の突起部に対してチャネル保護膜３４の端部の反対側に形成された第２の突起部と、を備えているため、チャネル保護膜３４の端部において、ソース電極２７からドレイン電極２８へ向かう両方向に突起部３５が形成されることとなる。このため、ソース電極２７−ドレイン電極２８間のリークの発生をより良好に抑制することができる。
【００５９】
また、本発明の実施形態では、チャネル保護膜３４の突起部３５が、平面視で略７０°以下の角度に形成されているため、ソース・ドレイン電極２７，２８のエッチング時に、エッチング後退量がそれ以外の部分と比較してより大きく、ｎ＋アモルファスＳｉ層、さらにはｎ＋不純物拡散層１４３をより良好に除去することができる。このため、ソース電極２７−ドレイン電極２８間のリークの発生をより良好に抑制することができる。
【産業上の利用可能性】
【００６０】
以上説明したように、本発明は、表示装置及びその製造方法について有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係る液晶表示装置の断面図を示す。
【図２】本発明の実施形態に係る薄膜トランジスタ基板の平面図である。
【図３】本発明の実施形態に係る薄膜トランジスタの拡大平面図である。
【図４】図３のＡ−Ａ’線断面図である。
【図５】図３のＢ−Ｂ’線断面図である。
【図６】（ａ）は、本発明の実施形態に係る薄膜トランジスタの製造工程における、レジスト形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図７】（ａ）は、本発明の実施形態に係る薄膜トランジスタの製造工程における、チャネル保護膜形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図８】（ａ）は、本発明の実施形態に係る薄膜トランジスタの製造工程における、自然酸化膜除去後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図９】（ａ）は、本発明の実施形態に係る薄膜トランジスタの製造工程における、金属膜形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図１０】図５の点線枠Ｈ内の拡大断面図である。
【図１１】（ａ）は、従来の薄膜トランジスタの製造工程における、レジスト形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図１２】（ａ）は、従来の薄膜トランジスタの製造工程における、チャネル保護膜形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図１３】（ａ）は、従来の薄膜トランジスタの製造工程における、自然酸化膜除去後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図１４】（ａ）は、従来の薄膜トランジスタの製造工程における、金属膜形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図１５】（ａ）は、従来の薄膜トランジスタの製造工程における、ソース・ドレイン電極形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図１６】（ａ）は、特許文献１の薄膜トランジスタの製造工程における、ｎ＋半導体膜パターン形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【図１７】（ａ）は、特許文献１の薄膜トランジスタの製造工程における、ソース・ドレイン電極形成後の薄膜トランジスタの平面図である。（ｂ）は、（ａ）のＢ−Ｂ’線断面図である。
【符号の説明】
【００６２】
１０      液晶表示装置
１１      液晶表示パネル
１２      薄膜トランジスタ基板
１３      カラーフィルタ基板
２１      ゲート線
２２      ソース線
２４      薄膜トランジスタ
２５      画素領域
２６      ゲート電極
２７      ソース電極
２８      ドレイン電極
３０      ガラス基板
３１      ゲート絶縁膜
３２      半導体膜
３３      ｎ＋半導体膜３３
３４      チャネル保護膜
３５      突起部
４１      金属膜
４２      自然酸化膜
５０      レジスト
５１      保護膜材料層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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