(57)【要約】【課題】埋め込み配線層から半導体基板へのリーク電流を低減する。【解決手段】半導体記憶装置は、半導体基板１１に設けられた複数のメモリセルＭＴと、複数のメモリセルＭＴの電流経路の一端に直列に接続された複数の選択トランジスタＳＴ２とを有する第１及び第２のブロックと、埋め込み配線層３２と、上層配線層ＳＬとを含む。第１及び第２のブロックは、互いの選択トランジスタＳＴ２が向き合うように第１の方向に隣接し、互いの選択トランジスタＳＴ２は、拡散領域１８−２を共有する。埋め込み配線層３２は、第１及び第２のブロック間かつ拡散領域１８−２上に設けられ、かつ第１の方向に直交する第２の方向に延在する。上層配線層ＳＬは、埋め込み配線層３２の上部と接しかつ埋め込み配線層３２外へと延在する配線部分３４Ｃと、第２の方向に延在しかつ埋め込み配線層３２上の外において配線部分３４Ｃに接続された配線部分と３４Ａとを有する。【選択図】      図５
2010062369.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた複数の第１のメモリセルと、前記半導体基板に設けられかつ前記複数の第１のメモリセルの電流経路の一端に直列に接続された複数の第１の選択トランジスタとを有する第１のブロックと、
前記半導体基板に設けられた複数の第２のメモリセルと、前記半導体基板に設けられかつ前記複数の第２のメモリセルの電流経路の一端に直列に接続された複数の第２の選択トランジスタとを有し、かつ前記第１のブロックに対して第１の方向に隣接し、前記第２の選択トランジスタは前記第１の選択トランジスタと向き合うように配置されかつ前記第１の選択トランジスタと拡散領域を共有する、第２のブロックと、
前記第１のブロック及び前記第２のブロック間かつ前記拡散領域上に設けられ、かつ前記第１の方向に直交する第２の方向に延在する埋め込み配線層と、
前記埋め込み配線層の上部と接しかつ前記埋め込み配線層外へと延在する第１の配線部分と、前記第２の方向に延在しかつ前記埋め込み配線層上の外において前記第１の配線部分に接続された第２の配線部分とを有する上層配線層と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
素子分離絶縁層によって分離されかつ第１の方向に延在する複数の素子領域を有する半導体基板と、
前記複数の素子領域にそれぞれ設けられかつ前記第１の方向に沿って直列に接続された複数の第１のメモリセルをそれぞれが有する複数の第１のメモリセル群と、前記複数の素子領域にそれぞれ設けられかつ前記複数の第１のメモリセル群の電流経路の一端に直列に接続された複数の第１の選択トランジスタとを有する第１のブロックと、
前記複数の素子領域にそれぞれ設けられかつ前記第１の方向に沿って直列に接続された複数の第２のメモリセルをそれぞれが有する複数の第２のメモリセル群と、前記複数の素子領域にそれぞれ設けられかつ前記複数の第２のメモリセル群の電流経路の一端に直列に接続された複数の第２の選択トランジスタとを有し、かつ前記第１のブロックに対して前記第１の方向に隣接し、前記第２の選択トランジスタは前記第１の選択トランジスタと向き合うように配置されかつ前記第１の選択トランジスタと拡散領域を共有する、第２のブロックと、
前記第１のブロック及び前記第２のブロック間かつ前記拡散領域上に設けられ、かつ前記第１の方向に直交する第２の方向に延在する埋め込み配線層と、
前記埋め込み配線層の上部と接しかつ前記埋め込み配線層外へと延在する第１の配線部分と、前記第２の方向に延在しかつ前記埋め込み配線層上の外において前記第１の配線部分に接続された第２の配線部分とを有する上層配線層と、
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記第２の配線部分は、前記素子分離絶縁層の上方に配置されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の配線部分は、一定の間隔を空けて複数個配置されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１の配線部分は、その両端が前記埋め込み配線層外へと延在し、
前記上層配線層は、前記埋め込み配線層を挟むように前記第２の配線部分が配置された側と反対側に設けられ、かつ前記第２の方向に延在し、かつ前記埋め込み配線層上の外において前記第１の配線部分に接続された第３の配線部分を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば半導体記憶装置に使用される埋め込み型の共通配線の構造に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとしては、データの書き込み及び消去を電気的に行うＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、第１の方向に沿って直列に接続された複数のメモリセルからなるメモリセル群と、このメモリセル群の電流経路の両端にそれぞれ直列に接続されたソース側の選択トランジスタ及びドレイン側の選択トランジスタとを備えており、この単位が前記第１の方向に直交する第２の方向に複数個配置される。そして、複数の選択トランジスタ（ソース側）の拡散領域は、上記第２の方向に延在する共通ソース線に接続される。ソース側の選択トランジスタの拡散領域と共通ソース線とを接続するコンタクトとして、埋め込み配線層を用いたものが特許文献１（特に、図４１及び４２）に開示されている。また、複数の選択トランジスタ（ドレイン側）はそれぞれ、ビット線コンタクトを介して複数のビット線に接続される。
【０００３】
ここで、ソース側の選択トランジスタと共通ソース線とを接続する埋め込み配線層は、製造工程省略のために、ビット線コンタクトと同一工程で形成される。すると、埋め込み配線層は上記第２の方向に延びるライン状であるため、層間絶縁層の開口工程において、ビット線コンタクトよりもエッチングガスが入りやすい。このため、埋め込み配線層用の溝は、ビット線コンタクト用の穴よりも深く掘れてしまう。
【０００４】
さらに、デュアルダマシン法を用いて埋め込み配線層及びビット線コンタクトを形成すると、埋め込み配線層用の溝が開口された状態で、共通ソース配線用の溝を形成するためのエッチングが行なわれる。すると、埋め込み配線層の底が拡散領域よりも深くなってしまい、ジャンクションリークが大きくなってしまう。
【特許文献１】特開２００３−１８８２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、拡散領域内での埋め込み配線層の底の深さをより浅くすることで、埋め込み配線層から半導体基板へのリーク電流を低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の視点に係る半導体記憶装置は、半導体基板と、前記半導体基板に設けられた複数の第１のメモリセルと、前記半導体基板に設けられかつ前記複数の第１のメモリセルの電流経路の一端に直列に接続された複数の第１の選択トランジスタとを有する第１のブロックと、前記半導体基板に設けられた複数の第２のメモリセルと、前記半導体基板に設けられかつ前記複数の第２のメモリセルの電流経路の一端に直列に接続された複数の第２の選択トランジスタとを有し、かつ前記第１のブロックに対して第１の方向に隣接し、前記第２の選択トランジスタは前記第１の選択トランジスタと向き合うように配置されかつ前記第１の選択トランジスタと拡散領域を共有する、第２のブロックと、前記第１のブロック及び前記第２のブロック間かつ前記拡散領域上に設けられ、かつ前記第１の方向に直交する第２の方向に延在する埋め込み配線層と、前記埋め込み配線層の上部と接しかつ前記埋め込み配線層外へと延在する第１の配線部分と、前記第２の方向に延在しかつ前記埋め込み配線層上の外において前記第１の配線部分に接続された第２の配線部分とを有する上層配線層とを具備する。
【０００７】
本発明の第２の視点に係る半導体記憶装置は、素子分離絶縁層によって分離されかつ第１の方向に延在する複数の素子領域を有する半導体基板と、前記複数の素子領域にそれぞれ設けられかつ前記第１の方向に沿って直列に接続された複数の第１のメモリセルをそれぞれが有する複数の第１のメモリセル群と、前記複数の素子領域にそれぞれ設けられかつ前記複数の第１のメモリセル群の電流経路の一端に直列に接続された複数の第１の選択トランジスタとを有する第１のブロックと、前記複数の素子領域にそれぞれ設けられかつ前記第１の方向に沿って直列に接続された複数の第２のメモリセルをそれぞれが有する複数の第２のメモリセル群と、前記複数の素子領域にそれぞれ設けられかつ前記複数の第２のメモリセル群の電流経路の一端に直列に接続された複数の第２の選択トランジスタとを有し、かつ前記第１のブロックに対して前記第１の方向に隣接し、前記第２の選択トランジスタは前記第１の選択トランジスタと向き合うように配置されかつ前記第１の選択トランジスタと拡散領域を共有する、第２のブロックと、前記第１のブロック及び前記第２のブロック間かつ前記拡散領域上に設けられ、かつ前記第１の方向に直交する第２の方向に延在する埋め込み配線層と、前記埋め込み配線層の上部と接しかつ前記埋め込み配線層外へと延在する第１の配線部分と、前記第２の方向に延在しかつ前記埋め込み配線層上の外において前記第１の配線部分に接続された第２の配線部分とを有する上層配線層とを具備する。
【発明の効果】
【０００８】
本発明によれば、拡散領域内での埋め込み配線層の底の深さをより浅くすることで、埋め込み配線層から半導体基板へのリーク電流を低減することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示す回路図である。本実施形態では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、不揮発性半導体メモリの一種であり、かつ電気的に書き換えが可能なメモリである。ＮＡＮＤ型フラッシュメモリは、複数のブロックを備えており、このブロック単位でデータの消去が行われる。
【００１１】
各ブロックは、Ｘ方向に沿って順に配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の自然数）。各ＮＡＮＤストリングは、選択トランジスタＳＴ１、ＳＴ２、及び（ｎ＋１）個のメモリセルトランジスタＭＴを備えている（ｎは、０以上の自然数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースが共通ソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００１２】
各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００１３】
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１４】
ワード線ＷＬ０〜ＷＬｎは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
【００１５】
また、ビット線ＢＬ０〜ＢＬｍは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００１６】
任意の第１のブロックと、Ｙ方向において第１のブロックの一方に隣接する第２のブロックとは、選択トランジスタＳＴ２が向き合うように配置されている。そして、第１のブロック及び第２のブロック間に、Ｘ方向に延在する共通ソース線ＳＬが配設される。また、第１のブロックと、Ｙ方向において第１のブロックの他方に隣接する第３のブロックとは、選択トランジスタＳＴ１が向き合うように配置されている。
【００１７】
図２は、メモリセルトランジスタＭＴの構成を示す断面図である。ｐ型半導体基板１１内には、互いに離間して形成された２個のｎ＋型拡散領域（ソース／ドレイン領域）１２及び１３が設けられている。ｎ＋型拡散領域１２及び１３は、ｐ型半導体基板１１内に高濃度のｎ＋型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を導入して形成される。
【００１８】
ｎ＋型拡散領域１２及び１３間のｐ型半導体基板１１上には、電荷蓄積層（浮遊ゲート電極）や制御ゲート電極を含む積層ゲート構造が形成されている。具体的には、積層ゲート構造は、ｐ型半導体基板１１上に、トンネル絶縁膜１４、浮遊ゲート電極１５、ゲート間絶縁膜１６、制御ゲート電極１７が順に積層されて構成されている。メモリセルトランジスタＭＴは、浮遊ゲート電極１５に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。
【００１９】
図３は、選択トランジスタＳＴ１の構成を示す断面図である。選択トランジスタＳＴ２の構成も、図３と同じである。選択トランジスタＳＴ１は、ｎチャネルＭＯＳトランジスタから構成される。
【００２０】
ｐ型半導体基板１１内には、互いに離間して形成された２個のｎ＋型拡散領域（ソース領域１８及びドレイン領域１９）が設けられている。なお、以後、選択トランジスタＳＴ１のソース領域及びドレイン領域を１８−１及び１９−１と表記し、選択トランジスタＳＴ２のソース領域及びドレイン領域を１８−２及び１９−２と表記する。ソース領域１８−１及びドレイン領域１９−１間のｐ型半導体基板１１上には、ゲート電極２１が形成されている。具体的には、このゲート電極２１は、浮遊ゲート電極１５と同じ材料の第１の電極と、制御ゲート電極１７と同じ材料の第２の電極とから構成される。また、これら第１の電極及び第２の電極間にはゲート間絶縁膜１６と同じ材料の絶縁膜が形成されており、この絶縁膜の一部が開口されて第１の電極と第２の電極とが電気的に接続されている。
【００２１】
なお、ビット線ＢＬに接続される側の選択トランジスタＳＴ１のドレイン領域１９−１（選択トランジスタＳＴ２の場合は、共通ソース線ＳＬに接続される側のソース領域１８−２）は、不純物濃度の異なる２個の拡散領域からなるＬＤＤ（lightly doped drain）構造によって構成されている。
【００２２】
図４は、ＮＡＮＤ型フラッシュメモリの構成を示す平面図である。図５は、図４に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図６は、図４に示したＶＩ−ＶＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図７は、図５に示した位置「Ｐ」でのＮＡＮＤ型フラッシュメモリの平面図である。すなわち、図７は、共通ソース線ＳＬ上の層間絶縁層と、この層間絶縁層に形成されたビット線ＢＬとを除いた状態でのＮＡＮＤ型フラッシュメモリの平面図である。平面図には、簡略化のために、３本のビット線ＢＬとこれらに対応する素子領域（活性領域）を示している。なお、ビット線ＢＬは図中Ｙ方向に一定の間隔をおいて繰り返し配置されている。また、平面図は、図１の回路図と対応させるために、縦方向をＸ方向、横方向をＹ方向として示している。以下の平面図についても同様である。
【００２３】
ｐ型半導体基板１１内には、Ｙ方向に延在する複数の素子分離絶縁層３１が設けられている。従って、ｐ型半導体基板１１の表面領域には、互いが素子分離絶縁層３１によって電気的に分離され、かつＹ方向に延在する複数の素子領域（活性領域）３０が形成される。素子分離絶縁層３１は、例えば、ｐ型半導体基板１１に溝を形成し、この溝に酸化シリコン等の絶縁体を埋め込むことで形成されるＳＴＩ（Shallow Trench Isolation）によって構成される。
【００２４】
メモリセルトランジスタＭＴの制御ゲート電極に対応するワード線ＷＬは、Ｘ方向に延在している。選択トランジスタＳＴ１のゲート電極に対応する選択ゲート線ＳＧＤ、及び選択トランジスタＳＴ２のゲート電極に対応する選択ゲート線ＳＧＳはそれぞれ、Ｘ方向に延在している。
【００２５】
素子領域３０には、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１及びＳＴ２が設けられている。なお、図５の断面図では、選択トランジスタＳＴ１及びＳＴ２のゲート電極内に形成される絶縁層についての図示を省略している。ワード線ＷＬと素子領域３０との交差領域にメモリセルトランジスタＭＴが形成され、選択ゲート線ＳＧＤと素子領域３０との交差領域に選択トランジスタＳＴ１が形成され、選択ゲート線ＳＧＳと素子領域３０との交差領域に選択トランジスタＳＴ２が形成されている。そして、選択トランジスタＳＴ１、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ２が直列に接続されて、１個のＮＡＮＤストリングが形成されている。また、素子分離絶縁層３１に分離されるようにして、複数のＮＡＮＤストリングがＸ方向に沿って配置されている。
【００２６】
前述したように、Ｙ方向に隣接する第１のブロック及び第２のブロックは、選択トランジスタＳＴ２が向き合うように配置されている。すなわち、第１のブロック及び第２のブロックに含まれる２本の選択ゲート線ＳＧＳは、向き合うように配置されている。また、Ｙ方向に隣接する第１のブロック及び第３のブロックは、選択トランジスタＳＴ１が向き合うように配置されている。すなわち、第１のブロック及び第３のブロックに含まれる２本の選択ゲート線ＳＧＤは、向き合うように配置されている。また、第１のブロック及び第２のブロックに含まれる選択トランジスタＳＴ２は、ソース領域１８−２を共有している。同様に、第１のブロック及び第３のブロックに含まれる選択トランジスタＳＴ１は、ドレイン領域１９−１を共有している。
【００２７】
選択トランジスタＳＴ２が向き合う２個のブロック間（選択ゲート線ＳＧＳ間）には、埋め込み配線層３２が設けられている。埋め込み配線層３２は、Ｘ方向に並んで配置された複数の選択トランジスタＳＴ２のソース領域１８−２上かつ層間絶縁層３５内に設けられ、Ｘ方向に延在している。すなわち、埋め込み配線層３２は、Ｘ方向に並んで配置された複数の選択トランジスタＳＴ２のソース領域１８−２を共通接続している。また、埋め込み配線層３２は、ソース領域１８−２から層間絶縁層３５の上面まで引き出されている。埋め込み配線層３２は、その平面形状が矩形である。
【００２８】
選択トランジスタＳＴ２の上方には、埋め込み配線層３２に電気的に接続された共通ソース線（上層配線層）ＳＬが設けられている。共通ソース線ＳＬは、３個の配線部分（配線部分３４Ａ〜３４Ｃ）によって構成されている。
【００２９】
配線部分３４Ｃは、第１金属配線層Ｍ０と同じ層に含まれており、埋め込み配線層３２と電気的に接続されている。配線部分３４Ｃは、Ｙ方向において埋め込み配線層３２外へと延在しており、例えば、素子領域３０の上方に設けられている。配線部分３４Ｃの幅は、低抵抗化のため埋め込み配線層３２の幅以上に設定されることが好ましい。
【００３０】
配線部分３４Ａ及び３４Ｂは、ｐ型半導体基板１１の上方に形成された第１金属配線層Ｍ０と同じ層に含まれており、埋め込み配線層３２の両側にそれぞれ設けられ、Ｘ方向に延在している。また、配線部分３４Ａ及び３４Ｂは、埋め込み配線層３２上の外において配線部分３４Ｃと接続されている。この配線部分３４Ａ及び３４Ｂの長さは、配線部分３４Ｃよりも長い。すなわち、配線部分３４Ｃは埋め込み配線層３２から、埋め込み配線層３２上の外に配置された配線部分３４Ａ及び３４Ｂへと接続する役割を果たしている。また、配線部分３４Ａ及び３４Ｂの幅はそれぞれ、低抵抗化のため埋め込み配線層３２及び配線部分３４Ｃの幅以上に設定されることが好ましい。埋め込み配線層３２、及び共通ソース線ＳＬ（配線部分３４Ａ〜３４Ｃ）としては、例えばタングステン（Ｗ）が用いられる。
【００３１】
共通ソース線ＳＬ上には、層間絶縁層３６が設けられている。層間絶縁層３６には、Ｙ方向に延在するビット線ＢＬが設けられている。すなわち、ビット線ＢＬは、第１金属配線層Ｍ０上に形成された第２金属配線層Ｍ１と同じ層に含まれる。
【００３２】
Ｘ方向に並んで配置された複数の選択トランジスタＳＴ１のドレイン領域１９−１と、複数のビット線ＢＬとは、複数のコンタクト３３によって電気的に接続されている。複数のコンタクト３３は、２本の選択ゲート線ＳＧＤ間に配置されており、千鳥状（ジグザグ状）に配置されている。複数のコンタクト３３を千鳥状に配置することで、複数のコンタクト３３がＸ方向において接触するのを防ぎつつ、Ｘ方向における素子領域（活性領域）３０の間隔を小さくすることが可能となる。
【００３３】
次に、ＮＡＮＤ型フラッシュメモリの製造方法の一例について図面を参照しながら説明する。まず、図８及び図９に示すように、ｐ型半導体基板１１に、Ｙ方向に延在する複数の素子分離絶縁層３１を形成する。これにより、ｐ型半導体基板１１の表面領域に、互いが素子分離絶縁層３１によって電気的に分離され、かつＹ方向に延在する複数の素子領域（活性領域）３０が形成される。続いて、各素子領域３０に、選択トランジスタＳＴ１、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ２を形成する。選択トランジスタＳＴ１及びＳＴ２のゲート電極２１、メモリセルトランジスタＭＴの積層ゲート構造はそれぞれ、その側面が絶縁体からなる側壁で覆われる。
【００３４】
続いて、図１０に示すように、ｐ型半導体基板１１全面に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて層間絶縁層３５を堆積する。続いて、図１１及び図１２に示すように、リソグラフィー法、及び例えばＲＩＥ（Reactive Ion Etching）法を用いて、２本の選択ゲート線ＳＧＳ間の層間絶縁層３５内に、Ｘ方向に延在し、ソース領域１８−２に到達する溝４０を形成する。また、溝４０の形成工程と同時に、２本の選択ゲート線ＳＧＤ間の層間絶縁層３５内に、複数のドレイン領域１９−１に到達する複数の開口部４１を形成する。また、これら開口部４１は、千鳥状に配置される。この開口工程において、溝４０はライン状でありかつ開口部４１より面積が大きいため、溝４０によって露出されるソース領域１８−２は、開口部４１によって露出されるドレイン領域１９−１に比べて、多くエッチングされるが、溝４０がソース領域１８−２より深くなることはない。
【００３５】
続いて、図１３及び図１４に示すように、リソグラフィー法、及び例えばＲＩＥ法を用いて、溝４０の両側の層間絶縁層３５内にＸ方向に延在する溝４２Ａ及び４２Ｂを形成し、さらに、溝４２Ａ及び４２Ｂ間にＹ方向に延在する溝４２Ｃを形成する。この工程において、露出されているソース領域１８−２が更にエッチングされることになる。しかし、溝４０と溝４２Ｃの交点以外はレジストマスク等で覆われることになる。すなわち、露出されるソース領域１８−２は溝ではなく開口となりエッチングガスが入りにくい。その結果、ソース領域１８−２が削られる量を少なくすることができる。
【００３６】
続いて、図１５及び図１６に示すように、例えばスパッタリング法を用いて、溝４０、４２Ａ〜４２Ｃ内にタングステン（Ｗ）等の金属を埋め込む。このようにして、層間絶縁層３５内に、複数のソース領域１８−２に電気的に接続された埋め込み配線層３２と、この埋め込み配線層３２に電気的に接続されかつ配線部分３４Ａ〜３４Ｃからなる共通ソース線ＳＬを形成する。また、共通ソース線ＳＬ形成工程と同時に、複数の開口部４１内にタングステン（Ｗ）等の金属を埋め込んで、複数のドレイン領域１９−１に電気的に接続された複数のコンタクト３３を形成する。その後、層間絶縁層３５の上面をＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。
【００３７】
続いて、図１７に示すように、層間絶縁層３５上に、例えばＣＶＤ法を用いて層間絶縁層３６を堆積する。続いて、図１８及び図１９に示すように、リソグラフィー法、及び例えばＲＩＥ法を用いて、層間絶縁層３６内に、複数のコンタクト３３に到達する複数の開口部を形成する。続いて、これらの開口部内にタングステン（Ｗ）等の金属を埋め込んで、複数のコンタクト３３を層間絶縁層３６の上面まで引き出す。
【００３８】
続いて、図２０及び図２１に示すように、リソグラフィー法、及び例えばＲＩＥ法を用いて、層間絶縁層３６内かつ複数のコンタクト３３上に、Ｙ方向に延在する複数の溝４３を形成する。
【００３９】
続いて、図４乃至図６に示すように、例えば金属メッキ法を用いて、複数の溝４３内に銅（Ｃｕ）等の金属を埋め込む。このようにして、層間絶縁層３６内に、複数のドレイン領域１９−１に電気的に接続された複数のビット線ＢＬを形成する。
【００４０】
以上詳述したように本実施形態では、選択ゲート線ＳＧＳ間に、共通ソース線ＳＬと複数のソース領域１８−２とを電気的に接続する埋め込み配線層３２を備えている。また、埋め込み配線層３２の上部に接続される上層配線層としての共通ソース線は、埋め込み配線層３２を挟んで両側に配置された配線部分３４Ａ及び３４Ｂと、埋め込み配線層３２、配線部分３４Ａ及び３４Ｂを電気的に接続する配線部分３４Ｃとによって構成している。これにより、共通ソース線ＳＬの抵抗を小さくすることができる。
【００４１】
また、本実施形態では、埋め込み配線層３２上に形成される配線層は、配線部分３４Ｃのみである。すなわち、埋め込み配線層上に直接、従来のようなＸ方向に延在する共通ソース線を形成していない。これにより、共通ソース線ＳＬを形成する際の層間絶縁層３５のエッチング工程において、ソース領域１８−２が掘られる量を小さくすることができる。すなわち、埋め込み配線層３２がソース領域１８−２を突き抜けてｐ型半導体基板１１まで直接到達してしまうのを防ぐことができる。この結果、共通ソース線ＳＬからｐ型半導体基板１１へのリーク電流（ジャンクションリーク）を低減することが可能となる。
【００４２】
（第２の実施形態）
第２の実施形態は、共通ソース線ＳＬを構成する、埋め込み配線層３２と配線部分３４Ａ及び３４Ｂとを電気的に接続する配線部分３４Ｃを、素子分離絶縁層３１の上方に配置するようにしている。
【００４３】
図２２は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示す平面図である。なお図２２は、図５に示した位置「Ｐ」でのＮＡＮＤ型フラッシュメモリの平面図である。第２の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図は、図５及び図６と同じである。
【００４４】
選択トランジスタＳＴ２の上方には、埋め込み配線層３２に電気的に接続された共通ソース線（上層配線層）ＳＬが設けられている。共通ソース線ＳＬは、３個の配線部分（配線部分３４Ａ〜３４Ｃ）によって構成されている。
【００４５】
配線部分３４Ｃは、第１金属配線層Ｍ０と同じ層に含まれており、埋め込み配線層３２と電気的に接続されている。配線部分３４Ｃは、Ｙ方向において埋め込み配線層３２外へと延在しており、例えば、素子領域３０の上方に設けられている。配線部分３４Ｃの幅は、低抵抗化のため埋め込み配線層３２の幅以上に設定されることが好ましい。
【００４６】
配線部分３４Ａ及び３４Ｂは、ｐ型半導体基板１１の上方に形成された第１金属配線層Ｍ０と同じ層に含まれており、埋め込み配線層３２の両側にそれぞれ設けられ、Ｘ方向に延在している。また、配線部分３４Ａ及び３４Ｂは、埋め込み配線層３２上の外において配線部分３４Ｃと接続されている。この配線部分３４Ａ及び３４Ｂの長さは、配線部分３４Ｃよりも長い。すなわち、配線部分３４Ｃは埋め込み配線層３２から、埋め込み配線層３２上の外に配置された配線部分３４Ａ及び３４Ｂへと接続する役割を果たしている。また、配線部分３４Ａ及び３４Ｂの幅はそれぞれ、低抵抗化のため埋め込み配線層３２及び配線部分３４Ｃの幅以上に設定されることが好ましい。埋め込み配線層３２、及び共通ソース線ＳＬ（配線部分３４Ａ〜３４Ｃ）としては、例えばタングステン（Ｗ）が用いられる。
【００４７】
ここで、配線部分３４Ｃは、素子分離絶縁層３１の上方に配置されている。すなわち、埋め込み配線層３２と配線部分３４Ｃとの交差領域は、素子分離絶縁層３１の上方に配置されている。すなわち、図１３、図１４の工程において、ソース領域１８−２の露出部分を更に少なくすることができる。
【００４８】
このように構成されたＮＡＮＤ型フラッシュメモリでは、共通ソース線ＳＬを形成する際の層間絶縁層３５のエッチング工程において、ソース領域１８−２が掘られる量を、第１の実施形態に比べてさらに小さくすることができる。これにより、効果的にジャンクションリークを減らすことができる。
【００４９】
第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法は、配線部分３４Ｃの形成位置が素子分離絶縁層３１の上方にずれる以外は、第１の実施形態と同じである。
【００５０】
（第３の実施形態）
第３の実施形態は、共通ソース線ＳＬを構成する、埋め込み配線層３２と配線部分３４Ａ及び３４Ｂとを電気的に接続する配線部分３４Ｃを、一定の間隔を空けて複数個配置するようにしている。
【００５１】
図２３は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示す平面図である。なお図２３は、図５に示した位置「Ｐ」でのＮＡＮＤ型フラッシュメモリの平面図である。第３の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図は、図５及び図６と同じである。
【００５２】
選択トランジスタＳＴ２の上方には、埋め込み配線層３２に電気的に接続された共通ソース線（上層配線層）ＳＬが設けられている。共通ソース線ＳＬは、配線部分３４Ａ、配線部分３４Ｂ、及び複数の配線部分３４Ｃによって構成されている。すなわち、共通ソース線ＳＬは、その平面形状が梯子状になっている。
【００５３】
配線部分３４Ａ及び３４Ｂは、ｐ型半導体基板１１の上方に形成された第１金属配線層Ｍ０と同じ層に含まれており、埋め込み配線層３２の両側にそれぞれ設けられ、Ｘ方向に延在している。また、配線部分３４Ａ及び３４Ｂは、埋め込み配線層３２上の外において配線部分３４Ｃと接続されている。この配線部分３４Ａ及び３４Ｂの長さは、配線部分３４Ｃよりも長い。すなわち、配線部分３４Ｃは埋め込み配線層３２から、埋め込み配線層３２上の外に配置された配線部分３４Ａ及び３４Ｂへと接続する役割を果たしている。また、配線部分３４Ａ及び３４Ｂの幅はそれぞれ、低抵抗化のため埋め込み配線層３２及び配線部分３４Ｃの幅以上に設定されることが好ましい。埋め込み配線層３２、及び共通ソース線ＳＬ（配線部分３４Ａ〜３４Ｃ）としては、例えばタングステン（Ｗ）が用いられる。
【００５４】
複数の配線部分３４Ｃは、第１金属配線層Ｍ０と同じ層に含まれており、埋め込み配線層３２、配線部分３４Ａ及び３４Ｂを電気的に接続する。複数の配線部分３４Ｃは、Ｙ方向に延在しており、素子分離絶縁層３１の上方に配置されている。すなわち、埋め込み配線層３２と配線部分３４Ｃとの交差領域は、素子分離絶縁層３１の上方に配置されている。
【００５５】
このように構成されたＮＡＮＤ型フラッシュメモリでは、ジャンクションリークを減らすとともに、共通ソース線ＳＬの抵抗を小さくすることができる。
【００５６】
第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法は、配線部分３４Ｃの数が増える以外は、第１の実施形態と同じである。
【００５７】
なお、配線部分３４ＣはＸ方向に延在する例を示したが、図２４に示すような、斜め方向に延在していても第１乃至第３の実施形態と同様の効果が得られるのは無論である。
【００５８】
また、上記各実施形態において、メモリの種類としてはＮＡＮＤ型フラッシュメモリを一例として説明している。しかし、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、層間絶縁層内に埋め込まれかつ任意の方向に延在する埋め込み配線層を有する他の種類のメモリにも適用可能であることは勿論である。
【００５９】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示す回路図。
【図２】メモリセルトランジスタＭＴの構成を示す断面図。
【図３】選択トランジスタＳＴ１の構成を示す断面図。
【図４】ＮＡＮＤ型フラッシュメモリの構成を示す平面図。
【図５】図４に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図６】図４に示したＶＩ−ＶＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図７】図５に示した位置「Ｐ」でのＮＡＮＤ型フラッシュメモリの平面図。
【図８】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図９】図８に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０】図９に続くＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１】図１０に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１２】図１１に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１３】図１１に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１４】図１３に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１５】図１３に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１６】図１５に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１７】図１６に続くＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１８】図１７に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１９】図１８に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２０】図１８に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２１】図２０に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２２】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示す平面図。
【図２３】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示す平面図。
【図２４】共通ソース線ＳＬに含まれる配線部分３４Ｃの他の構成例を示す平面図。
【符号の説明】
【００６１】
ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…共通ソース線、ＷＬ…ワード線、ＢＬ…ビット線、１１…ｐ型半導体基板、１２，１３…ソース／ドレイン領域、１４…トンネル絶縁膜、１５…浮遊ゲート電極、１６…ゲート間絶縁膜、１７…制御ゲート電極、１８，１９…ソース領域／ドレイン領域、２１…ゲート電極、３０…素子領域、３１…素子分離絶縁層、３２…埋め込み配線層、３３…コンタクト、３４Ａ〜３４Ｃ…配線部分、３５，３６…層間絶縁層、４０，４２，４３…溝、４１…開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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