(57)【要約】 【課題】多層構造のオンチップインダクタ素子において、インダクタの表皮効果を低減してＱ値を向上させる。【解決手段】単一のインダクタ配線１から構成される、又は複数のインダクタ配線１を上下に積層して並列接続したものから構成されるインダクタ配線層を３層以上有し、各インダクタ配線層は上下に積層されて直列接続されており、最上層と最下層のインダクタ配線層を除く中間層の各インダクタ配線層の実効的な膜厚が、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きいことを特徴とする、半導体基板上絶縁膜中のオンチップインダクタである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上絶縁膜中のオンチップインダクタであって、
単一のインダクタ配線から構成される、又は複数のインダクタ配線を上下に積層して並列接続したものから構成されるインダクタ配線層を３層以上有し、各インダクタ配線層は上下に積層されて直列接続されており、
最上層と最下層のインダクタ配線層を除く中間層の各インダクタ配線層の実効的な膜厚が、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きいことを特徴とする、オンチップインダクタ。
【請求項２】
前記中間層の少なくとも一部のインダクタ配線の膜厚が、前記最上層のインダクタ配線層及び前記最下層のインダクタ配線層の実効的な膜厚より大きいことを特徴とする、請求項１に記載のオンチップインダクタ。
【請求項３】
前記中間層のインダクタ配線層は、２層以上の前記インダクタ配線を上下に積層して並列接続してなることを特徴とする、請求項１又は２に記載のオンチップインダクタ。
【請求項４】
前記中間層のインダクタ配線層は、２層以上の前記インダクタ配線を上下に積層して並列接続したインダクタ配線層を複数上下に積層したものをそれぞれ直列接続してなることを特徴とする、請求項１〜３のいずれか一に記載のオンチップインダクタ。
【請求項５】
前記中間層の少なくとも一部のインダクタ配線の配線幅が、前記最上層及び最下層のインダクタ配線層の配線幅よりも大きいことを特徴とする、請求項１〜４のいずれか一に記載のオンチップインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低損失多層オンチップインダクタに関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、地上波デジタルＴＶなど種々の高速なデジタル無線方式が実用化されている。また、デジタルの半導体集積回路では特にＧＨｚ以上の高速な動作をするものでは無線回路と同様のアナログ技術が使用される。このような回路では受動素子として半導体基板上に形成されたオンチップインダクタを使用する。このインダクタは半導体上のメタル配線を渦巻き状に巻いた形状をしており、大きくても数ｎＨ程度のインダクタンスしかないが、ＧＨｚ程度の周波数で動作する回路では実用的なインダクタンス値である。
【０００３】
このような高周波・無線回路では通常複数のインダクタ素子を集積する。しかし、インダクタ素子は１つの大きさが数１０μｍ〜数１００μｍ角と大きく、チップ面積の増大を招いていた。インダクタの面積を縮小する方式としては図１０のような構造（実開昭６０−１３６１５６）が提案されている。この構造は多層配線構造を利用して、スパイラル形状のインダクタを多数の配線層に形成し、それらのインダクタを直列接続することによって、全体でのインダクタンス値を大きくすることが出来る。図ではＭ１とＭ２の２つの配線層のインダクタ配線をビアで接続している。このような多層のインダクタ配線を直列に接続する方式では、配線層数をｎとするとチップ面積は１層のみのインダクタの約１／ｎと出来る。
【０００４】
また、オンチップインダクタではインダクタンス値以外にＱ値が重要な性能である。このＱ値はインダクタの直列抵抗が低いほど向上する。オンチップインダクタに使用される配線は薄膜のために抵抗が高く、一般的にＱ値は低い。これを解決する方法として、図１１のような構造（特許第２９８６０８１号）が提案されている。図はインダクタ配線の断面であるが、図のように複数の配線層の配線をビアでつないで並列に接続することにより、実質的な配線抵抗を下げることが出来る。図ではＭ１，Ｍ２，Ｍ３の３層のインダクタ配線間に配線全長にわたってビアを配置して各配線層を並列に接続する。これにより、１層のみ使用する場合の１／３に直列抵抗を下げることが出来る。このような多層のインダクタ配線を並列に接続する方式では、配線層数をｎとすると直列抵抗は１層のみのインダクタの約１／ｎと出来る。また、特開２０００−１１４０４４においても、同様な構造で配線層の膜厚を厚くする構造が開示されている。
【０００５】
ここで、多層構造のインダクタにおいては表皮効果が問題となりうる。図１２はインダクタの表皮効果を説明するボリュームフィラメントモデルである（Ｓ．Ｍｅｉ  ｅｔ．ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｓｙｓｔｅｍｓ，  Ｖｏｌ．１２，  Ｎｏ．４，  Ａｐｒ  ２００４，  ｐｐ４３７−４４７）。ここでは長さＬ、幅Ｗ、高さＨのインダクタ配線をＮ（＝Ｎｗ×Ｎｈ）本の幅ｗ０、高さＨ０の細いフィラメント配線の集合と仮定する。各フィラメント配線内部では表皮効果は起こらず均一に電流が流れているものとして電流を計算し、それらの和が配線全体での電流であると考える。各々のフィラメント配線は図１３のように抵抗Ｒｓｉ（ｉは１以上Ｎ以下の整数）とインダクタＬｓｉ（ｉは１以上Ｎ以下の整数）の直列接続のモデルとし、これらを全て並列に接続する。ここでフィラメント配線の間にはお互いの距離に依存する相互インダクタンスＭｉｊ（ｉ、ｊは１以上Ｎ以下の整数、ｉ≠ｊ）があるものとする。このとき、このインダクタ配線の導電率をσとすると各パラメータは、
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（ｄｉｊはｉ番目の配線とｊ番目の配線の中心間の距離）
で与えられる。
【０００６】
全てのフィラメント配線は幅と高さが同じなので、ＲｓｉとＬｓｉは全て同じであるが、Ｍｉｊは距離依存があるので、配線毎に異なる。（３）式でインダクタでは配線の長さＬが幅や高さに対して十分に大きいので、１項目のｌｏｇの成分が支配的となる。１項目は配線間の距離ｄｉｊが大きければ小さくなるので、お互いに離れたフィラメント配線同士の相互インダクタンスは小さい。図１２の断面を拡大したものが図１４（Ｎ＝２５の場合）であるが、ここで、番号１のフィラメント配線は隣接するフィラメント配線は番号６と番号２の２本のみであるが、番号１３のフィラメント配線は番号８，１２，１４，１８の４本ある。このために番号１３のフィラメントは番号１のフィラメントよりもまわりのフィラメント配線との相互インダクタンスが大きい。このために見かけ上の直列インダクタンス値が大きくなるので、周波数が上がると電流が流れにくくなる。つまり、インダクタ配線の周辺部よりも中心部の方が周りとの相互インダクタンスで高周波では電流が流れにくくなる。つまり表皮効果が起こる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】実開昭６０−１３６１５６号公報
【特許文献２】特許第２９８６０８１号公報
【特許文献３】特開２０００−１１４０４４号公報
【非特許文献】
【０００８】
【非特許文献１】Ｓ．Ｍｅｉ  ｅｔ．ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｓｙｓｔｅｍｓ，  Ｖｏｌ．１２，  Ｎｏ．４，  Ａｐｒ  ２００４，  ｐｐ４３７−４４７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＧＨｚ以上の高周波で動作するインダクタ配線では表皮効果による直列抵抗の増大が大きな問題である。この表皮効果とは、高周波信号は導体の表面付近のみを流れて導体の内部が電流パスとして機能しなくなり、高周波での実質的な直列抵抗が増大する現象である。従来の多層のインダクタ配線の接続方式から構成されるインダクタでは、この表皮効果と同様に中間の配線層において実質的な直列抵抗の増大という問題が発生していた。
【００１０】
図１５は３層の配線層Ｍ１，Ｍ２，Ｍ３の配線が上下に重なった構造のインダクタ配線の例である。この場合も先の説明と同様に中間のＭ２の配線の１部である番号８の配線は上側や下側の番号３や番号１３の配線よりも周囲の配線と大きな相互インダクタンスを持つ。このため、中間の配線は表皮効果が大きく電流が流れにくい。図１６は（１）〜（３）式を用いて幅１０μｍ、厚さ１μｍで層間膜厚１μｍの３層の配線の断面の電流密度を計算した結果である。周波数は１０ＧＨｚとしている。図のように、中間層のＭ２はＭ１やＭ３に比べて電流密度が低い。つまり表皮効果の影響が大きい。このように、多層構造のインダクタにおいては表皮効果が大きな問題であった。特許文献３に記載の構造においては、各金属層の膜厚を動作周波数における表皮深さの略２倍とすることでＱ値を増加させることを試みているが、従来技術の２層構造における対応であり、全体として表皮効果を低減させることを目指すものではない。
【００１１】
本発明の目的は、多層構造のオンチップインダクタにおいて、インダクタの表皮効果を低減してＱ値を向上させるオンチップインダクタを提供することである。
【課題を解決するための手段】
【００１２】
本発明に係るオンチップインダクタは、半導体基板上絶縁膜中のオンチップインダクタであって、単一のインダクタ配線から構成される、又は複数のインダクタ配線を上下に積層して並列接続したものから構成されるインダクタ配線層を３層以上有し、各インダクタ配線層は上下に積層されて直列接続されている。そして最上層と最下層のインダクタ配線層を除く中間層の各インダクタ配線層の実効的な膜厚が、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きいことを特徴とする。ここで、１つのインダクタ配線は一平面内で配線を巻いて構成されており、インダクタ配線層とは、１つ又は複数のインダクタ配線を上下に積層し、並列接続したものである。
【発明の効果】
【００１３】
本発明では、多層のインダクタ配線の表皮効果を低減することで、インダクタ配線の高周波での直列抵抗を低減させることが出来る。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係るインダクタの鳥瞰図である。
【図２】本発明における比較例１のインダクタの鳥瞰図である。
【図３】本発明における比較例２のインダクタの鳥瞰図である。
【図４】従来のインダクタの鳥瞰図である。
【図５】本発明の実施例１及び各比較例のインダクタのインダクタンス値を示す図である。
【図６】本発明の実施例１及び各比較例のインダクタのＱ値を示す図である。
【図７】本発明の実施例２に係るインダクタの鳥瞰図である。
【図８】本発明の実施例３に係るインダクタの鳥瞰図である。
【図９】本発明の実施例４に係るインダクタの鳥瞰図である。
【図１０】従来の多層配線を直列接続したインダクタの鳥瞰図である。
【図１１】従来の多層配線を並列接続したインダクタの断面図である。
【図１２】インダクタの表皮効果を説明するための図である。
【図１３】図１２の等価回路である。
【図１４】図１２の断面の拡大図である。
【図１５】多層配線のインダクタの表皮効果を説明するための図である。
【図１６】３層の配線断面の電流密度分布の計算結果である。
【発明を実施するための形態】
【００１５】
本発明に係るオンチップインダクタは、前記中間層の少なくとも一部のインダクタ配線の膜厚を、前記最上層のインダクタ配線層及び前記最下層のインダクタ配線層の実効的な膜厚より大きくすることによって、中間層のインダクタ配線層全体の実効的な膜厚を、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きくすることができる。
【００１６】
また、前記中間層のインダクタ配線層は、２層以上の前記インダクタ配線を上下に積層して並列接続して構成することができる。最上層、最下層を単層インダクタ配線とすれば、中間層のインダクタ配線層全体の実効的な膜厚を、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きくすることができる。
【００１７】
また、前記中間層のインダクタ配線層は、２層以上の前記インダクタ配線を上下に積層して並列接続したインダクタ配線層を複数上下に積層したものをそれぞれ直列接続して構成することができる。このようにして中間層のインダクタ配線層全体の実効的な膜厚を、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きくすることができる。
【００１８】
また、前記中間層の少なくとも一部のインダクタ配線の配線幅を、前記最上層及び最下層のインダクタ配線層の配線幅よりも大きくすることができる。このようにしても中間層のインダクタ配線層全体の実効的な膜厚を、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きくすることができる。
【実施例】
【００１９】
（実施例１）
図１は本発明の実施例１に係るインダクタの鳥瞰図である。Ｍ１〜Ｍ４の４層のメタル配線（インダクタ配線）を使用している場合である。本実施例におけるオンチップインダクタは、半導体基板（図示せず）上の絶縁膜（図示せず）中に設けられたメタル配線Ｍ１〜Ｍ４を備える。Ｍ１〜Ｍ４のそれぞれのメタル配線に１周回ずつのインダクタ配線がある。最上層Ｍ４と最下層Ｍ１の配線は１層のみで１巻きのインダクタ配線１となっているが、中間層のＭ２とＭ３は２層がビア２で接続されることで、１体の配線となり、１巻きのインダクタ配線層となる。つまり４層のメタル配線で３回巻きのインダクタを形成する。
【００２０】
（比較例１）
図２は比較例１のインダクタ（以下では比較例１）で図１と同じくＭ１〜Ｍ４の４層のメタル配線を使用している場合であるが、最上層Ｍ４とその下のＭ３のメタル配線は２層がビアで接続されることで、１体のインダクタ配線層となり、それより下のＭ２とＭ１は１層のみで１巻きのインダクタ配線層となっている。
【００２１】
（比較例２）
図３は比較例２のインダクタ（以下では比較例２）で図２と同じくＭ１〜Ｍ４の４層のメタル配線を使用している場合であるが、最下層Ｍ１とその上のＭ２のメタル配線は２層がビアで接続されることで、１体のインダクタ配線層となり、それより上のＭ３とＭ４は１層のみで１巻きのインダクタ配線層となっている。つまり、本発明は中間の配線層の実効的な膜厚が上下の配線層よりも厚く、比較例１，比較例２は上または下に中間の配線層よりも実効的な膜厚が厚い配線層がある。
【００２２】
これに対して、図４は従来の多層構造のインダクタである（以下では従来型）。ここでは各配線層がそれぞれ１層のみで１巻きのインダクタ配線となっている。従来型では最下層のＭ１の配線を使用しないことで基板との間の寄生容量が図１よりも小さくなる反面、配線抵抗は大きくなる。
【００２３】
これらの４種のインダクタ配線構造に対して、電磁界シミュレーションでインダクタの特性を予測した。ここでは９０ｎｍノードの銅配線を仮定する。電磁界シミュレーションにはＡｎｓｏｆｔ社製のＨＦＳＳを使用した。図５は４種のインダクタの直列インダクタンス値である。図に示すように、４種のインダクタの直列インダクタンス値はほぼ同じであり、巻き構造による大きな差は見られない。
【００２４】
これに対して、図６は４種のインダクタのＱ値を比較した結果である。この場合、本発明の実施例１と比較例１，比較例２では周波数の低いところではＱ値にあまり差がないが、周波数が高くなると実施例１の方が高いＱ値が得られる。従来型は元々の直列抵抗が高いために最もＱ値は低くなる。これは前述のように、表皮効果の影響は上下配線層よりも中間層の配線の方が大きいため、この部分の実効的な配線膜厚の厚い本発明では表皮効果の影響を軽減出来るためである。以上のように、本発明のインダクタ構造では表皮効果の大きなところに有効に配線層を分配するためにインダクタ全体としての特性が向上する。
【００２５】
（実施例２）
図７は本発明の実施例２に係るインダクタの鳥瞰図である。本実施例におけるオンチップインダクタは、半導体基板（図示せず）上の絶縁膜（図示せず）中に設けられたＭ１〜Ｍ６の６層のメタル配線を使用している場合である。Ｍ１〜Ｍ６のそれぞれの配線に１周回ずつのインダクタ配線がある。最上層Ｍ６と最下層Ｍ１の配線は１層のみで１巻きのインダクタ配線層となっているが、中間層のＭ２とＭ３、Ｍ４とＭ５それぞれ２層がビアで接続されることで、１体の配線層となり、１巻きのインダクタ配線層となる。そしてこれが直列に接続されている。つまり６層の配線層で４回巻きのインダクタを形成する。このようにして中間層の各インダクタ配線層の実効膜厚を最上層、最下層の実効膜厚よりも大きくすることができる。
【００２６】
（実施例３）
図８は本発明の実施例３に係るインダクタの鳥瞰図である。本実施例におけるオンチップインダクタは、半導体基板（図示せず）上の絶縁膜（図示せず）中に設けられたＭ２〜Ｍ４の３層のメタル配線を使用している場合である。Ｍ２〜Ｍ４のそれぞれの配線に１周回ずつのインダクタ配線があり、各配線がそれぞれ１層のみで１巻きのインダクタ配線層となり、３回巻きのインダクタを形成する。ここで、最下層、最上層のメタル配線Ｍ２，Ｍ４に比べて中間のＭ３のメタル配線は線幅が広くなっている。これによって表皮効果の大きなところの直列抵抗を低減してインダクタ全体としての特性が向上する。
【００２７】
（実施例４）
図９は本発明の実施例４に係るインダクタの鳥瞰図である。本実施例におけるオンチップインダクタは、半導体基板（図示せず）上の絶縁膜（図示せず）中に設けられたＭ２〜Ｍ４の３層のメタル配線を使用している場合である。Ｍ２〜Ｍ４のそれぞれの配線に１周回ずつのインダクタ配線があり、各配線がそれぞれ１層のみで１巻きのインダクタ配線層となり、３回巻きのインダクタを形成する。ここで、最下層、最上層の配線層Ｍ２，Ｍ４に比べて中間のＭ３のメタル配線は膜厚が厚くなっている。これによって表皮効果の大きなところの直列抵抗を低減してインダクタ全体としての特性が向上する。
【００２８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものではなく、本発明の範囲内で当業者であればなしうるであろう各種変形、修正を含むことはもちろんである。
【符号の説明】
【００２９】
１  インダクタ配線
２  ビア
３  シリコン基板
４  フィラメント配線
５  電圧源
Ｍ１〜Ｍ６  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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