(57)【要約】【課題】未接合領域が形成されることを防ぐＳＯＩ基板または貼り合わせ基板用の半導体基板を形成する。また、ＳＯＩ基板または貼り合わせ基板の作製プロセスにおいて、未接合領域を低減させる。【解決手段】周縁部にエッジロールオフ領域を有する第１の単結晶半導体基板の周辺領域をエッジロールオフ領域が除去されるように切断して、垂直のエッジ形状を有する第２の単結晶半導体基板を形成し、ＳＯＩ基板用半導体基板とする。また、垂直のエッジ形状を有する単結晶半導体基板と、ベース基板と、を、バッファ層を間に介在させて貼り合わせ、ベース基板上の単結晶半導体基板を薄膜化して、ＳＯＩ基板を作製する。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面が研磨され周縁部にエッジロールオフ領域を有する第１の単結晶半導体基板の周辺領域を前記エッジロールオフ領域が除去されるように切断して、垂直のエッジ形状を有する第２の単結晶半導体基板を作製する
ことを特徴とするＳＯＩ基板用半導体基板の作製方法。
【請求項２】
請求項１において、
前記垂直のエッジ形状を有する第２の単結晶半導体基板の前記垂直であるエッジ部に面取り加工を行う
ことを特徴とするＳＯＩ基板用半導体基板の作製方法。
【請求項３】
請求項１又は請求項２において、
前記第２の単結晶半導体基板のエッジ部の角度が９０°±１０°とされ前記垂直のエッジ形状とされる
ことを特徴とするＳＯＩ基板用半導体基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２の単結晶半導体基板は四角形状とされる
ことを特徴とするＳＯＩ基板用半導体基板の作製方法。
【請求項５】
表面が研磨され垂直のエッジ形状を有する単結晶半導体基板と、ベース基板とを、バッファ層を間に介在させて貼り合わせ、
前記ベース基板上の前記単結晶半導体基板を薄膜化する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項５において、
前記単結晶半導体基板の薄膜化としては、
前記単結晶半導体基板の内部に脆化層を形成し、前記脆化層を境として前記単結晶半導体基板を分割する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項５又は請求項６において、
前記単結晶半導体基板のエッジ部の角度が９０°±１０°とされ前記垂直のエッジ形状とされる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項５乃至請求項７のいずれか一において、
前記垂直のエッジ形状を有する単結晶半導体基板の前記垂直であるエッジ部に面取り加工がされ、前記面取り加工がされた前記単結晶半導体基板を、前記ベース基板との貼り合わせに用いる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項５乃至請求項８のいずれか一において、
周縁部にエッジロールオフ領域を有する単結晶半導体基板の周辺領域を前記エッジロールオフ領域が除去されるように切断して、前記垂直のエッジ形状を有する単結晶半導体基板を作製し、
前記ベース基板との貼りあわせに用いる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項５乃至請求項９のいずれか一において、
前記垂直のエッジ形状を有する単結晶半導体基板は四角形状とされる
ことを特徴とするＳＯＩ基板の作製方法。
【請求項１１】
請求項５乃至請求項１０のいずれか一において、
前記ベース基板としては、ガラス基板を用いる
ことを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の作製方法に関する。特に、基板貼り合わせ技術に関するものであって、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の作製方法に関する。
【背景技術】
【０００２】
基板貼り合わせ技術の応用が広がっている。特に、貼り合わせＳＯＩ技術は、ＶＬＳＩ技術発展の鍵を握るとして、注目されている。
【０００３】
貼り合わせＳＯＩ技術は、ボンド基板とベース基板とを貼り合わせ、ボンド基板を薄膜化することで、ベース基板上に半導体薄膜を形成するものである。ボンド基板とベース基板との間には、絶縁層などバッファ層が設けられる。貼り合わせＳＯＩ技術により作製された基板は、既に実用化および量産されている。そのなかでも、Ｓｍａｒｔｃｕｔ（登録商標）技術やＥＬＴＲＡＮ（登録商標）技術は、ボンド基板の再利用が可能であるというメリットを有している。例えば、Ｓｍａｒｔｃｕｔ（登録商標）技術は、ボンド基板である単結晶シリコン基板に水素をイオン注入することで微小気泡層を形成する。熱処理により、該微小気泡層でボンド基板を劈開させて、単結晶シリコン薄膜をベース基板である単結晶シリコン基板に結合させる技術である（特許文献１参照）。
【０００４】
ガラス基板など単結晶シリコン基板と異なる基板をベース基板に用いる新規貼り合わせＳＯＩ技術も研究・開発されている。例えば、高耐熱性ガラスである結晶化ガラス基板上に単結晶シリコン薄膜を形成する技術が開発されている（特許文献２参照）。
【０００５】
また、大面積炭素系基板上に複数のシリコン基板を配置して結合させた複合基板を用いて、大面積の薄膜単結晶シリコン基板を作製する技術が開示されている。複合基板のシリコン基板上にポーラスＳｉ層を形成し、該ポーラスＳｉ層上にエピタキシャル成長層を形成し、該エピタキシャル成長層上に熱酸化膜を形成する。熱酸化膜とガラス基板を接合させて複合基板とガラス基板の貼り合わせを行い、ポーラスＳｉ層を剥離層として剥離を行い、エピタキシャル成長層からなる大面積の薄膜単結晶シリコン基板を作製している（特許文献３参照）。
【０００６】
ところで、ＳＯＩ基板の作製プロセスにおいて、ボンド基板とベース基板との接合界面における接合強度は、重要な要素の一つである。特に、Ｓｍａｒｔｃｕｔ（登録商標）技術に代表されるボンド基板の表面薄膜層をベース基板に固定するＳＯＩ基板の作製プロセスでは、十分な接合強度を得るために、ボンド基板側の接合面、および、ベース基板側の接合面の表面平坦性が優れていることが必要である。
【０００７】
一般に、基板表面の平坦化には研磨が行われる。特に、基板貼り合わせ技術に用いる基板のように、優れた表面平坦性が必要とされる場合は、化学機械研磨により研磨が行われる。化学機械研磨は、基板表面の平坦性を高めるのに好適な研磨方法である。しかし、一方で、化学機械研磨後は、基板周縁部にエッジロールオフ（ＥＲＯ；Ｅｄｇｅ  Ｒｏｌｌ  Ｏｆｆ）領域が形成され、基板中央に比べて基板周縁部の平坦性が低くなると言われている。エッジロールオフ領域は、基板周縁部に数ｍｍ（例えば２ｍｍ〜３ｍｍ）の幅で形成される。エッジロールオフ領域が形成される主要因として、化学機械研磨により生じる研磨ダレが挙げられている。
【０００８】
エッジロールオフ領域が形成されている基板周縁部は、平坦性が低いため、接合を形成することが難しい。したがって、ＳＯＩ基板の作製プロセスにおいて、平坦性の低い基板周縁部で、未接合領域が生じてしまう問題があった。また、接合された場合でも、他の領域（例えば、平坦性が良好な基板中央部）と比較して接合強度が弱くなりやすい問題があった。
【０００９】
そこで、未接合領域を低減するために、貼り合わせに用いる基板の研磨工程および面取り工程を工夫する方法が開示されている（特許文献４参照）。ここでは、面取り加工した基板を鏡面研磨した後に、再度面取り加工を行い、研磨ダレを面取り幅に取り込むことで、研磨ダレを低減させることが開示されている。
【特許文献１】特開平５−２１１１２８号公報
【特許文献２】特開平１１−１６３３６３号公報
【特許文献３】特開２００３−２５７８０４号公報
【特許文献４】特開２００１−３４５４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
化学機械研磨による基板表面の平坦化とエッジロールオフ領域の形成は、トレードオフの関係にある。優れた表面平坦性を得るためには、化学機械研磨による平坦化処理が好適である。しかし、化学機械研磨により、基板周縁部にはエッジロールオフ領域が形成されてしまう。化学機械研磨により、基板表面の全体で見れば平坦性は向上するが、基板周縁部を見ると平坦性が低下してしまう。
【００１１】
エッジロールオフ領域は、ＳＯＩ基板および貼り合わせ基板の作製において、未接合領域を生じる要因となる。未接合領域は、ＳＯＩ基板または貼りあわせ基板の作製プロセスにおける貼りあわせ工程や分割工程などで生じ、未接合領域がきっかけとなって膜剥がれなどを引き起こしてしまう。膜剥がれなど接合不良が起きることでＳＯＩ基板および貼り合わせ基板の歩留まりが低下する。さらに、このようなＳＯＩ基板などを用いて素子を形成することで、素子の形成途中でも膜剥がれなど生じるおそれがあり、素子の歩留まりを低下させる要因ともなる。
【００１２】
本発明は、上記問題に鑑み、未接合領域の形成を防ぐＳＯＩ基板用または貼りあわせ基板用の半導体基板を提供することを課題の一とする。または、歩留まりの低下を防ぐＳＯＩ基板用または貼り合わせ基板用の半導体基板を提供することを課題の一とする。または、ＳＯＩ基板または貼り合わせ基板の作製プロセスにおいて、未接合領域を低減させることを課題の一とする。または、歩留まり良くＳＯＩ基板または貼り合わせ基板を作製することを課題の一とする。
【課題を解決するための手段】
【００１３】
本発明は、作製プロセスにおいて、周縁部に未接合領域が形成されることを防ぐＳＯＩ基板用または貼りあわせ基板用の半導体基板を提供することを要旨とする。また、本発明は、周縁部の未接合領域が低減されたＳＯＩ基板または貼り合わせ基板を提供することを他の要旨とする。
【００１４】
なお、本明細書中で未接合領域とは、ボンド基板とベース基板を貼り合わせる工程、さらに、貼り合わせたボンド基板を分割する工程などに生じる密着性不良部分を指す。
【００１５】
本発明では、ＳＯＩ基板またはＳＯＩ基板を作製するボンド基板として、単結晶半導体基板を用いる。単結晶半導体基板における周縁部の平坦性を向上させることで、ベース基板との接合不良を抑制し、未接合領域を低減させる。
【００１６】
単結晶半導体基板は、化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による表面研磨後に、エッジロールオフ領域など平坦性の低い領域を除去し、垂直のエッジ形状を有する単結晶半導体基板とすることで、周縁部の平坦性を向上させる。
【００１７】
なお、好ましくは、所望の形状に単結晶半導体基板を形成する際に、エッジロールオフ領域が除去されるように切断し、垂直のエッジ形状を有する単結晶半導体基板とする。または、垂直のエッジ形状を有する単結晶半導体基板のエッジ部に面取り加工を行う。このようにすることで、所望の形状であり、基板周縁部まで平坦性が向上されたボンド基板を提供することができる。そして、該ボンド基板をベース基板に貼り合わせ、適宜薄膜化など行うことにより、貼り合わせ基板またはＳＯＩ基板を作製する。
【００１８】
本発明の一は、周縁部にエッジロールオフ領域を有する第１の単結晶半導体基板の周辺領域をエッジロールオフ領域が除去されるように切断して、垂直のエッジ形状を有する第２の単結晶半導体基板を作製するＳＯＩ基板用半導体基板の作製方法である。
【００１９】
上記構成において、第２の単結晶半導体基板の垂直であるエッジ部に面取り加工を行うことができる。
【００２０】
また、第２の単結晶半導体基板はエッジ部の角度が９０°±１０°の範囲となるように切断され垂直のエッジ形状とされる。
【００２１】
また、第２の単結晶半導体基板は、平面形状で四角形状とされることが好ましい。
【００２２】
また、本発明の一は、垂直のエッジ形状を有する単結晶半導体基板と、ベース基板と、を、バッファ層を間に介在させて貼り合わせ、ベース基板上の単結晶半導体基板を薄膜化するＳＯＩ基板の作製方法である。
【００２３】
上記構成において、単結晶半導体基板の薄膜化としては、単結晶半導体基板の内部に脆化層を形成し、該脆化層を境として単結晶半導体基板を分割することができる。
【００２４】
また、単結晶半導体基板はエッジ部の角度が９０°±１０°の範囲となるように切断され垂直のエッジ形状とされる。
【００２５】
上記構成において、単結晶半導体基板の垂直であるエッジ部に面取り加工を行い、該面取り加工がされた単結晶半導体基板を、ベース基板との貼り合わせに用いることができる。
【００２６】
また、上記構成において、垂直のエッジ形状を有する単結晶半導体基板は、周縁部にエッジロールオフ領域を有する単結晶半導体基板の周辺領域をエッジロールオフ領域が除去されるように切断して、得られることができる。
【００２７】
なお、垂直のエッジ形状を有する単結晶半導体基板は四角形状とされることが好ましい。
【００２８】
また、ベース基板としては、ガラス基板を用いることが好ましい。
【００２９】
また、本明細書において、「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含むものとする。
【００３０】
また、本明細書における「脆化層」とは、分割工程で、単結晶半導体基板が分割される領域およびその近傍のことを示す。「脆化層」を形成する手段によって「脆化層」の状態は異なるが、例えば、「脆化層」は、局所的に結晶構造が乱され、脆弱化された領域である。なお、場合によっては単結晶半導体基板の表面側から「脆化層」までの領域も多少脆弱化される場合があるが、本明細書の「脆化層」は後に分割される領域及びその近傍を指すものとする。
【００３１】
また、本明細書において「第１」、「第２」、又は「第３」等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、また配置及び段階の順序を限定するものでもない。
【発明の効果】
【００３２】
本発明により、未接合領域の形成または歩留まりの低下を抑制できるＳＯＩ基板用または貼り合わせ基板用の半導体基板を提供することができる。また、ＳＯＩ基板または貼り合わせ基板の作製プロセスにおいて、周縁部に未接合領域が形成されることを防ぐことができ、接合不良や、膜剥がれなどの不良を抑制することができる。その結果、歩留まり良くＳＯＩ基板および貼り合わせ基板を作製することができる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を変更しうることが当業者であれば容易に理解される。したがって、本発明は、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３４】
（実施の形態１）
図１は、本発明に係るＳＯＩ基板用または貼り合わせ基板用の半導体基板の加工工程の流れと、ＳＯＩ基板または貼り合わせ基板の作製工程の流れを示している。
【００３５】
まず、ＳＯＩ基板用または貼り合わせ基板用である半導体基板の加工工程の流れについて説明する。
【００３６】
表面が研磨され周縁部にエッジロールオフ領域を有する第１の単結晶半導体基板（図１の（ｓ１０１）において、第１の単結晶半導体基板の周辺領域をエッジロールオフ領域が除去されるように切断して、垂直のエッジ形状を有する第２の単結晶半導体基板を作製する（図１の（ｓ１０２））。
【００３７】
第１の単結晶半導体基板は、少なくとも一表面が化学機械研磨により研磨される。また、第１の単結晶半導体基板は、研磨された表面側の周縁部にエッジロールオフ領域を有する。なお、単結晶半導体基板と代えて多結晶半導体基板を用いてもよく、その場合は以下の説明における「単結晶」は「多結晶」と置き換えられることとなる。
【００３８】
上記エッジロールオフ領域を有する第１の単結晶半導体基板の周辺領域を、エッジロールオフ領域が除去されるように切断し、垂直のエッジ形状を有する第２の単結晶半導体基板を作製することで、基板周縁部まで平坦性を向上させることができる。
【００３９】
なお、本明細書における「垂直」とは、エッジ部の角度が９０°±１０°、好ましくは９０°±５°の範囲にあるものとする。
【００４０】
図２（Ａ）は、エッジロールオフ領域を有する第１の単結晶半導体基板１００３を切断して、垂直のエッジ形状を有する第２の単結晶半導体基板１００５を作製する例を示している。図２（Ｂ）は、図２（Ａ）に示す第２の単結晶半導体基板１００５における周縁部の側面における線分ＸＹ間の拡大断面図である。また、図２（Ｃ）、（Ｄ）は、図２（Ａ）に示す第１の単結晶半導体基板１００３における周縁部における側面の線分ＯＰ間の拡大断面図である。
【００４１】
第１の単結晶半導体基板１００３は、表面が研磨されエッジロールオフ領域を有する。図２（Ｃ）、（Ｄ）に示すように、第１の単結晶半導体基板１００３の周縁部は基板中央側よりも厚みが薄く、基板中央から側面にかけてだれた形状となっている。領域１０１５は、エッジロールオフ領域であり、基板中央側よりも厚みが薄く平坦性の低い領域である。領域１０１５の側面からの長さＬｅや形状は、研磨工程の条件により変化する。
【００４２】
なお、第１の単結晶半導体基板として、市販されているシリコンウェーハを用いることができる。流通しているシリコンウェーハは、従来の作製方法では、半導体インゴットから円盤状のウェーハを切り出した後、面取り加工してから鏡面研磨加工（ＣＭＰによる研磨）される。そのため、市販されるシリコンウェーハの多くには、基板周縁部に、面取り部と、エッジロールオフ領域が形成されている。そのため、図２（Ｄ）に示すように、面取り部と、エッジロールオフ領域と、が形成された平坦性の低い領域１０１６を有する。面取り加工および研磨工程の条件などにより、領域１０１６の側面からの長さＬｅ’や形状が変化する。市販されているシリコンウェーハなどは、面取り部がおよそ０．２ｍｍ幅〜０．５ｍｍ幅で形成され、エッジロールオフ領域がおよそ２ｍｍ幅〜３ｍｍ幅で形成される。
【００４３】
これに対し、本発明は、図２（Ｂ）に示すように、第２の単結晶半導体基板１００５の周縁部における側面１０１１のエッジ部１０１２の角度が垂直（９０°±１０°、好ましくは９０°±５°の範囲）となるように、第１の単結晶半導体基板１００３の切断を行う。エッジロールオフ領域を有する第１の単結晶半導体基板１００３の周辺領域をエッジロールオフ領域が除去されるように切断することで、平坦性の低い領域をなくす、又は、低減した単結晶半導体基板を作製することができる。
【００４４】
第２の単結晶半導体基板１００５は、基板表面は化学機械研磨により研磨されているため平坦化されており、さらにエッジロールオフ領域など平坦性の低い領域を除去するため、周縁部まで平坦化が図られ、基板表面全体の平坦性が向上される。基板表面の平坦性は、ＳＯＩ基板および貼り合わせ基板の作製において接合の可否および接合強度に関わる重要なパラメータである。基板表面の平坦性が向上することで、ＳＯＩ基板および貼り合わせ基板の作製において未接合領域が形成されることを防ぐことができ、ＳＯＩ基板または貼り合わせ基板用の半導体基板として好適に用いることができる。
【００４５】
また、基板表面の平坦性が向上することで、作製するＳＯＩ基板および貼り合わせ基板の接合強度が高まり、作製時および流通後に、密着性不良による品質低下や歩留まり低下などを抑制することができる。
【００４６】
ここで、表面が研磨され周縁部にエッジロールオフ領域を有する第１の単結晶半導体基板が得られるまでの一例について、図３を用いて説明する。
【００４７】
第１の単結晶半導体基板としては、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、周期表第１４族元素でなる単結晶半導体基板が挙げられる。その他、ガリウムヒ素やインジウムなどの化合物半導体基板を用いることもできる。
【００４８】
第１の単結晶半導体基板は、半導体インゴットから所定の厚さに切り出した円盤状の基板を用いることができる。基となる半導体インゴットの多くは円柱状であり、該円柱状の半導体インゴットを所定の厚さに切り出すことで、円盤状の単結晶半導体基板が作製される。
【００４９】
なお、本明細書における円盤状とは、正円に限定されず、一部欠けているもの（オリエンテーションフラット（オリフラ）、ノッチなどが形成されているものを含む）や楕円など、概略円状であるものを範疇に含む。
【００５０】
半導体インゴット（代表的には単結晶シリコンインゴットまたは多結晶シリコンインゴット）は、ＣＺ法またはＦＺ法により作製される。例えば、ＣＺ法またはＦＺ法により、円柱状の単結晶シリコンインゴットを引き上げる。円柱状の単結晶シリコンインゴットを適宜ブロック切断した後、所定の厚さで切り出すことにより、円盤状の単結晶シリコン基板が得られる。具体的には、図３（Ａ）に示すように円柱状の単結晶シリコンインゴット１０１の短軸方向（底面）と平行な面で、所定の厚さで切り出すことにより、図３（Ｂ）に示すように円盤状である第１の単結晶シリコン基板１０３（第１の単結晶シリコン基板１０３ｍ、第１の単結晶シリコン基板１０３ｍ＋１・・・第１の単結晶シリコン基板１０３ｎ）が得られる。半導体インゴットの切り出しは、ワイヤソーまたは内周刃切断機などの切断装置を用いて行う。
【００５１】
切断装置を用いて半導体インゴットから切り出した単結晶半導体基板は、表面の平坦性が良好でない。ＳＯＩ基板およびＳＯＩ基板の作製において、要求される接合面の平坦性は厳しい。そのため、半導体インゴットから切り出した段階の単結晶半導体基板は、表面の平坦化処理を行うことが必須となる。平坦化処理としては、化学機械研磨を行う。化学機械研磨を行うことにより、第１の単結晶半導体基板表面の平坦性は向上するが、基板周縁部には研磨ダレを含むエッジロールオフ領域が形成される。
【００５２】
なお、「接合面」とは、材料層または材料基板など対象物と接合を形成する面のことを指す。本形態では、ベース基板とボンド基板とが貼り合わされるため、ベース基板側の接合面と、ボンド基板側の接合面が存在する。
【００５３】
第１の単結晶半導体基板は、少なくとも一表面を化学機械研磨により研磨する。例えば、図３（Ｃ）に示すように、ＣＭＰ装置１８１により第１の単結晶シリコン基板１０３の一表面を研磨する。ここでは、基板保持部（研磨ヘッド）に第１の単結晶シリコン基板１０３を保持させ、所定流量で研磨剤（スラリー）を供給しながら、第１の単結晶シリコン基板１０３の一表面を回転定盤に貼着されたパッド（研磨布）に押しつけて表面研磨する例を示している。基板保持部および回転定盤は、それぞれ回転することができる。また、回転定盤は、揺動させることができる。第１の単結晶シリコン基板１０３のパッドに押しつけられて研磨された表面側には、周縁部に研磨ダレを含むエッジロールオフ領域が形成される。化学機械研磨を行うＣＭＰ装置の構成は図３（Ｃ）に示す構成に限定されるものではない。
【００５４】
第１の単結晶半導体基板の周縁部には、化学機械研磨により生じた研磨ダレを含むエッジロールオフ領域が形成されている。表面が研磨されエッジロールオフ領域を有する第１の単結晶半導体基板の周辺領域をエッジロールオフ領域が除去されるように適宜切断して、垂直のエッジ形状を有する第２の単結晶半導体基板を作製する（図３（Ｄ））。
【００５５】
なお、上記特許文献３では、炭素系基板に配置するシリコン基板として、シリコン基板の側面が垂直に研磨されたものを用いるとされている。これは、炭素系基板上に配置した隣接するシリコン基板同士の側面の面方位を揃えることが主な目的であって、この工程で研磨ダレなど平坦性の低い周縁部を除去するという目的のものではない。そもそも、シリコン基板は、陽極化成を行うための炭素系基板に接合させるものであって、ベース基板に直接接合させるものではない。ベース基板に貼り合わされるのは、エピタキシャル成長層である。そのため、ボンド基板をベース基板に貼り合わせた際の接合不良などは、全く考慮されていない。
【００５６】
また、基板周縁部の平坦性の低い領域を低減し、基板表面全体の平坦性を向上させることで、ＳＯＩ基板および貼り合わせ基板における接合面全体の接合強度の均一化を図ることができる。その結果、２枚の基板（ベース基板とボンド基板）を貼り合わせ、ボンド基板を分割して薄膜化するＳＯＩ基板において、ベース基板に固定されたボンド基板の薄膜層の周縁部がぎざぎざ形状となることを防ぐことができる。例えば、エッジロールオフ領域などにより基板中央から基板周縁部にかけてだれた形状となっていると、基板周縁部にかけて接合強度が弱まりやすい。接合強度が弱いと、ボンド基板を分割する際に、基板周縁部が分割工程に耐えきれず、ベース基板に接合できずに剥離されやすい。また、平坦性の低い領域では接合強度にムラが生じやすい。そのため、分割工程で接合されたままの領域と接合できずに剥離される領域が出てしまい、貼り合わされたボンド基板の薄膜層の周縁部がぎざぎざ形状になることがある。そこで、基板周縁部まで平坦性を高め、接合強度の均一化を図ることで、ボンド基板の薄膜層の周縁部がぎざぎざ形状となることを防ぐことができる。ボンド基板の薄膜層の周縁部がぎざぎざ形状となることを防ぐことで、周縁部からの剥がれを抑制することができる。
【００５７】
例えば、図３（Ｄ）は、図２（Ａ）に示したように、円盤状である第１の単結晶シリコン基板１０３の基板周縁部を除去するように切断して、第２の単結晶シリコン基板１０５を矩形に形成する例を示している。なお、第１の単結晶シリコン基板１０３の切り口は、第２の単結晶シリコン基板１０５の周縁部における側面のエッジ部が垂直形状となるようにする。
【００５８】
なお、第２の単結晶半導体基板の形状は、円柱状である半導体インゴットを所定の厚さに切り出した単結晶半導体基板の形状をそのまま反映させた円盤状ではなく、多角形状、代表的には四角形状に形成することが好ましい。第２の単結晶半導体基板を四角形状に加工することが好ましい理由として、後にＳＯＩ基板または貼り合わせ基板を作製する際、ベース基板として好適に用いられるガラス基板の一般的な形状が四角形であることが挙げられる。基板の取り扱い性（ハンドリング性）、製造装置や搬送ラインの構成などを考慮すると、貼り合わせる基板同士は類似の形状であるほうが好ましい。また、素子を形成する際には円形よりも多角形の方が素子を形成する有効面積を広く取りやすい。微細な素子の形成に必要となる露光装置（例えば、ステップ・アンド・スキャン方式を用いるステッパーや、ミラープロジェクション方式を用いるＭＰＡ（Ｍｉｒｒｏｒ  Ｐｒｏｊｅｃｔｉｏｎ  Ｍａｓｋ  Ａｌｉｇｎｅｒ）など）により露光されるパターン形状を考慮しても、四角形状とすることが好ましい。
【００５９】
なお、本明細書における「多角形状」は、三角形以上の、四角形、五角形、六角形などの形状を含む。「四角形」は、正方形および長方形など矩形状を含む。なお、平面における角部（隅部）に斜辺を有するものも範疇に含む。
【００６０】
また、図３（Ａ）、（Ｂ）に示すように、円柱状である半導体インゴットを短軸方向と平行な面で切り出すことで円盤状である第１の単結晶半導体基板を切り出し、該第１の単結晶半導体基板を切断して矩形である第２の単結晶半導体基板を作製することが好ましい。このようにすることで、半導体インゴットから同じ形状、および、同じ寸法である複数の第２の単結晶半導体基板を得ることができる。なお、上述の特許文献３では、Ｓｉインゴットを短軸方向（底面）と平行な面で複数のブロックに切断し、円柱の切断片を形成している。円柱の切断片を長手方向（底面と直交する方向）に切り出すことで、長尺シリコン分割基板原材を得ている。該長尺シリコン分割基板原材を研磨することで周縁部のエッジが垂直な平坦面となるように加工し、洗浄して、長尺シリコン基板分割片を形成している。長尺シリコン分割基板原材は、円柱体の円弧が側面となるため、切り出された複数の基板は、それぞれ幅が異なる。したがって、寸法の異なるシリコン基板が形成される。また、同じ寸法の長尺シリコン基板分割片を得ようとすれば、小さい寸法の分割片に揃えなければならず、無駄となるシリコン材料が増えてしまう。
【００６１】
また、図４（Ａ）〜（Ｃ）には、円盤状である第１の単結晶半導体基板１００３を切断して、多角形状である第２の単結晶半導体基板１００５（１００５ａ〜１００５ｃ）を作製する例を示している。図４（Ａ）〜（Ｃ）は平面形状を示している。
【００６２】
例えば、図４（Ａ）は、第１の単結晶半導体基板１００３を切断して、第２の単結晶半導体基板１００５ａを矩形に形成する例を示している。ここでは、円盤状である第１の単結晶半導体基板１００３に内接する大きさで最大となるように、矩形である第２の単結晶半導体基板１００５ａを形成する例を示している。第２の単結晶半導体基板１００５ａの角部（４隅部）の頂点の角度は、ほぼ９０°とする。
【００６３】
図４（Ｂ）は、第１の単結晶半導体基板１００３を切断して、円盤状である第１の単結晶半導体基板１００３に内接する最大の矩形領域よりも対辺の間隔が長くなるように、第２の単結晶半導体基板１００５ｂを形成する例を示している。第１の単結晶半導体基板１００３の周縁部は、除去するように切断をする。また、ここでは、第２の単結晶半導体基板１００５ｂが角部（４隅部）に斜辺（例えば領域１０３０）を有している。図４（Ｂ）に示すような、４角形と類似の形状は、四角形状に含むものとする。
【００６４】
なお、図４（Ａ）に示す矩形の第２の単結晶半導体基板１００５ａの角部（４隅部）を面取り加工して、図４（Ｂ）に示すような角部（４隅部）に斜辺を有する形状としてもよい。
【００６５】
図４（Ｃ）では、第１の単結晶半導体基板１００３を切断して、円盤状である第１の単結晶半導体基板１００３から、６角形である第２の単結晶半導体基板１００５ｃを形成する例を示している。第１の単結晶半導体基板１００３の周縁部は、除去するように切断する。第２の単結晶半導体基板１００５ｃの形状を６角形とすることで、切り代となり無駄になる半導体材料を減らすことができる。
【００６６】
化学機械研磨による基板表面の研磨後、該研磨基板のエッジロールオフ領域が除去されるように基板の周辺領域を切断し、垂直のエッジ形状を有する研磨基板を形成する。また、研磨基板は、エッジロールオフ領域を除去するとともに所望の形状となるよう切断加工する。つまり、化学機械研磨による表面研磨後、該研磨基板を切断加工することで、所望の形状であり、且つ周縁部まで平坦性が良好である単結晶半導体基板を作製することができる。好ましくは、半導体インゴットから切り出した円盤状基板を所望の形状に切断し、四角形基板を形成することで、ガラス基板に代表されるベース基板との貼り合わせにおいて、基板取り扱い性が良好で、且つ周縁部まできれいに貼り合わせることが可能となるボンド基板を作製することができる。したがって、未接合領域の形成を抑制したボンド基板を提供することができる。
【００６７】
また、従来では、インゴットから切り出したウェーハを面取り加工した後、ＣＭＰにより鏡面研磨加工してシリコンウェーハを作製していた。そのため、シリコンウェーハ周縁部に研磨ダレを含むエッジロールオフ領域が形成されていた。本形態では、インゴットから切り出した基板をＣＭＰにより研磨した後、基板を所望の形状に形成するとともに、研磨され所望の形状に形成された基板のエッジロールオフ領域が除去され、垂直のエッジ形状を有する単結晶半導体基板を形成する。したがって、未接合領域の形成を防ぐことができ、ＳＯＩ基板用および貼り合わせ基板用のボンド基板として好適な単結晶半導体基板を提供することができる。
【００６８】
次に、貼り合わせ基板およびＳＯＩ基板の作製工程の流れについて説明する。
【００６９】
（ｓ１０２）で得られた表面が研磨され垂直のエッジ形状を有する第２の単結晶半導体基板と、ベース基板と、を貼り合わせる（図１の（ｓ１２１））。ここまでで、貼り合わせ基板が作製される。
【００７０】
ＳＯＩ基板を作製する場合は、ボンド基板である第２の単結晶半導体基板を薄膜化し、該第２の単結晶半導体基板表面の薄膜層をベース基板に固定する（図１の（ｓ１２２））。
【００７１】
ベース基板としては、ガラス基板、石英基板、セラミック基板、またはサファイア基板など絶縁体でなる基板を用いる。好適にはガラス基板を用いることで低コスト化を図ることができ、具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる基板を用いることが好ましい。また、作製する半導体基板の用途によっては、ベース基板として、金属基板を用いることもできる。ベース基板の平面形状は多角形状であり、代表的には矩形（四角形）状であることが好ましい。
【００７２】
ボンド基板である第２の単結晶半導体基板は、表面が研磨され、垂直のエッジ形状を有する。したがって、従来のエッジロールオフ領域を有する基板をボンド基板として用いるよりも、貼り合わせ基板およびＳＯＩ基板の作製プロセスにおいて、未接合領域が生じることを防ぐことができる。その結果、貼り合わせ基板およびＳＯＩ基板作製における歩留まり向上につなげることができる。
【００７３】
ここで、ＳＯＩ基板を作製するまでの一例について、図５を用いて説明する。
【００７４】
図５に示すように、ボンド基板である第２の単結晶シリコン基板１０５側の接合面と、ベース基板１１１側の接合面とを接合させて貼り合わせる。ＳＯＩ基板を作製する場合は、第２の単結晶シリコン基板１０５と、ベース基板１１１と、の間に、バッファ層を介在させて貼り合わせる。バッファ層は、第２の単結晶シリコン基板１０５の研磨された表面上およびベース基板１１１の表面上のいずれか一方または双方に形成する。いずれにしても、第２の単結晶シリコン基板１０５の研磨された表面が、接合面側となるようにする。
【００７５】
ＳＯＩ基板を作製する場合は、ボンド基板である第２の単結晶シリコン基板１０５を薄膜化し、該第２の単結晶シリコン基板１０５表面の薄膜層をベース基板１１１に固定する構成とする。ここでは、第２の単結晶シリコン基板１０５を分割して、ベース基板１１１上に単結晶シリコン層１２０を形成する。また、単結晶シリコン層１２０が分離された単結晶シリコン基板１３０が得られる。
【００７６】
ボンド基板は、周縁部まで平坦性が向上されているため、周縁部までベース基板に密着させ接合を形成することができる。したがって、貼り合わせ工程および分割工程において未接合領域が形成されにくくなり、歩留まり良くＳＯＩ基板または貼り合わせ基板を作製することができる。
【００７７】
また、基板周縁部の平坦性の低い領域を低減し、基板表面全体の平坦性を向上させることで、ＳＯＩ基板および貼り合わせ基板における接合面全体の接合強度の均一化を図ることができる。その結果、２枚の基板（ベース基板とボンド基板）を貼り合わせ、ボンド基板を分割して薄膜化するＳＯＩ基板において、ベース基板に固定されたボンド基板の薄膜層の周縁部がぎざぎざ形状となることを防ぐことができる。例えば、エッジロールオフ領域などにより基板中央から基板周縁部にかけてだれた形状となっていると、基板周縁部にかけて接合強度が弱まりやすい。接合強度が弱いと、ボンド基板を分割する際に、基板周縁部が分割工程に耐えきれず、ベース基板に接合できずに剥離されやすい。また、平坦性の低い領域では接合強度にムラが生じやすい。そのため、分割工程で接合されたままの領域と接合できずに剥離される領域が出てしまい、貼り合わされたボンド基板の薄膜層の周縁部がぎざぎざ形状になることがある。そこで、基板周縁部まで平坦性を高め、接合強度の均一化を図ることで、ボンド基板の薄膜層の周縁部がぎざぎざ形状となることを防ぐことができる。ボンド基板の薄膜層の周縁部がぎざぎざ形状となることを防ぐことで、周縁部からの剥がれを抑制することができる。その結果、歩留まり向上につなげることができる。
【００７８】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【００７９】
（実施の形態２）
本実施の形態では、ＳＯＩ基板または貼り合わせ基板用の半導体基板の加工工程について、上記実施の形態１と異なる例について、図６、図７を参照して説明する。具体的には、垂直のエッジ形状を有するボンド基板（第２の単結晶半導体基板）の垂直であるエッジ部に面取り加工を行う例について説明する。
【００８０】
表面が研磨され周縁部にエッジロールオフ領域を有する第１の単結晶半導体基板（図６の（ｓ２０１）において、第１の単結晶半導体基板の周辺領域をエッジロールオフ領域が除去されるように切断して、垂直のエッジ形状を有する第２の単結晶半導体基板を作製する（図６の（ｓ２０２））。第２の単結晶半導体基板の垂直であるエッジ部に面取り加工を行う（図６の（ｓ２０３））。
【００８１】
図６（ｓ２０１）、（ｓ２０２）の詳細は、上記実施の形態１の図１（ｓ１０１）、（ｓ１０２）と同じである。表面研磨されエッジロールオフ領域を有する第１の単結晶半導体基板の周辺領域をエッジロールオフ領域が除去されるように切断して、垂直のエッジ形状を有する第２の単結晶半導体基板を形成する。
【００８２】
上記実施の形態１で説明した第２の単結晶半導体基板１００５は、周縁部における側面のエッジ部が垂直形状とされている。本形態では、垂直のエッジ形状を有する第２の単結晶半導体基板の垂直であるエッジ部を面取り加工し、ＳＯＩ基板または貼り合わせ基板用の半導体基板（ボンド基板）を形成する。なお、面取り加工としては、Ｃ面取り加工とＲ面取り加工があり、いずれの面取り加工を行ってもよい。
【００８３】
図７（Ａ）は、垂直のエッジ形状を有する第２の単結晶シリコン基板２００５において、垂直であるエッジ部の面取り加工を行った例を示している。図７（Ｂ）、図７（Ｃ）は、図７（Ａ）に示す第２の単結晶シリコン基板２００５の周縁部における側面の線分ＱＲ間の拡大断面図である。
【００８４】
第２の単結晶シリコン基板２００５の垂直であるエッジ部を面取り加工する。図７（Ｂ）は、エッジ部１０１３をＣ面取り加工する例を示している。エッジ部は、平坦傾斜断面となるように面取り加工されている。面取り幅（表面と側面との長さＬｃ）は、０．１ｍｍ〜０．５ｍｍ程度とする。
【００８５】
図７（Ｃ）は、エッジ部１０１４をＲ面取り加工する例を示している。エッジ部は、円弧断面となるように面取り加工されている。面取り幅（表面と側面との長さＬｒ）は、０．１ｍｍ〜０．５ｍｍ程度とする。
【００８６】
本形態のように、ボンド基板となる第２の単結晶半導体基板の垂直であるエッジ部を面取り加工することで、基板の搬送時や位置合わせ時、その他の作製工程における外部衝撃などによる基板の欠けや割れを防ぐことができる。
【００８７】
（ｓ２０３）で得られた表面が研磨され、垂直であるエッジ部が面取り加工された第２の単結晶半導体基板と、ベース基板と、を貼り合わせる（図６の（ｓ２２１））。さらに、ＳＯＩ基板を作製する場合は、ボンド基板である第２の単結晶半導体基板を薄膜化し、該第２の単結晶半導体基板表面の薄膜層をベース基板に固定する（図６の（ｓ２２２））。
【００８８】
なお、図６（ｓ２２１）、（ｓ２２２）の詳細は、上記実施の形態１の図１（ｓ１２１）、（ｓ１２２）と同じである。
【００８９】
本形態における第２の単結晶半導体基板は、垂直であるエッジ部を面取り加工している。そのため、基板の取り扱い性が良好であり、作製工程中や基板搬送中などに、欠け、割れなどの不良が生じるのを抑制できる。したがって、基板貼り合わせ技術を適用した半導体基板を歩留まり良く作製することができる。また、化学機械研磨による基板表面研磨後、エッジロールオフ領域など平坦性の低い領域は除去しているため、周縁部において面取り加工領域との境界までベース基板と密着性良く接合させることができる。
【００９０】
従来では、インゴットからウェーハを切り出し、面取り加工し、ＣＭＰにより鏡面研磨加工するという順序で、シリコンウェーハを作製していた。本形態では、インゴットから基板を切り出し、ＣＭＰにより研磨し、エッジロールオフ領域が除去されるように基板の周辺領域を切断して、垂直のエッジ形状を有する基板を形成し、さらに垂直であるエッジ部の面取り加工を行う、という順序でボンド基板を作製している。本形態で示す順序および方法を適用することで、基板表面全体の平坦性が良好で、基板の取り扱い性が良い、好適なボンド基板を提供することができる。
【００９１】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【００９２】
（実施の形態３）
本形態では、上記実施の形態１または２で形成した本発明に係るボンド基板を用い、ＳＯＩ基板を作製する具体的な作製方法について、図８を参照して詳細に説明する。本形態では、ＳＯＩ基板を作製するための薄膜化する手段の一つとして、加速されたイオンを照射することにより、単結晶半導体基板内部に結晶構造が損傷された脆化層を形成し、熱処理により脆化層を境として単結晶半導体基板を分割することで、単結晶半導体基板表面の薄膜層をベース基板に固定する例について説明する。
【００９３】
単結晶半導体基板６０１を準備する（図８（Ａ−１））。また、ベース基板６１１を準備する（図８（Ｂ））。
【００９４】
単結晶半導体基板６０１はボンド基板であり、上記実施の形態１または２で説明した第２の単結晶半導体基板に相当する。単結晶半導体基板６０１は、少なくとも一表面を化学機械研磨により研磨した後、表面が研磨されエッジロールオフ領域を有する基板の周辺領域をエッジロールオフ領域が除去されるように切断し、垂直のエッジ形状を有するようにされている。
【００９５】
例えば、単結晶半導体基板６０１として、矩形状であり、垂直であるエッジ部が面取り加工された単結晶シリコン基板を用いる。具体的には、単結晶シリコンインゴットを所定の厚さ（例えば数１００μｍ）に切り出して、円盤状の単結晶シリコン基板を得る。次に、化学機械研磨により、円盤状の単結晶シリコン基板の表面を研磨する。次に、表面研磨されエッジロールオフ領域を有する円盤状の単結晶シリコン基板の周辺領域をエッジロールオフ領域が除去されるように切断して、垂直のエッジ形状を有し平面矩形状である単結晶シリコン基板を形成する。必要に応じて、基板周縁部における垂直のエッジ部に面取り加工を行う。
【００９６】
ベース基板６１１としては、ガラス基板、石英基板、セラミック基板、またはサファイア基板など絶縁体でなる基板を用いる。例えば、ベース基板６１１として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いる。
【００９７】
単結晶半導体基板６０１およびベース基板６１１の表面は、汚染除去の点から、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、貴フッ酸（ＤＨＦ）などを用いて適宜洗浄することが好ましい。また、希フッ酸とオゾン水を交互に吐出して、単結晶半導体基板６０１またはベース基板６１１の表面を洗浄してもよい。
【００９８】
単結晶半導体基板６０１の内部に脆化層６０３を形成する。また、単結晶半導体基板６０１の表面上にバッファ層６０５を形成する（図８（Ａ−２））。
【００９９】
単結晶半導体基板６０１の研磨された表面側から所定の深さの領域に、結晶構造が損傷された脆化層６０３を形成する。脆化層６０３は、運動エネルギーを有する水素等のイオンを単結晶半導体基板６０１に照射することで形成できる。
【０１００】
バッファ層６０５は、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、または窒化酸化シリコン層などの絶縁層を用いて、単層構造または２層以上の積層構造で形成する。バッファ層６０５を形成する絶縁層は、ＣＶＤ法、スパッタリング法、原子層エピタキシ（ＡＬＥ）法、又は熱酸化法などにより形成する。
【０１０１】
ここで、本明細書における酸化窒化シリコン層とは、組成として窒素よりも酸素の含有量が多く、好ましくはラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０ａｔｏｍｓ％乃至７０ａｔｏｍｓ％、窒素が０．５ａｔｏｍｓ％乃至１５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が０．１ａｔｏｍｓ％乃至１０ａｔｏｍｓ％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、組成として酸素よりも窒素の含有量が多く、ＲＢＳ及びＨＦＳを用いて測定した場合に、酸素が５ａｔｏｍｓ％乃至３０ａｔｏｍｓ％、窒素が２０ａｔｏｍｓ％乃至５５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が１０ａｔｏｍｓ％乃至３０ａｔｏｍｓ％の範囲で含まれるものをいう。
【０１０２】
なお、バッファ層６０５は、単結晶半導体基板６０１およびベース基板６１１のうち、いずれか一方の基板の表面上、又は、双方の基板の表面上に設ければよい。単結晶半導体基板６０１側には、脆化層６０３を形成する前、脆化層６０３を形成した後、または、脆化層６０３を形成する前および脆化層６０２を形成した後に、バッファ層を形成する。また、ベース基板６１１側にのみバッファ層を形成してもよく、単結晶半導体基板６０１側およびベース基板６１１側にバッファ層を形成してもよい。形成されるそれぞれのバッファ層は、単層構造でも２層以上の積層構造でもよい。
【０１０３】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板６０１に熱酸化処理（例えば、ＨＣｌ酸化処理）を行い、単結晶半導体基板６０１の表面上に塩素原子を含有する酸化シリコン層（第１のバッファ層）を形成することができる。第１のバッファ層は、塩素原子を含有しているため、水分を素早く吸収し拡散させることができる。また、外因性不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集し、単結晶半導体基板６０１が汚染されることを防止する効果を奏する。ここで、第１のバッファ層が形成された単結晶半導体基板６０１に、加速されたイオンを照射して脆化層６０３を形成することで、イオンの照射による単結晶半導体基板６０１の表面荒れを防ぐことができる。また、ベース基板６１１の一表面上に、窒化シリコン層または窒化酸化シリコン層などの窒素含有層（第２のバッファ層）を形成する。ベース基板６１１は好適にはガラス基板が用いられるため、窒素含有層である第２のバッファ層を設けることで、Ｎａ等の不純物が単結晶半導体基板６０１側へ拡散することを防止することができる。
【０１０４】
バッファ層６０５を間に介在させて、単結晶半導体基板６０１と、ベース基板６１１と、を貼り合わせる（図６（Ｃ））。
【０１０５】
単結晶半導体基板６０１の表面上のみにバッファ層を形成した場合は、該バッファ層の表面と、ベース基板６１１の表面と、を接合させる。ベース基板６１１の表面上のみにバッファ層を形成した場合は、該バッファ層の表面と、単結晶半導体基板６０１の表面と、を接合させる。単結晶半導体基板６０１の表面上にバッファ層を形成し、且つ、ベース基板６１１の表面上にバッファ層を形成した場合は、単結晶半導体基板６０１側バッファ層の表面と、ベース基板６１１側バッファ層の表面と、を接合させる。
【０１０６】
ここでは、単結晶半導体基板６０１とベース基板６１１とを対向させ、単結晶半導体基板６０１表面上のバッファ層６０５とベース基板６１１の表面とを密着させた後、単結晶半導体基板６０１の一箇所に１Ｎ／ｃｍ２〜５００Ｎ／ｃｍ２、好ましくは１Ｎ／ｃｍ２〜２０Ｎ／ｃｍ２、例えば１７Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分からバッファ層６０５とベース基板６１１とが接合しはじめ、自発的に接合され全面におよぶ。接合は、ファンデルワールス力や水素結合が作用しており、熱処理を伴わず、常温で行うことができる。そのため、ベース基板６１１に、ガラス基板のように耐熱温度が低い基板を用いることができる。
【０１０７】
なお、単結晶半導体基板６０１側接合面、およびベース基板６１１側接合面に対し、表面処理を行ってから貼り合わせを行ってもよい。表面処理としては、プラズマ処理、オゾン処理、メガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらの方法の組み合わせが挙げられる。接合面にプラズマ処理を行った後、オゾン処理、メガソニック洗浄、２流体洗浄等を行うことによって、接合面に付着する有機物等のゴミを除去し、表面を親水化することができる。その結果、単結晶半導体基板６０１とベース基板６１１の接合界面での接合強度を向上させることができる。
【０１０８】
また、バッファ層６０５の表面とベース基板６１１の表面とを密着させ、接合させた後、熱処理を行うことで接合界面の接合強度を高めることが好ましい。熱処理の温度は、脆化層６０３に亀裂を発生させない温度とし、例えば、室温以上４１０℃未満の温度範囲で処理する。また、室温以上４１０℃未満の温度範囲で加熱した雰囲気下で、バッファ層６０５の表面とベース基板６１１の表面とを密着させ接合させてもよい。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。接合強度を高めるための熱処理は、貼り合わせを行った装置或いは場所で、そのまま連続して行うことが好ましい。また、接合強度を高めるための熱処理からそのまま連続して、脆化層６０３を境とした単結晶半導体基板６０１を分割する熱処理を行ってもよい。
【０１０９】
単結晶半導体基板６０１の内部に形成された脆化層６０３を境として、単結晶半導体基板６０１を分割することで、ベース基板６１１上にバッファ層６０５を間に介在させて単結晶半導体層６２０が形成されたＳＯＩ基板を作製する（図８（Ｄ）参照）。
【０１１０】
例えば、熱処理を行うことにより、脆化層６０３に沿って単結晶半導体基板６０１を分割することができる。これは、熱処理による温度上昇によって、脆化層６０３に形成されている微小な空洞の体積変化が起こり、脆化層６０３に亀裂が生じるためである。バッファ層６０５とベース基板６１１が接合しているため、ベース基板６１１上に単結晶半導体基板６０１から分離された単結晶半導体層６２０が形成される。なお、ここでの熱処理は、ベース基板６１１の歪み点を超えない温度とする。
【０１１１】
ここで、単結晶半導体基板６０１は、接合面側の表面は化学機械研磨により研磨されている。また、エッジロールオフ領域など平坦性の低い領域は除去されている。つまり、周縁部まで接合面の平坦性が良好であるため、周縁部の接合界面においても十分な接合強度を有することができる。その結果、単結晶半導体基板６０１を分割する工程の衝撃に対する耐性が強くなり、周縁部まで単結晶半導体層６２０をベース基板６１１に固定させることができる。
【０１１２】
また、ボンド基板である単結晶半導体基板６０１は、周縁部まで平坦性が良好であるため、周縁部の接合界面における接合強度の均一性を向上させることができる。それにより、ベース基板６１１上に固定される単結晶半導体層６２０の外周端がぎざぎざ形状となることを防ぐことができる。単結晶半導体層の外周端がぎざぎざ形状となるのは、平坦性が低いなどの要因により接合強度が十分でないと、分割する工程で接合が耐えきれず、ベース基板に固定されないまま剥離されてしまう領域が出てしまうためである。周縁部の接合強度が不均一になることで、ベース基板に固定される領域と固定されないまま剥離されてしまう領域が不規則に表れる。そのため、ベース基板上に固定される単結晶半導体層の外周端がぎざぎざ形状となってしまうことが多い。ＳＯＩ基板を構成する単結晶半導体層外周端がぎざぎざ形状であると、作製プロセス中や、該ＳＯＩ基板を用いた素子形成工程などで膜剥がれが生じやすい。したがって、本発明に係るボンド基板を用いることで、単結晶半導体層６２０の剥がれを防ぐことができ、歩留まり良くＳＯＩ基板を作製することができる。
【０１１３】
なお、熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内で、単結晶半導体基板６０１の分割を行うことができる。
【０１１４】
また、上述したバッファ層６０５とベース基板６１１との接合強度を高めるための熱処理を行わず、単結晶半導体基板６０１を分割するための熱処理工程で、接合界面の接合強度を高める熱処理を兼ねてもよい。
【０１１５】
以上により、ベース基板６１１上に、バッファ層６０５を間に介在させて単結晶半導体層６２０が固定されたＳＯＩ基板を作製することができる。
【０１１６】
なおＳＯＩ基板の有する単結晶半導体層は、結晶性の改善および平坦性の向上を図る処理を行ってもよい。
【０１１７】
例えば、ボンド基板を分割して形成した単結晶半導体層にレーザビームを照射することで、結晶性の改善および平坦化を図る。具体的には、単結晶半導体層の分離面側からレーザビームを照射し、単結晶半導体層を部分溶融させる。単結晶半導体層を部分溶融させることで、溶融されていない固相部分から結晶成長が進行し、結晶性を低下させることなく、結晶欠陥を修復することができる。なお、本明細書において部分溶融とは、単結晶半導体層の一部（例えば上層部分）は溶融されて液相状態となるが、その他（例えば下層部分）は溶融せずに固相状態のままであることをいう。これに対し、完全溶融とは、単結晶半導体層が下部界面付近まで溶融されて、液相状態になることをいう。なお、結晶性の改善や平坦性の向上を図る処理に適用するレーザビームは、単結晶半導体層に吸収される波長のものを選択する。また、レーザビーム照射の代わりにＲＴＡやフラッシュランプ照射を行ってもよい。
【０１１８】
レーザビームの照射による結晶性の改善は、ガラス基板のような耐熱性の低い基板を用いる場合に好適である。単結晶半導体層にレーザビームを照射しても、ガラス基板は直接加熱されず、ガラス基板に与えられる熱を抑えることができるからである。
【０１１９】
また、単結晶半導体層の分離面側からエッチング処理を行うことによって結晶欠陥の除去および平坦化を図ることができる。エッチング処理としてはドライエッチング、ウェットエッチング、または両者を組み合わせて行う。また、エッチング処理の代わりにＣＭＰ等の研磨処理を行うことで、結晶欠陥の除去、平坦化を図ってもよい。
【０１２０】
さらに、レーザ処理とエッチング処理とを組み合わせて行ってもよい。一例としては、単結晶半導体層の分離面をドライエッチングしてから、レーザビームを照射する。そして、再度ドライエッチング（またはウェットエッチング）を行う。このようにすることで、単結晶半導体層中に結晶欠陥を取り込んでしまうことを防ぐことができる。また、エッチング処理を２段階に分けることにより、レーザ処理による膜飛びなどを抑制し、薄膜化を図ることができる。
【０１２１】
また、図８（Ｄ）に示すように、単結晶半導体基板６０１から単結晶半導体層６２０が分離され、単結晶半導体基板６４０が残存する。単結晶半導体基板６４０は、再生処理を行うことで、再利用することができる。再生処理としては、エッチング処理、レーザ処理などが挙げられる。
【０１２２】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１２３】
（実施の形態４）
本形態では、本発明に係るＳＯＩ基板を用いて半導体素子を作製する例について説明する。ここでは、半導体素子として、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを作製する例について、図９〜図１１の断面図を用いて説明する。
【０１２４】
まず、本発明を用いて作製されたＳＯＩ基板を準備する。該ＳＯＩ基板は、ベース基板６１１上に、バッファ層６０５を間に介在させて単結晶半導体層６２０が形成されている。
【０１２５】
単結晶半導体層６２０には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加することが好ましい。例えば、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物元素を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物元素を添加して、所謂ウェル領域を形成する。不純物イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２乃至１×１０１４ｉｏｎｓ／ｃｍ２程度で行えばよい。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウェル領域にｎ型不純物元素若しくはｐ型不純物元素を添加すればよい。
【０１２６】
次に、図９（Ｂ）に示すように、単結晶半導体層６２０をエッチングして、素子の配置に合わせて島状に分離した単結晶半導体層６２０ｃ、単結晶半導体層６２０ｄを形成する。本実施形態では、単結晶半導体層６２０ｃからｎチャネル型電界効果トランジスタを作製し、単結晶半導体層６２０ｄからｐチャネル型電界効果トランジスタを作製する。
【０１２７】
次に、図９（Ｃ）に示すように、単結晶半導体層６２０ｃ、単結晶半導体層６２０ｄ上に、ゲート絶縁層３１０、ゲート電極を形成する導電層３１２、及び導電層３１４を順に形成する。
【０１２８】
ゲート絶縁層３１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法等により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等の絶縁層を用いて、単層構造又は積層構造で形成する。
【０１２９】
また、ゲート絶縁層３１０は、単結晶半導体層６２０ｃ、単結晶半導体層６２０ｄに対してプラズマ処理を行うことにより、表面を酸化又は窒化することで形成してもよい。この場合のプラズマ処理はマイクロ波（代表的な周波数は２．４５ＧＨｚ）を用いて励起したプラズマによるプラズマ処理も含むものとする。例えばマイクロ波で励起され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いた処理も含むものとする。このようなプラズマ処理を適用して半導体層表面の酸化処理又は窒化処理を行うことにより、薄くて緻密な膜を形成することが可能である。また、半導体層表面を直接酸化するため、界面特性の良好な膜を得ることができる。また、ゲート絶縁層３１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法により形成した膜に対してマイクロ波を用いたプラズマ処理を行うことで形成してもよい。
【０１３０】
なお、ゲート絶縁層３１０は半導体層との界面を形成するため、酸化シリコン層若しくは酸化窒化シリコン層が界面となるように形成することが好ましい。これは、窒化シリコン層又は窒化酸化シリコン層のように酸素よりも窒素の含有量が多い膜を形成すると、トラップ準位が形成され界面特性が問題となる恐れがあるからである。
【０１３１】
ゲート電極を形成する導電層は、タングステン、タンタル、チタン、モリブデン、アルミニウム、銅、クロム、或いはニオブ等から選択された元素、前述の元素を含む合金材料、又は前述の元素を含む化合物材料などの導電材料を用いて、スパッタリング法やＣＶＤ法により、単層構造又は積層構造で形成する。その他、ゲート電極を形成する導電層としては、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いることもできる。ゲート電極を積層構造とする場合は、異なる導電材料を用いて形成することもできるし、同一の導電材料を用いて形成することもできる。本形態では、ゲート電極を形成する導電層を、導電層３１２及び導電層３１４の２層構造で形成する例を示す。
【０１３２】
本形態のように、導電層３１２及び導電層３１４の２層の積層構造でゲート電極を形成する場合は、例えば、窒化タンタル層とタングステン層、窒化チタン層とタングステン層、窒化モリブデン層とモリブデン層などの積層構造を形成することができる。窒化タンタル層とタングステン層との積層構造を形成すると、両者のエッチングレートに差がつけやすく、エッチングの選択比を高くできるため好ましい。なお、例示した２層の積層構造において、先に記載した層（例えば窒化タンタル層）をゲート絶縁層３１０上に接して形成することが好ましい。例えば、導電層３１２を２０ｎｍ乃至１００ｎｍの厚さで形成し、導電層３１４を１００ｎｍ乃至４００ｎｍの厚さで形成する。もちろん、ゲート電極は、導電層を３層以上積層した構造とすることもできる。
【０１３３】
次に、導電層３１４上にレジストマスク３２０ｃ、レジストマスク３２０ｄを選択的に形成する。そして、レジストマスク３２０ｃ、レジストマスク３２０ｄを用いて第１のエッチング処理及び第２のエッチング処理を行う。
【０１３４】
まず、レジストマスク３２０ｃを用いた第１のエッチング処理により導電層３１２及び導電層３１４を選択的にエッチングして、単結晶半導体層６２０ｃ上に導電層３１６ｃおよび導電層３１８ｃを形成する。同時に、レジストマスク３２０ｄを用いた第１のエッチング処理により導電層３１２および導電層３１４を選択的にエッチングして、単結晶半導体層６２０ｄ上に導電層３１６ｄ及び導電層３１８ｄを形成する（図９（Ｄ）参照）。
【０１３５】
次に、レジストマスク３２０ｃを用いた第２のエッチング処理により導電層３１８ｃの端部をエッチングして、導電層３２２ｃを形成する。同時に、レジストマスク３２０ｄを用いた第２のエッチング処理により導電層３１８ｄの端部をエッチングして、導電層３２２ｄを形成する（図９（Ｅ）参照）。なお、導電層３２２ｃは導電層３１６ｃよりも幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が小さくなるように形成する。同様に、導電層３２２ｄは、導電層３１６ｄよりも幅が小さくなるように形成する。このようにして、導電層３１６ｃ及び導電層３２２ｃからなる２層構造のゲート電極３２４ｃ、並びに導電層３１６ｄ及び導電層３２２ｄからなる２層構造のゲート電極３２４ｄを形成する。
【０１３６】
第１のエッチング処理及び第２のエッチング処理に適用するエッチング法は適宜選択すればよいが、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合プラズマ）方式などの高密度プラズマ源を用いたドライエッチング装置を用いるとエッチング速度を向上できるため好ましい。第１のエッチング処理および第２のエッチング処理のエッチング条件（コイル型の電極や平行平板型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することで、導電層３１６ｃ、３１６ｄ、及び導電層３２２ｃ、３２２ｄの側面を所望のテーパー形状とすることができる。所望のゲート電極３２４ｃ、３２４ｄを形成した後、レジストマスク３２０ｃ、３２０ｄは除去すればよい。
【０１３７】
次に、単結晶半導体層６２０ｃを覆うようにレジストマスク３８１を選択的に形成する。そして、レジストマスク３８１をマスクとして、単結晶半導体層６２０ｄに不純物元素３８０を添加する。単結晶半導体層６２０ｄは、上方に形成された導電層３１６ｄおよび導電層３２２ｄがマスクとなって、自己整合的に一対の第１不純物領域３２８ｄと、一対の第２不純物領域３３０ｄと、チャネル形成領域３２６ｄが形成される（図１０（Ａ）参照）。
【０１３８】
不純物元素３８０としては、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加する。ここでは、ｐチャネル型電界効果トランジスタを形成するため、不純物元素３８０としてｐ型不純物元素であるボロンを添加する。また、第１不純物領域３２８ｄに、１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度の濃度で硼素が含まれるようにする。第１不純物領域３２８ｄは、ソース領域又はドレイン領域として機能する。
【０１３９】
単結晶半導体層６２０ｄにおいて、導電層３１６ｄと重ならない領域に第１不純物領域３２８ｄが形成され、導電層３１６ｄと重なり導電層３２２ｄと重ならない領域に第２不純物領域３３０ｄが形成され、導電層３２２ｄと重なる領域にチャネル形成領域３２６ｄが形成される。第２不純物領域３３０ｄは、第１不純物領域３２８ｄよりも低不純物濃度となる。
【０１４０】
レジストマスク３８１を除去した後、単結晶半導体層６２０ｄを覆うようにレジストマスク３８２を選択的に形成する。そして、レジストマスク３８２をマスクとして、単結晶半導体層６２０ｃに不純物元素３８４を添加する。単結晶半導体層６２０ｃは、上方に形成された導電層３１６ｃおよび導電層３２２ｃがマスクとなって、自己整合的に一対の第３不純物領域３２８ｃと、一対の第４不純物領域３３０ｃと、チャネル形成領域３２６ｃが形成される（図１０（Ｂ）参照）。
【０１４１】
ここでは、ｎチャネル型電界効果トランジスタを形成するため、不純物元素３８４としてｎ型不純物元素を添加する。例えば不純物元素３８４としてリンを添加し、第３不純物領域３２８ｃに５×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度でリンが含まれるようにする。第３不純物領域３２８ｃは、ソース領域又はドレイン領域として機能する。
【０１４２】
単結晶半導体層６２０ｃにおいて、導電層３１６ｃと重ならない領域に第３不純物領域３２８ｃが形成され、導電層３１６ｃと重なり導電層３２２ｃと重ならない領域に第４不純物領域３３０ｃが形成され、導電層３２２ｃと重なる領域にチャネル形成領域３２６ｃが形成される。第４不純物領域３３０ｃは、第３不純物領域３２８ｃよりも低不純物濃度となる。
【０１４３】
なお、単結晶半導体層６２０ｄに第１不純物領域３２８ｄ、第２不純物領域３３０ｄ、チャネル形成領域３２６ｄを形成し、単結晶半導体層６２０ｃに第３不純物領域３２８ｃ、第４不純物領域３３０ｃ、チャネル形成領域３２６ｃを形成する順序などは本形態に限られるものでなく、適宜変更することができる。また、単結晶半導体層６２０ｃ、６２０ｄに不純物領域（第１不純物領域３２８ｄ〜第４不純物領域３３０ｃ）形成後は、熱処理やレーザビームの照射などを適宜行うことにより、活性化（低抵抗化）する。
【０１４４】
次に、ゲート電極３２４ｃ、ゲート電極３２４ｄ、およびゲート絶縁層３１０上を覆う絶縁層を単層構造または積層構造で形成する。ゲート絶縁層３１０およびその上層の絶縁層に、単結晶半導体層６２０ｃに形成された一対の第３不純物領域３２８ｃ、および単結晶半導体層６２０ｄに形成された一対の第１不純物領域３２８ｄ、それぞれに達するコンタクトホールを形成する。該コンタクトホールに、ソース電極又はドレイン電極として機能する導電層３３６ｃ、導電層３３６ｄを形成する。
【０１４５】
まず、ゲート電極３２４ｃ、ゲート電極３２４ｄ、およびゲート絶縁層３１０上を覆う絶縁層３３１を形成する（図１１（Ａ）参照）。絶縁層３３１は、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は窒化酸化シリコン層などを形成する。例えば、絶縁層３３１として、プラズマＣＶＤ法により酸化窒化シリコン層（膜厚５０ｎｍ）を形成する。次に、４００℃以上ベース基板６１１の歪み点温度以下で熱処理を行うことで、不純物領域（第１不純物領域３２８ｄ〜第４不純物領域３３０ｃ）の活性化を行うことができる。例えば、窒素雰囲気下で４８０℃、１時間の熱処理を行う。絶縁層３３１を形成した後に熱処理を行うことで、該熱処理によるゲート電極の酸化を防ぐことができる。なお、熱処理の際に雰囲気を制御することで、絶縁層３３１を形成しなくともゲート電極の酸化を防ぐこともできる。
【０１４６】
次に、絶縁層３３１上に、絶縁層３３２および絶縁層３３４を形成する（図１１（Ｂ）参照）。
【０１４７】
絶縁層３３２、絶縁層３３４としては、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等を形成することができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂などを用いて、スピンコート法などの塗布法により形成することができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。
【０１４８】
なお、ゲート電極３２４ｃ、３２４ｄ上層に形成される絶縁層としては、水素を含有する絶縁層を少なくとも１層形成し、熱処理を行うことにより、単結晶半導体層に存在するダングリングボンドの水素終端化を図ることが好ましい。水素を含有する絶縁層を形成した後、例えば３５０℃以上４８０℃以下、好ましくは４００℃以上４５０℃以下の処理温度で熱処理を行うことで、絶縁層に含有された水素が熱処理により熱的に励起して拡散され、絶縁層を通過して単結晶半導体層に到達する。そして、到達した水素により単結晶半導体層に存在するダングリングボンドが水素終端される。半導体層、特にチャネル形成領域にダングリングボンドが存在すると、完成するトランジスタの電気的特性に悪影響を与えかねないため、本形態のように水素終端を行うことは効果的である。水素終端を行うことで、ゲート絶縁層と単結晶半導体層との界面特性の改善を図ることができる。
【０１４９】
水素を含有する絶縁層は、プラズマＣＶＤ法により、Ｈを含む成膜用のプロセスガスを用いることで形成することができる。また、水素を含有する絶縁層を形成しなくとも、水素を含む雰囲気中で熱処理を行うことにより、単結晶半導体層の水素終端化を行うこともできる。例えば、絶縁層３３２として水素を含有する絶縁層を形成し、その上層に絶縁層３３４を形成した後、水素終端する熱処理を行う。この場合、絶縁層３３４は、絶縁層３３２に含まれる水素が脱水素化しない温度で成膜する。
【０１５０】
例えば、プラズマＣＶＤ法により、絶縁層３３２である窒化酸化シリコン層（膜厚３００ｎｍ）と絶縁層３３４である酸化窒化シリコン層（膜厚４５０ｎｍ）とを連続成膜する。窒化酸化シリコン層は成膜用のプロセスガスとしてモノシラン、アンモニア、水素および酸化窒素を用いる。酸化窒化シリコン層は成膜用のプロセスガスとしてモノシランと亜酸化窒素を用いる。また、処理温度は２００℃〜３００℃程度とすることで、窒化酸化シリコン層に含有される水素を脱水素化することなく、絶縁層を形成できる。そして、絶縁層３３４を形成した後、窒素雰囲気下で４５０℃１時間の熱処理を行うことにより、単結晶半導体層の水素終端化を行う。
【０１５１】
次に、絶縁層３３４、絶縁層３３２、絶縁層３３１およびゲート絶縁層３１０にコンタクトホールを形成し、該コンタクトホールを埋めるように導電層３３６ｃ、導電層３３６ｄを形成する（図１１（Ｃ）参照）。ここでは、一対の第１不純物領域３２８ｄそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第１不純物領域３２８ｄに達する一対の導電層３３６ｃを形成する。同時に、一対の第３不純物領域３２８ｃそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第３不純物領域３２８ｃに達する一対の導電層３３６ｄを形成する。導電層３３６ｃ、導電層３３６ｄは、ソース電極又はドレイン電極として機能する。導電層３３６ｃは第３不純物領域３２８ｃと電気的に接続する。導電層３３６ｄは、第１不純物領域３２８ｄと電気的に接続する。
【０１５２】
導電層３３６ｃ、導電層３３６ｄは、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジム、或いは銅等から選択された元素、前述の元素を含有する合金材料、又は前述の元素を含有する化合物材料を用いて形成する。前述の元素を含有する合金材料としては、例えば、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金、シリコンを含有するアルミニウム合金（アルミニウムシリコンとも言われる）などが挙げられる。また、上記元素を含有する化合物としては、窒化タングステン、窒化チタン、窒化タンタルなどの窒化物が挙げられる。導電層３３６ｃ、導電層３３６ｄは、上述の材料を用いてスパッタリング法やＣＶＤ法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。また、導電層３３６ｃ、導電層３３６ｄは、単層構造又は２層以上の積層構造で形成することができる。例えば、チタン層、窒化チタン層、アルミニウム層およびチタン層を順に積層した構造とすることができる。アルミニウム層をチタン層で挟む構成とすることで、耐熱性を向上させることができる。また、チタン層とアルミニウム層との間に形成する窒化チタン層はバリア層として機能できる。
【０１５３】
以上で、単結晶半導体層を有するＳＯＩ基板を用いて、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを作製することができる。
【０１５４】
本形態では、半導体素子のような微細なパターンを形成するため、フォトリソグラフィ法およびエッチング法が適用される。所望のパターン形状を形成するためのレジストマスクの形成には、一般にステッパーやＭＰＡなどの露光装置が用いられる。ステッパーやＭＰＡなどの露光装置により露光される１ショットのパターン形状は、代表的には四角形状である。本形態で用いるＳＯＩ基板の半導体層は多角形状、代表的には四角形状である。半導体層が円形状よりも四角形状であることで、効率よくパターン形成することができる。
【０１５５】
また、本発明に係るＳＯＩ基板は、単結晶半導体層の周縁部まで接合強度良くベース基板に固定されている。また、単結晶半導体層の外周端は、ぎざぎざ形状となることを抑制して作製されている。そのため、半導体素子の作製途中で膜剥がれが生じるなどの不良を防ぐことができ、歩留まり良く半導体素子を作製することができる。
【０１５６】
なお、導電層３３６ｃおよび導電層３３６ｄを電気的に接続させることでｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを電気的に接続させ、ＣＭＯＳトランジスタとすることもできる。
【０１５７】
また、本形態では、ゲート電極を２層の導電層の積層構造とし、各層で幅を異ならせる例を示したが、本発明は特に限定されない。例えば、ゲート電極は、導電層の単層構造で形成してもよいし、導電層を３層以上の積層構造としてもよい。また、導電層の積層構造で、各層の幅は略一致するように形成してもよいし、各層のテーパー形状を異ならせてもよい。さらに、ゲート電極の側面に接してサイドウォールと言われる絶縁層を形成してもよい。
【０１５８】
本形態で説明したトランジスタを複数組み合わせて、各種機能を有する半導体装置を提供することができる。また、本形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
【０１５９】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【０１６０】
（実施の形態５）
本発明に係るＳＯＩ基板を用いて、上記実施の形態４で示したようなトランジスタに加えて、容量、抵抗などの各種半導体素子を形成することで、高付加価値の半導体装置を作製することができる。本形態では、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１６１】
なお、本明細書における半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置（ＥＬ表示装置、液晶表示装置を含む）、半導体回路、及び電子機器は全て範疇に含むものとする。
【０１６２】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１２はマイクロプロセッサ２００の構成例を示すブロック図である。マイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ；ＡＬＵともいう。）、演算回路用制御部２０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ２０９、及びメモリインターフェース２１０を有している。
【０１６３】
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は命令解析部２０３に入力され、デコードされた後に演算回路用制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路用制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路用制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路用制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１２に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【０１６４】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１３を参照して説明する。図１３は、半導体装置として無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット（ＣＰＵ）２２５、ランダムアクセスメモリ（ＲＡＭ）２２６、読み出し専用メモリ（ＲＯＭ）２２７を有している。
【０１６５】
ＲＦＣＰＵ２１１の動作は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は整流回路２１５を経て容量部２２９に充電される。容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０１６６】
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又は中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
【０１６７】
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１６８】
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算はプログラムを使って中央処理ユニット２２５が実行する方式を適用することができる。
【０１６９】
マイクロプロセッサ２００やＲＦＣＰＵ２１１などの半導体装置は、複数のトランジスタを組み合わせた各種機能を有する回路を適用して作製することができる。トランジスタは、本発明に係るＳＯＩ基板の単結晶半導体層を利用して作製することができる。また、ベース基板としてガラス基板などの安価な基板を用いることができるため、低コスト化を図ることもできる。このようなトランジスタを組み合わせて集積回路を作製することにより、マイクロプロセッサやＲＦＣＰＵなどの半導体装置の高性能化、処理速度の高速化、さらには低コスト化などを実現できる。なお、図１３ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【０１７０】
次に、図１４および図１５を用いて、本発明に係るＳＯＩ基板を利用した表示装置について説明する。
【０１７１】
図１４は、液晶表示装置の構成例を示す図面である。図１４（Ａ）は液晶表示装置の画素の平面図であり、図１４（Ｂ）はＪ−Ｋ切断線による図１４（Ａ）の断面図である。図１４（Ａ）において、単結晶半導体層５１１は、画素のトランジスタ５２５を構成する。画素は、単結晶半導体層５１１、当該単結晶半導体層５１１と交差している走査線５２２、当該走査線５２２と交差している信号線５２３、画素電極５２４、当該画素電極５２４と単結晶半導体層５１１を電気的に接続する電極５２８を有する。単結晶半導体層５１１は、本発明に係るＳＯＩ基板の有する単結晶半導体層から形成された層である。なお、基板５１０はベース基板であり、好適にはガラス基板を用いることができる。
【０１７２】
図１４（Ｂ）に示すように、基板５１０上に、バッファ層６０５、単結晶半導体層５１１が積層されている。単結晶半導体層５１１は、単結晶半導体層６２０をエッチングによる素子分離により形成した層である。単結晶半導体層５１１には、チャネル形成領域５１２、ｎ型の不純物領域５１４が形成されている。トランジスタ５２５のゲート電極は走査線５２２に含まれ、ソース電極またはドレイン電極の一方は信号線５２３に含まれている。
【０１７３】
層間絶縁層５２７上には、信号線５２３、画素電極５２４および電極５２８が設けられている。層間絶縁層５２７上には、柱状スペーサ５２９が形成され、信号線５２３、画素電極５２４、電極５２８および柱状スペーサ５２９を覆って配向膜５３０が形成されている。対向基板５３２には、対向電極５３３、対向電極５３３を覆う配向膜５３４が形成されている。柱状スペーサ５２９は、基板５１０と対向基板５３２の隙間を維持するために形成される。柱状スペーサ５２９によって維持される対向基板５３２側の配向膜５３４と基板５１０側の配向膜５３０との隙間に液晶層５３５が形成されている。信号線５２３と不純物領域５１４、および電極５２８と不純物領域５１４の接続部は、層間絶縁層５２７や信号線５２３、電極５２８により段差が生じるので、接続部で液晶層５３５の液晶の配向が乱れやすい。そのため、段差部に柱状スペーサ５２９を形成して、液晶の配向の乱れを防ぐ。
【０１７４】
なお、基板５１０としてガラス基板を適用することができる。つまり、基板５１０は透光性を有する基板とすることができ、本発明を適用する液晶表示装置は、反射型液晶表示装置に限定されず、透過型液晶表示装置または半透過型液晶表示装置とすることができる。
【０１７５】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、説明する。図１５（Ａ）はＥＬ表示装置の画素の平面図であり、図１５（Ｂ）は画素の断面図である。図１５（Ａ）に示すように、画素は、トランジスタでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟まれた構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。
【０１７６】
選択用トランジスタ４０１が有する単結晶半導体層４０３、表示制御用トランジスタ４０２が有する半導体層４０４は、本発明に係るＳＯＩ基板の有する単結晶半導体層から形成された層である。なお、基板４００は好適にはガラス基板を用いることができる。
【０１７７】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１７８】
表示制御用トランジスタ４０２はｐチャネル型電界効果トランジスタである。図１５（Ｂ）に示すように、半導体層４０４には、チャネル形成領域４５１、ｐ型の不純物領域４５２が形成されている。表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁層４２７が形成されている。層間絶縁層４２７上に、信号線４０６、電流供給線４０７、電極４１１、電極４１３などが形成されている。また、層間絶縁層４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により基板４００に固定されている。
【０１７９】
なお、基板４００としてはガラス基板を用いることができ、透光性を有する基板とすることができる。つまり、本発明を適用するＥＬ表示装置は、対向基板側から光を取り出すトップエミッション構造に限定されず、ベース基板側から光を取り出すボトムエミッション構造とすることができる。
【０１８０】
図１４に示す液晶表示装置や図１５に示すＥＬ表示装置に、本発明に係るＳＯＩ基板の単結晶半導体層を用いたトランジスタを適用することができる。単結晶半導体層でトランジスタのチャネルを形成できるため、高性能化を実現する。また、上述のように、ベース基板としてはガラス基板を用いることができ、ベース基板として半導体基板を適用する場合と異なり、光を透過することが可能となる。したがって、ベース基板側から光を取り出す構成（ベース基板側に光を透過させる構成）、対向基板側から光を取り出す構成（対向基板側に光を透過させる構成）、両方の基板から光を取り出す構成（両方の基板側から光を透過させる構成）など、適宜実施者が選択することができる。
【０１８１】
また、本発明に係るＳＯＩ基板を用いて半導体装置を作製し、様々な電子機器に適用することができる。電子機器としては、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、ゲーム機器、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの画像データを表示する表示装置を備えた装置などが含まれる。
【０１８２】
図１６を用いて、電子機器の具体的な態様を説明する。図１６（Ａ）は、携帯電話機９００の一例を示す外観図である。携帯電話機９００は、筐体９０１および筐体９０２の２つの筐体で構成されており、連結部９０３により折りたたみ可能に連結されている。筐体９０１には表示部９０４が組み込まれている。筐体９０２には操作キー９０６が設けられている。なお、携帯電話機９００の構成は特に限定されず、少なくとも本発明に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。例えば、表示部９０４に、図１４または図１５で説明した表示装置を適用することで、高画質化を実現することができる。また、ＳＯＩ基板を用いた半導体素子作製工程での不良を防止することができるため、携帯電話機に組み込む表示装置の歩留まり向上につなげることができる。
【０１８３】
図１６（Ｂ）は、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）９２０の一例を示す外観図である。ＰＤＡ９２０は、筐体９２１に組み込まれた表示部９２２の他、操作ボタン９２３、外部接続ポート９２４、スピーカー９２５、マイク９２６などを備えている。また、ＰＤＡ９２０は、携帯電話機の機能を有していてもよい。ＰＤＡ９２０の構成は特に限定されず、少なくとも本発明に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。例えば、表示部９２２に、図１４または図１５で説明した表示装置を適用することで、高画質化を実現することができる。
【０１８４】
図１６（Ｂ）に示すＰＤＡ９２０は、表示部９２２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つ操作は、表示部９２２を指などで触れることにより行うことができる。
【０１８５】
表示部９２２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１８６】
例えば、情報を入力する、電話を掛ける、或いはメールを作成する場合は、表示部９２２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９２２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【０１８７】
また、ＰＤＡ９２０内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、ＰＤＡ９２０の向き（縦か横か）を判断して、表示部９２２の画面表示を自動的に切り替えるようにすることができる。
【０１８８】
また、画面モードの切り替えは、表示部９２２を触れること、又は筐体９２１の操作ボタン９２３の操作により行われる。また、表示部９２２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０１８９】
また、入力モードにおいて、表示部９２２の光センサで検出される信号を検知し、表示部９２２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１９０】
表示部９２２は、イメージセンサとして機能させることもできる。例えば、表示部９２２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に赤外光を発光するバックライトまたは赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０１９１】
図１６（Ｃ）は、電子書籍９７０の一例を示している。例えば、電子書籍９７０は、筐体９７１および筐体９７３の２つの筐体で構成されている。筐体９７１および筐体９７３は、軸部９７８により一体とされており、該軸部９７８を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０１９２】
筐体９７１には表示部９７５が組み込まれ、筐体９７３には表示部９７７が組み込まれている。表示部９７５および表示部９７７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（表示部９７５）に文章を表示し、左側の表示部（表示部９７７）に画像を表示することができる。
【０１９３】
電子書籍９７０の構成は特に限定されず、少なくとも本発明に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。
【０１９４】
また、図１６（Ｃ）では、筐体９７１に操作部などを備えた例を示している。例えば、筐体９７１において、電源９７４、操作キー９７２、スピーカー９７６などを備えている。操作キー９７２により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍９７０は、電子辞書としての機能を持たせた構成としてもよい。
【０１９５】
また、電子書籍９７０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１９６】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【実施例１】
【０１９７】
以下、単結晶シリコン基板表面を化学機械研磨により研磨し、表面が研磨されエッジロールオフ領域を有する単結晶シリコン基板の周辺領域をエッジロールオフ領域が除去されるように切断し、該単結晶シリコン基板をボンド基板として用いることで、貼り合わせ基板およびＳＯＩ基板の作製プロセスにおいて、周縁部の未接合領域を低減できることについて説明する。また、上記ボンド基板を用いてＳＯＩ基板を作製することで、単結晶シリコン層の周縁部がぎざぎざ形状になることを抑制できることについて説明する。
【０１９８】
本実施例では、ボンド基板である単結晶シリコン基板と、ベース基板であるガラス基板と、を接合させて、貼り合わせ基板であるサンプルＡとサンプルＢを作製した。
【０１９９】
（サンプルＡ）
図１７（Ａ−１）に、サンプルＡの平面の一部を観察した外観写真を示す。（Ａ−２）は、（Ａ−１）に示す外観写真の模式図である。サンプルＡは、以下の手順で作製した。化学機械研磨により表面を研磨した円盤状の単結晶シリコン基板の周辺領域を切断し、四角形状に形成して単結晶シリコン基板２００５を作製した。切断により、円盤状の単結晶シリコン基板のエッジロールオフ領域は除去されるように、且つ、垂直のエッジ形状を有する単結晶シリコン基板２００５が形成されるようにした。そして、ガラス基板２０１１に、単結晶シリコン基板２００５を重ね合わせて、ガラス基板２０１１と単結晶シリコン基板２００５を接合させた。なお、単結晶シリコン基板２００５の研磨された表面を接合面とした。
【０２００】
（サンプルＢ）
図１７（Ｂ−１）に、サンプルＢの平面の一部を観察した外観写真を示す。（Ｂ−２）は、（Ｂ−１）に示す外観写真の模式図である。サンプルＢは、以下の手順で作製した。円盤状の単結晶シリコン基板を切断して四角形状に形成した後、面取り加工および化学機械研磨により表面の研磨を行った単結晶シリコン基板２１０３を用いた。ガラス基板２１１１に、単結晶シリコン基板２１０３を重ね合わせて、ガラス基板２１１１と単結晶シリコン基板２１０３を接合させた。単結晶シリコン基板２１０３の研磨された表面を接合面とした。
【０２０１】
図１７より、（Ｂ−１）のサンプルＢでは、単結晶シリコン基板２１０３の周縁部に基板中央よりも色が薄い領域２１２０が観察される。色が薄い領域２１２０は、ガラス基板２１１１と接合されなかった未接合領域を示している。これに対し、（Ａ−１）のサンプルＡでは、（Ｂ−１）のような色が薄い領域は観察されない。サンプルＡは、単結晶シリコン基板２００５の周縁部までガラス基板２０１１と接合されていることがわかる。このことから、化学機械研磨による研磨に、基板周縁部に未接合領域を形成する要因があることがわかる。つまり、化学機械研磨による研磨後に該研磨基板の周辺領域を除去することで、貼り合わせ基板の作製プロセスにおいて、周縁部に未接合領域が形成されるのを抑制できることが確認できる。
【実施例２】
【０２０２】
本実施例では、ボンド基板である単結晶シリコン基板と、ベース基板であるガラス基板と、を、バッファ層を間に介在させて貼り合わせ、ボンド基板を薄膜化して、ガラス基板上に単結晶シリコン層が形成されたＳＯＩ基板と、前記単結晶シリコン層が分離されたボンド基板を作製した。薄膜化により、単結晶シリコン層が分離されたボンド基板であるサンプルＩとサンプルＩＩを作製した。
【０２０３】
（サンプルＩ）
図１８（Ａ）はサンプルＩにおける周縁部の一部を観察した光学顕微鏡写真である。図１８（Ａ）におけるサンプルＩの断面模式図が図１８（Ｂ）であり、上面模式図が図１８（Ｃ）である。また、図１８（Ｄ）は、サンプルＩの作製方法を示す断面模式図である。
【０２０４】
サンプルＩは、以下の手順で作製した。化学機械研磨により表面を研磨した円盤状の単結晶シリコン基板を切断し、四角形状に形成して単結晶シリコン基板を作製した。切断により、円盤状の単結晶シリコン基板のエッジロールオフ領域は除去されるように、且つ、垂直のエッジ形状を有する単結晶シリコン基板を形成した。次に、単結晶シリコン基板の垂直であるエッジ部を面取り加工し、面取り加工された単結晶シリコン基板１８０５を形成した。
【０２０５】
単結晶シリコン基板１８０５の研磨された表面上にバッファ層１８１５を形成した。バッファ層１８１５としては、単結晶シリコン基板１８０５上から順に、酸化窒化シリコン層、窒化酸化シリコン層、酸化シリコン層をプラズマＣＶＤ法により形成した。また、単結晶シリコン基板１８０５の内部に脆化層を形成した。具体的には、単結晶シリコン基板１８０５上に酸化窒化シリコン層および窒化酸化シリコン層を形成した。イオンドーピング装置を用いて、窒化酸化シリコン層表面から単結晶シリコン基板１８０５に水素を照射して、該単結晶シリコン基板１８０５の所定の深さの領域に脆化層を形成した。イオンドーピング装置を用いた脆化層の形成は、加速電圧３５ｋｖ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ２の条件で行った。そして、窒化酸化シリコン層上に酸化シリコン層を形成した。
【０２０６】
ガラス基板１８１１に単結晶シリコン基板１８０５を重ね合わせ、バッファ層１８１５の最表面層である酸化シリコン層とガラス基板１８１１とを接合させた。熱処理により、脆化層を境として単結晶シリコン基板１８０５を分割させることで単結晶シリコン層１８２０を分離させ、サンプルＩを作製した。熱処理は、炉にて、２００℃２時間の熱処理をした後、６００℃近傍まで昇温し２時間保持し、４００℃から室温までの温度域に降温する条件で行った。また、単結晶シリコン層１８２０はバッファ層１８１５を間に介在させてガラス基板１８１１と貼り合わされており、ガラス基板１８１１上に単結晶シリコン層１８２０が形成されたＳＯＩ基板が作製された。図１８（Ｄ）は、脆化層を境とした単結晶シリコン基板１８０５の分割を模式的に示している。
【０２０７】
図１８（Ａ）において、写真左よりを縦方向に伸びる境界１８５０が観察される。境界１８５０は、分割後の単結晶シリコン基板１８０５において、単結晶シリコン層１８２０が分離された領域の境界を示している。また、サンプルＩに用いた単結晶シリコン基板１８０５には面取り加工がされており、境界１８５０は、面取り加工された領域の境界ともほぼ一致している。
【０２０８】
（サンプルＩＩ）
図１９（Ａ）はサンプルＩＩにおける周縁部の一部を観察した光学顕微鏡写真である。図１９（Ａ）におけるサンプルＩＩの断面模式図が図１９（Ｂ）であり、上面模式図が図１９（Ｃ）である。また、図１９（Ｄ）は、サンプルＩＩの作製方法を示す断面模式図である。
【０２０９】
サンプルＩＩは、化学機械研磨により表面を研磨した円盤状の単結晶シリコン基板を切断して四角形状に形成した後、面取り加工および化学機械研磨により表面の研磨を行った単結晶シリコン基板１９０３を用いた。
【０２１０】
以下は、サンプルＩと同じ手順で作製した。単結晶シリコン基板１９０３上にバッファ層１９１５と、単結晶シリコン基板１９０３の内部に脆化層を形成した。単結晶シリコン基板１９０３とガラス基板１９１１を重ね合わせ、バッファ層１９１５とガラス基板１９１１とを接合させた。脆化層を境として単結晶シリコン基板１９０３を分割させることで単結晶シリコン層１９２０を分離させ、サンプルＩＩを作製した。また、ガラス基板１９１１上に単結晶シリコン層１９２０が形成されたＳＯＩ基板が作製された。図１９（Ｄ）は、脆化層を境とした単結晶シリコン基板１９０３の分割を模式的に示している。
【０２１１】
図１９（Ａ）において、写真右側に縦方向にぎざぎざに伸びる境界１９５０と、その左側に縦方向に伸びる境界１９５５が観察される。境界１９５０は、分割後の単結晶シリコン基板１９０３において、単結晶シリコン層１９２０が分離された領域の境界を示している。境界１９５５は、面取り加工された領域とほぼ一致している。また、サンプルＩＩに用いた単結晶シリコン基板１９０３は、形成後に化学機械研磨による研磨が行われており、境界１９５０と境界１９５５の距離は、エッジロールオフ領域が形成された長さとほぼ同じである。
【０２１２】
図１８より、サンプルＩは、単結晶シリコン層が分離された領域の境界と面取り加工された領域の境界とがほぼ一致しており、面取り加工された領域の境界近傍まで単結晶シリコン層が分離されていることがわかる。一方、図１９より、サンプルＩＩは、単結晶シリコン層が分離された領域の境界と面取り加工された領域の境界とが離れており、周縁部がガラス基板と接合を形成できないまま剥離されたことがわかる。また、単結晶シリコン層が分離された領域の境界と面取り加工された領域の境界との距離は、エッジロールオフ領域が形成された長さとほぼ一致している。このことから、エッジロールオフ領域が、未接合領域を形成する要因となることがわかる。サンプルＩとサンプルＩＩの比較から、化学機械研磨による研磨後に該研磨基板の周辺領域をエッジロールオフ領域が除去されるように切断した単結晶シリコン基板を形成することで、分割工程で未接合領域として単結晶シリコン基板と剥離されてしまうのを抑制でき、ボンド基板の周縁部まで単結晶シリコン層として分離させることができることがわかる。
【０２１３】
また、図１９（Ａ）のサンプルＩＩにおいては、ぎざぎざとなっている境界１９５０が観察される。これに対し、図１８（Ａ）のサンプルＩにおいては、ほぼ直線状となっている境界１８５０が観察される。境界１９５０および境界１８５０は、それぞれのサンプルである単結晶シリコン基板から単結晶シリコン層が分離された領域の境界である。サンプルＩとサンプルＩＩの比較から、化学機械研磨による研磨後に該研磨基板の周辺領域をエッジロールオフ領域が除去されるように切断した単結晶シリコン基板を形成することで、分割工程で分離される単結晶シリコン層の境界（外周端）がぎざぎざ形状となることを抑制できることがわかる。
【図面の簡単な説明】
【０２１４】
【図１】ＳＯＩ基板および貼り合わせ基板の作製方法を説明するフロー図。
【図２】単結晶半導体基板の周縁部について説明する斜視図および拡大断面図。式図。
【図３】ＳＯＩ基板および貼り合わせ基板の作製方法を説明する模式図。
【図４】単結晶半導体基板の切断加工例を説明する平面図。
【図５】ＳＯＩ基板および貼り合わせ基板の作製方法を説明する模式図。
【図６】ＳＯＩ基板および貼り合わせ基板の作製方法を説明するフロー図。
【図７】単結晶半導体基板の周縁部について説明する斜視図および拡大断面図。
【図８】ＳＯＩ基板の作製方法を説明する断面図。
【図９】半導体装置の作製方法を説明する断面図。
【図１０】半導体装置の作製方法を説明する断面図。
【図１１】半導体装置の作製方法を説明する断面図。
【図１２】マイクロプロセッサの構成の一例を示すブロック図。
【図１３】ＲＦＣＰＵの構成の一例を示すブロック図。
【図１４】液晶表示装置の画素の平面図および断面図。
【図１５】エレクトロルミネセンス表示装置の画素の平面図および断面図。
【図１６】電子機器の例を示す外観図。
【図１７】サンプルＡ、サンプルＢの一部を観察した外観写真およびその模式図。
【図１８】サンプルＩの周縁部を観察した光学顕微鏡写真およびその模式図。
【図１９】サンプルＩＩの周縁部を観察した光学顕微鏡写真および模式図。
【符号の説明】
【０２１５】
１００３    単結晶半導体基板
１００５    単結晶半導体基板
１０１１    側面
１０１２    エッジ部
１０１３    エッジ部
１０１４    エッジ部
１０１５    領域
１０１６    領域
１０３０    領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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