(57)【要約】【課題】面積が小さく、且つ、熱破壊が抑制されたＩＧＢＴを提供する。【解決手段】本発明の絶縁ゲートバイポーラトランジスタは、Ｎ型半導体層３と、Ｎ型半導体層３の表面部に形成されたコレクタ部とを具備する。前記コレクタ部は、Ｎ型バッファ領域１４と、Ｎ型バッファ領域１４に形成されたＰ＋型コレクタ領域１５及びＮ＋型コンタクト領域１８とで構成されている。【選択図】図５
2010092978.tif 000002
【特許請求の範囲】
【請求項１】
基板領域と、
前記基板領域の表面部に形成されたコレクタ部
とを具備し、
前記コレクタ部は、
バッファ領域と、
前記バッファ領域に形成されたＰ＋型領域と、
前記バッファ領域に形成されたＮ＋型領域
とを備える
絶縁ゲートバイポーラトランジスタ。
【請求項２】
請求項１に記載の絶縁ゲートバイポーラトランジスタであって、
更に、
エミッタ部と、
絶縁ゲートと、
前記絶縁ゲートと前記基板領域の間に設けられたゲート絶縁膜
とを具備し、
前記バッファ領域はＮ型半導体であり、
前記基板領域はＮ型半導体であり、
前記エミッタ部は、
Ｐ型ウェル領域と、
前記Ｐ型ウェル領域に形成されたＮ＋型エミッタ領域と、
前記Ｐ型ウェル領域に形成されたＰ＋型コンタクト領域
とを備える
絶縁ゲートバイポーラトランジスタ。
【請求項３】
請求項１に記載の絶縁ゲートバイポーラトランジスタであって、
更に、
エミッタ部と、
絶縁ゲートと、
前記絶縁ゲートと前記基板領域の間に設けられたゲート絶縁膜
とを具備し、
前記バッファ領域はＰ型半導体であり、
前記基板領域はＰ型半導体であり、
前記エミッタ部は、
Ｎ型ウェル領域と、
前記Ｎ型ウェル領域に形成されたＰ＋型エミッタ領域と、
前記Ｎ型ウェル領域に形成されたＮ＋型コンタクト領域
とを備える
絶縁ゲートバイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：insulated gate bipolar transistor）に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、電力用デバイスとして広く使用される半導体デバイスの一つである。特に、横型ＩＧＢＴは、耐圧に優れている上に他の半導体デバイスとモノリシックに集積化することが可能であるため、近年、注目を集めている。
【０００３】
特開平１０−２００１０２号公報に開示されているように、ＩＧＢＴを使用する場合には、一般に、逆導通時の電流経路を確保するためにＩＧＢＴと並列にダイオードが接続される。ＩＧＢＴには、通常、コレクタの電圧がエミッタの電圧よりも高くなるようにバイアスが印加され、コレクタからエミッタに電流が流される。しかし、動作状況によってはエミッタの電圧がコレクタの電圧より高くなる場合がある。ダイオードは、このような場合に、エミッタからコレクタに電流を流す経路を提供する。
【０００４】
図１は、横型ＩＧＢＴとダイオードとがモノリシックに集積化された半導体装置１００の典型的な構成を示す断面図である。以下の説明において、「Ｎ＋型」とは、半導体に縮退が起こる程度に高濃度にＮ型不純物がドープされていることを意味しており、「Ｐ＋型」とは、半導体に縮退が起こる程度に高濃度にＰ型不純物がドープされていることを意味している。一方、「Ｎ型」、「Ｐ型」は、（半導体に縮退が起こらない程度の）低濃度にＮ型不純物又はＰ型不純物がドープされていることを意味している。
【０００５】
図１に図示されているように、半導体基板１に絶縁層２が形成され、その上に、基板領域として使用されるＮ型半導体層３が形成されている。Ｎ型半導体層３の表面部には、横型ＩＧＢＴ４と横型ダイオード５とが形成されている。
【０００６】
横型ＩＧＢＴ４の構造は下記の通りである：Ｎ型半導体層３の表面部にＰ型ウェル領域１１が形成され、そのＰ型ウェル領域１１にＮ＋型ソース領域１２及びＰ＋型コンタクト領域１３が形成されている。Ｐ型ウェル領域１１、Ｎ＋型ソース領域１２及びＰ＋型コンタクト領域１３は、ＩＧＢＴ４のエミッタ部として機能する。更に、Ｐ型ウェル領域１１から離れてＮ型バッファ領域１４が形成され、そのＮ型バッファ領域１４にＰ＋型コレクタ領域１５が形成されている。Ｎ型バッファ領域１４及びＰ＋型コレクタ領域１５がＩＧＢＴ４のコレクタ部として機能する。Ｎ型半導体層３の、Ｎ＋型ソース領域１２とＮ型バッファ領域１４の間の部分にゲート絶縁膜１６が形成され、そのゲート絶縁膜１６の上にゲート電極１７が形成されている。ゲート絶縁膜１６及びゲート電極１７は、Ｐ型ウェル領域１１の一部を被覆するように形成されている。
【０００７】
一方、横型ダイオード５の構造は、下記の通りである：Ｎ型半導体層３の表面部にＮ型拡散領域２１が形成され、そのＮ型拡散領域２１の表面部にＮ＋型カソード領域２２が形成されている。Ｎ型拡散領域２１及びＮ＋型カソード領域２２が、横型ダイオード５のカソードとして機能する。加えて、Ｎ型拡散領域２１から離れてＰ型拡散領域２３が形成され、そのＰ型拡散領域２３の表面部にＰ＋型アノード領域２４が形成されている。Ｐ型拡散領域２３及びＰ＋型アノード領域２４が横型ダイオード５のアノードとして機能する。
【０００８】
図２は、図１の半導体装置１００の等価回路図である。図１の構造では、横型ダイオード５のアノードがＩＧＢＴ４のエミッタに接続され、横型ダイオード５のカソードがＩＧＢＴ４のコレクタに接続される。ＩＧＢＴ４のエミッタの電圧がコレクタの電圧よりも高くなると、横型ダイオード５のアノードからカソードに電流に流れる。
【０００９】
上述の特開平１０−２００１０２号公報は、ダイオードの代わりにＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）を横型ＩＧＢＴと共に集積化することも開示している。ＭＯＳＦＥＴには寄生ダイオードが形成されるので、この寄生ダイオードを逆導通時の電流経路として使用することができる。
【００１０】
図３は、このような半導体装置の典型的な構成を示す断面図である。図３の半導体装置１００Ａでは、図１の半導体装置１００の横型ダイオード５の代わりに横型ＭＯＳＦＥＴ６が形成される。横型ＭＯＳＦＥＴ６の構造は、下記の通りである：Ｎ型半導体層３の表面部にＰ型ウェル領域３１が形成され、そのＰ型ウェル領域３１にＮ＋型ソース領域３２及びＰ＋型コンタクト領域３３が形成されている。Ｐ型ウェル領域３１から離れてＮ型バッファ領域３４が形成され、そのＮ型バッファ領域３４にＮ＋型ドレイン領域３５が形成されている。Ｎ型半導体層３の、Ｎ＋型ソース領域３２とＮ型バッファ領域３４の間の部分にゲート絶縁膜３６が形成され、そのゲート絶縁膜３６の上にゲート電極３７が形成されている。ゲート絶縁膜３６及びゲート電極３７は、Ｐ型ウェル領域３１の一部を被覆するように形成されている。このような構造では、Ｐ＋型コンタクト領域３３、Ｐ型ウェル領域３１、Ｎ型半導体層３、Ｎ型バッファ領域３４及びＮ＋型ドレイン領域３５により、寄生ダイオード７が形成される。
【００１１】
図４は、図３の半導体装置の等価回路図である。ＩＧＢＴ４と並列にＭＯＳＦＥＴ６が接続される。このとき、ＭＯＳＦＥＴ６の寄生ダイオード７は、そのアノードがＩＧＢＴ４のエミッタに接続され、カソードがＩＧＢＴ４のコレクタに接続される。したがって、図３の構造では、寄生ダイオード７を逆導通時の電流経路として使用することができる。加えて、図３の構造では、順導通時に横型ＩＧＢＴ４に加えて横型ＭＯＳＦＥＴ６にも電流を流すことができるため、駆動能力を向上させることができる。
【特許文献１】特開平１０−２００１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１、図３の半導体装置は、いずれも、下記の２つの問題を有している。一つの問題は、熱破壊である。横型ＩＧＢＴは、順方向時に電流密度が高くなりやすく、熱破壊の問題を起こしやすい。もう一つの問題は、面積が大きいことである。図１、図３の半導体装置では、ダイオード又はＭＯＳＦＥＴが、横型ＩＧＢＴとは別個に集積化される。発明者の検討によれば、このような手法は、ＩＧＢＴの面積を無駄に大きくしている。
【課題を解決するための手段】
【００１３】
本発明の絶縁ゲートバイポーラトランジスタは、基板領域と、前記基板領域の表面部に形成されたコレクタ部とを具備する。前記コレクタ部は、バッファ領域と、前記バッファ領域に形成されたＰ＋型領域と、前記バッファ領域に形成されたＮ＋型領域とを備えている。
【発明の効果】
【００１４】
本発明によれば、面積が小さく、且つ、熱破壊が抑制されたＩＧＢＴを提供することができる。
【発明を実施するための最良の形態】
【００１５】
図５は、本発明の一実施形態の半導体装置１０の構成を示す断面図であり、図６は、図５の半導体装置１０の等価回路図である。図５に示されているように、本実施形態の半導体装置１０は、ＳＯＩ構造を有している。詳細には、半導体基板１に絶縁層２（典型的には、シリコン酸化膜層）が形成され、絶縁層２の上に、基板領域として使用されるＮ型半導体層３が形成されている。半導体基板１は、Ｎ型、Ｐ型のいずれであってもよい。
【００１６】
Ｎ型半導体層３の表面部には、横型ＩＧＢＴ４が形成されている。横型ＩＧＢＴ４の構造は下記の通りである：Ｎ型半導体層３の表面部にＰ型ウェル領域１１が形成され、そのＰ型ウェル領域１１にＮ＋型ソース領域１２及びＰ＋型コンタクト領域１３が形成されている。Ｐ型ウェル領域１１、Ｎ＋型ソース領域１２及びＰ＋型コンタクト領域１３は、ＩＧＢＴ４のエミッタ部として機能する。Ｎ＋型ソース領域１２及びＰ＋型コンタクト領域１３は、エミッタ端子４１に接続されている。
【００１７】
更に、Ｐ型ウェル領域１１から離れてＮ型バッファ領域１４が形成され、そのＮ型バッファ領域１４にＰ＋型コレクタ領域１５とＮ＋型コンタクト領域１８とが形成される。Ｎ型バッファ領域１４は、Ｎ型半導体層３よりも不純物濃度が高くなるように形成されている。Ｎ型バッファ領域１４、Ｐ＋型コレクタ領域１５、及びＮ＋型コンタクト領域１８は、ＩＧＢＴ４のコレクタ部として機能する。Ｐ＋型コレクタ領域１５、及びＮ＋型コンタクト領域１８は、コレクタ端子４２に接続されている。
【００１８】
加えて、Ｎ型半導体層３の、Ｎ＋型ソース領域１２とＮ型バッファ領域１４の間の部分にゲート絶縁膜１６が形成され、そのゲート絶縁膜１６の上にゲート電極１７が形成されている。ゲート絶縁膜１６及びゲート電極１７は、Ｐ型ウェル領域１１の一部を被覆するように形成されている。ゲート電極１７は、ゲート端子４３に接続されている。
【００１９】
本実施形態の半導体装置１０の重要な特徴は、Ｎ型バッファ領域１４に、Ｐ＋型コレクタ領域１５に加えてＮ＋型コンタクト領域１８が形成されていることである。このような構成は、ダイオードやＭＯＳＦＥＴを横型ＩＧＢＴ４に並列に接続する必要をなくして面積を有効に低減させると共に、熱破壊を有効に抑制する。詳細には、Ｐ＋型コンタクト領域１３、Ｐ型ウェル領域１１、Ｎ型半導体層３、Ｎ型バッファ領域１４、及びＮ＋型コンタクト領域１８が、寄生ダイオード８を形成する。この寄生ダイオード８は、図６に示されているように、そのカソードが横型ＩＧＢＴ４のコレクタに、アノードが横型ＩＧＢＴ４のエミッタに接続されるから、逆導通時の電流経路として機能する。したがって、本実施形態の半導体装置１０では、逆導通時の電流経路を確保するためのダイオードやＭＯＳＦＥＴを横型ＩＧＢＴ４と別に形成する必要がない。これは、半導体装置１０の面積を有効に低減させる。加えて、Ｎ＋型コンタクト領域１８は、順導通時の電流経路としても機能するため、Ｎ＋型コンタクト領域１８を設けることにより、コレクタ部における電流密度が低減する。電流密度の低減は、熱破壊の抑制に有効である。
【００２０】
以上には本発明の実施形態が詳細に記載されているが、本発明は、上記の実施形態に限定して解釈されてはならない。本発明のＩＧＢＴは、様々に変形可能である。例えば、図５では、１つのＰ＋型コレクタ領域１５と１つのＮ＋型コンタクト領域１８とが隣接する配置が図示されているが、Ｐ＋型コレクタ領域１５とＮ＋型コンタクト領域１８の配置は、様々に変更され得る。例えば、複数のＰ＋型コレクタ領域１５と複数のＮ＋型コンタクト領域１８が交互に配置されてもよい。Ｐ＋型コレクタ領域１５とＮ＋型コンタクト領域１８の配置によって横型ＩＧＢＴ４の電流駆動能力が変化するため、Ｐ＋型コレクタ領域１５とＮ＋型コンタクト領域１８の配置は、必要な電流駆動能力に応じて最適化される。
【００２１】
また、図５の半導体装置１０の各半導体領域の導電型を逆転させても、同様にＩＧＢＴとして機能することは、当業者には容易に理解されよう。この場合でも、コレクタ部のバッファ領域に、Ｐ＋型領域とＮ＋型領域の両方が形成されることに留意されたい。
【図面の簡単な説明】
【００２２】
【図１】図１は、横型ＩＧＢＴとダイオードとがモノリシックに集積化された半導体装置の典型的な構成を示す断面図である。
【図２】図２は、図１の半導体装置の等価回路図である。
【図３】図３は、横型ＩＧＢＴとＭＯＳＦＥＴとがモノリシックに集積化された半導体装置の典型的な構成を示す断面図である。
【図４】図４は、図３の半導体装置の等価回路図である。
【図５】図５は、本発明の一実施形態における半導体装置の構成を示す断面図である。
【図６】図６は、図５の半導体装置の等価回路図である。
【符号の説明】
【００２３】
１：半導体基板
２：絶縁層
３：Ｎ型半導体層
４：横型ＩＧＢＴ
５：横型ダイオード
６：ＭＯＳＦＥＴ
７、８：寄生ダイオード
１０、１００、１００Ａ：半導体装置
１１：Ｐ型ウェル領域
１２：Ｎ＋型ソース領域
１３：Ｐ＋型コンタクト領域
１４：Ｎ型バッファ領域
１５：Ｐ＋型コレクタ領域
１６：ゲート絶縁膜
１７：ゲート電極
１８：Ｎ＋型コンタクト領域
２１：Ｎ型拡散領域
２２：Ｎ＋型カソード領域
２３：Ｐ型拡散領域
２４：Ｐ＋型アノード領域
３１：Ｐ型ウェル領域
３２：Ｎ＋型ソース領域
３３：Ｐ＋型コンタクト領域
３４：Ｎ型バッファ領域
３５：Ｎ＋型ドレイン領域
３６：ゲート絶縁膜
３７：ゲート電極
４１：エミッタ端子
４２：コレクタ端子
４３：ゲート端子
【図１】
2010092978.tif 000003
【図２】
2010092978.tif 000004
【図３】
2010092978.tif 000005
【図４】
2010092978.tif 000006
【図５】
2010092978.tif 000007
【図６】
2010092978.tif 000008