(57)【要約】【課題】電源電圧が変動した場合でも発振周波数のばらつきを抑制する。【解決手段】電圧制御発振器４には電圧電流変換回路１０、駆動電流補整回路１１、及び発振回路２０が設けられる。電圧電流変換回路１０は制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏに応じた電圧電流変換された駆動電流を生成する。高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧の変動が発生した場合、駆動電流補整回路１１は電圧電流変換回路１０から出力される駆動電流の補整を行う。駆動電流補整回路１１により補整された駆動電流が発振回路２０に供給され、発振回路２０で制御電圧Ｖｖｃｏに応じた発振周波数が生成される。【選択図】  図２
2010062869.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、ｎ段（ただし、ｎは奇数）構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路と、
を具備することを特徴とする電圧制御発振器。
【請求項２】
前記駆動電流補整回路は、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記高電位側電源に接続される第１の抵抗と、ソースが前記第１の抵抗の他端に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン及び前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインがゲートに接続され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記駆動電流を補整する電流を前記電圧電流変換回路に供給することを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記電圧電流変換回路は、一端が前記高電位側電源に接続される第２の抵抗と、ソースが前記第２の抵抗の他端に接続され、ゲートに制御電圧が入力される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記駆動電流補整回路の前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、
前記遅延回路は、ソースが前記高電位側電源に接続され、ゲートが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第５のＰｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記第３及び第５のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第６のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第６のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインの間に設けられるインバータとを有することを特徴とする請求項２に記載の電圧制御発振器。
【請求項４】
前記電圧電流変換回路は、一端が前記高電位側電源に接続される第２の抵抗と、ソースが前記第２の抵抗の他端に接続され、ゲートに制御電圧が入力される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記駆動電流補整回路の前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、
前記遅延回路は、ソースが前記高電位側電源に接続され、ゲートが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第６のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第７のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第６のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前段の遅延回路の（＋）側の出力信号が入力され、ドレイン側から（−）側の出力信号を出力する第７のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第７のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前段の遅延回路の（−）側の出力信号が入力され、ドレイン側から（＋）側の出力信号を出力する第８のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第７及び第８のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記第３及び第５のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第９のＮｃｈ絶縁ゲート型電界効果トランジスタとを有することを特徴とする請求項２に記載の電圧制御発振器。
【請求項５】
高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路から出力される前記駆動電流を補整する電流と前記駆動電流とが入力され、補整された駆動電流を生成する補整駆動電流発生部と、前記高電位側電源と前記低電位側電源の間に設けられ、前記補整された駆動電流が入力される遅延回路とを有する遅延回路部がリング状にｎ段（ただし、ｎは奇数）接続され、前記制御電圧に応じた発振周波数を生成する発振回路と、
を具備することを特徴とする電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される制御電圧に応じて発振周波数を変調させる電圧制御発振器に関する。
【背景技術】
【０００２】
外部から入力される制御電圧に応じて発振周波数を変調させる電圧制御発振器（ＶＣＯ  Voltage  Controlled  Oscillatorとも呼称される）は、クロック信号を生成するＰＬＬ（Phase  Locked  Loop）回路などに使用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される電圧制御発振器では、電源ノイズなどにより高電位側電源と低電位側電源の間の電源電圧が変動すると出力される発振周波数がばらつくという問題点がある。
【特許文献１】特開２００５−３２８４３０号公報（頁８、図９）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電源電圧が変動した場合でも発振周波数のばらつきを抑制することができる電圧制御発振器を提供することができる。
【課題を解決するための手段】
【０００５】
本発明の一態様の電圧制御発振器は、高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、ｎ段（ただし、ｎは奇数）構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の電圧制御発振器は、高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路から出力される前記駆動電流を補整する電流と前記駆動電流とが入力され、補整された駆動電流を生成する補整駆動電流発生部と、前記高電位側電源と前記低電位側電源の間に設けられ、前記補整された駆動電流が入力される遅延回路とを有する遅延回路部がリング状にｎ段（ただし、ｎは奇数）接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電源電圧が変動した場合でも発振周波数のばらつきを抑制することができる電圧制御発振器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る電圧制御発振器について、図面を参照して説明する。図１はＰＬＬ回路を示すブロック図、図２は電圧制御発振器を示す回路図、図３は遅延回路を示す回路図、図４は比較例の電圧制御発振器を示す回路図である。本実施例では、電源電圧変動した場合に発生する発振周波数の変動を抑制する働きをする駆動電流補整回路を電圧制御発振器に設けている。
【００１０】
図１に示すように、ＰＬＬ（Phase  Locked  Loop）回路１には、位相比較器２、チャージポンプ回路・ループフィルタ部３、電圧制御発振器４、及び分周器５が設けられている。ＰＬＬ回路１は、ＩＣやＬＳＩ等の周波数逓倍回路などに使用される。
【００１１】
位相比較器２は、図示しないが、例えば、外部から入力される入力信号Ｆｉｎをクロック信号として入力する第１のフリップフロップ、帰還信号である分周信号Ｆｄｉｖをクロック信号として入力する第２のフリップフロップ、信号処理を行うゲート回路、及び位相差“０”付近の不感帯対策としての複数段のインバータからなる遅延回路を有する。
【００１２】
そして、位相比較器２は、入力信号Ｆｉｎ及び分周信号Ｆｄｉｖの位相を比較し、一方が他方に対して位相が進んでいるか遅れているかにより、ＵＰ信号である位相差信号Ｕｐ或いはＤＯＷＮ信号である位相差信号Ｄｎのいずれか一方の信号を出力する。なお、位相比較器２では、位相差“０”付近でも位相差信号Ｕｐと位相差信号Ｄｎが出力される。
【００１３】
チャージポンプ回路・ループフィルタ部３は、位相比較器２と電圧制御発振器４の間に設けられ、位相比較器２から出力された位相差信号Ｕｐと位相差信号Ｄｎが入力され、ループフィルタを介して、電圧制御発振器４の発振周波数を制御する制御電圧Ｖｖｃｏを電圧制御発振器４に供給する。
【００１４】
電圧制御発振器４は、ＶＣＯ（Voltage  Controlled  Oscillator）とも呼称され、チャージポンプ回路・ループフィルタ部３と分周器５の間に設けられ、チャージポンプ回路・ループフィルタ部３から出力された電圧制御発振器４に対する制御信号となる制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏの値に応じて発振周波数を変化させ、その信号を出力ノードから発振信号Ｆｏｕｔとして、分周器５及び外部に出力する。
【００１５】
図２に示すように、電圧制御発振器４には、電圧電流変換回路１０、駆動電流補整回路１１、及び発振回路２０が設けられる。
【００１６】
駆動電流補整回路１１には、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ４、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴＡ、及び抵抗Ｒ２が設けられる。駆動電流補整回路１１は、電源電圧変動が発生した場合、駆動電流を補整する電流を電圧電流変換回路１０に供給し、電圧電流変換回路１０から補整された駆動電流が発振回路２０に出力される。
【００１７】
ここでは、電圧制御発振器４を構成する絶縁ゲート型電界効果トランジスタにＭＯＳトランジスタ（ＭＯＳＦＥＴ  Metal  Oxide  Semiconductor  Field  Effect  Transistorとも呼称される）を用いているが、代わりにＭＩＳトランジスタ（ＭＩＳＦＥＴ  Metal  Insulator  Semiconductor  Field  Effect  Transistorとも呼称される）を用いてもよい。
【００１８】
抵抗Ｒ２は、一端が高電位側電源ＶＤＤに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴＡは、ソースが抵抗Ｒ２の他端に接続され、ゲートがノードＮ３に接続され、ドレインがノードＮ２に接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ４は、ドレインがノードＮ２及びゲートに接続され、ソースが低電位側電源ＶＳＳ側に接続される。
【００１９】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２は、ソースが高電位側電源ＶＤＤに接続され、ドレインがゲート、ノードＮ３、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴＡのゲートに接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５は、ドレインがゲート、ノードＮ３、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴＡのゲートに接続され、ソースが低電位側電源ＶＳＳ側に接続される。
【００２０】
電圧電流変換回路１０には、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３、及び抵抗Ｒ１が設けられる。
【００２１】
抵抗Ｒ１は、一端が高電位側電源ＶＤＤに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は、ソースが抵抗Ｒ１の他端に接続され、ドレインがノードＮ１に接続され、ゲートに制御電圧Ｖｖｃｏが入力され、ソース側から低電位側電源ＶＳＳ側に電流ＩＶＣ１を流す。
【００２２】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１は、ドレインがノードＮ１及びゲートに接続され、ソースが低電位側電源ＶＳＳ側に接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１は、ドレイン側から低電位側電源ＶＳＳ側に電流ＩＣＮＴ１を流す。
【００２３】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２は、ドレインがノードＮ１に接続され、ソースが低電位側電源ＶＳＳ側に接続され、ゲートが駆動電流補整回路１１のノードＮ２に接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２は、ドレイン側から低電位側電源ＶＳＳ側に電流ＩＤ１を流す。
【００２４】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２及びＮＴ４は、カレントミラー回路を構成する。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２のドレイン側から低電位側電源ＶＳＳ側に流れる電流ＩＤ１は、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ４のドレイン側から低電位側電源ＶＳＳ側に流れる電流のミラー倍された電流となる。
【００２５】
ここで、電流ＩＶＣ１、電流ＩＣＮＴ１、電流ＩＤ１の関係は、
IVC1＝ICNT1＋ID1・・・・・・・・・式（１）
と表される。つまり、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１で発生した電流ＩＶＣ１は、電流ＩＣＮＴ１と電流ＩＤ１に分割される。
【００２６】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ４及びゲートに接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６は、ドレインがノードＮ４、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３のドレインに接続され、ソースが低電位側電源ＶＳＳ側に接続され、ゲートがノードＮ５、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１のゲート、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１のドレインに接続される。
【００２７】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１及びＮＴ６はカレントミラー回路を構成する。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６のドレイン側から低電位側電源ＶＳＳ側に流れる電流は、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１のドレイン側から低電位側電源ＶＳＳ側に流れる電流ＩＣＮＴ１のミラー倍された電流となる。この電流ＩＣＮＴ１が、カレントミラー回路を介して後述する発振回路２０の補整された駆動電流となる。
【００２８】
発振回路２０には、ｎ段（ただし、ｎは奇数）構成の遅延回路３１乃至３ｎがループ状に設けられ、最終段の遅延回路３ｎから発振信号Ｆｏｕｔが出力され、この発振信号Ｆｏｕｔは１段目の遅延回路３１に帰還入力される。遅延回路３１乃至３ｎには、ノードＮ４から駆動電圧ＢＰとノードＮ５から駆動電圧ＢＮが供給され、制御電圧Ｖｖｃｏに応じた駆動電流が供給されることとなる。ここでは、遅延回路３１乃至３ｎには、１入力１出力型のＳｉｎｇｌｅ  Ｅｎｄ型遅延回路を用いているが、例えば、差動構成のＤｕａｌ  Ｅｎｄ型遅延回路などを用いてもよい。
【００２９】
図３に示すように、遅延回路３１乃至３ｎには、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１２、及びコンデンサＣ１がそれぞれ設けられる。
【００３０】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１は、ソースが高電位側電源ＶＤＤに接続され、ゲートに駆動電圧ＢＰが印加される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１はカレントミラー回路を構成し、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１には、駆動電流補整回路１１により補整された高電位側駆動電流が供給される。
【００３１】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２は、ソースが低電位側電源ＶＳＳに接続され、ゲートに駆動電圧ＢＮが供給される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２は、カレントミラー回路を構成し、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２には、駆動電流補整回路１１により補整された低電位側駆動電流が供給される。
【００３２】
インバータＩＮＶ１は、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１のドレインとＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２のドレインの間に設けられ、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１２とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１１から構成され、入力ＩＮは前段のインバータの出力ＯＵＴに接続され、出力ＯＵＴは後段のインバータの入力ＩＮに接続される。
【００３３】
コンデンサＣ１は、一端がインバータＩＮＶ１の出力ＯＵＴに接続され、他端が低電位側電源ＶＳＳに接続される。コンデンサＣ１は、遅延回路３１乃至３ｎの遅延素子として用いられる。ここでは、コンデンサＣ１を遅延素子として設けているが、コンデンサＣ１を省略してもよい。
【００３４】
分周器５は、電圧制御発振器４と位相比較器２の間に設けられ、電圧制御発振器４から出力された発振信号Ｆｏｕｔが入力され、発振信号Ｆｏｕｔの周波数を１／Ｎに分周して位相比較器２に出力する。
【００３５】
図４に示すように、比較例の電圧制御発振器７０には、電圧電流変換回路６０と発振回路２０が設けられる。比較例の電圧制御発振器７０は、本実施例の電圧電流変換回路１０よりも簡略な回路構成を有する。
【００３６】
電圧電流変換回路６０には、定電流源６１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６２、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ６１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ６２が設けられる。電圧電流変換回路６０は、制御電圧Ｖｖｃｏを電圧電流変換して制御電圧Ｖｖｃｏに応じた駆動電流を生成し、この駆動電流を発振回路２０に供給する。
【００３７】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ６１は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ１１に接続され、ゲートに制御電圧Ｖｖｃｏが入力され、ソース側から低電位側電源ＶＳＳ側に電流ＩＶＣ０を流す。定電流源６１は、一定な電流ＩＢ０を生成してノードＮ１１に出力する。
【００３８】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６１は、ドレインがノードＮ１１及びゲートに接続され、ソースが低電位側電源ＶＳＳ側に接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６１は、ドレイン側から低電位側電源ＶＳＳ側に電流ＩＣＮＴ０を流す。
【００３９】
ここで、電流ＩＶＣ０、電流ＩＣＮＴ０、電流ＩＢ０の関係は、
ICNT0＝IVC0＋IB0・・・・・・・・・・・・式（２）
と表される。つまり、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６１のドレイン側から低電位側電源ＶＳＳ側に流れる電流ＩＣＮＴ０は、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ６１のソース側から低電位側電源ＶＳＳ側に流れる電流ＩＶＣ０と一定な電流ＩＢ０の和である。
【００４０】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ６２は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ１２及びゲートに接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６２は、ドレインがノードＮ１２、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ６２のドレインに接続され、ソースが低電位側電源ＶＳＳ側に接続され、ゲートがノードＮ１１及びＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ６１のゲートに接続される。
【００４１】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６１及びＮＴ６２はカレントミラー回路を構成し、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６１のドレイン側から低電位側電源ＶＳＳ側に流れる電流ＩＣＮＴ０のミラー倍された電流が、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６２のドレイン側から低電位側電源ＶＳＳ側に流れる。
【００４２】
発振回路２０の遅延回路３１乃至３ｎには、ノードＮ１２から駆動電圧ＢＰが供給され、ノードＮ１１から駆動電圧ＢＮが供給され、制御電圧Ｖｖｃｏに応じた駆動電流が供給されることとなる。
【００４３】
次に、電圧制御発振器の発振周波数Ｆ、電圧制御発振器の遅延容量Ｃ、電圧制御発振器の駆動電流Ｉ（ｖ）、高電位側電源ＶＤＤと低電位側電源ＶＳＳ間の電圧Ｖｄｄの関係について説明する。
【００４４】
電圧制御発振器の発振周波数Ｆは、
F∝(1／C)×{I(v)／Vdd}・・・・・・・・・・・・式（３）
と表される。
【００４５】
式（３）から、高電位側電源ＶＤＤと低電位側電源ＶＳＳ間の電圧Ｖｄｄが増加（例えば、高電位側電源VDD電圧が増加）すると、電圧制御発振器の発振周波数Ｆが減少する。高電位側電源ＶＤＤと低電位側電源ＶＳＳ間の電圧Ｖｄｄが減少（例えば、高電位側電源VDD電圧が減少）すると、電圧制御発振器の発振周波数Ｆが増大する。
【００４６】
高電位側電源ＶＤＤと低電位側電源ＶＳＳ間の電圧Ｖｄｄの変動分をΔＶｄｄとし、電圧制御発振器の駆動電流Ｉ（ｖ）の変動分をΔＩ（ｖ）とすると、式（３）は、
F∝(1／C)×[{I(v)±ΔI(v)}／{Vdd±ΔVdd}]・・・式（４）
と表される。
【００４７】
電圧制御発振器の遅延容量Ｃは、一定な値に設定しているので、｛Ｉ（ｖ）±ΔＩ（ｖ）／Ｖｄｄ±ΔＶｄｄ｝の項を一定にできれば、電源電圧が変動しても電圧制御発振器の発振周波数Ｆは変動せず、発振周波数Ｆのばらつきが大幅に低減できることになる。
【００４８】
本実施例では、電源電圧が変動（ΔＶｄｄが発生）した場合、式（４）を一定するために、駆動電流補整回路１１から補整電流を電圧電流変換回路１０へ供給する。
【００４９】
次に、電圧制御発振器の動作について図５及び図６を参照して説明する。図５は、駆動電流補整回路の動作を示す図、図中実線は本実施例の特性を示し、図中破線は比較例の特性を示し、図６は発振周波数のばらつきを示す図、図６（ａ）は本実施例のばらつきを示す図、図６（ｂ）は比較例のばらつきを示す図である。ここでは、高電位側電源ＶＤＤ電圧が変動した場合である。
【００５０】
図５に示すように、比較例では高電位側電源ＶＤＤが電圧変動のない所定の電圧であるＶＤＤａのとき、発振周波数は所定のＦａとなる。高電位側電源ＶＤＤ電圧が高電位側に変化してＶＤＤｂになると、発振周波数はＦａよりも低いＦｂとなる。高電位側電源ＶＤＤ電圧が低電位側に変化してＶＤＤｃになると、発振周波数はＦａよりも高いＦｃとなる。
【００５１】
それに対して、本実施例では、高電位側電源ＶＤＤ電圧が高電位側に変化してＶＤＤｂになると、駆動電流補整回路１１が電圧電流変換回路１０のＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ２に流れる電流ＩＤ１を減少させる。その結果、電圧電流変換回路１０のＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１に流れる電流ＩＣＮＴ１が増加する。このため、電流ＩＣＮＴ１の増加分が式（４）の項[{I(v)±ΔI(v)}／{Vdd±ΔVdd}]が一定となるΔＩ（ｖ）に相当し、発振周波数は所定のＦａとなる。
【００５２】
高電位側電源ＶＤＤ電圧が低電位側に変化してＶＤＤｃになると、駆動電流補整回路１１が電圧電流変換回路１０のＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ２に流れる電流ＩＤ１を増大させる。その結果、電圧電流変換回路１０のＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１に流れる電流ＩＣＮＴ１が減少する。このため、電流ＩＣＮＴ１の減少分が式（４）の項[{I(v)±ΔI(v)}／{Vdd±ΔVdd}]が一定となるΔＩ（ｖ）に相当し、発振周波数は所定のＦａとなる。
【００５３】
図６（ａ）に示すように、本実施例の電圧制御発振器４では、高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧の変動のない発振周波数ばらつきΔｆ（ＤＣ）に対して、例えば高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧が正弦波振幅変動しても、発振周波数ばらつきΔｆ（ＡＣ）１の増加を大幅に抑制することができる。しかも発振周波数（中心）ｆＶＣＯの変動もない。
【００５４】
一方、図６（ｂ）に示すように、比較例の電圧制御発振器７０では、高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧の変動のない発振周波数ばらつきΔｆ（ＤＣ）に対して、例えば高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧が正弦波振幅変動すると、発振周波数ばらつきΔｆ（ＡＣ）２は大幅に増加する。しかも、左右に２つのピークを有する周波数分布となる。
【００５５】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路１０、駆動電流補整回路１１、及び発振回路２０が設けられる。電圧電流変換回路１０には、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ６、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３、及び抵抗Ｒ１が設けられる。電圧電流変換回路１０は、制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏに応じた電圧電流変換された駆動電流を生成する。駆動電流補整回路１１には、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ４、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴＡ、及び抵抗Ｒ２が設けられる。高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧の変動が発生した場合、駆動電流補整回路１１は電圧電流変換回路１０から出力される駆動電流を補整する働きをする。駆動電流補整回路１１により補整された駆動電流が発振回路２０に供給され、発振回路２０で制御電圧Ｖｖｃｏに応じた発振周波数が生成される。
【００５６】
このため、駆動電流補整回路を設けない比較例の電圧制御発振器７０と比較し、本実施例の電圧制御発振器４は発振信号の電源電圧に対する発振周波数ばらつきを大幅に低減することができる。また、本実施例の電圧制御発振器４を有するＰＬＬ回路１から出力されるクロック信号を所定のタイミングに入れることができ、揺れの発生を大幅に抑制することができる。更に、電圧制御発振器専用の定電源電圧発生回路、大容量のコンデンサ、分周器などを用いて電圧制御発振器の発振信号のばらつきを抑制する場合と比較し、駆動電流補整回路１１を用いた本実施例の電圧制御発振器４では、回路規模の増大を抑制でき、チップサイズの増大を抑制でき、消費電流の増大を抑制することができる。
【００５７】
なお、本実施例では、ゲートに制御電圧Ｖｖｃｏが入力される電圧電流変換回路１０のトランジスタにＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１を使用しているが、代わりにＮｃｈ絶縁ゲート型電界効果トランジスタを用いてもよい。また、電圧制御発振器４にカレントミラー回路を用いているが、代わりにウイルソン型定電流回路などを用いてもよい。ウイルソン型定電流回路を用いると、カレントミラー回路と比較して電源変動やトランジスタの特性ばらつきにより発生する電流ばらつき（ミラー電流のばらつき）を低減することができる。
【実施例２】
【００５８】
次に、本発明の実施例２に係る電圧制御発振器について、図面を参照して説明する。図７は電圧制御発振器を示す回路図、図８は遅延回路を示す回路図である。本実施例では、駆動電流補整回路の構成を変更している。
【００５９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６０】
図７に示すように、電圧制御発振器４ａには、電圧電流変換回路１０、駆動電流補整回路１１ａ、及び発振回路２０ａが設けられる。
【００６１】
駆動電流補整回路１１ａには、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴＡ、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ４、及び抵抗Ｒ２乃至４が設けられる。駆動電流補整回路１１ａは、実施例１と同様に電源電圧変動が発生した場合に電圧電流変換回路１０から出力される駆動電流を補整する働きをする。
【００６２】
抵抗Ｒ３は、一端が高電位側電源ＶＤＤに接続され、他端がノードＮ３に接続される。抵抗Ｒ４は、一端がノードＮ３に接続され、他端が低電位側電源ＶＳＳに接続される。なお、駆動電流補整回路１１ａの駆動電流の補整動作は実施例１の駆動電流補整回路１１と同様なので説明を省略する。
【００６３】
発振回路２０ａには、ｎ段（ただし、ｎは奇数）構成の遅延回路３１ａ乃至３ｎａがループ状に設けられ、最終段の遅延回路３ｎａの出力ＯＵＴ（−）側から発振信号Ｆｏｕｔが出力され、この発振信号Ｆｏｕｔは１段目の遅延回路３１ａの入力ＩＮ（＋）に帰還入力され、最終段の遅延回路３ｎａの出力ＯＵＴ（＋）側から１段目の遅延回路３１ａの入力ＩＮ（−）に帰還入力される。
【００６４】
遅延回路３１ａ乃至３ｎａには、ノードＮ４から駆動電圧ＢＰが供給され、ノードＮ５から駆動電圧ＢＮが供給され、制御電圧Ｖｖｃｏに応じた駆動電流が供給されることとなる。遅延回路３１ａ乃至３ｎａは、Ｄｕａｌ  Ｅｎｄ型（差動型  ２入力２出力型）遅延回路である。
【００６５】
図８に示すように、遅延回路３１ａ乃至３ｎａには、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２１乃至２３、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ２２がそれぞれ設けられる。
【００６６】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２１は、ソースが高電位側電源ＶＤＤに接続され、ゲートがノードＮ４に接続され、ゲートに駆動電圧ＢＰが印加される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２２は、ソースが高電位側電源ＶＤＤに接続され、ゲートがノードＮ４に接続され、ゲートに駆動電圧ＢＰが印加される。
【００６７】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ２１はカレントミラー回路を構成し、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２１には補整された高電位側駆動電流が供給される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ２２はカレントミラー回路を構成し、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ２２には補整された高電位側駆動電流が供給される。
【００６８】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ２２は差動対をなす。
【００６９】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２１は、ドレインがＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ２１のドレインに接続され、ゲートに入力ＩＮ（＋）が入力され、ドレイン側から出力ＯＵＴ（−）が出力される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２２は、ドレインがＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ２２のドレインに接続され、ゲートに入力ＩＮ（−）が入力され、ドレイン側から出力ＯＵＴ（＋）が出力される。
【００７０】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２３は、ドレインがＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ２１及びＮＴ２２のソースに接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートがノードＮ５に接続され、ゲートに駆動電圧ＢＮが供給される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ２３は、カレントミラー回路を構成し、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ２３には補整された低電位側駆動電流が印加される。
【００７１】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路１０、駆動電流補整回路１１ａ、及び発振回路２０ａが設けられる。電圧電流変換回路１０は、制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏに応じた電圧電流変換された駆動電流を生成する。駆動電流補整回路１１ａには、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴＡ、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ４、及び抵抗Ｒ２乃至４が設けられる。高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧の変動が発生した場合、駆動電流補整回路１１ａは電圧電流変換回路１０から出力される駆動電流を補整する働きをする。駆動電流補整回路１１ａにより補整された駆動電流が発振回路２０ａに供給され、発振回路２０ａで制御電圧Ｖｖｃｏに応じた発振周波数が生成される。
【００７２】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、本実施例の電圧制御発振器４ａの発振信号の電源電圧変動に対する発振周波数ばらつきを大幅に低減することができる。
【００７３】
なお、本実施例では、遅延回路３１ａ乃至３ｎａの高電位側電源ＶＤＤ側にＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ２１及びＰＴ２２を設け、遅延回路３１ａ乃至３ｎａの低電位側電源ＶＳＳ側にＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ２３を設けているが、代わりに高電位側電源ＶＤＤ側にＰｃｈ絶縁ゲート型電界効果トランジスタを一つ設け、低電位側電源ＶＳＳ側にＮｃｈ絶縁ゲート型電界効果トランジスタを２つ並列に設けてもよい。
【実施例３】
【００７４】
次に、本発明の実施例３に係る電圧制御発振器について、図面を参照して説明する。図９は電圧制御発振器を示す回路図である。本実施例では、電圧電流変換回路の構成を変更している。
【００７５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７６】
図９に示すように、電圧制御発振器４ｂには、電圧電流変換回路１０ｂ、駆動電流補整回路１１、及び発振回路２０が設けられる。
【００７７】
電圧電流変換回路１０ｂには、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ３１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ３２、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１乃至３５が設けられる。電圧電流変換回路１０ｂは、制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏを電圧電流変換した駆動電流を発振回路２０に供給する。
【００７８】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ２１及びゲートに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１は、高電位側電源ＶＤＤ側からドレイン側に電流ＩＣＮＴ２を流す。
【００７９】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３２は、ソースがノードＮ２１に接続され、ゲートに制御電圧Ｖｖｃｏが入力される。抵抗Ｒ１１は、一端がＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３２のドレインに接続され、他端が低電位側電源ＶＳＳに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３２は、ソース側から低電位側電源ＶＳＳ側に電流ＩＶＣ２を流す。
【００８０】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３３は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ２１に接続され、ゲートがＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３４のゲートに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３３は、高電位側電源ＶＤＤ側からドレイン側に電流ＩＤ２を流す。
【００８１】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３４は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ２２及びゲートに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３４は、高電位側電源ＶＤＤ側からドレイン側に電流を流す。
【００８２】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３３及びＰＴ３４はカレントミラー回路を構成する。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３３に流れる電流ＩＤ２は、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３４に流れる電流のミラー倍された電流である。
【００８３】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ３１は、ドレインがノードＮ２２に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートが駆動電流補整回路１１のノードＮ２に接続される。
【００８４】
ここで、電流ＩＶＣ２、電流ＩＣＮＴ２、電流ＩＤ２の関係は、
IVC2＝ICNT2＋ID2・・・・・・・・・・・・式（５）
と表される。つまり、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３２に流れる電流ＩＶＣ２は、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１に流れる電流ＩＣＮＴ２とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３３に流れる電流ＩＤ２の和である。
【００８５】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３５は、ソースが高電位側電源ＶＤＤに接続され、ゲートがノードＮ２１及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１のゲートに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１及びＰＴ３５はカレントミラー回路を構成し、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３５に流れる電流は、高電位側電源ＶＤＤ側からＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１に流れる電流ＩＣＮＴ２のミラー倍された電流である。
【００８６】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ３２は、ドレインがノードＮ２３及びゲートに接続され、ソースが低電位側電源ＶＳＳ側に接続される。高電位側電源ＶＤＤ側からＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３５に電流が流れるとその電流は低電位側電源ＶＳＳ側に流れる。
【００８７】
高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧変動が発生すると駆動電流補整回路１１のＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ４のドレイン側から低電位側電源ＶＳＳ側に流れる電流が変化し、カレントミラー回路を構成するＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ３１のドレイン側から低電位側電源ＶＳＳ側に流れる電流も変化する。このため、高電位側電源ＶＤＤ側からＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３４のドレイン側に流れる電流も変化する。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ３４とカレントミラー回路を構成するＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３３に流れる電流ＩＤ２も変化する。
【００８８】
この結果、駆動電流補整回路１１は、電源電圧変動が発生した場合、電圧電流変換回路１０ｂで制御電圧Ｖｖｃｏに応じて電圧電流変換された駆動電流の補正を実施例１と同様に行う。
【００８９】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路１０ｂ、駆動電流補整回路１１、及び発振回路２０が設けられる。電圧電流変換回路１０ｂには、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ３１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ３２、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３１乃至３５が設けられる。電圧電流変換回路１０ｂは、制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏに応じた電圧電流変換された駆動電流を生成する。高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧の変動が発生した場合、駆動電流補整回路１１は電圧電流変換回路１０ｂから出力される駆動電流の補整を行う。駆動電流補整回路１１により補整された駆動電流が発振回路２０に供給され、発振回路２０で制御電圧Ｖｖｃｏに応じた発振周波数が生成される。
【００９０】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、電圧制御発振器４ｂは発振信号の電源電圧変動に対する周波数ばらつきを大幅に低減することができる。
【００９１】
なお、本実施例では、制御電圧Ｖｖｃｏがゲートに入力される電圧電流変換回路１０ｂのトランジスタにＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ３２を使用しているが、代わりにＮｃｈ絶縁ゲート型電界効果トランジスタを用いてもよい。
【実施例４】
【００９２】
次に、本発明の実施例４に係る電圧制御発振器について、図面を参照して説明する。図１０は電圧制御発振器を示す回路図、図１１は遅延回路を示す回路図である。本実施例では、発振回路の遅延回路部に駆動電流補整回路を設けている。
【００９３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９４】
図１０に示すように、電圧制御発振器４ｃには、電圧電流変換回路１０ｃと発振回路２０ｃが設けられる。
【００９５】
電圧電流変換回路１０ｃには、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４２、及び抵抗Ｒ２１が設けられる。電圧電流変換回路１０ｃは、制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏを電圧電流変換した電流を発振回路２０ｃに供給する。
【００９６】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４１は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ３１及びゲートに接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４２は、ソースがノードＮ３１に接続され、ゲートに制御電圧Ｖｖｃｏが入力される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４２は、ソースから低電位側電源ＶＳＳ側に電流を流す。抵抗Ｒ２１は、一端がＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ４２のドレインに接続され、他端が低電位側電源ＶＳＳに接続される。
【００９７】
発振回路２０ｃには、ｎ段（ただし、ｎは奇数）構成の遅延回路部３１ｃ乃至３ｎｃがループ状に設けられ、最終段の遅延回路部３ｎｃから発振信号Ｆｏｕｔが出力され、この発振信号Ｆｏｕｔは１段目の遅延回路部３１ｃに帰還入力される。
【００９８】
図１１に示すように、遅延回路部３１ｃ乃至３ｎｃには、駆動電流補整回路１１、補整駆動電流発生部４０、及び遅延回路３１が設けられる。遅延回路部３１ｃ乃至３ｎｃは、Ｓｉｎｇｌｅ  Ｅｎｄ型（１入力１出力型）遅延回路である。
【００９９】
補整駆動電流発生部４０は、電圧電流変換回路１０ｃから出力される駆動電流と駆動電流補整回路１１から出力される駆動電流を補整する電流とが入力され、補整された駆動電流を生成する。遅延回路部３１ｃ乃至３ｎｃでは、高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧変動が発生した場合、駆動電流補整回路１１に基づいて、補整された駆動電流が補整駆動電流発生部４０で生成される。
【０１００】
補整駆動電流発生部４０には、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ５１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ５２、及びＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ５１乃至５３が設けられる。
【０１０１】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ５１は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ３２に接続され、ゲートがノードＮ３１に接続される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４１とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ５１は、カレントミラー回路を構成する。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ５１に流れる電流ＩＶＣ３は、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４１に流れる電流のミラー倍されたものである。
【０１０２】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５１は、ドレインがノードＮ３２に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートが駆動電流補整回路１１のノードＮ２に接続され、低電位側電源ＶＳＳ側に電流ＩＤ３を流す。
【０１０３】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５２は、ドレインがノードＮ３２及びゲートに接続され、ソースが低電位側電源ＶＳＳに接続され、低電位側電源ＶＳＳ側に電流ＩＣＮＴ３を流す。
【０１０４】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ５２は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ３３及びゲートに接続される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５３は、ドレインがノードＮ３３に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートがノードＮ３２に接続され、低電位側電源ＶＳＳ側に電流を流す。
【０１０５】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５２とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ５３はカレントミラー回路を構成する。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５３から低電位側電源ＶＳＳ側に流れる電流は、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５２から低電位側電源ＶＳＳ側に流れる電流ＩＣＮＴ３のミラー倍されたものである。
【０１０６】
ここで、電流ＩＶＣ３、電流ＩＣＮＴ３、電流ＩＤ３の関係は、
IVC3＝ICNT3＋ID3・・・・・・・・・・・・式（６）
と表される。
【０１０７】
遅延回路３１には、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１１、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１２、及びコンデンサＣ１が設けられる。
【０１０８】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１は、ソースが高電位側電源ＶＤＤに接続され、ゲートがノードＮ３３に接続され、ゲートに駆動電圧ＢＰが印加される。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ５２とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１はカレントミラー回路を構成する。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１には、補整された高電位駆動電流が供給される。
【０１０９】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２は、ソースが低電位側電源ＶＳＳに接続され、ゲートがノードＮ３２に接続され、ゲートに駆動電圧ＢＮが印加される。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ５２とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２は、カレントミラー回路を構成する。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１２には、補整された低電位側駆動電流が供給される。
【０１１０】
この結果、発振回路２０ｃの遅延回路部３１ｃ乃至３ｎｃにそれぞれ設けられる駆動電流補整回路１１は、電源電圧変動が発生した場合、電圧電流変換回路１０ｃで制御電圧Ｖｖｃｏに応じて電圧電流変換された駆動電流の補整を行う。
【０１１１】
上述したように、本実施例の電圧制御発振器では、電圧電流変換回路１０ｃと発振回路２０ｃが設けられる。電圧電流変換回路１０ｃには、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ４２、及び抵抗Ｒ２１が設けられる。電圧電流変換回路１０ｃは、制御電圧Ｖｖｃｏが入力され、制御電圧Ｖｖｃｏに応じた電圧電流変換された駆動電流を生成する。発振回路２０ｃには、ｎ段（ただし、ｎは奇数）構成の遅延回路部３１ｃ乃至３ｎｃがループ状に設けられる。遅延回路部３１ｃ乃至３ｎｃには、駆動電流補整回路１１、補整駆動電流発生部４０、及び遅延回路３１が設けられる。高電位側電源ＶＤＤと低電位側電源ＶＳＳの間の電源電圧の変動が発生した場合、駆動電流補整回路１１は電圧電流変換回路１０ｃから出力される駆動電流の補整を行う。駆動電流補整回路１１により補整された駆動電流が遅延回路部３１ｃ乃至３ｎｃの遅延回路３１にそれぞれ供給され、発振回路２０ｃで制御電圧Ｖｖｃｏに応じた発振周波数が生成される。
【０１１２】
このため、駆動電流補整回路を設けない電圧制御発振器と比較し、本実施例の電圧制御発振器４ｃは発振信号の電源電圧変動に対する発振周波数ばらつきを大幅に低減することができる。
【０１１３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１１４】
例えば、実施例では、電圧制御発振器に駆動電流補整回路を適用したが、ＤＬＬ（Delay  Locked  Loop）回路やＳＭＤ（Synchronous  Mirror  delay）回路などに駆動電流補整回路を適用することができる。
【０１１５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、記高電位側電源と前記低電位側電源の間の電源電圧変動を検知し、変動した電源電圧に応じて前記駆動電流を補整する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力される遅延回路がｎ段（ただし、ｎは奇数）リング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備する電圧制御発振器。
【０１１６】
（付記２）  高電位側電源と低電位側電源の間に設けられ、制御電圧が入力され、前記制御電圧を駆動電流に変換する電圧電流変換回路と、一端が前記高電位側電源に接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が前記低電位側電源に接続される第２の抵抗と、一端が前記高電位側電源に接続される第３の抵抗と、ソースが前記第３の抵抗の他端に接続され、ゲートが前記第１の抵抗の他端及び前記第２の抵抗の一端に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインがゲート及び前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記低電位側電源に接続さる第１のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記駆動電流を補整する電流を前記電圧電流変換回路に供給する駆動電流補整回路と、前記高電位側電源と前記低電位側電源の間に設けられ、前記駆動電流補整回路により補整された駆動電流が入力され、ｎ段（ただし、ｎは奇数）構成の遅延回路がリング状に接続され、前記制御電圧に応じた発振周波数を生成する発振回路とを具備する電圧制御発振器。
【０１１７】
（付記３）  前記遅延回路はインバータを有するＳｉｎｇｌｅ  Ｅｎｄ型遅延回路或いは差動構成のＤｕａｌ  Ｅｎｄ型遅延回路である付記１又は２に記載の電圧制御発振器。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施例１に係るＰＬＬ回路を示すブロック図。
【図２】本発明の実施例１に係る電圧制御発振器を示す回路図。
【図３】本発明の実施例１に係る遅延回路を示す回路図。
【図４】本発明の実施例１に係る比較例の電圧制御発振器を示す回路図。
【図５】本発明の実施例１に係る駆動電流補整回路の動作を説明する図。
【図６】本発明の実施例１に係る発振周波数のばらつきを示す図。
【図７】本発明の実施例２に係る電圧制御発振器を示す回路図。
【図８】本発明の実施例２に係る遅延回路を示す回路図。
【図９】本発明の実施例３に係る電圧制御発振器を示す回路図。
【図１０】本発明の実施例４に係る電圧制御発振器を示す回路図。
【図１１】本発明の実施例４に係る遅延回路を示す回路図。
【符号の説明】
【０１１９】
１  ＰＬＬ回路
２  位相比較器
３  チャージポンプ回路・ループフィルタ部
４、４ａ、４ｂ、４ｃ、７０  電圧制御発振器
５  分周器
１０、１０ｂ、１０ｃ、６０  電圧電流変換回路
１１、１１ａ  駆動電流補整回路
２０、２０ａ、２０ｃ  発振回路
３１〜３ｎ、３１ａ〜３ｎａ  遅延回路部
４０  補整駆動電流発生部
６１  定電流源
ＢＰ、ＢＮ  駆動電圧
Ｃ１  コンデンサ
Ｄｎ、Ｕｐ  位相差信号
Ｆｉｎ  入力信号
Ｆｄｉｖ  分周信号
Ｆｏｕｔ  発振信号
ｆＶＣＯ  発振周波数（中心）
ＩＢ０、ＩＤ１、ＩＤ２、ＩＤ３、ＩＣＮＴ０、ＩＣＮＴ１、ＩＣＮＴ２、ＩＣＮＴ３、ＩＶＣ０、ＩＶＣ１、ＩＶＣ２、ＩＶＣ３  電流
ＩＮ、ＩＮ（＋）、ＩＮ（−）  入力
ＩＮＶ１  インバータ
Ｎ１〜５、Ｎ１１、Ｎ１２、Ｎ２１〜２３、Ｎ３１〜３３  ノード
ＮＴ１、ＮＴ２、ＮＴ４〜６、ＮＴ１１、ＮＴ１２、ＮＴ２１〜２３、ＮＴ３１、ＮＴ３２、ＮＴ５１〜５３、ＮＴ６１、ＮＴ６２  Ｎｃｈ絶縁ゲート型電界効果トランジスタ
ＯＵＴ、ＯＵＴ（＋）、ＯＵＴ（−）  出力
ＰＴ１〜３、ＰＴ１１、ＰＴ１２、ＰＴ２１、ＰＴ２２、ＰＴ３１〜３５、ＰＴ４１、ＰＴ４２、ＰＴ５１、ＰＴ５２、ＰＴ６１、ＰＴ６２、ＰＴＡ  Ｐｃｈ絶縁ゲート型電界効果トランジスタ
Ｒ１〜４、Ｒ１１、Ｒ２１  抵抗
ＶＤＤ  高電位側電源
ＶＳＳ  低電位側電源
Ｖｖｃｏ  制御電圧
Δｆ（ＤＣ）、Δｆ（ＡＣ）１、Δｆ（ＡＣ）２  発振周波数ばらつき
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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