(57)【要約】【課題】表面に段差部分を有する構造物を覆う上部絶縁膜を基板全面に亘って均一に表面平坦化し、上部絶縁膜の表面平坦化及び膜厚均一化を共に実現して、所期の半導体素子を安定且つ確実に形成する。【解決手段】半導体基板１上に、多層配線構造の下層部分２を適宜形成した後、半導体基板１のベベル部１ａを覆うように、下層部分２と略同等の膜厚に縁部絶縁膜１４を形成し、上部絶縁膜１１ａをＣＭＰで表面研磨して平坦化する。【選択図】図５
2010212525.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上方に、表面に段差部分を有する構造物を形成する工程と、
前記構造物が形成された前記半導体基板の縁部分を覆うように、縁部絶縁膜を形成する工程と、
前記構造物及び前記縁部絶縁膜を覆うように、上部絶縁膜を形成する工程と、
前記上部絶縁膜の表面を研磨して平坦化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上方に、表面に段差部分を有する構造物を形成する工程と、
前記構造物及び前記半導体基板の縁部分を覆うように、上部絶縁膜を形成する工程と、
前記上部絶縁膜上の前記縁部分に相当する部分を覆うように、縁部絶縁膜を形成する工程と、
前記上部絶縁膜の表面を研磨して平坦化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記構造物は、層間絶縁膜内に配線及び当該配線と接続された接続部とが形成されてなる配線構造が複数積層されてなるものであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
主面上方に形成された、層間絶縁膜内に配線及び当該配線と接続された接続部とを備えた配線構造が複数積層されて表面に段差部分を有する構造物と、
縁部分を覆うように形成された縁部絶縁膜と、
前記構造物及び前記縁部絶縁膜を覆うように形成されており、表面が研磨されて平坦化されてなる上部絶縁膜と
を含むことを特徴とする半導体基板。
【請求項５】
主面上方に形成された、層間絶縁膜内に配線及び当該配線と接続された接続部とを備えた配線構造が複数積層されて表面に段差部分を有する構造物と、
前記構造物及び前記半導体基板の縁部分を覆うように形成されており、表面が研磨されて平坦化されてなる上部絶縁膜と、
前記上部絶縁膜上の前記縁部分に相当する部分を覆うように形成された縁部絶縁膜と
を含むことを特徴とする半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造が形成されてなる半導体基板及び配線構造を含む半導体素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板上に複数の層を積層形成する際に、所定の層の表面に段差部分が形成される場合には、当該層の表面を化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により研磨して平坦化する技術が用いられている。ＣＭＰを用いて研磨対象となる層の表面研磨を行う際には、当該層の成膜量、ＣＭＰによる研磨量及び研磨分布を、半導体装置の設計基準及び信頼性等に悪影響を及ぼさないように制御することを要する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５９４３４号公報
【特許文献２】特開２００７−２８１１９１号公報
【特許文献３】特開２００２−３３４８７９号公報
【特許文献４】特開２００３−１９７６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年では、半導体装置の更なる微細化及び高集積化の要請に応えるべく、層間絶縁膜内に配線及び当該配線と接続された接続部とが形成されてなる配線構造が複数積層されてなる多層配線構造が採用されている。多層配線構造を採ることにより、半導体素子における配線の占有面積が大幅に縮小され、半導体装置の微細化及び高集積化に大きく寄与することができる。
【０００５】
多層配線構造を採る半導体装置において、例えば上層部分の配線構造を形成する際に、既に形成された下層部分の配線構造に生じた凹凸形状を反映して、上層部分の配線構造の層間絶縁膜の表面には無視できない程度の大きな段差部分が形成される。この段差部分が大きいと、所期の配線構造を形成することができない。上層部分の配線構造における層間絶縁膜の段差部分を除去して平坦な表面を得るには、ＣＭＰを用いて層間絶縁膜の表面研磨を行うことが有効である。
【０００６】
しかしながら、上層部分の配線構造における層間絶縁膜（上部絶縁膜）に表面研磨を施す場合、以下のような問題が生じる。
半導体基板は、その縁部分（ベベル領域）が断面テーパ状となっている。ベベル領域には製品となる半導体素子を形成することはできず、半導体基板のベベル領域を除く部分が有効な半導体素子の形成される有効領域となる。
ＣＭＰで上部絶縁膜の表面研磨を行う際には、ベベル領域の形状に起因して、半導体基板の有効領域とベベル領域とで研磨レートに差異が生じ、上部絶縁膜はベベル領域が有効領域に較べて極端に薄く形成される。そのため、上部絶縁膜の平坦性が損なわれるという問題がある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、表面に段差部分を有する構造物を覆う上部絶縁膜を、半導体基板の有効領域において、均一に表面平坦化すると共に均一な膜厚に形成し、上部絶縁膜の表面平坦化及び膜厚均一化を共に実現して、所期の半導体素子を安定且つ確実に形成する半導体装置の製造方法、及び基板全面に亘って均一に表面平坦化されると共に膜厚均一化されてなる上部絶縁膜を有する信頼性の高い半導体基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の製造方法の一態様は、半導体基板の主面上方に、表面に段差部分を有する構造物を形成する工程と、前記構造物が形成された前記半導体基板の縁部分を覆うように、縁部絶縁膜を形成する工程と、前記構造物及び前記縁部絶縁膜を覆うように、上部絶縁膜を形成する工程と、前記上部絶縁膜の表面を研磨して平坦化する工程とを含む。
【０００９】
半導体装置の製造方法の一態様は、半導体基板の上方に、表面に段差部分を有する構造物を形成する工程と、前記構造物及び前記半導体基板の縁部分を覆うように、上部絶縁膜を形成する工程と、前記上部絶縁膜上の前記縁部分に相当する部分を覆うように、縁部絶縁膜を形成する工程と、前記上部絶縁膜の表面を研磨して平坦化する工程とを含む。
【００１０】
半導体基板の一態様は、主面上方に形成された、層間絶縁膜内に配線及び当該配線と接続された接続部とを備えた配線構造が複数積層されて表面に段差部分を有する構造物と、縁部分を覆うように形成された縁部絶縁膜と、前記構造物及び前記縁部絶縁膜を覆うように形成されており、表面が研磨されて平坦化されてなる上部絶縁膜とを含む。
【発明の効果】
【００１１】
上記した半導体装置の製造方法及び半導体基板の各態様によれば、表面に段差部分を有する構造物を覆う上部絶縁膜を表面平坦化する際に、上部絶縁膜の表面平坦化及び膜厚均一化を共に実現して、所期の半導体素子を安定且つ確実に形成し、信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体基板の表面に段差部分を有する構造物である多層配線構造が形成された一例を示す概略断面図である。
【図２】従来の表面平坦化処理の様子を示す概略断面図である。
【図３】従来の表面平坦化処理により基板表面の平坦化状況を示す概略断面図である。
【図４−１】ベベル領域の形状に起因して上部絶縁膜に表面研磨で生じる膜厚の不均一化について、表面研磨量との関係について実際に調べた結果を示す特性図である。
【図４−２】表面研磨の状況を示す概略断面図である。
【図５】本実施形態による、上部絶縁膜に表面研磨で生じる膜厚の均一化の対策を示す概略断面図である。
【図６】本実施形態による表面平坦化処理の様子を示す概略断面図である。
【図７】第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１１】第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１３】
―本実施形態の基本骨子―
本実施形態の基本骨子を述べるにあたり、先ず、ベベル領域の形状に起因して、表面に段差部分を有する構造物を覆う上部絶縁膜の表面平坦化の研磨に生じる不都合について詳述する。
【００１４】
表面に段差部分を有する構造物の一例を図１に示す。この構造物は、半導体基板１の上方に形成された例えば多層配線構造の下層部分２である。多層配線構造は、層間絶縁膜１１内に配線１２及び当該配線１２と接続された接続部１３とが形成されてなる配線構造３が複数積層されてなるものである。ここでは配線構造３が９層に積層された場合を例示する。下層部分２は、配線構造３が８層積層された状態のものである。上層（９層目）の配線構造３の層間絶縁膜が上部絶縁膜１１ａとなる。各配線構造３は、後述するように、いわゆるダマシン法により形成されており、層間絶縁膜１１に形成された配線溝及び接続孔が銅（Ｃｕ）等で埋め込まれて配線１２及び接続部１３が形成されてなるものである。
【００１５】
上部絶縁膜１１ａは、各配線１２に生じた凹凸形状、又は面積(幅や高さ)が大きいＣｕ或いはＡｌ等の配線上の凹凸形状を反映して、その表面に段差部分が形成される。この段差部分をＣＭＰにより除去して表面平坦化する。従来の表面平坦化処理の様子を図２に示す。図２、図３、図５及び図６では、描画の便宜上、下層部分２の内部構造の図示を省略する。
図２（ａ）に示すように、半導体基板１の無効領域となるベベル領域１ａは断面テーパ状となっている。図２（ｂ）に示すように、ＣＭＰの研磨パッド１０は、上部絶縁膜１１ａの表面研磨時において、半導体基板１の有効領域１ｂ（ベベル領域１ａ以外の部分：例えば円Ｃ１内の部分）では半導体基板１が載置された面（載置面）に対して垂直方向に当接する。その一方で、ベベル領域１ａ（例えば円Ｃ２内の部分）では載置面に対して斜め方向に当接する。そのため、図２（ｃ）に示すように、上部絶縁膜１１ａは、ベベル領域１ａの方が有効領域１ｂよりも研磨レートが高くなり、ベベル領域１ａにおける膜厚が有効領域１ｂにおける膜厚よりも極端に薄く研磨される。ベベル領域１ａにおける上部絶縁膜１１ａの薄膜化は有効領域１ｂにおける膜厚にも影響する。その結果、上部絶縁膜１１ａは、有効領域１ｂにおいても、ベベル領域１ａに近い程薄くなり、不均一な膜厚分布となってしまう。
【００１６】
図２（ｃ）の状況を図３（ａ）に示す。半導体基板１の有効領域１ｂのベベル領域１ａから離間した部分では、図３（ｂ）のように上部絶縁膜１１ａが形成されている。一方、有効領域１ｂのベベル領域１ａに近接した部分では、図３（ｃ）のように上部絶縁膜１１ａが形成されている。図３（ｂ），（ｃ）では、配線構造が９層に積層された多層配線の詳細な構造を示しており、上層（９層目）の配線構造の層間絶縁膜が上部絶縁膜１１ａである。図３（ｂ）のように、有効領域１ｂのベベル領域１ａから離間した部分では、上部絶縁膜１１ａ内に配線及び接続部が確実に形成されている。これに対して図３（ｃ）のように、有効領域１ｂのベベル領域１ａに近接した部分では、上部絶縁膜１１ａ内で接続部の形成が不十分であり８層目と９層目とで配線同士に短絡が生じていることが判る。
【００１７】
上記のような、ベベル領域の形状に起因して上部絶縁膜に表面研磨で生じる膜厚の不均一化について、表面研磨量との関係について実際に調べた結果を、図４−１に示す。図４−１において、（ａ）が半導体基板の中心からの距離と上部絶縁膜のディッシング量との関係を、（ｂ）が半導体基板の中心からの距離と上部絶縁膜の研磨量との関係をそれぞれ示す特性図である。表面研磨の状況を図４−２に示す。図４−１及び図４−２において、上部絶縁膜のディッシング量は、上部絶縁膜の所定の位置における表面段差量であって、平坦性の目安として定義される。ＣＭＰの研磨前Ａ(研磨量が０）、研磨量がＢの場合、Ｃの場合、Ｄの場合 (研磨量はＤ＞Ｃ＞Ｂの関係を満たし、必要な研磨量はＤである。) について示す。
【００１８】
図４−１（ａ）に示すように、ＣＭＰの研磨量を多くする程、上部絶縁膜のディッシング量は小さくなり、研磨残渣等の影響を受けなくなる。しかしながら、図４−１（ｂ）に示すように、ＣＭＰの研磨量を多くする程、上部絶縁膜はベベル領域で過研磨状態となって極端に薄くなることが判る。このように、上部絶縁膜の表面段差量とＣＭＰの研磨量とは言わばトレードオフの関係にある。即ち、研磨量を抑えてベベル領域における上部絶縁膜の膜厚を確保すれば表面平坦性が損なわれる。一方、研磨量を増加させて表面平坦性を確保すればベベル領域における上部絶縁膜の厚みが不十分となる。
【００１９】
本実施形態では、上層絶縁膜の成膜前又は成膜後に、例えば多層配線構造の下層部分の全体膜厚に近い厚みとなるように、ベベル領域に絶縁膜を形成し、上層絶縁膜の表面研磨を行う。具体例を以下の図５に示す。
【００２０】
図５（ａ）では、先ず、半導体基板１上に下層部分２を適宜形成した後、半導体基板１のベベル部１ａを覆うように、下層部分２と略同等の膜厚に縁部絶縁膜１４を形成する。そして、半導体基板１上の下層部分２及び縁部絶縁膜１４を覆うように上部絶縁膜１１ａを形成する。
【００２１】
図５（ｂ）では、先ず、半導体基板１上に下層部分２を適宜形成し、下層部分２上及び半導体基板１のベベル部１ａを覆うように上部絶縁膜１１ａを形成する。そして、上部絶縁膜１１ａ上のベベル部１ａに相当する部位を覆うように縁部絶縁膜１４を形成する。図５（ｂ）の縁部絶縁膜１４は、上部絶縁膜１１ａと共に表面研磨されるため、上部絶縁膜１１ａと略同等の研磨レートの絶縁材料、或いは上部絶縁膜１１ａよりも適宜に研磨レートの低い絶縁材料を用いて形成する。
【００２２】
図５（ｃ）では、図５（ａ）と同様に縁部絶縁膜１４を形成するが、縁部絶縁膜１４を下層部分２よりも厚く形成する。膜厚を適宜大きく調節して縁部絶縁膜１４を形成することにより、上部絶縁膜１１ａのベベル領域１ａに相当する部位の膜厚をより確実に確保することができる。
なお、図５（ｂ）のように上部絶縁膜１１ａを形成した後に縁部絶縁膜１４を形成する場合にも、図５（ｃ）のように縁部絶縁膜１４を下層部分２よりも厚く形成しても良い。この場合、上部絶縁膜１１ａよりも適宜に研磨レートの高い絶縁材料を用いることも可能である。
図５（ａ）〜（ｃ）の各図のように、縁部絶縁膜１４の存在により、例えば図２（ｂ）に較べて上部絶縁膜１１ａの平坦な領域が図中右側に延長される。
【００２３】
図５（ａ）〜（ｃ）のようにした後、図６（ａ）に示すように、上部絶縁膜１１ａをＣＭＰで表面研磨して平坦化する。ここでは、図５（ａ）の状態で表面研磨する場合を例示する。
上部絶縁膜１１ａの平坦な領域が延長されているため、図示のように、上部絶縁膜１１ａの研磨パッド１０が半導体基板１の載置面に対して垂直方向に当接する領域（例えば円Ｃ１内の部分）も延長される。これにより、上部絶縁膜１１ａの研磨パッド１０が半導体基板１の載置面に対して斜め方向に当接する領域（例えば円Ｃ２内の部分）もまた図中右側に移動する。この場合、図６（ｂ）に示すように、研磨パッド１０の斜め方向の当接により、上部絶縁膜１１ａのベベル領域１ａに相当する部分の研磨レートが高くなっても、上部絶縁膜１１ａの有効領域１ｂに相当する部分への影響は殆どない。従って、上部絶縁膜１１ａは有効領域１ｂ内の全体に亘って均一な膜厚分布に平坦化され、有効領域１ｂ内で上層の配線及び接続部を所期のように形成することができる。この場合、例えば図３（ｃ）のような配線同士の短絡が防止される。
【００２４】
―具体的な実施形態―
以下、上記の基本骨子を踏まえ、具体的な諸実施形態について図面を参照して詳細に説明する。
【００２５】
（第１の実施形態）
本実施形態では、半導体基板に形成される機能素子がＭＯＳトランジスタであり、いわゆるダマシン法により多層配線構造が形成されてなる半導体装置について、その構成を製造方法と共に説明する。なお、半導体装置としては、ＭＯＳトランジスタ以外にも、他のトランジスタ及び各種の半導体メモリ等にも適用可能である。
図７〜図１０は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【００２６】
先ず、図７（ａ）に示すように、例えばシリコンウェーハである半導体基板２１上に、半導体素子として例えばＭＯＳトランジスタを形成する。
詳細には、先ず、半導体基板２１における素子分離領域に分離溝を形成し、この分離溝を埋め込むように絶縁膜、ここではシリコン酸化膜を形成する。そして、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法によりシリコン酸化膜を平坦化する。以上により、分離溝をシリコン酸化物で充填するＳＴＩ（Shallow Trench Isolation）素子分離構造２２が形成され、素子分離構造２２により半導体基板２１上で活性領域が画定される。
【００２７】
次に、半導体基板２１の活性領域上に薄いシリコン酸化膜を形成する。そして、シリコン酸化膜上に例えばＣＶＤ法により多結晶シリコン膜を堆積する。その後、多結晶シリコン膜及びシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。以上により、半導体基板２１上でゲート絶縁膜２３を介してなるゲート電極２４が形成される。
【００２８】
次に、活性領域に導電性の不純物、例えばｎ型不純物であればリン（Ｐ+）又は砒素（Ａｓ+）等を、ｐ型不純物であればホウ素（Ｂ+）等を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、活性領域におけるゲート電極２４の両側にエクステンション領域２５が形成される。
【００２９】
次に、ゲート電極２４を覆うように半導体基板２１の全面に絶縁膜、ここではシリコン酸化膜をＣＶＤ法等により堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、ゲート絶縁膜２３及びゲート電極２４の両側面のみにシリコン酸化物を残す。以上により、サイドウォール絶縁膜２６が形成される。
【００３０】
次に、活性領域に導電性の不純物、例えばｎ型不純物であればリン（Ｐ+）又は砒素（Ａｓ+）等を、ｐ型不純物であればホウ素（Ｂ+）等を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、活性領域におけるサイドウォール絶縁膜２６の両側に、エクステンション領域２５と一部重畳されたソース／ドレイン領域２７が形成される。
なお、半導体基板２１に適宜にアニール処理を施してイオン注入された不純物を活性化する。
【００３１】
続いて、図７（ｂ）に示すように、ＭＯＳトランジスタ上に多層配線構造を形成する。
詳細には、先ず、ゲート電極２４を覆うように、シリコン基板２１の全面に例えばＣＶＤ法により絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜２８を形成する。
次に、層間絶縁膜２８をリソグラフィー及びドライエッチングにより加工し、ソース／ドレイン領域２７の表面の一部を露出させるコンタクト孔２８ａを形成する。そして、コンタクト孔２８ａの内壁面を覆うように、スパッタ法によりＴｉＮ等を堆積し、密着層となるバリア膜２９ａを形成する。なお、コンタクト孔２８ａは、ゲート電極２４上にもその表面の一部を露出させるように形成されるが、ここでは図示を省略する。
その後、バリア膜２９ａを介してコンタクト孔２８ａを埋め込むように、層間絶縁膜２８上に例えばＣＶＤ法によりタングステン（Ｗ）を堆積し、堆積されたＷの表面をＣＭＰ法により研磨して平坦化する。以上により、バリア膜２９ａを介してコンタクト孔２８ａをＷで充填してなるＷプラグ２９が形成される。
【００３２】
次に、Ｗプラグ２９の上面を覆うように、全面に例えばＣＶＤ法により絶縁膜、ここではシリコン酸化膜を堆積して層間絶縁膜３１を形成した後、ダマシン法、ここではシングルダマシン法によりこの層間絶縁膜３１にＣｕ配線３２を形成する。
詳細には、先ず、層間絶縁膜３１をエッチングし、Ｗプラグ２９の表面を露出させる配線溝３１ａを形成する。その後、配線溝３１ａの内壁面を覆うように、密着層となるバリア膜３２ａとしてＴｉＮ膜、Ｔａ膜又はＴａＮ膜をスパッタ法により成膜し、バリア膜３２ａ上にメッキ電極膜（不図示）を形成する。その後、電界メッキ法により銅（Ｃｕ）膜（Ｃｕ又はその合金膜。以下同じ）を成膜した後、ＣＭＰ法によりＣｕ膜及びバリア膜３２ａを研磨する。以上により、配線溝３２ａ内にバリア膜３２ａを介してＣｕ（Ｃｕ又はその合金。以下同じ）で充填され、Ｗプラグ２９と電気的に接続されてなるＣｕ配線３２が形成される。
【００３３】
続いて、図７（ｃ）に示すように、Ｃｕ配線３２上にＣｕ配線構造３４を形成する。図７（ｃ）及び図８（ａ）では、図示の便宜上、Ｗプラグ２９より下部の構成の図示を省略する。
詳細には、先ず、Ｃｕ配線３２の上面を覆うように、全面にＣＶＤ法等により層間絶縁膜３３を形成し、層間絶縁膜３３内にＣｕ配線構造３４を形成する。層間絶縁膜３３としては、例えば上層部分はシリコン酸化膜で形成する。
【００３４】
層間絶縁膜３３にビア孔３３ａ及びこのビア孔３３ａと一体となる配線溝３３ｂを、ダマシン法、ここではデュアルダマシン法により形成する。上記したＣｕ配線３２の形成時と同様に、これらビア孔３３ａ及び配線溝３３ｂに密着層となるバリア膜３４ａ、メッキ電極膜、及び電界メッキ法によるＣｕ膜を順次形成し、ＣＭＰ法によりＣｕ膜及びバリア膜３４ａを研磨する。以上により、ビア孔３３ａ及び配線溝３３ｂ内にバリア膜３４ａを介してＣｕで充填され、Ｃｕ配線３２と電気的に接続されてなるＣｕ配線構造３４が形成される。なお、デュアルダマシン法を用いる代わりに、ビア孔をＣｕで充填する接続部と、配線溝をＣｕで充填する配線とを順次形成する、いわゆるシングルダマシン法を用いても良い。
【００３５】
続いて、図８（ａ）に示すように、Ｃｕ配線構造３４を複数層、ここでは６層積層形成する。
上記したＣｕ配線構造３４の形成工程を６回繰り返して実行する。但し、層間絶縁膜３３の各層の膜厚は、各Ｃｕ配線構造３４ごとに適宜異なる。図８（ａ）では、Ｃｕ配線３２及びＷプラグ２９からなる配線構造を第１層Ｌ１とし、その上の各Ｃｕ配線構造３４を第２層Ｌ２〜第８層Ｌ８と表記する。
【００３６】
続いて、図８（ｂ）に示すように、半導体基板２１のベベル領域２１ａを覆う縁部絶縁膜３５を形成する。図８（ｂ）〜図９（ｃ）では、図示の便宜上、半導体基板２１の基板面から第８層Ｌ８までの構造を下層部分３６として簡易に表示する。
詳細には、半導体基板２１のベベル領域２１ａのみを露出するように半導体基板２１の有効領域２１ｂ（半導体基板２１表面のベベル領域２１ａを除く領域）を例えば（  ）で遮蔽する。例えばＣＶＤ法により絶縁膜、例えばシリコン酸化膜又はシリコン窒化膜等を堆積し、ベベル領域２１ａのみを覆う縁部絶縁膜３５を形成する。縁部絶縁膜３５の最大膜厚（最も厚い部分の膜厚）は、下層部分３６の高さと、後述する層間絶縁膜の膜厚とを加算した程度の膜厚とする。例えば、下層部分３６の高さが２５００ｎｍ程度、後述する層間絶縁膜の膜厚が１５００ｎｍ程度であれば、縁部絶縁膜３５を２５００〜３０００ｎｍ程度に形成する。
【００３７】
なお、縁部絶縁膜３５は、後述する層間絶縁膜３７よりも適宜厚く形成しても良い。
また、縁部絶縁膜３５は、後述する層間絶縁膜３７を形成した後に、層間絶縁膜３７のベベル領域２１ａ上に相当する領域に形成するようにしても良い。この場合、後述する層間絶縁膜３７の少なくとも被研磨部分の絶縁材料よりも研磨レートの低い絶縁材料から形成するようにしても好適である。例えば、層間絶縁膜３７の被研磨部分がシリコン酸化膜であれば、縁部絶縁膜３５をシリコン窒化膜等で形成することが考えられる。
【００３８】
続いて、図９（ａ）に示すように、下層部分３６及び縁部絶縁膜３５を覆う層間絶縁膜３７を形成する。
層間絶縁膜３７は、少なくとも被研磨部分については例えばシリコン酸化膜で上記のように例えば１５００ｎｍ程度の膜厚に、例えばＣＶＤ法により形成する。
【００３９】
続いて、図９（ｂ）に示すように、層間絶縁膜３７をＣＭＰで表面研磨して平坦化する。
形成された層間絶縁膜３７は、そのままでは第８層Ｌ８のＣｕ配線構造３４のディッシングを反映して表面が凹凸状となっている。本実施形態では、所定の研磨スラリーを用い、層間絶縁膜３７上に研磨パッド２０を当接させて層間絶縁膜３７を表面研磨する。このとき、図９（ｃ）に示すように、層間絶縁膜３７は有効領域内の全体に亘って均一な膜厚に平坦化される。なお本実施形態では、表面研磨対象となる絶縁膜を層間絶縁膜３７のみとしたが、第１層Ｌ１〜第８層Ｌ８について適宜表面研磨をするようにしても良い。
【００４０】
続いて、図１０（ａ）に示すように、Ｃｕ配線構造３４と同様に、層間絶縁膜３７内にＣｕ配線構造を形成する。図１０（ａ），（ｂ）では、図示の便宜上、Ｗプラグ２９より下部の構成については図示を省略し、第８層Ｌ８上のＣｕ配線構造を第９層Ｌ９と表記する。
このとき、例えば図３（ｃ）のように配線同士の短絡を生ぜしめることなく、所期のように第８層Ｌ８の配線と接続部で接続されてなる第９層Ｌ９が形成される。第１層Ｌ１〜第９層Ｌ９からＣｕ多層配線構造３０が構成される。
【００４１】
続いて、図１０（ｂ）に示すように、第９層Ｌ９を覆うように層間絶縁膜３８を形成した後、最上層の配線構造３９を形成する。
詳細には、先ず、例えばＣＶＤ法により、第９層Ｌ９を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、層間絶縁膜３８を形成する。
次に、層間絶縁膜３８をリソグラフィー及びドライエッチングにより加工し、第９層Ｌ９の配線の表面の一部を露出させるビア孔３８ａを形成する。そして、ビア孔３８ａの内壁面及び層間絶縁膜３８上を覆うように、例えばスパッタ法によりＴｉＮ等を堆積し、密着層となるバリア膜３９ａを形成する。
その後、バリア膜３９ａを介してビア孔３８ａを埋め込むように、層間絶縁膜３８上に例えばスパッタ法によりアルミニウム（Ａｌ）膜（Ａｌ又はその合金膜）３９ｂを堆積する。Ａｌ膜３９ｂ上を覆うように、例えばスパッタ法によりＴｉＮ等を堆積し、密着層となるバリア膜３９ｃを形成する。
そして、バリア膜３９ａ、Ａｌ膜及びバリア膜３９ｃの層間絶縁膜３８上の部分をリソグラフィー及びドライエッチングにより配線形状に加工し、配線構造３９を形成する。
しかる後、上層の保護膜及びパッド電極の形成工程等を経て、半導体装置を形成する。
【００４２】
以上説明したように、本実施形態によれば、表面に段差部分を有する構造物である下層部分３６を覆う層間絶縁膜３７を、半導体基板２１の有効領域２１ａにおいて、均一に表面平坦化すると共に均一な膜厚に形成して、所期の半導体素子を安定且つ確実に形成し、信頼性の高い半導体装置を実現することができる。
【００４３】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、半導体基板に形成される機能素子がＭＯＳトランジスタであり、いわゆるダマシン法により多層配線構造が形成されてなる半導体装置について開示するが、多層配線構造が第１の実施形態と相違する。以下、第１の実施形態で説明した構成部材等については、同じ符号を付して詳しい説明を省略する。
図１１〜図１３は、第２の実施形態による半導体装置の製造方法の主要工程を示す概略断面図である。
【００４４】
先ず、第１の実施形態と同様に、図７（ａ）の工程を経て、図７（ｂ）の工程において、バリア膜２９ｂを介してコンタクト孔２９ａをＷで充填してなるＷプラグ２９を形成する。
【００４５】
続いて、図１１（ａ）に示すように、配線４１を形成する。
詳細には、先ず、例えばスパッタ法により、Ｗプラグ２９の上面を覆うように、層間絶縁膜２８上にＴｉＮ等のバリア膜４１ａ、Ａｌ膜（Ａｌ又はその合金膜。以下同じ）４１ｂ、及びＴｉＮ等のバリア膜４１ｃを順次形成する。
次に、バリア膜４１ｃ、Ａｌ膜４１ｂ、及びバリア膜４１ａをリソグラフィー及びドライエッチングにより配線形状に加工し、配線４１を形成する。以上により、Ｗプラグ２９と電気的に接続されてなる配線４１が形成される。
ここで、配線４１と接続するように、上層の配線を形成するようにしても良い。
【００４６】
続いて、第１の実施形態の図８（ｂ）と同様に、図１１（ｂ）に示すように、半導体基板２１のベベル領域２１ａを覆う縁部絶縁膜４２を形成する。図１１（ｂ）〜図１２（ｃ）では、図示の便宜上、半導体基板２１の基板面から配線４１までの構造を下層部分４３として簡易に表示する。
縁部絶縁膜４２の最大膜厚（最も厚い部分の膜厚）は、縁部絶縁膜３５と同様に、下層部分４３の高さと、後述する層間絶縁膜の膜厚とを加算した程度の膜厚とする。例えば、下層部分４３の高さが２５００ｎｍ程度、後述する層間絶縁膜の膜厚が１５００ｎｍ程度であれば、縁部絶縁膜４２を２５００ｎｍ〜３０００ｎｍ程度に形成する。
【００４７】
なお、第１の実施形態と同様に、なお、縁部絶縁膜４２は、後述する層間絶縁膜４４よりも適宜厚く形成しても良い。
また、縁部絶縁膜４２は、後述する層間絶縁膜４４を形成した後に、層間絶縁膜４４のベベル領域２１ａ上に相当する領域に形成するようにしても良い。この場合、後述する層間絶縁膜４４の少なくとも被研磨部分の絶縁材料よりも研磨レートの低い絶縁材料から形成するようにしても好適である。例えば、層間絶縁膜４４の被研磨部分がシリコン酸化膜であれば、縁部絶縁膜４２をシリコン窒化膜等で形成することが考えられる。
【００４８】
続いて、図１２（ａ）に示すように、下層部分４３及び縁部絶縁膜４２を覆う層間絶縁膜４４を形成する。
層間絶縁膜４４は、少なくとも被研磨部分については例えばシリコン酸化膜で上記のように例えば１５００ｎｍ程度の膜厚に、例えばＣＶＤ法により形成する。
【００４９】
続いて、図１２（ｂ）に示すように、層間絶縁膜４４をＣＭＰで表面研磨して平坦化する。
形成された層間絶縁膜４４は、そのままでは配線４１の突出形状を反映して表面が凹凸状となっている。本実施形態では、所定の研磨スラリーを用い、層間絶縁膜４４上に研磨パッド２０を当接させて層間絶縁膜４４を表面研磨する。このとき、図１２（ｃ）に示すように、層間絶縁膜４４は有効領域２１ｂ内の全体に亘って均一な膜厚に平坦化される。
【００５０】
続いて、図１３に示すように、配線４１とＷプラグ４５を介して接続される配線４６を形成する。
詳細には、配線４１と同様に、先ず、層間絶縁膜４４に配線４１の表面（バリア膜４１ｃの表面）の一部を露出させるビア孔４４ａを形成し、ビア孔４４ａの内壁面を覆うＴｉＮ等からなるバリア膜４５ａを形成した後、バリア膜４５ａを介してビア孔４４ａをＷで充填してなるＷプラグ４５を形成する。
【００５１】
次に、Ｗプラグ４５の上面を覆うように、層間絶縁膜４４上にＴｉＮ等のバリア膜４６ａ、Ａｌ膜４６ｂ、及びＴｉＮ等のバリア膜４６ｃを順次形成する。
次に、バリア膜４６ｃ、Ａｌ膜４６ｂ、及びバリア膜４６ａをリソグラフィー及びドライエッチングにより配線形状に加工し、Ｗプラグ４５と接続されてなる配線４６を形成する。
しかる後、上層の保護膜及びパッド電極の形成工程等を経て、半導体装置を形成する。
【００５２】
以上説明したように、本実施形態によれば、表面に段差部分を有する構造物である下層部分４３を覆う層間絶縁膜４４を、半導体基板２１の有効領域２１ａにおいて、均一に表面平坦化すると共に均一な膜厚に形成して、所期の半導体素子を安定且つ確実に形成し、信頼性の高い半導体装置を実現することができる。
【００５３】
以下、本件の諸態様を付記としてまとめて記載する。
【００５４】
（付記１）半導体基板の主面上方に、表面に段差部分を有する構造物を形成する工程と、
前記構造物が形成された前記半導体基板の縁部分を覆うように、縁部絶縁膜を形成する工程と、
前記構造物及び前記縁部絶縁膜を覆うように、上部絶縁膜を形成する工程と、
前記上部絶縁膜の表面を研磨して平坦化する工程と
を含むことを特徴とする半導体装置の製造方法。
【００５５】
（付記２）半導体基板の上方に、表面に段差部分を有する構造物を形成する工程と、
前記構造物及び前記半導体基板の縁部分を覆うように、上部絶縁膜を形成する工程と、
前記上部絶縁膜上の前記縁部分に相当する部分を覆うように、縁部絶縁膜を形成する工程と、
前記上部絶縁膜の表面を研磨して平坦化する工程と
を含むことを特徴とする半導体装置の製造方法。
【００５６】
（付記３）前記縁部絶縁膜は、前記上部絶縁膜よりも研磨レートの低い材料から形成されることを特徴とする付記２に記載の半導体装置の製造方法。
【００５７】
（付記４）前記縁部絶縁膜は、前記構造物よりも厚い膜厚に形成されることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記５）前記構造物は、層間絶縁膜内に配線及び当該配線と接続された接続部とが形成されてなる配線構造が複数積層されてなるものであることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記６）主面上方に形成された、層間絶縁膜内に配線及び当該配線と接続された接続部とを備えた配線構造が複数積層されて表面に段差部分を有する構造物と、
縁部分を覆うように形成された縁部絶縁膜と、
前記構造物及び前記縁部絶縁膜を覆うように形成されており、表面が研磨されて平坦化されてなる上部絶縁膜と
を含むことを特徴とする半導体基板。
【００６０】
（付記７）主面上方に形成された、層間絶縁膜内に配線及び当該配線と接続された接続部とを備えた配線構造が複数積層されて表面に段差部分を有する構造物と、
前記構造物及び前記半導体基板の縁部分を覆うように形成されており、表面が研磨されて平坦化されてなる上部絶縁膜と、
前記上部絶縁膜上の前記縁部分に相当する部分を覆うように形成された縁部絶縁膜と
を含むことを特徴とする半導体基板。
【００６１】
（付記８）前記縁部絶縁膜は、前記上部絶縁膜よりも研磨レートの低い材料から形成されることを特徴とする付記７に記載の半導体基板。
【００６２】
（付記９）前記縁部絶縁膜は、前記構造物よりも厚い膜厚に形成されることを特徴とする付記６〜８のいずれか１項に記載の半導体基板。
【産業上の利用可能性】
【００６３】
上記した半導体装置の製造方法及び半導体基板の各態様によれば、表面に段差部分を有する構造物を覆う上部絶縁膜を表面平坦化する際に、上部絶縁膜の表面平坦化及び膜厚均一化を共に実現して、所期の半導体素子を安定且つ確実に形成し、信頼性の高い半導体装置を実現することができる。
【符号の説明】
【００６４】
１，２１  半導体基板
１ａ，２１ａ  ベベル領域
１ｂ，２１ｂ  有効領域
２，３６，４３  下層部分
３，３９  配線構造
１１，２８，３１，３３，３７，３８，４４  層間絶縁膜
１１ａ  上部絶縁膜
１２，４６  配線
１３  接続部
１４，３５，４２  縁部絶縁膜
１０，２０  研磨パッド
２２  素子分離構造
２３  ゲート絶縁膜
２４  ゲート電極
２５  エクステンション領域
２６  サイドウォール絶縁膜
２７  ソース／ドレイン領域
２８ａ  コンタクト孔
２９，４５  Ｗプラグ
２９ａ，３２ａ，３９ａ，３９ｃ，４１ａ，４１ｃ，４５ａ，４６ａ，４６ｃ  バリア膜
３０  Ｃｕ多層配線構造
３１ａ，３３ｂ  配線溝
３２  Ｃｕ配線構造
３３ａ，３８ａ，４４ａ  ビア孔
３４  Ｃｕ配線構造
３９ｂ，４１ｂ，４６ｂ  Ａｌ膜
【図１】
2010212525.tif 000003
【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
2010212525.tif 000009
【図７】
2010212525.tif 000010
【図８】
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【図９】
2010212525.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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