(57)【要約】【課題】スイッチングノイズを低減できるようにすると共に出力波形の立ち上がり時間を短縮できるようにする。【解決手段】フリップフロップ回路１００は、ＣＭＬ回路３ａにおけるＭＯＳトランジスタＭ９のドレイン側と、このＣＭＬ回路３ａと逆位相で動作するＣＭＬ回路３ｃにおけるＭＯＳトランジスタＭ１１のドレイン側とが、充放電動作を行う容量素子Ｃ１addを介在させて接続されている。この構成によって、容量素子Ｃ１addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ９の放電電流ＩCaをＯＮ状態のＭＯＳトランジスタＭ１１に電流Ｉ１caddとして流すことができる。これにより、逆流する放電電流ＩCaにより消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。【選択図】図１
2010278544.tif 000002
【特許請求の範囲】
【請求項１】
差動信号の一方がゲートに入力されて電流源の電流経路を切り替える第１のトランジスタと、
差動信号の他方がゲートに入力され、前記第１のトランジスタとソースが共通に接続されて電流源の電流経路を切り替える第２のトランジスタと、
前記共通に接続された共通ソースにドレインが接続され、動作タイミング信号がゲートに入力されて電流源の電流経路を切り替える第３のトランジスタとを有した差動増幅回路を複数備え、
前記複数の差動増幅回路において一方の差動増幅回路における第３のトランジスタのドレイン側と、前記一方の差動増幅回路と逆位相で動作する他方の差動増幅回路における第３のトランジスタのドレイン側とを、充放電動作を行う容量素子を介在させて接続する半導体回路。
【請求項２】
前記動作タイミング信号は、電圧の極性を反転させた差動クロック信号であり、前記一方の差動増幅回路における第３のトランジスタには一方の差動クロック信号が入力され、前記逆位相で動作する他方の差動増幅回路における第３のトランジスタには、他方の差動クロック信号が入力される請求項１に記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の差動増幅回路を有した半導体回路に関するものである。詳しくは、一方の差動増幅回路の共通ソースとこの差動増幅回路と逆位相で動作する他方の差動増幅回路の共通ソースとの間に設けられた容量素子により放電電流を逃がすことで、逆流する放電電流により消費される電流を低減できるようにすると共にスイッチングノイズの低減や波形の立ち上がりの遅延を防止できるようにしたものである。
【背景技術】
【０００２】
近年、半導体回路を伝送するデータの通信速度が向上している。このような高速データ通信に対応するため、２つの信号の電位差を信号レベルとして扱う差動信号が用いられている。
【０００３】
この差動信号を扱う回路として、ＥＣＬ（Emitter Coupled Logic）回路やＣＭＬ（Current Mode Logic）回路などが提案されている。図７は、従来例に係るＣＭＬ回路を用いたフリップフロップ回路３００の構成例を示す回路図である。図７に示すＭＯＳトランジスタＭ１は、ドレインが抵抗Ｒ１を介して高位側電源端子ＶＤＤに接続され、ゲートが入力端子１ａに接続され、ソースがＭＯＳトランジスタＭ２のソースと共通接続されている。ＭＯＳトランジスタＭ２は、ドレインが抵抗Ｒ２を介して高位側電源端子ＶＤＤに接続され、ゲートが入力端子１ｂに接続されている。ＭＯＳトランジスタＭ９は、ドレインがＭＯＳトランジスタＭ１，Ｍ２の共通ソースに接続され、ゲートが入力端子１ｄに接続され、ソースが接地されている。
【０００４】
ＭＯＳトランジスタＭ１，Ｍ２，Ｍ９はＣＭＬ回路３ａを構成する。ＭＯＳトランジスタＭ９は、入力端子１ｄからの差動クロック信号に基づいて電流源をＯＮ／ＯＦＦする。ＭＯＳトランジスタＭ１，Ｍ２は、入力端子１ａ，１ｂからの出力に基づいて高位側電源端子ＶＤＤからの電流経路を切り替える。
【０００５】
ＭＯＳトランジスタＭ３は、ドレインが抵抗Ｒ１を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ２のドレイン側に接続され、ソースがＭＯＳトランジスタＭ４のソースと共通接続されている。ＭＯＳトランジスタＭ４は、ドレインが抵抗Ｒ２を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ１のドレイン側に接続されている。ＭＯＳトランジスタＭ１０は、ドレインがＭＯＳトランジスタＭ３，Ｍ４の共通ソースに接続され、ゲートが入力端子１ｃに接続され、ソースが接地されている。
【０００６】
ＭＯＳトランジスタＭ３，Ｍ４，Ｍ１０はＣＭＬ回路３ｂを構成する。ＭＯＳトランジスタＭ１０は、入力端子１ｃからの差動クロック信号ＣＬＫに基づいて電流源をＯＮ／ＯＦＦする。ＭＯＳトランジスタＭ３，Ｍ４は、ＭＯＳトランジスタＭ１，Ｍ２のドレイン側からの出力に基づいて電流経路を切り替える。
【０００７】
ＭＯＳトランジスタＭ５は、ドレインが抵抗Ｒ３を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ４のドレイン側に接続され、ソースがＭＯＳトランジスタＭ６のソースと共通接続されている。ＭＯＳトランジスタＭ６は、ドレインが抵抗Ｒ４を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ３のドレイン側に接続されている。ＭＯＳトランジスタＭ１１は、ドレインがＭＯＳトランジスタＭ５，Ｍ６の共通ソースに接続され、ゲートが入力端子１ｃに接続され、ソースが接地されている。
【０００８】
ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１はＣＭＬ回路３ｃを構成する。ＭＯＳトランジスタＭ１１は、入力端子１ｃからの差動クロック信号ＣＬＫに基づいて電流源をＯＮ／ＯＦＦする。ＭＯＳトランジスタＭ５，Ｍ６は、ＭＯＳトランジスタＭ３，Ｍ４のドレイン側からの出力に基づいて高位側電源端子ＶＤＤからの電流経路を切り替える。
【０００９】
ＭＯＳトランジスタＭ７は、ドレインが抵抗Ｒ３を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ６のドレイン側に接続され、ソースがＭＯＳトランジスタＭ８のソースと共通接続されている。ＭＯＳトランジスタＭ８は、ドレインが抵抗Ｒ４を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ５のドレイン側に接続されている。ＭＯＳトランジスタＭ１２は、ドレインがＭＯＳトランジスタＭ７，Ｍ８の共通ソースに接続され、ゲートが入力端子１ｄに接続され、ソースが接地されている。
【００１０】
ＭＯＳトランジスタＭ７，Ｍ８，Ｍ１２はＣＭＬ回路３ｄを構成する。ＭＯＳトランジスタＭ１２は、入力端子１ｄからの差動クロック信号に基づいて電流源をＯＮ／ＯＦＦする。ＭＯＳトランジスタＭ７，Ｍ８は、ＭＯＳトランジスタＭ５，Ｍ６のドレイン側からの出力に基づいて電流経路を切り替える。
【００１１】
続いて、図８Ａ〜図８Ｎを参照してＣＭＬ回路３ａ〜３ｄを用いたフリップフロップ回路３００の動作例について説明する。図８Ａの差動信号ＩＮのハイレベルを入力端子１ａから入力すると共に図８Ｃの信号ＣＬＫｂのハイレベルを入力端子１ｄから入力した場合、ＭＯＳトランジスタＭ１には、図８Ｈの電流Ｉd1が流れる。
【００１２】
ＭＯＳトランジスタＭ９は寄生容量を有している。このため、ＭＯＳトランジスタＭ９は、ハイレベルの信号ＣＬＫｂを入力すると充電し、信号ＣＬＫｂのローレベルからハイレベルのタイミングで放電する。これにより、ＭＯＳトランジスタＭ９は、信号ＣＬＫｂによりＯＦＦからＯＮに切り替わるタイミングで図８Ｆの放電電流ＩCaが電流Ｉd1の逆向きに流れる。従って、図８Ｈの電流Ｉd1に示すように波形の立ち上がりが遅れて電流波形が歪む。さらに、ＭＯＳトランジスタＭ９に生じるスイッチングノイズによっても図８Ｈの電流Ｉd1の波形が歪む。図８Ｆの放電電流ＩCaやスイッチングノイズが生じない場合、ＭＯＳトランジスタＭ１には、図８Ｄの理想的な電流Ｉd1が流れる。なお、スイッチングノイズは、スイッチングが行われる過渡状態において高周波が発生してノイズが生じることである。
【００１３】
同様に、図８Ｂの差動信号ＩＮｂのハイレベルを入力端子１ｂから入力すると共に図８Ｃの信号ＣＬＫｂのハイレベルを入力端子１ｄから入力した場合、ＭＯＳトランジスタＭ２には、図８Ｉの電流Ｉd2が流れる。ＭＯＳトランジスタＭ９は寄生容量を有しているので、ハイレベルの信号ＣＬＫｂを入力すると充電してローレベルからハイレベルへの信号ＣＬＫｂを入力すると放電する。これにより、ＭＯＳトランジスタＭ９は、信号ＣＬＫｂによるＯＦＦからＯＮへの切り替えタイミングで図８Ｆの放電電流ＩCaが電流Ｉd2の逆向きに流れる。従って、図８Ｉの電流Ｉd2に示すように波形の立ち上がりが遅れて電流波形が歪む。さらに、ＭＯＳトランジスタＭ９に生じるスイッチングノイズによっても図８Ｉの電流Ｉd2の波形が歪む。図８Ｆの放電電流ＩCaやスイッチングノイズが生じない場合、ＭＯＳトランジスタＭ２には、図８Ｅの理想的な電流Ｉd2が流れる。
【００１４】
このように、図８Ｆの放電電流ＩCaやスイッチングノイズによって、図８Ｈの電流Ｉd1や図８Ｉの電流Ｉd2に示すように波形の立ち上がりが遅れて電流波形が歪み、図８Ｇに示す歪んだ波形の電流ＩAが流れる。このため、図８Ｊ，Ｋの電位Ｖｘ，Ｖｙも歪むので、出力端子２ａ，２ｂから出力される図８Ｌ，Ｎの信号Ｑ，Ｑｂの波形も歪む。図８Ｌ，Ｎの信号Ｑ，Ｑｂのように波形が歪むと、スイッチングノイズがスレッシュホールド値を超えてエラーになる場合がある。また、波形の立ち上がり時間が遅くなると、特に伝送速度が高速の場合にエラーが増加する。なお、図８Ｊ，Ｋの電位Ｖｘ，Ｖｙは、図７に示すＸ，Ｙ点の電位である。
【００１５】
同様に、ＭＯＳトランジスタＭ１０〜Ｍ１２に関しても、ＭＯＳトランジスタＭ９のように放電電流が電流の逆向きに流れるので、波形の立ち上がりが遅れて電流波形が歪む。さらに、ＭＯＳトランジスタＭ１０〜Ｍ１２に生じるスイッチングノイズによっても電流波形が歪む。
【００１６】
このような、従来例に係る問題に対処した半導体集積回路が特許文献１に開示されている。図９は、特許文献１に記載の半導体集積回路４００の構成例を示す回路図である。図９に示す半導体集積回路４００は、同一電流源Ｉcsの電流経路を切り換える第１のカレントスイッチ１０１，１０２及び第２のカレントスイッチ２０１を有する。第１のカレントスイッチ１０１，１０２を構成するＭＯＳトランジスタのソースが共通接続された節点Ｅ１０１，Ｅ１０２に、第２のカレントスイッチ２０１を構成するＭＯＳトランジスタのドレインがそれぞれ接続されている。ダイオードＤ１２のアノードが節点Ｅ１０１に接続され、ダイオードＤ１１のアノードが節点Ｅ１０２に接続されている。またダイオードＤ１１，Ｄ１２のカソードが定電圧発生回路４０１に接続されている。
【００１７】
この半導体集積回路４００によれば、カレントスイッチ２０１の入力端子からハイレベルの差動クロック信号Ｓ１を入力した場合、カレントスイッチ１０１は、差動信号Ｄ１に基づいて電流経路を電流Ｉd1又は電流Ｉd2に切り替える。そして、ドレイン側に接続された出力端子２ａ，２ｂから電流値を出力する。また、カレントスイッチ２０１の入力端子からローレベルの差動クロック信号Ｓ１を入力した場合、カレントスイッチ１０２は、差動信号Ｄ２に基づいて電流経路を電流Ｉd1又は電流Ｉd2に切り替えて、ドレイン側に接続された出力端子２ａ，２ｂから電流値を出力する。
【００１８】
カレントスイッチ２０１がＯＮ／ＯＦＦした場合に、カレントスイッチ２０１のＭＯＳトランジスタの放電電流Ｉcaが電流ＩAの逆向きに流れる。従って、節点Ｅ１０１，Ｅ１０２で電位が上昇して正パルスのノイズが発生する。この電位上昇分が定電圧発生回路４０１の電圧よりも上昇した場合に、ダイオードＤ１１，Ｄ１２に電流が流れるのでスイッチング時に発生するノイズを抑えることができる。
【００１９】
図１０Ａ〜図１０Ｌは、半導体集積回路４００の動作例を示すタイミングチャートである。図１０Ａの差動信号Ｄ１のハイレベルを入力すると共に図１０Ｃの信号Ｓ１のハイレベルを入力した場合、カレントスイッチ１０１の一方のＭＯＳトランジスタには、図１０Ｈの電流Ｉd1が流れる。
【００２０】
カレントスイッチ２０１のＭＯＳトランジスタは、信号Ｓ１のローレベルからハイレベルのタイミングで図１０Ｆの放電電流ＩCaが電流Ｉd1の逆向きに流れる。従って、図１０Ｈの電流Ｉd1に示すように波形の立ち上がりが遅れて電流波形が歪む。図１０Ｆの放電電流ＩCaやスイッチングノイズが生じない場合、ＭＯＳトランジスタには、図１０Ｄの理想的な電流Ｉd1が流れる。
【００２１】
同様に、図１０Ａの差動信号Ｄ１のローレベルを入力すると共に図１０Ｃの信号Ｓ１のハイレベルを入力した場合、カレントスイッチ１０１の他方のＭＯＳトランジスタには、図１０Ｉの電流Ｉd2が流れる。カレントスイッチ２０１のＭＯＳトランジスタは、信号Ｓ１のローレベルからハイレベルのタイミングで図１０Ｆの放電電流ＩCaが電流Ｉd2の逆向きに流れる。従って、図１０Ｉの電流Ｉd2に示すように波形の立ち上がりが遅れて電流波形が歪む。図１０Ｆの放電電流ＩCaやスイッチングノイズが生じない場合、ＭＯＳトランジスタには、図１０Ｅの理想的な電流Ｉd2が流れる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開平９−１８３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
ところで、図９に示す節点Ｅ１０１，Ｅ１０２で生じた電位上昇分が定電圧発生回路４０１の電圧よりも上昇した場合に、ダイオードＤ１１，Ｄ１２に電流が流れるのでスイッチング時に発生するノイズを抑えることができる。これにより、図８Ｊ，Ｋの電位Ｖｘ，Ｖｙに比べて歪みが低減された図１０Ｊ，図１０Ｋの電位Ｖｘ，Ｖｙを取得できる。
【００２４】
しかしながら、図１０Ｆの放電電流ＩCaが微小ではあるが流れてしまい、さらにダイオードＤ１１，Ｄ１２が負荷容量となるので、負荷容量の増大により波形の立ち上がりが遅くなる問題がある。波形の立ち上がり時間が遅くなると、特に伝送速度が高速の場合にエラーが増加する。
【００２５】
そこで、本発明は上述した課題を解決したものであって、スイッチングノイズを低減できるようにすると共に出力波形の立ち上がり時間を短縮できるようにした半導体回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上述した課題を解決するために、本発明に係る半導体回路は、差動信号の一方がゲートに入力されて電流源の電流経路を切り替える第１のトランジスタと、差動信号の他方がゲートに入力され、前記第１のトランジスタとソースが共通に接続されて電流源の電流経路を切り替える第２のトランジスタと、前記共通に接続された共通ソースにドレインが接続され、動作タイミング信号がゲートに入力されて電流源の電流経路を切り替える第３のトランジスタとを有した差動増幅回路を複数備え、前記複数の差動増幅回路において一方の差動増幅回路における第３のトランジスタのドレイン側と、前記一方の差動増幅回路と逆位相で動作する他方の差動増幅回路における第３のトランジスタのドレイン側とを、充放電動作を行う容量素子を介在させて接続するものである。
【００２７】
本発明に係る半導体回路によれば、差動対の第１及び第２のトランジスタとこれらのトランジスタの共通ソースにドレインが接続された第３のトランジスタから成る差動増幅回路を複数備えている。第１のトランジスタは、差動信号の一方がゲートに入力されて電流源の電流経路を切り替える。第１のトランジスタとソースが共通に接続された第２のトランジスタは、差動信号の他方がゲートに入力されて電流源の電流経路を切り替える。第３のトランジスタは、動作タイミング信号がゲートに入力されて電流源の電流経路を切り替える。
【００２８】
複数の差動増幅回路において一方の差動増幅回路における第３のトランジスタのドレイン側と、この差動増幅回路と逆位相で動作する他方の差動増幅回路における第３のトランジスタのドレイン側とは、容量素子を介在させて接続されている。この容量素子は、電流経路切り替え時に発生する第３のトランジスタの放電電流を逆位相で動作する差動増幅回路側に流す。これにより、放電電流により消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【発明の効果】
【００２９】
本発明に係る半導体回路によれば、複数の差動増幅回路において一方の差動増幅回路の共通ソース側とこの差動増幅回路と逆位相で動作する他方の差動増幅回路の共通ソース側との間に充放電動作を行う容量素子を有するものである。
【００３０】
この構成によって、電流経路切り替え時に一方の差動増幅回路に発生する放電電流を容量素子により他方の差動増幅回路に流すことができる。これにより、逆流する放電電流により消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る第１の実施例としてのフリップフロップ回路１００の構成例を示す回路図である。
【図２】Ａ〜Ｏはフリップフロップ回路１００の動作例を示すタイミングチャートである。
【図３】フリップフロップ回路１００の効果の一例を示す図である。
【図４】Ａ及びＢはフリップフロップ回路１００のアイパターンの比較例（１Ｇｂｐｓ）を示す図である。
【図５】Ａ及びＢはフリップフロップ回路１００のアイパターンの比較例（２０Ｇｂｐｓ）を示す図である。
【図６】本発明に係る第２の実施例としてのフリップフロップ回路２００の構成例を示す回路図である。
【図７】従来例に係るフリップフロップ回路３００の構成例を示す回路図である。
【図８】Ａ〜Ｎはフリップフロップ回路３００の動作例を示すタイミングチャートである。
【図９】特許文献１に記載の半導体集積回路４００の構成例を示す回路図である。
【図１０】Ａ〜Ｌは半導体集積回路４００の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【実施例１】
【００３２】
続いて図面を参照しながら、本発明に係るフリップフロップ回路１００について説明する。なお、図７に示したフリップフロップ回路３００と同じ構成要素には同一符号を付す。図１に示すＣＭＬ回路を用いたフリップフロップ回路１００は半導体回路の一例である。フリップフロップ回路１００は、差動増幅回路の一例であるＣＭＬ回路３ａ〜３ｄ、容量素子Ｃ１add，Ｃ２add及び抵抗Ｒ１〜Ｒ４を備えている。
【００３３】
ＣＭＬ回路３ａは差動対のＭＯＳトランジスタＭ１，Ｍ２，Ｍ９を有している。ＭＯＳトランジスタＭ１は第１のトランジスタの一例であり、ドレインが抵抗Ｒ１を介して高位側電源端子ＶＤＤに接続され、ゲートが入力端子１ａに接続され、ソースがＭＯＳトランジスタＭ２のソースと共通接続されている。ＭＯＳトランジスタＭ１は、差動信号ＩＮがゲートに入力されて高位側電源端子ＶＤＤからの電流経路を切り替える。
【００３４】
ＭＯＳトランジスタＭ２は第２のトランジスタの一例であり、ドレインが抵抗Ｒ２を介して高位側電源端子ＶＤＤに接続され、ゲートが入力端子１ｂに接続されている。ＭＯＳトランジスタＭ２は、差動信号ＩＮｂがゲートに入力されて高位側電源端子ＶＤＤからの電流経路を切り替える。
【００３５】
ＭＯＳトランジスタＭ９は第３のトランジスタの一例であり、ドレインがＭＯＳトランジスタＭ１，Ｍ２の共通ソースに接続され、ゲートが入力端子１ｄに接続され、ソースが接地されている。ＭＯＳトランジスタＭ９は、入力端子１ｄからの差動クロック信号（動作タイミング信号の一例）に基づいて電流源をＯＮ／ＯＦＦする。
【００３６】
ＣＭＬ回路３ａにおけるＭＯＳトランジスタＭ９のドレイン側と、このＣＭＬ回路３ａと逆位相で動作するＣＭＬ回路３ｃにおけるＭＯＳトランジスタＭ１１のドレイン側とは、充放電動作を行う容量素子Ｃ１addを介在させて接続されている。
【００３７】
この例で、ＭＯＳトランジスタＭ９は寄生容量を有している。このため、ＭＯＳトランジスタＭ９は、ハイレベルの信号ＣＬＫｂを入力すると充電し、ローレベルからハイレベルへの信号ＣＬＫｂを入力すると放電する。これにより、ＭＯＳトランジスタＭ９は、信号ＣＬＫｂのローレベルからハイレベルの電流経路切り替えタイミングで放電電流ＩCaが電流Ｉd1の逆向きに流れる。容量素子Ｃ１addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ９の放電電流ＩCaをＯＮ状態のＭＯＳトランジスタＭ１１に電流Ｉ１caddとして流す。これにより、逆流する放電電流ＩCaにより消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【００３８】
ＭＯＳトランジスタＭ３は、ドレインが抵抗Ｒ１を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ２のドレイン側に接続され、ソースがＭＯＳトランジスタＭ４のソースと共通接続されている。ＭＯＳトランジスタＭ４は、ドレインが抵抗Ｒ２を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ１のドレイン側に接続されている。ＭＯＳトランジスタＭ１０は、ドレインがＭＯＳトランジスタＭ３，Ｍ４の共通ソースに接続され、ゲートが入力端子１ｃに接続され、ソースが接地されている。
【００３９】
ＭＯＳトランジスタＭ３，Ｍ４，Ｍ１０はＣＭＬ回路３ｂを構成する。ＭＯＳトランジスタＭ１０は、入力端子１ｃからの差動クロック信号ＣＬＫに基づいて電流源をＯＮ／ＯＦＦする。差動クロック信号ＣＬＫは、差動クロック信号ＣＬＫｂの電圧の極性を反転させた信号である。ＭＯＳトランジスタＭ３，Ｍ４は、ＭＯＳトランジスタＭ１，Ｍ２のドレイン側からの出力に基づいて電流経路を切り替える。ＭＯＳトランジスタＭ９，Ｍ１０のゲートには、差動クロック信号ＣＬＫｂ，ＣＬＫが入力される。
【００４０】
ＣＭＬ回路３ｂにおけるＭＯＳトランジスタＭ１０のドレイン側と、このＣＭＬ回路３ｂと逆位相で動作するＣＭＬ回路３ｄにおけるＭＯＳトランジスタＭ１２のドレイン側とは、充放電動作を行う容量素子Ｃ２addを介在させて接続されている。
【００４１】
この例で、ＭＯＳトランジスタＭ１０は寄生容量を有している。このため、ＭＯＳトランジスタＭ１０は、ハイレベルの信号ＣＬＫを入力すると充電し、ローレベルからハイレベルへの信号ＣＬＫを入力すると放電する。これにより、ＭＯＳトランジスタＭ１０は、信号ＣＬＫのローレベルからハイレベルの電流経路切り替えタイミングで放電電流ＩCbが電流Ｉd3の逆向きに流れる。容量素子Ｃ２addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ１０の放電電流ＩCbをＯＮ状態のＭＯＳトランジスタＭ１２に電流Ｉ２caddとして流す。これにより、放電電流ＩCbによりＣＭＬ回路３ｂで消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【００４２】
ＭＯＳトランジスタＭ５は、ドレインが抵抗Ｒ３を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ４のドレイン側に接続され、ソースがＭＯＳトランジスタＭ６のソースと共通接続されている。ＭＯＳトランジスタＭ６は、ドレインが抵抗Ｒ４を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ３のドレイン側に接続されている。ＭＯＳトランジスタＭ１１は、ドレインがＭＯＳトランジスタＭ５，Ｍ６の共通ソースに接続され、ゲートが入力端子１ｃに接続され、ソースが接地されている。
【００４３】
ＭＯＳトランジスタＭ５，Ｍ６，Ｍ１１はＣＭＬ回路３ｃを構成する。ＭＯＳトランジスタＭ１１は、入力端子１ｃからの差動クロック信号ＣＬＫに基づいて電流源をＯＮ／ＯＦＦする。ＭＯＳトランジスタＭ５，Ｍ６は、ＭＯＳトランジスタＭ３，Ｍ４のドレイン側からの出力に基づいて高位側電源端子ＶＤＤからの電流経路を切り替える。
【００４４】
ＭＯＳトランジスタＭ７は、ドレインが抵抗Ｒ３を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ６のドレイン側に接続され、ソースがＭＯＳトランジスタＭ８のソースと共通接続されている。ＭＯＳトランジスタＭ８は、ドレインが抵抗Ｒ４を介して高位側電源端子ＶＤＤに接続され、ゲートがＭＯＳトランジスタＭ５のドレイン側に接続されている。ＭＯＳトランジスタＭ１２は、ドレインがＭＯＳトランジスタＭ７，Ｍ８の共通ソースに接続され、ゲートが入力端子１ｄに接続され、ソースが接地されている。
【００４５】
ＭＯＳトランジスタＭ７，Ｍ８，Ｍ１２はＣＭＬ回路３ｄを構成する。ＭＯＳトランジスタＭ１２は、入力端子１ｄからの差動クロック信号に基づいて電流源をＯＮ／ＯＦＦする。ＭＯＳトランジスタＭ７，Ｍ８は、ＭＯＳトランジスタＭ５，Ｍ６のドレイン側からの出力に基づいて電流経路を切り替える。
【００４６】
続いて、図２Ａ〜図２Ｏを参照してＣＭＬ回路３ａ〜３ｄを用いたフリップフロップ回路１００の動作例について説明する。図２Ａの差動信号ＩＮのハイレベルを入力端子１ａから入力すると共に図２Ｃの信号ＣＬＫｂのハイレベルを入力端子１ｄから入力した場合、ＭＯＳトランジスタＭ１には、図２Ｈの電流Ｉd1が流れる。
【００４７】
ＭＯＳトランジスタＭ９は寄生容量を有している。このため、ＭＯＳトランジスタＭ９は、ハイレベルの信号ＣＬＫｂを入力すると充電し、信号ＣＬＫｂのローレベルからハイレベルのタイミングで放電する。これにより、ＭＯＳトランジスタＭ９は、信号ＣＬＫｂによりＯＦＦからＯＮに切り替わるタイミングで図２Ｆの放電電流ＩCaが電流Ｉd1の逆向きに流れる。このとき、容量素子Ｃ１addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ９の放電電流ＩCaを図２Ｏの電流Ｉ１caddとしてＯＮ状態のＭＯＳトランジスタＭ１１に流す。これにより、図２Ｆの放電電流ＩCaにより消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。従って、図８Ｈの電流Ｉd1に比べて図２Ｈの電流Ｉd1は波形の立ち上がりが遅れず、さらにＭＯＳトランジスタＭ９に生じるスイッチングノイズによって図２Ｈの電流Ｉd1の波形が歪まない。これにより、ＭＯＳトランジスタＭ１には、図２Ｄの理想的な電流Ｉd1と略同一の波形である図２Ｈの電流Ｉd1が流れる。
【００４８】
同様に、図２Ｂの差動信号ＩＮｂのハイレベルを入力端子１ｂから入力すると共に図２Ｃの信号ＣＬＫｂのハイレベルを入力端子１ｄから入力した場合、ＭＯＳトランジスタＭ２には、図２Ｉの電流Ｉd2が流れる。ＭＯＳトランジスタＭ９は寄生容量を有しているので、ハイレベルの信号ＣＬＫｂを入力すると充電して信号ＣＬＫｂのローレベルからハイレベルのタイミングで放電する。これにより、ＭＯＳトランジスタＭ９は、信号ＣＬＫｂによるＯＦＦからＯＮへの切り替えタイミングで図２Ｆの放電電流ＩCaが電流Ｉd2の逆向きに流れる。このとき、容量素子Ｃ１addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ９の放電電流ＩCaを図２Ｏの電流Ｉ１caddとしてＯＮ状態のＭＯＳトランジスタＭ１１に流す。これにより、図２Ｆの放電電流ＩCaにより消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。従って、図８Ｉの電流Ｉd2に比べて図２Ｉの電流Ｉd2は波形の立ち上がりが遅れず、さらにＭＯＳトランジスタＭ９に生じるスイッチングノイズによって図２Ｉの電流Ｉd2の波形が歪まない。これにより、ＭＯＳトランジスタＭ２には、図２Ｅの理想的な電流Ｉd2と略同一の波形である図２Ｉの電流Ｉd2が流れる。
【００４９】
このように、図２Ｆの放電電流ＩCaやスイッチングノイズが容量素子Ｃ１addによって軽減されるので、図２Ｈの電流Ｉd1や図２Ｉの電流Ｉd2に示すように波形の立ち上がりが遅れずに、図２Ｇに示す理想的な波形の電流ＩAが流れる。このため、図８Ｊ，Ｋの電位Ｖｘ，Ｖｙに比べて図２Ｊ，Ｋの電位Ｖｘ，Ｖｙも歪まないので、出力端子２ａ，２ｂから出力される図２Ｌ，Ｎの信号Ｑ，Ｑｂの波形も、図８Ｌ，Ｎの信号Ｑ，Ｑｂの波形に比べて歪まない。図２Ｌ，Ｎの信号Ｑ，Ｑｂのように波形が歪まないので、スイッチングノイズによりスレッシュホールド値を超えることもなく、また、波形の立ち上がり時間も遅れないので、特に伝送速度が高速の場合でもエラーが生じにくい。なお、図２Ｊ，Ｋの電位Ｖｘ，Ｖｙは、図１に示すＸ，Ｙ点の電位である。
【００５０】
一方、ＭＯＳトランジスタＭ９と同様にＭＯＳトランジスタＭ１１も寄生容量を有している。このため、ＭＯＳトランジスタＭ１１も、信号ＣＬＫによりＯＦＦからＯＮに切り替わるタイミングで放電電流ＩCcが電流Ｉd5の逆向きに流れる。このとき、容量素子Ｃ１addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ１１の放電電流ＩCcをＯＮ状態のＭＯＳトランジスタＭ９に流す。これにより、放電電流ＩCcにより消費される電流を低減できるので、ＣＭＬ回路３ｃにおいてスイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【００５１】
また、ＭＯＳトランジスタＭ９と同様にＭＯＳトランジスタＭ１０も寄生容量を有している。このため、ＭＯＳトランジスタＭ１０は、ハイレベルの信号ＣＬＫを入力すると充電し、信号ＣＬＫのローレベルからハイレベルのタイミングで放電する。これにより、ＭＯＳトランジスタＭ１０は、信号ＣＬＫによりＯＦＦからＯＮに切り替わるタイミングで放電電流ＩCbが電流Ｉd3の逆向きに流れる。このとき、容量素子Ｃ２addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ１０の放電電流ＩCbを電流Ｉ２caddとしてＯＮ状態のＭＯＳトランジスタＭ１２に流す。これにより、放電電流ＩCbにより消費される電流を低減できるので、ＣＭＬ回路３ｂにおいてスイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【００５２】
また、ＭＯＳトランジスタＭ１２も、信号ＣＬＫｂによりＯＦＦからＯＮに切り替わるタイミングで放電電流ＩCdが電流Ｉd7の逆向きに流れる。このとき、容量素子Ｃ２addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ１２の放電電流ＩCdをＯＮ状態のＭＯＳトランジスタＭ１０に流す。これにより、放電電流ＩCdにより消費される電流を低減できるので、ＣＭＬ回路３ｄにおいてスイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【００５３】
続いて、図３〜図５を参照して、本発明に係るフリップフロップ回路１００の効果について説明する。図３に示すグラフは、出力電圧の振幅と伝送レートの関係を示している。グラフの縦軸には出力電圧の振幅が設定され、グラフの横軸には伝送レートが設定されている。破線Ｐ１は従来例に係る図７のフリップフロップ回路３００を示し、実線Ｐ２は本発明に係る図１のフリップフロップ回路１００を示している。この例では、伝送レートが１Ｇｂｐｓの時における出力電圧の振幅を１００％としている。図３に示すように、伝送レートが高くなって例えば２０Ｇｂｐｓの場合には、従来例を示す破線Ｐ１は出力電圧の振幅が約３０％まで低下し、本発明を示す実線Ｐ２は出力電圧の振幅が９０％以上得られている。このように、本発明は、ＯＦＦからＯＮに切り替わるタイミングで生じるＭＯＳトランジスタ放電電流を容量素子により低減しているので、スイッチングノイズを解消できると共に波形の立ち上がりを急峻にできる。
【００５４】
図４Ａ及び図５Ａに示すグラフは本発明に係るフリップフロップ回路１００のアイパターンを示し、図４Ｂ及び図５Ｂに示すグラフは従来例に係るフリップフロップ回路３００のアイパターンを示している。このグラフの縦軸には時間が設定され、横軸には出力電圧が設定されている。図４Ａ及び図４Ｂでは、伝送レートが１Ｇｂｐｓの時における出力電圧を示している。また、図５Ａ及び図５Ｂでは、伝送レートが２０Ｇｂｐｓの時における出力電圧を示している。
【００５５】
図４Ｂ及び図５Ｂに示す従来例に係るアイパターンに比べて、図４Ａ及び図５Ａに示す本発明に係るアイパターンは、波形が同じ電圧で複数重ね合ってアイが開いている。これにより、本発明は、スイッチングノイズや波形の立ち上がり遅延によるエラーを解消していることが分かる。
【００５６】
このように本発明に係るフリップフロップ回路１００によれば、ＣＭＬ回路３ａにおけるＭＯＳトランジスタＭ９のドレイン側と、このＣＭＬ回路３ａと逆位相で動作するＣＭＬ回路３ｃにおけるＭＯＳトランジスタＭ１１のドレイン側とは、充放電動作を行う容量素子Ｃ１addを介在させて接続されている。また、ＣＭＬ回路３ｂにおけるＭＯＳトランジスタＭ１０のドレイン側と、このＣＭＬ回路３ｂと逆位相で動作するＣＭＬ回路３ｄにおけるＭＯＳトランジスタＭ１２のドレイン側とは、充放電動作を行う容量素子Ｃ２addを介在させて接続されている。
【００５７】
この構成によって、例えば容量素子Ｃ１addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ９の放電電流ＩCaをＯＮ状態のＭＯＳトランジスタＭ１１に電流Ｉ１caddとして流すことができる。これにより、逆流する放電電流ＩCaにより消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。従って、差動対のＭＯＳトランジスタの周波数特性が向上して出力電圧の立ち上がりが速くなる。この出力電圧の立ち上がり時間改善により動作限界の伝送レートを向上できる。また、時定数におけるドレイン抵抗値の影響が小さくなるため、ドレイン抵抗を大きくすることができる。従って出力電圧の振幅を得るための電流量を減らすことができるので省電力化を実現できる。
【実施例２】
【００５８】
続いて、図６を参照して本発明に係るフリップフロップ回路２００について説明する。なお、図１に示したフリップフロップ回路１００と同じ構成要素には同一符号を付し、その詳細な説明は省略する。図６に示すフリップフロップ回路２００は半導体回路の一例であり、ＣＭＬ回路３ａ〜３ｄ及び抵抗Ｒ１〜Ｒ４を備えている。
【００５９】
フリップフロップ回路２００がフリップフロップ回路１００と異なる構成は、容量素子Ｃ１addの替わりにＭＯＳトランジスタＭ１３，Ｍ１４を備えている点である。ＭＯＳトランジスタＭ１３，Ｍ１４はそれぞれ、ソースとドレインが向かい合うように接続されている。ＭＯＳトランジスタＭ１３のゲートはＣＭＬ回路３ａの共通ソースに接続され、ＭＯＳトランジスタＭ１４のゲートはＣＭＬ回路３ｃの共通ソースに接続されている。この例では、ＭＯＳトランジスタＭ１３，Ｍ１４を容量として使用するために、抵抗を介してＤＣ電源が接続されている。このＤＣ電源を可変とすることによりＭＯＳトランジスタＭ１３，Ｍ１４は可変容量として動作するので、動作周波数やノイズに対する調整も可能となる。また、同様にして容量素子Ｃ２addの替わりにＭＯＳトランジスタＭ１３，Ｍ１４を設けるようにてもよい。
【００６０】
なお、上述した例では、ＮＭＯＳトランジスタを用いて説明したがＰＭＯＳトランジスタであってもよい。また、上述した例では、ＭＯＳトランジスタに限らずバイポーラトランジスタを用いるようにしてもよい。すなわち、ＣＭＬ回路は、差動対である第１及び第２のバイポーラトランジスタとこれらのバイポーラトランジスタの共通エミッタにコレクタが接続された第３のバイポーラトランジスタを備える。第１のバイポーラトランジスタは、差動信号の一方がベースに入力されて電流源の電流経路を切り替える。第２のバイポーラトランジスタは、差動信号の他方がベースに入力され、第１のバイポーラトランジスタとエミッタが共通に接続されて電流源の電流経路を切り替える。一方のＣＭＬ回路の共通エミッタとこのＣＭＬ回路と逆位相で動作する他方のＣＭＬ回路の共通エミッタとの間に充放電動作を行う容量素子を有する。これにより、容量素子は、電流経路切り替え時に発生する第３のバイポーラトランジスタの放電電流を逆位相側の第３のバイポーラトランジスタに流すことができる。従って、逆流する放電電流により消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。
【産業上の利用可能性】
【００６１】
本発明は、複数階層から成る差動増幅回路を有する半導体回路に適用して極めて好適である。
【符号の説明】
【００６２】
Ｍ１，Ｍ３，Ｍ５，Ｍ７・・・ＭＯＳトランジスタ（第１のトランジスタ）、Ｍ２，Ｍ４，Ｍ６，Ｍ８・・・ＭＯＳトランジスタ（第２のトランジスタ）、Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２・・・ＭＯＳトランジスタ（第３のトランジスタ）、３ａ〜３ｄ・・・ＣＭＬ回路（差動増幅回路）、Ｃ１add，Ｃ２add・・・容量素子、１００，２００・・・フリップフロップ回路（半導体回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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