(57)【要約】【課題】ソース／ドレイン領域における接合部の耐圧を向上でき、寄生バイポーラトランジスタ特性の影響を低減できる半導体装置を提供する。【解決手段】（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。（ｂ）に示す高耐圧トランジスタは、ソース／ドレイン領域２３，２４間の基板１１の表面が所定の深さ除去された第２領域上に形成された、ゲート絶縁膜１５より膜厚が厚いゲート絶縁膜２５、及び第２ゲート電極１６と、ソース／ドレイン領域２３，２４上のシリサイド層２３Ａ，２４Ａとを備える。所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板に低耐圧トランジスタと高耐圧トランジスタと有する半導体装置において、
前記低耐圧トランジスタは、
前記半導体基板の第１領域に形成されたソース領域と、
前記ソース領域に離隔して前記半導体基板の前記第１領域に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記第１領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極、前記ソース領域上及び前記ドレイン領域上に形成された第１シリサイド層とを備え、
前記高耐圧トランジスタは、
前記半導体基板の表面が所定の深さ除去された第２領域と、
前記第２領域に形成されたソース領域と、
前記ソース領域に離隔して前記第２領域に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記第２領域上に形成され、前記第１ゲート絶縁膜より膜厚が厚い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極、前記ソース領域上及び前記ドレイン領域上に形成された第２シリサイド層とを備え、
前記所定の深さは前記第２ゲート絶縁膜の厚さと前記第１ゲート絶縁膜の厚さとの差に相当し、
前記第２シリサイド層の上面は、前記半導体基板の前記第２領域と前記第２ゲート絶縁膜との界面より高いことを特徴とする半導体装置。
【請求項２】
前記第２シリサイド層の厚さは、前記所定の深さより薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に低耐圧トランジスタと高耐圧トランジスタとを形成する半導体装置の製造方法において、
前記高耐圧トランジスタを形成する領域に、前記半導体基板の表面から所定の深さ除去した凹部と前記半導体基板の表面の高さを維持した凸部を形成する工程と、
前記凹部に第１絶縁膜を形成する工程と、
前記低耐圧トランジスタを形成する領域の前記半導体基板上に第２絶縁膜を形成すると共に、前記高耐圧トランジスタを形成する領域の前記第１絶縁膜上及び前記凸部に、前記第２絶縁膜を形成する工程と、
前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域に、素子分離領域を形成する工程と、
前記低耐圧トランジスタを形成する領域及び前記高耐圧トランジスタを形成する領域の前記第２絶縁膜上に、ゲート電極となる導電膜を形成する工程と、
前記低耐圧トランジスタを形成する領域及び前記高耐圧トランジスタを形成する領域の前記導電膜と前記第２絶縁膜をエッチングして、ゲート電極をそれぞれ形成すると共に、前記第１領域の前記ソース領域及び前記ドレイン領域と、前記第２領域の前記凸部を露出させる工程と、
前記ゲート電極上、前記ソース領域上、前記ドレイン領域上、及び前記凸部上に金属膜を形成する工程と、
前記ゲート電極、前記ソース領域、前記ドレイン領域、及び前記凸部に、前記金属膜を反応させてシリサイド層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記凸部に形成される前記シリサイド層の厚さは、前記半導体基板の表面から所定の深さ除去された前記凹部の深さより薄いことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えばサリサイド拡散層を有する高耐圧及び低耐圧のＭＯＳ電界効果トランジスタを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的な半導体記憶装置においては、半導体記憶回路を複数配置し集合させる（メモリセルアレイ）ことで、微細化を達成している。しかし、半導体記憶装置を駆動させる回路（ローデコーダ、センスアンプなど）は半導体記憶回路よりも個々の回路が大きくなるため、メモリセルアレイの周辺に配置する必要がある。このとき、メモリセルアレイ上を横断する配線長が長くなるため、配線抵抗による電圧降下を抑える低抵抗配線が必要となる。半導体記憶装置においては、多くの場合、半導体記憶回路を選択するゲートが直列に使用されるため、シリコン材料のゲートより低抵抗であるシリサイド化合物を利用したゲートを使用することが有利となる。
【０００３】
ＦＮトンネル電流を応用した、高電圧が必要な不揮発性半導体記憶装置では、サリサイド化合物をソース及びドレインの電極に使用する場合、寄生抵抗の低減が可能になる。しかし、高耐圧が必要なＭＯＳＦＥＴにおいては、ゲート電極および、ＳＴＩ(Shallow Trench Isolation)などのフィールド酸化膜からある程度距離を離すことにより、高電圧によるジャンクション破壊を回避する必要がある（例えば、特許文献１参照）。このため、高耐圧が必要なＭＯＳＦＥＴの拡散層にサリサイド化合物を形成する場合には、半導体装置の縮小化が困難である。
【０００４】
不揮発性半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリでは、低耐圧の仕様を持つ低耐圧（高性能低電圧）ＭＯＳ電界効果トランジスタ（以下、低耐圧ＭＯＳＦＥＴ）と高耐圧の仕様を持つ高耐圧ＭＯＳ電界効果トランジスタ（以下、高耐圧ＭＯＳＦＥＴ）が必要である。これらトランジスタでは、配線抵抗を低減するため、ゲート電極、及びソース、ドレイン拡散層をサリサイド化することが必要である。なお、例えば、低耐圧ＭＯＳＦＥＴは印加電圧が１０Ｖ以下で使用されるトランジスタであり、高耐圧ＭＯＳＦＥＴは印加電圧が４０Ｖ以下で使用されるトランジスタである。
【０００５】
高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとを同一の半導体基板上に形成する場合、ゲート電極を加工した後に、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとに対して同時にサリサイド化を行う必要があるため、特に高耐圧ＭＯＳＦＥＴでは、自己整合技術が利用できず専用工程が増加してしまう。また、自己整合技術を利用するためには、ＭＯＳＦＥＴのシリコン界面より十分高くしたＳＴＩの段差を利用した側壁酸化膜を準備する必要があるため、電極を加工する前段階で、平坦性が悪化してしまう。
【特許文献１】特開２００７−２０１４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ソース領域及びドレイン領域における接合部の耐圧を向上できると共に、寄生バイポーラトランジスタ特性の影響を低減することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施態様の半導体装置は、半導体基板に低耐圧トランジスタと高耐圧トランジスタと有する半導体装置において、前記低耐圧トランジスタは、前記半導体基板の第１領域に形成されたソース領域と、前記ソース領域に離隔して前記半導体基板の前記第１領域に形成されたドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第１領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極、前記ソース領域上及び前記ドレイン領域上に形成された第１シリサイド層とを備え、前記高耐圧トランジスタは、前記半導体基板の表面が所定の深さ除去された第２領域と、前記第２領域に形成されたソース領域と、前記ソース領域に離隔して前記第２領域に形成されたドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第２領域上に形成され、前記第１ゲート絶縁膜より膜厚が厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第２ゲート電極、前記ソース領域上及び前記ドレイン領域上に形成された第２シリサイド層とを備え、前記所定の深さは前記第２ゲート絶縁膜の厚さと前記第１ゲート絶縁膜の厚さとの差に相当し、
前記第２シリサイド層の上面は、前記半導体基板の前記第２領域と前記第２ゲート絶縁膜との界面より高いことを特徴とする。
【０００８】
本発明の一実施態様の半導体装置の製造方法は、半導体基板に低耐圧トランジスタと高耐圧トランジスタとを形成する半導体装置の製造方法において、前記高耐圧トランジスタを形成する領域に、前記半導体基板の表面から所定の深さ除去した凹部と前記半導体基板の表面の高さを維持した凸部を形成する工程と、前記凹部に第１絶縁膜を形成する工程と、前記低耐圧トランジスタを形成する領域の前記半導体基板上に第２絶縁膜を形成すると共に、前記高耐圧トランジスタを形成する領域の前記第１絶縁膜上及び前記凸部に、前記第２絶縁膜を形成する工程と、前記低耐圧トランジスタを形成する領域と前記高耐圧トランジスタを形成する領域に、素子分離領域を形成する工程と、前記低耐圧トランジスタを形成する領域及び前記高耐圧トランジスタを形成する領域の前記第２絶縁膜上に、ゲート電極となる導電膜を形成する工程と、前記低耐圧トランジスタを形成する領域及び前記高耐圧トランジスタを形成する領域の前記導電膜と前記第２絶縁膜をエッチングして、ゲート電極をそれぞれ形成すると共に、前記第１領域の前記ソース領域及び前記ドレイン領域と、前記第２領域の前記凸部を露出させる工程と、前記ゲート電極上、前記ソース領域上、前記ドレイン領域上、及び前記凸部上に金属膜を形成する工程と、前記ゲート電極、前記ソース領域、前記ドレイン領域、及び前記凸部に、前記金属膜を反応させてシリサイド層を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソース領域及びドレイン領域における接合部の耐圧を向上できると共に、寄生バイポーラトランジスタ特性の影響を低減することができる半導体装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
本発明の実施形態の半導体装置として、不揮発性半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリを例に取り説明する。ＮＡＮＤ型フラッシュメモリの周辺回路では、低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴとが同一の半導体基板上に形成されており、これらトランジスタでは配線抵抗を低減するために、トランジスタのゲート電極、ソース拡散層及びドレイン拡散層をサリサイド化することが必要である。
【００１２】
図１（ａ）は実施形態の低耐圧ＭＯＳＦＥＴの構成を示す平面図であり、図１（ｂ）は高耐圧ＭＯＳＦＥＴの構成を示す平面図である。図２（ａ）及び図２（ｂ）は図１に示した２ａ−２ｂ線に沿った低耐圧ＭＯＳＦＥＴ及び高耐圧ＭＯＳＦＥＴのそれぞれの断面図である。
【００１３】
まず、図２（ａ）を参照して低耐圧ＭＯＳＦＥＴの構造を述べる。
【００１４】
図２（ａ）に示すように、シリコン半導体基板１１には、素子分離領域１２が形成されている。素子分離領域１２は、例えば、半導体基板１１に形成されたトレンチ内にシリコン酸化膜などを埋め込んだＳＴＩ(Shallow Trench Isolation)からなり、半導体基板１１上に形成される低耐圧ＭＯＳＦＥＴ（素子）間を電気的に絶縁分離して、低耐圧ＭＯＳＦＥＴが形成される素子領域を定める。
【００１５】
素子領域における半導体基板１１の表面領域には、ＬＤＤ(lightly doped diffusion)構造を有するソース領域（拡散層）１３及びドレイン領域（拡散層）１４が離隔して形成されている。ソース領域１３とドレイン領域１４の上層部分には、サリサイド層（シリサイド化合物層）１３Ａ，１４Ａがそれぞれ形成されている。
【００１６】
ソース領域１３とドレイン領域１４との間の半導体基板１１上には、第１のゲート絶縁膜（例えば、シリコン酸化膜）１５が形成されている。第１のゲート絶縁膜１５上には、ゲート電極（例えば、ポリシリコン膜）１６が形成されている。このゲート電極１６はサリサイド層を含んでいる。さらに、ゲート電極１６の側壁には、ゲート側壁絶縁膜１７が形成されている。このゲート側壁絶縁膜１７は、例えば、シリコン酸化膜またはシリコン窒化膜の少なくともいずれかを含む膜からなる。
【００１７】
ゲート電極１６上、ソース領域１３上、ドレイン領域１４上、及び素子分離領域１２上には、サリサイド層を保護するバリア絶縁膜１８が形成されている。バリア絶縁膜１８上には、層間絶縁膜１９，２０が形成されている。そして、サリサイド層１３Ａ，１４Ａ上のバリア絶縁膜１８内及び層間絶縁膜１９，２０内には、サリサイド層１３Ａ，１４Ａにそれぞれ電気的に接続された埋め込みコンタクト２１が形成されている。さらに、コンタクト２１上には配線３１が形成されている。
【００１８】
次に、図２（ｂ）を参照して高耐圧ＭＯＳＦＥＴの構造を述べる。
【００１９】
図２（ｂ）に示すように、シリコン半導体基板１１には、素子分離領域１２が形成されている。素子分離領域１２は、例えばＳＴＩからなり、半導体基板１１上に形成される高耐圧ＭＯＳＦＥＴ（素子）間を電気的に絶縁分離して、高耐圧ＭＯＳＦＥＴが形成される素子領域を定める。
【００２０】
素子領域における半導体基板１１の表面領域には、ＬＤＤ(lightly doped diffusion)構造を有するソース領域２３及びドレイン領域２４が離隔して形成されている。ソース領域２３とドレイン領域２４の上層部分には、サリサイド層（シリサイド化合物層）２３Ａ，２４Ａがそれぞれ形成されている。
【００２１】
ソース領域２３とドレイン領域２４との間の半導体基板１１上には、絶縁膜（例えば、シリコン酸化膜）２５Ａが形成され、絶縁膜２５Ａ上には第１のゲート絶縁膜１５が形成されている。絶縁膜２５Ａと第１のゲート絶縁膜１５との積層構造により、第２のゲート絶縁膜２５が構成されている。第２のゲート絶縁膜２５上には、ゲート電極（例えば、ポリシリコン膜）１６が形成されている。ゲート電極１６はサリサイド層を含んでいる。さらに、ゲート電極１６の側壁には、ゲート側壁絶縁膜１７が形成されている。このゲート側壁絶縁膜１７は、前述したように、例えばシリコン酸化膜またはシリコン窒化膜の少なくともいずれかを含む膜からなる。
【００２２】
ソース領域２３上及びドレイン領域２４上には、開口部を有する絶縁膜２５Ａが形成されている。これらの絶縁膜２５Ａの開口部内には、サリサイド層（シリサイド化合物層）２３Ａ，２４Ａと、ソース領域２３及びドレイン領域２４の一部がそれぞれ形成されている。詳述すると、ソース領域２３上の絶縁膜２５Ａの開口部内には、絶縁膜２５Ａの上面の高さから絶縁膜２５Ａの厚さの途中までサリサイド層２３Ａが形成され、このサリサイド層２３Ａ下にはソース領域２３が形成されている。ドレイン領域２４上の絶縁膜２５Ａの開口部内には、絶縁膜２５Ａの上面の高さから絶縁膜２５Ａの厚さの途中までサリサイド層２４Ａが形成され、このサリサイド層２４Ａ下にはドレイン領域２４が形成されている。
【００２３】
ゲート電極１６上、サリサイド層２３Ａ，２４Ａ上、及び素子分離領域１２上には、サリサイド層を保護するバリア絶縁膜１８が形成されている。バリア絶縁膜１８上には、層間絶縁膜１９，２０が形成されている。そして、サリサイド層２３Ａ，２４Ａ上のバリア絶縁膜１８内及び層間絶縁膜１９，２０内には、サリサイド層２３Ａ，２４Ａにそれぞれ電気的に接続された埋め込みコンタクト２１が形成されている。さらに、コンタクト２１上には配線３１が形成されている。
【００２４】
次に、本発明の実施形態の低耐圧ＭＯＳＦＥＴ及び高耐圧ＭＯＳＦＥＴの製造方法について説明する。
【００２５】
図３〜図９は、実施形態の低耐圧ＭＯＳＦＥＴ及び高耐圧ＭＯＳＦＥＴの製造方法を示す各工程の断面図である。各図の（ａ）は低耐圧ＭＯＳＦＥＴの製造工程の断面図であり、各図の（ｂ）は高耐圧ＭＯＳＦＥＴの製造工程の断面図である。
【００２６】
まず、低耐圧ＭＯＳＦＥＴを形成する領域では、図３（ａ）に示すように、半導体基板１１上をレジスト膜３２で覆う。一方、高耐圧ＭＯＳＦＥＴを形成する領域では、図３（ｂ）に示すように、半導体基板１１上にレジスト膜３２を形成し、半導体基板１１の表面のうち、レジスト膜３２で覆われている所定部分１１Ａを残してその他の部分を、例えばＲＩＥ（Reactive Ion Etching）によりエッチングする。所定部分（凸部）１１Ａは、後の工程でサリサイド層が形成される領域である。言い換えると、高耐圧ＭＯＳＦＥＴを形成する領域の半導体基板面を、低耐圧ＭＯＳＦＥＴを形成する領域の半導体基板面より低くする。このとき、高耐圧ＭＯＳＦＥＴを形成する領域（凹部）では、後の工程においてソース及びドレイン領域のサリサイド層となる部分（凸部）を、レジスト膜３２によりマスクしてエッチングされないようにする。
【００２７】
次に、レジスト膜３２を剥離した後、図４（ａ）及び図４（ｂ）に示すように、例えば熱酸化法により半導体基板１１上に絶縁膜（シリコン酸化膜）２５Ａを形成する。このとき、絶縁膜２５Ａの厚さは、高耐圧ＭＯＳＦＥＴを形成する領域に形成された所定部分１１Ａの高さとほぼ同じ高さとする。その後、低耐圧ＭＯＳＦＥＴを形成する領域では、図４（ａ）に示すように、レジスト膜で覆うことなく、例えばＲＩＥにより半導体基板１１上の絶縁膜２５Ａを除去する。このとき、高耐圧ＭＯＳＦＥＴを形成する領域では、図４（ｂ）に示すように、絶縁膜２５Ａをレジスト膜３３で保護し、例えばＲＩＥにより絶縁膜２５Ａがエッチングされないようにする。すなわち、低耐圧ＭＯＳＦＥＴを形成する領域に形成された絶縁膜２５Ａだけを除去する。
【００２８】
その後、レジスト膜３３を剥離した後、低耐圧ＭＯＳＦＥＴを形成する領域では、図５（ａ）に示すように、例えば熱酸化法により半導体基板１１上に絶縁膜（シリコン酸化膜）１５を形成する。このとき、高耐圧ＭＯＳＦＥＴを形成する領域では、図５（ｂ）に示すように、前記熱酸化法により絶縁膜２５Ａ上及び半導体基板１１の前記所定部分１１Ａ上に絶縁膜１５を形成する。なお、低耐圧ＭＯＳＦＥＴを形成する領域では、絶縁膜１５が低耐圧ＭＯＳＦＥＴのゲート絶縁膜を構成し、高耐圧ＭＯＳＦＥＴを形成する領域では、絶縁膜２５Ａと絶縁膜１５の積層膜が高耐圧ＭＯＳＦＥＴのゲート絶縁膜を構成する。
【００２９】
次に、図６（ａ）及び図６（ｂ）に示すように、半導体基板１１にＳＴＩなどの素子分離領域１２をそれぞれ形成する。続いて、絶縁膜１５上に、例えばＣＶＤ（Chemical Vapor Deposition）によりポリシリコン膜１６を形成する。その後、図７（ａ）及び図７（ｂ）に示すように、例えばＲＩＥによりポリシリコン膜１６をパターニングしてゲート電極１６を形成する。続いて、ゲート電極１６下以外の絶縁膜１５を除去する。さらに、イオン注入法によりゲート電極１６の両側の半導体基板中に不純物イオンを導入して、ソース領域１３及びドレイン領域１４とソース領域２３及びドレイン領域２４を形成する。
【００３０】
続いて、ゲート電極１６上、ソース領域１３上、ドレイン領域１４上、ソース領域２３上、及びドレイン領域２４上に、例えばＣＶＤにより絶縁膜１７を形成する。そして、ＲＩＥにより絶縁膜１７をエッチングして、ゲート電極１６の側面のみにゲート側壁絶縁膜１７を残す。
【００３１】
このとき、図７（ｂ）に示すように、ソース領域２３上及びドレイン領域２４上の絶縁膜２５Ａに開口部が形成されているため、サリサイド層形成のためのシリコン基板（所定部分１１Ａ）が露出している。ここで、例えば通常用いられている製造方法では、図１４（ｂ）に示すように、高耐圧ＭＯＳＦＥＴを形成する領域において、ゲート側壁絶縁膜１７を形成した後、フォトリソグラフィ法によりレジスト膜３６を形成しソース領域２３上及びドレイン領域２４上の絶縁膜２５Ａをエッチングして、サリサイド層形成のための開口部を形成する工程が必要である。しかし、本実施形態の製造方法では、前述したように、ゲート側壁絶縁膜１７の形成が終了したとき、ソース領域２３上及びドレイン領域２４上の絶縁膜２５Ａの開口部から既にシリコン基板１１が露出しているため、前述した工程が不要となり工程が削減できる。
【００３２】
その後、図８（ａ）及び図８（ｂ）に示すように、ゲート電極１６上、ソース領域１３，２３上及びドレイン領域１４，２４上に、サリサイド層を形成するための反応材である金属膜３４、例えばニッケル（Ｎｉ）あるいはコバルト（Ｃｏ）を堆積する。続いて、図８（ａ）及び図８（ｂ）に示した半導体基板１１に対して熱処理を行い、ゲート電極１６、ソース領域１３，２３、及びドレイン領域１４，２４のシリコンと金属膜３４とを反応させる。そして、未反応の金属膜３４を除去し、低耐圧ＭＯＳＦＥＴを形成する領域では、図９（ａ）に示すように、ゲート電極１６、ソース領域１３、及びドレイン領域１４に、サリサイド層１６，１３Ａ，１４Ａを形成し、高耐圧ＭＯＳＦＥＴを形成する領域では、図９（ｂ）に示すように、ソース領域２３上及びドレイン領域２４上の絶縁膜２５Ａの開口部内とゲート電極１６にサリサイド層２３Ａ，２４Ａ，１６を形成する。
【００３３】
次に、図２（ａ）及び図２（ｂ）に示すように、ゲート電極１６上、ソース領域１３，２３上及びドレイン領域１４，２４上のサリサイド層上に、サリサイド層を保護するためのバリア絶縁膜１８を形成する。続いて、層間絶縁膜１９，２０を形成し、サリサイド層１３Ａ，１４Ａ，２３Ａ，２４Ａ上の層間絶縁膜１９，２０内及びバリア絶縁膜１８内にコンタクトホールを形成する。そして、コンタクトホール内に金属材を埋め込んで埋め込みコンタクト２１を形成する。さらに、埋め込みコンタクト２１上に配線３１を形成する。以上により、本実施形態の半導体装置が製造される。
【００３４】
次に、図１０及び図１１を参照して、実施形態の高耐圧ＭＯＳＦＥＴの詳細な構造とその効果について説明する。
【００３５】
図１０は、図２に示した高耐圧ＭＯＳＦＥＴにおけるサリサイド層が形成された部分を拡大した断面図である。図１１は、比較例としての高耐圧ＭＯＳＦＥＴにおけるサリサイド層が形成された部分を拡大した断面図である。また図１２は、実施形態の高耐圧ＭＯＳＦＥＴの回路図であり、図１３は高耐圧ＭＯＳＦＥＴにおけるソース−ドレイン間の電流−電圧特性を示す図である。
【００３６】
この実施形態では、前述したように、予め、ソース領域２３及びドレイン領域２４上のサリサイド層となるシリコン基板領域を残し、その他の領域を掘り下げることにより、サリサイド層２３Ａ，２４Ａの深さ（底面）とソース領域２３及びドレイン領域２４の深さ（底面）との差が大きくなるように形成する。これにより、ソース領域２３及びドレイン領域２４の接合部における高電圧に対する耐圧（図１３の(1)）を向上させることができる。すなわち、図１０において、ドレイン領域２４の厚さＸj3からサリサイド層２４Ａの厚さＸj2を引いた距離が、図１１においてドレイン領域３５の厚さＸj1からサリサイド層３５Ａの厚さＸj2を引いた距離に比べて大きくなるため、ドレイン領域２４とシリコン基板１１との接合部の耐圧を向上させることができる。言い換えると、サリサイド層２４Ａの底面が、シリコン基板１１とゲート絶縁膜２５Ａとの界面より上に形成された構造とすることにより、サリサイド層２４Ａの深さとソース／ドレイン拡散層（ＬＤＤ拡散層）の深さとの差が大きくなり、高電圧印加における接合部の耐圧を向上させることができる。
【００３７】
また、ゲート電極１６とサリサイド層２４Ａとの距離Ｄ１が伸び、さらにゲート電極１６を挟むように両側に配置されたサリサイド層２３Ａ，２４Ａ間において、ゲート絶縁膜２５の底面に沿った距離が長くできるため、パンチスルーの発生を抑制でき、寄生バイポーラトランジスタの特性（図１３の(2)）の改善が見込まれる。
【００３８】
図１３において、Ａが比較例の特性であり、Ｂが本実施形態の特性である。これにより、実施形態の高耐圧ＭＯＳＦＥＴでは特性が改善されていることがわかる。
【００３９】
また、コンタクト２１が形成されるサリサイド層２３Ａ，２４Ａ上の部分が平坦化されることにより、コンタクト２１の形成や電極配線の形成が容易になる。また、比較例では図１１に示すように、サリサイド層３５Ａ上の絶縁膜２５Ａの開口部内にバリア絶縁膜１８が入り込むように形成されていたが、本実施形態では図１０に示すように、開口部内において絶縁膜２５Ａの上面の位置から絶縁膜２５Ａの厚さの途中までサリサイド層２４Ａが形成されるため、開口部の径Ｈ２を径Ｈ１に比べて小さくできる。これにより、１つの高耐圧ＭＯＳＦＥＴを形成するために必要な面積を低減することができる。すなわち、サリサイド層形成のための開口径を縮小することができ、これによりトランジスタサイズの縮小も可能となる。
【００４０】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態の半導体装置の構成を示す平面図である。
【図２】図１に示した実施形態の半導体装置の２ａ−２ｂ線に沿った断面図である。
【図３】実施形態の半導体装置の製造方法を示す第１工程の断面図である。
【図４】実施形態の半導体装置の製造方法を示す第２工程の断面図である。
【図５】実施形態の半導体装置の製造方法を示す第３工程の断面図である。
【図６】実施形態の半導体装置の製造方法を示す第４工程の断面図である。
【図７】実施形態の半導体装置の製造方法を示す第５工程の断面図である。
【図８】実施形態の半導体装置の製造方法を示す第６工程の断面図である。
【図９】実施形態の半導体装置の製造方法を示す第７工程の断面図である。
【図１０】図２に示した実施形態の半導体装置における高耐圧ＭＯＳＦＥＴのサリサイド層が形成された部分を拡大した断面図である。
【図１１】比較例としての高耐圧ＭＯＳＦＥＴにおけるサリサイド層が形成された部分を拡大した断面図である。
【図１２】実施形態の高耐圧ＭＯＳＦＥＴの回路図である。
【図１３】実施形態の高耐圧ＭＯＳＦＥＴにおけるソース−ドレイン間の電流−電圧特性を示す図である。
【図１４】比較例としての半導体装置の製造方法を示す工程の断面図である。
【符号の説明】
【００４２】
１１…シリコン半導体基板、１２…素子分離領域、１３…ソース領域（拡散層）、１４…ドレイン領域（拡散層）、１３Ａ，１４Ａ…サリサイド層（シリサイド化合物層）、１５…第１のゲート絶縁膜、１６…ゲート電極、１７…ゲート側壁絶縁膜、１８…バリア絶縁膜、１９，２０…層間絶縁膜、２１…埋め込みコンタクト、２３…ソース領域（拡散層）、２４…ドレイン領域（拡散層）、２３Ａ，２４Ａ…サリサイド層（シリサイド化合物層）、２５Ａ…絶縁膜、２５…第２のゲート絶縁膜、３１…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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