(57)【要約】【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。【選択図】図１
2010087341.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタと、前記第１トランジスタの前記ソースおよびドレイン領域の一方と前記第２トランジスタの前記ソースおよびドレイン領域の一方と互いに連結する拡散領域とを備える半導体装置。
【請求項２】
前記第１トランジスタの前記ソースおよびドレイン領域の前記一方および前記拡散領域の少なくとも一方にコンタクトを介して接続された第１配線と、前記第２トランジスタの前記ソースおよびドレイン領域の前記一方上に絶縁層を介して延在形成された第２配線とをさらに備える請求項１記載の半導体装置。
【請求項３】
前記複数第１および第２のトランジスタ上および前記第２配線上を通過する第３の配線をさらに備え、前記第２配線および前記第３の配線の交差部分に両者を接続するコンタクトが形成されている請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
複数のトランジスタ及び配線がレイアウトされた半導体装置においては、前記複数のトランジスタ間を結線する配線のレイアウトを変更するだけで所望の論理機能や記憶機能を形成することができる。すなわち、前記複数のトランジスタはｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネルＭＯＳＦＥＴから構成され、これらをチップ内に配置し、入出力端子間がそれぞれ配線されている。
【０００３】
このような半導体装置として、特許文献１には、複数のｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴ及び配線がレイアウトされた半導体装置が開示されている。この特許文献１には、各トランジスタがゲート電極、ソース領域及びドレイン領域を有しており、それぞれが配線により結線されてチップ内に配置された半導体装置が記載されている。
【特許文献１】特開平７−１５３９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の半導体装置では、ゲート電極、ソース領域及びドレイン領域への電圧、信号の供給を配線により行っているので、例えば、ある信号配線を伝わる信号を複数のｎチャネルＭＯＳＦＥＴ又はｐチャネルＭＯＳＦＥＴのゲート電極に伝達するためには、当該信号配線から分岐する複数の配線を設ける必要があった。このような複数の分岐配線は、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴが形成されているトランジスタ形成領域の外側に設ける必要があるため、チップ内における配線領域の占有面積が大きくなってしまうという問題があった。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタと、前記第１トランジスタの前記ソースおよびドレイン領域の一方と前記第２トランジスタの前記ソースおよびドレイン領域の一方と互いに連結する拡散領域とを備えることを特徴とする。
【発明の効果】
【０００６】
本発明の半導体装置によれば、第１トランジスタのソースおよびドレイン領域の一方と第２トランジスタのソースおよびドレイン領域の一方と互いに連結する拡散領域を有しており、この拡散領域が電圧あるいは信号の分岐配線の一部を構成する構成となっている。これにより、トランジスタ形成領域の外側に設ける配線を一部省略することができるため、チップ内における配線領域の占有面積の縮小化が可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を適用した半導体装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【０００８】
＜第１の実施形態＞
本実施の形態では、例えばｐチャネルＭＯＳＦＥＴを用いた半導体装置に、本発明を適用した場合を例に挙げて説明する。
【０００９】
図１（ａ）に示すように、本実施形態の半導体装置１１０は、ｐ型半導体領域１４０と、ｐ型半導体領域１４０上に形成された一対のゲート配線１３１，１３２と、ｐ型半導体領域１４０と連結された拡散領域１５０とから概略構成されている。より具体的には、ゲート配線１３１，１３２は、互いに平行に設けられており、この一対のゲート配線１３１，１３２によってｐ型半導体領域１４０が３つの不純物拡散領域１４１，１４２，１４３に区分けされている。
【００１０】
不純物拡散領域１４１は、一対のゲート配線１３１，１３２の間に位置している。また、不純物拡散領域１４２は、ゲート配線１３１を挟んで不純物拡散領域１４１と反対側に位置すると共に、不純物拡散領域１４３は、ゲート配線１３２を挟んで不純物拡散領域１４１と反対側に位置している。
そして、拡散領域１５０は、不純物拡散領域１４２と不純物拡散領域１４３とを互いに連結するように設けられている。なお、拡散領域１５０と不純物拡散領域１４１とは、互いに連結されていない。
【００１１】
また、半導体装置１１０には、上記ｐ型半導体領域１４０と、ｐ型半導体領域１４０上に形成された一対のゲート配線１３１，１３２とによって２つのｐチャネルＭＯＳＦＥＴが形成されている。具体的には、ゲート配線１３１をゲート電極とし、不純物拡散領域１４１，１４２をソース領域およびドレイン領域とする第１トランジスタ１２１と、ゲート配線１３２をゲート電極とし、不純物拡散領域１４１，１４３をソース領域およびドレイン領域とする第２トランジスタ１２２と、を備えている。
【００１２】
ここで、半導体装置１１０は、第１トランジスタ１２１のソース領域またはドレイン領域の一方となる不純物拡散領域１４２と、第２トランジスタ１２２のソース領域またはドレイン領域の一方となる不純物拡散領域１４３とが、拡散領域１５０によって互いに連結されている。
さらに、不純物拡散領域１４１は、第１トランジスタ１２１および第２トランジスタ１２２のソース領域またはドレイン領域の他方として共有されている。
【００１３】
ゲート配線（ゲート電極）１３１，１３２は、ポリシリコン、Ｗ，Ｔｉ等の金属、又はシリサイド等から構成されている。
【００１４】
ｐ型半導体層１４０及び拡散領域１５０は、シリコン基板にボロン等をイオン注入して形成されている。また、ｐ型半導体層１４０及び拡散領域１５０の表面には、サリサイド技術を用いてシリサイドが形成されていてもよい。特に、拡散領域１５０上にシリサイドを形成することにより、拡散領域１５０の抵抗を下げることができるため好ましい。
【００１５】
また、図１（ｂ）に示すように、半導体装置１１０は、第１トランジスタ１２１のソース領域またはドレイン領域の一方となる不純物拡散領域１４２上に形成された第１配線１６０と、第２トランジスタ１２２のソース領域またはドレイン領域の一方となる不純物拡散領域１４３上に形成された第２配線１７０と、第１トランジスタ１２１および第２トランジスタ１２２のソース領域またはドレイン領域の他方として共有される不純物拡散領域１４１上に形成された配線１８０とを備えている。
【００１６】
第１配線１６０は、この第１配線１６０の下方に位置する第１トランジスタ１２１のソース領域またはドレイン領域の一方となる不純物拡散領域１４２及び拡散領域１５０の少なくとも一方とコンタクト１９０を介して接続されている。
また、配線１８０は、この配線１８０の下方に位置する第１トランジスタ１２１および第２トランジスタ１２２のソース領域またはドレイン領域の他方として共有される不純物拡散領域１４１とコンタクト１９０を介して接続されている。
【００１７】
一方、第２配線１７０は、この第２配線１７０の下方に位置する第２トランジスタ１２２のソース領域またはドレイン領域の一方となる不純物拡散領域１４３とは接続されていない。すなわち、第２配線１７０は、不純物拡散領域１４３上に図示しない絶縁層を介して延在形成されており、不純物拡散領域１４３とは接続されずに図示略の領域においてゲート配線１３１，１３２と接続されている。
【００１８】
また、不純物拡散領域１４３の上方には、上述した不純物拡散領域１４１，１４２と異なり、この不純物拡散領域１４３と接続される配線が設けられていない。すなわち、不純物拡散領域１４３は、専用に設けられた配線によらずに拡散領域１５０によって不純物拡散領域１４２と互いに連結されており、さらにコンタクト１９０を介して第１配線１６０と接続されている。
【００１９】
本実施形態の半導体装置１１０では、第１配線１６０が供給配線と接続されている場合、この第１配線１６０と接続される不純物拡散領域１４２は、第１トランジスタ１２１のソース領域となる。そして、拡散領域１５０を介して第１配線１５０と接続される不純物拡散領域１４３は、第２トランジスタ１２２のソース領域となる。さらに、不純物拡散領域１４１は、第１及び第２トランジスタ１２１，１２２に共有されるドレイン領域となる。
【００２０】
ところで、上記拡散領域１５０が無い場合において、不純物拡散領域１４３と不純物拡散領域１４２とを同一の電位とするためには、第１配線１６０がこれらの両方に接続されるように引き回す必要がある。そのとき、図１（ｂ）に示すように、第２配線１７０の引き回しが必要となった場合は、不純物拡散領域１４３の上方には既に第１配線１６０が形成されていることになるため、第２配線１７０は図１（ｂ）に示した位置から左側にずらして配置しなければならず、その分チップ内における配線領域の占有面積が増大する。
【００２１】
これに対して、本実施形態の場合は、上記拡散領域１５０の存在により不純物拡散領域１４２と不純物拡散領域１４３は結線されている状態となるため、第２配線１７０を図１（ｂ）に示すように不純物拡散領域１４３の上方を通過させることができ、その分チップ内における配線領域の占有面積を小さくすることができる。
【００２２】
第１配線１６０、第２配線１７０、配線１８０は、銅、アルミニウム、高融点金属等から構成されており、一般的な多層配線技術を用いて形成されている。
また、これらの配線は、ゲート配線１３１，１３２よりも一段上層に積層されて形成されると共に、ゲート配線１３１，１３２の延在する方向と同一の方向に延在するように形成されている。
【００２３】
以上説明したように、本実施形態の半導体装置１１０によれば、第１トランジスタ１２１のソース領域またはドレイン領域の一方となる不純物拡散領域１４２と第２トランジスタ１２２のソース領域またはドレイン領域の一方となる不純物拡散領域１４３とを互いに連結する拡散領域１５０を有しており、この拡散領域１５０が電圧あるいは信号の分岐配線の一部を構成する構成となっている。これにより、不純物拡散領域１４３のための配線を省略することができるため、チップ内における配線領域の占有面積の縮小化を図ることができる。
また、本実施形態の半導体装置１１０によれば、第１トランジスタ１２１および第２トランジスタ１２２が、ソース領域またはドレイン領域の他方として不純物拡散領域１４１を共有する構成となっているため、トランジスタ形成領域の縮小化を図ることができる。したがって、チップ面積の縮小化が可能となる。
【００２４】
＜第２の実施形態＞
次に、本発明を適用した第２の実施形態について説明する。
本実施の形態では、例えば図２に示すようなインバータ回路を有する半導体装置に、本発明を適用した場合を例に挙げて説明する。
【００２５】
図３（ａ）に示すように、本実施形態の半導体装置２１０の基本構造は、Ｎウェル領域２１０Ａ及びＰウェル領域２１０Ｂから構成されている。そして、Ｎウェル領域２１０Ａには、ｐ型半導体領域２４０と、ｐ型半導体領域２４０上に形成された一対のゲート配線２３１，２３２と、ｐ型半導体領域２４０と連結された拡散領域２５０とが設けられて概略構成されている。より具体的には、ゲート配線２３１，２３２は、互いに平行に設けられており、この一対のゲート配線２３１，２３２によってｐ型半導体領域２４０が３つの不純物拡散領域２４１，２４２，２４３に区分けされている。また、ゲート配線２３１，２３２の一方の端部は、ゲート配線２３３と接続されている。ゲート配線２３３は、ｐ型半導体領域２４０の外側であって拡散領域２５０と対向する側に位置しており、ゲート配線２３１，２３２の延在する方向と直交する方向に延在形成されている。
【００２６】
一方、Ｐウェル領域２１０Ｂには、ｎ型半導体領域２４４と、ｎ型半導体領域２４４上に形成された一対のゲート配線２３４，２３５と、ｎ型半導体領域２４４と連結された拡散領域２５１とが設けられて概略構成されている。より具体的には、ゲート配線２３４，２３５は、互いに平行に設けられており、この一対のゲート配線２３４，２３５によってｎ型半導体領域２４４が３つの不純物拡散領域２４４，２４６，２４７に区分けされている。また、ゲート配線２３４，２３５の一方の端部は、ゲート配線２３６と接続されている。ゲート配線２３６は、ｎ型半導体領域２４４の外側であって拡散領域２５１と対向する側に位置しており、ゲート配線２３４，２３５の延在する方向と直交する方向に延在形成されている。
【００２７】
拡散領域２５０は、不純物拡散領域２４２と不純物拡散領域２４３とを互いに連結するように設けられている。一方、拡散領域２５１は、不純物拡散領域２４６と不純物拡散領域２４７とを互いに連結するように設けられている。なお、拡散領域２５０と不純物拡散領域２４１とは、互いに連結されておらず、拡散領域２５１と不純物拡散領域２４５とについても互いに連結されていない。
【００２８】
また、Ｎウェル領域２１０Ａには、上記ｐ型半導体領域２４０と、ｐ型半導体領域２４０上に形成された一対のゲート配線２３１，２３２とによって２つのｐチャネルＭＯＳＦＥＴが形成されている。具体的には、ゲート配線２３１をゲート電極とし、不純物拡散領域２４１，２４２をソース領域およびドレイン領域とする第１トランジスタ２２１と、ゲート配線２３２をゲート電極とし、不純物拡散領域２４１，２４３をソース領域およびドレイン領域とする第２トランジスタ２２２と、を備えている。
【００２９】
一方、Ｐウェル領域２１０Ｂには、上記ｎ型半導体領域２４４と、ｎ型半導体領域２４４上に形成された一対のゲート配線２３４，２３５とによって２つのｎチャネルＭＯＳＦＥＴが形成されている。具体的には、ゲート配線２３４をゲート電極とし、不純物拡散領域２４５，２４６をソース領域およびドレイン領域とする第３トランジスタ２２３と、ゲート配線２３５をゲート電極とし、不純物拡散領域２４５，２４７をソース領域およびドレイン領域とする第４トランジスタ２２４と、を備えている。
【００３０】
ここで、半導体装置２１０は、第１トランジスタ２２１のソース領域またはドレイン領域の一方となる不純物拡散領域２４２と、第２トランジスタ２２２のソース領域またはドレイン領域の一方となる不純物拡散領域２４３とが、拡散領域２５０によって互いに連結されている。
また、不純物拡散領域２４１は、第１トランジスタ２２１および第２トランジスタ２２２のソース領域またはドレイン領域の他方として共有されている。
【００３１】
さらに、半導体装置２１０は、第３トランジスタ２２３のソース領域またはドレイン領域の一方となる不純物拡散領域２４６と、第４トランジスタ２２４のソース領域またはドレイン領域の一方となる不純物拡散領域２４７とが、拡散領域２５１によって互いに連結されている。
更にまた、不純物拡散領域２４５は、第３トランジスタ２２３および第４トランジスタ２２４のソース領域またはドレイン領域の他方として共有されている。
【００３２】
ｐ型半導体層２４０及び拡散領域２５０は、シリコン基板にボロン等をイオン注入して形成されている。一方、ｎ型半導体層２４４及び拡散領域２５１は、シリコン基板にリン等をイオン注入して形成されている。
なお、ｐ型半導体層２４０、拡散領域２５０、ｎ型半導体層２４４及び拡散領域２５１の表面には、サリサイド技術を用いてシリサイドが形成されていてもよい。特に、拡散領域２５０，２５１上にシリサイドを形成することにより、拡散領域２５０，２５１の抵抗を下げることができるため好ましい。
【００３３】
以上のような基本構造を有する半導体装置２１０は、図３（ｂ）に示すように、さらに複数の配線が積層されている。具体的には、ゲート配線２３１〜２３６よりも一段上層に、不純物拡散領域２４２の上方に形成された第１配線２６１と、不純物拡散領域２４６の上方に形成された第１配線２６２と、不純物拡散領域２４３の上方から不純物拡散領域２４７の上方に亘って形成された第２配線２７０と、不純物拡散領域２４１の上方から不純物拡散領域２４５の上方に亘って形成された配線２８０と、が積層されて形成されている。なお、これらの配線は、ゲート配線２３１，２３２及びゲート配線２３４，２３５が延在する方向と同一方向に延在されて設けられている。
【００３４】
また、第１配線２６１，２６２、第２配線２７０及び配線２８０よりもさらに一段上層には、入力配線ＶＩｎ（第３の配線）、出力配線ＶＯｕｔ、供給配線ＶＤＤ及び供給配線ＶＳＳが積層されて形成されている。なお、これらの配線は、第１配線２６１，２６２、第２配線２７０及び配線２８０の延在する方向と垂直方向に延在されて設けられている。
【００３５】
供給配線ＶＤＤは、コンタクト２９１を介して第１配線２６１と接続されている。そして、第１配線２６１は、コンタクト２９０を介して第１トランジスタ２２１のソース領域となる不純物拡散領域２４２と接続されている。さらに、第１配線２６１は、コンタクト２９２及び拡散領域２５０を介して第２トランジスタ２２２のソース領域となる不純物拡散領域２４３と接続されている。
同様に、供給配線ＶＳＳは、コンタクト２９１を介して第１配線２６２と接続されている。そして、第１配線２６２は、コンタクト２９０を介して第３トランジスタ２２３のソース領域となる不純物拡散領域２４６と接続されている。さらに、第１配線２６２は、コンタクト２９２及び拡散領域２５１を介して第４トランジスタ２２４のソース領域となる不純物拡散領域２４７と接続されている。
【００３６】
また、入力配線ＶＩｎ（第３の配線）は、第１及び第２トランジスタ２２１，２２２上及び第２配線２７０上を通過するように設けられており、コンタクト２９３を介して第２配線２７０と接続されている。さらに、第２配線２７０は、Ｎウェル領域２１０Ａ及びＰウェル領域２１０Ｂにおいて、それぞれコンタクト２９４を介してゲート配線２３３及びゲート配線２３６と接続されている。
【００３７】
また、出力配線ＶＯｕｔは、配線２８０上に設けられており、コンタクト２９５を介してこの配線２８０と接続されている。さらに、配線２８０は、それぞれコンタクト２９０を介して、第１トランジスタ２２１および第２トランジスタ２２２のドレイン領域として共有される不純物拡散領域２４１及び第３トランジスタ２２３および第４トランジスタ２２４のドレイン領域として共有される不純物拡散領域２４５と接続されている。
【００３８】
ところで、上記拡散領域２５０及び２５１が無い場合において、不純物拡散領域２４２と不純物拡散領域２４３、不純物拡散領域２４６と不純物拡散領域２４７を同一の電位とするためには、第１配線２６１及び２６２がこれらの両方に接続されるように引き回す必要がある。そのとき、図３（ｂ）に示すように、第２配線２７０の引き回しが必要となった場合は、不純物拡散領域２４３及び２４７の上方には既に第１配線２６１及び２６２が形成されていることになるため、第２配線２７０は図３（ｂ）に示した位置から左側にずらして配置しなければならず、その分チップ内における配線領域の占有面積が増大する。
【００３９】
これに対して、本実施形態の場合は、上記拡散領域２５０及び２５１の存在により不純物拡散領域２４２及び不純物拡散領域２４３、並びに不純物拡散領域２４６及び不純物拡散領域２４７は結線されている状態となるため、第２配線２７０を図３（ｂ）に示すように不純物拡散領域２４３及び２４７の上方を通過させることができ、その分チップ内における配線領域の占有面積を小さくすることができる。
【００４０】
なお、第１配線２６１，２６２、第２配線２７０、配線２８０、入力配線ＶＩｎ（第３の配線）、出力配線ＶＯｕｔ、供給配線ＶＤＤ及び供給配線ＶＳＳは、銅、アルミニウム、高融点金属等から構成されており、一般的な多層配線技術を用いて形成されている。
【００４１】
以上説明したように、本実施形態の半導体装置２１０によれば、複数のトランジスタ及び複数の配線を図３（ａ）及び図３（ｂ）に示すようなレイアウトとすることで、図２に示すようなインバータ回路を容易に形成することができる。
また、本実施形態の半導体装置２１０によれば、Ｎウェル領域２１０Ａ及びＰウェル領域２１０Ｂにおいて不純物拡散領域の間を接続する拡散領域２５１，２５２をそれぞれ設けているため、第１の実施形態の半導体装置１１０と同様に、不純物拡散領域２４３，２４７のための配線の形成を省略することができる。これにより、第２配線２７０を上記不純物拡散領域２４３，２４７の上方に亘って延在して形成することができるため、チップ内における配線領域の占有面積の縮小化を図ることができる。
【００４２】
さらに、第２配線２７０を不純物拡散領域２４３，２４７の上方に亘って延在して形成しているため、この第２配線２７０と接続する入力配線ＶＩｎ（第３の配線）の接続位置を自由に選択することができる。これにより、配線設計の自由度を高めることができる。
【００４３】
＜第３の実施形態＞
次に、本発明を適用した第３の実施形態について説明する。
本実施の形態では、例えば図４に示すようなＮＡＮＤゲート回路を有する半導体装置に、本発明を適用した場合を例に挙げて説明する。
【００４４】
図５（ａ）に示すように、本実施形態の半導体装置３１０の基本構造は、Ｎウェル領域３１０Ａ及びＰウェル領域３１０Ｂから構成されている。そして、Ｎウェル領域３１０Ａには、ｐ型半導体領域３４０と、ｐ型半導体領域３４０上に形成された３本のゲート配線３３１，３３２，３３３と、ｐ型半導体領域３４０と連結された拡散領域３５０とが設けられて概略構成されている。具体的には、ゲート配線３３１，３３２，３３３は、ｐ型半導体領域３４０上で互いに平行に設けられており、この３本のゲート配線３３１，３３２，３３３によってｐ型半導体領域３４０が４つの不純物拡散領域３４１〜３４４に区分けされている。
【００４５】
一方、Ｐウェル領域３１０Ｂには、ｎ型半導体領域３４５と、ｎ型半導体領域３４５上に形成された３本のゲート配線３３４，３３５，３３６とが設けられて概略構成されている。具体的には、ゲート配線３３４，３３５，３３６は、ｎ型半導体領域３４５上で互いに平行に設けられており、この３本のゲート配線３３４，３３５，３３６によってｎ型半導体領域３４５が４つの不純物拡散領域３４６〜３４９に区分けされている。
【００４６】
拡散領域３５０は、不純物拡散領域３４２と不純物拡散領域３４３とを互いに連結するように設けられている。なお、拡散領域３５０と不純物拡散領域３４１及び不純物拡散領域３４４とは、互いに連結されていない。
【００４７】
Ｎウェル領域３１０Ａには、上記ｐ型半導体領域３４０と、ｐ型半導体領域３４０上に形成された３本のゲート配線３３１，３３２，３３３とによって３つのｐチャネルＭＯＳＦＥＴが形成されている。具体的には、ゲート配線３３１をゲート電極とし、不純物拡散領域３４１，３４２をソース領域およびドレイン領域とする第１トランジスタ３２１と、ゲート配線３３２をゲート電極とし、不純物拡散領域３４１，３４３をソース領域およびドレイン領域とする第２トランジスタ３２２と、ゲート配線３３３をゲート電極とし、不純物拡散領域３４２，３４４をソース領域およびドレイン領域とする第３トランジスタ３２３と、を備えている。
【００４８】
一方、Ｐウェル領域３１０Ｂには、上記ｎ型半導体領域３４５と、ｎ型半導体領域３４５上に形成された３本のゲート配線３３４，３３５，３３６とによって３つのｎチャネルＭＯＳＦＥＴが形成されている。具体的には、ゲート配線３３４をゲート電極とし、不純物拡散領域３４６，３４７をソース領域およびドレイン領域とする第４トランジスタ３２４と、ゲート配線３３５をゲート電極とし、不純物拡散領域３４６，３４８をソース領域およびドレイン領域とする第５トランジスタ３２５と、ゲート配線３３６をゲート電極とし、不純物拡散領域３４７，３４９をソース領域およびドレイン領域とする第６トランジスタ３２６と、を備えている。
【００４９】
ここで、半導体装置３１０は、第１トランジスタ３２１のソース領域またはドレイン領域の一方となる不純物拡散領域３４２と、第２トランジスタ３２２のソース領域またはドレイン領域の一方となる不純物拡散領域３４３とが、拡散領域３５０によって互いに連結されている。
また、不純物拡散領域３４１は、第１トランジスタ３２１および第２トランジスタ３２２のソース領域またはドレイン領域の他方として共有されている。
さらに、不純物拡散領域３４２は、第１トランジスタ３２１および第３トランジスタ３２３のソース領域またはドレイン領域の一方として共有されている。
【００５０】
更にまた、半導体装置３１０は、不純物拡散領域３４７が、第４トランジスタ３２４および第６トランジスタ３２６のソース領域またはドレイン領域の一方として共有されている。また、不純物拡散領域３４６が、第４トランジスタ３２４および第５トランジスタ３２５のソース領域またはドレイン領域の他方として共有されている。
【００５１】
ｐ型半導体層３４０及び拡散領域３５０は、シリコン基板にボロン等をイオン注入して形成されている。一方、ｎ型半導体層３４５は、シリコン基板にリン等をイオン注入して形成されている。
なお、ｐ型半導体層３４０、拡散領域３５０及びｎ型半導体層３４５の表面には、サリサイド技術を用いてシリサイドが形成されていてもよい。特に、拡散領域３５０上にシリサイドを形成することにより、拡散領域３５０の抵抗を下げることができるため好ましい。
【００５２】
以上のような基本構造を有する半導体装置３１０は、図５（ｂ）に示すように、さらに複数の配線が積層されている。具体的には、ゲート配線３３１〜３３６よりも一段上層には、不純物拡散領域３４２の上方に形成された第１配線３６０と、不純物拡散領域３４３の上方からゲート配線３３５の上方に亘って形成された第２配線３７１と、ゲート配線３３１の上方からゲート配線３３４の上方に亘って形成された配線３７２と、ゲート配線３３３の上方からゲート配線３３６の上方に亘って形成された配線３７３と、不純物拡散領域３４４の上方から不純物拡散領域３４９の上方に亘って形成された配線３８０と、不純物拡散領域３４８の上方に形成された配線３８１と、が積層されて形成されている。
【００５３】
また、第１配線３６０、第２配線３７１及び配線３７２，３７３，３８０，３８１よりもさらに一段上層には、入力配線ＶＩｎ１（第３の配線）、入力配線ＶＩｎ２、入力配線ＶＩｎ３、出力配線ＶＯｕｔ、供給配線ＶＤＤ及び供給配線ＶＳＳが積層されて形成されている。なお、これらの配線は、上記第１配線３６０等の延在する方向と垂直方向に延在されて設けられている。
【００５４】
供給配線ＶＤＤは、コンタクト３９１を介して第１配線３６０と接続されている。そして、第１配線３６０は、コンタクト３９０を介して第１トランジスタ３２１のソース領域となる不純物拡散領域３４２と接続されている。さらに、第１配線３６０は、コンタクト３９２及び拡散領域３５０を介して第２トランジスタ３２２のソース領域となる不純物拡散領域３４３と接続されている。
同様に、供給配線ＶＳＳは、コンタクト３９１を介して配線３８１と接続されている。そして、配線３８１は、コンタクト３９０を介して第５トランジスタ３２５のソース領域となる不純物拡散領域３４８と接続されている。
【００５５】
入力配線ＶＩｎ１（第３の配線）は、第１〜第３トランジスタ３２１〜３２３の上方及び第２配線３７１の上方を通過するように設けられており、コンタクト３９３を介してこの第２配線３７１と接続されている。さらに、第２配線３７１は、Ｎウェル領域３１０Ａ及びＰウェル領域３１０Ｂにおいて、それぞれコンタクト３９４を介してゲート配線３３２及びゲート配線３３５と接続されている。
また、入力配線ＶＩｎ２は、配線３７２の上方を通過するように設けられており、コンタクト３９３を介してこの配線３７２と接続されている。さらに、配線３７２は、Ｎウェル領域３１０Ａ及びＰウェル領域３１０Ｂにおいて、それぞれコンタクト３９４を介してゲート配線３３１及びゲート配線３３４と接続されている。
さらに、入力配線ＶＩｎ３は、配線３７３の上方を通過するように設けられており、コンタクト３９３を介してこの配線３７３と接続されている。さらに、配線３７３は、Ｎウェル領域３１０Ａ及びＰウェル領域３１０Ｂにおいて、それぞれコンタクト３９４を介してゲート配線３３３及びゲート配線３３６と接続されている。
【００５６】
また、出力配線ＶＯｕｔは、配線３８０の上方に設けられており、コンタクト３９５を介してこの配線３８０と接続されている。さらに、配線３８０は、Ｎウェル領域３１０Ａにおいて配線３８０ａと配線３８０ｂとに分岐しており、それぞれコンタクト３９０を介して不純物拡散領域３４１，３４４と接続されている。一方、Ｐウェル領域３１０Ｂにおいて、コンタクト３９０を介して不純物拡散領域３４９と接続されている。
【００５７】
なお、第１配線３６０、第２配線３７１、配線３７２，３７３，３８０，３８１、入力配線ＶＩｎ１（第３の配線）、入力配線ＶＩｎ２、入力配線ＶＩｎ３、出力配線ＶＯｕｔ、供給配線ＶＤＤ及び供給配線ＶＳＳは、銅、アルミニウム、高融点金属等から構成されており、一般的な多層配線技術を用いて形成されている。
【００５８】
以上説明したように、本実施形態の半導体装置３１０によれば、不純物拡散領域３４２，３４３間を接続する拡散領域３５０を設けているため、第１及び第２実施形態の半導体装置１１０．２１０と同様の効果が得られる。すなわち、チップ内における配線領域の占有面積の縮小化を図ることができる。
また、本実施形態の半導体装置３１０によれば、複数のトランジスタ及び複数の配線を図５（ａ）及び図５（ｂ）に示すようなレイアウトとすることで、図４に示すようなＮＡＮＤゲート回路を容易に形成することができる。
【図面の簡単な説明】
【００５９】
【図１】図１（ａ）及び図１（ｂ）は、本発明の第１実施形態を説明するための平面図である。
【図２】図２は、本発明の第２実施形態を示す回路図である。
【図３】図３（ａ）及び図３（ｂ）は、本発明の第２実施形態を説明するための平面図である。
【図４】図４は、本発明の第３実施形態を示す回路図である。
【図５】図５（ａ）及び図５（ｂ）は、本発明の第３実施形態を説明するための平面図である。
【符号の説明】
【００６０】
１１０，２１０，３１０…半導体装置、１２１，２２１，３２１…第１トランジスタ、１２２，２２２，３２２…第２トランジスタ、１３１，１３２，２３１，２３２，３３１，３３２…ゲート配線（ゲート電極）、１４１，１４２，１４３，２４１，２４２，２４３，３４１，３４２，３４３…不純物拡散領域、１５０，２５０，２５１，３５０…拡散領域、１６０，２６１，２６２，３６０…第１配線、１７０，２７０，３７１・・・第２配線、１９０，２９０，２９２，２９３，３９０，３９２，３９３…コンタクト、ＶＩｎ、ＶＩｎ１・・・入力配線（第３の配線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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