(57)【要約】      （修正有）【課題】デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮すること。【解決手段】半導体集積回路の設計方法は、（Ａ）配線パターン及び特殊パターンが配置されたレイアウト領域を複数の分割領域に分割する。デザインルールで規定される最小間隔は、配線パターンよりも特殊パターンの方が大きい。設計方法は更に、（Ｂ）各分割領域に関して、各分割領域を囲む所定幅の領域中に含まれる特殊パターンを周辺パターンとして抽出するステップと、（Ｃ）各分割領域に関して、各分割領域に包含されるダミーパターン配置領域を決定するステップ。設計方法は更に、（Ｄ）各分割領域の周囲にある上記抽出された周辺パターンとのデザインルールエラーを回避しながら、各分割領域のダミーパターン配置領域にダミーパターンを追加するステップと、（Ｅ）ダミーパターンが追加された複数の分割領域同士を結合するステップ。【選択図】図１
2010278189.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計方法であって、
配線パターン及び特殊パターンが配置されたレイアウト領域を、複数の分割領域に分割するステップと、
ここで、前記配線パターンに対してデザインルールで規定される最小間隔は、第１の配線間隔であり、前記特殊パターンに対して前記デザインルールで規定される最小間隔は、前記第１の配線間隔より大きい第２の配線間隔であり、
前記複数の分割領域の各々に関して、前記各分割領域を囲む所定幅の領域中に含まれる前記特殊パターンを周辺パターンとして抽出するステップと、
前記各分割領域に関して、前記各分割領域に包含されるダミーパターン配置領域を決定するステップと、
ここで、前記ダミーパターン配置領域は、前記各分割領域と隣接する分割領域との間の境界のうち少なくとも１つから離れており、
前記各分割領域の周囲にある前記抽出された周辺パターンとのデザインルールエラーを回避しながら、前記各分割領域の前記ダミーパターン配置領域にダミーパターンを追加するステップと、
前記ダミーパターンが追加された前記複数の分割領域同士を結合するステップと
を含む
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法であって、
前記所定幅は、前記第２の配線間隔と等しい
半導体集積回路の設計方法。
【請求項３】
請求項２に記載の半導体集積回路の設計方法であって、
前記第２の配線間隔は、前記デザインルールで規定される配線間隔の中で最大である
半導体集積回路の設計方法。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体集積回路の設計方法であって、
前記特殊パターンは、マクロセルパターンあるいは前記配線パターンよりも幅広な太幅配線パターンを含む
半導体集積回路の設計方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体集積回路の設計方法であって、
前記配線パターン及び前記ダミーパターンは、第１方向に沿って配置され、
前記境界は、前記第１方向と交差する第１境界を含み、
前記ダミーパターン配置領域は、前記第１境界から所定の距離だけ離れている
半導体集積回路の設計方法。
【請求項６】
請求項５に記載の半導体集積回路の設計方法であって、
前記所定の距離は、前記第１の配線間隔と等しい
半導体集積回路の設計方法。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体集積回路の設計方法であって、
前記ダミーパターンを追加するステップは、前記複数の分割領域に対して並列的に実行される
半導体集積回路の設計方法。
【請求項８】
半導体集積回路の設計システムであって、
配線パターン及び特殊パターンを示すレイアウトデータが格納された記憶装置と、
第１計算機と、
複数の第２計算機と
を具備し、
前記配線パターンに対してデザインルールで規定される最小間隔は、第１の配線間隔であり、前記特殊パターンに対して前記デザインルールで規定される最小間隔は、前記第１の配線間隔より大きい第２の配線間隔であり、
前記第１計算機は、前記レイアウトデータを前記記憶装置から読み込み、前記配線パターン及び前記特殊パターンが配置されたレイアウト領域を複数の分割領域に分割し、
前記第１計算機は、前記複数の分割領域の各々に関して、前記各分割領域を囲む所定幅の領域中に含まれる前記特殊パターンを周辺パターンとして抽出し、
前記第１計算機は、前記各分割領域に関して、前記各分割領域に包含されるダミーパターン配置領域を決定し、ここで、前記ダミーパターン配置領域は、前記各分割領域と隣接する分割領域との間の境界のうち少なくとも１つから離れており、
前記第１計算機は、前記各分割領域に関して、前記各分割領域のレイアウト及び前記ダミーパターン配置領域並びに前記抽出された周辺パターンを示す分割領域データを作成し、
前記複数の第２計算機は、前記複数の分割領域のそれぞれに関してダミーパターン配置処理を分散的に実行し、
前記ダミーパターン配置処理において、前記複数の第２計算機の各々は、対応する分割領域に関する前記分割領域データを受け取り、前記抽出された周辺パターンとのデザインルールエラーを回避しながら、前記ダミーパターン配置領域にダミーパターンを追加し、
前記第１計算機は、前記ダミーパターンが追加された前記複数の分割領域データを受け取り、前記複数の分割領域同士を結合する
半導体集積回路の設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関する。特に、本発明は、ダミーパターンを備える半導体集積回路の設計技術に関する。
【背景技術】
【０００２】
半導体集積回路においては、設計上、配線パターンが密な領域と疎な領域が存在し得る。つまり、配線パターンの密度（以下、「パターン密度」と参照される）が高い領域と低い領域が存在し得る。そのようなパターン密度の不均一は、設計回路の製造工程において様々な問題を引き起こす可能性がある。
【０００３】
例えばＣＭＰ（Chemical Mechanical Polishing）工程において、パターン密度が高い領域と低い領域とで、研磨特性に差がでてしまう。その結果、配線（例：Ｃｕ配線）の表面が皿状にくぼむ「ディッシング（Dishing）」と呼ばれる現象が発生する。ディッシングは、配線の平坦性の低下および膜厚の減少を意味し、配線抵抗のバラツキおよび増加を引き起こす。
【０００４】
このような製造工程で発生する不具合を抑制するためには、回路の設計段階で、パターン密度をできるだけ均一化しておくことが重要である。そのため、回路の配線パターン（信号配線、電源線、グランド線等）に加えて、「ダミーパターン」を設計レイアウトに追加することが一般的に行われている（特許文献１、特許文献２参照）。ダミーパターンは、設計回路の機能には不必要な配線パターンであり、ダミー配線あるいはダミーメタルとも呼ばれている。ダミーパターンを追加することにより、パターン密度をより均一化することができ、ディッシング等の発生を抑制することが可能となる。
【０００５】
特許文献１には、配線パターンの局所的な均一性を向上させるための技術が記載されている。そのために、レイアウト領域が複数の分割領域に分割され、各分割領域の設計パターン間にダミーパターンが挿入される。
【０００６】
特許文献２には、均一性の高い被覆率を有するダミーパターン形成方法が記載されている。当該方法によれば、ダミーパターン形成領域が複数のダミーパターン形成ユニット領域に分割される。続いて、ダミーパターン形成ユニット領域よりも大きな面積を有する複数の検査範囲が設定される。複数の検査範囲のそれぞれは、一部が互いにオーバーラップしている。続いて、検査範囲内のダミーパターン形成ユニット領域内に形成されるダミーパターンの仮被覆率が算出される。算出された仮被覆率を平均化することにより、最終的な被覆率が決定される。最終的な被覆率に相当する面積を有するダミーパターンが、ダミーパターン形成ユニット領域内に形成される。
【０００７】
上述の通り、半導体集積回路の歩留まりを向上させるためには、設計段階でダミーパターンを予め配置しておくことが重要である。しかしながら、ダミーパターンの配置処理にかかる時間は、設計回路が大規模になるにつれて増大し、そのことは設計ＴＡＴ（Turn Around Time）の増大を招く。そこで、レイアウト領域を複数の分割領域に分割することが考えられる。複数の分割領域に対してダミーパターン配置処理を“並列的”に実行することにより、設計ＴＡＴを短縮することができると考えられる。
【０００８】
ここで、本願発明者は、次の点に着目した。すなわち、レイアウト領域が不用意に分割され、ダミーパターン配置処理が複数の分割領域に対して別々に行われた場合、次のような問題が発生する可能性がある。
【０００９】
例えば、ある分割領域内に配置されたダミーパターンが、隣接する分割領域内の配線パターンに接近しすぎる可能性がある。つまり、互いに隣接する分割領域内のパターン間で、デザインルールエラー（スペーシングエラー）が発生する可能性がある。これは、ダミーパターン配置処理がそれぞれの分割領域に対して個別に行われるからである。
【００１０】
また、ダミーパターンの電気特性を安定化し、ノイズを低減するためには、配置されるダミーパターンが電源線あるいはグランド線に接続されることが望ましい。ここで、ある分割領域内に第１ダミーパターンが配置され、隣接する分割領域内に第２ダミーパターンが配置され、第１ダミーパターン及び第２ダミーパターンのそれぞれが電源線及びグランド線に接続された場合を考える。このとき、分割領域間の境界において、第１ダミーパターンと第２ダミーパターンが接触する、あるいは重なり合うことが考えられる。その場合、第１ダミーパターンと第２ダミーパターンとの間でショートが発生してしまう。
【００１１】
このような問題に対して、本願発明者は、特許文献３に開示されている半導体集積回路の設計方法を提案した。当該設計方法は、（ａ）配線パターンが配置されたレイアウト領域を、複数の分割領域を分割することと、（ｂ）複数の分割領域の各々に関して、各分割領域に包含されるダミーパターン配置領域を決定することと、（ｃ）各分割領域のダミーパターン配置領域に、ダミーパターンを追加することと、（ｄ）ダミーパターンが追加された複数の分割領域同士を結合することと、を有する。ここで、ダミーパターン配置領域は、各分割領域と隣接する分割領域との間の境界のうち少なくとも１つから離れている。
【００１２】
特許文献３に記載された実施の形態によれば、ダミーパターン配置領域を決定する際に、「分割境界のシフト処理」と「セットバック処理」が実施される。まず、配線トラックと平行な分割境界に関して、その分割境界が配線トラックと重なっているかどうかがチェックされる。ある分割境界がいずれかの配線トラックと重なっている（一致している）場合、その分割境界は当該配線トラックと重ならない位置に平行移動させられる。これが、分割境界のシフト処理である。一方、セットバック処理では、各分割領域において、当該分割領域に相当する大きさの領域が、配線トラックと交差する分割境界から内部に向かって所定の距離だけ縮小される。その結果得られる領域が、ダミーパターン配置領域に設定される。つまり、ダミーパターン配置領域は、配線トラックと交差する分割境界から所定の距離だけ離れる。その所定の距離は、例えば、デザインルールで規定されている最小の配線間隔（以下、「第１の配線間隔」と参照される）である。
【００１３】
以上に説明されたように、特許文献３によれば、レイアウト領域が複数の分割領域に分割される。従って、ダミーパターン配置処理を“並列的”に実行することができる。また、ダミーパターンが配置されるダミーパターン配置領域は、上述の「分割境界のシフト処理」及び「セットバック処理」を通して決定される。その結果、分割領域の結合後、分割境界周辺におけるデザインルールエラーやショートの発生が防止される。すなわち、デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮することが可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−３９９５１号公報
【特許文献２】特開２００６−６００５１号公報
【特許文献３】特開２００９−４９３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献３によれば、ダミーパターン配置処理を、複数の分割領域に対して並列的に分散的に実行することができ、それにより、ダミーパターン配置に要する時間が大幅に短縮される。すなわち、設計ＴＡＴが大幅に短縮される。
【００１６】
しかしながら、ある特殊な状況下においてのみ、分割境界周辺におけるデザインルールエラーが発生する可能性がある。それは、ある分割領域の分割境界の外側近傍に、マクロセルパターン或いは太幅配線パターンが配置されている場合である。マクロセルパターンや太幅配線パターンに対してデザインルールで規定される配線間隔は、以下「第２の配線間隔」と参照される。一般的に、マクロセルや太幅配線に関しては、歩留まり向上を目的として、第２の配線間隔が、通常の配線パターンに関する上記第１の配線間隔よりも大きく設定される。つまり、マクロセルパターンや太幅配線パターンに対しては、通常より広い配線間隔を確保する必要がある。従って、ダミーパターン配置領域が配線トラックと交差する分割境界から“第１の配線間隔”だけセットバックされたとしても、当該分割境界の外側近傍にマクロセルパターン或いは太幅配線パターンが配置されている場合は、分割領域の結合後にデザインルールエラーが発生する可能性がある。
【課題を解決するための手段】
【００１７】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明の第１の観点において、半導体集積回路の設計方法が提供される。その設計方法は、（Ａ）配線パターン（１）及び特殊パターン（３）が配置されたレイアウト領域（ＲＬ）を、複数の分割領域（ＲＤ）に分割するステップを含む。ここで、配線パターン（１）に対してデザインルールで規定される最小間隔は、第１の配線間隔（ＳＰ１）であり、特殊パターン（３）に対してデザインルールで規定される最小間隔は、第１の配線間隔（ＳＰ１）より大きい第２の配線間隔（ＳＰ１１、ＳＰ２２）である。設計方法は更に、（Ｂ）複数の分割領域（ＲＤ）の各々に関して、各分割領域（ＲＤ）を囲む所定幅の領域中に含まれる特殊パターン（３）を周辺パターンとして抽出するステップを含む。設計方法は更に、（Ｃ）各分割領域（ＲＤ）に関して、各分割領域（ＲＤ）に包含されるダミーパターン配置領域（ＲＰ）を決定するステップを含む。ここで、ダミーパターン配置領域（ＲＰ）は、隣接する分割領域との間の境界（Ｄ１〜Ｄ４）のうち少なくとも１つから離れている。設計方法は更に、（Ｄ）各分割領域（ＲＤ）の周囲にある上記抽出された周辺パターンとのデザインルールエラーを回避しながら、各分割領域（ＲＤ）のダミーパターン配置領域（ＲＰ）にダミーパターン（１１）を追加するステップと、（Ｅ）ダミーパターン（１１）が追加された複数の分割領域（ＲＤ）同士を結合するステップと、を含む。
【００１９】
本発明の第２の観点において、半導体集積回路の設計システム（１００）が提供される。その設計システム（１００）は、配線パターン（１）及び特殊パターン（３）を示すレイアウトデータ（ＬＡＹ）が格納された記憶装置（１１０，１２１）と、第１計算機（１２０）と、複数の第２計算機（１３０）と、を具備する。配線パターン（１）に対してデザインルールで規定される最小間隔は、第１の配線間隔（ＳＰ１）であり、特殊パターン（３）に対してデザインルールで規定される最小間隔は、第１の配線間隔（ＳＰ１）より大きい第２の配線間隔（ＳＰ１１、ＳＰ２２）である。第１計算機（１２０）は、レイアウトデータ（ＬＡＹ）を記憶装置（１１０，１２１）から読み込み、配線パターン（１）及び特殊パターン（３）が配置されたレイアウト領域（ＲＬ）を複数の分割領域（ＲＤ）に分割する。第１計算機（１２０）は、複数の分割領域（ＲＤ）の各々に関して、各分割領域（ＲＤ）を囲む所定幅の領域中に含まれる特殊パターン（３）を周辺パターンとして抽出する。第１計算機（１２０）は、各分割領域（ＲＤ）に関して、各分割領域（ＲＤ）に包含されるダミーパターン配置領域（ＲＰ）を決定する。ここで、ダミーパターン配置領域（ＲＰ）は、各分割領域（ＲＤ）と隣接する分割領域との間の境界（Ｄ１〜Ｄ４）のうち少なくとも１つから離れている。第１計算機（１２０）は、各分割領域（ＲＤ）に関して、各分割領域（ＲＤ）のレイアウト及びダミーパターン配置領域（ＲＰ）並びに上記抽出された周辺パターン（３）を示す分割領域データ（ＤＩＶ）を作成する。複数の第２計算機（１３０）は、複数の分割領域（ＲＤ）のそれぞれに関してダミーパターン配置処理を分散的に実行する。ダミーパターン配置処理において、複数の第２計算機（１３０）の各々は、対応する分割領域（ＲＤ）に関する分割領域データ（ＤＩＶ）を受け取り、抽出された周辺パターン（３）とのデザインルールエラーを回避しながら、ダミーパターン配置領域（ＲＰ）にダミーパターン（１１）を追加する。第１計算機（１２０）は、ダミーパターン（１１）が追加された複数の分割領域データ（ＤＩＶ１）を受け取り、複数の分割領域（ＲＤ）同士を結合する。
【発明の効果】
【００２０】
本発明によれば、デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮することが可能となる。また、第２の配線間隔のデザインルールが適用される特殊パターンが分割境界の外側近傍に存在する場合でも、分割領域の結合後に当該分割境界周辺においてデザインルールエラーが発生することが防止される。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【図２】図２は、半導体集積回路のレイアウトデータを概念的に示している。
【図３】図３は、レイアウト領域の分割処理（ステップＳ１１０）を説明するための概念図である。
【図４】図４は、太幅配線パターンを含む分割領域データを説明するための概念図である。
【図５】図５は、本発明の実施の形態の効果を説明するための概念図である。
【図６】図６は、本発明の実施の形態の効果を説明するための概念図である。
【図７】図７は、本発明の実施の形態に係る分散処理システムの構成例を示すブロック図である。
【図８】図８は、特開２００９−４９３４１号公報に開示された実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
１．設計方法
図１は、本発明の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。図８は、特開２００９−４９３４１号公報に開示された実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。特開２００９−４９３４１号公報と重複する説明は、適宜省略される。
【００２３】
ステップＳ１：
まず、周知の手法に従って、設計回路のレイアウトデータが作成される。レイアウトデータは、設計回路のレイアウト、すなわち、各種セルやセル間の配線、電源線やグランド線等のレイアウトを示している。当然、この時点でのレイアウトデータは、ダミーパターンの追加前のレイアウトデータである。
【００２４】
図２は、ある半導体集積回路（半導体チップ）のレイアウトデータを概念的に示している。レイアウトデータは、複数のレイアウト層から構成される。各レイアウト層は、配線パターン等（以下に説明される特殊パターンも含む）が配置されるレイアウト領域ＲＬを有している。例えば図２には、２つの異なる配線層のそれぞれに対応する２つの異なるレイアウト層Ｍ１、Ｍ２が示されている。レイアウト層Ｍ１のレイアウト領域ＲＬには、Ｘ方向に沿った配線パターン１が配置される。一方、レイアウト層Ｍ２のレイアウト領域ＲＬには、Ｙ方向に沿った配線パターン２が配置される。Ｘ方向とＹ方向は互いに交差しており、典型的には、Ｘ方向とＹ方向は互いに直交している。レイアウト層Ｍ１中のＸ方向に沿った配線パターン１とレイアウト層Ｍ２中のＹ方向に沿った配線パターン２は、ビアを介して互いに接続される。尚、配線パターン１、２は、信号配線等、設計回路の動作に必要な配線のパターンである。
【００２５】
ステップＳ１０：
設計回路のレイアウトデータが作成された後、「ダミーパターン（ダミーメタル）」が設計レイアウトに追加される。つまり、ステップＳ１で作成されたレイアウトデータに、ダミーパターンが追加される。ダミーパターンは、設計回路の動作・機能には不必要な配線パターンであり、既存の配線パターンとは異なるパターンである。ダミーパターンを追加することにより、パターン密度をより均一化することができ、ディッシング等の発生を抑制することが可能となる。以下、ステップＳ１０における処理を詳しく説明する。
【００２６】
本実施の形態によれば、特開２００９−４９３４１号公報におけるステップＳ１１の代わりに、ステップＳ１１０が実行される。
【００２７】
ステップＳ１１０：
ダミーパターンの配置処理にかかる時間は、設計回路が大規模になるにつれて増大し、そのことは設計ＴＡＴの増大を招く。そこで、ダミーパターン配置処理は、並列的、分散的に実行される。そのために、ステップＳ１１０では、各レイアウト層のレイアウト領域ＲＬが複数の分割領域に分割（区分け）される。より詳細には、ステップＳ１１０は、次のステップＳ１１１〜Ｓ１１３を含む。
【００２８】
ステップＳ１１１：
本ステップは、特開２００９−４９３４１号公報に開示されたステップＳ１１と同じである。すなわち、各レイアウト層のレイアウト領域ＲＬが、複数の分割領域ＲＤに分割（区分け）される。
【００２９】
図３は、レイアウト領域ＲＬの分割の一例を示している。例として、レイアウト層Ｍ１のレイアウト領域ＲＬが示されている。レイアウト領域ＲＬの周縁部には、ＩＯセルが配置されているＩＯ領域ＲＩＯが存在しており、配線パターン等はそのＩＯ領域ＲＩＯに囲まれた領域に配置される。レイアウト層Ｍ１では、配線の基準線である配線トラックはＸ方向に沿っており、配線パターン等はそのＸ方向に沿った配線トラック上に配置される。
【００３０】
例えば図３に示されるように、配線パターン１及び特殊パターン３が、Ｘ方向に沿って配置されている。ここで、「特殊パターン３」とは、デザインルールで規定される最小間隔（レイアウトパターンが満たすべき最小限の間隔）が通常の配線パターン１のものよりも大きいパターンのことである。すなわち、配線パターン１に対してデザインルールで規定される最小間隔が“第１の配線間隔”である場合、特殊パターン３に対してデザインルールで規定される最小間隔は、その第１の配線間隔より大きい“第２の配線間隔”である。
【００３１】
このような特殊パターン３としては、マクロセルパターンや、配線パターン１よりも幅広な太幅配線パターンが挙げられる。マクロセルの内部においても、配線パターン１よりも幅広な特殊な太幅配線パターンが使用される。以下の説明において、特殊パターン３は「太幅配線パターン３」と参照される場合がある。典型的には、第１の配線間隔は、デザインルールで規定される配線間隔の中で最小であり、第２の配線間隔は、デザインルールで規定される配線間隔の中で最大である。
【００３２】
図３に示されるように、本ステップＳ１１１においては、レイアウト領域ＲＬが、分割線Ｄ１〜Ｄ４によって、複数の分割領域ＲＤに分割される。既存の配線パターン１や太幅配線パターン３は、分割線によって分断されてもよい。ある分割領域ＲＤと、その分割領域ＲＤに隣接する分割領域との間の境界は、分割線Ｄ１〜Ｄ４のいずれかと一致している。つまり、隣接する分割領域ＲＤ間の境界は、分割線Ｄ１〜Ｄ４のいずれかと一致している。その意味で、分割線Ｄ１〜Ｄ４は、以下「分割境界」と参照される。分割境界Ｄ１及びＤ２は、Ｘ方向に沿っており、配線トラックと平行である。一方、分割境界Ｄ３及びＤ４は、Ｙ方向に沿っており、配線トラックと交差（直交）している。他のレイアウト層に関しても、同様の処理が実施される。尚、各分割領域ＲＤの大きさや形状は、任意である。
【００３３】
ステップＳ１１２：
次に、各分割領域ＲＤの周囲に存在する太幅配線パターン３がチェックされる。より詳細には、各分割領域ＲＤに関して、当該分割領域ＲＤを囲む“所定幅（ＳＰ１１，ＳＰ２２）の領域”中に太幅配線パターン３が存在するか否かがチェックされる。図３に示されるように、Ｘ方向に関する所定幅はＳＰ１１であり、Ｙ方向に関する所定幅はＳＰ２２である。それら所定幅（ＳＰ１１，ＳＰ２２）は、例えば、デザインルールで規定されている上記第２の配線間隔と等しい。
【００３４】
図４は、ある分割領域ＲＤとその周囲に配置されている太幅配線パターン３とを示している。分割領域ＲＤと隣接分割領域との間の境界は分割境界Ｄ１〜Ｄ４からなる。図４に示されるように、分割境界Ｄ１から外側に向かって幅ＳＰ２２の領域内に、太幅配線パターン３が存在している。また、分割境界Ｄ３から外側に向かって幅ＳＰ１１の領域内に、太幅配線パターン３が存在している。すなわち、分割領域ＲＤを囲む所定幅領域中に、太幅配線パターン３が存在している。この場合、その太幅配線パターン３は、「周辺パターン」として抽出される。
【００３５】
ステップＳ１１３：
ある分割領域ＲＤに対して周辺パターンが抽出されると、その周辺パターンは当該分割領域ＲＤと関連付けられる。ここで、ある分割領域ＲＤと周辺パターンとが関連付けられた状態とは、当該分割領域ＲＤを参照する場合に、その周囲にある周辺パターンをも同時に認識可能である状態を意味する。例えば、当該分割領域ＲＤのレイアウトデータに、抽出された周辺パターンが追加される。あるいは、当該分割領域ＲＤのレイアウトデータと、抽出された周辺パターンのレイアウトを示す周辺パターンデータとが、互いに関連付けられる。いずれの場合においても、分割領域ＲＤとその周囲の周辺パターンとの間の相対的位置関係は保持されたままである。例えば図４において、分割境界Ｄ１とその近傍の周辺パターン（太幅配線パターン３）との間の相対的位置関係（間隔や距離）が保持されたまま、当該周辺パターンと分割領域ＲＤとが関連付けられる。
【００３６】
ステップＳ１２：
本ステップは、特開２００９−４９３４１号公報に開示されたステップＳ１２と同じである。すなわち、複数の分割領域ＲＤの各々に関して、「セットバック処理」及び「分割境界のシフト処理」が実施される。その結果、各分割領域ＲＤに関して、ダミーパターンの配置が許可される領域である「ダミーパターン配置領域ＲＰ」が決定される。ダミーパターン配置領域ＲＰは、分割領域ＲＤに包含される領域であり、特開２００９−４９３４１号公報に開示されたものと同じ特徴を有している。
【００３７】
例として、図５に示されるように、分割領域ＲＤａ、ＲＤｂが分割境界ＤＸを挟んで互いに隣り合っている状況を考える。分割境界ＤＸは、Ｙ方向に沿っており、配線トラックと直交している。セットバック処理の結果、ダミーパターン配置領域ＲＰは、分割境界ＤＸから所定の距離ＳＰ１だけ離れている。その所定の距離ＳＰ１は、例えば、デザインルールで規定されている上記第１の配線間隔と等しい。
【００３８】
ステップＳ１３０：
本ステップは、特開２００９−４９３４１号公報に開示されたステップＳ１３と同様である。すなわち、複数の分割領域ＲＤに対して、ダミーパターン配置処理が並列的に且つ分散的に実施される。ダミーパターン配置処理においては、各分割領域ＲＤのダミーパターン配置領域ＲＰにダミーパターンが追加的に配置される。このとき、分割領域ＲＤには周辺パターンが関連付けられており、当該分割領域ＲＤの周囲にある周辺パターンも考慮に入れられる。すなわち、分割領域ＲＤ内の既存パターンとのデザインルールエラーを回避するだけでなく、分割領域ＲＤ近傍の周辺パターン３（太幅配線パターン３）とのデザインルールエラーを回避するように、ダミーパターン配置領域ＲＰにダミーパターンが追加される。ダミーパターンの追加後、パターン密度のチェックが行われる。
【００３９】
ステップＳ１４：
本ステップは、特開２００９−４９３４１号公報に開示されたステップＳ１４と同じである。すなわち、ダミーパターンが追加された複数の分割領域ＲＤ同士が互いに結合される。
【００４０】
ステップＳ２０：
各レイアウト層に対して、同様の処理が実行される。このようにして、ダミーパターンが追加されたレイアウトデータである「ダミーパターン付きレイアウトデータ」が完成する。
【００４１】
（効果）
本実施の形態によれば、レイアウト領域ＲＬが複数の分割領域ＲＤに分割される。従って、上述のダミーパターンの配置及びパターン密度のチェックは、複数の分割領域ＲＤに対して分散的に並列的に実行することができる。並列分散処理によって、ダミーパターン配置に要する時間が大幅に短縮される。すなわち、設計ＴＡＴが大幅に短縮される。
【００４２】
更に、並列分散処理を行っても、分割境界周辺におけるデザインルールエラーやショートの発生が抑制される。
【００４３】
例えば図５に示されるように、分割領域ＲＤａ、ＲＤｂが、配線トラックと交差する分割境界ＤＸを挟んで互いに隣り合っている。その分割境界ＤＸに対するセットバック処理の結果、ダミーパターン配置領域ＲＰは、分割境界ＤＸから第１の配線間隔ＳＰ１だけ離れる。分割領域ＲＤｂのダミーパターン配置領域ＲＰにはダミーパターン１２が配置されている。そのダミーパターン１２は、分割境界ＤＸから少なくとも第１の配線間隔ＳＰ１だけ離れている。従って、分割領域ＲＤａにおいて配線パターン１が分割境界ＤＸに達するように配置されていたとしても、それら配線パターン１とダミーパターン１２との間でデザインルールエラー（スペーシングエラー）は発生しない。
【００４４】
また、図５の例では、分割領域ＲＤａにおいて太幅配線パターン３が分割境界ＤＸに達するように配置されている。本実施の形態によれば、分割領域ＲＤａ中の太幅配線パターン３は、隣接する分割領域ＲＤｂと関連付けられる。従って、分割領域ＲＤｂのダミーパターン配置領域ＲＰにダミーパターンが配置される際、分割領域ＲＤｂの近傍の太幅配線パターン３も考慮に入れられる。その結果、図５で示されるように、分割領域ＲＤｂ中のダミーパターン１１は、太幅配線パターン３から少なくとも第２の配線間隔ＳＰ１２だけ離れるように配置される。従って、分割領域ＲＤａと分割領域ＲＤｂとが結合された後、それら太幅配線パターン３とダミーパターン１１との間でデザインルールエラー（スペーシングエラー）は発生しない。
【００４５】
比較例として、ダミーパターン１１の配置に際して、分割領域ＲＤｂの近傍の太幅配線パターン３が考慮に入れられない場合を考える。この場合、ダミーパターン１１は、単にダミーパターン配置領域ＲＰ内に配置されるだけであり、分割境界ＤＸから第１の配線間隔ＳＰ１だけ離れた位置に配置される可能性もある。つまり、太幅配線パターン３とダミーパターン１１との間隔が、第２の配線間隔ＳＰ１２に満たない第１の配線間隔ＳＰ１となる可能性がある。その場合、分割領域ＲＤａと分割領域ＲＤｂとが結合された後、それら太幅配線パターン３とダミーパターン１１との間でデザインルールエラーが発生する。本実施の形態によれば、そのようなデザインルールエラーが防止される。
【００４６】
他の比較例として、セットバック処理が、第１の配線間隔ＳＰ１よりも大きな第２の配線間隔ＳＰ１２だけ行われる場合を考える。つまり、ダミーパターン配置領域ＲＰが分割境界ＤＸから第２の配線間隔ＳＰ１２だけ離される場合を考える。この場合、分割領域ＲＸの周辺でデザインルールエラーは発生しないが、配線パターン１とダミーパターン１２との間の間隔が“過大”になってしまう。このことは、分割境界ＤＸ付近でのパターン密度エラーを招く可能性がある。すなわち、過剰なセットバック処理は、分割境界付近でのパターン密度エラーの原因となる。本実施の形態によれば、過剰なセットバック処理は行われないため、パターン密度エラーの発生が抑制される。
【００４７】
図６は、他の配置例を示している。図６において、分割領域ＲＤａ、ＲＤｂが、配線トラックＴＣＫと平行な分割境界ＤＹを挟んで互いに隣り合っている。隣接する配線トラックＴＣＫの間隔は、典型的には第１の配線幅である。特開２００９−４９３４１号公報で示されたように、配線トラックＴＣＫと平行な分割境界ＤＹに関しては、セットバック処理は行われない。それは、配線パターン１やダミーパターン１０〜１２はデザインルールで規定された配線トラックＴＣＫ上に配置されるため、分割境界ＤＹ周辺では基本的にデザインルールエラーが発生しないからである。
【００４８】
但し、図６に示されるように、分割領域ＲＤａ中において分割境界ＤＹの近傍に太幅配線パターン３が配置されている。分割領域ＲＤｂにおけるダミーパターン１１の配置に際して、その太幅配線パターン３が考慮されないと、分割領域ＲＤａと分割領域ＲＤｂとが結合された後、太幅配線パターン３とダミーパターン１１との間でデザインルールエラーが発生する可能性がある。しかしながら、本実施の形態によれば、分割領域ＲＤａ中の太幅配線パターン３は、隣接する分割領域ＲＤｂと関連付けられる。従って、分割領域ＲＤｂにダミーパターン１１が配置される際、太幅配線パターン３も考慮に入れられる。その結果、分割領域ＲＤａと分割領域ＲＤｂとが結合された後、それら太幅配線パターン３とダミーパターン１１との間でデザインルールエラーは発生しない。
【００４９】
また、比較例として、配線トラックＴＣＫと平行な分割境界ＤＹに関してもセットバック処理が実施される場合を考える。この場合、分割境界ＤＹ近傍の配線トラックＴＣＫはダミーパターン配置領域ＲＰの外に出てしまい、その配線トラックＴＣＫ上にダミーパターンを追加することができなくなる。これは、配線トラックＴＣＫの一部が消失することを意味し、分割境界ＤＹ付近でのパターン密度エラーを招く恐れがある。一方、本実施の形態では、全ての分割境界に対してセットバック処理が実施されるわけではない。セットバック処理が実施されるのは、配線トラックＴＣＫと交差する分割境界だけである。不要なセットバック処理を実施するわけではないので、分割境界付近でのパターン密度エラーの発生確率が低減される。
【００５０】
以上に説明されたように、本実施の形態によれば、デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮することが可能となる。また、第２の配線間隔ＳＰ１２のデザインルールが適用される特殊パターン３が分割境界の外側近傍に存在する場合でも、分割領域ＲＤの結合後に当該分割境界周辺においてデザインルールエラーが発生することが防止される。更に、過剰なセットバック処理や不要なセットバック処理は行われないため、分割境界近傍でのパターン密度エラーの発生が抑制される。
【００５１】
２．設計システム
本実施の形態に係る設計手法は、コンピュータシステムによって実現され得る。特に、その設計手法は、並列分散処理を行うコンピュータシステムによって実現されることが好適である。そのような分散処理システムは、当業者によって適宜構築され得る。
【００５２】
図７は、分散処理システム１００の構成の一例を示している。分散処理システム１００は、ストレージ１１０、管理計算機１２０、及び複数の計算機１３０を備えている。ストレージ１１０、管理計算機１２０、及び複数の計算機１３０は、ネットワークを介して互いに接続されている。ストレージ１１０としてはハードディスクが例示される。管理計算機１２０及び計算機１３０としては、ワークステーションが例示される。
【００５３】
ストレージ１１０には、ネットリストＮＥＴ、レイアウトデータＬＡＹ、デザインルールファイルＤＲＦ、分割領域データＤＩＶ、周辺パターンデータＰＥＲ、ダミーパターン付き分割領域データＤＩＶ１、ダミーパターン付きレイアウトデータＬＡＹ１などが格納されている。
【００５４】
管理計算機１２０は、メモリ１２１、自動レイアウトモジュール１２２、パターン配置管理モジュール１２３を備えている。自動レイアウトモジュール１２２は、演算処理装置及びソフトウェアプログラムの協働により実現され、上記ステップＳ１の機能を提供する。パターン配置管理モジュール１２３は、演算処理装置及びソフトウェアプログラムの協働により実現され、上記ステップＳ１１０、Ｓ１２、Ｓ１４の機能を提供する。
【００５５】
計算機１３０の各々は、メモリ１３１及びパターン配置モジュール１３２を備えている。パターン配置モジュール１３２は、演算処理装置及びソフトウェアプログラムの協働により実現され、上記ステップＳ１３０の機能を提供する。
【００５６】
まず、自動レイアウトモジュール１２２は、ストレージ１１０から設計回路のネットリストＮＥＴ及びデザインルールファイルＤＲＦを読み出す。ネットリストＮＥＴは、設計回路中の接続関係を示しており、デザインルールファイルＤＲＦは、設計回路のデザインルールを示している。そして、自動レイアウトモジュール１２２は、ネットリストＮＥＴ及びデザインルールファイルＤＲＦに基づいて配置配線処理を行い、レイアウトデータＬＡＹを作成する。レイアウトデータＬＡＹは、設計回路のレイアウトを示している（図２、図３参照）。自動レイアウトモジュール１２２は、作成したレイアウトデータＬＡＹをストレージ１１０に格納する。
【００５７】
次に、パターン配置管理モジュール１２３は、ストレージ１１０からレイアウトデータＬＡＹ及びデザインルールファイルＤＲＦを読み出す。そして、パターン配置管理モジュール１２３は、レイアウトデータＬＡＹに基づいて、配線パターン１や特殊パターン３が配置されたレイアウト領域ＲＬを複数の分割領域ＲＤに分割する（ステップＳ１１１；図３参照）。その結果、複数の分割領域ＲＤのそれぞれに対して、複数の分割領域データＤＩＶが生成される。各分割領域データＤＩＶは、対応する分割領域ＲＤのレイアウトを示す。
【００５８】
次に、パターン配置管理モジュール１２３は、各分割領域ＲＤに関して、該分割領域ＲＤ近傍の特殊パターン３を周辺パターンとして抽出する（ステップＳ１１２；図４参照）。抽出された周辺パターンの物理情報（形状、配置位置）を示すデータは、周辺パターンデータＰＥＲである。周辺パターンデータＰＥＲは分割領域ＲＤ毎に作成され、対応する分割領域データＤＩＶと関連付けられる（ステップＳ１１３）。具体的には、対応する分割領域データＤＩＶに、周辺パターンデータＰＥＲが追加される。ここで、分割領域ＲＤとその周囲の周辺パターンとの間の相対的位置関係は保持されたままである。
【００５９】
更に、パターン配置管理モジュール１２３は、デザインルールファイルＤＲＦを参照しながら、各分割領域ＲＤに関してダミーパターン配置領域ＲＰを決定する（ステップＳ１２；図５参照）。そして、パターン配置管理モジュール１２３は、決定したダミーパターン配置領域ＲＰを、対応する分割領域データＤＩＶに追加する。
【００６０】
このようにして、パターン配置管理モジュール１２３は、複数の分割領域ＲＤのそれぞれに対応する複数の分割領域データＤＩＶを作成する。各分割領域データＤＩＶは、対応する分割領域ＲＤのレイアウト及びダミーパターン配置領域ＲＰ、並びに上記抽出された周辺パターンを示す。パターン配置管理モジュール１２３は、作成した複数の分割領域データＤＩＶを、ストレージ１１０に格納する。
【００６１】
続いて、パターン配置管理モジュール１２３は、複数の計算機１３０にダミーパターン配置処理（ステップＳ１３０）の実行を指示する。複数の計算機１３０は、複数の分割領域ＲＤのそれぞれに対して、ダミーパターン配置処理を“並列的”及び“分散的”に実行する。
【００６２】
具体的には、複数の計算機１３０が、複数の分割領域データＤＩＶのそれぞれをストレージ１１０から読み出す。あるいは、パターン配置管理モジュール１２３が、複数の分割領域データＤＩＶを複数の計算機１３０のそれぞれ分配する。そして、各計算機１３０のパターン配置モジュール１３２が、受け取った分割領域データＤＩＶに基づいて、ダミーパターンの追加とパターン密度のチェックを行う（ステップＳ１３０）。このとき、パターン配置モジュール１３２は、分割領域ＲＤの近傍の周辺パターンを考慮する。これにより、ダミーパターンが追加されたダミーパターン付き分割領域データＤＩＶ１が作成される。パターン配置モジュール１３２は、作成したダミーパターン付き分割領域データＤＩＶ１を、ストレージ１１０に格納する、或いは、管理計算機１２０に送り返す。
【００６３】
パターン配置管理モジュール１２３は、複数の分割領域ＲＤのそれぞれに対応するダミーパターン付き分割領域データＤＩＶ１を取得する。そして、パターン配置管理モジュール１２３は、ダミーパターンが追加された複数の分割領域ＲＤ同士を結合する（ステップＳ１４）。このようにして、ダミーパターン付きレイアウトデータＬＡＹ１が作成される。パターン配置管理モジュール１２３は、作成したダミーパターン付きレイアウトデータＬＡＹ１をストレージ１１０に格納する。
【００６４】
このようにして、本発明の実施の形態に係る処理が実現される。パターン配置管理モジュール１２３及びパターン配置モジュール１３２が、ダミーパターンをレイアウトデータＬＡＹに追加し、ダミーパターン付きレイアウトデータＬＡＹ１を作成する機能を提供する。
【００６５】
上述の通り、ダミーパターン配置処理は、複数の計算機１３０によって並列的に実行される。従って、設計ＴＡＴが短縮される。また、レイアウトデータＬＡＹが分割されて分割領域データＤＩＶが作成されるため、１つの計算機１３０が処理する１つの分割領域データＤＩＶは軽量化される。従って、チップ全体に対するダミーパターン処理の場合と比較して、処理速度が向上する。このことも、設計ＴＡＴの短縮に寄与する。
【００６６】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００６７】
１，２    配線パターン
３    特殊パターン（太幅配線パターン）
１０，１１，１２    ダミーパターン
Ｍ１，Ｍ２  レイアウト層
ＲＬ    レイアウト領域
ＲＤ    分割領域
ＲＩＯ  ＩＯ領域
ＲＰ    ダミーパターン配置領域
ＴＣＫ    配線トラック
ＳＰ１    デザインルールで規定される最小の配線間隔
ＳＰ１２  太幅配線パターンとの配線間隔
ＳＰ１１，ＳＰ２２  デザインルールで規定される最大の配線間隔
１００    分散処理システム
１１０    ストレージ
１２０    管理計算機
１２１    メモリ
１２２    自動レイアウトモジュール
１２３    パターン配置管理モジュール
１３０    計算機
１３１    メモリ
１３２    パターン配置モジュール
ＮＥＴ    ネットリスト
ＬＡＹ    レイアウトデータ
ＤＲＦ    デザインルールファイル
ＰＥＲ    周辺パターンデータ
ＤＩＶ    分割領域データ
ＤＩＶ１  ダミーパターン付き分割領域データ
ＬＡＹ１  ダミーパターン付きレイアウトデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010278189.tif 000009
【図８】
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