(57)【要約】【課題】複数の半導体チップが１つのパッケージに収納された半導体装置において、各半導体チップに対して共通の外部端子を介した信号の入出力を可能にする。【解決手段】半導体装置１は、汎用ＭＣＵが形成された半導体チップＣＰａと専用ＩＣが形成された半導体チップＣＰｂとを搭載したＳｉＰである。半導体チップＣＰａのポートロジック回路２２は、ＣＰＵ２３の指令に基づいて、外部端子４１ａ，４１ｂに接続されたＩ／Ｏセル２１ａ，２１ｂの入出力機能を制御する。さらに、ポートロジック回路２２は、ＣＰＵ２３の指令に基づいて、制御信号ＤＡＴＡ，ＣＬＫ，ＬＡＴを半導体チップＣＰｂに送信する。外部端子４１ａ，４１ｂに接続された専用ＩＣ側のＩ／Ｏセル３１ａ，３１ｂの入出力機能は、送信された信号ＤＡＴＡ，ＣＬＫ，ＬＡＴに基づいて制御される。【選択図】図２
2010278061.tif 000002
【特許請求の範囲】
【請求項１】
外部端子と第１および第２の半導体チップとを備えた半導体装置であって、
前記第１の半導体チップは、
前記外部端子と接続された第１のインターフェース部と、
前記第２の半導体チップと接続された第２のインターフェース部と、
前記第１および第２のインターフェース部と接続された第１の内部回路とを含み、
前記第１の内部回路は、前記外部端子との間で前記第１のインターフェース部を介した信号の伝送を可能または不可能にするように前記第１のインターフェース部を制御するとともに、制御信号を生成し、生成した前記制御信号を前記第２のインターフェース部を介して前記第２の半導体チップに送信し、
前記第２の半導体チップは、
前記外部端子と接続された第３のインターフェース部と、
前記第２のインターフェース部と接続され、前記第２のインターフェース部から前記制御信号を受ける第４のインターフェース部と、
前記第３および第４のインターフェース部と接続された第２の内部回路とを含み、
前記第２の内部回路は、前記第４のインターフェース部から前記制御信号を受け、前記制御信号に従って、前記外部端子との間で前記第３のインターフェース部を介した信号の伝送を可能または不可能にするように前記第３のインターフェース部を制御する、半導体装置。
【請求項２】
前記第１のインターフェース部は、
前記外部端子から前記第１の内部回路に信号を入力するための第１の入力ゲートと、
前記第１の内部回路から前記外部端子に信号を出力するための第１の出力ゲートとを有し、
前記第１の内部回路は、前記第１の入力ゲートを介した信号の入力が可能になるように前記第１の入力ゲートを制御する場合には、前記第１の出力ゲートを介した信号の出力が不可能になるように前記第１の出力ゲートを制御し、
前記第１の内部回路は、前記第１の出力ゲートを介した信号の出力が可能になるように前記第１の出力ゲートを制御する場合には、前記第１の入力ゲートを介した信号の入力が不可能になるように前記第１の入力ゲートを制御し、
前記第３のインターフェース部は、
前記外部端子から前記第２の内部回路に信号を入力するための第２の入力ゲートと、
前記第２の内部回路から前記外部端子に信号を出力するための第２の出力ゲートとを有し、
前記第１の内部回路は、前記第２の入力ゲートを介して信号を入力する場合には、前記第２の入力ゲートを介した信号の入力を可能にし、かつ、前記第２の出力ゲートを介した信号の出力を不可能にするための前記制御信号を前記第２の内部回路に送信し、
前記第１の内部回路は、前記第２の出力ゲートを介して信号を出力する場合には、前記第２の出力ゲートを介した信号の出力を可能にし、かつ、前記第２の入力ゲートを介した信号の入力を不可能にするための前記制御信号を前記第２の内部回路に送信する、請求項１に記載の半導体装置。
【請求項３】
前記第１の内部回路は、前記外部端子との間で前記第１のインターフェース部を介した信号の伝送が可能になるように前記第１のインターフェース部を制御する場合には、前記外部端子と前記第２の内部回路との間で前記第３のインターフェース部を介した信号の伝送を不可能にするための前記制御信号を前記第２の内部回路に送信する、請求項１または２に記載の半導体装置。
【請求項４】
前記第１の内部回路は、前記外部端子と前記第２の内部回路との間で前記第３のインターフェース部を介した信号の伝送を可能にするための前記制御信号を前記第２の内部回路に送信する場合には、前記外部端子との間で前記第１のインターフェース部を介した信号の伝送が不可能になるように前記第１のインターフェース部を制御する、請求項１または２に記載の半導体装置。
【請求項５】
前記半導体装置は、前記第１および第２の内部回路で共通に用いられる第１の信号を前記外部端子を介して前記半導体装置の外部から受け、
前記第１の内部回路は、前記第１の信号が前記第１のインターフェース部を介して前記第１の内部回路に入力可能になるように前記第１のインターフェース部を制御し、
前記第１の内部回路は、前記第１の信号が前記第３のインターフェース部を介して前記第２の内部回路に入力可能になるための前記制御信号を前記第２の内部回路に送信する、請求項１または２に記載の半導体装置。
【請求項６】
前記半導体装置は、前記外部端子を複数備え、
前記第２の半導体チップは、前記第３のインターフェース部を複数含み、
各前記第３のインターフェース部は、各前記外部端子に個別に対応して設けられ、
前記第１の内部回路は、複数の前記第３のインターフェース部を制御する前記制御信号を、各ビットが各前記第３のインターフェース部に対応したシリアル信号として前記第２の内部回路に送信する、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
外部端子と第１および第２の半導体チップとを備えた半導体装置であって、
前記第１の半導体チップは、
前記第２の半導体チップと接続された第１および第２のインターフェース部と、
前記第１および第２のインターフェース部と接続された第１の内部回路とを含み、
前記第１の内部回路は、前記第２の半導体チップとの間で前記第１のインターフェース部を介した信号の伝送を可能または不可能にするように前記第１のインターフェース部を制御するとともに、制御信号を生成し、生成した前記制御信号を前記第２のインターフェース部を介して前記第２の半導体チップに送信し、
前記第２の半導体チップは、
前記外部端子と接続された第３のインターフェース部と、
前記第１のインターフェース部と接続された第４のインターフェース部と、
前記第３および第４のインターフェース部と接続され、前記第３および第４のインターフェース部間で信号を伝送するための信号伝送路と、
前記第２のインターフェース部と接続され、前記第２のインターフェース部から前記制御信号を受ける第５のインターフェース部と、
前記第３〜第５のインターフェース部と接続された第２の内部回路とを含み、
前記第２の内部回路は、前記第５のインターフェース部から前記制御信号を受け、前記制御信号に従って、前記外部端子との間で前記第３のインターフェース部を介した信号の伝送を可能または不可能にするように前記第３のインターフェース部を制御するとともに、前記第１のインターフェース部との間で前記第４のインターフェース部を介した信号の伝送を可能または不可能にするように前記第４のインターフェース部を制御する、半導体装置。
【請求項８】
外部端子と第１および第２の半導体チップとを備えた半導体装置であって、
前記第１の半導体チップは、
前記外部端子と接続された第１のインターフェース部と、
前記第２の半導体チップと接続された第２および第３のインターフェース部と、
前記第１および第２のインターフェース部と接続され、前記第１および第２のインターフェース部間で信号を伝送するための信号伝送路と、
前記第１〜第３のインターフェース部と接続された第１の内部回路とを含み、
前記第１の内部回路は、前記外部端子との間で前記第１のインターフェース部を介した信号の伝送を可能または不可能にするように前記第１のインターフェース部を制御するとともに、前記第２の半導体チップとの間で前記第２のインターフェース部を介した信号の伝送を可能または不可能にするように前記第２のインターフェース部を制御し、前記第１の内部回路はさらに、制御信号を生成し、生成した前記制御信号を前記第３のインターフェース部を介して前記第２の半導体チップへ送信し、
前記第２の半導体チップは、
前記第２のインターフェース部と接続された第４のインターフェース部と、
前記第３のインターフェース部と接続され、前記第３のインターフェース部から前記制御信号を受ける第５のインターフェース部と、
前記第４および第５のインターフェース部と接続された第２の内部回路とを含み、
前記第２の内部回路は、前記第５のインターフェース部から前記制御信号を受け、前記制御信号に従って、前記第２のインターフェース部との間で前記第４のインターフェース部を介した信号の伝送を可能または不可能にするように前記第４のインターフェース部を制御する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の半導体チップが１つのパッケージに収納された半導体装置に関する。
【背景技術】
【０００２】
システム・イン・パッケージ（ＳｉＰ：System  in  Package）は、複数の半導体チップを１つのパッケージに収納し、１つのシステムとして機能させたものである。ＳｉＰは、ＭＣＰ（Multi-Chip  Package）またはＭＣＭ（Multi-Chip  Module）を発展させた形態と考えることができる。１つの半導体基板上にシステムＬＳＩ（Large-Scale  Integration）として全ての機能が搭載されたシステム・オン・チップ（ＳｏＰ：System  on  a  Chip）に比べると、開発期間の短縮化や開発コストの削減が期待される。
【０００３】
ＳｉＰを構成する各半導体チップには、半導体チップ間を接続するチップ間配線のみによって接続された回路が存在する。このような回路はパッケージに設けられた外部端子と直接接続されていないため、外部端子の総数を削減することができるという利点がある。しかし、チップ間配線でのみ接続された回路は機能検査を個別に行なうことができないという欠点も有する。
【０００４】
チップ間配線で接続された回路に対して個別に機能検査を行うための技術として、たとえば、特開２００７−３１１４０２号公報（特許文献１）に記載された技術が知られている。この文献に記載された半導体装置は、チップ間配線により相互に電気的に接続された第１の半導体チップおよび第２の半導体チップと、第１の半導体チップと接続され信号の入力または出力を行う第１の外部端子と、第２の半導体チップと接続され信号の入力または出力を行う第２の外部端子とを備える。第１の半導体チップは、第１の外部端子と接続された第１の回路と、チップ間配線と接続された第２の回路とを含む。また、第２の半導体チップは、第２の外部端子と接続された第３の回路と、チップ間配線と接続された第４の回路とを含む。第１の半導体チップは、さらに、第１の回路と第１の外部端子との接続を、電気的な接続状態と切断状態とに切替可能な第１の切替回路と、チップ間配線が第２の回路と電気的に接続された状態と、チップ間配線が第１の外部端子と電気的に接続された状態とに切替可能な第２の切替回路とを含む。第２の半導体チップは、さらに、第３の回路と第２の外部端子との接続を、電気的な接続状態と切断状態とに切替可能な第３の切替回路と、チップ間配線が第４の回路と電気的に接続された状態と、チップ間配線が第２の外部端子と電気的に接続された状態とに切替可能な第４の切替回路とを含む。第１の切替回路によって第１の回路と第１の外部端子との接続を電気的な切断状態に切り替え、第２の切替回路によってチップ間配線が第１の外部端子と電気的に接続された状態に切り替えることによって、第４の回路と第１の外部端子とを、チップ間配線を介して接続することができる。これにより、第１の外部端子を、第４の回路を検査するための検査用端子として使用することができる。
【０００５】
また、特開２００４−８５３６６号公報（特許文献２）に記載されたＭＣＭの場合、各半導体チップは、共通の外部端子に接続された入出力セルと、入出力セルの状態を任意に設定するテスト回路を含む。各半導体チップでは入出力セルの状態がテスト回路によって制御されることにより、共通の外部端子から各半導体チップのテストを個別に実施することができる。
【０００６】
また、特開２００６−２７８６８０号公報（特許文献３）は、１パッケージ化された複数の半導体チップによって外部端子を共用して使用する際に、各半導体チップで用いられる外部電源電圧に依存せずに外部端子の共用化を実現するための技術を開示する。この技術による半導体装置は、第１の半導体チップと、第２の半導体チップと、第１および第２の半導体チップで共用の外部端子に接続された出力装置とを含む。ここで、出力装置は、第１の半導体チップの出力信号の振幅レベルを変換する機能を有する第１のバッファと、第２の半導体チップの出力信号の振幅レベルを変換する機能を有する第２のバッファと、第１のバッファの出力信号と第２のバッファの出力信号を入力とする選択回路と、選択回路の出力と共用外部端子との間を導通状態または非導通状態に制御する回路とを含む。
【０００７】
また、特開２００４−１５０８１３号公報（特許文献４）は、ＭＣＰのＬＳＩにおいて、複数の半導体チップのスキャンパステストの同時実施を可能にする技術を開示する。具体的には、第１の半導体チップのスキャン出力端子と第２の半導体チップのスキャン入力端子とによってパッケージ端子を共有することによって、複数の半導体チップのスキャンチェーンが結合される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３１１４０２号公報
【特許文献２】特開２００４−８５３６６号公報
【特許文献３】特開２００６−２７８６８０号公報
【特許文献４】特開２００４−１５０８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、ＳｉＰでは、しばしば、専用ＩＣ（Integrated  Circuits）が形成されたチップと、汎用のＭＣＵ（Micro-Controller  Unit）が形成されたチップとが１パッケージに収納される。この場合、パッケージに設けられた外部端子数には制限があるので、汎用ＭＣＵおよび専用ＩＣのすべての入出力（Ｉ／Ｏ：Input/Output）端子を外部端子に接続することができない。結果として、汎用ＭＣＵ側で、外部端子に接続されたＩ／Ｏ端子が削減されることになるので、汎用ＭＣＵの入出力機能が限定されてしまう。
【００１０】
したがって、限られた数の外部端子を有効に活用するためには、上記の各文献のようなテスト時の場合に限らず、通常動作時に各半導体チップで必要な信号についても、共通の外部端子を介して入出力できるようにすることが望ましい。
【００１１】
この発明の目的は、複数の半導体チップが１つのパッケージに収納された半導体装置において、各半導体チップに対して共通の外部端子を介して信号を入出力することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明の実施の一形態による半導体装置は、外部端子と第１および第２の半導体チップとを備える。第１の半導体チップは、外部端子と接続された第１のインターフェース部と、第２の半導体チップと接続された第２のインターフェース部と、第１および第２のインターフェース部と接続された第１の内部回路とを含む。第１の内部回路は、外部端子との間で第１のインターフェース部を介した信号の伝送を可能または不可能にするように第１のインターフェース部を制御するとともに、制御信号を生成し、生成した制御信号を第２のインターフェース部を介して第２の半導体チップに送信する。第２の半導体チップは、外部端子と接続された第３のインターフェース部と、第２のインターフェース部と接続され、第２のインターフェース部から制御信号を受ける第４のインターフェース部と、第３および第４のインターフェース部と接続された第２の内部回路とを含む。第２の内部回路は、第４のインターフェース部から制御信号を受け、制御信号に従って、外部端子との間で第３のインターフェース部を介した信号の伝送を可能または不可能にするように第３のインターフェース部を制御する。
【発明の効果】
【００１３】
この実施の形態の半導体装置によれば、第１の半導体チップの第１の内部回路は、第１のインターフェース部の入出力機能を制御するとともに、制御信号を用いて第２の半導体チップの第３のインターフェース部の入出力機能を制御することができる。この結果、第１および第２の半導体チップに対して共通の外部端子を介した信号の入出力が可能になる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１に従う半導体装置１の構成を概略的に示す平面図である。
【図２】図１の半導体チップＣＰａ，ＣＰｂの回路構成を示すブロック図である。
【図３】図２のＩ／Ｏセル２１，３１の構成を示す回路図である。
【図４】図２の半導体チップＣＰａから半導体チップＣＰｂに送信される各信号ＤＡＴＡ，ＣＬＫ，ＬＡＴのタイミング図である。
【図５】図２のＩ／Ｏセル２１ａ，３１ａの具体的な制御方法を説明するための図である（半導体チップＣＰａに信号ＳＧ１を入力する場合）。
【図６】図２のＩ／Ｏセル２１ａ，３１ａの具体的な制御方法を説明するための図である（半導体チップＣＰａから信号ＳＧ２を出力する場合）。
【図７】図２のＩ／Ｏセル２１ａ，３１ａの具体的な制御方法を説明するための図である（半導体チップＣＰｂに信号ＳＧ３を入力する場合）。
【図８】図２のＩ／Ｏセル２１ａ，３１ａの具体的な制御方法を説明するための図である（半導体チップＣＰｂから信号ＳＧ４を出力する場合）。
【図９】図２のＩ／Ｏセル２１ａ，３１ａの具体的な制御方法を説明するための図である（半導体チップＣＰａ，ＣＰｂの両方に信号ＳＧ５を入力する場合）。
【図１０】図２のＩ／Ｏセル２１ａ，３１ａの動作の一例を示すタイミング図である。
【図１１】実施の形態１の変形例の半導体装置１０１の構成を模式的に示す断面図である。
【図１２】実施の形態１の他の変形例の半導体装置１０２の構成を模式的に示す断面図である。
【図１３】この発明の実施の形態２に従う半導体装置１０３の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置１の構成を概略的に示す平面図である。図１を参照して、半導体装置１は、ＱＦＰ（Quad  Flat  Package）型のパッケージに２個の半導体チップＣＰａ，ＣＰｂが搭載されたＳｉＰ（システム・イン・パッケージ）である。図１に示すように、半導体装置１は、リードフレーム２と、リードフレーム２のダイパッド４に固定された半導体チップＣＰａ，ＣＰｂとを含む。半導体装置１は、これらの半導体チップＣＰａ，ＣＰｂがダイパッド４上に並んで配置された、いわゆる平置き型のＳｉＰである。
【００１７】
半導体チップＣＰａ，ＣＰｂに形成された半導体回路の種類は特に限定されるものではないが、実施の形態１の場合、半導体チップＣＰａ（第１の半導体チップ）には汎用のＭＣＵが形成されている。また、半導体チップＣＰｂ（第２の半導体チップ）には、ＡＤＣ（Analog-to-Digital  Converter）、ＤＡＣ（Digital-to-Analog  Converter）、またはＤＳＰ（Digital  Signal  Processor）などの専用ＩＣが形成されている。
【００１８】
半導体チップＣＰａ，ＣＰｂの各周縁部には、信号の入出力や電源電圧の供給や接地などのために複数のボンディングパッドが設けられる。各ボンディングパッドはリードフレーム２の各リード３（３ａ，３ｂ，３ｃなど。外部端子とも称する。）と接続される。たとえば、図１の場合、半導体チップＣＰａのボンディングパッド１１は、金線などのボンディングワイヤ１３によってリード３ａと接続される。また、半導体チップＣＰｂのボンディングパッド１４は、ボンディングワイヤ１６によってリード３ｂと接続される。
【００１９】
半導体チップＣＰｂには、さらに、ダブルボンディング可能なボンディングパッド１５が複数設けられる。ボンディングパッド１５は、ボンディングワイヤ１７によって対応のリード３ｃと接続されるとともに、ボンディングワイヤ１８によって半導体チップＣＰａの対応のボンディングパッド１２と接続される。これによって、リード３ｃは、第１および半導体チップＣＰａ，ＣＰｂの両方に接続された共通の外部端子として用いられる。
【００２０】
なお、図１では図示を省略しているが、半導体チップＣＰａ，ＣＰｂには、リード３とは接続されずに、両半導体チップＣＰａ，ＣＰｂ間を互いに接続するためのみに用いられるチップ間配線用のボンディングパッドも設けられている。また、上記の半導体チップＣＰａ，ＣＰｂ、リードフレーム２、およびボンディングワイヤは、エポキシ樹脂（図示省略）によってモールド封止されている。
【００２１】
図２は、図１の半導体チップＣＰａ，ＣＰｂの回路構成を示すブロック図である。
図２を参照して、汎用ＭＣＵが形成された半導体チップＣＰａは、半導体チップＣＰａの外部と信号の入出力を行なうためのインターフェース部としてのＩ／Ｏセル２１（２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅなど）と、内部回路２９（第１の内部回路）とを含む。内部回路２９は、Ｉ／Ｏセル２１を制御するポートロジック回路２２と、バス２７と、バス２７を介してポートロジック回路２２に接続されたＣＰＵ（Central  Processing  Unit）２３、ＲＯＭ（Read-Only  Memory）２４、ＲＡＭ（Random  Access  Memory）２５、および周辺回路２６とを含む。
【００２２】
半導体チップＣＰｂは、インターフェース部としてのＩ／Ｏセル３１（３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅなど）と、内部回路３９（第２の内部回路）とを含む。内部回路３９は、デコード回路３２と、レジスタ群３３と、ＡＤＣ，ＤＡＣ，ＤＳＰなどの専用回路３４とを含む。以下、上記の各要素のうち、半導体チップＣＰａ，ＣＰｂの入出力機能に関係したＩ／Ｏセル２１，３１、ポートロジック回路２２、デコード回路３２、およびレジスタ群３３について順に詳しく説明する。
【００２３】
図３は、図２のＩ／Ｏセル２１，３１の構成を示す回路図である。図３を参照して、Ｉ／Ｏセル２１，３１は、ボンディングパッドＰＤと、ダイオードＤ１，Ｄ２と、抵抗素子Ｒｐと、ＡＮＤ回路ＬＣと、スリー・ステート・バッファＴＢとを含む。
【００２４】
ダイオードＤ１，Ｄ２は静電気放電（ＥＳＤ：Electro-Static  Discharge）保護用に設けられている。ダイオードＤ１は、電源ノードＶＤＤとボンディングパッドＰＤとの間に逆バイアス方向に接続される。また、ダイオードＤ２は、接地ノードＧＮＤとボンディングパッドＰＤとの間に逆バイアス方向に接続される。ダイオードＤ１，Ｄ２を設けることによって、電源電圧以上または接地電圧以下の電圧がボンディングパッドＰＤに印加された場合には、電源ノードＶＤＤまたは接地ノードＧＮＤに電流が流れるので、静電気放電から回路を保護することができる。
【００２５】
抵抗素子Ｒｐも、静電気放電などによる過電流保護のために設けられている。図３に示すように、抵抗素子Ｒｐの一端はボンディングパッドＰＤに接続され、抵抗素子Ｒｐの他端はＡＮＤ回路ＬＣの第１の入力ノードおよびスリー・ステート・バッファＴＢの出力ノードに接続される。
【００２６】
ＡＮＤ回路ＬＣ（入力ゲート）は、入力選択信号に応じて、半導体チップの外部からＩ／Ｏセル２１，３１を介した信号入力が可能な状態と不可能な状態とに切替えるための論理ゲートである。図３に示すように、ＡＮＤ回路ＬＣの第１の入力ノードは抵抗素子Ｒｐの上記の他端に接続され、ＡＮＤ回路ＬＣの第２の入力ノードは入力選択信号を受ける。ＡＮＤ回路ＬＣの出力ノードは半導体チップの内部回路に接続される。したがって、入力選択信号がＨレベル（“１”）のとき、半導体チップの外部からＩ／Ｏセル２１，３１を介して信号が入力可能になる。一方、入力選択信号がＬレベル（“０”）のとき、半導体チップの外部からＩ／Ｏセル２１，３１を介して信号は入力不可能である。
【００２７】
スリー・ステート・バッファＴＢ（出力ゲート）は、出力選択信号に応じて、半導体チップの内部からＩ／Ｏセル２１，３１を介した信号出力が可能な状態と不可能な状態とに切替えるための論理ゲートである。図３に示すように、スリー・ステート・バッファＴＢの出力ノードは抵抗素子Ｒｐの上記の他端に接続される。スリー・ステート・バッファＴＢの制御ノードには出力選択信号が入力され、入力ノードは半導体チップの内部回路に接続される。したがって、出力選択信号がＨレベル（“１”）のとき、半導体チップの内部回路からＩ／Ｏセルを介した信号出力が可能になる。一方、出力選択信号がＬレベル（“０”）のとき、スリー・ステート・バッファＴＢの出力ノードはハイ・インピーダンス状態（Ｈｉ−Ｚ）になるので、半導体チップの内部回路からＩ／Ｏセルを介して信号は出力不可能である。
【００２８】
このように、入力選択信号および出力選択信号（併せて、選択信号とも称する。）によって、Ｉ／Ｏセル２１，３１を介した信号の伝送が可能な状態と不可能な状態とに切替えられる。
【００２９】
再び図２を参照して、半導体チップＣＰａのＩ／Ｏセル２１ａ（第１のインターフェース部）と半導体チップＣＰｂのＩ／Ｏセル３１ａ（第３のインターフェース部）とは、共通の外部端子４１ａと電気的に接続される。すなわち、図２のＩ／Ｏセル２１ａのボンディングパッドＰＤは、図１のボンディングパッド１２に対応し、Ｉ／Ｏセル３１ａのボンディングパッドＰＤは、図１のボンディングパッド１５に対応する。図２の外部端子４１ａは、図１のリード３ｃに対応する。
【００３０】
同様に、半導体チップＣＰａのＩ／Ｏセル２１ｂ（第１のインターフェース部）と半導体チップＣＰｂのＩ／Ｏセル３１ｂ（第３のインターフェース部）とは、共通の外部端子４１ｂに電気的に接続される。
【００３１】
これらの共有の外部端子４１ａ，４１ｂを介して、半導体装置１の外部と各半導体チップＣＰａ，ＣＰｂとの間で信号の入出力を行なうために、ＣＰＵ２３の指令に基づいて、各Ｉ／Ｏセル２１ａ，２１ｂ，３１ａ，３１ｂの入出力機能が制御される。なお、共有外部端子は複数設けることができ、図２には、２個の共有の外部端子４１ａ，４１ｂが代表として示されている。
【００３２】
半導体チップＣＰａのＩ／Ｏセル２１ｃ，２１ｄ，２１ｅ（第２のインターフェース部）は出力専用として設けられている。これらのＩ／Ｏセル２１ｃ，２１ｄ，２１ｅの構成は、図３と同じである。Ｉ／Ｏセル２１ｃ，２１ｄ，２１ｅに供給される入力選択信号は“０”に固定され、出力選択信号は信号出力時に“１”に設定される。
【００３３】
半導体チップＣＰｂのＩ／Ｏセル３１ｃ，３１ｄ，３１ｅ（第４のインターフェース部）は入力専用として設けられている。これらのＩ／Ｏセル３１ｃ，３１ｄ，３１ｅの構成は、図３と同じである。Ｉ／Ｏセル３１ｃ，３１ｄ，３１ｅに供給される出力選択信号は“０”に固定され、入力選択信号は信号入力時に“１”に設定される。
【００３４】
ポートロジック回路２２は、ＣＰＵ２３の指令に従って、前述の入力選択信号および出力選択信号を各Ｉ／Ｏセル２１ａ〜２１ｅに出力する。たとえば、半導体チップＣＰａの内部回路からＩ／Ｏセル２１ａを介して信号を外部に出力する場合には、ポートロジック回路２２は、出力選択信号“１”および入力選択信号“０”をＩ／Ｏセル２１ａに出力する。逆に、半導体チップＣＰａの外部からＩ／Ｏセル２１ａを介して信号を内部回路に入力する場合には、ポートロジック回路２２は、出力選択信号“０”および入力選択信号“１”をＩ／Ｏセル２１ａに出力する。
【００３５】
さらに、ポートロジック回路２２は、ＣＰＵ２３の指令に従って、半導体チップＣＰｂのＩ／Ｏセル３１ａ，３１ｂを制御するための制御信号を出力する。実施の形態１の場合、制御信号は、データ信号ＤＡＴＡ、クロック信号ＣＬＫ、およびラッチ信号ＬＡＴを含む。データ信号ＤＡＴＡは、クロック信号ＣＬＫに同期して出力されるシリアル信号である。ラッチ信号ＬＡＴは、一連のデータの区切りを示すために用いられる。シリアル信号として伝送することによって、多数のＩ／Ｏセル３１を制御する場合でも、制御信号を送信するため必要な信号線を増加させる必要がない。
【００３６】
これらの信号ＤＡＴＡ，ＣＬＫ，ＬＡＴは、半導体チップＣＰａに設けられたＩ／Ｏセル２１ｃ，２１ｄ，２１ｅをそれぞれ介して半導体チップＣＰｂに出力される。出力された信号ＤＡＴＡ，ＣＬＫ，ＬＡＴは、半導体チップＣＰｂに設けられたＩ／Ｏセル３１ｃ，３１ｄ，３１ｅをそれぞれ介してデコード回路３２に入力される。
【００３７】
デコード回路３２は、入力されたデータ信号ＤＡＴＡを一時的に保持するためのシフトレジスタを有する。デコード回路３２は、シフトレジスタに保持されたデータ信号ＤＡＴＡに基づいて、パラレル信号であるアドレス信号ＳＧ１１およびデータ信号ＳＧ１２を生成する。アドレス信号ＳＧ１１は、レジスタ群３３（レジスタＲｅｇ１〜Ｒｅｇ６）のうち対応するレジスタのアドレスを示している。データ信号ＳＧ１２は、アドレス信号ＳＧ１１によって示されたレジスタに保持すべきデータである。さらに、デコード回路３２は、レジスタへの書込を許可するための書込信号ＳＧ１３を生成する。
【００３８】
図４は、図２の半導体チップＣＰａから半導体チップＣＰｂに送信される各信号ＤＡＴＡ，ＣＬＫ，ＬＡＴのタイミング図である。図４は信号ＤＡＴＡ，ＣＬＫ，ＬＡＴの電圧波形の一例を示すものである。
【００３９】
図２、図４を参照して、最初の時刻ｔ０〜ｔ１０の区間Ｉで、データを格納すべきレジスタのアドレスが決まる。具体的には、図４に示すように、クロック信号ＣＬＫの立上がりのタイミング（時刻ｔ１〜ｔ８）で、８ビットのシリアルのデータ信号ＤＡＴＡ（Ｄ０〜Ｄ７）がシフトレジスタに順次保持される。このとき、最終ビットのデータＤ７をＬレベル（“０”）にすることによって、送信されたデータ信号ＤＡＴＡがアドレスであることが示される。次の時刻ｔ９にラッチ信号ＬＡＴが立上がることによって、デコード回路３２は、シフトレジスタに保持された７ビット（Ｄ０〜Ｄ６）のパラレル信号をアドレス信号ＳＧ１１として出力する。
【００４０】
続く時刻ｔ１０〜ｔ２０の区間ＩＩで、レジスタに格納されるデータが決定される。具体的には、図４に示すように、クロック信号ＣＬＫの立上がりのタイミング（時刻ｔ１１〜ｔ１８）で、８ビットのシリアルのデータ信号ＤＡＴＡ（Ｄ０〜Ｄ７）がシフトレジスタに順次保持される。このとき、最終ビットのデータＤ７をＬレベル（“１”）にすることによって、送信されたデータ信号ＤＡＴＡがレジスタに格納されるデータであることが示される。後述するように、この場合、データ信号ＤＡＴＡの各ビットは各Ｉ／Ｏセル３１のＡＮＤ回路ＬＣまたはスリー・ステート・バッファＴＢに個別に対応している。次の時刻ｔ１９にラッチ信号ＬＡＴが立上がることによって、デコード回路３２は、シフトレジスタに保持された７ビット（Ｄ０〜Ｄ６）のパラレル信号をデータ信号ＳＧ１２として出力するともに、書込信号ＳＧ１３を活性化する。
【００４１】
図２のレジスタ群３３は、データを保持するための複数のレジスタＲｅｇ１〜Ｒｅｇ６（レジスタの数は一例である。）を有する。これらのレジスタＲｅｇ１〜Ｒｅｇ６の一部が半導体チップＣＰｂのＩ／Ｏセル３１の制御に用いられる。具体的には、各Ｉ／Ｏセル３１を構成するＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢは、特定のレジスタの特定のビットと個別に対応する。ＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢは、対応のビットデータがＨレベルのとき選択信号“１”を受け、対応のビットのデータがＬレベルのとき選択信号“０”を受ける。
【００４２】
図５〜図９は、図２のＩ／Ｏセル２１ａ，３１ａの具体的な制御方法を説明するための図である。以下、Ｉ／Ｏセル２１ａ，３１ａを代表としてその制御方法を説明する。他のＩ／Ｏセルの入出力機能の制御も同様に行なうことができる。
【００４３】
図５は、ＭＣＵが形成された半導体チップＣＰａに半導体装置の外部から信号ＳＧ１が入力される場合を示す。この場合、ＭＣＵ側のＩ／Ｏセル２１ａのＡＮＤ回路ＬＣ（第１の入力ゲート）に入力選択信号“１”が入力され、Ｉ／Ｏセル２１ａのスリー・ステート・バッファＴＢ（第１の出力ゲート）に出力選択信号“０”が入力される。また、専用ＩＣ側のＩ／Ｏセル３１ａのＡＮＤ回路ＬＣ（第２の入力ゲート）およびスリー・ステート・バッファＴＢ（第２の出力ゲート）にはいずれも選択信号“０”が入力される。これによって、外部端子４１ａから入力された信号ＳＧ１は、選択されたＩ／Ｏセル２１ａのＡＮＤ回路ＬＣを介して半導体チップＣＰａの内部回路に入力される。なお、図５〜図９では、選択状態の論理ゲートにハッチングが付されている。
【００４４】
図６は、ＭＣＵが形成された半導体チップＣＰａから半導体装置の外部に信号ＳＧ２が出力される場合を示す。この場合、ＭＣＵ側のＩ／Ｏセル２１ａのＡＮＤ回路ＬＣに入力選択信号“０”が入力され、Ｉ／Ｏセル２１ａのスリー・ステート・バッファＴＢに出力選択信号“１”が入力される。また、専用ＩＣ側のＩ／Ｏセル３１ａのＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢにはいずれも選択信号“０”が入力される。これによって、半導体チップＣＰａの内部回路から出力された信号ＳＧ２は、選択されたＩ／Ｏセル２１ａのスリー・ステート・バッファＴＢを介して外部端子４１ａに出力される。
【００４５】
上記図５、図６のように外部端子４１ａとの間でＩ／Ｏセル２１ａを介した信号の伝送が可能になるようにＩ／Ｏセル２１ａを制御する場合には、ポートロジック回路２２は、外部端子４１ａと半導体チップＣＰｂの内部回路３９との間でＩ／Ｏセル３１ａを介した信号の伝送を不可能にするための制御信号（データ信号ＤＡＴＡ，クロック信号ＣＬＫ，ラッチ信号ＬＡＴ）を内部回路３９に送信する。
【００４６】
図７は、専用ＩＣが形成された半導体チップＣＰｂに半導体装置の外部から信号ＳＧ３が入力される場合を示す。この場合、専用ＩＣ側のＩ／Ｏセル３１ａのＡＮＤ回路ＬＣに入力選択信号“１”が入力され、Ｉ／Ｏセル３１ａのスリー・ステート・バッファＴＢに出力選択信号“０”が入力される。また、ＭＣＵ側のＩ／Ｏセル２１ａのＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢにはいずれも選択信号“０”が入力される。これによって、外部端子４１ａから入力された信号ＳＧ３は、選択されたＩ／Ｏセル２１ｂのＡＮＤ回路ＬＣを介して半導体チップＣＰｂの内部回路に入力される。
【００４７】
図８は、専用ＩＣが形成された半導体チップＣＰｂから半導体装置の外部に信号ＳＧ４が出力される場合を示す。この場合、専用ＩＣ側のＩ／Ｏセル３１ａのＡＮＤ回路ＬＣに入力選択信号“０”が入力され、Ｉ／Ｏセル３１ａのスリー・ステート・バッファＴＢに出力選択信号“１”が入力される。また、ＭＣＵ側のＩ／Ｏセル２１ａのＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢにはいずれも選択信号“０”が入力される。これによって、半導体チップＣＰｂの内部回路から出力された信号ＳＧ４は、選択されたＩ／Ｏセル２１ｂのスリー・ステート・バッファＴＢを介して外部端子４１ａに出力される。
【００４８】
上記図７、図８のように外部端子４１ａと半導体チップＣＰｂの内部回路３９との間でＩ／Ｏセル３１ａを介した信号の伝送を可能にする場合には、ＣＰＵ２３の指令に基づいてポートロジック回路２２は、Ｉ／Ｏセル３１ａを入出力可能な状態にするための制御信号（データ信号ＤＡＴＡ，クロック信号ＣＬＫ，ラッチ信号ＬＡＴ）を内部回路３９に送信する。さらに、ポートロジック回路２２は、外部端子４１ａとの間でＩ／Ｏセル２１ａを介した信号の伝送が不可能になるようにＩ／Ｏセル２１ａを制御する。
【００４９】
図９は、半導体装置の外部から半導体チップＣＰａ，ＣＰｂの両方に信号ＳＧ５が入力される場合を示す。この場合、ＭＣＵ側のＩ／Ｏセル２１ａのＡＮＤ回路ＬＣに入力選択信号“１”が入力され、Ｉ／Ｏセル２１ａのスリー・ステート・バッファＴＢに出力選択信号“０”が入力される。また、専用ＩＣ側のＩ／Ｏセル３１ａのＡＮＤ回路ＬＣに入力選択信号“１”が入力され、Ｉ／Ｏセル３１ａのスリー・ステート・バッファＴＢに出力選択信号“０”が入力される。これによって、外部端子４１ａから入力された信号ＳＧ５は、選択されたＩ／Ｏセル２１ａのＡＮＤ回路ＬＣを介して半導体チップＣＰａの内部回路に入力されるとともに、選択されたＩ／Ｏセル２１ｂのＡＮＤ回路ＬＣを介して半導体チップＣＰｂの内部回路に入力される。図９に示す制御方法は、たとえば、クロック信号のように半導体チップＣＰａ，ＣＰｂの両方で共通に用いられる信号を入力する場合に用いられる。
【００５０】
以上の説明を総括して、図２のＩ／Ｏセル２１ａ，３１ａを制御することによって、半導体チップＣＰａ，ＣＰｂと共用の外部端子４１ａとの間で信号の入出力を順番に行なう手順の一例について説明する。
【００５１】
図１０は、図２のＩ／Ｏセル２１ａ，３１ａの動作の一例を示すタイミング図である。
図１０において、時刻ｔ１までの区間Ａは初期状態であり、Ｉ／Ｏセル２１ａ，３１ａのいずれのＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢにも、選択信号“０”が供給されている。この結果、外部端子４１ａから半導体チップＣＰａ，ＣＰｂのＩ／Ｏポートを見たインピーダンスは、ハイ・インピーダンス状態（Ｈｉ−Ｚ）になっている。
【００５２】
時刻ｔ１で、ＭＣＵ側（半導体チップＣＰａ）に設けられたＩ／Ｏセル２１ａのスリー・ステート・バッファＴＢに供給される出力選択信号が“１”に切替わる。これによって、Ｉ／Ｏセル２１ａの出力機能が選択される。時刻ｔ１〜ｔ２の区間Ｂで、半導体チップＣＰａのＣＰＵ２３は、Ｉ／Ｏセル２１ａの出力機能を使用することによって半導体装置１の外部に信号を出力する。
【００５３】
次の時刻ｔ２で、Ｉ／Ｏセル２１ａのスリー・ステート・バッファＴＢに供給される出力選択信号が“０”に戻る。これによって、Ｉ／Ｏセル２１ａの出力機能が解除される。時刻ｔ２〜ｔ３の区間Ｃは、入出力の切替時間である。
【００５４】
次の時刻ｔ３で、専用ＩＣ側（半導体チップＣＰｂ）のＩ／Ｏセル３１ａのスリー・ステート・バッファＴＢに供給される出力選択信号が“１”に切替わる。これによって、Ｉ／Ｏセル３１ａの出力機能が選択される。時刻ｔ３〜ｔ４の区間Ｄで、半導体チップＣＰｂの専用回路３４は、Ｉ／Ｏセル３１ａの出力機能を使用することによって半導体装置１の外部に信号を出力する。
【００５５】
次の時刻ｔ４で、Ｉ／Ｏセル３１ａのスリー・ステート・バッファＴＢに供給される出力選択信号が“０”に戻る。これによって、Ｉ／Ｏセル３１ａの出力機能が解除される。時刻ｔ４〜ｔ５の区間Ｅは、入出力の切替時間である。
【００５６】
次の時刻ｔ５で、Ｉ／Ｏセル２１ａのＡＮＤ回路ＬＣに供給される入力選択信号が“１”に切替わる。これによって、Ｉ／Ｏセル２１ａの入力機能が選択される。時刻ｔ５〜ｔ６の区間Ｆで、半導体チップＣＰａのＣＰＵ２３は、Ｉ／Ｏセル２１ａの入力機能を使用することによって半導体装置１の外部から信号を受ける。
【００５７】
次の時刻ｔ６で、Ｉ／Ｏセル２１ａのＡＮＤ回路ＬＣに供給される入力選択信号が“０”に戻る。これによって、Ｉ／Ｏセル２１ａの入力機能が解除される。時刻ｔ６〜ｔ７の区間Ｇは、入出力の切替時間である。
【００５８】
次の時刻ｔ７で、Ｉ／Ｏセル３１ａのＡＮＤ回路ＬＣに供給される入力選択信号が“１”に切替わる。これによって、Ｉ／Ｏセル３１ａの入力機能が選択される。時刻ｔ７〜ｔ８の区間Ｈで、半導体チップＣＰｂの専用回路３４は、Ｉ／Ｏセル３１ａの入力機能を使用することによって半導体装置１の外部から信号を受ける。
【００５９】
次の時刻ｔ８で、Ｉ／Ｏセル３１ａのＡＮＤ回路ＬＣに供給される入力選択信号が“０”に戻る。これによって、Ｉ／Ｏセル３１ａの入力機能が解除される。時刻ｔ８以降の区間Ｉは、入出力の切替時間である。
【００６０】
以上のとおり、実施の形態１の半導体装置１によれば、半導体チップＣＰａのＣＰＵ２３は、Ｉ／Ｏセル２１ａ，２１ｂの入出力機能を制御するとともに、制御信号（データ信号ＤＡＴＡ、クロック信号ＣＬＫ、ラッチ信号ＬＡＴ）を用いて半導体チップＣＰｂのＩ／Ｏセル３１ａ，３１ｂの入出力機能を制御する。この結果、共通の外部端子４１ａ，４１ｂを介して半導体チップＣＰａ，Ｃｐｂに対して信号の入出力を順次行なうことができる。
【００６１】
なお、実施の形態１では、ＱＦＰパッケージを例に挙げて説明したが、ＢＧＡ（Ball  Grid  Array）などの他の方式の半導体パッケージに対してもこの発明を適用することができる。
【００６２】
また、実施の形態１の各Ｉ／Ｏセル２１，３１は、図３に示すように、ＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢの両方を含む構成とした。これらのＩ／Ｏセル２１，３１の機能を入力専用または出力専用に限定する場合には、ＡＮＤ回路ＬＣおよびスリー・ステート・バッファＴＢの一方のみを含む構成にしてもよい。
【００６３】
［実施の形態１の変形例］
図１１は、実施の形態１の変形例の半導体装置１０１の構成を模式的に示す断面図である。図１１の半導体装置１０１は、半導体チップＣＰａ，ＣＰｂが上下に重なって配置された、いわゆる積層型のＳｉＰの例である。積層型のＳｉＰの場合でも、図１に示す平置き型のＳｉＰと同様に、共通のリード３ｄを介して半導体チップＣＰａ，ＣＰｂと外部との間で信号の入出力を行なうことができる。
【００６４】
具体的に、図１１の場合、ボンディングパッド１１１が図２のＩ／Ｏセル２１ａ，２１ｂのボンディングパッドＰＤに対応し、ボンディングパッド１１３が図２のＩ／Ｏセル３１ａ，３１ｂのボンディングパッドＰＤに対応する。また、リード３ｄが図２の外部端子４１ａ，４１ｂに対応する。ボンディングパッド１１１とリード３ｄとは、ボンディングワイヤ１１２によって直接接続され、ボンディングパッド１１３とリード３ｄとは、ボンディングワイヤ１１４によって直接接続される。
【００６５】
図１２は、実施の形態１の他の変形例の半導体装置１０２の構成を模式的に示す断面図である。図１２の半導体装置１０２は、積層型のＳｉＰの他の構成例であり、半導体チップＣＰｂのボンディングパッド１１３ａがダブルボンディング可能になっている点で、図１１の半導体装置１０１と異なる。
【００６６】
具体的に、図１２の場合、半導体チップＣＰａのボンディングパッド１１１は、半導体チップＣＰｂのボンディングパッド１１３ａとボンディングワイヤ１１５によって接続される。そして、半導体チップＣＰｂのボンディングパッド１１３ａはリード３ｄとボンディングワイヤ１１６によって接続される。この結果、ボンディングパッド１１１，１１３ａは、共通のリード３ｄ（外部端子）と電気的に接続されることになる。
【００６７】
［実施の形態２］
図１３は、この発明の実施の形態２に従う半導体装置１０３の構成を示す図である。図１３の半導体装置１０３は図９に示す場合の変形例である。図１３の各半導体チップＣＰａ，ＣＰｂには、共通の外部端子４１ｃを介して半導体チップＣＰａ，ＣＰｂで共通に用いられる信号ＳＧ６が入力される。この点で図９の場合と共通するが、信号ＳＧ６の供給経路が図９の場合と図１３の半導体装置１０３とでは異なる。以下、具体的に説明する。
【００６８】
図１３に示す半導体装置１０３は、汎用ＭＣＵが形成された半導体チップＣＰａと、ＡＤＣ，ＤＡＣ，ＤＳＰなどの専用ＩＣが形成された半導体チップＣＰｂとを搭載したＳｉＰである。
【００６９】
半導体チップＣＰｂは、外部端子４１ｃとボンディングワイヤを介して接続されたＩ／Ｏセル３１ｇと、半導体チップＣＰｂ上に形成された配線４０（信号伝送路）と、Ｉ／Ｏセル３１ｆとを含む。Ｉ／Ｏセル３１ｆ，３１ｇの構成は図３と同じである。配線４０は、Ｉ／Ｏセル３１ｆのスリー・ステート・バッファＴＢの入力ノードに接続されるとともに、Ｉ／Ｏセル３１ｇのＡＮＤ回路ＬＣの出力ノードに接続される。
【００７０】
Ｉ／Ｏセル３１ｆ，３１ｇの入出力機能は、汎用ＭＣＵ側（半導体チップＣＰａ）から半導体チップＣＰｂに送信された制御信号（データ信号ＤＡＴＡ、クロック信号ＣＬＫ、ラッチ信号ＬＡＴ）によって制御される。具体的な制御方法は、実施の形態１の場合と同様であるので説明を繰返さない。
【００７１】
半導体チップＣＰａは、半導体チップＣＰｂのＩ／Ｏセル３１ｆとボンディングワイヤを介して接続されたＩ／Ｏセル２１ｆを含む。Ｉ／Ｏセル２１ｆの構成は図３と同じである。Ｉ／Ｏセル２１ｆの入出力機能は、半導体チップＣＰａに形成されたＣＰＵの指令に基づいて、ポートロジック回路によって制御される。具体的には、実施の形態１の場合と同様であるので説明を繰返さない。
【００７２】
上記の構成において、ＭＣＵ側（半導体チップＣＰａ）のＩ／Ｏセル２１ｆのスリー・ステート・バッファＴＢに出力選択信号“０”が供給され、ＡＮＤ回路ＬＣに入力選択信号“１”が供給される。これによって、Ｉ／Ｏセル２１ｆの入力機能が選択される。また、専用ＩＣ側（半導体チップＣＰｂ）のＩ／Ｏセル３１ｆのスリー・ステート・バッファＴＢに出力選択信号“１”が供給され、ＡＮＤ回路ＬＣに入力選択信号“０”が供給される。これによって、Ｉ／Ｏセル３１ｆの出力機能が選択される。また、専用ＩＣ側（半導体チップＣＰｂ）のＩ／Ｏセル３１ｇのスリー・ステート・バッファＴＢに出力選択信号“０”が供給され、ＡＮＤ回路ＬＣに入力選択信号“１”が供給される。これによって、Ｉ／Ｏセル３１ｇの入力機能が選択される。
【００７３】
上記の入出力機能の設定によれば、外部から供給された信号ＳＧ６は、Ｉ／Ｏセル３１ｇ、半導体チップＣＰｂ上の配線４０、Ｉ／Ｏセル３１ｆ、およびＩ／Ｏセル２１ｆを順に介して、半導体チップＣＰａの内部回路に入力される。専用ＩＣ側にダブルボンディング可能なパッドを設けることができない場合には、上記のような構成にすることによってＭＣＵ側に信号ＳＧ６を供給することが可能になる。
【００７４】
なお、図６の場合と逆に、半導体チップＣＰａ，ＣＰｂの両方で用いられる信号を、半導体チップＣＰａ上に形成された配線を介して、半導体チップＣＰｂに供給するように構成することも可能である。
【００７５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７６】
１，１０１，１０２，１０３  半導体装置、２  リードフレーム、３  リード（外部端子）、２１，３１  Ｉ／Ｏセル、２２  ポートロジック回路、２３  ＣＰＵ、２９  内部回路、３２  デコード回路、３３  レジスタ群、３９  内部回路、４０  配線、４１ａ〜４１ｃ  外部端子、ＣＬＫ  クロック信号、ＣＰａ、ＣＰｂ  半導体チップ、ＤＡＴＡ  データ信号、ＬＡＴ  ラッチ信号、ＬＣ  ＡＮＤ回路、ＰＤ  ボンディングパッド、ＴＢ  スリー・ステート・バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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