(57)【要約】【課題】ダミーセル領域において、アクティブエリア上の容量カップリング比を大きくしてインターポリ絶縁膜にかかる電圧を低減できると共に、素子分離領域上の制御ゲートの窪みによって発生する制御ゲートの断線を防止することができる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】アクティブエリアＤ１及び素子分離領域Ｄ１Ｓのラインアンドスペース（Ｌ&Ｓ）の周期性が崩れるメモリセル領域１１０の外側には、アクティブエリアＤ１より幅が広いアクティブエリアＤ２ａ、Ｄ２ｂと、アクティブエリアＤ２ａとＤ２ｂ間に配置された素子分離領域Ｄ２Ｓが形成されている。素子分離領域Ｄ２Ｓの上面は、浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中まで浮遊ゲート１２Ｂの上面より低く形成され、前記途中から浮遊ゲート１２Ｃの端部まで浮遊ゲート１２Ｃの上面と同じ高さに形成されている。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板上にラインアンドスペースの周期性を持って形成された複数の第１のアクティブエリア及び第１の素子分離領域と、
前記第１のアクティブエリア上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の浮遊ゲートと、
前記半導体基板上の前記複数の前記第１のアクティブエリア及び前記第１の素子分離領域の外側に形成され、前記第１のアクティブエリアより幅が広い第２、第３のアクティブエリアと、
前記第２のアクティブエリアと前記第３のアクティブエリアとの間に形成され、前記第１の素子分離領域より幅が広い第２の素子分離領域と、
前記第２のアクティブエリア上に形成され、前記第１のゲート絶縁膜と同じ膜厚を持つ第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の浮遊ゲートと、
前記第３のアクティブエリア上に形成され、前記第１のゲート絶縁膜より膜厚が厚い第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３の浮遊ゲートと、
前記第１、第２、第３の浮遊ゲート上及び前記第１、第２の素子分離領域上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲートとを具備し、
前記第２の素子分離領域の上面は、前記第２の浮遊ゲートの端部から前記第２の素子分離領域の幅の途中まで前記第２の浮遊ゲートの上面より低く形成され、前記途中から前記第３の浮遊ゲートの端部まで前記第３の浮遊ゲートの上面と同じ高さに形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の浮遊ゲートの上面より低い前記第２の素子分離領域の上面の長さは、前記第１のアクティブエリア間に配置された前記第１の素子分離領域の幅と同じ長さであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の浮遊ゲートの上面より低い前記第２の素子分離領域の上面の長さは、前記第１のアクティブエリア間に配置された前記第１の素子分離領域の幅以上で、かつ前記制御ゲートの膜厚の２倍以下であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上にラインアンドスペースの周期性を持つ複数の第１のアクティブエリア及び第１の素子分離領域を形成すると共に、前記半導体基板上の前記複数の前記第１のアクティブエリア及び前記第１の素子分離領域の外側に、前記第１のアクティブエリアより幅が広い第２、第３のアクティブエリアを形成し、前記第２のアクティブエリアと前記第３のアクティブエリアとの間に前記第１の素子分離領域より幅が広い第２の素子分離領域を形成する工程と、
前記第１、第２、第３のアクティブエリア上にそれぞれ第１、第２、第３のゲート絶縁膜を形成する工程と、
前記第１、第２、第３のゲート絶縁膜上にそれぞれ第１、第２、第３の浮遊ゲートを形成する工程と、
前記第２の素子分離領域の上面を、前記第２の浮遊ゲートの端部から前記第２の素子分離領域の幅の途中まで前記第２の浮遊ゲートの上面より低く形成し、前記途中から前記第３の浮遊ゲートの端部まで前記第３の浮遊ゲートの上面と同じ高さに形成する工程と、
前記第１、第２の浮遊ゲート上及び前記第１、第２の素子分離領域上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲートを形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２の浮遊ゲートの上面より低い前記第２の素子分離領域の上面の長さは、前記第１のアクティブエリア間に配置された前記第１の素子分離領域の幅以上で、かつ前記制御ゲートの膜厚の２倍以下であることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関するものであり、例えばメモリセル領域の外側に、メモリセル領域内のアクティブエリア及び素子分離領域より幅が広いアクティブエリア及び素子分離領域を有するダミーセル領域を備えた不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、セルアレイ領域とその外周に設けられた周辺回路領域を備え、セルアレイ領域はメモリセル領域とその外周に設けられたダミーセル領域を備える。メモリセル領域は、メモリセルが行列状に複数配列された領域であり、アクティブエリア及び素子分離領域がラインアンドスペース（Ｌ&Ｓ）の周期性を持って形成された領域である。ダミーセル領域は、メモリセル領域内のＬ&Ｓの周期性が崩れるメモリセル領域の外周に配置されており、必要なリソグラフィマージンを確保するために設けられた領域である。
【０００３】
メモリセル領域の外側に配置されたダミーセル領域には、メモリセル領域内のアクティブエリア及び素子分離領域よりも幅が広いアクティブエリア及び素子分離領域が存在する。ダミーセル領域のアクティブエリア間の素子分離領域の上面が浮遊ゲートの上面と同じ高さにある場合、制御ゲート電極（ＣＧ）と浮遊ゲート電極との間の容量が減り、カップリング比が低下する。よって、ダミーセル領域内の幅が広いアクティブエリア上のカップリング比は、メモリセル領域内のアクティブエリア上のカップリング比より小さくなる。
【０００４】
制御ゲート電極のワード線ＷＬに高電圧のプログラム電圧が印加されると、カップリング比が小さい、幅が広いアクティブエリア上においては、容量分配の計算によりインターポリ絶縁膜（制御ゲート電極と浮遊ゲート電極との間のゲート間絶縁膜）にかかる電圧が大きくなる。このため、書き込みを容易にするためにインターポリ絶縁膜の膜厚が薄くなった場合、インターポリ絶縁膜にかかる電圧がインターポリ絶縁膜の耐圧を超えてしまい、インターポリ絶縁膜が破壊され、不良となる恐れがある。
【０００５】
アクティブエリアの幅とインターポリ絶縁膜に印加される電圧ならびに電界の関係は、メモリセル領域のアクティブエリア幅を１Ｆとすれば、２Ｆ、３Ｆ、…と広くなって行くにつれてインターポリ絶縁膜にかかる電圧が大きくなっていく。すなわち、アクティブエリア幅が広くなるにつれて、インターポリ絶縁膜が破壊され不良となる可能性が高くなる。一度、インターポリ絶縁膜が破壊されると、制御ゲート電極と基板がショートするので、書き込み電圧が印加されず、その破壊に至ったインターポリ絶縁膜を有するメモリセルには書き込みが不可能となる。
【０００６】
これに対して、例えば特許文献１には、ダミーセル領域内におけるアクティブエリア間の素子分離領域の上面全幅を浮遊ゲートの上面より低くした構造が記載されている。このような構造にすれば、制御ゲートと浮遊ゲートとの容量を増やし、カップリング比を大きくすることができる。これにより、インターポリ絶縁膜にかかる電圧を小さくしてインターポリ絶縁膜の破壊を防ぐことができる。しかし、素子分離領域の上面全幅を浮遊ゲートの上面より低くした構造とした場合、この構造上に制御ゲートとなるポリシリコン膜を堆積すると、ポリシリコン膜に窪みが発生し、このポリシリコン膜上に形成する、制御ゲートを加工するためのマスク材が窪みに埋め込まれてしまう。このようにしてマスク材がポリシリコン膜の窪みに残ると、その後のポリシリコン膜のサリサイドプロセスにおいて、マスク材残り部分にはサリサイドが行われないため、マスク材をエッチングする際に制御ゲート線の断線が発生して不良となるという問題が生じている。
【特許文献１】特開２００６−３４４９００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ダミーセル領域において、アクティブエリア上の容量カップリング比を大きくしてインターポリ絶縁膜にかかる電圧を低減できると共に、素子分離領域上の制御ゲートの窪みによって発生する制御ゲートの断線を防止することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施態様の不揮発性半導体記憶装置は、半導体基板上にラインアンドスペースの周期性を持って形成された複数の第１のアクティブエリア及び第１の素子分離領域と、前記第１のアクティブエリア上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の浮遊ゲートと、前記半導体基板上の前記複数の前記第１のアクティブエリア及び前記第１の素子分離領域の外側に形成され、前記第１のアクティブエリアより幅が広い第２、第３のアクティブエリアと、前記第２のアクティブエリアと前記第３のアクティブエリアとの間に形成され、前記第１の素子分離領域より幅が広い第２の素子分離領域と、前記第２のアクティブエリア上に形成され、前記第１のゲート絶縁膜と同じ膜厚を持つ第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２の浮遊ゲートと、前記第３のアクティブエリア上に形成され、前記第１のゲート絶縁膜より膜厚が厚い第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３の浮遊ゲートと、前記第１、第２、第３の浮遊ゲート上及び前記第１、第２の素子分離領域上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートとを具備し、前記第２の素子分離領域の上面は、前記第２の浮遊ゲートの端部から前記第２の素子分離領域の幅の途中まで前記第２の浮遊ゲートの上面より低く形成され、前記途中から前記第３の浮遊ゲートの端部まで前記第３の浮遊ゲートの上面と同じ高さに形成されていることを特徴とする。
【０００９】
本発明の他の実施態様の不揮発性半導体記憶装置の製造方法は、半導体基板上にラインアンドスペースの周期性を持つ複数の第１のアクティブエリア及び第１の素子分離領域を形成すると共に、前記半導体基板上の前記複数の前記第１のアクティブエリア及び前記第１の素子分離領域の外側に、前記第１のアクティブエリアより幅が広い第２、第３のアクティブエリアを形成し、前記第２のアクティブエリアと前記第３のアクティブエリアとの間に前記第１の素子分離領域より幅が広い第２の素子分離領域を形成する工程と、前記第１、第２、第３のアクティブエリア上にそれぞれ第１、第２、第３のゲート絶縁膜を形成する工程と、前記第１、第２、第３のゲート絶縁膜上にそれぞれ第１、第２、第３の浮遊ゲートを形成する工程と、前記第２の素子分離領域の上面を、前記第２の浮遊ゲートの端部から前記第２の素子分離領域の幅の途中まで前記第２の浮遊ゲートの上面より低く形成し、前記途中から前記第３の浮遊ゲートの端部まで前記第３の浮遊ゲートの上面と同じ高さに形成する工程と、前記第１、第２の浮遊ゲート上及び前記第１、第２の素子分離領域上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜上に制御ゲートを形成する工程とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ダミーセル領域において、アクティブエリア上の容量カップリング比を大きくしてインターポリ絶縁膜にかかる電圧を低減できると共に、素子分離領域上の制御ゲートの窪みによって発生する制御ゲートの断線を防止することができる不揮発性半導体記憶装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
図１は、本発明の実施形態のＮＡＮＤ型フラッシュメモリの概要を示すレイアウト図である。
【００１３】
ＮＡＮＤ型フラッシュメモリは、図１に示すように、セルアレイ領域１００とその外周に設けられた周辺回路領域２００を備えている。セルアレイ領域１００は、メモリセル領域１１０とその外周に設けられたダミーセル領域１２０を備える。
【００１４】
メモリセル領域１１０は、メモリセルが行列状に複数配列された領域であり、アクティブエリア及び素子分離領域がラインアンドスペース（Ｌ&Ｓ）の周期性を持って形成された領域である。メモリセル領域１１０内のアクティブエリアは、最小加工寸法で形成される。
【００１５】
ダミーセル領域１２０は、メモリセル領域１１０内のＬ&Ｓの周期性が崩れるメモリセル領域１１０の外周に配置されており、必要なリソグラフィマージンを確保するために設けられた領域である。このため、ダミーセル領域１２０には、メモリセル領域１１０内のアクティブエリア及び素子分離領域よりも幅が広いアクティブエリア及び素子分離領域が存在する。ダミーセル領域１２０内のアクティブエリア及び素子分離領域も、Ｌ&Ｓの周期性を持って形成されているが、ダミーセル領域１２０は最小加工寸法よりも大きな寸法で形成されたアクティブエリアを有している。このようなダミーセル領域１２０が存在しないと、メモリセル領域１１０の端部のアクティブエリアは、リソグラフィマージンの関係で、最小加工寸法で形成することができなくなる。なお、ダミーセル領域１２０内には、任意のデータを書き込むことはできない。
【００１６】
次に、メモリセル領域１１０及びダミーセル領域１２０の詳細なレイアウトについて説明する。図２は、図１における破線で囲まれた領域内のレイアウトを示す平面図である。
【００１７】
メモリセル領域１１０は、複数のライン状のアクティブエリアＭ１を備えている。これらのアクティブエリアＭ１の幅及び間隔（素子分離領域）Ｍ１Ｓは最小加工寸法になっている。
【００１８】
ダミーセル領域１２０は、複数のアクティブエリアＤ１，Ｄ２ａ，Ｄ２ｂ，Ｄ３を備えている。アクティブエリアＤ１の幅は最小加工寸法である。アクティブエリアＤ２ａ，Ｄ２ｂ，Ｄ３の幅は最小加工寸法よりも大きく、さらにアクティブエリアＤ３の幅はアクティブエリアＤ２ａ，Ｄ２ｂの幅よりも広い。すなわち、アクティブエリアＤ１，Ｄ２ａ，Ｄ２ｂ，Ｄ３の幅の大小関係は、アクティブエリアＤ１の幅＜アクティブエリアＤ２ａ，Ｄ２ｂの幅＜アクティブエリアＤ３の幅である。各アクティブエリアＤ１，Ｄ２ａ，Ｄ２ｂ，Ｄ３の幅は、リソグラフィマージンの関係で設定されている。
【００１９】
メモリセル領域１１０及びダミーセル領域１２０内のアクティブエリアＭ１，Ｄ１，Ｄ２ａ，Ｄ２ｂ，Ｄ３上には、ワード線ＷＬが形成されている。ワード線ＷＬは、メモリセル領域１１０及びダミーセル領域１２０内の制御ゲート電極と一体になっている。
【００２０】
なお、図２における領域ＡＲの右側のダミーセル領域１２０内には、図示しないアクティブエリアＤ３，Ｄ１，Ｄ１，Ｄ２ｂが続く場合もある。すなわち、領域ＡＲから一定距離離れた領域内には、領域ＡＲ内の複数のアクティブエリアと鏡像の関係にある複数のアクティブエリアが配置される場合もある。図２において、領域Ｐ１は周辺回路領域２００内のアクティブエリアを示している。
【００２１】
図３（ａ）は図２中の領域ＡＳの一部の平面図であり、図３（ｂ）は図３（ａ）中の３ｂ−３ｂ線に沿った断面図である。
【００２２】
メモリセル領域１１０に隣接するダミーセル領域１２０内には、アクティブエリアＤ１及び素子分離領域Ｄ１Ｓが、メモリセル領域１１０内のアクティブエリアＭ１及び素子分離領域Ｍ１Ｓと同様なＬ&Ｓの周期性を持って形成されている。これらアクティブエリアＤ１及び素子分離領域Ｄ１Ｓの外側には、アクティブエリアＤ１より幅が広いアクティブエリアＤ２ａ，Ｄ２ｂが配置されている。アクティブエリアＤ２ａとＤ２ｂの間には素子分離領域Ｄ１Ｓより幅が広い素子分離領域Ｄ２Ｓが形成されている。
【００２３】
アクティブエリアＤ１上にはトンネルゲート絶縁膜１１Ａが形成され、トンネルゲート絶縁膜１１Ａ上には浮遊ゲート１２Ａが形成されている。また、アクティブエリアＤ１の外側に隣接するアクティブエリアＤ２ａ上にはトンネルゲート絶縁膜１１Ｂが形成され、トンネルゲート絶縁膜１１Ｂ上には浮遊ゲート１２Ｂが形成されている。
【００２４】
アクティブエリアＤ２ａの外側に隣接するアクティブエリアＤ２ｂは、アクティブエリアＤ２ａ及びアクティブエリアＤ１より上面が低くなっている。アクティブエリアＤ２ｂ上には、トンネルゲート絶縁膜１１Ａ，１１Ｂより膜厚が厚いゲート絶縁膜１３Ａが形成されている。ゲート絶縁膜１３Ａ上には浮遊ゲート１２Ｃが形成されている。
【００２５】
アクティブエリアＤ２ａとＤ２ｂとの間の素子分離領域Ｄ２Ｓの上面は、浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中まで浮遊ゲート１２Ｂ，１２Ｃの上面より低く形成され、前記途中から浮遊ゲート１２Ｃの端部までは浮遊ゲート１２Ｂ，１２Ｃの上面と同じ高さに形成されている。言い換えると、素子分離領域Ｄ２Ｓの上面は、その幅の一端から途中までが浮遊ゲート１２Ｂの上面より低く形成され、前記途中から他端までが浮遊ゲート１２Ｃの上面と同じ高さに形成されている。さらに、アクティブエリアＤ１間、及びアクティブエリアＤ１とアクティブエリアＤ２ａ間の素子分離領域Ｄ１Ｓの上面は、浮遊ゲート１２Ａ，１２Ｂの上面より低く形成されている。
【００２６】
素子分離領域Ｄ１Ｓ，Ｄ２Ｓ上及び浮遊ゲート１２Ａ，１２Ｂ，１２Ｃ上には、インターポリ絶縁膜１４が形成されている。インターポリ絶縁膜１４上には、制御ゲート（ワード線）１５が形成されている。
【００２７】
次に、実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。図４〜図１０は、前記ＮＡＮＤ型フラッシュメモリの製造方法を示す各工程の断面図である。
【００２８】
図４に示すように、シリコン半導体基板１０上に、トンネルゲート絶縁膜（例えば、シリコン酸化膜）１１と高電圧トランジスタ用のゲート絶縁膜（例えば、シリコン酸化膜）１３を形成する。ゲート絶縁膜１３を形成する半導体基板１０の領域は、制御ゲートとなるポリシリコン膜１５を形成した後の段差を低減するために、リソグラフィ及びＲＩＥ(Reactive Ion Etching)により、ゲート絶縁膜１３とトンネルゲート絶縁膜１１との膜厚の差分だけ半導体基板１０の表面をエッチングして半導体基板１０の表面位置を下げておく。
【００２９】
次に、図５に示すように、トンネルゲート絶縁膜１１上及びゲート絶縁膜１３上に浮遊ゲートとなるポリシリコン膜１２を膜厚６０〜９０ｎｍ成膜する。その後、ポリシリコン膜１２上に、アクティブエリア及び素子分離領域を形成するためのマスク材となる、例えばシリコン窒化膜１６を数十ｎｍ成膜する。
【００３０】
その後、図６に示すように、アクティブエリア及び素子分離領域を形成する。詳述すると、リソグラフィによりアクティブエリア上にレジストを残し、素子分離領域上を開口する。続いて、レジスト開口部のシリコン窒化膜１６、ポリシリコン膜１２、トンネルゲート絶縁膜１１、ゲート絶縁膜１３、及び半導体基板１０をエッチングして半導体基板１０に溝を掘る。この溝中及び半導体基板１０上に酸化膜１７を堆積する。その後、図７に示すように、ＣＭＰ(Chemical Mechanical Polish)により、半導体基板１０上の酸化膜１７を浮遊ゲート上のシリコン窒化膜１６まで研磨し平坦化する。
【００３１】
次に、素子分離領域Ｄ２Ｓの上面を、浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中まで浮遊ゲート１２Ｂ，１２Ｃの上面より低く形成し、前記途中から浮遊ゲート１２Ｃの端部まで浮遊ゲート１２Ｂ，１２Ｃの上面と同じ高さに形成する。まず、図８に示すように、図７に示した構造上に、リソグラフィにより素子分離領域Ｄ２Ｓの幅の途中から浮遊ゲート１２Ｃ側にレジスト１８を形成する。続いて、ＲＩＥによりエッチングを行い、図９に示すように、素子分離領域Ｄ１Ｓと、素子分離領域Ｄ２Ｓの浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中までの領域を除去する。このとき、素子分離領域Ｄ２Ｓをエッチングする深さは、アクティブエリアＤ２ａとトンネルゲート絶縁膜１１Ｂとの界面から数十ｎｍの高さまでとする。
【００３２】
次に、図１０に示すように、図９に示した構造上に、すなわち浮遊ゲート１２Ａ，１２Ｂ，１２Ｃ上及び素子分離領域Ｄ１Ｓ，Ｄ２Ｓ上にインターポリ絶縁膜１４を膜厚１０〜１５ｎｍ成膜する。その後、インターポリ絶縁膜１４上に制御ゲート（ワード線）１５となるポリシリコン膜を成膜する。以上により、実施形態のＮＡＮＤ型フラッシュメモリが製造される。
【００３３】
前述した構造を有する実施形態では、アクティブエリアＤ１及び素子分離領域Ｄ１Ｓのラインアンドスペース（Ｌ&Ｓ）の周期性が崩れるメモリセル領域１１０の外側に配置されたアクティブエリアＤ２ａとＤ２ｂ間の素子分離領域Ｄ２Ｓの上面を、浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中まで浮遊ゲート１２Ｂの上面より低く形成し、前記途中から浮遊ゲート１２Ｃの端部まで浮遊ゲート１２Ｃの上面と同じ高さに形成している。すなわち、メモリセル領域１１０外側のＬ&Ｓの周期性が崩れたダミーセル領域１２０に配置されたアクティブエリアＤ２ａとＤ２ｂ間の素子分離領域Ｄ２Ｓの上面一部に凹み部を形成する。これにより、制御ゲートと浮遊ゲートとの容量が増加してカップリング比が大きくなるため、インターポリ絶縁膜にかかる電圧を低減できる。この結果、インターポリ絶縁膜が破壊されるという不良の発生を防ぐことができる。
【００３４】
なお、浮遊ゲート１２ＣとアクティブエリアＤ２ｂとの間にはトンネルゲート絶縁膜１１Ｂより膜厚が厚い高耐圧トランジスタ用のゲート絶縁膜１３Ａが形成されているため、制御ゲート１５と浮遊ゲート１２Ｃ間のインターポリ絶縁膜１４が破壊されても、制御ゲート１５とアクティブエリアＤ２ｂとの間がショートすることはない。したがって、アクティブエリアＤ２ｂに隣接して配置された素子分離領域には凹み部を形成する必要はない。
【００３５】
また、前述したように、素子分離領域Ｄ２Ｓの上面を、浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中まで浮遊ゲート１２Ｂの上面より低く形成した構造としているため、この構造上にポリシリコン膜からなる制御ゲート１５を形成しても、制御ゲート１５に窪みが発生せず、この制御ゲート上に形成する制御ゲートを加工するためのマスク材が窪みに埋め込まれてしまうことはない。このため、その後のポリシリコン膜のサリサイドプロセスにおいて、マスク材をエッチングする際に制御ゲート線の断線が発生して不良となることはない。
【００３６】
また、素子分離領域Ｄ２Ｓの上面に形成する凹み部の長さＬ（図３中のＬ）は以下のような範囲にあることが好ましい。
【００３７】
凹み部の長さＬが短い場合、制御ゲートを加工した後、アクティブエリアの側壁の制御ゲート間にエッチング残りが発生して制御ゲート間がショートする場合がある。したがって、エッチング残りが発生しないための長さＬの確保が必要である。少なくともメモリセル領域における素子分離領域の長さＬ１以上が必要である。長さＬ１は、メモリセル領域のＬ&Ｓの周期性を持って形成される最小加工寸法である。
【００３８】
一方、凹み部の長さＬが長い場合は以下のようになる。制御ゲートとなるポリシリコン膜を形成後、制御ゲートを加工するためのマスク材を形成するが、長さＬが長いと、ポリシリコン膜が平坦に形成されずに窪みが発生し、その窪みにマスク材が埋め込まれてしまう。このようにマスク材が残ってしまうと、その後のポリシリコン膜のサリサイドプロセスにおいて、マスク材の残り部分にはサイサイドが行われないため、マスク材をエッチングする際に制御ゲート（ワード線）の断線が発生して不良となる。不良としないためには、マスク材残りが発生しないようにすることが必要である。そのためには、制御ゲートとなるポリシリコン膜が凹まないようにする。ポリシリコン膜は等方的に形成されるため、ポリシリコン膜の膜厚をＴとすると、Ｌ≦２Ｔの関係を満たすようにすれば、対策可能である。したがって、長さＬの最大値は、制御ゲートとなるポリシリコン膜の膜厚の２倍までである。以上により、素子分離領域Ｄ２Ｓの凹み部の長さＬは、Ｌ１≦Ｌ≦２Ｔであることが好ましい。
【００３９】
前記実施形態ではＮＡＮＤ型フラッシュメモリを例に取り説明したが、本発明はメモリセルが積層ゲート構造を有するメモリに適用でき、例えばＮＯＲ型メモリに適用することができる。
【００４０】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態のＮＡＮＤ型フラッシュメモリの概要を示すレイアウト図である。
【図２】図１における破線で囲まれた領域内のレイアウトを示す平面図である。
【図３】図２中の領域ＡＳの一部の平面図及び断面図である。
【図４】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す第１工程の断面図である。
【図５】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す第２工程の断面図である。
【図６】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す第３工程の断面図である。
【図７】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す第４工程の断面図である。
【図８】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す第５工程の断面図である。
【図９】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す第６工程の断面図である。
【図１０】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す第７工程の断面図である。
【符号の説明】
【００４２】
１０…シリコン半導体基板、１１，１１Ａ，１１Ｂ…トンネルゲート絶縁膜、１２…ポリシリコン膜、１２Ａ，１２Ｂ，１２Ｃ…浮遊ゲート、１３，１３Ａ…ゲート絶縁膜、１４…インターポリ絶縁膜（ゲート間絶縁膜）、１５…制御ゲート（ポリシリコン膜）、１６…シリコン窒化膜、１７…酸化膜、１８…レジスト、１００…セルアレイ領域、１１０…メモリセル領域、１２０…ダミーセル領域、２００…周辺回路領域、ＡＲ，ＡＳ，Ｐ１…領域、Ｄ１，Ｄ２，Ｄ３，Ｄ２ａ，Ｄ２ｂ，Ｍ１…アクティブエリア、Ｄ１Ｓ，Ｄ２Ｓ，Ｍ１Ｓ…素子分離領域、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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