(57)【要約】      （修正有）【課題】デジタル安全保護系システムの共通要因故障対応のバックアップ回路の増大を抑制する。【解決手段】安全保護系システムは、原子炉停止系を制御するＲＰＳ制御部６１と工学的安全施設を制御するＥＳＦ制御部６２有する。ＲＰＳ制御部６１は、内部に形成される回路３１、３３が書き換え可能なＦＰＧＡ素子３０を用いて、受信したプラント状態信号と予め定められた設定値とを比較するＲＰＳ設定値比較部３ａ〜３ｄと、比較結果に基づいてＦＰＧＡ素子３０を用いて原子炉のスクラム弁を動作させる信号を出力するＲＰＳ論理回路部４ａ〜４ｄを有する。ＥＳＦ制御部６２は、ソフトウェアを介して回路４１、４３を形成するＣＰＵ素子４０を用いて、プラント状態信号と予め定められた設定値とを比較するＥＳＦ設定値比較部７ａ〜７ｄと、比較結果に基づいてＣＰＵ素子４０を用いてプラント機器を動作させる信号を出力するＥＳＦ論理回路部８ａ〜８ｃを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
原子力プラント内に配置されてスクラム弁を備えた原子炉に異常が発生したときにこの原子炉を緊急停止させる原子炉停止系を制御する部分と、事故が発生した後に少なくとも放射性物質を容器内に閉じ込めるように構成された工学的安全施設を制御する部分と、を有するデジタル安全保護系システムにおいて、
前記原子炉停止系を制御する部分は、
前記原子力プラント内に配置されたプラント機器の状態を表わすプラント状態信号が入力される原子炉停止系用入力部と、
前記原子炉停止系用入力部に入力されたプラント状態信号を予め定められた設定値と比較する演算機能を備えた第１設定値比較部と、この第１設定値比較部による比較結果に基づいて前記スクラム弁を動作させる信号を出力する演算機能を備えた第１論理回路部と、を具備する原子炉停止系用演算部と、を有し、
前記工学的安全施設を制御する部分は、
前記プラント機器の状態を表わすプラント状態信号が入力される工学的安全施設用入力部と、
前記工学的安全施設用入力部に入力されたプラント状態信号を予め定められた設定値と比較する演算機能を備えた第２設定値比較部と、この第２設定値比較部による比較結果に基づいて前記プラント機器を動作させる信号を出力する演算機能を備えた第２論理回路部と、を具備する工学的安全施設用演算部と、を有し、
前記原子炉停止系用演算部および工学的安全施設用演算部のうち一方の演算機能は、内部に形成される演算回路が書き換え可能なＦＰＧＡ素子で行い、他方の演算機能は、コンピュータプログラムにより構築可能なＣＰＵ素子で行うように構成されていることを特徴とするデジタル安全保護系システム。
【請求項２】
前記原子炉停止系用演算部の演算機能は前記ＦＰＧＡ素子で行い、前記工学的安全施設用演算部の演算機能は前記ＣＰＵ素子で行うように構成されていることを特徴とする請求項１に記載のデジタル安全保護系システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原子力プラントなどのデジタル安全保護系システムに関する。
【背景技術】
【０００２】
原子力プラントなどのデジタル安全保護系システムは、原子炉停止系（Reactor Protection system 以下、ＲＰＳと称す。）を制御する部分、および工学的安全施設（Engineered Safety Feature 以下、ＥＦＳと称す。）を制御する部分を有している。
【０００３】
ＲＰＳは、原子炉に異常や故障が発生したときにこの原子炉を緊急停止させるシステムである。ＥＦＳは、非常用炉心冷却系、格納容器、または格納容器雰囲気浄化系などの総称であって、事故が生じてしまった場合、炉心を冷却し続けて公衆の放射線被害を最小にすること、すなわち、事故後に原子炉格納容器内に放射性物質を閉じ込めるようなシステムである。
【０００４】
従来のＲＰＳおよびＥＳＦのコントローラには、ＣＰＵ素子が適用されている。ＲＰＳおよびＥＳＦの制御を行うデジタル制御回路は、ソフトウェア等を介してＣＰＵ素子上に形成されている。
【０００５】
ＥＦＳおよびＲＰＳなどの制御方法については、特許文献１に開示されているように、すべての区分の制御装置への自動起動信号を一括で無効にできるようにして、全区分のセンサの定期点検を並行して行うことなどが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−０９４９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
原子力プラントのデジタル安全保護系システムにデジタル制御回路を適用する場合には、これら全てのデジタル制御回路が同時に故障する事象、すなわち共通要因故障の発生を想定して、対応可能にしておく必要がある。
【０００８】
ところが、デジタル安全保護系システムが、例えばＣＰＵ素子のみ、すなわち１種類の素子でデジタル制御回路が構成されている場合に、上記のような事故に対応するためには、デジタル安全保護系システムのバックアップ回路の量が増大してしまう。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的は、デジタル安全保護系システムの共通要因故障対応のバックアップ回路の増大を抑制することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係るデジタル安全保護系システムは、原子力プラント内に配置されてスクラム弁を備えた原子炉に異常が発生したときにこの原子炉を緊急停止させる原子炉停止系を制御する部分と、事故が発生した後に少なくとも放射性物質を容器内に閉じ込めるように構成された工学的安全施設を制御する部分と、を有するデジタル安全保護系システムにおいて、前記原子炉停止系を制御する部分は、前記原子力プラント内に配置されたプラント機器の状態を表わすプラント状態信号が入力される原子炉停止系用入力部と、前記原子炉停止系用入力部に入力されたプラント状態信号を予め定められた設定値と比較する演算機能を備えた第１設定値比較部と、この第１設定値比較部による比較結果に基づいて前記スクラム弁を動作させる信号を出力する演算機能を備えた第１論理回路部と、を具備する原子炉停止系用演算部と、を有し、前記工学的安全施設を制御する部分は、前記プラント機器の状態を表わすプラント状態信号が入力される工学的安全施設用入力部と、前記工学的安全施設用入力部に入力されたプラント状態信号を予め定められた設定値と比較する演算機能を備えた第２設定値比較部と、この第２設定値比較部による比較結果に基づいて前記プラント機器を動作させる信号を出力する演算機能を備えた第２論理回路部と、を具備する工学的安全施設用演算部と、を有し、前記原子炉停止系用演算部および工学的安全施設用演算部のうち一方の演算機能は、内部に形成される演算回路が書き換え可能なＦＰＧＡ素子で行い、他方の演算機能は、コンピュータプログラムにより構築可能なＣＰＵ素子で行うように構成されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、デジタル安全保護系システムの共通要因故障対応のバックアップ回路の増大を抑制することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係るデジタル安全保護系システムの一実施形態の構成を示すブロック図。
【発明を実施するための形態】
【００１３】
以下に、本発明のデジタル安全保護系システムの一実施形態について、図面を参照して説明する。図１は、本実施形態のデジタル安全保護系システムの構成例を示すブロック図である。本実施形態のデジタル安全保護系システムは、ＲＰＳ制御部６１およびＥＳＦ制御部６２を有する。
【００１４】
先ず、ＲＰＳ制御部６１の構成について説明する。
【００１５】
図１に示すようにＲＰＳ制御部６１は、電気的または物理的に分離されて互いに独立な４つの系統、すなわちＲＰＳ第１系統１０ａ、ＲＰＳ第２系統１０ｂ、ＲＰＳ第３系統１０ｃ、およびＲＰＳ第４系統１０ｄを有している。
【００１６】
ＲＰＳ第１系統１０ａには、ＲＰＳ第１検出器１ａ、ＲＰＳ第１入出力基板２ａ、およびＲＰＳ第１設定値比較部３ａがこの順に配置されている。さらに、ＲＰＳ第１設定値比較部３ａから４系統に分岐されて、ＲＰＳ第１論理回路部４ａ、ＲＰＳ第２論理回路部４ｂ、ＲＰＳ第３論理回路部４ｃ、およびＲＰＳ第４論理回路部４ｄそれぞれに接続されている。
【００１７】
同様に、ＲＰＳ第２系統１０ｂには、ＲＰＳ第２検出器１ｂ、ＲＰＳ第２入出力基板２ｂ、およびＲＰＳ第２設定値比較部３ｂがこの順に配置されて、ＲＰＳ第２設定値比較部３ｂから４系統に分岐されてＲＰＳ第１〜第４論理回路部４ａ、４ｂ、４ｃ、４ｄそれぞれに接続されている。
【００１８】
ＲＰＳ第３系統１０ｃには、ＲＰＳ第３検出器１ｃ、ＲＰＳ第３入出力基板２ｃ、およびＲＰＳ第３設定値比較部３ｃがこの順に配置されて、ＲＰＳ第３設定値比較部３ｃから４系統に分岐されてＲＰＳ第１〜第４論理回路部４ａ、４ｂ、４ｃ、４ｄそれぞれに接続されている。ＲＰＳ第４系統１０ｄには、ＲＰＳ第４検出器１ｄ、ＲＰＳ第４入出力基板２ｄ、およびＲＰＳ第４設定値比較部３ｄがこの順に配置されて、ＲＰＳ第４設定値比較部３ｄから４系統に分岐されてＲＰＳ第１〜第４論理回路部４ａ、４ｂ、４ｃ、４ｄそれぞれに接続されている。
【００１９】
ここで、演算機能を有するＲＰＳ第１〜第４設定値比較部３ａ、３ｂ、３ｃ、３ｄおよびＲＰＳ第１〜第４論理演算部４ａ、４ｂ、４ｃ、４ｄをまとめて、ＲＰＳ演算部５１としている。
【００２０】
ＲＰＳ第１系統１０ａでは、先ずＲＰＳ第１検出器１ａで、例えば原子炉等のプラント機器の状態を表わすプラント状態信号を受信する。ＲＰＳ第１検出器１ａで検出したプラント状態信号は、ＲＰＳ第１入出力基板２ａへ送られる。このＲＰＳ第１入出力基板２ａは、ＲＰＳ第１検出器１ａで検出したプラント状態信号を受信して、このプラント状態信号をＲＰＳ第１設定値比較部３ａに出力できるように構成されている。ＲＰＳ第１設定値比較部３ａで受信したプラント状態信号は、このＲＰＳ第１設定値比較部３ａで予め設定された設定値と比較される。この比較結果は、ＲＰＳ第１〜第４論理回路部４ａ、４ｂ、４ｃ、４ｄそれぞれへ送られる。
【００２１】
ＲＰＳ第１論理回路部４ａでは、ＲＰＳ第１設定値比較部３ａから送られた比較結果を受信して、この比較結果に基づいて、スクラム弁の動作を指令する信号を出力する。同様に、ＲＰＳ第２〜第４論理回路部４ｂ、４ｃ、４ｄそれぞれでは、ＲＰＳ第１設定値比較部３ａから送られた比較結果を受信して、この比較結果に基づいて、スクラム弁の動作を指令する信号を出力する。
【００２２】
ＲＰＳ制御部６１の他の系統、すなわちＲＰＳ第２〜第４系統１０ｂ、１０ｃ、１０ｄにおいても同様にプラント状態信号送受信が行われる。
【００２３】
ＲＰＳ第１設定地比較部３ａおよびＲＰＳ第１論理回路部４ａそれぞれは、ＦＰＧＡ（Field Programmable Gate Array）素子３０を有している。このＦＰＧＡ素子３０は、その内部に構成される演算回路３１、３３を自在に書き換えることができるゲートアレイ素子により構成されたものである。
【００２４】
ＲＰＳ第１設定値比較部３ａ内のＦＰＧＡ素子３０上に形成された１つまたは複数個の第１比較演算回路３１は、ＲＰＳ第１設定値比較部３ａで受信したプラント状態信号と予め設定しておいた設定値とを比較演算して、この比較結果を４系統、すなわちＲＰＳ第１〜第４論理回路部４ａ、４ｂ、４ｃ、４ｄそれぞれへ送信するように構成されている。ＲＰＳ第２〜第４設定値比較部３ｂ、３ｃ、３ｄそれぞれにおいても、ＲＰＳ第１設定値比較部３ａと同様の機能を有するように、ＦＰＧＡ素子３０上に、上記のように第１比較演算回路３１が形成されている。
【００２５】
ＲＰＳ第１論理回路部４ａ内のＦＰＧＡ素子３０上に形成された１つまたは複数個の第１論理演算回路３３は、ＲＰＳ第１〜第４設定値比較部３ａ、３ｂ、３ｃ、３ｄそれぞれで比較演算した結果に基づいて、スクラム弁の動作を指令する信号を出力するように構成されている。ＲＰＳ第２〜第４論理回路部４ｂ、４ｃ、４ｄそれぞれにおいても、ＲＰＳ第１論理回路部４ａと同様の機能を有するように、ＦＰＧＡ素子３０上に、上記のように第１論理演算回路３３が形成されている。
【００２６】
ＰＲＳ制御部６１では、ロジックが簡素で且つ固定化されて、原子炉安全停止の観点からより高速な応答が要求される。このため、ソフトウェア、例えばＯＳ（Operating system）などを介さずに制御用の演算回路３１、３３が形成できて、且つ透明性の高いＦＰＧＡ素子３０を適用している。
【００２７】
なお、図１では、ＲＰＳ演算部５１は、ＲＰＳ第１〜第４設定値比較部３ａ、３ｂ、３ｃ、３ｄおよびＲＰＳ第１〜第４論理演算部４ａ、４ｂ、４ｃ、４ｄそれぞれが、別体として示されているが、これに限らない。例えば、ＲＰＳ第１〜第４設定値比較部３ａ、３ｂ、３ｃ、３ｄを１つのＦＰＧＡ素子３０で構成し、ＲＰＳ第１〜第４論理演算部４ａ、４ｂ、４ｃ、４ｄを１つのＦＰＧＡ素子３０で構成することも可能である。また、ＲＰＳ演算部５１全体を１つのＦＰＧＡ素子３０で構成してもよい。
【００２８】
次に、ＥＳＦ制御部６２の構成について説明する。
【００２９】
ＥＳＦ制御部６２は、ＲＰＳ制御部６１と同様に、電気的または物理的に分離されて互いに独立な４つの系統、すなわちＥＳＦ第１系統２０ａ、ＥＳＦ第２系統２０ｂ、ＥＳＦ第３系統２０ｃ、およびＥＳＦ第４系統２０ｄを有している。
【００３０】
ＥＳＦ第１系統２０ａには、ＥＳＦ第１検出器５ａ、ＥＳＦ第１入出力基板６ａ、およびＥＳＦ第１設定値比較部７ａがこの順に配置されている。さらに、ＥＳＦ第１設定値比較部７ａから３系統に分岐されて、ＥＳＦ第１論理回路部８ａ、ＥＳＦ第２論理回路部８ｂ、およびＥＳＦ第３論理回路部８ｃそれぞれに接続されている。
【００３１】
同様に、ＥＳＦ第２系統２０ｂには、ＥＳＦ第２検出器５ｂ、ＥＳＦ第２入出力基板６ｂ、およびＥＳＦ第２設定値比較部７ｂがこの順に配置されて、ＥＳＦ第２設定値比較部７ｂから３系統に分岐されてＥＳＦ第１〜第３論理回路部８ａ、８ｂ、８ｃそれぞれに接続されている。
【００３２】
ＥＳＦ第３系統１０ｃには、ＥＳＦ第３検出器５ｃ、ＥＳＦ第３入出力基板６ｃ、およびＥＳＦ第３設定値比較部７ｃがこの順に配置されて、ＥＳＦ第３設定値比較部７ｃから３系統に分岐されてＥＳＦ第１〜第３論理回路部８ａ、８ｂ、８ｃそれぞれに接続されている。ＥＳＦ第４系統２０ｄには、ＥＳＦ第４検出器５ｄ、ＥＳＦ第４入出力基板６ｄ、およびＥＳＦ第４設定値比較部７ｄがこの順に配置されて、ＥＳＦ第４設定値比較部７ｄから３系統に分岐されてＥＳＦ第１〜第３論理回路部８ａ、８ｂ、８ｃそれぞれに接続されている。
【００３３】
ここで、演算機能を有するＥＳＰ第１〜第４設定値比較部７ａ、７ｂ、７ｃ、７ｄおよびＥＳＦ第１〜第３論理演算部８ａ、８ｂ、８ｃをまとめて、ＥＳＦ演算部５２としている。
【００３４】
ＥＳＦ第１系統２０ａでは、先ずＥＳＦ第１検出器５ａで、原子力プラント内のポンプやバルブ等の機器（図示せず）の状態を表わすプラント状態信号を受信する。ＥＳＦ第１検出器５ａで検出したプラント状態信号は、ＥＳＦ第１入出力基板６ａへ送られる。このＥＳＦ第１入出力基板６ａは、ＥＳＦ第１検出器５ａで検出したプラント状態信号を受信して、このプラント状態信号をＥＳＦ第１設定値比較部７ａに出力できるように構成されている。ＥＳＦ第１設定値比較部７ａで受信したプラント状態信号は、ＥＳＦ第１設定値比較部７ａで予め設定された設定値と比較される。この比較結果は、ＥＳＦ第１〜第３論理回路部８ａ、８ｂ、８ｃそれぞれへ送られる。
【００３５】
ＥＳＦ第１論理回路部８ａでは、ＥＳＦ第１設定値比較部７ａから送られた比較結果を受信して、この比較結果に基づいて、ポンプやバルブ等の機器の動作を指令する信号を出力する。同様に、ＥＳＦ第２論理回路部８ｂおよびＥＳＦ第３論理回路部８ｃそれぞれでは、ＥＳＦ第１設定値比較部７ａから送られた比較結果を受信して、この比較結果に基づいて、ポンプやバルブの動作を指令する信号を出力する。
【００３６】
ＥＳＦ制御部６２の他の系統、すなわちＥＳＦ第２〜第４系統２０ｂ、２０ｃ、２０ｄにおいても同様にプラント状態信号の送受信が行われる。
【００３７】
なお、ＥＳＦ制御部６２で送受信されるプラント状態信号およびＲＰＳ制御部６１で送受信されるプラント状態信号は、互いに異なるものでもよいが、一部または全てが同じものでもよい。
【００３８】
ＥＳＦ第１設定地比較部７ａおよびＥＳＦ第１論理回路部８ａそれぞれは、例えばＯＳ等のコンピュータプログラムを介して演算回路４１、４３を自在に構成できるＣＰＵ（Central Processing Unit）素子４０を有している。
【００３９】
なお、ＥＳＦ第１設定地比較部７ａ等は、ＣＰＵ素子４０上にコンピュータプログラムを介して仮想的に演算回路４１、４３の機能を実現するものであって。ＦＰＧＡ素子３０のように実際の回路を構成するものではない。
【００４０】
ＥＳＦ第１設定値比較部７ａ内の１つまたは複数個の第２比較演算回路４１は、ＥＳＦ第１設定値比較部７ａで受信したプラント状態信号と予め設定しておいた設定値とを比較演算して、この比較結果を３系統、すなわちＥＳＦ第１〜第３論理回路部８ａ、８ｂ、８ｃへ送信するように構成されている。ＥＳＦ第２〜第４設定値比較部７ｂ、７ｃ、７ｄそれぞれも、ＥＳＦ第１設定値比較部７ａと同様の機能を有するように、ソフトウェアを介してＣＰＵ素子４０上に、上記のように第２比較演算回路４１が形成されている。
【００４１】
ＥＳＦ第１論理回路部８ａ内の１つまたは複数個の第２論理演算回路４３は、ＥＳＦ第１〜第４設定値比較部７ａ、７ｂ、７ｃ、７ｄそれぞれ比較演算した結果に基づいて、ポンプやバルブ等の機器の動作を指令する信号を出力するように構成されている。ＥＳＦ第２論理回路部８ｂおよびＥＳＦ第３論理回路部８ｃそれぞれも、ＥＳＦ第１論理回路部８ａと同様の機能を有するように、ソフトウェアを介してＣＰＵ素子４０上に、上記のように第２論理演算回路４３が形成されている。
【００４２】
なお、図１では、ＥＳＦ演算部５２は、ＲＰＳ演算部５１と同様に、ＥＳＦ第１〜第４設定値比較部７ａ、７ｂ、７ｃ、７ｄおよびＥＳＦ第１〜第３論理演算部８ａ、８ｂ、８ｃそれぞれが、別体として示されているが、これに限らない。例えば、ＥＳＦ第１〜第４設定値比較部７ａ、７ｂ、７ｃ、７ｄを１つのＣＰＵ素子４０で構成し、ＥＳＦ第１〜第３論理演算部８ａ、８ｂ、８ｃを１つのＣＰＵ素子４０で構成することも可能である。また、ＥＳＦ演算部５２全体を１つのＣＰＵ素子４０で構成してもよい。
【００４３】
ＥＳＦ制御部６２では、ＲＰＳ制御部６１と比較して、インターロック制御やＰＩＤ制御などのような複雑な演算処理を行うことが多い。このため、ソフトウェア上で演算回路４１、４３を構築することができるＣＰＵ素子４０が適用されている。ＣＰＵ素子４０は、ロジック構築においてＦＰＧＡ素子３０よりも複雑な論理回路の構築が容易であり、柔軟性に優れている。
【００４４】
本実施形態のデジタル安全保護系システムの作用について以下に説明する。
【００４５】
本実施形態では、ＲＰＳ演算部５１にはＦＰＧＡ素子３０が適用されて、ＥＦＳ演算部５２にはＣＰＵ素子４０が適用されている。
【００４６】
ＦＰＧＡ素子３０を用いたコントローラおよびＣＰＵ素子４０を用いたコントローラはそれぞれ、原理、構成、および仕様などが、全く異なるものである。これらのコントローラが同時に故障する共通要因故障の発生を抑制できる。仮に、共通要因故障が発生しても、ＦＰＧＡ素子３０のコントローラまたはＣＰＵ素子４０のコントローラの機能喪失に限られる可能性が高い。したがって、デジタル安全保護系システムのバックアップ回路の増大を抑制することが可能となる。
【００４７】
上記実施形態の説明は、本発明を説明するための例示であって、特許請求の範囲に記載の発明を限定するものではない。また、本発明の各部構成は上記実施形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。
【００４８】
例えば、ＲＰＳ演算部５１にＣＰＵ素子４０を適用し、ＥＳＦ演算部５２にＦＰＧＡ素子３０を適用することによっても、共通要因故障の発生を抑制するうえで効果がある。
【符号の説明】
【００４９】
１ａ…ＲＰＳ第１検出器、１ｂ…ＲＰＳ第２検出器、１ｃ…ＲＰＳ第３検出器、１ｄ…ＲＰＳ第４検出器、２ａ…ＲＰＳ第１入出力基板、２ｂ…ＲＰＳ第２入出力基板、２ｃ…ＲＰＳ第３入出力基板、２ｄ…ＲＰＳ第４入出力基板、３ａ…ＲＰＳ第１設定値比較部、３ｂ…ＲＰＳ第２設定値比較部、３ｃ…ＲＰＳ第３設定値比較部、３ｄ…ＲＰＳ第４設定値比較部、４ａ…ＲＰＳ第１論理回路部、４ｂ…ＲＰＳ第２論理回路部、４ｃ…ＲＰＳ第３論理回路部、４ｄ…ＲＰＳ第３論理回路部、５ａ…ＥＳＦ第１検出器、５ｂ…ＥＳＦ第２検出器、５ｃ…ＥＳＦ第３検出器、５ｄ…ＥＳＦ第３検出器、６ａ…ＥＳＦ第１入出力基板、６ｂ…ＥＳＦ第２入出力基板、６ｃ…ＥＳＦ第３入出力基板、６ｄ…ＥＳＦ第４入出力基板、７ａ…ＥＳＦ第１設定値比較部、７ｂ…ＥＳＦ第２設定値比較部、７ｃ…ＥＳＦ第３設定値比較部、７ｄ…ＥＳＦ第４設定値比較部、８ａ…ＥＳＦ第１論理回路部、８ｂ…ＥＳＦ第２論理回路部、８ｃ…ＥＳＦ第３論理回路部、１０ａ…ＲＰＳ第１系統、１０ｂ…ＲＰＳ第２系統、１０ｃ…ＲＰＳ第３系統、１０ｄ…ＲＰＳ第４系統、２０ａ…ＥＳＦ第１系統、２０ｂ…ＥＳＦ第２系統、２０ｃ…ＥＳＦ第３系統、２０ｄ…ＥＳＦ第４系統、３０…ＦＰＧＡ素子、３１…第１比較演算回路、３３…第１論理演算回路、４０…ＣＰＵ素子、４１…第２比較演算回路、４３…第２論理演算回路、５１…ＲＰＳ演算部、５２…ＥＳＦ演算部、６１…ＲＰＳ制御部、６２…ＥＳＦ制御部
【図１】
2010249559.tif 000003