(57)【要約】【課題】セラミック素体のロットのばらつきや脱脂工程や内部電極の酸化状態のばらつき等の如何に関わらず、同様の焼結状態のセラミック焼結体を確実に得ることを可能とするセラミック素子を提供する。【解決手段】未焼成のセラミック素体を焼成炉内において、加熱により焼成し、セラミック焼結体を得るに際し、予め焼成炉中において、セラミック素体サンプルに直流電圧を印加しつつ焼成し、温度による抵抗値の変化を測定し、最高温度に達した際の抵抗値をＲ０、最高温度において焼結が完了することにより、抵抗値がＲ０からＲ１に変化した際の抵抗値Ｒ１を目標抵抗値として求めておき、セラミック素体を焼成炉内において焼成するに際し、抵抗値を測定しつつ、最高温度において抵抗値がＲ０からＲ１となるように焼成条件を制御し、抵抗値がＲ１となった時点で焼成を完了し、次に焼成炉内の温度を降下させる、セラミック素子の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
未焼成のセラミック素体を用意する工程と、
前記セラミック素体を焼成炉中において加熱により焼成してセラミック焼結体を得る工程と、
前記セラミック焼結体の外表面に電極を形成する工程とを備え、
予め焼成炉中においてセラミック素体サンプルに直流電圧を印加しつつ焼成を行い、温度による抵抗値の変化を測定し、最高温度に達した際の抵抗値をＲ０としたときに、最高温度において、焼結が完了することにより抵抗値Ｒ０からＲ１に抵抗値が変化した際の抵抗値Ｒ１を目標抵抗値として求めておき、前記セラミック素体を焼成炉内において焼成する工程において、直流電圧を印加しつつ、抵抗値を求め、最高温度において抵抗値がＲ０から目標抵抗値Ｒ１となるように焼成条件を制御し、抵抗値が目標抵抗値Ｒ１となった時点で焼成を完了し、焼成炉内の温度を降下させることを特徴とする、セラミック素子の製造方法。
【請求項２】
未焼成のセラミック素体を用意する工程と、
前記セラミック素体を焼成炉中において加熱により焼成してセラミック焼結体を得る工程と、
前記セラミック焼結体の外表面に電極を形成する工程とを備え、
焼成炉内にセラミック素体のサンプルを配置し、交流電圧を印加しつつ、交流電圧とセラミック素体に流れる電流との関係を測定しつつ、交流電圧と上記電流との関係に基づくヒステリシスループ形状を求め、予め、焼成完了時点におけるヒステリシスループ形状を目標形状として求めておき、
前記焼成工程において、焼成炉内に前記セラミック素体を配置し、交流電圧を印加しつつ、電圧と電流との関係を求めつつ焼成を行い、前記電圧と電流との関係のヒステリシスループ形状が、目標形状となるように焼成条件を制御し、目標形状となった際に焼成を完了し、焼成炉内の温度を降下させる、セラミック素子の製造方法。
【請求項３】
前記焼成条件の制御が、焼成時間をコントロールすることにより行われる、請求項１または２に記載のセラミック素子の製造方法。
【請求項４】
前記焼成条件の制御が、焼成炉内におけるガス雰囲気を制御することにより行われる、請求項１または２に記載のセラミック素子の製造方法。
【請求項５】
前記焼成条件の制御は、焼成温度を制御することにより行われる、請求項２または３に記載のセラミック素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、積層型圧電セラミック素子や積層セラミックコンデンサのようなセラミック焼結体を用いたセラミック素子の製造方法に関し、より詳細には、セラミック素体を焼成してセラミック焼結体を得る工程が改良されたセラミック素子の製造方法に関する。
【背景技術】
【０００２】
従来、積層型圧電セラミック素子のようなセラミック素子の製造に際しては、未焼成のセラミック素体を用意し、該セラミック素体を焼成炉内において加熱し、焼成することによりセラミック焼結体が得られている。セラミック素体の焼成に際しては、セラミック素体を構成するセラミック材料の組成に応じて様々な焼成条件が採用されていた。
【０００３】
例えば、下記の特許文献１には、圧電セラミック層とＣｕからなる内部電極とが積層された積層型圧電セラミック素子の製造方法が開示されている。この製造方法では、先ず、セラミックグリーンシートと、Ｃｕを主体とする内部電極ペーストとが交互に積層された部分を有する積層体生チップを得る。次に、積層体生チップを焼成炉内において第１の還元性雰囲気下で焼成する。次に、焼成により得られた焼結体を、第１の還元性雰囲気下よりも酸素分圧が高い第２の還元性雰囲気下で加熱する熱処理工程が実施される。第１の還元性雰囲気としては、８００〜１０８０℃の温度及び１０−６〜１０−９気圧の酸素分圧を有する雰囲気が用いられており、第２の還元性雰囲気として、５５０〜９５０℃の温度かつ１０−２〜１０−６気圧の酸素分圧を有する雰囲気が用いられている。
【０００４】
積層体生チップの焼成に際し、酸素分圧が高過ぎると、Ｃｕが拡散し、圧電特性が低下する。他方、酸素分圧が低過ぎると、セラミックスが還元し、絶縁抵抗が低下する。そこで、特許文献１では、上記のように第１の還元性雰囲気下で積層体生チップが焼成され、還元側の雰囲気で焼成した後、やや酸化側の第２の還元性雰囲気において熱処理することにより、絶縁抵抗の低下が抑制されている。
【特許文献１】特開２００６−１００５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、実際の製造工程においては、焼成前に積層体生チップを加熱し、バインダー樹脂を除去する、いわゆる脱脂工程を実施する。ところが、脱脂工程後の積層体生チップにおける脱脂程度がロット毎にばらついていた。また、積層体生チップ内の内部電極の酸化の程度もロット毎にばらつきがちであった。そのため、焼成に際して用意された積層体生チップのロットによって、セラミックスの最適焼成条件は異なっていた。よって、同じ焼成条件で焼成した場合、最終的に得られた積層型圧電素子において、圧電特性や絶縁抵抗がロット毎にばらつきがちであった。
【０００６】
本発明の目的は、上述した従来技術の現状に鑑み、未焼成のセラミック素体を焼成して、セラミック焼結体を得る工程を備えたセラミック素子の製造方法であって、ロットによるバインダー樹脂の脱脂程度のばらつきあるいは内部電極の酸化程度のばらつき等にさほど影響を受けることなく、特性ばらつきが少ないセラミック素子を得ることを可能とするセラミック素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本願の第１の発明によれば、未焼成のセラミック素体を用意する工程と、前記セラミック素体を焼成炉中において加熱により焼成してセラミック焼結体を得る工程と、前記セラミック焼結体の外表面に電極を形成する工程とを備え、予め焼成炉中においてセラミック素体サンプルに直流電圧を印加しつつ焼成を行い、温度による抵抗値の変化を測定し、最高温度に達した際の抵抗値をＲ０としたときに、最高温度において、焼結が完了することにより抵抗値Ｒ０からＲ１に抵抗値が変化した際の抵抗値Ｒ１を目標抵抗値として求めておき、前記セラミック素体を焼成炉内において焼成する工程において、直流電圧を印加しつつ、抵抗値を求め、最高温度において抵抗値がＲ０から目標抵抗値Ｒ１となるように焼成条件を制御し、抵抗値が目標抵抗値Ｒ１となった時点で焼成を完了し、焼成炉内の温度を降下させることを特徴とする、セラミック素子の製造方法が提供される。
【０００８】
また、本願の第２の発明によれば、未焼成のセラミック素体を用意する工程と、前記セラミック素体を焼成炉中において加熱により焼成してセラミック焼結体を得る工程と、前記セラミック焼結体の外表面に電極を形成する工程とを備え、焼成炉内にセラミック素体のサンプルを配置し、交流電圧を印加しつつ、交流電圧とセラミック素体に流れる電流との関係を測定しつつ、交流電圧と上記電流との関係に基づくヒステリシスループ形状を求め、予め、焼成完了時点におけるヒステリシスループ形状を目標形状として求めておき、前記焼成工程において、焼成炉内に前記セラミック素体を配置し、交流電圧を印加しつつ、電圧と電流との関係を求めつつ焼成を行い、前記電圧と電流との関係のヒステリシスループ形状が、目標形状となるように焼成条件を制御し、目標形状となった際に焼成を完了し、焼成炉内の温度を降下させる、セラミック素子の製造方法が提供される。
【０００９】
第１，第２の発明（以下、適宜、本発明と略す）において、上記焼成条件の制御は、様々な形態で行われる。
【００１０】
本発明のある特定の局面では、焼成条件の制御が、焼成時間をコントロールすることにより行われ、他の特定の局面では、焼成炉内におけるガス雰囲気の制御により行われ、さらにその特定の局面では、焼成温度の制御により行われる。
【発明の効果】
【００１１】
第１の発明に係るセラミック素子の製造方法によれば、セラミック炉内の焼成に際し、最高温度において抵抗値が目標抵抗値Ｒ１となるように焼成条件が制御されるので、現に焼成されているセラミック素体の焼成を確実に目標抵抗値Ｒ１を実現する焼成完了状態とすることができる。従って、ロットの如何に関わらず、ほぼ同様の状態に焼結されたセラミック焼結体を得ることが可能となる。従って、特性のばらつきの少ないセラミック素子を提供することができる。
【００１２】
第２の発明によれば、予め上記の目的ヒステリシスループが求められており、セラミック素体が焼成に際し、上記目的ヒステリシスループの形状となるように焼成条件が制御されるので、ロットの如何に関わらず、目的ヒステリシスループに応じた焼成状態とほぼ同様の焼結状態のセラミック焼結体を得ることができる。従って、セラミック素子の特性のばらつきを小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
【００１４】
本実施形態では、先ず、以下の要領でセラミック素体を用意した。
【００１５】
Ｐｂ３Ｏ４、ＴｉＯ２、ＺｒＯ２、ＮｉＯ及びＮｂ２Ｏ５の各粉末を、Ｐｂ（Ｎｉ１／３Ｎｂ２／３）Ｏ３−ＰｂＴｉＯ３−ＰｂＺｒＯ３系セラミックスを得るように秤量し、混合し、仮焼した。得られた仮焼粉末を、ポリウレタンからなるバインダー樹脂を含むバインダー樹脂水溶液と混合し、ポットミルで粉砕混合し、セラミックスラリーを得た。得られたセラミックスラリーを用い、ドクターブレード法により成形し、厚み７０μｍのセラミックグリーンシートを得た。
【００１６】
このセラミックグリーンシート上に、Ｃｕ／Ｎｉ合金粉末を含む導電性ペーストを印刷し、内部電極パターンを形成した。内部電極パターンが形成されたセラミックグリーンシートを、目的とする積層型圧電素子の内部電極構造を得るように複数枚積層し、さらに、上下に適宜の枚数の無地のセラミックグリーンシートを積層し、圧着し、マザーのセラミック成形体を得た。このマザーのセラミック成形体を厚み方向に切断し、個々の積層体生チップとしてのセラミック素体を得た。同様にして、多数のロットのセラミック素体を得た。
【００１７】
上記のようにして得た多数のロットの内の１つのロット中の複数のセラミック素体を取り出し、焼成した。次に、取り出された未焼成のセラミック素体の内、１つのセラミック素体をセラミック素体サンプルとした。このセラミック素体サンプルにおいては、予め一方端面及び他方端面にＣｕ電極を形成した。
【００１８】
図２は、上記のようにして用意したセラミック素体サンプルを示す斜視図である。セラミック素体サンプル１は、内部に複数の内部電極２，３を有する。複数の内部電極２，３は、セラミック層を介して重なり合うように配置されている。また、セラミック素体サンプルを用意するために、図２に示すＣｕ電極４，５を、一方端面及び他方端面に形成した。
【００１９】
上記セラミック素体サンプル１を含む複数のセラミック素体を４００℃の温度に４時間加熱し、脱脂工程を実施した。
【００２０】
上記のようにして脱脂された複数のセラミック素体を、雰囲気を調整し得る焼成炉内に配置し、還元処理及び本焼成を行った。この場合、前述したＣｕ電極が上面及び下面に形成されたセラミック素体サンプルのＣｕ電極にＰｔ線を押し付け、図３に略図的に示すように、セラミック素体サンプル１に電流計１１及び電源１２を接続し、抵抗値を測定した。還元処理は、Ｈ２／Ｎ２を２Ｌ／１００Ｌの割合で含む雰囲気下に２００℃の温度で１２時間維持することにより行った。本焼成は、Ｈ２／Ｈ２Ｏ／Ｎ２の分圧を、それぞれ、２ＣＣ／１Ｌ／１００Ｌとし、１０００℃の温度で行った。本焼成において、上記セラミック素体サンプルの抵抗値を測定しつつ、焼成完了時点を求めた。結果を図１に示す。
【００２１】
図１において矢印Ａで示すように、本焼成に際し、セラミック素体の温度が上昇するにつれて、抵抗値は低下していくことになる。焼成温度として、設定した最高温度である１０００℃に至ると、抵抗値はＲ０＝約１．０ｋΩ程度となる。１０００℃の温度でさらに焼成を続けると焼きしまりが生じ、抵抗値Ｒ０から抵抗値Ｒ１＝約０．９ｋΩに低下する。従って、Ｒ１の抵抗値になった場合、焼結が完了していることがわかる。この抵抗値Ｒ１を目標抵抗値とする。上記目標抵抗値Ｒ１に到達した時点で焼成が完了したとして、次に焼成炉内の温度を低め、本焼成を終える。
【００２２】
なお、図１から明らかなように、温度を低めていくと、正方形の記号で示すように、抵抗値は再度上昇していくが、焼成後の方が、同じ温度において、未焼成の場合に比べ抵抗値が低くなっていることがわかる。
【００２３】
次に、上記セラミック素体サンプルにおける本焼成時の温度と抵抗値との変化に基づき、他のロットのセラミック素体について以下の要領で焼成を行う。
【００２４】
すなわち、次に用意された次のロットの複数のセラミック素体を同様に焼成炉内に投入し、予め１つのセラミック素体には、上記のように上面及び下面にＣｕ電極を形成し、抵抗値を測定する。そして、上記と同様にして、焼成炉内において、還元処理及び本焼成処理を行い、抵抗値を測定する。焼成炉内の温度が高くなるにつれて、抵抗値は低下し、１０００℃に到達した時点の抵抗値をＲ０′とする。前回と同様に、１０００℃にさらに維持すると、抵抗値はＲ０′から変化する。抵抗値がＲ１に到達した時点で、すなわち目標抵抗値に到達した時点で、焼成を終え、焼成炉内の温度を低下させる。このようにして得られたセラミック焼結体では、最初のセラミック素体サンプルの場合と同様に、目標抵抗値Ｒ１になった時点で焼結が完了する。従って、最初のセラミック素体サンプルとほぼ同様の焼成状態のセラミック焼結体を得ることができる。
【００２５】
上記のように、第１の実施形態のセラミック素子の製造方法では、セラミック焼結体を得るにあたり、目標抵抗値Ｒ１になるまで、焼成が行われるため、得られる焼結体の焼結状態がほぼ同様となる。すなわち、用意されるロットが異なり、Ｃｕ電極の酸化度がばらついていたとしても、また焼成前の脱脂工程における脱脂の程度がばらついていたとしても、焼結完了時の抵抗値がＲ１となるように焼結が行われるので、ほぼ同様の焼結状態のセラミック焼結体を確実に得ることができる。
【００２６】
よって、本実施形態で得られたセラミック焼結体を用いることにより、特性ばらつきの少ないセラミック電子部品を提供することができる。
【００２７】
第１の実施形態では、目標抵抗値Ｒ１となるように、最高温度における焼成時間を制御した。すなわち、目標抵抗値Ｒ１となるように、最高温度における焼成時間を調整することにより、目標抵抗値Ｒ１を実現していた。しかしながら、第１の実施形態において、焼成時間だけでなく、目標抵抗値Ｒ１とするために、他の焼成条件を調整してもよい。このような他の焼成条件としては、焼成炉内における酸素分圧の雰囲気を調整してもよい。
【００２８】
次に、図４及び図５を参照しつつ、本発明の第２の実施形態の製造方法を説明する。
【００２９】
第１の実施形態では、セラミック素体サンプル１の一方端面及び他方端面の電極４，５に、電源１１及び電流計１２を接続し、抵抗値を測定したが、第２の実施形態では、図４に示すヒステリシス測定回路において、電流電圧関係のヒステリシスを求めた。すなわち、セラミック素体サンプル１の一方端面及び他方端面にＣｕ電極を形成し、０．６ｋΩの標準抵抗Ｒｓを直列に接続し、交流±３００Ｖの１Ｈｚの交流電圧を印加し、印加電圧に対する測定電圧Ｖｓをオシロスコープにより表示した。なお、セラミック素体サンプル１の等価抵抗をＲｘ、等価容量をＣｘとする。Ｒｘ＞＞Ｒｓである。このようにして、オシロスコープで表示されたヒステリシスを図５に示す。図５において、矢印Ｂは、未焼成状態におけるヒステリシスループを示し、Ｃは焼結完了時のヒステリシスループを示す。
【００３０】
第２の実施形態では、第２の実施形態の抵抗値の測定に代えて、上記ヒステリシスループをリアルタイムで測定した。その他の点については、第１の実施形態と同様とした。
【００３１】
図５から明らかなように、未焼成状態では、矢印Ｂで示すように、印加電圧に対する電流の変化を示すヒステリシスループは、印加電圧に対し電流の値が直線的に増加する形状となっている。これに対して、焼成後には、上記ヒステリシスループは水平方向に延びる楕円形状となっている。
【００３２】
従って、ヒステリシスループが、図５の矢印Ｃで示す形となったときを、焼結完了時として判断した。
【００３３】
第２の実施形態では、最初に、セラミック素体サンプルを用い、図５に示す矢印Ｂ及び矢印Ｃで示すヒステリシスループを求める。そして、矢印Ｃで示すヒステリシスループを目標ヒステリシスループとする。そして、次回からの焼成に際しては、複数のセラミック素体の内の少なくとも１つのセラミック素体において同様に一対のＣｕ電極を両端面に形成し、ヒステリシスループをリアルタイムで測定する。そして、該セラミック素体サンプルのヒステリシスループが目標ヒステリシスループに到達した時に、加熱を停止し、焼成炉内の温度を低下する。このようにして、該セラミック素体サンプルと一緒に投入されていた多数のセラミック素体の焼結状態は、最初のヒステリシスループを求めたセラミック素体サンプルの焼結状態とほぼ同様となる。
【００３４】
従って、第２の実施形態においても、ロットのばらつきや、脱脂工程の結果のばらつきの如何に関わらず、焼成状態がほぼ同様であるセラミック焼結体を確実に得ることができる。よって、特性のばらつきが少ないセラミック電子部品、例えば積層型圧電素子を提供することができる。
【００３５】
なお、上記第２の実施形態では、目標グラフ形状として目標ヒステリシスループを用いたが、このようなヒステリシスループは、図６に示す交流電圧と電流との関係から求めることができる。図６は、Ｖ／Ｖ０＝ｓｉｎ（ωｔ）の交流電圧を印加した際のωｔと電流値との関係を示す。なお、図６において、縦軸及び横軸は、電圧及び電流値の最大値を１として規格化した値である。
【００３６】
未焼結のセラミック素体サンプルは、単なる抵抗体であるため、電圧Ｖと電流Ｉが最大値になるタイミング及び最小値になるタイミングは同じであり、位相差は生じない。すなわち、図６の矢印Ｔ１に示すグラフ図形となる。焼結が進行すると、セラミック素体サンプルが容量成分を有するようになる。従って、電圧及び電流が最大値になるタイミングにずれが生じ、両者が最小値になるタイミングにもずれが生じる。よって、焼結が進行すると、図６の矢印Ｔ２、Ｔ３及びＴ４で示すグラフ波形に変化していく。
【００３７】
図６に示したように、焼結が進行するにつれて、電流Ｉにおける位相差が大きくなっていく。図７は、図５と同様に、交流電圧と電流との関係に基づくヒステリシスループ形状を示す図であり、図６に示したように、位相差αが０°、４５°、６０°及び９０°の場合のヒステリシスループを示す。なお、図７において、縦軸及び横軸は、電圧及び電流値の最大値を１として規格化した値である。
【００３８】
図７では、印加する交流電圧と電流値との関係に基づくグラフ形状が示されている。未焼結の状態、すなわち位相差がない状態では、Ｖ／Ｖ０＝ｓｉｎ（ωｔ）となり、両者は単なる比例関係にあるため、矢印Ｕ１で示すように、直線状の形状となる。焼結が進行すると、容量成分が発生し、電流値はαの位相差を生じる。従って、Ｖ／Ｖ０＝ｓｉｎ（ωｔ）であり、Ｉ／Ｉ０＝ｓｉｎ（ωｔ＋α）となる。すなわち、電流値においては、αの位相差が生じ、矢印Ｕ２及び矢印Ｕ３で示すように、直線からループ状の形状となる。容量成分のみになると、すなわち焼結が完了すると、位相差αは９０°となり、Ｖ／Ｖ０＝ｓｉｎ（ｘ）、Ｉ／Ｉ０＝ｓｉｎ（ｘ＋９０°）＝ｃｏｓ（ｘ）となり、グラフは矢印Ｕ４で示すように円となる。
【００３９】
もっとも実際には、抵抗成分はなくならないため、焼結がいくら進んでも完全な円にはならない。
【００４０】
本発明において、図７に示すヒステリシスループ形状の目標形状については、予めパイロット試験を行い、焼成が十分であると判断した場合のヒステリシスループ形状を選択すればよい。選択されたヒステリシスループ形状を目標形状とするが、目標形状か否かの判断に際しては、ヒステリシスループの形状自体を基に判断してもよく、あるいは、図７に示す、規格化電流値が１である場合の最大交流電圧が、未焼結状態の最大交流電圧Ｕ１ｍａｘよりも小さい適宜の最大交流電圧値例えばＵ２ｍａｘやＵ３ｍａｘ、または上記目標形状に応じた位相差αの値を基準にしてもよい。すなわち、ヒステリシスループの目標形状に応じた最大交流電圧値や位相差などの他の物性値を用いてもよい。そして、この目標形状や目標形状に応じた物性値については、幅をもたせてもよい。すなわち、「焼成完了」とは、用途に応じて焼成が十分な程度であると判断される、ある範囲を有するように定められてもよい。
【００４１】
図６及び図７に示したように、本発明におけるグラフ形状及び目標形状については、前述したヒステリシスループに限らず、交流電圧と電流との関係に基づく様々なグラフ形状を用いることができる。
【００４２】
なお、第２の実施形態では、目標ヒステリシスループとなるように、第１の実施形態と同様に、焼成時間を延長したが、焼成時間に代えて、ガス雰囲気や焼成温度をコントロールしてもよい。すなわち、目標ヒステリシスループとなるように、焼成時間を延長するだけでなく、酸素分圧などのガス分圧を制御したり、あるいは焼成温度を高めたりしてもよい。
【００４３】
第１，第２の実施形態では、積層型圧電素子の製造方法につき説明したが、本発明は積層型セラミックコンデンサのような他の積層セラミック電子部品にも適用することができ、また、本発明により製造されるセラミック素子は、積層型セラミック電子部品に限らず、単板型のセラミック電子部品等であってもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態において焼成炉内において、リアルタイムで測定されたセラミック素体サンプルの温度と抵抗値との関係を示す図である。
【図２】本発明の第１の実施形態で用意したセラミック素体の両面にＣｕ電極が形成されたセラミック素体サンプルを示す斜視図である。
【図３】第１の実施形態において、セラミック素体サンプルの抵抗値を測定する工程を説明するための略図的斜視図である。
【図４】第２の実施形態において、ヒステリシスループを測定する回路を説明するための回路図である。
【図５】第２の実施形態において、焼成炉内のセラミック素体サンプルをリアルタイムで測定することにより求められたヒステリシスループを説明するための図である。
【図６】焼成に際しての印加交流電圧と電流値との関係を示すグラフである。
【図７】本発明の変形例において用いられるグラフ形状として、印加交流電圧と電流値との関係に基づくグラフ形状の他の例を示すグラフである。
【符号の説明】
【００４５】
１…セラミック素体サンプル
２，３…内部電極
４，５…Ｃｕ電極
１１…電源
１２…電流計
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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