(57)【要約】      （修正有）【課題】強誘電体キャパシタの所望の分極特性を得ることが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板１に形成されたＭＯＳトランジスタ１０２と、ＭＯＳトランジスタ１０２と並列に接続された強誘電体キャパシタ１０３と、備え、強誘電体キャパシタ１０３は、ＭＯＳトランジスタ１０２上方に形成されたキャパシタ膜１０４と、ソース領域１ａに電気的に接続され、キャパシタ膜１０４の一方の側壁に接して形成された第１のキャパシタ電極１０と、ドレイン領域１ａに電気的に接続され、キャパシタ膜の他方の側壁に接して形成された第２のキャパシタ電極１０と、を有し、キャパシタ膜１０４は、上面に形成される膜を所定の方向に配向させるための第１の絶縁膜８と、この第１の絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜と９、から成る膜が複数積層された積層膜１０４ａで、構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタ上方に設けられ、前記ＭＯＳトランジスタと並列に接続された強誘電体キャパシタと、備え、
前記強誘電体キャパシタは、
前記ＭＯＳトランジスタ上方に層間絶縁膜を介して形成されたキャパシタ膜と、
前記ＭＯＳトランジスタのソース領域に電気的に接続され、前記キャパシタ膜の一方の側壁に接して形成された第１のキャパシタ電極と、
前記ＭＯＳトランジスタのドレイン領域に電気的に接続され、前記キャパシタ膜の他方の側壁に接して形成された第２のキャパシタ電極と、を有し、
前記キャパシタ膜は、
上面に形成される膜を所定の方向に配向させるための第１の絶縁膜と、この第１の絶縁膜上に前記半導体基板に対して垂直な方向に配向するように形成された強誘電体膜と、から成る膜が複数積層された積層膜で、構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記強誘電体膜は、前記半導体基板と垂直な方向に、＜１、１、１＞配向、＜１、０、０＞配向、または、＜０、１、０＞配向している
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
素子分離絶縁膜により素子分離された隣接する前記ＭＯＳトランジスタにそれぞれ並列に接続され隣接する前記強誘電体キャパシタの前記キャパシタ膜間には、前記強誘電体膜よりも誘電率が低い第２の絶縁膜が、形成されている
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ＭＯＳトランジスタのソース領域上に形成された第１のプラグと、
前記ＭＯＳトランジスタのドレイン領域上に形成された第２のプラグと、
前記第１のプラグ上に形成され、前記第１のプラグよりも大きい直径を有する第１の台座電極と、
前記第２のプラグ上に形成され、前記第２のプラグよりも大きい直径を有する第２の台座電極と、をさらに備え、
前記第１のキャパシタ電極は、前記第１の台座電極上に形成され、
前記第２のキャパシタ電極は、前記第２の台座電極上に形成されている
ことを特徴とする請求項１ないし３の何れかに記載の半導体記憶装置。
【請求項５】
前記強誘電体膜は、ＰＺＴ膜、ＢＩＴ膜、ＢＬＴ膜、または、ＳＢＴ膜であることを特徴とする請求項１ないし４の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等に適用されるものである。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ）が注目されている。
【０００３】
この強誘電体メモリでは、エリアペナルティの観点から、セル選択トランジスタのソースドレイン上に形成された塀状の電極間に強誘電体膜を配置し、トランジスタのゲート電極上に、トランジスタと平行な平板キャパシタを形成する３次元セル構造が提案されている。
【０００４】
特に、該３次元セルの製造方法には、シード層上に＜００１＞配向させたＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）膜を形成し、このＰＺＴ膜のうち電極が配置される箇所をエッチングしてコンタクト孔を形成し、このコンタクト孔に電極を埋め込み形成するものが提案されている（例えば、非特許文献１参照。）。
【０００５】
しかしながら、上記３次元セルの構造では、シード層上にＺ方向（基板平面に垂直な方向）に配向させたＰＺＴ膜のグレインの大きさが１００ｎｍ前後となる。このため、１００ｎｍ世代のメモリにおいては、Ｚ方向から見て、１つのグレインしか存在しないセルが多数存在することになる。
【０００６】
また、シード層に対して成長させたＰＺＴはＺ方向には連続的な結晶となるため、レイアウトの制限が厳しくなると、１グレインからキャパシタが形成されるセルが多数存在することになる。
【０００７】
このような状況下では、仮にキャパシタの電流が流れる方向（基板平面に平行な方向）をＸ方向とすると、配向しているのはＺ方向であるから、Ｘ方向には、さまざまな結晶面が出ることになる。
【０００８】
特に、Ｘ方向に＜１００＞面が出た場合には、キャパシタに分極が出ないため、セルが、最初から使用不可のセルとなってしまうという問題がある。
【非特許文献１】Ｎ.Ｎagel et.Al. VLSI Techｎology. pp.１４６ (２００４)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、強誘電体キャパシタの所望の分極特性を得ることが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体記憶装置は、
半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタ上方に設けられ、前記ＭＯＳトランジスタと並列に接続された強誘電体キャパシタと、備え、
前記強誘電体キャパシタは、
前記ＭＯＳトランジスタ上方に層間絶縁膜を介して形成されたキャパシタ膜と、
前記ＭＯＳトランジスタのソース領域に電気的に接続され、前記キャパシタ膜の一方の側壁に接して形成された第１のキャパシタ電極と、
前記ＭＯＳトランジスタのドレイン領域に電気的に接続され、前記キャパシタ膜の他方の側壁に接して形成された第２のキャパシタ電極と、を有し、
前記キャパシタ膜は、
上面に形成される膜を所定の方向に配向させるための第１の絶縁膜と、この第１の絶縁膜上に前記半導体基板に対して垂直な方向に配向するように形成された強誘電体膜と、から成る膜が複数積層された積層膜で、構成されている
ことを特徴とする。
【発明の効果】
【００１１】
本発明の一態様に係る半導体記憶装置によれば、強誘電体キャパシタの所望の分極特性を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係る半導体記憶装置１００のメモリセルの強誘電体キャパシタ周辺近傍に注目した模式的なパターンの平面図である。また、図２は、図１に示す半導体記憶装置１００のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面を示す断面図である。
【００１４】
図１、図２に示すように、強誘電体メモリである半導体記憶装置１００は、半導体基板に形成されたＭＯＳトランジスタ１０２と、このＭＯＳトランジスタ１０２上方に設けられ、ＭＯＳトランジスタ１０２と並列に接続された強誘電体キャパシタ１０３と、備える。
【００１５】
このＭＯＳトランジスタ１０２と強誘電体キャパシタ１０３とによりメモリセルが構成される。
【００１６】
ＭＯＳトランジスタ１０２は、シリコン基板等の半導体基板１上に形成されたゲート絶縁膜（図示せず）と、このゲート絶縁膜上に形成されたゲート電極３と、このゲート電極を挟むように素子領域中に形成された拡散層１ａと、を有する。
【００１７】
隣接する該素子領域は、素子分離絶縁膜（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜）２により、素子分離されている。
【００１８】
強誘電体キャパシタ１０３は、キャパシタ膜１０４と、キャパシタ電極１０と、を有する。
【００１９】
キャパシタ膜１０４は、ＭＯＳトランジスタ１０２上方に層間絶縁膜４、４ａを介して形成されている。このキャパシタ膜１０４は、素子分離絶縁膜２上方の分離パターン１０１により分離されている。
【００２０】
このキャパシタ膜１０４は、上面に形成される膜を所定の方向に配向させるためのシード層である絶縁膜８と、この絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜９と、から成る膜１０４ａが複数積層された積層膜で、構成されている。
【００２１】
強誘電体膜９は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）膜、ＢＬＴ膜、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜等で構成される。この強誘電体膜９は、半導体基板１と垂直な方向に、例えば、＜１、１、１＞配向、＜１、０、０＞配向、または、＜０、１、０＞配向している。この強誘電体膜９は、半導体基板平面に平行な平板状の形状を有する。
【００２２】
ここで、既述のように、従来の強誘電体キャパシタにおいては、キャパシタの電流が流れる方向（基板平面に平行な方向）をＸ方向とすると、配向しているのはＺ方向であるから、Ｘ方向には、さまざまな結晶面が出ることになる。特に、該Ｘ方向に＜１００＞面が出た場合には、キャパシタに分極が出ないため、セルが、最初から使用不可のセルとなってしまうという問題がある。
【００２３】
しかし、本実施例においては、キャパシタ膜１０４は、上述のように、シード層である絶縁膜８と、この絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜９と、から成る膜１０４ａが複数積層された構成を有する。
【００２４】
したがって、各強誘電体膜９において、該Ｘ方向には、さまざまな結晶面が出ることになる。すなわち、１つのキャパシタ膜１０４は、該Ｘ方向に異なる結晶面を有する強誘電体膜９を備えることになる。
【００２５】
これにより、最初から使用不可になるセルの発生確率を大幅に低減することができる。さらに、各強誘電体キャパシタ１０３のキャパシタ膜１０４の分極特性のばらつきを低減することができる。
【００２６】
なお、該積層膜における膜１０４ａの積層数は、５層、または、６層が好ましいが、必要に応じて、積層数は調整される。この積層数を増すことにより、各強誘電体キャパシタ１０３のキャパシタ膜１０４の分極特性のばらつきを、より低減することができる。
【００２７】
また、キャパシタ電極１０は、該ＭＯＳトランジスタ１０２のソース領域（拡散層１ａ）に電気的に接続され、該キャパシタ膜１０４の一方の側壁に接して形成されている。同様に、近接する他のキャパシタ電極１０は、該ＭＯＳトランジスタ１０２のドレイン領域（拡散層１ａ）に電気的に接続され、該キャパシタ膜１０４の他方の側壁に接して形成されている。すなわち、キャパシタ膜１０４は、２つのキャパシタ電極により両側から挟まれている。キャパシタ電極１０は、例えば、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ等により構成される。
【００２８】
また、素子分離絶縁膜２により素子分離された隣接するＭＯＳトランジスタ１０２に並列にそれぞれ接続され隣接する強誘電体キャパシタ１０４のキャパシタ膜１０４ａ間には、前記強誘電体膜よりも誘電率が低い絶縁膜１２が、形成されている。この絶縁膜１２は、例えば、ＳｉＯ２で構成される。この絶縁膜１２と強誘電体キャパシタ１０４との間には、保護膜としてアルミナ膜１１が形成されている。この絶縁膜１２とアルミナ膜１１とにより、既述の分割パターン１０１が構成される。
【００２９】
また、プラグ５が、該ＭＯＳトランジスタ１０２のソース領域、ドレイン領域（拡散層１ａ）上にそれぞれ形成されている。
【００３０】
また、タングステンプラグ６が、各コンタクトプラグ５上にそれぞれ形成されている。
【００３１】
そして、台座電極７が、各タングステンプラグ６上にそれぞれ形成されている。この台座電極７は、タングステンプラグ６よりも大きい直径を有する。キャパシタ電極１０は、この台座電極７上に形成されている。この台座電極７は、例えば、ＴｉＡｌＮ/Ｉｒの積層構造を有する。
【００３２】
この台座電極が、キャパシタ電極１０とタングステンプラグ６との間に介在することにより、キャパシタ電極１０、タングステンプラグ６の位置の合わせずれマージンを向上することができる。
【００３３】
また、キャパシタ膜１０４上には、水素等から強誘電体膜９をシールドするためのバッファ層１６が形成されている。このバッファ層１６は、例えば、アルミナ膜等で構成される。
【００３４】
このバッファ層１６上およびキャパシタ電極１０上には、絶縁膜１７が形成されている。
【００３５】
また、絶縁膜１７上の層間絶縁膜１８には、プレート線１４が形成されている。このプレート線１４は、タングステンプラグ１３を介して、キャパシタ電極１０に接続されている。
【００３６】
また、プレート線１４の上方には、ＭＯＳトランジスタ１０２のゲート電極３に電気的に接続されたビット線１９、プレート線１４に電気的に接続されたプレート線２０が接続されている。
【００３７】
以上のように、半導体記憶装置１００は、該Ｚ方向のグレインが分割され、X方向に（１００）面が出る確立を大幅に低減することができる。さらに、該Ｘ方向の配向を平均化できる。したがって、該３次元セルを採用した場合のセルごとの分極ばらつきを大幅に低減することが可能となる。
【００３８】
ここで、上記構成を有する半導体記憶装置１００の該メモリセルの動作について説明する。
【００３９】
書き込み時において、該メモリセルは、ゲート電極３に接続されたワード線でＭＯＳトランジスタ１０２が選択され、プレート線１４とビット線１９との間に電圧が印加されることにより、強誘電体キャパシタ１０３が分極する。
【００４０】
既述のように、各強誘電体膜９において、該Ｘ方向には、さまざまな結晶面が出ることになる。すなわち、１つのキャパシタ膜１０４は、該Ｘ方向に異なる結晶面を有する強誘電体膜９を備えることになる。
【００４１】
これにより、最初から使用不可になるセルの発生確率を大幅に低減することができる。さらに、各強誘電体キャパシタ１０３のキャパシタ膜１０４の分極特性のばらつきを低減することができる。
【００４２】
一方、読み出し時において、該メモリセルは、ワード線でＭＯＳトランジスタ１０２が選択され、分極反転による電流がプレート線１４とビット線１９との間に流れるか否かで“１”／“０”が判定される。
【００４３】
次に、以上のような構成を有する半導体記憶装置１００の製造方法について説明する。
【００４４】
図３ないし図１３は、本発明の実施例１に係る半導体記憶装置１００の製造方法の各工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【００４５】
まず、半導体基板１上にＭＯＳトランジスタ１０２を形成する。そして、コンタクトプラグ５は、ドープされた多結晶シリコンで形成し、その上部にタングステンプラグを形成する。すなわち。層間絶縁膜４、４ａ中に、拡散層１ａに接続されたコンタクトプラグ５、タングステンプラグ６を形成する。
【００４６】
そして、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＴｉＡｌＮ／Ｉｒの積層層を堆積し、加工して台座電極を形成する（図３）。
【００４７】
次に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはスパッタ法とＡＬＤ法の組み合わせ等により、アルミナ層を堆積し、シード層である絶縁膜８を形成する（図４）。
【００４８】
次に、ＭＯＣＶＤ法などで、ここでは、ＰＺＴ膜を堆積し、結晶化させて強誘電体膜９を形成する（図５）。
【００４９】
さらに、絶縁膜８と強誘電体膜９の積層を、複数回（好ましくは４回から６回程度）繰り返し、絶縁膜８と強誘電体膜９との積層構造を形成する。その後、スパッタ法等によりアルミナ膜を該積層構造上に成膜することによりバッファ層１６を形成する（図６）。
【００５０】
次に、Ｃｌ系ガスのＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）に対してエッチングレートの遅いＩｒ等の材料で構成されたマスク材を堆積する。そして、このマスク材を加工して、積層層加工用マスク２１を形成する（図７）。
【００５１】
次に、例えば、Ｃｌ又はＢＣｌガス系のＲＩＥ法により、積層層（ここではアルミナ／ＰＺＴ積層層）をエッチングし、コンタクト孔２２を開口する（図８）。
【００５２】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖｅｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、コンタクト孔２２に、ＩｒやＲｕを充填する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法やＲＩＥ法より、全面をエッチバックする。これにより、コンタクト孔２２内にキャパシタ電極１０を形成する（図９）。
【００５３】
次に、Ｃｌ系ガスに対してエッチングレートの遅いＩｒ等の材料で構成されたマスク材を堆積する。そして、このマスク材を加工して、キャパシタとして用いていない電極間スペースの積層層に溝を形成するための積層層加工用マスク２３を形成する（図１０）。
【００５４】
次に、積層層加工用マスク２３をマスクとして、例えば、Ｃｌ又はＢＣｌガス系のＲＩＥ法により、積層層（ここではアルミナ／ＰＺＴ積層層）をエッチングし、溝２４を形成する（図１１）。
【００５５】
次に、例えば、ＡＬＤ法により、溝２４内にアルミナ膜１１を形成する。さらに、ＰＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖｅｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、ＳｉＯ２を溝２４内により充填し、絶縁膜１２を形成する。これにより、分離パターン１０１を形成する（図１２）。
【００５６】
次に、バッファ層１６、キャパシタ電極１０上に絶縁膜１７を形成した後、タングステンプラグ１３を形成する。さらに、Ａｌ−ＲＩＥ法、Ｃｕダマシン法の配線プロセスにより、プレート線１４、ビット線１９を形成する（図１３）。さらに、プレート線２０を形成し、図２に示す半導体記憶装置１００が完成する。
【００５７】
本実施例においては、キャパシタ膜１０４は、既述のように、シード層である絶縁膜８と、この絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜９と、から成る膜１０４ａが複数積層された構成を有する。
【００５８】
これにより、半導体記憶装置１００は、該Ｚ方向のグレインが分割され、X方向に（１００）面が出る確立を大幅に低減することができる。さらに、該Ｘ方向の配向を平均化できる。したがって、該３次元セルを採用した場合のセルごとの分極ばらつきを大幅に低減することが可能となる。
【００５９】
以上のように、本実施例に係る半導体記憶装置によれば、強誘電体キャパシタの所望の分極特性を得ることができる。
【実施例２】
【００６０】
実施例１の半導体記憶装置１００において、合わせずれマージンを向上するために台座電極を備える構成を採用した。
【００６１】
しかし、この台座電極は、必要に応じて省略されていてもよい。これにより、工程をより簡略化することができる。
【００６２】
そこで、本実施例２では、実施例１の半導体記憶装置１００から台座電極を省略した構成について述べる。
【００６３】
図１４は、本発明の実施例２に係る半導体記憶装置２００のメモリセルの強誘電体キャパシタ周辺近傍に注目した断面図である。なお、平面図は、実施例１の図１と同様であり、図１４には、図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面に相当する部分が記載されている。また、図１４において図１、図２の符号と同じ符号は実施例１と同様の構成を示す。
【００６４】
図１４に示すように、半導体記憶装置２００は、図２に示す半導体記憶装置２００と比較して、ＴｉＡｌＮ／Ｉｒの積層層からなる台座電極７が省略されている。これによって、工程数が削減され、コストダウンになる。例えば、コンタクト不良の低減よりも、工程数の削減が重要視される場合には、本実施例２の構成が採用される。
【００６５】
なお、半導体記憶装置２００の他の構成は、実施例１の半導体記憶装置１００の他の構成と同様であり、同様の作用・効果を奏することができる。
【００６６】
すなわち、本実施例２においては、実施例１と同様に、キャパシタ膜１０４は、既述のように、シード層である絶縁膜８と、この絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜９と、から成る膜１０４ａが複数積層された構成を有する。
【００６７】
これにより、半導体記憶装置２００は、該Ｚ方向のグレインが分割され、X方向に（１００）面が出る確立を大幅に低減することができる。さらに、該Ｘ方向の配向を平均化できる。したがって、該３次元セルを採用した場合のセルごとの分極ばらつきを大幅に低減することが可能となる。
【００６８】
以上のように、本実施例に係る半導体記憶装置によれば、強誘電体キャパシタの所望の分極特性を得ることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係る半導体記憶装置１００のメモリセルの強誘電体キャパシタ周辺近傍に注目した模式的なパターンの平面図である。
【図２】図１に示す半導体記憶装置１００のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面を示す断面図である。
【図３】本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図４】図３に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図５】図４に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図６】図５に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図７】図６に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図８】図７に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図９】図８に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図１０】図９に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図１１】図１０に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図１２】図１１に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図１３】図１２に続く、  本発明の実施例１に係る半導体記憶装置１００の製造方法の工程における図１のＡ−Ａ断面、Ｂ−Ｂ断面、及びＣ−Ｃ断面の断面図である。
【図１４】本発明の実施例２に係る半導体記憶装置２００のメモリセルの強誘電体キャパシタ周辺近傍に注目した断面図である。
【符号の説明】
【００７０】
１  半導体基板（シリコン基板）
１ａ  拡散層
２  素子分離絶縁膜
３  ゲート電極
４、４ａ  層間絶縁膜
５  コンタクトプラグ
６  タングステンプラグ  
７  台座電極
８  絶縁膜（シード層）
９  強誘電体膜
１０  キャパシタ電極
１１  アルミナ膜
１２  絶縁膜
１３  タングステンプラグ
１４  プレート線
１６  バッファ層
１７  絶縁膜
１８  層間絶縁膜
１９  ビット線
２０  プレート線
２１、２３  積層層加工用マスク
２２  コンタクト孔
２４  溝
１００、２００  半導体記憶装置
１０１  分離パターン
１０２  ＭＯＳトランジスタ
１０３  強誘電体キャパシタ
１０４  キャパシタ膜
１０４ａ  膜
【図１】
2010027711.tif 000003
【図２】
2010027711.tif 000004
【図３】
2010027711.tif 000005
【図４】
2010027711.tif 000006
【図５】
2010027711.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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