(57)【要約】【課題】ドレイン電極からのリーク電流を防止できる電界効果型トランジスタを提供する。【解決手段】この電界効果型トランジスタによれば、ＷＮ/Ａｌドレイン電極１０９がドレイン電極１０９の下のｎ＋型領域(拡散領域)１１２を介してＧａＮチャネル層１０４にショットキー接合されている。これにより、従来の熱処理によりドレイン電極にオーミックコンタクトを形成する場合と異なり、ドレイン電極１０９下へメタルが侵入することを回避できる。よって、このメタル侵入が発生するために生じるリーク電流を低減することが可能であり、電界効果型トランジスタにおける破壊電圧を向上できる。【選択図】図１
2010212596.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
上記基板上に形成されたチャネル層と、
上記チャネル層上に形成されたソース電極,ドレイン電極およびゲート電極とを備え、
上記ドレイン電極は上記チャネル層にショットキー接合されていることを特徴とする電界効果型トランジスタ。
【請求項２】
請求項１に記載の電界効果型トランジスタにおいて、
上記チャネル層は、
III族窒化物系化合物半導体層であることを特徴とする電界効果型トランジスタ。
【請求項３】
請求項１または２に記載の電界効果型トランジスタにおいて、
上記ドレイン電極と上記チャネル層との間に形成されていると共に上記チャネル層と同じ導電型の拡散領域を有し、
上記ドレイン電極は、上記拡散領域によって上記チャネル層に接合されていることを特徴とする電界効果型トランジスタ。
【請求項４】
請求項１から３のいずれか１つに記載の電界効果型トランジスタにおいて、
上記ソース電極は上記チャネル層にオーミックコンタクトされていることを特徴とする電界効果型トランジスタ。
【請求項５】
請求項１から４のいずれか１つに記載の電界効果型トランジスタにおいて、
上記基板は、導電性基板であることを特徴とする電界効果型トランジスタ。
【請求項６】
請求項１から５のいずれか１つに記載の電界効果型トランジスタにおいて、
上記基板と上記チャネル層との間で上記基板上に形成されたバッファー層と、
上記バッファー層と上記チャネル層との間で上記チャネル層の直下に形成された半導体テンプレート層と、
上記チャネル層上に形成されたバリア層とを備え、
上記バリア層上に上記ソース電極,ドレイン電極およびゲート電極が形成され、
上記ソース電極は、上記バリア層を介して上記チャネル層にオーミックコンタクトしており、
上記ドレイン電極は、上記バリア層を介して上記チャネル層にショットキー接合されており、
かつ、上記チャネル層は、上記テンプレート層および上記バリア層のバンドギャップよりも小さいバンドギャップを有していることを特徴とする電界効果型トランジスタ。
【請求項７】
請求項６に記載の電界効果型トランジスタにおいて、
上記バッファー層が、III族窒化物系化合物半導体層であり、
上記半導体テンプレート層が、ＡｌＧａＮ層であり、
上記チャネル層が、ＧａＮ層であり、
上記バリア層が、ＡｌＧａＮ層であり、
上記ソース電極,ドレイン電極およびゲート電極が、キャップ層としてのＧａＮ層を介して、上記バリア層上に形成され、
上記ソース電極が、上記バリア層およびキャップ層を介して、上記半導体チャネル層にオーミックコンタクトしており、
上記ドレイン電極が、上記バリア層およびキャップ層を通して、上記チャネル層にショットキー接合されていることを特徴とする電界効果型トランジスタ。
【請求項８】
請求項１から７のいずれか１つに記載の電界効果トランジスタにおいて、
上記ゲート電極がリセス構造上に形成されていることを特徴とする電界効果トランジスタ。
【請求項９】
請求項１から８のいずれか１つに記載の電界効果トランジスタにおいて、
上記ゲート電極がＭＩＳ構造を構成していることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体を用いた横型の電界効果型トランジスタ(ＦＥＴ)に関する。
【背景技術】
【０００２】
従来、半導体を用いた横型のＦＥＴは、スイッチング素子として広く用いられている。例えば、窒化物半導体を用いたＦＥＴは、高い絶縁破壊電界強度と、高い熱伝導率を有していることから、高周波のパワーデバイス用のスイッチング素子として非常に有望である。
【０００３】
図７に、ヘテロ接合を利用した代表的な横型のｎチャネル型ＦＥＴの概略断面を示す。図７に示す電界効果型トランジスタでは、基板９０１上にチャネル層９０２が形成され、このチャネル層９０２の上部に上記チャネル層９０２よりも大きなバンドギャップを持ったバリア層９０３が形成されている。そして、互いに異なるバンドギャップを有するチャネル層９０２とバリア層９０３との界面にはヘテロ接合が形成されている。なお、ヘテロ接合界面の近傍には電子が高濃度で蓄積し、２次元電子ガス９０７が存在している。また、バリア層９０３には、ソース電極９０４,ドレイン電極９０６およびゲート電極９０５が形成されている。
【０００４】
従来、電極を形成する際、ＦＥＴでは動作時の順方向電圧を下げるため、一般に、電極材料として適当な金属材料を積層し、それを高温熱処理に付して合金化するといった手法を行っている(例えば、特許文献１(特開平９−６９６２３号公報)および特許文献２(特開２００１−１９６５７４公報)等を参照。)。
【０００５】
ところが、図７に示すような構造の横型のＦＥＴにおいて、電極形成の際に高温熱処理を行った場合、ソース電極９０４と基板９０１とを接続し、ドレイン電極９０６への印加電圧を増加させるに伴い、リーク電流の急増が観測された。この急増は、窒化物半導体を用いたＦＥＴでより顕著であった。
【０００６】
これについて、図８、図９を参照してより詳しく説明する。
【０００７】
図８は、図７に示したＦＥＴにおいて、ドレイン電極９０６に電圧を印加した場合における、ドレイン電極９０６下側の１点鎖線の線分Ｂ−Ｂ’に沿ったエネルギーバンド図である。また、図９は、窒化物半導体を用いたＦＥＴにおいて、熱処理によりオーミックコンタクトを形成した場合における、ドレイン電極９３５下部の断面を透過型電子顕微鏡(ＴＥＭ)で観察した写真である。
【０００８】
図９では、Ｓｉ基板９３１上へ半導体層をエピタキシャル成膜する際、格子不整合により生じた転位９３６を介して、Ｈｆ/Ａｌ/Ａｕからなるドレイン電極９３５の金属材料がＡｌＧａＮからなるバリア層９３４内部へ侵入することで生成されたメタル侵入領域９３７が観察される。図９のメタル侵入領域９３７は、図７のメタル侵入部９０８に対応している。このメタル侵入部９０８により、図８のバンド図に示す準位９２５が形成される。図８において、符号９２７はホールを示し、符号９２４は図７のドレイン電極９０６に対応する領域を示し、符号９２３は図７のバリア層９０３に対応する領域を示し、符号９２２は図７のチャネル層９０２に対応する領域を示す。また、図９において、符号９３２はバッファー層、符号９３３はＧａＮからなるチャネル層を表している。
【０００９】
このような場合において、ソース電極９０４と基板９０１とを接続し、ドレイン電極９０６に電圧を印加した場合、ドレイン電極９０６下部において、ドレイン電極９０６から基板９０１に向かう縦方向の電界Ｚが発生する。この電界Ｚの増大に伴い、図８に示すように、ホール９２７が、符号９２４で表されるドレイン電極９０６の領域から、符号９２３で表されるバリア層９０３の領域内へのメタルの侵入による準位９２５を介して、符号９２２で表されるチャネル層９０２の領域に注入される。このことにより、上記ドレイン電極からバリア層へのメタルの侵入は、リーク電流(ホールリーク)を増加させると考えられる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平９−６９６２３号公報
【特許文献２】特開２００１−１９６５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の課題は、ドレイン電極からのリーク電流を防止できる電界効果型トランジスタを提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、この発明の電界効果型トランジスタは、基板と、
上記基板上に形成されたチャネル層と、
上記チャネル層上に形成されたソース電極,ドレイン電極およびゲート電極とを備え、
上記ドレイン電極は上記チャネル層にショットキー接合されていることを特徴としている。
【００１３】
この発明の電界効果型トランジスタによれば、上記ドレイン電極が上記チャネル層にショットキー接合されているので、従来の熱処理によりドレイン電極にオーミックコンタクトを形成する場合と異なり、ドレイン電極下へメタルが侵入することを回避できる。よって、このメタル侵入で発生するために生じるリーク電流を低減することが可能であり、電界効果型トランジスタにおける破壊電圧を向上できる。よって、この発明の電界効果型トランジスタによれば、特に、大電力・高周波用途に用いられる横型の電界効果トランジスタにおいて有効である。
【００１４】
また、この発明の電界効果型トランジスタによれば、ドレイン電極の接合にショットキー接合を利用していることから、逆電圧が印加された際に良好な電流遮断能力を持つ。よって、マトリックスコンバーターなどと言った電力変換装置において特に有用である。
【００１５】
また、一実施形態の電界効果型トランジスタは、上記ソース電極は上記チャネル層にオーミックコンタクトされている。
【００１６】
この実施形態によれば、上記ソース電極とチャネル層との電気的接続において、オーミック性の電圧-電流特性が得られる。
【００１７】
また、一実施形態の電界効果型トランジスタでは、上記チャネル層は、III族窒化物系化合物半導体層である。
【００１８】
この実施形態によれば、ドレイン電極からのリーク電流の発生が顕著になる傾向がある窒化物半導体による電界効果型トランジスタにおいてドレイン電極からのリーク電流を防止できる。
【００１９】
また、一実施形態の電界効果型トランジスタでは、上記基板は、導電性基板である。
【００２０】
この実施形態によれば、導電性基板を用いることにより、下地基板部分への電界強度が増加しブレイクダウンすることによる電流増加を防ぐことができる。
【００２１】
すなわち、実装などにより基板下部を接地(またはソース電極と接続)し、ドレイン電極に高電圧を印加した際、ドレイン電極から基板へ向かう大きな電界が生じるが、絶縁性の基板の場合、この電界が基板にかかりブレイクダウンを起こす可能性がある。これに対し、導電性基板を用いることで、基板内部の電界強度の増大によるブレイクダウンを防ぐことができ、ブレイクダウンによる電流増加を防ぐことができる。
【００２２】
たとえば、ＧａＮ on Ｓｉの高耐圧デバイスを作製する上での問題点として、ＧａＮの破壊が起きる前にＧａＮの下にあるＳｉ基板で素子の破壊が起こってしまうことが挙げられる。この破壊は、Ｓｉの絶縁破壊耐圧がＧａＮの絶縁破壊耐圧に比べて小さいために起こる。そこで、例えば、導電性のＳｉ基板を用いることにより、ＧａＮの下地基板となるＳｉ基板への電界集中を防ぐことができる。これにより、ＳｉがＧａＮよりも先にブレイクダウンを起こすことを防ぎ、素子の破壊(リーク電流の増加)を防ぐことができる。
【００２３】
また、一実施形態の電界効果型トランジスタでは、上記ドレイン電極と上記チャネル層との間に形成されていると共に上記チャネル層と同じ導電型の拡散領域を有し、
上記ドレイン電極は、上記拡散領域によって上記チャネル層に接合されている。
【００２４】
この実施形態によれば、上記拡散領域によって、ドレイン電極‐２次元電子ガス間における接触抵抗を低減できる。
【００２５】
また、一実施形態の電界効果型トランジスタでは、上記基板と上記チャネル層との間で上記基板上に形成されたバッファー層と、
上記バッファー層と上記チャネル層との間で上記チャネル層の直下に形成された半導体テンプレート層と、
上記チャネル層上に形成されたバリア層とを備え、
上記バリア層上に上記ソース電極,ドレイン電極およびゲート電極が形成され、
上記ソース電極は、上記バリア層を介して上記チャネル層にオーミックコンタクトしており、
上記ドレイン電極は、上記バリア層を介して上記チャネル層にショットキー接合されており、
かつ、上記チャネル層は、上記テンプレート層および上記バリア層のバンドギャップよりも小さいバンドギャップを有している。
【００２６】
この実施形態によれば、上記チャネル層は、上記テンプレート層および上記バリア層のバンドギャップよりも小さいバンドギャップを有しているので、キャリアを上記チャネル層に閉じ込めることができる。すなわち、キャリアが上記半導体テンプレート層、バッファー層、基板を通って移動することによるリーク電流(つまりパラレルコンダクション)を低減できる。
【００２７】
また、一実施形態の電界効果型トランジスタでは、上記バッファー層が、III族窒化物系化合物半導体層であり、
上記半導体テンプレート層が、ＡｌＧａＮ層であり、
上記チャネル層が、ＧａＮ層であり、
上記バリア層が、ＡｌＧａＮ層であり、
上記ソース電極,ドレイン電極およびゲート電極が、キャップ層としてのＧａＮ層を介して、上記バリア層上に形成され、
上記ソース電極が、上記バリア層およびキャップ層を介して、上記半導体チャネル層にオーミックコンタクトしており、
上記ドレイン電極が、上記バリア層およびキャップ層を介して、上記チャネル層にショットキー接合されている。
【００２８】
この実施形態によれば、ＧａＮ系材料を用いることにより、高耐圧かつ高速スイッチング動作を実現できる。
【００２９】
また、一実施形態の電界効果型トランジスタでは、上記ゲート電極がリセス構造上に形成されている。
【００３０】
この実施形態によれば、上記ゲート電極をリセス構造上に形成することによるノーマリオフ化が可能となる。また、相互コンダクタンスの向上を図ることができる。
【００３１】
上記ノーマリオフ化に関しては、ゲートリセス構造を作製することにより原理的に可能である。例えば、二次元電子ガス領域まで深くリセスを行いＭＩＳ構造と組み合わせることにより可能になる。
【００３２】
また、一実施形態の電界効果型トランジスタでは、上記ゲート電極がＭＩＳ構造を構成している。
【００３３】
この実施形態によれば、ＭＩＳ(Ｍetal Ｉnsulator Ｓemiconductor Ｓtructure)ゲート構造により、ゲートリーク電流を低減し、耐圧を向上できる。
【発明の効果】
【００３４】
この発明の電界効果型トランジスタによれば、ドレイン電極がチャネル層にショットキー接合されているので、従来の熱処理によりドレイン電極にオーミックコンタクトを形成する場合と異なり、ドレイン電極下部へメタルが侵入することを回避できる。よって、このメタル侵入が発生するために生じるリーク電流を低減することが可能であり、電界効果型トランジスタにおける破壊電圧を向上できる。よって、この発明の電界効果型トランジスタによれば、特に、大電力・高周波用途に有効に用いられる横型の電界効果トランジスタを実現できる。
【００３５】
また、この発明の電界効果型トランジスタによれば、ドレイン電極の接合にショットキー接合を利用していることから、逆電圧が印加された際に良好な電流遮断能力を持つ。よって、マトリックスコンバーターなどと言った電力変換装置において特に有用である。
【図面の簡単な説明】
【００３６】
【図１】この発明の電界効果トランジスタの第１実施形態を示す断面図である。
【図２】上記第１実施形態とその比較例とにおいて、ドレイン電極への印加電圧(Ｖ)に対するリーク電流(Ａ)の特性を示したグラフである。
【図３】この発明の電界効果トランジスタの第２実施形態を示す断面図である。
【図４】この発明の電界効果トランジスタの第３実施形態を示す断面図である。
【図５】この発明の電界効果トランジスタの第４実施形態を示す断面図である。
【図６】この発明の電界効果トランジスタの第５実施形態を示す断面図である。
【図７】従来の電界効果トランジスタを示す断面図である。
【図８】図７の１点鎖線の線分Ｂ−Ｂ’に沿ったエネルギーバンド図である。
【図９】従来のＦＥＴのドレイン電極下部のＴＥＭによる断面写真である。
【発明を実施するための形態】
【００３７】
以下、この発明を図示の実施の形態により詳細に説明するが、この発明は、以下の実施形態により限定されるものではない。
【００３８】
(第１の実施の形態)
図１は、第１実施形態である電界効果トランジスタの概略断面図である。この第１実施形態では、ソース電極１０７,ドレイン電極１０９の下にそれぞれ拡散領域であるｎ＋型領域１１３,１１２が形成されていて、ドレイン電極１０９がショットキー接合によりＧａＮチャネル層１０４上に形成されている。
【００３９】
図１に示すように、この第１実施形態に係る半導体装置である電界効果トランジスタは、厚さが０.５μｍのＡｌＮからなるバッファー層１０２、厚さが１μｍのＡｌＸＧａ１−ＸＮからなるテンプレート層１０３、厚さが０.０２μｍのＧａＮからなるチャネル層１０４、厚さが０.０２５μｍのＡｌＸＧａ１−ＸＮからなるバリア層１０５、厚さが１０ÅのＧａＮからなるキャップ層１０６が、ｎ＋-Ｓｉからなる導電性基板１０１上に順に形成されており、第１導電型チャネルでは電子がキャリアとなりトランジスタが動作する。図１において、符号１１０は２次元電子ガスを表し、符合１１１はメタル侵入部を表している。
【００４０】
また、この実施形態では、テンプレート層１０３におけるＡｌ混晶比ｘを０.０５とし、バリア層１０５におけるＡｌ混晶比ｘを０.２５としている。
【００４１】
なお、導電性基板１０１に替えて、ｎ＋‐Ｓｉ基板または高抵抗基板などを用いてもよい。
【００４２】
また、ゲート電極１０８は真空蒸着法を用いてＧａＮキャップ層１０６上に形成されている。
【００４３】
次に、この実施形態におけるソース電極１０７の下のｎ＋領域１１２およびソース電極１０７の形成方法について説明する。
【００４４】
ソース電極１０７の下に形成されているｎ＋型領域１１３は、Ｓｉのイオン注入により形成される。すなわち、このｎ＋型領域１１３は、オーミックコンタクトにおける接触抵抗を低減させるために、ドライエッチングにより、幅２.６μｍでＧａＮキャップ層１０６のエッチングを行った後、イオン注入によりドーパントであるＳｉを１×１０１５(１/ｃｍ２)で注入して作製されている。
【００４５】
また、ソース電極１０７は、幅３.０μｍのＨｆ/Ａｌ/Ａｕをｎ＋領域１１３上に真空蒸着法を用いて積層することにより形成され、８５０℃で３０秒間の熱処理を行うことにより、ＧａＮチャネル層１０４と電気的に接続されている。
【００４６】
なお、ソース電極１０７を形成するのに用いる金属は、Ｔｉ,Ｚｒ,Ｈｆ,Ａｌ,ＡｌＳｉ,Ｗ,ＷＮ,Ａｕ,Ｐｔから選択された少なくとも一種の金属を用いている。また、ソース電極１０７はスパッタ法を用いて形成してもよい。
【００４７】
次に、この実施形態におけるドレイン電極１０９の下のｎ＋型領域(拡散領域)１１２およびドレイン電極１０９の形成方法について説明する。
【００４８】
ドレイン電極１０９の下に形成されているｎ＋型領域１１２は、Ｓｉのイオン注入により形成される。また、このｎ＋型領域１１２は、ドライエッチングにより、幅２.６μｍでＧａＮキャップ層１０６のエッチングを行った後に、イオン注入によりドーパントであるＳｉを１×１０１５(１/ｃｍ２)で注入して作製されている。なお、ｎ＋型領域１１２は、エピタキシャル成長やＳｉの熱拡散を用いて形成してもよい。
【００４９】
また、ドレイン電極１０９は、幅３.０μｍ のＷＮ/Ａｌをｎ＋領域１１２上に真空蒸着法を用いて積層することにより形成されており、ｎ＋型領域１１２を介してＧａＮチャネル層１０４とショットキー接続されている。なお、ドレイン電極１０９を形成するのに用いる金属は、熱的に安定しているＷ/Ａｕが最も望ましいが、例えば、Ｔｉ/Ｐｔ/Ａｕといった他の熱的に安定した電極金属を用いてもよい。また、ドレイン電極１０９はスパッタ法を用いて形成してもよい。
【００５０】
次に、この実施形態の横型電界効果型トランジスタにより得られる効果について説明する。
【００５１】
図２は、上述の第１実施形態において、ソース電極１０７と基板１０１とを接続した状態において、ドレイン電極１０９への印加電圧(Ｖ)に対するリーク電流(Ａ)の特性を示したグラフである。このグラフの特性Ｋ１は、ドレイン電極１０９を構成する金属材料としてＨｆ/Ａｌ/Ａｕを用いた場合の特性であり、特性Ｋ２は、ドレイン電極１０９を構成する金属材料としてＷＮ/Ａｕを用いた場合の特性である。
【００５２】
図２の特性Ｋ１に示すように、ドレイン電極１０９をＨｆ/Ａｌ/Ａｕで構成して従来の熱処理によりオーミックコンタクトを形成した場合、ドレイン電極１０９への印加電圧が増加するに従い、リーク電流が急激に増加することを示している。
【００５３】
一方、図２の特性Ｋ２に示すように、ドレイン電極１０９を熱的に安定な電極材料であるＷＮ/Ａｕで作製した場合、ドレイン電極へ電圧印加した際に生じるリーク電流増加が特性Ｋ１に比べて抑制されている。これは、ＷＮ/Ａｕで作製したドレイン電極１０９は、Ｈｆ/Ａｌ/Ａｕを用いて熱処理を行って作製したドレイン電極１０９と比較して、熱的に安定であり、ＡｌＧａＮバリア層１０５への転位を介したメタル侵入が抑制された結果であると考えられる。
【００５４】
このように、ＷＮ/Ａｕで作製したドレイン電極１０９により、ドレイン電極１０９からチャネル層１０４へのホールによるリーク電流を抑制できるといった効果が得られる。
【００５５】
また、この実施形態では、ＧａＮからなるチャネル層１０４のバンドギャップが、Ａｌ０.０５Ｇａ０.９５Ｎからなるテンプレート層１０３のバンドギャップおよびＡｌ０.２５Ｇａ０.７５Ｎからなるバリア層１０５のバンドギャップより小さい。つまり、ダブルヘテロ構造であるため、キャリアである電子をＧａＮチャネル層１０４に閉じ込めることができる。さらに、ソース電極１０７の下およびドレイン電極１０９の下におけるイオン注入領域であるｎ＋領域１１３,１１２は、ソース電極１０７の下のテンプレート層１０３まで届かないように形成されている。
【００５６】
この構成によって、キャリアである電子の大部分がチャネル層１０４に閉じ込められるので、電子がテンプレート層１０３、バッファー層１０２および基板１０１を介して移動することによるリーク電流、つまりパラレルコンダクションを低減できる。さらに、イオン注入領域であるｎ＋領域１１２,１１３が形成されているので、電極１０７,１０９と二次元電子ガス１１０との間における接触抵抗も低減できる。
【００５７】
この発明は、ドレイン電極から基板への電界が大きくなる、特にソース電極および基板を接地した場合に有効である。
【００５８】
なお、この発明は、ドレイン電極から基板への大きな電界が生じる導電性基板を用いた場合に特に有効であるが、絶縁性基板を用いてもよい。また、この発明は、基板上に半導体層のエピタキシャル成長を行う際に、特に転位が垂直に形成される場合、例えば、窒化物半導体のｃ面エピタキシャル成長で作製される場合などに有効である。
【００５９】
(第２の実施の形態)
図３は、この発明の第２実施形態の電界効果トランジスタの概略断面図である。この電界効果トランジスタはダブルへテロ構造を有している。
【００６０】
この第２実施形態は、図３に示すように、ソース電極２０７,ドレイン電極２０９の下にそれぞれ拡散領域であるｎ＋領域２１３,２１２が形成されている。このｎ＋領域(拡散領域)２１３は、ソース電極２０７下にショットキー接合により形成されており、上記ｎ＋領域(拡散領域)２１２は、ドレイン電極２０９下にショットキー接合により形成されている。つまり、この実施形態では、ソース電極２０７とドレイン電極２０９の両方の電極がｎ＋領域(拡散領域)２１３,２１２を介してチャネル層２０４にショットキー接合されている。
【００６１】
図３に示すように、この第２実施形態は、厚さが０.５μｍのＡｌＮ/ＧａＮの積層構造からなるバッファー層２０２、厚さが１μｍのＡｌＸＧａ１−ＸＮ(ｘ＝０.０５)からなるテンプレート層２０３、厚さが０.０２μｍのＧａＮからなるチャネル層２０４、厚さが０.０２５μｍのＡｌＸＧａ１−ＸＮ(ｘ＝０.２５)からなるバリア層２０５、厚さが１０ÅのＧａＮからなるキャップ層２０６が、ｎ＋−Ｓｉからなる導電性の基板２０１上に順に形成されている。上記チャネル層２０４では、電子がキャリアとなりトランジスタが動作する。図３において、符号２１０は２次元電子ガスを表している。
【００６２】
また、ゲート電極２０８は、真空蒸着法を用いてキャップ層２０６上に形成されている。
【００６３】
次に、この第２実施形態におけるソース電極２０７およびドレイン電極２０９と、ソース電極２０７下のｎ＋領域(拡散領域)２１３およびドレイン電極２０９下のｎ＋領域(拡散領域)２１２の形成方法を説明する。
【００６４】
ドレイン電極２０９,ソース電極２０７の下におけるｎ＋領域(拡散領域)２１２,２１３はイオン注入により形成した。また、ソース電極２０７およびドレイン電極２０９は、真空蒸着法を用いて、ｎ＋領域(拡散領域)２１２,２１３上に幅３.０μｍのＷＮ/Ａｕを積層することにより形成した。なお、ソース電極２０７とドレイン電極２０９は、スパッタ法を用いて形成してもよい。
【００６５】
この第２実施形態のように、ＷＮ/Ａｕで作製したソース電極２０７,ドレイン電極２０９は、Ｈｆ/Ａｌ/Ａｕを用いて熱処理を行って作製したソース電極,ドレイン電極と比較して、熱的に安定であり、ＡｌＧａＮバリア層２０５への転位を介したメタル侵入を抑制できる。したがって、この第２実施形態によれば、前述の第１実施形態と同様に、ドレイン電極２０９からＡｌＧａＮバリア層２０５へのメタル侵入を抑制でき、メタルの侵入によるリーク電流を防止でき、ドレイン電極２０９からチャネル層２０４へのホールによるリーク電流を抑制できるという効果が得られる。
【００６６】
また、この第２実施形態では、ＧａＮからなるチャネル層２０４のバンドギャップが、Ａｌ０.０５Ｇａ０.９５Ｎからなるテンプレート層２０３およびＡｌ０.２５Ｇａ０.７５Ｎからなるバリア層２０５のバンドギャップより小さいので、キャリアである電子は通常チャネル層２０４に閉じ込められる。さらに、ソース電極２０７,ドレイン電極２０９下のイオン注入領域であるｎ＋領域２１３,２１２は、ソース電極２０７,ドレイン電極２０９下のテンプレート層２０３まで届かないように形成されている。
【００６７】
この構成によって、キャリアである電子の大部分がチャネル層２０４に閉じ込められるから、電子がテンプレート層２０３、バッファー層２０２および基板２０１を介して移動することによるリーク電流、つまりパラレルコンダクションを低減できる。さらに、イオン注入領域であるｎ＋領域２１２,２１３が形成されているので、電極２０７,２０９と二次元電子ガス２１０との間における接触抵抗も低減できる。
【００６８】
なお、この発明は、ドレイン電極から基板への電界が大きくなる、ソース電極および基板を接地した場合に特に有効である。なお、マトリックスコンバーターなどの電力変換装置における双方向スイッチとして利用する場合に、特に有効である。
【００６９】
(第３の実施の形態)
図４は、この発明の第３実施形態の電界効果トランジスタの概略断面図である。この第３実施形態は、ＭＩＳＦＥＴ構造を有している。
【００７０】
この第３実施形態は、図４に示すように、バッファー層３０２、テンプレート層３０３、チャネル層３０４、バリア層３０５、絶縁膜層３１３が、基板３０１上に順に形成されている。この実施形態では、一例として、バッファー層３０２は厚さが０.５μｍのＡｌＮからなり、テンプレート層３０３は厚さが１μｍのＡｌＸＧａ１−ＸＮ(ｘ＝０.０５)からなる。また、この実施形態では、一例として、チャネル層３０４は厚さが０.０２μｍのＧａＮからなり、バリア層３０５は厚さが０.０２５μｍのＡｌＸＧａ１−ＸＮ(ｘ＝０.２５)からなる。また、チャネル層３０４では電子がキャリアとなりＦＥＴが動作する。図４において、符号３１０は２次元電子ガスを意味する。また、符合３１１はメタル侵入部を表している。また、この実施形態では、基板３０１を導電性基板としたが、ｎ＋‐Ｓｉ基板または高抵抗基板などでも良い。
【００７１】
また、ゲート電極３０８は、良好なゲート絶縁特性を得るために絶縁膜層３１３上に形成されている。つまり、この第３実施形態は、ＭＩＳＦＥＴ構造である。なお、ゲート電極３０８下の絶縁膜層３１３としては酸化膜を用いてもよい。
【００７２】
また、ＷＮ/Ａｕで作製したソース電極３０７は、ＡｌＧａＮバリア層３０５上に直接接するように、絶縁膜層３１３をエッチングした領域に材料金属を積層することにより形成されており、チャネル層３０４と電気的に接続されている。つまり、ＷＮ/Ａｕソース電極３０７は、ＧａＮチャネル層３０４に対してオーミックコンタクトが得られている。
【００７３】
次に、ＷＮ/Ａｕで作製したドレイン電極３０９下におけるｎ＋領域(拡散領域)３１２およびドレイン電極３０９の形成方法を説明する。
【００７４】
ドレイン電極３０９下におけるｎ＋領域(活性領域)３１２は、イオン注入または拡散により形成される。また、ドレイン電極３０９は、絶縁膜層３１３をエッチングし、ｎ＋領域(活性領域)３１２上に直接接するよう形成され、ｎ＋領域３１２を介してＧａＮチャネル層３０４にショットキー接続されている。
【００７５】
この第３実施形態によれば、前述の第１実施形態と同様に、ＷＮ/Ａｕドレイン電極３０９は、熱的に安定であり、ＡｌＧａＮバリア層３０５への転位を介したメタル侵入が抑制された結果、ドレイン電極３０９からチャネル層３０４へのホールによるリーク電流を抑制できる。
【００７６】
(第４の実施の形態)
図５は、この発明の第４の実施形態の電界効果トランジスタの概略断面図である。この第４実施形態では、ゲート電極４０８がリセス構造上に形成されている。
【００７７】
この第４実施形態は、図５に示すように、バッファー層４０２、チャネル層４０４、バリア層４０５が、基板４０１上に順に形成されている。バッファー層４０２は厚さが０.５μｍのＡｌＮ/ＧａＮの積層構造からなり、チャネル層４０４は、厚さが１.０μｍのＧａＮからなる。また、バリア層４０５は、厚さが０.０２５μｍのＡｌＸＧａ１−ＸＮ(ｘ＝０.２５)からなり、基板４０１は、ｎ＋−Ｓｉからなる導電性基板である。また、上記バリア層４０５上に厚さが１０ÅのＧａＮからなるキャップ層４０６が形成されている。
【００７８】
上記ＧａＮチャネル層４０４では、電子がキャリアとなりＦＥＴが動作する。図５において、符号４１０は２次元電子ガスを表している。
【００７９】
また、ゲート電極４０８は、良好なピンチオフ特性を得るため、図５に示すように、チャネル層４０４上においてバリア層４０５,キャップ層４０６がエッチングされた領域上に形成されている。つまり、ゲート電極４０８は、リセス構造上に形成されている。
【００８０】
次に、ソース電極４０７,ドレイン電極４０９と、ソース電極４０７,ドレイン電極４０９下におけるｎ＋領域(拡散領域)４１３,４１２の形成方法を説明する。
【００８１】
ソース電極４０７,ドレイン電極４０９下の拡散領域４１３,４１２は、Ｓｉ拡散により形成される。つまり、キャップ層４０６のエッチングを行い、エッチング部分を覆うようにＳｉ層を形成し、このＳｉ層のＳｉを熱処理により電極４０７,４０９を形成した部分の下に拡散させて活性領域４１３,４１２を形成している。
【００８２】
また、上記ソース電極４０７,ドレイン電極４０９は、上記活性領域４１３,４１２上に形成され、ショットキー接続されている。この第４実施形態では、一例として、上記ソース電極４０７,ドレイン電極４０９を、ＷＮ/Ａｕを積層することにより形成した。
【００８３】
この第４実施形態によれば、前述の第１実施形態と同様に、ドレイン電極４０９からＡｌＧａＮバリア層４０５へのメタル侵入を抑制でき、メタルの侵入によるリーク電流を防止できる。
【００８４】
(第５の実施の形態)
次に、図６に、この発明の第５実施形態の電界効果トランジスタの概略断面を示す。この第５実施形態は、ＭＥＳ(Ｍetal Ｓemiconductor)構造を有している。
【００８５】
この第５実施形態は、図６に示すように、バッファー層５０２、チャネル層５０４が、基板５０１上に順に形成されており、チャネル層５０４では電子がキャリアとなりトランジスタが動作する。この第５実施形態では、一例として、上記バッファー層５０２を厚さが０.５μｍのＡｌＮとし、チャネル層５０４を厚さが１.０μｍのＧａＮとした。
【００８６】
また、この第５実施形態では、ゲート電極５０８は、チャネル層５０４上に形成されている。また、ソース電極５０７およびドレイン電極５０９は、チャネル層５０４上に、ショットキー接合により形成されている。この第５実施形態では、一例として、上記ソース電極５０７,ドレイン電極５０９を、Ｔｉ/Ｐｔ/Ａｕを積層することにより形成した。
【００８７】
この第５実施形態によれば、前述の第１実施形態と同様に、ドレイン電極５０９からチャネル層５０４へのメタルの侵入によるリーク電流の増加を抑制できる。
【００８８】
尚、上記第１〜第５実施形態では、キャリアが電子である場合を説明したがキャリアがホールである場合も本発明を適用可能であるのは勿論である。
【符号の説明】
【００８９】
１０１、２０１、３０１、４０１、５０１  基板
１０２、２０２、３０２、４０２、５０２  バッファー層
１０３、２０３、３０３  テンプレート層
１０４、２０４、３０４、４０４、５０４  チャネル層
１０５、２０５、３０５、４０５  バリア層
１０６、２０６、４０６  キャップ層
１０７、２０７、３０７、４０７、５０７  ソース電極
１０８、２０８、３０８、４０８、５０８  ゲート電極
１０９、２０９、３０９、４０９、５０９  ドレイン電極
１１０、２１０、３１０、４１０  二次元電子ガス
１１１、３１１  メタル侵入部
１１２、１１３、２１２、２１３、３１２、４１２、４１３  拡散領域
３１３  絶縁膜層
【図１】
2010212596.tif 000003
【図２】
2010212596.tif 000004
【図３】
2010212596.tif 000005
【図４】
2010212596.tif 000006
【図５】
2010212596.tif 000007
【図６】
2010212596.tif 000008
【図７】
2010212596.tif 000009
【図８】
2010212596.tif 000010
【図９】
2010212596.tif 000011