(57)【要約】【課題】逐次比較型ＡＤ変換回路において、面積増加や変換速度低下もしくは消費電流増加を招くことなく、比較回路で生じる切り換わりノイズに起因したエラーを補正し変換精度を向上させる。【解決手段】結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路を備えた逐次比較型ＡＤ変換回路において、比較回路の初段の増幅段の入力端子に一方の端子が接続された容量と、比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブＤＡ変換回路と、比較回路の出力に応じてサブＤＡ変換回路の制御信号を生成し比較回路に冗長比較を実行させるとともに比較回路の出力の平均化処理を行なってレジスタの値の補正信号を生成可能な制御回路とを設け、通常のＡＤ変換動作の後に該変換結果をスタート値として冗長比較動作を実行可能に構成した。【選択図】図１
2010278952.tif 000002
【特許請求の範囲】
【請求項１】
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
前記比較回路の初段の増幅段の入力端子に一方の端子が接続された１または２以上の容量と、前記比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブＤＡ変換回路と、
前記比較回路の出力に応じて前記サブＤＡ変換回路の制御信号を生成し前記比較回路に冗長比較を実行させるとともに前記比較回路の出力の平均化処理を行なって前記レジスタの値の補正信号を生成可能な制御回路と、
を備え、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の後に該変換結果をスタート値として前記サブＤＡ変換回路を用いた冗長比較動作を実行可能に構成されていることを特徴とする逐次比較型ＡＤ変換回路。
【請求項２】
前記制御回路は、前記サブＤＡ変換回路を用いた冗長比較を複数回実行させ、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の結果と前記複数回の冗長比較の結果との平均化処理を行ない、該平均化処理の結果に応じて前記レジスタの値を変更可能であることを特徴とする請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項３】
前記ローカルＤＡ変換回路は、２のべき乗の重み付けをされた２以上のｎ個の容量と、各容量に対応して設けられたスイッチ手段とを備え、前記サブＤＡ変換回路は、２のべき乗の重み付けをされた２以上のｋ個の容量と、各容量に対応して設けられたスイッチ手段とを備え、前記ｋはｎよりも小さく、前記ｎ個の容量のうち最小のものと、前記ｋ個の容量のうち最小のものは同一の容量値であることを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換回路。
【請求項４】
前記ローカルＤＡ変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、
前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す選択手段と、を備え、
前記切替えスイッチ回路は、前記レジスタの上位側の複数ビットの値に応じて接続状態が決定され、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の他方の端子に前記第１基準電圧もしくは第２基準電圧を印加し、
前記選択手段は前記レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、該選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加され、
前記サブＤＡ変換回路において前記スイッチ手段により前記容量に印加される電圧は、前記ローカルＤＡ変換回路の前記ラダー抵抗のいずれかのノードから取り出されるように構成されていることを特徴とする請求項１〜３のいずれかに記載の逐次比較型ＡＤ変換回路。
【請求項５】
前記比較回路は、
ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた結合容量と、を有し、
第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、
第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅するように構成されていることを特徴とする請求項１〜４のいずれかに記載の逐次比較型ＡＤ変換回路。
【請求項６】
請求項１〜５のいずれかに記載の逐次比較型ＡＤ変換回路と、ＣＰＵと、該ＣＰＵによって比較動作の回数を設定可能なレジスタとを備え、前記制御回路は該レジスタの設定値に応じて前記サブＤＡ変換回路を制御するように構成されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換回路における変換精度を向上させる技術に関し、特にチョッパ型コンパレータを備えたＡＤ変換回路に利用して好適な技術に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。
【０００３】
また、マイクロプロセッサなどに内蔵されるＡ／Ｄ変換回路は、その回路規模が小さなものが望まれる。そのようなＡ／Ｄ変換回路として、例えば図４に示すようなＣＭＯＳインバータを増幅器として利用するいわゆるチョッパ型コンパレータを用いたＡ／Ｄ変換回路が知られている。
【０００４】
このＡ／Ｄ変換回路においては、サンプリングクロックによってＣＭＯＳインバータの入出力端子間をショートした状態でアナログ信号の入力側のスイッチ（サンプリングスイッチ）ＳＳ１をオンさせて、インバータの論理しきい値電圧を基準にして入力信号Ｖｉｎを容量Ｃｓにサンプリングする。その後、サンプリングスイッチＳＳ１をオフし、比較電圧の入力側のスイッチＳＳ２をオンさせて比較電圧Ｖrefをサンプリング容量Ｃｓに印加するとともに、ＣＭＯＳインバータの入出力間を遮断させることで、各インバータが増幅器として動作して出力が変化する。このとき入力は３段のインバータによって増幅されるため、出力はほぼ論理レベルである電源電圧Ｖｃｃまたは接地電位ＧＮＤとなり、ＶｉｎとＶrefとの大小関係の判定結果が出力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２８３３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
逐次比較型ＡＤ変換回路では、クロックの高速化によって比較電圧が完全に変化し終える前に判定を行なってしまうことで判定ミスが発生し、ＡＤ変換精度が低下することがある。かかる課題を解決するため、通常の比較サイクルに対して冗長比較サイクルを追加することでエラーを補正し、ＡＤ変換精度を高めるようにした発明が提案されている（特許文献１）。
【０００７】
しかしながら、逐次比較型ＡＤ変換回路では、サンプリング時に抵抗やトランジスタなどの素子が発生する熱雑音や基板に流れるリーク電流によるノイズ（基板ノイズ）をサンプリングコンデンサに取り込んでしまうことによりＡＤ変換結果に誤差が生じる他、比較時にコンパレータで発生する切り換わりノイズによって、ＡＤ変換結果に誤差が生じることもある。
【０００８】
図５には、横軸にアナログ入力電圧をとって、コンパレータの切り換わり頻度およびＡＤ変換出力のコード変化との関係を示す。このうち（Ａ）はコンパレータの切り換わり頻度のばらつきが小さい場合、（Ｂ）はコンパレータの切り換わり頻度のばらつきが大きい場合を示している。
【０００９】
図５より、（Ａ）のようにコンパレータの頻度のばらつきが小さい場合には、変換結果は安定しておりエラーが発生するおそれは少ないが、（Ｂ）のようにコンパレータの頻度のばらつきが大きい場合には、変換結果は不安定となりエラーが発生し易くなることが分かる。具体的には、頻度のばらつきが正規分布をなすとき±３．３σが１ＬＳＢ（例えば１ｍＶ）よりも広くなると、（Ｂ）のように頻度の分布の一部が重なる、つまりどのようなアナログ入力をＡＤ変換しても一定のデジタルコード出力が得られなくなり、エラーが発生しやすくなる。
【００１０】
特に、チョッパ型コンパレータを備えたＡＤ変換回路においては、図５（Ｂ）のような特性になることが多い。前記特許文献１に記載の発明は、高速化によって比較電圧が完全に変化し終える前に判定を行なってしまうことで発生する判定ミスによる誤差を補正することはできるが、熱雑音や基板ノイズ、コンパレータの切り換わりノイズによって発生する判定ミスによる誤差すなわち回路で生じるノイズに起因したエラーまでは補正することができないという課題がある。
【００１１】
なお、熱雑音や基板ノイズをサンプリングコンデンサに取り込むことにより生じるエラーは、サンプリングコンデンサの容量値を大きくすることなどの対策によって低減することはできるが、そのようにすると面積が増加してコストアップを招くとともに、変換速度が低下するなど別の問題が発生する。また、このような対策では、ノイズによるエラーを低減できたとしても、エラーを補正することまではできないという課題がある。
【００１２】
この発明は上記のような課題に着目してなされたものでその目的とするところは、逐次比較型ＡＤ変換回路において、主に比較回路で生じる切り換わりノイズに起因したエラーを補正しＡＤ変換精度を向上させることができるようにすることにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、この発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
前記比較回路の初段の増幅段の入力端子に一方の端子が接続された１または２以上の容量と、前記比較回路の出力に基づいて前記容量の他方の端子に印加する電圧を切替え可能なスイッチ手段を有するサブＤＡ変換回路と、
前記比較回路の出力に応じて前記サブＤＡ変換回路の制御信号を生成し前記比較回路に冗長比較を実行させるとともに前記比較回路の出力の平均化処理を行なって前記レジスタの値の補正信号を生成可能な制御回路と、
を備え、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の後に該変換結果をスタート値として前記サブＤＡ変換回路を用いた冗長比較動作を実行可能に構成したものである。
【００１４】
上記した構成によれば、増幅段の切り換わりノイズに埋もれているような範囲で冗長比較が行なわれるため、増幅段の切り換わりノイズによる誤差を補正したＡＤ変換値を得ることができるようになる。また、通常のＡＤ変換動作の後に該変換結果をスタート値として冗長比較動作を実行するため、ＡＤ変換に要する時間が極端に長くなることがない。
【００１５】
ここで、望ましくは、前記制御回路は、前記サブＤＡ変換回路を用いた冗長比較を複数回実行させ、前記ローカルＤＡ変換回路を用いた通常のＡＤ変換動作の結果と前記複数回の冗長比較の結果との平均化処理を行ない、該平均化処理の結果に応じて前記レジスタの値を変更可能に構成する。これにより、増幅段の切り換わりノイズ等による誤差を補正したより正確なＡＤ変換値が得られるようになる。
【００１６】
また、望ましくは、前記ローカルＤＡ変換回路は、２のべき乗の重み付けをされた２以上のｎ個の容量と、各容量に対応して設けられたスイッチ手段とを備え、前記サブＤＡ変換回路は、２のべき乗の重み付けをされた２以上のｋ個の容量と、各容量に対応して設けられたスイッチ手段とを備え、前記ｋはｎよりも小さく、前記ｎ個の容量のうち最小のものと、前記ｋ個の容量のうち最小のものは同一の容量値であるように構成する。これにより、サブＤＡ変換回路の設計が容易となる。
【００１７】
さらに、望ましくは、前記ローカルＤＡ変換回路は、
前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、
前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す選択手段と、を備え、
前記切替えスイッチ回路は、前記レジスタの上位側の複数ビットの値に応じて接続状態が決定され、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の他方の端子に前記第１基準電圧もしくは第２基準電圧を印加し、
前記選択手段は前記レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、該選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加され、
前記サブＤＡ変換回路において前記スイッチ手段により前記容量に印加される電圧は、前記ローカルＤＡ変換回路の前記ラダー抵抗のいずれかのノードから取り出されるように構成する。
【００１８】
ローカルＤＡ変換回路を容量アレイとラダー抵抗とで構成することにより、ＡＤ変換回路の変換ビット数が大きい場合にもローカルＤＡ変換回路の回路規模の増大を抑えることができるとともに、ローカルＤＡ変換回路のラダー抵抗をサブＤＡ変換回路で使用する切替え電圧の生成手段として共用できるため、回路規模の増大を抑えることができる。
【００１９】
また、望ましくは、前記比較回路は、
ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた結合容量と、を有し、
第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、
第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅するように構成する。これにより、回路を構成する素子の数が多い差動増幅回路のようなコンパレータを用いることなく、入力アナログ電圧と比較電圧の大小を判定することができる。
【００２０】
また、本出願の他の発明は、上記のような構成を有する逐次比較型ＡＤ変換回路とＣＰＵとを備えた半導体集積回路において、ＣＰＵによって比較動作の回数を設定可能なレジスタを設け、前記制御回路は該レジスタの設定値に応じて前記サブＤＡ変換回路を制御するように構成したものである。これにより、変換対象となるアナログ信号に応じて冗長比較回数を可変にすることができ、信号の特性に合わせて比較的短い時間内に所望の変換精度を有するＡＤ変換結果を得ることができるようになる。
【発明の効果】
【００２１】
本発明によれば、逐次比較型ＡＤ変換回路において、主に比較回路で生じる切り換わりノイズに起因したエラーを補正しＡＤ変換精度を向上させることができるようになるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す回路構成図である。
【図２】本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す回路構成図である。
【図３】横軸に時間軸をとってローカルＤＡ変換回路の出力電圧（Ｖref）のレベルを各サイクル毎に示したタイムチャートである。
【図４】チョッパ型コンパレータを備えた従来のＡＤ変換回路の構成例を示す回路構成図である。
【図５】横軸にアナログ入力電圧をとって、コンパレータの切り換わり頻度およびＡＤ変換出力のコード変化との関係を示すもので、（Ａ）はコンパレータの切り換わり頻度のばらつきが小さい場合、（Ｂ）はコンパレータの切り換わり頻度のばらつきが大きい場合を示す説明図である。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００２４】
図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子に入力されたアナログ入力Ｖinと基準電圧端子に印加された比較電圧Ｖrefとを交互にサンプリングして差電圧を保持するサンプル・ホールド回路１１と、該サンプル・ホールド回路１１によってサンプリングされた差電圧を増幅するチョッパ型コンパレータ１２と、該チョッパ型コンパレータ１２の出力を順次取り込む逐次比較レジスタ１３と、該レジスタ１３から出力される信号によって内部のスイッチが切り替わることでレジスタ１３の出力コードをＤＡ変換した電圧を比較電圧Ｖrefとして上記サンプル・ホールド回路１１へ出力するローカルＤＡ変換回路１４と、コンパレータ１２の出力を入力とし所定の信号を出力する制御回路１５と、コンパレータ１２の初段のＣＭＯＳインバータＩＮＶ１の入力端子に接続されたサブＤＡ変換回路（ＳｕｂＤＡＣ）１６とを備える。
【００２５】
サンプル・ホールド回路１１は、サンプリングクロックφｓとその逆相のクロック／φｓによって相補的にオン、オフされる一対のサンプリング用スイッチＳＳ１，ＳＳ２と、該スイッチＳＳ１，ＳＳ２の接続ノードと上記チョッパ型コンパレータ１２の入力端子との間に接続されたサンプリング容量Ｃｓとからなる。
【００２６】
また、チョッパ型コンパレータ１２は、３個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を、容量Ｃ２，Ｃ３を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチＳ１，Ｓ２，Ｓ３を設けた構成とされている。
【００２７】
この実施例のコンパレータ１２においては、サンプリング期間にスイッチＳ１，Ｓ２，Ｓ３がオンされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値ＶLTと等しい電位になる。そのため、サンプル・ホールド回路１１では、サンプリングクロックφｓによって入力端子側のスイッチＳＳ１がオン状態にされる。これによって、サンプリング容量Ｃｓには、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＣｓにはＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。また、容量Ｃ２，Ｃ３には、各インバータの論理しきい値の差分の電圧（ＶLT2−ＶLT1），（ＶLT3−ＶLT2）がチャージされる。
【００２８】
比較判定時（ホールド期間）には、サンプル・ホールド回路１１では、サンプリングクロック／φｓによってリファレンス側のスイッチＳＳ２がオン状態にされる。これによって、サンプリング容量Ｃｓには、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref−Ｖｉｎ）に応じた電荷が残る。また、コンパレータ１２においては、φｓによってスイッチＳ１，Ｓ２，Ｓ３がオフされてインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。
【００２９】
そして、このとき初段のインバータＩＮＶ１の入力端子には、サンプリング容量Ｃｓを介して電位差（Ｖref−Ｖｉｎ）が伝達され、その電位差がインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３によって次第に増幅されて行く。その結果、インバータＩＮＶ３の出力には、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとを比較した結果が現われる。具体的には、ＶｉｎがＶrefよりも高いときはインバータＩＮＶ３の出力はロウレベル（接地電位ＧＮＤ）に、またＶｉｎがＶrefよりも低いときはインバータＩＮＶ３の出力はハイレベル（電源電圧Ｖｄｄ）になる。
【００３０】
サブＤＡ変換回路１６は、初段のインバータＩＮＶ１の入力端子に一方の端子が接続された容量ＣDA1……ＣDAkと、各容量ＣDA1……ＣDAkの他方の端子に接続され、所定の基準電圧Ｖref_hまたはＶref_lを選択的に印加する切替えスイッチＳＷ11……ＳＷ1kとにより構成されている。Ｖref_hとＶref_lは、ＡＤ変換可能な電圧範囲ＦＳＲ（Full Scale Range）の上限値と下限値に相当する電圧である。
【００３１】
容量ＣDA1……ＣDAkは、それぞれ２0，２1，……２k-1の重みを有する関係となるように容量値が設定される。そして、そのうち最も小さな容量ＣDAkは、例えばローカルＤＡ変換回路１４が重み容量を使用した電荷分配型の回路である場合には、そのローカルＤＡ変換回路を構成する重み容量のうち最も小さな容量と同一の容量値とする。スイッＳＷ11……ＳＷ1kは制御回路１５からの信号によって印加する電圧の切り替え動作を行なう。なお、ローカルＤＡ変換回路１４を構成する重み容量の重み付けを２0，２1，……２nとすると、ｋはｎよりも小さな正の整数である。
【００３２】
制御回路１５は、後述の冗長比較動作によってコンパレータ１２から出力される複数回の冗長比較結果の平均化を行なう機能を有しており、コンパレータ１２の冗長比較結果を保持するレジスタ（アキュームレータ）と複数回の冗長比較結果の平均をとる演算回路（加算器）などから構成される。
【００３３】
逐次比較レジスタ１３には、コンパレータ１２の出力がＡＮＤゲートのような伝送ゲートＧ１を介して供給／遮断可能にされており、伝送ゲートＧ１は制御回路１５によって、ローカルＤＡ変換回路１４による通常のＤＡ変換が開始される際にはコンパレータ１２の出力を逐次比較レジスタ１３へ伝達し、通常のＤＡ変換が終了するとコンパレータ１２の出力の逐次比較レジスタ１３への伝達を遮断するように制御される。
【００３４】
次に、本実施形態のＡＤ変換回路の動作手順を、図３を用いて説明する。図３は、横軸に時間軸をとってローカルＤＡ変換回路の出力電圧（Ｖref）のレベルを各サイクル毎に示したものである。
【００３５】
図３において、符号Ｔ１で示されている期間は、ローカルＤＡ変換回路１４を使用した通常のＡＤ変換動作を行なう期間であり、ＤＡＣの出力を切り替えながら重み容量の数と同一の回数（ｎ回）だけ比較動作が行なわれる。符号Ｔ２で示されている期間は、サブＤＡ変換回路を使用した冗長比較動作を行なう期間であり、冗長比較は同じシーケンスが複数回（ｍ回）繰り返される。また、各冗長比較では図１のスイッＳＷ11……ＳＷ1kを切り替えることでｋ回の比較が行なわれる。
【００３６】
さらに、通常のＡＤ変換の後に行なわれる冗長比較は、通常のＡＤ変換によって得られた変換結果をスタート値としてつまり逐次比較レジスタにＡＤ変換値を保持したまま新たにサンプリングをしないで開始される。なお、図３には示されていないが、ｍ回の冗長比較シーケンスが終了すると、通常のＡＤ変換の変換結果の下位ビットと上記ｋ回の冗長比較結果を平均化してその平均値に応じて、通常のＡＤ変換で得られ逐次比較レジスタに保持されている値に対して加算または減算の処理を行なう。
【００３７】
なお、通常のＡＤ変換動作中（サンプリング中を含む）は、サブＤＡ変換回路１６では最も大きな容量ＣDAkの端子に切替えスイッチＳＷ1kにより電圧Ｖref_hが印加され、それよりも小さな容量ＣDAk-1〜ＣDA1の端子には切替えスイッチＳＷ1k-1〜ＳＷ11により電圧Ｖref_lが印加される。そして、冗長比較では、先ずスイッチＳＷ1kにより最も大きな容量ＣDAkの端子の印加電圧がＶref_hからＶref_lへ切り替えられる。これにより、ローカルＤＡ変換回路１４から出力される基準電圧Ｖrefを下げたのと同じ状態にされる。この状態でコンパレータ１２が動作して比較を行ない、コンパレータの出力に応じてその後、容量ＣDAk-1〜ＣDA1の端子に印加される電圧がＶref_hまたはＶref_lにされることで、冗長比較が実行される。
【００３８】
本発明者が試算したところによると、通常のＡＤ変換後に冗長比較シーケンス１回の実行でＳＮ比３ｄＢの改善を、また冗長比較シーケンス３回の実行でＳＮ比６ｄＢ、冗長比較シーケンス１５回の実行でＳＮ比１２ｄＢの改善を図ることができることが分かった。従って、ＡＤ変換出力の許容ずれが２コードの場合には＋３回の冗長比較を行ない、許容ずれが３コードの場合には＋６回の冗長比較、許容ずれが４コードの場合には＋１５回の冗長比較を行なうのが望ましい。なお、冗長比較シーケンスを１５回実行する場合においても、下位ビットの比較では基準電圧の変化量が小さく静定時間も短くなるので、比較時間を通常よりも短くできるとともに、ｋの値もｎの値に比べて比較的小さくできるので、極端な変換時間の増加にはならない。
【００３９】
また、各冗長比較シーケンスにおける比較回数すなわちサブＤＡ変換回路１６の変換ビット数に関しては、ＡＤ変換の出力コードの誤差発生範囲＝目標値±２ＬＳＢとすると、通常のＡＤ変換での変換結果がずれていることも考慮して、±４ＬＳＢの範囲で補正を可能にするのがよく、それには３ビットの冗長比較（ｋ＝３）とすれば良い。
【００４０】
以上説明したように、本実施形態においては、通常のＡＤ変換後にその変換結果を引き継いでそのまま下位ビットの冗長比較を複数回実行し平均化することで、図５（Ｂ）の分布の中央に近いあたりの出力コードが得られ、コンパレータの切り換わりノイズ等による誤差を補正した値が得られるようになる。
【００４１】
なお、ＡＤ変換回路がＣＰＵ（中央処理装置）を有するマイクロプロセッサのようなＬＳＩに搭載されるものである場合には、ＣＰＵによって上記ｋやｍの値を設定可能なレジスタを設け、制御回路１５がこのレジスタの設定値に応じた比較回数でサブＤＡ変換回路１６を動作させるように構成することも可能である。
【００４２】
図２は、本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す。この実施形態は、ローカルＤＡ変換回路として、電荷配分型と抵抗分圧型を組み合わせたＤＡ変換回路を使用するとともに、サブＤＡ変換回路において容量（ＣDA1〜ＣDAk）に印加する基準電圧（Ｖref_h、Ｖref_l）を、ローカルＤＡ変換回路１４のラダー抵抗ＲLDで分圧された電圧から取り出して使用するようにしたものである。
【００４３】
図２のローカルＤＡ変換回路１４は、２のｎ乗の重みを有する重み容量Ｃ０，Ｃ１，……Ｃn-1を含む容量アレイと、直列形態の抵抗Ｒ１〜Ｒｎからなるラダー抵抗ＲLDとを有する。抵抗Ｒ１〜Ｒｎは、通常は同一抵抗値に設定される。重み容量Ｃ０，Ｃ１，……Ｃn-1の一方の端子は共通接続されて、コンパレータ１２の１段目のインバータＩＮＶ１の入力端子に接続される。
【００４４】
重み容量Ｃ０，Ｃ１，……Ｃn-1のうちＣ１，……Ｃn-1の他方の端子には切替えスイッチＳＷ１〜ＳＷn-1によって、基準電圧Ｖref_h、Ｖref_lまたは入力電圧Ｖｉｎのいずれか１つが印加可能にされる。また、重み容量Ｃ０の他方の端子には切替えスイッチＳＷ０によって、ラダー抵抗ＲLDの選択電圧または入力電圧Ｖｉｎのいずれか１つが印加可能に構成されている。なお、重み容量Ｃ０，Ｃ１，……Ｃn-1を合わせたものが図１におけるサンプリング容量Ｃｓに相当する。基準電圧Ｖref_lには接地電位を用いてもよい。
【００４５】
図示しないが、ラダー抵抗ＲLDには、該ラダー抵抗の各ノードの電位を取り出すスイッチが設けられている。この実施形態では、上記切替えスイッチＳＷ０〜ＳＷn-1は逐次比較レジスタ１３の上位側のビットによって制御され、ラダー抵抗のスイッチはレジスタ１３の下位側のビットによって制御される。具体的には、ラダー抵抗ＲLDの電位を使用するときは、レジスタ１３の下位側のビットによってラダー抵抗のスイッチのうちいずれか一つがオン状態にされ、切替えスイッチＳＷ０〜ＳＷn-1はＳＷ０のみ動作し、ＳＷ１〜ＳＷn-1は動作しない。
【００４６】
また、重み容量Ｃ０，Ｃ１，……Ｃn-1を使用するときは、基準電圧Ｖref_hまたはＶref_lが切替えスイッチＳＷ０を介して容量Ｃ０に伝達される。ＳＷ１〜ＳＷn-1は、サンプリング時にはＶｉｎの入力端子に接続され、比較判定時にはレジスタ１３の上位側のビットに応じて基準電圧Ｖref_hまたはＶref_lに接続される。
【００４７】
上記切替えスイッチＳＷ０〜ＳＷn-1は、逐次比較レジスタ１３の値とサンプリングクロックに応じて接続端子が決定される。図２には、各スイッチのサンプリング期間における状態が示されており、切替えスイッチＳＷ０〜ＳＷn-1はすべて入力電圧Ｖｉｎ側に接続されて、対応する重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に入力電圧Ｖｉｎを印加しＶｉｎに応じた電荷をチャージする。
【００４８】
比較判定期間（ホールド期間）になると、切替えスイッチＳＷ１〜ＳＷn-1は、そのときの逐次比較レジスタの値に応じてＶref_hまたはＶref_lのいずれか一方に接続される。また、切替えスイッチＳＷ０はラダー抵抗ＲLDの選択電圧であり、どのノードの電圧が選択されるかは逐次比較レジスタの値によって決定される。
【００４９】
ローカルＤＡ変換回路では、比較判定期間に、Ｖref_hとＶref_lのうちいずれかの基準電圧が、重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Ｖｉｎとの電位差に応じた電荷が残り、それがＣ０，Ｃ１，……Ｃn-1間で分配され、共通接続ノードに生じた電圧がコンパレータとしてのインバータＩＮＶ１の入力端子に供給される。
【００５０】
コンパレータにおいては、サンプリング期間にスイッチＳ１がオンされてインバータＩＮＶ１の入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値ＶLTと等しい電位になる。これによって、重み容量Ｃ０，Ｃ１，……Ｃn-1には、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。
【００５１】
比較判定時には、前述したように、ローカルＤＡＣでは切替えスイッチＳＷ０〜ＳＷn-1がレジスタ１３の値に応じて基準電圧Ｖref_hまたはＶref_lに接続される。これにより、インバータＩＮＶ１の入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチＳＷ０〜ＳＷn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。そして、このときスイッチＳ１がオフされてインバータＩＮＶ１の入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。
【００５２】
抵抗分圧型ＤＡ変換部では、ラダー抵抗ＲLDの一方の端子には基準電圧Ｖref_hが、またラダー抵抗ＲLDの一方の端子には基準電圧Ｖref_lが印加され、それらの電位差を抵抗比で分圧したいずれかの電圧が、レジスタ１３の下位側のビットによって制御されるスイッチによって取り出される。
【００５３】
上記のように、電荷配分型に抵抗分圧型を組み合わせることによって、例えば１０ビットのＤＡ変換回路では、電荷配分型のみの場合には最小容量Ｃ０の２10倍（約１０００倍）の容量が必要であったものが、Ｃ０の２5倍（３２倍）の容量と３２個の抵抗を設けるだけで済み、面積的に有利になるという利点がある。
【００５４】
さらに、この実施形態では、ラダー抵抗ＲLDで生成されたいずれかの電圧を図示しないスイッチで選択して、サブＤＡ変換回路１６の容量（図１のＣDA1〜ＣDAk）に印加させるようにしているため、印加する電圧に自由度を持たせることができるとともに、サブＤＡ変換回路１６のためにのみ印加する電圧を生成する回路を設ける必要がなく、小面積化が可能になるという利点がある。
【００５５】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、ＣＭＯＳインバータを３段縦続接続したコンパレータを示したが、２つのインバータを縦続接続したもの、あるいは４つのインバータを縦続接続したものであってもよい。
【００５６】
また、上記実施形態では、ローカルＤＡ変換回路１４内の重み付けされたｎ個の容量のうち最小のものと、サブＤＡ変換回路１６内の重み付けされたｋ個の容量のうち最小のものは同一の容量値であるとしたが、サブＤＡ変換回路１６内の重み付けされた容量のうち最大のものの容量値を、ローカルＤＡ変換回路１４内の重み付けされた容量のうち最小のものと同一の容量値に設定することも可能である。その場合には、エラー補正機能のために冗長比較動作を行なう他に、サブＤＡ変換回路１６を使用した比較結果を、ローカルＤＡ変換回路１４を使用した通常のＡＤ変換により得られた出力コードの下位に付加して、変換ビット数を増加させたデジタル出力として出力させることも可能である。
【００５７】
さらに、上記実施形態では、チョッパ型コンパレータを構成する増幅段としてＣＭＯＳインバータを使用したものを説明したが、ＣＭＯＳインバータの代わりにシングルエンドの差動増幅回路あるいは差動入力−差動出力の増幅回路を用いてもよい。また、ＣＭＯＳインバータの入力端子と出力端子との間にフィードバック容量を接続して、ＣＭＯＳインバータのゲインを調整可能に構成してもよい。
【００５８】
さらに、上記実施形態では、ローカルＤＡ変換回路１４を用いた通常のＡＤ変換の後でサブＤＡ変換回路１９による冗長比較を行なうと説明したが、入力電圧がほとんど変化しないものを対象とする場合には、前回のＡＤ変換結果を用いてローカルＤＡ変換回路１４の出力を設定して通常のＡＤ変換を省略し、サブＤＡ変換回路１６を使用した比較動作のみ実行してＡＤ変換結果を得るようにしても良い。
【００５９】
また、複数回実行する冗長比較の結果に重み付けをして平均化処理を行なったり、複数回の冗長比較結果に中央値フィルタをかけて大きくずれているものを外して平均化処理を行なうようにしてもよい。さらに、冗長比較結果の平均化処理を複数回行なった結果に対してさらに平均化処理を行なったり、複数回の平均化処理結果に重み付けをして平均化処理を行なったり、フィルタをかけるようにしてもよい。なお、ＡＤ変換回路がＣＰＵを有するマイクロプロセッサのようなＬＳＩ（大規模半導体集積回路）に搭載されるものである場合には、上記平均化処理やフィルタ処理をＣＰＵのソフトウェア処理によって行なうようにすることも可能である。
【符号の説明】
【００６０】
１１  サンプル・ホールド回路
１２  コンパレータ
１３  逐次比較レジスタ
１４  ローカルＤＡ変換回路
１５  制御回路
１６  サブＤＡ変換回路
ＳＳ１，ＳＳ２  サンプリング用スイッチ
Ｓ１，Ｓ２，Ｓ３  短絡用スイッチ
Ｃｓ  サンプリング容量
Ｃ２，Ｃ３  結合容量
ＲLD  ラダー抵抗
Ｃ０〜Ｃn-1  重み容量
ＳＷ０〜ＳＷn-1  切替えスイッチ
【図１】
2010278952.tif 000003
【図２】
2010278952.tif 000004
【図３】
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【図４】
2010278952.tif 000006
【図５】
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