(57)【要約】【課題】半導体集積回路の電流不良の検出信頼性が高く、且つ検査時間が短縮された電流不良検査方法を提供する。【解決手段】規定値を記憶保持する不揮発性記憶素子と、規定値を一時的に記憶保持する揮発性記憶素子と、規定値を不揮発性記憶素子及び揮発性記憶素子から読み出し、且つ規定値を揮発性記憶素子に書き込むＣＰＵと、を有する半導体集積回路の電流不良を検査する電流不良検査方法であって、揮発性記憶素子の各々に、対応する規定値を書き込んだ状態とし、当該状態における半導体集積回路の消費電流をテスタによって測定し、消費電流に基づいて、半導体集積回路の電流不良の検査を行う検査工程を、揮発性記憶素子の各々に書き込まれる規定値の組み合わせパターン全てについて順次行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
規定値を記憶保持する不揮発性記憶素子と、前記規定値を一時的に記憶保持する揮発性記憶素子と、前記規定値を前記不揮発性記憶素子及び前記揮発性記憶素子から読み出し、且つ前記規定値を前記揮発性記憶素子に書き込むＣＰＵと、を有する半導体集積回路の電流不良を検査する電流不良検査方法であって、
前記揮発性記憶素子の各々に、対応する前記規定値を書き込んだ状態とし、当該状態における前記半導体集積回路の消費電流をテスタによって測定し、前記消費電流に基づいて、前記半導体集積回路の電流不良の検査を行う検査工程を、前記揮発性記憶素子の各々に書き込まれる前記規定値の組み合わせパターン全てについて順次行うことを特徴とする電流不良検査方法。
【請求項２】
前記検査工程の前に、前記揮発性記憶素子の各々に記憶される前記規定値の組み合わせパターンを全て読み出して、前記テスタに記憶させる記憶工程を実施し、
前記検査工程において、前記テスタに記憶させた前記組み合わせパターンを読み出して、前記揮発性記憶素子の各々に、対応する前記規定値を書き込んだ状態とし、当該状態における前記消費電流を測定することを特徴とする請求項１に記載の電流不良検査方法。
【請求項３】
前記半導体集積回路は、前記半導体集積回路を構成する全ての素子と電気的に接続されるスキャンパステスト回路を有しており、
前記検査工程の前に、前記揮発性記憶素子に入力される入力信号が一定の状態において、前記揮発性記憶素子にクロック信号を入力することで、前記スキャンパステスト回路を介して、前記揮発性記憶素子の各々に記憶される前記規定値の組み合わせパターンを全て読み出して、前記テスタに記憶させる記憶工程を実施し、
前記検査工程において、前記テスタに記憶させた前記組み合わせパターンを読み出して、前記揮発性記憶素子の各々に、対応する前記規定値を書き込んだ状態とし、当該状態における前記消費電流を測定することを特徴とする請求項１に記載の電流不良検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電流不良を検査する方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路の電流不良を検査する方法として、半導体集積回路に構成されたＲＡＭやレジスタ等の揮発性記憶素子のビットに様々な検査パターンを入力した状態（記憶させた状態）で、半導体集積回路の消費電流を測定し、半導体集積回路の電流不良の検査を行う方法が実施されている。
【０００３】
例えば、８ビットのレジスタにおける１番目のビットの情報を記憶する第１フリップフロップの出力配線と、２番目のビットの情報を記憶する第２フリップフロップの出力配線とが互いに隣接しており、且つそれぞれの出力配線が、導電性の異物を介して電気的に接続されている、という不具合が生じているとする。このような不具合が生じている状態において、レジスタに例えば[００１０００００]の検査パターンが入力されているとすると、第１フリップフロップ及び第２フリップフロップには、同一の信号[０]が入力されているので、それぞれの出力配線の電流（消費電流）を測定しても、それぞれの出力配線からは同一の消費電流が測定されることが期待され、且つ同一の消費電流が測定されるので、上記した不具合を検出することはできない。これに対し、例えば、レジスタに[１０００００００]の検査パターンが入力されているとすると、第１フリップフロップには信号「１」が入力され、第２フリップフロップには信号「０」が入力されていることとなる。すなわち、第１フリップフロップ及び第２フリップフロップには、異なる信号[１][０]が入力されているので、それぞれの出力配線から異なる消費電流が測定されることが期待される。しかしながら、上記したように、それぞれの出力配線が導電性の異物を介して電気的に接続されているので、それぞれの出力配線からは同一の消費電流が測定される。これにより、上記した様な不具合を検出することができる。このように、全ての検査パターンを揮発性記憶素子に入力した状態で、半導体集積回路の消費電流を測定し、測定された消費電流と、測定されることが期待される消費電流（期待値）とを比較することで、半導体集積回路に内在している電流不良を検査することができる。
【０００４】
また、特許文献１には、スキャンテスト回路を備える半導体集積回路が提案されている。このスキャンテスト回路によって、半導体集積回路の品質検査（電流不良検査）であるスキャンパステストが行われる。
【特許文献１】特開平１１―３５２１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記した２つの半導体集積回路の電流不良検査方法では、全ての検査パターンを揮発性記憶素子に入力しなくてはならず、検査時間がかかる、という共通の問題がある。実際、半導体集積回路を構成する揮発性記憶素子の数、及び揮発性記憶素子に入力する検査パターンの数は多く、電流不良の検査には膨大な時間がかかってしまう。例えば、半導体集積回路が、８ビットのレジスタを１０個有する場合、考え得る全ての検査パターンは、２８０通りとなる。そのため、実際の電流不良検査では、全ての検査パターンではなく、複数の汎用パターン（例えば[１０１０１０１０]、「０１０１０１０１」等）を揮発性記憶素子の各々に入力した状態で、電流不良の検査を行っているのが実状である。したがって、実際の使用時において揮発性記憶素子に記憶される規定値（例えば[１１００１１００]等）が、当該汎用パターンに含まれていない場合、実際の使用時における半導体集積回路の電流不良を検査することができず、従来の検査方法では、実際の使用時における半導体集積回路の電流不良の検出信頼性が高いとはいえない。
【０００６】
そこで、本発明は上記問題点に鑑み、半導体集積回路の電流不良の検出信頼性が高く、且つ検査時間が短縮された電流不良検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記した目的を達成するために、請求項１に記載の発明は、規定値を記憶保持する不揮発性記憶素子と、規定値を一時的に記憶保持する揮発性記憶素子と、規定値を不揮発性記憶素子及び揮発性記憶素子から読み出し、且つ規定値を揮発性記憶素子に書き込むＣＰＵと、を有する半導体集積回路の電流不良を検査する電流不良検査方法であって、揮発性記憶素子の各々に、対応する規定値を書き込んだ状態とし、当該状態における半導体集積回路の消費電流をテスタによって測定し、消費電流に基づいて、半導体集積回路の電流不良の検査を行う検査工程を、揮発性記憶素子の各々に書き込まれる規定値の組み合わせパターン全てについて順次行うことを特徴する。
【０００８】
このように本発明によれば、揮発性記憶素子の各々に対応する規定値を書き込んだ状態として、半導体集積回路の電流不良の検査を行う。すなわち、実際の使用時において、各揮発性記憶素子に記憶される規定値が、揮発性記憶素子に書き込まれた状態で、半導体集積回路の電流不良の検査を行う。したがって、従来に比べて、実際の使用時における電流不良の検出信頼性が高い電流不良検査方法となっている。また、揮発性記憶素子に全ての検査パターンを入力しなくとも良いので、検査時間を短縮することができる。
【０００９】
以上のようにして、上記した電流不良検査方法は、半導体集積回路の電流不良の検出信頼性が高く、且つ検査時間が短縮された電流不良検査方法となっている。
【００１０】
請求項２に記載の発明のように、検査工程の前に、揮発性記憶素子の各々に記憶される規定値の組み合わせパターンを全て読み出して、テスタに記憶させる記憶工程を実施し、検査工程において、テスタに記憶させた組み合わせパターンを読み出して、揮発性記憶素子の各々に、対応する規定値を書き込んだ状態とし、当該状態における消費電流を測定するのが好ましい。
【００１１】
これによれば、検査工程の前に、揮発性記憶素子の各々に記憶される規定値の組み合わせパターンの全てをテスタに記憶させる記憶工程を実施する。すなわち、実際の使用時において、揮発性記憶素子の各々に記憶される規定値の組み合わせパターンの全てを、テスタに記憶させる記憶工程を実施する。したがって、記憶工程が実施された半導体集積回路と、同一の構成を有する半導体集積回路の電流不良の検査を行う場合に、テスタに記憶された規定値を利用することができる。
【００１２】
請求項３に記載のように、半導体集積回路は、半導体集積回路を構成する全ての素子と電気的に接続されるスキャンパステスト回路を有しており、検査工程の前に、揮発性記憶素子に入力される入力信号が一定の状態において、揮発性記憶素子にクロック信号を入力することで、スキャンパステスト回路を介して、揮発性記憶素子の各々に記憶される規定値の組み合わせパターンを全て読み出して、テスタに記憶させる記憶工程を実施し、検査工程において、テスタに記憶させた組み合わせパターンを読み出して、揮発性記憶素子の各々に、対応する規定値を書き込んだ状態とし、当該状態における消費電流を測定するのが好ましい。
【００１３】
スキャンパステスト回路を有しない半導体集積回路の場合、半導体集積回路の一部の電流不良しか検査することができない。具体的には、揮発性記憶素子、揮発性記憶素子と電気的に接続された素子、及び揮発性記憶素子と素子とを接続する配線、の電流不良しか検査することができない。しかしながら、請求項３に記載の発明によれば、半導体集積回路はスキャンパステスト回路を有しているので、半導体集積回路を構成する全ての素子と配線の電流不良を検査することができる。
【００１４】
また、検査工程の前に、揮発性記憶素子の各々に記憶される規定値の組み合わせパターンの全てをテスタに記憶させる記憶工程を実施しているので、請求項２に記載の作用効果と同様の作用効果を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。図２は、スリープ状態における記憶工程と検査工程を示すフロー図である。図１に示すように、半導体集積回路１００は、規定データを記憶保持するＲＯＭ１０と、演算処理結果及び規定データの一部を一時的に記憶保持するＲＡＭ２０及びレジスタ２１と、ＲＯＭ１０、ＲＡＭ２０、及びレジスタ２１に記憶されているデータを読み出し、且つ演算処理結果及び規定データの一部をＲＡＭ２０及びレジスタ２１に書き込むＣＰＵ３０と、ＣＰＵ３０と外部検査装置であるテスタ５０とのデータの送受信を行うインターフェース部４０と、を有している。ＲＯＭ１０、ＲＡＭ２０、レジスタ２１、及びＣＰＵ３０は、それぞれ図示しないバスラインによって電気的に接続されており、当該バスラインを介して、演算処理結果及び規定データの読み出しや書き込みが行われるようになっている。なお、上記したＲＯＭ１０は、特許請求の範囲に記載の不揮発性記憶素子に相当し、ＲＡＭ２０及びレジスタ２１は、特許請求の範囲に記載の揮発性記憶素子に相当する。
【００１６】
ＲＯＭ１０には、規定データとして、ＣＰＵ３０が実行するためのプログラムと、当該プログラムを実行する際に用いる固定データと、が記憶保持されており、ＣＰＵ３０は、上記したプログラムに従って、所定の演算処理を実行する。
【００１７】
ＲＡＭ２０及びレジスタ２１としては、プログラムの演算処理結果を記憶する素子と、固定データを記憶する素子と、を含んでいる。ＲＡＭ２０及びレジスタ２１に記憶される固定データとしては、例えば、上記したインターフェース部４０の転送クロックの値などがあり、転送クロックの具体的な値としては、例えば、９６００（ｂｉｔ／ｓ），１９２００（ｂｉｔ／ｓ）等がある。上記した固定データが、特許請求の範囲に記載の規定値に相当する。
【００１８】
次に、本実施形態の特徴点である、半導体集積回路１００の電流不良検査方法を説明する。先ず、半導体集積回路１００が各種動作状態（例えば、プログラム実行状態、スリープ状態、ストップ状態、リセット状態）であり、ＲＡＭ２０及びレジスタ２１の各々に固定データが書き込まれた（記憶された）状態において、ＣＰＵ３０は、ＲＡＭ２０及びレジスタ２１の各々に記憶された固定データの組み合わせパターン（以下、固定データの組み合わせパターンを、単に組み合わせパターンと示す）を読み出すとともに、読み出した組み合わせパターンを、インターフェース部４０を介して、テスタ５０のメモリに記憶させる。以上が、１つの組み合わせパターンをテスタ５０に記憶させる記憶工程である。そして、上記した記憶工程において、ＲＡＭ２０及びレジスタ２１に記憶される組み合わせパターンを順次変更して、全ての組み合わせパターンをテスタ５０に記憶させる。以上が、特許請求の範囲に記載の記憶工程である。
【００１９】
記憶工程終了後、ＣＰＵ３０は、テスタ５０に記憶させた組み合わせパターンを、インターフェース部４０を介して読み出すとともに、読み出された組み合わせパターンをＲＡＭ２０及びレジスタ２１の各々に書き込む。そして、半導体集積回路１００が各種動作状態に移行した状態で、当該状態における半導体集積回路１００の消費電流をテスタ５０によって測定する。最後に、測定した消費電流と、テスタ５０に記憶された期待値とを比較することで、電流不良の有無を判定する。以上が、ＲＡＭ２０及びレジスタ２１の各々に組み合わせパターンが記憶された状態における１つの電流不良を検査する検査工程である。そして、上記した検査工程において、ＲＡＭ２０及びレジスタ２１に記憶させる組み合わせパターンを順次変更して、それぞれの組み合わせパターンにおける消費電流を測定し、測定した消費電流と対応する期待値とを順次比較することで、全ての組み合わせパターンにおける電流不良の有無を判定する。以上が、特許請求の範囲に記載の検査工程である。上記した記憶工程と検査工程を経ることで、本実施形態で示す電流不良検査が終了となる。
【００２０】
具体例として、スリープ状態における記憶工程と検査工程を図２に基づいて説明する。半導体集積回路１００がプログラム実行状態において、所定の固定データと当該固定データをＲＡＭ２０及びレジスタ２１に書き込むプログラムとをＲＯＭ１０から読み出して実行するように、第１書き込み指示信号を外部指示装置である指示入力装置（図示略）からＣＰＵ３０に入力する（ステップ１０）。ステップ１０終了後、半導体集積回路１００をスリープ状態に移行するプログラムをＲＯＭ１０から読み出して実行するように、状態移行指示信号を指示入力装置からＣＰＵ３０に入力する（ステップ２０）。これにより、半導体集積回路１００がスリープ状態となり、ＲＡＭ２０及びレジスタ２１の各々に固定データが記憶された状態となる。
【００２１】
次に、当該状態において、ＲＡＭ２０及びレジスタ２１の各々に記憶された組み合わせパターンを、ＣＰＵ３０によって読み出し、読み出された組み合わせパターンを、インターフェース部４０を介して、テスタ５０のメモリに記憶させる（ステップ３０）。以上のステップ１０〜３０を経ることで、スリープ状態において、ＲＡＭ２０及びレジスタ２１に記憶された組み合わせパターンの１つが、テスタ５０に記憶される。そして、上記した第１書き込み指示信号において、ＲＡＭ２０及びレジスタ２１に書き込む組み合わせパターンを順次変更して、上記したステップ１０〜３０を、全ての組み合わせパターンが終了するまで繰り返すことで、スリープ状態において、ＲＡＭ２０及びレジスタ２１の各々に記憶される全ての組み合わせパターンを、テスタ５０に記憶させる（ステップ４０）。以上が、スリープ状態においてＲＡＭ２０及びレジスタ２１の各々に書き込まれた組み合わせパターンをテスタ５０に記憶させる記憶工程である。
【００２２】
記憶工程終了後、半導体集積回路１００がプログラム実行状態において、テスタ５０から組み合わせパターンと当該組み合わせパターンをＲＡＭ２０及びレジスタ２１の各々に書き込むプログラムとを読み出して実行するように、第２書き込み指示信号を指示入力装置からＣＰＵ３０に入力する（ステップ５０）。ステップ５０終了後、半導体集積回路１００をスリープ状態に移行するプログラムをＲＯＭ１０から読み出して実行するように、状態移行指示信号を指示入力装置からＣＰＵ３０に入力する（ステップ６０）。これにより、半導体集積回路１００がスリープ状態となり、ＲＡＭ２０及びレジスタ２１の各々に組み合わせパターンが記憶された状態となる。
【００２３】
次に、当該状態において、半導体集積回路１００の消費電流をテスタ５０によって測定し、測定した消費電流と、テスタ５０に記憶された期待値とを比較する（ステップ７０）。以上のステップ５０〜７０を経ることで、スリープ状態において、ＲＡＭ２０及びレジスタ２１の各々に組み合わせパターンが記憶された状態における１つの電流不良の検査が行われる。そして、上記した第２書き込み指示信号において、ＲＡＭ２０及びレジスタ２１に書き込む組み合わせパターンを順次変更して、上記したステップ５０〜７０を、全ての組み合わせパターンが終了するまで繰り返すことで、スリープ状態において、ＲＡＭ２０及びレジスタ２１の各々に書き込まれる組み合わせパターンの全てが書き込まれた状態における半導体集積回路１００の消費電流を全て検査する（ステップ８０）。以上が、スリープ状態であり、ＲＡＭ２０及びレジスタ２１の各々に組み合わせパターンが記憶された状態における電流不良を検査する検査工程である。上記した記憶工程と検査工程を経ることで、スリープ状態における電流不良検査が終了となる。
【００２４】
次に、本実施形態で示した半導体集積回路１００の電流不良検査方法の効果を説明する。本実施形態では、半導体集積回路１００が各種動作状態であり、ＲＡＭ２０及びレジスタ２１の各々に固定データの組み合わせパターンを書き込んだ状態として、半導体集積回路１００の電流不良の検査を行う。すなわち、実際の使用時における、半導体集積回路１００の電流不良の検査を行う。したがって、従来に比べて、実際の使用時における電流不良の検出信頼性が高い電流不良検査方法となっている。また、ＲＡＭ２０及びレジスタ２１に全ての検査パターンを入力しなくとも良いので、検査時間を短縮することができる。
【００２５】
以上のようにして、上記した電流不良検査方法は、半導体集積回路１００の電流不良の検出信頼性が高く、且つ検査時間が短縮された電流不良検査方法となっている。
【００２６】
また、本実施形態では、検査工程の前に、記憶工程を実施することで、半導体集積回路１００が各種動作状態における、ＲＡＭ２０及びレジスタ２１の各々に記憶される組み合わせパターンを、予めテスタ５０に記憶させた。すなわち、実際の使用時において、ＲＡＭ２０及びレジスタ２１に記憶される組み合わせパターンを、予めテスタ５０に記憶させた。したがって、同一構成を有する複数の半導体集積回路１００について、電流不良の検査を行う場合に、テスタ５０に記憶させた固定データを利用することができる。
【００２７】
なお、本実施形態では、具体例として、スリープ状態における記憶工程と検査工程を説明する際に、スリープ状態での電流不良を検査するために、プログラム実行状態からスリープ状態に移行するように、状態移行指示信号を指示入力装置からＣＰＵ３０に入力するステップ２０及びステップ６０を説明した。しかしながら、プログラム実行状態において電流不良を検査する場合には、上記した状態移行指示信号を指示入力装置からＣＰＵ３０に入力しなくとも良く、ステップ２０及びステップ６０を省略することができる。なお、上記したストップ状態及びリセット状態において電流不良を検査する場合には、スリープ状態ではなく、ストップ状態若しくはリセット状態に移行するように、上記した状態移行指示信号を変更すればよい。
【００２８】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００２９】
例えば、本実施形態では、検査工程の前に、記憶工程を実施する例を示した。しかしながら、記憶工程を実施せずに、検査工程のみを実施するようにしてもよい。この場合、固定データと当該固定データをＲＡＭ２０及びレジスタ２１に書き込むプログラムとをＲＯＭ１０から読み出して実行するように、第１書き込み指示信号を指示入力装置からＣＰＵ３０に入力する。そして、半導体集積回路１００を各種動作状態に移行するプログラムをＲＯＭ１０から読み出して実行するように、状態移行指示信号を指示入力装置からＣＰＵ３０に入力する。最後に、当該状態において、半導体集積回路１００の消費電流をテスタ５０によって測定し、測定した消費電流と、テスタ５０に記憶された期待値とを比較する。以上のステップを経ることで、ＲＡＭ２０及びレジスタ２１の各々に組み合わせパターンが記憶された状態における１つの電流不良を検査する。そして、上記した第１書き込み指示信号において、ＲＡＭ２０及びレジスタ２１に書き込む組み合わせパターンを順次変更して、上記したステップを、全ての組み合わせパターンが終了するまで繰り返すことで、ＲＡＭ２０及びレジスタ２１の各々に書き込まれる組み合わせパターンの全てが書き込まれた状態における半導体集積回路１００の消費電流を全て検査する。これによっても、実際の使用時における、半導体集積回路１００の電流不良の検査を行っているので、従来に比べて、実際の使用時における電流不良の検出信頼性が高く、検査時間が短縮された電流不良検査方法となっている。
【００３０】
また、図３に示すように、半導体集積回路を構成する全ての素子と電気的に接続されたスキャンパステスト回路６０を有する半導体集積回路２００に、上記した電流不良検査方法を適用しても良い。図３は、スキャンパステスト回路を有する半導体集積回路の一部を示す回路図である。スキャンパステスト回路６０は、ＲＯＭ１０及びＣＰＵ３０の少なくとも一部である組み合わせ回路７０、ＲＡＭ２０、レジスタ２１それぞれを電気的に接続するスキャン配線６１（図３において、太線で示された線）と、スキャンパステスト時（スキャン選択信号がＨレベルの時）に、スキャン配線６１を選択するセレクタ６２と、を有しており、当該スキャン配線６１を介して、半導体集積回路１００の消費電流を測定することができるようになっている。なお、図３に示す４つのフリップフロップ８０ａ〜８０ｄは、ＲＡＭ２０若しくはレジスタ２１の少なくとも一部である。
【００３１】
上記したスキャンパステスト回路６０の動作は、例えば、特許文献１及び特開２００４−２５８０００号公報に詳説されているので、詳しい説明は省略するが、本変形例に掛かる不良電流検査方法では、ＲＡＭ２０及びレジスタ２１（図３におけるフリップフロップ８０ａ〜８０ｄ）の各々に組み合わせパターンが記憶されており、ＲＡＭ２０及びレジスタ２１に入力される入力信号が一定の状態（外部からの入力がない状態）において、ＲＡＭ２０及びレジスタ２１にクロック信号を入力することで、ＲＡＭ２０及びレジスタ２１の各々に記憶された組み合わせパターンを、スキャン配線６１を介して、出力信号として出力する。そして、出力された出力信号を、インターフェース部４０を介して、テスタ５０のメモリに記憶させる記憶工程を実施する。以上が、ＲＡＭ２０及びレジスタ２１の各々に組み合わせパターンが記憶された状態における１つの電流不良を検査する検査工程である。そして、上記した記憶工程において、ＲＡＭ２０及びレジスタ２１に記憶される組み合わせパターンを順次変更して、全ての組み合わせパターンをテスタ５０に記憶する。以上が、特許請求の範囲に記載の記憶工程である。
【００３２】
記憶工程終了後、ＣＰＵ３０は、テスタ５０に記憶させた組み合わせパターンを、インターフェース部４０を介して読み出し、読み出された組み合わせパターンをＲＡＭ２０及びレジスタ２１の各々に書き込む。そして、半導体集積回路１００が各種動作状態に移行した状態で、当該状態における半導体集積回路１００の消費電流を、スキャン配線６１を介して、テスタ５０によって測定する。最後に、測定した消費電流と、テスタ５０に記憶された期待値とを比較することで、電流不良の有無を判定する。以上が、ＲＡＭ２０及びレジスタ２１の各々に組み合わせパターンが記憶された状態における１つの電流不良を検査する検査工程である。そして、上記した検査工程において、ＲＡＭ２０及びレジスタ２１に記憶される組み合わせパターンを順次変更して、全ての組み合わせパターンにおける消費電流を測定し、測定した消費電流と対応する期待値とを順次比較することで、全ての組み合わせパターンにおける電流不良の有無を判定する。以上が、特許請求の範囲に記載の検査工程である。上記した記憶工程と検査工程を経ることで、本変形例で示す電流不良検査が終了となる。
【００３３】
第１実施形態で示した半導体集積回路１００の場合、半導体集積回路１００の一部の電流不良しか検査することができない。具体的には、ＲＡＭ２０及びレジスタ２１、ＲＡＭ２０及びレジスタ２１と電気的に接続された素子、及びＲＡＭ２０及びレジスタ２１と素子とを接続する配線、の電流不良しか検査することができない。しかしながら、図３に一例として示すスキャンテスト回路６０を用いれば、半導体集積回路２００全ての電流不良を検査することができる。すなわち、半導体集積回路２００を構成する素子（組み合わせ回路７０、ＲＡＭ２０、レジスタ２１）それぞれと電気的に接続されたスキャン配線６１を介して出力される消費電流を測定することで、半導体集積回路２００を構成する全ての素子と配線の電流不良を検査することができる。
【００３４】
また、第１実施形態で示した電流不良検査方法と同じく、検査工程の前に、ＲＡＭ２０及びレジスタ２１に記憶される組み合わせパターンを、予めテスタ５０に記憶させる記憶工程を実施している。したがって、同一構成を有する複数の半導体集積回路２００について、電流不良の検査を行う場合に、テスタ５０に記憶させた組み合わせパターンを利用することができる。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
【図２】スリープ状態における記憶工程と検査工程を示すフロー図である。
【図３】スキャンパステスト回路を有する半導体集積回路の一部を示す回路図である。
【符号の説明】
【００３６】
１０・・・ＲＯＭ
２０・・・ＲＡＭ
２１・・・レジスタ
３０・・・ＣＰＵ
４０・・・インターフェース部
５０・・・テスタ
１００・・・半導体集積回路
【図１】
2010060328.tif 000003
【図２】
2010060328.tif 000004
【図３】
2010060328.tif 000005