(57)【要約】【課題】データ記憶用の電荷蓄積絶縁膜を備える半導体記憶装置に関し、リーク電流の低減と好適な消去動作とを両立する。【解決手段】ビット線とワード線とを有する半導体記憶装置であって、基板１１１と、前記基板上に形成された第１のゲート絶縁膜１２１と、前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜１２２と、前記電荷蓄積絶縁膜上に形成され、ビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも広い第２のゲート絶縁膜１２３と、前記第２のゲート絶縁膜上に形成され、ビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも狭く、且つ、前記第２のゲート絶縁膜のビット線方向の幅よりも狭いゲート電極１２４と、前記ゲート電極のビット線方向の側面に形成された側壁絶縁膜１３１とを備えることを特徴とする半導体記憶装置。【選択図】図１
2010027707.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とワード線とを有する半導体記憶装置であって、
基板と、
前記基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜上に形成され、ビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも広い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、ビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも狭く、且つ、前記第２のゲート絶縁膜のビット線方向の幅よりも狭いゲート電極と、
前記ゲート電極のビット線方向の側面に形成された側壁絶縁膜と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
ビット線とワード線とを有する半導体記憶装置であって、
基板と、
前記基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成されたゲート電極と、
前記第２のゲート絶縁膜及び前記ゲート電極のビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも広いような前記第２のゲート絶縁膜及び前記ゲート電極、のビット線方向の側面に形成された側壁絶縁膜と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
ビット線とワード線とを有する半導体記憶装置であって、
基板と、
前記基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、ビット線方向の側面部が酸化されている電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜上に形成され、酸化膜であり、ビット線方向の幅が、前記側面部を除いた前記電荷蓄積絶縁膜のビット線方向の幅よりも広い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、ビット線方向の側面部が酸化されており、前記側面部を除いたビット線方向の幅が、前記第２のゲート絶縁膜のビット線方向の幅よりも狭いゲート電極と、
を備えることを特徴とする半導体記憶装置。
【請求項４】
ビット線とワード線とを有する半導体記憶装置の製造方法であって、
基板上に、第１のゲート絶縁膜と電荷蓄積絶縁膜と第２のゲート絶縁膜とゲート電極層とを順に堆積し、
前記ゲート電極層を加工して、前記ゲート電極層からゲート電極を形成し、
前記ゲート電極のビット線方向の側面に側壁絶縁膜を形成し、
前記側壁絶縁膜の形成後に前記第２のゲート絶縁膜と前記電荷蓄積絶縁膜とを加工することで、前記第２のゲート絶縁膜及び前記電荷蓄積絶縁膜のビット線方向の幅を前記ゲート電極のビット線方向の幅よりも広くし、
前記電荷蓄積絶縁膜のビット線方向の幅を前記ゲート電極のビット線方向の幅よりも広く維持したまま、前記電荷蓄積絶縁膜のビット線方向の側面を後退させることで、前記電荷蓄積絶縁膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも広く、且つ、前記第２のゲート絶縁膜のビット線方向の幅よりも狭くすることを特徴とする半導体記憶装置の製造方法。
【請求項５】
ビット線とワード線とを有する半導体記憶装置の製造方法であって、
基板上に、第１のゲート絶縁膜と、電荷蓄積絶縁膜と、酸化膜である第２のゲート絶縁膜と、ゲート電極層とを順に堆積し、
前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積絶縁膜とを加工して、前記ゲート電極層からゲート電極を形成し、
前記電荷蓄積絶縁膜のビット線方向の側面部と、前記ゲート電極のビット線方向の側面部とを酸化して、前記側面部を除いた前記電荷蓄積絶縁膜のビット線方向の幅を、前記第２のゲート絶縁膜のビット線方向の幅よりも狭くすると共に、前記側面部を除いた前記ゲート電極のビット線方向の幅を、前記第２のゲート絶縁膜のビット線方向の幅よりも狭くすることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法、例えば、データ記憶用の電荷蓄積絶縁膜を備える不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、チャージトラップ型の不揮発性メモリが知られている。チャージトラップ型の不揮発性メモリは、絶縁膜中に電荷をトラップさせてデータを記憶する。チャージトラップ型の不揮発性メモリの例としては、ＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）型のフラッシュメモリ（以下「ＭＯＮＯＳメモリ」と呼ぶ）が挙げられる。
【０００３】
ＭＯＮＯＳメモリのセルトランジスタは一般に、基板、トンネル絶縁膜（第１のゲート絶縁膜）、電荷蓄積絶縁膜、ブロッキング絶縁膜（第２のゲート絶縁膜）、ゲート電極等により構成される。電荷蓄積絶縁膜は通常、シリコン窒化膜である。ＭＯＮＯＳメモリは、書き込み時には、基板から電荷蓄積絶縁膜に電子を注入することで、セルトランジスタの閾値電圧を高レベルに設定し、データを書き込む。一方、消去時には、基板から電荷蓄積絶縁膜に正孔を注入する、又は、電荷蓄積絶縁膜内の電子を基板に引き戻すことで、セルトランジスタの閾値電圧を低レベルに戻し、データを消去する。
【０００４】
ＭＯＮＯＳメモリを製造する際、ゲート電極の側面に、シリコン窒化膜の側壁絶縁膜を形成する場合がある。この場合、ゲート電極のエッチング加工後に、ゲート電極の側面に側壁絶縁膜を形成し、側壁絶縁膜の形成後に、ブロッキング絶縁膜及び電荷蓄積絶縁膜のエッチング加工を行うことで、ブロッキング絶縁膜及び電荷蓄積絶縁膜が、ゲート電極に対して張り出した形になる（例えば「非特許文献１」参照）。
【０００５】
このようなゲート構造には、ゲート側面のリーク電流を低減する効果がある。一方で、このようなゲート構造を採用すると、電荷蓄積絶縁膜の張り出し部分に電界がかかりにくくなるため、消去動作時に蓄積電荷が抜けにくくなる。そのため、このようなゲート構造を採用すると、消去動作に無駄な電圧が必要となる、消去動作が遅くなる等、消去特性の劣化が生じるおそれがある。
【非特許文献１】三星の論文（IEEE 07CH37867 45th Anneal International Reliability Physics Symposium, Phoenix, 2007）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、データ記憶用の電荷蓄積絶縁膜を備える半導体記憶装置に関し、リーク電流の低減と好適な消去動作とを両立することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は例えば、ビット線とワード線とを有する半導体記憶装置であって、基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成され、ビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも広い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、ビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも狭く、且つ、前記第２のゲート絶縁膜のビット線方向の幅よりも狭いゲート電極と、前記ゲート電極のビット線方向の側面に形成された側壁絶縁膜と、を備えることを特徴とする半導体記憶装置である。
【０００８】
本発明の別の態様は例えば、ビット線とワード線とを有する半導体記憶装置であって、基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極と、前記第２のゲート絶縁膜及び前記ゲート電極のビット線方向の幅が、前記電荷蓄積絶縁膜のビット線方向の幅よりも広いような前記第２のゲート絶縁膜及び前記ゲート電極、のビット線方向の側面に形成された側壁絶縁膜と、を備えることを特徴とする半導体記憶装置である。
【０００９】
本発明の別の態様は例えば、ビット線とワード線とを有する半導体記憶装置であって、基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、ビット線方向の側面部が酸化されている電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成され、酸化膜であり、ビット線方向の幅が、前記側面部を除いた前記電荷蓄積絶縁膜のビット線方向の幅よりも広い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、ビット線方向の側面部が酸化されており、前記側面部を除いたビット線方向の幅が、前記第２のゲート絶縁膜のビット線方向の幅よりも狭いゲート電極と、を備えることを特徴とする半導体記憶装置である。
【００１０】
本発明の別の態様は例えば、ビット線とワード線とを有する半導体記憶装置の製造方法であって、基板上に、第１のゲート絶縁膜と電荷蓄積絶縁膜と第２のゲート絶縁膜とゲート電極層とを順に堆積し、前記ゲート電極層を加工して、前記ゲート電極層からゲート電極を形成し、前記ゲート電極のビット線方向の側面に側壁絶縁膜を形成し、前記側壁絶縁膜の形成後に前記第２のゲート絶縁膜と前記電荷蓄積絶縁膜とを加工することで、前記第２のゲート絶縁膜及び前記電荷蓄積絶縁膜のビット線方向の幅を前記ゲート電極のビット線方向の幅よりも広くし、前記電荷蓄積絶縁膜のビット線方向の幅を前記ゲート電極のビット線方向の幅よりも広く維持したまま、前記電荷蓄積絶縁膜のビット線方向の側面を後退させることで、前記電荷蓄積絶縁膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも広く、且つ、前記第２のゲート絶縁膜のビット線方向の幅よりも狭くすることを特徴とする半導体記憶装置の製造方法である。
【００１１】
本発明の別の態様は例えば、ビット線とワード線とを有する半導体記憶装置の製造方法であって、基板上に、第１のゲート絶縁膜と、電荷蓄積絶縁膜と、酸化膜である第２のゲート絶縁膜と、ゲート電極層とを順に堆積し、前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積絶縁膜とを加工して、前記ゲート電極層からゲート電極を形成し、前記電荷蓄積絶縁膜のビット線方向の側面部と、前記ゲート電極のビット線方向の側面部とを酸化して、前記側面部を除いた前記電荷蓄積絶縁膜のビット線方向の幅を、前記第２のゲート絶縁膜のビット線方向の幅よりも狭くすると共に、前記側面部を除いた前記ゲート電極のビット線方向の幅を、前記第２のゲート絶縁膜のビット線方向の幅よりも狭くすることを特徴とする半導体記憶装置の製造方法である。
【発明の効果】
【００１２】
本発明によれば、データ記憶用の電荷蓄積絶縁膜を備える半導体記憶装置に関し、リーク電流の低減と好適な消去動作とを両立することが可能になる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を、図面に基づいて説明する。
【００１４】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置１０１の側方断面図である。図１に示す半導体記憶装置１０１は、チャージトラップ型の不揮発性メモリ、詳細には、ＭＯＮＯＳ型のフラッシュメモリである。図１には、半導体記憶装置１０１を構成するセルトランジスタの断面が示されている。
【００１５】
図１の半導体記憶装置１０１は、複数本のビット線と複数本のワード線とを有する。紙面に平行な矢印αは、ビット線に平行な方向（ビット線方向）を表す。一方、紙面に垂直な矢印βは、ワード線に平行な方向（ワード線方向）を表す。図１は、ワード線に垂直な断面を示している。
【００１６】
図１の半導体記憶装置１０１は、基板１１１と、第１のゲート絶縁膜１２１と、電荷蓄積絶縁膜１２２と、第２のゲート絶縁膜１２３と、ゲート電極１２４と、側壁絶縁膜１３１と、層間絶縁膜１４１とを備える。
【００１７】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ（Semiconductor On Insulator）基板でも構わない。基板１１１には、ソース拡散層１５１や、ドレイン拡散層１５２や、不図示のＳＴＩ（Shallow Trench Isolation）層等が設けられている。
【００１８】
第１のゲート絶縁膜１２１は、基板１１１上に形成されている。第１のゲート絶縁膜１２１は一般に、トンネル絶縁膜とも呼ばれる。第１のゲート絶縁膜１２１はここでは、シリコン酸化膜である。あるいは、第１のゲート絶縁膜１２１は第１のシリコン酸化膜とシリコン窒化膜と第２のシリコン酸化膜とを含むＯＮＯ型の積層膜である。第１のゲート絶縁膜１２１の膜厚はここでは、５ｎｍである。
【００１９】
電荷蓄積絶縁膜１２２は、第１のゲート絶縁膜１２１上に形成されている。半導体記憶装置１０１は、電荷蓄積絶縁膜１２２中に電荷をトラップさせてデータを記憶する。電荷蓄積絶縁膜１２２はここでは、窒化膜、詳細には、シリコン窒化膜である。電荷蓄積絶縁膜１２２の膜厚はここでは、５ｎｍである。図１では、ビット線に垂直な電荷蓄積絶縁膜１２２の側面、即ち、電荷蓄積絶縁膜１２２のビット線方向の側面が、Ｓ１で示されている。図１では更に、電荷蓄積絶縁膜１２２のビット線方向の幅、即ち、側面Ｓ１間の幅が、Ｗ１で示されている。
【００２０】
第２のゲート絶縁膜１２３は、電荷蓄積絶縁膜１２２上に形成されている。第２のゲート絶縁膜１２３は一般に、ブロッキング絶縁膜とも呼ばれる。第２のゲート絶縁膜１２３はここでは、ｈｉｇｈ−ｋ絶縁膜、詳細には、Ａｌ２Ｏ３層である。第２のゲート絶縁膜１２３は例えば、ＨｆＡｌＯＸ層又はＨｆＯ２層でもよい。第２のゲート絶縁膜１２３の膜厚はここでは、１５ｎｍである。図１では、ビット線に垂直な第２のゲート絶縁膜１２３の側面、即ち、第２のゲート絶縁膜１２３のビット線方向の側面が、Ｓ２で示されている。図１では更に、第２のゲート絶縁膜１２３のビット線方向の幅、即ち、側面Ｓ２間の幅が、Ｗ２で示されている。
【００２１】
ゲート電極１２４は、第２のゲート絶縁膜１２３上に形成されている。ゲート電極１２４は一般に、コントロールゲートとも呼ばれる。ゲート電極１２４はここでは、ポリシリコン層から形成されたシリサイド層、例えば、ＮｉＳｉ層又はＣｏＳｉ２層である。ゲート電極１２４は、ＴａＮ層とＷＮ層とＷ層とを含む積層膜でもよい。ゲート電極１２４の膜厚はここでは、７０ｎｍである。図１では、ビット線に垂直なゲート電極１２４の側面、即ち、ゲート電極１２４のビット線方向の側面が、Ｓ３で示されている。図１では更に、ゲート電極１２４のビット線方向の幅、即ち、側面Ｓ３間の幅が、Ｗ３で示されている。
【００２２】
側壁絶縁膜１３１は、ゲート電極１２４のビット線方向の側面Ｓ３に形成されている。側壁絶縁膜１３１はここでは、窒化膜、詳細には、シリコン窒化膜である。本実施形態の側壁絶縁膜１３１は、電荷蓄積絶縁膜１２２と同じ材料で形成される。図１には、ゲート電極１２４のビット線方向の第１の側面に形成された第１の側壁絶縁膜１３１Ａと、ゲート電極１２４のビット線方向の第２の側面に形成された第２の側壁絶縁膜１３１Ｂとが示されている。図１では、側壁絶縁膜１３１Ａ，Ｂのビット線方向の幅が、Δで示されている。幅Δはここでは、７ｎｍ程度とする。幅Δは、側壁絶縁膜１３１Ａ，Ｂの膜厚に相当する。
【００２３】
層間絶縁膜１４１は、ゲート電極１２４上に形成されている。層間絶縁膜１４１はここでは、シリコン酸化膜である。層間絶縁膜１４１は、図１に示すように、電荷蓄積絶縁膜１２２のビット線方向の側面Ｓ１や、第２のゲート絶縁膜１２３のビット線方向の側面Ｓ２を覆っている。
【００２４】
ここで、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２、ゲート電極１２４のビット線方向の幅Ｗ３について説明する。
【００２５】
本実施形態では、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２が、ゲート電極１２４のビット線方向の幅Ｗ３よりも広くなっている（Ｗ２＞Ｗ３）。すなわち、第２のゲート絶縁膜１２３が、ゲート電極１２４に対して張り出している。これにより、本実施形態では、ゲート側面のリーク電流が低減される。
【００２６】
このようなゲート構造では、第２のゲート絶縁膜１２３と電荷蓄積絶縁膜１２２の張り出し量を同じにすると、電荷蓄積絶縁膜１２２の張り出し部分に電界がかかりにくくなるため、消去動作時に蓄積電荷が抜けにくくなる。そこで、本実施形態では、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２よりも狭くなっている（Ｗ１＜Ｗ２）。すなわち、電荷蓄積絶縁膜１２２の張り出し量を、第２のゲート絶縁膜１２３の張り出し量よりも小さくしている。これにより、本実施形態では、上記の場合に比べ、電界がかかりにくい部分が減り、消去動作時に蓄積電荷が抜けやすくなる。そのため、本実施形態では、消去動作の際の電圧の無駄が低減される、消去動作を素早く行うことが可能になる等、消去動作が好適化される。
【００２７】
また、本実施形態では、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、ゲート電極１２４のビット線方向の幅Ｗ３よりも広くなっている（Ｗ１＞Ｗ３）。これにより、本実施形態では、消去動作の際に電荷蓄積絶縁膜１２２に無駄なく電界がかかる。このことは、消去動作の更なる好適化をもたらす。
【００２８】
以上のように、本実施形態では、Ｗ１＜Ｗ２，Ｗ１＞Ｗ３，及びＷ２＞Ｗ３という条件設定により、ゲート側面のリーク電流を低減しつつ、消去動作の際の電圧や電界の無駄を抑えることができる。このように、本実施形態によれば、リーク電流の低減と好適な消去動作とを両立することができる。
【００２９】
図２は、差分（Ｗ１−Ｗ３）／２と閾値電圧Ｖthとの関係を示したグラフである。図２の横軸は、（Ｗ１−Ｗ３）／２、即ち、１側面あたりの電荷蓄積絶縁膜１２２の幅Ｗ１とゲート電極１２４の幅Ｗ３との差分を表す。一方、図２の縦軸は、セルトランジスタの閾値電圧Ｖthを表す。
【００３０】
図２によれば、閾値電圧Ｖthは、０［ｎｍ］＜（Ｗ１−Ｗ３）／２＜２［ｎｍ］の範囲内において高い値をとることが解る。そこで、本実施形態では、Ｗ１とＷ３との関係を、０［ｎｍ］＜（Ｗ１−Ｗ３）／２＜２［ｎｍ］のように規定することが好ましい。これにより、消去動作がより好適化される。
【００３１】
また、図２によれば、閾値電圧Ｖthは、１［ｎｍ］＜（Ｗ１−Ｗ３）／２＜２［ｎｍ］の範囲内で急激に変化することが解る。よって、閾値電圧Ｖthは、０［ｎｍ］＜（Ｗ１−Ｗ３）／２＜１［ｎｍ］の範囲内において特に高い値をとる。そこで、本実施形態では、Ｗ１とＷ３との関係を特に、０［ｎｍ］＜（Ｗ１−Ｗ３）／２＜１［ｎｍ］のように規定することが好ましい。これにより、消去動作が更に好適化される。
【００３２】
図３から図５は、図１の半導体記憶装置１０１に関する製造工程図である。図３から図５はいずれも、ワード線に垂直な断面を示している。
【００３３】
まず、基板１１１上に、第１のゲート絶縁膜１２１を堆積する（図３Ａ）。基板１１１はここでは、シリコン基板である。第１のゲート絶縁膜１２１はここでは、シリコン酸化膜である。あるいは、第１のゲート絶縁膜１２１は第１のシリコン酸化膜とシリコン窒化膜と第２のシリコン酸化膜とを含むＯＮＯ型の積層膜である。次に、第１のゲート絶縁膜１２１上に、電荷蓄積絶縁膜１２２を堆積する（図３Ａ）。電荷蓄積絶縁膜１２２はここでは、シリコン窒化膜である。
【００３４】
次に、電荷蓄積絶縁膜１２２上に、第２のゲート絶縁膜１２３を堆積する（図３Ａ）。第２のゲート絶縁膜１２３はここでは、Ａｌ２Ｏ３層である。本実施形態ではその後、第２のゲート絶縁膜１２３を部分的又は完全に結晶化するための熱処理を行う。次に、第２のゲート絶縁膜１２３上に、ゲート電極層１２４Ｘを堆積する（図３Ａ）。ゲート電極層１２４Ｘはここでは、ポリシリコン層である。
【００３５】
次に、ゲート電極層１２４Ｘ上に、マスク層２０１を形成する（図３Ａ）。マスク層２０１はここでは、シリコン窒化膜である。次に、マスク層２０１上に、フォトレジスト２１１を形成する（図３Ａ）。
【００３６】
次に、リソグラフィにより、フォトレジスト２１１を所望の形状に加工する（図３Ｂ）。次に、フォトレジスト２１１をマスクとして、ＲＩＥ（Reactive Ion Etching）により、マスク層２０１を所望の形状に加工する（図３Ｂ）。
【００３７】
次に、基板１１１を酸素プラズマ中にさらして、フォトレジスト２１１を除去する（図３Ｃ）。次に、マスク層２０１をマスクとして、エッチングにより、ゲート電極層１２４Ｘを加工する（図３Ｃ）。これにより、ゲート電極層１２４Ｘから、ゲート電極１２４が形成される。図３Ｃには、ゲート電極１２４のビット線方向の側面Ｓ３及び幅Ｗ３が示されている。
【００３８】
次に、側壁絶縁膜１３１を全面に堆積する（図４Ａ）。これにより、マスク層２０１の上面及び側面や、ゲート電極１２４の側面や、ゲート電極１２４間の第２のゲート絶縁膜１２３の上面に、側壁絶縁膜１３１が形成される。側壁絶縁膜１３１はここでは、シリコン窒化膜である。
【００３９】
次に、エッチングにより、側壁絶縁膜１３１を加工する（図４Ｂ）。これにより、マスク層２０１の上面や、ゲート電極１２４間の第２のゲート絶縁膜１２３の上面から、側壁絶縁膜１３１が除去される。一方、マスク層２０１及びゲート電極１２４のビット線方向の側面には、側壁絶縁膜１３１が残る。図４Ｂには、これらの第１の側面に残った第１の側壁絶縁膜１３１Ａと、これらの第２の側面に残った第２の側壁絶縁膜１３１Ｂとが示されている。
【００４０】
次に、エッチングにより、マスク層２０１及び側壁絶縁膜１３１をマスクとして、第２のゲート絶縁膜１２３と電荷蓄積絶縁膜１２２とを加工する（図４Ｃ）。これにより、セルトランジスタのゲート構造が形成される。図４Ｃには、第２のゲート絶縁膜１２３のビット線方向の側面Ｓ２及び幅Ｗ２と、電荷蓄積絶縁膜１２２のビット線方向の側面Ｓ１及び幅Ｗ１が示されている。
【００４１】
このように、本実施形態では、第１及び第２の側壁絶縁膜１３１Ａ及びＢの形成後に、第２のゲート絶縁膜１２３と電荷蓄積絶縁膜１２２とを加工する。これにより、図４Ｃの工程の終了時点において、第２のゲート絶縁膜１２３及び電荷蓄積絶縁膜１２２のビット線方向の幅が、ゲート電極１２４のビット線方向の幅よりも広くなる（Ｗ１＝Ｗ２＞Ｗ３）。その結果、ゲート側面のリーク電流が低減されることになる。
【００４２】
次に、ウェットエッチングにより、電荷蓄積絶縁膜１２２を加工して、電荷蓄積絶縁膜１２２のビット線方向の両側面Ｓ１を後退させる（図５Ａ）。これにより、電荷蓄積絶縁膜１２２のビット線方向の幅が、第２のゲート絶縁膜１２３のビット線方向の幅よりも狭くなる（Ｗ１＜Ｗ２）。当該ウェットエッチングでは、エッチング液として、希フッ酸を使用する。
【００４３】
本実施形態では特に、図５Ａの工程において、電荷蓄積絶縁膜１２２のビット線方向の幅をゲート電極１２４のビット線方向の幅よりも広く維持したまま、電荷蓄積絶縁膜１２２のビット線方向の両側面Ｓ１を後退させる。これにより、本実施形態では、電荷蓄積絶縁膜１２２のビット線方向の幅が、ゲート電極１２４のビット線方向の幅よりも広くなり、且つ、第２のゲート絶縁膜１２３のビット線方向の幅よりも狭くなる（Ｗ１＞Ｗ３、且つ、Ｗ１＜Ｗ２）。これにより、半導体記憶装置１０１における消去動作が好適化される。
【００４４】
本実施形態では更に、０［ｎｍ］＜（Ｗ１−Ｗ３）／２＜２［ｎｍ］の関係が成り立つよう、電荷蓄積絶縁膜１２２の側面Ｓ１を後退させることが好ましく、特に、０［ｎｍ］＜（Ｗ１−Ｗ３）／２＜１［ｎｍ］の関係が成り立つよう、電荷蓄積絶縁膜１２２の側面Ｓ１を後退させることが好ましい。これにより、半導体記憶装置１０１における消去動作が更に好適化される。
【００４５】
本実施形態では、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１は、共にシリコン窒化膜である。図３Ａの工程において、電荷蓄積絶縁膜１２２は、４００℃程度のＣＶＤ（Chemical Vapor Deposition）により堆積される。よって、電荷蓄積絶縁膜１２２は、比較的粗めの膜質となる。一方、図４Ａの工程において、側壁絶縁膜１３１は、８００℃程度のＣＶＤにより堆積される。よって、側壁絶縁膜１３１は、比較的緻密な膜質となる。その結果、図５Ａの工程では、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１のうち、ほぼ電荷蓄積絶縁膜１３１だけをリセスすることができる。
【００４６】
次に、基板１１１内に、ソース拡散層１５１及びドレイン拡散層１５２を形成する（図５Ｂ）。次に、層間絶縁膜１４１を全面に堆積し、層間絶縁膜１４１をＣＭＰ（Chemical Mechanical Polishing）で平坦化する（図５Ｂ）。これにより、側面Ｓ１や側面Ｓ２を覆う層間絶縁膜１４１が形成される。層間絶縁膜１４１はここでは、シリコン酸化膜である。
【００４７】
次に、エッチングにより、マスク層２０１を除去する（図５Ｃ）。次に、ゲート電極１２４上にＮｉ（ニッケル）層を形成し、適切な温度でアニールを行う。これにより、ゲート電極１２４がシリサイド化され、ＮｉＳｉ（ニッケルシリサイド）層となる。本実施形態ではその後、プラグ層や配線層等を形成する。このようにして、本実施形態では、半導体記憶装置１０１が製造される。
【００４８】
以上のように、本実施形態では、第２のゲート絶縁膜１２３のビット線方向の幅を電荷蓄積絶縁膜１２２のビット線方向の幅をよりも広くし、ゲート電極１２４のビット線方向の幅を電荷蓄積絶縁膜１２２のビット線方向の幅よりも狭くし、ゲート電極１２４のビット線方向の幅を第２のゲート絶縁膜１２３のビット線方向の幅をよりも狭くする。これにより、リーク電流の低減と好適な消去動作とを両立することができる。
【００４９】
以下、第２及び第３実施形態の半導体記憶装置１０１について説明する。第２及び第３実施形態は、第１実施形態の変形例であり、第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。
【００５０】
（第２実施形態）
図６は、第２実施形態の半導体記憶装置１０１の側方断面図である。
【００５１】
図６の半導体記憶装置１０１は、基板１１１と、第１のゲート絶縁膜１２１と、電荷蓄積絶縁膜１２２と、第２のゲート絶縁膜１２３と、ゲート電極１２４と、側壁絶縁膜１３１と、層間絶縁膜１４１とを備える。
【００５２】
本実施形態の側壁絶縁膜１３１は、第２のゲート絶縁膜１２３及びゲート電極１２４のビット線方向の側面Ｓ２及びＳ３に形成されている。これにより、本実施形態では、層間絶縁膜（シリコン酸化膜）１４１を形成する際に、酸素が第２ゲート絶縁膜１２３を通過してゲート電極１２４に供給されることを防ぐことができる。
【００５３】
このような酸素がゲート電極１２４に供給されると、ゲート電極１２４が酸化されてしまう。ゲート電極１２４の酸化は、ゲート電極１２４の電気抵抗の上昇をもたらし、ゲート側面のリーク電流の増加をもたらす。しかしながら、本実施形態によれば、ゲート電極１２４の酸化が抑制され、ゲート側面のリーク電流が低減される。
【００５４】
ここで、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２、ゲート電極１２４のビット線方向の幅Ｗ３について説明する。
【００５５】
本実施形態では、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２が、ゲート電極１２４のビット線方向の幅Ｗ３と等しくなっている（Ｗ２＝Ｗ３）。これは、ゲート電極１２４及び第２のゲート絶縁膜１２３の加工後に、側壁絶縁膜１３１を堆積することに由来する。その結果、本実施形態では、第２のゲート絶縁膜１２３及びゲート電極１２４のビット線方向の側面Ｓ２及びＳ３に、側壁絶縁膜１３１が形成される。
【００５６】
しかしながら、この場合には、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１との接触が問題となる。本実施形態では、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１は、共にシリコン窒化膜である。そのため、これらが接触していると、電荷蓄積絶縁膜１２２の蓄積電荷が側壁絶縁膜１３１に逃げてしまう。そこで、本実施形態では、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、第２のゲート絶縁膜１２３及びゲート電極１２４のビット線方向の幅Ｗ（＝Ｗ２＝Ｗ３）よりも狭くなっている。即ち、Ｗ１＜Ｗが成り立っている。これにより、本実施形態では、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１との接触を避けることができる。
【００５７】
その結果、本実施形態では、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、ゲート電極１２４のビット線方向の幅Ｗ３よりも狭くなっている（Ｗ１＜Ｗ３）。即ち、ゲート電極１２４に対する電荷蓄積絶縁膜１２２の張り出しがなくなっている。その結果、本実施形態では、電界がかかりにくい張り出し部分がなくなっており、消去動作時に蓄積電荷が抜けやすくなっている。これにより、本実施形態では、消去動作の際の電圧の無駄が低減される、消去動作を素早く行うことが可能になる等、消去動作が好適化される。
【００５８】
以上のように、本実施形態では、Ｗ１＜Ｗという条件設定により、ゲート側面のリーク電流を低減しつつ、消去動作の際の電圧や電界の無駄を抑えることができる。更には、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１との接触を回避することができる。このように、本実施形態によれば、リーク電流の低減と好適な消去動作とを両立すると共に、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１との接触を回避することができる。
【００５９】
なお、Ｗ１＜Ｗ３の場合の差分（Ｗ３−Ｗ１）／２と閾値電圧Ｖthとの関係は、Ｗ１＞Ｗ３の場合の差分（Ｗ１−Ｗ３）／２と閾値電圧Ｖthとの関係と同様である。後者の関係は、図２に示す通りである。そのため、本実施形態では、Ｗ１とＷ３との関係を、０［ｎｍ］＜（Ｗ３−Ｗ１）／２＜２［ｎｍ］のように規定するのが好ましい。そして、Ｗ１とＷ３との関係は特に、０［ｎｍ］＜（Ｗ３−Ｗ１）／２＜１［ｎｍ］のように規定するのが好ましい。これにより、消去動作が更に好適化される。
【００６０】
図７から図９は、図６の半導体記憶装置１０１に関する製造工程図である。
【００６１】
まず、基板１１１上に、第１のゲート絶縁膜１２１と、電荷蓄積絶縁膜１２２と、第２のゲート絶縁膜１２３と、ゲート電極層１２４Ｘとを順に堆積する（図７Ａ）。次に、ゲート電極層１２４Ｘ上に、マスク層２０１を形成する（図７Ａ）。次に、マスク層２０１上に、フォトレジスト２１１を形成する（図７Ａ）。
【００６２】
次に、フォトレジスト２１１を所望の形状に加工する（図７Ｂ）。次に、フォトレジスト２１１をマスクとして、マスク層２０１を所望の形状に加工する（図７Ｂ）。
【００６３】
次に、基板１１１を酸素プラズマ中にさらして、フォトレジスト２１１を除去する（図７Ｃ）。次に、マスク層２０１をマスクとして、エッチングにより、ゲート電極層１２４Ｘと第２のゲート絶縁膜１２３とを加工する（図７Ｃ）。これにより、ゲート電極層１２４Ｘから、ゲート電極１２４が形成される。図７Ｃには、ゲート電極１２４のビット線方向の側面Ｓ３及び幅Ｗ３と、第２のゲート絶縁膜１２３のビット線方向の側面Ｓ２及び幅Ｗ２が示されている。
【００６４】
次に、側壁絶縁膜１３１を全面に堆積する（図８Ａ）。これにより、マスク層２０１の上面及び側面や、ゲート電極１２４の側面や、第２のゲート絶縁膜１２３の側面や、ゲート電極１２４間の電荷蓄積絶縁膜１２２の上面に、側壁絶縁膜１３１が形成される。
【００６５】
次に、エッチングにより、側壁絶縁膜１３１を加工する（図８Ｂ）。これにより、マスク層２０１の上面や、ゲート電極１２４間の電荷蓄積絶縁膜１２２の上面から、側壁絶縁膜１３１が除去される。一方、マスク層２０１、ゲート電極１２４、及び第２のゲート絶縁膜１２３のビット線方向の側面には、側壁絶縁膜１３１が残る。図８Ｂには、これらの第１の側面に残った第１の側壁絶縁膜１３１Ａと、これらの第２の側面に残った第２の側壁絶縁膜１３１Ｂとが示されている。
【００６６】
このように、本実施形態では、ゲート電極１２４及び第２のゲート絶縁膜１２３の加工後に、側壁絶縁膜１３１を堆積する。これにより、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２が、ゲート電極１２４のビット線方向の幅Ｗ３と等しくなる（Ｗ２＝Ｗ３）。
【００６７】
次に、エッチングにより、マスク層２０１及び側壁絶縁膜１３１をマスクとして、第２の電荷蓄積絶縁膜１２２を加工する（図８Ｃ）。図８Ｃには、電荷蓄積絶縁膜１２２のビット線方向の側面Ｓ１及び幅Ｗ１が示されている。
【００６８】
このように、本実施形態では、第１及び第２の側壁絶縁膜１３１Ａ及びＢの形成後に、電荷蓄積絶縁膜１２２を加工する。これにより、図８Ｃの工程の終了時点において、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、第２のゲート絶縁膜１２３及びゲート電極１２４のビット線方向の幅Ｗ（＝Ｗ２＝Ｗ３）よりも広くなる（Ｗ１＞Ｗ）。
【００６９】
次に、ウェットエッチングにより、電荷蓄積絶縁膜１２２を加工して、電荷蓄積絶縁膜１２２のビット線方向の両側面Ｓ１を後退させる（図９Ａ）。これにより、電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、第２のゲート絶縁膜１２３及びゲート電極１２４のビット線方向の幅Ｗ（＝Ｗ２＝Ｗ３）よりも狭くなる（Ｗ１＜Ｗ）。これにより、半導体記憶装置１０１における消去動作が好適化されると共に、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１との接触が回避される。
【００７０】
本実施形態では更に、０［ｎｍ］＜（Ｗ３−Ｗ１）／２＜２［ｎｍ］の関係が成り立つよう、電荷蓄積絶縁膜１２２の側面Ｓ１を後退させることが好ましく、特に、０［ｎｍ］＜（Ｗ３−Ｗ１）／２＜１［ｎｍ］の関係が成り立つよう、電荷蓄積絶縁膜１２２の側面Ｓ１を後退させることが好ましい。これにより、半導体記憶装置１０１における消去動作が更に好適化される。
【００７１】
次に、ソース拡散層１５１及びドレイン拡散層１５２を形成する（図９Ｂ）。次に、層間絶縁膜１４１を形成する（図９Ｂ）。次に、マスク層２０１を除去する（図９Ｃ）。次に、ゲート電極１２４をシリサイド化し、ＮｉＳｉ（ニッケルシリサイド）層とする。本実施形態ではその後、プラグ層や配線層等を形成する。このようにして、本実施形態では、半導体記憶装置１０１が製造される。
【００７２】
以上のように、本実施形態では、第２のゲート絶縁膜１２３及びゲート電極１２４のビット線方向の幅を、電荷蓄積絶縁膜１２２のビット線方向の幅よりも広くする。これにより、リーク電流の低減と好適な消去動作とを両立すると共に、電荷蓄積絶縁膜１２２と側壁絶縁膜１３１との接触を回避することができる。
【００７３】
（第３実施形態）
図１０は、第３実施形態の半導体記憶装置１０１の側方断面図である。
【００７４】
図１０の半導体記憶装置１０１は、基板１１１と、第１のゲート絶縁膜１２１と、電荷蓄積絶縁膜１２２と、第２のゲート絶縁膜１２３と、ゲート電極１２４と、層間絶縁膜１４１とを備える。
【００７５】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ基板でも構わない。
【００７６】
第１のゲート絶縁膜１２１は、基板１１１上に形成されている。第１のゲート絶縁膜１２１はここでは、シリコン酸化膜である。あるいは、第１のゲート絶縁膜１２１は第１のシリコン酸化膜とシリコン窒化膜と第２のシリコン酸化膜とを含むＯＮＯ型の積層膜である。第１のゲート絶縁膜１２１は、シリコン酸化膜でもよい。
【００７７】
電荷蓄積絶縁膜１２２は、第１のゲート絶縁膜１２１上に形成されており、ビット線方向の側面部Ｐ１が酸化されている。電荷蓄積絶縁膜１２２はここでは、窒化膜、詳細には、シリコン窒化膜（ＳｉＮ）である。そのため、側面部Ｐ１はここでは、シリコン酸化膜（ＳｉＯ２）である。このように、電荷蓄積絶縁膜１２２は、ビット線方向の両側面が酸化されている。図１０では、側面部Ｐ１を除いた電荷蓄積絶縁膜１２２のビット線方向の幅が、Ｗ１で示されている。
【００７８】
第２のゲート絶縁膜１２３は、電荷蓄積絶縁膜１２２上に形成されている。第２のゲート絶縁膜１２３はここでは、酸化膜、詳細には、Ａｌ２Ｏ３層である。第２のゲート絶縁膜１２３は例えば、ＨｆＡｌＯＸ層又はＨｆＯ２層でもよい。図１０では、第２のゲート絶縁膜１２３のビット線方向の幅が、Ｗ２で示されている。
【００７９】
ゲート電極１２４は、第２のゲート絶縁膜１２３上に形成されており、ビット線方向の側面部Ｐ３が酸化されている。ゲート電極１２４はここでは、ＴａＮ（タンタルナイトライド）層１２４ＡとＮｉＳｉ（ニッケルシリサイド）層１２４Ｂとを含む積層膜である。そのため、側面部Ｐ３はここでは、ＴａＯ（タンタルオキサイド）層Ｐ３ＡとＳｉＯ２（シリコンオキサイド）層Ｐ３Ｂとを含んでいる。このように、ゲート電極１２４は、ビット線方向の両側面が酸化されている。図１０では、側面部Ｐ３を除いたゲート電極１２４のビット線方向の幅が、Ｗ３で示されている。
【００８０】
なお、ゲート電極１２４は、ＴａＮ層と、ポリシリコン層から形成されたその他のシリサイド層との積層膜でもよい。このようなシリサイド層の例としては、ＣｏＳｉ２（コバルトシリサイド）層が挙げられる。ＴａＮ層の膜厚は例えば、１０ｎｍとする。シリサイド層の膜厚は例えば、５０〜１００ｎｍとする。
【００８１】
層間絶縁膜１４１は、ゲート電極１２４上に形成されている。層間絶縁膜１４１はここでは、シリコン酸化膜である。層間絶縁膜１４１は、図１０に示すように、電荷蓄積絶縁膜１２２のビット線方向の側面や、第２のゲート絶縁膜１２３のビット線方向の側面や、ゲート電極１２４のビット線方向の側面を覆っている。
【００８２】
側面部Ｐ１及びＰ３はここでは、６００度程度の酸化により形成される。図１０では、１側面あたりの側面部Ｐ１及びＰ３のビット線方向の幅が、Δで示されている。幅Δはここでは、７ｎｍ程度とする。なお、本実施形態の第２のゲート絶縁膜１２３は酸化膜であるため、当該酸化により第２のゲート絶縁膜１２３が酸化されることはない。第２のゲート絶縁膜１２３は、Ａｌ２Ｏ３（アルミニウムオキサイド）以外の酸化膜でも構わない。
【００８３】
ここで、側面部Ｐ１を除いた電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２、側面部Ｐ３を除いたゲート電極１２４のビット線方向の幅Ｗ３について説明する。
【００８４】
本実施形態では、電荷蓄積絶縁膜１２２のビット線方向の幅やゲート電極１２４のビット線方向の幅が、第２のゲート絶縁膜１２３のビット線方向の幅と等しくなっている。そのため、本実施形態では、側面部Ｐ１を除いた電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１や、側面部Ｐ３を除いたゲート電極１２４のビット線方向の幅Ｗ３が、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２よりも狭くなっている（Ｗ１＜Ｗ２，Ｗ３＜Ｗ２）。
【００８５】
このように、本実施形態では、側面部Ｐ３を除いたゲート電極１２４のビット線方向の幅Ｗ３が、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２よりも狭くなっている（Ｗ３＜Ｗ２）。ゲート電極１２４の側面部Ｐ３が酸化されたということは、ゲート電極１２４のビット線方向の幅が側面部Ｐ３の分だけ狭くなったことを意味する。従って、本実施形態の第２のゲート絶縁膜１２３は、第１実施形態の場合と同様、ゲート絶縁膜１２４に対して張り出している。これにより、本実施形態では、ゲート側面のリーク電流が低減される。
【００８６】
また、本実施形態では、側面部Ｐ１を除いた電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２よりも狭くなっている（Ｗ１＜Ｗ２）。電荷蓄積絶縁膜１２２の側面部Ｐ１が酸化されたということは、電荷蓄積絶縁膜１２２のビット線方向の幅が側面部Ｐ１の分だけ狭くなったことを意味する。従って、本実施形態では、第１実施形態の場合と同様、電荷蓄積絶縁膜１２２の張り出しが削減されている。これにより、本実施形態では、消去動作の際の電圧の無駄が低減される、消去動作を素早く行うことが可能になる等、消去動作が好適化される。
【００８７】
また、本実施形態では、側面部Ｐ１を除いた電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、側面部Ｐ３を除いたゲート電極１２４のビット線方向の幅Ｗ３とほぼ等しくなっている（Ｗ１＝Ｗ３）。これにより、本実施形態では、消去動作の際に電荷蓄積絶縁膜１２２に無駄なく電界がかかる。このことは、消去動作の更なる好適化をもたらす。
【００８８】
以上のように、本実施形態では、Ｗ１＜Ｗ２，Ｗ３＜Ｗ２，及びＷ１＝Ｗ３という条件設定により、ゲート側面のリーク電流を低減しつつ、消去動作の際の電圧や電界の無駄を抑えることができる。このように、本実施形態によれば、リーク電流の低減と好適な消去動作とを両立することができる。本実施形態では、このような効果を、ゲート側面の酸化により実現することができる。
【００８９】
図１１及び図１２は、図１０の半導体記憶装置１０１に関する製造工程図である。
【００９０】
まず、基板１１１上に、第１のゲート絶縁膜１２１と、電荷蓄積絶縁膜１２２と、第２のゲート絶縁膜１２３と、ゲート電極層１２４Ｘとを順に堆積する（図１１Ａ）。次に、ゲート電極層１２４Ｘ上に、マスク層２０１を形成する（図１１Ａ）。次に、マスク層２０１上に、フォトレジスト２１１を形成する（図１１Ａ）。
【００９１】
次に、フォトレジスト２１１を所望の形状に加工する（図１１Ｂ）。次に、フォトレジスト２１１をマスクとして、マスク層２０１を所望の形状に加工する（図１１Ｂ）。
【００９２】
次に、基板１１１を酸素プラズマ中にさらして、フォトレジスト２１１を除去する（図１１Ｃ）。次に、マスク層２０１をマスクとして、エッチングにより、ゲート電極層１２４Ｘと第２のゲート絶縁膜１２３と電荷蓄積絶縁膜１２２とを加工する（図１１Ｃ）。これにより、ゲート電極層１２４Ｘから、ゲート電極１２４が形成される。図１１Ｃでは、電荷蓄積絶縁膜１２２のビット線方向の幅や、ゲート電極１２４のビット線方向の幅が、第２のゲート絶縁膜１２３のビット線方向の幅と等しくなっている。
【００９３】
次に、マスク層２０１が存在する状態で、電荷蓄積絶縁膜１２２及びゲート電極１２４を酸化する（図１２Ａ）。これにより、電荷蓄積絶縁膜１２２のビット線方向の側面部Ｐ１と、ゲート電極１２４のビット線方向の側面部Ｐ３とが酸化される。その結果、側面部Ｐ１を除いた電荷蓄積絶縁膜１２２のビット線方向の幅Ｗ１が、第２のゲート絶縁膜１２３のビット線方向の幅Ｗ２よりも狭くなり、側面部Ｐ３を除いたゲート電極１２４のビット線方向の幅Ｗ３が、第２のゲート絶縁膜１２２のビット線方向の幅Ｗ２よりも狭くなる（Ｗ１＜Ｗ２，Ｗ３＜Ｗ２）。
【００９４】
次に、ソース拡散層１５１及びドレイン拡散層１５２を形成する（図１２Ｂ）。次に、層間絶縁膜１４１を形成する（図１２Ｂ）。次に、マスク層２０１を除去する（図１２Ｃ）。次に、ゲート電極１２４を構成するポリシリコン層１２４Ｂをシリサイド化し、ＮｉＳｉ層とする。本実施形態ではその後、プラグ層や配線層等を形成する。このようにして、本実施形態では、半導体記憶装置１０１が製造される。
【００９５】
以上のように、本実施形態では、第２のゲート絶縁膜１２３のビット線方向の幅を、上記側面部を除いたビット線方向の電荷蓄積絶縁膜１２２の幅よりも広くし、上記側面部を除いたゲート電極１２４のビット線方向の幅を、第２のゲート絶縁膜１２３のビット線方向の幅よりも狭くする。これにより、リーク電流の低減と好適な消去動作とを両立することができる。本実施形態では、このような効果を、ゲート側面の酸化により実現することができる。
【００９６】
以上、本発明の具体的な態様の例を、第１乃至第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【図面の簡単な説明】
【００９７】
【図１】第１実施形態の半導体記憶装置の側方断面図である。
【図２】差分（Ｗ１−Ｗ３）／２と閾値電圧Ｖthとの関係を示したグラフである。
【図３】第１実施形態の半導体記憶装置に関する製造工程図（１／３）である。
【図４】第１実施形態の半導体記憶装置に関する製造工程図（２／３）である。
【図５】第１実施形態の半導体記憶装置に関する製造工程図（３／３）である。
【図６】第２実施形態の半導体記憶装置の側方断面図である。
【図７】第２実施形態の半導体記憶装置に関する製造工程図（１／３）である。
【図８】第２実施形態の半導体記憶装置に関する製造工程図（２／３）である。
【図９】第２実施形態の半導体記憶装置に関する製造工程図（３／３）である。
【図１０】第３実施形態の半導体記憶装置の側方断面図である。
【図１１】第３実施形態の半導体記憶装置に関する製造工程図（１／２）である。
【図１２】第３実施形態の半導体記憶装置に関する製造工程図（２／２）である。
【符号の説明】
【００９８】
１０１  半導体記憶装置
１１１  基板
１２１  第１のゲート絶縁膜
１２２  電荷蓄積絶縁膜
１２３  第２のゲート絶縁膜
１２４  ゲート電極
１３１  側壁絶縁膜
１４１  層間絶縁膜
１５１  ソース拡散層
１５２  ドレイン拡散層
２０１  マスク層
２１１  フォトレジスト
【図１】
2010027707.tif 000003
【図２】
2010027707.tif 000004
【図３】
2010027707.tif 000005
【図４】
2010027707.tif 000006
【図５】
2010027707.tif 000007
【図６】
2010027707.tif 000008
【図７】
2010027707.tif 000009
【図８】
2010027707.tif 000010
【図９】
2010027707.tif 000011
【図１０】
2010027707.tif 000012
【図１１】
2010027707.tif 000013
【図１２】
2010027707.tif 000014