(57)【要約】【課題】誤動作がなく、かつ、高速動作を可能とする電流センス型センスアンプの制御回路を提供する。【解決手段】ＳＥＢ信号の電圧レベルを上げる充電回路（初期電圧設定回路）１と、ＳＥＢ信号の電圧レベルを下げる放電回路（制御信号レベル調整回路）２と、ＳＥＢ信号の電圧レベルを下げる速度を調整する放電調整回路（調整回路）３を備えている。放電調整回路３により、ＳＥＢ信号の電圧レベルを３段階で下げるようにしたため、電流センス期間と電圧センス期間の双方を最適化することができ、センスアンプの誤動作を防止しつつ、高速動作を実現できる。【選択図】図４
2010092562.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプのセンス動作を制御する制御信号を所定の初期電圧に設定する初期電圧設定回路と、
前記制御信号の電圧レベルを、前記初期電圧から前記センスアンプが電流センス可能な電圧レベルまで変化させ、その後所定の期間経過後に、前記電流センス可能な電圧レベルから前記センスアンプが電圧センス可能な電圧レベルに到達させる制御信号レベル調整回路と、を備えることを特徴とするセンスアンプ制御回路。
【請求項２】
前記制御信号レベル調整回路は、
前記制御信号の電圧レベルを、前記初期電圧から前記電流センス可能な第１の電圧レベルまで変化させる第１の経路と、
前記所定の期間継続して前記電流センスが行われるように、前記制御信号の電圧レベルを前記第１の電圧レベルから第２の電圧レベルまで変化させる第２の経路と、を備えることを特徴とする請求項１に記載のセンスアンプ制御回路。
【請求項３】
前記制御信号レベル調整回路は、
前記制御信号の電圧レベルを、前記第２の電圧レベルから前記電圧センス可能な第３の電圧レベルまで変化させる第３の経路をさらに備えることを特徴とする請求項２に記載のセンスアンプ制御回路。
【請求項４】
前記第１乃至第３の経路の動作切り替えを行う第１および第２の調整信号を生成する調整回路をさらに備え、
前記第１の経路は、前記第１の調整信号の信号レベルに応じて前記制御信号の電圧レベルを変化させる第１のトランジスタを備え、
前記第２の経路は、前記制御信号の電圧レベルを徐々に変化させるインピーダンス素子を備え、
前記第３の経路は、前記第２の調整信号の信号レベルに応じて前記制御信号の電圧レベルを変化させる第２のトランジスタを備え、
前記調整回路は、前記第１の調整信号を遅延させて前記第２の調整信号を生成する遅延回路を備え、
前記調整回路は、前記第１、第２および第３の経路の順に動作するように、前記第１および第２の調整信号により、前記第１のトランジスタを前記第２のトランジスタよりも先にオンさせることを特徴とする請求項３に記載のセンスアンプ制御回路。
【請求項５】
イコライズ機能付きの前記センスアンプのイコライズ制御信号を所定時間遅延させたイコライズ遅延信号を生成するイコライズ遅延回路と、
前記センスアンプのイコライズ動作が終了後に前記センスアンプがセンス動作を開始するように、前記イコライズ制御信号および前記イコライズ遅延信号に基づいて前記第１の調整信号の論理を制御する調整信号制御回路と、を備えることを特徴とする請求項１乃至４のいずれかに記載のセンスアンプ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流センスを行った後に電圧センスを行う電流センス型センスアンプの制御回路に関する。
【背景技術】
【０００２】
近年、半導体デバイスでは低電圧動作が求められており、ＤＲＡＭやＦｌａｓｈメモリ等のメモリセルアレイからの読み出しに用いるセンスアンプについても、低電圧での安定動作が要求され、また用途によっては、高速動作も必要とされている。
【０００３】
例えば、特許文献１は低電圧に対応する電流センス型センスアンプを提案している。
【０００４】
しかしながら、特許文献１には、適切なセンスアンプ制御回路が開示されていない。センスアンプ制御回路の構成によっては、電流センスが十分に行われないまま電圧センスに移行するため、出力端子の初期電圧の状態が正常でない場合、出力論理が本来とは逆になるという誤動作が発生するおそれがある。また、誤動作を防止するために電流センス期間を長くすると、高速動作が困難になるという問題がある。
【０００５】
誤動作の抑制を目的とした、イコライズ機能付き電流センス型センスアンプも提案されている。この種のセンスアンプでは、出力端子の初期電圧をイコライズした後に電流センスを行うので、初期電圧異常による誤動作を抑えることができる。しかしながら、イコライズ（プリチャージ）が不十分な場合も考えられ、上述した誤動作が生じる可能性は完全には解消されていない。
【特許文献１】特開２０００−２８５１６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、センスアンプがセンス動作を正しく行い、かつ、高速に動作するように制御を行うセンスアンプ制御回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、センスアンプのセンス動作を制御する制御信号を所定の初期電圧に設定する初期電圧設定回路と、前記制御信号の電圧レベルを、前記初期電圧から前記センスアンプが電流センス可能な電圧レベルまで変化させ、その後所定の期間経過後に、前記電流センス可能な電圧レベルから前記センスアンプが電圧センス可能な電圧レベルまで変化させる制御信号レベル調整回路と、を備えることを特徴とするセンスアンプ制御回路が提供される。
【発明の効果】
【０００８】
本発明によれば、センスアンプがセンス動作を正しく行い、かつ、高速に動作するように、センスアンプを制御することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係るセンスアンプ制御回路の実施形態について、図面を参照しながら具体的に説明する。
【００１０】
（第１の実施形態）
まず、本実施形態に係るセンスアンプ制御回路により制御される電流センス型センスアンプ（以下、単にセンスアンプと呼ぶ）の動作を説明する。
【００１１】
図１はセンスアンプの一例を示す回路図である。図１のセンスアンプは、電流源を構成するＰＭＯＳトランジスタＱ１と、このトランジスタＱ１のドレインと接地端子の間に縦続接続されるＰＭＯＳトランジスタＱ２，Ｑ３およびＮＭＯＳトランジスタＱ４と、同じくトランジスタＱ１のドレインと接地端子の間に縦続接続されるＰＭＯＳトランジスタＱ５，Ｑ６およびＮＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ４のゲートと接地端子の間に接続されるＮＭＯＳトランジスタＱ８と、ＮＭＯＳトランジスタＱ７のゲートと接地端子の間に接続されるＮＭＯＳトランジスタＱ９とを備えている。
【００１２】
トランジスタＱ２のドレインとトランジスタＱ３のソースとの接続ノードにはメモリセルアレイのビット線信号ＩＮが入力され、トランジスタＱ５のドレインとトランジスタＱ６のソースとの接続ノードには基準ビット線信号ＲＥＦが入力される。
【００１３】
トランジスタＱ６のドレインとトランジスタＱ７のドレインとの接続ノードから出力信号ＯＵＴが出力され、トランジスタＱ３のドレインとトランジスタＱ４のドレインとの接続ノードから出力信号ＯＵＴＢが出力される。出力信号ＯＵＴはトランジスタＱ２〜Ｑ４の各ゲートとトランジスタＱ８のドレインに供給される。出力信号ＯＵＴＢはトランジスタＱ５〜Ｑ７の各ゲートとトランジスタＱ９のドレインに供給される。
【００１４】
トランジスタＱ８，Ｑ９の各ゲートには、後述するＳＥＢ信号が供給される。このＳＥＢ信号がハイからロウに遷移すると、図１のセンスアンプはセンス動作を行う。図１のセンスアンプは、ＳＥＢ信号の電圧レベルが高い間に電流センスを行い、ＳＥＢ信号の電圧レベルが低くなると電圧センスを行う。
【００１５】
図２はＳＥＢ信号の電圧レベル、電流センスおよび電圧センスの関係を説明する図であり、図２（ａ）はＳＥＢ信号の電圧波形図、図２（ｂ）はトランジスタＱ８，Ｑ９のドレイン−ソース間に流れる電流Ｉｂ、Ｉａの差分（Ｉｂ−Ｉａ）を示す電流波形図、図２（ｃ）は出力信号ＯＵＴ，ＯＵＴＢの電圧波形図である。図２では、ビット線信号の電流Ｉｉｎと基準ビット線信号の電流Ｉｒｅｆとの関係を、Ｉｉｎ＞Ｉｒｅｆと仮定している。
【００１６】
まず、ＳＥＢ信号は初期状態（センス動作を開始する前）ではハイである。したがって、図１のトランジスタＱ８，Ｑ９はオンであり、電流Ｉｂ、Ｉａは略等しくなる。このとき、出力信号ＯＵＴ，ＯＵＴＢはともにロウであり、トランジスタＱ２，Ｑ３，Ｑ５，Ｑ６がともにオンし、トランジスタＱ４，Ｑ７はともにオフする。したがって、電流源を構成するトランジスタＱ１からの電流の一部はビット線信号ＩＮとしてビット線方向に流れ、残りの一部はトランジスタＱ３，Ｑ９を通って接地端子に流れる。同様に、トランジスタＱ１からの電流の一部は基準ビット線信号ＲＥＦとして基準ビット線方向に流れ、残りの一部はトランジスタＱ６，Ｑ８を通って接地端子に流れる。
【００１７】
その後、徐々にＳＥＢ信号の電圧レベルを下げていくと、トランジスタＱ８，Ｑ９がオフする方向に動作し、トランジスタＱ８，Ｑ９のドレイン−ソース間抵抗が上昇する。これにより、トランジスタＱ８，Ｑ９のドレイン−ソース間に電流が流れにくくなり、トランジスタＱ８を流れる電流ＩｂとトランジスタＱ９を流れる電流Ｉａとの差分（Ｉｂ−Ｉａ）は、ビット線信号の電流Ｉｉｎと基準ビット線信号の電流Ｉｒｅｆとの差分（Ｉｉｎ−Ｉｒｅｆ）よりも大きくなる。この動作は電流センスと呼ばれる。図２では、Ｉｉｎ＞Ｉｒｅｆなので、電流センスによりＩｂ−Ｉａは徐々に大きくなる。
【００１８】
さらにＳＥＢ信号の電圧レベルが低下すると、電流Ｉｂが電流Ｉａよりもかなり大きくなるとともに、トランジスタＱ８，Ｑ９のドレイン−ソース間抵抗も増大するため、トランジスタＱ４のゲート電圧レベル、すなわち出力信号ＯＵＴの電圧レベルが上昇して、トランジスタＱ４がオンする方向に動作する。これにより、出力信号ＯＵＴＢの電圧レベルが下がり、出力信号ＯＵＴ，ＯＵＴＢの電圧レベル差が徐々に大きくなる。この動作は電圧センスと呼ばれる。図２では、Ｉｉｎ＞Ｉｒｅｆなので、電圧レベル差が増幅された結果、出力信号ＯＵＴがハイ、出力信号ＯＵＴＢがロウになって、論理が確定する。
【００１９】
図１のセンスアンプにイコライズ機能を追加することも可能である。図３は、イコライズ機能付きセンスアンプの一例を示す回路図である。図３のセンスアンプは、図１の回路構成に加えて、トランジスタＱ８，Ｑ９の各ドレイン間に接続されるＮＭＯＳトランジスタＱ１０を備えている。センス動作を開始する前に、イコライズ信号（以下、ＳＥＢＥＱ信号）をハイにして出力信号ＯＵＴと出力信号ＯＵＴＢの電圧レベルを一致させる。この動作はイコライズと呼ばれる。次に、ＳＥＢＥＱ信号をロウにするとイコライズが解除される。その後は、上記と同様、ＳＥＢ信号をハイから下げていくと、電流センスおよび電圧センスが行われ、出力信号ＯＵＴおよび出力信号ＯＵＴＢの論理が確定する。センス動作を開始する前にイコライズを行う理由は、いったん出力信号ＯＵＴ，ＯＵＴＢの電圧レベルを等しくしてから電流センスを開始することで、本来とは逆の電位方向に電流センスが行われないようにするためである。
【００２０】
このように、図１や図３のセンスアンプでは、ＳＥＢ信号の電圧レベルに応じて、電流センスを行った後に電圧センスを行う。したがって、ＳＥＢ信号の電圧レベルを適切に設定することが重要である。以下に説明する本実施形態では、ＳＥＢ信号の電圧レベルを最適なタイミングで制御することを特徴としている。
【００２１】
図４は本発明の第１の実施形態に係るセンスアンプ制御回路の概略構成を示すブロック図である。図４は例えば図１のセンスアンプに供給されるＳＥＢ信号（制御信号）を生成するものである。
【００２２】
図４のセンスアンプ制御回路には、外部で生成され、または内部の他の回路で生成されるＳＥＢＳＷ信号が入力される。そして、このＳＥＢＳＷ信号に同期して、センスアンプのセンス動作を制御するＳＥＢ信号を生成し、センスアンプへ供給する。
【００２３】
図４のセンスアンプ制御回路は、ＳＥＢ信号の電圧レベルを上げる充電回路（初期電圧設定回路）１と、ＳＥＢ信号の電圧レベルを下げる放電回路（制御信号レベル調整回路）２と、ＳＥＢ信号の電圧レベルを下げる速度を調整する放電調整回路（調整回路）３を備えている。
【００２４】
センスアンプ制御回路の動作を制御するＳＥＢＳＷ信号は、充電回路１、放電回路２および放電調整回路３に入力されている。また、ＳＥＢ信号は充電回路１および放電回路２から出力されており、さらに放電調整回路３に入力されている。放電調整回路３から出力される調整信号は放電回路２へ入力される。調整信号は複数個あってもよい。
【００２５】
図５は、図４の放電回路２の内部構成の一例を示す図である。図５の放電回路２は、複数の放電経路１１〜１３を備えている。ＳＥＢＳＷ信号または調整信号に応じて、ＳＥＢ信号の電圧レベルを下げる。複数の放電経路１１〜１３は、それぞれ別個の経路であってもよいし、経路の一部分を共有していてもよい。また、放電経路の数は必ずしも３つには限られない。
【００２６】
図６は、図４および図５のセンスアンプ制御回路をＭＯＳトランジスタで構成した一例を示す回路図である。
【００２７】
充電回路１は、電源端子ＶＤＤとＳＥＢ信号端子との間に接続されたＰＭＯＳトランジスタＱ２１を備えている。このトランジスタＱ２１は、ゲートに入力されるＳＥＢＳＷ信号がロウのときにオンして、ドレインであるＳＥＢ信号の電圧レベルを電源電圧ＶＤＤ（初期電圧）まで上げる。
【００２８】
放電回路２は、第１の放電経路１１（第１の経路）、第２の放電経路１２（第２の経路）および第３の放電経路１３（第３の経路）を備えている。
【００２９】
第１の放電経路１１は、トランジスタＱ２１のドレインと接地端子との間に縦続接続されたＮＭＯＳトランジスタＱ３１とＮＭＯＳトランジスタ（第１のトランジスタ）Ｑ３３により構成されている。トランジスタＱ３３のゲートには、放電調整回路３から出力された調整信号Ｖ２が供給される。この調整信号Ｖ２がハイで、かつＳＥＢＳＷ信号がハイのときに、トランジスタＱ３１，Ｑ３３がオンして、ＳＥＢ信号の電圧レベルを急激に下げる。
【００３０】
第２の放電経路１２は、トランジスタＱ２１のドレインと接地端子との間に縦続接続されたＮＭＯＳトランジスタＱ３１、ＮＭＯＳトランジスタＱ３２およびＮＭＯＳトランジスタＱ３４により構成されている。トランジスタＱ３２，Ｑ３４は抵抗（インピーダンス素子）として作用する。第１の放電経路１１を介して電流が流れにくくなった後に、トランジスタＱ３１，Ｑ３２，Ｑ３４を介して電流が流れ、ＳＥＢ信号の電圧レベルを緩やかに下げる。
【００３１】
第３の放電経路１３は、トランジスタＱ２１のドレインと接地端子との間に縦続接続されたＮＭＯＳトランジスタＱ３１、ＮＭＯＳトランジスタＱ３２およびＮＭＯＳトランジスタＱ３５（第２のトランジスタ）により構成されている。トランジスタＱ３５のゲートには、放電調整回路３から出力された調整信号Ｖ３が供給される。この調整信号Ｖ３がハイで、かつＳＥＢＳＷ信号がハイのときに、トランジスタＱ３１，Ｑ３２，Ｑ３５がオンして、ＳＥＢ信号の電圧レベルを急激に下げる。
【００３２】
このように、放電回路２において、トランジスタＱ３１は、第１の放電経路１１、第２の放電経路１２および第３の放電経路１３で共有されている。また、トランジスタＱ３２は、第２の放電経路１２と第３の放電経路１３で共有されている。
【００３３】
放電調整回路３は、インバータ４１と、インバータ４２と、電源端子ＶＤＤと接地端子間に縦続接続されたＰＭＯＳトランジスタＱ２２およびＮＭＯＳトランジスタＱ３６と、遅延反転回路（遅延回路）４３とを備えている。第１のインバータ４１は、ＳＥＢＳＷ信号を入力とし、その反転信号Ｖ０を出力する。この反転信号Ｖ０はトランジスタＱ２２のゲートに入力される。第２のインバータ４２は、トランジスタＱ２２，Ｑ３６の接続ノードの信号Ｖ１を入力とし、その反転信号Ｖ２を出力する。遅延反転回路４３は、信号Ｖ２を一定の遅延時間τだけ遅延および反転させた信号Ｖ３を出力する。遅延反転回路４３は、例えば奇数段のＣＭＯＳインバータにより構成できる。
【００３４】
放電調整回路３は、上述のように、信号Ｖ２とＶ３を調整信号として生成し、放電回路２へ供給する。本明細書では信号Ｖ２を第１の調整信号、信号Ｖ３を第２の調整信号と呼ぶ。
【００３５】
図７は、図６の各部の電圧波形図である。図７の横軸は時間、縦軸は各部の電圧レベルを表している。図７を参照しながら、図６のセンスアンプ制御回路の動作を説明する。
【００３６】
まず、ＳＥＢＳＷ信号をロウに初期化すると（時刻ｔ１）、トランジスタＱ２１がオンしてＳＥＢ信号はハイ（初期電圧）になる（充電期間ｔ１〜ｔ２）。この期間内は、放電調整回路３内のトランジスタＱ３６がオンし、インバータ４２が出力する信号Ｖ２はハイになり、トランジスタＱ３３はオン状態である。ただし、トランジスタＱ３１がオフしているため、放電回路２内の第１〜第３の放電経路１１〜１３はいずれも遮断されている。
【００３７】
次に、ＳＥＢＳＷ信号をハイとすると（時刻ｔ２）、トランジスタＱ２１がオフしてＳＥＢ信号の電圧レベルを上げる動作は終了し、センス動作が開始される。このとき、放電調整回路３内のトランジスタＱ２２がオンし、インバータ４２の入力電圧レベルは上昇する。ＳＥＢＳＷ信号がハイになった直後は、インバータ４２の入力電圧レベルが閾値電圧を超えていないため、インバータ４２の出力論理は反転しない。したがって、トランジスタＱ３３はオン状態を維持している。また、ＳＥＢＳＷ信号がハイなので、トランジスタＱ３１もオンする。よって、主にトランジスタＱ３１，Ｑ３３、すなわち、第１の放電経路１１により電流が流れて、ＳＥＢ信号の電圧レベルを急速に下げる（放電期間ｔ２〜ｔ３）。
【００３８】
ＳＥＢ信号がハイとロウの中間電圧程度まで下がってくると、インバータ４２が出力する信号Ｖ２の論理が反転してロウとなるため、トランジスタＱ３３がオフする。これにより第１の放電経路１１が遮断される。そこで、トランジスタＱ３１を流れる電流は、トランジスタＱ３３に流れる代わりに、第２の放電経路１２内のトランジスタＱ３２，Ｑ３４を通って流れる。トランジスタＱ３２，Ｑ３４は抵抗として作用するため、あまり大きな電流は流れず、ＳＥＢ信号の電圧レベルは徐々に下がる（放電期間ｔ３〜ｔ４）。この期間内に、センスアンプは電流センスを行う。
【００３９】
図７に示すように、放電期間ｔ３〜ｔ４では、放電期間ｔ２〜ｔ３や、後述する放電期間ｔ４〜ｔ５に比べて、ＳＥＢ電圧の変化が緩やかである。仮に、放電期間ｔ３〜ｔ４でのＳＥＢ電圧の変化（傾き）が大きいと、十分な電流センス期間が確保できないため、上述したように、センスアンプの出力信号（図１や図３の出力信号ＯＵＴ，ＯＵＴＢ）の初期電圧の状態が正常でない場合、誤動作が発生するおそれがある。本実施形態のように、第２の放電経路１２がＳＥＢ電圧を徐々に下げ、放電期間ｔ３〜ｔ４でのＳＥＢ電圧の変化を小さくすることで、十分な電流センス期間を確保し、誤動作を抑えることができる。
【００４０】
さらに、信号Ｖ２がロウになった時点から遅延時間τ経過後、遅延反転回路４３の出力信号Ｖ３はハイになる。これにより、トランジスタＱ３５がオンし、トランジスタＱ３１，Ｑ３２，Ｑ３５、すなわち、第３の放電経路１３がＳＥＢ信号の電圧レベルを急速に下げる（放電期間ｔ４〜ｔ５）。ＳＥＢ信号がロウに近くなるとセンスアンプは電圧センスが可能である。
【００４１】
なお、遅延時間τは、ＣＭＯＳインバータを適切な段数用いて遅延反転回路４３を構成すること等により調整可能である。遅延反転回路４３で適切な遅延時間τを設定することにより、センスアンプが誤動作しない必要十分な電流センス期間を確保できる。
【００４２】
このように、第１の実施形態では、センス動作開始後、まず第１の放電経路１１により、ＳＥＢ信号の電圧レベルを急速に中間電圧程度まで下げるため、迅速に電流センスを開始することができる。その後、遅延時間τが経過するまでは、第２の放電経路１２がＳＥＢ信号の電圧レベルを徐々に下げるため、必要十分な電流センス可能期間を確保できる。さらに遅延時間τ経過後は、第３の放電経路１３がＳＥＢ信号の電圧レベルを急速に下げるため、迅速に電圧センスに移行できる。すなわち、放電調整回路３により、ＳＥＢ信号の電圧レベルを３段階で下げるようにしたため、電流センス期間と電圧センス期間の双方を最適化することができ、センスアンプの誤動作を防止しつつ、高速動作を実現できる。
【００４３】
（第２の実施形態）
第１の実施形態は、３つの放電経路を備えていたが、以下に説明する第２の実施形態は、２つの放電経路を備えることを特徴とする。
【００４４】
図８は、本発明の第２の実施形態に係るセンスアンプ制御回路の回路図である。図８では、図６と共通する構成部分には同一符号を付しており、以下では、相違点を中心に説明する。図８のセンスアンプ制御回路は、図６と比べて、放電回路２の内部構成が異なっている。図８の放電回路２は、第１の放電経路１１および第２の放電経路１２のみを備えている。より具体的には、図８の放電回路２は、縦続接続されたトランジスタＱ３１とＱ３３から構成される第１の放電経路１１と、縦続接続されたトランジスタＱ３１と抵抗４５とトランジスタＱ３４から構成される第２の放電経路１２とを有する。つまり、図８の放電回路２は、図６のトランジスタＱ３２を抵抗４５で置換し、遅延反転回路４３およびトランジスタＱ３５を削除した構成になっている。
【００４５】
図９は、図８の各部の電圧波形図であり、縦軸と横軸は図７と同様である。図９を参照しながら、図８のセンスアンプ制御回路の動作を、図６との相違点を中心に説明する。
【００４６】
ＳＥＢＳＷ信号をロウに初期化すると（時刻ｔ１）、ＳＥＢ信号はハイ（初期電圧）になる（充電期間ｔ１〜ｔ２）。時刻ｔ２で、ＳＥＢＳＷ信号をハイとすると、第１の放電経路１１により電流が流れて、ＳＥＢ信号の電圧レベルを急速に下げる（放電期間ｔ２〜ｔ３）。ＳＥＢ信号がハイとロウの中間電圧程度まで下がってくると、インバータ４２が出力する信号Ｖ２の論理が反転してロウとなるため、トランジスタＱ３３がオフする。これにより第１の放電経路１１が遮断される。以上は、図６のセンスアンプ制御回路の動作と同様である。
【００４７】
その後、トランジスタＱ３１を流れる電流は、トランジスタＱ３３に流れる代わりに、第２の放電経路１２内の抵抗４５およびトランジスタＱ３４を通って流れる。ＳＥＢ信号の電圧レベルがハイとロウの中間電圧程度である期間内に、センスアンプは電流センスを行う。第２の放電経路１２はトランジスタＱ３１と抵抗４５とトランジスタＱ３４の直列接続であるため、あまり大きな電流は流れず、ＳＥＢ信号の電圧レベルは徐々に下がる（放電期間ｔ３〜ｔ４）。
【００４８】
この結果、ＳＥＢ信号の電圧レベルがロウに近くなると、センスアンプは電圧センスを行う。
【００４９】
このように、第２の実施形態では、第１の実施形態よりも放電経路の数を減らして回路構成を簡略化しているが、第１の実施形態と同様に、電流センス期間を十分に確保でき、簡易な回路構成でありながら、センスアンプの誤動作を確実に防止できる。また、第２の実施形態では、回路部品点数の削減と消費電力の低減を図ることができる。
【００５０】
（第３の実施形態）
第３の実施形態は、イコライズ機能付きセンスアンプを制御する際に、十分なイコライズ期間を確保した後にセンス動作を行うものである。
【００５１】
図１０は、本発明の第３の実施形態に係るセンスアンプ制御回路の概略構成を示す図である。図１０は、例えば図３のセンスアンプに供給されるＳＥＢＥＱ信号（イコライズ制御信号）とＳＥＢ信号を生成するものである。以下では、第１の実施形態との相違点を中心に説明する。
【００５２】
図１０のセンスアンプ制御回路は、偶数段のインバータから成るＳＥＢＥＱ生成回路５１と、偶数段のインバータから成るＳＥＢＥＱ遅延回路（イコライズ遅延回路）５２と、ＮＯＲ回路から成るＳＥＢＳＷ生成回路（調整信号制御回路）５３と、ＳＥＢ生成回路５４とを備えている。ＳＥＢ生成回路５４は、図４〜図６または図８のセンスアンプ制御回路と同様に構成されている。すなわち、第３の実施形態に係るセンスアンプ制御回路は、第１および第２の実施形態に係るセンスアンプ制御回路に、ＳＥＢＥＱ生成回路５１、ＳＥＢＥＱ遅延回路５２およびＳＥＢＳＷ生成回路５３を追加したものである。以下では、ＳＥＢ生成回路５４が、第１の実施形態に係る図６のセンスアンプ制御回路である場合を例に取って説明する。
【００５３】
ＳＥＢＥＱ生成回路５１は、ＳＥＢＥＱＳＷ信号を入力としてＳＥＢＥＱ信号を出力し、センスアンプへ供給すると共にＳＥＢＥＱ遅延回路５２とＳＥＢＳＷ生成回路５３へ入力する。ＳＥＢＥＱ遅延回路５２は、ＳＥＢＥＱ信号を所定の遅延時間τ２だけ遅延させた信号（イコライズ遅延信号）Ｖ１１を出力する。ＳＥＢＳＷ生成回路５３は、ＳＥＢＥＱ信号と信号Ｖ１１とのＮＯＲ演算結果をＳＥＢＳＷ信号（ＳＥＢ生成回路５４の制御信号）として出力する。ＳＥＢ生成回路５４は、ＳＥＢＳＷ信号に応じてＳＥＢ信号を出力し、センスアンプへ供給する。
【００５４】
図１１は、図１０の各部の電圧波形図である。図１１の横軸は時間、縦軸は各部の電圧レベルを表している。図１１を参照しながら、図１０のセンスアンプ制御回路の動作を説明する。
【００５５】
まず、ＳＥＢＥＱＳＷ信号をハイに初期化すると（時刻ｔ１１）、ＳＥＢＥＱ生成回路５１はＳＥＢＥＱ信号をハイとし、センスアンプはイコライズを行う（イコライズ期間ｔ１１〜ｔ１２）。その後、時刻ｔ１２でＳＥＢＥＱＳＷ信号がロウになると（ｔ１２）、ＳＥＢＥＱ信号はロウとなり、イコライズが解除される。
【００５６】
一方、ＳＥＢＥＱ信号がハイの期間、ＳＥＢＳＷ生成回路５３が出力するＳＥＢＳＷ信号はロウであるから、第１の実施形態で述べたとおり、ＳＥＢ信号はハイ（初期電圧）となる（充電期間ｔ１１〜ｔ１４）。このように、センスアンプがイコライズを行っている間は、ＳＥＢ信号はハイに設定され、センス動作は行われない。これにより、イコライズの期間を十分に確保できる。
【００５７】
さらに、ＳＥＢＥＱ信号がロウとなった時点から遅延時間τ２経過後、ＳＥＢＥＱ遅延回路５２が出力する信号Ｖ１１はロウとなる（時刻ｔ１４）。すると、ＳＥＢＳＷ生成回路５３は、入力信号であるＳＥＢＥＱ信号と信号Ｖ１１が共にロウになるため、ＳＥＢＳＷ信号はハイになる。これにより、ＳＥＢ生成回路５４はセンス動作を開始し、第１の実施形態で述べたとおりＳＥＢ信号の電圧レベルを３段階に下げていく動作を行う（放電期間ｔ１４〜ｔ１５）。
【００５８】
なお、遅延時間τ２は、ＣＭＯＳインバータを適切な段数用いてＳＥＢＥＱ遅延回路５２を構成すること等により調整可能であり、イコライズ解除後にセンス動作を開始するための最適な遅延時間を設定することができる。
【００５９】
このように、第３の実施形態では、まず、ＳＥＢＥＱ生成回路５１によりイコライズ機能付きセンスアンプのイコライズを行い、続いてイコライズを解除した後に、ＳＥＢ生成回路５４により、センス動作を開始する。すなわち、ＳＥＢＥＱ遅延回路５２により、センスアンプのイコライズが終わった後にセンス動作を開始するようにしたため、第１の実施形態の効果に加えて、十分なイコライズ期間を確保できる。これにより、センスアンプの誤動作防止と高速動作が可能となる。
【００６０】
図６や図８、１０のセンスアンプ制御回路は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、センスアンプ制御回路内のＭＯＳトランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にしたセンスアンプ制御回路を構成してもよい。この場合、ＳＥＢ信号の充放電タイミングが上記の回路とは逆になり、放電調整回路３に換えて、充電調整回路を設ける等の変更が必要となるが、基本的な動作原理は同じである。
【００６１】
上述した各実施形態では、センスアンプとは別個にセンスアンプ制御回路を設ける例を説明したが、センスアンプとセンスアンプ制御回路を一体に形成してもよい。すなわち、上述したセンスアンプ制御回路を内蔵するセンスアンプを同じ半導体基板上に形成してもよい。
【００６２】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【００６３】
【図１】センスアンプの一例を示す回路図。
【図２】ＳＥＢ信号の電圧レベル、電流センスおよび電圧センスの関係を説明する図。
【図３】イコライズ機能付きセンスアンプの一例を示す回路図。
【図４】本発明の第１の実施形態に係るセンスアンプ制御回路の概略構成を示すブロック図。
【図５】図４の放電回路２の内部構成の一例を示す図。
【図６】図４および図５のセンスアンプ制御回路をＭＯＳトランジスタで構成した一例を示す回路図。
【図７】図６の各部の電圧波形図。
【図８】本発明の第２の実施形態に係るセンスアンプ制御回路の回路図。
【図９】図８の各部の電圧波形図。
【図１０】本発明の第３の実施形態に係るセンスアンプ制御回路の概略構成を示す図。
【図１１】図１０の各部の電圧波形図。
【符号の説明】
【００６４】
１  充電回路（初期電圧設定回路）
２  放電回路（制御信号レベル調整回路）
３  放電調整回路（調整回路）
１１  第１の放電経路（第１の経路）
１２  第２の放電経路（第２の経路）
１３  第３の放電経路（第３の経路）
３３  Ｎ型ＭＯＳトランジスタ（第１のトランジスタ）
３５  Ｎ型ＭＯＳトランジスタ（第２のトランジスタ）
４３  遅延反転回路（遅延回路）
５２  ＳＥＢＥＱ遅延回路（イコライズ遅延回路）
５３  ＳＥＢＳＷ生成回路（調整信号制御回路）
５４  ＳＥＢ生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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