(57)【要約】【課題】急峻に変化する試験信号或いは緩やかに変化する試験信号を生成することができ、これにより試験に要する時間の短縮やＤＵＴに合わせた柔軟な対応を図ることができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、ＤＵＴ４０−１〜４０−ｎに印加すべき試験信号を出力するＤＡＣ３１と、ＤＡＣ３１から出力される試験信号をＤＵＴ４０−１〜４０−ｎに印加するか否かを切り替えるリレー３３−１〜３３−ｎと、２つの入力端の切り替えに要する時間がＤＡＣ３１のセトリング時間よりも短く、一方の入力端に入力されるＤＡＣ３１からの試験信号及び他方の入力端に入力される信号の何れか一方をリレー３３−１〜３３−ｎにそれぞれ出力するマルチプレクサ３２−１〜３２−ｎと、ＤＡＣ３１に対する試験信号の出力制御及びマルチプレクサ３２−１〜３２−ｎにおける切り替え制御を行う制御部１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスに印加すべき試験信号を出力する第１出力部と、当該第１出力部から出力される試験信号を前記半導体デバイスに印加するか否かを切り替えるスイッチ部とを備える半導体試験装置において、
２つの入力端を有し、当該入力端の切り替えに要する時間が、前記第１出力部から出力される前記試験信号の電圧が所定の電圧になるまでに要する時間よりも短く、一方の入力端に入力される前記第１出力部からの試験信号及び他方の入力端に入力される信号の何れか一方を前記スイッチ部に出力する切替部と、
前記第１出力部に対する前記試験信号の出力制御及び前記切替部における切り替え制御を行う制御部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記スイッチ部及び前記切替部は、並列して試験が可能な前記半導体デバイスの数だけ前記第１出力部に対応してそれぞれ設けられていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記切替部の他方の入力端は、接地されていることを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
出力端が前記切替部の他方の入力端に接続されており、前記半導体デバイスに印加すべき試験信号を出力する第２出力部を備えることを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項５】
前記制御部は、前記第１，第２出力部からそれぞれ出力される試験信号の電圧が交互に高くなり、且つ電圧が高い方の試験信号が前記スイッチ部に出力されるように前記第１，第２出力部及び前記切替部を制御することを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記試験信号の出力制御と前記切替部における切り替え制御とを同期させて行わせる同期トリガ信号を前記制御部に出力する同期制御装置を備えることを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、周知の通り、半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加して得られる信号と予め定められた期待値とを比較してパス／フェイルを判断することによりＤＵＴの良／不良を試験する。近年においては、ＤＵＴの試験効率を向上させるために、複数ＤＵＴの並列試験を可能とする半導体試験装置の開発が盛んに行われている。特に、メモリデバイスの試験を行うメモリ試験装置においては、五百を越えるメモリデバイスの並列試験が可能なものも実用化されている。
【０００３】
この半導体試験装置で行われる試験の一種に直流試験がある。直流試験とは、半導体デバイスの特定のピンに直流信号を印加したときに測定される直流信号が予め定められた規格内であるか否かを判定する試験である。この直流試験を実現するために、半導体試験装置は、ＤＵＴに印加する試験信号（直流信号）を生成する複数のディジタル／アナログ変換器（ＤＡＣ）と、ＤＡＣによって生成された試験信号の各々をＤＵＴに印加するか否かを切り換える複数のリレーとを備えており、ユーザの指示に基づいたＤＡＣの出力電圧の設定及びリレーの開閉制御を行うことにより、ユーザの所望の電圧をユーザの所望のＤＵＴのピンに印加することが可能である。
【０００４】
ＤＡＣから試験信号が出力されている状態でリレーをオフ状態（開状態）からオン状態（閉状態）にすると、チャタリング等が原因でユーザの意図する電圧とは異なる電圧がＤＵＴに印加されてしまい、誤った試験結果が得られてしまうことがある。これを防止するため、半導体試験装置では、ＤＡＣに対する出力電圧の設定及びリレーの開閉制御を終えた後に、ＤＡＣからの試験信号の出力を開始させる出力開始制御が行われる。また、複数のＤＡＣから異なるタイミングで試験信号を出力させる必要がある場合には、以上の制御（ＤＡＣに対する出力電圧の設定、ＤＡＣに接続されたリレーの開閉制御、及びＤＡＣに対する出力開始制御）がＤＡＣ毎に順次行われる。
【０００５】
ここで、ＤＡＣに対する出力開始制御を行ってから、ＤＡＣの出力信号が設定された電圧に収束するまでには所定の時間（セトリング時間）が必要であり、このセトリング時間が経過するまではＤＵＴの試験を行うことはできない。このため、セトリング時間が短いＤＡＣを備えれば、その分だけ試験時間を短縮することができると考えられる。以下の特許文献１には、セトリング時間を短縮したＤＡＣの一例が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２３６３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、半導体試験装置には極めて多くのＤＡＣが設けられており、全てのＤＡＣのセトリングを等しくするのは困難であるため、ＤＡＣのセトリング時間はある程度のバラツキが生ずる。このバラツキがあると、例えばあるＤＡＣから出力される試験信号が、設定された電圧に収束する前にＤＵＴに印加されてしまい、誤った試験結果が得られることがある。これを回避するためには、ＤＡＣに対する出力開始制御を行ってから、ＤＡＣの最も長いセトリング時間が経過した後でＤＵＴの試験を開始する必要があり、試験時間を長引かせる一因になっているという問題がある。
【０００８】
また、複数のＤＡＣから異なるタイミングで試験信号を出力させる必要がある場合には、各々のＤＡＣに対して出力電圧の設定を順次行う必要がある。すると、ＤＡＣの出力電圧を設定するためのオーバーヘッドが大きくなり、これによっても試験時間が長くなるという問題がある。オーバーヘッドは、ＤＵＴの並列数に比例して増大するため、並列数が大きなメモリ試験装置において問題になる。
【０００９】
ここで、ＤＵＴに印加する試験信号は、前述した通り、試験時間を考慮すると短い時間で変化する信号（急峻に立ち上がる信号、或いは急峻に立ち下がる信号）であるのが望ましい。しかしながら、ＤＵＴの種類によっては、長い時間をかけて緩やかに変化する信号（なだらかに立ち上がる信号、或いはなだらかに立ち下がる信号）が要求されることもあり、何れの信号にも柔軟に対応する必要がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、急峻に変化する試験信号或いは緩やかに変化する試験信号を生成することができ、これにより試験に要する時間の短縮やＤＵＴに合わせた柔軟な対応を図ることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（４０−１〜４０−ｎ）に印加すべき試験信号を出力する第１出力部（３１）と、当該第１出力部から出力される試験信号を前記半導体デバイスに印加するか否かを切り替えるスイッチ部（３３−１〜３３−ｎ）とを備える半導体試験装置（１、２）において、２つの入力端を有し、当該入力端の切り替えに要する時間が、前記第１出力部から出力される前記試験信号の電圧が所定の電圧になるまでに要する時間よりも短く、一方の入力端に入力される前記第１出力部からの試験信号及び他方の入力端に入力される信号の何れか一方を前記スイッチ部に出力する切替部（３２−１〜３２−ｎ）と、前記第１出力部に対する前記試験信号の出力制御及び前記切替部における切り替え制御を行う制御部（１２）とを備えることを特徴としている。
この発明によると、第１出力部から試験信号を出力するか否かが制御部によって制御されるとともに、制御部の制御によって第１出力部から出力された試験信号をスイッチ部に出力するか否かが制御部による切替部の切り替えによって制御される。
また、本発明の半導体試験装置は、前記スイッチ部及び前記切替部が、並列して試験が可能な前記半導体デバイスの数だけ前記第１出力部に対応してそれぞれ設けられていることを特徴としている。
また、本発明の半導体試験装置は、前記切替部の他方の入力端が、接地されていることを特徴としている。
或いは、本発明の半導体試験装置は、出力端が前記切替部の他方の入力端に接続されており、前記半導体デバイスに印加すべき試験信号を出力する第２出力部（３４）を備えることを特徴としている。
ここで、本発明の半導体試験装置において、前記制御部は、前記第１，第２出力部からそれぞれ出力される試験信号の電圧が交互に高くなり、且つ電圧が高い方の試験信号が前記スイッチ部に出力されるように前記第１，第２出力部及び前記切替部を制御することを特徴としている。
また、本発明の半導体試験装置は、前記試験信号の出力制御と前記切替部における切り替え制御とを同期させて行わせる同期トリガ信号（Ｔｒ）を前記制御部に出力する同期制御装置（１１）を備えることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、第１出力部から試験信号を出力するか否かを制御部によって制御しているとともに、制御部の制御によって第１出力部から出力された試験信号をスイッチ部に出力するか否かを制御部による切替部の切り替えによって制御しているため、急峻に変化する試験信号を生成することができ、これにより試験に要する時間を短縮することができる効果がある。
また、出力端が切替部の他方の入力端に接続された第２出力部を設け、第１，第２出力部からそれぞれ出力される試験信号の電圧が交互に高くなり、且つ電圧が高い方の試験信号がスイッチ部に出力されるように前記第１，第２出力部及び前記切替部を制御することで急峻に変化する試験信号のみならず緩やかに変化する試験信号を生成することができる。これにより、試験に要する時間の短縮やＤＵＴに合わせた柔軟な対応を図ることができるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】本発明の第１実施形態による半導体試験装置１の動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。
【図４】本発明の第２実施形態による半導体試験装置により生成される試験信号の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。
【００１５】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、制御端末１１（同期制御装置）、制御部１２、及び試験信号生成部１３−１〜１３−ｍ（ｍは２以上の整数）を備えており、被試験対象としての半導体デバイス（ＤＵＴ）４０−１〜４０−ｎ（ｎは２以上の整数）に試験信号（直流信号）を印加してＤＵＴ４０−１〜４０−ｎの試験（直流試験）を行う。
【００１６】
尚、半導体試験装置１は、直流試験を実現するために、ＤＵＴ４０−１〜４０−ｎに印加する試験信号を生成する構成と、ＤＵＴ４０−１〜４０−ｎから得られる直流信号を測定する構成とを備える。図１においては、図示を簡単にするために、ＤＵＴ４０−１〜４０−ｎに印加する試験信号を生成する構成のみを図示し、ＤＵＴ４０−１〜４０−ｎから得られる直流信号を測定する構成の図示は省略している。
【００１７】
制御端末１１は、ユーザによって作成された試験プログラム又はユーザの指示に基づいて、制御部１２に対して半導体試験装置１の動作を制御するための各種信号を出力するものであり、例えばパーソナルコンピュータ又はワークステーション等によって実現される。具体的に、制御端末１１から出力される各種信号としては、同期トリガ信号Ｔｒ、設定信号Ｃ１、並びにＤＡＣ制御部２３及びリレー制御部２４の各々に対して制御開始を指示するコマンド等が挙げられる。
【００１８】
上記の同期トリガ信号Ｔｒは、試験信号生成部１３−１〜１３−ｍに設けられるディジタル／アナログ変換器（ＤＡＣ）３１とマルチプレクサ（ＭＵＸ）３２−１〜３２−ｎとの動作を同期させるための信号である。また、上記の設定信号Ｃ１は、試験信号生成部１３−１〜１３−ｍに設けられるＤＡＣ３１から出力される試験信号の電圧値及び試験信号の出力順を設定するとともに、リレー３３−１〜３３−ｎのオン状態・オフ状態を設定するための信号である。尚、試験信号生成部１３−１〜１３−ｍに設けられる上記のＤＡＣ３１、マルチプレクサ３２−１〜３２−ｎ、及びリレー３３−１〜３３−ｎの詳細については後述する。
【００１９】
制御部１２は、インターフェイス部２１、シーケンス制御部２２、ＤＡＣ制御部２３、及びリレー制御部２４を備えており、制御端末１１から出力される同期トリガ信号Ｔｒ、設定信号Ｃ１、及び各種コマンドに基づいて試験信号生成部１３−１〜１３−ｍを制御するための各種制御信号を出力する。制御部１２から出力される各種制御信号によって、ＤＵＴ４０−１〜４０−ｎに印加する試験信号の生成及び印加タイミングが制御される。
【００２０】
具体的に、制御部１２から出力される各種制御信号としては、ＤＡＣ制御信号Ｃ１０、リレー制御信号Ｃ２０−１〜Ｃ２０−ｍ、及び切り替え制御信号Ｃ３０−１〜Ｃ３０−ｍが挙げられる。上記のＤＡＣ制御信号Ｃ１０は、試験信号生成部１３−１〜１３−ｍの各々に設けられるＤＡＣ３１から出力される試験信号の電圧値を制御するとともに、試験信号の出力タイミングを制御する信号である。リレー制御信号Ｃ２０−１〜Ｃ２０−ｍは、試験信号生成部１３−１〜１３−ｍの各々に設けられるリレー３３−１〜３３−ｎのオン状態・オフ状態を制御する信号である。切り替え制御信号Ｃ３０−１〜Ｃ３０−ｍは、試験信号生成部１３−１〜１３−ｍの各々に設けられるマルチプレクサ３２−１〜３２−ｎの切り替え制御を行う信号である。
【００２１】
インターフェイス部２１は、制御端末１１に対するインターフェイス機能と、制御端末１１から出力される設定信号Ｃ１を記憶するレジスタ群を備える。具体的には、試験信号生成部１３−１〜１３−ｍに設けられるＤＡＣ３１から出力される試験信号の電圧値を示す情報を記憶する第１レジスタ群、試験信号生成部１３−１〜１３−ｍの各々に設けられるＤＡＣ３１からの試験信号の出力順を示す情報を記憶する第２レジスタ群、及びリレー３３−１〜３３−ｎのオン状態・オフ状態を示す情報を記憶する第３レジスタ群を備える。
【００２２】
シーケンス制御部２２は、インターフェイス部２１に設けられた上記の第２レジスタ群の内容を読み出し、制御端末１１からの同期トリガ信号Ｔｒに基づいて、ＤＡＣ３１からの試験信号の出力を開始させる制御信号をＤＡＣ制御部２３に対して出力するとともに上記の切り替え制御信号Ｃ３０−１〜Ｃ３０−ｍの何れかを出力する。ここで、シーケンス制御部２２は、ＤＡＣ３１とマルチプレクサ３２−１〜３２−ｎとの動作が同期するように、上記のＤＡＣ制御部２３に対する制御信号と切り替え制御信号Ｃ３０−１〜Ｃ３０−ｎの何れかとを出力する。
【００２３】
ＤＡＣ制御部２３は、インターフェイス部２１に設けられた上記の第１レジスタ群の内容を読み出し、試験信号生成部１３−１〜１３−ｍに設けられるＤＡＣ３１から出力される試験信号の電圧値を制御するＤＡＣ制御信号Ｃ１０を出力する。また、シーケンス制御部２２から出力される制御信号に基づいて、試験信号生成部１３−１〜１３−ｍに設けられるＤＡＣ３１からの試験信号の出力を開始させるＤＡＣ制御信号Ｃ１０を出力する。リレー制御部２４は、インターフェイス部２１に設けられた上記の第３レジスタ群の内容を読み出し、試験信号生成部１３−１〜１３−ｍに設けられるリレー３３−１〜３３−ｎのオン状態・オフ状態を制御するリレー制御信号Ｃ２０−１〜Ｃ２０−ｍを出力する。
【００２４】
試験信号生成部１３−１〜１３−ｍは、ＤＡＣ３１（第１出力部）、マルチプレクサ３２−１〜３２−ｎ（切替部）、及びリレー３３−１〜３３−ｎ（スイッチ部）をそれぞれ備えており、制御部１２から出力されるＤＡＣ制御信号Ｃ１０、リレー制御信号Ｃ２０−１〜Ｃ２０−ｍ、及び切り替え制御信号Ｃ３０−１〜Ｃ３０−ｍに基づいてＤＵＴ４０−１〜４０−ｎに印加する試験信号を生成し、生成した試験信号をＤＵＴ４０−１〜４０−ｎに印加するか否かを切り替える。尚、試験信号生成部１３−１〜１３−ｍは同様の構成であるため、以下では試験信号生成部１３−１を例に挙げて説明し、試験信号生成部１３−２〜１３−ｍについての詳細な説明は省略する。
【００２５】
ＤＡＣ３１は、ＤＡＣ制御部２３から出力されるＤＡＣ制御信号Ｃ１０に基づいた電圧値を有する試験信号を、ＤＡＣ制御信号Ｃ１０に基づいたタイミングで出力する。尚、ＤＡＣ３１が試験信号の出力を開始してから、ＤＡＣ制御信号Ｃ１０に基づいた電圧値に収束するまではある程度の時間（セトリング時間）を要する。試験信号生成部１３−１〜１３−ｍに設けられたＤＡＣ３１のセトリング時間は全て等しいという訳ではなく、ある程度のバラツキを有している。
【００２６】
マルチプレクサ３２−１〜３２−ｎは、一方の入力端がＤＡＣ３１の出力端に接続されているとともに他端が接地された２つの入力端と１つの出力端とを有しており、切り替え制御信号Ｃ３０−１に基づいて出力端に接続される入力端の切り替えを行う。これらマルチプレクサ３２−１〜３２−ｎは、急峻に変化する試験信号をＤＵＴ４０−１〜４０−ｎに印加するために、入力端の切り替えに要する時間がＤＡＣ３１のセトリング時間よりも十分短いものが用いられる。入力端の切り替えに要する時間がＤＡＣ３１のセトリング時間よりも短ければ、電子式のもの以外に機械式のものを用いることができる。
【００２７】
リレー３３−１〜３３−ｎは、一端がマルチプレクサ３２−１〜３２−ｎの出力端にそれぞれ接続されており、ＤＡＣ３１から出力されてマルチプレクサ３２−１〜３２−ｎを介した試験信号をＤＵＴ４０−１〜４０−ｎに印加するか否かをリレー制御信号Ｃ２０−１に基づいて切り替える。このリレー３３−１〜３３−ｎは、ＤＵＴ４０−１〜４０−ｎに対して試験信号を印加するか否かの切り替えに用いられるものであるため、機械式のリレー及び電子式のリレーの何れをも用いることができる。尚、マルチプレクサ３２−１〜３２−ｎ及びリレー３３−１〜３３−ｎは、同時に試験が可能なＤＵＴ４０−１〜４０−ｎの数だけＤＡＣ３１に対応して設けられている。
【００２８】
リレー３３−１〜３３−ｎの他端は、ＤＵＴ４０−１〜４０−ｎの特定ピン（例えば、第１ピン）にそれぞれ接続されている。尚、他の試験信号生成部１３−２〜１３−ｍに設けられるリレー３３−１〜３３−ｎ（図示省略）は、ＤＵＴ４０−１〜４０−ｎの上記の特定ピン以外のピンに接続されている。例えば、試験信号生成部１３−２に設けられるリレー３３−１〜３３−ｎ（図示省略）の他端はＤＵＴ４０−１〜４０−ｎの第２ピンにそれぞれ接続され、試験信号生成部１３−ｍに設けられるリレー３３−１〜３３−ｎ（図示省略）の他端はＤＵＴ４０−１〜４０−ｎの第ｍピンにそれぞれ接続される。
【００２９】
次に、上記構成における半導体試験装置１の動作について説明する。図２は、本発明の第１実施形態による半導体試験装置１の動作を説明するためのタイミングチャートである。尚、以下では理解を容易にするために、試験信号生成部１３−１に設けられたＤＡＣ３１、マルチプレクサ３２−１、及びリレー３３−１と、試験信号生成部１３−２に設けられた不図示のＤＡＣ３１、マルチプレクサ３２−１、及びリレー３３−１とを制御してＤＵＴ４０−１に試験信号を印加する場合の動作を例に挙げて説明する。初期状態では、上記のマルチプレクサ３２−１は接地された入力端に切り替えられており、リレー３３−１はオフ状態であるとする。
【００３０】
ＤＵＴ４０−１〜４０−ｎに対する直流試験が開始されると、まずユーザによって作成された試験プログラム又はユーザの指示に基づいて制御端末１１から設定信号Ｃ１が出力される。この設定信号Ｃ１は、制御部１２のインターフェイス部２１に入力されてインターフェイス部２１に設けられたレジスタ群に記憶される。具体的には、試験信号生成部１３−１〜１３−ｍに設けられたＤＡＣ３１から出力される試験信号の電圧値を示す情報が第１レジスタ群に記憶され、それらＤＡＣ３１からの試験信号の出力順を示す情報が第２レジスタ群に記憶され、リレー３３−１〜３３−ｎのオン状態・オフ状態を示す情報が第３レジスタ群に記憶される。
【００３１】
次に、制御端末１１から制御部１２に対し、リレー制御部２４に制御を開始させるコマンド（リレーオンコマンド）が出力される（時刻ｔ１）。このリレーオンコマンドはインターフェイス部２１を介してリレー制御部２４及びシーケンス制御部２２に入力される。すると、インターフェイス部２１に設けられた第３レジスタ群の内容がリレー制御部２４によって読み出され、リレー制御部２４から試験信号生成部１３−１，１３−２に対してリレー制御信号Ｃ２０−１，Ｃ２０−２が出力されて試験信号生成部１３−１，１３−２に設けられたリレー３３−１が共にオン状態になる。
【００３２】
また、以上の動作と並行して、インターフェイス部２１に設けられた第２レジスタ群の内容がシーケンス制御部２２によって読み出され、シーケンス制御部２２からＤＡＣ制御部２３に対し、試験信号生成部１３−１に設けられたＤＡＣ３１から試験信号を出力させるべき旨を示す制御信号が出力される。これにより、ＤＡＣ制御部２３から試験信号生成部１３−１に対してＤＡＣ制御信号Ｃ１０が出力され、試験信号生成部１３−１に設けられたＤＡＣ３１から試験信号の出力が開始される（図２中の試験信号Ｓ１参照）。尚、図２に示す通り、試験信号生成部１３−１に設けられたＤＡＣ３１から出力される試験信号Ｓ１は、電圧が徐々に上昇していってセトリング時間経過後に目標とする電圧値に収束する変化を示す。
【００３３】
リレーオンコマンドが出力されてから所定時間（例えば、試験信号生成部１３−１に設けられたＤＡＣ３１のセトリング時間程度の時間）が経過すると、制御端末１１から制御部１２に対し、ＤＡＣ制御部３１に制御を開始させるコマンド（ＤＡＣオンコマンド）が出力されると同時に同期トリガ信号Ｔｒが出力される（時刻ｔ２）。このＤＡＣオンコマンドはインターフェイス部２１を介してシーケンス制御部２２に入力される。
【００３４】
ＤＡＣオンコマンドが入力されると、先に読み出された第２レジスタ群の内容に基づいて、シーケンス制御部２２から試験信号生成部１３−１に対して切り替え制御信号Ｃ３０−１が出力される。すると、試験信号生成部１３−１に設けられたマルチプレクサ３２−１の入力端が切り替えられる（接地されている入力端からＤＡＣ３１の出力端に接続された入力端に切り替えられる）。
【００３５】
これにより、試験信号生成部１３−１に設けられたＤＡＣ３１の出力端がマルチプレクサ３２−１及びリレー３３−１を介してＤＵＴ４０−１と接続され、ＤＡＣ３１から出力される試験信号がＤＵＴ４０−１に印加される（図２中の試験信号Ｓ１１参照）。尚、図２に示す通り、ＤＵＴ４０−１に印加される試験信号Ｓ１１は、ＤＡＣ３１から出力される試験信号Ｓ１よりも急峻に変化する信号である。
【００３６】
また、以上の動作と並行して、インターフェイス部２１に設けられた第２レジスタ群の内容がシーケンス制御部２２によって新たに読み出され、シーケンス制御部２２からＤＡＣ制御部２３に対し、試験信号生成部１３−２に設けられたＤＡＣ３１から試験信号を出力させるべき旨を示す制御信号が出力される。これにより、ＤＡＣ制御部２３から試験信号生成部１３−２に対してＤＡＣ制御信号Ｃ１０が出力され、試験信号生成部１３−２に設けられたＤＡＣ３１から試験信号の出力が開始される（図２中の試験信号Ｓ２参照）。
【００３７】
ＤＡＣオンコマンドが出力されてから所定時間（例えば、試験信号生成部１３−２に設けられたＤＡＣ３１のセトリング時間程度の時間）が経過すると、制御端末１１から制御部１２に対し、同期トリガ信号Ｔｒが出力される（時刻ｔ３）。すると、シーケンス制御部２２の制御によって、試験信号生成部１３−２に設けられた不図示のマルチプレクサ３２−１の入力端が切り替えられる（接地されている入力端からＤＡＣ３１の出力端に接続された入力端に切り替えられる）。これにより、試験信号生成部１３−２に設けられたＤＡＣ３１の出力端がマルチプレクサ３２−１及びリレー３３−１を介してＤＵＴ４０−１と接続され、ＤＡＣ３１から出力される試験信号がＤＵＴ４０−１に印加される（図２中の試験信号Ｓ１２参照）。
【００３８】
また、以上の動作と並行して、インターフェイス部２１に設けられた第２レジスタ群の内容がシーケンス制御部２２によって新たに読み出され、シーケンス制御部２２からＤＡＣ制御部２３に対し、試験信号生成部１３−３（図示省略）に設けられたＤＡＣ３１から試験信号を出力させるべき旨を示す制御信号が出力される。これにより、ＤＡＣ制御部２３から試験信号生成部１３−３に対してＤＡＣ制御信号Ｃ１０が出力され、試験信号生成部１３−３に設けられたＤＡＣ３１から試験信号の出力が開始される（図示省略）。
【００３９】
以降、制御端末１１から制御部１２に対して同期トリガ信号Ｔｒが出力される度に、以上説明した動作と同様の動作が行われ、ＤＵＴ４０−１に対して試験信号が順次印加される。尚、以上の説明では、ＤＵＴ４０−１に試験信号を印加する場合の動作を例に挙げて説明したが、試験信号生成部１３−１〜１３−ｍに設けられた他のマルチプレクサ（マルチプレクサ３２−２〜３２−ｎ）の切り替え制御を行うことにより、他のＤＵＴ（ＤＵＴ４０−２〜４０−ｎ）に対しても試験信号を印加することができる。
【００４０】
以上説明した通り、本実施形態では、入力端の切り替えに要する時間がＤＡＣ３１のセトリング時間よりも十分に短いマルチプレクサ３２−１〜３２−ｎをＤＡＣ３１とリレー３３−１〜３３−ｎとの間に設け、制御部１２によってマルチプレクサ３２−１〜３２−ｎの入力端の切り替え制御を行っている。このため、急峻に変化する試験信号を生成してＤＵＴ４０−１〜４０−ｎに印加することができ、試験に要する時間を短縮することができる。
【００４１】
〔第２実施形態〕
図３は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。図３に示す通り、本実施形態の半導体試験装置２は、図１に示す半導体試験装置１が備える制御部１２にＤＡＣ制御部２５を追加するとともに、試験信号生成部１３−１〜１３−ｍにＤＡＣ３４（第２出力部）を追加した構成である。尚、インターフェイス部２１には、ＤＡＣ制御部２５に対する第１レジスタ群（試験信号生成部１３−１〜１３−ｍに設けられるＤＡＣ３４から出力される試験信号の電圧値を示す情報を記憶するレジスタ群）が追加されている。
【００４２】
前述した第１実施形態の半導体試験装置１は、マルチプレクサ３２−１〜３２−ｎによってＤＡＣ３１から出力される試験信号と接地電位とを切り替え可能であった。これに対し、本実施形態の半導体試験装置２は、ＤＡＣ３１から出力される試験信号とＤＡＣ３４から出力される試験信号との切り替えを可能にするものである。尚、ＤＡＣ３４からの試験信号を停止していれば、第１実施形態と同様に、ＤＡＣ３１から出力される試験信号と接地電位とを切り替えることが可能である。
【００４３】
ＤＡＣ制御部２５は、ＤＡＣ制御部２３と同様のものである。つまり、インターフェイス部２１に設けられた第１レジスタ群の内容を読み出し、試験信号生成部１３−１〜１３−ｍに設けられるＤＡＣ３４から出力される試験信号の電圧値を制御するとともに、シーケンス制御部２２から出力される制御信号に基づいて、それらＤＡＣ３４からの試験信号の出力を開始させるＤＡＣ制御信号Ｃ１１を出力する。
【００４４】
ＤＡＣ３４は、ＤＡＣ制御部２５から出力されるＤＡＣ制御信号Ｃ１１に基づいた電圧値を有する試験信号を、ＤＡＣ制御信号Ｃ１１に基づいたタイミングで出力する。尚、ＤＡＣ３４は、ＤＡＣ３１と同様に、ＤＡＣ３４が試験信号の出力を開始してから、ＤＡＣ制御信号Ｃ１１に基づいた電圧値に収束するまではある程度の時間（セトリング時間）を要する。尚、試験信号生成部１３−１〜１３−ｍに設けられたＤＡＣ３４のセトリング時間は全て等しいという訳ではなく、ある程度のバラツキを有している。
【００４５】
マルチプレクサ３２−１〜３２−ｎは、一方の入力端がＤＡＣ３１の出力端に接続されており、他方の入力端がＤＡＣ３４の出力端に接続されている。従って、シーケンス制御部２２から出力される切り替え制御信号Ｃ３０−１〜Ｃ３０−ｍに基づいてマルチプレクサ３２−１〜３２−ｎの入力端を切り替えれば、ＤＡＣ３１から出力される試験信号とＤＡＣ３４から出力される試験信号とを切り替えることができる。
【００４６】
また、本実施形態の半導体試験装置は、緩やかに変化する試験信号も生成することが可能である。具体的には、ＤＡＣ制御部２３，２５によってＤＡＣ３１，３４からそれぞれ出力される試験信号の電圧が交互に高くなるように制御するとともに、シーケンス制御部２２によって、電圧が高い方の試験信号がリレー３３−１〜３３−ｎに出力されるように、マルチプレクサ３２−１〜３２−ｎの切り替えを制御する。
【００４７】
図４は、本発明の第２実施形態による半導体試験装置により生成される試験信号の一例を示す図である。尚、ここでは説明を簡単にするために、試験信号生成部１３−１に設けられたＤＡＣ３１，３４及びマルチプレクサ３２−１を制御する場合を例に挙げて説明する。図４（ａ）に示す例では、ＤＡＣ３１，３４の電圧制御及びマルチプレクサ３２−１の切り替え制御を３回行うことで、リレー３３−１から出力される試験信号（試験信号Ｓ）の電圧が０［Ｖ］からＶ１［Ｖ］まで変化している、
【００４８】
また、図４（ｂ）に示す例では、リレー３３−１から出力される試験信号（試験信号Ｓ）の電圧が０［Ｖ］からＶ１［Ｖ］まで変化させるのに、ＤＡＣ３１，３４の電圧制御及びマルチプレクサ３２−１の切り替え制御を４回行っており、図４（ｃ）に示す例では同制御を６回行っている。ＤＡＣ３１，３４の電圧制御の回数及びマルチプレクサ３２−１の切り替え制御の回数を増やすことで、電圧が緩やかに変化する試験信号を生成することができる。
【００４９】
以上説明した通り、本実施形態によれば、ＤＡＣ３１に加えてＤＡＣ３４を設け、マルチプレクサ３２−１〜３２−ｎによってＤＡＣ３１，３４から出力される試験信号を切り替えているため、任意の２つの電圧（レベル）の間で急峻に変化する試験信号を生成することができる。また、急峻に変化する試験信号のみならず、緩やかに変化する試験信号を生成することもできる。このため、試験に要する時間の短縮やＤＵＴに合わせた柔軟な対応を図ることができる。
【００５０】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記の第２実施形態では、２つのＤＡＣから出力される試験信号をマルチプレクサによって切り替えていた。しかしながら、３つ以上のＤＡＣを設け、これらから出力される試験信号をマルチプレクサによって切り替えても良い。
【符号の説明】
【００５１】
１，２                半導体試験装置
１１                  制御端末
１２                  制御部
３１                  ＤＡＣ
３２−１〜３２−ｎ    マルチプレクサ
３３−１〜３３−ｎ    リレー
３４                  ＤＡＣ
４０−１〜４０−ｎ    ＤＵＴ
Ｔｒ                  同期トリガ信号
【図１】
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【図２】
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【図３】
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【図４】
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