(57)【要約】【課題】ソースラインノイズの発生を抑制し、従来技術に比較して読み出し精度を向上する。【解決手段】始めに、全てのビット線をプリチャージする。次に、所定の読み出し電圧より低いダミー読み出し電圧を各選択メモリセルに印加しかつ各非選択メモリセルを導通させることにより、読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び共通ソース線を介して放電する。そして、上記放電後に、読み出し電圧を各選択メモリセルに印加して各選択メモリセルからの読み出しを行う。【選択図】図１
2010027141.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間にそれぞれ接続されてなる不揮発性半導体記憶装置において、
上記複数のビット線をプリチャージし、所定の読み出し電圧より低いダミー読み出し電圧を選択ワード線に接続された複数の選択メモリセルに印加し、かつ非選択ワード線に接続された複数の非選択メモリセルを導通させることにより、上記読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び上記ソース線を介して放電し、当該放電後に、上記読み出し電圧を上記各選択メモリセルに印加して上記各選択メモリセルからの読み出しを行う制御回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記制御回路は、上記放電の直後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記制御回路は、上記放電を所定の放電停止期間だけ停止した後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
上記制御回路は、上記放電停止期間中に、上記各選択メモリセルに印加する電圧を上記ダミー読み出し電圧から接地電位まで立ち下げることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
上記制御回路は、上記ダミー読み出し電圧を上記各選択メモリセルに印加した後に、上記各非選択メモリセルを導通させることを特徴とする請求項１乃至４のうちのいずれか１つの請求項記載の不揮発性半導体記憶装置。
【請求項６】
上記制御回路は、上記ダミー読み出し電圧を上記各選択メモリセルに印加すると同時に、上記各非選択メモリセルを導通させることを特徴とする請求項１乃至４のうちのいずれか１つの請求項記載の不揮発性半導体記憶装置。
【請求項７】
複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間にそれぞれ接続されてなる不揮発性半導体記憶装置の読み出し方法において、
上記複数のビット線をプリチャージし、所定の読み出し電圧より低いダミー読み出し電圧を選択ワード線に接続された複数の選択メモリセルに印加し、かつ非選択ワード線に接続された複数の非選択メモリセルを導通させることにより、上記読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び上記ソース線を介して放電し、当該放電後に、上記読み出し電圧を上記各選択メモリセルに印加して上記各選択メモリセルからの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項８】
上記放電の直後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする請求項７記載の不揮発性半導体記憶装置の読み出し方法。
【請求項９】
上記放電を所定の放電停止期間だけ停止した後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする請求項７記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１０】
上記放電停止期間中に、上記各選択メモリセルに印加する電圧を上記ダミー読み出し電圧から接地電位まで立ち下げることを特徴とする請求項９記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１１】
上記ダミー読み出し電圧を上記各選択メモリセルに印加した後に、上記各非選択メモリセルを導通させることを特徴とする請求項７乃至１０のうちのいずれか１つの請求項記載の不揮発性半導体記憶装置の読み出し方法。
【請求項１２】
上記ダミー読み出し電圧を上記各選択メモリセルに印加すると同時に、上記各非選択メモリセルを導通させることを特徴とする請求項７乃至１０のうちのいずれか１つの請求項記載の不揮発性半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその読み出し方法に関する。
【背景技術】
【０００２】
ビット線と共通ソース線との間に複数のメモリセルトランジスタを直列に接続してＮＡＮＤストリング（メモリセルユニット又はメモリストリングともいう。以下、メモリストリングという。）を構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１−４参照。）。
【０００３】
一般的なＮＡＮＤ型不揮発性半導体記憶装置は、例えば１６，０００本のビット線にそれぞれ接続された複数のメモリストリングを備える。各メモリストリングは、互いに直列接続された複数の不揮発性メモリセル（以下、メモリセルという）を備え、ドレイン側のメモリセルは第１の選択ゲートトランジスタを介して対応するビットに接続され、ソース側のメモリセルは第２の選択ゲートトランジスタを介して、接地された共通ソース線に接続される。
【０００４】
上記不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加することにより行われる。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、メモリセルのしきい値電圧を消去しきい値電圧（例えば、−１Ｖ）よりも低いしきい値電圧Ｖｔｈｌに設定する。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加することにより、半導体基板よりフローティングゲートに電子が注入し、しきい値電圧を上昇させる。そして、メモリセルのしきい値電圧をしきい値電圧Ｖｔｈｌのままに保持することにより当該メモリセルのデータ値を“１”とするか、又は、書き込みしきい値電圧（例えば、３Ｖ）よりも高い所定のしきい値電圧Ｖｔｈｈに設定することにより当該メモリセルのデータ値を“０”とする。
【０００５】
また、メモリセルからデータを読み出すときには、全てのビット線を所定の電圧Ｖｐｒｅでプリチャージした後に、しきい値Ｖｔｈｌ，Ｖｔｈｈ間の読み出し電圧Ｖｒｅａｄ（例えば、２Ｖ）を、読み出し対象のメモリセル（以下、選択メモリセルという。）に共通に接続されたワード線（以下、選択ワード線という。）を介して、選択メモリセルの各制御ゲートに印加する。また、電源電圧よりも高い電圧Ｖｐａｓｓを、上記選択メモリセル以外のメモリセルの各制御ゲート及び上記第１及び第２の選択ゲートトランジスタの各ゲート電極に印加して、上記選択メモリセル以外のメモリセルならびに第１及び第２の選択ゲートトランジスタを導通させる。従って、選択メモリセルのデータ値が“１”のときには、当該選択メモリセルにセル電流が流れる一方、選択メモリセルのデータ値が“０”のときには、当該選択メモリセルにセル電流が流れないので、セル電流が流れるか否かに基づいて、各選択メモリセルに書き込まれているデータを読み出すことができる。
【０００６】
さらに、メモリセルのしきい値電圧を３つ以上の複数のしきい値電圧のうちのいずれか１つに設定することにより、当該メモリセルに対して多値データを書き込むことができる。
【０００７】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開平１１−８６５７４号公報。
【非特許文献１】Kanda K, et al., “A 120 mm2 16Gb 4-MLC NAND Memory with 43 nm CMOS Technology”, 2008 IEEE International Solid-State Circuits Conference, pp. 430-431, February 6, 2008.
【非特許文献２】Li, Y., et. al., “A 16Gb 3b/Cell NAND Flash Memory in 56 nm with 8MB/s Write Rate”, 2008 IEEE International Solid-State Circuits Conference, pp. 506-507, February 6, 2008.
【非特許文献３】Hara, T., et al., “A 146-nm2 8-Gb Multi-Level NAND Flash Memory With 70-nm CMOS Technology”, IEEE Journal of Solid-State Circuits, Vol. 41, No. 1, pp. 161-169, January, 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術に係る読み出し動作において、メモリセルに流れるセル電流が寄生抵抗を有する共通ソース線に流れることによって、見かけ上、選択メモリセルのしきい値電圧が上昇するソースラインノイズ（ＶＳＳノイズ又はグランドノイズともいう。）が生じる（例えば、特許文献４及び非特許文献１乃至３を参照。）。ソースラインノイズにより、データの読み出し精度及びデータの書き込み動作時のベリファイ読み出しの精度が低下するという問題があった。
【０００９】
図８乃至図１０を参照して、ソースラインノイズがデータの読み出し精度に及ぼす影響を説明する。図８は、選択メモリセルのゲートソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈとの間の差電圧ΔＶ（＝Ｖｇｓ−Ｖｔｈ）と当該選択メモリセルに流れるセル電流との関係を示す図である。ここで、読み出し時には、ゲートソース間電圧Ｖｇｓは、選択メモリセルの各制御ゲートに印加される読み出し電圧Ｖｒｅａｄと共通ソース線の電位Ｖｓｌとを用いて、以下の式（１）で表される。
【００１０】
［数１］
Ｖｇｓ＝Ｖｒｅａｄ−Ｖｓｌ            （１）
【００１１】
従って、選択メモリセルのゲートソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈとの間の差ΔＶは、以下の式で表される。
【００１２】
［数２］
ΔＶ＝Ｖｇｓ−Ｖｔｈ＝Ｖｒｅａｄ−Ｖｓｌ−Ｖｔｈ      （２）
【００１３】
式（２）において、読み出し電圧Ｖｒｅａｄ及び共通ソース線の電位Ｖｓｌはそれぞれ定数であるので、しきい値電圧Ｖｔｈが低いほどゲートソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈとの間の差電圧ΔＶは大きくなる。このとき、図８に示すように、差電圧ΔＶが大きくなるにつれて、選択メモリセルに流れるセル電流の大きさは大きくなる。すなわち、選択メモリセルのしきい値電圧Ｖｔｈが低いほど、当該選択メモリセルに流れるセル電流の大きさは大きくなる。
【００１４】
図９は、選択ワード線に接続された選択メモリセルのうち、データ値“０”と判断される選択メモリセルの数が、データ値“１”と判断される選択メモリセルの数に比較して非常に少ないときの、選択メモリセルのしきい値電圧Ｖｔｈの分布の一例を示す図である。図９において実線で示すように、選択メモリセルの分布は、しきい値電圧Ｖｔｈｌ及びしきい値電圧Ｖｔｈｈにそれぞれピークを有する。このとき、データ値“１”と判断される選択メモリセルは、
（ａ）しきい値電圧Ｖｔｈｌとその近傍のしきい値電圧を有する例えば１５，９８０個の選択メモリセルＭＣｌと、
（ｂ）しきい値電圧Ｖｔｈｈの近傍であり読み出し電圧Ｖｒｅａｄよりも低いしきい値電圧を有する例えば５個の選択メモリセルＭＣｈ（図９の斜線部）とを含む。また、データ値“０”と判断される選択メモリセルは、しきい値電圧Ｖｔｈｈとその近傍であり読み出し電圧Ｖｒｅａｄよりも高いしきい値電圧を有する例えば１５個の選択メモリセルＭＣｈ０（図９の横線部）のみである。
【００１５】
このとき、選択メモリセルからのデータ読み出し時に選択メモリセルの各制御ゲートに読み出し電圧Ｖｒｅａｄが印加されると、例えば、図８に示すように、例えば１５，９８０個の選択メモリセルＭＣｌの各々に約１．０マイクロアンペアのセル電流ＩｃｅｌｌＢが流れる。一方、例えば５個の選択メモリセルＭＣｈには、セル電流ＩｃｅｌｌＢに比較して非常に小さい電流値を有するセル電流ＩｃｅｌｌＡしか流れない。また、１５個の選択メモリセルＭＣｈ０にはセル電流は流れない。従って、共通ソース線には、合計で約１６ミリアンペアの電流が流れる。ここで、共通ソース線は、約１０Ωの寄生抵抗を有するとすると、選択メモリセルからのデータ読み出し時に、共通ソース線の電位Ｖｓｌが接地電位（０Ｖ）から約０．２Ｖ（≒１５，９８０×１．０×１０−６×１０Ω）だけ上昇するソースラインノイズが発生する。
【００１６】
式（２）を参照すると、選択メモリセルのゲートソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈとの間の差ΔＶにおいて、共通ソース線の電位Ｖｓｌが上述のように上昇することは、選択メモリセルのしきい値電圧Ｖｔｈが上昇することと等価である。従って、ソースラインノイズが発生すると、図９において破線で示すように、選択メモリセルのしきい値電圧はそれぞれ、見かけ上、約０．２Ｖだけ上昇する。このため、図９の斜線部に含まれる選択メモリセルＭＣｈのうちの一部の選択メモリセルのしきい値電圧は読み出し電圧Ｖｒｅａｄを超えてしまい、当該選択メモリセルのデータ値“１”を正しく読み出すことができない。
【００１７】
図１０は、選択ワード線に接続された選択メモリセルのうち、データ値“０”と判断される選択メモリセルの数が、データ値“１”と判断される選択メモリセルの数に比較して非常に少ないときの、選択メモリセルのしきい値電圧Ｖｔｈの分布の他の一例を示す図である。一般に、メモリセルへのデータ書き込み後には、ビット毎ベリファイ動作によって、当該書き込み後のメモリセルのしきい値電圧が所定のベリファイ電圧Ｖｖｅｒを超えたか否かをメモリセル毎に判断するための、ベリファイ読み出しが行われる。そして、各メモリセルのしきい値電圧がベリファイ電圧Ｖｖｅｒを超えるまで、書き込みとベリファイ読み出しを繰り返す。
【００１８】
図１０において、書き込み後のベリファイ読み出し時に図９と同様にソースラインノイズが発生するので、選択メモリセルのしきい値電圧は破線で示すように、見かけ上、約０．２Ｖだけ上昇する。このため、データ値“０”を書き込むべきメモリセルのうち、図１０の斜線部に含まれるメモリセルの各しきい値電圧が見かけ上、ベリファイ電圧Ｖｖｅｒを超えてしまい、当該メモリセルのしきい値電圧を所望のベリファイ電圧Ｖｖｅｒに設定できない。従って、ソースラインノイズの発生によりベリファイ読み出しの精度が低下し、その結果、データの書き込み精度が低下する。
【００１９】
本発明の目的は以上の問題点を解決し、ソースラインノイズの発生に対しても、従来技術に比較して読み出し精度を向上できる不揮発性半導体記憶装置とその読み出し方法を提供することにある。
【課題を解決するための手段】
【００２０】
第１の発明に係る不揮発性半導体記憶装置は、複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間にそれぞれ接続されてなる不揮発性半導体記憶装置において、
上記複数のビット線をプリチャージし、所定の読み出し電圧より低いダミー読み出し電圧を選択ワード線に接続された複数の選択メモリセルに印加し、かつ非選択ワード線に接続された複数の非選択メモリセルを導通させることにより、上記読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び上記ソース線を介して放電し、当該放電後に、上記読み出し電圧を上記各選択メモリセルに印加して上記各選択メモリセルからの読み出しを行う制御回路を備えたことを特徴とする。
【００２１】
上記不揮発性半導体記憶装置において、上記制御回路は、上記放電の直後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする。
【００２２】
また、上記不揮発性半導体記憶装置において、上記制御回路は、上記放電を所定の放電停止期間だけ停止した後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする。
【００２３】
さらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記放電停止期間中に、上記各選択メモリセルに印加する電圧を上記ダミー読み出し電圧から接地電位まで立ち下げることを特徴とする。
【００２４】
またさらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記ダミー読み出し電圧を上記各選択メモリセルに印加した後に、上記各非選択メモリセルを導通させることを特徴とする。
【００２５】
また、上記不揮発性半導体記憶装置において、上記制御回路は、上記ダミー読み出し電圧を上記各選択メモリセルに印加すると同時に、上記各非選択メモリセルを導通させることを特徴とする。
【００２６】
第２の発明に係る不揮発性半導体記憶装置の読み出し方法は、複数のメモリセルが直列に接続された複数のメモリストリングが、複数のビット線とソース線との間にそれぞれ接続されてなる不揮発性半導体記憶装置の読み出し方法において、
上記複数のビット線をプリチャージし、所定の読み出し電圧より低いダミー読み出し電圧を選択ワード線に接続された複数の選択メモリセルに印加し、かつ非選択ワード線に接続された複数の非選択メモリセルを導通させることにより、上記読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び上記ソース線を介して放電し、当該放電後に、上記読み出し電圧を上記各選択メモリセルに印加して上記各選択メモリセルからの読み出しを行うことを特徴とする。
【００２７】
上記不揮発性半導体記憶装置の読み出し方法において、上記放電の直後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする。
【００２８】
また、上記不揮発性半導体記憶装置の読み出し方法において、上記放電を所定の放電停止期間だけ停止した後に、上記読み出し電圧を上記各選択メモリセルに印加することを特徴とする。
【００２９】
さらに、上記不揮発性半導体記憶装置の読み出し方法において、上記放電停止期間中に、上記各選択メモリセルに印加する電圧を上記ダミー読み出し電圧から接地電位まで立ち下げることを特徴とする。
【００３０】
またさらに、上記不揮発性半導体記憶装置の読み出し方法において、上記ダミー読み出し電圧を上記各選択メモリセルに印加した後に、上記各非選択メモリセルを導通させることを特徴とする。
【００３１】
また、上記不揮発性半導体記憶装置の読み出し方法において、上記ダミー読み出し電圧を上記各選択メモリセルに印加すると同時に、上記各非選択メモリセルを導通させることを特徴とする。
【発明の効果】
【００３２】
本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、複数のビット線をプリチャージし、所定の読み出し電圧より低いダミー読み出し電圧を選択ワード線に接続された複数の選択メモリセルに印加し、かつ非選択ワード線に接続された複数の非選択メモリセルを導通させることにより、読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及びソース線を介して放電し、当該放電後に、読み出し電圧を各選択メモリセルに印加して各選択メモリセルからの読み出しを行う。従って、ソースラインノイズの発生に伴うソースラインの電位の上昇を減衰させた後に読み出しを行うので、従来技術に比較して読み出し精度を向上できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３４】
第１の実施形態．
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は、図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。さらに、図３は、本発明の第１の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。なお、図１及び図２のＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成は、以下の第１乃至第４の実施形態に適用される。
【００３５】
まず、図１及び図２を参照して、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【００３６】
メモリセルアレイ１０は、図２に示すように、寄生容量Ｃをそれぞれ有する複数Ｎ本のビット線ＢＬ０〜ＢＬＮ（以下、ビット線ＢＬ０〜ＢＬＮを、ビット線ＢＬと総称する。）と、１６本のワード線ＷＬ０〜ＷＬ１５と、共通ソース線ＳＬと、各ビット線ＢＬと共通ソース線ＳＬとの間にそれぞれ接続された複数Ｎ個のメモリストリングＳＴ０〜ＳＴＮ（以下、メモリストリングＳＴ０〜ＳＴＮを、メモリストリングＳＴと総称する。）を備える。各メモリストリングＳＴは、互いに直列接続された１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を備え、ドレイン側のメモリセルＭＣ１５は選択ゲートトランジスタＳＧ１を介して対応するビット線ＢＬに接続され、ソース側のメモリセルＭＣ０は選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。
【００３７】
また、ロウ方向に並ぶメモリセルＭＣの各制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２の各ゲート電極はそれぞれ、ワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。さらに、共通ソース線ＳＬは、寄生抵抗Ｒを有するグランド線ＧＬ及びＮチャネル電界効果トランジスタＮＴを介して接地される。
【００３８】
図２において、選択ワード線ＷＬｓｅｌはワード線ＷＬ１であり、選択メモリセルは各メモリストリングＳＴのメモリセルＭＣ１である。なお、以下の実施形態において、選択メモリセル以外のメモリセルを非選択メモリセルといい、非選択メモリセルに接続されたワード線（図２においては、ワード線ＷＬ０，ＷＬ２〜ＷＬ１５である。）を非選択ワード線ＷＬｕｎｓと総称する。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線ＷＬｕｎｓの各電位をそれぞれ、電位ＶＷＬｓｅｌ及び電位ＶＷＬｕｎｓという。
【００３９】
また、図９に示すように、選択ワード線ＷＬｓｅｌによって選択される選択メモリセルのしきい値電圧Ｖｔｈの分布は、しきい値電圧Ｖｔｈｌ及びＶｔｈｈにそれぞれピークを有し、読み出し時に選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加される読み出し電圧Ｖｒｅａｄは、しきい値電圧Ｖｔｈｌに比較してしきい値Ｖｔｈｈに非常に近い値に設定されているとする。さらに、データ値“１”と判断される選択メモリセルは、
（ａ）しきい値電圧Ｖｔｈｌとその近傍のしきい値電圧を有する例えば１５，９８０個の選択メモリセルＭＣｌと、
（ｂ）しきい値電圧Ｖｔｈｈの近傍であり読み出し電圧Ｖｒｅａｄよりも低いしきい値電圧を有する例えば５個の選択メモリセルＭＣｈ（図９の斜線部）とを含む。また、データ値“０”と判断される選択メモリセルは、しきい値電圧Ｖｔｈｈとその近傍であり読み出し電圧Ｖｒｅａｄよりも高いしきい値電圧を有する例えば１５個の選択メモリセルＭＣｈ０（図９の横線部）のみである。以下、選択メモリセルＭＣｌに接続された各ビット線をビット線ＢＬｌと総称し，当該ビット線ＢＬｌの電位を電位ＶＢＬｌという。また、選択メモリセルＭＣｈに接続された各ビット線をビット線ＢＬｈと総称し、当該ビット線ＢＬｈの電位を電位ＶＢＬｈという。
【００４０】
例えば、図２において、メモリストリングＳＴ０，ＳＴ１，ＳＴ２の各選択メモリセルＭＣ１はしきい値電圧Ｖｔｈｌの近傍のしきい値電圧をそれぞれ有する選択メモリセルＭＣｌであり、メモリストリングＳＴＮの選択メモリセルＭＣ１はしきい値電圧Ｖｔｈｈの近傍であり且つ読み出し電圧Ｖｒｅａｄよりも低いしきい値電圧を有する。このとき、ビット線ＢＬ０，ＢＬ１，ＢＬ２をビット線ＢＬｌと総称し、ビット線ＢＬＮをビット線ＢＬｈという。
【００４１】
また、図２において、複数Ｎ個のメモリストリングＳＴの範囲がデータ消去の単位である１ブロックとなる。書き込み及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路１４ａ及びページバッファ１４ｂを含む。
【００４２】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００４３】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０を介して、入出力端子５１とページバッファ１４ｂの間でデータの転送が行われる。入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。制御回路１１は、従来技術に係る消去方法を用いて各メモリセルのデータを消去し、従来技術に係る書き込み方法を用いて各メモリセルＭＣのしきい値電圧を、データ値“１”又はデータ値“０”に対応するしきい値電圧に設定する。ページバッファ１４ｂは、所定の動作制御によって、主に読み出し、書き込み動作に寄与するラッチ回路と、ビット線に対して所定の電圧Ｖｐｒｅをプリチャージするためのプリチャージ回路とを備える。
【００４４】
次に、図３を参照して、本実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を説明する。なお、以下の各実施形態において、選択ゲート線ＳＧＤ，ＳＧＳの電位をそれぞれ、電位Ｖｓｇｄ，Ｖｓｇｓという。
【００４５】
図３に示すように、本実施形態に係る読み出し動作は、タイミングｔ０からｔ２までのプリチャージ期間と、タイミングｔ２からｔ３までのダミー読み出し期間と、タイミングｔ３からｔ５までの放電停止期間と、タイミングｔ５からｔ６までの読み出し期間とを含む。
【００４６】
図３において、始めに、タイミングｔ０において、ハイレベルの制御信号ＣＲをＮチャネル電界効果トランジスタＮＴのゲート電極に印加する。また、タイミングｔ０において、全てのビット線ＢＬを所定のプリチャージ電圧Ｖｐｒｅ（例えば、１．０Ｖである。）でプリチャージする。その結果、ビット線ＢＬｈ，ＢＬｌの各電位は電圧Ｖｐｒｅまで上昇する。
【００４７】
次に、タイミングｔ１において、ダミー読み出し電圧Ｖｄｕｍを、選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加する。ここで、ダミー読み出し電圧Ｖｄｕｍの電圧値は、読み出し電圧Ｖｒｅａｄよりも所定の電圧（例えば、１．０Ｖである。）だけ低い値に設定される。さらに、タイミングｔ１において、データ値“０”を有するメモリセルＭＣｈ０のしきい値電圧Ｖｔｈよりも十分に高い所定の電圧Ｖｐａｓｓ（図９参照。）を、非選択ワード線ＷＬｕｎｓを介して非選択メモリセルの各制御ゲートに印加することにより、当該非選択メモリセルを導通させる。
【００４８】
そして、タイミングｔ２からｔ３までのダミー読み出し期間において、電圧Ｖｓｇ（例えば、４．５Ｖである。）を、選択ゲートトランジスタＳＧ１，ＳＧ２の各ゲート電極に印加することにより、選択ゲートトランジスタＳＧ１，ＳＧ２を導通させる。これにより、ダミー読み出し電圧Ｖｄｕｍより低いしきい値電圧Ｖｔｈを有する各選択メモリセルにセル電流が流れる。
【００４９】
図４は、図３のダミー読み出し期間において選択メモリセルＭＣｌ，ＭＣｈの各制御ゲートに印加されるダミー読み出し電圧Ｖｄｕｍと、当該選択メモリセルＭＣｌ，ＭＣｈに流れるセル電流との関係を示す図である。選択メモリセルＭＣｈのしきい値電圧は選択メモリセルＭＣｌのしきい値電圧に比較してダミー読み出し電圧Ｖｄｕｍに非常に近いので、図４に示すように、ダミー読み出し期間において選択メモリセルＭＣｈに流れるセル電流Ｉｄｈの大きさは、ビット線ＢＬｈがプリチャージ電圧Ｖｐｒｅでプリチャージされているときに、当該選択メモリセルＭＣｈの制御ゲートに読み出し電圧Ｖｒｅａｄを印加したときに当該選択メモリセルＭＣｈに流れるセル電流Ｉｒｅａｄｈより非常に小さい。一方、選択メモリセルＭＣｌに流れるセル電流Ｉｄｌの大きさは、ビット線ＢＬｌがプリチャージ電圧Ｖｐｒｅでプリチャージされているときに、当該選択メモリセルＭＣｌの制御ゲートに読み出し電圧Ｖｒｅａｄを印加したときに当該選択メモリセルＭＣｌに流れるセル電流Ｉｒｅａｄｌとほぼ等しい。
【００５０】
このため、図３に示すように、ダミー読み出し期間において、選択メモリセルＭＣｌに接続された各ビット線ＢＬｌは、プリチャージ電圧Ｖｐｒｅから放電される一方、選択メモリセルＭＣｈに接続された各ビット線ＢＬｈは、プリチャージ電圧Ｖｐｒｅからほとんど放電されない。その結果、ダミー読み出し期間の終了のタイミングｔ３において、ビット線ＢＬｌの電位ＶＢＬｌは電位ＶｐｒｅＡまで低下しているが、ビット線ＢＬｈの電位ＶＢＬｈはプリチャージ電圧Ｖｐｒｅのままである。従って、上述したソースラインノイズの発生により共通ソース線ＳＬの電位Ｖｓｌはタイミングｔ２の直後において、電位Ｖｎｏｉ１（例えば、０．２Ｖである。）まで上昇するが、ビット線ＢＬｌの放電に伴って、タイミングｔ３において電位Ｖｎｏｉ２まで低下する。
【００５１】
次に、タイミングｔ３からタイミングｔ５までの放電停止期間において、選択ゲート線ＳＧＤ，ＳＧＳの各電位Ｖｓｇｄ，Ｖｓｇｓをそれぞれ０Ｖに設定することにより、選択ゲートトランジスタＳＧ１，ＳＧ２を非導通状態に設定する。これにより、ダミー読み出し期間におけるビット線ＢＬｌの放電は停止される。
【００５２】
また、放電停止期間中のタイミングｔ４において、読み出し電圧Ｖｒｅａｄを、選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加する。
【００５３】
次に、タイミングｔ５からｔ６までの読み出し期間において、電圧Ｖｓｇを選択ゲートトランジスタＳＧ１，ＳＧ２の各ゲート電極に印加することにより、選択ゲートトランジスタＳＧ１，ＳＧ２を導通させる。これにより、読み出し電圧Ｖｒｅａｄより低いしきい値電圧Ｖｔｈを有する各選択メモリセルＭＣｌ，ＭＣｈにセル電流が流れる。センスアンプ回路１４ａは、読み出し期間において、各ビット線の電位の変化に基づいて、選択メモリセルに所定の電流値より大きい電流値を有するセル電流が流れたか否かを判断することにより、選択メモリセルの各データ値を読み出す。最後に、タイミングｔ６において、選択ゲート線ＳＧＤ，ＳＧＳの各電位Ｖｓｇｄ，Ｖｓｇｓをそれぞれ０Ｖに設定することにより、選択ゲートトランジスタＳＧ１，ＳＧ２を非導通状態に設定する。
【００５４】
以上詳述したように、本実施形態によれば、始めに、プリチャージ期間においてビット線ＢＬをプリチャージする。次に、ダミー読み出し期間において、読み出し電圧Ｖｒｅａｄより低いダミー読み出し電圧Ｖｄｕｍを選択ワード線ＷＬｓｅｌに接続された複数の選択メモリセルに印加し、かつ非選択ワード線ＷＬｕｎｓに接続された複数の非選択メモリセルを導通させることにより、読み出し電圧Ｖｒｅａｄより十分に低いしきい値電圧Ｖｔｈを有する選択メモリセルＭＣｌに接続されたビット線ＢＬｌの電荷を当該選択メモリセル及び共通ソース線ＳＬを介して放電する。そして、ダミー読み出し期間における放電後の読み出し期間において、読み出し電圧Ｖｒｅａｄを各選択メモリセルに印加して当該各選択メモリセルからの読み出しを行う。
【００５５】
従って、ダミー読み出し期間の終了のタイミングｔ３において、選択メモリセルＭＣｌに接続されたビット線ＢＬｌの電位ＶＢＬｌの電位は電位ＶｐｒｅＡまで低下しているので、読み出し期間の開始のタイミングｔ５において共通ソース線ＳＬの電位Ｖｓｌは電位Ｖｎｏｉ２までしか上昇しない。このため、読み出し期間において、ソースラインノイズの発生による選択メモリセルのしきい値電圧の見かけ上の上昇は抑制され、従来技術に比較して、特に、選択メモリセルＭＣｈのデータ値を高い精度で読み出すことができる。
【００５６】
なお、読み出し期間の長さは、従来技術に係る読み出し方法と同様に例えば８マイクロ秒に設定される。また、ダミー読み出し期間の長さは好ましくは、読み出し期間に比較して短く、例えば、２マイクロ秒に設定される。本実施形態によれば、従来技術に比較して、読み出し期間の前に当該読み出し期間の長さより短い期間のダミー読み出し期間を設けるだけで、データ読み出しの所要時間を大幅に増加させることなく、読み出し精度を向上させることができる。但し、動作時間に制約がない場合には、ダミー読み出し期間においてビット線ＢＬｌの電位ＶＢＬｌを０Ｖまで十分に減少させるように、当該ダミー読み出し期間の長さを設定してもよい。
【００５７】
第２の実施形態．
図５は、本発明の第２の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。本実施形態における読み出し動作は、図３の第１の実施形態に係る読み出し動作に比較して、ダミー読み出し期間と読み出し期間との間に放電停止期間を設けず、ダミー読み出し期間における放電の直後に、読み出し電圧Ｖｒｅａｄを各選択メモリに印加することを特徴としている。
【００５８】
図５に示すように、本実施形態に係る読み出し動作は、タイミングｔ０からｔ２までのプリチャージ期間と、タイミングｔ２からｔ３Ａまでのダミー読み出し期間と、タイミングｔ３Ａからｔ６までの読み出し期間とを含む。ここで、図５のプリチャージ期間及び読み出し期間における各動作は、図３のプリチャージ期間及び読み出し期間における各動作と同様であるので、説明を省略する。
【００５９】
図５のダミー読み出し期間において、電圧Ｖｓｇ（例えば、４．５Ｖである。）を、選択ゲートトランジスタＳＧ１，ＳＧ２の各ゲート電極に印加することにより、選択ゲートトランジスタＳＧ１，ＳＧ２を導通させる。これにより、ダミー読み出し電圧Ｖｄｕｍより低いしきい値電圧Ｖｔｈを有する各選択メモリセルにセル電流が流れる。
【００６０】
第１の実施形態と同様に、ダミー読み出し期間において、選択メモリセルＭＣｌに接続された各ビット線ＢＬｌは、プリチャージ電圧Ｖｐｒｅから放電される一方、選択メモリセルＭＣｈに接続された各ビット線ＢＬｈは、プリチャージ電圧Ｖｐｒｅからほとんど放電されない。その結果、ダミー読み出し期間の終了のタイミングｔ３Ａにおいて、ビット線ＢＬｌの電位ＶＢＬｌは電位ＶｐｒｅＡまで低下しているが、ビット線ＢＬｈの電位ＶＢＬｈはプリチャージ電圧Ｖｐｒｅのままである。従って、上述したソースラインノイズの発生により共通ソース線ＳＬの電位Ｖｓｌはタイミングｔ２の直後において、電位Ｖｎｏｉ１（例えば、０．２Ｖである。）まで上昇するが、ビット線ＢＬｌの放電に伴って、タイミングｔ３Ａにおいて電位Ｖｎｏｉ２まで低下する。
【００６１】
次に、読み出し期間の開始タイミングｔ３Ａにおいて、選択ゲート線ＳＧＤ，ＳＧＳの電位Ｖｓｇｄ，Ｖｓｇｓを変化させることなく、選択ゲートトランジスタＳＧ１，ＳＧ２を導通状態に設定したままで、読み出し電圧Ｖｒｅａｄを、選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加する。
【００６２】
本実施形態によれば、第１の実施形態と同様に、読み出し期間の開始のタイミングｔ３Ａにおいて共通ソース線ＳＬの電位Ｖｓｌは電位Ｖｎｏｉ２まで低下しているので、読み出し期間において、ソースラインノイズの発生による選択メモリセルＭＣｌ，ＭＣｈのしきい値電圧の見かけ上の上昇は抑制され、従来技術に比較して、選択メモリセルのデータ値を高い精度で読み出すことができる。
【００６３】
第３の実施形態．
図６は、本発明の第３の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。本実施形態における読み出し動作は、図３の第１の実施形態に係る読み出し動作に比較して、放電停止期間中に、選択メモリセルの各制御ゲートに印加する電圧をダミー読み出し電圧Ｖｄｕｍから接地電位（０Ｖ）に立ち下げた後に、読み出し電圧Ｖｒｅａｄまで立ち上げることを特徴としている。
【００６４】
図６に示すように、本実施形態に係る読み出し動作は、タイミングｔ０からｔ２までのプリチャージ期間と、タイミングｔ２からｔ３Ｂまでのダミー読み出し期間と、タイミングｔ３Ｂからｔ５までの放電停止期間と、タイミングｔ５からｔ６までの読み出し期間とを含む。ここで、図６のプリチャージ期間、ダミー読み出し期間及び読み出し期間における各動作は、図３のプリチャージ期間、ダミー読み出し期間及び読み出し期間における各動作と同様であるので、説明を省略する。
【００６５】
図６において、放電停止期間の開始のタイミングｔ３Ｂにおいて、選択ゲート線ＳＧＤ，ＳＧＳの各電位Ｖｓｇｄ，Ｖｓｇｓをそれぞれ０Ｖに設定することにより、選択ゲートトランジスタＳＧ１，ＳＧ２を非導通状態に設定する。これにより、ダミー読み出し期間におけるビット線ＢＬｌの放電は停止される。さらに、タイミングｔ３Ｂにおいて、選択メモリセルの各制御ゲートに印加する電圧を０Ｖに立ち下げる。
【００６６】
次に、放電停止期間中のタイミングｔ４Ａにおいて、読み出し電圧Ｖｒｅａｄを、選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加する。
【００６７】
本実施形態によれば、第１の実施形態と同様に、読み出し期間の開始のタイミングｔ５において共通ソース線ＳＬの電位Ｖｓｌは電位Ｖｎｏｉ２まで低下しているので、読み出し期間において、ソースラインノイズの発生による選択メモリセルＭＣｌ，ＭＣｈのしきい値電圧の見かけ上の上昇は抑制され、従来技術に比較して、選択メモリセルのデータ値を高い精度で読み出すことができる。
【００６８】
第４の実施形態．
図７は、本発明の第４の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。本実施形態における読み出し動作は、図３の第１の実施形態に係る読み出し動作に比較して、ダミー読み出し期間の開始タイミングｔ２Ａにおいて、ダミー読み出し電圧Ｖｄｕｍを選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加を開始すると同時に、非選択メモリセルを導通させることを特徴としている。
【００６９】
図７に示すように、本実施形態に係る読み出し動作は、タイミングｔ０からｔ２Ａまでのプリチャージ期間と、タイミングｔ２Ａからｔ３までのダミー読み出し期間と、タイミングｔ３からｔ５までの放電停止期間と、タイミングｔ５からｔ６までの読み出し期間とを含む。ここで、図７のプリチャージ期間、放電停止期間及び読み出し期間における各動作は、図３のプリチャージ期間、放電停止期間及び読み出し期間における各動作と同様であるので、説明を省略する。
【００７０】
図７において、ダミー読み出し期間の開始タイミングｔ２Ａにおいて、ダミー読み出し電圧Ｖｄｕｍを選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加する。また、所定の電圧Ｖｐａｓｓを非選択ワード線ＷＬｕｎｓを介して非選択メモリセルの各制御ゲートに印加することにより、当該非選択メモリセルを導通させる。さらに、電圧Ｖｓｇ（例えば、４．５Ｖである。）を選択ゲートトランジスタＳＧ１，ＳＧ２の各ゲート電極に印加することにより、選択ゲートトランジスタＳＧ１，ＳＧ２をそれぞれ導通させる。
【００７１】
タイミングｔ２Ａからｔ３までのダミー読み出し期間において、ダミー読み出し電圧Ｖｄｕｍより低いしきい値電圧Ｖｔｈを有する各選択メモリセルにセル電流が流れる。第１の実施形態と同様に、ダミー読み出し期間において、選択メモリセルＭＣｌに接続された各ビット線ＢＬｌは、プリチャージ電圧Ｖｐｒｅから放電される一方、選択メモリセルＭＣｈに接続された各ビット線ＢＬｈは、プリチャージ電圧Ｖｐｒｅからほとんど放電されない。その結果、ダミー読み出し期間の終了のタイミングｔ３において、ビット線ＢＬｌの電位ＶＢＬｌは電位ＶｐｒｅＡまで低下しているが、ビット線ＢＬｈの電位ＶＢＬｈはプリチャージ電圧Ｖｐｒｅのままである。従って、上述したソースラインノイズの発生により共通ソース線ＳＬの電位Ｖｓｌはタイミングｔ２Ａの直後において、電位Ｖｎｏｉ１（例えば、０．２Ｖである。）まで上昇するが、ビット線ＢＬｌの放電に伴って、タイミングｔ３において電位Ｖｎｏｉ２まで低下する。
【００７２】
本実施形態によれば、第１の実施形態と同様に、読み出し期間の開始のタイミングｔ５において共通ソース線ＳＬの電位Ｖｓｌは電位Ｖｎｏｉ２まで低下しているので、読み出し期間において、ソースラインノイズの発生による選択メモリセルＭＣｌ，ＭＣｈのしきい値電圧の見かけ上の上昇は抑制され、従来技術に比較して、選択メモリセルのデータ値を高い精度で読み出すことができる。
【００７３】
なお、第１乃至第３の実施形態において、第４の実施形態と同様に、ダミー読み出し期間の開始タイミングｔ２において、ダミー読み出し電圧Ｖｄｕｍを選択ワード線ＷＬｓｅｌを介して選択メモリセルの各制御ゲートに印加し、所定の電圧Ｖｐａｓｓを、非選択ワード線ＷＬｕｎｓを介して非選択メモリセルの各制御ゲートに印加してもよい。
【００７４】
また、書き込み後のベリファイ読み出し期間の前に、上記各実施形態におけるダミー読み出し期間を設けるように構成しても良い。本発明に係るダミー読み出し後にベリファイ読み出しを行うことにより、ソースラインノイズの発生を抑制し、従来技術に比較してベリファイ読み出し精度を向上できる。
【００７５】
さらに、上述の各実施形態において、各メモリセルにおいて２値のデータを記憶する不揮発性半導体記憶装置を説明したが、本発明はこれに限らず、各メモリセルにおいて３値以上の多値データを記憶する多値型の不揮発性半導体記憶装置にも適用できる。
【００７６】
またさらに、以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。
【産業上の利用可能性】
【００７７】
以上詳述したように、本発明に係る不揮発性半導体記憶装置とその読み出し方法によれば、複数のビット線をプリチャージし、所定の読み出し電圧より低いダミー読み出し電圧を選択ワード線に接続された複数の選択メモリセルに印加し、かつ非選択ワード線に接続された複数の非選択メモリセルを導通させることにより、読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及びソース線を介して放電し、当該放電後に、読み出し電圧を各選択メモリセルに印加して各選択メモリセルからの読み出しを行う。従って、ソースラインノイズの発生に伴うソースラインの電位の上昇を減衰させた後に読み出しを行うので、従来技術に比較して読み出し精度を向上できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３】本発明の第１の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。
【図４】図３のダミー読み出し期間において選択メモリセルＭＣｌ，ＭＣｈの各制御ゲートに印加されるダミー読み出し電圧Ｖｄｕｍと、当該選択メモリセルＭＣｌ，ＭＣｈに流れるセル電流との関係を示す図である。
【図５】本発明の第２の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。
【図６】本発明の第３の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。
【図７】本発明の第４の実施形態に係る、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示すタイミングチャートである。
【図８】選択メモリセルのゲートソース間電圧Ｖｇｓとしきい値電圧Ｖｔｈとの間の差電圧ΔＶ（＝Ｖｇｓ−Ｖｔｈ）と当該選択メモリセルに流れるセル電流との関係を示す図である。
【図９】選択ワード線に接続された選択メモリセルのうち、データ値“０”と判断される選択メモリセルの数が、データ値“１”と判断される選択メモリセルの数に比較して非常に少ないときの、選択メモリセルのしきい値電圧Ｖｔｈの分布の一例を示す図である。
【図１０】選択ワード線に接続された選択メモリセルのうち、データ値“０”と判断される選択メモリセルの数が、データ値“１”と判断される選択メモリセルの数に比較して非常に少ないときの、選択メモリセルのしきい値電圧Ｖｔｈの分布の他の一例を示す図である。
【符号の説明】
【００７９】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路、
１４ａ…センスアンプ回路、
１４ｂ…ページバッファ、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
ＢＬ０〜ＢＬＮ…ビット線、
Ｃ…寄生容量、
ＧＬ…グランド線、
ＭＣ０〜ＭＣ１５…メモリセル、
ＮＴ…Ｎチャネル電界効果トランジスタ
Ｒ…寄生抵抗、
ＳＧ１，ＳＧ２…選択ゲートトランジスタ、
ＳＧＤ，ＳＧＳ…選択ゲート線、
ＳＬ…共通ソース線、
ＳＴ０〜ＳＴＮ…メモリストリング、
ＷＬ０〜ＷＬ１５…ワード線。
【図１】
2010027141.tif 000003
【図２】
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【図３】
2010027141.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010027141.tif 000009
【図８】
2010027141.tif 000010
【図９】
2010027141.tif 000011
【図１０】
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