(57)【要約】【課題】オン電流が高く、かつオフ電流が低い、つまり高いオンオフ比を持つ薄膜トランジスタを提供することを課題とする。【解決手段】絶縁基板上に少なくともソース、ドレイン、ゲートの各電極と酸化物を含む半導体層とゲート絶縁層を有する薄膜トランジスタであって、該半導体層が第一の領域と、該第一の領域よりも該ゲート絶縁層に近い第二の領域を含み、且つ該第一の領域の導電率が、該第二の領域の導電率よりも低いことを特徴とする薄膜トランジスタとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に少なくともソース、ドレイン、ゲートの各電極と酸化物を含む半導体層とゲート絶縁層を有する薄膜トランジスタであって、該半導体層が第一の領域と、該第一の領域よりも該ゲート絶縁層に近い第二の領域を含み、且つ該第一の領域の導電率が、該第二の領域の導電率よりも低いことを特徴とする薄膜トランジスタ。
【請求項２】
絶縁基板上に少なくともソース、ドレイン、ゲートの各電極と酸化物を含む半導体層とゲート絶縁層を有する薄膜トランジスタであって、該半導体層が第一の領域と、該第一の領域よりも該ゲート絶縁層に近い第二の領域を含み、且つ該第一の領域の酸素濃度が、該第二の領域の酸素濃度よりも高いことを特徴とする薄膜トランジスタ。
【請求項３】
前記酸化物を含む半導体層がＩｎ、Ｚｎ、Ｇａのいずれか一種を含むことを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
絶縁基板上に少なくともソース、ドレイン、ゲートの各電極と酸化物を含む半導体層とゲート絶縁層を有する薄膜トランジスタであって、該半導体層がＩｎ、Ｚｎのいずれか一種と、Ｇａを含むボトムコンタクト型薄膜トランジスタであって、該半導体層が第一の領域と、該第一の領域よりも該ゲート絶縁層に近い第二の領域を含み、且つ該第一の領域のＧａの濃度が、該第二の領域のＧａの濃度よりも高いことを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項５】
絶縁基板上に少なくともゲート電極、ゲート絶縁層、ソース、ドレイン電極、半導体層が順次積層されたボトムゲート・ボトムコンタクト型の薄膜トランジスタであることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項６】
絶縁基板上に少なくとも半導体層、ソース、ドレイン電極、ゲート絶縁層、ゲート電極が順次積層されたトップゲート・トップコンタクト型の薄膜トランジスタであることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項７】
請求項１〜６のいずれかに記載の薄膜トランジスタアレイと画像表示媒体からなることを特徴とするアクティブマトリクスディスプレイ。
【請求項８】
前記画像表示媒体が電気泳動方式によるものであることを特徴とする請求項７に記載のアクティブマトリクスディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種画像表示装置の駆動素子や各種論理回路の論理素子等に用いることができる薄膜トランジスタおよびアクティブマトリクスディスプレイに関する。
【背景技術】
【０００２】
現在、一般的な平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ；ＦＰＤ）は、半導体に非晶質シリコンや多結晶シリコンを用いた電界効果型薄膜トランジスタにより駆動するアクティブマトリックスタイプのものが主流となっている。
【０００３】
一方、ＦＰＤのさらなる薄型化及び軽量化、耐衝撃性や可撓性の向上を目的に、ガラス基板の代わりにプラスチック基板を用いる試みが近年なされている。
【０００４】
しかしながら、上述のシリコンを半導体層に用いた薄膜トランジスタの製造は、高温の熱工程を要し、耐熱性の低いプラスチック基板に適用するのは困難である。
【０００５】
そこで、低温形成が可能な酸化物を半導体層に用いた薄膜トランジスタの開発が活発に行われてきている（非特許文献１）。
【０００６】
しかし高い信頼性を持ち、ディスプレイの多階調表示が可能な薄膜トランジスタを実現するためには、従来の酸化物を半導体に用いた薄膜トランジスタにおいては、オンオフ比が十分でないという問題点を有しており，より高いオンオフ比を持つ薄膜トランジスタが要求されている。
【０００７】
【非特許文献１】伊藤学，応用物理７７［７］（２００８）  ８０９−８１２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで本発明では、上記のような要求を解決するため、オン電流が高く、かつオフ電流が低い、つまり高いオンオフ比を持つ薄膜トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明は上記目的を達成するためになされたものであり、請求項１に記載の発明は、絶縁基板上に少なくともソース、ドレイン、ゲートの各電極と酸化物を含む半導体層とゲート絶縁層を有する薄膜トランジスタであって、該半導体層が第一の領域と、該第一の領域よりも該ゲート絶縁層に近い第二の領域を含み、且つ該第一の領域の導電率が、該第二の領域の導電率よりも低いことを特徴とする薄膜トランジスタである。  
【００１０】
前記酸化物は膜中の組成を変えることで、該膜の導電率を調整することが容易であるという特徴がある。
【００１１】
前記半導体層の第一の領域が、第二の領域よりも導電率が低いことにより、前記ゲート絶縁層の界面付近の電気抵抗は低く、界面から離れた層の電気抵抗は高くなる。この場合、トランジスタのいわゆるチャネル層の抵抗は低いまま、界面から離れた層の電気抵抗のみ高くなるため、ゲート電圧が正の場合にチャネル層を流れるオン電流は高いまま、ゲート電圧が負の場合にチャネル層周辺を流れるオフ電流を下げることができる。
【００１２】
なお、上記の場合、ソース、ドレイン電極は、前記半導体層の第二の領域と接触をとることが好ましい。該半導体層の第二の領域は導電率が高く、ソース、ドレイン電極とオーミック接触をとることが容易である。一方前記半導体層の第一の領域は導電率が低く、ソース、ドレイン電極と接触をとるのに適さない。よって本発明による薄膜トランジスタの構成は、該半導体層が該ソース、ドレイン電極が形成された後に積層されるボトムコンタクト型であることが好ましい。
【００１３】
請求項２に記載の発明は、絶縁基板上に少なくともソース、ドレイン、ゲートの各電極と酸化物を含む半導体層とゲート絶縁層を有する薄膜トランジスタであって、該半導体層が第一の領域と、該第一の領域よりも該ゲート絶縁層に近い第二の領域を含み、且つ該第一の領域の酸素濃度が、該第二の領域の酸素濃度よりも高いことを特徴とする薄膜トランジスタである。
【００１４】
前記半導体層の第一の領域が、第二の領域よりも酸素濃度が高い、つまり第一の領域が第二の領域よりも酸素欠損が少ないことにより、第一の領域の導電率が第二の領域の導電率よりも低くなる。よって前記ゲート絶縁層の界面付近の電気抵抗は低く、界面から離れた層の電気抵抗は高くなり、この場合、トランジスタのいわゆるチャネル層の抵抗は低いまま、界面から離れた層の電気抵抗のみ高くなるため、ゲート電圧が正の場合にチャネル層を流れるオン電流は高いまま、ゲート電圧が負の場合にチャネル層周辺を流れるオフ電流を下げることができる。
【００１５】
請求項３に記載の発明は前記酸化物を含む半導体層がＩｎ、Ｚｎ、Ｇａのいずれか一種を含むことを特徴とする請求項１又は２記載の薄膜トランジスタである。
【００１６】
前記半導体層にＩｎ、Ｚｎ、Ｇａのいずれか一種を含む酸化物を用いることで、優れたトランジスタ特性を得ることができる。
【００１７】
請求項４に記載の発明は絶縁基板上に少なくともソース、ドレイン、ゲートの各電極と酸化物を含む半導体層とゲート絶縁層を有する薄膜トランジスタであって、該半導体層がＩｎ、Ｚｎのいずれか一種と、Ｇａを含むボトムコンタクト型薄膜トランジスタであって、該半導体層が第一の領域と、該第一の領域よりも該ゲート絶縁層に近い第二の領域を含み、且つ該第一の領域のＧａの濃度が、該第二の領域のＧａの濃度よりも高いことを特徴とする請求項１又は２に記載の薄膜トランジスタである。
【００１８】
前記半導体層の第一の領域が、第二の領域よりもＧａ濃度が高いことにより、第一の領域の導電率が第二の領域の導電率よりも低くなる。前記ゲート絶縁層の界面付近の電気抵抗は低く、界面から離れた層の電気抵抗は高くなる。この場合、トランジスタのいわゆるチャネル層の抵抗は低いまま、界面から離れた層の電気抵抗のみ高くなるため、ゲート電圧が正の場合にチャネル層を流れるオン電流は高いまま、ゲート電圧が負の場合にチャネル層周辺を流れるオフ電流を下げることができる。
【００１９】
請求項５に記載の発明は絶縁基板上に少なくともゲート電極、ゲート絶縁層、ソース、ドレイン電極、半導体層が順次積層されたボトムゲートーボトムコンタクト型の薄膜トランジスタであることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタである。
【００２０】
前記ソース、ドレイン電極が、前記半導体層の第一の領域よりも導電率の高い第二の領域と接することで、オーミック接触の形成が容易となる。
【００２１】
請求項６に記載の発明は絶縁基板上に少なくとも半導体層、ソース、ドレイン電極、ゲート絶縁層、ゲート電極が順次積層されたトップゲートートップコンタクト型の薄膜トランジスタであることを特徴とする請求項１〜４のいずれかに記載の薄膜トランジスタである。
【００２２】
前記ソース、ドレイン電極が、前記半導体層の第一の領域よりも導電率の高い第二の領域と接することで、オーミック接触の形成が容易となる。
【００２３】
請求項７に記載の発明は、請求項１から６のいずれかに記載の薄膜トランジスタアレイと画像表示媒体からなることを特徴とするアクティブマトリクスディスプレイである。
【００２４】
請求項８に記載の発明は、前記画像表示媒体が電気泳動方式によるものであることを特徴とする請求項７に記載のアクティブマトリクスディスプレイである。
【発明の効果】
【００２５】
以上説明したように、半導体層の膜中の組成に分布を持たせることで、導電率の分布を持つ半導体層を形成することが可能となり、その結果、オンオフ比の高いトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２６】
図１は本発明の実施形態の一例を示す薄膜トランジスタ（ボトムゲート・ボトムコンタクト型）の模式図である。
【００２７】
図２は本発明の実施形態の他の例を示す薄膜トランジスタ（トップゲート・トップコンタクト型）の模式図である。
【００２８】
絶縁基板０上に、ゲート電極１、ゲート絶縁層２、半導体層３、ソース電極４、ドレイン電極５が形成されている。そして半導体３は、半導体層が第一の領域３Ａと、第一の領域３Ａよりもゲート絶縁層２に近い第二の領域３Ｂを含む。
【００２９】
絶縁基板０には、例えばガラスやプラスチック基板を用いることができる。プラスチック基板としては、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂等を使用することができる。これらの基板は単独で使用することもでき、二種以上を積層した複合基板を使用することもできる。
【００３０】
プラスチック基板等の可撓性基板であれば、薄型、軽量、フレキシブルな薄膜トランジスタを得ることができ好ましい。また、製造工程に乾燥工程等の熱処理を含む場合には、熱安定性の高い石英などのガラス基板の他、プラスチック基板ではＰＥＳやＰＥＮが好ましい。
【００３１】
また絶縁基板がプラスチック基板である場合は、素子の耐久性を上げるためにガスバリア層を形成することも好ましい。ガスバリア層としてはＡｌ２Ｏ３、ＳｉＯ２２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるがこれらに限定されるものではない。またこれらのガスバリア層は二層以上積層して使用することもできる。またガスバリア層はプラスチック基板の片面だけに付与してもよいし、両面に付与しても構わない。ガスバリア層は蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法、ゾルゲル法などで形成されるが、これらに限定されるものではない。またガラスやプラスチック基板上にカラーフィルタが形成された基材を使用することもできる。
【００３２】
本発明のゲート電極１、ソース電極４及びドレイン電極５には、酸化インジウム（Ｉｎ２  Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ２Ｏ４）、酸化カドミウムスズ（Ｃｄ２ＳｎＯ２）、酸化亜鉛スズ（Ｚｎ２ＳｎＯ４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料が好適に用いられる。またこの酸化物材料に不純物をドープすることも導電率を上げるために好ましい。例えば、酸化インジウムにスズやモリブデン、チタンをドープしたもの、酸化スズにアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどである。この中では特に酸化インジウムにスズをドープした酸化インジウムスズ（通称ＩＴＯ）が低い抵抗率のために特に好適に用いられる。またＡｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料も好適に用いられる。また導電性酸化物材料と低抵抗金属材料を複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜／金属薄膜／導電性酸化物薄膜の順に積層した３層構造が特に好適に用いられる。またＰＥＤＯＴ  （ポリエチレンジオキシチオフェン）等の有機導電性材料も好適に用いることができる。ゲート電極、ソース電極及びドレイン電極は全て同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにソース電極とドレイン電極は同一の材料であることがより望ましい。これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、光ＣＶＤ法、ホットワイヤーＣＶＤ法、またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されるものではない。
【００３３】
ゲート絶縁層２として用いられる材料は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ  （ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるがこれらに限定されるものではない。ゲートリーク電流を抑えるためには、絶縁材料の抵抗率は１０１１Ωｃｍ以上、特に１０１４Ωｃｍ以上であることが好ましい。ゲート絶縁層２は真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法、スピンコート、ディップコート、スクリーン印刷などの方法を用いて形成される。これらのゲート絶縁層２は膜の成長方向に向けて組成を傾斜したものもまた好適に用いられる。
【００３４】
本発明で用いられる薄膜トランジスタの半導体層３としては、例えば、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物が挙げられる。酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化スズ、酸化タングステン、酸化亜鉛ガリウムインジウム（Ｉｎ―Ｇａ―Ｚｎ―Ｏ）等公知の材料が挙げられるがこれらに限定されるものではない。これらの材料の構造は単結晶、多結晶、微結晶、結晶／アモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであってもかまわない。半導体層の膜厚は少なくとも１０ｎｍ以上が望ましい。１０ｎｍより小さいと膜が島状に形成され、膜中に半導体が形成されていない部分が生じやすい。
【００３５】
半導体層３はスパッタ法、パルスレーザー堆積法、真空蒸着法、ＣＶＤ法、ゾルゲル法などの方法を用いて形成されるが、好ましくはスパッタ法、パルスレーザー堆積法、真空蒸着法、ＣＶＤ法である。スパッタ法ではＲＦマグネトロンスパッタ法、ＤＣスパッタ法、真空蒸着では加熱蒸着、電子ビーム蒸着、イオンプレーティング法、ＣＶＤ法ではホットワイヤーＣＶＤ法、プラズマＣＶＤ法などが挙げられるがこれらに限定されるものではない。
【００３６】
本発明で用いられる酸化物半導体層３の第一の領域３Ａと第二の領域３Ｂは、膜中の組成を変えることにより、第一の領域３Ａが第二の領域３Ｂに比して導電率が低いことを特徴とする。
【００３７】
前記半導体層の第一の領域３Ａが、ゲート絶縁層近傍の第二の領域３Ｂよりも導電率が低いことにより、前記ゲート絶縁層の界面付近の電気抵抗は低く、界面から離れた層の電気抵抗は高くなる。この場合、トランジスタのいわゆるチャネル層の抵抗は低いまま、界面から離れた層の電気抵抗のみ高くなるため、ゲート電圧が正の場合にチャネル層を流れるオン電流は高いまま、ゲート電圧が負の場合にチャネル層周辺を流れるオフ電流を下げることができる。
【００３８】
前記第一の領域３Ａと第二の領域３Ｂは、図１及び図２のように、導電率の低い第一の層と、ゲート絶縁層側の導電率の高い第二の層を含む積層構造としても良いし、半導体層３内でゲート絶縁層２の方向に向けて導電率の低くなるような勾配を有する導電率分布を半導体層としても良い。つまり少なくともゲート絶縁層の対向面側の第一の領域の導電率よりもゲート絶縁層近傍の第二の領域の導電率が高いことを特徴としている。
【００３９】
酸化物半導体の場合、膜中の組成を制御することで、所望の導電率を有する膜を得ることができる。
【００４０】
特に前記半導体層３がＩｎ、Ｚｎ、Ｇａのいずれか一種を含むことを特徴とする酸化物半導体で構成されている場合には、膜中の組成を変える方法として、膜中の酸素欠陥の量を制御する方法が有効である
【００４１】
具体的には、スパッタ法、パルスレーザー法、真空蒸着法等を用いて、成膜中の酸素分圧を変えることにより、膜中の酸素欠陥の量を制御することが容易になる。膜中の酸素欠陥を増加させるとキャリア電子が増加し、膜の導電率が高くなる。また膜中の酸素欠陥を減少させると、キャリア電子は減少し、膜の導電率が低下する。
【００４２】
よって本発明で用いられる酸化物半導体層３の第一の領域３Ａと第二の領域３Ｂは、具体的には、第一の領域３Ａが第二の領域３Ｂに比して酸素濃度が高いことを特徴とする。
【００４３】
また前記Ｉｎ、Ｚｎのいずれか一種と、Ｇａを含む酸化物半導体の場合、Ｇａ濃度が高いと、膜中の酸素濃度が高くなり、膜の導電率が減少する。よって膜中のＧａ濃度を変えることで、所望の導電率を有する膜を得ることができる。つまり、第一の領域３ＡのＧａの濃度を、第二の領域３ＢのＧａの濃度よりも高いものとする。
【実施例】
【００４４】
以下に具体的な本発明の実施例と本発明の有効性を示すための比較例を記載する。
【００４５】
（実施例１）
絶縁基板１０としてＰＥＮ基材（帝人デュポン社製Ｑ６５  厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、フォトリソグラフィー法によりゲート電極１１を形成した。次にＲＦマグネトロンスパッタ法を用いてＳｉＯＮからなる絶縁基板１０と接するゲート絶縁層１２を３００ｎｍ、ＤＣマグネトロンスパッタ法ソース電極１４・ドレイン電極１５となるＩＴＯを１００ｎｍ連続成膜した。ソース電極１４・ドレイン電極１５は成膜後にフォトリソグラフィー法により形成した。その上にＲＦマグネトロンスパッタ法を用いてＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物からなるゲート絶縁層と接する半導体層１３Ｂを２０ｎｍとゲート絶縁層１２と接しない半導体１３Ａを３０ｎｍを連続成膜し、フォトグラフィー法によりパターニングを行い、薄膜トランジスタ素子を得た（図３）。表１に各層の成膜条件を示す。
【００４６】
【表１】
2010087223.tif 000003
【００４７】
ゲート絶縁層に接する半導体層１３Ｂの導電率は２．７×１０−６［Ｓ／ｃｍ］ゲート絶縁層と接しない半導体層１３Ａの導電率は３．０×１０−４［Ｓ／ｃｍ］であった。作製した素子のソース／ドレイン電極間のチャネル長は０．２ｍｍであり、チャネル幅は２ｍｍであった。また、膜厚は触針式膜厚計（ＵＬＶＡＣ製  Ｄｅｋｔａｋ６Ｍ）、半導体層の導電率は半導体パラメータアナライザ（ＫｅｉｔｈｌａｙＳＣＳ４２００）を用いて測定した
【００４８】
半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子１のトランジスタ特性は、移動度７ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は７桁であり、良好なトランジスタ特性を示した。
【００４９】
（比較例１）
絶縁基板１０としてＰＥＮ基材（帝人デュポン社製Ｑ６５  厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、フォトリソグラフィー法によりゲート電極１１を形成した。次にＲＦマグネトロンスパッタ法を用いてＳｉＯＮからなる絶縁基板１０と接するゲート絶縁層１２を３００ｎｍ、ＤＣマグネトロンスパッタ法ソース電極１４・ドレイン電極１５となるＩＴＯを１００ｎｍ連続成膜した。ソース電極１４・ドレイン電極１５は成膜後にフォトリソグラフィー法により形成した。その上にＲＦマグネトロンスパッタ法を用いてＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物からなる半導体層を５０ｎｍ成膜し、フォトグラフィー法によりパターニングを行い、薄膜トランジスタ素子を得た（図４）。表２に各層の成膜条件を示す。
【００５０】
【表２】
2010087223.tif 000004
【００５１】
ゲート絶縁層に接する半導体層１３の導電率は２．５×１０−６［Ｓ／ｃｍ］であった。作製した素子のソース／ドレイン電極間のチャネル長は０．２ｍｍであり、チャネル幅は２ｍｍであった。また、膜厚は触針式膜厚計（ＵＬＶＡＣ製  Ｄｅｋｔａｋ６Ｍ）、半導体層の導電率は半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて測定した
【００５２】
半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子１のトランジスタ特性は、移動度２ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は５桁であり、実施例１の結果と比較するとＯＮ／ＯＦＦ比は小さい値となった。
【００５３】
（比較例２）
絶縁基板１０としてＰＥＮ基材（帝人デュポン社製Ｑ６５  厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍ成膜し、フォトリソグラフィー法によりゲート電極１１を形成した。次にＲＦマグネトロンスパッタ法を用いてＳｉＯＮからなる絶縁基板１０と接するゲート絶縁層１２を３００ｎｍ、ＤＣマグネトロンスパッタ法ソース電極１４・ドレイン電極１５となるＩＴＯを１００ｎｍ連続成膜した。ソース電極１４・ドレイン電極１５は成膜後にフォトリソグラフィー法により形成した。その上にＲＦマグネトロンスパッタ法を用いて、比較例１とは異なる条件下でＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物からなる半導体層を５０ｎｍ成膜し、フォトグラフィー法によりパターニングを行い、薄膜トランジスタ素子を得た（図４）。表３に各層の成膜条件を示す。
【００５４】
【表３】
2010087223.tif 000005
【００５５】
ゲート絶縁層に接する半導体層１３の導電率は２．５×１０−４［Ｓ／ｃｍ］あった。作製した素子のソース／ドレイン電極間のチャネル長は０．２ｍｍであり、チャネル幅は２ｍｍであった。また、膜厚は触針式膜厚計（ＵＬＶＡＣ製  Ｄｅｋｔａｋ６Ｍ）、半導体層の導電率は半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて測定した
【００５６】
半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製  ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子１のトランジスタ特性は、移動度８ｃｍ２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は５桁であり、実施例１の結果と比較するとＯＮ／ＯＦＦ比は小さい値となった。
【００５７】
表４に実施例１、比較例１及び比較例２の素子特性を示した。オン電流及びオフ電流のの比（オンオフ比）は桁数で表している。本発明の電界効果トランジスタは、従来と比較して２桁オンオフ比を向上させた電界効果トランジスタとなっていることが分かる。
【００５８】
【表４】
2010087223.tif 000006
【産業上の利用可能性】
【００５９】
半導体層の膜中の導電率に分布を持たせることにより、オン電流が高く、かつオフ電流が低い、つまりオンオフ比の高い電界効果トランジスタを実現できる。このような電界効果トランジスタは電子ペーパー、ＬＣＤ、有機ＥＬディスプレイ等のスイッチング素子として利用できる。また特にフレキシブル基材を基板とするフレキシブルディスプレイや、ＩＣカード、ＩＣタグ等にも広く応用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態を示す薄膜トランジスタの構造を表す模式図
【図２】本発明の他の一実施形態を示す薄膜トランジスタの構造を表す模式図
【図３】実施例１の薄膜トランジスタの構造を表す模式図
【図４】比較例１および２の薄膜トランジスタの構造を表す模式図
【符号の説明】
【００６１】
０  絶縁基板
１  ゲート電極
２  ゲート絶縁層
３  半導体層
３Ａ  半導体層中の第一の領域
３Ｂ  半導体層中の第二の領域
４  ソース電極
５  ドレイン電極
１０  絶縁基板
１１  ゲート電極
１２  ゲート絶縁層
１３  半導体層
１３Ａ  ゲート絶縁層に接しない半導体層
１３Ｂ  ゲート絶縁層に接する半導体層
１４  ソース電極
１５  ドレイン電極
【図１】
2010087223.tif 000007
【図２】
2010087223.tif 000008
【図３】
2010087223.tif 000009
【図４】
2010087223.tif 000010