(57)【要約】【課題】ソースドレイン領域表面にシリサイド層が形成された構成のＤＲＡＭ領域とロジック領域とが混載された半導体装置において、ＤＲＡＭの保持特性を良好にする。【解決手段】半導体装置１００は、ＤＲＡＭ領域２００に形成され、不純物としてヒ素とリンとを含む第１のソースドレイン領域１２６を含む第１のトランジスタ１２０と、ロジック領域２１０に形成され、不純物として少なくともヒ素を含む第２のソースドレイン領域１４６を含む第２のトランジスタ１４０とを含む。第１のソースドレイン領域１２６および第２のソースドレイン領域１４６の表面には、それぞれシリサイド層１７２が形成されている。第１のソースドレイン領域１２６において、リンによりジャンクション深さが規定され、当該ジャンクション深さが第２のソースドレイン領域１４６のジャンクション深さよりも深い。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＤＲＡＭ領域とロジック領域とが混載された半導体装置であって、
前記ＤＲＡＭ領域と前記ロジック領域とが形成された基板と、
前記基板の前記ＤＲＡＭ領域に形成され、不純物としてヒ素とリンとを含む第１のソースドレイン領域を含む第１のトランジスタと、
前記基板の前記ロジック領域に形成され、不純物として少なくともヒ素を含む第２のソースドレイン領域を含む第２のトランジスタと、
を含み、
前記基板の前記第１のソースドレイン領域および前記第２のソースドレイン領域の表面には、それぞれシリサイド層が形成されており、
前記第１のソースドレイン領域において、リンによりジャンクション深さが規定され、当該ジャンクション深さが前記第２のソースドレイン領域のジャンクション深さよりも深い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のソースドレイン領域におけるヒ素のピーク濃度と、前記第２のソースドレイン領域におけるヒ素のピーク濃度とが実質的に等しい半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２のソースドレイン領域は、リンを含む半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記第１のソースドレイン領域におけるリンのピーク濃度が、前記第２のソースドレイン領域におけるリンのピーク濃度よりも高い半導体装置。
【請求項５】
ＤＲＡＭ領域とロジック領域とが混載された半導体装置の製造方法であって、
前記ＤＲＡＭ領域と前記ロジック領域とが形成された基板の前記ＤＲＡＭ領域および前記ロジック領域に、それぞれゲート電極を形成する工程と、
前記ロジック領域および前記ＤＲＡＭ領域に、それぞれ前記ゲート電極をマスクとして不純物をイオン注入する工程と、
熱処理により、前記不純物を拡散して、前記ＤＲＡＭ領域および前記ロジック領域にそれぞれ第１のソースドレイン領域および第２のソースドレイン領域を形成する工程と、
前記基板の前記第１のソースドレイン領域および前記第２のソースドレイン領域の表面に、それぞれシリサイド層を形成する工程と、
を含み、
前記不純物をイオン注入する工程において、前記ＤＲＡＭ領域に前記不純物としてヒ素およびリンをイオン注入し、前記ロジック領域に前記不純物として少なくともヒ素をイオン注入し、前記第１のソースドレイン領域において、リンによりジャンクション深さが規定され、当該ジャンクション深さが前記第２のソースドレイン領域のジャンクション深さよりも深くなるようにする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１のソースドレイン領域におけるヒ素のピーク濃度と、前記第２のソースドレイン領域におけるヒ素のピーク濃度とが実質的に等しい半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
前記不純物をイオン注入する工程は、
前記ＤＲＡＭ領域をマスクした状態で、前記ロジック領域の前記ゲート電極をマスクとして、前記ロジック領域に、前記不純物として少なくともヒ素をイオン注入する工程と、
前記ロジック領域をマスクした状態で、前記ＤＲＡＭ領域の前記ゲート電極をマスクとして、前記ＤＲＡＭ領域に、前記不純物としてヒ素およびリンをイオン注入する工程と、
を含む半導体装置の製造方法。
【請求項８】
請求項５から７いずれかに記載の半導体装置の製造方法において、
前記不純物をイオン注入する工程において、前記ロジック領域にも前記不純物としてリンをイオン注入し、前記ＤＲＡＭ領域において、前記ロジック領域へのリンのイオン注入よりも高いエネルギーでリンのイオン注入を行う半導体装置の製造方法。
【請求項９】
請求項５から８いずれかに記載の半導体装置の製造方法において、
前記不純物をイオン注入する工程において、前記ロジック領域にも前記不純物としてリンをイオン注入し、前記ＤＲＡＭ領域において、前記ロジック領域へのリンのイオン注入よりも高い濃度でリンのイオン注入を行う半導体装置の製造方法。
【請求項１０】
請求項５または６に記載の半導体装置の製造方法において、
前記不純物をイオン注入する工程は、
前記ＤＲＡＭ領域および前記ロジック領域に同時に前記不純物として少なくともヒ素をイオン注入する工程と、
前記ロジック領域をマスクした状態で、前記ＤＲＡＭ領域の前記ゲート電極をマスクとして、前記ＤＲＡＭ領域に選択的に、前記不純物としてリンをイオン注入する工程と、
を含む半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記ＤＲＡＭ領域および前記ロジック領域に同時に前記不純物として少なくともヒ素をイオン注入する工程において、前記不純物としてリンもイオン注入する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）が形成されるＤＲＡＭ領域と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等が形成されるロジック領域とが混載された半導体装置が知られている。
【０００３】
特許文献１（特開２００５−１１６５８２号公報）には、メモリ用のＭＯＮＯＳ型トランジスタとセル選択用のＭＩＳ型トランジスタとを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタのゲート電極に整合して、窒素を導入した窒素導入領域を形成した構成が記載されている。これにより、ＭＯＮＯＳ型トランジスタのリーク電流を低減できるとされている。
【０００４】
特許文献２（特開２００１−１２７２７０号公報）には、ＤＲＡＭ部およびロジック部を同一基板上に形成したＤＲＡＭ混載半導体装置において、ロジック部でもＤＲＡＭ部でも、不純物拡散領域上にシリサイド層が形成された構成が記載されている。このように、不純物拡散領域上にシリサイド層を形成すると、コンタクトとの抵抗が低減されるという効果がある。
【特許文献１】特開２００５−１１６５８２号公報
【特許文献２】特開２００１−１２７２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、不純物拡散領域上にシリサイド層を形成した場合、不純物拡散層の深さが充分でないと、シリサイド層と、基板との間でリークが生じ、ＤＲＡＭの保持特性が劣化するという問題が生じる。
【０００６】
図６は、トランジスタの不純物拡散層の構成を模式的に示す図である。図６（ａ）はゲートと不純物拡散層とを示す平面図、図６（ｂ）は、図６（ａ）のＡ−Ａ’断面図である。図６（ｂ）に示すように、シリサイド層形成時に、シリサイド層の膜厚にばらつきが生じることがある。シリサイド層の膜厚にばらつきがあると、シリサイド層が深く形成された箇所で基板との間のリークが生じてしまう。リーク量は、シリサイド層とジャンクションとの最短距離で決定されるため、不純物拡散層の深さが充分でなく、シリサイド層とジャンクションとの距離が短くなると、リーク量が大きくなり、保持特性が劣化する。
【０００７】
一方、ロジック領域においては、トランジスタのゲート長を小さくするために、可能な限りジャンクションを浅くすることが好ましい。以上から、ＤＲＡＭ領域では不純物拡散層を深く形成し、ロジック領域では不純物拡散層を浅く形成することが望まれる。
【課題を解決するための手段】
【０００８】
本発明によれば、
ＤＲＡＭ領域とロジック領域とが混載された半導体装置であって、
前記ＤＲＡＭ領域と前記ロジック領域とが形成された基板と、
前記基板の前記ＤＲＡＭ領域に形成され、不純物としてヒ素とリンとを含む第１のソースドレイン領域を含む第１のトランジスタと、
前記基板の前記ロジック領域に形成され、不純物として少なくともヒ素を含む第２のソースドレイン領域を含む第２のトランジスタと、
を含み、
前記基板の前記第１のソースドレイン領域および前記第２のソースドレイン領域の表面には、それぞれシリサイド層が形成されており、
前記第１のソースドレイン領域において、リンによりジャンクション深さが規定され、当該ジャンクション深さが前記第２のソースドレイン領域のジャンクション深さよりも深い半導体装置が提供される。
本発明によれば、
ＤＲＡＭ領域とロジック領域とが混載された半導体装置の製造方法であって、
前記ＤＲＡＭ領域と前記ロジック領域とが形成された基板の前記ＤＲＡＭ領域および前記ロジック領域に、それぞれゲート電極を形成する工程と、
前記ロジック領域および前記ＤＲＡＭ領域に、それぞれ前記ゲート電極をマスクとして不純物をイオン注入する工程と、
熱処理により、前記不純物を拡散して、前記ＤＲＡＭ領域および前記ロジック領域にそれぞれ第１のソースドレイン領域および第２のソースドレイン領域を形成する工程と、
前記基板の前記第１のソースドレイン領域および前記第２のソースドレイン領域の表面に、それぞれシリサイド層を形成する工程と、
を含み、
前記不純物をイオン注入する工程において、前記ＤＲＡＭ領域に前記不純物としてヒ素およびリンをイオン注入し、前記ロジック領域に前記不純物として少なくともヒ素をイオン注入し、前記第１のソースドレイン領域において、リンによりジャンクション深さが規定され、当該ジャンクション深さが前記第２のソースドレイン領域のジャンクション深さよりも深くなるようにする半導体装置の製造方法が提供される。
【０００９】
ｎ型不純物拡散層を形成する場合、通常リンやヒ素等が不純物として用いられる。ＤＲＡＭ領域とロジック領域とで、不純物拡散層であるソースドレイン領域の深さを変えるためには、これらの不純物の注入濃度を異ならせることが考えられる。しかし、トランジスタのオン電流を確保するためには、ヒ素濃度がある程度高い方がよい。また、不純物拡散層上にシリサイド層を形成する際に、不純物拡散層表面のヒ素の濃度が高いと、シリサイド層が良好に形成されないという問題もある。さらに、ヒ素は、拡散速度が遅いため、ヒ素の濃度を高くしても、ジャンクションが深くならないとともに不純物拡散層表面における濃度が高くなってしまう。そこで、本発明者は、ＤＲＡＭ領域とロジック領域とで、リンの濃度を選択的に異ならせることにより、ＤＲＡＭ領域で、ロジック領域よりもジャンクション深さが深いソースドレイン領域を形成する本発明を見いだした。
【００１０】
これにより、不純物拡散層表面にシリサイド層を良好に形成することができるとともに、ＤＲＡＭ領域において、シリサイド層の膜厚にばらつきがあったとしても、シリサイド層と基板との間のリークを抑え、ＤＲＡＭの保持特性を良好にすることができる。また、ＤＲＡＭ領域のジャンクション深さを深くするためにヒ素の濃度を変更する必要がないため、ヒ素の濃度は、シリサイド層が形成されやすい濃度、およびオン電流を確保するために好ましい濃度範囲に設定することができる。
なお、半導体装置は、メモリ素子およびメモリ素子を制御する周辺回路であるロジック回路が形成されたＤＲＡＭ領域と、ＤＲＡＭ領域とは異なる領域であるロジック領域とが混載された構成となっている。ロジック領域は、ＤＲＡＭ領域中のメモリ素子の周辺回路ではなく、ＤＲＡＭ領域とは異なる領域に形成されたロジック回路を含むものである。たとえば、ロジック領域は、ＣＰＵ（Central Processing Unit）等の高速ロジック回路やＣＭＯＳ（Complementary Metal Oxide Semiconductor）等が形成された領域とすることができる。
【００１１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、ソースドレイン領域表面にシリサイド層が形成された構成のＤＲＡＭ領域とロジック領域とが混載された半導体装置において、ロジック領域のトランジスタの特性を良好に保ちつつ、ＤＲＡＭの保持特性を良好にすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。
半導体装置１００は、ＤＲＡＭセルを含むＤＲＡＭ領域２００とＣＭＯＳが形成されるロジック領域２１０とが混載された構成を有する。ロジック領域２１０には、ＮＭＯＳ領域２１２およびＰＭＯＳ領域２１４が設けられている。ＮＭＯＳとＰＭＯＳとでＣＭＯＳを構成することができる。
【００１５】
半導体装置１００は、半導体基板１０２（基板）と、半導体基板１０２に形成されたセルＰウェル１０３、Ｐウェル１０４、およびＮウェル１０５を含む。ＤＲＡＭ領域２００はセルＰウェル１０３に対応し、ロジック領域２１０のＮＭＯＳ領域２１２およびＰＭＯＳ領域２１４は、それぞれＰウェル１０４およびＮウェル１０５に対応する。セルＰウェル１０３、Ｐウェル１０４、およびＮウェル１０５は、素子分離絶縁膜１０６により分離されている。ここで、セルＰウェル１０３やＰウェル１０４は、たとえばボロンやインジウム（Ｉｎ）を不純物として含む。Ｎウェル１０５は、たとえばリンやヒ素を不純物として含む。
【００１６】
半導体装置１００は、ＤＲＡＭ領域２００に形成された第１のトランジスタ１２０と、ＮＭＯＳ領域２１２に形成された第２のトランジスタ１４０と、ＰＭＯＳ領域２１４に形成された第３のトランジスタ１６０とを含む。
【００１７】
第１のトランジスタ１２０は、不純物としてヒ素（Ａｓ）とリン（Ｐ）とを含む第１のソースドレイン領域１２６と、第１のゲート電極１２１を含むゲートとを含む。第２のトランジスタ１４０は、不純物としてＡｓとＰとを含む第２のソースドレイン領域１４６と、第２のゲート電極１４１を含むゲートとを含む。第３のトランジスタ１６０は、不純物としてボロン（Ｂ）を含む第３のソースドレイン領域１６６と、第３のゲート電極１６１を含むゲートとを含む。また、第１のソースドレイン領域１２６、第２のソースドレイン領域１４６、および第３のソースドレイン領域１６６の表面には、それぞれシリサイド層１７２が形成されている。また、第１のゲート電極１２１、第２のゲート電極１４１、および第３のゲート電極１６１は、ポリシリコンにより構成され、その表面にはシリサイド層１７４が形成されている。
【００１８】
本実施の形態において、第１のソースドレイン領域１２６において、Ｐによりジャンクション深さが規定され、当該ジャンクション深さが第２のソースドレイン領域１４６のジャンクション深さよりも深い。たとえば、第１のソースドレイン領域１２６は、第２のソースドレイン領域１４６よりも高い濃度のＰをイオン注入することにより、ジャンクション深さを深くすることができる。また、第１のソースドレイン領域１２６は、第２のソースドレイン領域１４６よりも高いエネルギーでＰをイオン注入することにより、ジャンクション深さを深くすることができる。また、本実施の形態において、第１のソースドレイン領域１２６におけるＡｓのピーク濃度と、第２のソースドレイン領域１４６におけるＡｓのピーク濃度とは実質的に等しい。
【００１９】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図２から図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
【００２０】
まず、半導体基板１０２上部に、素子分離絶縁膜１０６で分離したセルＰウェル１０３、Ｐウェル１０４、およびＮウェル１０５を形成する。素子分離絶縁膜１０６は、たとえばシリコン酸化膜により構成することができる。また、素子分離絶縁膜１０６の底面および側面にシリコン窒化膜等のライナ膜を形成した構成とすることもできる。
【００２１】
つづいて、半導体基板１０２上全面にゲート絶縁膜（不図示）を形成する。ゲート絶縁膜は、たとえばシリコン酸化膜や、高誘電率膜、またはこれらの積層膜等とすることができる。
【００２２】
次いで、半導体基板１０２上全面にたとえば化学気相成長法（Chemical Vapor Deposition：ＣＶＤ法）によりポリシリコン層を形成する。次いで、既知のリソグラフィ技術により、ポリシリコン層およびゲート絶縁膜を順次ゲート電極の形状にパターニングする。これにより、ＤＲＡＭ領域２００、ＮＭＯＳ領域２１２、およびＰＭＯＳ領域２１４に、それぞれ第１のゲート電極１２１、第２のゲート電極１４１、および第３のゲート電極１６１が形成される。
【００２３】
その後、第１のゲート電極１２１、第２のゲート電極１４１、および第３のゲート電極１６１をマスクとして、半導体基板１０２にイオン注入を行い、各領域にＬＤＤ（lightly doped drain）構造を形成する第１のエクステンション領域１２４、第２のエクステンション領域１４４、および第３のエクステンション領域１６４を形成する（図２（ａ））。ＮＭＯＳ領域２１２の第２のエクステンション領域１４４は、たとえばＢＦ２を２．３５ｋｅＶ、２．７Ｅ１３ｃｍ−２、およびＡｓを２ｋｅＶ、８Ｅ１４ｃｍ−２の条件で注入することにより形成することができる。ＰＭＯＳ領域２１４の第３のエクステンション領域１６４は、Ａｓを６５ｋｅＶ、２．１Ｅ１３ｃｍ−２、およびＢＦ２を２ｋｅＶ、８Ｅ１４ｃｍ−２の条件で注入することにより形成することができる。
【００２４】
つづいて、第１のゲート電極１２１、第２のゲート電極１４１、および第３のゲート電極１６１の側方にそれぞれサイドウォール１２２、サイドウォール１４２、およびサイドウォール１６２を形成する（図２（ｂ））。サイドウォールは、たとえばシリコン窒化膜により構成することができる。
【００２５】
次いで、ＤＲＡＭ領域２００およびＮＭＯＳ領域２１２をマスクするレジスト膜１８０を形成し、ＰＭＯＳ領域２１４に不純物としてボロン（ＢまたはＢＦ２）１８２をイオン注入して第３のソースドレイン領域１６６を形成する（図３（ａ））。ここで、たとえばＢを２．３ｋｅＶ、５Ｅ１５ｃｍ−２の条件で注入することにより第３のソースドレイン領域１６６を形成することができる。
【００２６】
その後、ＤＲＡＭ領域２００およびＰＭＯＳ領域２１４をマスクするレジスト膜１８４を形成し、ＮＭＯＳ領域２１２に不純物としてヒ素１８６およびリン１８８をイオン注入して第２のソースドレイン領域１４６を形成する（図３（ｂ））。ここで、ヒ素１８６は、たとえば５ｋｅＶ〜１５ｋｅＶ、６Ｅ１４ｃｍ−２〜４Ｅ１５ｃｍ−２の条件でイオン注入することができる。また、リン１８８は、たとえば５ｋｅＶ〜２０ｋｅＶ、１Ｅ１４ｃｍ−２〜５Ｅ１５ｃｍ−２の条件でイオン注入することができる。一例として、ヒ素１８６を８ｋｅＶ、２Ｅ１５ｃｍ−２、およびリン１８８を８．５ｋｅＶ、１．５Ｅ１５ｃｍ−２で注入することにより第２のソースドレイン領域１４６を形成することができる。
【００２７】
つづいて、ＮＭＯＳ領域２１２およびＰＭＯＳ領域２１４をマスクするレジスト膜１９０を形成し、ＤＲＡＭ領域２００に不純物としてヒ素１８６およびリン１９２をイオン注入して第１のソースドレイン領域１２６を形成する（図４（ａ））。ここで、ヒ素１８６は、第２のソースドレイン領域１４６を形成するのと同様の条件でイオン注入することができる。すなわち、ヒ素１８６は、たとえば５ｋｅＶ〜１５ｋｅＶ、６Ｅ１４ｃｍ−２〜４Ｅ１５ｃｍ−２の条件でイオン注入することができる。一方、リン１９２は、第２のソースドレイン領域１４６を形成する際よりも高濃度、および／または高エネルギーでイオン注入することができる。リン１９２は、たとえば５ｋｅＶ〜３０ｋｅＶ、６Ｅ１４ｃｍ−２〜７Ｅ１５ｃｍ−２の条件でイオン注入することができる。一例として、ヒ素１８６を８ｋｅＶ、２Ｅ１５ｃｍ−２、およびリン１９２を１０ｋｅＶ、３Ｅ１５ｃｍ−２で注入することにより第１のソースドレイン領域１２６を形成することができる。
【００２８】
この後、たとえば約１０００℃で熱処理を行い、拡散層を活性化する。これにより、各不純物が拡散する。この際、リン１９２が注入された第１のソースドレイン領域１２６において、リン１８８が注入された第２のソースドレイン領域１４６よりもジャンクション深さが深くなる。
【００２９】
図５は、ＤＲＡＭ領域２００における第１のソースドレイン領域１２６およびＮＭＯＳ領域２１２における第２のソースドレイン領域１４６の不純物濃度をデバイスシミュレーションで計算した結果を示す図である。図５（ａ）は、第１のソースドレイン領域１２６における各不純物濃度、図５（ｂ）は、第２のソースドレイン領域１４６における各不純物濃度を示す。
【００３０】
図示したように、第１のソースドレイン領域１２６および第２のソースドレイン領域１４６の両方ともＰがＡｓよりも深い領域まで拡散している。ここで、ｎ型不純物（Ａｓ＋Ｐ）とｐ型不純物（Ｉｎ＋Ｂ）との濃度線が交差する箇所が、それぞれのジャンクション深さとなる。図示したように、第２のソースドレイン領域１４６においては、ジャンクション深さが約９０ｎｍなのに対し、第１のソースドレイン領域１２６においては、ジャンクション深さを約１２０ｎｍと深くすることができている。
【００３１】
つづいて、半導体基板１０２上全面に金属層１７０を形成する（図４（ｂ））。本実施の形態において、金属層１７０は、ニッケルやコバルトにより構成される。金属層１７０は、スパッタリングにより形成することができる。次いで、熱処理により、金属層１７０と、金属層１７０に接したシリコンとを反応させ、シリサイド層を形成する。これにより、図１に示したように、半導体基板１０２上面にシリサイド層１７２、各ゲート電極の上面にシリサイド層１７４がそれぞれ形成される。シリサイド層は、たとえばＮｉＳｉやＣｏＳｉ２とすることができる。
【００３２】
以上のような構成とすると、ＤＲＡＭ領域２００の第１のトランジスタ１２０の第１のソースドレイン領域１２６のジャンクション深さを選択的に深くすることができ、第１のソースドレイン領域１２６上にシリサイド層１７２が形成されている場合でも、リーク量を低減することができる。また、ロジック領域２１０においては、ジャンクション深さを浅くすることにより、トランジスタのゲート長を小さくすることができ、高速動作が可能となる。
【００３３】
本実施の形態における半導体装置１００によれば、上記のように、Ａｓの濃度を好ましい範囲としても、Ｐの濃度を異ならせることにより、第１のトランジスタ１２０と第２のトランジスタ１４０とでそれぞれ好ましい特性を与えるようにすることができる。
【００３４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３５】
以上の実施の形態においては、第２のソースドレイン領域１４６もＰを含む構成を示したが、第２のソースドレイン領域１４６は、Ｐを含まない構成とすることもできる。
【００３６】
また、以上の実施の形態では、第１のソースドレイン領域１２６と第２のソースドレイン領域１４６へのイオン注入を別々に行っているが、たとえば、ＤＲＡＭ領域２００とロジック領域２１０のＮＭＯＳ領域２１２に同時にＡｓを導入した後、ＤＲＡＭ領域２００にのみＰを導入したり、ＤＲＡＭ領域２００とＮＭＯＳ領域２１２とに別々にＰを導入するようにしてもよい。
また、たとえば、ＤＲＡＭ領域２００とロジック領域２１０のＮＭＯＳ領域２１２に同時にＡｓおよびＰを導入した後、ＤＲＡＭ領域２００のみＰを追加で導入してもよい。
【００３７】
また、ＤＲＡＭ領域２００とロジック領域２１０のＮＭＯＳ領域２１２に同時にＡｓとＰとを導入した後、ＤＲＡＭ領域２００にだけ再度Ｐを注入することにより、ＤＲＡＭ領域２００におけるＰの濃度を高くするようにしてもよい。
【００３８】
なお、実施の形態で説明したトランジスタの構成には限定されず、たとえばゲート電極の材料として、ポリシリコンではなくメタル材料を用いたりすることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】ＤＲＡＭ領域の第１のソースドレイン領域およびロジック領域のＮＭＯＳ領域の第２のソースドレイン領域における各不純物の濃度を示す図である。
【図６】トランジスタの不純物拡散層の構成を模式的に示す図である。
【符号の説明】
【００４０】
１００ 半導体装置
１０２ 半導体基板
１０３ セルＰウェル
１０４ Ｐウェル
１０５ Ｎウェル
１０６ 素子分離絶縁膜
１２０ 第１のトランジスタ
１２１ 第１のゲート電極
１２２ サイドウォール
１２４ 第１のエクステンション領域
１２６ 第１のソースドレイン領域
１４０ 第２のトランジスタ
１４１ 第２のゲート電極
１４２ サイドウォール
１４４ 第２のエクステンション領域
１４６ 第２のソースドレイン領域
１６０ 第３のトランジスタ
１６１ 第３のゲート電極
１６２ サイドウォール
１６４ 第３のエクステンション領域
１６６ 第３のソースドレイン領域
１７０ 金属層
１７２ シリサイド層
１７４ シリサイド層
１８０ レジスト膜
１８２ ボロン
１８４ レジスト膜
１８６ ヒ素
１８８ リン
１９０ レジスト膜
１９２ リン
２００ ＤＲＡＭ領域
２１０ ロジック領域
２１２ ＮＭＯＳ領域
２１４ ＰＭＯＳ領域
【図１】
2010027872.tif 000003
【図２】
2010027872.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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