(57)【要約】【課題】情報書き込み時における相変化領域の放熱性を適切に制御することができる相変化メモリ装置を提供すること。【解決手段】相変化メモリ装置１は、相変化領域１５ａと、相変化領域１５ａの下に、相変化領域１５ａに接して配される第１絶縁層１３と、第１絶縁層１３の下に第１絶縁層１３に接して配されると共に、少なくとも一部が相変化領域１５ａの真下に配される導体層１１と、を備える。導体層１１は、相変化領域１５ａのヒートシンクとして作用する。【選択図】図１
2010087007.tif 000002
【特許請求の範囲】
【請求項１】
相変化領域と、
前記相変化領域の下に配される第１絶縁層と、
前記第１絶縁層の下に配される導体層と、を備え、
前記相変化領域及び前記導体層は、前記相変化領域の熱が前記第１絶縁層を介して前記導体層に伝導するように配されていることを特徴とする相変化メモリ装置。
【請求項２】
相変化領域と、
前記相変化領域の下に、前記相変化領域に接して配される第１絶縁層と、
前記第１絶縁層の下に前記第１絶縁層に接して配されると共に、少なくとも一部が前記相変化領域の真下に配される導体層と、を備え、
前記導体層は、前記相変化領域のヒートシンクとして作用することを特徴とする相変化メモリ装置。
【請求項３】
前記導体層は、外部と熱的に接続されていることを特徴とする請求項２に記載の相変化メモリ装置。
【請求項４】
相変化層と、
前記相変化層に電気的に接続され、前記相変化領域に給電する第１電極及び第２電極と、をさらに備え、
前記相変化領域は、前記相変化層の一部であり、
前記第１電極と前記第２電極との間に前記相変化領域が配されていることを特徴とする請求項１〜３のいずれか一項に記載の相変化メモリ装置。
【請求項５】
前記相変化層は、溝部又は凹部を有し、
前記相変化領域は、前記相変化層の前記溝部又は凹部の底部に形成され、
前記第１電極及び前記第２電極は、前記相変化領域を挟むように前記溝部又は凹部の上部に形成されていることを特徴とする請求項４に記載の相変化メモリ装置。
【請求項６】
前記相変化層は、前記相変化領域を複数有し、
前記相変化層は、延在方向に垂直な断面においてミアンダ状又は波形状に形成されていることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項７】
前記第１絶縁層上に第２絶縁層をさらに備え、
前記第１電極及び前記第２電極は、前記第２絶縁層より上に配されていることを特徴とする請求項５又は６に記載の相変化メモリ装置。
【請求項８】
前記第１電極及び前記第２電極の下面は、前記第２絶縁層に接していることを特徴とする請求項６に記載の相変化メモリ装置。
【請求項９】
前記相変化層は、前記相変化領域と連続して延在し、前記相変化領域から厚さが次第に厚くなる層厚変化領域を有することを特徴とする請求項４に記載の相変化メモリ装置。
【請求項１０】
前記第１絶縁層上に第２絶縁層をさらに備え、
前記第１絶縁層及び前記第２絶縁層は溝部又は凹部を有し、
前記相変化領域は、前記凹部の底面に沿って形成されていることを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１１】
前記層厚変化領域は、前記溝部又は凹部の側面に沿って形成されていることを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１２】
前記溝部又は凹部の両側面に沿って形成されるサイドウォールをさらに備え、
前記サイドウォールは、前記溝部又は凹部の底面から上方に向かって前記溝部又は凹部の幅を拡げるような曲面を有し、
前記層厚変化領域は、前記曲面上に形成されていることを特徴とする請求項１０又は１１に記載の相変化メモリ装置。
【請求項１３】
前記相変化領域は、前記相変化層の他の領域よりも薄く形成された領域であることを特徴とする請求項４〜１２のいずれか一項に記載の相変化メモリ装置。
【請求項１４】
前記相変化領域の厚さは、５ｎｍ〜５０ｎｍであることを特徴とする請求項１３に記載の相変化メモリ装置。
【請求項１５】
前記相変化領域と前記第１電極及び前記第２電極との上下方向の間隔は、前記第１絶縁層の厚さの３倍以上であることを特徴とする請求項６〜１４のいずれか一項に記載の相変化メモリ装置。
【請求項１６】
前記第１絶縁層の厚さは、５ｎｍ〜３０ｎｍであることを特徴とする請求項１〜１５のいずれか一項に記載の相変化メモリ装置。
【請求項１７】
前記導体層は、前記第１絶縁層に接して配される上部導体層と、前記上部導体層の下に積層される下部導体層と、を有し、
前記上部導体層は、前記下部導体層よりも熱伝導率が高いことを特徴とする請求項１〜１６のいずれか一項に記載の相変化メモリ装置。
【請求項１８】
前記導体層より下方に、選択能動素子をさらに備え、
前記導体層は、前記選択能動素子のＧＮＤ配線層であることを特徴とする請求項１〜１７のいずれか一項に記載の相変化メモリ装置。
【請求項１９】
前記相変化層より上方に、ビット線をさらに備え、
前記選択能動素子は、第１拡散層、第２拡散層、及びゲート電極を有するトランジスタであり、
前記第１拡散層は、前記第１電極と電気的に接続され、
前記第２拡散層は、前記導体層と電気的に接続され、
前記第２電極は、前記ビット線と電気的に接続されることを特徴とする請求項１〜１８のいずれか一項に記載の相変化メモリ装置。
【請求項２０】
導体層を形成する工程と、
前記導体層上に、第１絶縁層を形成する工程と、
前記第１絶縁層上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に、第１電極及び第２電極を形成する工程と、
前記第２絶縁層、前記第１電極及び前記第２電極上に、相変化層を形成する工程と、を含むことを特徴とする相変化メモリ装置の製造方法。
【請求項２１】
前記相変化層を形成する前に、前記導体層上の前記第１絶縁層の領域の少なくとも一部が露出するように、前記第２絶縁層の一部を除去する工程と、
前記第１絶縁層の露出した領域にも前記相変化層を形成した後に、前記第１絶縁層と接している前記相変化層の一部を薄膜化する工程と、をさらに含むことを特徴とする請求項２０に記載の相変化メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化材料を情報記録媒体として用いた相変化メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
昨今の高度情報化社会において、半導体集積回路技術を用いて形成される固体メモリ装置の性能向上が必要不可欠となっている。特に信号処理装置（ＭＰＵ；Micro Processing Unit）の計算能力向上に伴い、コンピューターや電子機器が必要とするメモリ容量は増加の一途をたどっている。固体メモリ装置はハードディスクやレーザーディスク等の磁気および光磁気記憶装置と異なり、物理的な駆動部分を持たないことから機械的強度が高く、半導体製造技術に基づいた高集積化が可能である。したがって、コンピューターやサーバーの一時記憶装置（キャッシュ）や主記憶装置（メインメモリ）としてのみならず、多くのモバイル機器、家電機器の外部記憶装置（ストレージメモリ）として利用されており、現在数百億ドル規模の市場となっている。
【０００３】
このような固体メモリ装置は、その原理によってＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）およびフラッシュメモリ装置をはじめとするＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の３種類に分けることができる。このうちＳＲＡＭは最も高速に動作するが、電源供給停止時には情報を保持することができず、１ビット当たりに必要なトランジスタ数も多いため大容量化には不向きとなる。したがって、ＳＲＡＭは主にＭＰＵ内のキャッシュとして用いられる。ＤＲＡＭはリフレッシュ動作を必要としＳＲＡＭに比べ動作速度は劣るものの、集積化しやすく１ビット当たりの単価も低いため、主にコンピューター機器や家電機器のメインメモリとして利用される。一方、ＥＥＰＲＯＭは電源供給を絶った状態においても情報保持できる不揮発性メモリ装置であり、前者に比べ情報の書き込み消去時の速度が遅く比較的大電力を必要とするため、主にストレージメモリとして利用されている。
【０００４】
近年、モバイル機器市場の急成長と共に、より高速かつ低消費電力動作が可能なＤＲＡＭ互換の固体メモリ装置、更にはＤＲＡＭとＥＥＰＲＯＭの特長を併せ持った不揮発性固体メモリ装置の開発が期待されている。このような次世代固体メモリ装置として、抵抗可変材料を用いた抵抗メモリ装置（ＲｅＲＡＭ；Resistive Random Access Memory）や強誘電体を用いた強誘電体メモリ装置（ＦｅＲＡＭ；Ferroelectric RAM）の開発が試みられている。また、高速かつ低消費電力動作可能な不揮発性メモリ装置の有力候補の一つに、上記抵抗可変材料の一つである相変化材料を用いた抵抗メモリ装置があり、これを特に、相変化メモリ装置（ＰＲＡＭ；Phase Change Random Access Memory）と呼ぶ。相変化メモリ装置は情報の書き込み速度が５０ｎｓ程度と非常に高速であり、また素子構成が単純なため高集積化しやすい利点をもつ。
【０００５】
相変化メモリ装置は相変化材料を２つの電極で挟んだ構成をしており、回路的に直列に接続された能動素子を用いて選択的に動作させる不揮発性メモリ装置である。能動素子としては、例えはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、接合ダイオード、バイポーラトランジスタ、ショットキーバリアダイオード等が挙げられる。
【０００６】
相変化メモリ装置のデータ記憶及び消去は、相変化材料における例えば（多）結晶状態とアモルファス状態のような２つ以上の固相状態間を熱エネルギーによって遷移させることにより行う。この結晶状態およびアモルファス状態間の遷移は電極を介した回路接続により、その抵抗値の変化として識別される。熱エネルギーの相変化材料への印加は、電気パルス（電圧あるいは電流パルス）を電極間に印加し、相変化材料そのものをジュール加熱することで行われる。この際、例えば結晶状態の相変化材料に大電流を持つ電気パルスを短時間印加すると相変化材料は融点近くの高温状態に熱せられた後に急冷され、アモルファス状態（この状態をリセット状態と呼ぶ）となる。この動作は一般的にリセット動作と呼ばれる。一方、リセット状態においてリセット動作に比べ低電流の電気的パルスを比較的長時間印加すると相変化材料は結晶化温度にまで上昇し、結晶状態（この状態をセット状態と呼ぶ）となる。この動作はリセット動作に対してセット動作と呼ばれる。
【０００７】
相変化メモリ装置には、縦型相変化メモリ装置と横型相変化メモリ装置とが存在する。
【０００８】
縦型相変化メモリ装置は、例えば特許文献１及び非特許文献１に示されている。縦型相変化メモリ装置は相変化材料に接触する２つの電極が相変化材料に対し上下垂直（縦）方向に配列された構造を持つ。縦型相変化メモリ装置において、メモリセルアレイは相変化メモリ素子および選択能動素子を組み合わせたセルを格子状に配置することで構成される。縦型相変化メモリ装置の特徴として高集積化が容易であるほか、ＤＲＡＭに構成が近いためＤＲＡＭのセル集積化技術を流用できる。また、場合によってはメモリセル周辺回路およびメモリセルの構成を工夫することにより、選択能動素子を持たないメモリセルも形成可能である。
【０００９】
横型相変化メモリ装置は、例えば非特許文献２に示されている。横型相変化メモリ装置においては、相変化材料に電気的に接続される２つの電極がプレーナ状に相変化領域の横（両側）に配置されている。
【特許文献１】特開２００７−１４９９００号公報
【非特許文献１】デホワン  キム、外３名（Dae-Hwang Kim, et al.）、「相変化ランダムアクセスメモリセル設計構想のシミュレーションに基づく比較（Simulation-based comparison of cell design concepts for phase change random access memory）」、ジャーナルオブナノサイセンスアンドナノテクノロジー（Journal of Nanoscience and Nanotechnology）、第７巻、ｐ．２９８−３０５、２００７年
【非特許文献２】マーティン  エイチ  アール  ランクホースト、外２名（Martijn H. R. Lankhorst, et al.）、「今後のシリコンチップのための低価格ナノスケール不揮発性メモリ構想（Low-cost and nanoscale non-volatile memory concept for future silicon chips）」、ネイチャーマテリアルズ（Nature Materials）、ネイチャーパブリッシンググループ（Nature Publishing Group）、第４巻、ｐ．３４７−３５２、２００５年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以下の分析は、本発明の観点から与えられる。
【００１１】
例えば、相変化メモリ装置は選択能動素子によって活性化されるため、選択能動素子の駆動電流能力の範囲内にて情報の書き換えを行う必要がある。相変化メモリ装置における相変化材料の相変化領域（例えば非特許文献１参照）は情報書き込み時の電流密度が最も高い部分に主に形成される。例えば、縦型相変化メモリ装置において相変化材料が絶縁体で閉じ込められていない構造をとる場合、相変化材料と下部電極とが接触する最も電流密度が高い部分が発熱し、主にこの部分が相変化を起こす。例えば、セット状態からリセット動作を行った場合、相変化材料の状態遷移を抵抗値の変化として識別するためには、相変化材料のうち、下部（あるいは上部）電極に接触した部分を相変化領域で覆い尽くすか、あるいは相変化材料内を流れるすべての電流経路が必ず相変化領域を通過することが望ましい。したがって、縦型相変化メモリ装置において選択能動素子の駆動電流能力の範囲内の低電流にて前記スイッチング動作をさせるには、相変化材料の相変化領域を縮小（スケーリング）することが有効となる。例えば、縦型相変化メモリ装置において相変化材料が絶縁体で閉じ込められていない構造をとる場合、相変化材料と電極との接触面積の縮小が相変化領域の縮小に有効となる。これにより、情報書き換え時の消費電力を低減することができる。なお、相変化領域とは、相変化が実際に生じる領域であり、形成した相変化材料の全体積が相変化領域となる必要は無い。
【００１２】
また、縦型相変化メモリ装置において、相変化材料の自己ジュール発熱の際、電極は最も大きな放熱箇所となる。このような観点からも、相変化材料と電極間の接触断面積の縮小、および電極自身の断面積縮小は、相変化材料からの放熱を抑制し、効率的に相変化を生じさせる上で効果的である。
【００１３】
しかしながら、縦型相変化メモリ装置においては、相変化材料と接続する電極の寸法は、一般的な半導体製造プロセスにおけるリソグラフィ加工の最小加工寸法で決まるため、プロセストレンド以上の縮小化は困難となっている。すなわち、縦型相変化メモリ装置における相変化材料と電極との接触面積は大きくならざるを得ない。そのため、相変化に必要な電流量も大きくなり、データ書き換え時の電流低減が困難となる。なお、最小加工寸法とは、フォトリソグラフィの解像能力やエッチングの加工能力等の製造プロセスで決定される最小の形成可能加工線幅寸法あるいは最小の形成可能加工間隔寸法のことである。
【００１４】
また、縦型相変化メモリ装置においては、大きな相変化材料と電極との接触面積に加えて、相変化領域と電極が近接しているため、放熱性が高くなりすぎ、発熱効率が悪いという問題点もある。
【００１５】
一方、横型相変化メモリ装置においては、相変化領域の縮小化は、リソグラフィ加工の最小加工寸法に依存せず、相変化材料の薄膜化によって達成することができる。そのため、縦型相変化メモリ装置に比べて低い電流量でデータの書き換えが可能となる。また、左右に配置された電極と相変化材料の接触面積を比較的大きくすることができることから、縦型相変化メモリ装置に比べ相変化材料と電極との界面において低抵抗コンタクトを取りやすい。さらに、相変化材料の薄膜化あるいは微細化によって相変化領域を縮小することができるので、相変化領域を電極から遠ざけることが可能となり、相変化時における電極による過度な放熱を抑制することができる。
【００１６】
しかしながら、通常、相変化材料（熱伝導率は数Ｗ／ｍＫであり成膜方法による）は電極材料（熱伝導率は数１０〜１００Ｗ／ｍＫ）に比べ熱伝導率が小さいため、横型相変化メモリ装置においては、素子の微細化に従い発熱効率は向上するもののリセット動作における急冷動作が困難となる。リセット状態において急冷速度が低下すると本来アモルファス化するはずの領域が結晶化してしまうため抵抗値の低下を招き、メモリ情報の書き込み不良原因となる。
【００１７】
したがって、相変化メモリ装置では、効率よく相変化領域を発熱することが低電流および高速動作を行う際の鍵となるが、一方で微細化によって印加電流当たりの発熱効率が改善された素子では、リセット動作時において過度な発熱および蓄熱を行うと、それらの過剰な熱エネルギーの放出に時間を要するため、アモルファス化に必要な急速冷却が困難となる。
【００１８】
非特許文献２では、放熱性を制御するために半導体基板上に絶縁膜を介して相変化材料を形成し、絶縁膜の膜厚を制御することで、放熱性をコントロールする手法が紹介されている。しかしながら、絶縁膜の膜厚の制御だけでは、放熱量の微調整は困難であると共に、放熱性を高めることはできない。
【課題を解決するための手段】
【００１９】
本発明の第１視点によれば、相変化メモリ装置は、相変化領域と、相変化領域の下に配される第１絶縁層と、第１絶縁層の下に配される導体層と、を備える。相変化領域及び導体層は、相変化領域の熱が第１絶縁層を介して導体層に伝導するように配されている。
【００２０】
本発明の第２視点によれば、相変化メモリ装置は、相変化領域と、相変化領域の下に、相変化領域に接して配される第１絶縁層と、第１絶縁層の下に第１絶縁層に接して配されると共に、少なくとも一部が相変化領域の真下に配される導体層と、を備える。導体層は、相変化領域のヒートシンクとして作用する。
【００２１】
本発明の第３視点によれば、相変化メモリ装置の製造方法は、導体層を形成する工程と、導体層上に、第１絶縁層を形成する工程と、第１絶縁層上に、第２絶縁層を形成する工程と、第２絶縁層上に、第１電極及び第２電極を形成する工程と、第２絶縁層、第１電極及び第２電極上に、相変化層を形成する工程と、を含む。
【発明の効果】
【００２２】
本発明によれば、相変化領域の下に配した導体層をヒートシンクとして利用することにより、情報書き込み時における相変化領域の放熱性を適切に制御することができる相変化メモリ装置を得ることができる。
【発明を実施するための最良の形態】
【００２３】
本発明の第１実施形態に係る相変化メモリ装置について説明する。図１に、本発明の第１実施形態に係る相変化メモリ装置の概略断面図を示す。相変化メモリ装置１は、基板２と、基板２に形成された選択能動素子３と、選択能動素子３上に配された導体層１１と、導体層１１上に配された制御絶縁層（第１絶縁層）１３と、制御絶縁層１３上に配された相変化層１５と、制御絶縁層１３上に配された第１電極１６及び第２電極１７と、相変化層１５上に配されたビット線と、制御絶縁層１３下に配される下部保護絶縁層１０と、制御絶縁層１３上に配される上部保護絶縁層１４と、を備える。
【００２４】
図２に、図１に示す相変化層の概略上面図を示す。図３に、図１のIII−III線における概略断面図を示す。線状の相変化層１５は、第１電極１６及び第２電極１７により電流注入され、その電流により自己発熱して相変化する相変化領域１５ａを有する。相変化層１５に給電する第１電極１６及び第２電極１７は、相変化層１５に電気的に接続されているが、相変化領域１５ａに直接接してはいない。また、相変化領域１５ａは、制御絶縁層１３と接して配されている。
【００２５】
相変化領域１５ａは、低電力かつ迅速に相変化するように、その電流通過方向に対して垂直な断面（図３に示す相変化領域１５ａの断面）の断面積を小さくすることが好ましい。一方、相変化領域１５ａ以外の相変化層１５の領域は、高抵抗化しないように相変化領域１５ａの断面積よりもその断面積を大きくすると好ましい。したがって、相変化領域１５ａは、相変化領域１５ａ以外の領域よりも薄層化及び／又は細線化すると好ましい。相変化領域１５ａの体積（特に図３に示す断面積）は、所望の電力及び速度で情報の書き込みができるように設定する。また、相変化領域１５ａの厚さは、均一な層厚にできるように設定する。例えば、相変化領域１５ａの厚さｄ１は、１ｎｍ〜５０ｎｍとすることができる。また、相変化領域１５ａ以外の相変化層１５の領域の厚さｄ２は、５０ｎｍ〜１００ｎｍとすることができる。
【００２６】
相変化領域１５ａの幅ｗ１は、例えば、３０ｎｍ〜２００ｎｍとすることができる。また、相変化領域１５ａ以外の領域の幅ｗ２は、相変化領域の幅ｗ１の１倍〜３倍程度太くすることができる。
【００２７】
相変化層１５の材料としては、温度に応じて２以上の相状態を有し、かつ、相状態によって電気抵抗が異なる材料であればよく、例えば、カルコゲナイド材料を用いることができる。カルコゲン元素とは周期律表における６族に属する原子であり硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のことを指す。一般的にカルコゲナイド材料とは、少なくとも１つのカルコゲン元素と共に、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）のうち少なくとも１つの元素を含む化合物のことである。この際、窒素（Ｎ）、酸素（Ｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の元素が添加された材料を用いることもできる。例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００２８】
導体層１１は、導体層１１に伝導した熱を相変化メモリ装置１の外部に放熱できるように、外部と熱的に接続されていると好ましく、例えば選択能動素子３のＧＮＤ配線層とすることができる。導体層１１は、制御絶縁層１３に接して配されている。相変化領域１５ａと導体層１１とは、相変化領域１５ａの熱を導体層１１に伝導できるように、制御絶縁層１３を介して少なくとも一部が重複するように配されている。好ましくは、相変化領域１５ａの熱を効率よく導体層１１に伝導できるように、図２に示すように上面から見た場合に、相変化領域１５ａの面積の８０％〜１００％が導体層１１と重なるようにする。
【００２９】
導体層１１の材料は、相変化領域１５ａの急冷速度を制御するために、所望の熱伝導率となるようなものを選択すると好ましい。一般的に、金属の電気抵抗率と熱伝導率は反比例関係にあることが知られており、電気抵抗率を制御することで熱伝導率を容易に算出することができる。例えば、導体層１１の熱伝導率を高くしたい場合、アルミニウム（Ａｌ）、タングステン（Ｗ）等を使用することができ、導体層１１の熱伝導率を低くしたい場合、窒化チタン（ＴｉＮ）等の材料を使用することができる。また、窒化チタン（ＴｉＮ）のような材料においては、ＣＶＤ法を用いて導体層１１を形成する場合、不純物の混入量等によって比較的簡単に電気抵抗率を制御することができる（例えば、抵抗率をおおよそ２０μΩｃｍから１０００μΩｃｍの範囲で変化させることができる）。
【００３０】
導体層１１は、単層でもよいが、図１に示すように、材料の異なる複数の層を積層して形成して、放熱制御することもできる。例えば、導体層１１を選択能動素子３のＧＮＤ配線層とした場合に、放熱性抑制の観点からＧＮＤ配線層を熱伝導率の低い（すなわち電気抵抗率の高い）材料のみで形成すると、ＧＮＤ配線層の高抵抗化のために、ＧＮＤパッドとアレイ部との間に電位差が生じ、回路上問題が生じることになる。そこで、電気抵抗率の低い材料を積層することで、導体層１１の高抵抗化を抑制することができる。単層が好ましい場合としては、例えば、導体層１１に熱伝導率の高い材料を選択した場合である。異なる材料の積層が好ましい場合としては、例えば、放熱制御の観点から、制御絶縁層１３と接する上部導体層１１ｂに熱伝導率が低い材料を選択した場合である。この場合には、上部導体層１１ｂの下層となる下部導体層１１ａに上部導体層１１ｂよりも電気抵抗率が低い材料を選択することが好ましい。例えば、図１に示す形態においては、上部導体層１１ｂとして厚さ１０ｎｍの窒化チタン（ＴｉＮ）を使用し、下部導体層１１ａとして厚さ２０ｎｍのタングステン（Ｗ）を使用することができる。また、導体層１１の高抵抗化の抑制は、寄生容量が問題とならない程度に導体層１１の膜厚を厚くすることによっても実現することができる。導体層１１全体の膜厚は、高抵抗化の抑制と寄生容量増大の防止の観点から、２０ｎｍ〜６０ｎｍであると好ましい。
【００３１】
制御絶縁層１３は、相変化領域１５ａの熱を導体層１１に伝導する機能と共に、相変化層１５と導体層１１とを絶縁する機能も果たす。そのため、制御絶縁層１３の厚さｄ３は、放熱制御の観点から設定すると共に、絶縁破壊しないように設定する。例えば、制御絶縁層１３の厚さｄ３は、５ｎｍ〜３０ｎｍとすることができる。
【００３２】
制御絶縁層１３、下部保護絶縁層１０及び上部保護絶縁層１４の材料は、絶縁層として使用可能なものであれば特に制限されずに用いることができる。例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）およびそれらの混合物などを用いることができる。また、場合によってはＢＰＳＧ（Boro-Phospho silicate glass）等の低誘電率絶縁膜を用いてもよい。絶縁層は原子密度が高いほど熱伝導性が高くなるため、熱処理等を行いなるべく高原子密度となるよう形成すると好ましい。
【００３３】
制御絶縁層１３、下部保護絶縁層１０及び上部保護絶縁層１４は、同じ材料を用いることもできるが、以下に説明する製造方法において選択的なエッチングができるように、制御絶縁層１３と上部保護絶縁層１４とは異なる材料で形成すると好ましい。また、下部保護絶縁層１０及び上部保護絶縁層１４は、寄生容量抑制の観点から低誘電率の材料（例えば酸化シリコン（ＳｉＯ２）やＢＰＳＧ）が好ましい。下部保護絶縁層１０及び上部保護絶縁層１４として、酸化シリコン（ＳｉＯ２）やＢＰＳＧを用いた場合、制御絶縁層１３としては、それ以外の材料（例えば窒化シリコン（ＳｉＮ））を使用することができる。また、相変化領域１５ａには、情報書き換え時に高い電圧が印加されるので、制御絶縁層１３は絶縁破壊耐性が高く、かつリーク電流が小さいと好ましい。この対策として、制御絶縁層１３は、複数の絶縁材料の積層構造（例えばＳｉＮとＳｉＯ２の積層構造）にすることもできる。
【００３４】
第１電極１６と第２電極１７とは、間隔をあけて相変化層１５に接続されるが、相変化領域１５ａはその間に配されるようにする。第１電極１６及び第２電極１７と相変化領域１５ａとの間隔（距離）は、第１電極１６及び第２電極１７と相変化領域１５ａとの間隔が近すぎると、第１電極１６及び第２電極１７からの放熱が大きくなりすぎ、相変化状態の適切な制御が困難となるので、第１電極１６及び第２電極１７からの放熱が大きくなりすぎないように設定すると好ましい。第１電極１６及び第２電極１７と相変化領域１５ａとの間隔をとる場合、相変化メモリ装置１が横方向（制御絶縁層１３の延在方向）に大きくならないように、相変化領域１５ａと第１電極１６及び第２電極１７とで高低差をつけると好ましい。例えば、相変化層１５は、図１に示すような断面において、凹状に形成すると好ましい。すなわち、相変化層１５に凹部又は溝部１５ｂを形成し、相変化層１５の凹部又は溝部１５ｂの底部に相変化領域１５ａが形成され、凹部又は溝部１５ｂの上部に第１電極１６及び第２電極１７を電気的に接続すると好ましい。主として導体層１１からの放熱制御を支配的にする場合、相変化領域１５ａと第１電極１６及び第２電極１７との上下方向の間隔は、相変化領域１５ａと導体層１１との間隔（すなわち制御絶縁層１３の厚さｄ３）の３倍以上であると好ましい。
【００３５】
相変化層１５と第１電極１６又は第２電極１７との接触面積は、相変化領域１５ａの面積に対して十分大きいと好ましく、例えば約２〜５倍であると好ましい。
【００３６】
図１に示す形態のように、相変化層１５を凹状に形成する（相変化層に複数の凹部又は溝部１５ｂを形成する）場合、以下に製造方法について説明するように、相変化領域１５ａのみを選択的に薄膜化することができる。
【００３７】
図１に示す形態においては、第１電極１６及び第２電極１７の下面は、上部保護絶縁層１４に接しており、相変化層１５は、その第１電極１６及び第２電極１７を覆うように形成されている。この形態の場合、以下に製造方法について説明するように、相変化層１５を形成する前に第１電極１６及び第２電極１７を形成することができるので、第１電極１６及び第２電極１７の形成時に相変化層１５の上面にダメージを与えずにすむ。
【００３８】
第１電極１６及び第２電極１７の一方は、第３コンタクト１８を介してビット線１９と電気的に接続され、他方は、コンタクトプラグ１２及び第１コンタクト８を介して、選択能動素子３の第１拡散層４と電気的に接続されている。
【００３９】
第１電極１６及び第２電極１７の材料としては、公知の電極材料であれば特に制限なく用いることができる。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）若しくはタングステン（Ｗ）、またはこれらの金属の窒化物、あるいはこれらの金属およびその窒化物を含むシリサイド化合物などを用いることができる。また、前記金属を含む合金を用いることができる。なお、電極材料を形成する窒化物やシリサイド等の化合物は化学量論比である必要はない。また、前記電極材料には炭素（Ｃ）等の不純物を添加することもできる。
【００４０】
選択能動素子３（本実施形態においてはＭＯＳトランジスタ）は、相変化領域１５ａ等の下方に配されている。選択能動素子３は、第１拡散層（例えばドレイン拡散層）４、第２拡散層（例えばソース拡散層）５、ゲート絶縁膜７、及びワード線となるゲート電極６を有している。第１拡散層４は、第１コンタクト８及びコンタクトプラグ１２を介して第１電極１６に電気的に接続され、第２拡散層５は、第２コンタクト９を介して導体層１１と電気的に接続されている。
【００４１】
本実施形態によれば、導体層１１を選択能動素子３のＧＮＤ配線層として使用すると共に、相変化領域１５ａのヒートシンクとしても使用することができる。また、本発明によれば、選択能動素子３をメモリ部２５の下方に配することができ、選択能動素子３とメモリ部２５とを横方向に並べて配置する形態よりも面積効率を高めることができ、高集積化を図ることができる。さらに、選択能動素子３とメモリ部２５とを横方向に並べて配置する形態よりも製造工程を削減することができ、製造コストを削減することができる。
【００４２】
第１コンタクト８、第２コンタクト９、第３コンタクト１８及びコンタクトプラグ１２の材料としては、コンタクトとして使用可能な材料であればいずれの材料を使用することができ、例えばアルミニウム（Ａｌ）やタングステン（Ｗ）を使用することができる。
【００４３】
本発明の相変化メモリ装置１において、相変化領域１５ａの熱は、制御絶縁層１３を通じて導体層１１に伝導し、導体層１１がヒートシンクとして作用する。この放熱特性は、導体層１１の材料、形状、寸法等、及び制御絶縁層１３の材料、寸法等により調整することができ、これにより、リセット動作における冷却速度を制御することができる。
【００４４】
なお、図１に示す形態においては、第２拡散層５の真上に相変化領域１５ａが配されているが、相変化領域１５ａと導体層１１の少なくとも一部が重なるように配されていれば、図１に示す形態に限定されるものではない。
【００４５】
次に、本発明の第１実施形態に係る相変化メモリ装置の製造方法について説明する。図４〜図７に、第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図を示す。
【００４６】
まず、基板２に選択能動素子３を形成する。選択能動素子３は、例えば、一般的なＤＲＡＭメモリセルにおけるセルトランジスタと同様の方法で作成することができ、その寸法は微細化のトレンドにしたがって決定される。次に、選択能動素子３上に下部保護絶縁層１０の一部１０ａを形成する。次に、第１拡散層４及び第２拡散層５上に、例えばリソグラフィ技術を用いて下部保護絶縁層１０の一部１０ａを第１拡散層４及び第２拡散層５が露出するまで等方性エッチングし、コンタクトホール１０ｂを形成する（図４（ａ））。
【００４７】
次に、コンタクトホール１０ｂ内に、スパッタリング法等により第１コンタクト８及び第２コンタクト９を形成し、その表面を平坦化する（図４（ｂ））。
【００４８】
次に、下部保護絶縁層１０の一部１０ｃをスパッタリング法などによりさらに堆積する。次に、リソグラフィ技術を用いて、下部絶縁層１０の一部１０ｃを第２コンタクト９が露出するまで等方性エッチングし、下部絶縁層１０の一部１０ｃに導体層１１のパターンからなる溝を形成する。この溝に導体層１１をスパッタリング法等によって堆積する。導体層１１を２層構造にする場合、下部導体層１１ａを堆積した後、その上に上部導体層１１ｂを堆積する（図４（ｃ））。
【００４９】
次に、導体層１１等の上に、スパッタリング法等により制御絶縁層１３を堆積する。さらに、制御絶縁層１３の上層に、上部保護絶縁層１４のうちの第２絶縁層１４ａを積層し、ＣＭＰ法等を用いて平坦化する（図４（ｄ））。このとき、上部保護絶縁層１４の選択的エッチングができるように、制御絶縁膜１３の材料と上部保護絶縁層１４の材料とは異なるものを選択する。これにより、後の工程において、制御絶縁膜１３の膜厚を大きく変化させることなく、上部保護絶縁層１４のみをエッチングすることができ、制御絶縁膜１３の膜厚制御が容易となる。
【００５０】
次に、第２コンタクト８の上面が露出するように上部保護絶縁層１４の第２絶縁層１４ａ、制御絶縁層１３及び下部保護絶縁層１０の一部１０ｃを、リソグラフィ技術を用いて選択エッチングし、コンタクトホール２１を形成する（図４（ｅ））。
【００５１】
次に、コンタクトホール２１に、コンタクトプラグ１２を堆積し、その表面を平坦化する（図５（ｆ））。
【００５２】
次に、第１電極１６及び第２電極１７の材料をスパッタリング法やＣＶＤ法等により堆積し、リソグラフィ技術用いて第１電極１６及び第２電極１７の材料の堆積層を等方性エッチングして、所定の位置に第１電極１６及び第２電極１７を形成する。このとき、第１電極１６は、コンタクトプラグ１２上に形成する（図５（ｇ））。
【００５３】
次に、第１電極１６と第２電極１７の間の上部保護絶縁層１４の第２絶縁層１４ａをリソグラフィ技術を用いて制御絶縁層１３が露出するまで選択エッチングし、第２絶縁層１４ａ及び制御絶縁層１３からなる溝部又は凹部（以下「凹部」と表記する）１４ｂを形成する（図５（ｈ））。このとき、凹部１４ｂの底面、すなわち制御絶縁層１３が露出する領域の少なくとも一部は、導体層１１の形成領域と重複するようにする。好ましくは、導体層１１の真上にある制御絶縁層１３の領域が露出するようにする。
【００５４】
次に、凹部１４ｂ内、上部保護絶縁層１４上、及び第１電極１６及び第２電極１７上に、相変化層１５の材料をスパッタリング法等により堆積する（図５（ｉ））。
【００５５】
次に、堆積させた相変化層１５の材料を、リソグラフィ技術を用いて凹部１４ｂ内に相変化層１５の凹部１５ｂを形成するように異方性エッチングする（図６（ｊ））。このとき、凹部１５ｂの底面領域が、導体層１１の真上に掛かるようし、この領域が相変化領域１５ａとなる。エッチングは、相変化領域１５ａが所定の厚さになるまで実施する。
【００５６】
次に、堆積した相変化層１５の材料を、リソグラフィ技術を用いて線状にエッチングして、相変化層１５を形成する。このとき、上部保護絶縁層１４として用いることができる材料（例えば酸化シリコン（ＳｉＯ２）等）をハードマスクとして使用することができる。この場合、ハードマスクを除去する工程を削除することができる。また、相変化層１５の上面をエッチングする必要がないので、相変化層１５に与えるダメージを少なくすることができる。
【００５７】
次に、相変化層１５の上に、上部保護絶縁層１４の第３絶縁層１４ｃを堆積し、ＣＭＰ法等を用いて平坦化する（図６（ｋ））。
【００５８】
次に、第２電極１７の少なくとも一部が露出するように、上部保護絶縁層１４の第３絶縁層１４ｃ及び相変化層１５をリソグラフィ技術を用いて選択エッチングして、コンタクトホール２２を形成する（図６（ｌ））。
【００５９】
次に、第３コンタクト１８の材料をコンタクトホール２２内に堆積して、その表面を平坦化し、第３コンタクト１８を形成する（図６（ｍ））。
【００６０】
次に、上部保護絶縁層１４の第４絶縁層１４ｄを堆積する（図７（ｎ））。次に、堆積した第４絶縁層１４ｄの一部を、リソグラフィ技術を用いて第３コンタクト１８が露出するように異方性エッチングして、ビット線を配する溝部又は凹部を形成する（不図示）。
【００６１】
次に、第４絶縁層１４ｄに形成した凹部又は溝部にビット線１９の材料を堆積し、ＣＭＰ法等を用いて平坦化して、ビット線１９を形成する（図７（ｏ））。
【００６２】
次に、上部保護絶縁層１４の第５絶縁層１４ｅを堆積して、相変化メモリ装置１を形成する（図７（ｐ））。
【００６３】
次に、公知の方法を用いて周辺回路を形成して、相変化メモリ装置１をメモリセルとして有する半導体メモリ装置を形成する（不図示）。
【００６４】
次に、本発明の第２実施形態に係る相変化メモリ装置について説明する。図８に、本発明の第２実施形態に係る相変化メモリ装置の概略断面図を示す。なお、図８において、図１と同じ要素には同じ符号を付してある。本実施形態において、第１実施形態と異なる点は、相変化メモリ装置３１がサイドウォール４０を有し、相変化層３５の形態が異なることである。
【００６５】
サイドウォール４０は、相変化領域３５ａの両側に沿って形成されており、サイドウォール４０と制御絶縁層１３とで溝部又は凹部（以下「凹部」と表記する）４０ａを形成している。サイドウォール４０は、凹部４０ａの底面から上方に向かって凹部４０ａの幅を拡げるような曲面を有する。
【００６６】
相変化領域３５ａは、凹部４０ａの底面に沿って（好ましくは制御絶縁層１３に接して）形成されている。相変化層３５は、サイドウォール４０の曲面上を相変化領域３５ａと連続して延在し、凹部４０ａの底面から上方に向かって層厚が次第に厚くなっている層厚変化領域３５ｂをさらに有し、上部保護絶縁層１４上において最も層厚が厚くなっている。
【００６７】
サイドウォール４０の材料としては、絶縁体であってもよく、または金属であってもよい。サイドウォール４０として絶縁体を用いる場合は、制御絶縁層１３に対して選択的エッチングできるように、制御絶縁層１３と異なる材料を用いると好ましい。
【００６８】
サイドウォール４０を形成することにより、スパッタリング法による相変化層３５の堆積において、エッチング工程を実施しなくても薄層化した相変化領域３５ａを得ることができる。すなわち、本実施形態によれば、エッチングによるダメージが与えられていない相変化領域３５ａを得ることができる
【００６９】
第２実施形態における上記以外の形態は、第１実施形態と同様であり、ここでの説明は省略する。
【００７０】
次に、本発明の第３実施形態に係る相変化メモリ装置について説明する。図９に、本発明の第３実施形態に係る相変化メモリ装置の概略断面図を示す。図９において、図１と同じ要素には同じ符号を付してある。第１実施形態においては、１つのメモリ部に対して１つの選択能動素子が形成されていたが、本実施形態においては、隣接する２つのメモリ部が選択能動素子を共有している。
【００７１】
相変化層５５は、複数の相変化領域５５ａを有している。例えば、線状の相変化層５５には、複数の凹部又は溝部５５ｂが連続的に形成され、図９に示す断面全体において、相変化層５５はミアンダ状（又は波形状）に形成されている。第１実施形態と同様に、相変化領域５５ａは、凹部又は溝部５５ｂの底部に形成されている。
【００７２】
各相変化領域５５ａの下に導体層１１が配されている。図９に示す形態においては、導体層１１は、選択能動素子５３のＧＮＤ配線層であり、導体層１１下には、第２コンタクト９によって導体層１１と電気的に接続された第２拡散層５が形成されている。隣接する２つの第２拡散層５の間には、隣接する第２拡散層５に共有される第１拡散層４が形成されている。第１拡散層４は、第１コンタクト８及びコンタクトプラグ１２を介して第１電極１６と電気的に接続されている。第１電極１６と第２電極１７は、第１電極１６と第２電極１７とで１つの相変化領域５５ａを挟むように相変化層５５に接続されている。すなわち、相変化層５５において、第１電極１６と第２電極１７は交互に連続的に配され、第１電極１６と第２電極１７との間に相変化領域５５ａが形成されている。なお、図９において、ワード線６とビット線１９とは、上面からみると直交するように延在している。例えば、図９に示す断面に対して、ワード線６が４５°方向に延在し、ビット線１９が１３５°方向に延在する。
【００７３】
第３実施形態における上記以外の形態は、第１実施形態と同様であり、ここでの説明は省略する。また、第３実施形態は、第２実施形態と組み合わせることもできる。
【００７４】
本発明の相変化メモリ装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００７５】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１実施形態に係る相変化メモリ装置の概略断面図。
【図２】図１に示す相変化層の概略上面図。
【図３】図１のIII−III線における概略断面図。
【図４】本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。
【図５】本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。
【図６】本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。
【図７】本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。
【図８】本発明の第２実施形態に係る相変化メモリ装置の概略断面図。
【図９】本発明の第３実施形態に係る相変化メモリ装置の概略断面図。
【符号の説明】
【００７７】
１，３１，５１        相変化メモリ装置
２        基板
３，５３        選択能動素子
４        第１拡散層
５        第２拡散層
６        ゲート電極（ワード線）
７        ゲート絶縁膜
８        第１コンタクト
９        第２コンタクト
１０      下部保護絶縁層
１０ａ    下部保護絶縁層の一部
１０ｂ    コンタクトホール
１０ｃ    下部保護絶縁層の一部
１１      導体層
１１ａ    下部導体層
１１ｂ    上部導体層
１２      コンタクトプラグ
１３      制御絶縁層（第１絶縁層）
１４      上部保護絶縁層
１４ａ    第２絶縁層
１４ｂ    溝部又は凹部
１４ｃ    第３絶縁層
１４ｄ    第４絶縁層
１４ｅ    第５絶縁層
１５，３５，５５      相変化層
１５ａ，３５ａ，５５ａ    相変化領域
１５ｂ，５５ｂ    凹部又は溝部
３５ｂ    層厚変化領域
１６      第１電極
１７      第２電極
１８      第３コンタクト
１９      ビット線
２１，２２      コンタクトホール
２５      メモリ部
４０      サイドウォール
４０ａ    溝部又は凹部
【図１】
2010087007.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010087007.tif 000007
【図６】
2010087007.tif 000008
【図７】
2010087007.tif 000009
【図８】
2010087007.tif 000010
【図９】
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