(57)【要約】【課題】良好な高周波特性及び電流コラプスの低減を両立することができる化合物半導体装置及びその製造方法を提供する。【解決手段】化合物半導体積層構造２と、化合物半導体積層構造２上に形成された表面保護膜１０と、化合物半導体積層構造２上方に形成されたソース電極４、ドレイン電極５及びゲート電極６と、が設けられている。ゲート電極６には、その下面が化合物半導体積層構造２に接する接合部６ａと、接合部６ａよりもドレイン電極５側において、その下面が表面保護膜１０の上面に接する乗り上がり部６ｂと、乗り上がり部６ｂよりもドレイン電極５側に位置し、その下面と表面保護膜１０の上面との間に表面保護膜１０よりも誘電率が低い領域が介在する離間部６ｃと、が設けられている。【選択図】図１
2010278150.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体積層構造と、
前記化合物半導体積層構造上に形成された表面保護膜と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
を有し、
前記ゲート電極は、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ゲート電極の前記接合部よりも前記ソース電極側の部分は、前記表面保護膜から離間していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記ゲート電極は、
前記接合部よりも前記ソース電極側において、その下面が前記表面保護膜の上面に接する第２の乗り上がり部と、
前記第２の乗り上がり部よりも前記ソース電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する第２の離間部と、
を有することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項５】
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記第２の乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法よりも小さいことを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】
化合物半導体積層構造上に表面保護膜を形成する工程と、
前記化合物半導体積層構造上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
を有し、
前記ゲート電極として、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有するものを形成することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
近年、化合物半導体装置、特にＧａＮ系化合物半導体を主な材料とした高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）の高出力高周波用デバイスへの適用について検討がなされている。ＧａＮ系化合物半導体を主な材料としたＨＥＭＴ（以下、ＧａＮ系ＨＥＭＴともいう）では、表面に、電気的な特性及び化学的な特性の安定のために、例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法によりシリコン窒化膜が形成されている。ＧａＮ系ＨＥＭＴの表面には電流コラプスとよばれる電流変動を引き起こすトラップが多く存在しており、シリコン窒化膜はこのようなトラップの不活性化に効果的である。
【０００３】
また、ＧａＮ系ＨＥＭＴのゲート電極の構造には、フィールドプレート型又はオーバーハング構造とよばれるものと、Ｔ型ゲート構造とよばれるものとがある。オーバーハング構造では、ゲート電極の下面全体が化合物半導体領域又は上記のシリコン窒化膜と接している。一方、Ｔ型ゲート構造では、ゲート電極の形状がマッシュルームのようになっており、柄の部分のみの下面が化合物半導体領域又は上記のシリコン窒化膜と接し、傘の部分の下面と上記のシリコン窒化膜とは接しておらず、これらの間には空間又は低誘電率膜が存在する。そして、これらの２つの構造を比較すると、Ｔ型ゲート構造の方が高周波特性の面で優れている。
【０００４】
しかしながら、特にＴ型ゲート構造においては、電流コラプスを十分に低減することが困難である。つまり、良好な高周波特性及び電流コラプスの低減を両立することは困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２０５３９２号公報
【特許文献２】特開２００３−１８８１８９号公報
【特許文献３】特表２００７−５０５５０１号公報
【特許文献４】特開平９−１９１０１９号公報
【特許文献５】特開２００７−１２９１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、良好な高周波特性及び電流コラプスの低減を両立することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、化合物半導体積層構造と、前記化合物半導体積層構造上に形成された表面保護膜と、前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、が設けられている。前記ゲート電極には、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、が設けられている。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、良好な高周波特性を得ながら、電界集中を緩和して電流コラプスを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図２】電流コラプスの検証結果を示すグラフである。
【図３】乗り上げ部６ｂの寸法についてのゲート容量等の測定結果を示すグラフである。
【図４Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【図５】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図６】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図７】第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【発明を実施するための形態】
【００１０】
（ゲート電極について）
本願発明者が、従来のＴ型ゲート構造のＧａＮ系ＨＥＭＴにおいて電流コラプスの低減が困難となっている原因について検討を行った結果、ゲート電極の微細化に伴って電界がゲート電極近傍に集中しやすくなっていることを見出した。また、本願発明者は、このような電界集中に伴う強い電界によって電子がシリコン窒化膜等内のトラップに遷移しやすくなっていることも見出した。更に、本願発明者が鋭意検討を行ったところ、このような電界集中を緩和することができれば、トラップが存在していても、電子の遷移を抑制して電流コラプスを十分に低減することができることが判明した。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。
【００１２】
第１の実施形態では、図１に示すように、例えば半絶縁性のＳｉＣ基板等の基板１上に、化合物半導体領域２（化合物半導体積層構造）が形成されている。化合物半導体領域２には、順次積層されたバッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが含まれている。バッファ層２ａ及び電子走行層２ｂは、例えば不純物がドーピングされていないＧａＮ層（ｉ−ＧａＮ層）であり、これらの総厚は３μｍ程度である。バッファ層２ａは、基板１の表面に存在する格子欠陥の電子走行層２ｂへの伝播を防止している。電子供給層２ｃは、例えばｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）であり、その厚さは１０ｎｍ程度である。表面層２ｄは、例えばｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、その厚さは１０ｎｍ以下である。
【００１３】
また、活性領域を画定する素子分離領域３が化合物半導体領域２の周囲に形成されている。表面層２ｄには、電子供給層２ｃを露出する２個の開口部が形成されており、開口部の各々に、オーミック電極がソース電極４又はドレイン電極５として形成されている。更に、表面層２ｄ、ソース電極４及びドレイン電極５を覆う表面保護膜１０が形成されている。表面保護膜としては、例えばシリコン窒化膜が形成されており、その厚さは、例えば５０ｎｍ程度である。表面保護膜１０には、ソース電極４及びドレイン電極５のほぼ中間の位置において、開口部１０ｇが形成されている。
【００１４】
そして、開口部１０ｇを介して表面層２ｄと接するマッシュルーム形状のゲート電極６が形成されている。ゲート電極６のゲート長は、例えば０．０２μｍ〜０．５μｍ程度である。つまり、ソース電極４とドレイン電極５とを結ぶ方向において、ゲート電極６の表面層２ｄと接する接合部６ａの下面の寸法は０．０２μｍ〜０．５μｍ程度である。また、ゲート電極６には、接合部６ａよりもドレイン電極５側において、表面保護膜１０上に乗り上げた乗り上げ部６ｂが設けられている。乗り上げ部６ｂの下面は表面保護膜１０の上面に接している。更に、ゲート電極６には、乗り上げ部６ｂよりもドレイン電極５側において、その下面が表面保護膜１０から離間した離間部６ｃが設けられている。つまり、離間部６ｃの下面と表面保護膜１０の上面とが互いに対向しており、これらの間に空間が介在する。ソース電極４とドレイン電極５とを結ぶ方向において、乗り上げ部６ｂの寸法は、例えば１ｎｍ〜５０ｎｍ程度であり、離間部６ｃの寸法は、例えば４００ｎｍ〜８００ｎｍ程度である。なお、本実施形態では、接合部６ａよりもソース電極４側では、ゲート電極６の下面の全体が表面保護膜１０の上面から離間しており、互いに対向するゲート電極６の下面と表面保護膜１０の上面との間に空間が存在する。
【００１５】
このような第１の実施形態では、ゲート電極６に電位が付与されると、乗り上げ部６ｂから化合物半導体領域２に向けて電界が伝播する。このため、乗り上げ部６ｂが存在しない構造と比較すると、接合部６ａのドレイン電極５側の端部での電界集中が緩和される。つまり、この部分の電界強度が低下する。この結果、化合物半導体領域２及び表面保護膜１０等にトラップが存在していたとしても、電子のトラップへの遷移が抑制され、電流コラプスが低減される。
【００１６】
また、離間部６ｃの下面と表面保護膜１０の上面との間には空間が存在しており、この空間の誘電率は表面保護膜１０の誘電率と比較して無視し得るほど低いため、これらの間にはゲート容量がほとんど生じない。従って、ゲート容量の増加に伴う高周波特性の低下を回避することもできる。
【００１７】
従って、第１の実施形態によれば、良好な高周波特性を確保しながら電流コラプスを低減することができる。
【００１８】
本願発明者が第１の実施形態に係るＧａＮ系ＨＥＭＴの電流コラプスについて調査を行ったところ、図２（ｂ）に示す結果が得られた。なお、図２には、比較のために比較例の結果も示している。図２（ａ）はゲート電極に乗り上げ部６ｂを設けず、接合部６ａよりもドレイン電極５側に離間部６ｃのみを設けた場合の結果を示す。
【００１９】
図２に示すように、乗り上げ部６ｂがゲート電極６に設けられている場合には、比較例と比較して、電流コラプスを大幅に抑制することができる。つまり、電流電圧特性のループ特性を改善することができる。
【００２０】
ここで、ソース電極４とドレイン電極５とを結ぶ方向における、乗り上げ部６ｂの寸法について説明する。上述のように、乗り上げ部６ｂがゲート電極６に設けられている場合、電界集中に伴う電子のトラップへの遷移を抑制することができる。この作用は、乗り上げ部６ｂが大きいほど大きなものとなる。但し、その一方で、乗り上げ部６ｂが広く形成されていると、ゲート容量が増大することがある。従って、ソース電極４とドレイン電極５とを結ぶ方向における、乗り上げ部６ｂの寸法は、求められる高周波特性に応じて調整することが好ましい。
【００２１】
本願発明者が、乗り上げ部６ｂの寸法についてゲート容量等の測定を行った結果、図３に示す結果が得られた。図３の横軸は、ソース電極４とドレイン電極５とを結ぶ方向における乗り上げ部６ｂの寸法を示す。また、縦軸は、ＧａＮ系ＨＥＭＴのゲート−ソース間容量Ｃｇｓ（単位：ｆＦ）、ゲート−ドレイン間容量Ｃｇｄ（単位：ｆＦ）、ソース−ドレイン間容量Ｃｄｓ（単位：ｆＦ）、高周波相互コンダクタンスＲＦ  ｇｍ（単位ｍＳ）及び電流利得遮断周波数ｆＴ（単位：ＧＨｚ）を示す。なお、この測定に用いたデバイスは、ゲート長を０．１μｍ、ゲート幅を１００μｍである。
【００２２】
図３に示すように、乗り上げ部６ｂの寸法が５０ｎｍ以下であれば、ゲート容量の増加がほとんど生じないという結果が得られた。このことから、乗り上げ部６ｂの寸法が５０ｎｍ以下であれば、良好な高周波特性を得やすいといえる。従って、乗り上げ部６ｂの寸法は５０ｎｍ以下であることが好ましい。その一方で、乗り上げ部６ｂの寸法が小さすぎると、電界集中を緩和する効果が十分に得られないことがある。従って、乗り上げ部６ｂの寸法は１ｎｍ以上であることが好ましい。
【００２３】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図４Ａ乃至図４Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００２４】
第１の実施形態では、先ず、図４Ａ（ａ）に示すように、例えば半絶縁性のＳｉＣ基板等の基板１上に、例えば有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄをこの順でエピタキシャル成長させる。
【００２５】
次いで、図４Ａ（ｂ）に示すように、化合物半導体領域２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域３を化合物半導体領域２及び基板１の表層部に形成する。
【００２６】
その後、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターンを化合物半導体領域２上に形成する。続いて、レジストパターンをマスクとして用い、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを表面層２ｄに対して行うことにより、図４Ａ（ｃ）に示すように、表面層２ｄに２個の開口部を形成する。なお、開口部の深さに関し、表面層２ｄの一部を残してもよく、また、電子供給層２ｃの一部を除去してもよい。つまり、開口部の深さは表面層２ｄの厚さと一致している必要はない。
【００２７】
次いで、同じく図４Ａ（ｃ）に示すように、一方の開口部内にソース電極４を形成し、他方の開口部内にドレイン電極５を形成する。ソース電極４及びドレイン電極５の形成に当たっては、例えば、先ず、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ａｌ層の厚さは２００ｎｍ程度とする。そして、開口部の形成に用いたレジストパターンを除去する。つまり、ソース電極４及びドレイン電極５の形成では、例えば蒸着及びリフトオフの技術を用いる。その後、５５０℃程度での熱処理を行うことにより、ソース電極４及びドレイン電極５と化合物半導体領域２の表面（電子供給層２ｃの表面）との間をオーミックコンタクトさせる。なお、開口部の形成後にレジストパターンを除去し、ソース電極４及びドレイン電極５の形成用に新たにレジストパターンを形成してもよい。
【００２８】
続いて、図４Ａ（ｄ）に示すように、化合物半導体領域２上の全面に、ソース電極４及びドレイン電極５を覆う表面保護膜１０をプラズマＣＶＤ法により形成する。
【００２９】
次いで、図４Ｂ（ｅ）に示すように、ゲート電極用の開口部１０ｇを形成する予定の領域に整合する開口部２１ａを備えたレジストパターン２１を表面保護膜１０上に形成する。そして、レジストパターン２１をマスクとしたドライエッチングを行うことにより、表面保護膜１０に開口部１０ｇを形成する。このドライエッチングでは、例えばＳＦ6ガスを用いる。その後、図４Ｂ（ｆ）に示すように、レジストパターン２１を除去する。
【００３０】
続いて、図４Ｂ（ｇ）に示すように、ファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３を表面保護膜１０上に形成する。ファインゲート用レジストパターン３１には、マッシュルーム型のゲート電極の柄の部分を形成する予定の領域に開口部３１ａが形成されている。下層レジストパターン３２には、ゲート電極の傘の部分（オーバーゲート部）を形成する予定の領域に開口部３２ａが形成されている。上層レジストパターン３３には、開口部３２ａより狭い開口部３３ａが形成されている。
【００３１】
これらのファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３の形成に当たっては、先ず、ポリメタクリル酸メチル樹脂（ＰＭＭＡ）（例えば、米国マイクロケム社製）を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジスト膜を形成する。次いで、ポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジスト膜を形成する。その後、ポジ型電子線レジスト剤（例えば、商品名ＺＥＰ５２０：日本ゼオン社製）を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジスト膜を形成する。続いて、電子線描画法により幅が０．８μｍ程度の開口部３３ａを上層のレジスト膜に形成する。この結果、開口部３３ａを備えた上層レジストパターン３３が得られる。次いで、上層レジストパターン３３をマスクとして、アルカリ現像液を用いてその下のレジスト膜をウェットエッチングする。この結果、開口部３２ａを備えた下層レジストパターン３２が得られる。これらの処理により、図４Ｂ（ｇ）に示すように、庇構造の多層レジストが得られる。更に、電子線描画により最も下方に位置するレジスト膜を加工することにより、幅が０．１μｍ程度の開口部３１ａを形成する。このとき、表面保護膜１０の、開口部１０ｇのドレイン電極５側の端部から約５０ｎｍの部分が露出するようにする。この結果、開口部３１ａを備えたファインゲート用レジストパターン３１が得られる。
【００３２】
ファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３の形成後、図４Ｃ（ｈ）に示すように、開口部３３ａ、３２ａ、３１ａ及び１０ｇ内にゲート電極６を形成する。ゲート電極６の形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。
【００３３】
次いで、図４Ｃ（ｉ）に示すように、加温した有機溶剤を用いてレジストパターン３１、３２及び３３を除去する。つまり、ゲート電極６の形成でも、例えば蒸着及びリフトオフの技術を用いる。
【００３４】
その後、保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００３５】
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【００３６】
図５に示すように、第２の実施形態では、ゲート電極６がドレイン電極５よりもソース電極４に近い位置に形成されている。即ち、オフセットゲート構造が採用されている。他の構成は第１の実施形態と同様である。
【００３７】
このような第２の実施形態によれば、第１の実施形態と同様の効果と共に、オフセットゲート構造の効果を得ることができる。即ち、ゲート−ドレイン破壊耐圧を向上させることができる。従って、高出力が必要な化合物半導体装置に特に有用である。
【００３８】
ゲート−ドレイン間容量Ｃｇｄの低減には、ソース電極４に接続される配線をゲート電極６に近づけることが有効である。但し、配線をゲート電極６に近づけると、その分だけ配線がドレイン電極５にも近づき、ソース−ドレイン間容量Ｃｄｓが増加する。その一方で、高出力が要求される化合物半導体装置では、ゲート−ドレイン間容量Ｃｇｄだけでなく、ソース−ドレイン間容量Ｃｄｓも低いことが好ましい。本実施形態では、オフセットゲート構造が採用され、ゲート電極６とドレイン電極５との距離が第１の実施形態よりも大きいので、ソース−ドレイン間容量Ｃｄｓの増加が抑制される。
【００３９】
（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【００４０】
図６に示すように、第３の実施形態では、ゲート電極６に、接合部６ａよりもソース電極４側において、表面保護膜１０上に乗り上げた乗り上げ部６ｄが設けられている。乗り上げ部６ｄの下面は表面保護膜１０の上面に接している。更に、ゲート電極６には、乗り上げ部６ｄよりもソース電極４側において、その下面が表面保護膜１０から離間した離間部６ｅが設けられている。つまり、離間部６ｅの下面と表面保護膜１０の上面とが互いに対向しており、これらの間に空間が介在する。他の構成は第２の実施形態と同様である。
【００４１】
このような第３の実施形態によっても、第１及び第２の実施形態と同様の効果が得られる。
【００４２】
また、第１及び第２の実施形態に係るＧａＮ系ＨＥＭＴでは、ゲート電極６の表面層２ｄと接する面のソース電極４側の端部での電界集中は、ドレイン電極５側の端部での電界集中と比較して小さく、電流コラプスへの影響は小さいと考えられる。このため、第１及び第２の実施形態により一定の効果が得られる。しかしながら、ゲート電極６の更なる微細化に伴ってゲート電極６周辺の電界強度がより増大する可能性もある。ゲート電極６のソース電極４側においてもトラップへ電子が遷移することも考えられる。このような場合であっても、本実施形態では、ゲート電極６の表面層２ｄと接する面のソース電極４側の端部での電界集中が緩和される。つまり、この部分の電界強度が低下する。この結果、ソース電極４側での電子のトラップへの遷移が抑制され、電流コラプスが低減される。
【００４３】
また、離間部６ｅの下面と表面保護膜１０の上面との間には空間が存在しており、この空間の誘電率は表面保護膜１０の誘電率と比較して無視し得るほど低いため、これらの間にはゲート容量がほとんど生じない。従って、ゲート容量の増加に伴う高周波特性の低下を回避することもできる。
【００４４】
但し、接合部６ａのドレイン電極５側の端部とソース電極４側の端部とでは、物理的に電界強度が異なるため、乗り上げ部６ｂ及び６ｄの寸法を等しくする必要はない。また、乗り上げ部６ｄの寸法を乗り上げ部６ｂの寸法と同程度又はそれ以上にすると、ゲート容量が著しく大きくなる可能性がある。従って、ソース電極４とドレイン電極５とを結ぶ方向における乗り上げ部６ｄの寸法は、乗り上げ部６ｂの寸法よりも小さいことが好ましく、１０ｎｍ程度以下であることがより好ましい。
【００４５】
なお、第１の実施形態のように、ゲート電極６がソース電極４とドレイン電極５との中間の位置に形成されていてもよい。
【００４６】
（第４の実施形態）
次に、第４の実施形態について説明する。図７は、第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【００４７】
図７に示すように、第４の実施形態では、表面保護膜１０上にゲート電極６を覆う低誘電率膜１１が形成されている。低誘電率膜１１の材料は特に限定されないが、その比誘電率は３．０以下であることが好ましい。他の構成は第２の実施形態と同様である。
【００４８】
このような第４の実施形態によれば、第１及び第２の実施形態と同様の効果が得られると共に、物理的な安定性を向上させることができる。低誘電率膜１１の誘電率は空間の誘電率と比較すると高いが、それでもゲート容量の増加は僅かであり、良好な高周波特性を確保することは可能である。
【００４９】
なお、第１の実施形態のように、ゲート電極６がソース電極４とドレイン電極５との中間の位置に形成されていてもよい。また、第３の実施形態のように、ゲート電極６に乗り上げ部６ｄ及び離間部６ｅが設けられていてもよい。
【００５０】
なお、表面保護膜１０が２層構造となっていてもよい。例えば、表面保護膜１０に２つのシリコン窒化膜が含まれ、下側のシリコン窒化膜が上側のものよりもＳｉ−Ｈ結合を多く有し、上側のシリコン窒化膜の絶縁性が下側のものよりも高くなっていてもよい。このような表面保護膜１０を形成する場合、上側のシリコン窒化膜を形成する前に、下側のシリコン窒化膜の表面に対してプラズマ処理等を行うことにより、不完全な結合を低減すると、電流コラプスをより一層抑制することが可能である。
【００５１】
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板に代えて、ＧａＮ基板、サファイア基板又はシリコン基板等を用いてもよい。また、基板が半絶縁性でなくてもよい。
【００５２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５３】
（付記１）
化合物半導体積層構造と、
前記化合物半導体積層構造上に形成された表面保護膜と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
を有し、
前記ゲート電極は、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有することを特徴とする化合物半導体装置。
【００５４】
（付記２）
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下であることを特徴とする付記１に記載の化合物半導体装置。
【００５５】
（付記３）
前記離間部の下面と前記表面保護膜の上面との間に空間が存在することを特徴とする付記１又は２に記載の化合物半導体装置。
【００５６】
（付記４）
前記離間部の下面と前記表面保護膜の上面との間に比誘電率が３．０以下の低誘電率膜が存在することを特徴とする付記１又は２に記載の化合物半導体装置。
【００５７】
（付記５）
前記ゲート電極の前記接合部よりも前記ソース電極側の部分は、前記表面保護膜から離間していることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００５８】
（付記６）
前記ゲート電極は、
前記接合部よりも前記ソース電極側において、その下面が前記表面保護膜の上面に接する第２の乗り上がり部と、
前記第２の乗り上がり部よりも前記ソース電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する第２の離間部と、
を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００５９】
（付記７）
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記第２の乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法よりも小さいことを特徴とする付記６に記載の化合物半導体装置。
【００６０】
（付記８）
前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記第２の乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は１０ｎｍ以下であることを特徴とする付記６又は７に記載の化合物半導体装置。
【００６１】
（付記９）
前記表面保護膜は、
第１のシリコン窒化膜と、
前記第１のシリコン窒化膜上に形成され、前記第１のシリコン窒化膜よりもＳｉ−Ｈ結合を少なく含み、前記第１のシリコン窒化膜よりも高い絶縁性を示す第２のシリコン窒化膜と、
を有することを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
【００６２】
（付記１０）
化合物半導体積層構造上に表面保護膜を形成する工程と、
前記化合物半導体積層構造上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
を有し、
前記ゲート電極として、
その下面が前記化合物半導体積層構造に接する接合部と、
前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
を有するものを形成することを特徴とする化合物半導体装置の製造方法。
【符号の説明】
【００６３】
１：基板
２：化合物半導体領域
３：素子分離領域
４：ソース電極
５：ドレイン電極
６：ゲート電極
６ａ：接合部
６ｂ、６ｄ：乗り上がり部
６ｃ、６ｅ：離間部
１０：表面保護膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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