(57)【要約】【課題】フレキシブルに階調電圧を生成することが可能な階調電圧出力装置を提供すること。【解決手段】ＲＧＢデータの階調に対応したイネーブル幅が記憶されたソースバッファイネーブル調整レジスタ１７と、このソースバッファイネーブル調整レジスタ１７に記憶されたイネーブル幅を有する制御電圧を出力するソースバッファイネーブル制御回路２１と、このソースバッファイネーブル制御回路２１から出力された制御電圧によって階調電圧ＯＵＴｎを生成するソースバッファ１５と、を具備する。【選択図】図１
2010060818.tif 000002
【特許請求の範囲】
【請求項１】
ＲＧＢデータの階調に対応したイネーブル幅情報が記憶されたイネーブル調整レジスタと、
このイネーブル調整レジスタに記憶された前記イネーブル幅情報に対応したイネーブル幅を有する制御電圧を出力するイネーブル制御回路と、
このイネーブル制御回路から出力された前記制御電圧によって階調電圧を生成するバッファと、
を具備することを特徴とする階調電圧生成装置。
【請求項２】
前記バッファは、前記制御電圧によって前記階調電圧を制御するＣＭＯＳ回路からなることを特徴とする請求項１に記載の階調電圧生成装置。
【請求項３】
前記イネーブル制御回路は、元のＲＧＢデータを保持するフリップフロップ回路及び、このフリップフロップ回路に保持された前記元のＲＧＢデータと、入力されるＲＧＢデータとの階調差を算出する比較回路からなることを特徴とする請求項１に記載の階調電圧生成装置。
【請求項４】
前記イネーブル調整レジスタは、前記比較回路で算出される階調差と、この階調差に対応したイネーブル幅とが記憶されていることを特徴とする請求項３に記載の階調電圧生成装置。
【請求項５】
請求項１に記載の階調電圧生成装置と、
この装置が有する前記バッファの出力にそれぞれ接続され、それぞれＲ、Ｇ、Ｂの各色で発光する発光部で構成された画素が、マトリクス状に複数形成された液晶パネルと、
を具備することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示データに応じた階調電圧を表示パネルに出力する階調電圧生成装置に関する。
【背景技術】
【０００２】
従来の液晶表示装置は、例えば６４階調の電圧を生成するガンマ回路と、このガンマ回路で生成された６４階調の電圧のいずれかを、入力される例えば６ビットのＲＧＢデータを基に選択して出力する複数のデコーダと、これらのデコーダからの各出力電圧に対応した輝度で発光する画素を複数有する液晶パネルを具備している。このような液晶表示装置において、画素は、Ｒ、Ｇ、Ｂを１組として構成されており、これらの各色の階調を組み合わせることで、様々な色を実現している。
【０００３】
このような液晶表示装置において、ガンマ回路は、デコーダに入力されるＲＧＢデータと、デコーダから出力される電圧との関係を示すガンマ曲線に従って、各階調の電圧を生成する回路である。この回路は、複数の抵抗を直列に接続し、抵抗が接続された各接続点における電圧を出力することで、複数の電圧を生成することができるものである。すなわち、各階調の電圧は、例えば可変抵抗を用いて抵抗値を調節することで実現される（例えば特許文献１等参照）。
【０００４】
しかし、上述のガンマ回路におけるガンマ曲線は、表示装置に使用される液晶パネルの素材により異なるものである。従って、液晶パネル毎にガンマ曲線を調節する必要がある。従来、このガンマ曲線の調節は、適宜適当な抵抗値を持つ抵抗を選択することによって実現しているが、これによって調節できる範囲は狭く、あらゆる液晶パネルに対応することは困難であった。
【特許文献１】特開２００６−２９２８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、フレキシブルに階調電圧を生成することが可能な階調電圧出力装置及びこれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の階調電圧生成装置は、ＲＧＢデータの階調に対応したイネーブル幅情報が記憶されたイネーブル調整レジスタと、このイネーブル調整レジスタに記憶されたイネーブル幅情報に対応したイネーブル幅を有する制御電圧を出力するイネーブル制御回路と、このイネーブル制御回路から出力された制御電圧によって階調電圧を生成するバッファと、を具備することを特徴とするものである。
【０００７】
また、本発明の表示装置は、上述の階調電圧生成装置と、この装置が有するバッファの出力にそれぞれ接続され、それぞれＲ、Ｇ、Ｂの各色で発光する発光部で構成された画素が、マトリクス状に複数形成された液晶パネルと、を具備することを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、フレキシブルに階調電圧を生成することが可能な階調電圧出力装置及びこれを用いた表示装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本実施形態による表示装置について、図面を参照して説明する。なお、本実施形態においては、液晶表示装置について説明する。
【００１０】
図１は、本実施形態による液晶表示装置を模式的に示す構造図である。
【００１１】
図１に示すように、本実施形態による液晶表示装置は、画素１１がマトリクス状に複数形成された液晶パネル１２及び、この液晶パネル１２に形成された各画素１１の色調及び階調を制御する階調電圧生成装置１３からなる。液晶パネル１２に形成された各画素１１は、Ｒ、Ｇ、Ｂそれぞれの色及び階調で発光するＲ（赤）発光部１１１、Ｇ（緑）発光部１１２、Ｂ（青）発光部１１３で構成されている。Ｒ発光部１１１は、後に説明する階調電圧生成装置１３の出力部と、Ｒ発光用スイッチ１４１を介して接続されている。同様に、Ｇ発光部１１２は、階調電圧生成装置１３の出力部と、Ｇ発光用スイッチ１４２を介して接続され、Ｂ発光部１１３は、階調電圧生成装置１３の出力部と、Ｂ発光用スイッチ１４３を介して接続されている。これらのスイッチ１４１、１４２、１４３には、それぞれにスイッチ制御線ＡＳＷ１、ＡＳＷ２、ＡＳＷ３が接続されており、これらのスイッチ制御線ＡＳＷ１、ＡＳＷ２、ＡＳＷ３からの出力によって、各スイッチ１４１、１４２、１４３のＯＮ/ＯＦＦが制御される。例えば、階調電圧生成装置１３に入力されたＲＧＢデータがＲ発光部１１１を発光させるデータ（以下、Ｒデータと称す。Ｇデータ、Ｂデータも同様である。）であった場合、スイッチ制御線ＡＳＷ１からはＲ発光用スイッチ１４１がＯＮとなる信号が与えられる。
【００１２】
図１に示すように、階調電圧生成装置１３は、階調電圧ＯＵＴｎ（ｎ：１〜ｎ）を生成して各画素１１に供給するソースバッファ１５と、このソースバッファ１５から出力される階調電圧ＯＵＴｎを、入力されたＲＧＢデータの階調情報を基にしたイネーブル幅の制御電圧を供給するデコーダ１６と、このデコーダ１６に、入力されたＲＢＧデータに対応した制御電圧のイネーブル幅情報が格納されたソースバッファイネーブル調整レジスタ１７とを有する。ここでイネーブル幅とは、供給する電圧の時間幅をいう。この装置１３に入力されるＲＧＢデータは、装置１３内のＲＧＢインターフェイス制御回路１８に入力されると、ＲＧＢデータの色情報はスイッチ制御線ＡＳＷ１、ＡＳＷ２、ＡＳＷ３に供給され、階調情報は、図示しないシフトレジスタ、ラッチ回路、レベルシフタ等を介してデコーダ１６に供給される。
【００１３】
図２は、ソースバッファ１５の構成の一部を説明する回路図である。
【００１４】
図１に示すソースバッファ１３は、図２にその一部を示すように、各画素１１に対応した複数のＣＭＯＳ回路１９で構成されている。これらの各ＣＭＯＳ回路１９は、それぞれｐ型ＭＯＳＦＥＴのソースとｎ型ＭＯＳＦＥＴのドレインとが接続された構造である。各ＣＭＯＳ回路１９のそれぞれのｐ型ＭＯＳＦＥＴのソース及びそれぞれのｎ型ＭＯＳＦＥＴのドレインには、それぞれキャパシタ２０の一端が接続されており、これらの各キャパシタ２０の他端は接地されている。それぞれのｐ型ＭＯＳＦＥＴのドレインは電源ＶＤＤに接続され、ｎ型ＭＯＳＦＥＴのソースは接地されている。それぞれのｐ型ＭＯＳＦＥＴのゲートＥＮＰｎ（ｎ：１〜ｎ）及びそれぞれのｎ型ＭＯＳＦＥＴのゲートＥＮＮｎ（ｎ：１〜ｎ）は、図１に示すように、それぞれのゲートＥＮＰｎ、ＥＮＮｎに共通のデコーダ１６に接続されている。
【００１５】
図１に示すデコーダ１６は、ソースバッファ１５内の各ＣＭＯＳ回路１９が有するｐ型ＭＯＳＦＥＴのゲートＥＮＰｎ及びｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに共通に接続するソースバッファイネーブル制御回路２１を、複数有している。ソースバッファイネーブル制御回路２１は、後述するソースバッファイネーブル調整レジスタ１７に記憶されたいずれかのイネーブル幅でＣＭＯＳ回路のゲートＥＮＰｎまたはＥＮＮｎに制御電圧を供給する回路である。このソースバッファイネーブル制御回路２１の構成を図３に示す。図３に示すように、ソースバッファイネーブル制御回路２１は、前に入力されたＲＧＢデータの階調を保持するフリップフロップ（ＦＦ）回路２２と、ＦＦ回路２２に保持されたＲＧＢデータの階調データと、新たに入力されたＲＧＢデータの階調データとの差を算出する比較回路２３とで構成されている。
【００１６】
ソースバッファイネーブル調整レジスタ１７は、ソースバッファイネーブル幅制御回路２１に入力されたＲＢＧデータに基づいて出力する制御電圧のイネーブル幅情報が格納されたレジスタである。このレジスタ１７に記憶されたテーブルの例を、図４に示す。図４は、階調データが２ビット（４階調）である場合のテーブルの例である。図４に示すように、ソースバッファイネーブル調整レジスタ１７に格納された情報は、比較回路２３による比較結果（階調データの差）と、ソースバッファイネーブル制御回路２１がこの比較結果に応じて出力する制御電圧のイネーブル幅情報とが記録されている。このテーブルの情報は、例えば、比較結果が＋３の場合、ソースバッファ１５が有するＣＭＯＳ回路１９のｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに、６クロック分のイネーブル幅の電圧を供給するという情報である。
【００１７】
次に、上述の液晶表示装置の動作について、図５、図６を参照して説明する。図５は、上述の液晶表示装置の動作を説明するフローチャートである。図６は、上述の液晶表示装置の各部の波形を示す波形図である。
【００１８】
まず、ＲＢＧインターフェイス制御回路１８にＲデータが入力されると、色情報はスイッチ制御線ＡＳＷ１に供給され、階調情報は、シフトレジスタ、ラッチ回路、レベルシフタ回路等を介してデコーダ１６が有するソースバッファイネーブル制御回路２１に入力される（Ｓ１０１）。
【００１９】
次に、ソースバッファイネーブル制御回路２１にＲデータの階調情報が入力されると、このＲデータの階調情報が、直前に入力され、ＦＦ回路２２が保持するＢデータの階調情報と、どの程度の差を有しているかが、比較回路２３により計算される（Ｓ１０２）。
【００２０】
次に、比較回路２３による計算後、ＦＦ回路２２に保持されていた直前のＢデータを、新たに入力されたＲデータに書き換える。これとともに、比較回路２３による計算結果に対応したイネーブル幅情報を、ソースバッファイネーブル調整レジスタ１７から取り出す（Ｓ１０３）。例えば、比較結果が−２であった場合、ソースバッファ１５を構成するＣＭＯＳ回路１９のｐ型ＭＯＳＦＥＴのゲートＥＮＰｎに、４クロック分のイネーブル幅の制御電圧を出力する、という情報が取り出される。
【００２１】
次に、図６に示すように、取り出されたイネーブル幅の制御電圧をＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに供給する（Ｓ１０４）。上述の場合、４クロック分のイネーブル幅の制御電圧が、ｐ型ＭＯＳＦＥＴのゲートＥＮＰｎに供給される。
【００２２】
次に、ＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに図６に示すような制御電圧が供給されると、ＣＭＯＳ回路１９からは、この制御電圧のイネーブル幅に応じて変化した階調電圧ＯＵＴｎが出力される（Ｓ１０５）。例えば、上述の例の場合、ｐ型ＭＯＳＦＥＴのドレイン−ソース間がＯＮとなり、ｎ型ＭＯＳＦＥＴのドレイン−ソース間はＯＦＦであるため、図２に実線で示すように、電源ＶＤＤからキャパシタ２０に電流が流れ、キャパシタ２０に電荷が蓄積される。このキャパシタ２０への電荷の蓄積によって、図６に示すように、階調電圧ＯＵＴｎは上昇する。ここで、キャパシタ２０への電荷の蓄積量、すなわちキャパシタ２０に発生する電圧は、ＣＭＯＳ回路１９のゲート電極ＥＮＰｎに供給する制御電圧のイネーブル幅によって決まる。従って、制御電圧のイネーブル幅で制御されたキャパシタ２０の電圧を階調電圧ＯＵＴｎとして取り出すことで、イネーブル幅に応じた任意の階調電圧を出力することができる。
【００２３】
次に、制御電圧のイネーブル幅に応じた階調電圧ＯＵＴｎが生成されると同時に、図６に示すように、Ｒ発光用スイッチ１４１には、このスイッチ１４１がＯＮになる信号がスイッチ制御線ＡＳＷ１から供給される（Ｓ１０６）。
【００２４】
次に、スイッチ制御線ＡＳＷ１からＲ発光用スイッチ１４１に供給された信号によってソースバッファ１５とＲ発光部１１１とが接続されると、ソースバッファ１５から出力された階調電圧ＯＵＴｎがＲ発光部１１１に供給され、Ｒ発光部が所望の輝度で発光する（Ｓ１０７）。
【００２５】
次に、ＲＢＧインターフェイス制御回路１８にＧデータが入力されると、色情報はスイッチ制御線ＡＳＷ２に供給され、階調情報は、シフトレジスタ、ラッチ回路、レベルシフタ回路等を介してデコーダ１６が有するソースバッファイネーブル制御回路２１に入力される（Ｓ２０１）。
【００２６】
次に、ソースバッファイネーブル制御回路２１にＧデータの階調情報が入力されると、このＧデータの階調情報が、直前に入力され、ＦＦ回路２２が保持するＲデータの階調情報と、どの程度の差を有しているかが、比較回路２３により計算される（Ｓ２０２）。
【００２７】
次に、比較回路２３による計算後、ＦＦ回路２２に保持されていた直前のＲデータを、新たに入力されたＧデータに書き換える。これとともに、比較回路２３による計算結果に対応したイネーブル幅情報を、ソースバッファイネーブル調整レジスタ１７から取り出す（Ｓ２０３）。例えば、比較結果が＋１であった場合、ソースバッファ１５を構成するＣＭＯＳ回路１９のｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに、２クロック分のイネーブル幅の制御電圧を出力する、という情報が取り出される。
【００２８】
次に、図６に示すように、取り出されたイネーブル幅の制御電圧をＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに供給する（Ｓ２０４）。上述の場合、２クロック分のイネーブル幅の制御電圧が、ｎ型ＭＯＳＦＥＴのゲートＥＮＮｎに供給される。
【００２９】
次に、ＣＭＯＳ回路１９のいずれかのゲートＥＮＰｎ、ＥＮＮｎに図６に示すような制御電圧が供給されると、ＣＭＯＳ回路１９からは、この制御電圧のイネーブル幅に応じて変化した階調電圧ＯＵＴｎが出力される（Ｓ２０５）。例えば、上述の例の場合、ｎ型ＭＯＳＦＥＴのドレイン−ソース間がＯＮとなり、ｐ型ＭＯＳＦＥＴのドレイン−ソース間はＯＦＦであるため、図２に点線で示すように、キャパシタ２０からｎ型ＭＯＳＦＥＴのドレイン−ソース間に電流が流れ、キャパシタ２０から電荷が放出される。このキャパシタ２０からの電荷の放出によって、図６に示すように、階調電圧ＯＵＴｎは下降する。ここで、キャパシタ２０への電荷の放出量、すなわちキャパシタ２０に発生する電圧は、ＣＭＯＳ回路１９のゲート電極ＥＮＮｎに供給する制御電圧のイネーブル幅によって決まる。従って、制御電圧のイネーブル幅で制御されたキャパシタ２０の電圧を階調電圧ＯＵＴｎとして取り出すことで、イネーブル幅に応じた任意の階調電圧を出力することができる。
【００３０】
次に、制御電圧のイネーブル幅に応じた階調電圧ＯＵＴｎが生成されると同時に、図６に示すように、Ｇ発光用スイッチ１４２には、このスイッチ１４２がＯＮになる信号がスイッチ制御線ＡＳＷ２から供給される（Ｓ２０６）。
【００３１】
次に、スイッチ制御線ＡＳＷ２からＧ発光用スイッチ１４２に供給された信号によってソースバッファ１５とＧ発光部１１２とが接続されると、ソースバッファ１５から出力された階調電圧ＯＵＴｎがＧ発光部１１２に供給され、Ｇ発光部が所望の輝度で発光する（Ｓ２０７）。
【００３２】
最後に、ＲＢＧインターフェイス制御回路１８にＢデータが入力されると、上述と同様にしてＢ発光部が所望の輝度で発光する（Ｓ３０１〜Ｓ３０７）。なお、Ｓ３０１〜Ｓ３０７については、上述と同様の動作であるため、説明を省略した。
【００３３】
以上に示すように、各画素１１において、Ｒ発光部１１１、Ｇ発光部１１２、Ｂ発光部１１３がそれぞれ所望の輝度で発光することで、液晶パネル１２に所望の色調の画像若しくは映像が表示される。
【００３４】
以上に説明したように、本実施形態による階調電圧生成装置１３によれば、ソースバッファ１５内のＣＭＯＳ回路１９のゲートＥＮＰｎ、ＥＮＮｎに液晶パネル１２に対応したイネーブル幅の制御電圧を供給することで、ソースバッファ１５から出力される階調電圧ＯＵＴｎを、フレキシブルに生成することができる。従って、使用する液晶パネル１２に適合するように、ソースバッファイネーブル調整レジスタ１７に記憶されるイネーブル幅の情報を調整することで、任意の液晶パネル１２に適用可能な階調電圧生成装置１３を実現することができる。
【００３５】
なお、本実施形態に示す階調電圧生成装置は、あらゆる液晶パネルに適用可能である他、例えば、映画、スポーツ中継等、表示する画像や映像等によって、適宜調節することも可能である。
【００３６】
また、本実施形態に示す階調電圧生成装置は、階調電圧を必要とする表示装置全てに適用可能である。
【図面の簡単な説明】
【００３７】
【図１】本実施形態による液晶表示装置の構成を模式的に示す構造図である。
【図２】本実施形態による階調電圧生成装置のソースバッファの構成を示す構造図である。
【図３】本実施形態による階調電圧生成装置のソースバッファイネーブル制御回路の構成を示す構造図である。
【図４】本実施形態による階調電圧生成装置のソースバッファイネーブル調整レジスタに記憶されるテーブルを示す説明図である。
【図５】本実施形態による液晶表示装置の動作を説明するフローチャートである。
【図６】本実施形態による液晶表示装置の動作を説明する波形図である。
【符号の説明】
【００３８】
１１・・・画素、１１１・・・Ｒ（赤）発光部、１１２・・・Ｇ（緑）発光部、１１３・・・Ｂ（青）発光部、１２・・・液晶パネル、１３・・・階調電圧生成装置、１４１・・・Ｒ発光用スイッチ、１４２・・・Ｇ発光用スイッチ、１４３・・・Ｂ発光用スイッチ、１５・・・ソースバッファ、１６・・・デコーダ、１７・・・ソースバッファイネーブル調整レジスタ、１８・・・ＲＧＢインターフェイス制御回路、１９・・・ＣＭＯＳ回路、２０・・・キャパシタ、２１・・・ソースバッファイネーブル制御回路、２２・・・フリップフロップ（ＦＦ）回路、２３・・・比較回路、ＡＳＷ１、ＡＳＷ２、ＡＳＷ３・・・スイッチ制御線、ＥＮＰｎ・・・ｐ型ＭＯＳＦＥＴのゲート、ＥＮＮｎ・・・ｎ型ＭＯＳＦＥＴのゲート、ＯＵＴｎ・・・階調電圧。
【図１】
2010060818.tif 000003
【図２】
2010060818.tif 000004
【図３】
2010060818.tif 000005
【図４】
2010060818.tif 000006
【図５】
2010060818.tif 000007
【図６】
2010060818.tif 000008