(57)【要約】      （修正有）【課題】積層されたメモリセルの各層間における整流素子のドーピングプロファイルが異なるものとなることを抑制する不揮発性記憶装置の製造方法を提供する。【解決手段】第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持される記録層と、前記記録層に印加される電圧の極性に方向性を与える整流素子３０と、を有するメモリセルを複数の層に積層した不揮発性記憶装置の製造方法であって、前記整流素子を形成する工程は、ｐ型半導体の層３０ａを形成する工程と、前記ｐ型半導体の層の主面にｎ型半導体の調整層３１を形成する工程と、前記調整層の主面に前記調整層のドーパント濃度よりも低いドーパント濃度のｎ型半導体の層３０ｂを形成する工程と、を含み、前記調整層のドーパント濃度と厚み寸法の少なくともいずれかを前記積層されたメモリセルの各層毎に変化させる。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向と非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、
前記記録層に印加される電圧の極性に方向性を与える整流素子と、
を有するメモリセルを複数の層に積層した不揮発性記憶装置の製造方法であって、
前記整流素子を形成する工程は、ｐ型半導体の層を形成する工程と、前記ｐ型半導体の層の主面にｎ型半導体の調整層を形成する工程と、前記調整層の主面に前記調整層のドーパント濃度よりも低いドーパント濃度のｎ型半導体の層を形成する工程と、を含み、
前記調整層のドーパント濃度と厚み寸法の少なくともいずれかを前記積層されたメモリセルの各層毎に変化させること、を特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記調整層のドーパント濃度を、下層に設けられるものほど高くすること、を特徴とする請求項１記載の不揮発性記憶装置の製造方法。
【請求項３】
前記調整層の厚み寸法を、下層に設けられるものほど厚くすること、を特徴とする請求項１または２に記載の不揮発性記憶装置の製造方法。
【請求項４】
ＬＰ−ＣＶＤ法を用いて前記調整層を形成する際に、
ポリシリコンを形成させる材料ガスと、ドーピングガスと、を供給し、前記材料ガスと前記ドーピングガスとの流量比を制御することで、前記調整層のドーパント濃度を制御すること、を特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項５】
最上層のメモリセルが形成されるまでの間の熱履歴により、前記ｐ型半導体の層から前記調整層にアクセプターが熱拡散することで、前記積層されたメモリセルの各層間における前記整流素子のドーピングプロファイルが略同一となること、を特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項６】
最上層のメモリセルが形成された後に、前記積層されたメモリセルの各層間における前記整流素子のドーピングプロファイルを略同一とする熱処理を行う工程と、をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項７】
前記調整層のドーパント濃度よりも低いドーパント濃度のｎ型半導体の層の主面に、前記ｎ型半導体の層のドーパント濃度よりも高いドーパント濃度のｎ型半導体の層を形成する工程と、を備えたことを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタを用いたＮＡＮＤ型の不揮発性記憶装置においては、装置の微細化に伴ういわゆる短チャネル効果の影響により、デバイス動作が困難となってきている。「短チャネル効果」とは、装置の微細化によってソース部とドレイン部との距離が近くなることによって生じる現象であり、例えば、ソースとドレインとの間に生じるリーク電流の増加等がある。そのため、トランジスタを用いた記憶装置に代わる記憶装置が求められている。その一つとして、遷移金属絶縁膜等に電界パルスを印加すると物質の抵抗が変化するという特性を利用した不揮発性記憶装置（抵抗変化型メモリ、ＲｅＲＡＭ）が検討されている（例えば、特許文献１を参照）。
【０００３】
ここで、抵抗変化型メモリは、ＮＡＮＤ型の不揮発性記憶装置に比べて多値化が困難である。そのため、記憶容量の大容量化を図るためにメモリセルを積層させることが検討されている。    
しかしながら、メモリセルを積層させた場合、下層に形成されたメモリセルと上層に形成されたメモリセルとでは熱履歴が異なるものとなる。すなわち、先に形成された下層のメモリセルほどその上層に形成されるメモリセルの熱工程の影響を繰り返し受けることになる。そのため、例えば、下層に形成されたメモリセルの整流素子（例えば、メモリセル選択用のダイオードなど）のドーピングプロファイルが変化してしまい積層された層毎に整流素子のドーピングプロファイルが異なるものとなってしまうおそれがある。そして、整流素子のドーピングプロファイルが異なるものとなると、それにともない耐圧などの整流素子の特性がばらついてしまうおそれがある。
【特許文献１】特開２００５−３１７７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、積層されたメモリセルの各層間における整流素子のドーピングプロファイルが異なるものとなることを抑制することができる不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、前記記録層に印加される電圧の極性に方向性を与える整流素子と、を有するメモリセルを複数の層に積層した不揮発性記憶装置の製造方法であって、前記整流素子を形成する工程は、ｐ型半導体の層を形成する工程と、前記ｐ型半導体の層の主面にｎ型半導体の調整層を形成する工程と、前記調整層の主面に前記調整層のドーパント濃度よりも低いドーパント濃度のｎ型半導体の層を形成する工程と、を含み、前記調整層のドーパント濃度と厚み寸法の少なくともいずれかを前記積層されたメモリセルの各層毎に変化させること、を特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、積層されたメモリセルの各層間における整流素子のドーピングプロファイルが異なるものとなることを抑制することができる不揮発性記憶装置の製造方法が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
図１〜図３は、本実施の形態に係る不揮発性記憶装置の製造方法によって製造される不揮発性記憶装置の一例を例示するための模式図である。    
まず、本実施の形態に係る不揮発性記憶装置の製造方法によって製造される不揮発性記憶装置の一例について、図１〜図３を参照しつつ例示をする。
【０００９】
図１は、不揮発性記憶装置２の模式図である。なお、図１（ａ）は、不揮発性記憶装置２の模式斜視図であり、図１（ｂ）は、不揮発性記憶装置２の模式回路図である。    
図２は、不揮発性記憶装置２の模式断面図である。図２（ａ）は、不揮発性記憶装置２を第１の方向（Ｘ軸方向）から見た模式断面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線断面図である。    
なお、１つの第１の配線２０と１つの第２の配線５０とが交叉する領域に設けられた１つの記録部４０が１つの記録用単位要素であり、これを「メモリセル」という。  
また、図１、図２は、最も下層に形成されたメモリセルの層を例示するものであり、これに積層されるようにして形成される上層のメモリセルは省略している。    
図３は、積層されたメモリセルを例示するための模式断面図である。    
なお、図３は、一例として二層に積層されたメモリセルを例示するものである。また、図３（ａ）は、積層されたメモリセルのワード線が各層毎に設けられた場合、図３（ｂ）は、積層されたメモリセルのワード線が共有されている場合を例示するものである。
【００１０】
図１（ａ）に示すように、不揮発性記憶装置２は、基板１０と、基板１０の主面上に設けられ、第１の方向（Ｘ軸方向）に延在する第１の配線２０（ビット線ＢＬ）と、第１の方向と非平行な（交叉する）第２の方向（Ｙ軸方向）に延在する第２の配線５０（ワード線ＷＬ）と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層４４と、を備える。また、第１の配線２０と記録層４４との間に、これらによって挟持されるようにして設けられた整流素子３０を備えている。ここで、「主面」とは、第１の配線２０、整流素子３０、記録層４４などが積層する方向（図１において、Ｚ軸方向；上下方向）に対して垂直な面（図１において、ＸＹ面）をいう。
【００１１】
また、図２に示すように、記録層４４のＺ軸方向両側に、記録層４４を挟持する電極層４２、４６を備えていてもよい。ここで、記録層４４と、電極層４２、４６とを併せて「記録部４０」と呼ぶことにする。また、第１の配線２０と整流素子３０との間に、バリア層３２を備えていてもよい。  
配線Ｌ（第１の配線２０及び第２の配線５０）には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン（Ｗ）を用いることができる。
【００１２】
また、図１、図２に示すように、記録層４４（記録部４０）と第２の配線５０との間には、製造工程（平坦化工程）で必要となるストッパー層５２を設けるようにすることができる。この場合、例えば、平坦化工程においてＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いる場合には、ストッパー層５２をＣＭＰストッパー層とすることができる。ただし、ストッパー層５２は、必ずしも必要ではなく必要に応じて設けるようにすればよい。例えば、電極層４６の厚さを充分厚くして、電極層４６にストッパー層の機能を付与すれば、ストッパー層５２を設ける必要はない。
【００１３】
ここで、ストッパー層５２と第２の配線５０とを同じ材料で形成すれば、両者が一体化して第２の配線としての機能を担うことになる。このような場合の第２の配線を、「第２の配線５４」と呼ぶことにする。そのため、第２の配線５４は、各メモリセルにおいて記録層４４側に突出した突出部（ストッパー層５２）を有することになる。
【００１４】
整流素子３０は、整流特性を有し、記録層４４に印加される電圧の極性に方向性を与えるために設けられる。整流素子３０には、例えば、ＰＮ接合ダイオード、ツェナーダイオード、ショットキーダイオード等を用いることができる。なお、整流素子３０の構成などについては後述する。  
図１では、整流素子３０が、ビット線ＢＬと電極層４２との間に設けられている場合を例示したが、整流素子３０は、ワード線ＷＬと電極層４６との間に設けられていてもよい。また、整流素子３０は、ビット線ＢＬとワード線ＷＬとが対向する領域以外の領域に設けられていてもよい。  
第１の配線２０と整流素子３０との間には、これらの間における元素の拡散などを抑制するためにバリア層３２を設けるようにすることができる。
【００１５】
次に、記録部４０について、図２を参照しつつ例示をする。  
図２に示すように、記録部４０は、記録層４４と、記録層４４をＺ軸方向（上下方向）から挟持する電極層４２、４６とを有している。  
電極層４２、４６は、記録層４４が電気的接続を得やすいように、必要に応じて設けられる。また、電極層４２、４６は、例えば、記録層４４とＺ軸方向（上下方向）の構成要素との間における元素の拡散などを抑制するためのバリア層としての機能をも有していてもよい。
【００１６】
また、消去（リセット）動作において記録層４４の加熱を効率よく行うために、記録層４４の陰極側（ここでは、ワード線ＷＬ側）に、ヒータ層（抵抗率が約１０−５Ωｃｍ以上の材料）を設けてもよい。この場合、ヒータ層とワード線ＷＬとの間にバリア層を設けるようにすることができる。
【００１７】
次に、記録層４４について例示をする。  
後述するように、不揮発性記憶装置２は、第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部４０に印加される電圧を変化させることができる。そして、その時の記録部４０の特性（例えば、抵抗値）によって、情報を記録（書き込み）したり消去したりすることができる。そのため、記録層４４は、印加される電圧によって特性が変化するものとされている。記録層４４としては、例えば、抵抗値が可逆的に遷移可能な可変抵抗層や、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などを例示することができる。
【００１８】
また、記録層４４の材料としては、例えば、金属酸化物を例示することができる。この場合、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物などとすることができる。    
また、酸化アルミニウム（Ａｌ２Ｏ３）、酸化銅（ＣｕＯ）、酸化シリコン（ＳｉＯ２）等とすることもできる。
【００１９】
また、複合酸化物とすることもできる。この場合、例えば、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ビスマス酸化鉄（ＢｉＦｅＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、バナジウム酸ナトリウム（Ｎａ３ＶＯ４）、バナジウム酸鉄（ＦｅＶＯ３）、チタン酸バナジウム（ＴｉＶＯ３）、クロム酸バナジウム（ＣｒＶＯ３）、バナジウム酸ニッケル（ＮｉＶＯ３）、バナジウム酸マグネシウム（ＭｇＶＯ３）、バナジウム酸カルシウム（ＣａＶＯ３）、バナジウム酸ランタン（ＬａＶＯ３）、モリブデン酸バナジウム（ＶＭｏＯ５）、モリブデン酸バナジウム（Ｖ２ＭｏＯ８）、バナジウム酸リチウム（ＬｉＶ２Ｏ５）、珪酸マグネシウム（Ｍｇ２ＳｉＯ４）、珪酸マグネシウム（ＭｇＳｉＯ３）、チタン酸ジルコニウム（ＺｒＴｉＯ４）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、マグネシウム酸鉛（ＰｂＭｇＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、ホウ酸バリウム（ＢａＢ２Ｏ４）、クロム酸ランタン（ＬａＣｒＯ３）、チタン酸リチウム（ＬｉＴｉ２Ｏ４）、銅酸ランタン（ＬａＣｕＯ４）、チタン酸亜鉛（ＺｎＴｉＯ３）、タングステン酸カルシウム（ＣａＷＯ４）等とすることができる。
【００２０】
また、カルコゲナイド系の可変抵抗材料とすることもできる。カルコゲナイドとは、Ｓｅ、Ｔｅ等の１６族元素を含む化合物の総称であり、１６族元素がカルコゲンと呼ばれることに由来する。このカルコゲナイド系材料は、電圧を印加することによって結晶状態と非晶質状態との間で可逆的に遷移可能な可変抵抗材料の一種である。  
また、各メモリセルの間には、図２に示すように素子間絶縁層７０が設けられている。
【００２１】
また、メモリセルの位置を基準として配線Ｌ（第１の配線２０及び第２の配線５０；ビット線ＢＬ及びワード線ＷＬ）の延在方向外側には、図示しないコンタクトプラグが設けられている。コンタクトプラグは、データの記録（書き込み）及び読み出しを行うための読み出し／記録回路（書き込み回路）等の周辺回路と接続されている（図示せず）。記録部４０には、コンタクトプラグ及び配線Ｌを通じて電流が流され、これにより記録部４０の記録（書き込み）や消去等の各種動作を行うことが可能となる。  
この様に、ビット線ＢＬとワード線ＷＬとが交叉する部分に記録部４０が設けられた不揮発性記憶装置２は、いわゆるクロスポイント型不揮発性記憶装置（メモリ）と呼ばれている。
【００２２】
また、メモリセルの層が一層からなる不揮発性記憶装置とすることもできるが、記憶容量の大容量化を図るためにメモリセルをＺ軸方向（上下方向）に積層させることもできる。この場合、例えば、図３（ａ）に示すように、層間絶縁膜７１を設けて第２の配線５０（ワード線ＷＬ）が各層毎に設けられるようにすることができる。また、例えば、図３（ｂ）に示すように、第２の配線５０（ワード線ＷＬ）が共有されるように積層させることもできる。なお、図３は、一例として二層に積層されたメモリセルの層を例示したが、三層以上に積層させることもできる。
【００２３】
ここで、メモリセルの層を積層させた場合、下層に形成されたメモリセルと上層に形成されたメモリセルとでは熱履歴が異なるものとなる。すなわち、先に形成された下層のメモリセルほどその上層に形成されるメモリセルの熱工程の影響を繰り返し受けることになる。特に、整流素子３０が後から形成されるメモリセルの熱工程の影響を受けるとドーピングプロファイルが変化してしまうおそれがある。
【００２４】
図４は、整流素子３０のドーピングプロファイルの一例を例示するための模式図である。なお、図４は、一例として整流素子３０にｐｉｎダイオードを用いる場合を例示するものである。        
図４に示すように、整流素子３０には、第１の層３０ａ、第２の層３０ｂ、第３の層３０ｃが設けられている。
【００２５】
第１の層３０ａはｐ型半導体の層（ｐ層）であり、Ｂ（ボロン）等の周期律表の第III族元素が添加されている。また、第３の層３０ｃはｎ型半導体の層（ｎ層）であり、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）等の周期律表の第Ｖ族元素が添加されている。また、第１の層（ｐ層）３０ａと第３の層（ｎ層）３０ｃとの間に挟持されるようにして設けられる第２の層３０ｂもｎ型半導体の層であるが、第Ｖ族元素の添加量が少ない高純度層（ｉ層）である。
【００２６】
この様な構成を有する整流素子３０においては、逆方向にバイアス電圧が印加されたときには、高抵抗の第２の層（ｉ層）３０ｂにより高い耐圧特性を得ることができる。また、順方向にバイアス電圧が印加されたときには、第２の層（ｉ層）３０ｂにより可変抵抗特性を得ることができる。
【００２７】
しかしながら、後から形成される上層のメモリセルの熱工程の影響を受けると、例えば、第１の層（ｐ層）３０ａと第２の層（ｉ層）３０ｂとの接合部分において熱拡散が生じ、ドーピングプロファイルが変化してしまうおそれがある。そして、ドーピングプロファイルの変化の状態はメモリセルの各層毎に異なるものとなるので、耐圧特性や可変抵抗特性などが各層毎に異なるものとなってしまうおそれがある。
【００２８】
そこで、本実施の形態に係る不揮発性記憶装置の製造方法においては、第１の層（ｐ層）３０と第２の層（ｉ層）３０ｂとの間に調整層を形成し、熱履歴を考慮して調整層３１のドーパント濃度や厚み寸法などを積層されるメモリセルの層毎に変化させるようにしている。そして、ドーパント濃度や厚み寸法などの異なる調整層を各層毎に形成することで熱工程の影響を抑制し、ドーピングプロファイルの変化を抑制するようにしている。なお、調整層の形成などに関しての詳細は後述する（図６を参照）。
【００２９】
以上、不揮発性記憶装置２の一例を例示したが、前述した構成に限定されるわけではなく適宜変更することができる。      
例えば、第１の配線２０、第２の配線５０、メモリセルなどの数、配置などは、図１において例示をしたものに限定されるわけではなく適宜変更することができる。  
また、前述したものの場合には、第１の配線２０を「ビット線ＢＬ」、第２の配線５０を「ワード線ＷＬ」と呼んでいるが、逆に、第１の配線２０を「ワード線ＷＬ」、第２の配線５０を「ビット線ＢＬ」と呼んでもよい。  
また、不揮発性記憶装置２のＺ軸方向（上下方向）の両端においては、同種配線（例えば、２つのビット線ＢＬまたは２つのワード線ＷＬ）が配置されていてもよく、異種配線（例えば、ビット線ＢＬ及びワード線ＷＬ）が配置されていてもよい。
【００３０】
次に、不揮発性記憶装置２の作用、すなわち、メモリセルへの記録（書き込み）動作、読み出し動作、及び消去動作を実行する場合について例示をする。  
記録（書き込み）動作をさせるためには、選択されたメモリセルに電圧を印加し、そのメモリセル内に電位勾配を発生させて電流パルスを流せばよい。この場合、例えば、ビット線ＢＬを接地電位としワード線ＷＬに負の電位を与えて、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作るようにすればよい。    
そして、選択されたメモリセルは、相変化等により電子伝導性を有するようになるため、記録（書き込み）動作が完了する。    
なお、記録（書き込み）動作のための電流パルスは、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【００３１】
読み出し動作は、電流パルスを選択されたメモリセルに流し、そのメモリセルの抵抗値を検出することにより行う。ただし、電流パルスは、メモリセルを構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
【００３２】
消去（リセット）動作をさせるためには、選択されたメモリセルを大電流パルスによりジュール加熱して、そのメモリセルの抵抗状態を元に戻せばよい。
【００３３】
次に、本実施の形態に係る不揮発性記憶装置の製造方法について例示をする。  
図５、図７〜図９は、本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。    
本実施の形態においては、一例として、周辺回路を形成した後の配線形成工程において、図１〜図４において例示をしたクロスポイント型の不揮発性記憶装置２を製造する場合を例示する。
【００３４】
まず、図５（ａ）に示すように、基板１０の主面上に、第１の配線２０（ビット線）、バリア層３２、整流素子３０、電極層４２、記録層４４、電極層４６、ストッパー層５２、及びエッチングマスク６０となる各層を、下からこの順番で形成する。形成方法としては、例えばスパッタリング法、熱ＣＶＤ（Chemical Vapor Deposition）法、プラズマＣＶＤ法などを例示することができる。
【００３５】
第１の配線２０の材料としては、例えばタングステンを例示することができる。整流素子３０としては、例えば前述したｐｉｎ（ｐ型半導体／絶縁体／ｎ型半導体）ダイオードを例示することができる。ストッパー層５２の材料には、第２の配線５０（ワード線）の材料と同じ材料を用いる（例えば、タングステンなど）。エッチングマスク６０の材料としては、例えばＳｉＯ２を例示することができる。バリア層３２、及び電極層４２、４６は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンを例示することができる。
【００３６】
ここで、整流素子３０の形成についてさらに例示をする。      
図６は、整流素子３０の形成について例示をするための模式断面図である。    
整流素子３０の形成においては、ＬＰ（Low Pressure）−ＣＶＤ法を用いて、ＳｉＨ４ガス、Ｈ２ガス、Ｎ２ガスなどの材料ガスとドーピング用のガスとを同時に流しながら整流素子３０を構成する各層を形成させるようにすることができる。
【００３７】
第１の層（ｐ層）３０ａの形成にはＢ２Ｈ６ガスやＢＣｌ３ガスなどをドーピング用のガスとして用いることができる。そして、所定の膜厚となるように第１の層３０ａを形成させた後に、第１の層３０ａの主面に調整層３１を形成させる。調整層３１を形成させた後には、第２の層（ｉ層）３０ｂ、第３の層（ｎ層）３０ｃをこの順に順次形成させる。
【００３８】
ｎ型半導体の層である調整層３１、第２の層３０ｂ、第３の層３０ｃの形成にはＰＨ３ガスをドーピング用のガスとして用いることができる。ただし、これに限定されるわけではなく、ｎ型半導体を形成させる際に用いることができるドーピング用のガスを用いることができる。例えば、ＡｓＨ３ガスを用いることができる。
【００３９】
そして、調整層３１、第２の層３０ｂ、第３の層３０ｃの機能に応じてドーピング用のガスの流量を変化させてドーパント濃度を制御するようにする（材料ガスとドーピングガスとの流量比を制御することでドーパント濃度を制御するようにする）。例えば、第３の層３０ｃの形成においてはドーパント濃度を高め（例えば、キャリア濃度が１０２０／ｃｍ３以上）、第２の層３０ｂにおいてはドーパント濃度を低め（例えば、キャリア濃度が１０１６／ｃｍ３以上）となるように制御する。
【００４０】
前述したように、メモリセルの層を積層させた場合、下層に形成された整流素子３０と上層に形成された整流素子３０とでは熱履歴が異なるものとなる。すなわち、先に形成された下層の整流素子３０ほどその上層に形成されるメモリセルの熱工程の影響を繰り返し受けることになる。例えば、ＬＰ−ＣＶＤ法を用いて整流素子３０を構成する各層を形成させる場合には、５５０℃程度の熱がかかることになる。そして、この熱が、先に形成されたメモリセルに伝わると第１の層（ｐ層）３０ａから第２の層（ｉ層）３０ｂにアクセプターが熱拡散して、整流素子３０のドーピングプロファイルが変化してしまうおそれがある。
【００４１】
そのため、本実施の形態においては、調整層３１を形成し、熱履歴を考慮して調整層３１のドーパント濃度を積層されるメモリセルの層毎に変化させるようにしている。また、調整層３１のドーパント濃度が第２の層（ｉ層）３０ｂのドーパント濃度よりも高くなるように形成されている。例えば、下層になるほど調整層３１のドーパント濃度が高くなるようにし、これとは逆に上層になるほど調整層３１のドーパント濃度が低くなるようにしている。そして、最も上層においては、第２の層３０ｂと調整層３１とのドーパント濃度が略同一となるようにされている。なお、最も上層においては、調整層３１を形成しないようにすることもできる。
【００４２】
なお、ポリシリコンを形成させる材料ガスと、ドーピングガスと、を供給し、材料ガスとドーピングガスとの流量比を制御することで、調整層３１のドーパント濃度を制御する場合を例示したが、ポリシリコンの膜を形成させた後に注入するイオンを制御することで調整層３１のドーパント濃度を制御してもよい。ただし、ドーパント濃度の均一性などを考慮すると、材料ガスとドーピングガスとの流量比を制御することで、調整層３１のドーパント濃度を制御する方が好ましい。
【００４３】
前述したものの場合は、調整層３１のドーパント濃度を変化させるようにしたが、調整層３１のドーパント濃度を略一定として、調整層３１の厚み寸法を変化させるようにすることもできる。例えば、下層になるほど調整層３１の厚み寸法を厚くし、これとは逆に上層になるほど調整層３１の厚み寸法を薄くするようにすることができる。そして、最も上層においては、調整層３１を極わずか形成させるかあるいは形成させないようにすることができる。  
また、必要に応じて、調整層３１のドーパント濃度と厚み寸法とを変化させるようにすることもできる。
【００４４】
すなわち、整流素子３０を形成する工程は、ｐ型半導体の層である第１の層（ｐ層）３０ａを形成する工程と、第１の層（ｐ層）３０ａの主面にｎ型半導体の調整層３１を形成する工程と、調整層３１の主面に調整層３１のドーパント濃度よりも低いドーパント濃度のｎ型半導体の層である第２の層（ｉ層）３０ｂを形成する工程と、第２の層（ｉ層）３０ｂの主面に、第２の層（ｉ層）３０ｂのドーパント濃度よりも高いドーパント濃度のｎ型半導体の層である第３の層（ｎ層）３０ｃを形成する工程と、を備えている。  
そして、調整層３１のドーパント濃度と厚み寸法の少なくともいずれかを積層されたメモリセルの各層毎に変化させるようにしている。    
また、調整層３１のドーパント濃度を、下層に設けられるものほど高くしている。    
また、調整層３１の厚み寸法を、下層に設けられるものほど厚くすることもできる。
【００４５】
また、ＬＰ−ＣＶＤ法を用いて調整層３１を形成する際に、ポリシリコンを形成させる材料ガスと、ドーピングガスと、を供給し、材料ガスとドーピングガスとの流量比を制御することで、調整層３１のドーパント濃度を制御するようにすることができる。
【００４６】
このようにメモリセルの層を積層させる過程において、整流素子３０に調整層３１を設けてそのドーパント濃度や厚み寸法などを積層されるメモリセルの各層毎に適正なものとすれば、熱履歴の影響を抑制することができる。すなわち、第１の層（ｐ層）３０ａからアクセプターが熱拡散しても、ドーパント濃度の高い調整層３１に阻まれて第２の層（ｉ層）３０ｂにまでアクセプターが拡散することを抑制することができる。その結果、ドーピングプロファイルが変化してしまうことを抑制することができるので、整流素子３０の特性（例えば、耐圧特性や可変抵抗特性など）を安定させることができる。
【００４７】
なお、最上層のメモリセルが形成された際に、積層されたメモリセルの各層間における整流素子３０のドーピングプロファイルが、それまでの熱履歴により略同一となるような調整層３１のドーパント濃度や厚み寸法とすることが好ましい。    
そのようにすれば、最上層のメモリセルが形成されるまでの間の熱履歴により、ｐ型半導体の層である第１の層（ｐ層）３０ａから調整層３１にアクセプターが熱拡散することで、積層されたメモリセルの各層間における整流素子３０のドーピングプロファイルが略同一となるようにすることができる。
【００４８】
この場合、最上層のメモリセルが形成された後に、積層されたメモリセルの各層間における整流素子３０のドーピングプロファイルを略同一とする熱処理（例えば、低温アニール等）を行う工程をさらに備えるようにしてもよい。
【００４９】
次に、図５（ｂ）に戻って、不揮発性記憶装置２の製造方法についての例示を続ける。  図５（ｂ）に示すように、積層体（第１の配線２０〜エッチングマスク６０が積層されたもの）の第１の方向（Ｘ軸方向）にエッチング処理を行い、素子分離領域８０を形成させる。エッチング処理は、基板１０と第１の配線２０との界面深さまで行う。
【００５０】
次に、図５（ｃ）に示すように、素子分離領域８０が形成されたものの表面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２を例示することができる。これにより、記録部４０や整流素子３０の側面を含むメモリセル側壁に、不純物の少ない高品質な絶縁層を形成することができる。  
第１の絶縁層７０Ａは、素子分離領域８０の表面と、エッチングマスク６０の主面とに形成される。そのため、素子分離領域８０及びその近傍に、溝９０が形成される。
【００５１】
そして、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞される前にプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止するようにする。この場合、開口部９０ａの幅（開口部幅Ｌ１）が、後の塗布工程において塗布剤が通過し得る幅（例えば、５ｎｍ程度以上）となるようにする。なお、塗布工程において塗布剤が通過することのできる幅を、「塗布剤通過幅」と称することにする。
【００５２】
なお、この段階でプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止しなければ、第１の絶縁層７０Ａは開口部９０ａ近傍に比較的多く堆積すると考えられる。そのため、開口部９０ａが第１の絶縁層７０Ａによって閉塞された後、素子分離領域８０に空隙が形成されてしまうおそれがある。特に、素子分離領域８０のアスペクト比が高い場合には、空隙が形成されるおそれが高くなる。そして、空隙が形成された場合には、素子分離領域８０の絶縁性が低下するおそれがある。そのため、前述したように、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞される前にプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止するようにしている。
【００５３】
ここで、溝９０の形状が適切なものとなるようにするため、プラズマＣＶＤ法による堆積の異方性を高めるようにすることが好ましい。そのようにすれば、第１の絶縁層７０Ａによる開口部９０ａの閉塞が発生し難くなる。堆積の異方性を高めるためには、例えば、バイアス電力やガス圧力などの工程条件を変えてプラズマ雰囲気中のイオンの比率を高めるようにすればよい。
【００５４】
なお、適切な開口部幅Ｌ１を確保するために、必要に応じて、例えばＣＭＰ（Chemical Mechanical Polishing ）法などを用いて積層体上面（積層体の主面）の平坦化を行ったり、素子分離領域８０にエッチング処理を行ってもよい（図示せず）。
【００５５】
次に、図５（ｄ）に示すように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝９０に塗布剤が充填されることで第２の絶縁層７０Ｂが形成されると、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって埋込が行われることになる。この様にして、第１の方向（Ｘ軸方向）の素子間絶縁層７０を形成することができる。
【００５６】
次に、図７（ａ）に示すように、積層体上面を、例えばＣＭＰ法を用いて平坦化する。平坦化は、ストッパー層５２が露出するまで行うようにする。    
これにより、第１の方向（Ｘ軸方向）の加工が完了する。
【００５７】
次に、第２の方向（Ｙ軸方向）の加工を行う。    
図７（ｂ）は、図７（ａ）に示した積層体のＢ−Ｂ線断面図である。すなわち、図７（ｂ）は、第２の方向（Ｙ軸方向）の加工を例示するために、図７（ａ）に示した積層体を第２の方向（Ｙ軸方向）から見たときの断面を表した図である。
【００５８】
まず、図７（ｃ）に示すように、積層体上面に第２の配線５０の層を形成する。第２の配線５０の層の形成方法としては、例えばスパッタリング法を例示することができる。前述したように、第２の配線５０（ワード線）及びストッパー層５２には同じ材料を用い、これらを一体化して第２の配線５４を形成するようにすることができる。
【００５９】
次に、図８（ａ）に示すように、積層体上面に、例えばプラズマＣＶＤ法を用いてエッチングマスク６０の層を形成する。
【００６０】
次に、図８（ｂ）に示すように、積層体の第２の方向（Ｙ軸方向）にエッチング処理を行い、素子分離領域８０を形成させる。エッチング処理は、第１の配線２０とバリア層３２との界面深さまで行う。
【００６１】
次に、図８（ｃ）に示すように、素子分離領域８０が形成されたものの表面に、例えばプラズマＣＶＤ法を用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２を例示することができる。これにより、記録部４０や整流素子３０の側面を含むメモリセル側壁に、不純物の少ない高品質な絶縁層を形成することができる。  
第１の絶縁層７０Ａは、素子分離領域８０の表面と、エッチングマスク６０の主面とに形成される。そのため、素子分離領域８０及びその近傍に、溝９０が形成される。
【００６２】
そして、図５（ｃ）において例示をした場合と同様に、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞される前にプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止するようにする。この場合、前述した場合のように、開口部９０ａの幅（開口部幅Ｌ１）が塗布剤通過幅（例えば、５ｎｍ程度以上）となるようにする。
【００６３】
第２の方向（Ｙ軸方向）の加工においても、溝９０の形状が適切なものとなるように、プラズマＣＶＤ法による堆積の異方性を高めるようにすることが好ましい。  
なお、適切な開口部幅Ｌ１を確保するために、必要に応じて、例えばＣＭＰ（Chemical Mechanical Polishing ）法などを用いて積層体上面（積層体の主面）の平坦化を行ったり、素子分離領域８０にエッチング処理を行ってもよい（図示せず）。
【００６４】
次に、図９（ａ）に示すように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝９０に塗布剤が充填されることで第２の絶縁層７０Ｂが形成されると、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって埋込が行われることになる。この様にして、第２の方向（Ｙ軸方向）の素子間絶縁層７０を形成することができる。
【００６５】
次に、図９（ｂ）に示すように、積層体上面を、例えばＣＭＰ法を用いて平坦化する。平坦化は、第２の配線５４が露出するまで行うようにする。  
これにより、第２の方向（Ｙ軸方向）の加工が完了する。
【００６６】
なお、必要に応じて、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するために、例えば４００℃以下の低温アニール等の熱処理を行うようにすることもできる。  
以上の工程により、最も下層に位置するメモリセルの層を形成することができる。メモリセルを多層に形成させる場合には、同様の手順を繰り返すようにすればよい。    
また、メモリセルを多層に形成させた場合、積層されたメモリセルの各層間における整流素子３０のドーピングプロファイルが略同一となるように低温アニール等の熱処理を行うようにすることができる。
【００６７】
なお、プラズマＣＶＤ法によって形成される第１の絶縁層７０Ａと、スピンコート法によって形成される第２の絶縁層７０Ｂとの界面には、低温アニール等の熱処理により、第２の絶縁層７０Ｂのポリシラザンに含まれる窒素（Ｎ）が析出する可能性がある。しかしながら、この窒素は絶縁性に影響を与えることがないので、充分な絶縁性を確保することができる。
【００６８】
本実施の形態によれば、整流素子３０となる層を形成させる際に、第１の層（ｐ層）３０ａと第２の層（ｉ層）３０ｂとの間に調整層３１を形成し、熱履歴を考慮して調整層３１のドーパント濃度や厚み寸法などを積層されるメモリセルの層毎に変えるようにしている。そのため、上層に形成されるメモリセルの熱工程の影響を抑制することができるので下層に形成された整流素子３０のドーピングプロファイルが変化してしまうことを抑制することができる。
【００６９】
また、調整層３１のドーパント濃度や厚み寸法を適宜選択することで、最上層のメモリセルが形成された際に積層されたメモリセルの各層間における整流素子３０のドーピングプロファイルが、それまでの熱履歴により略同一となるようにすることができる。    
また、最上層のメモリセルが形成された後に、低温アニール等の熱処理を行うことで積層されたメモリセルの各層間における整流素子３０のドーピングプロファイルが略同一となるようにすることもできる。
【００７０】
そのため、整流素子３０の特性（例えば、耐圧特性や可変抵抗特性など）を安定させることができ、ひいては不揮発性記憶装置２の特性や品質を向上させることができる。
【００７１】
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。    
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。    
例えば、不揮発性記憶装置２が備える各要素の形状、寸法、材質、配置などは、例示したものに限定されるわけではなく適宜変更することができる。    
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【００７２】
【図１】不揮発性記憶装置の一例を例示するための模式図である。
【図２】不揮発性記憶装置の一例を例示するための模式図である。
【図３】不揮発性記憶装置の一例を例示するための模式図である。
【図４】整流素子のドーピングプロファイルの一例を例示するための模式図である。
【図５】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図６】整流素子の形成について例示をするための模式断面図である。
【図７】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図８】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図９】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【符号の説明】
【００７３】
２  不揮発性記憶装置、１０  基板、２０  第１の配線、３０  整流素子、３０ａ  第１の層、３０ｂ  第２の層、３０ｃ  第３の層、４０  記録部、４２  電極層、４４  記録層、４６  電極層、５０  第２の配線、５２  ストッパー層
【図１】
2010087259.tif 000003
【図２】
2010087259.tif 000004
【図３】
2010087259.tif 000005
【図４】
2010087259.tif 000006
【図５】
2010087259.tif 000007
【図６】
2010087259.tif 000008
【図７】
2010087259.tif 000009
【図８】
2010087259.tif 000010
【図９】
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