(57)【要約】【課題】比較的簡単な回路構成でＭＯＳＦＥＴの特性劣化を高精度に測定する。【解決手段】半導体集積回路は、ストレス電圧が印加される第１のリングオシレータ（１１）と、ストレス電圧が印加されない第２のリングオシレータ（１２）と、第１のリングオシレータの出力および第２のリングオシレータの出力を受け、これらの位相を比較する位相比較器（１３）とを備えている。第１のリングオシレータ（１１）は、第１のリングオシレータのリング接続を切断して第２のリングオシレータの所定のノードと第１のリングオシレータの所定のノードとが接続される第１の接続状態と、第１のリングオシレータと第２のリングオシレータとの接続を切断して第１のリングオシレータがリング接続される第２の接続状態とを切り替えるスイッチ回路（１１０）を有する。【選択図】図１
2010087275.tif 000002
【特許請求の範囲】
【請求項１】
ストレス電圧が印加される第１のリングオシレータと、
前記ストレス電圧が印加されない第２のリングオシレータと、
前記第１のリングオシレータの出力および前記第２のリングオシレータの出力を受け、これらの位相を比較する位相比較器とを備え、
前記第１のリングオシレータは、前記第１のリングオシレータのリング接続を切断して前記第２のリングオシレータの所定のノードと前記第１のリングオシレータの所定のノードとが接続される第１の接続状態と、前記第１のリングオシレータと前記第２のリングオシレータとの接続を切断して前記第１のリングオシレータがリング接続される第２の接続状態とを切り替えるスイッチ回路を有する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路において、
前記第１および第２のリングオシレータへの電源電圧の供給が停止されているとき、前記第１のリングオシレータから出力される電流と前記第２のリングオシレータから出力される電流とを比較する電流比較器を備えている
ことを特徴とする半導体集積回路。
【請求項３】
請求項１の半導体集積回路において、
前記第１および第２のリングオシレータは、互いに独立した電源電圧供給制御が可能である
ことを特徴とする半導体集積回路。
【請求項４】
請求項１の半導体集積回路において、
前記第１および第２のリングオシレータは、いずれも、リセット信号を受けると発振動作を停止する
ことを特徴とする半導体集積回路。
【請求項５】
請求項１の半導体集積回路において、
前記第１のリングオシレータは、前記第２のリングオシレータが有するアンテナ配線に相当するゲートキャパシタを有する
ことを特徴とする半導体集積回路。
【請求項６】
請求項１の半導体集積回路において、
前記第１および第２のリングオシレータは、互いに同じ形状のアンテナ配線を有する
ことを特徴とする半導体集積回路。
【請求項７】
複数の半導体集積回路と、
電源電圧決定部と、
電源電圧供給部とを備え、
前記複数の半導体集積回路のそれぞれは、
リングオシレータと、
インバータチェーンを含む機能ブロックと、
前記機能ブロックの出力および前記リングオシレータの出力を受け、これら出力の位相を比較する位相比較器と、
前記位相比較器の出力と基準値とを比較する比較器とを有するものであり、
前記機能ブロックは、前記インバータチェーンが前記機能ブロックから切断されて前記リングオシレータの所定のノードに接続される第１の接続状態と、前記インバータチェーンが前記リングオシレータから切断されて前記機能ブロックに接続される第２の接続状態とを切り替えるスイッチ回路を有するものであり、
前記電源電圧決定部は、前記複数の半導体集積回路のそれぞれにおける前記比較器の比較結果に基づいて、前記複数の半導体集積回路のそれぞれに供給すべき電源電圧を決定するものであり、
前記電源電圧供給部は、前記電源電圧決定部の決定に従って、前記複数の半導体集積回路のそれぞれにおける前記機能ブロックに電源電圧を供給するものである
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および電子装置に関し、特に、半導体集積回路を構成するＭＯＳＦＥＴの特性劣化の測定に関する。
【背景技術】
【０００２】
半導体製造の微細化技術の進歩により、半導体集積回路内のＭＯＳＦＥＴのゲート長は数十ｎｍにまで短くなり、ゲート酸化膜厚は２ｎｍ以下になりつつある。最新のＭＯＳＦＥＴは、ゲート酸化膜に高誘電体材料を用いたり、ゲート電極にメタル電極を採用したりすることで、高電流、低リーク電流を実現している。
【０００３】
一方で、このような微細化ＭＯＳＦＥＴの信頼性が問題となりつつある。一つは、ＭＯＳＦＥＴの電流特性の劣化である。すなわち、ＭＯＳＦＥＴを使用することにより、電流量が少なくなる現象である。このメカニズムを解明するために、さまざまな評価方法で解析が行われている（例えば、非特許文献１−４参照）。
【０００４】
微細化ＣＭＯＳプロセスの顕著な特性劣化として、ＢＴＩ(Bias Temperature Instability)劣化とDielectric Breakdown劣化がある。ＢＴＩ劣化はさらに２種類に分類される。ＮＢＴＩ（Negative Bias Temperature Instability）劣化とＰＢＴＩ（Positive Bias Temperature Instability）劣化である。ＮＢＴＩ劣化は、基板電位がゲート電位に対してバックバイアスとなっている状態でチップの温度が高まると、トランジスタのしきい値電圧の絶対値が次第に大きくなっていき、時間が経つにつれてトランジスタの速度が遅くなる現象をいう。ＰＢＴＩ劣化は、基板電位がゲート電位に対してフォワードバイアスとなっている状態でチップの温度が高まると、トランジスタのしきい値電圧の絶対値が次第に大きくなっていき、時間が経つにつれてトランジスタの速度が遅くなる現象をいう。
【０００５】
Dielectric Breakdown劣化は、ゲート酸化膜の破壊を原因とするものである。ゲート酸化膜の破壊にはさまざまな種類がある。例えば、ＭＯＳＦＥＴが使用中に突然動作しなくなるような破壊（HBD:Hard Breakdown）や、初期段階ではゲートと基板間のリーク電流がわずかであるが時間とともにゲートリークが若干増大するような破壊（SBD:Soft Breakdown, PBD:Progressive breakdown）がある。これらはＴＤＤＢ（Time-depent Dielectric Breakdown）と呼ばれる。ＭＯＳＦＥＴのゲートに接続された配線の長さや面積によってもＴＤＤＢ劣化は異なる。また、配線形成において、ＣＶＤやＰＶＤで薄膜を形成した後にＣＭＰ（Chemical Mechanical Polishing）などで配線表面を平坦化すると、配線が帯電してゲート電極に影響を与える。これはアンテナ効果と呼ばれる。実際の半導体集積回路では、タスクを分散してＭＯＳＦＥＴの特性劣化を起きにくくしたり、あるいはＭＯＳＦＥＴの特性劣化を検知あるいは測定して然るべき処置を施している（例えば、特許文献１−２および非特許文献５参照）。
【特許文献１】特願２００４−２２５５０６号公報
【特許文献２】特願２００６−３２９６９９号公報
【非特許文献１】Mahapatra S., Alam M.A., "A predictive reliability model for PMOS bias temperature  degradation," Electron Devices, International Electron Devices Meeting 2002, pp.505-508
【非特許文献２】V. Reddy, A. Krishnan, A. Marshal, et al., "Impact of negative bias temperature instability on digital circuit reliability," IRPS, 2002, pp.248-254
【非特許文献３】G.Ribes, et al., "Review on High-K dielectrics reliability issues," Device and Materials Reliability, IEEE Transactions on Volume 5, Issue 1, March 2005, pp.5-19
【非特許文献４】T.Kim, et al., "Silicon Odometer: An On-Chip Reliability Monitor for Measuring Frequency Degradation of Digital Circuits," Symposium on VLSI Circuits Digest of Technical Papers, 2007, pp.122-123
【非特許文献５】A. Leon, et al., "A Power-Efficient High-Throughput 32-Thread SPARC Processor," ISSCC 2006 S5.1, 641, pp.98-99
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＭＯＳＦＥＴの特性劣化を検知あるいは測定する方法として、（１）リングオシレータの周波数を検知する方法（例えば、非特許文献４参照）と、（２）フリップフロップを用いて構成した論理チェーンの遅延時間が所定のクロック周期内か否かを検出する方法（例えば、特許文献２参照）とがある。これらの方法には以下のような問題点がある。
【０００７】
リングオシレータ方式の場合、外部ノイズによりリングオシレータの出力にジッターが発生し、それが測定誤差につながる。ノイズは負帰還によりさらなるノイズを生み、ノイズの発生帯域は３０ｋＨｚ程度の低周波から数ＧＨｚの高周波まで及ぶ。経験的な測定ではジッターは３σで約３００ｐｓｅｃ〜１ｎｓｅｃ程度である。また、ジッターの分布はガウス分布になるとは限らない。例えば、電源やプローブのインピーダンス整合などによりジッターは偏平な分布になることがある。あるいは、スプリアスによって離散的な分布になることもある。図１４および図１５は、それぞれ、１９段のリングオシレータの電源に１０ｎＨおよび１ｎＨのインダクタンスを付加したときのジッタースペクトラムのシミュレーション結果を示す。これらシミュレーション結果から、ジッターはσ換算で約３００ｐｓｅｃ程度存在することがわかる。また、インダクタンス値によってジッター値および分散形状が異なっている。また、リングオシレータの出力を分周してその周波数を測定しても、それはリングオシレータの発振周波数の平均値を示すとは限らない。リングオシレータのマスクパターンの違い（例えば、アンテナ付加構造の違いなど）によってもジッター分布はばらつく。したがって、マスクパターンの差異、プローブとの接触、電源インピーダンスなどにより測定誤差が生じる。
【０００８】
一方、チェーン方式の場合、ＭＯＳＦＥＴの特性劣化を高精度に検知あるいは測定するにはクロック信号周期を細粒度に変化させる回路が必要である。この回路は、通常のデジタル回路では素子ばらつきなどにより実現不可能であり、フィードバック機能を有するＤＬＬ回路で構成する必要がある。しかし、ＤＬＬ回路を搭載すると、回路面積のオーバーヘッドが増大するうえ、制御が複雑となる。
【０００９】
また、上述したように、ＭＯＳＦＥＴの特性劣化を検知あるいは測定して然るべき処置を施しているものがある。例えば、特許文献２に開示された技術は、チェーン方式でＭＯＳＦＥＴの特性劣化を検知あるいは測定しているが、制御が複雑であるという問題がある。また、非特許文献５に開示された技術は、温度を検知するだけであるため、ＢＴＩ劣化は検知できても他のＴＤＤＢ劣化の検知が困難であるという問題がある。
【００１０】
上記問題に鑑み、本発明は、比較的簡単な回路構成でＭＯＳＦＥＴの特性劣化を高精度に測定することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、本発明に係る半導体集積回路は、ストレス電圧が印加される第１のリングオシレータと、ストレス電圧が印加されない第２のリングオシレータと、第１のリングオシレータの出力および第２のリングオシレータの出力を受け、これらの位相を比較する位相比較器とを備えており、第１のリングオシレータは、第１のリングオシレータのリング接続を切断して第２のリングオシレータの所定のノードと第１のリングオシレータの所定のノードとが接続される第１の接続状態と、第１のリングオシレータと第２のリングオシレータとの接続を切断して第１のリングオシレータがリング接続される第２の接続状態とを切り替えるスイッチ回路を有する。
【００１２】
これによると、第１および第２のリングオシレータの出力位相差はジッターなどに影響を受けずに高精度に測定することができる。したがって、ストレスを受けた後の第１のリングオシレータにおけるＭＯＳＦＥＴの特性劣化を高精度に測定することができる。
【００１３】
好ましくは、上記半導体集積回路は、第１および第２のリングオシレータへの電源電圧の供給が停止されているとき、第１のリングオシレータから出力される電流と第２のリングオシレータから出力される電流とを比較する電流比較器を備えているものとする。
【００１４】
これによると、電源電圧の供給が停止されているときの第１および第２のリングオシレータの出力電流差を測定することができ、ＭＯＳＦＥＴの特性劣化によるゲートリーク電流を測定することができる。したがって、ＭＯＳＦＥＴの特性劣化が、ＴＤＤＢ劣化によるものかあるいはＢＴＩ劣化によるものかを判別することができる。
【００１５】
具体的には、第１および第２のリングオシレータは、互いに独立した電源電圧供給制御が可能である。また、第１および第２のリングオシレータは、いずれも、リセット信号を受けると発振動作を停止する。
【００１６】
また、第１のリングオシレータは、第２のリングオシレータが有するアンテナ配線に相当するゲートキャパシタを有していてもよい。あるいは、第１および第２のリングオシレータは、互いに同じ形状のアンテナ配線を有していてもよい。これらによると、アンテナ効果に由来するＭＯＳＦＥＴの特性劣化を測定することができる。
【００１７】
また、本発明に係る電子機器は、複数の半導体集積回路と、電源電圧決定部と、電源電圧供給部とを備えており、複数の半導体集積回路のそれぞれは、リングオシレータと、インバータチェーンを含む機能ブロックと、機能ブロックの出力およびリングオシレータの出力を受け、これら出力の位相を比較する位相比較器と、位相比較器の出力と基準値とを比較する比較器とを有するものであり、機能ブロックは、インバータチェーンが機能ブロックから切断されてリングオシレータの所定のノードに接続される第１の接続状態と、インバータチェーンがリングオシレータから切断されて機能ブロックに接続される第２の接続状態とを切り替えるスイッチ回路を有するものであり、電源電圧決定部は、複数の半導体集積回路のそれぞれにおける比較器の比較結果に基づいて、複数の半導体集積回路のそれぞれに供給すべき電源電圧を決定するものであり、電源電圧供給部は、電源電圧決定部の決定に従って、複数の半導体集積回路のそれぞれにおける機能ブロックに電源電圧を供給するものである。
【００１８】
これによると、各半導体集積回路のＭＯＳＦＥＴの特性劣化の測定結果に基づいて、各半導体集積回路に供給すべき電源電圧が調整される。したがって、電子機器の長寿命化、高速動作、小型化、低消費電力化が可能となる。
【発明の効果】
【００１９】
以上のように本発明によると、比較的簡単な回路構成でＭＯＳＦＥＴの特性劣化を高精度に測定することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２１】
《第１の実施形態》
図１は、第１の実施形態に係る半導体集積回路の構成を示す。リングオシレータ１１および１２は、それぞれ、同じ段数のインバータリングで構成されている。リングオシレータ１１には信号ＶＤＤｓおよびＶＳＳｓが電源電圧およびグランド電圧としてそれぞれ供給される。リングオシレータ１２には信号ＶＤＤｒおよびＶＳＳｒが電源電圧およびグランド電圧としてそれぞれ供給される。リングオシレータ１１および１２は、いずれも、リセット信号ＲＳＴを受けると発振動作を停止する。なお、後述するように、リングオシレータ１１には通常の電源電圧よりも高いストレス電圧の信号ＶＤＤｓが供給されることがある。すなわち、リングオシレータ１１はストレス電圧が印加されるように構成され、リングオシレータ１２はストレス電圧が印加されないように構成されている。
【００２２】
リングオシレータ１１において、スイッチ回路１１０は、リングオシレータ１１のリング接続を切断してリングオシレータ１２の所定のノードとリングオシレータ１１の所定のノードとが接続される第１の接続状態と、リングオシレータ１１とリングオシレータ１２との接続を切断してリングオシレータ１１がリング接続される第２の接続状態とを切り替える。具体的には、スイッチ回路１１０は、信号ＶＤＤｎに応じて第１の接続状態と第２の接続状態とを切り替える。
【００２３】
図２は、リングオシレータ１１および１２からなる部分の詳細な構成を示す。リングオシレータ１１は、１７個のインバータ１１１、リセット信号ＲＳＴが入力されるＮＡＮＤゲート１１２、および信号ＶＤＤｎによって制御されるトライステートインバータ１１３がリング状に接続されて構成されており、ノード１１４から発振信号ＯＳＣ１を出力する。リングオシレータ１２は、１８個のインバータ１２１、およびリセット信号ＲＳＴが入力されるＮＡＮＤゲート１２２がリング状に接続されて構成されており、ノード１２３から発振信号ＯＳＣ２を出力する。このように、リングオシレータ１１および１２は、いずれも、１９段のリングオシレータとして動作可能となっている。
【００２４】
スイッチ回路１１０は、上記のトライステートインバータ１１３、およびトライステートインバータ１１５で構成されている。トライステートインバータ１１５は、リングオシレータ１１のノード１１６とリングオシレータ１２のノード１２４との間に接続されている。図３および図４は、それぞれ、トライステートインバータ１１３および１１５の回路構成を示す。信号ＶＤＤｎが高電位のとき、トライステートインバータ１１３は開放状態となるとともにトライステートインバータ１１５はインバータとして動作して、スイッチ回路１１０は第１の接続状態となる。一方、信号ＶＤＤｎが低電位のとき、トライステートインバータ１１３はインバータとして動作するとともにトライステートインバータ１１５は開放状態となり、スイッチ回路１１０は第２の接続状態となる。
【００２５】
図１に戻り、位相比較器１３は、発振信号ＯＳＣ１およびＯＳＣ２を受け、これらの位相を比較して位相比較結果を示す信号ＯＵＴを出力する。位相比較器１３には信号ＶＤＤｎおよびＶＳＳｎが電源電圧およびグランド電圧としてそれぞれ供給される。具体的には、位相比較器１３は、発振信号ＯＳＣ２の立ち上がり遷移タイミングを基準として発振信号ＯＳＣ２の立ち上がり遷移タイミングの早遅を示す信号ＵＰおよびＤＮを生成する位相比較回路（図５参照）、および信号ＵＰおよびＤＮに基づいて電流（すなわち、信号ＯＵＴ）を出入するチャージポンプ回路（図６参照）の二つで構成されている。
【００２６】
次に、本実施形態に係る半導体集積回路によるＭＯＳＦＥＴの特性劣化の測定について図７のタイミングチャートを参照しながら説明する。ＭＯＳＦＥＴの特性劣化の測定は、（ａ）位相比較器１３の校正、（ｂ）初期の劣化測定、（ｃ）ストレスの印加、および（ｄ）ストレス印加後の劣化測定の４つのステージに分かれる。次表は、本実施形態に係る半導体集積回路の各動作モードと各種信号電圧との関係を示す。
【００２７】
【表１】
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【００２８】
第１ステージでは、後のステージでＭＯＳＦＥＴの特性劣化を測定するうえでの基準値を設定するために位相比較器１３の校正が実施される。第１ステージはさらに二つのステージに分かれる。一つはリングオシレータ１１および１２の出力位相差が最大のときの信号ＯＵＴの測定であり、もう一つは出力位相差がゼロのときの信号ＯＵＴの測定である。具体的には、前者の測定の際には、信号ＶＤＤｒ、ＶＤＤｎおよびＲＳＴは１．８Ｖに、信号ＶＤＤｓは０Ｖに設定される。これにより、リングオシレータ１２は発振状態となる一方、リングオシレータ１１は停止状態となる。したがって、リングオシレータ１１および１２の出力位相差は最大となり、信号ＯＵＴもまた最大となる。一方、後者の測定の際には、リセット信号ＲＳＴが０Ｖに設定される。これにより、リングオシレータ１２も停止状態となる。したがって、リングオシレータ１１および１２の出力位相差はゼロとなり、信号ＯＵＴは最小となる。
【００２９】
第２ステージでは、初期、すなわち、ストレスを受ける前のリングオシレータ１１におけるＭＯＳＦＥＴの特性劣化が測定される。具体的には、第２ステージでは、信号ＶＤＤｒ、ＶＤＤｓ、ＶＤＤｎおよびＲＳＴはいずれも１．８Ｖに設定される。これにより、リングオシレータ１２は発振する。一方、リングオシレータ１１はリング接続が切断され、その構成要素の一部であるインバータチェーンがリングオシレータ１２に接続された状態となる。したがって、リングオシレータ１１における、トライステートインバータ１１５およびノード１１６からノード１１４までの６個のインバータ１１１からなる７段のインバータチェーン（図２参照）の信号遅延と、リングオシレータ１２における、ノード１２４からノード１２３までの７個のインバータ１２１からなる７段のインバータチェーン（図２参照）の信号遅延との差が、リングオシレータ１１および１２の出力位相差となる。そして、信号ＯＵＴはその出力位相差に応じた値となる。
【００３０】
第３ステージでは、リングオシレータ１１にストレスが印加される。具体的には、第３ステージでは、信号ＶＤＤｓおよびＲＳＴは通常の電源電圧である１．８Ｖよりも高いストレス電圧に、信号ＶＤＤｒおよびＶＤＤｎは、リングオシレータ１２および位相比較器１３がストレスを受けないように、０Ｖに設定される。これにより、リングオシレータ１２は停止状態となる一方、リングオシレータ１１はストレス印加下で発振状態となる。なお、信号ＶＤＤｎおよびＲＳＴはどのような波形であってもよく、また、ＤＣおよびＡＣのいずれであってもよい。
【００３１】
第４ステージでは、ストレス印加後のＭＯＳＦＥＴの特性劣化が測定される。各種信号の条件は第２ステージと同じである。なお、第３ステージから第４ステージに遷移する際に、信号ＶＤＤｓは高電位のままであってもよい。こうすることによりオンザフライでのＭＯＳＦＥＴの特性劣化が測定可能となる。
【００３２】
以上のように本実施形態では、リングオシレータ１１および１２の出力位相差を尺度としてＭＯＳＦＥＴの特性劣化を測定するという方法を採用しているため、リングオシレータ１１および１２のそれぞれのジッターに起因する測定誤差はごくわずかである。図８は、位相比較器１３の入力位相差のジッターのシミュレーション結果を示す。位相差のジッターはわずか０．２ｐｓｅｃ程度しかない。また、リングオシレータ１１および１２ともに、プローブの接触、電源インピーダンスなどは同じであるため、これらに起因する測定誤差もほとんどない。したがって、従来のリングオシレータ方式と比較して、ＭＯＳＦＥＴの特性劣化を非常に高精度に測定することができる。また、本実施形態によると、スイッチ１１０を制御するだけで高精度なＭＯＳＦＥＴの特性劣化の測定が実現できる。したがって、従来のチェーン方式と比較して、クロック位相生成回路などの複雑な回路を設けなくてよくなる分、より小さな回路構成にすることができる。
【００３３】
なお、発振信号ＯＳＣ２を分周器などで分周してその周波数を測定することで位相差の時間がより明確となる。また、リングオシレータ１１および１２のそれぞれにおいて、各ノードにスイッチ付き容量を接続し、そのスイッチを制御して各ノードに容量を接続するか否かを切り替えるような構成にしてもよい。これにより、異なる発振周波数でＭＯＳＦＥＴの特性劣化を測定することが可能となる。
【００３４】
《変形例》
リングオシレータ１１のノードにアンテナ配線が接続されている場合には、リングオシレータ１２の対応するノードにそのアンテナ配線と同じ容量のゲートキャパシタを接続しておけばよい。図９は、アンテナ配線ありの場合のリングオシレータ１１および１２からなる部分の詳細な構成図である。リングオシレータ１１の各所にアンテナ配線１１７が接続されており、それに対応して、リングオシレータ１２の各所にゲートキャパシタ１２５が接続されている。リングオシレータ１１については、アンテナ効果によりＭＯＳＦＥＴのゲート電極に特性劣化が生じる。一方、リングオシレータ１２のＭＯＳＦＥＴについては、ゲートキャパシタ１２５はアンテナ効果によって特性劣化しないため、ＭＯＳＦＥＴのゲート電極に特性劣化は生じない。したがって、上記の第１〜第４ステージを実施することにより、アンテナ効果に由来するＭＯＳＦＥＴの特性劣化を測定することができる。
【００３５】
ゲートキャパシタ１２５のゲート長とリングオシレータ１１および１２を構成するＭＯＳＦＥＴのゲート長とを等しくした場合、ゲートキャパシタ１２５のＢＴＩ劣化とＭＯＳＦＥＴのＢＴＩ劣化とを等しくすることができる。これは、ＭＯＳＦＥＴにＢＴＩ劣化を抑制する材料を追加する場合に有効である。一方、ゲートキャパシタ１２５のゲート長をリングオシレータ１１および１２を構成するＭＯＳＦＥＴのゲート長よりも長くした場合、ゲートキャパシタ１２５のＢＴＩ劣化をＭＯＳＦＥＴのＢＴＩ劣化と比較して無視できる程度に十分に小さくすることができる。これは、ＭＯＳＦＥＴにＢＴＩ劣化を抑制する材料を追加しない場合に有効である。
【００３６】
なお、リングオシレータ１２は、ゲートキャパシタ１２５に代えて、リングオシレータ１１におけるアンテナ配線１１７と同じ形状のアンテナ配線を有していてもよい。こうすることで、同様のアンテナ効果の影響を受けた二つのリングオシレータの一方にはＢＴＩストレスを印加し、他方にはＢＴＩストレスを印加しないといった評価を行うことができる。これにより、純粋なＢＴＩストレス有無による劣化量の差を正確に把握することが可能となる。
【００３７】
《第２の実施形態》
図１０は、第２の実施形態に係る半導体集積回路の構成を示す。本実施形態に係る半導体集積回路は、第１の実施形態に係る半導体集積回路に電流比較器１４を追加したものである。以下、第１の実施形態と異なる点について説明する。
【００３８】
電流比較器１４は、信号ＶＤＤｎよりも高い電圧の信号ＶＤＤｍを受けて動作し、リングオシレータ１１および１２への電源電圧の供給が停止されているとき、リングオシレータ１１から出力される電流とリングオシレータ１２から出力される電流とを比較する。
【００３９】
図１１は、電流比較器１４の回路構成を示す。降圧回路１４１において、オペアンプ１４１１には信号ＶＤＤｎおよびＯＳＣ１が入力される。ＰＭＯＳＦＥＴ１４１２のソースには信号ＶＤＤｍが接続され、ゲートにはオペアンプ１４１１の出力が接続され、ドレインには信号ＯＳＣ１が接続される。すなわち、降圧回路１４１は、信号ＶＤＤｎと信号ＯＳＣ１とを同電位にするように動作する。同様に、降圧回路１４２において、オペアンプ１４２１には信号ＶＤＤｎおよびＯＳＣ２が入力される。ＰＭＯＳＦＥＴ１４２２のソースには信号ＶＤＤｍが接続され、ゲートにはオペアンプ１４２１の出力が接続され、ドレインには信号ＯＳＣ２が接続される。すなわち、降圧回路１４２は、信号ＶＤＤｎと信号ＯＳＣ２とを同電位にするように動作する。電流電圧変換回路１４３において、ＰＭＯＳＦＥＴ１４３１のソースには信号ＶＤＤｍが接続され、ゲートはＰＭＯＳＦＥＴ１４１２のゲートと接続され、ドレインには抵抗１４３２が接続される。ＰＭＯＳＦＥＴ１４３１および抵抗１４３２にはＰＭＯＳＦＥＴ１４１２のソース−ドレイン電流にほぼ比例した電流が流れる。同様に、電流電圧変換回路１４４において、ＰＭＯＳＦＥＴ１４４１のソースには信号ＶＤＤｍが接続され、ゲートはＰＭＯＳＦＥＴ１４２２のゲートと接続され、ドレインには抵抗１４４２が接続される。ＰＭＯＳＦＥＴ１４４１および抵抗１４４２にはＰＭＯＳＦＥＴ１４２２のソース−ドレイン電流にほぼ比例した電流が流れる。オペアンプ１４５は、抵抗１４３２に生じた電圧と抵抗１４４２に生じた電圧とを比較して信号ＯＵＴ２を出力する。
【００４０】
次に、本実施形態に係る半導体集積回路の劣化測定モードでの動作について図１２のタイミングチャートを参照しながら説明する。まず、リングオシレータ１１および１２の出力位相比較を行う。位相比較を行っている間は電流比較器１４に信号ＶＤＤｍを供給する必要はない。次に、信号ＶＤＤｒおよびＶＤＤｓを開放状態にしてリングオシレータ１１および１２への電源電圧の供給を停止した状態で、リングオシレータ１１から出力される電流とリングオシレータ１２から出力される電流との比較を行う。電流比較を行っている間は電流比較器１４に信号ＶＤＤｍを供給する。電流比較は、さらに、リングオシレータ１１および１２を発振させた状態での比較、および停止させた状態での比較の二つに分かれる。前者はリセット信号ＲＳＴを高電位にして、後者はリセット信号ＲＳＴを低電位にして行う。電流比較が終わると電流比較器１４に信号ＶＤＤｍを供給する必要はないため、信号ＶＤＤｍを開放状態にする。
【００４１】
以上のように本実施形態では、リングオシレータ１１および１２の動作時の出力電流差および停止時の出力電流差を測定することができる。停止時の電流比較によってゲートリーク電流の増減を測定することができるため、ＭＯＳＦＥＴの特性劣化が、ＴＤＤＢ劣化によるものかあるいはＢＴＩ劣化によるものかを判別することができる。
【００４２】
《第３の実施形態》
図１３は、第３の実施形態に係る電子機器の構成を示す。半導体集積回路１０＿１、１０＿２および１０＿３は、システムオンチップ、マイクロプロセッサ、チップ内のプロセシングエレメントなどである。各半導体集積回路１０は、リングオシレータ１２、位相比較器１３、機能ブロック１５および比較器１６を備えている。このうち、リングオシレータ１２および位相比較器１３はすでに説明したとおりである。
【００４３】
各半導体集積回路１０の機能ブロック１５には信号ＶＤＤｓ１、ＶＤＤｓ２およびＶＤＤｓ３が電源電圧としてそれぞれ入力される。位相比較器１３は、リングオシレータ１２の発振信号ＯＳＣ２および機能ブロック１５の発振信号ＯＳＣ１を受け、これらの位相を比較して位相比較結果を示す信号ＯＵＴを出力する。比較器１６は、位相比較器１３から出力される信号ＯＵＴと基準値１７とを比較する。機能ブロック１５はインバータチェーン１５１を含んでいる。スイッチ回路１５２は、インバータチェーン１５１が機能ブロック１５から切断されてリングオシレータ１２の所定のノードに接続される第１の接続状態と、インバータチェーン１５１がリングオシレータ１２から切断されて機能ブロック１５に接続される第２の接続状態とを切り替える。具体的には、スイッチ回路１５２は、リセット信号ＲＳＴに応じて第１の接続状態と第２の接続状態とを切り替える。リセット信号ＲＳＴが活性化すると、インバータチェーン１５１は機能ブロック１５から切断されてリングオシレータ１２に接続され、各半導体集積回路１０は劣化測定モードとなる。なお、リセット信号ＲＳＴは、図示しないタイマーなどで制御して一定時間ごとに活性／非活性が切り替わるようにするとよい。
【００４４】
電源電圧決定部１０１は、各半導体集積回路１０の比較器１６の出力を受け、各半導体集積回路１０のＭＯＳＦＥＴの特性劣化を判定する。そして、その判定結果に基づいて、各半導体集積回路１０に供給すべき電源電圧を決定する。電源電圧決定部１０１は、ハードウェアおよびソフトウェアのいずれで構成してもよい。電源電圧供給部１０２は、電源電圧決定部１０１の決定に従って、信号ＶＤＤｓ１〜ＶＤＤｓ３の電圧を調整して各半導体集積回路１０の機能ブロックに供給する。例えば、半導体集積回路１０＿１のＭＯＳＦＥＴの特性劣化が他の半導体集積回路１０と比べて大きいと判定された場合には、信号ＶＤＤｓ１の電圧を下げる、あるいは０Ｖにする。その後、半導体集積回路１０＿１のＭＯＳＦＥＴの特性劣化が改善されたと判定された場合には、信号ＶＤＤｓ１の電圧を通常の電源電圧に戻す、あるいは他の半導体集積回路１０の機能ブロック１５に供給すべき電源電圧を下げる。
【００４５】
以上のように本実施形態では、各半導体集積回路１０のＭＯＳＦＥＴの特性劣化に応じて各半導体集積回路１０の機能ブロック１５に供給される電源電圧が調整される。これにより、ＢＴＩ劣化が緩和され、電子機器の製品寿命を延ばすことができる。また、半導体集積回路１０が単体で動作するときには機能ブロック１５の電源電圧を高く維持することができるため、高速動作が可能である。また、各半導体集積回路１０の設計時に遅延劣化マージンなどを削減することができるため、各半導体集積回路１０を構成するＭＯＳＦＥＴのサイズを小さくすることができる。これにより、各半導体集積回路１０の小型化、低消費電力化が可能となる。
【産業上の利用可能性】
【００４６】
本発明に係る半導体集積回路は、比較的簡単な回路構成でＭＯＳＦＥＴの特性劣化を高精度に測定することができるため、ＩＣカードやモバイル用途向けのバッテリ駆動の製品、例えば、ノートＰＣ、携帯電話機、携帯音楽プレーヤなどに有用である。
【図面の簡単な説明】
【００４７】
【図１】第１の実施形態に係る半導体集積回路の構成図である。
【図２】二つのリングオシレータからなる部分の詳細な構成図である。
【図３】トライステートインバータの回路構成図である。
【図４】トライステートインバータの回路構成図である。
【図５】位相比較器における位相比較回路の回路構成図である。
【図６】位相比較器におけるチャージポンプ回路の回路構成図である。
【図７】第１の実施形態に係る半導体集積回路のタイミングチャートである。
【図８】位相比較器の入力位相差のジッターのシミュレーション結果を示す図である。
【図９】アンテナ配線ありの場合の二つのリングオシレータからなる部分の詳細な構成図である。
【図１０】第２の実施形態に係る半導体集積回路の構成図である。
【図１１】電流比較器の回路構成図である。
【図１２】第２の実施形態に係る半導体集積回路の劣化測定モードでのタイミングチャートである。
【図１３】第３の実施形態に係る電子機器の構成図である。
【図１４】１９段のリングオシレータの電源に１０ｎＨのインダクタンスを付加したときのジッタースペクトラムのシミュレーション結果を示す図である。
【図１５】１９段のリングオシレータの電源に１ｎＨのインダクタンスを付加したときのジッタースペクトラムのシミュレーション結果を示す図である。
【符号の説明】
【００４８】
１０    半導体集積回路
１１    リングオシレータ（第１のリングオシレータ）
１２    リングオシレータ（第２のリングオシレータ）
１３    位相比較器
１４    電流比較器
１５    機能ブロック
１６    比較器
１０１  電源電圧決定部
１０２  電源電圧供給部
１１０  スイッチ回路
１１７  アンテナ配線
１２５  ゲートキャパシタ
１５２  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図８】
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