(57)【要約】【課題】信頼性の高い半導体レーザを歩留まりよく生産できる構造およびその製造方法を提供する。【解決手段】半導体レーザは、基板（半導体基板）と、半導体基板上部に設けられた、Ａｌを含む活性層（歪補償多重量子井戸活性層６）を有するメサ構造の光導波路（活性層導波路９）と、活性層導波路９のメサ上部およびメサ側面を被覆するように設けられた半導体保護層と、活性層導波路９および半導体保護層を埋め込むように設けられた電流ブロック層（Ｆｅドープ高抵抗ＩｎＰ電流ブロック層１１、ｎ型ＩｎＰ電流ブロック層１２）と、半導体保護層および電流ブロック層（ｎ型ＩｎＰ電流ブロック層１２）の上部に設けられたクラッド層（ｐ型ＩｎＰクラッド層１３）と、を備え、半導体保護層が、Ａｓを含みかつＡｌを含まない半導体層（ｐ型ＩｎＧａＡｓＰ保護層１０ａ）を有するものである。【選択図】図１
2010212664.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上部に設けられた、Ａｌを含む活性層を有するメサ構造の光導波路と、
前記光導波路のメサ上部およびメサ側面を被覆するように設けられた半導体保護層と、
前記光導波路および前記半導体保護層を埋め込むように設けられた電流ブロック層と、
前記半導体保護層および前記電流ブロック層の上部に設けられたクラッド層と、
を備え、
前記半導体保護層が、Ａｓを含みかつＡｌを含まない半導体層を有する、半導体レーザ。
【請求項２】
前記半導体層は、ＩＩＩ−Ｖ族化合物半導体を含む、請求項１に記載の半導体レーザ。
【請求項３】
前記半導体層は、ＩｎＧａＡｓＰ層またはＩｎＡｓＰ層を含む、請求項１または２に記載の半導体レーザ。
【請求項４】
前記半導体層のバンドギャップに相当する波長が、半導体レーザの利得ピーク波長より１００ｎｍ以上短波長である、請求項１から３のいずれかに記載の半導体レーザ。
【請求項５】
前記半導体保護層は、単層または多層構造である、請求項１から４のいずれかに記載の半導体レーザ。
【請求項６】
前記半導体保護層のメサ上部の厚さは、２０ｎｍ以上、１００ｎｍ以下である、請求項１から５のいずれかに記載の半導体レーザ。
【請求項７】
前記半導体保護層のメサ上部の厚さをｄｔ、前記半導体保護層のメサ側面の厚さをｄｓとしたとき、
ｄｓ／ｄｔ比が、０．１５より大きい、請求項１から６のいずれかに記載の半導体レーザ。
【請求項８】
基板上にＡｌを含む活性層を有するメサ構造の光導波路を形成する工程と、
前記メサ構造のメサ上部およびメサ側面を被覆するように、Ａｓを含みかつＡｌを含まない半導体層を有する半導体保護層を形成する工程と、
前記光導波路および前記半導体保護層を電流ブロック層で埋め込む工程と、
前記半導体保護層および前記電流ブロック層の上部にクラッド層を形成する工程と、を含む半導体レーザの製造方法。
【請求項９】
前記半導体層は、ＩｎＧａＡｓＰ層またはＩｎＡｓＰ層を含む、請求項８に記載の半導体レーザの製造方法。
【請求項１０】
前記半導体保護層は、単層または多層構造である、請求項８または９に記載の半導体レーザの製造方法。
【請求項１１】
前記半導体保護層を形成する工程は、Ａｓの化合物を含みかつＡｌを含まない原料ガスを用い、気相成長法により前記半導体保護層を形成する、請求項８から１０のいずれかに記載の半導体レーザの製造方法。
【請求項１２】
前記半導体保護層を形成する工程において、前記原料ガス中の前記Ａｓの組成比を、徐々に少なくする、請求項１１に記載の半導体レーザの製造方法。
【請求項１３】
前記半導体保護層のメサ上部の厚さは、２０ｎｍ以上、１００ｎｍ以下である、請求項８から１２のいずれかに記載の半導体レーザの製造方法。
【請求項１４】
前記半導体保護層のメサ上部の厚さをｄｔ、前記半導体保護層のメサ側面の厚さをｄｓとしたとき、
ｄｓ／ｄｔ比が、０．１５より大きい、請求項８から１３のいずれかに記載の半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザとその製造方法に関する。
【背景技術】
【０００２】
ＡｌＧａＩｎＡｓ量子井戸を活性層に用いた半導体レーザは、ＩｎＧａＡｓＰを用いた場合に比べて高温環境下でも低しきい値電流、高効率でのレーザ発振や１０Ｇｂ／ｓを超える高速での直接変調が可能である。その理由は、ＡｌＧａＩｎＡｓ系は伝導帯側のバンドオフセットが大きいため電子の閉じ込めが強く、高温でも活性層からの電子のオーバーフローを抑制できることや高い微分利得が得られることによる。その結果、非温調で１０Ｇｂ／ｓの直接変調可能な半導体レーザとして製品化されている。
【０００３】
一方、伝送容量の増大に伴い高密度実装可能な小型で低消費電力の１０Ｇｂ／ｓ光トランシーバが強く望まれている。特にＳＦＰ＋（ｈｉｇｈ−ｓｐｅｅｄ  Ｓｍａｌｌ  Ｆｏｒｍ−Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ）光トランシーバは消費電力が１Ｗ以下であり、それに使われる半導体レーザの動作電流も低く抑えることが必要である。
【０００４】
半導体レーザの動作電流を低減するためには、活性層へ効率良く電流注入可能な埋め込み構造が適している。ＩｎＧａＡｓＰ量子井戸を活性層に用いた埋め込み構造半導体レーザは、メサ構造形成のエッチングと電流ブロック層形成の埋め込み成長で作製することができる。しかし、同じプロセスをＡｌＧａＩｎＡｓ系に適用した場合、メサ構造形成のエッチングで活性層側面の酸化が避けられず、信頼性の高い半導体レーザを作製することが難しい。
【０００５】
そのため、非特許文献１や特許文献１では図１８に示すように、Ａｌを含んだ順メサ形状の半導体導波路を選択成長で形成後、導波路全体をカバーするようにｐ型ＩｎＰ保護層１０を連続して成長することにより、Ａｌを含んだ半導体層（歪補償多重量子井戸活性層６）の酸化を完全に抑制している。その結果、８５℃で４０００時間の安定動作とメジアン寿命として１０万時間以上の信頼性の高いＡｌＧＩｎＡｓ量子井戸を活性層に用いた埋め込み構造の半導体レーザを実現している（図１９）。尚、図１８、図１９は非特許文献１に記載の図である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１３３６４７号公報
【非特許文献】
【０００７】
【非特許文献１】奥田  哲朗、他６名、「ロウ−オペレーション−カレント・アンド・ハイリー−リライアブル・１．３−ｕｍ・ＡｌＧａＩｎＡｓ・ストレイン・コンペンセイティッド・ＭＱＷ−ＢＨ−ＤＦＢ・レーザズ・フォア・１００℃・１０−Ｇｂ／ｓ・オペレーション  （Ｌｏｗ−Ｏｐｅｒａｔｉｏｎ−Ｃｕｒｒｅｎｔ  ａｎｄ  Ｈｉｇｈｌｙ−Ｒｅｌｉａｂｌｅ  １．３−ｕｍ  ＡｌＧａＩｎＡｓ  Ｓｔｒａｉｎ  Ｃｏｍｐｅｎｓａｔｅｄ  ＭＱＷ−ＢＨ−ＤＦＢ  Ｌａｓｅｒｓ  ｆｏｒ  １００℃，１０−Ｇｂ／ｓ  Ｏｐｅｒａｔｉｏｎ）」、ザ・オプティカル・ファイバー・コミュニケーション・カンファレンス（Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｆｉｂｅｒ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ）、２００４年、カンファレンスダイジェスト、ＴｈＤ３、ｐ．６５−６７
【非特許文献２】渡辺  斉、他５名、「１．３−ｕｍ・アンクールド・ＤＦＢ・レーザズ・ウイズ・ロウ・ディストーション・フォア・ＣＡＴＶ・アプリケーション（１．３−ｕｍ  Ｕｎｃｏｏｌｅｄ  ＤＦＢ  Ｌａｓｅｒｓ  ｗｉｔｈ  Ｌｏｗ  Ｄｉｓｔｏｒｔｉｏｎ  ｆｏｒ  ＣＡＴＶ  Ａｐｐｌｉｃａｔｉｏｎ）」、アイ・イー・イー・イー・ジャーナル・オブ・セレクティド・トピックス・イン・カンタム・エレクトロニクス（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｅｌｅｃｔｅｄ  Ｔｏｐｉｃｓ  ｉｎ  Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ）、１９９７年、第３巻、第２号、ｐ．６５９−６６５
【非特許文献３】永井治男、他２名、「フォトニックシリーズ６  ＩＩＩ−Ｖ族半導体結晶」、コロナ社、ｐ１４６、８行〜１３行および図３．２３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記文献記載の従来技術は、以下の点で課題を有していた。
リーク電流を低減する観点から、メサ上部の厚みを薄くするために保護層の成長時間を短くすると、保護層のメサ側面の厚さが薄くなる。その結果、Ａｌを含んだ活性層が露出して酸化される可能性が高くなる。
そのため、信頼性の高い半導体レーザを歩留まりよく生産することが困難であった。
【０００９】
図２０は、図１９で示した半導体レーザの活性層導波路近傍を拡大した断面図である。非特許文献１では、ｎ型ＩｎＰ基板１上にｎ型ＩｎＧａＡｓＰガイド層３、ｎ型ＩｎＰバッファ層４、ＡｌＧａＩｎＡｓで構成される歪補償多重量子井戸活性層６が積層されている。また、歪補償多重量子井戸活性層６を含む順メサ構造の導波路は、ｐ型ＩｎＰ保護層１０でカバーされている。図２０に示す半導体レーザでは、電流ブロック層としてＦｅドープの高抵抗ＩｎＰ層１１とｎ型ＩｎＰ層１２を用いている。Ｆｅドープの高抵抗ＩｎＰ層１１を用いている理由は、素子容量低減による高速動作を実現するためである。しかし、Ｆｅドープ高抵抗ＩｎＰ層１１は、電子をトラップするが正孔はトラップしない。そのため、ｐ型ＩｎＰクラッド層１３を通して注入された正孔電流の一部は、ｐ型ＩｎＰ保護層１０、高抵抗ＩｎＰ層１１を通してリーク電流となる（リーク電流を図２０中に矢印で示した）。
【００１０】
このリーク電流を低減するためには、リークパスの幅に相当するｎ型ＩｎＰ電流ブロック層１２と活性層導波路との距離：ｄｗを狭くすることが有効であると考えられる（ｄｗを図中に表示）。
【００１１】
図２１は、図１８で示した順メサ形状の活性層導波路を拡大した断面図である。歪補償多重量子井戸活性層６を含む活性層導波路は、一対の酸化シリコンマスク１７の開口部に選択成長で形成され、更にｐ型ＩｎＰ保護層１０でカバーされている。リークパスの幅：ｄｗは、図２１で示したｐ型ＩｎＰ保護層１０のメサ上部における厚さ：ｄｔに等しい（ｄｔを図中に表示）。従って、リークパス幅：ｄｗを狭くするためにはｄｔを薄くすることが必要である。
【００１２】
しかし、ｄｔを薄くするためにＩｎＰ保護層の成長時間を短くすると、ｐ型ＩｎＰ保護層１０のメサ側面の厚さ：ｄｓも薄くなり（ｄｓを図中に表示）、Ａｌを含んだ歪補償多重量子井戸活性層６が露出して酸化される可能性が高くなる。
【００１３】
特許文献１では、ｄｓ／ｄｔ比を高めるために、半導体基板の面方位を（１００）面から［０１１］方向または［０−１−１］方向へ傾斜させたり、ＩｎＰ保護層の成長条件を最適化したりすることによりメサ側面の厚さｄｓを増加させている。その結果、特許文献１の実施例１から実施例３に記載されているようにｐ型ＩｎＰ保護層のメサ上部の厚さ：ｄｔが２００ｎｍ、メサ側面の厚さ：ｄｓが２０ｎｍから３０ｎｍで、ｄｓ／ｄｔ比が０．１から０．１５のメサ形状を実現している。
【００１４】
しかし、特許文献１においても、リークパスの幅：ｄｗに相当するｐ型ＩｎＰ保護層のメサ上部の厚さ：ｄｔは２００ｎｍであり、さらに、ｄｔを薄くして、リーク電流を低減する必要があった。また、非特許文献１と同様に、ｄｔを薄くするためにＩｎＰ保護層の成長時間を短くすると、ｄｓも薄くなり、Ａｌを含んだ歪補償多重量子井戸活性層が露出して酸化される可能性が高くなる。
【課題を解決するための手段】
【００１５】
本発明によれば、
基板と、
前記基板上部に設けられた、Ａｌを含む活性層を有するメサ構造の光導波路と、
前記光導波路のメサ上部およびメサ側面を被覆するように設けられた半導体保護層と、
前記光導波路および前記半導体保護層を埋め込むように設けられた電流ブロック層と、
前記半導体保護層および前記電流ブロック層の上部に設けられたクラッド層と、
を備え、
前記半導体保護層が、Ａｓを含みかつＡｌを含まない半導体層を有する、半導体レーザが提供される。
【００１６】
Ａｓを含みかつＡｌを含まない半導体層を有する半導体保護層を備える半導体レーザにおいては、その製造過程において、半導体保護層がＡｓを含むことにより半導体保護層のメサ側面の厚みを確保することができ、Ａｌを含まないことにより、Ａｌを含む活性層の酸化を抑制することができる。
【００１７】
また、本発明によれば、
基板上にＡｌを含む活性層を有するメサ構造の光導波路を形成する工程と、
前記メサ構造のメサ上部およびメサ側面を被覆するように、Ａｓを含みかつＡｌを含まない半導体層を有する半導体保護層を形成する工程と、
前記光導波路および前記半導体保護層を電流ブロック層で埋め込む工程と、
前記半導体保護層および前記電流ブロック層の上部にクラッド層を形成する工程と、を含む半導体レーザの製造方法が提供される。
【００１８】
Ａｓによりメサ構造のメサ側面の半導体のマイグレーションを抑制できるため、半導体保護層のメサ側面を予め厚く形成することができる。これにより、半導体保護層のメサ上部の厚みとメサ側面の厚みとの比を制御できる。
さらに、かかる半導体保護層は、Ａｌを含まないため、Ａｌを含む活性層の酸化を抑制することができる。
【発明の効果】
【００１９】
本発明によれば、半導体保護層がＡｓを含むことにより半導体保護層のメサ側面の厚みを確保することができるとともに、半導体保護層がＡｌを含まないことによりＡｌを含む活性層の酸化を抑制することができるので、信頼性の高い半導体レーザを歩留まりよく生産できる構造およびその製造方法を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係るＩｎＧａＡｓＰを活性層導波路の保護層に用いた分布帰還型半導体レーザの鳥瞰図と活性層導波路近傍の断面図である。
【図２】本発明の第１の実施の形態の作製工程を示す鳥瞰図である。
【図３】本発明の第１の実施の形態の作製工程を示す鳥瞰図である。
【図４】本発明の第１の実施の形態の作製工程を示す鳥瞰図である。
【図５】本発明の第１の実施の形態の作製工程を示す鳥瞰図と断面図である。
【図６】本発明の第１の実施の形態の作製工程を示す鳥瞰図である。
【図７】本発明の第１の実施の形態の作製工程を示す鳥瞰図である。
【図８】本発明の第１の実施の形態の作製工程を示す鳥瞰図である。
【図９】本発明の第１の実施の形態の作製工程を示す鳥瞰図である。
【図１０】２５℃におけるレーザ発振のしきい値電流と活性層導波路の保護層の組成（バンドギャップに相当する波長で記載）の関係を示す図である。
【図１１】ｐ型ＡｌＩｎＡｓ／ｐ型ＩｎＰの価電子帯側のバンド構造の概略を示す図である。
【図１２】ｐ型ＡｌＩｎＡｓ／ｐ型ＩｎＧａＡｓＰ／ｐ型ＩｎＰの価電子帯側のバンド構造の概略を示す図である。
【図１３】本発明の第２の実施の形態に係るＩｎＧａＡｓＰとＩｎＰを活性層導波路の保護層に用いたファブリペロー半導体レーザの鳥瞰図と活性層導波路近傍の断面図である。
【図１４】本発明の第２の実施の形態の作製工程の一部を示す鳥瞰図である。
【図１５】本発明の第２の実施の形態の作製工程の一部を示す鳥瞰図と断面図である。
【図１６】本発明の第３の実施の形態に係るＩｎＡｓＰとＩｎＰを活性層導波路の保護層に用いたファブリペロー半導体レーザの鳥瞰図と活性層導波路近傍の断面図である。
【図１７】ＩｎＡｓＰ層の臨界膜厚とバンドギャップに相当する波長のＡｓ組成依存性を示す図である。
【図１８】非特許文献１記載の半導体レーザの活性層導波路を含むメサ構造選択成長後の鳥瞰図である。
【図１９】非特許文献１記載の半導体レーザの鳥瞰図である。
【図２０】図１９に示す活性層導波路近傍を拡大した断面図である。
【図２１】図１８に示す順メサ構造を拡大した断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
（第１の実施の形態）
図１に本発明の第１の実施の形態に係るＩｎＧａＡｓＰを保護層に用いたＡｌＧａＩｎＡｓ量子井戸活性層を有する埋め込み構造の分布帰還型半導体レーザ（ＤＦＢ−ＬＤ）の鳥瞰図（図１（ａ））と活性層導波路近傍の断面図（図１（ｂ））を示す。
【００２３】
本実施の形態の半導体レーザは、基板（半導体基板）と、半導体基板上部に設けられた、Ａｌを含む活性層（歪補償多重量子井戸活性層６）を有するメサ構造の光導波路（活性層導波路９）と、活性層導波路９のメサ上部およびメサ側面を被覆するように設けられた半導体保護層と、活性層導波路９および半導体保護層を埋め込むように設けられた電流ブロック層（Ｆｅドープ高抵抗ＩｎＰ電流ブロック層１１、ｎ型ＩｎＰ電流ブロック層１２）と、半導体保護層および電流ブロック層（ｎ型ＩｎＰ電流ブロック層１２）の上部に設けられたクラッド層（ｐ型ＩｎＰクラッド層１３）と、を備え、半導体保護層が、Ａｓを含みかつＡｌを含まない半導体層（ｐ型ＩｎＧａＡｓＰ保護層１０ａ）を有するものである。
【００２４】
さらに、半導体レーザは、図１に示す、ｎ型ＩｎＧａＡｓＰガイド層３、ｎ型ＩｎＰバッファ層４、ｎ型ＡｌＧａＩｎＡｓ光ガイド層５、歪補償多重量子井戸活性層６、ｐ型ＡｌＧａＩｎＡｓ光ガイド層７、ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層８、ｐ型ＩｎＧａＡｓコンタクト層１４、ｐ側電極１５、およびｐ側パッド電極１５ａを備えるものである。
【００２５】
本実施の形態において、半導体基板としてはｎ型ＩｎＰ基板１を用いた場合を説明する。また、本実施の形態において、半導体保護層としては、ＩＩＩ−Ｖ族化合物半導体を含む半導体層を有してもよい。さらには、半導体保護層は、単層または多層構造でもよい。また、活性層導波路９は、ｎ型ＡｌＧａＩｎＡｓ光ガイド層５、歪補償多重量子井戸活性層６、ｐ型ＡｌＧａＩｎＡｓ光ガイド層７、およびｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層８から構成されるものである。
【００２６】
図１（ａ）に示すように、（１００）面を成長面とするｎ型ＩｎＰ基板１（キャリア濃度ｎ＝２×１０１８ｃｍ−３）に回折格子２が形成され、その回折格子２はｎ型ＩｎＧａＡｓＰガイド層３（ｎ＝１×１０１８ｃｍ−３、無歪、バッドギャップ相当の波長は１１３０ｎｍ）で埋め込まれ、更に、ｎ型ＩｎＰバッファ層４（ｄ＝３０ｎｍ、ｎ＝１×１０１８ｃｍ−３）が積層されている。回折格子２のピッチは２０２ｎｍである。そして、ｎ型ＡｌＧａＩｎＡｓ光ガイド層５（ｄ＝５０ｎｍ、ｎ＝５×１０１７ｃｍ−３、無歪）、ＡｌＧａＩｎＡｓ井戸層（ｄ＝６ｎｍ、ノンドープ、１．０％圧縮歪、１０層）とＡｌＧａＩｎＡｓ障壁層（ｄ＝１０ｎｍ、ノンドープ、０．４％引っ張り歪、１１層）で構成される歪補償多重量子井戸活性層６、ｐ型ＡｌＧａＩｎＡｓ光ガイド層７（ｄ＝５０ｎｍ、キャリア濃度ｐ＝５×１０１７ｃｍ−３、無歪）、ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層８（ｄ＝２０ｎｍ、ｐ＝１×１０１８ｃｍ−３、無歪）からなる順メサ形状の活性層導波路９が形成され、更にその活性層導波路９の全体（少なくともメサ上部およびメサ側面）をカバーするようにｐ型ＩｎＧａＡｓＰ保護層１０ａ（ｐ＝１×１０１８ｃｍ−３、無歪、バンドギャップ相当の波長は１１７０ｎｍ）が形成されている。尚、ＳＥＭ（走査型電子顕微鏡）観察により、ｐ型ＩｎＧａＡｓＰ保護層１０のメサ上部での厚さは６０ｎｍ、メサ側面での厚さは４０ｎｍであることを確認した。厚さは、測定値の平均値で表す。
【００２７】
ここで、メサ構造を有する活性層導波路９の上部である（１００）面をメサ上部とし、メサ構造を有する活性層導波路９の側面である（１１１）Ｂ面をメサ側面とする。
【００２８】
また、活性層導波路９とｐ型ＩｎＧａＡｓＰ保護層１０ａは、Ｆｅドープの高抵抗ＩｎＰ電流ブロック層１１（ｄ＝６００ｎｍ、電子トラップ濃度＝５×１０１７ｃｍ−３）とｎ型ＩｎＰ電流ブロック層１２（ｄ＝２００ｎｍ、ｎ＝１×１０１８ｃｍ−３）で埋め込まれている。
【００２９】
更に、メサ上部のｐ型ＩｎＧａＡｓＰ保護層１０ａとｎ型ＩｎＰ電流ブロック層１２の上には、ｐ型ＩｎＰクラッド層１３（ｄ＝１５００ｎｍ、ｐ＝１×１０１８ｃｍ−３）とｐ型ＩｎＧａＡｓコンタクト層１４（ｄ＝３００ｎｍ、ｐ＝１×１０１９ｃｍ−３、無歪）が積層されている。
【００３０】
そして、ｐ型ＩｎＧａＡｓコンタクト層１４の上にはｐ側電極１５が、研磨して薄膜化したｎ型ＩｎＰ基板１の裏面にはｎ側電極１６が形成されている。
【００３１】
次に、作製工程について説明する。図２から図８は、本発明の第１の実施の形態で、ＩｎＧａＡｓＰを保護層に用いたＡｌＧａＩｎＡｓ量子井戸活性層を有する埋め込み構造のＤＦＢ−ＬＤの作製工程図である。
【００３２】
本実施の形態の半導体レーザの製造方法は、基板（ｎ型ＩｎＰ基板１）上にＡｌを含む活性層（歪補償多重量子井戸活性層６）を有するメサ構造の光導波路（活性層導波路９）を形成する工程と、
メサ構造のメサ上部およびメサ側面を被覆するように、Ａｓを含みかつＡｌを含まない半導体層（ｐ型ＩｎＧａＡｓＰ保護層１０ａ）を有する半導体保護層を形成する工程と、
活性層導波路９および半導体保護層を電流ブロック層（Ｆｅドープ高抵抗ＩｎＰ電流ブロック層１１、ｎ型ＩｎＰ電流ブロック層１２）で埋め込む工程と、
半導体保護層および電流ブロック層（ｎ型ＩｎＰ電流ブロック層１２）の上部にクラッド層（ｐ型ＩｎＰクラッド層１３）を形成する工程と、を含むものである。
【００３３】
半導体保護層を形成する工程は、Ａｓを含みＡｌを含まない原料ガス（ＡｓＨ３等）を用い、気相成長法（有機金属気相成長法）により半導体保護層を形成するものである。
【００３４】
本実施の形態においては、結晶成長は有機金属気相成長（ＭＯＶＰＥ）法を使い、原料としてはＩｎＧａＡｓＰ成長ではトリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ＡｓＨ３、ＰＨ３を、ＩｎＰ成長ではＴＭＩｎとＰＨ３を、ＡｌＧａＩｎＡｓ成長ではトリメチルアルミニウム（ＴＭＡｌ）、ＴＥＧａ、ＴＭＩｎ、ＡｓＨ３を用いる。また、ｎ型とｐ型のドーピング原料としては、ジシラン（Ｓｉ２Ｈ６）とジエチル亜鉛（ＤＥＺｎ）をそれぞれ用いる。
【００３５】
まず、（１００）面を成長面とするｎ型ＩｎＰ基板１に回折格子２を形成する（図２）。回折格子２の形成は、電子ビーム露光とレジストをマスクとしたウェットエッチングにより作製することができる。
【００３６】
次に、その基板をＭＯＶＰＥ装置にセットし、回折格子２を埋め込むようにｎ型ＩｎＧａＡｓＰガイド層３を成長し、更にｎ型ＩｎＰバッファ層４を成長する（図３）。成長温度は６２５℃、成長圧力は１０１３ｈＰａ、成長速度は共に５ｎｍ／分である。
【００３７】
ＭＯＶＰＥ装置から基板を取り出した後に、ｎ型ＩｎＰバッファ層４上に厚さ１００ｎｍの酸化シリコン膜を熱化学堆積（熱ＣＶＤ）法で堆積する。そして、フォトリソグラフィー技術を使ってマスク幅５μｍ、開口幅１．８μｍからなる一対のストライプ状の酸化シリコンマスク１７に加工する（図４）。ストライプの方向は［０１１］方向である。
【００３８】
次にその基板をＭＯＶＰＥ装置にセットし、ｎ型ＡｌＧａＩｎＡｓ光ガイド層５、歪補償多重量子井戸活性層６、ｐ型ＡｌＧａＩｎＡｓ光ガイド層７、ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層８で構成される順メサ形状の活性層導波路９を選択成長する。更に、大気にさらすことなく連続してｐ型ＩｎＧａＡｓＰ保護層１０ａを活性層導波路９全体をカバーするように成長する（図５（ａ）、（ｂ））。成長温度は６３０℃、成長圧力は１３３ｈＰａ、成長速度はＡｌＧａＩｎＡｓ層で３０ｎｍ／分、ＩｎＧａＡｓＰ層で１５ｎｍ／分である。また、ＩｎＧａＡｓＰ層成長時のＶ／ＩＩＩ比（ＩＩＩ族原料とＶ族原料の供給量の比率）は９０である。このとき、ｐ型ＩｎＧａＡｓＰ保護層１０ａにおいては、本製造工程において不可避的に混入するＡｌ成分またはこれと同程度の量であれば、Ａｌが含まれていても許容される。
【００３９】
その後ＭＯＶＰＥ装置から取り出し、セルフアラインプロセスによりメサ形状のトップのみに酸化シリコンマスク１８を形成する（図６）。
【００４０】
次にその基板をＭＯＶＰＥ装置にセットし、Ｆｅドープ高抵抗ＩｎＰ電流ブロック層１１とｎ型ＩｎＰ電流ブロック層１２を選択埋め込み成長する（図７）。成長温度は６３０℃、成長圧力は１３３ｈＰａ、成長速度は共に２０ｎｍ／分である。尚、６３０℃までの昇温工程において、ｐ型ＩｎＧａＡｓＰ保護層１０ａの表面状態（Ｖ族の組成比）が大きく変化しないように、ＡｓＨ３とＰＨ３を同時に供給した。
【００４１】
ＭＯＶＰＥ装置から取り出して酸化シリコンマスク１８を除去後、４回目のＭＯＶＰＥ成長でｐ型ＩｎＰクラッド層１３とｐ型ＩｎＧａＡｓコンタクト層１４を成長する（図８）。成長温度は６３０℃、成長圧力は１３３ｈＰａ、成長速度は共に３０ｎｍ／分である。尚、本工程においても６３０℃までの昇温工程において、ｐ型ＩｎＧａＡｓＰ保護層１０ａの表面状態（Ｖ族の組成比）が大きく変化しないように、ＡｓＨ３とＰＨ３を同時に供給した。
【００４２】
次に、素子容量低減のためにダブルチャネル構造１９を作製する。次に、酸化シリコン膜２０をｐ型ＩｎＧａＡｓコンタクト層１４側に堆積する。そして、ｐ側電極を形成する部分の酸化シリコン膜２０をストライプ状に除去する。そして、ｐ型ＩｎＧａＡｓコンタクト層１４上にｐ側電極１５を形成する。また、ｎ型ＩｎＰ基板１を研磨により薄膜化した後に、裏面側にｎ側電極１６を形成する（図９）。尚、ｐ側電極の一部は素子容量低減のためにｐ側パッド電極１５ａとしている。
【００４３】
作製したＤＦＢ−ＬＤを共振器長２００μｍに切り出し、前面に反射率０．１％、後面に反射率７５％の端面コーティングを施し、レーザ特性を評価した。
【００４４】
その結果、しきい値電流は２５℃で５ｍＡ、９５℃で１６ｍＡという低い値でレーザ発振が得られた。発振波長は２５℃で１３０８ｎｍ、利得ピーク波長は１３１２ｎｍであり、デチューニング量（利得ピーク波長を基準とした場合の利得ピーク波長と発振波長の差）は、−４ｎｍである。また、スロープ効率は２５℃で０．４３Ｗ／Ａ、９５℃で０．２７Ｗ／Ａと高い値が得られた。２５℃と９５℃間のスロープ効率の変化率は−２．０ｄＢで、非常に小さな変化率である。
【００４５】
また、光出力７ｍＷの一定条件において１０Ｇｂ／ｓの変調特性を評価した。その結果、測定を行った−５℃から９５℃の範囲で３０％以上のマスクマージンが得られた。また、変調時の中心電流は９５℃で４２ｍＡと非常に低い値が得られた。この値はＳＦＰ＋光トランシーバにおいて消費電力１Ｗ以下を十分に満たす値である。
【００４６】
更に、本ＤＦＢ−ＬＤを９５℃、８．５ｍＷの光出力一定の信頼性試験を行ったところ、５０００時間以上安定に動作した。動作電流の上昇率から推定した寿命は１０万時間以上である。
【００４７】
次に本実施の形態の作用効果について説明する。本実施の形態において、保護層に従来のＩｎＰの代わりにＩｎＧａＡｓＰ層やＩｎＡｓＰ層などＡｓを含む半導体層を用いる場合、結晶成長ではＶ族原料としてアルシン（ＡｓＨ３）とホスフィン（ＰＨ３）が使われる。ＡｓＨ３とＰＨ３は、このままでは結晶成長に寄与しないために熱的に分解し、ＩＩＩ族原料と反応して結晶に取り込まれる。非特許文献３に示すように、ＡｓＨ３はＰＨ３に比べて分解効率が高い。従って、ＩｎやＧａなどのＩＩＩ族原料とＶ族原料の供給量の比率（Ｖ／ＩＩＩ比）が同じ場合でも、ＩｎＰのようなＰＨ３だけを使った結晶成長に比べて、ＡｓＨ３を使った結晶成長の方が実効的なＶ／ＩＩＩ比は高くなる。実効的なＶ／ＩＩＩ比という意味は、供給量から計算されるＶ／ＩＩＩ比ではなく、結晶成長に寄与できるＶ族とＩＩＩ族の比率である。
【００４８】
高Ｖ／ＩＩＩで成長するとＩＩＩ族元素のマイグレーションを抑制することができ、（１１１）Ｂ面であるメサ側面の結晶成長が促進される。従って、保護層にＩｎＧａＡｓＰ層やＩｎＡｓＰ層などＡｓを含む半導体層を用いた場合、ＩｎＰ層だけの場合に比べてメサ側面の保護層の厚さが厚くなる。その結果、高いｄｓ／ｄｔ比の保護層を形成することが可能となり、リーク電流の少ないレーザ構造を実現することができる。
【００４９】
本実施の形態の半導体レーザにおいては、Ａｓを含みかつＡｌを含まない半導体層（ｐ型ＩｎＧａＡｓＰ保護層１０ａ）を有する保護層を備える半導体レーザにおいては、その製造過程において、Ａｓを含むことにより保護層のメサ側面の厚みを確保することができ、Ａｌを含まないことにより、Ａｌを含む活性層の酸化を抑制することができる。
【００５０】
本実施の形態の半導体レーザの製造方法においては、Ａｓによりメサ構造のメサ側面上部の半導体のマイグレーションを抑制できるため、保護層のメサ側面を予め厚く形成することができる。これにより、保護層のメサ上部の厚みとメサ側面の厚みとの比を制御できる。さらに、かかる保護層は、Ａｌを含まないため、Ａｌを含む活性層の酸化を抑制することができる。
【００５１】
また、非特許文献２には、電流ブロック層にｐ型ＩｎＰとｎ型ＩｎＰを用いた埋め込み構造半導体レーザにおいて、リークパスの幅を１００ｎｍ以下にすることによりリーク電流（図２０中に矢印で表しているリーク電流）をほぼ無視できるほど小さくすることができることが記載されている。したがって、非特許文献２に記載されているようにリーク電流が無視できる程度の厚さである１００ｎｍ以下を実現するためには、ｄｓ／ｄｔ比を更に高める必要がある。
【００５２】
保護層の形状として、高いｄｓ／ｄｔ比を実現するには、ｐ型ＩｎＧａＡｓＰ保護層１０ａのメサ側面の厚さ：ｄｓは変化させず、ｐ型ＩｎＧａＡｓＰ保護層１０ａのメサ上部の厚さ：ｄｔを薄くすることである。これにより、信頼性を損なうことなく低しきい値電流・高効率（高いスロープ効率）でのレーザ発振を実現することができる。
【００５３】
本実施の形態では、活性層導波路の保護層にＩｎＧａＡｓＰ層（バンドギャップ相当の波長で１１７０ｎｍ）を用いた。その結果、ｐ型ＩｎＧａＡｓＰ保護層１０ａの厚さとして、メサ上部で６０ｎｍ、メサ側面で４０ｎｍとなり、ｄｓ／ｄｔ比として０．６７という高いｄｓ／ｄｔ比が得られた。この値は、特許文献１に記載のＩｎＰを保護層に用いた場合に比べて高いｄｓ／ｄｔ比である。また、リークパスの幅に相当するメサ上部のｐ型ＩｎＧａＡｓＰ保護層１０ａの厚さは６０ｎｍであり、リーク電流を無視することができる１００ｎｍ以下を実現することができた。さらに、メサ上部のｐ型ＩｎＧａＡｓＰ保護層１０ａの厚さは、下層のｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層の酸化を抑制する観点から２０ｎｍ以上とすることができる。
【００５４】
本実施の形態において、保護層のメサ上部の厚さをｄｔ、保護層のメサ側面の厚さをｄｓとしたとき、ｄｓ／ｄｔ比が、０．１５より大きい、半導体レーザの構造および、半導体レーザの製造方法を実現することができる。さらには、メサ上部のｐ型ＩｎＧａＡｓＰ保護層１０ａの厚さが、１００ｎｍ以下かつ、ｄｓ／ｄｔ比が、０．１５より大きい半導体レーザの構造および、半導体レーザの製造方法を実現することができる。
【００５５】
また、第１の実施の形態ではＩｎＧａＡｓＰ保護層の組成として、波長１１７０ｎｍに相当するバンドギャップの組成を用いた。保護層としては、長波長組成、つまりＡｓ組成の高い方が結晶成長時におけるＡｓＨ３供給量が多くなる。その結果、実効的なＶ／ＩＩＩ比が高くなり、高いｄｓ／ｄｔ比の保護層が形成可能である。しかし、組成が長波長過ぎると保護層が光吸収層として作用し、レーザ発振時における損失が大きくなり、しきい値電流の上昇をもたらす。図１０に２５℃のしきい値電流の保護層の組成（バンドギャップに相当する波長で記載）依存性を示す。保護層のバンドギャップ波長が１２１０ｎｍ以上ではしきい値電流が大きく上昇している。２５℃における利得ピーク波長は１３１２ｎｍである。従って、レーザ特性を悪化させない保護層のバンドギャップ波長（組成）として、利得ピーク波長より１００ｎｍ以上短い波長の組成であることが必要である。
【００５６】
また、ＩｎＧａＡｓＰ層を保護層に用いた場合、メサ上部近傍の層構造は、ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層８／ｐ型ＩｎＧａＡｓＰ保護層１０ａ／ｐ型ＩｎＰクラッド層１３となる。この層構造では、ｐ型ＩｎＧａＡｓＰ保護層１０ａがない場合に比べて価電子帯のヘテロスパイクが小さくなる（図１１、図１２）。その結果、活性層への正孔の注入が容易になり、素子の微分抵抗の減少やＦｅドープ高抵抗ＩｎＰ電流ブロック層１１へのリーク電流が更に減少するという効果を有する。
【００５７】
（第２の実施の形態）
図１３に本発明の第２の実施の形態に係るＩｎＧａＡｓＰとＩｎＰの２層を保護層に用いたＡｌＧａＩｎＡｓ量子井戸活性層を有する埋め込み構造のファブリペロー半導体レーザ（ＦＰ−ＬＤ）の鳥瞰図（図１３（ａ））と活性層導波路近傍の断面図（図１３（ｂ））を示す。第１の実施の形態との違いは、ＦＰ−ＬＤなので回折格子２、ｎ型ＩｎＧａＡｓＰガイド層３、ｎ型ＩｎＰバッファ層４が無いことである。半導体保護層が多層構造の場合、半導体層（ｐ型ＩｎＧａＡｓＰ保護層１０ｂ）は活性層（歪補償多重量子井戸活性層６）のメサ側面と接するように設けられるものである。
【００５８】
また、活性層導波路９の保護層として、ｐ型ＩｎＧａＡｓＰ保護層１０ｂ（ｐ＝１×１０１８ｃｍ−３、無歪、バンドギャップに相当する波長は１０５０ｎｍ）とｐ型ＩｎＰ保護層１０ｃ（ｐ＝１×１０１８ｃｍ−３）を用いていることである。第２の実施の形態の保護層の厚さは、ＳＥＭ観察により、メサ上部でｐ型ＩｎＧａＡｓＰ保護層１０ｂが４０ｎｍ、ｐ型ＩｎＰ保護層１０ｃが６０ｎｍで合計１００ｎｍ、メサ側面でｐ型ＩｎＧａＡｓＰ保護層１０ｂが２０ｎｍ、ｐ型ＩｎＰ保護層１０ｃが５ｎｍで合計２５ｎｍであることを確認した。その他の構造は、図１で示した第１の実施の形態と同じである。
【００５９】
次に、作製工程について説明する。図１４、図１５は、本発明の第２の実施の形態で、ＩｎＧａＡｓＰとＩｎＰを保護層に用いたＡｌＧａＩｎＡｓ量子井戸活性層を有する埋め込み構造のＦＰ−ＬＤの作製工程の一部を示す鳥瞰図である。
【００６０】
まず、（１００）面を成長面とするｎ型ＩｎＰ基板１に上に厚さ１００ｎｍの酸化シリコン膜を熱化学堆積（熱ＣＶＤ）法で堆積する。そして、フォトリソグラフィー技術を使ってマスク幅５μｍ、開口幅１．７μｍからなる一対のストライプ状の酸化シリコンマスク１７に加工する（図１４）。ストライプの方向は［０１１］方向である。
【００６１】
次にその基板をＭＯＶＰＥ装置にセットし、ｎ型ＡｌＧａＩｎＡｓ光ガイド層５、歪補償多重量子井戸活性層６、ｐ型ＡｌＧａＩｎＡｓ光ガイド層７、ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層８で構成される順メサ形状の活性層導波路９を選択成長する。更に、大気にさらすことなく連続してｐ型ＩｎＧａＡｓＰ保護層１０ｂとｐ型ＩｎＰ保護層１０ｃを活性層導波路９全体をカバーするように成長する（図１５（ａ）、（ｂ））。成長温度は６３０℃、成長圧力は１３３ｈＰａ、成長速度はＡｌＧａＩｎＡｓ層で３０ｎｍ／分、ＩｎＧａＡｓＰ層で１５ｎｍ／分、ＩｎＰ層で１０ｎｍ／分である。また、Ｖ／ＩＩＩ比はＩｎＧａＡｓＰ層で９０、ＩｎＰ層で６００である。その後の作製工程は第１の実施の形態で示した図６から図９と同じである。
【００６２】
作製したＦＰ−ＬＤを共振器長２００μｍに切り出し、前面に反射率４０％、後面に反射率７５％の端面コーティングを施し、レーザ特性を評価した。
【００６３】
その結果、しきい値電流は２５℃で５ｍＡ、９５℃で１２ｍＡという低い値でレーザ発振が得られた。発振波長は２５℃で１２９８ｎｍである。また、スロープ効率は２５℃で０．３８Ｗ／Ａ、９５℃で０．２８Ｗ／Ａと高い値が得られた。２５℃と９５℃間のスロープ効率の変化率は−１．３ｄＢで、非常に小さな変化率である。
【００６４】
また、光出力１０ｍＷの一定条件において１０Ｇｂ／ｓの変調特性を評価した。その結果、測定を行った−５℃から９５℃の範囲で２５％以上のマスクマージンが得られた。また、変調時の中心電流は９５℃で４８ｍＡと非常に低い値が得られた。この値はＳＦＰ＋光トランシーバにおいて消費電力１Ｗ以下を十分に満たす値である。
【００６５】
更に、本ＦＰ−ＬＤを９５℃、１０ｍＷの光出力一定の信頼性試験を行ったところ、９０００時間以上安定に動作した。動作電流の上昇率から推定した寿命は５０万時間以上である。
【００６６】
本実施の形態では、活性層導波路９の保護層にＩｎＧａＡｓＰ層（バンドギャップ相当の波長で１０５０ｎｍ）とＩｎＰ層を用いた。また、ＳＥＭ観察により、保護層の厚さは、メサ上部でｐ型ＩｎＧａＡｓＰ保護層１０ｂが４０ｎｍ、ｐ型ＩｎＰ保護層１０ｃが６０ｎｍで合計１００ｎｍ、メサ側面でｐ型ＩｎＧａＡｓＰ保護層１０ｂが２０ｎｍ、ｐ型ＩｎＰ保護層１０ｃが５ｎｍで合計２５ｎｍであることを確認した。従って、ｄｓ／ｄｔ比は０．２５である。このｄｓ／ｄｔ比は、特許文献１に記載の保護層にＩｎＰ層だけを用いた場合に比べて高い値であるが、第１の実施の形態のＩｎＧａＡｓＰ層だけを用いた場合に比べると小さいｄｓ／ｄｔ比である。しかしながら、ｐ型ＩｎＰ保護層１０ｃでカバーすることにより、その後の結晶成長の昇温工程において、ＡｓＨ３とＰＨ３の同時供給を行う必要がなく、結晶成長工程を容易にすることができる。尚、リークパスの幅に相当するメサ上部の保護層（ｐ型ＩｎＧａＡｓＰ層１０ｂとｐ型ＩｎＰ層１０ｃ）の厚さは１００ｎｍであり、リーク電流を無視することができる１００ｎｍ以下を実現することができた。
【００６７】
図１６に本発明の第３の実施の形態に係るＩｎＡｓＰとＩｎＰの２層を保護層に用いたＡｌＧａＩｎＡｓ量子井戸活性層を有する埋め込み構造のファブリペロー半導体レーザ（ＦＰ−ＬＤ）の鳥瞰図（図１６（ａ））と活性層導波路近傍の断面図（図１６（ｂ））を示す。第２の実施の形態との違いは、活性層導波路９の保護層として、ｐ型ＩｎＡｓＰ保護層１０ｄ（ｐ＝１×１０１８ｃｍ−３、０．５４％圧縮歪、バンドギャップに相当する波長は１０５０ｎｍ）とｐ型ＩｎＰ保護層１０ｅ（ｄ＝６０ｎｍ、ｐ＝１×１０１８ｃｍ−３）を用いていることである。
【００６８】
本実施の形態の保護層の厚さは、メサ上部でｐ型ＩｎＡｓＰ保護層１０ｄが４０ｎｍ、ｐ型ＩｎＰ保護層１０ｅが６０ｎｍで合計１００ｎｍ、メサ側面でｐ型ＩｎＡｓＰ保護層１０ｄが２０ｎｍ、ｐ型ＩｎＰ保護層１０ｅが５ｎｍで合計２５ｎｍである。その他の構造は、図１３と同じである。また、作製工程も図１４でｐ型ＩｎＧａＡｓＰ保護層１０ｂとｐ型ＩｎＰ保護層１０ｃがｐ型ＩｎＡｓＰ保護層１０ｄとｐ型ＩｎＰ保護層１０ｅに変わった以外、全て第２の実施の形態と同じである。本実施の形態におけるｄｓ／ｄｔ比は０．２５であり、特許文献１に記載の保護層にＩｎＰ層だけを用いた場合に比べて高い値である。また、リークパスの幅に相当するメサ上部の保護層（ｐ型ＩｎＡｓＰ層１０ｄとｐ型ＩｎＰ層１０ｅ）の厚さは１００ｎｍであり、リーク電流を無視することができる１００ｎｍ以下を実現することができた。
【００６９】
本実施の形態では、活性層導波路の保護層の一部にｐ型ＩｎＡｓＰ層１０ｄを用いた。Ｇａ原料とＡｓ原料を供給するＩｎＧａＡｓＰ保護層の場合に比べて、Ａｓ原料の供給だけで結晶成長が可能であり、作製方法が容易である。しかし、ＩｎＡｓＰは、ＩｎＰ基板に格子整合しないのでＡｓ組成が多いほど厚く結晶成長することができない。また、Ａｓ組成の増加と共にバッドギャップに相当する波長も長波化する。従って、Ａｓ組成には制限がある。図１７にＩｎＡｓＰ層の結晶成長可能な膜厚（臨界膜厚）とバンドギャプに相当する波長のＡｓ組成依存性を示す。本実施の形態では、ｐ型ＩｎＡｓＹＰ１−Ｙ保護層１０ｄのＡｓ組成比Ｙを０．１６７に設定した。その結果、臨界膜厚は４９ｎｍとなり、格子緩和することなく本構造を作製可能である。尚、保護層を形成する工程において、ＡｓＨ３の供給量を徐々に少なくする気相成長法（ＭＯＶＰＥ法）を用い、ＩｎＡｓＰ層中のＡｓ組成を積層方向で徐々に減らすことにより層厚を厚くすることが可能である。
【００７０】
以上、第１の実施の形態から第３の実施の形態では、レーザの発振波長や利得ピーク波長として１３００ｎｍ近傍のレーザ構造について述べた。しかし、歪補償多重量子井戸活性層の組成を変えることにより、光通信用で使われる１４９０ｎｍや１５５０ｎｍに発振波長や利得ピーク波長を有する半導体レーザの作製も可能である。従って、活性層にＡｌを含んだ１４９０ｎｍや１５５０ｎｍなどの通信用半導体レーザにも本発明が適用可能である。特に、１４９０ｎｍや１５５０ｎｍに発振波長や利得ピーク波長を有するレーザ構造では、保護層に用いるＩｎＧａＡｓＰやＩｎＡｓＰのバンドギャップに相当する波長もＡｓ組成の多い（波長の長い）組成まで使うことが可能である。従って、結晶成長時に供給するＡｓＨ３の量も増加するので、実効的にＶ／ＩＩＩ比も高くすることができる。その結果、高いｄｓ／ｄｔ比を有する保護層の形成が可能である。
【００７１】
また、第１の実施の形態から第３の実施の形態では、電流ブロック層としてＦｅドープ高抵抗ＩｎＰ層とｎ型ＩｎＰ層を用いた場合について述べた。しかし、特許文献１に記載したｐ型ＩｎＰ層とｎ型ＩｎＰ層を電流ブロック層に用いた場合でもｐ型ＩｎＰ層を介してのリーク電流があり、リーク経路としてはＦｅドープ高抵抗ＩｎＰの場合と同じである。
【００７２】
また、Ｆｅドープ高抵抗ＩｎＰ層の代わりにＲｕドープ高抵抗ＩｎＰ層を用いた場合でも、ＲｕドープＩｎＰ層もホールをトラップしないためにリーク電流が存在する。従って、本発明が適用可能である。
【００７３】
また、第１の実施の形態から第３の実施の形態では、基板として、ｎ型ＩｎＰ基板を用いた場合について述べたが、高抵抗ＩｎＰ基板を用いた場合でも適用可能である。高抵抗ＩｎＰ基板を用いると、素子容量の低減による高速動作やアレイレーザにおける素子分離（電気的絶縁）が可能であるなどの利点がある。
【符号の説明】
【００７４】
１        ｎ型ＩｎＰ基板
２        回折格子
３        ｎ型ＩｎＧａＡｓＰガイド層
４        ｎ型ＩｎＰバッファ層
５        ｎ型ＡｌＧａＩｎＡｓ光ガイド層
６        歪補償多重量子井戸活性層
７        ｐ型ＡｌＧａＩｎＡｓ光ガイド層
８        ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層
９        活性層導波路
１０        ｐ型ＩｎＰ保護層
１０ａ        ｐ型ＩｎＧａＡｓＰ保護層
１０ｂ        ｐ型ＩｎＧａＡｓＰ保護層
１０ｃ        ｐ型ＩｎＰ保護層
１０ｅ        ｐ型ＩｎＰ保護層
１０ｄ        ｐ型ＩｎＡｓＰ保護層
１１        Ｆｅドープ高抵抗ＩｎＰ電流ブロック層
１２        ｎ型ＩｎＰ電流ブロック層
１３        ｐ型ＩｎＰクラッド層
１４        ｐ型ＩｎＧａＡｓコンタクト層
１５        ｐ側電極
１５ａ        ｐ側パッド電極
１６        ｎ側電極
１７        酸化シリコンマスク
１８        酸化シリコンマスク
１９        ダブルチャネル構造
２０        酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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