(57)【要約】      （修正有）【課題】ダイボンディング工程などの実装工程において、良品、不良品の識別が容易な半導体装置の製造方法およびウェハを提供する。【解決手段】表面に回路素子を形成したウェハ１の少なくとも外周部を露出するようにレジスト膜を形成し、混酸を用いてエッチング処理することにより、ウェハ１の不良チップ領域にある外周側のチップ３ａの少なくとも表面を多孔質とし、ウェハ内側のチップ３ｂの表面よりも低反射率の領域とする。低反射率領域は、この他にめっき層の形成による方法もある。【選択図】図１
2010062462.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ表面に回路素子を形成する工程と、
少なくとも前記ウェハの外周部に、前記回路素子の外部接続電極表面よりも低反射率の領域を形成する工程とを含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記低反射率の領域を形成する工程は、
多孔質膜を形成する工程である半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記多孔質膜を形成する工程は、
エッチング工程である半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記低反射率の領域を形成する工程は、
前記ウェハの外周部を含む領域に開口を有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして弗酸と硝酸の混酸をもちいたエッチング工程を含む半導体装置の製造方法。
【請求項５】
請求項２乃至４のいずれかに記載の半導体装置の製造方法であって、
前記エッチング工程は、前記半導体基板の裏面加工工程後に実行される半導体装置の製造方法。
【請求項６】
請求項２乃至４のいずれかに記載の半導体装置の製造方法であって、
前記エッチング工程は、前記半導体基板の裏面加工工程に先立ち実行される半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法であって、
前記低反射率の領域を形成する工程は、
低反射率の機能層を成膜する工程である半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
前記低反射率の機能層を成膜する工程は、
前記ウェハの外周部を含む領域に開口を有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして選択めっきにより金属層を形成する工程である半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置の製造方法であって、
前記低反射率の領域を除いて、前記回路素子を検査し、
前記検査する工程で、不良であると判断された前記回路素子に対してのみマーキングを行う工程を含む半導体装置の製造方法。
【請求項１０】
ウェハと、
前記ウェハ表面に形成された回路素子と、
少なくとも前記ウェハの外周部に、形成され、前記回路素子の外部接続電極表面よりも低反射率の領域とを備えた半導体装置形成用ウェハ。
【請求項１１】
請求項１０に記載のウェハであって、
前記低反射率の領域は、多孔質膜である半導体装置形成用ウェハ。
【請求項１２】
請求項１０に記載のウェハであって、
前記低反射率の領域は、エッチングによる粗面化領域である半導体装置形成用ウェハ。
【請求項１３】
請求項１０に記載のウェハであって、
前記低反射率の領域は、金属膜である半導体装置形成用ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置形成用ウェハにかかり、特に半導体装置の製造方法および半導体装置の形成に用いられるウェハに関するものである。
【背景技術】
【０００２】
従来より、ウェハ加工プロセスにおいて発生したウェハ内の不良チップを、組立工程以前に検知し、組み立て対象から排除しておくことは、組立工程におけるロスを最小限に抑えるために極めて重要である。そこで、ウェハ加工プロセスにおいて、ウェハの取扱い等によりウェハ上に損傷が発生しやすい外周領域に対しては、予めマーキングが施され、ウェハからダイシングにより切り出されたチップのうち、マーキングされたチップは、組立工程の外観認識により、対象外とされる。
【０００３】
例えば、ウェハ加工プロセスにおいては、ウェハは保持爪によって外周側が保持されて加工されるため、図１２に示すように、半導体集積回路ウェハ３１の外周側には、蒸着工程において形成されたＭＰＡ跡３２、スパッタ工程において形成されたスパッタ跡３３、エッチング工程において形成されたエッチャー跡３４等が残りやすく、この外周領域３１ａからは不良チップが高い頻度で発生する。そこで、半導体集積回路ウェハ３１の外周領域３１ａに１．５〜２．５ｍｍの幅で黒インク等を塗布してマーク３５を付し、外観検査において、マーク３５が付されたチップを不良チップとして排除している。また、半導体集積回路ウェハ３１に形成された全てのチップに対しては、プローブ試験（電気的検査）が行なわれ、不良と判別されたチップは、マーキングされ、組み立て工程の外観認識において排除される。ここで、プローブ試験は、図１２（ａ）に破線で示す領域Ｃを図１２（ｂ）に拡大して示すように、全てのチップ３６に形成されたバンプ電極３７にプローブニードルを当接させて行なわれる。
【０００４】
しかしながら、従来の不良チップへのマーキング方法及び検査方法においては、以下の問題点を有している。半導体集積回路ウェハ３１の外周領域にマーク３５を付す作業は、人手によるものであるため、例えば、１ロット４０枚の半導体集積回路ウェハ３１を処理するのに、約３０分間も要し、効率が悪い。また、所定の外周領域３１ａ以外のチップにも、黒インクが付着しやすく、黒インクが付されたチップは、良品であっても外観検査により不良チップとして排除されるので、良品率の低下を招く。逆に、マーク３５が不鮮明な場合には、不良チップであっても排除されないため、外観検査の選別精度が低く、排除されるべきチップも組立工程が行なわれてしまう。
半導体集積回路ウェハ３１の全てのチップ３６にバンプ電極３７が形成され、バンプ電極３７を有する全チップを対象に、プローブ試験が行なわれる。従って、半導体集積回路ウェハ３１の外周領域３１ａのチップ、すなわち、もとより不良チップとして排除されるべきチップにも、バンプ電極３７が形成され、プローブ試験も行なわれるので、生産効率上、好ましくない。
【０００５】
そこで、ウェハ加工プロセスを利用して、不良チップにマーキングを施し、人手によるマーキングを省略すると共に、外観検査の精度を向上させ、さらに、不要なバンプ電極の形成及びプローブ試験を省略すべく、不良領域にアルミニウム層を形成する方法が提案されている（特許文献１）
【０００６】
【特許文献１】特開平０５-３２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この方法では、配線層用マスク層に、ウェハ外周側の所定領域、すなわち不良チップが発生しやすい領域、例えば、ウェハの外周領域に対応して、窓開け部の非形成領域、すなわち、窓開けしない領域を設け、配線層を構成する膜で外周領域を被覆するようにしている。
これは、ウェハ外周領域の表面全体にアルミニウム層などの配線層を残留させておくようにし、外観検査によって不良チップの認識を行なうものである。
【０００８】
通常配線層としては、アルミニウム、金、銀などが用いられるが、その内側に位置する配線パターンと同じ表面状態であるため、微細なチップの場合、特にディスクリート素子においては、表面の略全面に電極が形成されていることもあるため、不良領域としてアルミニウム層などの配線層が残留せしめられた領域と、正常なチップ表面の配線領域とが、同一のコントラストであるため、識別が困難となることがあった。
【０００９】
本発明は、前記実情に鑑みてなされたもので、ダイボンディング工程などの実装工程において、良品、不良品の識別が容易な半導体装置の製造方法およびウェハを提供することを目的とする。
【課題を解決するための手段】
【００１０】
そこで本発明の半導体装置の製造方法は、ウェハ表面に回路素子を形成する工程と、少なくとも前記ウェハの外周部に、前記回路素子の外部接続電極表面よりも低反射率の領域を形成する工程とを含むことを特徴とする。
この構成によれば、ウェハ外周側の所定領域、すなわち、不良チップが発生しやすい領域を多孔質層などで構成し低反射領域としたものである。この構成によれば、ディスクリートデバイスのように、チップの略全面に外部接続電極が形成されているようなデバイスにおいても、低反射領域は識別できるため、誤検知もなく、信頼性の高いダイボンディングが可能となる。また、この構成によれば、ウェハ加工プロセス中で、一括マーキングすることにより、人手によるマーキングを省略できる。さらに、エッチング工程後のバンプ電極用マスク層形成工程において、バンプ電極の形成予定領域を窓開け部とする一方、ウェハ外周側の所定領域に対応して窓開け部の非形成領域が設けたバンプ電極用マスク層をウェハの表面側に覆った状態で、バンプ電極をめっき形成することで、排除されるべきチップ上にはバンプ電極が形成されないようにすることができる。従って、不要なめっきを省略できる。また、バンプ電極をもたないチップに対しては、プローブ試験を省略できるので、試験効率を高めることができる。
【００１１】
また、本発明は、上記半導体装置の製造方法において、前記低反射率の領域を形成する工程は、多孔質膜を形成する工程であるものを含む。
【００１２】
また、本発明は、上記半導体装置の製造方法において、前記多孔質膜を形成する工程は、エッチング工程であるものを含む。
【００１３】
また、本発明は、上記半導体装置の製造方法において、前記低反射率の領域を形成する工程は、前記ウェハの外周部を含む領域に開口を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして弗酸と硝酸の混酸をもちいたエッチング工程を含む。
【００１４】
また、本発明は、上記半導体装置の製造方法において、前記エッチング工程は、前記半導体基板の裏面加工工程後に実行されるものを含む。
【００１５】
また、本発明は、上記半導体装置の製造方法において、前記エッチング工程は、前記半導体基板の裏面加工工程に先立ち実行されるものを含む。
【００１６】
また、本発明は、上記半導体装置の製造方法において、前記低反射率の領域を形成する工程は、低反射率の機能層を成膜する工程であるものを含む。
【００１７】
また、本発明は、上記半導体装置の製造方法において、前記低反射率の機能層を成膜する工程は、前記ウェハの外周部を含む領域に開口を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして選択めっきにより金属層を形成する工程であるものを含む。
【００１８】
また、本発明は、上記半導体装置の製造方法において、前記低反射率の領域を除いて、前記回路素子を検査し、前記検査する工程で、不良であると判断された前記回路素子に対してのみマーキングを行う工程を含む。
【００１９】
また、本発明は、ウェハと、前記ウェハ表面に形成された回路素子と、少なくとも前記ウェハの外周部に、形成され、前記回路素子の外部接続電極表面よりも低反射率の領域とを備えたことを特徴とする。
この構成によれば、ウェハ外周側の所定領域、すなわち、不良チップが発生しやすい領域を多孔質層などで構成し低反射領域としたもので、ディスクリートデバイスのように、チップの略全面に外部接続電極が形成されているようなデバイスを形成したウェハにおいても、低反射領域は識別できるため、検出が容易で、誤検出の低減をはかることができる。また、ウェハ加工プロセス中で一括マーキングすることにより、人手によるマーキングを省略することができる。さらに、エッチング工程後のバンプ電極用マスク層形成工程において、バンプ電極の形成予定領域を窓開け部とする一方、ウェハ外周側の所定領域に対応して窓開け部の非形成領域が設けたバンプ電極用マスク層をウェハの表面側に覆った状態で、バンプ電極をめっき形成することで、排除されるべきチップ上にはバンプ電極が形成されないようにすることができる。従って、不要なめっきを省略できる。また、バンプ電極をもたないチップに対しては、プローブ試験を省略できるので、試験効率を高めることができる。
【００２０】
また、本発明は、上記ウェハにおいて、前記低反射率の領域は、多孔質膜であるものを含む。
【発明の効果】
【００２１】
以上説明してきたように、誤検知を防ぐことができ、不良チップの検出が精度よく実現されるため、無駄なボンディング工程が不要となり、プロセスの高効率化を実現することができる。
また、マスクを用いて一括してマーキングを行なうことができるため、個別にマーキングを行なう場合に比べて、作業性が向上し、低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の実施の形態のウェハおよびこれを用いたダイオード（半導体装置）およびその製造方法について説明する。
（実施の形態１）
図１は本発明の実施の形態１のウェハの平面図であり、図２はその製造工程を示す図、図３はその製造工程における低反射性膜としての多孔質層の形成工程を示すフローチャート図、図４はこの多孔質層形成工程におけるエッチング工程を示す説明図、図５はこの多孔質層形成メカニズムを示す図、図６は本発明のウェハの外周部の要部拡大断面図、図７はエッチング工程を示す説明図、図８は得られた多孔質層を示す要部拡大写真、図９は得られた多孔質層を示す要部拡大断面を示す図である。
【００２３】
本実施の形態１のウェハは、表面研磨がなされたウェハの表面に、所望のプロセスで回路素子を形成するとともに、少なくとも前記ウェハの外周部を含む回路素子不良領域４に、前記回路素子の外部接続電極表面よりも低反射率の領域として多孔質膜１Ｓを形成したことを特徴とする。ここで１はダイオード形成用のウェハであり、スクライブライン領域２によって格子状にチップ３が区画されている。このウェハ１の外周側には、ウェハ加工プロセスにおいて保持爪等により覆われた跡，スパッタ跡、エッチャー跡６等として残っている。２は分割ラインすなわちダイシングライン、３はチップを表す。
この低反射率の領域は混酸エッチによって形成された多孔質領域であり、反射率は７％程度であり、配線層を構成するアルミニウム層表面の反射率７０％の１０分の１程度である。
【００２４】
本発明のウェハを用いたダイオードの製造方法について説明する。図１０はこのフローチャートである。
まず、シリコンインゴットからスライスを行い、表面研磨を行う（Ｓ１０１）。
スライスされて表面研磨がなされたウェハの表面に、酸化膜の形成、パターニング、選択拡散、電極形成、保護膜の形成を経て回路素子を形成する（Ｓ１０２）。
【００２５】
そして、少なくとも前記ウェハの外周部を含む回路素子不良領域４に、前記回路素子の外部接続電極表面よりも低反射率の領域として多孔質領域１Ｓを形成する（Ｓ１０３）。この工程については後で詳述するが、マスク形成後、酸を用いたエッチングにより行なう。
【００２６】
このようにして不良領域４マーキング領域として低反射率の領域を形成した後、マーキングのなされている領域を除く領域のチップ表面にバンプを形成し（Ｓ１０４）、ダイシングを行い個々のチップに分割するとともに（Ｓ１０５）、パッケージング（Ｓ１０６）を行なう。
【００２７】
次にマーキング領域すなわち、多孔質膜の形成工程について説明する。多孔質膜１Ｓは弗酸と硝酸の混酸で構成されたエッチング液に浸漬することで形成される。図２はその工程を示す図である。
【００２８】
まず、図２（ａ）に示すように、Ｎ型シリコンからなるウェハ１表面に酸化シリコン膜５を形成し、拡散層を形成すべき領域に窓明けを行った後、Ｐ型の不純物をドーピングしＰ型拡散層２を形成する。
【００２９】
この後、このＰ型拡散層２にコンタクトするように真空蒸着によりアルミニウム層を形成し、フォトリソグラフィによりレジストパターンをパターニングし、外部接続電極６を形成する（図２（ｂ））。
【００３０】
そして、フォトリソグラフィにより低反射率の領域を形成するための多孔質膜形成用のレジストマスク７を形成する（図２（ｃ））。このときレジストマスクはウェハ周縁部およびその他の不良チップを構成しやすい領域に開口を形成するように構成され、他の部分ではエッチング保護膜としてウェハ表面に残留せしめられる。
【００３１】
この状態で前述したように、混酸を用いたエッチングを行う。
【００３２】
次に、このエッチング工程について説明する。
図３はこの多孔質膜形成のためのエッチング工程を示すフローチャートである。
まず、図４に示すように、図２(ｃ)に示すようにレジストマスク７を形成したウェハ１を、エッチングバス１０に浸漬し、自動揺動することで、表面に多孔質膜１Ｓを形成する。
【００３３】
ここで混酸としてはＨＦ：ＨＮＯ３を１：５から１：１００に設定した硝酸系混合エッチング液を用い、温度０℃から３０℃で０．５から３０分浸漬する。これにより、図８に写真、図９に要部拡大断面図を示すように、深さ１００〜４００ｎｍ程度の孔を有する多孔質膜１Ｓが形成される。
【００３４】
このメカニズムは、図５および図６に示すように、ウェハ１の表面を覆うレジストマスクから露呈するシリコン表面では硝酸との反応により、以下に反応式を示すように酸化シリコン膜が形成される（図６（ａ））。
Ｓｉ＋４ＨＮＯ３→ＳｉＯ２＋４ＮＯ２＋２Ｈ２Ｏ          （１）
【００３５】
そして上記式（１）の反応で形成された酸化シリコンと弗酸との反応により、（２）式に示すように、酸化シリコンがＨ２ＳｉＦ６となってウェハ１表面から除去されることで、図７に要部拡大断面図、図８に平面写真、図９に孔の拡大説明図を示すように、微細な孔ｈが形成され多孔質膜となる（図６（ｂ））。
ＳｉＯ２＋６ＨＦ→Ｈ２ＳｉＦ６＋２Ｈ２Ｏ          （２）
【００３６】
すなわち、図７（ａ）に示すような、平滑な表面を持つウェハ１の表面が混酸エッチングにより、図７（ｂ）に示すように多孔質膜となるわけである。
【００３７】
このようにして極めて容易に、不良チップ領域４に低反射率の領域（多孔質膜１Ｓ）が形成され、バンプの形成、ボンディングなどの工程において、良チップ領域との誤認を生じることなく識別が可能である。またこの混酸を用いた軽いエッチング工程を実施することで、裏面が洗浄される。
【００３８】
本発明の実施の形態の半導体装置の製造方法によれば、ウェハ外周側の所定領域、すなわち、不良チップが発生しやすい領域４を多孔質層１Ｓで構成し低反射領域としたものである。従ってダイオードなどのディスクリートデバイスのように、チップの略全面に外部接続電極が形成されているようなデバイスにおいても、低反射領域は識別できるため、誤検知もなく、信頼性の高いダイボンディングが可能となる。
【００３９】
また、ウェハ加工プロセス中で、一括マーキングすることができるため、人手によるマーキングを省略できる。さらに、エッチング工程後のバンプ電極用マスク層形成工程において、バンプ電極の形成予定領域を窓開け部とする一方、ウェハ外周側の所定領域に対応して窓開け部の非形成領域が設けたバンプ電極用マスク層をウェハの表面側に覆った状態で、バンプ電極をめっき形成することで、排除されるべきチップ上にはバンプ電極が形成されないようにすることができる。従って、不要なめっきを省略できる。また、バンプ電極をもたないチップに対しては、プローブ試験を省略できるため、試験効率を高めることができる。
【００４０】
なお、多孔質層形成のためのエッチング工程は、ウェハの裏面加工工程後に実行されるようにしてもよい。
【００４１】
また、本発明は、多孔質層形成のためのエッチング工程は、前記半導体基板の裏面加工工程に先立ち実行されるようにしてもよい。これにより工程の簡略化を図ることができる。
【００４２】
また、前記実施の形態では、弗酸と硝酸の混酸を用いたエッチング工程で低反射率の領域を形成したが、弗酸のみあるいは硝酸のみ、あるいはアルカリエッチングを用いてもよい。
【００４３】
本実施の形態の方法によれば、バンプ電極形成工程において、ウェハ外周側の所定領域に対応して、窓開け部の非形成領域を設けたバンプ電極用マスク層を使用して、バンプ電極をめっき形成することで、排除されるべきチップ上にはバンプ電極が形成されないようにすることができる。従って、不必要な領域内のチップへのめっき処理を省略できると共に、バンプ電極がないチップに対しては、プローブ試験を省略できるので、試験効率を高めることができる。
【００４４】
なお、上記半導体装置の製造方法において、バンプ形成後、ダイシングに先立ち、前記回路素子を検査し、前記検査する工程で、不良であると判断された前記回路素子に対してのみさらにマーキングを行うようにしてもよい。
【００４５】
(実施の形態２)
また、前記実施の形態では不良チップ領域４にエッチングにより多孔質膜１Ｓを形成し、低反射率の領域を形成したが、本実施の形態では、黒色ニッケルめっきを行い、ウェハ外周部に黒色ニッケルめっき層を形成する方法について説明する。
【００４６】
この方法では、前記実施の形態の図３（ｃ）までは同様であり、図１１（ａ）乃至（ｃ）の工程を経てレジストマスク７を形成し、この後エッチングバスではなくめっきバスに浸漬し、図１１（ｄ）に示すように、低反射率の領域として黒色ニッケルめっき層８を形成する。
この方法によっても前記実施の形態１と同様、チップの略全面に外部接続電極が形成されているようなデバイスにおいても、低反射領域は識別できるため、誤検知もなく、信頼性の高いダイボンディングが可能となる。
【００４７】
なお、上記半導体装置の製造方法においても、バンプ形成後、ダイシングに先立ち、前記回路素子を検査し、前記検査する工程で、不良であると判断された前記回路素子に対してのみさらにマーキングを行うようにしてもよい。
【産業上の利用可能性】
【００４８】
以上説明してきたように、本発明によれば、ウェハ外周側の所定領域、すなわち、不良チップが発生しやすい領域を多孔質層などで構成し低反射領域としたことで、ディスクリートデバイスのように、チップの略全面に外部接続電極が形成されているようなデバイスにおいても、低反射領域は識別できるため、誤検知もなく、信頼性の高いダイボンディングが可能となることから、ディスクリートデバイスを始めとし、ＬＳＩに至るまで種々の半導体装置を得るためのウェハに適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１のウェハの平面図
【図２】同製造工程を示す図
【図３】同製造工程における低反射性膜としての多孔質層の形成工程を示すフローチャート図
【図４】本発明の実施の形態１の多孔質層形成工程におけるエッチング工程を示す説明図
【図５】本発明の実施の形態１の多孔質層形成工程におけるエッチングメカニズムを示す説明図
【図６】本発明の実施の形態１のウェハの外周部の要部拡大断面図
【図７】本発明の実施の形態１のエッチング工程を示す説明図
【図８】同エッチング工程で得られた多孔質層を示す要部拡大写真
【図９】同エッチング工程で得られた多孔質層を示す要部拡大断面を示す図
【図１０】半導体装置の示す概略フローチャート図
【図１１】本発明の実施の形態２のウェハの製造工程を示す図
【図１２】従来例のウェハを示す図
【符号の説明】
【００５０】
１    ウェハ
１Ｓ  多孔質膜
２    スクライブライン領域
３    チップ
３ａ  ウェハ外周側のチップ
３ｂ  ウェハ内側のチップ
７    レジスト膜
８    めっき層
【図１】
2010062462.tif 000003
【図２】
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【図３】
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【図４】
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【図１０】
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【図１１】
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【図１２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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