(57)【要約】【課題】導体の接続形態に係る回路構成の自由度を高めた階段電圧生成回路を提供する。【解決手段】Ｎ−１個の導体系Ｄ１〜Ｄ４と、直流電源電位の導体Ｄ５と、回路グランド電位の導体Ｄ０とを有し、Ｎ−１個の導体系からＮ−１個の端子を取り出し、当該Ｎ−１個の端子の各々と出力端子との間と、直流電源電位の導体Ｄ５と出力端子との間と、回路グランド電位の導体Ｄ０と出力端子との間とをスイッチ素子Ｔ０〜Ｔ５でそれぞれ接続すると共に、負荷容量ＣＬを出力端子に接続し、回路グランド電位の導体に接続されたスイッチ素子をオンＴ０にし、次に、Ｎ−１個の端子に接続されたＮ−１個のスイッチ素子Ｔ１〜Ｔ４をあらかじめ定めた任意の順番で順次オンにし、直流電源に接続されたスイッチ素子Ｔ５をオンに制御した後に、逆の順番で各スイッチ素子を順次オンに制御することを繰り返えす階段電圧生成回路。【選択図】図６
2010087883.tif 000002
【特許請求の範囲】
【請求項１】
Ｎステップの階段電圧を生成する階段電圧生成回路であって、
Ｎ−１個（Ｎは２以上）の導体系と、直流電源電位の導体と、回路グランド電位の導体とを有し、前記Ｎ−１個の導体系からＮ−１個の端子を取り出し、
当該Ｎ−１個の端子の各々と出力端子との間と、直流電源電位の導体と前記出力端子との間と、回路グランド電位の導体と前記出力端子との間とをスイッチ素子でそれぞれ接続すると共に、前記Ｎ−１個の導体系の容量よりも小さい容量を有する負荷容量を前記出力端子に接続し、
前記回路グランド電位の導体に接続されたスイッチ素子をオンにし、次に、Ｎ−１個の端子に接続されたＮ−１個のスイッチ素子をあらかじめ定めた任意の順番で順次オンにし、最後に、前記直流電源に接続されたスイッチ素子をオンに制御した後に、逆の順番で各スイッチ素子を順次オンに制御することを繰り返し、前記Ｎ−１個の各端子の電圧を、前記直流電源の電圧Ｖを等間隔に分割した（１／Ｎ）・Ｖ，（２／Ｎ）・Ｖ，…，（（Ｎ−２）／Ｎ）・Ｖ，（（Ｎ−１）／Ｎ）・Ｖとし、当該各端子の電圧を用いて前記負荷容量を充電することにより充電時の散逸エネルギーを１／Ｎ倍とすること
を特徴とする階段電圧生成回路。
【請求項２】
請求項１記載の階段電圧生成回路であって、
前記導体系は、他から絶縁されたＩ個（Ｉ≧０）の導体と、電位を固定されたＪ個（Ｊ≧０）の導体とを含むＬ個の導体系であって、
前記Ｌ個の導体系の中から、前記Ｉ個の導体と前記Ｊ個の導体とを除いたＮ−１個（Ｎ−１＝Ｌ−Ｉ−Ｊ）の導体の端子を取り出すこと
を特徴とする階段電圧生成回路。
【請求項３】
請求項１または請求項２記載の階段電圧生成回路であって、
前記Ｎ−１個の導体系、直流電源電位の導体および回路グランド電位の導体の一部を金属板として、当該金属板との間で構成されるキャパシタを含むこと
を特徴とする階段電圧生成回路。
【請求項４】
請求項３記載の階段電圧生成回路であって、
１チップの中に、前記直流電源電位の導体と、前記回路グランド電位の導体と、前記導体系および前記キャパシタと、前記スイッチ素子と、前記スイッチ素子を制御する制御回路と、を集積すること
を特徴とする階段電圧生成回路。
【請求項５】
請求項１または請求項２記載の階段電圧生成回路であって、
１チップの中に、前記直流電源電位の導体と、前記回路グランド電位の導体と、前記導体系と、前記スイッチ素子と、前記スイッチ素子を制御する制御回路と、を集積すること
を特徴とする階段電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導体を用いて電荷を再利用することにより、階段状の電圧を出力する階段電圧生成回路に関する。
【背景技術】
【０００２】
図１４は、従来の階段電圧生成回路の回路構成の一例を示す回路構成図である。この階段電圧生成回路は、４ステップの階段電圧を生成して出力端子から出力すると共に、負荷容量ＣＬを充電する時の散逸エネルギーを１／４倍とする回路である。
【０００３】
具体的には、図示する階段電圧生成回路は、一端が回路グランドＧＮＤ１〜回路グランドＧＮＤ３に夫々接続された第１のキャパシタＣ１〜第３のキャパシタＣ３と、一端が第１のキャパシタＣ１〜第３のキャパシタＣ３の他端に夫々接続された第１のスイッチ素子Ｔ１〜第３のスイッチ素子Ｔ３と、一端が直流電源１０に接続された第４のスイッチ素子Ｔ４と、一端が回路グランドＧＮＤ０に接続された第０のスイッチ素子Ｔ０と、一端が回路グランドＧＮＤＬに接続された負荷容量ＣＬと、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４のオンオフを制御する制御回路３００とを備えている。また、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４の他端を、負荷容量ＣＬの他端に接続し、その接続点を出力端子としている。
【０００４】
なお、このような各スイッチ素子Ｔ０〜Ｔ４としては、例えば図１５に示すように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続させることで実現することができる。
【０００５】
図１６は、各スイッチ素子Ｔ０〜Ｔ４のタイミングチャートを示したものである。制御回路３００は、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４を第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する処理を繰り返す。即ち、制御回路３００は、正順序および逆順序（Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ３、Ｔ２、Ｔ１）→正順序および逆順序→…の順番で各スイッチ素子のオンオフ制御を繰り返す。これにより、図１６に示すように、各ノードの電圧Ｖｃｉがｉ×（１／４）Ｖとなり、出力端子から４ステップの階段波形が自発的に出力される（非特許文献１参照）。
【０００６】
また、図１７に示すように、第１のキャパシタＣ１〜第４のキャパシタＣ４を回路グランドＧＮＤ１と直流電源１０との間に接続した場合であっても、制御回路３００が前述したように各スイッチ素子をオンに制御する処理を繰り返すことにより、同様の階段波形を自発的に出力可能であることが知られている（非特許文献２参照）。
【非特許文献１】Shunji Nakata、「Adiabatic Charging Reversible Logic Using a Switched Capacitor Regenerator」、IEICE TRANS. ELECTRON、VOL. E87-C、NO.11、2004年、p.1837-1846
【非特許文献２】Shunji Nakata、「Stability of adiabatic circuit using asymmetric 1D-capacitor array between the power supply and ground」、IEICE Electronics Express、Vo.4、No.5、2007年、p.165-171
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、Ｎステップの階段電圧を出力すると共に散逸エネルギーを１／Ｎ倍とする階段電圧生成回路において、その出力回路を構成するキャパシタの接続方法は前述した接続方法のみであるため、キャパシタの接続方法が極めて限定的であり、キャパシタの接続形態に係る自由度が非常に乏しいという問題がある。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、本発明の目的は、回路構成の自由度を高めた階段電圧生成回路を提供することにある。
【課題を解決するための手段】
【０００９】
第１の本発明は、Ｎステップの階段電圧を生成する階段電圧生成回路であって、Ｎ−１個（Ｎは２以上）の導体系と、直流電源電位の導体と、回路グランド電位の導体とを有し、前記Ｎ−１個の導体系からＮ−１個の端子を取り出し、当該Ｎ−１個の端子の各々と出力端子との間と、直流電源電位の導体と前記出力端子との間と、回路グランド電位の導体と前記出力端子との間とをスイッチ素子でそれぞれ接続すると共に、前記Ｎ−１個の導体系の容量よりも小さい容量を有する負荷容量を前記出力端子に接続し、前記回路グランド電位の導体に接続されたスイッチ素子をオンにし、次に、Ｎ−１個の端子に接続されたＮ−１個のスイッチ素子をあらかじめ定めた任意の順番で順次オンにし、最後に、前記直流電源に接続されたスイッチ素子をオンに制御した後に、逆の順番で各スイッチ素子を順次オンに制御することを繰り返し、前記Ｎ−１個の各端子の電圧を、前記直流電源の電圧Ｖを等間隔に分割した（１／Ｎ）・Ｖ，（２／Ｎ）・Ｖ，…，（（Ｎ−２）／Ｎ）・Ｖ，（（Ｎ−１）／Ｎ）・Ｖとし、当該各端子の電圧を用いて前記負荷容量を充電することにより充電時の散逸エネルギーを１／Ｎ倍とすることを要旨とする。
【００１０】
第２の本発明は、第１の本発明において、前記導体系は、他から絶縁されたＩ個（Ｉ≧０）の導体と、電位を固定されたＪ個（Ｊ≧０）の導体とを含むＬ個の導体系であって、前記Ｌ個の導体系の中から、前記Ｉ個の導体と前記Ｊ個の導体とを除いたＮ−１個（Ｎ−１＝Ｌ−Ｉ−Ｊ）の導体の端子を取り出すことを要旨とする。
【００１１】
第３の本発明は、第１の本発明において、前記Ｎ−１個の導体系および直流電源電位の導体の一部を金属板として、当該金属板との間で構成されるキャパシタを含むことを要旨とする。
【００１２】
第４の本発明は、第３の本発明において、１チップの中に、前記直流電源電位の導体と、前記回路グランド電位の導体と、前記導体系および前記キャパシタと、前記スイッチ素子と、前記スイッチ素子を制御する制御回路と、を集積することを要旨とする。
【００１３】
第５の本発明は、第１または第２の本発明において、１チップの中に、前記直流電源電位の導体と、前記回路グランド電位の導体と、前記導体系と、前記スイッチ素子と、前記スイッチ素子を制御する制御回路と、を集積することを要旨とする。
【発明の効果】
【００１４】
本発明によれば、回路構成の自由度を高めた階段電圧生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について説明する。
【００１６】
＜第１の実施形態＞    
図１は、本発明の第１の実施の形態に係る階段電圧生成回路の回路構成を示す回路構成図である。図示する階段電圧生成回路は、５つのキャパシタＣ１〜Ｃ５を用いて、５ステップの階段電圧を生成する回路である。
【００１７】
具体的には、階段電圧生成回路は、２つのキャパシタＣ１、Ｃ２を用いる１段目のキャパシタアレイ回路１００と、３つのキャパシタＣ３〜Ｃ５を用いて構成された２段目のキャパシタアレイ回路２００と、第０のスイッチ素子Ｔ０と、負荷容量ＣＬと、制御回路３００とを備えた構成である。
【００１８】
１段目のキャパシタアレイ回路１００は、一端を回路グランドＧＮＤ１に接続した第１のキャパシタＣ１と、第１のキャパシタＣ１に直列（一次元的）に接続された第２のキャパシタＣ２と、一端を第２のキャパシタＣ２の他端に接続すると共に他端を出力端子に接続した第１のスイッチ素子Ｔ１と、一端を第１のキャパシタＣ１の他端に接続すると共に他端を出力端子に接続した第２のスイッチ素子Ｔ２と、を備えている。また、１段目のキャパシタアレイ回路１００は、第１のスイッチ素子Ｔ１と、第２のスイッチ素子Ｔ２とを図１に示すように交差させることを特徴としている。
なお、以降、出力端子から出力する電圧を出力電圧Ｖｏｕｔとする。
【００１９】
２段目のキャパシタアレイ回路２００は、回路グランドＧＮＤ２と直流電源１０との間に直列（一次元的）に接続された第３のキャパシタＣ３〜第５のキャパシタＣ５と、一端を第３のキャパシタＣ３〜第５のキャパシタＣ５における直流電源１０側の夫々の端子に夫々接続すると共に他端を出力端子に接続した第３のスイッチ素子Ｔ３〜第５のスイッチ素子Ｔ５とを備えている。なお、この２段目のキャパシタアレイ回路２００は、キャパシタ及びスイッチ素子の数量が夫々一つずつ少ないものの、図１７で示した従来の回路構成に相当するものとなっている。
【００２０】
第０のスイッチ素子Ｔ０は、回路グランドＧＮＤ０と出力端子との間に接続されている。負荷容量ＣＬは、回路グランドＧＮＤＬと出力端子との間に接続され、第１のキャパシタＣ１〜第５のキャパシタＣ５の各容量よりも小さい容量を有している。また、各スイッチ素子Ｔ０〜Ｔ５は、図１５に示したように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続させて構成されているものとする。なお、各スイッチ素子Ｔ０〜Ｔ５は、オンに制御されていない場合には常にオフに制御されているものとする。
【００２１】
制御回路３００は、図２に示すタイミングチャートに従って、第０のスイッチ素子Ｔ０〜第５のスイッチ素子Ｔ５を、第０，第１，第２，第３，第４，第５の正順序で（Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５）でそれぞれ所定時間づつオンに制御し、次にそれと逆順序（Ｔ４、Ｔ３、Ｔ２、Ｔ１）でそれぞれ所定時間づつオンに制御することを繰り返す機能を備えている。
【００２２】
次に、この階段電圧生成回路の処理動作について説明する。最初に、制御回路３００は、時間ｔ０から時間ｔ１の間に、第０のスイッチ素子Ｔ０をオンに制御する（ステップＳ１０１）。これにより、出力端子が第０のスイッチ素子Ｔ０を介して回路グランドＧＮＤ０に接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００２３】
次に、制御回路３００は、時間ｔ１から時間ｔ２の間に、第０のスイッチ素子Ｔ０をオフに制御すると共に第１のスイッチ素子Ｔ１をオンに制御する（ステップＳ１０２）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００２４】
そして、制御回路３００は、時間ｔ２から時間ｔ３の間に、第１のスイッチ素子Ｔ１をオフに制御すると共に第２のスイッチ素子Ｔ２をオンに制御する（ステップＳ１０３）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００２５】
続いて、制御回路３００は、時間ｔ３から時間ｔ４の間に、第２のスイッチ素子Ｔ２をオフに制御すると共に第３のスイッチ素子Ｔ３をオンに制御する（ステップＳ１０４）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００２６】
そして、制御回路３００は、時間ｔ４から時間ｔ５の間に、第３のスイッチ素子Ｔ３をオフに制御すると共に第４のスイッチ素子Ｔ４をオンに制御する（ステップＳ１０５）。これにより、出力電圧Ｖｏｕｔは第４のノード電圧Ｖｃ４と同電位になる。
【００２７】
そして、制御回路３００は、時間ｔ５から時間ｔ６の間に、第４のスイッチ素子Ｔ４をオフに制御すると共に第５のスイッチ素子Ｔ５をオンに制御する（ステップＳ１０６）。これにより、出力電圧Ｖｏｕｔは第５のノード電圧Ｖｃ５と同電位になる。
【００２８】
その後、制御回路３００は、時間ｔ６から時間ｔ７の間に、第５のスイッチ素子Ｔ５をオフに制御すると共に第４のスイッチ素子Ｔ４をオンに制御する（ステップＳ１０７）。これにより、出力電圧Ｖｏｕｔは第４のノード電圧Ｖｃ４と同電位になる。
【００２９】
そして、制御回路３００は、時間ｔ７から時間ｔ８の間に、第４のスイッチ素子Ｔ４をオフに制御すると共に第３のスイッチ素子Ｔ３をオンに制御する（ステップＳ１０８）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００３０】
そして、制御回路３００は、時間ｔ８から時間ｔ９の間に、第３のスイッチ素子Ｔ３をオフに制御すると共に第２のスイッチ素子Ｔ２をオンに制御する（ステップＳ１０９）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００３１】
そして、制御回路３００は、時間ｔ９から時間ｔ１０の間に、第２のスイッチ素子Ｔ２をオフに制御すると共に第１のスイッチ素子Ｔ１をオンに制御する（ステップＳ１１０）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００３２】
そして、ステップＳ１０１と同様に、制御回路３００は、時間ｔ１０から時間ｔ１１の間に、第１のスイッチ素子Ｔ１をオフに制御すると共に第０のスイッチ素子Ｔ０をオンに制御する（ステップＳ１１１）。これにより、出力端子が第０のスイッチ素子Ｔ０を介して回路グランドＧＮＤ０に接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００３３】
ステップＳ１０１〜ステップＳ１１０の動作を繰り返すことにより、ステップＳ１０２〜ステップＳ１１０において出力端子から出力される出力電圧Ｖｏｕｔは、各ノード電圧をＶｃｉとした場合にｉ×Ｖ／Ｎに収束し、図１６に示した階段波形と同様の５ステップの階段波形が出力されることになる。なお、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎはノードの総数である。具体的には、本実施の形態の場合、第１のノード電圧Ｖｃ１は１×（Ｖ／５）に収束するため、ステップＳ１０２及びステップＳ１１０の場合の出力電圧ＶｏｕｔはＶ／５になる。また、第２のノード電圧Ｖｃ２は２×（Ｖ／５）に収束するため、ステップＳ１０３及びステップＳ１０９の場合の出力電圧Ｖｏｕｔは２Ｖ／５になる。また、第３のノード電圧Ｖｃ３は３×（Ｖ／５）に収束するため、ステップＳ１０４及びステップＳ１０８の場合の出力電圧Ｖｏｕｔは３Ｖ／５になる。また、第４のノード電圧Ｖｃ４は４×（Ｖ／５）に収束するため、ステップＳ１０５及びステップＳ１０７の場合の出力電圧Ｖｏｕｔは４Ｖ／５になる。また、第５のノード電圧Ｖｃ５は直流電源１０に接続されているので、ステップＳ１０６の場合の出力電圧ＶｏｕｔはＶになる。なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由については後述する。
【００３４】
次に、本実施形態の階段電圧生成回路の安定動作を示すために、ＳＰＩＣＥ（電子回路のシミュレータ）を用いたシミュレーション結果（すなわち、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束することを示すシミュレーション結果）を説明する。
【００３５】
図３は、第１のノード電圧Ｖｃ１〜第５のノード電圧Ｖｃ５で生じる電圧値をシュミレーションした結果である。なお、このシミュレーション結果は、直流電源１０の電圧を２．０［ｖ］とし、第１のキャパシタＣ１を１００［ｐＦ］とし、第２のキャパシタＣ２〜第５のキャパシタＣ５を２０［ｐＦ］としている。また、負荷容量ＣＬを０．６［ｐＦ］としている。
【００３６】
第０のスイッチ素子Ｔ０〜第５のスイッチ素子Ｔ５を構成するトランジスタは、０．２５μｍデザインルールを用いており、ゲート長及びゲート幅を夫々０．２５［μｍ］及び６［μｍ］としている。また、各スイッチ素子を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの閾値電圧は、夫々０．４［ｖ］及び−０．４［ｖ］である。
【００３７】
ここで、各スイッチ素子をオンオフするタイミングは図２に示すタイミングチャートのとおり、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ５→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順番でスイッチ素子をオンに制御する。また、各スイッチ素子をオンに制御しておく各パルス幅は、Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１の順に、４０，１０，１０，１０，１０，１０，１０，４０，４０，４０［ｎｓ］とし、一周期の長さを２２０［ｎｓ］とする。
【００３８】
各スイッチ素子のオンオフを繰り返すことにより、図３に示すように、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．４［ｖ］（＝１×２［ｖ］／５），第２のノード電圧Ｖｃ２は０．８［ｖ］（＝２×２［ｖ］／５），第３のノード電圧Ｖｃ３は１．２［ｖ］（＝３×２［ｖ］／５），第４のノード電圧Ｖｃ４は１．６［ｖ］（＝４×２［ｖ］／５）に収束していることを確認することができる。従って、この階段電圧生成回路は、０．４［ｖ］→０．８［ｖ］→１．２［ｖ］→１．６［ｖ］→２．０［ｖ］の階段電圧を出力することが可能となる。なお、前述のように、各スイッチ素子をオンに制御しておく各パルス幅の長さは、等しくする必要はない。
【００３９】
以上の結果から、本実施の形態に係る階段電圧生成回路は、各ノード電圧Ｖｃｉの値を自発的にｉ×Ｖ／Ｎとする階段電圧を出力することができる。また、上記シミュレーション結果から、各パルス幅を等しくしない場合であっても各所定値に収束した階段電圧を出力することができる。また、この階段電圧を用いて負荷容量ＣＬを充電することにより、散逸エネルギーを１／Ｎ倍とすることができる。
【００４０】
本実施の形態によれば、従来技術に相当する２段目のキャパシタアレイ回路２００とは異なる１段目のキャパシタアレイ回路１００を更に有するので、キャパシタの接続形態に係る自由度を高めた階段電圧生成回路を提供することができる。
【００４１】
＜第２の実施形態＞
図４は、本発明の第２の実施の形態に係る階段電圧生成回路の回路構成を示す回路構成図である。図示する階段電圧生成回路は、５つのキャパシタＣ１〜Ｃ５を用いて、５ステップの階段電圧を生成する回路である。
【００４２】
具体的には、階段電圧生成回路は、２つのキャパシタＣ１、Ｃ２を用いる１段目のキャパシタアレイ回路１００と、３つのキャパシタＣ３〜Ｃ５を用いて構成された２段目のキャパシタアレイ回路２００と、第１のスイッチ素子Ｔ１〜第５のスイッチ素子Ｔ５と、第０のスイッチ素子Ｔ０と、負荷容量ＣＬと、制御回路３００とを備える。
【００４３】
本実施形態の１段目のキャパシタアレイ回路１００は、一端を回路グランドＧＮＤ１に接続した第１のキャパシタＣ１と、第１のキャパシタＣ１に直列接続された第２のキャパシタＣ２と、を備えている。なお、以降、出力端子から出力する電圧を出力電圧Ｖｏｕｔとする。
【００４４】
２段目のキャパシタアレイ回路２００は、回路グランドＧＮＤ２と直流電源１０との間に直列（一次元的）に接続された第３のキャパシタＣ３〜第５のキャパシタＣ５を備えている。
【００４５】
第０のスイッチ素子Ｔ０は、回路グランドＧＮＤ０と出力端子との間に接続されている。負荷容量ＣＬは、回路グランドＧＮＤＬと出力端子との間に接続され、第１のキャパシタＣ１〜第５のキャパシタＣ５の各容量よりも小さい容量を有している。また、各スイッチ素子Ｔ０〜Ｔ５は、図１５に示したように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続させて構成されているものとする。なお、各スイッチ素子Ｔ０〜Ｔ５は、オンに制御されていない場合には常にオフに制御されているものとする。
【００４６】
制御回路３００は、第１の実施形態と同様に図２に示すタイミングチャートに従って、第０のスイッチ素子Ｔ０〜第５のスイッチ素子Ｔ５を、第０，第１，第２，第３，第４，第５の正順序で（Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５）でそれぞれ所定時間づつオンに制御し、次にそれと逆順序（Ｔ４、Ｔ３、Ｔ２、Ｔ１）でそれぞれ所定時間づつオンに制御することを繰り返す機能を備えている。
【００４７】
本実施形態の階段電圧生成回路の処理動作については、第１の実施形態で説明したステップＳ１０１〜ステップＳ１１０の動作と同じであるため、ここでは説明を省略する。
【００４８】
ステップＳ１０１〜ステップＳ１１０の動作を繰り返すことにより、ステップＳ１０２〜ステップＳ１１０において出力端子から出力される出力電圧Ｖｏｕｔは、各ノード電圧をＶｃｉとした場合にｉ×Ｖ／Ｎに収束し、図１６に示した階段波形と同様な５ステップの階段波形が出力されることになる。なお、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎはノードの総数である。なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由については後述にて詳細に説明する。
【００４９】
続いて、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束することを示すシミュレーション結果について説明する。
【００５０】
図５は、本実施形態における第１のノード電圧Ｖｃ１〜第５のノード電圧Ｖｃ５で生じる電圧値をシュミレーションした結果である。なお、このシミュレーション結果は、直流電源１０の電圧を２．０［ｖ］とし、第１のキャパシタＣ１を１００［ｐＦ］とし、第２のキャパシタＣ２〜第５のキャパシタＣ５を２０［ｐＦ］としている。また、負荷容量ＣＬを０．６［ｐＦ］としている。更に、第０のスイッチ素子Ｔ０〜第５のスイッチ素子Ｔ５を構成するトランジスタは０．２５μｍデザインルールを用いており、ゲート長及びゲート幅を夫々０．２５［μｍ］及び６［μｍ］としている。また、各スイッチ素子を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの閾値電圧は夫々０．４［ｖ］及び−０．４［ｖ］である。
【００５１】
ここで、各スイッチ素子をオンオフするタイミングは図２に示すタイミングチャートと同様に、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ５→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順番でスイッチ素子をオンに制御する。また、各スイッチ素子をオンに制御しておく各パルス幅は、Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１の順に、４０，１０，１０，１０，１０，１０，１０，４０，４０，４０［ｎｓ］とし、一周期の長さを２２０［ｎｓ］とする。
【００５２】
各スイッチ素子のオンオフを繰り返すことにより、図５に示すように、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．４［ｖ］（＝１×２［ｖ］／５），第２のノード電圧Ｖｃ２は０．８［ｖ］（＝２×２［ｖ］／５），第３のノード電圧Ｖｃ３は１．２［ｖ］（＝３×２［ｖ］／５），第４のノード電圧Ｖｃ４は１．６［ｖ］（＝４×２［ｖ］／５）に収束していることを確認することができる。従って、この階段電圧生成回路は、０．４［ｖ］→０．８［ｖ］→１．２［ｖ］→１．６［ｖ］→２．０［ｖ］の階段電圧を出力することが可能となる。
【００５３】
以上の結果から、本実施の形態に係る階段電圧生成回路は、各ノード電圧Ｖｃｉの値を自発的にｉ×Ｖ／Ｎとする階段電圧を出力することができる。また、上記シミュレーション結果から、各パルス幅を等しくしない場合であっても各所定値に収束した階段電圧を出力することができる。また、この階段電圧を用いて負荷容量ＣＬを充電することにより、散逸エネルギーを１／Ｎ倍とすることができる。また、本実施の形態によれば、キャパシタの接続形態に係る自由度をさらに高めた階段電圧生成回路を提供することができる。
【００５４】
なお、第１の実施形態および第２の実施形態から明らかなように、各スイッチ素子をオンにする順番は任意でよい。また、各スイッチ素子をオンにする時間（パルス幅）も、スイッチ素子をオンにしてスイッチ素子の両端の電位が等しい平衡状態になればよいので、平衡状態を確保するのに必要な時間よりも長い時間であれば、任意の長さでよい。
【００５５】
さて、第１の実施形態および第２の実施形態では、キャパシタＣ１〜Ｃ５を用いた階段電圧生成回路を説明したが、本発明はキャパシタに限定されず、導体を用いた回路であってもよい。
【００５６】
図６は、第１の実施形態の階段電圧生成回路（図１参照）のキャパシタＣ１〜Ｃ５を、導体（金属導体など）に変更した場合の回路構成図である。図示する階段電圧生成回路は、導体Ｄ０〜Ｄ５を用いて、５ステップの階段電圧を生成する回路である。
【００５７】
具体的には、階段電圧生成回路は、２つの導体Ｄ１、Ｄ２を用いて構成された１段目の導体アレイ回路１００と、３つの導体Ｄ３、Ｄ４、Ｄ５を用いて構成された２段目の導体アレイ回路２００と、第１のスイッチ素子Ｔ１〜第５のスイッチ素子Ｔ５と、第０のスイッチ素子Ｔ０と、第０のスイッチ素子Ｔ０に接続された導体Ｄ０と、負荷容量ＣＬと、制御回路３００とを備えた構成である。
【００５８】
１段目の導体アレイ回路１００は、第１の導体Ｄ１と、第１の導体Ｄ１に直列（一次元的）に配置された第２の導体Ｄ２とを備えている。なお、以降、出力端子から出力する電圧を出力電圧Ｖｏｕｔとする。２段目の導体アレイ回路２００は、第３の導体Ｄ３〜第５の導体Ｄ５を備えている。
【００５９】
第０のスイッチ素子Ｔ０は、回路グランドＧＮＤ０に接続された導体Ｄ０と出力端子との間に接続されている。負荷容量ＣＬは、回路グランドＧＮＤＬと出力端子との間に接続され、第１の導体Ｄ１〜第４の導体Ｄ４の各容量よりも小さい容量を有している。また、各スイッチ素子Ｔ０〜Ｔ５は、図１５に示したように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続させて構成されているものとする。なお、各スイッチ素子Ｔ０〜Ｔ５は、オンに制御されていない場合には常にオフに制御されているものとする。
【００６０】
すなわち、図示する階段電圧生成回路は、Ｎ−１個（Ｎは２以上）の導体系（第１の導体Ｄ１〜第４の導体Ｄ４）と、回路グランドＧＮＤ０に接続したグランド電位の導体Ｄ０と、直流電源１０に接続された直流電源電位の導体Ｄ５と、を有し、Ｎ−１個の導体系からＮ−１個の端子を取り出して各ノード電圧Ｖｃｉの値を自発的にｉ×Ｖ／Ｎとする階段電圧を出力する。
【００６１】
また、図６に示す階段電圧生成回路のＮ−１個（Ｎは２以上）の導体系Ｄ１〜Ｄ４を、他から絶縁されたＩ個（Ｉ≧０）の導体と、電位を固定されたＪ個（Ｊ≧０）の導体とを含むＬ個の導体系とし、当該Ｌ個の導体系の中から、Ｉ個の導体とＪ個の導体とを除いたＮ−１個（Ｎ−１＝Ｌ−Ｉ−Ｊ）の導体の端子を取り出すこととしてもよい。
【００６２】
例えば、図７に示す階段電圧生成回路のように、他から絶縁されたＩ個（３個）の導体Ｄ１１〜Ｄ１３と、電位を固定されたＪ個（５個）の導体Ｄ２１〜Ｄ２５と、を含むＬ個（１２個）の導体系を有し、当該Ｌ個の導体系の中から、Ｉ個の導体とＪ個の導体とを除いたＮ−１個（４＝１２−３−５）の導体Ｄ１〜Ｄ４の端子を取り出して、各ノード電圧Ｖｃｉの値を自発的にｉ×Ｖ／Ｎとする階段電圧を出力することとしてもよい。
【００６３】
また、図６および図７に示す階段電圧生成回路のＮ−１個の導体系Ｄ１〜Ｄ４、直流電源電位の導体Ｄ５および回路グランド電位の導体Ｄ０の一部を金属板として、当該金属板との間で構成されるキャパシタを含む回路構成としてもよい。すなわち、図１に示す階段電圧生成回路のように、Ｎ−１個の導体系Ｄ１〜Ｄ４および直流電源電位の導体Ｄ５の代わりに全てキャパシタを用いる回路構成としてもよいし、一部の導体Ｄ１〜Ｄ５の代わりにキャパシタを用いる回路構成とし、導体とキャパシタを混在させることとしてもよい。
【００６４】
このような導体を用いた階段電圧生成回路であっても、当該階段電圧生成回路から出力されるステップ電圧が安定すること（前述したｉ×Ｖ／Ｎに収束する理由）について以下に説明する。
【００６５】
＜（１）  Ｎ−１個の導体系が存在する場合のステップ電圧の安定性＞
ここでは、ステップ電圧の安定性を非特許文献２の方法を用いて説明する。なお、導体系とは、図６に示すように、複数の導体が空間に配置されている系を意味する。
【００６６】
さて、第１の実施形態および第２の実施形態で説明したのと同様に、ｉ番目のステップ電圧に対応するノードの電圧をＶｃｉとする。さらに、ｉ番目のステップ電圧を生成するノードの電荷量をＱｉ、１周期後のＱｉの変化分をΔＱｉとする。そして、ｉ番目のステップ電圧が制御回路３００により選択された場合に、Ｖｃｉの電位の導体から負荷容量ＣＬにＱｔｉだけ電荷が流れるとすると、等電位性から近似的に式（１）が成立する。なお、導体は、負荷容量ＣＬに対する電荷の供給源を意味するものである。
【数１】
2010087883.tif 000003
【００６７】
よって、式（２）を得ることができる。
【数２】
2010087883.tif 000004
ここで、Ｖｃ０＝０と定義している。
【００６８】
次に、負荷容量ＣＬから、Ｖｃｉの電位の導体へＱｒｉだけ電荷が回収されるときに、等電位性から近似的に式（３）が成立する。
【数３】
2010087883.tif 000005
【００６９】
よって、式（４）を得ることができる。
【数４】
2010087883.tif 000006
ここで、ＶｃＮ＝Ｖと定義している。
【００７０】
そして、式（２）及び式（４）により、ΔＱｉについて式（５）を用いて表現することができる。
【数５】
2010087883.tif 000007
【００７１】
ここで、Ｖｉを式（６）で定義する。
【数６】
2010087883.tif 000008
【００７２】
そして、式（５）及び式（６）から式（７）が成立する。
【数７】
2010087883.tif 000009
よって、式（８）を得ることができる。
【００７３】
【数８】
2010087883.tif 000010
【００７４】
一方、ＱｉとＶｃｊとの間には、一般に式（９）の関係式が成立し、Ｆは対称行列であることが知られている（参考文献１参照）。
【００７５】
【数９】
2010087883.tif 000011
【００７６】
参考文献１：バークレー物理学コース２、電磁気  上、飯田修一監修、１９７０年、丸善、１２２頁
したがって、１周期のちの変化分に関して、式（６）より、式（１０）が成立する。
【数１０】
2010087883.tif 000012
【００７７】
ΔＱi、ΔＶＣｊ、ΔＶｊは、Ｑi、ＶＣｊ、ΔＶｊの１周期後の変化分を示す。
【００７８】
ここで、Ｆについて検討する。
【００７９】
さて、ここで、系の静電エネルギーを検討する。系の電荷分布をｐ(ｒ)、電位分布をＶ(ｒ)とすると、この系の静電エネルギーは、式（１１）で表現される（参考文献２参照）。
【数１１】
2010087883.tif 000013
【００８０】
参考文献２：ファイマン物理学III、電磁気学、ファイマン著、宮島龍興訳、１９６９年、岩波書店、１０３頁
また、参考文献２により、式（１２）が成立することが知られている。
【数１２】
2010087883.tif 000014
【００８１】
換言すると、この系の静電エネルギーは、この系の静電界のエネルギーに等しい。ε０は正なので、式（１１）、式（１２）より、電界が存在すれば、Ｕ＞０が得られる。
【００８２】
ここで、導体系について検討する。導体系では、導体の表面のみに電荷が存在し、導体の表面電位は同じであることを考慮する。ｋ番目の導体において、表面の電位をＶＣｋとすると、ＶＣｋは表面上の位置によらない。よって、式（１１）の積分の外にＶＣｋを出すことが可能である。
【００８３】
ｋ番目の導体の表面電荷をＱｋと定義すると、Ｑｋは表面面密度をσとしたときに、式（１３）となる。
【数１３】
2010087883.tif 000015
【００８４】
これにより、式（１１）は、式（１４）のように表すことができる。
【数１４】
2010087883.tif 000016
【００８５】
そして、式（９）より、式（１５）となる。
【数１５】
2010087883.tif 000017
【００８６】
よって、式（１５）より、Ｆは正値対称行列となることから、非特許文献２に開示された技術を用いることができ、図６においてＶｃｉが収束することがわかる。
【００８７】
以下、これについて詳細に説明する。まず、式（８）、式（１０）より、式（１６）を得る。
【数１６】
2010087883.tif 000018
【００８８】
まず、Ａの正値性について検討する。ｘをｘ≠０の任意ベクトルとすると、以下の式により、Ａは正値対称行列であることがわかる。
【００８９】
ｘｔＡｘ＝ＣＬ［ｘ１２＋(ｘ１−ｘ２)２＋・・・＋(ｘｎ−２−ｘｎ−１)２＋ｘｎ−１２］＞０
また、Ｆも、式（１５）より正値対称行列である。このＦの性質により、Ｆは、正則行列Ｐを用いて、ＰｔＦＰ＝Ｉと記載することができる（非特許文献２参照）。
【００９０】
次に、行列ＰｔＡＰについて検討する。この行列は、(ＰｔＡＰ)ｔ＝ＰｔＡｔＰ＝ＰｔＡＰからわかるように対称行列である。したがって、ＰｔＡＰを対角行列Ａ＾（式では、Ａの上に「＾」を記載）に変換する直交行列Ｔが存在する。よって、式（１７）が成立する。
【００９１】
【数１７】
2010087883.tif 000019
【００９２】
この式は、ＰＴがＡとＦを、それぞれ対角行列と単位行列に変換できることを意味している。
【００９３】
次に、一般化された固有方程式Ａｐ＝λＦｐについて検討する。ここで、ｐは固有ベクトルである。ｑ＝（ＰＴ）−１ｐと定義することにより、式（１８）を得ることができる。
【数１８】
2010087883.tif 000020
【００９４】
｜λＩ−Ａ＾｜＝０より、λｉ＝Ａ＾ｉｉを得ることができる。また、λに関して、式（１９）も得ることができる。
【数１９】
2010087883.tif 000021
【００９５】
そして、式（１９）から式（２０）を得ることができる。
【数２０】
2010087883.tif 000022
【００９６】
よって、式（２０）とＡ，Ｆが正値対称行列であること、およびＣＬ≪Ｃｉより、０＜λ≪１を得ることができる。
【００９７】
ここで、ベクトルｗをｗ＝（ＰＴ）−１Ｖと定義する。すると、Δｗ＝（ＰＴ）−１ΔＶであるから、式（１５）より式（２１）を得ることができる。
【数２１】
2010087883.tif 000023
【００９８】
そして、式（１７）および式（２１）より、式（２２）を得ることができる。
【数２２】
2010087883.tif 000024
【００９９】
ここで、ベクトルｗ’をｗ’＝ｗ＋Δｗと定義する。このとき、式（２３）を得ることができる。
【数２３】
2010087883.tif 000025
【０１００】
Ｇの固有値は１−λｉである。０＜λ≪１から、０＜（１−λ）＜１を得ることができる。すなわち、０＜（１−λｉ）＜１である。固有値１−λｉが１より小さいことから、ｗ（従ってＶ）がゼロに収束することがわかる。よって、Ｖｃｉはｉ×Ｖ／Ｎに収束することになる。
【０１０１】
ここで、この階段電圧を用いて、負荷容量ＣＬを充電することにより、散逸エネルギーを１／Ｎに低減できることについて説明する。
【０１０２】
階段電圧の電位をＥｉ、Ｅｉの電位により充電するときに電源から負荷容量ＣＬに移動する電荷量をΔｑｉとする。また、初期および最終の電位を、それぞれＥ０，ＥＮとする。すなわち、電位は、Ｅ０→Ｅ１→Ｅ２→Ｅ３→…→ＥＮと昇圧するものとする。このとき、電源が行う仕事Ｗは式（２４）で表現することができる。
【数２４】
2010087883.tif 000026
【０１０３】
式（２４）から、階段電圧の電位差が等しく、（ＥＮ−Ｅ０）／Ｎである場合には、式（２５）を得ることができる。
【数２５】
2010087883.tif 000027
【０１０４】
ここで、Ｃ／２・ＥＮ２−Ｃ／２・Ｅ０２は、終状態と始状態の静電エネルギーの差を表している。また、第一項は、抵抗で消費されるジュール熱を意味している。ここで、抵抗で消費されるジュール熱とは、電源と負荷容量ＣＬを接続するスイッチングトランジスタの抵抗で消費されるジュール熱を意味している。
【０１０５】
よって、式（２５）から、このジュール熱を階段電圧による充電により、１／Ｎ倍とすることができる。
＜（２）  Ｌ（Ｌ≧Ｎ−１）個の導体系が存在する場合のステップ電圧の安定性＞
ここでは、説明を簡単にするために、Ｌ＝４、Ｉ＝１、Ｊ＝１、Ｌ−Ｉ−Ｊ＝Ｎ−１＝２の場合について説明する。すなわち、４個の導体系から、他の絶縁された導体１個、電位を固定された導体１個の端子を取り出さず、残った２個の端子を取り出す場合について説明する。取り出す端子の電位をＶｃ１、Ｖｃ２とし、取り出さない端子の電位をＶｃ３、Ｖｃ４とする。そして、Ｖｃ３は、他から絶縁されている状態とする。また、Ｖｃ４は、ある電位に固定させる。このとき、ΔＱ３＝０、ΔＶＣ４＝０が成立する
さて、一般に、式（２６）が成立する（参考文献１参照）。
【数２６】
2010087883.tif 000028
【０１０６】
また、式（２６）は、対称であることが知られている。そして、ΔＶＣ４＝０より、式（２７）を得ることができる。
【数２７】
2010087883.tif 000029
【０１０７】
これにより、式（２７）は、以下の式（２８）と式（２９）に分解することができる。
【数２８】
2010087883.tif 000030
【数２９】
2010087883.tif 000031
【０１０８】
式（２８）は、式（２６）の部分行列であることがわかる。ここで、以下の式（３０）を定義する。
【数３０】
2010087883.tif 000032
【０１０９】
Ｍについて考察すると、Ｍは明らかに対称行列である。
【０１１０】
次に、正値性について考察する。端子Ｎ４の電位を０とする場合を考える。このときの導体の静電エネルギーは、ＶＣ４＝０および式（１４）、式（２６）より、以下の式（３１）で表現することができる。
【数３１】
2010087883.tif 000033
【０１１１】
前述ように、このＵの値は、Ｖｃ１、Ｖｃ２、Ｖｃ３によらず、必ずプラスとなる。したがって、Ｍは正値対称行列であることがわかる。
【０１１２】
ここで、Ｍは正値対称行列であるため、固有値は全て正となる。したがって、正則行列であり、逆行列Ｍ−１が存在する。これにより、以下の式（３２）が存在する。
【数３２】
2010087883.tif 000034
【０１１３】
式（３２）の両辺の転置行列の計算により、以下の式（３３）となる。
【数３３】
2010087883.tif 000035
【０１１４】
よって、以下の式（３４）となる。
【数３４】
2010087883.tif 000036
【０１１５】
したがって、逆行列Ｍ−１は、対称行列となる。
【０１１６】
次に、逆行列Ｍ−１の正値性について考察する。ここで、Ｍは正値であるため、以下の式（３５）が成立する。
【数３５】
2010087883.tif 000037
【０１１７】
ｘ＝Ｍｙとすると、ｙ＝Ｍ−１ｘとなる。これにより、以下の式（３６）を得ることができる。
【０１１８】
【数３６】
2010087883.tif 000038
【０１１９】
よって、逆行列Ｍ−１は正値であるため、正値対称行列となる。
【０１２０】
さて、前述の式（２８）より、以下の式（３７）を得ることができる。
【数３７】
2010087883.tif 000039
【０１２１】
ここで、逆行列Ｍ−１を以下の式（３８）で定義する。
【数３８】
2010087883.tif 000040
【０１２２】
式（３７）とΔＱ３＝０より、以下の式（３９）および式（４０）を得ることができる。
【数３９】
2010087883.tif 000041
【数４０】
2010087883.tif 000042
【０１２３】
Ｎは、逆行列Ｍ−１が正値対称行列なので、明らかに対称行列である。ここで、Ｎ３の電荷をＱ３＝０とした場合を考えることにする。すると、式（１４）および式（３９）より、以下の式（４１）を得ることができる。
【数４１】
2010087883.tif 000043
【０１２４】
したがって、Ｎは正値であり、正値対称行列である。よって、Ｎ−１も正値対称行列である。したがって、式（３９）より、以下の式（４２）を得ることができる。
【数４２】
2010087883.tif 000044
【０１２５】
ΔＶｃｉ＝ΔＶｉより、以下の式（４３）を得ることができる。
【数４３】
2010087883.tif 000045
【０１２６】
上述のように、Ｎ−１は正値対称行列である。よって、式（８）と式（４３）を組み合わせることにより、前と同様の議論を行い、Ｖｃｉは、ｉＶ／Ｎに収束することがわかる。なお、ここではＬ＝４、Ｎ＝３として説明したが、その他の場合も同様に示すことができることがいうまでもない。
【０１２７】
この証明により、本階段電圧生成回路は、１チップＬＳＩの中に、直流電源電位の導体と、回路グランド電位の導体と、導体系および（または）キャパシタと、スイッチ素子と、制御回路とを集積することができる。すなわち、本階段電圧生成回路では１チップＬＳＩの中に集積化しても、ＬＳＩ内の電源電位、グランド電位、浮遊電位のタンクキャパシタへの影響があっても収束することがわかる。
【０１２８】
特に、ＬＳＩを薄く加工し、積層していく場合に、タンクキャパシタと他の導体部分との影響が大きくなるが、このようなＬＳＩにおいても階段電圧が自発的に生成されることがわかる。
【０１２９】
以上説明したように、本実施形態によれば、回路の自由度を増やすとともに、階段電圧を生成することができる。そして、この階段電圧を用いて負荷容量を充電することにより散逸エネルギーを１／Ｎ倍とすることができる。
【０１３０】
なお、本発明は上記実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【０１３１】
例えば、他の実施形態として図８に示す回路構成の階段電圧生成回路であってもよい。図示する階段電圧生成回路は、４つのキャパシタＣ１〜Ｃ４を用いて、４ステップの階段電圧を生成する回路であって、回路グランドＧＮＤ３に接続された「３ｐＦ」の静電容量Ｆ１と、直流電源２０に接続された「３ｐＦ」の静電容量Ｆ２とをさらに有する。
【０１３２】
図９は、図８に示す階段電圧生成回路のノード電圧Ｖｃ１〜Ｖｃ４で生じる電圧値をシュミレーションした結果である。ここでは、直流電源１０の電圧を２．０［ｖ］とし、第１のキャパシタＣ１〜第４のキャパシタＣ４を２０［ｐＦ］としている。また、負荷容量ＣＬを０．２［ｐＦ］としている。
【０１３３】
各スイッチ素子をオンオフするタイミングは、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順番でスイッチ素子をオンに制御する。また、各スイッチ素子をオンに制御しておく各パルス幅は、Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ３，Ｔ２，Ｔ１の順に、１１０，２０，２０，２０，２０，２０，２０，２０［ｎｓ］とし、一周期の長さを２５０［ｎｓ］とする。図８に示す階段電圧生成回路においても、階段電圧が自発的に生成されることがわかる。
【０１３４】
また、他の実施形態として図１０に示す回路構成の階段電圧生成回路であってもよい。図示する階段電圧生成回路は、３つのキャパシタＣ１〜Ｃ３を用いて、４ステップの階段電圧を生成する回路であって、各キャパシタＣ１〜Ｃ３はそれぞれの回路グランドＧＮＤ１〜ＧＮＤ３に接続され、「３ｐＦ」の静電容量Ｆ１と、直流電源２０に接続された静電容量Ｆ２とをさらに有する。
【０１３５】
図１１は、図１０に示す階段電圧生成回路のノード電圧Ｖｃ１〜Ｖｃ３で生じる電圧値をシュミレーションした結果である。ここでは、直流電源１０の電圧を２．０［ｖ］とし、第１のキャパシタＣ１〜第３のキャパシタＣ３を２０［ｐＦ］としている。また、負荷容量ＣＬを０．２［ｐＦ］としている。
【０１３６】
また、各スイッチ素子をオンオフするタイミングは、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順番でスイッチ素子をオンに制御する。また、各スイッチ素子をオンに制御しておく各パルス幅は、Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ３，Ｔ２，Ｔ１の順に、１１０，２０，２０，２０，２０，２０，２０，２０［ｎｓ］とし、一周期の長さを２５０［ｎｓ］とする。図１０に示す階段電圧生成回路においても、階段電圧が自発的に生成されることがわかる。
【０１３７】
また、他の実施形態として図１２に示す回路構成の階段電圧生成回路であってもよい。図示する階段電圧生成回路は、３つのキャパシタＣ１〜Ｃ３を用いて、４ステップの階段電圧を生成する回路であって、各キャパシタＣ１〜Ｃ３は直列（一次元的）に接続されている。
【０１３８】
図１３は、図１２に示す階段電圧生成回路のノード電圧Ｖｃ１〜Ｖｃ４で生じる電圧値をシュミレーションした結果である。ここでは、直流電源１０の電圧を２．０［ｖ］とし、第１のキャパシタＣ１〜第３のキャパシタＣ３を２０［ｐＦ］としている。また、負荷容量ＣＬを０．１［ｐＦ］としている。
【０１３９】
また、各スイッチ素子をオンオフするタイミングは、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順番でスイッチ素子をオンに制御する。また、各スイッチ素子をオンに制御しておく各パルス幅は、Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ３，Ｔ２，Ｔ１の順に、１１０，２０，２０，２０，２０，２０，２０，２０［ｎｓ］とし、一周期の長さを２５０［ｎｓ］とする。図１２に示す階段電圧生成回路においても、階段電圧が自発的に生成されることがわかる。
【図面の簡単な説明】
【０１４０】
【図１】第１の実施の形態に係る階段電圧生成回路の回路構成図である。
【図２】各スイッチ素子がオンに制御されるタイミングチャートである。
【図３】第１のノード電圧Ｖｃ１〜第４のノード電圧Ｖｃ４で生じる電圧値をシュミレーションした結果である。
【図４】第２の実施の形態に係る階段電圧生成回路の回路構成図である。
【図５】第１のノード電圧Ｖｃ１〜第４のノード電圧Ｖｃ４で生じる電圧値をシュミレーションした結果である。
【図６】導体を用いた階段電圧生成回路の回路構成図である。
【図７】Ｌ個の導体系を用いた階段電圧生成回路の回路構成図である。
【図８】その他の実施の形態に係る階段電圧生成回路の回路構成図である。
【図９】図８の階段電圧生成回路のシュミレーション結果である。
【図１０】その他の実施の形態に係る階段電圧生成回路の回路構成図である。
【図１１】図１０の階段電圧生成回路のシュミレーション結果である。
【図１２】その他の実施の形態に係る階段電圧生成回路の回路構成図である。
【図１３】図１２の階段電圧生成回路のシュミレーション結果である。
【図１４】従来の階段電圧生成回路の回路構成の一例を示す回路構成図である。
【図１５】スイッチ素子の一例を示す図である。
【図１６】各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。
【図１７】従来の階段電圧生成回路の回路構成の他の一例を示す回路構成図である。
【符号の説明】
【０１４１】
ＣＬ…負荷容量
Ｃ１〜Ｃ５…第１キャパシタ〜第５のキャパシタ
Ｔ０〜Ｔ５…第０のスイッチ素子〜第５のスイッチ素子
Ｄ０〜Ｄ５…第０の導体〜第５の導体
１０…直流電源
１００…１段目のキャパシタアレイ回路
２００…２段目のキャパシタアレイ回路
３００…制御回路
【図１】
2010087883.tif 000046
【図２】
2010087883.tif 000047
【図３】
2010087883.tif 000048
【図４】
2010087883.tif 000049
【図５】
2010087883.tif 000050
【図６】
2010087883.tif 000051
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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