(57)【要約】【課題】  リソグラフィ技術による微細化に全面的に頼らなくても、不揮発性メモリセルの集積度を容易に向上させることができる半導体装置を提供すること。【解決手段】  半導体装置は、半導体基板上に設けられた第１の絶縁領域と、前記第１の絶縁領域上に設けられた第１の活性領域と、前記第１の活性領域に設けられた第１の不揮発性メモリセルと、前記半導体基板上に前記第１の絶縁領域に隣接して設けられ、かつ、前記第１の不揮発性メモリセルのチャネル幅方向において、前記第１の絶縁領域よりも高さが低い第２の絶縁領域と、前記第２の絶縁領域上に設けられ、かつ、前記チャネル幅方向において、前記第１の絶縁領域よりも上面の高さが低い第２の活性領域と、前記第２の活性領域に設けられ、前記第１の不揮発性メモリセルとチャネル幅方向が同じである第２の不揮発性メモリセルとを備えている。【選択図】      図１０
2010087272.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１の絶縁領域と、
前記第１の絶縁領域上に設けられた第１の活性領域と、
前記第１の活性領域に設けられ、トンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極が順次積層された構造を含む、第１の不揮発性メモリセルと、
前記半導体基板上に前記第１の絶縁領域に隣接して設けられ、かつ、前記第１の不揮発性メモリセルのチャネル幅方向において、前記第１の絶縁領域よりも高さが低い第２の絶縁領域と、
前記第２の絶縁領域上に設けられ、かつ、前記チャネル幅方向において、前記第１の絶縁領域よりも上面の高さが低い第２の活性領域と、
前記第２の活性領域に設けられ、前記第１の不揮発性メモリセルとチャネル幅方向が同じであり、トンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極が順次積層された構造を含む、第２の不揮発性メモリセルと
を具備してなることを特徴とする半導体装置。
【請求項２】
前記チャネル幅方向において、前記第１の活性領域と前記第２の活性領域は断面積が同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル幅方向において、前記第１および第２の活性領域の上部は、曲率が正の表面形状を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上にシリコンゲルマニウム膜を形成する工程と、
前記シリコンゲルマニウム膜上に第１のシリコン膜を形成する工程と、
前記第１のシリコン膜を貫通し、前記シリコンゲルマニウム膜の途中まで達する溝を形成する工程と、
前記溝の側壁に絶縁膜を形成する工程と、
前記溝の底部に第２のシリコン膜を選択的に形成する工程と、
前記シリコンゲルマニウム膜を選択的に除去する工程と、
前記シリコンゲルマニウム膜を選択的に除去して生じた空隙内に絶縁膜を埋め込むことにより、前記第１のシリコン膜下に前記絶縁膜で構成された第１の絶縁領域を形成し、前記第２のシリコン膜下に前記絶縁膜で構成され、前記第１の絶縁領域よりも高さが低い第２の絶縁領域を形成する工程と、
前記第１のシリコン膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極を順次積層して第１の不揮発性メモリセルを形成し、前記第２のシリコン膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極を順次積層して前記第１の不揮発性メモリセルとチャネル幅方向が同じ第２の不揮発性メモリセルを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記シリコンゲルマニウム膜を選択的に除去して生じた空隙内に絶縁膜を埋め込むことにより、前記第１および第２の絶縁領域を形成する工程において、前記溝は前記絶縁膜で埋め込まれ、
前記溝内の前記絶縁膜を反応性イオンエッチングにより除去する工程をさらに含み、この工程の際に、前記反応性イオンエッチングにより、前記第１および第２の活性領域の上部が曲率が正の表面形状を有するように、前記第１および第２のシリコン膜は加工されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリセル、特に、トンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜、制御電極が順次積層されてなる構造を含む不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化／製造コスト削減が新たな市場を開拓する好循環を実現している。
【０００３】
特にＮＡＮＤ型フラッシュメモリは複数の活性領域（ＡＡ）がゲートコンダクタ（ＧＣ）を共有することで、最小加工寸法をＦとするときセル面積が４Ｆ2 となる実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が勧められている。ＮＡＮＤ型フラッシュメモリは、このような微細化に伴うビットあたりの価格低減により、上記ＵＳＢメモリ、シリコンオーディオ等のストレージ用途に広く用いられるようになってきており、今後はＨＤＤ等のメインメモリの置換えが進むと予測されている。そのため、近年、ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも７０ｎｍ以下に達している。微細化に伴い技術的難度も急激に高まってきてはいるものの、今後も１．５年に面積が約１／２になる急激な微細化が進展していくことが要求されている。
【０００４】
しかし、フラッシュメモリの微細化を今後も進めていくには多くの課題がある。以下に課題を列挙する。
【０００５】
（１）急激な微細化で、フローティングゲート、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造あるいはＳＯＮＯＳ（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）構造等の複雑な膜構造を作りこむことが困難になってきている。
【０００６】
（２）微細化に伴い、素子の寸法が小さくなるために、ショートチャネル効果やナローチャネル効果が急激に悪化し、不揮発性メモリの信頼性確保、高速動作が世代毎に困難になってきている。
【０００７】
（３）微細化に伴い、素子の寸法が小さくなるため、今後原子数の統計的ばらつき等が素子特性、あるいは素子特性のばらつきを悪化させることが予測される。
【０００８】
これらの課題により、単純な水平面内での微細化による高集積度化のみに頼っては、今後継続的に集積度を向上させていくことは困難になる可能性が高い。
【０００９】
そこで、リソグラフィ技術による微細化に全面的に頼らなくても、メモリ素子の高集積化を実現できる半導体メモリの構造として積層型メモリが検討されている。
【００１０】
積層型メモリとしては、各メモリ層を順次積み上げていく方法が提案され（特許文献１）、一部量産が行われているものもあるが、メモリ層を複数層積層する場合、少なくとも各層に電気的に接続するためのコンタクトの形成工程とコンタクトを開口するための回路面積が必要であるという問題がある。また、メモリ層数が増えていくと、各メモリ層を形成するための成膜工程が、メモリ層数に比例して増大すると共に、積層されるセル部と周辺回路部との段差が増大し、リソグラフィ工程やＣＭＰ工程への負荷が増大するという問題もある。さらに、積層膜の応力による基板変形による加工精度低下、あるいは結晶欠陥発生等の問題もある。
【特許文献１】特開平０７−２３５６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、リソグラフィ技術による微細化に全面的に頼らなくても、不揮発性メモリセルの集積度を容易に向上させることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様による半導体装置は、半導体基板上に設けられた第１の絶縁領域と、前記第１の絶縁領域上に設けられた第１の活性領域と、前記第１の活性領域に設けられ、トンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極が順次積層された構造を含む、第１の不揮発性メモリセルと、前記半導体基板上に前記第１の絶縁領域に隣接して設けられ、かつ、前記第１の不揮発性メモリセルのチャネル幅方向において、前記第１の絶縁領域よりも上面の高さが低い第２の絶縁領域と、前記第２の絶縁領域上に設けられ、かつ、前記チャネル幅方向において、前記第１の絶縁領域よりも上面の高さが低い第２の活性領域と、前記第２の活性領域に設けられ、前記第１の不揮発性メモリセルとチャネル幅方向が同じであり、トンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極が順次積層された構造を含む、第２の不揮発性メモリセルとを具備してなることを特徴とする。
【００１３】
本発明の一態様による半導体装置の製造方法は、半導体基板上にシリコンゲルマニウム膜を形成する工程と、前記シリコンゲルマニウム膜上に第１のシリコン膜を形成する工程と、前記第１のシリコン膜を貫通し、前記シリコンゲルマニウム膜の途中まで達する溝を形成する工程と、前記溝の側壁に絶縁膜を形成する工程と、前記溝の底部に第２のシリコン膜を選択的に形成する工程と、前記シリコンゲルマニウム膜を選択的に除去する工程と、前記シリコンゲルマニウム膜を選択的に除去して生じた空隙内に絶縁膜を埋め込むことにより、前記第１のシリコン膜下に前記絶縁膜で構成された第１の絶縁領域を形成し、前記第２のシリコン膜下に前記絶縁膜で構成され、前記第１の絶縁領域よりも高さが低い第２の絶縁領域を形成する工程と、前記第１のシリコン膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極を順次積層して第１の不揮発性メモリセルを形成し、前記第２のシリコン膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜および制御電極を順次積層して前記第１の不揮発性メモリセルとチャネル幅方向が同じ第２の不揮発性メモリセルを形成する工程とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、リソグラフィ技術による微細化に全面的に頼らなくても、不揮発性メモリセルの集積度を容易に向上させることができる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１６】
（第１の実施形態）
図１−図１０は、実施形態のＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図である。これらの断面図は、チャネル幅方向（ビット線方向）の断面図である。なお、本実施形態では活性領域（ＡＡ）の形状は矩形状とするので、図１−図１０は、活性領域の長手方向と直交する断面図でもある。また、不揮発性メモリセルはＭＯＮＯＳ（ＳＯＮＯＳ）型不揮発性メモリセルである。
【００１７】
［図１］
半導体基板１０１上に、周辺回路部のトランジスタを構成する低電圧回路のゲート酸化膜１０２、高電圧回路のゲート酸化膜１０３およびｎ型多結晶シリコン膜１０４、シリコン酸化膜１０５を形成する。ここでは、半導体基板１０１はシリコン基板とするが、他の半導体基板でも構わない。
【００１８】
公知のリソグラフィ技術および反応性イオンエッチング（ＲＩＥ（Reactive Ion Etching））技術により、セル領域のシリコン酸化膜１０５、n型多結晶シリコン膜１０４およびゲート酸化膜１０２を除去し、その後、半導体基板１０１を６０ｎｍエッチバックすることで、セル領域となるトレンチを形成する。基板全面上にＣＶＤシリコン酸化膜１０６を形成し、その後、エッチバックにより、ＣＶＤシリコン酸化膜１０６を前記トレンチの側面にのみ残存せしめる。
【００１９】
［図２］
前記トレンチの底部（Ｓｉ）をシードに用いたエピタキシャル成長により、前記トレンチの底部上に、エピタキシャルシリコンゲルマニウム膜（エピＳｉＧｅ膜）１０７、第１のエピタキシャルシリコン膜（第１のエピＳｉ膜）１０８を順次形成する。エピＳｉＧｅ膜１０７の厚さは、例えば、１２０ｎｍである。第１のエピＳｉ膜１０８の厚さは、例えば、２５ｎｍである。
【００２０】
熱酸化により、エピＳｉＧｅ膜１０７および第１のエピＳｉ膜１０８の露出表面にシリコン熱酸化膜１０９を形成する。シリコン熱酸化膜１０９の厚さは、例えば、２５ｎｍである。基板全面上にシリコン窒化膜１１０を形成する。シリコン窒化膜１１０の厚さは、例えば、８０ｎｍである。
【００２１】
周辺回路の領域を加工して、ＳＴＩ（Shallow Trench Isolation）領域を形成する。ＳＴＩ領域の形成工程は、公知のリソグラフィ技術およびＲＩＥ技術により、シリコン窒化膜１１０、シリコン酸化膜１０５、ｎ型多結晶シリコン膜１０４、ゲート酸化膜１０２，１０３、半導体基板１０１を加工してアイソレーション溝を形成する工程と、アイソレーション溝を埋め込むように全面上に素子分離絶縁膜１１１を形成する工程と、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより表面を平坦化する工程とを含む。素子分離絶縁膜１１１は、例えば、ＴＥＯＳ／Ｏ3 膜である。
【００２２】
［図３］
公知のリソグラフィ技術およびＲＩＥ技術により、セル部のシリコン窒化膜１１０、シリコン熱酸化膜１０９、第１のエピＳｉ膜１０８およびエピＳｉＧｅ膜１０７を加工して、トレンチを形成する。このトレンチは、シリコン窒化膜１１０、シリコン熱酸化膜１０９、第１のエピＳｉ膜１０８を貫通し、エピＳｉＧｅ膜１０７の途中まで達している。ここでは、エピＳｉＧｅ膜１０７は５０ｎｍ堀り込まれている。図３には、五つのトレンチが示されている。
【００２３】
［図４］
前記トレンチの側壁にシリコン酸化膜１１２を形成する。シリコン酸化膜１１２を形成する工程は、前記トレンチの側壁が覆われるように全面上にシリコン酸化膜１１２を形成する工程と、シリコン酸化膜１１２の全面をエッチングして、前記トレンチの側壁に残置させる工程とを含む。図４には、前記トレンチの側壁全体にシリコン酸化膜１１２が形成されている様子が示されているが、前記トレンチのエピタキシャルシリコンゲルマニウム膜１０７の側壁のみにシリコン酸化膜１１２を形成しても構わない。
【００２４】
［図５］
エピＳｉＧｅ膜１０７をシードに用いたエピタキシャル成長により、前記トレンチの底部に第２のエピＳｉ膜１１３を選択的に形成する。第２のエピＳｉ膜１１３の厚さは、例えば、２０ｎｍである。
【００２５】
半導体基板１０１がシリコン基板の場合、結晶面方位が１００）面のシリコン基板よりも、（１１０）面のシリコン基板の方が適している。その理由は、（１１１）面のファセット（ｆａｃｅｔ）が生じにくいからである。
【００２６】
第１のエピＳｉ膜１０８は、エピＳｉＧｅ膜１０７と第２のエピＳｉ膜１１３との界面よりも高さが低くなるように形成され、第２のエピＳｉ膜１１３の上面は第１のエピＳｉ膜１０８の下面よりも低くなる。その結果、図５に示すように、チャネル幅方向の断面においては、複数の第１のエピＳｉ膜１０８と複数の第２のエピＳｉ膜１１３（図５ではそれぞれ五つ）とは千鳥状に配置された活性領域パターンを構成する。
【００２７】
このように第１のエピＳｉ膜１０８（第１の活性領域）と第２のエピＳｉ膜１１３（第２の活性領域）が接しないように、第１のエピＳｉ膜１０８と第２のエピＳｉ膜１１３とを上下方向（トレンチ深さ方向））にずらして三次元的に配置することで、素子分離絶縁膜を形成せずともチャネル幅方向（ビット線方向）に隣接する活性領域を分離することができる。ここで、チャネル幅方向（ビット線方向）に隣接する第１のエピＳｉ膜１０８と第２のエピＳ膜１１３との間の距離は、シリコン酸化膜１１２のチャネル幅方向（ビット線方向）の寸法となり、最小化加工寸法Ｆよりも十分に小さい。
【００２８】
したがって、チャネル幅方向（ビット線方向）に隣接する第１のエピＳｉ膜１０８と第２のエピＳ膜１１３を２Ｆよりも狭い幅内に形成することができ、通常の活性領域の幅がほぼFに限定される通常のフラッシュメモリに比べて、ＭＯＮＯＳ（ＳＯＮＯＳ）構造を作りこむことが容易になる。このように本実施形態によれば、素子分離絶縁膜による単純なリソグラフィ技術による水平面内での素子分離のみに頼らずに、隣接する活性領域を上下方向にずらして三次元的に配置するという素子分離を併用することで、リソグラフィ技術による微細化に全面的に頼らなくても、不揮発性メモリセルの集積度を容易に向上させることができるようになり、これにより、今後継続的に不揮発性メモリセルの集積度を向上させていくことが可能となる。
【００２９】
［図６］
公知のリソグラフィ技術およびＲＩＥ技術により、エピＳｉＧｅ膜１０７に繋がるスリット(不図示)をセル部に形成し、その後、選択性ウエットエッチングにより、エピＳｉＧｅ膜１０７を選択的に除去する。
【００３０】
［図７］
基板全面にＳＯＧ膜１１４を形成し、エピＳｉＧｅ膜１０７を除去して生じた空隙をＳＯＧ膜１１４で埋め込む。
【００３１】
［図８］
公知のＲＩＥ技術を用いて基板全面でＳＯＧ膜１１４および素子分離絶縁膜１１１をエッチバックして周辺回路のＳＴＩ領域の高さを調整する。
【００３２】
続いて、公知のリソグラフィ技術およびＲＩＥ技術により、セル部のＳＯＧ膜１１４およびシリコン酸化膜１１２をエッチバックして、活性領域（ＡＡ）となる第１および第２のエピＳｉ膜１１３，１０８の上面および側面を露出させると共に、第１および第２のエピＳｉ膜１１３，１０８の上部が曲率が正の表面形状を有するように、第１および第２のエピＳｉ膜１１３，１０８を加工する。このとき、ソースガスとして、例えば、ＣＦ4 とＯ2 の混合ガス、または、ＣＦ6 とＯ2 の混合ガスを用いることで、第１および第２のエピＳｉ膜１１３，１０８の上部が曲率が正の表面形状を有するように、第１および第２のエピＳｉ膜１１３，１０８を容易にＲＩＥ加工することができる。
【００３３】
［図９］
不揮発性メモリセルのトンネル絶縁膜、電荷蓄積絶縁膜および電荷ブロック絶縁膜を構成する積層絶縁膜１１５を形成する。積層絶縁膜１１５はシリコン膜１０８，１１３の露出面を覆うように形成する。ここでは、積層絶縁膜１１５として、トンネル絶縁膜となる厚さ３ｎｍのトンネル酸化膜、電荷蓄積絶縁膜となる厚さ５ｎｍのシリコン窒化膜、電荷ブロック絶縁膜となる厚さ１２ｎｍのアルミナ膜が順次積層されてなる積層絶縁膜を形成する。
【００３４】
積層絶縁膜１１５上に、制御電極となるＣＶＤ−ＴａＮ膜１１６を形成し、その後、基板全面に多結晶シリコン膜１１７を形成する。周辺回路部の多結晶シリコン膜１１７は周辺回路部のゲート電極となる。公知のリソグラフィ技術およびＲＩＥ技術により、多結晶シリコン膜１１７、積層絶縁膜１１５を順次加工して、周辺回路部のｎ型多結晶シリコン膜１０４に連通する貫通孔を周辺回路部の積層絶縁膜１１５に形成し、その後、基板全面に多結晶シリコン膜１１８を形成する。周辺回路部の多結晶シリコン膜１１８は周辺回路部のゲート電極となる。
【００３５】
［図１０］
公知のリソグラフィ技術およびＲＩＥ技術により、多結晶シリコン膜１１８，１１７、積層絶縁膜１１５、n型多結晶シリコン膜１０４を順次加工して、周辺回路のゲート電極１１７，１１８を形成し、さらに、サイドウォール絶縁膜１１９およびソース／ドレイン領域（不図示）を形成する。その後、周知の工程、つまり、層間絶縁膜１２１，１２２，１２３，１２４、コンタクトプラグ１２５（１２５ａ，１２５ｂ），１２６，１２７、配線１２８，１２９，１３０等を形成する工程を経て、半導体装置は完成する。
【００３６】
本実施形態のセルの断面構造について、通常のフラッシュメモリの１８ｎｍ世代と同じビット密度を実現できる形状を図１１、１４ｎｍ世代と同じビット密度を実現できる形状を図１２に示す。図１１において、Ｌ１−Ｌ３の代表的な値は、Ｌ１＝２０ｎｍ、Ｌ２＝２４ｎｍ、Ｌ３＝４８ｎｍである。図１２において、Ｌ１−Ｌ３の代表的な値は、Ｌ１＝１６ｎｍ、Ｌ２＝２０ｎｍ、Ｌ３＝３６ｎｍである。また、図１１において、素子特性のばらつきを小さくし、一様な動作電流を確保するためには、第１のエピＳｉ膜１０８の断面積と第２のエピＳｉ膜１１３の断面積は等しい方がよい。これは本メモリセルのトランジスタは完全空乏型であるため、第１のエピＳｉ膜１０８、第２のエピＳｉ膜１１３のいずれのエピＳｉ膜の断面全体がセルトランジスタのチャネルとなるからである。なお、エピＳｉ膜１０８，１１３の形成後の加工工程を容易に行う点では第１のエピＳｉ膜１０８のチャネル厚さＤ１（断面積）と第２のエピＳｉ膜１１３のチャネル厚さＤ２（断面積）は同じ方がよい。
【００３７】
また、本実施形態によれば、上から見た、チャネル幅方向（ビット線方向）において隣接する二つの活性領域間の距離を１０ｎｍ以下にすることができる。これは透過型電子顕微鏡（ＴＥＭ）にて確認できる。耐圧を高くする観点からは、隣接した活性領域間の距離は１０ｎｍよりも大きい方がよい。ここでの活性領域間の距離とは、図１１の１０８と１１３との距離に相当する。
【００３８】
なお、本発明は、上述した実施形態に限定されるものではない。例えば、上述した実施形態では、半導体基板としてシリコン基板を用いたが、レーザーアニール、あるいはＮｉ触媒法で結晶化させた多結晶シリコン膜、または単結晶シリコン膜をチャネルシリコンとして用いる半導体基板を用いても構わない。
【００３９】
また、ＭＯＮＯＳ（ＳＯＮＯＳ）構造を構成する複数の膜も本実施形態に記載された組み合わせに限定されるものでなく、本発明の主旨を損なわない限り、任意の組み合わせが可能である。具体的には、ＭＯＮＯＳ（ＳＯＮＯＳ）の電荷ブロック絶縁膜としてシリコン酸化膜、Ａｌ2 Ｏ3 膜、ＨｆＯ2 膜以外にもＬａ2 Ｏ3 膜、Ｐｒ2 Ｏ3 膜、Ｙ2 Ｏ3 膜、ＺｒＯ2 膜等の金属酸化膜、あるいは上記金属膜を複数種組み合わせた膜を用いることが可能であり、ＭＯＮＯＳ（ＳＯＮＯＳ）の電荷蓄積絶縁膜としてもシリコン窒化膜以外に、シリコン窒化膜/金属酸化膜積層膜や、nano-crystal入りシリコン窒化膜、あるいはnano-crystal入りシリコン酸化膜を用いることも可能である。また、ＭＯＮＯＳの制御電極としても用いる電極膜についても本実施形態に記載した以外にも、例えば、ｐ型多結晶シリコン膜、ＴｉＮ膜、Ｗ膜、ＷＳｉ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、ＰｒＳｉ膜、ＮｉＰｔＳｉ膜、ＰｔＳｉ膜、Ｐｔ膜、Ｒｕ膜、ＲｕＯ2 膜等を用いることも可能である。
【００４０】
さらに、エピＳｉＧｅ膜の選択エッチングについては本実施形態で示したウエットエッチング以外にダウンフローエッチングによっても可能である。
【００４１】
また、本実施形態では、不揮発性メモリがＮＡＮＤ型フラッシュメモリである場合を例にあげて説明したが、本発明は不揮発性メモリ自体だけではなく、不揮発性メモリを備えた音楽再生装置等の電子デバイスにも適用できる。本発明を用いることで、今後もメモリの継続的な集積度向上をはかることができるようになるため、様々な応用分野が広がっていくことが期待される。
【００４２】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４３】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００４４】
【図１】実施形態の半導体装置の製造方法を説明するための断面図。
【図２】図１に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図３】図２に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図４】図３に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図５】図４に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図６】図５に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図７】図６に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図８】図７に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図９】図８に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１０】図９に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１１】通常のフラッシュメモリの１８ｎｍ世代と同じビット密度を実現できる実施形態のセルの断面形状を示す断面図。
【図１２】通常のフラッシュメモリの１４ｎｍ世代と同じビット密度を実現できる実施形態のセルの断面形状を示す断面図。
【符号の説明】
【００４５】
１０１…半導体基板、１０２，１０３…ゲート酸化膜、１０４…ｎ型多結晶シリコン膜、１０５…シリコン酸化膜、１０６…ＣＶＤシリコン酸化膜、１０７…エピＳｉＧｅ膜、１０８…第１のエピＳｉ膜（第１の活性領域、第１のシリコン膜）、１０９…シリコン熱酸化膜、１１０…シリコン窒化膜、１１１…素子分離絶縁膜、１１２…シリコン酸化膜、１１３…第２のエピＳｉ膜（第２の活性領域、第２のシリコン膜）、１１４…ＳＯＧ膜、１１５…積層絶縁膜（トンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜）、１１５ＴＮ…トンネル絶縁膜、１１５ＣＴ…電荷蓄積絶縁膜、１１５ＣＢ…電荷ブロック絶縁膜、１１６…ＣＶＤ−ＴａＮ膜（制御電極）、１１７…多結晶シリコン膜（ゲート電極）、１１８…多結晶シリコン膜、１１９…サイドウォール絶縁膜、１２１，１２２，１２３，１２４…層間絶縁膜、１２５（１２５ａ，１２５ｂ），１２６，１２７…コンタクトプラグ、１２８，１２９，１３０…配線。
【図１】
2010087272.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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