(57)【要約】【目的】横型ＭＯＳＦＥＴにおいて、チップサイズと耐圧を変えずにオン抵抗を従来素子より低減することができる高耐圧で横型の半導体装置を提供すること。【解決手段】横型ＭＯＳＦＥＴ３０を第１横型ＭＯＳＦＥＴ部３１と第２横型ＭＯＳＦＥＴ部３２に分割し、それぞれを直列接続する。これにより、第１ｎ＋ソース領域５と第２ｎ＋ドレイン領域１３の間で保持されていた耐圧が、第１横型ＭＯＳＦＥＴ部３１の第１ｎ＋ソース領域５と第１ｎ＋ドレイン領域９間と、第２横型ＭＯＳＦＥＴ部３２の第２ｎ＋ソース領域１０と第２ｎ＋ドレイン領域７の間で保持する。  そのため、電界を二つに分けて保つ形となる上にｎ−ドリフト領域３の不純物濃度Ｃｎを分圧化前よりも高くすることが出来るので、デバイスサイズを変えずに、オン抵抗Ｒｏｎを減少させることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、該第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第１半導体領域の表面層に前記第２半導体領域と離して選択的に設けられた第２導電型の第３半導体領域と、前記第２半導体領域の表面層に選択的に設けられた第１導電型の第４半導体領域と、前記第１半導体領域の表面層で前記第２半導体領域と離し該第２半導体領域に対向し前記第２半導体領域と前記第３半導体領域の間に選択的に設けられた第１導電型の第５半導体領域と、前記第３半導体領域の表面層に前記第５半導体領域と離して選択的に設けられた第１導電型の第６半導体領域と、前記第１半導体領域の表面層に前記第３半導体領域と離して選択的に設けられた第１導電型の第７半導体領域と、前記第４半導体領域と前記第１半導体領域に挟まれた前記第２半導体領域上にゲート絶縁膜を介して設けられた第１ゲート電極と、前記第６半導体領域と前記第１半導体領域に挟まれた前記第３半導体領域上にゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２半導体領域および前記第４半導体領域に電気的に接して設けられた第１主電極と、前記第７半導体領域に電気的に接して設けられた第２主電極と、前記第４半導体領域と前記第５半導体領域および前記第６半導体領域にそれぞれ電気的に接して設けられた接続電極とを有することを特徴とする半導体装置。
【請求項２】
前記第５半導体領域が前記第１半導体領域と前記第２半導体領域のｐｎ接合を横切り前記第３半導体領域の表面層に前記第６半導体領域と離して選択的に設けられるかもしくは前記第６半導体領域と接して選択的に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体領域と前記第２半導体領域と前記第４半導体領域と前記第５半導体領域と前記第１主電極と前記接続電極および前記第１ゲート電極で第１横型ＭＯＳＦＥＴ部を構成し、前記第１半導体領域と前記第３半導体領域と前記第６半導体領域と前記第７半導体領域と前記接続電極と前記第２主電極および前記第２ゲート電極で第２横型ＭＯＳＦＥＴ部を構成し、前記接続電極が前記第１横型ＭＯＳＦＥＴ部と前記第２横型ＭＯＳＦＥＴ部を直列接続することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記接続電極が、前記第１横型ＭＯＳＦＥＴ部のドレイン電極と前記第２横型ＭＯＳＦＥＴ部のソース電極を兼ねることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、横型パワーＭＯＳＦＥＴなどの高耐圧で横型の半導体装置に関する。
【背景技術】
【０００２】
図６は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた従来の高耐圧の横型ＭＯＳＦＥＴの要部断面図である。ここでは、この横型ＭＯＳＦＥＴ７０は横型ＮチャネルＭＯＳＦＥＴである。ＳＯＩ基板８０は、支持基板５１上に酸化膜５２とｎ−ドリフト領域５３の順に積層した構成をしている。
図６に示すように、ｎ−ドリフト領域５３の表面層にｐベース領域５４が選択的に設けられ、ｐベース領域５４の表面層にｎ＋ソース領域５５が選択的に設けられている。また、ｎ−ドリフト領域５３の表面層にｐベース領域５４と離してｎ＋ドレイン領域５７が選択的に設けられている。ｎ＋ソース電極６２はｎ＋ソース領５５とｐベース領域５４に電気的に接している。ドレイン電極６３はｎ＋ドレイン領域５７に電気的に接している。
【０００３】
ｎ＋ソース領域５５とｎ−ドリフト領域５３に挟まれたｐベース領域５４上にはゲート絶縁膜６５を介してゲート電極５６が設けられている。
また、特許文献１において、第１の表面および第１の導電率タイプを有するドリフト領域と、第１の表面からドリフト領域中に広がる第１および第２の導電領域とを備えた、ＬＤＭＯＳ、ＬＩＧＢＴ、横型ダイオード、横型ＧＴＯ、横型ＪＦＥＴ、あるいは横型ＢＪＴなどの横型半導体デバイスにおいて、第１の半導体領域と第２の半導体領域の間に、第１の表面からドリフト領域中に広がる、第２の導電率タイプを有する１つまたは複数の追加領域を備えていることが記載されている。
【０００４】
この追加領域は、第１の半導体領域と第２の半導体領域の間に電流経路が確立されると、電界を第１の半導体領域と第２の半導体領域の間で分割する接合を形成している。そのためにドリフト領域のドーピング濃度を濃くすることができ、それによりデバイスのオン抵抗を小さくできることが開示されている。
【特許文献１】特表２００４−５０８６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図７は、図６の横型ＭＯＳＦＥＴ７０の各諸元とオン抵抗や耐圧（ブレークダウン電圧）の関係を説明するための模式図である。各諸元は、横型ＭＯＳＦＥＴ７０において、ｎ−ドリフト領域の長さＸ（ｐベース領域５４とｎ＋ドレイン領域５７の間の長さ）、ｎ−ドリフト領域の幅Ｙ（奥行きの長さ）、ｎ−ドリフト領域の深さＺ（酸化膜５２までの深さ）およびｎ−ドリフト領域の不純物濃度Ｃｎとする。
【０００６】
横型ＭＯＳＦＥＴ７０のオン抵抗をＲｏｎとすると、Ｒｏｎ∝Ｘ／（Ｙ・Ｚ）となる。また、ｎ−ドリフト領域５３の不純物濃度をＣｎとするとＲｏｎ∝１／Ｃｎとなる。従って、Ｒｏｎ∝（１／Ｃｎ）・（Ｘ／（Ｙ・Ｚ））となる。また、耐圧をＶＢとすると、Ｒｏｎ∝ＶＢ２．５の関係がある。
横型ＭＯＳＦＥＴの耐圧ＶＢを高耐圧に設計するためには、高電圧印加時にｎ−ドリフト領域の空乏層が伸びきらないよう、ｎ−ドリフト領域の長さＸを大きくする必要がある。また、耐圧ＶＢを高めるためには、ｎ−ドリフト領域の不純物濃度Ｃｎを小さくする必要がある。Ｘを大きくし、Ｃｎを小さくすると、Ｒｏｎが増大する。また、Ｘが大きくなるとチップサイズが大きくなる。
【０００７】
この発明の目的は、前記の課題を解決して、横型ＭＯＳＦＥＴにおいて、チップサイズと耐圧を変えずにオン抵抗を従来素子より低減することができる高耐圧で横型の半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、第１導電型の第１半導体領域（ドリフト領域）と、該第１半導体領域の表面層に選択的に設けられた第２導電型の第２半導体領域（第１ベース領域）と、前記第１半導体領域の表面層に前記第２半導体領域と離して選択的に設けられた第２導電型の第３半導体領域（第２ベース領域）と、前記第２半導体領域の表面層に選択的に設けられた第１導電型の第４半導体領域（第１ソース領域）と、前記第１半導体領域の表面層で前記第２半導体領域と離し該第２半導体領域に対向し前記第２半導体領域と前記第３半導体領域の間に選択的に設けられた第１導電型の第５半導体領域（第１ドレイン領域）と、前記第３半導体領域の表面層に前記第５半導体領域と離して選択的に設けられた第１導電型の第６半導体領域（第２ソース領域）と、前記第１半導体領域の表面層に前記第３半導体領域と離して選択的に設けられた第１導電型の第７半導体領域（第２ドレイン領域）と、前記第４半導体領域と前記第１半導体領域に挟まれた前記第２半導体領域上にゲート絶縁膜を介して設けられた第１ゲート電極と、前記第６半導体領域と前記第１半導体領域に挟まれた前記第３半導体領域上にゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２半導体領域に電気的に接続して設けられた第１主電極（ソース電極）と、前記第７半導体領域に電気的に接続して設けられた第２主電極（ドレイン電極）と、前記第５半導体領域および前記第６半導体領域にそれぞれ電気的に接続して設けられた接続電極とを有する構成とする。
【０００９】
また、前記第５半導体領域が前記第１半導体領域と前記第２半導体領域のｐｎ接合を横切り前記第６半導体領域と離すかもしくは接して前記第３半導体領域の表面層に選択的に設けられるとよい。
また、前記第１半導体領域、前記第２半導体領域、前記第４半導体領域、前記第５半導体領域および前記第１ゲート電極で第１横型ＭＯＳＦＥＴ部を構成し、前記第１半導体領域、前記第３半導体領域、前記第６半導体領域、前記第７半導体領域および前記第２ゲート電極で第２横型ＭＯＳＦＥＴ部を構成し、前記接続電極が前記第１横型ＭＯＳＦＥＴ部と前記第２横型ＭＯＳＦＥＴ部を直列接続するとよい。
【００１０】
また、前記接続電極が、前記第１横型ＭＯＳＦＥＴ部のドレイン電極と前記第２横型ＭＯＳＦＥＴ部のソース電極を兼ねることよい。
【発明の効果】
【００１１】
この発明によれば、従来の横型ＭＯＳＦＥＴを第１横型ＭＯＳＦＥＴ部と第２横型ＭＯＳＦＥＴ部に分割し、それぞれを直列接続することで、従来の横型ＭＯＳＦＥＴのｎ＋ソース領域とｎ＋ドレイン領域の間で保持されていた耐圧が、本発明の第１横型ＭＯＳＦＥＴ部の第１ｎ＋ソース領域と第１ｎ＋ドレイン領域間と、第２横型ＭＯＳＦＥＴ部の第２ｎ＋ソース領域と第２ｎ＋ドレイン領域の間で分圧化して保持する形となる。
【００１２】
それによって、電界を二つに分けて保つ形となる上にｎ−ドリフト領域の不純物濃度を分圧化前よりも高くすることが出来るので、デバイスサイズを変えずに、オン抵抗を減少させることができる。
本発明にかかる半導体装置によれば、従来の横型ＭＯＳＦＥＴと比較して同等の耐圧を有しながら、従来よりも大きな電流能力を有することができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態を以下の実施例で説明する。以下の説明では第１導電型をｐ型、第２導電型をｎ型としたが逆にしても構わない。
【実施例１】
【００１４】
図１は、この発明の第１実施例の半導体装置の要部断面図である。図１に示すように、本発明の横型ＭＯＳＦＥＴ３０がＳＯＩ基板４０上に製作されている。ＳＯＩ基板４０は、支持基板１上に酸化膜２とｎ−ドリフト領域３の順に積層した構成をしている。
ｎ−ドリフト領域３の表面層にそれぞれ離して第１ｐベース領域４と第２ｐベース領域８が選択的に設けられている。第１ｐベース領域４の表面層には第１ｎ＋ソース領域５が選択的に設けられている。第２ｐベース領域８の表面層と、これと隣接し第１ｎ＋ソース領域５と対向してｎ−ドレイン領域３の表面層に第１ｎ＋ドレイン領域５が選択的に設けられている。第２ｐベース領域８の表面層に第１ｎ＋ドレイン領域５と離して第２ｎ＋ソース領域１０が選択的に設けられている。第２ｐベース領域８と離してｎ−ドレイン領域３の表面層に第２ｎ＋ドレイン領域７が選択的に設けられている。
【００１５】
第１ｎ＋ソース領域５とｎ−ドリフト領域３に挟まれた第１ｐベース領域４上にはゲート絶縁膜１５を介して第１ゲート電極６が設けられている。第２ｎ＋ソース領域１０とｎ−ドリフト領域３に挟まれた第２ｐベース領域８上にはゲート絶縁膜１６を介して第２ゲート電極１１が設けられている。
第１ｎ＋ソース領域５および第１ｐベース領域４に電気的に接して第１ソース電極１２が設けられている。第１ｎ＋ドレイン領域５と第２ｐベース領域８および第２ｎ＋ソース領域１０とに電気的に接して第１ドレイン電極と第２ソース電極とを兼ねる接続電極１４が設けられている。第２ｎ＋ドレイン領域７と電気的に接して第２ドレイン電極１３が設けられている。第１ソース電極１２が横型ＭＯＳＦＥＴ３０のソース電極となり、第２ドレイン電極１３が横型ＭＯＳＦＥＴ３０のドレイン電極となる。
【００１６】
この横型ＭＯＳＦＥＴ３０は第１横型ＭＯＳＦＥＴ部３１と第２横型ＭＯＳＦＥＴ部３２で構成され、第１横型ＭＯＳＦＥＴ部３１の各電極は第１ソース電極１２、第１ドレイン電極（接続電極１４）および第１ゲート電極６であり、第２横型ＭＯＳＦＥＴ部３２の各電極は、第２ソース電極（接続電極１４）、第２ドレイン電極１３および第２ゲート電極１１である。
【００１７】
第１ドレイン電極と第２ソース電極を兼ねる接続電極１４は第１横型ＭＯＳＦＥＴ部３１と第２横型ＭＯＳＦＥＴ部３２を直列に接続する働きをしている。
図２は、この発明の横型ＭＯＳＦＥＴの動作を説明するための説明図である。
まず、本発明の横型ＭＯＳＦＥＴ３０のオフ状態について説明する。図２に示すように、図１で示すように、横型ＭＯＳＦＥＴ３０は、第１横型ＭＯＳＦＥＴ部３１と第２横型ＭＯＳＦＥＴ部３２が直列に接続され、同一の半導体基板（ｎ−ドリフト領域３）に形成された構成をしている。
【００１８】
横型ＭＯＳＦＥＴ３０のソース電極（第１ソース電極１２）とドレイン電極（第２ドレイン電極１３）の間に電圧Ｖｏを印加する。第１横型ＭＯＳＦＥＴ部３１のｎ−ドリフト領域３に広がる空乏層１７の伸びは（１／２）Ｖｏの電圧で第１横型ＭＯＳＦＥＴ部３１の第１ｎ＋ドレイン領域９に到達し、Ｖｏの電圧で第２横型ＭＯＳＦＥＴ部３２のｎ−ドリフト領域３に広がる空乏層１７の伸びはＶｏの電圧で第２横型ＭＯＳＦＥＴ部３２の第２ドレイン領域１３、即ち横型ＭＯＳＦＥＴ３０のドレイン領域に到達する。
【００１９】
そのため、第１横型ＭＯＳＦＥＴ部３１で受け持つ電圧と第２横型ＭＯＳＦＥＴ部３２で受け持つ電圧はそれぞれ（１／２）Ｖｏとなる。
このことから、第１横型ＭＯＳＦＥＴ部３１および第２横型ＭＯＳＦＥＴ部３２の耐圧は横型ＭＯＳＦＥＴ３０の耐圧ＶＢの半分でよいことになる。横型ＭＯＳＦＥＴ３０の半分の耐圧となることから、第１および第２横型ＭＯＳＦＥＴ部３１、３２を構成するｎ−ドリフト領域３の不純物濃度Ｃｎを高くすることができる。また、不純物濃度Ｃｎを高くできることと、横型ＭＯＳＦＥＴ３０の半分の耐圧にすることによって、本発明の第１および第２横型ＭＯＳＦＥＴ部３１、３２を合わせたｎ−ドリフト領域３の横方向の長さＸ１＋Ｘ２を従来の横型ＭＯＳＦＥＴのドリフト領域の横方向の長さＸと同じにできる。
【００２０】
このように、本発明の横型ＭＯＳＦＥＴ３０では不純物濃度Ｃｎを従来の横型ＭＯＳＦＥＴ７０より高くできるので、耐圧とチップサイズを同じにした場合、本発明の横型ＭＯＳＦＥＴ３０のオン抵抗Ｒｏｎを小さくすることができる。
つぎに、本発明の横型ＭＯＳＦＥＴ３０をオンさせる場合を説明する。ソース電極（第１ソース電極１２）とドレイン電極（第２ドレイン電極１３）の間に電圧を印加し、第１ゲート電極６と、第２ゲート電極１１にそれぞれの第１、第２横型ＭＯＳＦＥＴ部３１、３２のゲート閾値電圧以上のゲート電圧を印加することで、第１および第２横型ＭＯＳＦＥＴ部３１、３２を同時にオンさせることができる。但し、第２横型ＭＯＳＦＥＴ部３２をオンさせるためには、第２ゲート電極１１の電位を第２ソース電極（接続電極１４）の電位に対してゲート閾値電圧以上にする必要がある。
【００２１】
また、本発明の横型ＭＯＳＦＥＴ３０において、オン抵抗Ｒｏｎを小さくできることにより、大きなドレイン電流を流すことができる。
図１では、第１ｎ＋ドレイン領域９を第２ｐベース領域４からｎ−ドリフト領域３に渡って配置したが、図３に示すように、第１ｎ＋ドレイン領域９を第２ｐベース領域８に配置しないでｎ−ドリフト領域３内の表面層に配置してもよい。この場合、第２ｐベース領域８とｎ−ドリフト領域３のｐｎ接合露出部を絶縁膜１９で被覆して接続電極１４がｐｎ接合に接しないようにすると耐圧的に好ましい。
【００２２】
図１では、第１ｎ＋ドレイン領域９と第２ｎ＋ソース領域１０を分離したが、図４に示すように、それぞれを接続したｎ＋領域１９を配置しても構わない。この場合には、ｎ＋領域１９を貫通するｐ＋領域２０を設けて、接続電極１４と第２ｐベース領域８を電気的に接続するとよい。
【実施例２】
【００２３】
図５は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、第１ｎ＋ドレイン領域９と第２ｎ＋ドレイン領域７の周囲にｎバッファ領域２１、２２を設けた点である。こうすることで、第１横型ＭＯＳＦＥＴ部３１と第２横型ＭＯＳＦＥＴ部３２のｎ−ドリフト領域の長さＸ３、Ｘ４を短縮することができて、図１に比べてチップサイズの縮小とオン抵抗の低減を同時に図ることができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】本発明の横型ＭＯＳＦＥＴの動作を説明するための説明図
【図３】図１とは異なる構成の横型ＭＯＳＦＥＴの要部断面図
【図４】図１とは異なる構成の横型ＭＯＳＦＥＴの要部断面図
【図５】この発明の第２実施例の半導体装置の要部断面図
【図６】ＳＯＩ基板を用いた従来の高耐圧の横型ＭＯＳＦＥＴの要部断面図
【図７】図６の横型ＭＯＳＦＥＴ７０の各諸元とオン抵抗や耐圧の関係を説明するための模式図
【符号の説明】
【００２５】
１    支持基板
２    酸化膜
３    ｎ−ドリフト領域
４    第１ｐベース領域
５    第１ｎ＋ソース領域
６    第１ゲート電極
７    第２ｎ＋ドレイン領域
８    第２ｐベース領域
９    第１ｎ＋ドレイン領域
１０    第２ｎ＋ソース領域
１１    第２ゲート電極
１２    ソース電極
１３    ドレイン電極
１４    接続電極
１５、１６  ゲート絶縁膜
１７    空乏層
１８    絶縁膜
１９    ｎ＋領域
２０    ｐ＋領域
３０    横型ＭＯＳＦＥＴ
３１    第１横型ＭＯＳＦＥＴ部
３２    第２横型ＭＯＳＦＥＴ部
４０    ＳＯＩ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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