(57)【要約】【課題】トップコンタクト型と同様のコンタクト抵抗を実現し、かつボトムコンタクト型なみの微細構造の作製を可能とする。【解決手段】ゲート電極１１と、前記ゲート電極１１上に形成されたゲート絶縁膜１２と、前記ゲート絶縁膜１２上に離間して形成されたソース・ドレイン電極１３、１４と、前記ソース・ドレイン電極１３、１４間の前記ゲート絶縁膜１２に形成されていて且つ前記各ソース・ドレイン電極１３、１４の下面側に入り込んで形成された凹部１５と、前記凹部１５に形成された半導体層１６を有し、前記各ソース・ドレイン電極１３、１４の下面の一部と前記半導体層１６の両端側上面が接続されている。【選択図】図１
2010087063.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に離間して形成されたソース・ドレイン電極と、
前記ソース・ドレイン電極間の前記ゲート絶縁膜に形成されていて且つ前記各ソース・ドレイン電極の下面側に入り込んで形成された凹部と、
前記凹部に形成された半導体層を有し、
前記各ソース・ドレイン電極の下面の一部と前記半導体層の両端側上面が接続されている
半導体装置。
【請求項２】
前記半導体層は有機半導体からなる
請求項１記載の半導体装置。
【請求項３】
前記半導体層は前記ソース・ドレイン電極の側部にも形成されている
請求項１記載の半導体装置。
【請求項４】
ゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート電極上方の両側における前記ゲート絶縁膜上に離間して形成されたスペーサ膜と、
前記各スペーサ膜上で対向する側に張り出して形成されたソース・ドレイン電極と、
前記スペーサ膜間の前記ゲート絶縁膜上に形成されていて且つ前記各ソース・ドレイン電極の下面側に入り込んで形成された半導体層を有し、
前記各ソース・ドレイン電極の下面の一部と前記半導体層の両端側上面が接続されている
半導体装置。
【請求項５】
前記半導体層は有機半導体からなる
請求項４記載の半導体装置。
【請求項６】
前記半導体層は前記ソース・ドレイン電極の側部にも形成されている
請求項４記載の半導体装置。
【請求項７】
基板上に形成されたゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にソース・ドレイン電極を離間して形成する工程と、
前記ソース・ドレイン電極間の前記ゲート絶縁膜に前記各ソース・ドレイン電極の下面側に入り込む凹部を形成する工程と、
前記凹部に前記各ソース・ドレイン電極の下面の一部と接続する半導体層を形成する工程と
を順に有する半導体装置の製造方法。
【請求項８】
基板上に形成されたゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にスペーサ膜を形成する工程と、
前記スペーサ膜上にソース・ドレイン電極を離間して形成する工程と、
前記ソース・ドレイン電極間の前記スペーサ膜を除去するとともに、前記各ソース・ドレイン電極の下面側に入り込むように前記スペーサ膜を除去して凹部を形成する工程と、
前記凹部に前記各ソース・ドレイン電極の下面の一部と接続する半導体層を形成する工程と
を順に有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機半導体層を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
有機半導体を用いた半導体装置は、従来の無機半導体を用いた半導体装置に比べて、低コストの製造プロセスが可能であり、その結果、低コストで半導体装置を提供できるという利点がある。また、半導体装置のフレキシブル化などが期待されている。有機半導体材料としては、ポリチオフェン、ペンタセン、ルブレンなど幅広い材料が研究されており、アモルファスシリコン並みの移動度が得られることが報告されているものもある。
【０００３】
有機半導体を用いた半導体装置の素子構造としては、以下のような構造が提案されている。例えば、ＢＣＢＧ（ボトムコンタクト・ボトムゲート）型、ＢＣＴＧ（ボトムコンタクト・トップゲート）型、ＴＣＢＧ（トップコンタクト・ボトムゲート）型、ＴＣＴＧ（トップコンタクト・トップゲート）型の構造である。このうちＢＣＢＧ型およびＴＣＢＧ型の素子構造が良く研究されている。
通常ボトムコンタクト型の構造は電極形成後、半導体層を作製するプロセスを取る。本明細書では便宜上、電極パターンを形成した後に半導体層を形成するタイプをボトムコンタクト型、半導体層を形成した後に電極パターンを形成するタイプをトップコンタクト型と定義する。そして、ＢＣＢＧ型の構造は電極パターンを形成した後に半導体層を形成することから、電極と絶縁膜が必ず接しているという特徴を有する。
【０００４】
同様の膜形成プロセスによって形成された半導体層の場合、ＴＣＢＧ型の素子構造は、ＢＣＢＧ型の素子構造と比較して高めの移動度がでやすい傾向がある。実際に有機半導体装置のなかで高移動度が報告されているものはＴＣＢＧ型の素子構造のものが大半である。
【０００５】
ＴＣＢＧ型の素子構造がＢＣＢＧ型の素子構造に比べ高い実効移動度がでやすいのは、ソース・ドレイン電極と半導体層間のコンタクト抵抗がＢＣＢＧ型の素子構造と比較して低い傾向にあることが要因のひとつと考えられる（例えば、非特許文献１参照）。
【０００６】
一方、ＴＣ型の電極構造はシャドーマスクを利用して電極を蒸着する方法が主であるため、ＢＣ型の電極構造に比べ微細化しにくく、微細化を考えるとＢＣ型の電極構造がプロセス上望まれる傾向にある。
【０００７】
しかし、微細化をすることで、ソース・ドレイン間のチャネル長の長さが短くなればなるほどソース・ドレイン電極および半導体層間のコンタクト抵抗の影響が大きくなり、実効移動度が減少することが多々あった。
【０００８】
【非特許文献１】Solid-State Electronics 47(2003)p.259-262
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、半導体装置の微細化と、コンタクト抵抗の低減とが、同時に実現することが困難な点である。
【００１０】
本発明は、ＴＣ型と同様のコンタクト抵抗を実現し、かつＢＣ型なみの微細構造の作製を可能とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置（第１半導体装置）は、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に離間して形成されたソース・ドレイン電極と、前記ソース・ドレイン電極間の前記ゲート絶縁膜に形成されていて且つ前記各ソース・ドレイン電極の下面側に入り込んで形成された凹部と、前記凹部に形成された半導体層を有し、前記各ソース・ドレイン電極の下面の一部と前記半導体層の両端側上面が接続されている。
【００１２】
本発明の第１半導体装置では、ソース・ドレイン電極間のゲート絶縁膜に各ソース・ドレイン電極の下面側に入り込む凹部が形成されている。よって、凹部に形成された半導体層は、各ソース・ドレイン電極の下面の一部とその半導体層の両端側上面が接続される。すなわち、ソース・ドレイン電極がゲート絶縁膜上に接続して形成されているボトムコンタクト型の電極構造でありながら、実質的にはソース・ドレイン電極の下面に半導体層が接続するトップコンタクト型の電極構造となっている。
【００１３】
本発明の半導体装置（第２半導体装置）は、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート電極上方の両側における前記ゲート絶縁膜上に離間して形成されたスペーサ膜と、前記各スペーサ膜上で対向する側に張り出して形成されたソース・ドレイン電極と、前記スペーサ膜間の前記ゲート絶縁膜上に形成されていて且つ前記各ソース・ドレイン電極の下面側に入り込んで形成された半導体層を有し、前記各ソース・ドレイン電極の下面の一部と前記半導体層の両端側上面が接続されている。
【００１４】
本発明の第２半導体装置では、スペーサ膜間のゲート絶縁膜上に各ソース・ドレイン電極の下面側に入り込んで半導体層が形成されていることから、半導体層の両端側上面が各ソース・ドレイン電極の下面の一部と接続される。すなわち、ソース・ドレイン電極がゲート絶縁膜上に接続して形成されているボトムコンタクト型の電極構造でありながら、実質的にはソース・ドレイン電極の下面に半導体層が接続するトップコンタクト型の電極構造となっている。
【００１５】
本発明の半導体装置の製造方法（第１製造方法）は、基板上に形成されたゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にソース・ドレイン電極を離間して形成する工程と、前記ソース・ドレイン電極間の前記ゲート絶縁膜に前記各ソース・ドレイン電極の下面側に入り込む凹部を形成する工程と、前記凹部に前記各ソース・ドレイン電極の下面の一部と接続する半導体層を形成する工程とを順に有する。
【００１６】
本発明の半導体装置の第１製造方法では、ソース・ドレイン電極間のゲート絶縁膜に各ソース・ドレイン電極の下面側に入り込む凹部を形成し、その凹部に各ソース・ドレイン電極の下面の一部と接続する半導体層を形成する。半導体層の上面の一部とソース・ドレイン電極の下面の一部とが接続する構成となり、その接続部分では、実質的にトップコンタクト型のソース・ドレイン電極となる。また、ソース・ドレイン電極は、ゲート絶縁膜上に接続して形成されるので、ボトムコンタクト型の電極構造ともなる。
【００１７】
本発明の半導体装置の製造方法（第２製造方法）は、基板上に形成されたゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にスペーサ膜を形成する工程と、前記スペーサ膜上にソース・ドレイン電極を離間して形成する工程と、  前記ソース・ドレイン電極間の前記スペーサ膜を除去するとともに、前記各ソース・ドレイン電極の下面側に入り込むように前記スペーサ膜を除去して凹部を形成する工程と、前記凹部に前記各ソース・ドレイン電極の下面の一部と接続する半導体層を形成する工程とを順に有する。
【００１８】
本発明の半導体装置の第２製造方法では、ソース・ドレイン電極が対向する側のスペーサ膜にソース・ドレイン電極の下面の一部を露出させる凹部を形成し、その凹部に入り込んで各ソース・ドレイン電極の下面の一部と接続する半導体層を形成する。このため、半導体層の上面の一部とソース・ドレイン電極の下面の一部とが接続する構成となり、その接続部分では、実質的にトップコンタクト型のソース・ドレイン電極となる。また、ソース・ドレイン電極は、ゲート絶縁膜上にスペーサ膜を介して接続して形成されるので、ボトムコンタクト型の電極構造ともなる。
【発明の効果】
【００１９】
本発明の各半導体装置は、トップコンタクト型と同等なソース・ドレイン電極と半導体層の配置が可能になるので、コンタクト抵抗が低くなり、実効移動度の向上が可能になるという利点がある。また、ボトムコンタクト型の電極構造ともなっているので、微細なゲート長を形成することが可能になり、素子の微細化が可能になるという利点がある。
【００２０】
本発明の半導体装置の各製造方法は、トップコンタクト型と同等なソース・ドレイン電極と半導体層の配置を可能とするので、コンタクト抵抗が低くなり、実効移動度の向上が可能になるという利点がある。また、ボトムコンタクト型の電極構造ともなっているので、微細なゲート長を形成することが可能になり、素子の微細化が可能になるという利点がある。
【発明を実施するための最良の形態】
【００２１】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
１．第１の実施の形態（半導体装置の第１構成例）。
２．第２の実施の形態（半導体装置の第２構成例）。
３．第３の実施の形態（半導体装置の第１製造方法）。
４．第４の実施の形態（半導体装置の第２製造方法）。
【００２２】
＜１．第１の実施の形態＞
［半導体装置の第１構成例］
本発明の半導体装置に係る第１の実施の形態（半導体装置の第１構成例）を、図１の概略構成断面図によって説明する。
【００２３】
図１に示すように、第１半導体装置１は、ゲート電極１１を有する。このゲート電極１１は、基板１０上に形成されている。上記基板１０には、半導体基板上に絶縁層が形成されたもの、絶縁基板（例えば、ガラス基板、セラミックス基板、樹脂基板等）等であってもよい。
上記ゲート電極１１上にはゲート絶縁膜１２が形成されている。このゲート絶縁膜１２には、例えば、ポリオルガノシランやポリイミドを用いる。
上記ゲート絶縁膜１２上にはソース・ドレイン電極１３、１４が離間して形成されている。上記ソース・ドレイン電極１３、１４は、例えば金、プラチナ、銀、銅等の金属材料等で形成される。
【００２４】
上記ソース・ドレイン電極１３、１４間の上記ゲート絶縁膜１２には、上記ソース・ドレイン電極１３、１４の下面側に入り込む凹部１５が形成されている。この凹部１５は、例えば３ｎｍ以上、１００ｎｍ以下の深さが望ましく、より望ましくは５０ｎｍ以下の深さに形成されている。
上記凹部１５には、上記ソース・ドレイン電極１３、１４の下面端部に接触する半導体層１６が形成されている。例えば、上記半導体層１６は、上記凹部１５の深さと同等の膜厚に形成されている。
上記半導体層１３には、例えば、塗布法で形成することができる有機半導体が用いられている。上記有機半導体には、例えばＰｏｌｙ（３−ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ−２，５−ｄｉｙｌ）（Ｐ３ＨＴ）や６，１３−ｂｉｓ（ｔｒｉｉｓｏｐｒｏｐｙｌｓｉｌｙｌｅｔｈｙｎｙｌ）ｐｅｎｔａｃｅｎｅ（ＴＩＰＳペンタセン）等を用いる。
【００２５】
上記第１半導体装置１では、ソース・ドレイン電極１３、１４の下面側に形成される半導体層１６の部分の膜厚と、凹部１５の底面のゲート絶縁膜１２表面からソース・ドレイン電極１３、１４の下面までの高さＨとは、少なくとも同等であることが必要である。そして、例えば上記高さＨは、３ｎｍ以上、１００ｎｍ以下が望ましく、より望ましくは５０ｎｍ以下である。
その理由は以下の通りである。半導体層１６は、移動度を確保するために、最低限の膜厚として、３ｎｍ程度以上が必要である。すなわち、上記半導体層１６の膜厚は、３ｎｍよりも薄いと半導体層としての機能を十分に果たさなくなる。
また上記半導体層１６の膜厚は、１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて実効移動度の低下につながる。
例えば、ボトムコンタクト型では、半導体層１６中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。
さらに、上記ソース・ドレイン電極１３、１４の張り出し長さＤは、５０ｎｍから１００ｎｍ以上が好ましく、５０ｎｍよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上記凹部１５が等方性エッチングにより形成される場合には、張り出し長さＤの上限は、１００ｎｍ以内のエッチング長とする。なお、エッチング条件によってサイドエッチング量が調整できる場合には１００ｎｍ以内とする必要はない。ただし、ソース・ドレイン電極１３、１４がゲート絶縁膜１２に安定的に接続される状態が確保できる長さに設定されることは必要である。
【００２６】
また、上記ソース・ドレイン電極１３、１４をチオール修飾し、コンタクト抵抗を下げることもできる。チオール修飾を用いる場合、ソース・ドレイン電極１３、１４の電極材料を金などのチオール化合物と反応する金属材料とする。またチオール化合物を修飾することによって表面の撥水性が上昇することがあり、その結果、半導体層１６に対する電極の物理的な接触が弱くなることが考えられる。この場合は、上記ソース・ドレイン電極１３、１４の下面側のみマスクして、チオール修飾を施せばよい。
【００２７】
上記第１半導体装置１では、ソース・ドレイン電極１３、１４間のゲート絶縁膜１２に各ソース・ドレイン電極１３、１４の下面側に入り込む凹部１５が形成されている。よって、凹部１５に形成された半導体層１６は、各ソース・ドレイン電極１３、１４の下面の一部とその半導体層１６の両端側上面が接続される。すなわち、ソース・ドレイン電極１３、１４がゲート絶縁膜１２上に接続して形成されているボトムコンタクト型の電極構造でありながら、実質的にはソース・ドレイン電極１３、１４の下面に半導体層１６が接続するトップコンタクト型の電極構造となっている。
【００２８】
また、上記第１半導体装置１では、ソース・ドレイン電極１３、１４が直接にゲート絶縁膜１２に接続されているため、ソース・ドレイン電極１３、１４を半導体層１６よりも先に形成することが可能となる構成である。すなわち、半導体層１６にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極１３、１４の加工が可能となる構成である。
【００２９】
＜変形例１＞
［半導体装置の第１構成例の変形例］
次に、上記第１半導体装置の変形例を、図２の概略構成断面図によって説明する。
【００３０】
図２に示すように、第１半導体装置２は、ゲート電極１１を有する。このゲート電極１１は、基板１０上に形成されている。上記基板１０には、半導体基板上に絶縁層が形成されたもの、絶縁基板（例えば、ガラス基板、セラミックス基板、樹脂基板等）等であってもよい。
上記ゲート電極１１上にはゲート絶縁膜１２が形成されている。このゲート絶縁膜１２には、例えば、ポリオルガノシランやポリイミドを用いる。
上記ゲート絶縁膜１２上にはソース・ドレイン電極１３、１４が離間して形成されている。このソース・ドレイン電極１３、１４は、例えば金、プラチナ、銀、銅等の金属材料等で形成される。
【００３１】
上記ソース・ドレイン電極１３、１４間の上記ゲート絶縁膜１２には、上記ソース・ドレイン電極１３、１４の下面側に入り込む凹部１５が形成されている。この凹部１５は、例えば３ｎｍ以上、１００ｎｍ以下の深さが望ましく、より望ましくは５０ｎｍ以下の深さに形成されている。
上記凹部１５には、上記ソース・ドレイン電極１３、１４の下面端部に接触する半導体層１６が形成されている。したがって、上記半導体層１６は、上記凹部１５の深さよりも厚く形成されている。例えば、上記ソース・ドレイン電極１３、１４の側壁部にかかるように上記半導体層１６が形成されている。また、図示はしていないが、上記半導体層１６は、隣接する別の半導体装置の半導体層と分離されていれば、上記ソース・ドレイン領域１３、１４を被覆するように形成されていても差し支えはない。
上記半導体層１３には、例えば、塗布法で形成することができる有機半導体が用いられている。上記有機半導体には、例えばＰｏｌｙ（３−ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ−２，５−ｄｉｙｌ）（Ｐ３ＨＴ）や６，１３−ｂｉｓ（ｔｒｉｉｓｏｐｒｏｐｙｌｓｉｌｙｌｅｔｈｙｎｙｌ）ｐｅｎｔａｃｅｎｅ（ＴＩＰＳペンタセン）等を用いる。
【００３２】
上記第１半導体装置２では、ソース・ドレイン電極１３、１４の下面側に形成される半導体層１６の部分の膜厚と、凹部１５の底面のゲート絶縁膜１２表面からソース・ドレイン電極１３、１４の下面までの高さＨとは、少なくとも同等であることが必要である。そして、例えば上記高さＨは、３ｎｍ以上、１００ｎｍ以下が望ましく、より望ましくは５０ｎｍ以下である。
その理由は以下の通りである。半導体層１６は、移動度を確保するために、最低限の膜厚として、３ｎｍ程度以上が必要である。すなわち、上記半導体層１６の膜厚は、３ｎｍよりも薄いと半導体層としての機能を十分に果たさなくなる。
また上記半導体層１６の膜厚は、１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて実効移動度の低下につながる。
例えば、ボトムコンタクト型では、半導体層１６中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。
さらに、上記ソース・ドレイン電極１３、１４の張り出し長さＤは、５０ｎｍから１００ｎｍ以上が好ましく、５０ｎｍよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上記凹部１５が等方性エッチングにより形成される場合には、張り出し長さＤの上限は、１００ｎｍ以内のエッチング長とする。なお、エッチング条件によってサイドエッチング量が調整できる場合には１００ｎｍ以内とする必要はない。ただし、ソース・ドレイン電極１３、１４がゲート絶縁膜１２に安定的に接続される状態が確保できる長さに設定されることは必要である。
【００３３】
また、前記半導体装置１と同様に、上記ソース・ドレイン電極１３、１４をチオール修飾し、コンタクト抵抗を下げることもできる。
【００３４】
上記第１半導体装置２では、ソース・ドレイン電極１３、１４間のゲート絶縁膜１２に各ソース・ドレイン電極１３、１４の下面側に入り込む凹部１５が形成されている。
よって、凹部１５に形成された半導体層１６は、各ソース・ドレイン電極１３、１４の下面の一部とその半導体層１６の両端側上面が接続される。
すなわち、ソース・ドレイン電極１３、１４がゲート絶縁膜１２上に接続して形成されているボトムコンタクト型の電極構造でありながら、実質的にはソース・ドレイン電極１３、１４の下面に半導体層１６が接続するトップコンタクト型の電極構造となっている。
また上記第１半導体装置２では、上記半導体層１６は、上記凹部１５の深さよりも厚く形成されている。すなわち、上記ソース・ドレイン電極１３、１４の側壁部にかかるように上記半導体層１６が形成されているが、トップコンタクト型の電極構造を損なうものではない。
【００３５】
また、上記第１半導体装置１では、ソース・ドレイン電極１３、１４が直接にゲート絶縁膜１２に接続されているため、ソース・ドレイン電極１３、１４を半導体層１６よりも先に形成することが可能となる構成である。すなわち、半導体層１６にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極１３、１４の加工が可能となる構成である。
【００３６】
＜２．第２の実施の形態＞
［半導体装置の第２構成例］
次に、本発明の半導体装置に係る第２の実施の形態（半導体装置の第２構成例）を、図３の概略構成断面図によって説明する。
【００３７】
図３に示すように、第２半導体装置３は、ゲート電極１１を有する。このゲート電極１１は、基板１０上に形成されている。上記基板１０には、半導体基板上に絶縁層が形成されたもの、絶縁基板（例えば、ガラス基板、セラミックス基板、樹脂基板等）等であってもよい。
上記ゲート電極１１上にはゲート絶縁膜１２が形成されている。このゲート絶縁膜１２には、例えば、ポリオルガノシランやポリイミドを用いる。
【００３８】
上記ゲート電極１１上方の両側における上記ゲート絶縁膜１２上に離間してスペーサ膜２１、２２が形成されている。このスペーサ膜２１、２２は、上記ゲート絶縁膜１２に対して選択的にエッチングされる膜で形成されている。例えば、後に説明する半導体層１６との間で電流が流れない材料として、チタン膜を用いることができる。上記スペーサ膜２１、２２は、例えば３ｎｍ以上、１００ｎｍ以下、好ましくは５０ｎｍ以下の膜厚に形成されている。
上記各スペーサ膜２１、２２上には、対向する側に張り出してソース・ドレイン電極１３、１４が形成されている。したがって、ソース・ドレイン電極１３、１４同士は離間して形成されている。このソース・ドレイン電極１３、１４には、例えば、金、プラチナ、銀、銅等の金属材料を用いる。
【００３９】
上記スペーサ膜２１、２２間の上記ゲート絶縁膜１２上には、上記ソース・ドレイン電極１３、１４の下面端部に接触する半導体層１６が形成されている。例えば、上記半導体層１６は、上記スペーサ膜２１、２２の膜厚と同等もしくは厚く形成されている。
したがって、上記ソース・ドレイン電極１３、１４の下面と上記ゲート絶縁膜１２との間の上記半導体層１６の膜厚は、３ｎｍ以上、１００ｎｍ以下、好ましくは５０ｎｍ以下に形成されている。
上記半導体層１３には、例えば、塗布法で形成することができる有機半導体が用いられている。上記有機半導体には、例えばＰｏｌｙ（３−ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ−２，５−ｄｉｙｌ）（Ｐ３ＨＴ）や６，１３−ｂｉｓ（ｔｒｉｉｓｏｐｒｏｐｙｌｓｉｌｙｌｅｔｈｙｎｙｌ）ｐｅｎｔａｃｅｎｅ（ＴＩＰＳペンタセン）等を用いる。
【００４０】
上記、第２半導体装置３では、ソース・ドレイン電極１３、１４の下面側に形成される半導体層１６の部分の膜厚と、ゲート絶縁膜１２表面からソース・ドレイン電極１３、１４の下面までの高さＨとは、少なくとも同等であることが必要である。そして、例えば高さＨは、３ｎｍ以上で、１００ｎｍ以下が望ましいく、より望ましくは５０ｎｍ以下である。
その理由は、半導体層１６は、移動度を確保するために、最低限の膜厚が必要であり、かつコンタクト抵抗を低く抑えるためである。
すなわち、上記半導体層１６の膜厚が３ｎｍよりも薄いと、半導体層としての機能を十分に果たさなくなり、また上記半導体層１６の膜厚が１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて実効移動度の低下につながるからである。
例えば、ボトムコンタクト型では、半導体層１６中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。
さらに、上記ソース・ドレイン電極１３、１４の張り出し長さＤは、５０ｎｍから１００ｎｍ以上が好ましく、５０ｎｍよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上記凹部１５が等方性エッチングにより形成される場合には、張り出し長さＤの上限は、１００ｎｍ以内のエッチング長とする。なお、エッチング条件によってサイドエッチング量が調整できる場合には１００ｎｍ以内とする必要はない。ただし、ソース・ドレイン電極１３、１４がゲート絶縁膜１２に安定的に接続される状態が確保できる長さに設定されることは必要である。
【００４１】
また、前記半導体装置１と同様に、上記ソース・ドレイン電極１３、１４をチオール修飾し、コンタクト抵抗を下げることもできる。
【００４２】
上記第２半導体装置３では、ソース・ドレイン電極１３、１４間のゲート絶縁膜１２に各ソース・ドレイン電極１３、１４の下面側に入り込む凹部１５が形成されている。よって、凹部１５に形成された半導体層１６は、各ソース・ドレイン電極１３、１４の下面の一部とその半導体層１６の両端側上面が接続される。すなわち、ソース・ドレイン電極１３、１４がゲート絶縁膜１２上に接続して形成されているボトムコンタクト型の電極構造でありながら、実質的にはソース・ドレイン電極１３、１４の下面に半導体層１６が接続するトップコンタクト型の電極構造となっている。
また上記第２半導体装置３では、上記半導体層１６は、上記凹部１５の深さよりも厚く形成されていてもよい。すなわち、上記ソース・ドレイン電極１３、１４の側壁部にかかるように上記半導体層１６が形成されても、トップコンタクト型の電極構造を損なうものではない。
【００４３】
また、上記第２半導体装置３では、ソース・ドレイン電極１３、１４が直接にゲート絶縁膜１２に接続されているため、ソース・ドレイン電極１３、１４を半導体層１６よりも先に形成することが可能となる構成である。すなわち、半導体層１６にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極１３、１４の加工が可能となる構成である。
【００４４】
ここで、トップコンタクト型ＴＦＴのソース・ドレイン間の抵抗とボトムコンタクト型ＴＦＴのソース・ドレイン間の抵抗（この抵抗が低いほど短チャネルにおける実効移動度が高くなる）を調べ、その結果を、図４に示す。図４では、縦軸にソース・ドレイン間の抵抗を示し、横軸にゲート長を示す。
【００４５】
図４に示すように、トップコンタクト（ＴＣ）型ＴＦＴのソース・ドレイン間の抵抗Ｒｓは、ボトムコンタクト（ＢＣ）型ＴＦＴのソース・ドレイン間の抵抗よりも低いことがわかる。すなわち、トップコンタクト型ＴＦＴのほうがボトムコンタクト型ＴＦＴよりも実効移動度が高くなる。この知見からもわかるように、本発明のソース・ドレイン電極１３、１４は、張り出し部を設けたことにより、ゲート絶縁膜１２と張り出し部との間に半導体層１６の一部が挟まれた構成となる。実質、トップコンタクト型のソース・ドレイン電極となることから、ソース・ドレイン間の抵抗が低いものとなることがわかる。
【００４６】
また、上記ソース・ドレイン電極１３、１４を半導体層１６よりも先に形成することが可能になるので、半導体層１６にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極１３、１４の形成が可能となる。すなわち、リソグラフィー技術によってソース・ドレイン電極１３、１４を形成することが可能になるので、例えばソース・ドレイン電極１３、１４間の微細化が可能になる。このことは、チャネル長の微細化が可能になることを意味している。また、このような微細化を行っても、従来は蒸着法により形成されていた半導体層１６は、有機半導体を用いた塗布法によって形成することが可能になる。この点からも、例えばゲート長の微細化が可能になる。
【００４７】
よって、上記第１半導体装置１〜２、第２半導体装置３は、トップコンタクト型と同等なソース・ドレイン電極１３、１４の配置が可能になるので、ソース・ドレイン間の抵抗が低くなり、実効移動度の向上が可能になる。また、微細なゲート長を形成することが可能になるので、素子の微細化が可能になる。さらに、上記第１半導体装置１〜２はゲート絶縁膜１２上に直接に形成することができるのでソース・ドレイン電極１３、１４の接続が強固になるという利点がある。
【００４８】
＜３．第３の実施の形態＞
［半導体装置の第１製造方法］
次に、本発明に係る第３の実施の形態（半導体装置の第１製造方法の一例）を、図５および図６の製造工程断面図によって説明する。
【００４９】
図５（１）に示すように、基板１０上にゲート電極１１を形成し、さらにゲート電極１１を覆うゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に、マスク層３１を形成する。上記ゲート電極１１は、例えば金、プラチナ、銀、銅、アルミニウム等の金属材料等で形成される。また上記ゲート絶縁膜１２は、例えば、ポリオルガノシランやポリイミド等を用いる。このマスク層３１は、例えばポジ型レジストを用いて形成する。次いで、露光のための露光マスク６１をマスク層３１上方に用意する。
【００５０】
次に、図５（２）に示すように、上記露光マスク６１（前記図５（１）参照）を用いて上記マスク層３１を露光、現像して、ソース・ドレイン電極が形成される部分に開口部３２、３３を形成する。
【００５１】
次に、図５（３）に示すように、上記マスク３１上に、ソース・ドレイン電極材料３４を、上記開口部３２、開口部３３内に堆積される部分と、上記開口部３２、開口部３３を除く上記マスク３１上に堆積される部分とが接続することがないように、堆積する。上記ソース・ドレイン電極材料３４には、例えば金、プラチナ、銀、銅等の金属材料等を用いる。
【００５２】
次に、図６（４）に示すように、上記マスク３１（前記図５（３）参照）を除去する。それと同時に上記開口部３２、開口部３３（前記図５（３）参照）内を除く上記マスク３１上に堆積された上記ソース・ドレイン電極材料３４（前記図５（３）参照）を除去する。この結果、上記ゲート絶縁膜１２上に、上記開口部３２、開口部３３内に残した上記ソース・ドレイン電極材料３４で、ソース・ドレイン電極１３、１４を形成する。したがって、ゲート絶縁膜１２上にソース・ドレイン電極１３、１４が離間して形成される。
【００５３】
次に、図６（５）に示すように、上記ソース・ドレイン電極１３、１４間の上記ゲート絶縁膜１２に上記各ソース・ドレイン電極１３、１４の下面側に入り込む凹部１５を形成する。この凹部１５の形成は、例えばウエットエッチングを用いる。ウエットエッチングによって、ゲート絶縁膜１２を例えば等方性エッチングすることで、ゲート絶縁膜１２の膜厚方向にエッチングし、かつソース・ドレイン電極１３、１４の下面側に入り込むようにゲート絶縁膜１２をエッチングする。
上記ウエットエッチングでは、上記ゲート絶縁膜１２がポリオルガノシランで形成されている場合には、例えばエッチング液に有機アルカリ溶液［ＴＭＡＨ］（Ｔｅｔｒａ−ｍｅｔｈｙｌ−ａｍｍｏｎｉｕｍ−ｈｙｄｒｏｘｙｄｅ）溶液］を用いる。
通常、ウエットエッチングによるサイドエッチングは、エッチング条件によって変化する。したがって、エッチング条件を選択することで、サイドエッチング量を制御することができる。
【００５４】
次に、図６（６）に示すように、上記ソース・ドレイン電極１３、１４間の上記凹部１５に、上記ソース・ドレイン電極１３、１４の端部下面に少なくとも一部が接続するように半導体層１６を形成する。この半導体層１６の形成には、例えば、塗布法で形成することができる例えば有機半導体を用いることが可能である。上記有機半導体には、例えばＰｏｌｙ（３−ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ−２，５−ｄｉｙｌ）（Ｐ３ＨＴ）や６，１３−ｂｉｓ（ｔｒｉｉｓｏｐｒｏｐｙｌｓｉｌｙｌｅｔｈｙｎｙｌ）ｐｅｎｔａｃｅｎｅ（ＴＩＰＳペンタセン）等を用いる。
【００５５】
上記ソース・ドレイン電極１４３、１５４の下面側に形成される半導体層１６の部分の膜厚と、上記凹部１５の底面のゲート絶縁膜１２表面からソース・ドレイン電極１３、１４の下面までの高さＨとは、少なくとも同等であることが必要である。そして、例えば上記高さＨは、３ｎｍ以上、１００ｎｍ以下が望ましく、より望ましくは５０ｎｍ以下である。
その理由は前記説明したのと同様である。すなわち、半導体層１６は、移動度を確保するために、最低限の膜厚として、３ｎｍ程度以上が必要である。すなわち、上記半導体層１６の膜厚は、３ｎｍよりも薄いと半導体層としての機能を十分に果たさなくなる。
また上記半導体層１６の膜厚は、１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて実効移動度の低下につながる。
例えば、ボトムコンタクト型では、半導体層１６中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。
さらに、上記ソース・ドレイン電極１３、１４の張り出し長さＤは、５０ｎｍから１００ｎｍ以上が好ましく、５０ｎｍよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上記凹部１５が等方性エッチングにより形成される場合には、張り出し長さＤの上限は、１００ｎｍ以内のエッチング長とする。なお、エッチング条件によってサイドエッチング量が調整できる場合には１００ｎｍ以内とする必要はない。ただし、ソース・ドレイン電極１３、１４がゲート絶縁膜１２に安定的に接続される状態が確保できる長さに設定されることは必要である。
【００５６】
また、前記半導体装置１と同様に、上記ソース・ドレイン電極１３、１４をチオール修飾し、コンタクト抵抗を下げることもできる。
【００５７】
本発明の半導体装置の第１製造方法では、ソース・ドレイン電極１３、１４間のゲート絶縁膜１２に各ソース・ドレイン電極１３、１４の下面側に入り込む凹部１５を形成する。そして、その凹部１５に各ソース・ドレイン電極１３、１４の下面の一部と接続する半導体層１６を形成する。このため、半導体層１６の上面の一部とソース・ドレイン電極１３、１４の下面の一部とが接続する構成となり、その接続部分では、実質的にトップコンタクト型のソース・ドレイン電極１３、１４となる。
【００５８】
また、ソース・ドレイン領域１３、１４が直接にゲート絶縁膜１２に接続されているため、ソース・ドレイン領域１３、１４を半導体層１６よりも先に形成することが可能になる。そのため、半導体層１６にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン領域１３、１４の加工が可能となる。
【００５９】
＜４．第４の実施の形態＞
［半導体装置の第２製造方法］
次に、本発明に係る第４の実施の形態（半導体装置の第２製造方法の一例）を、図７の製造工程断面図によって説明する。
【００６０】
図７（１）に示すように、基板１０上にゲート電極１１を形成し、さらにゲート電極１１を覆うゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に、スペーサ膜４１を形成する。上記ゲート電極１１は、例えば金、プラチナ、銀、銅、アルミニウム等の金属材料等で形成される。また上記ゲート絶縁膜１２は、例えば、架橋したポリビニルフェノール、架橋したポリエチレン等を用いる。このスペーサ膜４１は、例えばチタン膜を用いて形成する。もしくは、上記スペーサ膜４１は、例えば、ポリオルガノシランやポリイミド等を用いて形成することもできる。
【００６１】
次に、前記図５（１）〜（２）によって説明したのと同様に、ソース・ドレイン電極１３、１４を離間して形成する。
すなわち、上記スペーサ膜４１上に、マスク層３１を形成する。このマスク層３１は、例えばポジ型レジストを用いて形成する。次いで、露光のための露光マスク６１をマスク層３１上方に用意する。
次に、上記露光マスク６１（前記図５（１）参照）を用いて上記マスク層３１を露光、現像して、ソース・ドレイン電極が形成される部分に開口部３２、３３を形成する。
次に、前記図５（３）に示すように、上記マスク３１上に、ソース・ドレイン電極材料３４を、上記開口部３２、開口部３３内に堆積される部分と、上記開口部３２、開口部３３を除く上記マスク３１上に堆積される部分とが接続することがないように、堆積する。上記ソース・ドレイン電極材料３４には、例えば金、プラチナ、銀、銅等の金属材料等を用いる。
【００６２】
次に、上記マスク３１（前記図５（３）参照）を除去すると同時に上記開口部３２、開口部３３（前記図６（２）参照）内を除く上記マスク３１上に堆積された上記ソース・ドレイン電極材料３４を除去して、上記ゲート絶縁膜１２上に、上記開口部３２、開口部３３内に残した上記ソース・ドレイン電極材料３４で、ソース・ドレイン電極１３、１４を形成する。したがって、ゲート絶縁膜１２上にソース・ドレイン電極１３、１４が離間して形成される。
【００６３】
次に、図７（２）に示すように、上記ソース・ドレイン電極１３、１４間の上記スペーサ膜４１を除去するとともに、上記ソース・ドレイン電極１３、１４の下面側に入り込むように上記スペーサ膜４１を除去して凹部４２を形成する。
この凹部４２の形成は、例えばウエットエッチングを用いる。ウエットエッチングによって、スペーサ膜４１を例えば等方性エッチングすることで、スペーサ膜４１の膜厚方向にエッチングし、かつソース・ドレイン電極１３、１４の下面側に入り込むようにスペーサ膜４１をエッチングする。
上記ウエットエッチングでは、上記ゲート絶縁膜１２がポリビニルフェノール、ポリエチレンで形成され、上記ソース・ドレイン電極１３、１４が金で形成されている場合には、例えばエッチング液に有機アルカリ溶液［ＴＭＡＨ］（Ｔｅｔｒａ−ｍｅｔｈｙｌ−ａｍｍｏｎｉｕｍ−ｈｙｄｒｏｘｙｄｅ）溶液］を用いる。
通常、ウエットエッチングによるサイドエッチングは、エッチング条件によって変化する。したがって、エッチング条件を選択することで、サイドエッチング量を制御することができる。
【００６４】
次に、図７（３）に示すように、上記ソース・ドレイン電極１３、１４間の上記凹部４２に、上記ソース・ドレイン電極１３、１４の端部下面に少なくとも一部が接続するように半導体層１６を形成する。この半導体層１６の形成には、例えば、塗布法で形成することができる例えば有機半導体を用いることが可能である。上記有機半導体には、例えばＰｏｌｙ（３−ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ−２，５−ｄｉｙｌ）（Ｐ３ＨＴ）や６，１３−ｂｉｓ（ｔｒｉｉｓｏｐｒｏｐｙｌｓｉｌｙｌｅｔｈｙｎｙｌ）ｐｅｎｔａｃｅｎｅ（ＴＩＰＳペンタセン）等を用いる。
【００６５】
上記ソース・ドレイン電極１３、１４の下面側に形成される半導体層１６の部分の膜厚と、上記凹部４２の底面のゲート絶縁膜１２表面からソース・ドレイン電極１３、１４の下面までの高さＨとは、少なくとも同等であることが必要である。そして、例えば上記高さＨは、３ｎｍ以上、１００ｎｍ以下が望ましく、より望ましくは５０ｎｍ以下である。
その理由は前記説明したのと同様である。すなわち、半導体層１６は、移動度を確保するために、最低限の膜厚として、３ｎｍ程度以上が必要である。すなわち、上記半導体層１６の膜厚は、３ｎｍよりも薄いと半導体層としての機能を十分に果たさなくなる。
また上記半導体層１６の膜厚は、１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて実効移動度の低下につながる。
例えば、ボトムコンタクト型では、半導体層１６中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。
さらに、上記ソース・ドレイン電極１３、１４の張り出し長さＤは、５０ｎｍから１００ｎｍ以上が好ましく、５０ｎｍよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上記凹部１５が等方性エッチングにより形成される場合には、張り出し長さＤの上限は、１００ｎｍ以内のエッチング長とする。なお、エッチング条件によってサイドエッチング量が調整できる場合には１００ｎｍ以内とする必要はない。ただし、ソース・ドレイン電極１３、１４がゲート絶縁膜１２に安定的に接続される状態が確保できる長さに設定されることは必要である。
【００６６】
また、前記半導体装置１と同様に、上記ソース・ドレイン電極１３、１４をチオール修飾し、コンタクト抵抗を下げることもできる。
【００６７】
［半導体装置の第２製造方法の変形例］
また、図８に示すように、上記半導体層１６は、上記ソース・ドレイン電極１３、１４の側壁部の一部にかかるように形成しても差し支えはない。上記ソース・ドレイン電極１３、１４の下面の一部と半導体層１６の上面の一部とが接続していればよいのである。
【００６８】
本発明の半導体装置の第２製造方法では、ソース・ドレイン電極１３、１４間のスペーサ膜４１を除去して各ソース・ドレイン電極１３、１４の下面側に入り込む凹部４２を形成する。そして、その凹部４２に各ソース・ドレイン電極１３、１４の下面の一部と接続する半導体層１６を形成する。このため、半導体層１６の上面の一部とソース・ドレイン電極１３、１４の下面の一部とが接続する構成となり、その接続部分では、実質的にトップコンタクト型のソース・ドレイン電極１３、１４となる。
【００６９】
また、ソース・ドレイン領域１３、１４が直接にゲート絶縁膜１２上に形成されたスペーサ膜４１に接続されているため、ソース・ドレイン領域１３、１４を半導体層１６よりも先に形成することが可能になる。そのため、半導体層１６にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン領域１３、１４の加工が可能となる。
【００７０】
上記説明したように、本発明の半導体装置およびその製造方法は、ソース・ドレイン領域１３、１４が、ボトムコンタクトの構造を有しながらトップコンタクト構造の特徴を併せて持っている。そのため、コンタクト抵抗を低く抑えることができるという特徴を有する。また、従来は、蒸着法によって半導体層１６を形成していたため、蒸着マスクの寸法により微細化が制限されていたが、有機半導体を用いた塗布法によって半導体層１６を形成することができるため、素子の微細化が可能になる。
【００７１】
なお、上記各製造方法では、ゲート電極１２は半導体層１６と同等な長さに形成されているが、半導体層１６よりも長く形成されていてもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の半導体装置に係る第１の実施の形態（半導体装置の第１構成例）を示した概略構成断面図である。
【図２】第１半導体装置の変形例を示した概略構成断面図である。
【図３】本発明の半導体装置に係る第２の実施の形態（半導体装置の第２構成例）を示した概略構成断面図である。
【図４】トップコンタクト型ＴＦＴのソース・ドレイン間の抵抗とボトムコンタクト型ＴＦＴのソース・ドレイン間の抵抗を示した図面である。
【図５】本発明に係る第３の実施の形態（半導体装置の第１製造方法の一例）を示した製造工程断面図である。
【図６】本発明に係る第３の実施の形態（半導体装置の第１製造方法の一例）を示した製造工程断面図である。
【図７】本発明に係る第４の実施の形態（半導体装置の第２製造方法の一例）を示した製造工程断面図である。
【図８】半導体装置の第２製造方法の変形例を示した概略構成断面図である。
【符号の説明】
【００７３】
１…半導体装置、１１…ゲート電極、１２…ゲート絶縁膜、１３，１４…ソース・ドレイン電極、１５…凹部、１６…半導体層
【図１】
2010087063.tif 000003
【図２】
2010087063.tif 000004
【図３】
2010087063.tif 000005
【図４】
2010087063.tif 000006
【図５】
2010087063.tif 000007
【図６】
2010087063.tif 000008
【図７】
2010087063.tif 000009
【図８】
2010087063.tif 000010