(57)【要約】【課題】周辺トランジスタの駆動特性の劣化を抑制できる半導体装置を提供すること。【解決手段】半導体基板と、前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、前記素子形成領域内に配置されたトランジスタと、を備え、前記トランジスタは、前記素子形成領域内に設けられた第１および第２の拡散層と、前記第１および第２の拡散層の間に設けられたチャネル領域と、前記チャネル領域の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、を有し、前記素子形成領域と前記素子分離絶縁膜との境界部における前記ゲート電極のゲート長が前記素子形成領域の中央部における前記ゲート電極のゲート長よりも長い。【選択図】        図１
2010027921.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、
前記素子形成領域内に配置されたトランジスタと、
を備え、
前記トランジスタは、
前記素子形成領域内に設けられた第１および第２の拡散層と、
前記第１および第２の拡散層の間に設けられたチャネル領域と、
前記チャネル領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
を有し、
前記素子形成領域と前記素子分離絶縁膜との境界部における前記ゲート電極のゲート長が前記素子形成領域の中央部における前記ゲート電極のゲート長よりも長いこと、
を特徴とする半導体装置。
【請求項２】
第１および第２の素子形成領域を有する半導体基板と、
前記第１の素子形成領域と前記第２の素子形成領域との間に設けられた素子分離絶縁膜と、
前記第１の素子形成領域内に配置された第１のトランジスタであって、前記第１の素子形成領域内に設けられた第１および第２の拡散層と、前記第１および前記第２の拡散層の間に設けられた第１のチャネル領域と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極とを有する第１のトランジスタと、
前記第２の素子形成領域内に配置された第２のトランジスタであって、前記第２の素子形成領域内に設けられた第３および第４の拡散層と、前記第３および前記第４の拡散層の間に設けられた第２のチャネル領域と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極とを有する第２のトランジスタと、
を備え、
前記第１および前記第２の素子形成領域は前記第１および前記第２のゲート電極のゲート幅方向に隣接して配置され、前記第１および前記第２のゲート電極は前記ゲート幅方向において前記素子分離絶縁膜上で連結されており、
前記第１の素子形成領域と前記素子分離絶縁膜との第１の境界部における前記第１のゲート電極の第１のゲート長が、前記第１の素子形成領域中央部における前記第１のゲート電極の第２のゲート長よりも長く、
前記第２の素子形成領域と前記素子分離絶縁膜との第２の境界部における前記第２のゲート電極の第３のゲート長が、前記第２の素子形成領域中央部における前記第２のゲート電極の第４のゲート長よりも長いこと、
を特徴とする半導体装置。
【請求項３】
前記第１のゲート長と前記第３のゲート長は等しく、前記第２のゲート長と前記第４のゲート長とは等しいこと、
を特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、
前記素子形成領域内に配置されたトランジスタと、
を備え、
前記トランジスタは、
前記素子形成領域内に設けられた一対の拡散層と、
前記一対の拡散層の間に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
を有し、
前記ゲート電極は前記素子分離絶縁膜上に延出し、前記ゲート電極下の素子形成領域の幅は、前記拡散層が設けられた素子形成領域の幅より広いこと、
を特徴とする半導体装置。
【請求項５】
第１および第２の素子形成領域を有する半導体基板と、
前記第１の素子形成領域と前記第２の素子形成領域との間に設けられた素子分離絶縁膜と、
前記第１の素子形成領域内に配置された第１のトランジスタであって、前記第１の素子形成領域内に設けられた第１および第２の拡散層と、前記第１および前記第２の拡散層の間に設けられた第１のチャネル領域と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極とを有する第１のトランジスタと、
前記第２の素子形成領域内に配置された第２のトランジスタであって、前記第２の素子形成領域内に設けられた第３および第４の拡散層と、前記第３および前記第４の拡散層の間に設けられた第２のチャネル領域と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極とを有する第２のトランジスタと、
を備え、
前記第１および前記第２の素子形成領域は前記第１および前記第２のゲート電極のゲート幅方向に隣接して配置され、
前記第１のゲート電極と前記第２のゲート電極は、前記第１および第２のゲート電極それぞれのゲート長方向にずれて配置され、前記素子分離絶縁膜上で連結されたこと、
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周辺トランジスタの駆動特性の劣化を抑制できる半導体装置に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリが記憶装置として様々な電子機器に用いられている。このフラッシュメモリは、記憶容量の大容量化のために、メモリセルおよびメモリセルを電気的に分離するための素子分離領域の微細化が推し進められている。
【０００３】
素子分離領域は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造となっており、これまでは例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ、テトラエトキシシラン）やＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）などの酸化シリコンがＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＳＴＩ溝内に埋め込まれていた。しかし、微細化のためにＳＴＩ溝が非常に狭くなると、埋め込み材がＳＴＩ溝に十分埋め込まれず、埋め込み不良が発生してしまう。
【０００４】
このような埋め込み不良を防止するため、例えばポリシラザン系の塗布型シリコン酸化膜をＳＴＩ溝に埋め込むようになってきた（例えば、特許文献１参照）。
【０００５】
しかしながら、塗布型シリコン酸化膜においては、溶媒中に含まれていた炭素（Ｃ）などの有機物がシリコン酸化膜中に残存し、製造プロセスにおける熱処理によって残存した炭素（Ｃ）が素子分離絶縁膜と、周辺回路領域に形成される高耐圧系の周辺トランジスタのチャネル領域と、の境界領域で拡散し、その領域で固定電荷トラップを形成する可能性がある。
【０００６】
トランジスタのチャネル幅が大きい場合には、固定電荷トラップがトランジスタの特性に与える影響は小さい。しかし、この影響はチャネル幅が小さくなるにしたがって大きくなり、固定電荷トラップに起因したリーク電流が増加し、トランジスタの閾値が低下する、という問題がある。このようなトランジスタの閾値の低下はトランジスタの誤動作の原因となり、トランジスタの駆動特性の劣化につながる。
【０００７】
【特許文献１】特開２００６−３３９４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記に鑑みてなされたものであって、周辺トランジスタの駆動特性の劣化を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、半導体基板と、前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、前記素子形成領域内に配置されたトランジスタと、を備え、前記トランジスタは、前記素子形成領域内に設けられた第１および第２の拡散層と、前記第１および第２の拡散層の間に設けられたチャネル領域と、前記チャネル領域の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、を有し、前記素子形成領域と前記素子分離絶縁膜との境界部における前記ゲート電極のゲート長が前記素子形成領域の中央部における前記ゲート電極のゲート長よりも長いこと、を特徴とする半導体装置が提供される。
【００１０】
また、本願発明の一態様によれば、第１および第２の素子形成領域を有する半導体基板と、前記第１の素子形成領域と前記第２の素子形成領域との間に設けられた素子分離絶縁膜と、前記第１の素子形成領域内に配置された第１のトランジスタであって、前記第１の素子形成領域内に設けられた第１および第２の拡散層と、前記第１および前記第２の拡散層の間に設けられた第１のチャネル領域と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極とを有する第１のトランジスタと、前記第２の素子形成領域内に配置された第２のトランジスタであって、前記第２の素子形成領域内に設けられた第３および第４の拡散層と、前記第３および前記第４の拡散層の間に設けられた第２のチャネル領域と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極とを有する第２のトランジスタと、を備え、前記第１および前記第２の素子形成領域は前記第１および前記第２のゲート電極のゲート幅方向に隣接して配置され、前記第１および前記第２のゲート電極は前記ゲート幅方向において前記素子分離絶縁膜上で連結されており、前記第１の素子形成領域と前記素子分離絶縁膜との第１の境界部における前記第１のゲート電極の第１のゲート長が、前記第１の素子形成領域中央部における前記第１のゲート電極の第２のゲート長よりも長く、前記第２の素子形成領域と前記素子分離絶縁膜との第２の境界部における前記第２のゲート電極の第３のゲート長が、前記第２の素子形成領域中央部における前記第２のゲート電極の第４のゲート長よりも長いこと、を特徴とする半導体装置が提供される。
【００１１】
また、本願発明の一態様によれば、半導体基板と、前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、前記素子形成領域内に配置されたトランジスタと、を備え、前記トランジスタは、前記素子形成領域内に設けられた一対の拡散層と、前記一対の拡散層の間に形成されたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、を有し、前記ゲート電極は前記素子分離絶縁膜上に延出し、前記ゲート電極下の素子形成領域の幅は、前記拡散層が設けられた素子形成領域の幅より広いこと、を特徴とする半導体装置が提供される。
【００１２】
また、本願発明の一態様によれば、第１および第２の素子形成領域を有する半導体基板と、前記第１の素子形成領域と前記第２の素子形成領域との間に設けられた素子分離絶縁膜と、前記第１の素子形成領域内に配置された第１のトランジスタであって、前記第１の素子形成領域内に設けられた第１および第２の拡散層と、前記第１および前記第２の拡散層の間に設けられた第１のチャネル領域と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極とを有する第１のトランジスタと、前記第２の素子形成領域内に配置された第２のトランジスタであって、前記第２の素子形成領域内に設けられた第３および第４の拡散層と、前記第３および前記第４の拡散層の間に設けられた第２のチャネル領域と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極とを有する第２のトランジスタと、を備え、前記第１および前記第２の素子形成領域は前記第１および前記第２のゲート電極のゲート幅方向に隣接して配置され、前記第１のゲート電極と前記第２のゲート電極は、前記第１および第２のゲート電極それぞれのゲート長方向にずれて配置され、前記素子分離絶縁膜上で連結されたこと、を特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、半導体装置における周辺トランジスタの駆動特性の劣化を抑制できる、という効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、この発明にかかる半導体装置の実施の形態を詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
【００１５】
（第１の実施の形態）
（基本構造）
図１は、本発明の第１の実施の形態にかかる半導体装置であるフラッシュ（不揮発性）メモリの全体構成の一例を示す図である。
【００１６】
フラッシュメモリは、メモリセル領域を構成するメモリセルアレイ１００と、その周辺に配置され周辺回路領域を構成するワード線・セレクトゲート線ドライバ１０１、センスアンプ回路１０２および制御回路１０３などの周辺回路と、からなる。メモリセルアレイ１００には複数のメモリセルが設けられる。また、周辺回路内には複数の高耐圧系または低耐圧系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが設けられる。
【００１７】
図２〜図４を用いて、本実施の形態において周辺回路内に設けられたｎチャネル型の高耐圧系ＭＩＳトランジスタＨＶＴｒの基本構造について説明する。図２は、高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。また、図３は図２のＡ−Ａ線に沿う断面構造を示す断面図、図４は図２のＢ−Ｂ線に沿う断面構造を示す断面図である。
【００１８】
２０Ｖ〜３０Ｖ程度の電圧を発生するｎチャネル型の高耐圧系ＭＩＳトランジスタＨＶＴｒは、第１導電型（ｐ型）の半導体（シリコン）基板の周辺回路領域に形成された素子形成領域（アクティブ領域、活性領域）ＡＡ内に設けられる。この素子形成領域ＡＡは素子分離領域ＳＴＩに取り囲まれることにより区画形成されている。
【００１９】
素子形成領域ＡＡ内の半導体基板１内には、高耐圧系ＭＩＳトランジスタＨＶＴｒのソースおよびドレインとなり、第１導電型とは逆の導電型を示す第２導電型（ｎ型）の２つの不純物拡散層２が設けられる。
【００２０】
この２つの拡散層２間の半導体基板１上に、シリコン酸化膜からなるゲート絶縁膜３を介して高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極４が設けられる。また、素子形成領域ＡＡ内には、拡散層２に導通する拡散層コンタクト６が複数設けられる。
【００２１】
素子分離領域ＳＴＩ内には、半導体基板１の表面に素子分離絶縁膜５が埋め込まれている。この素子分離絶縁膜５は、例えば、ポリシラザン系の塗布型シリコン酸化膜などから構成されている。この塗布型シリコン酸化膜からなる素子分離絶縁膜５は、炭素（Ｃ）などの有機物を含有している。
【００２２】
本実施の形態では、図２〜図４に示すように、素子形成領域ＡＡと素子分離領域ＳＴＩとの境界部Ｃにおけるゲート電極４のゲート長（チャネル長）ＬＧ２が、素子形成領域ＡＡの中央部におけるゲート電極Ａのゲート長ＬＧ１より長く形成されている。
【００２３】
素子分離絶縁膜５が有機物を含む塗布型絶縁膜から構成される場合、その有機物により、ゲート電極４下のチャネル領域の素子分離絶縁膜５との境界領域において素子分離絶縁膜５に沿って固定電荷トラップが形成される。図５は、従来の高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。図６は、従来の高耐圧系ＭＩＳトランジスタにおいてゲート幅を変化させた場合の高耐圧系ＭＩＳトランジスタの閾値の変化の一例を示す特性図である。図７は、従来の高耐圧系ＭＩＳトランジスタにおけるゲート幅と閾値との相関関係を説明するための特性図である。図８は、従来の高耐圧系ＭＩＳトランジスタにおいてゲート幅を変化させた場合のリーク電流の変化の一例を示す特性図である。図９は、従来の高耐圧系ＭＩＳトランジスタにおけるゲート幅とリーク電流との相関関係を説明するための特性図である。
【００２４】
上述した固定電荷トラップの影響により、図５に示すような従来の高耐圧系ＭＩＳトランジスタ構造では、ゲート（チャネル）幅が小さくなるにつれて、図６および図７に示すように閾値電圧が低下し、また、図８および図９に示すようにオフリーク電流が増加する。このような閾値の低下およびオフリーク電流の増加は高耐圧系ＭＩＳトランジスタの誤動作の原因となり、高耐圧系ＭＩＳトランジスタの駆動特性の劣化につながる。
【００２５】
本実施の形態にかかる高耐圧系ＭＩＳトランジスタＨＶＴｒによれば、図２に示すように、ゲート電極４のゲート長を、素子分離絶縁膜５との境界部分において長く設けることで、素子分離絶縁膜５に含まれる有機物に起因した固定電荷トラップの影響を緩和でき、高耐圧系ＭＩＳトランジスタにおける閾値の低下およびオフリーク電流の増加を抑制できる。したがって、本実施の形態にかかる高耐圧系ＭＩＳトランジスタＨＶＴｒによれば、固定電荷トラップの影響による駆動特性の劣化が抑制された高耐圧系ＭＩＳトランジスタＨＶＴｒを提供することができる。
【００２６】
以下、上記の基本構造に基づく幾つかの実施例について説明する。
【００２７】
（第１実施例）
図１０は、フラッシュ（不揮発性）メモリに用いられる周辺トランジスタである図５に示したｎチャネル型の高耐圧系ＭＩＳトランジスタをアレイ状に配列し、ゲート電極４をゲート幅方向に直線的に直列につないだ場合の平面構造を示す平面図である。なお、図１０において、図２と同一部材には同一符号を付し、説明を省略する。図２に示したｎチャネル型の高耐圧系ＭＩＳトランジスタをこのようにアレイ状に配列した場合においても、図２の例と同様に、各高耐圧系ＭＩＳトランジスタＨＶＴｒにおいて有機物に起因する固定電荷トラップの影響を緩和でき、高耐圧系ＭＩＳトランジスタにおける閾値の低下を抑制できる。したがって、本実施例によれば、固定電荷トラップの影響による駆動特性の劣化が抑制された高品質の半導体装置を提供することができる。
【００２８】
図１０に示す構造の場合、ゲート電極４が共通する素子形成領域ＡＡ間においてフィールド間の反転が生じる。すなわち、構造上、ゲート電極４が共通する素子形成領域ＡＡ間においては仮想的なトランジタが構成され、素子形成領域ＡＡ間でリーク電流が発生する。そして、素子形成領域ＡＡ間のゲート電極４のゲート長が長いほど、このリーク電流は増加する。
【００２９】
そこで、このリーク電流の発生を抑制するために、ローデコーダのようなトランジスタ密集領域においては、図１０に示すようにゲート電極４が繋がった素子形成領域ＡＡ間の領域Ｄのゲート電極４のゲート長ＬＧ３をゲート長ＬＧ２よりも短くする。したがって、図９に示すように領域Ｄのゲート電極４はくびれた形状とされる。これにより、ゲート電極４が繋がった素子形成領域ＡＡ間でのフィールド間の反転を弱め、ゲート電極４が共通する素子形成領域ＡＡ間におけるリーク電流を低減することができる。
【００３０】
（第２実施例）
図１１は、第２実施例にかかるｎチャネル型の高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。なお、図１１において、図２と同一部材には同一符号を付し、説明を省略する。第２実施例にかかる高耐圧系ＭＩＳトランジスタでは、素子分離領域ＳＴＩとの境界部におけるゲート電極４のゲート長ＬＧ２が、素子形成領域ＡＡ中央部のゲート長ＬＧ１より長く形成された構造で、素子形成領域ＡＡ内におけるソース側またはドレイン側のいずれか一方側のゲート電極４の端部が直線状に形成されている。
【００３１】
ゲート電極４のゲート長が長くなる場合には、トランジスタの駆動電流が多少減少することになる。しかしながら、上記のような構成とすることにより、ゲート長の増大によるトランジスタの駆動電流の減少を抑制しつつ、図２の例と同様に素子分離絶縁膜５に含まれる有機物に起因した固定電荷トラップの影響を緩和でき、高耐圧系ＭＩＳトランジスタにおける閾値の低下を抑制できる。
【００３２】
また、拡散層２の面内方向におけるゲート電極４と拡散層コンタクト６との配置マージンＭは、ソース側とドレイン側略同一とされるため、上記のような構成とすることにより、ゲート長方向における素子形成領域ＡＡの長さを短くすることができ、素子形成領域ＡＡの狭面積化を図ることができる。
【００３３】
（第３実施例）
図１２は、同一電位で制御されて不揮発性半導体メモリに用いられる周辺トランジスタである図１１に示した第２実施例にかかるｎチャネル型の高耐圧系ＭＩＳトランジスタをアレイ状に配列し、ゲート電極４を直列に繋いだ場合の平面構造を示す平面図である。なお、図１２において、図１１と同一部材には同一符号を付し、説明を省略する。図１１に示したｎチャネル型の高耐圧系ＭＩＳトランジスタをこのようにアレイ状に配列した場合においても、第２実施例の場合と同様に、各高耐圧系ＭＩＳトランジスタＨＶＴｒにおいて、素子分離絶縁膜５に含まれる有機物に起因する固定電荷トラップの影響を緩和でき、高耐圧系ＭＩＳトランジスタにおける閾値の低下を抑制できる。したがって、本実施例によれば、固定電荷トラップの影響による駆動特性の劣化が抑制された高品質の半導体装置を提供することができる。
【００３４】
図１１に示した第２実施例にかかる高耐圧系ＭＩＳトランジスタをアレイ状に配列する際には、図１２の上段に示すように、隣接する高耐圧系ＭＩＳトランジスタにおいて、ゲート電極４を介して同じ側（ソース側またはドレイン側）の片側のみ、ゲート電極４のゲート長およびチャネル長を長く設けてもよい。また、図１２の下段に示すように、隣接する高耐圧系ＭＩＳトランジスタにおいて、ゲート電極４を介してお互いに異なる側（ソース側とドレイン側）の片側のみ、ゲート電極４のゲート長およびチャネル長を長く設けてもよい。
【００３５】
また、素子形成領域ＡＡの狭面積化が可能なｎチャネル型の高耐圧系ＭＩＳトランジスタをアレイ状に配列することで、周辺回路領域の狭面積化を図ることができる。
【００３６】
（第２の実施の形態）
（基本構造）
図１３は、本発明の第２の実施の形態にかかるｎチャネル型の高耐圧系ＭＩＳトランジスタＨＶＴｒの基本構造を説明するための図であり、高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。また、図１４は図１３のＧ−Ｇ線に沿う断面構造を示す断面図、図１５は図１３のＨ−Ｈ線に沿う断面構造を示す断面図である。図１３〜図１５を用いて、本実施の形態の高耐圧系ＭＩＳトランジスタＨＶＴｒの基本構造について説明する。なお、図１３において、図２と同一部材には同一符号を付し、説明を省略する。
【００３７】
図１３〜図１５に示す高耐圧系ＭＩＳトランジスタＨＶＴｒは、第１の実施の形態と同様に、第１導電型（ｐ型）の半導体（シリコン）基板の周辺回路領域に形成された素子分離領域ＳＴＩに取り囲まれた素子形成領域（アクティブ領域、第２の領域）ＡＡ内に設けられる。
【００３８】
素子形成領域ＡＡ内の半導体基板１内には、高耐圧系ＭＩＳトランジスタＨＶＴｒのソースおよびドレインとなる第１導電型とは逆の導電型を示す第２導電型（ｎ型）の２つの拡散層２が設けられる。
【００３９】
この２つの拡散層２間の半導体基板１上に、シリコン酸化膜からなるゲート絶縁膜３を介して高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極４が設けられる。また、素子形成領域ＡＡ内には、拡散層２に導通する拡散層コンタクト６が複数設けられる。
【００４０】
素子分離領域ＳＴＩ内には、素子分離絶縁膜５が埋め込まれている。この素子分離絶縁膜５は、例えば、ポリシラザン系の塗布型シリコン酸化膜などから構成された絶縁膜で、炭素（Ｃ）などの有機物を含有している。
【００４１】
本実施の形態にかかる高耐圧系ＭＩＳトランジスタＨＶＴｒでは、図１３〜図１５に示すように、ゲート電極４の下部に対応する素子形成領域ＡＡが、ゲート電極４の下部に対応しない領域の素子形成領域ＡＡの外縁部よりもゲート幅方向において外方に張り出した領域Ｆを有する形状とされている。ここでは、外方に張り出した領域Ｆは、四角形状を呈する。すなわち、ゲート電極４の下部に対応する素子形成領域ＡＡの幅ＷＡＡ２が、ゲート電極４の下部に対応しない領域の素子形成領域ＡＡの幅ＷＡＡ１よりも長く設けられている。なお、チャネル伝導は、ゲート電極４の下部に対応する素子形成領域ＡＡにおける幅ＷＡＡ２の領域のうち、幅ＷＡＡ１の領域で行われる。
【００４２】
このような高耐圧系ＭＩＳトランジスタＨＶＴｒによれば、ゲート電極４の下部に対応する素子形成領域ＡＡの幅ＷＡＡ２を、ゲート電極４の下部に対応しない領域の素子形成領域ＡＡの幅ＷＡＡ１よりも長くすることで、ゲート電極４の下部に対応する素子形成領域ＡＡにおける幅ＷＡＡ２の領域のうちの幅ＷＡＡ１の領域で、素子分離絶縁膜５に含まれる有機物に起因する固定電荷トラップの影響を受けずにチャネル伝導が行われる。これにより、高耐圧系ＭＩＳトランジスタＨＶＴｒにおける固定電荷トラップの影響による閾値の低下を抑制できる。すなわち、このような形状とすることで固定電荷トラップの影響を低減させ、固定電荷トラップの影響によるリーク電流の発生を抑制して閾値の低下を抑制することができる。したがって、本実施の形態にかかる高耐圧系ＭＩＳトランジスタＨＶＴｒによれば、固定電荷トラップの影響による駆動特性の劣化が抑制された高耐圧系ＭＩＳトランジスタＨＶＴｒを提供することができる。
【００４３】
以下、上記の基本構造に基づく幾つかの実施例について説明する。
【００４４】
（第４実施例）
図１６は、同一電位で制御されて不揮発性半導体メモリに用いられる周辺トランジスタである図１３に示したｎチャネル型の高耐圧系ＭＩＳトランジスタＨＶＴｒをアレイ状に配列し、ゲート電極４を直列につないだ場合の平面構造を示す平面図である。図１３に示した高耐圧系ＭＩＳトランジスタＨＶＴｒを図１６に示すようにアレイ状に配列した場合においても、図１３の例と同様に、各高耐圧系ＭＩＳトランジスタＨＶＴｒにおいて、素子分離絶縁膜５に含まれる有機物に起因する固定電荷トラップの影響を緩和でき、固定電荷トラップの影響によるリーク電流の発生を抑制して閾値の低下を抑制することができる。したがって、本実施例によれば、固定電荷トラップの影響による駆動特性の劣化が抑制された高品質の半導体装置を提供することができる。
【００４５】
（第５実施例）
第４実施例において図１６に示したように高耐圧系ＭＩＳトランジスタＨＶＴｒをアレイ状に配列した場合、隣接する高耐圧系ＭＩＳトランジスタ間のＳＴＩ底部のフィールド耐圧（素子分離耐圧）を維持し、素子分離特性を維持するためには、隣接する素子形成領域ＡＡの外方に張り出した領域Ｆ間の最短距離αは、ある程度離れていることが好ましい。第５実施例では、この場合の高耐圧系ＭＩＳトランジスタＨＶＴｒのレイアウトにおいて、面積効率を向上させるための実施例について説明する。
【００４６】
図１７は、同一電位で制御されて不揮発性半導体メモリに用いられる周辺トランジスタであって図１３に示した高耐圧系ＭＩＳトランジスタＨＶＴｒをアレイ状に配列し、ゲート電極４を直列につないだ場合の平面構造を示す平面図である。本実施例では、ゲート幅方向において隣接する高耐圧系ＭＩＳトランジスタＨＶＴｒをゲート電極４のゲート長方向（図１７におけるＸ方向）にずらして配置する。これにより、ゲート幅方向において隣接する高耐圧系ＭＩＳトランジスタＨＶＴｒの素子形成領域ＡＡ間の距離を長く設定することなく、上述した領域Ｆ間の最短距離αを適正な距離だけ確保することができ、素子分離特性を維持することができる。
【００４７】
また、図１７の下段に示すように、ゲート電極４を分断した配置とすることも可能である。このようにゲート電極４を分断することで、トランジスタ間のＳＴＩ底部のフィールド耐圧（素子分離耐圧）が向上する。なお、ゲート電極４が分断されているため、ゲート電極４上に設けられる金属配線１２とゲート電極コンタクト１３とでゲート電極４との接続を行う。
【００４８】
また、本実施例では、上述したように隣接する高耐圧系ＭＩＳトランジスタＨＶＴｒをゲート電極４のゲート長方向（図１７におけるＸ方向）にずらして配置することで発生する領域に基板コンタクトの素子形成領域ＡＡ−Ｃを設け、基板コンタクト１１を配置する。これにより、従来は高耐圧系ＭＩＳトランジスタＨＶＴｒの外周を囲うように配置していた基板コンタクトを高耐圧系ＭＩＳトランジスタＨＶＴｒの配置領域内に配置することができ、周辺回路領域を効率良く使用することが可能である。
【００４９】
ここで、本実施例の配置による周辺回路領域の効率的利用の効果について説明する。図１８は、従来例の周辺回路領域における高耐圧系ＭＩＳトランジスタＨＶＴｒの配置例を示す平面図である。図１９は、本実施例の周辺回路領域における高耐圧系ＭＩＳトランジスタＨＶＴｒの配置例を示す平面図である。図１８においては、従来の高耐圧系ＭＩＳトランジスタＨＶＴｒをＸ方向にｍ個、Ｙ方向にｎ個だけ配置している。図１９においては、図１３に示す高耐圧系ＭＩＳトランジスタＨＶＴｒをＸ方向にｍ個、Ｙ方向にｎ個だけ配置している。
【００５０】
なお、ここでのＸ方向はゲート長方向（図１８および図１９のＸ方向）であり、Ｙ方向は、ゲート幅方向（図１８および図１９のＹ方向）である。また、図１８および図１９において、ａ：素子形成領域ＡＡが外方に張り出した領域ＦのＹ方向長さ、ｂ：基板コンタクトの素子形成領域ＡＡ−Ｃと該素子形成領域ＡＡ−Ｃとの距離、ｃ：基板コンタクトの素子形成領域ＡＡ−ＣのＸ方向長さ、である。そして、図１８に示す従来の配置および図１９に示す本実施例の配置における、高耐圧系ＭＩＳトランジスタＨＶＴｒの配置領域の各寸法および面積は以下のようになる。
【００５１】
（Ｘ方向寸法）
従来例：トータル長さＬ＝２ｃ＋ｍｌ＋（ｍ＋１）ｂ
実施例：トータル長さＬ’＝Ｌ−（ｃ＋ｂ）＝ｃ＋ｍ（ｂ＋ｌ）
したがって、配置領域のＸ方向寸法においては、（ｃ＋ｂ）だけ削減可能である。
（Ｙ方向寸法）
従来例：トータル長さＷ＝（ｎ−１）ｂ＋ｎｗ
実施例：トータル長さＷ’＝（ｎ−１）（ａ＋ｂ）＋ｎｗ＋２ａ
＝（ｎ＋１）ａ＋｛（ｎ−１）ｂ＋ｎｗ｝
＝Ｗ＋（ｎ＋１）ａ
（面積）
従来例：Ｓ＝ＬＷ
実施例：Ｓ’＝Ｌ’Ｗ’＝｛Ｌ−（ｂ＋ｃ）｝｛Ｗ＋（ｎ＋１）ａ｝
（ｂ＋ｃ）の項が（ｎ＋１）ａの項より支配的となれば従来例の面積Ｓ＝ＬＷに対してトータル面積的に有利となる。
【００５２】
ここで、ａ＝αｂ、ｃ＝γｂとすると、
【００５３】
【数１】
2010027921.tif 000003
【００５４】
デザインルールとしては、例えばγ＝＞１、α＝０．０２〜０．０５が想定され、ｎ数は３２〜６４とすると、上記の数式（１）において、分子は少なくとも２以上、分母は２未満となり、（ｂ＋ｃ）＞＞（ｎ＋１）ａと想定されるので、実施例においてはトータル面積的には削減も可能である。
【００５５】
（第６実施例）
図２０は、第６実施例にかかる高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。第６実施例にかかる高耐圧系ＭＩＳトランジスタでは、図２０に示すように、ゲート電極４の下部に対応する素子形成領域ＡＡが、ゲート幅方向におけるゲート電極４の下部に対応しない領域の素子形成領域ＡＡの外縁部よりも外方に張り出した領域Ｆを有する形状とされている。そして、本実施例では、外方に張り出した領域Ｆは、三角形状とされている。
【００５６】
このような構成とした場合においても図１３に示した高耐圧系ＭＩＳトランジスタと同様に、高耐圧系ＭＩＳトランジスタＨＶＴｒにおける、素子分離絶縁膜５に含まれる有機物に起因した固定電荷トラップの影響による閾値の低下を抑制できる。すなわち、ゲート幅方向におけるゲート電極４の下部に対応する素子形成領域ＡＡがゲート電極４の下部に対応しない領域の素子形成領域ＡＡの外縁部よりも外方に張り出した形状とすることで、固定電荷トラップの影響によるリーク電流の発生を抑制して閾値の低下を抑制することができる。
【００５７】
（第７実施例）
図２１は、同一電位で制御されて不揮発性半導体メモリに用いられる周辺トランジスタである図２０に示した高耐圧系ＭＩＳトランジスタＨＶＴｒをアレイ状に配列し、ゲート電極４を直列につないだ場合の平面構造を示す平面図である。高耐圧系ＭＩＳトランジスタＨＶＴｒをアレイ状に配列した場合、隣接する高耐圧系ＭＩＳトランジスタ間のＳＴＩ底部のフィールド耐圧（素子分離耐圧）を維持し、素子分離特性を維持するためには、隣接する素子形成領域ＡＡの外方に張り出した領域Ｆ間の最短距離αは、ある程度離れていることが好ましい。
【００５８】
本実施例では、ゲート幅方向において隣接する高耐圧系ＭＩＳトランジスタＨＶＴｒをゲート電極４のゲート長方向（図２１におけるＸ方向）にずらして配置する。これにより、ゲート幅方向において隣接する高耐圧系ＭＩＳトランジスタＨＶＴｒの素子形成領域ＡＡ間の距離を長く設定することなく、上述した領域Ｆ間の最短距離αを適正な距離だけ確保することができ、素子分離特性を維持することができる。
【００５９】
また、図２１の下段に示すように、ゲート電極４を分断した配置とすることも可能である。このようにゲート電極４を分断することで、トランジスタ間のＳＴＩ底部のフィールド耐圧（素子分離耐圧）が向上する。なお、ゲート電極４が分断されているため、ゲート電極４上に設けられる金属配線１２とゲート電極コンタクト１３とでゲート電極４との接続を行う。
【００６０】
また、本実施例では、上述したように隣接する高耐圧系ＭＩＳトランジスタＨＶＴｒをゲート電極４のゲート長方向（図２１におけるＸ方向）にずらして配置することで発生する領域に基板コンタクトの素子形成領域ＡＡ−Ｃを設け、基板コンタクト１１を配置する。これにより、従来は高耐圧系ＭＩＳトランジスタＨＶＴｒの外周を囲うように配置していた基板コンタクトを高耐圧系ＭＩＳトランジスタＨＶＴｒの配置領域内に配置することができ、周辺回路領域を効率良く使用することが可能である。
【図面の簡単な説明】
【００６１】
【図１】この発明の一実施形態に従った半導体装置の全体構成の一例を示す図である。
【図２】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。
【図３】図２のＡ−Ａ線に沿う断面構造を示す断面図である。
【図４】図２のＢ−Ｂ線に沿う断面構造を示す断面図である。
【図５】従来の高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。
【図６】従来の高耐圧系ＭＩＳトランジスタにおいてゲート幅を変化させた場合の高耐圧系ＭＩＳトランジスタの閾値の変化の一例を示す特性図である。
【図７】従来の高耐圧系ＭＩＳトランジスタにおけるゲート幅と閾値との相関関係を説明するための特性図である。
【図８】従来の高耐圧系ＭＩＳトランジスタにおいてゲート幅を変化させた場合のリーク電流の変化の一例を示す特性図である。
【図９】従来の高耐圧系ＭＩＳトランジスタにおけるゲート幅とリーク電流との相関関係を説明するための特性図である。
【図１０】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタをアレイ状に配列し、ゲート電極を直列につないだ場合の平面構造を示す平面図である。
【図１１】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。
【図１２】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタをアレイ状に配列し、ゲート電極を直列に繋いだ場合の平面構造を示す平面図である。
【図１３】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。
【図１４】図１３のＧ−Ｇ線に沿う断面構造を示す断面図である。
【図１５】図１３のＨ−Ｈ線に沿う断面構造を示す断面図である。
【図１６】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタをアレイ状に配列し、ゲート電極を直列につないだ場合の平面構造を示す平面図である。
【図１７】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタをアレイ状に配列し、ゲート電極を直列につないだ場合の平面構造を示す平面図である。
【図１８】従来例の周辺回路領域における高耐圧系ＭＩＳトランジスタの配置例を示す平面図である。
【図１９】この発明の一実施形態に従った周辺回路領域における高耐圧系ＭＩＳトランジスタの配置例を示す平面図である。
【図２０】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタの平面構造を示す平面図である。
【図２１】この発明の一実施形態に従った高耐圧系ＭＩＳトランジスタをアレイ状に配列し、ゲート電極を直列につないだ場合の平面構造を示す平面図である。
【符号の説明】
【００６２】
１  半導体基板、２  拡散層、３  ゲート絶縁膜、４  ゲート電極、５  素子分離絶縁膜、６  拡散層コンタクト、１１  基板コンタクト、１２  金属配線、１３  ゲート電極コンタクト、１００  メモリセルアレイ、１０１  ワード線・セレクトゲート線ドライバ、１０２  センスアンプ回路、１０３  制御回路、ＡＡ  素子形成領域、ＳＴＩ  素子分離領域。
【図１】
2010027921.tif 000004
【図２】
2010027921.tif 000005
【図３】
2010027921.tif 000006
【図４】
2010027921.tif 000007
【図５】
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【図６】
2010027921.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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