(57)【要約】【課題】トランジスタの高速動作が可能で、かつ、電子の増加部の高耐圧化が可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサは、電子を転送させる転送チャネル３と、転送チャネル３の表面上に第１絶縁膜６ａを介して形成された転送ゲート電極７と、転送チャネル３に設けられ、電子を増加させるための電子増倍部３ａ（増加部）と、転送チャネル３以外の領域に設けられ、第１絶縁膜６ａよりも小さい厚みを有する第２絶縁膜６ｂを有するトランジスタとを備える。【選択図】図２
2010027668.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を転送させる電荷転送領域と、
前記電荷転送領域の表面上に第１絶縁膜を介して形成された転送電極と、
前記電荷転送領域に設けられ、信号電荷を増加させるための増加部と、
前記電荷転送領域以外の領域に設けられ、前記第１絶縁膜よりも小さい厚みを有する第２絶縁膜を有するトランジスタとを備えた、撮像装置。
【請求項２】
信号電荷を電圧として検出するための電荷検出部をさらに備え、
前記第１絶縁膜と前記第２絶縁膜との境界部分が前記電荷検出部の表面上に設けられるように構成されている、請求項１に記載の撮像装置。
【請求項３】
前記トランジスタは、前記電荷検出部に隣接するように設けられ、前記電荷検出部の電位を初期値に戻すリセットトランジスタを含む、請求項２に記載の撮像装置。
【請求項４】
少なくとも前記電荷転送領域、前記転送電極および前記増加部を含む画素が複数設けられ、
前記複数の画素は、画素毎に、それぞれ、前記リセットトランジスタと、前記電荷検出部により検出された電圧を増幅するための増幅トランジスタと、選択された前記画素から前記電荷検出部により検出された電圧を出力するための選択トランジスタとを含み、
前記トランジスタは、前記リセットトランジスタに加えて、前記増幅トランジスタおよび前記選択トランジスタを含む、請求項３に記載の撮像装置。
【請求項５】
少なくとも前記電荷転送領域、前記転送電極および前記増加部を含む画素が複数設けられ、
前記複数の画素が配置された撮像領域の周辺に設けられた周辺回路領域をさらに備え、
前記トランジスタは、前記周辺回路領域に設けられた周辺回路トランジスタを含む、請求項１〜４のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、信号電荷を増加させるための増加部を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電子（信号電荷）を増加させるための増加部を備えた撮像装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、電子（信号電荷）を転送させる電荷転送領域と、電荷転送領域に設けられ、電子を衝突電離させて増加させるための増加部とを備えたＣＭＯＳイメージセンサが開示されている。上記特許文献１に記載のＣＭＯＳイメージセンサでは、電荷転送領域の転送ゲート電極および電荷転送領域以外の領域に設けられたトランジスタのゲート電極に対して一定の厚みのゲート絶縁膜が形成されている。
【０００４】
【特許文献１】特開２００８−３５０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載の撮像装置では、電荷転送領域において電子の増加動作および転送動作が行われるとともに、増加された電子は電荷転送領域以外の領域にトランジスタを介して出力されるように構成されている。このような特許文献１に記載された従来の撮像装置にあっては、電子の増加部において高電圧が印加されるため高耐圧化が望まれる一方、電荷転送領域以外に設けられるトランジスタには高速動作が望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、トランジスタの高速動作が可能で、かつ、電子の増加部の高耐圧化が可能な撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、信号電荷を転送させる電荷転送領域と、電荷転送領域の表面上に第１絶縁膜を介して形成された転送電極と、電荷転送領域に設けられ、信号電荷を増加させるための増加部と、転送領域以外の領域に設けられ、第１絶縁膜よりも小さい厚みを有する第２絶縁膜を有するトランジスタとを備える。
【発明の効果】
【０００８】
この発明の一の局面による撮像装置では、上記の構成により、電荷転送領域以外の領域に設けられたトランジスタを高速動作させつつ、増加部を高耐圧化させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。また、図２〜図４は、第１実施形態によるＣＭＯＳイメージセンサの構造を説明するための図である。第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１１】
図１に示すように、ＣＭＯＳイメージセンサは、マトリクス状（行列状）に配置された複数の画素５０を含む撮像領域５１と、撮像領域５１の周辺に形成された周辺論理回路領域５２と、入出力部５３とを備えたチップにより構成されている。周辺論理回路領域５２には、たとえば、ＡＤ変換および画像処理のための回路が設けられている。入出力部５３には、たとえば、保護回路、および、基板（図示せず）に対する接続部であるパッド（電極）が形成されている。
【００１２】
ＣＭＯＳイメージセンサの画素５０の断面構造としては、図２に示すように、ｎ型シリコン基板（図示せず）の表面上に形成されたｐ型ウェル領域１の表面に、各画素５０をそれぞれ分離するための素子分離領域２が形成されている。また、素子分離領域２によって囲まれる各画素５０のｐ型ウェル領域１の表面には、ｎ−型不純物領域からなる転送チャネル３を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ部）４およびｎ型不純物領域からなるフローティングディフュージョン領域（ＦＤ領域）５が形成されている。
【００１３】
ＰＤ部４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、ＰＤ部４は、素子分離領域２に隣接するとともに、転送チャネル３に隣接するように形成されている。ＦＤ領域５は、転送された電子による信号電荷を保持するとともに、この信号電荷を電圧に変換する機能を有する。そして、ＦＤ領域５により変換された電圧を検出することにより信号電圧を検出するように構成されている。また、ＦＤ領域５は、転送チャネル３に隣接するように形成されている。これにより、ＦＤ領域５は、転送チャネル３を介してＰＤ部４と対向するように形成されている。なお、転送チャネル３は、本発明の「電荷転送領域」の一例である。また、ＦＤ領域５は、本発明の「電荷検出部」の一例である。
【００１４】
転送チャネル３の表面上には、ゲート絶縁膜としての機能を有するとともに、シリコン（Ｓｉ）基板の表面（転送チャネル３の表面）を熱酸化することにより形成されたシリコン熱酸化膜（ＳｉＯ２膜）からなる第１絶縁膜６ａが形成されている。第１絶縁膜６ａは、約６０ｎｍからなる厚みｔ１を有する。
【００１５】
第１絶縁膜６ａの表面上には、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１とが、ＰＤ部４側からＦＤ領域５側に向かってこの順番に形成されている。転送ゲート電極７は、ＰＤ部４と増倍ゲート電極８との間に形成されている。読出ゲート電極１１は、蓄積ゲート電極１０とＦＤ領域５との間に形成されている。また、読出ゲート電極１１は、ＦＤ領域５と隣接するように形成されている。なお、転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１は、それぞれ、本発明の「転送電極」の一例である。
【００１６】
増倍ゲート電極８下の転送チャネル３には、電子増倍部３ａが設けられているとともに、蓄積ゲート電極１０下の転送チャネル３には、電子蓄積部３ｂが設けられている。なお、電子増倍部３ａは、本発明の「増加部」の一例である。
【００１７】
ＦＤ領域５を介して読出ゲート電極１１と対向する位置には、リセットゲート電極１２が形成されている。ＦＤ領域５との間でリセットゲート電極１２を挟む位置には、リセットドレイン領域（ＲＤ領域）１３が形成されている。ｐ型ウェル領域１の表面上には、リセットゲート電極１２のゲート絶縁膜としての機能を有する第２絶縁膜６ｂが形成されている。なお、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０、読出ゲート電極１１およびリセットゲート電極１２は、同一工程により形成される単層ゲート構造により構成されている。
【００１８】
ここで、第１実施形態では、第２絶縁膜６ｂは、転送チャネル３の表面上に形成された第１絶縁膜６ａよりも厚みが小さくなるように構成されている。具体的には、第１絶縁膜６ａの厚みｔ１が約６０ｎｍになるように形成されているのに対して、第２絶縁膜６ｂの厚みｔ２は約７ｎｍ以下になるように形成されている。第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分は、ＦＤ領域５の中央部分に配置されるように構成されている。また、第２絶縁膜６ｂは、ＲＤ領域１３と、隣接する画素５０のＰＤ部４の表面上に及ぶ領域にまで形成されている。
【００１９】
また、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１には、それぞれ、コンタクト部７ａ、８ａ、９ａ、１０ａおよび１１ａを介して、電圧制御のためのクロック信号Φ１、Φ２、Φ３、Φ４およびΦ５を供給する配線層７ｂ、８ｂ、９ｂ、１０ｂおよび１１ｂが電気的に接続されている。なお、この配線層７ｂ、８ｂ、９ｂ、１０ｂおよび１１ｂは、行毎に形成されているとともに、各行毎の全ての画素５０の転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１とそれぞれ電気的に接続されている。
【００２０】
また、図３および図４に示すように、各々の画素５０は、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１と、リセットゲート電極１２を含むリセットトランジスタＴｒ１と、増幅トランジスタＴｒ２と、選択トランジスタＴｒ３とを備えている。
【００２１】
リセットトランジスタＴｒ１のリセットゲート電極１２には、コンタクト部１２ａ（図２参照）を介してリセットゲート線１２ｂが接続されており、リセット信号が供給されるように構成されている。リセットドレイン１３は、リセットトランジスタＴｒ１のドレインとしての機能を有するとともに、電源電圧（ＶＤＤ）線５０ａに接続されている。ＦＤ領域５は、リセットトランジスタＴｒ１のソースおよび読出ゲート電極１１のドレインとしての機能を有するとともに、増幅トランジスタＴｒ２のゲートと接続されている。増幅トランジスタＴｒ２のドレインには、選択トランジスタＴｒ３のソースが接続されている。選択トランジスタＴｒ３のゲートには行選択線５０ｂが接続されているとともに、ドレインには出力線５０ｃが接続されている。また、第２絶縁膜６ｂ（図２参照）は、トランジスタＴｒ１に加えて、トランジスタＴｒ２およびトランジスタＴｒ３のゲート絶縁膜としての機能を有する。なお、リセットトランジスタＴｒ１、増幅トランジスタＴｒ２および選択トランジスタＴｒ３は、本発明の「トランジスタ」の一例である。
【００２２】
なお、第１実施形態のＣＭＯＳイメージセンサは、上記の回路構成を行うことにより、各画素５０内で信号を増幅トランジスタＴｒ２により増幅するように構成されている。また、読出ゲート電極１１のオンオフ制御は行毎に行われる一方で、読出ゲート電極１１以外のゲート電極のオンオフ制御は、画素５０全体に対して一斉に行われるように構成されている。
【００２３】
また、図２に示すように、ＣＭＯＳイメージセンサの周辺論理回路領域５２上には、Ｎ型ＭＯＳトランジスタ２０およびＰ型ＭＯＳトランジスタ３０などからなる周辺論理回路が構成されている。具体的な断面構造としては、ｐ型ウェル領域１の表面に、ｐ型ウェル領域２１およびｎ型ウェル領域３１が形成されている。ｐ型ウェル領域２１とｎ型ウェル領域３１との間には、素子分離領域４０が形成されている。ｐ型ウェル領域２１には、ソースおよびドレインの機能を有するｎ＋型からなる不純物領域２２が形成されているとともに、不純物領域２２間に転送領域２３が形成されている。そして、第３絶縁膜６ｃを介して転送領域２３の上部にゲート電極２４が形成されている。これにより、Ｎ型ＭＯＳトランジスタ２０が構成されている。同様に、ｎ型ウェル領域３１には、ｐ＋型からなる不純物領域３２が形成されているとともに、不純物領域３２間に転送領域３３が形成されている。そして、第３絶縁膜６ｃを介して転送領域３３の上部にゲート電極３４が形成されている。これにより、Ｐ型ＭＯＳトランジスタ３０が構成されている。なお、周辺論理回路領域５２に設けられたトランジスタのゲート電極は、撮像領域５１内に設けられたゲート電極と同一プロセスにより形成可能である。
【００２４】
ここで、第１実施形態では、第３絶縁膜６ｃは、第２絶縁膜６ｂと同様に、約７ｎｍ以下の大きさからなる厚みｔ２を有する。
【００２５】
図５および図６は、本発明の第１実施形態によるＣＭＯＳイメージセンサに設けられた各画素５０における電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【００２６】
まず、電子の転送動作について説明する。図５に示すように、ＰＤ部４に光が入射されると、光電変換により、ＰＤ部４に電子が生成される。そして、図５の期間Ａにおいて、ＰＤ部４により生成された電子は、転送ゲート電極７を介して、より電位の高い増倍ゲート電極８下の転送チャネル３に転送される。そして、期間Ｂにおいて、電子は、転送ゲート電極９下の転送チャネル３に転送されるとともに、期間Ｃにおいて、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に転送される。その後、期間Ｄにおいて、読出ゲート電極１１を介して電子はＦＤ領域５にまで転送される。
【００２７】
次に、電子の増倍動作について説明する。電子の増倍動作は、上記の増倍ゲート電極８および蓄積ゲート電極１０間の転送チャネル３において行われる。具体的には、電子が蓄積ゲート電極１０下の転送チャネル３に保持された状態の期間Ｃの状態から、図６の期間Ｅ以降の動作を行う。すなわち、期間Ｅにおいて、増倍ゲート電極８下の電子増倍部３ａが約２５Ｖの電位に調整されるとともに、期間Ｆにおいて転送ゲート電極９下の転送チャネル３が約４Ｖの電位に調整される。その後、蓄積ゲート電極１０下の電子蓄積部３ｂの電位が約１Ｖに調整されることにより、電子蓄積部３ｂに蓄積された電子は、転送ゲート電極９下の転送チャネル３（約４Ｖ）を介して、増倍ゲート電極８下の電子増倍部３ａ（約２５Ｖ）に転送される。これにより、電子が増倍される。そして、期間Ｇにおいて転送ゲート電極９がオフ状態になることにより、増倍動作は完了する。また、この状態から上述した電子の転送動作を行うことによって増倍された電子はＦＤ領域５に転送される。なお、電子の増倍動作時に、転送ゲート電極７下および読出ゲート電極１１下の各転送チャネル３の電位が約０．５Ｖの電位に調整されることにより、電子のＰＤ部４への移動、および、ＦＤ領域５への移動を抑制することが可能となる。
【００２８】
なお、電子増倍部３ａおよび電子蓄積部３ｂ間での電子の転送動作が複数回（たとえば、約４００回）行われることにより、ＰＤ部４から転送された電子は約２０００倍に増倍される。また、このように増倍および蓄積された電子による信号電荷は、上述した読出動作により、ＦＤ領域５を介して、電圧信号として読み出される。
【００２９】
第１実施形態では、上記のように、撮像領域５１において、転送チャネル３が形成された領域以外の領域に設けられた第２絶縁膜６ｂの厚みｔ２を、転送チャネル３の表面上に形成された第１絶縁膜６ａの厚みｔ１よりも小さくなるように構成することによって、第２絶縁膜６ｂが配置された領域に設けられたトランジスタＴｒ１、Ｔｒ２およびＴｒ３のゲート絶縁膜である第２絶縁膜６ｂが第１絶縁膜６ａよりも膜厚が小さいので、転送チャネル３における電子の転送動作に比べて、トランジスタＴｒ１、Ｔｒ２およびＴｒ３を高速動作させることができる。また、電子増倍部３ａが設けられた転送チャネル３に形成された第１絶縁膜６ａは、第２絶縁膜６ｂに比べて膜厚が大きくなるように形成されているので、その分、高電圧が印加される電子増倍部３ａを高耐圧化させることができる。したがって、電子増倍部３ａに対して電子を増加させるための電圧を容易に印加することができるので、所望の倍率の分だけ電子を増加させることができる。以上により、高速動作を実現しながら、より高画質な撮像画像を得ることができる。
【００３０】
また、第１実施形態では、上記のように、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分がＦＤ領域５の表面上に設けられるように構成することによって、電子の転送経路に暗電流が発生するのを抑制することができる。すなわち、膜厚が互いに異なる第１絶縁膜６ａと第２絶縁膜６ｂとの境界においては膜ストレスがかかるために基板に結晶欠陥が入りやすくなり、これに起因して暗電流が発生するという不都合が生じる。このため、たとえば、第１絶縁膜６ａと第２絶縁膜６ｂとの境界が転送チャネル３上に設けられた場合には、この境界部分直下の転送チャネル３に発生した暗電流が上記増倍動作によって増倍されてしまうという不都合が生じる。また、たとえば、第１絶縁膜６ａと第２絶縁膜６ｂとの境界がＰＤ部４に設けられた場合には、上記暗電流に起因してノイズが発生するという不都合が生じる。これに対して、第１実施形態においては、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分がＦＤ領域５の表面上に設けられているので、上記のような暗電流の増倍およびノイズの発生といった不都合を抑制することができる。また、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分をＦＤ領域５の表面上に設けた場合、上記と同様にＦＤ領域５に暗電流は発生するが、第１実施形態では、信号電荷の読出し時には、電子をＦＤ領域５に転送する直前にリセットトランジスタＴｒ１を動作させてＦＤ領域５の電位を初期化するように構成されており、ＦＤ領域５に発生した暗電流の影響を受けることなく信号電荷の読出しを行うことができる。
【００３１】
また、第１実施形態では、上記のように、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分がＦＤ領域５の表面上の中央部に設けられるように構成することによって、特性のばらつきが発生するのを抑制することができる。たとえば、第１絶縁膜６ａおよび第２絶縁膜６ｂの境界部分（段差部分）が読出ゲート電極１１のＦＤ領域５側の端部近傍、または、転送チャネル３の端部近傍に形成された場合には、転送チャネル３による電子の転送動作時および電子増倍部３ａによる電子の増倍動作時において、ゲート絶縁膜の膜厚の変化に伴って特性が変化し、信号電荷にばらつきが生じる場合がある。また、リセットゲート電極１２の端部近傍のゲート絶縁膜の膜厚が変化した場合にも同様にリセット動作にばらつきが生じる場合がある。したがって、上記の構成によって、転送チャネル３側およびリセットゲート電極１２側の両方において、特性のばらつきが発生するのを抑制することができる。また、第１絶縁膜６ａおよび第２絶縁膜６ｂの境界部分がＦＤ領域５上の中央部から端部方向に少しずれた場合であっても、ＦＤ領域５の端部よりは中央部側に境界部分が配置されるので、この境界部分は上記のような端部近傍には設けられない。したがって、転送ゲート電極７下、増倍ゲート電極８下、転送ゲート電極９下、蓄積ゲート電極１０下および読出ゲート電極１１下に設けられる第１絶縁膜６ａの厚みと、撮像領域５１に形成されるトランジスタ（Ｔｒ１、Ｔｒ２およびＴｒ３）および周辺論理回路領域５２に形成されるトランジスタのゲート絶縁膜として設けられる第２絶縁膜６ｂの厚みとを、それぞれ所望の大きさにすることができる。
【００３２】
また、第１実施形態では、上記のように、それぞれ画素５０毎にリセットトランジスタＴｒ１と、増幅トランジスタＴｒ２と、選択トランジスタＴｒ３とが含まれるとともに、画素５０毎に信号が増幅トランジスタＴｒ２により増幅されるアクティブ型のＣＭＯＳイメージセンサとして構成することによって、画素データの読出し時に画素データ読出し経路におけるノイズの影響を受けにくくなるので、パッシブ型により構成されたＣＭＯＳイメージセンサに比べて画質低下を抑制することができる。
【００３３】
また、第１実施形態では、上記のように、撮像領域５１の周辺に形成された周辺論理回路領域５２に配置されたトランジスタ（Ｎ型ＭＯＳトランジスタ２０、Ｐ型ＭＯＳトランジスタ３０）のゲート絶縁膜である第３絶縁膜６ｃにおいても、第２絶縁膜６ｂと同様の小さい厚み（ｔ２）になるように構成することによって、周辺論理回路領域５２に配置されたトランジスタを、画素５０内に形成されたリセットトランジスタなどと同様に高速動作させることができるとともに、同様の電圧値で駆動させることができる。なお、第１実施形態においては、画素５０内に形成されたトランジスタと、周辺論理回路領域５２に設けられたトランジスタとは、いずれも約３．３Ｖの電圧により駆動させることができる。また、同様の膜厚に構成されている第２絶縁膜６ｂと第３絶縁膜６ｃとは、同一の工程により形成することができる。
【００３４】
また、第１実施形態では、上記のように、第１絶縁膜６ａをシリコン熱酸化膜からなるように構成する。このように構成することによって、たとえば、ゲート絶縁膜にシリコン窒化膜を用いた場合には、増倍動作により増倍された電子がシリコン窒化膜にトラップされることから増倍劣化が発生する場合があると考えられるが、この増倍劣化が発生するのを抑制することができる。
【００３５】
（第２実施形態）
図７は、本発明の第２実施形態によるＣＭＯＳイメージセンサの全体構成を示した断面図である。第２実施形態では、ＦＤ領域５の表面上の中央部分に第１絶縁膜６ａと第２絶縁膜６ｂとの境界部が設けられるように構成された第１実施形態とは異なり、ＦＤ領域５の表面上の端部に第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分が設けられる例について説明する。
【００３６】
図７に示すように、ＦＤ領域５の表面は第２絶縁膜６ｂにより覆われるように構成されている。そして、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分は、転送チャネル３とＦＤ領域５との境界部分と略同じ位置に設けられるように構成されている。
【００３７】
なお、第２実施形態のその他の構成および動作は、第１実施形態と同様である。
【００３８】
第２実施形態では、上記のように、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分を、転送チャネル３とＦＤ領域５との境界部分と略同じ位置に設けることによって、ＦＤ領域５の表面上に形成される絶縁膜の厚みが一定になる。これにより、ＦＤ領域５上に形成される絶縁膜に起因して発生する寄生容量の大きさをＦＤ領域５において一定にすることができるので、ＦＤ領域５における寄生容量の変化（絶縁膜の膜厚の変化）に起因して信号電荷の変換効率にばらつきが生じるのを抑制することができる。
【００３９】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００４０】
（第３実施形態）
図８は、本発明の第３実施形態によるＣＭＯＳイメージセンサの全体構成を示した断面図である。第３実施形態では、第１実施形態の構成における電子増倍部３ａと電子蓄積部３ｂとの位置を互いに反対に設けた例について説明する。
【００４１】
図８に示すように、転送ゲート電極７と転送ゲート電極９との間に蓄積ゲート電極１０が設けられるとともに、転送ゲート電極９と読出ゲート電極１１との間に増倍ゲート電極８が設けられている。そして、蓄積ゲート電極１０下の転送チャネル３には電子蓄積部３ｂが設けられているとともに、増倍ゲート電極８下の転送チャネル３には電子増倍部３ａが設けられている。
【００４２】
なお、第３実施形態のその他の構成および動作は、第１実施形態と同様である。
【００４３】
第３実施形態では、上記のように、読出ゲート電極１１側に電子増倍部３ａを設けるように構成した場合においても、ＦＤ領域５の表面上の中央部に第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分を設けるように構成することによって、転送チャネル３側およびリセットゲート電極１２側の両方において、特性のばらつきが生じるのを抑制することができる。
【００４４】
また、第３実施形態では、上記のように、読出ゲート電極１１側に電子増倍部３ａを設けるように構成した場合、第１実施形態に比べて電子増倍部３ａがＰＤ部４に対して離れる位置に設けられているので、電子の増倍動作時に発生する高電圧に起因してＰＤ部４からの電子を転送する際に、転送される電子の数にばらつきが生じるのを抑制することができる。
【００４５】
なお、第３実施形態のその他の効果は、第１実施形態と同様である。
【００４６】
（第４実施形態）
図９は、本発明の第４実施形態によるＣＭＯＳイメージセンサの全体構成を示した断面図である。第４実施形態では、ＦＤ領域５の表面上には第１絶縁膜６ａおよび第２絶縁膜６ｂのいずれも設けられていない例について説明する。
【００４７】
図９に示すように、ＦＤ領域５の表面上には第１絶縁膜６ａおよび第２絶縁膜６ｂのいずれの絶縁膜も形成されることなく、層間絶縁膜（図示せず）が配置される。
【００４８】
なお、第４実施形態の構成および動作は、第１実施形態と同様である。
【００４９】
第４実施形態では、上記のように、ＦＤ領域５の表面上に層間絶縁膜を配置させるように構成することによって、たとえば、層間絶縁膜の誘電率が、第１絶縁膜６ａおよび第２絶縁膜６ｂの各誘電率よりも高い場合、その分、ＦＤ領域５の寄生容量が大きくなることにより、ＦＤ領域５における信号電荷の変換効率が低くなり、その結果、低感度になる。これに対して、層間絶縁膜の誘電率が、第１絶縁膜６ａおよび第２絶縁膜６ｂの各誘電率よりも低い場合、その分、ＦＤ領域５との寄生容量が小さくなることにより、ＦＤ領域５における信号電荷の変換効率が高くなり、その結果、高感度になる。このとき、高感度になる一方で、ノイズも増加することになる。以上により、ＦＤ領域５に設ける層間絶縁膜の誘電率の大きさによって、高感度用または低感度用のいずれの撮像装置にも適用することができるとともに、層間絶縁膜の誘電率の大きさを制御することによってノイズの発生を制御することができる。
【００５０】
なお、第４実施形態のその他の効果は、第１実施形態と同様である。
【００５１】
（第５実施形態）
図１０は、本発明の第５実施形態によるＣＭＯＳイメージセンサの全体構成を示した断面図である。第５実施形態では、２つのＦＤ領域が設けられた例について説明する。
【００５２】
図１０に示すように、ｐ型ウェル領域１上において、転送チャネル３に隣接する位置にＦＤ１領域５ａが設けられているとともに、ＦＤ１領域５ａの表面上には、第１絶縁膜６ａが形成されている。また、素子分離領域２ａを介してＦＤ１領域５ａに対向する位置に、ＦＤ２領域５ｂが形成されているとともに、ＦＤ２領域５ｂの表面上には、第２絶縁膜６ｂが形成されている。ＦＤ１領域５ａとＦＤ２領域５ｂとは、電気的に接続されている。
【００５３】
なお、第５実施形態のその他の構成および動作は、第１実施形態と同様である。
【００５４】
第５実施形態では、上記のように、ＦＤ領域を転送チャネル３側に隣接するＦＤ１領域５ａと、リセットゲート電極１２に隣接するＦＤ２領域５ｂとの２つのＦＤ領域により構成することによって、ＦＤ１領域５ａの表面上には第１絶縁膜６ａが均一に形成されるとともに、ＦＤ２領域５ｂの表面上には第２絶縁膜６ｂが均一に形成される。したがって、各ＦＤ領域において絶縁膜に起因して発生する寄生容量をそれぞれ均一にすることができるので、変換効率のばらつきが発生するのを抑制することができる。その結果、ＦＤ領域（ＦＤ１領域５ａおよびＦＤ２領域５ｂ）の変換効率を均一にすることができる。
【００５５】
なお、第５実施形態のその他の効果は、第１実施形態と同様である。
【００５６】
（第６実施形態）
図１１は、本発明の第６実施形態によるＣＭＯＳイメージセンサの全体構成を示した断面図である。第６実施形態では、転送チャネル３の表面上に設けられたゲート電極が３本である例について説明する。
【００５７】
図１１に示すように、転送チャネル３上には、ＰＤ部４からＦＤ領域５に向かって、転送ゲート電極７、増倍ゲート電極８および読出ゲート電極１１が、この順に配置されている。そして、電子の増倍動作時においては、電子増倍部３ａとＰＤ部４との間において、電子を往復転送させることによって電子を増倍させるように構成されている。また、転送ゲート電極７にΦ１のオフ信号が供給された場合、転送ゲート電極７には約０Ｖの電圧が印加されるとともに、転送ゲート電極７下の転送チャネル３は、約１Ｖの電位に調整された状態となる。
【００５８】
なお、第６実施形態のその他の構成および動作は、第１実施形態と同様である。
【００５９】
第６実施形態では、上記のように、各画素５０が、転送ゲート電極７、増倍ゲート電極８および読出ゲート電極１１の３本のゲート電極により構成された場合においても、第１実施形態と同様に、ＦＤ領域５の表面上の中央部に第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分を設けるように構成することによって、転送チャネル３側およびリセットゲート電極１２側の両方において、特性のばらつきが生じるのを抑制することができる。
【００６０】
なお、第６実施形態のその他の効果は、第１実施形態と同様である。
【００６１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６２】
たとえば、上記第１〜第６実施形態では、撮像装置の一例として各画素において信号電荷を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素において信号電荷を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００６３】
また、上記第１〜第６実施形態では、第１絶縁膜６ａをＳｉＯ２膜からなる酸化膜により形成する例を示したが、本発明はこれに限らず、第１絶縁膜６ａをＳｉＯ２膜以外の絶縁膜により形成してもよい。
【００６４】
また、上記第１〜第６実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域１の表面に転送チャネル３、ＰＤ部４およびＦＤ領域５を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に転送チャネル３、ＰＤ部４およびＦＤ領域５を形成するようにしてもよい。
【００６５】
また、上記第１〜第６施形態では、信号電荷として電子を用いた例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いるようにしてもよい。
【００６６】
また、上記第１〜第６実施形態では、ＰＤ部４の表面上に第２絶縁膜６ｂが形成される例を示したが、本発明はこれに限らず、ＰＤ部４の表面上に第１絶縁膜６ａおよび第２絶縁膜６ｂ以外の絶縁膜を形成してもよい。
【００６７】
また、上記第１実施形態では、ＦＤ領域５の表面上の中央部分に第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分が設けられる例を示したが、本発明はこれに限らず、図１２に示すように、ＦＤ領域５において、絶縁膜が第１絶縁膜６ａの端部から第２絶縁膜６ｂの端部にまで傾斜するように構成されていてもよい。
【００６８】
また、上記第２実施形態では、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分が転送チャネル３とＦＤ領域５との境界部分と同様の位置に設けられる例を示したが、本発明はこれに限らず、第１絶縁膜６ａと第２絶縁膜６ｂとの境界部分が、ＦＤ領域５とリセットゲート電極１２との境界部分に設けられてもよい。
【００６９】
また、上記第４実施形態では、ＦＤ領域５の表面上には層間絶縁膜が形成される例を示したが、本発明はこれに限らず、ＦＤ領域５の表面上に第１絶縁膜６ａおよび第２絶縁膜６ｂとは誘電率が異なる層間絶縁膜以外の絶縁膜を形成してもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態による撮像装置の全体構成を示した平面図である。
【図２】第１実施形態による撮像装置に設けられた撮像領域および周辺論理回路領域の断面図である。
【図３】第１実施形態による撮像装置に設けられた撮像領域の回路図である。
【図４】第１実施形態による撮像装置に設けられた単一画素の平面図である。
【図５】第１実施形態による撮像装置に設けられた撮像領域における電子の転送動作を説明するためのポテンシャル図である。
【図６】第１実施形態による撮像装置に設けられた撮像領域における電子の増倍動作を説明するためのポテンシャル図である。
【図７】第２実施形態による撮像装置における画素領域を説明するための断面図である。
【図８】第３実施形態による撮像装置における画素領域を説明するための断面図である。
【図９】第４実施形態による撮像装置における画素領域を説明するための断面図である。
【図１０】第５実施形態による撮像装置における画素領域を説明するための断面図である。
【図１１】第６実施形態による撮像装置における画素領域を説明するための断面図である。
【図１２】本発明の変形例を説明するための断面図である。
【符号の説明】
【００７１】
３            転送チャネル（電荷転送領域）
３ａ          電子増倍部（増加部）
５            フローティングディフュージョン（ＦＤ）領域（電荷検出部）
６ａ          第１絶縁膜
６ｂ          第２絶縁膜
７            転送ゲート電極（転送電極）
９            転送ゲート電極（転送電極）
１０          蓄積ゲート電極（転送電極）
１１          読出ゲート電極（転送電極）
２０          Ｎ型ＭＯＳトランジスタ（周辺回路トランジスタ）
３０          Ｐ型ＭＯＳトランジスタ（周辺回路トランジスタ）
５０          画素
５１          撮像領域
５２          周辺論理回路領域（周辺回路領域）
【図１】
2010027668.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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