(57)【要約】【課題】画質の劣化を抑制することが可能なプログレッシブ方式の画像表示装置を提供する。【解決手段】画像表示装置であって、発光素子をそれぞれ含む複数の画素回路が一方向にそれぞれ配列されて構成される複数の画素ラインからなる表示部と、各画素回路に対して画像信号に応じた電位状態の設定を行う電位設定部とを備える。また、画像表示装置は、表示部を複数の画素ライン群に区分して、画素ライン群毎に、各画素回路に対して各発光素子を発光させるための電源電圧の供給を行う電圧供給部と、電位設定部によって電位状態の設定が行われる書き込み実施期間と、電圧供給部によって電源電圧の供給が行われる発光期間との時間的な関係を、画素ライン群毎に異ならせるように、電位設定部と電圧供給部とを制御する制御部とを備える。【選択図】図１４
2010197693.tif 000002
【特許請求の範囲】
【請求項１】
発光素子をそれぞれ含む複数の画素回路が一方向にそれぞれ配列されて構成される複数の画素ラインからなる表示部と、
各前記画素回路に対して画像信号に応じた電位状態の設定を行う電位設定部と、
前記表示部を複数の画素ライン群に区分して、前記画素ライン群毎に、各前記画素回路に対して各前記発光素子を発光させるための電源電圧の供給を行う電圧供給部と、
前記電位設定部によって前記電位状態の設定が行われる書き込み実施期間と、前記電圧供給部によって前記電源電圧の供給が行われる発光期間との時間的な関係を、前記画素ライン群毎に異ならせるように、前記電位設定部と前記電圧供給部とを制御する制御部と、
を備えることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置であって、
前記複数の画素ライン群の数が、前記表示部を構成する画素ラインの総ライン数の約数以外の数であって、
前記制御部が、
前記複数の画素ライン群の配列されている順番に応じて、各前記画素ライン群における前記書き込み実施期間から前記発光期間までに至る時間間隔が順次に長くなるように、前記電位設定部と前記電圧供給部とを制御することを特徴とする画像表示装置。
【請求項３】
請求項２に記載の画像表示装置であって、
前記複数の画素ライン群を構成する画素ライン群の数がＮである場合には、前記複数の画素ライン群における前記書き込み実施期間と前記発光期間との時間的な関係がＮ種類となることを特徴とする画像表示装置。
【請求項４】
請求項１から請求項３の何れか１つの請求項に記載の画像表示装置であって、
前記制御部が、
前記画像信号に係る水平同期信号に同期して、各前記画素回路に対して該画像信号に応じた電位状態の設定を行うように、前記電位設定部を制御するとともに、
前記複数の画素ライン群における前記発光期間に係る周波数が、前記画像信号に応じて前記表示部においてフレームが表示される周波数の自然数倍の周波数となるように、前記電圧供給部を制御することを特徴とする画像表示装置。
【請求項５】
請求項１から請求項４の何れか１つの請求項に記載の画像表示装置であって、
前記制御部が、
各前記画素ライン群において、前記電位設定部によって各前記画素回路に対して前記画像信号に応じた電位状態の設定を行うことが可能な書き込み可能期間内に、該書き込み可能期間よりも短い前記書き込み実施期間が設けられるように、前記電位設定部および前記電圧供給部を制御することを特徴とする画像表示装置。
【請求項６】
請求項５に記載の画像表示装置であって、
前記制御部が、
前記複数の画素ライン群のうちの最初の前記画素ライン群において、前記書き込み可能期間内に垂直帰線期間と前記書き込み実施期間とがこの順番で設けられるとともに、前記複数の画素ライン群のうちの最後の前記画素ライン群において、前記書き込み可能期間内に前記書き込み実施期間と垂直帰線期間とがこの順番で設けられるように、前記電位設定部と前記電圧供給部とを制御することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
画像表示装置に関する。
【背景技術】
【０００２】
非晶質または多結晶のシリコン等で形成された薄膜トランジスタ（ＴＦＴ）と有機発光ダイオード（ＯＬＥＤ）等の電流制御型の発光素子とを各画素回路に持つ画像表示装置が知られている。一般に、この様な画像表示装置では、全ての画素回路が同時期に発光することで各フレームの画像を表示する駆動方式（同時発光方式）、または表示パネルの上方から下方にかけて順次に発光する動作が繰り返されることで動画を表示する方式（プログレッシブ方式）が採用される。
【０００３】
同時発光方式の画像表示装置では、多数の画素回路に走査信号を供給する複数の走査信号線が設けられる。そして、一般的に、シフトレジスタによって複数の走査信号線に対して走査信号が供給されるが、その他の配線（電源線等）に電位を付与する回路にはシフトレジスタが設けられない。従って、所謂Ｙドライバの回路構成を簡素化することができる。但し、限られた期間において全ての画素回路に対して画像信号を書き込むために、フレームバッファーを準備し、所謂Ｘドライバの駆動の周波数を高める必要性がある。また、パネル全体の画素回路が同時に点灯および消灯を繰り返すため、画面がちらつくフリッカーが見え易くなる。また、全ての画素回路に対して電流が瞬間的に流れる状態と流れない状態とが繰り返されるため、大電流の供給に適した大容量の電源が必要となる。
【０００４】
プログレッシブ方式の画像表示装置では、一般的に、複数の画素列に対して各種信号を順次に付与するためのシフトレジスタが必要となる。このため、Ｙドライバの複雑化および製造コストの上昇を招く。また、各画素回路を構成する素子（トランジスタおよびコンデンサ）の数が比較的多い（例えば、特許文献１等）。このため、該各画素回路の構成の複雑化を招く。但し、画像信号の各入力タイミングに応じて、複数の画素列に対して画像信号の電位が付与されるため、フレームバッファーが不要であるとともに、Ｘドライバの駆動の周波数を高める必要性がない。また、瞬間的には表示パネル上に光っている画像が帯状に現れ、この帯状の画像が表示パネルの上部から下部に向けてシフトしていく動作が行われるため、画面全体で同時にちらつきが生じず、フリッカーが目立たない。また、瞬間的には、一部の画素回路に対してのみ発光のための電流が供給されるため、比較的小さな電流の供給に適した電源を用いることができる。
【０００５】
以上の各種利点と欠点とを考慮すると、プログレッシブ方式の方が大画面の画像表示装置に適していると考えられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０６２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
プログレッシブ方式の画像表示装置では、帯状の画像が表示パネルの上部から下部に向けてシフトしていく動作を実現するために、通常は水平方向に並ぶ１行の画素回路のライン（画素ライン）毎に画素回路に与える信号（駆動信号）を切り替える動作を行う。つまり、表示パネル全体に配設される多数の画素回路を１本の画素ライン毎に各種の駆動信号を付与するための外部回路（Ｙドライバ等）が必要となる。
【０００８】
ここで、複数本の画素ラインをブロック化してブロック毎に付与する信号を共通化すれば、外部回路（Ｙドライバ等）において、各種信号等を出力するための出力用のピンを削減することができ、構成の簡略化を図ることができるものと考えられる。
【０００９】
しかしながら、画素ライン毎に各種信号を付与する駆動タイミングを水平同期信号（ＨＳＹＮＣ）と同期させるためには、表示パネルを構成する画素ラインの本数と垂直帰線期間に対応する所謂ブランキングラインの本数とを合算したライン数（総ライン数）が、各ブロックを構成する画素ラインの本数で割り切れる必要がある。例えば、表示パネルを構成する画素ラインが４８０本で、ブランキングラインが３本である場合には、各ブロックを構成する画素ラインの本数を３とすることはできるが、４８３本の約数以外の本数とすることはできなかった。
【００１０】
仮に、各ブロックを構成する画素ラインの本数を４８３本の約数以外、例えば４とすると、ブランキングラインの３ライン分の表示期間において４ライン分の駆動を無理に行うこととなり、駆動信号の波形に歪みが生じる。そして、このブランキングラインに対応する表示期間においては、表示パネルの少なくとも何れかの画素ラインにおいて、駆動トランジスタの閾値電圧Ｖthを補償する動作が行われる。このため、特定の画素ラインと他の画素ラインとの間において閾値電圧Ｖthを補償する期間（Ｖth補償期間）の長さが異なり、特定の画素ラインの発光輝度が周囲の画素ラインの発光輝度との間に顕著な差が生じやすく悪影響が起きる。
【００１１】
本発明は、上記課題に鑑みたものであり、画質の劣化を抑制することが可能なプログレッシブ方式の画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の第１の態様に係る画像表示装置は、発光素子をそれぞれ含む複数の画素回路が一方向にそれぞれ配列されて構成される複数の画素ラインからなる表示部と、各前記画素回路に対して画像信号に応じた電位状態の設定を行う電位設定部とを備える。また、前記画像表示装置は、前記表示部を複数の画素ライン群に区分して、前記画素ライン群毎に、各前記画素回路に対して各前記発光素子を発光させるための電源電圧の供給を行う電圧供給部と、前記電位設定部によって前記電位状態の設定が行われる書き込み実施期間と、前記電圧供給部によって前記電源電圧の供給が行われる発光期間との時間的な関係を、前記画素ライン群毎に異ならせるように、前記電位設定部と前記電圧供給部とを制御する制御部とを備える。
【００１３】
本発明の第２の態様に係る画像表示装置は、第１の態様に係る画像表示装置であって、前記複数の画素ライン群の数が、前記表示部を構成する画素ラインの総ライン数の約数以外の数であって、前記制御部が、前記複数の画素ライン群の配列されている順番に応じて、各前記画素ライン群における前記書き込み実施期間から前記発光期間までに至る時間間隔が順次に長くなるように、前記電位設定部と前記電圧供給部とを制御する。
【００１４】
本発明の第３の態様に係る画像表示装置は、第２の態様に係る画像表示装置であって、前記複数の画素ライン群を構成する画素ライン群の数がＮである場合には、前記複数の画素ライン群における前記書き込み実施期間と前記発光期間との時間的な関係がＮ種類となる。
【００１５】
本発明の第４の態様に係る画像表示装置は、第１から第３の何れか１つの態様に係る画像表示装置であって、前記制御部が、前記画像信号に係る水平同期信号に同期して、各前記画素回路に対して該画像信号に応じた電位状態の設定を行うように、前記電位設定部を制御するとともに、前記複数の画素ライン群における前記発光期間に係る周波数が、前記画像信号に応じて前記表示部においてフレームが表示される周波数の自然数倍の周波数となるように、前記電圧供給部を制御する。
【００１６】
本発明の第５の態様に係る画像表示装置は、第１から第４の何れか１つの態様に係る画像表示装置であって、前記制御部が、各前記画素ライン群において、前記電位設定部によって各前記画素回路に対して前記画像信号に応じた電位状態の設定を行うことが可能な書き込み可能期間内に、該書き込み可能期間よりも短い前記書き込み実施期間が設けられるように、前記電位設定部および前記電圧供給部を制御する。
【００１７】
本発明の第６の態様に係る画像表示装置は、第５の態様に係る画像表示装置であって、前記制御部が、前記複数の画素ライン群のうちの最初の前記画素ライン群において、前記書き込み可能期間内に垂直帰線期間と前記書き込み実施期間とがこの順番で設けられるとともに、前記複数の画素ライン群のうちの最後の前記画素ライン群において、前記書き込み可能期間内に前記書き込み実施期間と垂直帰線期間とがこの順番で設けられるように、前記電位設定部と前記電圧供給部とを制御する。
【発明の効果】
【００１８】
本発明によれば、画素ライン群毎に書き込み実施期間と発光期間との時間的な関係を異ならせることで、駆動信号の波形において歪みを生じさせることなく、画質の劣化を抑制することが可能なプログレッシブ方式の画像表示装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る画像表示装置の概略構成を示す模式図である。
【図２】有機ＥＬ表示部を構成する１画素分の画素回路の構成を例示する図である。
【図３】画素回路において有機ＥＬ素子を発光させる際の信号波形を示すタイミングチャートである。
【図４】準備期間における画素回路の動作を説明する図である。
【図５】閾値電圧補償期間における画素回路の動作を説明する図である。
【図６】ＯＬＥＤ初期化／Ｃs２初期化期間における画素回路の動作を説明する図である。
【図７】書き込み／ＯＬＥＤ初期化期間における画素回路の動作を説明する図である。
【図８】発光期間における画素回路の動作を説明する図である。
【図９】パネル部の構成およびその周辺回路を模式的に示す図である。
【図１０】ゲート回路群の構成を模式的に示す図である。
【図１１】電源線に付与される電位の波形を示すタイミングチャートである。
【図１２】補償制御線に付与される電位の波形を示すタイミングチャートである。
【図１３】走査線に付与される電位の波形を示すタイミングチャートである。
【図１４】書き込み実施期間のタイミングを示すタイミングチャートである。
【図１５】書き込み可能期間と書き込み実施期間との関係を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の一実施形態を図面に基づいて説明する。
【００２１】
＜１．画像表示装置の概略構成＞
図１は、本発明の一実施形態に係る画像表示装置１の機能的な構成を示す図である。画像表示装置１は、有機ＥＬ素子の発光を利用した装置（有機ＥＬ装置）を構成している。
【００２２】
画像表示装置１は、主に、制御回路群２、パネル部３、および電源回路６を備えている。そして、パネル部３は、専用ドライバ回路４と、Ｘドライバ回路５と、有機ＥＬ表示部３０とを有している。また、画像表示装置１では、画像信号が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色に係る信号によって構成され、有機ＥＬ表示部３０が、赤色の光を発する発光素子、緑色の光を発する発光素子、青色の光を発する発光素子を備えて構成されている。
【００２３】
制御回路群２は、画像表示装置１の動作を制御する各種回路を備えている。具体的には、制御回路群２は、γ変換部２１Ｒ，２１Ｇ，２１Ｂ、およびタイミングジェネレータ（ＴＧ）２２などといった回路を備えている。
【００２４】
γ変換部２１Ｒ，２１Ｇ，２１Ｂは、各画素に対応する各色の値（すなわち階調値）がＤr，Ｄg，Ｄbである入力画像信号を受け付けて、所謂ガンマ補正を行う。ここでは、例えば、各色の階調値Ｄr，Ｄg，Ｄbが約２．２乗された値に変換される。具体的には、例えば、６ビットの入力画像信号（階調値が０〜６３の画像信号）が、１０ビットの出力画像信号（階調値が０〜１０２３の画像信号）に変換される。そして、変換後の出力画像信号は、Ｘドライバ回路５に入力される。
【００２５】
ＴＧ２２は、ＦＰＧＡ（Field Programmable Gate Array）等のプログラミングが可能なＬＳＩによって実現され、入力画像信号に係る垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncの入力に応答して、専用ドライバ回路４およびＸドライバ回路５に対して、専用ドライバ回路４およびＸドライバ回路５の動作を制御するための信号を出力する。なお、本実施形態では、ＴＧ２２が、本発明の「制御部」に相当する。
【００２６】
なお、ここでは、制御回路群２が各種回路によって構成されるものとして説明したが、これに限られない。例えば、ＣＰＵ、ＲＯＭ、およびＲＡＭ等を備える制御部において、ＲＯＭ内のプロクラムがＣＰＵによって読み込まれて実行されることで、制御回路群２で実現される機能が実現されても良い。
【００２７】
有機ＥＬ表示部３０は、略長方形の輪郭を有する有機ＥＬディスプレイ（organic electroluminescence display）であり、有機材料に電流を流すことで材料自らが発光する自発光型の発光素子を有している。すなわち、有機ＥＬ表示部３０は、自発光型の発光素子を備えている表示部（自発光型表示部）を構成している。
【００２８】
この有機ＥＬ表示部３０には、多数の画素回路３１が配列され、各画素回路３１には、発光素子（ここでは、有機ＥＬ素子）が含まれている。そして、多数の発光素子は、例えば、格子状に配列されている。具体的には、有機ＥＬ表示部３０には、一方向（ここでは、水平方向）に配列される複数の画素回路３１からなる画素のライン（画素ライン、以下「水平ライン」とも称する）が形成されている。
【００２９】
なお、本実施形態では、有機ＥＬ表示部３０に水平ラインがｎ（ｎは任意の自然数）本配列されているものとし、以下では、ｎ＝４８０である例を示して説明する。また、入力画像信号については、垂直帰線期間に対応する所謂ブランキングラインの本数が３本であるものとして説明する。つまり、本実施形態では、パネル部３を構成する水平ラインの本数（ここでは４８０本）と垂直帰線期間に対応するブランキングラインの本数（ここでは３本）とを合算したライン数（以下「総ライン数」と称する）ｎtotalが、４８３本となる。
【００３０】
また、有機ＥＬ表示部３０には、発光輝度に対応する出力画像信号を各画素回路３１に供給するための複数の画像信号線ＬDATA（図２参照）が設けられている。また、該有機ＥＬ表示部３０には、複数の画像信号線ＬDATAに対して略直交する複数の走査線ＬSS（図２参照）が設けられている。ここでは、水平ライン毎に１本の走査線ＬSSが設けられており、各走査線ＬSSに順次に走査信号が供給される。なお、走査信号は、画像信号線ＬDATAを介して出力画像信号に係る電位を各画素回路３１において設定するタイミングを制御する信号である。
【００３１】
また、有機ＥＬ表示部３０には、各画素回路３１に含まれる有機ＥＬ素子ＯＬＥＤ（図２参照）の両極間に発光に必要な電圧を供給する電源線ＬVDD（図２参照）が設けられている。更に、有機ＥＬ表示部３０には、各画素回路３１に含まれる駆動トランジスタＴd（図２参照）の閾値電圧Ｖthのばらつきを補償する動作（以下「閾値電圧補償動作」と称する）を行うために必要な信号を供給する補償制御線ＬTH（図２参照）が設けられている。
【００３２】
専用ドライバ回路４は、電源線駆動回路４DD、補償制御線駆動回路４TH、および走査線駆動回路４SSを備えている。ここで、電源線駆動回路４DDは、電源回路６から供給される電源電圧を、電源線ＬVDDを介して、各画素回路３１に含まれる有機ＥＬ素子ＯＬＥＤの両極間に供給する回路（すなわち電圧供給部に相当する）である。また、補償制御線駆動回路４THは、閾値電圧補償動作に必要な信号（補償制御信号）を各補償制御線ＬTHに供給する回路（すなわち補償制御信号供給部に相当する）である。また、走査線駆動回路４SSは、走査信号を各走査線ＬSSに供給する回路である。なお、補償制御線駆動回路４THおよび走査線駆動回路４SSについても、電源回路６から電圧が適宜供給される。
【００３３】
Ｘドライバ回路５は、複数の画像信号線ＬDATAに対して電気的に接続され、出力画像信号を各画像信号線ＬDATAに供給するタイミングを制御する回路（画像信号線駆動回路）である。
【００３４】
電源回路６は、専用ドライバ回路４等に電源電圧を供給する回路である。
【００３５】
＜２．画素回路の構成＞
図２は、有機ＥＬ表示部３０を構成する１画素分の画素回路３１の構成を例示する図である。図２で示されるように、画素回路３１は、有機ＥＬ素子ＯＬＥＤ、駆動トランジスタＴd、閾値電圧補償用トランジスタＴth、第１容量ＣS、第１切替トランジスタＴS、第２容量ＣS２、および第２切替トランジスタＴmを備えて構成されている。
【００３６】
有機ＥＬ素子ＯＬＥＤは、アノード電極とカソード電極との間に、該有機ＥＬ素子ＯＬＥＤの閾値電圧以上の電位差が印加されることによりアノード電極とカソード電極との間に電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子ＯＬＥＤは、Ａｌ、Ｃｕ、Ｎｅ、Ｍｇ、Ａｇ又はＩＴＯ（Indium Tin Oxide）等、或いはこれらの合金によって形成されたアノード電極層およびカソード電極層と、これらのアノード電極層とカソード電極層との間にフタロシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する。
【００３７】
駆動トランジスタＴdは、有機ＥＬ素子ＯＬＥＤの発光輝度を制御するトランジスタである。具体的には、駆動トランジスタＴdは、制御電極であるゲート電極と、有機ＥＬ素子ＯＬＥＤが発光する際にドレイン電極として機能する一方電極と、有機ＥＬ素子ＯＬＥＤが発光する際にソース電極として機能する他方電極とを有する。そして、ゲート電極と他方電極との間の電圧（所謂ゲート電圧）の調整により、駆動トランジスタＴdの一方電極と他方電極との間に流れる電流量が調整されることで、有機ＥＬ素子ＯＬＥＤの発光輝度が制御される。
【００３８】
閾値電圧補償用トランジスタＴthは、駆動トランジスタＴdのゲート電圧を、駆動トランジスタＴdに電流が流れ始める電圧（閾値電圧）Ｖthに設定することで、複数の画素回路３１の間における駆動トランジスタＴdの閾値電圧Ｖthのばらつきを補償するトランジスタである。
【００３９】
ここで、駆動トランジスタＴdの閾値電圧Ｖthは、複数の画素回路３１の間においてある程度ばらつくため、パネル部３で表示される画像に輝度のむらが生じる傾向にある。そこで、有機ＥＬ素子ＯＬＥＤの発光直前に、閾値電圧補償用トランジスタＴthによって、各駆動トランジスタＴdのゲート電圧が閾値電圧Ｖthに設定されることで、複数の画素回路３１の間における駆動トランジスタＴdの閾値電圧Ｖthのばらつきの影響が補償される。その結果、パネル部３で表示される画像における輝度のむらの発生が抑制される。
【００４０】
具体的には、閾値電圧補償用トランジスタＴthは、該閾値電圧補償用トランジスタＴthのドレイン電極とソース電極との間で電流が流れ得る状態（導通状態）となっている際に、駆動トランジスタＴdのゲート電極と一方電極とを電気的に接続する機能を有する。そして、駆動トランジスタＴdのゲート電極とソース電極との間の電位差が駆動トランジスタＴdの閾値電圧Ｖthとなるまで、駆動トランジスタＴdのゲート電極からドレイン電極に向かって電流を流すことにより、駆動トランジスタＴdのゲート電圧を閾値電圧Ｖthに設定する。
【００４１】
第１容量ＣSは、駆動トランジスタＴdのゲート電圧を閾値電圧に保持するために閾値電圧を保持する容量である。
【００４２】
第１切替トランジスタＴSは、画像信号線ＬDATAからの出力画像信号に応じた電圧（出力画像信号電圧）の印加を制御するトランジスタである。
【００４３】
第２容量ＣS２は、画像信号線ＬDATAから供給される出力画像信号電圧を保持する容量である。
【００４４】
第２切替トランジスタＴmは、ゲート電極が補償制御線ＬTHに接続され、ゲート電極以外の一方の電極（ドレイン電極またはソース電極）が第２容量ＣS２の一方の電極に接続され、且つゲート電極以外の他方の電極（ソース電極またはドレイン電極）が第２容量ＣS２の他方の電極に接続されて構成される。
【００４５】
駆動トランジスタＴd、閾値電圧補償用トランジスタＴth、第１切替トランジスタＴS、および第２切替トランジスタＴmは、例えば、所謂薄膜トランジスタによって構成される。なお、以下で参照される各図面においては、各薄膜トランジスタのチャネルについて、特にそのタイプ（ｎ型またはｐ型）が明示されていないが、ｎ型またはｐ型のいずれかである。そして、本実施形態においては、各トランジスタが、ｎ型のトランジスタである場合を例に挙げて説明する。
【００４６】
電源線ＬVDDは、有機ＥＬ素子ＯＬＥＤおよび駆動トランジスタＴdに所定電圧を供給する。
【００４７】
補償制御線ＬTHは、閾値電圧補償用トランジスタＴthおよび第２切替トランジスタＴmを、ドレイン電極とソース電極との間で電流が流れない状態（非導通状態）と、導通状態との間で状態を切り替えるための補償制御信号を供給する。
【００４８】
走査線ＬSSは、第１切替トランジスタＴSを、導通状態と非導通状態の間で切り替えるための信号を供給する。
【００４９】
画像信号線ＬDATAは、出力画像信号電圧を第２容量ＣS２に供給する。
【００５０】
なお、本実施形態では、図２で示されるように、有機ＥＬ素子ＯＬＥＤに所定の電圧を供給するために、高電位の電源線ＬVDDと低電位の接地線との間に有機ＥＬ素子ＯＬＥＤを配する構成が採用されたが、これに限られない。例えば、低電位側を電源線に、高電位側を接地線として固定電位にする構成、あるいは両者の電位を切り替える構成が採用されても良い。
【００５１】
＜３．画素回路の駆動方法＞
図３は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際の信号波形（駆動波形）を示すタイミングチャートである。図３では、横軸が時刻を示し、上から順に、（Ｉ）電源線ＬVDDに付与される電位（Ｖdd）、（II）補償制御線ＬTHに付与される電位（ＶTH）、（III）走査線ＬSSに付与される電位（ＶSS）、（IV）画像信号線ＬDATAに付与される電位（ＶDATA）の波形が示されている。
【００５２】
ここでは、補償制御線ＬTHに高電位ＶgHが付与されている状態が、補償制御線駆動回路４THから画素回路３１に対して補償制御信号が付与されている状態に相当する。また、走査線ＬSSに高電位ＶgHが付与されている状態が、走査線駆動回路４SSから画素回路３１に対して走査信号が付与されている状態に相当する。更に、画像信号線ＬDATAに正の電位が付与されている状態が、画像信号線ＬDATAから画素回路３１に対して出力画像信号が付与されている状態に相当する。
【００５３】
また、図３では、有機ＥＬ素子ＯＬＥＤを１回発光させるための駆動波形が示されており、１回の発光に係る期間は、時間順次に、準備期間Ｐ１（時刻ｔa〜ｔb）、ＣS／ＣS２初期化期間Ｐ２（時刻ｔb〜ｔc）、閾値電圧補償期間Ｐ３（時刻ｔc〜ｔd）、書き込み／ＯＬＥＤ初期化期間Ｐ４（時刻ｔd〜ｔe）、発光期間Ｐ５（時刻ｔe〜）を備えて構成される。そして、ここでは、期間Ｐ５が、期間Ｐ１〜Ｐ５によって構成される１回の発光（１フレームの表示）が行われる期間（以下「フレーム表示期間」と称する）Ｔfのうちの半分の期間を占めるものとして説明する。
【００５４】
なお、書き込み／ＯＬＥＤ初期化期間Ｐ４における電位ＶDATAは、各有機ＥＬ素子ＯＬＥＤの発光輝度によって決まる任意の値であるため、図３では、該電位が存在し得る範囲に網目状のハッチングが付されている。更に、書き込み／ＯＬＥＤ初期化期間Ｐ４以外の期間における電位ＶDATAは、任意の値で良いため、図３では、破線で示されている。この任意の値という意味は、画像信号線ＬDATAがいかなる電位に設定されても良いということであり、設計あるいは制御の自由度が増加する。また、書き込み／ＯＬＥＤ初期化期間Ｐ４における電位ＶSSは、期間Ｐ４の何れかのタイミングで付与されれば良いため、図３では、当該電位が付与され得る期間に斜線ハッチングが付されている。
【００５５】
図４から図８は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際に、各期間において画素回路３１で流れる電流の向きを黒塗りの矢印で例示する図である。また、図４から図８では、画素回路３１のうち、電流の流れに寄与する部分は太線で示され、電流の流れにほとんど寄与しない部分は細線で示されている。なお、図４から図８の各図面には、有機ＥＬ素子ＯＬＥＤが固有に有している容量（有機ＥＬ素子容量）ＣOLEDが付加されている。
【００５６】
以下、図３および図４から図８を適宜参照しつつ、本発明の一実施形態に係る画素回路３１の駆動方法について説明する。
【００５７】
○準備期間Ｐ１：
準備期間Ｐ１（以下「期間Ｐ１」と略称する）の動作については、図３および図４を参照して説明する。期間Ｐ１では、電源線ＬVDDが低電位（−Ｖp）、補償制御線ＬTHが低電位（ＶgL）、走査線ＬSSが低電位（ＶgL）に設定される。なお、画像信号線ＬDATAの電位は任意の値に設定される。このような電位の設定により、図４で示されるように、閾値電圧補償用トランジスタＴthがオフ状態、駆動トランジスタＴdがオン状態に設定される。その結果、接地線→駆動トランジスタＴd→有機ＥＬ素子容量ＣOLEDという経路で電流が流れ、有機ＥＬ素子容量ＣOLEDに電荷が蓄積される。なお、この期間Ｐ１において有機ＥＬ素子容量ＣOLEDに電荷を蓄積する理由は、後述する閾値電圧補償期間Ｐ３において駆動トランジスタＴdの一方電極（ここではドレイン電極）と他方電極（ここではソース電極）との間に電流が流れなくなる状態（すなわち駆動トランジスタＴdのゲート電極とソース電極との間の電位差が閾値電圧Ｖthに等しい状態）に設定する際に、有機ＥＬ素子容量ＣOLEDを駆動トランジスタＴdの一方電極と他方電極との間に流す電流の供給源として作用させるためである。
【００５８】
○ＣS／ＣS２初期化期間Ｐ２：
次に、ＣS／ＣS２初期化期間Ｐ２（以下「期間Ｐ２」と略称する）の動作について図３および図５を参照して説明する。期間Ｐ２では、電源線ＬVDDの低電位（−Ｖp）および走査線ＬSSの低電位（ＶgL）が維持される一方で、補償制御線ＬTHが高電位（ＶgH）に設定される。また、画像信号線ＬDATAの電位は任意の値に設定される。このような電位の設定により、図５で示されるように、駆動トランジスタＴdのオン状態が継続されるとともに、閾値電圧補償用トランジスタＴthがオン状態に設定されることで、駆動トランジスタＴdのゲート電極と一方電極とが通電する状態に設定され、第１容量ＣSに蓄積されている電荷の一部が放電される。また、第２切替トランジスタＴmがオンとされることにより、第２容量ＣS２に残存していた電荷も放電される。なお、駆動トランジスタＴdがオン状態に維持されていても、電源線ＬVDDの電位が低電位（−Ｖp）の状態に維持されているため、有機ＥＬ素子容量ＣOLEDに蓄積されている電荷については保持される。
【００５９】
○閾値電圧補償期間Ｐ３：
次に、閾値電圧補償期間Ｐ３（以下「期間Ｐ３」と略称する）の動作について図３および図６を参照して説明する。期間Ｐ３では、電源線ＬVDDが基準電位（ここではゼロ電位）に設定されるとともに、補償制御線ＬTHの高電位（ＶgH）が維持される。また、走査線ＬSSの低電位（ＶgL）が維持される。なお、画像信号線ＬDATAの電位は、期間Ｐ１および期間Ｐ２と同様に任意の値に設定される。このような電位の設定により、図６で示されるように、閾値電圧補償用トランジスタＴthのオン状態が維持され、駆動トランジスタＴdの他方電極（ここではソース電極）に対するゲート電極の電位が駆動トランジスタＴdの閾値電圧Ｖthに達するまで、有機ＥＬ素子容量ＣOLEDに蓄積された電荷が放電され、駆動トランジスタＴd→接地線という経路で電流が流れる。そして、駆動トランジスタＴdのゲート電極と他方電極との間の電位差が、駆動トランジスタＴdの閾値電圧Ｖthに達すると、駆動トランジスタＴdがオフ状態となる。なお、このとき、第２切替トランジスタＴmのオン状態が維持されているため、第２容量ＣS２には電荷が蓄積されない。
【００６０】
○書き込み／ＯＬＥＤ初期化期間Ｐ４：
続いて、書き込み／ＯＬＥＤ初期化期間Ｐ４（以下「期間Ｐ４」と略称する）の動作について図３および図７を参照して説明する。期間Ｐ４では、電源線ＬVDDのゼロ電位が維持されるとともに、補償制御線ＬTHが低電位（ＶgL）に設定される。また、走査線ＬSSによる走査信号と画像信号線ＬDATAによる出力画像信号の電位（出力画像信号に応じた所定のレベル）が供給される。このような電位の設定により、図７で示されるように、第１切替トランジスタＴSがオン状態に設定され、第１切替トランジスタＴS→第２容量ＣS２という経路で電流が流れ、第２容量ＣS２には出力画像信号に応じた電圧が保持される。また、第２容量ＣS２に出力画像信号に応じた出力画像信号電圧が書き込まれている際に有機ＥＬ素子容量ＣOLEDに蓄積されていた電荷が放電される。すなわち、この期間Ｐ４では、出力画像信号電圧の書き込み処理とともに、有機ＥＬ素子容量ＣOLEDに蓄積された電荷をほぼ完全に放電する処理（ＯＬＥＤ初期化処理）が行われる。このようにして、本実施形態では、電位設定部に相当する走査線駆動回路４SSとＸドライバ回路５とが協働して、各画素回路３１に対して出力画像信号に応じた電位状態の設定を行う。
【００６１】
○発光期間Ｐ５：
最後に、発光期間Ｐ５（以下「期間Ｐ５」と略称する）の動作について図３および図８を参照して説明する。期間Ｐ５では、電源線ＬVDDが高電位（ＶDD）に設定されるとともに、補償制御線ＬTHの低電位（ＶgL）と、走査線ＬSSの低電位（ＶgL）とが維持される。また、画像信号線ＬDATAの電位は、期間Ｐ１、期間Ｐ２、および期間Ｐ３と同様に任意の値に設定される。このとき、駆動トランジスタＴdの閾値電圧を保持する第１容量ＣSと出力画像信号に応じた電圧（出力画像信号電圧）を保持する第２容量ＣS２とが直列に接続され、両者の電圧の和が駆動トランジスタＴdのゲート電極と他方電極（ここではソース電極）との間に印加される。このため、図８で示されるように、駆動トランジスタＴdがオン状態に設定され、電源線ＬVDD→有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴd→接地線という経路で電流が流れ、第２容量ＣS２に保持された出力画像信号電圧に応じた輝度で有機ＥＬ素子ＯＬＥＤが発光する。
【００６２】
このような期間Ｐ１〜Ｐ５が繰り返されることで、各有機ＥＬ素子ＯＬＥＤの発光が繰り返される。これにより、パネル部３において、出力画像信号に応じた複数のフレームからなる動画像が表示される。なお、パネル部３では、１秒間に所定数Ｍ（ここでは６０）のフレームが表示されることで、動画像が表示される。つまり、パネル部３において複数のフレームが順次に表示される周波数（以下「フレーム周波数」と称する）は、６０Ｈｚとなる。
【００６３】
＜４．パネル部の構成およびその周辺回路＞
図９は、パネル部３の構成およびその周辺回路を模式的に示す図である。本実施形態では、図９で示されるように、パネル部３の一方の長辺に沿って電源線駆動回路４DDが設けられ、パネル部３の他方の長辺に沿って補償制御線駆動回路４TH、および走査線駆動回路４SSが設けられている。また、パネル部３の一方の短辺に沿ってＸドライバ回路５が設けられている。なお、補償制御線駆動回路４TH、走査線駆動回路４SS、およびＸドライバ回路５は、有機ＥＬ表示部３０と同一平面上において一体的に形成されている。つまり、パネル部３は、補償制御線駆動回路４THと、走査線駆動回路４SSとが埋め込まれ、Ｘドライバ回路５がＩＣ実装されたものとなっている。
【００６４】
上述したように、有機ＥＬ表示部３０には、それぞれ複数の画素回路３１からなる４８０本の水平ラインが設けられている。そして、有機ＥＬ表示部３０に動画に係る出力画像信号が可視的に出力される場合には、走査線駆動回路４SSは、有機ＥＬ表示部３０を構成する４８０本の各水平ラインに対応する各走査線ＬSSに対して、有機ＥＬ表示部３０の上部側の水平ラインから順に、時間的に徐々にずれたタイミングで走査信号を供給する。
【００６５】
また、有機ＥＬ表示部３０は、上部側の水平ラインから順に、複数の水平ラインがそれぞれ一まとまりとなったＮ個（ここでは、Ｎ＝４）の水平ライン群（本発明の「画素ライン群」に相当する）に区分される。詳細には、４８０本の水平ラインが、それぞれ１２０本の水平ラインを含む４個の第１〜４水平ライン群３０BL1〜３０BL4に区分されている。そして、有機ＥＬ表示部３０に動画に係る出力画像信号が可視的に出力される場合には、図３で示された電源線ＬVDDに付与される電位（Ｖdd）および補償制御線ＬTHに付与される電位（ＶTH）が、それぞれ水平ライン群３０BL1〜３０BL4毎に付与される。
【００６６】
ここで、電源線駆動回路４DD、補償制御線駆動回路４TH、および走査線駆動回路４SSに係る構成と動作とについて順次に説明する。
【００６７】
＜４−１．電源線駆動回路＞
電源線駆動回路４DDは、各水平ライン群３０BL1〜３０BL4にそれぞれ対応するように、ゲート回路群Ｗ１〜Ｗ４および出力用のピンＰｎ1〜Ｐｎ4を備えている。各ゲート回路群Ｗ１〜Ｗ４には、電源回路６から電位および電流が供給され、ＴＧ２２からの制御信号に応答して、電源回路６からの電位および電流が各出力用のピンＰｎ1〜Ｐｎ4から、対応する各水平ライン群３０BL1〜３０BL4の電源線ＬVDDに対して出力される。
【００６８】
図１０は、ゲート回路群Ｗ１〜Ｗ４の構成を模式的に示す図である。ゲート回路群Ｗ１〜Ｗ４は、相互に同様な構成を有するため、ここでは、第１水平ライン群３０BL1に対応するゲート回路群Ｗ１を例に挙げて説明する。
【００６９】
ゲート回路群Ｗ１は、３つのトランジスタＴ１〜Ｔ３を備えている。トランジスタＴ１〜Ｔ３は、仕様が標準化されている単機能のトランジスタ（所謂ディスクリート半導体に相当する）によって構成される。ここでは、各トランジスタＴ１〜Ｔ３が、例えば、ｎ型のトランジスタによって構成される例を挙げる。
【００７０】
各トランジスタＴ１〜Ｔ３のドレイン電極が電源回路６に対して電気的に接続されている。そして、トランジスタＴ１のドレイン電極に対して高電位（ＶDD）が付与され、トランジスタＴ２のドレイン電極に対して基準電位（ゼロ電位）が付与され、トランジスタＴ３のドレイン電極に対して低電位（−Ｖp）が付与される。また、各トランジスタＴ１〜Ｔ３のソース電極が出力用のピンＰｎ1に対して電気的に接続されている。更に、各トランジスタＴ１〜Ｔ３のゲート電極には、ＴＧ２２から制御信号が付与される。そして、３つのトランジスタＴ１〜Ｔ３のうちの何れか１つのトランジスタが導通状態に設定されることで、出力用のピンＰｎ1から、第１水平ライン群３０BL1の電源線ＬVDDに対して、高電位（ＶDD）、基準電位（ゼロ電位）、および低電位（−Ｖp）のうちの何れか１つの電位が選択的に付与される。
【００７１】
そして、電源線駆動回路４DDが、水平ライン群毎に時間的に徐々にずれたタイミングで、図３で示された波形の電位（Ｖdd）を電源線ＬVDDに対して付与する。換言すれば、電源電圧を供給する電圧供給部に相当する電源線駆動回路４DDが、有機ＥＬ表示部３０を複数の水平ライン群（具体的には、第１〜４水平ライン群３０BL1〜３０BL4）に区分して、水平ライン群毎に、各画素回路３１に対して有機ＥＬ素子ＯＬＥＤを発光させるための電源電圧の供給を行う。
【００７２】
図１１は、第１〜４水平ライン群３０BL1〜３０BL4の電源線ＬVDDにそれぞれ付与される第１〜４電源電位(Ｖdd1〜Ｖdd4)の波形を例示する図である。
【００７３】
図１１で示されるように、第１〜４電源電位(Ｖdd1〜Ｖdd4)の波形は、期間Ｐ１〜Ｐ５によって構成される１回の発光に係る期間（フレーム表示期間）Ｔfをパネル部３の分割数Ｎ（ここでは、Ｎ＝４）で除した期間（ここではフレーム表示期間Ｔfの１／４）ずつ順次にずらされている。そして、図１１では、第１〜４水平ライン群３０BL1〜３０BL4の期間Ｐ１の開始時刻がそれぞれ時刻ｔa1〜ｔa4で示されている。
【００７４】
詳細には、時刻ｔa1に第１水平ライン群３０BL1の期間Ｐ１が開始し、該時刻ｔa1からフレーム表示期間Ｔfの１／４（Ｔf／４、具体的には１／２４０秒）経過した時刻ｔa2に第２水平ライン群３０BL2の期間Ｐ１が開始し、該時刻ｔa2から１／２４０秒経過した時刻ｔa3に第３水平ライン群３０BL3の期間Ｐ１が開始し、該時刻ｔa3から１／２４０秒経過した時刻ｔa4に第４水平ライン群３０BL4の期間Ｐ１が開始する。
【００７５】
このような駆動により、隣り合う２つの水平ライン群の電源線ＬVDDに対して同時期に高電位（ＶDD）が付与される。そして、電源線ＬVDDに高電位（ＶDD）が付与されている２つの水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトしていく。すなわち、有機ＥＬ素子ＯＬＥＤが点灯している２つの水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトしていくことで、パネル部３では、点灯している帯が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトしていく。
【００７６】
なお、パネル部３では、フレーム表示期間Ｔfが、１／６０秒間であり、各水平ライン群３０BL1〜３０BL4に含まれる画素回路３１がそれぞれ発光する期間は、１／１２０秒間である。
【００７７】
したがって、第１水平ライン群３０BL1と第２水平ライン群３０BL2とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。次に、第２水平ライン群３０BL2と第３水平ライン群３０BL3とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。その次に、第３水平ライン群３０BL3と第４水平ライン群３０BL4とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。更にその次に、第４水平ライン群３０BL4と第１水平ライン群３０BL1とに含まれる複数の画素回路３１が、１／２４０秒間発光を行う。そして、このような動作が繰り返されることで、複数のフレームからなる動画が可視的に出力される。
【００７８】
また、このような動作を実現するために、ＴＧ２２によって、電源線駆動回路４DDが、垂直同期信号Ｖsyncに同期するように制御される。詳細には、第１〜４水平ライン群３０BL1〜３０BL4の電源線ＬVDDにおける発光期間Ｐ５の開始に係る周波数が、フレーム周波数の自然数倍の周波数となっている。このように、電源線ＬVDDにおける発光期間Ｐ５の開始に係る周波数を、フレーム周波数の自然数倍の周波数とすることにより、ブランキングラインを各水平ライン群に分割することができる。ここで言う「自然数」は、パネル部３の分割数に対応する４となる。なお、かかる４は、総ライン数の約数以外の数である。
【００７９】
このようなフレーム周波数の自然数倍の周波数は、フレーム周波数と画像周波数とを用いて作ることができる。なお、画像周波数は、出力画像信号とともに送られるクロックの周波数のことである。そして、フレーム周波数の自然数倍の周波数のパルスについては、１フレームの期間中に発せられる画像周波数の波の数がフレーム周波数の自然数倍の数で割りきれる場合には、１フレームの期間中に、分割数の数の等間隔のタイミングにおいてパルスを出力させることができる。また、１フレームの期間中に発せられる画像周波数の波の数がフレーム周波数の自然数倍の数で割り切れない場合には、余りの部分を時間的に分散させて、商の数を周期的に変動させることにより、１フレームの期間中に、概ね分割数に相当する自然数の数の等間隔のタイミングにおいてパルスを出力させることができる。そして、このパルスによってフレーム周波数の自然数倍の周波数を概ね実現する。
【００８０】
ここで、１フレームの期間中に発せられる画像周波数の波の数がフレーム周波数の自然数倍の数で割り切れる場合について具体例を挙げて説明する。例えば、画像の表示が毎秒６０フレーム、フレーム周波数が６０Ｈｚ、水平ラインが４８０ライン、ブランキングラインが３ライン、１ライン当たりのクロック数が７６８の場合、画像周波数は、６０×４８３×７６８＝２２２５６６４０Ｈｚとなる。そして、４分割の水平ライン群を駆動する場合は、６０（フレーム周波数）×４（水平ライン群の数）＝２４０Ｈｚが必要となる。ここで、画像周波数を２４０Ｈｚで割ると、２２２５６６４０÷２４０＝９２７３６と割り切れる。このため、この場合は、画像周波数を９２７３６で分周して画像周波数のクロックが９２７３６個来る度にパルスを一つ出すようにすれば、そのパルスの周波数を２４０Ｈｚにすることができる。
【００８１】
次に、１フレームの期間中に発せられる画像周波数の波の数がフレーム周波数の自然数倍の数で割り切れない場合について、具体例を挙げて説明する。例えば、画像の表示が毎秒６０フレーム、フレーム周波数が６０Ｈｚ、水平ラインが４８０ライン、ブランキングラインが３ライン、１ライン当たりのクロック数が７６９の場合、画像周波数は、６０×４８３×７６９＝２２２８５６２０Ｈｚとなる。そして、４分割の水平ライン群を駆動する場合は、６０（フレーム周波数）×４（水平ライン群の数）＝２４０Ｈｚが必要となる。ここで、画像周波数を２４０Ｈｚで割ると、２２２８５６０÷２４０＝９２８５６あまり３となり、割り切れない。そこで、４分割の水平ライン群に、例えば、９２８５６、９２８５７、９２８５７、９２８５７というように余りの３を分散させてクロックの数を分配し、分配した数の画像周波数のクロックが発せられる度にパルスを一つ出力するようにすれば、そのパルスの周波数を約２４０Ｈｚとすることができる。そして、かかる２４０Ｈｚをフレーム周波数の自然数倍の周波数として扱う。
【００８２】
なお、このような動作により、動画表示時には、２つの水平ライン群（すなわち２４０本の水平ライン）に含まれる有機ＥＬ素子ＯＬＥＤが点灯する状態が維持されることになる。したがって、電源線駆動回路４DDから出力される電流が時間の経過に対してあまり変化しない傾向となる。このため、電源回路６から電源線駆動回路４DDに供給される電流が均一化され、電源回路６および電源線駆動回路４DDの設計が容易となる。
【００８３】
＜４−２．補償制御線駆動回路＞
補償制御線駆動回路４THは、シフトレジスタ等を備えて構成され、水平ライン群毎に時間的に徐々にずれたタイミングで、図３で示された波形の電位（ＶTH）を補償制御線ＬTHに対して付与する。具体的には、補償制御線駆動回路４THが、有機ＥＬ表示部３０を第１〜４水平ライン群３０BL1〜３０BL4に区分して、水平ライン群毎に、各画素回路３１に対して補償制御信号の供給を行う。
【００８４】
図１２は、第１〜４水平ライン群３０BL1〜３０BL4の補償制御線ＬTHにそれぞれ付与される第１〜４補償制御線電位(ＶTH1〜ＶTH4)の波形を例示する図である。
【００８５】
図１２で示されるように、第１〜４補償制御線電位(ＶTH1〜ＶTH4)の波形は、期間Ｐ１〜Ｐ５によって構成される１回の発光に係る期間（フレーム表示期間）Ｔfをパネル部３の分割数である４で除した期間（ここでは１／２４０秒）ずつ順次にずらされている。そして、図１２では、第１〜４水平ライン群３０BL1〜３０BL4における期間Ｐ２の開始時刻が時刻ｔb1〜ｔb4で示されるとともに、第１〜４水平ライン群３０BL1〜３０BL4における期間Ｐ３の終了時刻が時刻ｔd1〜ｔd4で示されている。
【００８６】
詳細には、時刻ｔb1に第１水平ライン群３０BL1の期間Ｐ２が開始し、該時刻ｔb1から１／２４０秒間経過した時刻ｔb2に第２水平ライン群３０BL2の期間Ｐ２が開始し、該時刻ｔb2から１／２４０秒間経過した時刻ｔb3に第３水平ライン群３０BL3の期間Ｐ２が開始し、該時刻ｔb3から１／２４０秒間経過した時刻ｔb4に第４水平ライン群３０BL4の期間Ｐ２が開始する。また、時刻ｔd1に第１水平ライン群３０BL1の期間Ｐ３が終了し、該時刻ｔd1から１／２４０秒間経過した時刻ｔd2に第２水平ライン群３０BL2の期間Ｐ３が終了し、該時刻ｔd2から１／２４０秒間経過した時刻ｔd3に第３水平ライン群３０BL3の期間Ｐ３が終了し、該時刻ｔd3から１／２４０秒間経過した時刻ｔd4に第４水平ライン群３０BL4の期間Ｐ３が終了する。
【００８７】
このような駆動により、隣り合う２つの水平ライン群の補償制御線ＬTHに対して同時期に高電位（ＶgH）が付与される。そして、補償制御線ＬTHに高電位（ＶgH）が付与されている２つの水平ライン群が、有機ＥＬ表示部３０の上部から下部に向けて順次にシフトされていく。そして、このような動作が繰り返されることで、複数のフレームからなる動画が可視的に出力されることになる。
【００８８】
また、このような動作を実現するために、ＴＧ２２によって、補償制御線駆動回路４THが、垂直同期信号Ｖsyncに同期するように制御される。詳細には、第１〜４水平ライン群３０BL1〜３０BL4の補償制御線ＬTHにおける期間Ｐ２の開始と期間Ｐ３の終了とに係る周波数が、フレーム周波数の４倍の周波数となっている。
【００８９】
＜４−３．走査線駆動回路＞
走査線駆動回路４SSは、シフトレジスタ等を備えて構成され、ＴＧ２２からのクロック信号に応じて、各水平ライン毎に、走査線ＬSSに対して電位（ＶSS）を付与する。具体的には、有機ＥＬ表示部３０の上部から下部に向けて各水平ラインに対して順次に走査信号が付与される。
【００９０】
図１３は、画素回路３１において有機ＥＬ素子ＯＬＥＤを発光させる際に１つの水平ライン群に含まれる各走査線ＬSSに付与される信号波形（駆動波形）を示すタイミングチャートである。詳細には、図１３で示すタイミングチャートは、図３で示されたタイミングチャートに対して、各水平ライン群３０BL1〜３０BL4に含まれる１２０本の走査線ＬSSに対して付与される走査信号の信号波形を明示したタイミングチャートである。
【００９１】
図１３で示されるように、各水平ライン群３０BL1〜３０BL4では、期間Ｐ４（時刻ｔd〜ｔe）において、１つの水平ライン群に含まれる１２０本の走査線ＬSSに対して順次に走査信号が付与される。
【００９２】
そして、このような動作を実現するために、ＴＧ２２によって、走査線駆動回路４SSの動作が、垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncの双方に同期するように制御される。詳細には、入力画像信号に係る水平同期信号Ｈsyncに同期して、走査線駆動回路４SSが、各水平ラインの各画素回路３１に対して出力画像信号に応じた電位状態の設定を行うように制御される。画像表示装置１では、ブランキングラインも含めた総ライン数ｎtotalが、４８３本であるため、走査線駆動回路４SSからの走査信号の出力に係る周波数は、２８９８０（＝Ｍ×ｎtotal＝６０×４８３）Ｈｚとなる。なお、別の観点から言えば、フレーム表示期間Ｔf（１／６０秒間）において、ＴＧ２２から走査線駆動回路４SSに対して、４８３回のクロック信号が付与される。
【００９３】
＜５．書き込み実施期間のタイミング＞
各水平ライン群３０BL1〜３０BL4については、期間Ｐ４は、走査線ＬSSからの走査信号の付与に応答して、画像信号線ＬDATAから各画素回路３１に対して出力画像信号に応じた電位状態の設定を行うことが可能な期間（以下「書き込み可能期間」と称する）となっている。そして、期間Ｐ４に含まれる一部の期間が、各画素回路３１に対して出力画像信号に応じた電位状態の設定が実施される期間（以下「書き込み実施期間」と称する）となる。
【００９４】
そして、制御部に相当するＴＧ２２が、電源線駆動回路４DD、補償制御線駆動回路４TH、走査線駆動回路４SS、およびＸドライバ回路５を制御することで、書き込み実施期間と期間Ｐ５との時間的な関係を、水平ライン群毎に異ならせる。
【００９５】
図１４は、書き込み実施期間のタイミングを示すタイミングチャートである。具体的には、図１４では、上から順に、（ｉ）第１水平ライン群３０BL1の電源線ＬVDDにそれぞれ付与される第１電源電位Ｖdd1、（ii）第２水平ライン群３０BL2の電源線ＬVDDにそれぞれ付与される第２電源電位Ｖdd2、（iii）第３水平ライン群３０BL3の電源線ＬVDDにそれぞれ付与される第３電源電位Ｖdd3、（iv）第４水平ライン群３０BL4の電源線ＬVDDにそれぞれ付与される第４電源電位Ｖdd4、の各波形が示されている。なお、図１４では、各水平ライン群３０BL1〜３０BL4にそれぞれ付与される第１〜４電源電位Ｖdd1〜Ｖdd4の波形が２周期（２Ｔf）分示されている。
【００９６】
更に、図１４では、各水平ライン群３０BL1〜３０BL4毎に、期間Ｐ１〜Ｐ５、および第１〜４書き込み実施期間Ｐw1〜Ｐw4がそれぞれ示されている。なお、第１書き込み実施期間Ｐw1は、第１水平ライン群３０BL1における書き込み実施期間であり、第２書き込み実施期間Ｐw2は、第２水平ライン群３０BL2における書き込み実施期間であり、第３書き込み実施期間Ｐw3は、第３水平ライン群３０BL3における書き込み実施期間であり、第４書き込み実施期間Ｐw4は、第４水平ライン群３０BL4における書き込み実施期間である。
【００９７】
そして、図１４では、第１〜４水平ライン群３０BL1〜３０BL4において、順次に期間Ｐ１が開始される時刻が、時刻ｔa1〜ｔa8で示されている。詳細には、第１水平ライン群３０BL1において期間Ｐ１が開始される時刻が、時刻ｔa1，ｔa5で示され、第２水平ライン群３０BL2において期間Ｐ１が開始される時刻が、時刻ｔa2，ｔa6で示され、第３水平ライン群３０BL3において期間Ｐ１が開始される時刻が、時刻ｔa3，ｔa7で示され、第４水平ライン群３０BL4において期間Ｐ１が開始される時刻が、時刻ｔa4，ｔa8で示されている。
【００９８】
上述したように、第１水平ライン群３０BL1に係る期間Ｐ５と、第２水平ライン群３０BL2に係る期間Ｐ５と、第３水平ライン群３０BL3に係る期間Ｐ５と、第４水平ライン群３０BL4に係る期間Ｐ５とが、この順番で、１／２４０秒ずつずれながら生じる。つまり、第１〜４水平ライン群３０BL1〜３０BL4における点灯状態が、２４０Ｈｚの周波数で切り替わる。
【００９９】
また、図１４で示されるように、第１水平ライン群３０BL1に係る第１書き込み実施期間Ｐw1と、第２水平ライン群３０BL2に係る第２書き込み実施期間Ｐw2と、第３水平ライン群３０BL3に係る第３書き込み実施期間Ｐw3と、第４水平ライン群３０BL4に係る第４書き込み実施期間Ｐw4とが、この順番で連なって生じる。そして、この第１〜４書き込み実施期間Ｐw1〜Ｐw4が、繰り返される。
【０１００】
詳細には、第１書き込み実施期間Ｐw1が終了すると、第２書き込み実施期間Ｐw2が開始し、第２書き込み実施期間Ｐw2が終了すると、第３書き込み実施期間Ｐw3が開始し、第３書き込み実施期間Ｐw3が終了すると、第４書き込み実施期間Ｐw4が開始する。そして、３本のブランキングラインに相当する垂直帰線期間Ｐbが経過すると、次の第１書き込み実施期間Ｐw1が開始される。このような具合に、第１〜４書き込み実施期間Ｐw1〜Ｐw4が繰り返される。そして、各書き込み実施期間Ｐw1〜Ｐw4は、フレーム表示期間Ｔfの１２０／４８３の期間に相当する。
【０１０１】
ところで、上述したように、フレーム表示期間Ｔf（１／６０秒）において、ＴＧ２２から走査線駆動回路４SSに対して４８３回のクロック信号が付与される。そして、各書き込み実施期間Ｐw1〜Ｐw4では、ＴＧ２２から走査線駆動回路４SSに対して１２０回のクロック信号がそれぞれ付与される。これに対して、書き込み可能期間Ｐ４は、ＴＧ２２から走査線駆動回路４SSに対して１２３回のクロック信号が付与される期間を含む期間となっている。
【０１０２】
また、第１水平ライン群３０BL1に係る書き込み可能期間Ｐ４が終了する前に、第２水平ライン群３０BL2に係る書き込み可能期間Ｐ４が開始される。また、第２水平ライン群３０BL2に係る書き込み可能期間Ｐ４が終了する前に、第３水平ライン群３０BL3に係る書き込み可能期間Ｐ４が開始される。更に、第３水平ライン群３０BL3に係る書き込み可能期間Ｐ４が終了する前に、第４水平ライン群３０BL4に係る書き込み可能期間Ｐ４が開始される。そして、第４水平ライン群３０BL4に係る書き込み可能期間Ｐ４が終了する前に、次の第１水平ライン群３０BL1に係る書き込み可能期間Ｐ４が開始される。
【０１０３】
したがって、ＴＧ２２の制御により、書き込み可能期間Ｐ４内に、該書き込み可能期間Ｐ４よりも短い期間である書き込み実施期間Ｐw1〜Ｐw4が設けられる。そして、水平ライン群毎に書き込み可能期間Ｐ４と書き込み実施期間との時間的関係が異なるように制御される。
【０１０４】
図１５は、書き込み可能期間Ｐ４に対する第１〜４書き込み実施期間Ｐw1〜Ｐw4の関係に着目した図である。
【０１０５】
図１４および図１５で示されるように、書き込み可能期間Ｐ４において、ＴＧ２２から走査線駆動回路４SSに対して４〜１２３回目のクロック信号が付与される期間が第１書き込み実施期間Ｐw1に相当する。また、書き込み可能期間Ｐ４において、ＴＧ２２から走査線駆動回路４SSに対して３〜１２２回目のクロック信号が付与される期間が第２書き込み実施期間Ｐw2に相当する。また、書き込み可能期間Ｐ４において、ＴＧ２２から走査線駆動回路４SSに対して２〜１２１回目のクロック信号が付与される期間が第３書き込み実施期間Ｐw3に相当する。更に、書き込み可能期間Ｐ４において、ＴＧ２２から走査線駆動回路４SSに対して１〜１２０回目のクロック信号が付与される期間が第４書き込み実施期間Ｐw4に相当する。
【０１０６】
別の観点から言えば、第１水平ライン群３０BL1に係る書き込み可能期間Ｐ４では、先頭の３ライン分の垂直帰線期間Ｐbが経過した時点で、第１書き込み実施期間Ｐw1が開始される。つまり、第１〜４水平ライン群３０BL1〜３０BL4のうちの最初の第１水平ライン群３０BL1において、書き込み可能期間Ｐ４内に垂直帰線期間Ｐbに対応する期間と、第１書き込み実施期間Ｐw1とがこの順番で設けられる。
【０１０７】
また、第２水平ライン群３０BL2に係る書き込み可能期間Ｐ４では、ＴＧ２２から走査線駆動回路４SSに対して先頭の１、２回目のクロック信号および末尾の１２３回目のクロック信号が付与される期間Ｐ21，Ｐ22においては出力画像信号電圧の書き込み処理が行われない。
【０１０８】
また、第３水平ライン群３０BL3に係る書き込み可能期間Ｐ４では、ＴＧ２２から走査線駆動回路４SSに対して先頭の１回目のクロック信号および末尾の１２２、１２３回目のクロック信号が付与される期間Ｐ31，Ｐ32においては出力画像信号電圧の書き込み処理が行われない。
【０１０９】
更に、第４水平ライン群３０BL4に係る書き込み可能期間Ｐ４では、ＴＧ２２から走査線駆動回路４SSに対して末尾の１２１〜１２３回目のクロック信号が付与される垂直帰線期間Ｐbにおいては出力画像信号電圧の書き込み処理が行われない。つまり、第１〜４水平ライン群３０BL1〜３０BL4のうちの最後の第４水平ライン群３０BL4において、書き込み可能期間Ｐ４内に第４書き込み実施期間Ｐw4と、垂直帰線期間Ｐbに対応する期間とがこの順番で設けられる。
【０１１０】
このように、各水平ライン群３０BL1〜３０BL4における発光期間Ｐ５と書き込み実施期間Ｐw1〜Ｐw4との時間的な関係が４種類となる。
【０１１１】
更に別の観点から言えば、パネル部３の上部から下部に向けて順次に並べられている第１〜４水平ライン群３０BL1〜３０BL4の順番に応じて、各水平ライン群３０BL1〜３０BL4における書き込み実施期間Ｐw1〜Ｐw4から発光期間Ｐ５までに至る時間間隔が順次に長くなる。
【０１１２】
以上のように、本発明の一実施形態に係る画像表示装置１では、水平ライン群３０BL1〜３０BL4毎に書き込み実施期間Ｐw1〜Ｐw4と発光期間Ｐ５との時間的な関係を異ならせる。その結果、駆動信号の波形において歪みを生じさせることなく、同じタイミングで点灯する水平ラインの数を増やすことができる。したがって、画質の劣化を抑制しつつ、同じタイミングで点灯する水平ラインの数を増やすことが可能なプログレッシブ方式の画像表示装置を提供することができる。
【０１１３】
また、各水平ライン群を構成する水平ラインの数が、１２０本等といった多数となる。このため、専用ドライバ回路４から電源線ＬVDDに出力すべき電位（Ｖdd）の波形の種類が減少し、出力用のピンの数が低減することが可能となる。このため、専用ドライバ回路４の製造における省資源化とコスト低減とを図ることができる。
【０１１４】
そして、出力用のピンの数の低減により、専用ドライバ回路４の少なくとも一部を、ＩＣ化されたトランジスタ等で構成することなく、仕様が標準化されている単機能のトランジスタ（所謂ディスクリート半導体に相当する）によって構成することが容易に可能となる。具体的には、専用ドライバ回路４を構成する電源線駆動回路４DDを、汎用の部品を用いて形成することが可能となる。なお、電源線駆動回路４DDの制御については、ＴＧ２２を実現するＦＰＧＡにおけるプログラミングの変更等によって容易に可能であり、電源線ＬVDDに出力する電位（Ｖdd）の制御における自由度が高まる。したがって、異なる仕様のパネル部に対しても、同様な構成の電源線駆動回路４DD等を適用することができる。
【０１１５】
＜６．変形例＞
◎例えば、上記実施形態では、パネル部３の４つの水平ライン群３０BL1〜３０BL4に分割されたが、これに限られない。例えば、水平ライン群の数は総ライン数の約数以外の数であってもよい。なお、パネル部３の分割数が、総ライン数の約数以外の自然数であるＮであれば、複数の水平ライン群における発光期間Ｐ５と書き込み実施期間との時間的な関係がＮ種類となる。そして、各書き込み可能期間Ｐ４において書き込み処理が行われない期間を、ＴＧ２２から走査線駆動回路に対してＮ−１回のクロック信号が付与される期間とすれば良い。
【０１１６】
◎また、上記実施形態では、各水平ライン群を構成する水平ラインの本数を１２０本としたが、これに限られない。例えば、各水平ライン群を構成する水平ラインの本数を１０本以上の種々のものとしても良い。但し、各水平ライン群を構成する水平ラインの本数が少なくなると、パネル部の分割数Ｎが増加する。そして、各書き込み可能期間Ｐ４において書き込み処理が行われない期間が長くなり、結果的にブランキングラインの本数を増加させる必要性が生じる。このような観点から言えば、各水平ライン群を構成する水平ラインの本数を極力多くして、分割数Ｎを少なくする方が望ましい。
【０１１７】
◎また、上記実施形態では、書き込み可能期間Ｐ４内に、該書き込み可能期間Ｐ４よりも短い期間の書き込み実施期間Ｐw1〜Ｐw4が設けられたが、これに限られない。例えば、書き込み実施期間Ｐw1〜Ｐw4の前後に設けられる各種処理期間の長さを種々変更することで、書き込み実施期間と期間Ｐ５との時間的な関係を、水平ライン群毎に異ならせるようにしても良い。なお、書き込み実施期間Ｐw1〜Ｐw4の前において期間の長さを変更する方法としては、例えば、期間Ｐ１，Ｐ２等の長さを変更する方法等が考えられる。また、書き込み実施期間Ｐw1〜Ｐw4の後において期間の長さを変更する方法としては、例えば、他の処理を行う期間を設けて、その期間の長さを変更する方法等が考えられる。
【０１１８】
◎また、上記実施形態では、期間Ｐ１〜Ｐ５のタイミングをフレーム周波数の自然数倍である２４０Ｈｚで制御したが、これに限られない。例えば、専用ドライバ回路４を構成する補償制御線駆動回路４THの駆動を水平同期信号Ｈsyncに同期させる等といった手法で、期間Ｐ２〜Ｐ４のうちの１以上の期間を水平同期信号Ｈsyncに同期したタイミングで開始させても良い。
【符号の説明】
【０１１９】
１  画像表示装置
２  制御回路群
３  パネル部
４  専用ドライバ回路
４DD  電源線駆動回路
４TH  補償制御線駆動回路
４SS  走査線駆動回路
５  Ｘドライバ回路
２１Ｒ，２１Ｇ，２１Ｂ  γ変換部
２２  タイミングジェネレータ
３０  有機ＥＬ表示部
３０BL1〜３０BL4  第１〜４水平ライン群
Ｐ４  書き込み可能期間
Ｐb  垂直帰線期間
Ｐw1〜Ｐw4  第１〜４書き込み実施期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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