(57)【要約】【課題】適切なサスティン放電強度を確保しつつアドレス期間時に誤ったアドレス放電の生起を防止することができる表示パネルの駆動装置を提供する。【解決手段】アドレス手段は、各々が列電極と接地端子とを接続する第１のスイッチ素子と第２のスイッチ素子とを含み、アドレス期間中における、列電極への画素データパルスの非印加時では、第１のスイッチ素子がオン状態となって列電極を接地端子に接続する一方、サスティン期間中では、第２のスイッチ素子がオン状態となって列電極を接地端子に接続し、第１のスイッチ素子と第２のスイッチ素子とは、オン状態の際の抵抗値が互いに異なる。【選択図】図８
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【特許請求の範囲】
【請求項１】
行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、
前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、
前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、
前記アドレス手段は、各々が前記列電極と接地端子とを各々接続する第１のスイッチ素子と第２のスイッチ素子とを含み、
前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第１のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続する一方、
前記サスティン期間中では、前記第２のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続し、
前記第１のスイッチ素子と前記第２のスイッチ素子とは、前記オン状態の際の抵抗値が互いに異なることを特徴とする表示パネルの駆動装置。
【請求項２】
前記第１のスイッチ素子の前記抵抗値は、前記第２のスイッチ素子の前記抵抗値に比べて、低抵抗値であることを特徴とする請求項１に記載の表示パネルの駆動装置。
【請求項３】
前記サスティンパルスは、前記アドレス期間の直後に印加される第１サスティンパルスであることを特徴とする請求項１に記載の表示パネルの駆動装置。
【請求項４】
前記第１サスティンパルスが印加されるサスティン期間の直前の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを消灯モードの状態から点灯モードの状態とする選択書込アドレス期間であり、前記第１サスティンパルスが印加されるサスティン期間の直後の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを点灯モードの状態から消灯モードの状態とする選択消去アドレス期間であることを特徴とする請求項３に記載の表示パネルの駆動装置。
【請求項５】
行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、
前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、
前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、
前記アドレス手段は、各々が前記列電極と接地端子とを接続する第１のスイッチ素子と第２のスイッチ素子とを含み、
前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第１のスイッチ素子及び前記第２のスイッチ素子が共にオン状態となって前記列電極を前記接地端子に接続する一方、
前記サスティン期間中における、前記行電極への前記サスティンパルスの印加時では、前記第１のスイッチ素子又は前記第２のスイッチ素子がオン状態となって前記列電極を接地端子に接続することを特徴とする表示パネルの駆動装置。
【請求項６】
前記第１のスイッチ素子の前記オン状態の際の抵抗値と、前記第２のスイッチ素子の前記オン状態の際の抵抗値は、ほぼ等しい値であることを特徴とする請求項５に記載の表示パネルの駆動装置。
【請求項７】
前記サスティンパルスは、前記アドレス期間の直後に印加される第１サスティンパルスであることを特徴とする請求項５に記載の表示パネルの駆動装置。
【請求項８】
前記第１サスティンパルスが印加されるサスティン期間の直前の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを消灯モードの状態から点灯モードの状態とする選択書込アドレス期間であり、前記第１サスティンパルスが印加されるサスティン期間の直後の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを点灯モードの状態から消灯モードの状態とする選択消去アドレス期間であることを特徴とする請求項７に記載の表示パネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル等の表示パネルを駆動する駆動装置に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対（行電極Ｘ，Ｙ）の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セル（画素セル）が形成されている。
【０００３】
このようなプラズマディスプレイパネルにおいては、複数の列電極には列電極ドライバ（アドレスドライバ）が接続され、複数の行電極対には行電極ドライバが接続され、入力映像信号に対応した中間調の表示輝度を得るべく、それらの各ドライバを介してサブフィールド法を用いた階調駆動を実施する（特許文献１及び２参照）。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が各々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各放電セル内の行電極Ｙと列電極との間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、サスティンパルス（維持パルス）を繰り返しに行電極Ｘ，Ｙに交互に印加することにより、所定量の壁電荷が形成されている放電セルのみを繰り返しサスティン放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての放電セル内において、対を為す行電極間にリセット放電を生起させることにより全放電セル内に残留する壁電荷の量を初期化する初期化行程を実行する。
【０００５】
列電極ドライバはアドレス行程において発光状態に対応した接地電位を列電極に与えるためのスイッチ素子Ａと、消灯状態に対応した所定の正電位を列電極に与えるためのスイッチ素子Ｂとを列電極毎に備える構成となっている（特許文献１の図４参照）。
【特許文献１】特開２００４−２８０１３２号公報
【特許文献２】特開２００８−７０４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示されたように、列電極ドライバで接地電位へオンするスイッチ素子Ａが列電極毎に１つであった場合には、アドレス期間のアドレスパルス非印加時に列電極を接地するスイッチ素子と、サスティン期間時に行電極を接地するスイッチ素子とがスイッチ素子Ａで兼用される。
【０００７】
しかしながら、かかるスイッチ素子Ａを構成するＦＥＴの駆動能力が高い、すなわち、オン抵抗が小さいならば、サスティン放電時に、サスティンパルスが印加される行電極Ｙと列電極との間で比較的大きな放電が発生する。その場合に、行電極Ｙへ印加されるサスティンパルスの電圧が下がってしまい、行電極Ｘ，Ｙ間のサスティン放電強度が弱くなるので、必要な輝度が得られなくなってしまったり、必要な壁電荷量が得られずに駆動電圧マージンが悪化する。
【０００８】
特に、特許文献２に示されたように、ＣＬ発光ＭｇＯ結晶体を蛍光体層に混合させたＰＤＰの場合、行電極Ｙと列電極との間にて列側陰極放電（行電極Ｙを陽極側、列電極を陰極側とする放電）が生起し易いので、この不具合の影響が大きくなる。
【０００９】
一方、スイッチ素子Ａを構成するＦＥＴの駆動能力が低い、すなわち、オン抵抗が大きいならば、アドレス期間時に印加されるアドレスパルスの立下り時間が増加し、該当走査ラインの直後の走査ラインに印加される走査パルスと、この立下り期間とが時間的に重なってしまい、誤ったアドレス放電を生起してしまう不具合が発生する。
【００１０】
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、適切なサスティン放電強度を確保しつつアドレス期間時に誤ったアドレス放電の生起を防止することができる表示パネルの駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１に係る発明の駆動装置は、行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、前記アドレス手段は、各々が前記列電極と接地端子とを接続する第１のスイッチ素子と第２のスイッチ素子とを含み、前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第１のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続する一方、前記サスティン期間中では、前記第２のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続し、前記第１のスイッチ素子と前記第２のスイッチ素子とは前記オン状態の際の抵抗値が互いに異なることを特徴としている。
【００１２】
請求項５に係る発明の駆動装置は、行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、前記アドレス手段は、各々が前記列電極と接地端子とを接続する第１のスイッチ素子と第２のスイッチ素子とを含み、前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第１のスイッチ素子及び前記第２のスイッチ素子が共にオン状態となって前記列電極を前記接地端子に接続する一方、前記サスティン期間中における、前記行電極への前記サスティンパルスの印加時では、前記第１のスイッチ素子又は前記第２のスイッチ素子がオン状態となって前記列電極を接地端子に接続することを特徴としている。
【発明を実施するための最良の形態】
【００１３】
請求項１に係る発明のプラズマディスプレイパネルの駆動装置においては、選択書込アドレス期間等のアドレス期間のアドレス放電直後のサスティンパルス印加時には、第１及び第２のスイッチ素子のうちのオン抵抗の大なる方のスイッチ素子がオンされる。これにより、サスティンパルス印加時には行電極と列電極との間の電位差が小さくなって行電極と列電極との間の放電が低減される。この結果、行電極の電位低下が抑制されるので、列電極を適切なサスティン放電強度を確保することができる。また、選択消去アドレス期間等のアドレス期間時には第１及び第２のスイッチ素子のうちのオン抵抗の小なる方のスイッチ素子がオンされる。これにより列電極の電位が急峻に変化される故、列電極と行電極との間に放電が生じないような電位差を確保することができるので、列電極と行電極との間の誤アドレス放電を防止することができる。
【００１４】
請求項５に係る発明のプラズマディスプレイパネルの駆動装置においては、選択書込アドレス期間等のアドレス期間のアドレス放電直後のサスティンパルス印加時には、第１及び第２のスイッチ素子のうちのいずれか一方のスイッチ素子がオンされる。これにより、サスティンパルス印加時には行電極と列電極との間の電位差が小さくなって行電極と列電極との間の放電が低減される。この結果、行電極の電位低下が抑制されるので、列電極を適切なサスティン放電強度を確保することができる。また、選択消去アドレス期間等のアドレス期間時には第１及び第２のスイッチ素子の双方がオンされる。これにより列電極の電位が急峻に変化される故、列電極と行電極との間に放電が生じないような電位差を確保することができるので、列電極と行電極との間の誤アドレス放電を防止することができる。
【実施例】
【００１５】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１６】
図１は、本発明の駆動装置が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【００１７】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネル（ＰＤＰ）５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１８】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に各々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（画素セル）ＰＣ1,1〜ＰＣn,mが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。なお、後述においては、列電極Ｄ１〜Ｄｍのうちの少なくとも１を列電極Ｄ、行電極Ｘ１〜Ｘｎのうちの少なくとも１を行電極Ｘ、行電極Ｙ１〜Ｙｎのうちの少なくとも１を行電極Ｙ、放電セルＰＣ1,1〜ＰＣn,mのうちの少なくとも１を放電セルＰＣと記載することがある。
【００１９】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。なお、図２においては、各々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。また、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００２０】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。また、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００２１】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００２２】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００２３】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２４】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。なお、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２５】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。また、梯子状の隔壁１６により、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２６】
なお、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２７】
ここで、各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。また、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２８】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに各々、互いに異なる係数値からなるディザ係数を各々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤＳに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤＳを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを各々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２９】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００３０】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００３１】
Ｘ電極ドライバ５１は、リセットパルス発生部及びサスティンパルス発生部を有し、Ｙ電極ドライバ５３は、リセットパルス発生部、走査パルス発生部及びサスティンパルス発生部を有する。
【００３２】
アドレスドライバ５５は、列電極Ｄ１〜Ｄｍ毎に、図９に示すように電源回路６１及びＦＥＴ（電界効果トランジスタ）６２〜６４を備えている。図９では、列電極Ｄ１〜Ｄｍのうちのいずれか１の列電極Ｄｊに接続された部分だけを示している。電源回路６１はアドレス行程Ｗ１Ｗ，Ｗ２Ｗ，ＷＤにおいて論理レベル１に相当する電位を与えるための回路である。ＦＥＴ６２は電源回路６１の出力と列電極Ｄｊとの間にスイッチ素子として設けられ、ＦＥＴ６３，６４各々は列電極Ｄｊと接地端子ＧＮＤとの間にスイッチ素子として設けられている。接地端子の接地電位（０ボルト）は論理レベル０に相当する。電位ＦＥＴ６３（第１のスイッチ素子）はＦＥＴ６４（第２のスイッチ素子）よりも能力が高く、ＦＥＴ６３のオン時の抵抗値がＦＥＴ６４のオン時の抵抗値より低い。ＦＥＴ６２〜６４各々のオンオフは駆動制御回路５６から供給される制御信号に応じて制御される。ＦＥＴ６４はサブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗ直後のサスティン行程Ｉで列電極Ｄｊを接地する場合に用いられるが、それ以外に列電極Ｄｊを接地する場合にはＦＥＴ６３が用いられる。
【００３３】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００３４】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。なお、図８に示す如く、リセットパルスＲＰ１Ｙ１におけるピーク電位は、サスティンパルスのピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Ｙ１の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３５】
又、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Ｙ１と同一極性であり、かつ、このリセットパルスＲＰ１Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰＸを全ての行電極Ｘ１〜Ｘｎ各々に印加する。
【００３６】
そして、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、図８に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ１Ｙ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。この際、かかるリセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。なお、リセットパルスＲＰ１Ｙ２のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ１Ｙ２のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ１Ｙ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３７】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図８に示す如き負極性の所定のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ１〜Ｘｎ各々に印加する。更に、第１選択書込アドレス行程Ｗ１Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３８】
次いで、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図８に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷＤにおいて行電極Ｙに印加される電位と同一である。又、図８に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Ｙ１，ＲＰ２Ｙ１）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００３９】
なお、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が各々形成される。
【００４０】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。なお、図８に示す如く、リセットパルスＲＰ２Ｙ１のピーク電位は、リセットパルスＲＰ１Ｙ１のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。なお、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Ｙ１の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Ｙ１の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００４１】
そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図８に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ２Ｙ２を行電極Ｙ１〜Ｙｎに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、上記リセットパルスＲＰ２Ｙ２が行電極Ｙに印加されている間に亘り、正極性のピーク電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。これら負極性のリセットパルスＲＰ２Ｙ２及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、消灯モードに初期化される。更に、上記リセットパルスＲＰ２Ｙ２の印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【００４２】
なお、リセットパルスＲＰ２Ｙ２及びベースパルスＢＰ＋によって行電極Ｘ及びＹ間に印加される電圧は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる電圧である。又、リセットパルスＲＰ２Ｙ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Ｙ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。
【００４３】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図８に示す如き負極性の所定のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性のピーク電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎに印加し続ける。これらベースパルスＢＰ＋及びＢＰ−によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ−及びＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００４４】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。Ｘ電極ドライバ５１は、行電極Ｙ１〜Ｙｎ各々にサスティンパルスＩＰが印加されている期間には接地電位（０ボルト）の状態に設定する。アドレスドライバ５５は図９のＦＥＴ６４をオンさせて列電極Ｄ１〜Ｄｍを接地電位の状態にする。すなわち、オン抵抗の大なる方のＦＥＴ６４によって列電極Ｄ１〜Ｄｍに接地電位を与える。
【００４５】
サブフィールドＳＦ２のサスティン行程Ｉでは、上記サスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。そのサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した表示発光が為される。また、そのサスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には各々正極性の壁電荷が形成される。
【００４６】
サブフィールドＳＦ２のサスティン行程Ｉは選択書込アドレス放電直後であり、列電極近傍には負極性の壁電荷が多く形成されているため、選択書込アドレス放電直後の第１サスティンパルス印加時には、行電極Ｙと列電極Ｄとの間の列側陰極放電が最も生起しやすい。その列側陰極放電を弱めるため、上記したように列電極Ｄの接地が、オン抵抗の大なる方のＦＥＴ６４のオンにより行われる。これにより、列電極Ｄには（列側陰極放電電流）×（大オン抵抗）の電圧出力が図１０に示すように発生し、行電極Ｙと列電極Ｄと間の電位差が低減して列側陰極放電が抑制される。この結果、例えば、図１０に示すように、サスティンパルス印加中の行電極Ｙの電位低下が破線ＡＬのレベルから実線のレベルまで抑制されるので、行電極Ｘ，Ｙ間のサスティン放電強度の減少を防止して必要な輝度を確保し、必要な壁電荷量を得て、駆動電圧マージンを確保することができる。
【００４７】
サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４８】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定のピーク電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。なお、ベースパルスＢＰ＋の電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧で正極性の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４９】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを図８に示す如く行電極Ｘ及びＹ各々に交互に印加する。Ｘ電極ドライバ５１は、行電極Ｙ１〜Ｙｎ各々にサスティンパルスＩＰが印加されている期間には行電極Ｘ１〜Ｘｎを接地電位の状態に設定する。同様に、Ｙ電極ドライバ５３は、行電極Ｘ１〜Ｘｎ各々にサスティンパルスＩＰが印加されている期間には行電極Ｙ１〜Ｙｎをを接地電位の状態に設定する。
【００５０】
サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、図８に示す如きサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。
【００５１】
ここで、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉにおいて、最終のサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００５２】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００５３】
上記のサブフィールドＳＦ２のサスティン行程Ｉの第１サスティンパルスの印加期間にオン抵抗の大なる方のＦＥＴ６４がオンとなるが、それ以外の期間において列電極Ｄを接地させるためにはオン抵抗の小なる方のＦＥＴ６３が用いられる。例えば、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOにおいては、点灯モードに設定するために接地電位にされるべき列電極Ｄは消去走査パルスＳＰＤの変化に同期して図１１に示すように変化する。これは図１１に破線ＢＬで示したオン抵抗の大なる方のＦＥＴでオンした場合の列電極Ｄの電位変化に比べて急峻であり、列電極Ｄと行電極Ｙとの間に放電が生じないような電位差を確保することができるので、列電極Ｄと行電極Ｙとの間の誤消去放電を防止することができる。
【００５４】
なお、図８にはサブフィールドＳＦ２のサスティン行程Ｉにおける第２サスティンパルスの印加は示されていないが、第２サスティンパルス以降のサスティンパルスを印加する場合には、時間経過に伴い、上記した列電極Ｄ近傍の負極性の壁電荷量が減少するので、第１サスティンパルス印加時ほど行電極Ｙと列電極Ｄとの間の列側陰極放電が生起しやすくはない。よって、第２サスティンパルス以降の他のサスティンパルス印加時は、高能力のＦＥＴ６３をオンする構成でも良い。ただし、第２サスティンパルス以降の他のサスティンパルスの印加時についても同様に、全てのサスティンパルス印加時にて、低能力のＦＥＴ６４をオンしても良い。
【００５５】
更に、低能力のＦＥＴ６４をオンする構成は、図８に示したサブフィールドＳＦ２のサステイン行程Ｉのように、単一のサスティンパルスだけが印加される場合に、そのサスティンパルスの印加時に適応すると更に効果が大きい。単一のサスティンパルスが印加される場合には、複数のサスティンパルスが印加される場合に比べて、サスティンパルスの電圧低下に伴う輝度減少の影響を最も大きく受けてしまうからである。
【００５６】
次に、以上の如き駆動が、図６に示す如き１６通りの画素駆動データＧＤに基づいて実行されることを説明する。
【００５７】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図６に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００５８】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【００５９】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００６０】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図８に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図６に示す如き１６段階にて表すことが可能となるのである。
【００６１】
この際、図８に示される駆動では、最も輝度重みが小なるサブフィールドＳＦ１において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。なお、図６に示される発光パターンの駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００６２】
ここで、図８に示される駆動では、先頭のサブフィールドＳＦ１の第１リセット行程Ｒ１において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、ＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【００６３】
又、図８に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間でリセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００６４】
又、プラズマディスプレイパネルとしてのＰＤＰ５０には、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、図５に示す如く、二次電子放出材料としてＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００６５】
以下に、かかる構成を採用したことによる作用効果について図１２及び図１３を参照しつつ説明する。
【００６６】
なお、図１２は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図８に示す如きリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６７】
一方、図１３は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対して、リセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６８】
図１２に示されるように、従来のＰＤＰによると、リセットパルスＲＰＹ１の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本実施例によるＰＤＰ５０によると、図１３に示す如く列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００６９】
従って、図８に示す如き、パルスの前縁部での電位推移が緩やかな波形を有するリセットパルスＲＰＹ１をＰＤＰ５０の行電極Ｙに印加することによって列側陰極放電を生起させると、リセットパルスＲＰＹ１の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１３に示す如く、その放電強度も大幅に低下する。
【００７０】
すなわち、パルスの前縁部での電位推移が緩やかな波形を有する例えば図８に示す如きリセットパルスＲＰＹ１を、酸化マグネシウム層１３のみならず蛍光体層１７にもＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、更に放電強度を弱めた列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００７１】
又、図８に示される駆動では、サブフィールドＳＦ２のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、サスティン放電の回数を１回だけにして、低輝度画像に対する表示再現性を高めている。なお、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が各々形成された状態となる。これにより、図８に示すように、サブフィールドＳＦ３の選択消去アドレス行程ＷＤにおいて、列側陽極放電を選択消去アドレス放電として生起させることが可能となる。この際、図８に示される駆動では、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷＤでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【００７２】
図９に示したアドレスドライバ５５では、列電極Ｄｊと接地端子との間に高能力のＦＥＴ６３と低能力のＦＥＴ６４とが並列に設けられているが、図１４に示すように低能力の、すなわちオン時の抵抗値が大なる２つのＦＥＴ６４ａ，６４ｂを並列に設けても良い。図１４のアドレスドライバ５５の場合には、サブフィールドＳＦ２のサスティン行程Ｉの第１サスティンパルスの印加時にはＦＥＴ６４ａ，６４ｂのいずれか一方をオンとし、それ以外で列電極Ｄｊを接地させるべきときにはＦＥＴ６４ａ，６４ｂの双方をオンとすることが行われる。これにより、上記したように、第１サスティンパルスの印加時における行電極Ｙと列電極Ｄと間の電位差が低減して列側陰極放電が抑制され、また、選択消去アドレス行程ＷOにおける列電極Ｄと行電極Ｙとの間の誤消去放電を防止することができる。更に、高価な高能力のＦＥＴを用いないで済むので、装置のコストダウンが可能である。
【００７３】
図１５及び図１６は、更にアドレスドライバ５５の他の構成例を示している。図１５のアドレスドライバ５５では、図９のアドレスドライバ５５の構成に切換スイッチ６５が加えられている。切換スイッチ６５はサブフィールドＳＦ２のサスティン行程Ｉの第１サスティンパルスの印加時には低能力のＦＥＴ６４側に切り換えられると共にＦＥＴ６４がオンされる。それ以外の時には切換スイッチ６５は高能力のＦＥＴ６３側に切り換えられ、列電極Ｄｊを接地させるべきときにはＦＥＴ６３がオンされる。
【００７４】
図１６のアドレスドライバ５５では、図１４のアドレスドライバ５５の構成にオンオフスイッチ６６が加えられている。オンオフスイッチ６６の一端は列電極Ｄｊに接続され、他端はＦＥＴ６４ａを介して接地端子に接続されている。ＦＥＴ６４ｂは列電極Ｄｊと接地端子との間に設けられている。オンオフスイッチ６６はサブフィールドＳＦ２のサスティン行程Ｉの第１サスティンパルスの印加時にはオフとなり、ＦＥＴ６４ｂがオンされる。それ以外の時にはオンオフスイッチ６６はオンとされ、列電極Ｄｊを接地させるべきときにはＦＥＴ６４ａ，６４ｂの双方がオンされる。
【図面の簡単な説明】
【００７５】
【図１】本発明の駆動方法が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置中のＰＤＰの内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】図２のＰＤＰの各画素セルの蛍光体層内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】階調毎の発光パターンを示す図である。
【図７】図１の装置に発光駆動方式として選択書込アドレス法を採用した場合の発光駆動シーケンスの一例を示す図である。
【図８】図７の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図９】図１のアドレスドライバの構成を示す回路図である。
【図１０】サブフィールドＳＦ２のサスティン行程における行電極及び列電極の電位変化を示す波形図である。
【図１１】サブフィールドＳＦ３〜ＳＦ１４の選択消去アドレス行程における行電極及び列電極の電位変化並びに放電強度の変化を示す図である。
【図１２】従来のＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１３】図５の構造を有するＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１４】図１のアドレスドライバの他の構成を示す回路図である。
【図１５】図１のアドレスドライバの他の構成を示す回路図である。
【図１６】図１のアドレスドライバの他の構成を示す回路図である。
【符号の説明】
【００７６】
１３  酸化マグネシウム層
１７  蛍光体層
５０  ＰＤＰ
５１  Ｘ電極ドライバ
５３  Ｙ電極ドライバ
５５  アドレスドライバ
５６  駆動制御回路
【図１】
2010008661.tif 000003
【図２】
2010008661.tif 000004
【図３】
2010008661.tif 000005
【図４】
2010008661.tif 000006
【図５】
2010008661.tif 000007
【図６】
2010008661.tif 000008
【図７】
2010008661.tif 000009
【図８】
2010008661.tif 000010
【図９】
2010008661.tif 000011
【図１０】
2010008661.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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