(57)【要約】【課題】従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供する。【解決手段】シリコン基板1の上には、トンネル酸化膜２、電荷トラップ膜３、ブロック酸化膜４の３層を積層して構成されたゲート絶縁膜５が形成されている。また、ゲート絶縁膜５の上には、ゲート電極６が形成されている。ブロック酸化膜４は、第１ブロック酸化膜４ａと第２ブロック酸化膜４ｂとを積層して構成されている。ゲート電極６側の第２ブロック酸化膜４ｂは、第１ブロック酸化膜４ａに比べてより誘電率が高く、電子親和力の大きな誘電材料から構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、
前記ブロック酸化膜が、材料組成に勾配を有する構造又は積層構造とされていることを特徴とするメモリ装置。
【請求項２】
請求項１記載のメモリ装置であって、
前記ブロック酸化膜は、前記ゲート電極に接する側が、前記電荷トラップ膜に接する側よりも電子親和力が大きくかつ誘電率が高いことを特徴とするメモリ装置。
【請求項３】
請求項１記載のメモリ装置であって、
前記ブロック酸化膜は、前記電荷トラップ膜に接する第１ブロック酸化膜と、前記ゲート電極に接し前記第１ブロック酸化膜より電子親和力が大きく誘電率が高い誘電材料からなる第２ブロック酸化膜とを積層して構成されていることを特徴とするメモリ装置。
【請求項４】
請求項３記載のメモリ装置であって、
前記第１ブロック酸化膜は、ＳｉＯ2又はＡｌ2Ｏ3からなり、
前記第２ブロック酸化膜は、２元系金属酸化物、又はシリケート材料、又はアルミネート材料からなることを特徴とするメモリ装置。
【請求項５】
請求項４記載のメモリ装置であって、
前記第２ブロック酸化膜が、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＬａＡｌＯ3のいずれかからなることを特徴とするメモリ装置。
【請求項６】
請求項３記載のメモリ装置であって、
前記第１ブロック酸化膜は、Ａｌ2Ｏ3からなり、
前記第２ブロック酸化膜は、ＺｒＯ2からなり、
前記第１ブロック酸化膜の膜厚が２ｎｍ以上１０ｎｍ以下であることを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、特にトンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置に関する。
【背景技術】
【０００２】
従来から、メモリ装置として、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置が知られている。また、このようなメモリ装置としては、図６に示すように、Ｓｉ基板１１上に、酸化膜からなるトンネル酸化膜１２、窒化膜からなる電荷トラップ膜１３、酸化膜からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５を具備し、その上にポリシリコンゲート電極１６を形成した所謂ＳＯＮＯＳ型のメモリ素子を具備したメモリ装置が知られている（例えば、特許文献１、特許文献２参照。）。
【０００３】
上記のＳＯＮＯＳ型のメモリ素子において、酸化膜からなるブロック酸化膜の材料としては、シリコン酸化膜（ＳｉＯ2膜）又はアルミナ膜（Ａｌ2Ｏ3膜）等が使用されている。このようなＳＯＮＯＳ型のメモリ装置のバンド構造を図７に示す。
【特許文献１】特開２００１−３５８２３７号公報
【特許文献２】特開２００２−２８０４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の従来のＳＯＮＯＳ型のメモリ素子を具備したメモリ装置では、データの消去速度が遅く、又不完全であるという問題があった。この問題の原因としては、データ消去時にゲート電極に高い負電圧を印加して電荷トラップ膜の電子を基板側に引き抜く際に、ゲート電極側から新たに電荷トラップ膜に電子が注入されてしまうという現象が挙げられる。
【０００５】
図８は、データ消去時に、負電圧をゲート電極に印加した状態におけるＳＯＮＯＳ型のメモリ素子のバンド構造を示している。なお、図８のバンド構造の計算に用いたＳＯＮＯＳモデル構造は、
ゲート電極仕事関数φｍ＝５ｅＶ
ブロック酸化膜：ＳｉＯ2膜、厚さ７ｎｍ
電荷トラップ膜：Ｓｉ3Ｎ4膜、厚さ４ｎｍ
トンネル酸化膜：ＳｉＯ2膜、厚さ３．５ｎｍ
消去電圧Ｖｇ−Ｖｆｂ＝−１８Ｖ
である。
【０００６】
図８に示すように、負電圧を印加した状態では絶縁膜ポテンシャルは大きな勾配を持ち、ゲート電極上の電子からみた障壁の高さ、厚さは減少する。ブロック酸化膜は、本来ゲート電極からの電子注入を阻止する障壁であるが、従来のシリコン酸化膜やアルミナを使用したＳＯＮＯＳ型のメモリ素子では、電子注入の抑制が十分ではない。
【０００７】
本発明は、上記従来の事情に対処してなされたもので、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
請求項１の発明は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、前記ブロック酸化膜が、材料組成に勾配を有する構造又は積層構造とされていることを特徴とする。
【０００９】
請求項２の発明は、請求項1記載のメモリ装置であって、前記ブロック酸化膜は、前記ゲート電極に接する側が、前記電荷トラップ膜に接する側よりも電子親和力が大きくかつ誘電率が高いことを特徴とする。
【００１０】
請求項３の発明は、請求項１記載のメモリ装置であって、前記ブロック酸化膜は、前記電荷トラップ膜に接する第１ブロック酸化膜と、前記ゲート電極に接し前記第１ブロック酸化膜より電子親和力が大きく誘電率が高い誘電材料からなる第２ブロック酸化膜とを積層した構造であることを特徴とする。
【００１１】
請求項４の発明は、前記第１ブロック酸化膜は、ＳｉＯ2又はＡｌ2Ｏ3からなり、前記第２ブロック酸化膜は、２元系金属酸化物、又はシリケート材料、又はアルミネート材料からなることを特徴とする。
【００１２】
請求項５の発明は、請求項４記載のメモリ装置であって、前記第２ブロック酸化膜が、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＬａＡｌＯ3のいずれかからなることを特徴とする。
【００１３】
請求項６の発明は、請求項３記載のメモリ装置であって、前記第１ブロック酸化膜は、Ａｌ2Ｏ3からなり、前記第２ブロック酸化膜は、ＺｒＯ2からなり、前記第１ブロック酸化膜の膜厚が２ｎｍ以上１０ｎｍ以下であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のメモリ装置の詳細を、図面を参照して一実施形態について説明する。
【００１６】
図１は、本発明の一実施形態に係るメモリ装置の要部概略構成を模式的に示すものである。同図に示すように、シリコン基板1の上には、シリコン基板1側（図１中下側）から順に、トンネル酸化膜２、電荷トラップ膜３、ブロック酸化膜４の３層を積層して構成されたゲート絶縁膜５が形成されている。また、ゲート絶縁膜５の上には、ゲート電極６が形成されている。
【００１７】
トンネル酸化膜２は、酸化膜（本実施形態ではＳｉＯ2膜）から形成されており、電荷トラップ膜３は、窒化膜（本実施形態ではＳｉ3Ｎ4膜）から形成されている。また、ゲート電極６はポリシリコン膜から形成されている。
【００１８】
本実施形態において、ブロック酸化膜４は、第１ブロック酸化膜４ａと第２ブロック酸化膜４ｂとを積層して構成されている。これらの第１ブロック酸化膜４ａ、第２ブロック酸化膜４ｂのうち、ゲート電極６側の第２ブロック酸化膜４ｂは、第１ブロック酸化膜４ａに比べてより誘電率が高く、電子親和力の大きな誘電材料から構成されている。換言すれば、電荷トラップ膜３側の第１ブロック酸化膜４ａは、第２ブロック酸化膜４ｂに比べてより誘電率が低く電子親和力の小さな誘電材料から構成されている。
【００１９】
上記のように、ゲート電極６側に誘電率が高く電子親和力の大きな誘電材料からなる第２ブロック酸化膜４ｂを配置し、電荷トラップ膜３側に誘電率が低く電子親和力の小さな誘電材料からなる第１ブロック酸化膜４ａを配置することにより、データ消去時のゲート電極６側からの電子注入に対する障壁を大きくした構造とすることができる。
【００２０】
上記した誘電率が低く電子親和力の小さな誘電材料としては、例えば、酸化シリコン（ＳｉＯ2）やアルミナ（Ａｌ2Ｏ3）等を使用することができる。また、上記の誘電率が高く電子親和力の大きな誘電材料としては、例えばＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、等の２元系金属酸化物、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のシリケート材料、ＨｆＡｌＯ等のアルミネート材料を使用することができる。
【００２１】
本実施形態では、第１ブロック酸化膜４ａは、Ａｌ2Ｏ3膜からなり、その厚さが第２ブロック酸化膜４ｂより薄くされている。この第１ブロック酸化膜４ａの厚さは、２ｎｍ〜１０ｎｍ程度とすることが好ましく、本実施形態では、第１ブロック酸化膜４ａの厚さは、６ｎｍとされている（この理由については後で詳述する。）。なお、理想的なＡｌ2Ｏ3膜の物性は、電子親和力Ｘ＝１．２ｅＶ、比誘電率ε＝９．４である。
【００２２】
また、本実施形態では、第２ブロック酸化膜４ｂは、ＺｒＯ2膜からなり、その厚さが３５ｎｍとされている。このように第２ブロック酸化膜４ｂの厚さが３５ｎｍとされているのは、ブロック酸化膜４としての全体のＥＯＴ（Equivalent Oxide Thickness）を７ｎｍ程度とする必要があり、第１ブロック酸化膜４ａの厚さを６ｎｍとした場合、第２ブロック酸化膜４ｂの厚さを３５ｎｍとする必要があるからである。なお、理想的なＺｒＯ2膜の物性は、電子親和力Ｘ＝２．６ｅＶ、比誘電率ε＝３０である。
【００２３】
上記のように、本実施形態では、誘電率が高く電子親和力の高い第２ブロック酸化膜４ｂを用いることにより、データ消去時の障壁の厚さを厚くすることができ、ゲート電極６から電荷トラップ膜３へのＭＦＮ（Modified FN）トンネルによる電子のリークを抑制し、ゲート電極６から電荷トラップ膜３への電子のリークをＭＦＮトンネルから熱励起（ＴＥ（Thermal emission））支配に遷移させることができ、ゲート電極６から電荷トラップ膜３への電子のリークを大幅に抑制することができる。
【００２４】
また、第２ブロック酸化膜４ｂのみでは、障壁高さが低くなってしまうため、第２ブロック酸化膜４ｂより電子親和力の低い薄い第１ブロック酸化膜４ａを設けることにより、障壁高さの高い部分を形成する。これによって、消去時の熱励起によるゲート電極６から電荷トラップ膜３への電子のリークを抑制することができるとともに、データ保持時の電荷トラップ膜３からゲート電極６への電子のリークを抑制することができる。図２に本実施形態におけるバンド構造を示す。
【００２５】
ここで、上記のようにゲート電極６から電荷トラップ膜３への電子のリークをＭＦＮトンネルから熱励起（ＴＥ（Thermal emission））支配に遷移させるためには、比誘電率が高く電子親和力の高い第２ブロック酸化膜４ｂの厚さをある程度厚くし、したがって、第１ブロック酸化膜４ａの厚さを薄くする必要がある。図３は、縦軸を電子のエミッション確率、横軸をＡｌ2Ｏ3膜の膜厚として、ＺｒＯ2膜の比誘電率εが２０（曲線ａ），３０（曲線ｂ），４０（曲線ｃ）の場合を想定し、消去時電圧Ｖg−Ｖfb＝−１８Ｖ印加時に、ゲート電極６からブロック酸化膜４越しに電荷トラップ膜３へ注入される電子のエミッション確率とＡｌ2Ｏ3膜からなる第１ブロック酸化膜４ａの膜厚との関係をシミュレーションした結果を示すグラフである。なお、同図においてＡｌ2Ｏ3膜厚１７ｎｍの場合がＡｌ2Ｏ3膜単層の場合を示している。
【００２６】
図３のグラフに示されるように、ゲート電極６から電荷トラップ膜３への電子のリークをＭＦＮトンネルから熱励起（ＴＥ（Thermal emission））支配に遷移させるためには、Ａｌ2Ｏ3膜の膜厚を１０ｎｍ以下程度とする必要がある。このような構成とした場合、Ａｌ2Ｏ3膜単層の場合に比べて、ＺｒＯ2膜の比誘電率εが２０の場合は、電子のエミッション確率の低減効果は１／１００程度となる。また、ＺｒＯ2膜の比誘電率εがより高い３０の場合等では、大幅な電子のエミッション確率の低減効果が得られる。
【００２７】
図４は、縦軸を電子のエミッション確率、横軸をＡｌ2Ｏ3膜（第１ブロック酸化膜４ａ）の膜厚として、ＺｒＯ2膜からなる第２ブロック酸化膜４ｂとＡｌ2Ｏ3膜からなる第１ブロック酸化膜４ａとを積層させた構造のブロック酸化膜４のデータ保持時の電子のリーク特性をシミュレーションした結果を示すものである。すなわち、データ保持中に電荷トラップ膜３に捕獲された電子がブロック酸化膜４越しにゲート電極６側にリークするエミッション確率を示している。なお、ＺｒＯ2膜の比誘電率ε＝３０の場合の結果を示している。
【００２８】
図４に示されるように、熱励起（ＴＥ）によるエミッション確率は電荷トラップ層であるＳｉ3Ｎ4の伝導帯およびトラップサイトからみたＡｌ2Ｏ3膜による障壁高さが変わらないため一定値をとる。ブロック酸化膜４のＺｒＯ2膜（第２ブロック酸化膜４ｂ）の膜厚を厚くし、Ａｌ2Ｏ3膜（第１ブロック酸化膜４ａ）の膜厚を薄膜化するほどＳｉ3Ｎ4及びＡｌ2Ｏ3膜をＭＦＮトンネルする確率は増大する。
【００２９】
セル書き込み時に注入した電子がＳｉ3Ｎ4膜の伝導帯に蓄積されている場合には、Ａｌ2Ｏ3膜を６ｎｍ以下に薄膜化するとＡｌ2Ｏ3膜単層のブロック酸化膜よりもリーク特性が悪化する（図４に点線で示すＭＦＮ（ＳｉＮ  Ｅｃ→ＺｒＯ2  Ｅｃ）の場合。）。また、蓄積電子がＳｉ3Ｎ4膜中のトラップサイト（伝導帯からの深さφt＝０．７ｅＶ）に存在する場合にはＡｌ2Ｏ3膜の薄膜化の限界は２ｎｍとなる（図４に実線で示すＭＦＮ（ＳｉＮ  φt→ＺｒＯ2  Ｅｃ）の場合。）。
【００３０】
以上の理由により、Ａｌ2Ｏ3膜からなる第１ブロック酸化膜４ａの厚さは、２ｎｍ以上１０ｎｍ以下とすることが好ましく、６ｎｍ以上８ｎｍ以下とすることがさらに好ましい。
【００３１】
なお、上記の実施形態では、第２ブロック酸化膜４ｂをＺｒＯ2膜から構成した場合について説明したが、第２ブロック酸化膜４ｂを他の高誘電率の物質から構成した場合、例えば、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3等の２元系金属酸化物、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のシリケート材料、ＨｆＡｌＯ、ＬａＡｌＯ3等のアルミネート材料を使用した場合についても、上記の実施形態と同様に、第１ブロック酸化膜４ａの膜厚を薄膜化し、第２ブロック酸化膜４ｂの膜厚を厚く設定する。
【００３２】
また、上記の実施形態では、ブロック酸化膜４を、第１ブロック酸化膜４ａと第２ブロック酸化膜４ｂとを積層させた積層構造としたが、これらの第１ブロック酸化膜４ａと第２ブロック酸化膜４ｂとの界面近傍において、第１ブロック酸化膜４ａの材料と第２ブロック酸化膜４ｂの材料とが混在する（材料組成に勾配を有する）領域を有する構造であってもよい。更に、ブロック酸化膜４を２層の積層構造とせずに、ブロック酸化膜４をその厚さ方向に沿って材料組成に勾配を有する構造とし、ゲート電極６側が、電子親和力が大きくかつ高誘電率となるように、電子親和力及び誘電率に勾配を有する構造としてもよい。この場合のバンド構造を図５に示す。
【００３３】
以上説明したように、本実施形態では、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態のメモリ装置の要部構成を模式的に示す図。
【図２】図１のメモリ装置のバンド構造を説明するため図。
【図３】消去時の電子のエミッション確率とＡｌ2Ｏ3膜の膜厚との関係を示すグラフ。
【図４】データ保持時の電子のエミッション確率とＡｌ2Ｏ3膜の膜厚との関係を示すグラフ。
【図５】本発明の他の実施形態のバンド構造を説明するため図。
【図６】従来のメモリ装置の要部構成を模式的に示す図。
【図７】図６のメモリ装置のバンド構造を説明するため図。
【図８】図６のメモリ装置の消去時のバンド構造を説明するため図。
【符号の説明】
【００３５】
１……シリコン基板、２……トンネル酸化膜、３……電荷トラップ膜、４……ブロック酸化膜、４ａ……第１ブロック酸化膜、４ｂ……第２ブロック酸化膜、５……ゲート絶縁膜、６……ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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