(57)【要約】【課題】横型ＮＭＯＳＦＥＴとトレンチ型ＮＭＯＳＦＥＴを同一半導体基板の上に形成した場合でも、特性ばらつき、歩留まりの低下、信頼性劣化等の問題が生じない半導体装置の製造方法を提供することが課題となる。【解決手段】本発明の半導体装置の製造方法によれば、横型ＮＭＯＳＦＥＴのソース層１８、ドレイン層１９をゲート電極１０ａの側壁に形成した絶縁膜からなるサイドウォール１５をマスクにして形成している。したがって、閾値電圧のバラツキが少ない等の優れた特性を実現することが出来る。この場合、サイドウォール１５形成時にトレンチ型ＮＭＯＳＦＥＴのトレンチゲート電極１０ｂの最上面に露出したゲート絶縁膜９やそれに続くトレンチゲート電極１０ｂとＰ型チャネル層７の間のゲート絶縁膜９がエッチングされるのを防止するためサイドウォール用絶縁膜１３の下にシリコン窒化膜１１ａ等のエッチングストッパ膜を設ける。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体層に複数の素子分離領域を形成する工程と、
前記素子分離領域により素子分離された複数の素子形成領域に含まれる第１の素子形成領域の前記半導体層の表面から前記半導体層の内部にトレンチゲート用のトレンチを形成する工程と、
前記トレンチの側壁並びに前記半導体層上にゲート絶縁膜を形成する工程と、
前記トレンチの内部にトレンチゲート電極を形成する工程と、
前記第１の素子形成領域とは異なる第２の素子形成領域に形成された前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして用いて前記第２の素子形成領域の前記半導体層へ不純物を注入し第１導電型の低濃度不純物拡散層を形成する工程と、
前記ゲート電極並びに前記トレンチゲート電極を含む半導体層全体を被覆するエッチングストッパ膜を形成した後、サイドウォール用絶縁膜を積層する工程と、
前記サイドウォール用絶縁膜をエッチングすることにより、前記エッチングストッパ膜を露出させ、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極並びに前記サイドウォールをマスクとして用いて前記第２の素子形成領域の前記半導体層にイオン注入をすることにより第１導電型の高濃度不純物層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチゲート電極並びに前記ゲート電極を同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングストッパ膜がシリコン窒化膜またはポリシリコン膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォールを形成する工程は、前記第２の素子形成領域をフォトレジスト膜で被覆した後、前記第１の素子形成領域に形成される前記サイドウォール用絶縁膜をエッチング除去する工程と、前記第１の素子形成領域を被覆するフォトレジスト膜を形成した後、エッチングにより前記サイドウォール用絶縁膜をエッチングする工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体層に形成した複数の素子分離領域と、
前記素子分離領域により素子分離された複数の素子形成領域に含まれる第１の素子形成領域の前記半導体層の表面から前記半導体層の内部に形成したトレンチゲート用のトレンチと、
前記トレンチの側壁並びに前記半導体層上に形成したゲート絶縁膜と、
前記トレンチの内部に形成したトレンチゲート電極と、
前記第１の素子形成領域とは異なる第２の素子形成領域に形成されたゲート絶縁膜上に形成したゲート電極と、
前記ゲート電極をマスクとして用いて前記第２の素子形成領域の前記半導体層内へ不純物を注入し、形成した第１導電型の低濃度不純物拡散層と、
前記ゲート電極の側壁に前記エッチングストッパ膜を介して形成した絶縁膜からなるサイドウォールと、
前記ゲート電極並びに前記サイドウォールをマスクとして用いて前記第２の素子形成領域の前記半導体層にイオン注入をすることにより形成した第１導電型の高濃度不純物層と、
を備えることを特徴とする半導体装置。
【請求項６】
前記エッチングストッパ膜がシリコン窒化膜またはポリシリコン膜からなることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＭＯＳＦＥＴと、シリコン基板に形成されたトレンチ内にゲート電極を有するトレンチ型ＭＯＳＦＥＴと、を同一半導体基板上に形成する場合の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、機器の小型化、低消費電力化、高密度化が進展し、従来のように単体のパワーＭＯＳＦＥＴと制御ＩＣ等とを別々に機器に取り付けるのではなく、１つの半導体装置の中に横型ＭＯＳＦＥＴ等とパワーＭＯＳＦＥＴを集積化したものの開発が進められている。この場合、パワーＭＯＳＦＥＴは高耐圧、大電流のものが求められトレンチ型ＭＯＳＦＥＴが採用される。
【０００３】
このような通常の横型ＭＯＳＦＥＴとトレンチ型ＭＯＳＦＥＴが同一基板上に形成される半導体装置の製造方法については、例えば以下の特許文献に記載されている。
【特許文献１】特開２００７−２７５５６号公報
【特許文献２】特開２００８−２１８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
横型ＭＯＳＦＥＴとトレンチ型ＭＯＳＦＥＴを同一基板上に形成する場合、横型ＭＯＳＦＥＴのゲート酸化膜厚とトレンチ型ＭＯＳＦＥＴのゲート酸化膜の厚みの検討など多くの問題があるが、それと同時に、実際の製造工程を構築するに当たり、歩留まりや信頼性の観点から解決すべき課題も多く存在する。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の製造方法は、半導体層に複数の素子分離領域を形成する工程と、前記素子分離領域により素子分離された複数の素子形成領域に含まれる第１の素子形成領域の前記半導体層の表面から前記半導体層の内部にトレンチゲート用のトレンチを形成する工程と、前記トレンチの側壁並びに前記半導体層上にゲート絶縁膜を形成する工程と、前記トレンチの内部にトレンチゲート電極を形成する工程と、前記第１の素子形成領域とは異なる第２の素子形成領域に形成された前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして用いて前記第２の素子形成領域の前記半導体層へ不純物を注入し第１導電型の低濃度不純物拡散層を形成する工程と、前記ゲート電極並びに前記トレンチゲート電極を含む半導体層全体を被覆するエッチングストッパ膜を形成した後、サイドウォール用絶縁膜を積層する工程と、前記サイドウォール用絶縁膜をエッチングすることにより、前記エッチングストッパ膜を露出させ、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極並びに前記サイドウォールをマスクとして用いて前記第２の素子形成領域の前記半導体層にイオン注入をすることにより第１導電型の高濃度不純物層を形成する工程と、を含むことを特徴とする。
【０００６】
また、本発明の半導体装置は、半導体層に形成した複数の素子分離領域と、前記素子分離領域により素子分離された複数の素子形成領域に含まれる第１の素子形成領域の前記半導体層の表面から前記半導体層の内部に形成したトレンチゲート用のトレンチと、前記トレンチの側壁並びに前記半導体層上に形成したゲート絶縁膜と、前記トレンチの内部に形成したトレンチゲート電極と、前記第１の素子形成領域とは異なる第２の素子形成領域に形成されたゲート絶縁膜上に形成したゲート電極と、前記ゲート電極をマスクとして用いて前記第２の素子形成領域の前記半導体層内へ不純物を注入し、形成した第１導電型の低濃度不純物拡散層と、前記ゲート電極の側壁に前記エッチングストッパ膜を介して形成した絶縁膜からなるサイドウォールと、前記ゲート電極並びに前記サイドウォールをマスクとして用いて前記第２の素子形成領域の前記半導体層にイオン注入をすることにより形成した第１導電型の高濃度不純物層と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明の半導体装置の製造方法によれば、横型ＭＯＳＦＥＴとトレンチ型ＭＯＳＦＥＴを同一半導体基板上に形成した場合でも、特性バラツキの少ない、歩留まり、信頼性の高い、高性能な半導体装置の製造が可能となる。
【発明を実施するための最良の形態】
【０００８】
本発明の半導体装置の製造方法について、以下に図面に従って説明する。
【０００９】
なお、本発明を採用する実際の製品においては、通常、低消費電力の観点から横型ＮＭＯＳＦＥＴはＣＭＯＳ構造を採用するが、発明の要旨を明確にする点では、ＣＭＯＳ構造の内の横型ＮＭＯＳＦＥＴ部分とトレンチ型ＮＭＯＳＦＥＴ部分を説明すれば充分である。従って、ＣＭＯＳ構造の図面を使用せず、横型ＮＭＯＳＦＥＴ部分とトレンチ型ＮＭＯＳＦＥＴ部分の図面に基づいて説明する。また、本発明の半導体基板としては、バイポーラトランジスタの混載も考慮した構造の半導体層の構成にて説明を進める。
【００１０】
図１乃至図１１は、本発明の実施形態における半導体装置の製造方法を示す断面図である。
【００１１】
まず、図１に示すようにＰ型半導体基板１を準備し、所定の工程を経ることによりＮ＋型埋め込み層２をＰ型半導体基板１の表面に形成する。また、後述のＰ＋型分離層４を形成するためのＰ＋拡散層（不図示）も、所定の工程を経ることによりＰ型半導体基板１の表面に併せて形成する。
【００１２】
次に、Ｐ＋型拡散層を含むＰ型半導体基板１及びＮ＋型埋め込み層２の表面に、所定の方法により所望の厚みのＮ型エピタキシャル層３を堆積する。更に、Ｎ型エピタキシャル層３に素子分離用のＰ＋型分離層４を前記Ｐ＋型拡散層及びＮ型エピタキシャル層表面に形成したＰ＋型拡散層（不図示）を拡散源として熱拡散して形成する。そして、当該Ｐ＋型分離層４の表面に素子分離用酸化膜５を形成する。これにより、Ｐ＋型分離層４と素子分離用酸化膜５からなる素子分離領域によって素子分離された複数の島状の素子形成領域が構築される。当該個々の素子形成領域内に、後述の横型ＮＭＯＳＦＥＴ、トレンチ型ＮＭＯＳＦＥＴ等やその他のデバイスが形成される。なお、横型ＮＭＯＳＦＥＴはＮ型エピタキシャル層３の表面に形成されたＰウェル層６の表面に形成される。
【００１３】
次に、図２に示すように、複数の素子形成領域の中の第１の素子形成領域内のＮ型エピタキシャル層３の表面の所定の領域に不純物を拡散することにより、Ｐ型チャネル層７が形成される。次に所定のフォトリソグラフィ工程を経ることにより、トレンチ８を形成する予定の位置に開口を有するフォトレジスト膜（不図示）が形成される。その後、当該フォトレジスト膜をマスクにして、所定の異方性ドライエッチングを行い、Ｐ型チャネル層７を貫通しＮ型エピタキシャル層３の内部に至るトレンチ８が形成される。次に、トレンチ８の側壁を含む半導体層上の全面にゲート絶縁膜９が形成される。
【００１４】
次に、図３に示すように、ゲート電極材料となるポリシリコン等がＰ型半導体基板１上のゲート絶縁膜９の表面全体にＬＰＣＶＤ法等により堆積される。その後、所定のフォトリソグラフィ工程を経ることにより、前記第１の素子形成領域とは異なる第２の素子形成領域に横型ＮＭＯＳＦＥＴのゲート電極１０ａを形成するためのフォトレジストパターン（不図示）が形成される。次に、異方性ドライエッチングによりポリシリコン等をエッチングすることにより、前記フォトレジスト膜で形成されたパターンに従った横型ＮＭＯＳＦＥＴ用のゲート電極１０ａが形成される。
【００１５】
その際、同時に、前記第１の素子形成領域のトレンチ８上に積層されたポリシリコン等を全面エッチングすることにより、トレンチ型ＮＭＯＳＦＥＴ用のトレンチゲート電極１０ｂが形成される。この場合、トレンチゲート電極１０ｂはポリシリコン表面が露出した状態でエッチングされる。従って、其の表面がオーバーエッチングにより若干窪んだ形となる。即ち、図３に示すように、トレンチ８の側壁に形成されたゲート絶縁膜９の最上部がトレンチゲート電極１０ｂに覆われることなく、露出した状態になる。
【００１６】
次に、ゲート電極１０ａの表面に酸化膜９ａが形成する。保護膜９ａは、不純物を注入する際のコンタミネーションの防止等のため形成される。
【００１７】
次に、図４に示すように、ゲート電極１０ａをマスクとしてイオン注入法により横型ＮＭＯＳＦＥＴの低不純物濃度のＮ型ソース層及びＮ型ドレイン層となるＬＤＤ層１２が形成される。この場合、トレンチ型ＮＭＯＳＦＥＴのＮ型にドープされたトレンチゲート電極１０ｂやしきい値電圧を決めるＰ型チャネル層７上をフォトレジスト膜で被覆し、ＬＤＤ用不純物が注入されないようにするのが好ましい。
【００１８】
次に、ゲート電極１０ａ上を含む半導体層の表面全体をシリコン窒化膜１１ａで被覆する。このシリコン窒化膜１１ａにより半導体層の表面全体を被覆することが本発明の特徴である。すなわち、シリコン窒化膜１１ａは、後述のサイドウォール用絶縁膜１３をエッチングする場合のエッチングストッパ膜としての役目を担うものである。つまり、シリコン窒化膜１１ａを形成せずに、トレンチ８の側壁に形成されたゲート絶縁膜９の最上部が露出された半導体層上の全面に、サイドウォール用絶縁膜１３を直接堆積し、その後、サイドウォール用絶縁膜１３をエッチングし、サイドウォールを形成した場合には、次のようなオーバーエッチングの問題が生ずる。すなわち、トレンチ８の最上部に露出したゲート絶縁膜９や、それに連続しているトレンチゲート電極１０ｂとＰ型チャネル層７の間のゲート絶縁膜９が、サイドウォールを形成する際にオーバーエッチングされ、空隙ができてしまう。これにより、ゲート電極とソース電極間でのリーク電流が発生する。これに伴う、歩留まりや信頼性の問題が発生するのを防止するために本発明が有効となる。なお、シリコン窒化膜１１ａと同様の効果を有する膜であれば、シリコン窒化膜に限定されるものではない。例えば、他の絶縁膜、ポリシリコン膜のように、イオン注入後のアニール温度に耐えられるもので、かつ、加工性に優れているものであれば良い。
【００１９】
次に、図５に示すように、シリコン窒化膜１１ａの表面全体の上にＬＰＣＶＤ法等で形成したサイドウォール用絶縁膜１３が堆積される。サイドウォール用絶縁膜１３には、例えば、酸化膜が用いられる。
【００２０】
その後、図６に示すように、横型ＮＭＯＳＦＥＴ上をフォトレジスト膜１４ａで被覆し、フォトレジスト膜１４ａに覆われていないトレンチ型ＮＭＯＳＦＥＴ上やその他の部分に堆積したサイドウォール用絶縁膜１３が、通常のウエットエッチングまたは等方性ドライエッチング等で除去される。この場合、シリコン窒化膜１１ａがエッチングストッパとなり、その下方にある酸化膜がエッチングされるのを防止する。例えば、トレンチ型ＮＭＯＳＦＥＴが形成される前記第１の素子形成領域内のエピタキシャル層３の表面に形成されたゲート絶縁膜９や、それに連続する、トレンチゲート電極１０ｂとＰ型チャネル層７の間の、ゲート絶縁膜９がエッチング除去されることはない。
【００２１】
次に、図７に示すように、トレンチ型ＮＭＯＳＦＥＴやその他の部分をフォトレジスト膜１４ｂで被覆する。その後、異方性ドライエッチングにより、フォトレジスト膜１４ｂで被覆されていない横型ＮＭＯＳＦＥＴ部分の上に堆積されたサイドウォール用絶縁膜１３がエッチングされ、ゲート電極１０ａの側壁にサイドウォール１５が形成される。この場合、図７ではサイドウォール１５の形成に続いて、露出したシリコン窒化膜１１ａやその下のゲート絶縁膜９をエッチング除去し、ＬＤＤ層１２の表面を露出させている。
【００２２】
トレンチ型ＮＭＯＳＦＥＴ部分等を、予めフォトレジスト膜１４ｂで被覆する必要があったのは、トレンチ型ＮＭＯＳＦＥＴ部分等のシリコン窒化膜１１ａも除去されて、前述のような一部露出しているトレンチ８内のゲート絶縁膜９がエッチングされるのを防止するためである。
【００２３】
なお、トレンチ型ＮＭＯＳＦＥＴ部分等に残存しているシリコン窒化膜１１ａ等をエッチングせず、そのまま残した状態で図８以降の工程を進めても良い。
【００２４】
次に、図８に示すように、高濃度の不純物のイオン注入時のノックオン防止のためシリコン窒化膜１１ｂを形成する。シリコン窒化膜１１ｂは、サイドウォール１５が形成されたゲート電極１０ａを含む半導体層の表面全体を被覆する。なお、前の工程でシリコン窒化膜１１ａが除去されていない場合はあらためてシリコン窒化膜１１ｂを形成する必要はない。
【００２５】
次に、図９に示すように、所定のフォトリソグラフィ工程を経ることにより、フォトレジスト膜１６ａ及び１６ｂを形成する。フォトレジスト膜１６ａ，１６ｂはトレンチ型ＮＭＯＳＦＥＴのチャネル領域７並びに横型ＮＭＯＳＦＥＴ形成領域に開口部を有するように形成される。その後、当該フォトレジスト膜１６ａ，１６ｂをマスクにして、高濃度のＮ型不純物をイオン注入することにより、Ｐ型チャネル層７の表面にトレンチＮ型ソース層１７が形成される。また、併せて、横型ＮＭＯＳＦＥＴのソース層１８やドレイン層１９等も形成される。なお、後述するプラグ電極２２が形成される領域に高濃度の不純物を注入すると電界集中が生じるため、プラグ電極２２が形成される領域を被覆するフォトレジスト膜１６ａは必須である。
【００２６】
次に、図１０に示すように、シリコン窒化膜１１ｂを等方性ドライエッチングやウエットエッチングで除去する。なお、シリコン窒化膜１１ｂは全て除去することが好ましく、このため、シリコン窒化膜１１ａの一部もエッチングされる。次に、Ｎ型エピタキシャル層３の表面からトレンチ型ＭＯＳＦＥＴのドレイン層でもあるＮ＋型埋め込み層２内部まで、到達するドレイントレンチ２０が所定の工程を経て形成される。その後、ドレイントレンチ２０の内部の側面を覆うように絶縁膜２１を形成してから、所定のＣＶＤ法によりタングステン等で埋め込むことにより、半導体層の最表面にトレンチ型ＮＭＯＳＦＥＴのドレイン層を引き出すためのプラグ電極２２が形成される。
【００２７】
次に図１１に示すように、半導体層の表面全体をＣＶＤ法等で形成した層間絶縁膜２３で被覆する。最後に所定のフォトリソグラフィ工程等を経ることにより不図示のコンタクトホールが形成され、更にその上に所定の工程を経てアルミ電極等が形成されることにより所望の半導体装置が完成する。
【００２８】
本実施の形態では説明の簡略化のために横型ＮＭＯＳＦＥＴとトレンチ型ＮＭＯＳＦＥＴの構成について記述したが、横型ＣＭＯＳＦＥＴとトレンチ型ＮＭＯＳＦＥＴ又はトレンチ型ＣＭＯＳＦＥＴ等の組み合わせの場合も本発明が適用できることはもちろんである。またエピタキシャル層を有さない半導体基板においても適用できることも言うまでもない。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【符号の説明】
【００３０】
１  Ｐ型半導体基板    ２  Ｎ＋型埋め込み層    ３  Ｎ型エピタキシャル層
４  Ｐ＋型分離層    ５  素子分離用酸化膜    ６  Ｐウエル層    
７  Ｐ型チャネル層    ８  トレンチ    ９  ゲート絶縁膜    ９ａ  酸化膜    
１０ａ  ゲート電極    １０ｂ  トレンチゲート電極    
１１ａ、１１ｂ  シリコン窒化膜    １２  ＬＤＤ層    
１３  サイドウォール用絶縁膜    
１４ａ，１４ｂ、１６ａ、１６ｂ  フォトレジスト膜    １５  サイドウォール    
１７  トレンチＮ型ソース層    １８  ソース層    １９  ドレイン層    
２０  ドレイントレンチ    ２１  絶縁膜    ２２  プラグ電極    
２３  層間絶縁膜
【図１】
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【図２】
2010027672.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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