(57)【要約】【課題】受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにする。【解決手段】周波数・位相同期回路においては、主PLL回路３１−１によって同期検波を継続しながら、副PLL回路３１−２によって、ループゲインを順次変化させて制御誤差値の計測が行われる。２系統のPLL回路である主PLL回路３１−１と副PLL回路３１−２は、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。また、主PLL回路３１−１に設定しているループゲインよりも小さい制御誤差値を求めることができるループゲインが見つかる度に、主PLL回路３１−１のループゲインを副PLL回路３１−２のループゲインで置き換えていくことが行われる。本発明は、デジタルテレビジョン放送を受信するテレビジョン受像機、録画機器に適用することができる。【選択図】図３
2010278966.tif 000002
【特許請求の範囲】
【請求項１】
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、
前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と
を備える同期回路。
【請求項２】
前記第１のPLL回路は、
位相制御後の信号に残留する位相誤差を検出する第１の検出回路と、
前記第１の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第１のループフィルタと、
前記第１のループフィルタによるフィルタ処理の結果に応じて前記第１の位相制御信号を出力する第１の発振回路と、
前記第１の発振回路から出力された前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第１の検出回路に出力する前記第１の出力回路と
を備え、
前記第２のPLL回路は、
位相制御後の信号に残留する位相誤差を検出する第２の検出回路と、
前記第２の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第２のループフィルタと、
前記第２のループフィルタによるフィルタ処理の結果に応じて前記第２の位相制御信号を出力する第２の発振回路と、
前記第２の発振回路から出力された前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第２の検出回路に出力する前記第２の出力回路と
を備える
請求項１に記載の同期回路。
【請求項３】
前記第１のループフィルタは、
前記第１の検出回路により検出された位相誤差に第１のループゲインを乗算する第１の乗算回路と、
前記第１の乗算回路による乗算後の位相誤差に第２のループゲインを乗算する第２の乗算回路と、
前記第１の乗算回路による乗算後の位相誤差と、前記第２の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第１の発振回路に出力する第１の加算回路と
を備え、
前記第２のループフィルタは、
前記第２の検出回路により検出された位相誤差に第３のループゲインを乗算する第３の乗算回路と、
前記第３の乗算回路による乗算後の位相誤差に第４のループゲインを乗算する第４の乗算回路と、
前記第３の乗算回路による乗算後の位相誤差と、前記第４の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第２の発振回路に出力する第２の加算回路と
を備える
請求項２に記載の同期回路。
【請求項４】
前記制御回路は、前記第１のループゲインと前記第３のループゲインの値としてそれぞれ異なる値を設定する
請求項３に記載の同期回路。
【請求項５】
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を第１のPLL回路から出力し、
前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を第２のPLL回路から出力し、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第１の出力回路から出力し、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第２の出力回路から出力し、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を第１の検出回路において検出し、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を第２の検出回路において検出し、
前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する
ステップを含む同期方法。
【請求項６】
伝送路を介して送信されてきた信号を取得する取得手段と、
前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、
前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と  を備える受信システム。
【請求項７】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、
前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と  を備える受信システム。
【請求項８】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、
前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と  を備える受信システム。
【請求項９】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号を記録する記録手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、
前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、
前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、
前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、
前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、
前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、
前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路と  を備える受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期回路、同期方法、および受信システムに関し、特に、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにした同期回路、同期方法、および受信システムに関する。
【背景技術】
【０００２】
近年、携帯電話機による通信、衛星波または地上波のデジタル放送、無線LAN(Local Area Network)通信といった、無線デジタル伝送技術の発展がめざましい。無線デジタル伝送システムにおいては、高い伝送品質を実現するため、搬送波に対する安定した同期確立、および、同期確立後の周波数や位相の変動に対する同期捕捉が極めて重要になる。
【０００３】
同期確立や同期捕捉のためには、受信機の局部発振器において発生した局部発振信号と、受信信号との周波数差および位相差を高い精度で検出し、それらを減少させるように受信信号の周波数と位相を補正する同期回路が必要になる。周波数と位相の同期を確立する同期回路として、PLL(Phase-Locked Loop)を用いた回路がよく用いられる。
【０００４】
図１は、デジタルPLLを用いた周波数・位相同期回路を含む、従来の受信機の構成の一部を示す図である。
【０００５】
図１に示すように、受信機には、RF(Radio Frequency)回路２と復調回路３が設けられる。アンテナ１において電波が受信されることによって得られた受信信号はRF回路２の乗算器２−１に入力される。
【０００６】
乗算器２−１は、局部発振器２−２から供給された局部発振信号と、アンテナ１から供給された受信信号を乗算し、得られた信号をLPF(Low Pass Filter)２−３に供給する。
【０００７】
局部発振器２−２は、局部発振信号を生成し、乗算器２−１に出力する。
【０００８】
LPF２−３は、乗算器２−１から出力される乗算信号を入力し、低域周波数成分のみを通過させるフィルタリング処理を行い、A/D(Analog/Digital)変換器２−４に出力する。
【０００９】
PSK(Phase Shift Keying)変調などで変調が施されている受信信号の周波数をｆｃ、位相をθｃ、局部発振器２−２により生成された局部発振信号の周波数をｆ0、位相をθ0とすると、LPFから出力される信号には、fc−f0に相当する周波数差Δｆが含まれ、θc−θ0に相当する位相差θが含まれる。
【００１０】
A/D変換器２−４は、LPF２−３から出力された信号に対してA/D変換を施す。A/D変換が施されることによって得られたデジタルの受信信号である受信信号ｒｉは復調回路３に供給される。ｉは、その受信信号が何番目のシンボルの信号であるのかを表す。
【００１１】
受信信号ｒｉには、２πΔft＋θとして表される位相誤差が含まれる。
【００１２】
図２は、図１の復調回路３に設けられる、デジタルPLLを用いた周波数・位相同期回路の構成を示す図である。
【００１３】
図２に示すように、周波数・位相同期回路は、PLL回路１１と乗算器１２から構成される。PLL回路１１は、乗算器２１、位相誤差検出器２２、ループフィルタ２３、および数値制御発振器(NCO)２４から構成される。
【００１４】
PSK変調が施されている受信信号ｒｉは、PLL回路１１の乗算器２１と、乗算器１２にそれぞれ入力される。
【００１５】
PLL回路１１の乗算器２１は、数値制御発振器２４から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、乗算して得られた信号を位相誤差検出器２２に出力する。
【００１６】
位相誤差検出器２２は、乗算器２１が出力する信号に残留する位相誤差を検出し、ループフィルタ２３に出力する。
【００１７】
例えば、受信信号ｒｉが既知シンボルの信号である場合、位相誤差検出器２２は、乗算器２１の出力信号によって表されるシンボルの位相と、既知シンボルの位相との差を位相誤差として検出する。また、受信信号ｒｉが既知シンボルの信号ではない場合、位相誤差検出器２２は、乗算器２１の出力信号によって表される実際のシンボルの位相と、その硬判定結果のシンボルの位相との差を位相誤差として検出する。
【００１８】
ループフィルタ２３は比例積分型のループフィルタであり、位相誤差検出器２２が出力する位相誤差の検出値にフィルタリングを施し、数値制御発振器２４に出力する。
【００１９】
詳細には、ループフィルタ２３の乗算器２３−１は、位相誤差検出器２２から供給された位相誤差の検出値を、設定されているループゲインG1に従ってG1倍し、乗算器２３−２と加算器２３−４に出力する。
【００２０】
乗算器２３−２は、乗算器２３−１から供給された、G1倍された位相誤差の検出値を、設定されているループゲインG2に従ってG2倍し、積分器２３−３に出力する。乗算器２３−１、乗算器２３−２は、入力信号に対してループゲインG1またはG2の重みを付加する重み付け乗算器である。
【００２１】
積分器２３−３は、乗算器２３−２の出力を積分し、加算器２３−４に出力する。
【００２２】
加算器２３−４は、乗算器２３−１の出力と積分器２３−３の出力を加算し、フィルタリング結果として数値制御発振器２４に出力する。
【００２３】
数値制御発振器２４は、ループフィルタ２３のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器２１と乗算器１２に出力する。
【００２４】
乗算器１２は、数値制御発振器２４から出力された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号を同期検波信号ｄｉとして出力する。
【００２５】
ところで、ループフィルタ２３のループゲインG1，G2は、ループフィルタ２３の特性であるフィルタ帯域を決定する。ループフィルタ２３の帯域とPLL回路１１の性能については、以下のような関係を有することが知られている。
【００２６】
ループフィルタ２３の帯域が広い場合、位相誤差変動への追従性が上がる一方で、同期検波信号に含まれるジッタ量が多くなる。逆に、ループフィルタ２３の帯域が狭い場合、位相誤差変動への追従性は落ちるが、同期検波信号に含まれるジッタ量は少なくなる。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００９−２６４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
現実の無線デジタル伝送の受信機においては、局部発振器（図１の局部発振器２−２）の温度依存特性などの受信機特性の固体差や、RF回路（図１のRF回路２）内での意図せぬ発振などの時間変動により、受信信号の位相と周波数に雑音が生じる。最適な同期捕捉性能を実現するためには、受信機特性の固体差や時間変動に応じた、適切なループゲインを設定する必要がある。
【００２９】
従来の周波数・位相同期回路に設けられるPLL回路のループゲインは固定の値になっており、あらゆる受信機に用いた場合において最適な同期捕捉性能を実現するものとはなっていない。
【００３０】
本発明はこのような状況に鑑みてなされたものであり、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにするものである。
【課題を解決するための手段】
【００３１】
本発明の第１の側面の同期回路は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【００３２】
前記第１のPLL回路には、位相制御後の信号に残留する位相誤差を検出する第１の検出回路と、前記第１の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第１のループフィルタと、前記第１のループフィルタによるフィルタ処理の結果に応じて前記第１の位相制御信号を出力する第１の発振回路と、前記第１の発振回路から出力された前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第１の検出回路に出力する前記第１の出力回路とを設け、前記第２のPLL回路には、位相制御後の信号に残留する位相誤差を検出する第２の検出回路と、前記第２の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第２のループフィルタと、前記第２のループフィルタによるフィルタ処理の結果に応じて前記第２の位相制御信号を出力する第２の発振回路と、前記第２の発振回路から出力された前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第２の検出回路に出力する前記第２の出力回路とを設けることができる。
【００３３】
前記第１のループフィルタには、前記第１の検出回路により検出された位相誤差に第１のループゲインを乗算する第１の乗算回路と、前記第１の乗算回路による乗算後の位相誤差に第２のループゲインを乗算する第２の乗算回路と、前記第１の乗算回路による乗算後の位相誤差と、前記第２の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第１の発振回路に出力する第１の加算回路とを設け、前記第２のループフィルタには、前記第２の検出回路により検出された位相誤差に第３のループゲインを乗算する第３の乗算回路と、前記第３の乗算回路による乗算後の位相誤差に第４のループゲインを乗算する第４の乗算回路と、前記第３の乗算回路による乗算後の位相誤差と、前記第４の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第２の発振回路に出力する第２の加算回路とを設けることができる。
【００３４】
前記制御回路には、前記第１のループゲインと前記第３のループゲインの値としてそれぞれ異なる値を設定させることができる。
【００３５】
本発明の第１の側面の同期方法は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を第１のPLL回路から出力し、前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を第２のPLL回路から出力し、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第１の出力回路から出力し、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第２の出力回路から出力し、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を第１の検出回路において検出し、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を第２の検出回路において検出し、前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定するステップを含む。
【００３６】
本発明の第２の側面の受信システムは、伝送路を介して送信されてきた信号を取得する取得手段と、前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【００３７】
本発明の第３の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【００３８】
本発明の第４の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【００３９】
本発明の第５の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号を記録する記録手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号を出力する第１のPLL回路と、前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号を出力する第２のPLL回路と、前記第１の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第１の出力回路と、前記第２の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第２の出力回路と、前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差を検出する第１の検出回路と、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差を検出する第２の検出回路と、前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【００４０】
本発明においては、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第１の位相制御信号が第１のPLL回路から出力され、前記第１のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第２の位相制御信号が第２のPLL回路から出力される。また、前記第１の位相制御信号に基づいて前記受信信号の位相が制御され、位相制御後の信号が第１の出力回路から出力され、前記第２の位相制御信号に基づいて前記受信信号の位相が制御され、位相制御後の信号が第２の出力回路から出力される。前記第１の出力回路から出力された位相制御後の信号に基づいて、前記第１のPLL回路における位相制御誤差が第１の検出回路において検出され、前記第２の出力回路から出力された位相制御後の信号に基づいて、前記第２のPLL回路における位相制御誤差が第２の検出回路において検出される。前記第１の検出回路により検出された前記第１のPLL回路における位相制御誤差の方が、前記第２の検出回路により検出された前記第２のPLL回路における位相制御誤差より大きい場合、前記第１のPLL回路に含まれる第１のループフィルタのループゲインとして、前記第２のPLL回路に含まれる第２のループフィルタのループゲインと同じ値が設定される。
【発明の効果】
【００４１】
本発明によれば、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができる。
【図面の簡単な説明】
【００４２】
【図１】従来の受信機に設けられる構成の一部を示す図である。
【図２】従来の周波数・位相同期回路の構成例を示す図である。
【図３】本発明の一実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図４】ループゲイン制御処理について説明するフローチャートである。
【図５】本発明の他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図６】本発明のさらに他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図７】受信システムの第１の構成例を示すブロック図である。
【図８】受信システムの第２の構成例を示すブロック図である。
【図９】受信システムの第３の構成例を示すブロック図である。
【図１０】コンピュータの構成例を示すブロック図である。
【発明を実施するための形態】
【００４３】
［周波数・位相同期回路の構成例］
図３は、本発明の一実施形態に係る周波数・位相同期回路の構成例を示す図である。
【００４４】
図３に示す周波数・位相同期回路が、図１に示す構成と同じ構成を有する受信機の復調回路３に設けられる。
【００４５】
図３に示す周波数・位相同期回路の構成は、主に、同じ構成を有するPLLが一つ追加されることによって主副２系統のPLL回路が設けられる点、２系統のPLL回路内のループフィルタのループゲインが可変になっている点、および、ループゲインを制御する構成が追加して設けられている点が、図２の従来の回路構成と異なる。
【００４６】
２系統のPLL回路である主PLL回路３１−１と副PLL回路３１−２は、それぞれ、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。それぞれに設けられるループフィルタのループゲインとして同じ値が設定され、同じ信号が入力された場合、主PLL回路３１−１から出力される信号と副PLL回路３１−２から出力される信号は一致する。
【００４７】
後述するように、主PLL回路３１−１は、同期検波を実際に行うための回路であり、副PLL回路３１−２は、主PLL回路３１−１のループフィルタの特性を規定するループゲインを決定するためのいわばトライアルを行うための回路である。
【００４８】
ｉ番目（ｉシンボル目）の信号である受信信号ｒｉは、主PLL回路３１−１の乗算器４１−１、副PLL回路３１−２の乗算器４１−２、および、乗算器３２に入力される。受信信号ｒｉには、上述したように２πΔft＋θとして表される位相誤差が含まれる。
【００４９】
主PLL回路３１−１の乗算器４１−１は、数値制御発振器４４−１から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号を位相誤差検出器４２−１に出力する。乗算器４１−１から出力される信号は、乗算器３２から出力される、位相制御の信号である同期検波信号ｄmain,ｉと同じ信号になる。
【００５０】
位相誤差検出器４２−１は、乗算器４１−１が出力する信号に残留する位相誤差を検出し、主位相誤差検出値ｅmain,iを出力する。位相誤差検出器４２−１においては、図２の位相誤差検出器２２と同様にして位相誤差の検出が行われる。後述する副PLL回路３１−２の位相誤差検出器４２−２においても同様である。
【００５１】
位相誤差検出器４２−１から出力された主位相誤差検出値ｅmain,iは、ループフィルタ４３−１の乗算器５１−１と、PLL制御誤差比較部３３の主PLL制御誤差検出器６１に供給される。
【００５２】
ループフィルタ４３−１は比例積分型のループフィルタであり、位相誤差検出器４２−１が出力する主位相誤差検出値ｅmain,iにフィルタリングを施し、数値制御発振器４４−１に出力する。
【００５３】
詳細には、ループフィルタ４３−１の乗算器５１−１は、主位相誤差検出値ｅmain,iを、ループゲイン制御部３４により設定されたループゲインG1mainに従ってG1main倍し、乗算器５２−１と加算器５４−１に出力する。
【００５４】
乗算器５２−１は、乗算器５１−１から供給された、G1main倍された主位相誤差検出値ｅmain,iをさらにG2倍し、積分器５３−１に出力する。
【００５５】
積分器５３−１は、乗算器５２−１の出力を積分し、加算器５４−１に出力する。
【００５６】
加算器５４−１は、乗算器５１−１の出力と積分器５３−１の出力を加算し、フィルタリング結果として数値制御発振器４４−１に出力する。
【００５７】
数値制御発振器４４−１は、ループフィルタ４３−１のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器４１−１と乗算器３２に出力する。
【００５８】
乗算器３２は、主PLL回路３１−１の数値制御発振器４４−１から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号を同期検波信号ｄmain,ｉとして出力する。
【００５９】
副PLL回路３１−２においても、主PLL回路３１−１に入力される信号と同じ受信信号ｒｉを対象として同様の処理が行われる。
【００６０】
すなわち、副PLL回路３１−２の乗算器４１−２は、数値制御発振器４４−２から供給された位相制御量e-j(2πΔft+θ)を受信信号ｒｉに乗算し、得られた信号を位相誤差検出器４２−２に出力する。
【００６１】
位相誤差検出器４２−２は、乗算器４１−２が出力する信号に残留する位相誤差を検出し、副位相誤差検出値ｅsub,iを出力する。位相誤差検出器４２−２から出力された副位相誤差検出値ｅsub,iは、ループフィルタ４３−２の乗算器５１−２と、PLL制御誤差比較部３３の副PLL制御誤差検出器６２に供給される。
【００６２】
ループフィルタ４３−２の乗算器５１−２は、副位相誤差検出値ｅsub,iを、ループゲイン制御部３４により設定されたループゲインG1subに従ってG1sub倍し、乗算器５２−２と加算器５４−２に出力する。
【００６３】
例えば、乗算器５１−２には、ループゲインG1subとして、主PLL回路３１−１の乗算器５１−１に設定されたループゲインG1mainとは異なる値が設定される。
【００６４】
乗算器５２−２は、乗算器５１−２から供給された、G1sub倍された副位相誤差検出値ｅsub,iをさらにG2倍し、積分器５３−２に出力する。主PLL回路３１−１の乗算器５２−１と、副PLL回路３１−２の乗算器５２−２においては、同じループゲインを用いて重み付けが行われることになる。ループゲインG2は、予め設定された固定の値である。
【００６５】
積分器５３−２は、乗算器５２−２の出力を積分し、加算器５４−２に出力する。
【００６６】
加算器５４−２は、乗算器５１−２の出力と積分器５３−２の出力を加算し、フィルタリング結果として数値制御発振器４４−２に出力する。
【００６７】
数値制御発振器４４−２は、ループフィルタ４３−２のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器４１−２に出力する。
【００６８】
PLL制御誤差比較部３３の主PLL制御誤差検出器６１は、受信信号ｒｉが入力される毎に主PLL回路３１−１の位相誤差検出器４２−１により検出され、供給されてくる主位相誤差検出値ｅmain,iを受信する。主PLL制御誤差検出器６１は、所定の数のシンボルの受信信号ｒｉを対象として得られた主位相誤差検出値ｅmain,iに基づいて、主位相誤差検出値ｅmain,iの分散値を算出し、制御誤差値vmainとして比較器６３に出力する。
【００６９】
乗算器４１−１による乗算結果、すなわち主PLL回路３１−１における位相制御後の信号に残留する位相誤差の検出値である主位相誤差検出値ｅmain,iに基づいて算出される値であるから、制御誤差値vmainは、主PLL回路３１−１による位相制御の誤差を表す。
【００７０】
副PLL制御誤差検出器６２は、受信信号ｒｉが入力される毎に副PLL回路３１−２の位相誤差検出器４２−２により検出され、供給されてくる副位相誤差検出値ｅsub,iを受信する。副PLL制御誤差検出器６２は、所定の数のシンボルの受信信号ｒｉを対象として得られた副位相誤差検出値ｅsub,iに基づいて、副位相誤差検出値ｅsub,iの分散値を算出し、制御誤差値vsubとして比較器６３に出力する。
【００７１】
乗算器４１−２による乗算結果、すなわち副PLL回路３１−２における位相制御後の信号に残留する位相誤差の検出値である副位相誤差検出値ｅsub,iに基づいて算出される値であるから、制御誤差値vsubは、副PLL回路３１−２による位相制御の誤差を表す。
【００７２】
比較器６３は、主PLL制御誤差検出器６１から供給された制御誤差値vmainと、副PLL制御誤差検出器６２から供給された制御誤差値vsubの大小の比較結果を、比較結果出力通知がタイマ６４から供給されることに応じてループゲイン制御部３４に出力する。
【００７３】
上述したように、主PLL回路３１−１のループフィルタ４３−１と副PLL回路３１−２のループフィルタ４３−２においては、それぞれ異なるループゲインであるループゲインG1main，G1subが用いられる。従って、主PLL制御誤差検出器６１により算出される制御誤差値vmainと、副PLL制御誤差検出器６２により算出される制御誤差値vsubには、ループゲインG1main，G1subの差に応じた差が現れる。
【００７４】
タイマ６４は、初期化フラグがループゲイン制御部３４から供給されることに応じて時間の計測を開始し、所定の時間が経過したタイミングで、比較完了通知をループゲイン制御部３４に出力する。タイマ６４には制御誤差値の算出にかかる時間が予め設定されており、その時間の計測がタイマ６４により行われる。また、タイマ６４は、比較完了通知をループゲイン制御部３４に出力するのと同時に、比較結果出力通知を比較器６３に出力する。
【００７５】
ループゲイン制御部３４は、内部にループゲイン制御シーケンサを持ち、主PLL回路３１−１と副PLL回路３１−２の動作状況を監視しながら、最適なループゲインをそれぞれのループフィルタに設定する。
【００７６】
例えば、ループゲイン制御部３４は、主PLL制御誤差検出器６１により算出された制御誤差値vmainの方が、副PLL制御誤差検出器６２により算出された制御誤差値vsubより大きい場合、それまで設定していたループゲインG1mainに替えて、ループゲインG1subと同じ値を主PLL回路３１−１のループフィルタ４３−１に設定する。
【００７７】
制御誤差値vmainの方が制御誤差値vsubより大きいということは、副PLL回路３１−２のループフィルタ４３−２に設定したループゲインG1subを設定した方が、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主PLL回路３１−１のループフィルタ４３−１のループゲインG1mainが、ループゲインG1subによって置き換えられる。
【００７８】
また、ループゲイン制御部３４は、副PLL制御誤差検出器６２により算出された制御誤差値vsubの方が、主PLL制御誤差検出器６１により算出された制御誤差値vmainより大きい場合、主PLL回路３１−１のループフィルタ４３−１のループゲインG1mainをそのままに、ループゲインG1subの方を変更する。
【００７９】
制御誤差値vsubの方が制御誤差値vmainより大きいということは、ループゲインG1mainをそのまま用いても、ループゲインG1subを用いる場合より、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主PLL回路３１−１のループフィルタ４３−１のループゲインG1mainを、ループゲインG1subによって置き換えることは行われない。
【００８０】
［周波数・位相同期回路の動作］
図４のフローチャートを参照して、図３の周波数・位相同期回路において行われるループゲイン制御処理について説明する。
【００８１】
ステップＳ１において、ループゲイン制御部３４は、主PLL回路３１−１のループゲインG1mainにG1initを設定し、副PLL回路３１−２のループゲインG1subにG1minを設定することによって、ループゲインの初期設定を行う。G1initは予め設定された初期値であり、G1minはG1subの設定範囲内の最小値である。
【００８２】
主PLL回路３１−１においては、設定されたループゲインG1mainに従って、受信信号ｒｉを対象とした同期検波が行われる。一方、副PLL回路３１−２においては、主PLL回路３１−１が同期検波を継続しているのと並行して、主PLL回路３１−１が用いているループゲインG1mainとは異なるループゲインであるループゲインG1subに従って処理が行われる。主PLL回路３１−１により検出された主位相誤差検出値ｅmain,iと、副PLL回路３１−２により検出された副位相誤差検出値ｅsub,iはPLL制御誤差比較部３３に供給される。
【００８３】
ループゲインの初期設定を行った後、ステップＳ２において、ループゲイン制御部３４は、PLL制御誤差比較部３３に対して初期化フラグを出力する。
【００８４】
初期化フラグを受信したPLL制御誤差比較部３３においては、それまでの制御誤差値の比較結果と内部タイマの計測値がリセットされる。
【００８５】
また、PLL制御誤差比較部３３の主PLL制御誤差検出器６１においては、主PLL回路３１−１により検出された主位相誤差検出値ｅmain,iに基づいて制御誤差値vmainが算出される。副PLL制御誤差検出器６２においては、副PLL回路３１−２により検出された副位相誤差検出値ｅsub,iに基づいて制御誤差値vsubが算出される。
【００８６】
タイマ６４においては、リセット後にタイムカウントが開始され、制御誤差値vmain，vsubの算出に必要な時間が経過したとき、ループゲイン制御部３４に対して比較完了通知が出力され、それと同時に、比較器６３に対して比較結果出力命令が出力される。比較結果出力命令が供給されることに応じて、比較器６３からループゲイン制御部３４に対して、制御誤差値vmain，vsubの大小の比較結果が出力される。
【００８７】
ステップＳ３において、ループゲイン制御部３４は、比較完了通知がタイマ６４から供給された否かを判定する。
【００８８】
比較完了通知がタイマ６４から供給されていないとステップＳ３において判定した場合、ステップＳ４において、ループゲイン制御部３４は、一連の処理（シーケンサ）を終了するか否かを判定する。
【００８９】
一連の処理を終了しないとステップＳ４において判定した場合、ステップＳ５において、ループゲイン制御部３４は、タイマ６４からの完了通知を検出するポーリングを一定の時間間隔で行い、待機する。
【００９０】
一方、比較完了通知が供給されたとステップＳ３において判定した場合、ステップＳ６において、ループゲイン制御部３４は、比較器６３から供給された比較結果に基づいて、vmain＞vsubであるか否かを判定する。
【００９１】
vmain＞vsubであるとステップＳ６において判定した場合、ステップＳ７において、ループゲイン制御部３４は、主PLL回路３１−１のループゲインG1mainとして、副PLL回路３１−２のループゲインとしていま設定しているG1subを設定する。すなわち、ループゲインG1subを用いた方が、ループゲインG1mainを用いるより位相誤差が少なくなるから、それまで設定されていたループゲインG1mainに替えて、ループゲインG1subが主PLL回路３１−１に設定される。
【００９２】
一方、vmain＞vsubではなく、vmain≦vsubであるとステップＳ６において判定された場合、ステップＳ７の処理はスキップされる。
【００９３】
ステップＳ８において、ループゲイン制御部３４は、副PLL回路３１−２のループゲインG1subとしてG1sub+αを設定して更新する。αは、ループゲインG1（G1main，G1sub）を量子化した最小ステップに相当するゲイン量である。
【００９４】
ステップＳ９において、ループゲイン制御部３４は、更新後のループゲインG1subが、設定範囲内の最大値G1maxを超えるか否かを判定する。
【００９５】
ループゲインG1subが最大値G1maxを超えるとステップＳ９において判定した場合、ステップＳ１０において、ループゲイン制御部３４は、再び、設定範囲内の最小値であるG1minをループゲインG1subとして設定する。
【００９６】
一方、ループゲインG1subが最大値G1maxを超えないとステップＳ９において判定された場合、ステップＳ１０の処理はスキップされる。
【００９７】
ステップＳ９においてループゲインG1subが最大値G1maxを超えないと判定された後、または、ステップＳ１０において最小値G1minが設定された後、ステップＳ２に戻り、以上の処理が繰り返される。
【００９８】
上位の制御部などによる指示に応じて、一連の処理を終了するとステップＳ４において判定された場合、処理は終了される。
【００９９】
以上のように、図３の周波数・位相同期回路においては、主PLL回路３１−１によって同期検波を継続しながら、副PLL回路３１−２によって、ループゲインを順次変化させて制御誤差値の計測が行われる。また、主PLL回路３１−１に設定しているループゲインよりも小さい位相誤差を求めることができるループゲインが見つかる度に、主PLL回路３１−１のループゲインを副PLL回路３１−２のループゲインで置き換えていくことが行われる。
【０１００】
これにより、実際の同期検波に用いる主PLL回路３１−１のループゲインを自動的に最適化することが可能になる。従って、受信機特性の固体差や時間変動に依存することのない、伝送品質の劣化が少ない周波数・位相同期を実現することができる。
【０１０１】
［変形例］
図５は、本発明の他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【０１０２】
図５に示すように、検出された位相誤差に対する直接の乗算に用いられるループゲインG1と、ループゲインG1を用いた乗算後の位相誤差に対する乗算に用いられるループゲインG2のうちの、ループゲインG2の方を可変にするようにしてもよい。
【０１０３】
すなわち、図５のループゲイン制御部３４は、制御誤差値vmainと制御誤差値vsubに基づいて、主PLL回路３１−１のループゲインG2mainと、副PLL回路３１−２のループゲインG2subを制御する。ループゲインG2mainは、主PLL回路３１−１の乗算器５２−１に設定されているループゲインであり、ループゲインG2subは、副PLL回路３１−２の乗算器５２−２に設定されているループゲインである。
【０１０４】
ループゲイン制御部３４は、制御誤差値vmainの方が制御誤差値vsubより大きい場合、それまで設定していたループゲインG2mainに替えて、ループゲインG2subと同じ値を主PLL回路３１−１のループフィルタ４３−１に設定する。
【０１０５】
また、図６に示すように、ループゲインG1とG2の両方を可変にすることによって、主PLL回路３１−１と副PLL回路３１−２に設けられるループフィルタのそれぞれの特性を変えるようにしてもよい。
【０１０６】
図６のループゲイン制御部３４は、制御誤差値vmainと制御誤差値vsubに基づいて、主PLL回路３１−１のループゲインG1main，G2mainと、副PLL回路３１−２のループゲインG1sub，G2subをそれぞれ制御する。
【０１０７】
以上においては、位相誤差検出値の分散値が制御誤差値として用いられるものとしたが、位相誤差検出値の平均などの、位相誤差検出値に基づいて算出される他の値が制御誤差値として用いられるようにしてもよい。
【０１０８】
図７は、本発明の周波数・位相同期回路を適用した受信システムの第１実施の形態の構成例を示すブロック図である。
【０１０９】
図７の受信システムは、取得部１０１、伝送路復号処理部１０２、および情報源復号処理部１０３から構成される。
【０１１０】
取得部１０１は、地上デジタル放送、衛星デジタル放送、CATV網、インターネットその他のネットワーク等の図示せぬ伝送路を介して信号を取得し、伝送路復号処理部１０２に供給する。
【０１１１】
伝送路復号処理部１０２は、取得部１０１が伝送路を介して取得した信号に対して、同期検波と誤り訂正を含む伝送路復号処理を施し、その結果得られる信号を情報源復号処理部１０３に供給する。すなわち、伝送路復号処理部１０２には、図３等に示す周波数・位相同期回路の構成が含まれており、その周波数・位相同期回路において、上述した同期検波が行われる。
【０１１２】
情報源復号処理部１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張し、送信対象のデータを取得する処理を含む情報源復号処理を施す。
【０１１３】
すなわち、取得部１０１が伝送路を介して取得した信号には、画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがある。その場合、情報源復号処理部１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理等の情報源復号処理を施す。
【０１１４】
なお、取得部１０１が伝送路を介して取得した信号に圧縮符号化が施されていない場合、情報源復号処理部１０３では、圧縮された情報を元の情報に伸張する処理は行われない。ここで、伸張処理としては、例えば、MPEGデコード等がある。また、情報源復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
【０１１５】
図７の受信システムは、例えば、デジタルテレビジョン放送を受信するテレビチューナ等に適用することができる。なお、取得部１０１、伝送路復号処理部１０２、および情報源復号処理部１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウェアモジュール）として構成することが可能である。
【０１１６】
また、取得部１０１、伝送路復号処理部１０２、および、情報源復号処理部１０３については、それらの３つのセットを１つの独立した装置として構成することが可能である。取得部１０１と伝送路復号処理部１０２とのセットを１つの独立した装置として構成することも可能であるし、伝送路復号処理部１０２と情報源復号処理部１０３とのセットを１つの独立した装置として構成することも可能である。
【０１１７】
図８は、本発明の周波数・位相同期回路を適用した受信システムの第２実施の形態の構成例を示すブロック図である。
【０１１８】
図８に示す構成のうち、図７に示す構成と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。
【０１１９】
図８の受信システムの構成は、取得部１０１、伝送路復号処理部１０２、および情報源復号処理部１０３を有する点で図７の構成と共通し、出力部１１１が新たに設けられている点で図７の構成と相違する。
【０１２０】
出力部１１１は、例えば、画像を表示する表示装置や音声を出力するスピーカであり、情報源復号処理部１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１は、画像を表示し、あるいは、音声を出力する。
【０１２１】
図８の受信システムは、例えば、デジタル放送としてのテレビジョン放送を受信するTVや、ラジオ放送を受信するラジオ受信機等に適用することができる。
【０１２２】
なお、取得部１０１において取得された信号に圧縮符号化が施されていない場合、伝送路復号処理部１０２が出力する信号が、直接、出力部１１１に供給される。
【０１２３】
図９は、本発明の周波数・位相同期回路を適用した受信システムの第３実施の形態の構成例を示すブロック図である。
【０１２４】
図９に示す構成のうち、図７に示す構成と対応する構成については同一の符号を付してあり、その説明は適宜省略する。
【０１２５】
図９の受信システムの構成は、取得部１０１、および伝送路復号処理部１０２を有する点で図７の構成と共通し、情報源復号処理部１０３が設けられておらず、記録部１２１が新たに設けられている点で図７の構成と相違する。
【０１２６】
記録部１２１は、伝送路復号処理部１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。
【０１２７】
以上のような図９の受信システムは、テレビジョン放送を録画するレコーダ機器等に適用することができる。
【０１２８】
なお、情報源復号処理部１０３を設け、情報源復号処理部１０３で情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を記録部１２１で記録するようにしてもよい。
【０１２９】
上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。
【０１３０】
図１０は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
【０１３１】
CPU(Central Processing Unit)１５１、ROM(Read Only Memory)１５２、RAM(Random Access Memory)１５３は、バス１５４により相互に接続されている。
【０１３２】
バス１５４には、さらに、入出力インタフェース１５５が接続されている。入出力インタフェース１５５には、キーボード、マウスなどよりなる入力部１５６、ディスプレイ、スピーカなどよりなる出力部１５７が接続される。また、入出力インタフェース１５５には、ハードディスクや不揮発性のメモリなどよりなる記憶部１５８、ネットワークインタフェースなどよりなる通信部１５９、リムーバブルメディア１６１を駆動するドライブ１６０が接続される。
【０１３３】
以上のように構成されるコンピュータでは、CPU１５１が、例えば、記憶部１５８に記憶されているプログラムを入出力インタフェース１５５およびバス１５４を介してRAM１５３にロードして実行することにより、上述した一連の処理が行われる。
【０１３４】
CPU１５１が実行するプログラムは、例えばリムーバブルメディア１６１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部１５８にインストールされる。
【０１３５】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０１３６】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１３７】
３１−１  主PLL回路，  ３１−２  副PLL回路，  ３２  乗算器，  ３３  PLL制御誤差比較部，  ３４  ループゲイン制御部，  ４１−１，４１−２  乗算器，  ４２−１，４２−２  位相誤差検出器，  ４３−１，４３−２  ループフィルタ，  ４４−１，４４−２  数値制御発振器，  ５１−１，５１−２  乗算器，  ５２−１，５２−２  乗算器，  ５３−１，５３−２  積分器，  ５４−１，５４−２  加算器，  ６１  主PLL制御誤差検出器，  ６２  副PLL制御誤差検出器，  ６３  比較器，  ６４  タイマ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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