(57)【要約】【課題】低電圧トランジスタのジャンクションリークを減らす。【解決手段】高電圧トランジスタおよび低電圧トランジスタを含む半導体装置は、高電圧トランジスタの第１素子領域１１と低電圧トランジスタの第２素子領域１４との間に形成された素子分離絶縁膜と、第１素子領域１１の半導体基板１上に形成された第１ゲート絶縁膜１７と、第１ゲート絶縁膜１７上に形成された第１ゲート電極１２と、第２素子領域１４の半導体基板１上に形成された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１７上に形成された第２ゲート電極１５と、を備えている。素子分離絶縁膜は、第１素子領域１１の周囲に隣接する第１素子分離領域１３と、第２素子領域１４の周囲に隣接し、第１素子分離領域１３の底部より低い底部を有する第２素子分離領域１６と、を含む。第１ゲート絶縁膜１７は、第２ゲート絶縁膜１８より厚くなるように形成される。【選択図】図２
2010027656.tif 000002
【特許請求の範囲】
【請求項１】
高電圧トランジスタおよび低電圧トランジスタを含む半導体装置であって、
前記高電圧トランジスタの第１素子領域と前記低電圧トランジスタの第２素子領域との間に形成された素子分離絶縁膜と、
前記第１素子領域の半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第２素子領域の半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備え、
前記素子分離絶縁膜は、前記第１素子領域の周囲に隣接する第１素子分離領域と、前記第２素子領域の周囲に隣接し、前記第１素子分離領域の底部より低い底部を有する第２素子分離領域と、を含み、
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜より厚くなるように形成されることを特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁膜の上面は、前記第２ゲート絶縁膜の上面と一致している請求項１に記載の半導体装置。
【請求項３】
前記低電圧トランジスタは、エンハンスメント型トランジスタおよびディプレッション型トランジスタであって、
前記ディプレッション型の低電圧トランジスタの前記第２素子領域の周囲に隣接する第２素子分離領域は、前記エンハンスメント型の低電圧トランジスタの前記第２素子領域の周囲に隣接する第２素子分離領域より大きい請求項１または２に記載の半導体装置。
【請求項４】
前記エンハンスメント型の低電圧トランジスタ、前記ディプレッション型の低電圧トランジスタ、および前記高耐圧トランジスタがそれぞれ複数個形成され、
前記エンハンスメント型の低電圧トランジスタ間に形成された前記素子分離絶縁膜は、前記第２素子分離絶縁膜に挟まれた前記第１素子分離絶縁膜を有し、
前記ディプレッション型の低電圧トランジスタ間に前記第２素子分離絶縁膜が形成され、
前記高電圧トランジスタ間に前記第１素子分離絶縁膜が形成される請求項３に記載の半導体装置。
【請求項５】
低電圧トランジスタおよび高電圧トランジスタを含む半導体装置の製造方法であって、
半導体基板上に第１ゲート絶縁膜を形成し、
前記低電圧トランジスタが形成される低電圧トランジスタ領域の半導体基板上に形成された第１ゲート絶縁膜を除去し、
前記低電圧トランジスタ領域の半導体基板上に前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成し、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上にゲート層を形成し、
前記低電圧トランジスタ領域に包含される素子領域を覆うマスク材をマスクとして用いて前記ゲート層、または、前記ゲート層および前記第１および第２ゲート絶縁膜の一部までエッチングを進行させ、引き続き、前記第１および第２ゲート絶縁膜よりも前記半導体基板の方がエッチングされやすい条件にエッチング条件を変更し、前記１および第２ゲート絶縁膜、ならびに前記半導体基板をエッチングすることによって、前記第１素子領域に隣接する第１素子分離領域および前記半導体基板の表面からの深さが前記第１素子分離領域より深い第２素子分離領域の形状を有する開口を形成し、
前記開口に素子分離絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【請求項６】
高電圧トランジスタが形成される高電圧トランジスタ領域における半導体基板を掘り下げる工程と、
前記ゲート層を形成する前に、前記第１ゲート絶縁膜の上面と前記第２ゲート絶縁膜の上面とを一致させる工程と、をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、高電圧トランジスタおよび低電圧トランジスタを含む半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、素子領域間を埋める素子分離絶縁膜に粘性の低い埋め込み材が用いられている。しかし、素子領域間に粘性の低い埋め込み材が埋め込まれた場合には、その応力によって素子領域に結晶欠陥が発生する。この結晶欠陥は、ＭＯＳトランジスタなどの半導体素子にジャンクションリークを発生させる。この結晶欠陥は、ｎ型の低電圧トランジスタに限らず、ｐ型の低電圧トランジスタにおいても問題となっている。
【０００３】
ここで、この結晶欠陥は、素子分離絶縁膜の深さと関係があることが知られている（特許文献１参照）。また、この結晶欠陥は、ゲート長の関係から、素子領域の小さい低電圧トランジスタの素子領域で問題となる傾向がある。
【０００４】
しかし、不揮発性メモリ等では、ゲート絶縁膜の膜厚が異なる半導体装置が数多く製造されている。その結果、ゲート絶縁膜の膜厚が異なることに起因して、低電圧トランジスタの素子領域に隣接する素子分離絶縁膜の深さが高電圧トランジスタの素子領域に隣接する素子分離絶縁膜の深さより深くなる傾向にある。従って、不揮発性メモリ等の半導体装置では、上記のような結晶欠陥に起因する低電圧トランジスタのジャンクションリークが発生し易いという問題がある。
【特許文献１】特開２００５−３５３８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低電圧トランジスタのジャンクションリークを減らすことである。
【課題を解決するための手段】
【０００６】
本発明の第１態様によれば、
高電圧トランジスタおよび低電圧トランジスタを含む半導体装置であって、
前記高電圧トランジスタの第１素子領域と前記低電圧トランジスタの第２素子領域との間に形成された素子分離絶縁膜と、
前記第１素子領域の半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第２素子領域の半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備え、
前記素子分離絶縁膜は、前記第１素子領域の周囲に隣接する第１素子分離領域と、前記第２素子領域の周囲に隣接し、前記第１素子分離領域の底部より低い底部を有する第２素子分離領域と、を含み、
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜より厚くなるように形成されることを特徴とする半導体装置が提供される。
【０００７】
本発明の第２態様によれば、
低電圧トランジスタおよび高電圧トランジスタを含む半導体装置の製造方法であって、
半導体基板上に第１ゲート絶縁膜を形成し、
前記低電圧トランジスタが形成される低電圧トランジスタ領域の半導体基板上に形成された第１ゲート絶縁膜を除去し、
前記低電圧トランジスタ領域の半導体基板上に前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を形成し、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上にゲート層を形成し、
前記低電圧トランジスタ領域に包含される素子領域を覆うマスク材をマスクとして用いて前記ゲート層、または、前記ゲート層および前記第１および第２ゲート絶縁膜の一部までエッチングを進行させ、引き続き、前記第１および第２ゲート絶縁膜よりも前記半導体基板の方がエッチングされやすい条件にエッチング条件を変更し、前記１および第２ゲート絶縁膜、ならびに前記半導体基板をエッチングすることによって、前記第１素子領域に隣接する第１素子分離領域および前記半導体基板の表面からの深さが前記第１素子分離領域より深い第２素子分離領域の形状を有する開口を形成し、
前記開口に素子分離絶縁膜を埋め込むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、低電圧トランジスタのジャンクションリークを減らすことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１０】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、低電圧トランジスタの素子領域に隣接する素子分離絶縁膜のうち、深さが深い素子分離領域の面積を減らすことによって素子分離絶縁膜全体の体積を減らすように製造された半導体装置の例である。
【００１１】
本発明の実施例１は、３０ｎｍ〜１００ｎｍのゲート絶縁膜を必要とする高電圧トランジスタと、例えば、ロジック回路に用いられる５ｎｍ〜１０ｎｍのゲート絶縁膜を必要とする低電圧トランジスタと、を備える不揮発性メモリを例に挙げて説明する。
【００１２】
はじめに、本発明の実施例１に係る半導体装置の構造について図１および図２を参照して説明する。
【００１３】
図１は、本発明の実施例１に係る半導体装置の平面構造を示す平面図である。
【００１４】
この半導体装置は、高電圧トランジスタＨＶＮおよび低電圧トランジスタＬＶＮから構成される不揮発性メモリである。
【００１５】
高電圧トランジスタＨＶＮは、素子分離絶縁膜に囲まれた第１素子領域１１と、この第１素子領域１１を縦断するように配置された第１ゲート電極１２と、から構成されている。また、第１素子領域１１は、第１素子分離領域１３に囲まれている。
【００１６】
低電圧トランジスタＬＶＮは、素子分離絶縁膜に囲まれた第２素子領域１４と、この第２素子領域１４を縦断するように配置された第２ゲート電極１５と、から構成されている。また、素子分離絶縁膜は、第２素子領域１４に隣接するように配置された第２素子分離領域１６と、この第２素子分離領域１６を囲むように配置された第１素子分離領域１３と、から構成されている。
【００１７】
なお、低電圧トランジスタＬＶＮは、エンハンスメント型トランジスタ（以下、「Ｅ型トランジスタ」という）およびディプレッション型トランジスタ（以下、「Ｄ型トランジスタ」という）の組合せであっても良い。この場合には、Ｄ型トランジスタの第２素子分離領域１６は、Ｅ型トランジスタの第２素子分離領域１６より大きいことが好ましい。
【００１８】
図２は、図１のＡ−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線に沿った断面を示す断面図である。図２（Ａ）は、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面を示し、図２（Ｂ）は、図１のＣ−Ｃ線に沿った断面を示す。
【００１９】
半導体基板１中には、第１素子分離領域１３および第２素子分離領域１６から構成される素子分離絶縁膜が形成されている。高電圧トランジスタＨＶＮの第１素子領域１１および低電圧トランジスタＬＶＮの第２素子領域１４は、この素子分離絶縁膜に囲まれている。第１素子領域１１上には、第１ゲート絶縁膜１７を介して第１ゲート電極１２が形成されている。第２素子領域１４上には、第２ゲート絶縁膜１８を介して第２ゲート電極１５が形成されている。第１ゲート電極１２および第２ゲート電極１５は、その一部が素子分離絶縁膜上に延びるように形成されている。第１ゲート電極１２、第２ゲート電極１５、ならびに第１ゲート電極１２および第２ゲート電極１５が形成されていない素子分離絶縁膜上には、層間絶縁膜１９が形成さている。
【００２０】
高電圧トランジスタＨＶＮでは、第１素子分離領域１３は第１素子領域１１に隣接するように形成されている。また、第１ゲート絶縁膜１７の膜厚は第２ゲート絶縁膜１８の膜厚よりも厚い。
【００２１】
低電圧トランジスタＬＶＮでは、第２素子分離領域１６は第２素子領域１４に隣接するように形成されている。また、半導体基板１の上面からの素子分離絶縁膜の深さは、第２素子分離領域１６の方が第１素子分離領域１３よりも深い。
【００２２】
次に、本発明の実施例１に係る半導体装置の製造方法について図３乃至図１０を参照して説明する。
【００２３】
はじめに、図３に示されるように、半導体基板１上の全面にゲート絶縁膜ＧＩを形成する。例えば、半導体基板１の全面を酸化するか、または、ＣＶＤ法などによって半導体基板１上に絶縁膜を堆積することによって、ゲート絶縁膜ＧＩを形成する。
【００２４】
次に、図４に示されるように、エッチング技術を用いて、低電圧トランジスタＬＶＮが形成される領域（以下、「ＬＶＮ領域」という）の半導体基板１のゲート絶縁膜ＧＩを除去する。
【００２５】
次に、図５に示されるように、ＬＶＮ領域の半導体基板１上に追加のゲート絶縁膜ＧＩを形成する。例えば、ＣＶＤ法などによって絶縁膜を堆積することによって追加のゲート絶縁膜ＧＩを形成する。このとき、半導体基板１上および図４に示されるゲート絶縁膜ＧＩ上にこの追加のゲート絶縁膜ＧＩが堆積する。その結果、図４に示されるゲート絶縁膜ＧＩの膜厚は増加し、第１ゲート絶縁膜１７となる。また、半導体基板１上に形成されたゲート絶縁膜ＧＩは、第２ゲート絶縁膜１８となる。このとき、第１ゲート絶縁膜１７の膜厚は、図３に示される工程において形成されたゲート絶縁膜ＧＩおよび追加のゲート絶縁膜ＧＩの膜厚程度であり、第２ゲート絶縁膜１８の膜厚は、追加のゲート絶縁膜の膜厚程度である。その結果、第１ゲート絶縁膜１７の膜厚は、第２ゲート絶縁膜の膜厚より厚くなる。また、第１および第２ゲート絶縁膜１７，１８の下面の高さは、ほぼ一致している。すなわち、半導体基板１の全面において表面の高さは一致している。なお、ＣＶＤ法に代えて、熱酸化法によって追加のゲート絶縁膜ＧＩを形成して良い。
【００２６】
次に、図６（Ａ），（Ｂ）に示されるように、半導体基板１の全面に、例えば、ポリシリコンからなるゲート層ＧＬを形成する。その後、高電圧トランジスタＨＶＮの第１素子領域１１および低電圧トランジスタＬＶＮの第２素子領域１４が形成される領域にマスク材Ｍａを形成する。その結果、低電圧トランジスタＬＶＮの第２素子領域１４は、ＬＶＮ領域に囲まれることになる。
【００２７】
次に、図７に示されるように、マスク材Ｍａをマスクとして用いてゲート層ＧＬ、第１ゲート絶縁膜１７、第２ゲート絶縁膜１８、および半導体基板１を、例えば、ＲＩＥ法を用いてエッチングする。このとき、第１ゲート絶縁膜１７から半導体基板１をエッチングする際のエッチング条件は、ポリシリコンおよびシリコンがエッチングされやすい条件に設定し、第１および第２ゲート絶縁膜１７，１８をエッチングする際も切り替えない。その結果、膜厚の薄い第２ゲート絶縁膜１８が全て除去される際には第１ゲート絶縁膜１７はまだ残存し、半導体基板１をエッチングする際のエッチング防止膜として機能する。
【００２８】
その後、図８に示すように、エッチングを進めることにより第１ゲート絶縁膜１７が除去された時には、ＬＶＮＥ領域の半導体基板１のエッチングは進行し、開口Ｏｐ１が形成されている。
【００２９】
なお、熱酸化法を用いて第１ゲート絶縁膜１７を形成した場合には、厳密に言えば第１および第２ゲート絶縁膜１７，１８の下面の高さは一致しない。しかし、第１および第２ゲート絶縁膜１７，１８の下面の高さが多少ずれたとしても、図８に示すような開口Ｏｐ１が形成される場合には、実施例１に係る半導体装置が製造できる。
【００３０】
その後、エッチングを進めることにより、図９に示されるように、第１ゲート絶縁膜１７の下方の半導体基板１に第１開口Ｏｐ２を形成し、第２ゲート絶縁膜１８の下方の半導体基板１に第１開口Ｏｐ２より深い第２開口Ｏｐ３が形成される。すなわち、第１ゲート絶縁膜１７の膜厚と第２ゲート絶縁膜１８の膜厚との間の差を利用することによって、フォトリソグラフィにおいて開口を掘り分けることなく、自己整合的に異なる深さの第１および第２開口Ｏｐ２，Ｏｐ３が形成される。
【００３１】
次に、図１０に示されるように、第１および第２開口Ｏｐ２，Ｏｐ３中に、例えば、シリコン酸化膜またはＰＳＺ等の素子分離絶縁膜を埋め込み、例えば、ＣＭＰ法およびＲＩＥ法などにより上面をゲート層ＧＬの上面と一致させ、マスク材Ｍａを除去する。このとき、第１開口Ｏｐ２に埋め込まれた素子分離絶縁膜は第１素子分離領域１３を構成し、第２開口Ｏｐ３に埋め込まれた素子分離絶縁膜は第２素子分離領域１６を構成する。
【００３２】
次に、ゲート層ＧＬ上に追加のゲート層ＧＬを積層し、この追加のゲート層ＧＬが積層された後のゲート層ＧＬを加工することによって第１ゲート電極１２および第２ゲート電極１５を形成し、その後に層間絶縁膜１９を形成する。その結果、図２に示されるような本発明の実施例１に係る半導体装置が製造される。
【００３３】
なお、図１及び図６（Ｂ）に示す第２ゲート電極１５が延びる方向の第２素子領域１４から第２素子分離領域１６の端部までの距離ｄは、狭い方が好ましい。ただし、この距離ｄを狭くしすぎると、工程ばらつき（例えば、リソグラフィの合せずれ及び寸法ばらつきなど）により、マスク材ＭａがＬＶＮ領域に包含されなくなってしまう。その結果、第２ゲート電極１５の下に形成される第２ゲート絶縁膜１８が第１ゲート絶縁膜１７になってしまう可能性がある。よって、この距離ｄは、工程ばらつきを考慮した最小値にすることが好ましい。
【００３４】
また、本発明の実施例１では、ｎ型の低電圧トランジスタ（ＬＶＮ）を例にとって述べたが、ｐ型の低電圧トランジスタ（ＬＶＰ）においても結晶欠陥が発生するので、同様に適用することが可能である。
【００３５】
本発明の実施例１によれば、低電圧トランジスタＬＶＮの第２素子領域１４に隣接する素子分離絶縁膜のうち、深さが深い第２素子分離領域１６の面積を減らすことによって素子分離絶縁膜全体の体積を減らすので、低電圧トランジスタＬＶＮのジャンクションリークを減らすことができる。
【００３６】
また、本発明の実施例１によれば、リソグラフィを用いて素子分離領域の深さを変える必要が無いので、製造工程を増やすことなく、上記の効果を達成することができる。
【実施例２】
【００３７】
次に、本発明の実施例２について説明する。本発明の実施例２は、低電圧トランジスタにエンハンスメント型およびディプレッション型トランジスタを有する例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００３８】
はじめに、本発明の実施例２に係る半導体装置の構造について図１１および図１２を参照して説明する。
【００３９】
図１１は、本発明の実施例２に係る半導体装置の平面構造を示す平面図である。
【００４０】
この半導体装置では、エンハンスメント型の低電圧トランジスタＬＶＮＥ、ディプレッション型の低電圧トランジスタＬＶＮＤ、および高耐圧トランジスタＨＶＮがそれぞれ２つずつ設けられている。各トランジスタは、それぞれが隣接するように配置されている。このとき、ディプレッション型の低電圧トランジスタＬＶＮＤのウェル濃度は、閾値電圧を低くするために、エンハンスメント型の低電圧トランジスタＬＶＮＥのウェル濃度より低く形成される。例えば、トランジスタＬＶＮＤのウェル濃度は半導体基板１とほぼ同じ濃度である。
【００４１】
エンハンスメント型の低電圧トランジスタＬＶＮＥは、第２素子分離絶縁膜１６に囲まれた第２素子領域１４と、この第２素子領域１４を縦断するように配置された第２ゲート電極１５と、から構成されている。この第２素子分離絶縁膜１６は第１素子分離絶縁膜１３に囲まれている。また、エンハンスメント型の低電圧トランジスタＬＶＮＥ間には、第１素子分離絶縁膜１３が第２素子分離絶縁膜１６に挟まれるように形成されている。
【００４２】
ディプレッション型の低電圧トランジスタＬＶＮＤは、第２素子分離絶縁膜１６に囲まれた第２素子領域１４と、この第２素子領域１４を縦断するように配置された第２ゲート電極１５と、から構成されている。また、ディプレッション型の低電圧トランジスタＬＶＮＤ間には、第１素子分離絶縁膜１３が形成されておらず、第２素子分離絶縁膜１６のみが形成されている。
【００４３】
高電圧トランジスタＨＶＮは、第１素子分離絶縁膜１３に囲まれた第１素子領域１１と、この第１素子領域１１を縦断するように配置された第１ゲート電極１２と、から構成されている。また、高電圧トランジスタＨＶＮ間には、第２素子分離絶縁膜１６が形成されておらず、第１素子分離絶縁膜１３のみが形成されている。
【００４４】
ディプレッション型の低電圧トランジスタＬＶＮＤの第２ゲート電極１５が延びる方向の第２素子領域１４から第２素子分離領域１６の端部までの距離ｄ２は、エンハンスメント型の低電圧トランジスタＬＶＮＥの第２ゲート電極１５が延びる方向の第２素子領域１４から第２素子分離領域１６の端部までの距離ｄ１よりも長い。
【００４５】
図１２は、図１１のＤ−Ｄ線、Ｅ−Ｅ線、およびＦ−Ｆ線に沿った断面を示す断面図である。図１２（Ａ）は、図１１のＤ−Ｄ線に沿った断面を示し、図１２（Ｂ）は、図１１のＥ−Ｅ線に沿った断面を示し、図１２（Ｃ）は、図１１のＦ−Ｆ線に沿った断面を示す。
【００４６】
図１２（Ａ）に示されるように、エンハンスメント型の低電圧トランジスタＬＶＮＥ間に形成された素子分離絶縁膜は、第１素子分離絶縁膜１３およびこの第１素子分離絶縁膜１３を挟むように形成された第２素子分離絶縁膜を有している。図１２（Ｂ）に示されるように、ディプレッション型の低電圧トランジスタＬＶＮＤ間に形成された素子分離絶縁膜は、第２素子分離絶縁膜１６である。図１２（Ｃ）に示されるように、高電圧トランジスタＨＶＮ間に形成された前記素子分離絶縁膜は、第１素子分離絶縁膜１３である。
【００４７】
次に、本発明の実施例２に係る半導体装置の製造方法について図１３および図１４を参照して説明する。
【００４８】
はじめに、本発明の実施例１の図３乃至図５と同じ工程を経て、図１３（Ａ）乃至（Ｃ）に示されるように、ＬＶＮＥ領域およびＬＶＮＤ領域に第２ゲート絶縁膜１８を形成し、ＨＶＮ領域に第１ゲート絶縁膜１７を形成する。また、図１３（Ａ）に示されるように、ＬＶＮＥ領域間に第１ゲート絶縁膜１７を形成する。
【００４９】
次に、本発明の実施例１の図６と同じ工程を経て、図１４（Ａ）乃至（Ｃ）に示されるように、エンハンスメント型の低電圧トランジスタＬＶＮＥおよびディプレッション型の低電圧トランジスタＬＶＮＤに、第２素子領域１４を覆うようにマスク材Ｍａを形成し、高電圧トランジスタＨＶＮに、第１素子領域１１を覆うようにマスク材Ｍａを形成する。
【００５０】
次に、本発明の実施例１の図７乃至図９と同じ工程を経て、図１２（Ａ）乃至（Ｃ）に示されるような本発明の実施例２に係る半導体装置が製造される。
【００５１】
ここで、ディプレッション型の低耐圧トランジスタＬＶＮＤは、エンハンスメント型の低電圧トランジスタＬＶＮＥよりもウェル濃度が低く作られ、結晶欠陥位置よりも拡散層とウェル間の接合深さが深くなるので、ジャンクションリーク電流の悪化が見えにくい。さらに、ディプレッション型の低電圧トランジスタＬＶＮＤは、ウェル濃度が低いのでフィールド間パンチスルーが悪化する懸念がある。そのため、ディプレッション型の低電圧トランジスタＬＶＮＤは、エンハンスメント型の低電圧トランジスタＬＶＮＥとは異なり、素子分離絶縁膜が深い方が好ましい。
【００５２】
本発明の実施例２によれば、図１２（Ａ），（Ｂ）に示されるように、第１素子分離絶縁膜１３の底部より第２素子分離絶縁膜１６の底部の方が低いので、ディプレッション型の低耐圧トランジスタＬＶＮＤのフィールド間パンチスルーを防止することができる。
【実施例３】
【００５３】
次に、本発明の実施例３について説明する。本発明の実施例３は、実施例１と比較して、第１ゲート絶縁膜の上面が第２ゲート絶縁膜の上面と一致している例である。なお、本発明の実施例１および実施例２と同様の内容についての説明は省略する。
【００５４】
はじめに、本発明の実施例３に係る半導体装置の構造について図１５を参照して説明する。なお、本発明の実施例３に係る半導体装置の平面構造は、本発明の実施例１の図１と同様なので説明は省略する。
【００５５】
図１５は、本発明の実施例３に係る半導体装置の断面を示す断面図である。図１５（Ａ）は、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面を示し、図１５（Ｂ）は、図１のＣ−Ｃ線に沿った断面を示す。
【００５６】
本発明の実施例３と実施例１との相違点は、第１ゲート絶縁膜１７と第２ゲート絶縁膜１８の下面の高さではなく、上面の高さがほぼ一致している点である。ここで、第１及び第２素子分離絶縁膜１３，１６の底部の位置は、第１及び第２ゲート絶縁膜１７，１８の上面が一致しているので、第１及び第２ゲート絶縁膜１７，１８の上面の位置を基準として判断される。
【００５７】
次に、本発明の実施例３に係る半導体装置の製造方法について図１６乃至図２１を参照して説明する。
【００５８】
はじめに、図１６に示されるように、低電圧トランジスタＬＶＮ側の半導体基板１上にマスク材Ｍａを形成する。その後、例えば、ＲＩＥ法またはウェットエッチングなどのエッチング技術を用いて、高電圧トランジスタＨＶＮ側の半導体基板１をエッチングする。このエッチング量は、第１及び第２ゲート絶縁膜１７，１８の上面がほぼ一致するように調整される。
【００５９】
次に、図１７に示されるように、低電圧トランジスタＬＶＮ側の半導体基板１上のマスク材Ｍａを除去する。その後、例えば、熱酸化法などによって半導体基板１の全面に絶縁膜を堆積することによって、ゲート絶縁膜ＧＩを形成する。
【００６０】
次に、図１８に示されるように、高電圧トランジスタＨＶＮ側の半導体基板１上にマスク材Ｍａを形成する。その後、例えば、ＲＩＥ法またはウェットエッチングなどのエッチング技術を用いて、低電圧トランジスタＬＶＮ側の半導体基板１上のゲート絶縁膜ＧＩを除去する。その結果、高電圧トランジスタＨＶＮ側の半導体基板１上のゲート絶縁膜ＧＩは、第１ゲート絶縁膜１７となる。
【００６１】
次に、図１９に示されるように、例えば、熱酸化法によって、低電圧トランジスタＬＶＮ側の半導体基板１上に第１ゲート絶縁膜１７より薄い追加の絶縁膜を堆積する。その結果、この低電圧トランジスタＬＶＮ側の半導体基板１上の絶縁膜は、第２ゲート絶縁膜１８となる。その後、高電圧トランジスタＨＶＮ側の半導体基板１上のマスク材Ｍａを除去する。このとき、第２ゲート絶縁膜１８は、第１ゲート絶縁膜１７の上面と高さがほぼ一致するように形成される。
【００６２】
次に、本発明の実施例１の図６と同じ工程を経て、図２０に示すように、マスク材ＭａをマスクとしてＬＶＮ領域の第２ゲート絶縁膜１８が取り除かれるまでエッチングを進める。このとき、膜厚の厚い第１ゲート絶縁膜１７は、上部の一部が除去されるのみで下部は残存している。
【００６３】
次に、エッチング条件を第１ゲート絶縁膜１７のエッチングレートより半導体基板１のエッチングレートが早い条件に切り替える。このとき、第１ゲート絶縁膜１７がエッチングを遅らせるストッパー膜となる。その結果、第１ゲート絶縁膜１７が取り除かれた時点においては図２１に示すように、ＬＶＮ領域の半導体基板１の深さが、ＨＶＮ側の半導体基板１の深さよりも深くなる。
【００６４】
次に、本発明の実施例１の図１０の工程を経て、図１５に示されるような本発明の実施例３に係る半導体装置が製造される。
【００６５】
本発明の実施例３によれば、本発明の実施例１と同様の効果に加え、第１及び第２ゲート電極１２，１５の上面の位置をほぼ同じにするので、マスク材Ｍａの形成時にＬＶＮ側とＨＶＮ側のゲート層ＧＬの上面を一致させることができ、加工マージンを向上させることができる。
【実施例４】
【００６６】
次に、本発明の実施例４について説明する。本発明の実施例４は、実施例２を実施例３に適用した例である。なお、本発明の実施例１乃至実施例３と同様の内容についての説明は省略する。
【００６７】
はじめに、本発明の実施例４に係る半導体装置の構造について図２２を参照して説明する。なお、本発明の実施例４に係る半導体装置の平面構造は、本発明の実施例２の図１１と同様なので説明は省略する。
【００６８】
図２２は、本発明の実施例４に係る半導体装置の断面図である。図２２（Ａ）は、図１１のＤ−Ｄ線に沿った断面を示し、図２２（Ｂ）は、図１１のＥ−Ｅ線に沿った断面を示し、図２２（Ｃ）は、図１１のＦ−Ｆ線に沿った断面を示す。
【００６９】
本発明の実施例４と実施例２との相違点は、第１ゲート絶縁膜１７と第２ゲート絶縁膜１８の下面の高さではなく、上面の高さがほぼ一致している点である。ここで、第１及び第２素子分離絶縁膜１３，１６の底部の位置は、第１及び第２ゲート絶縁膜１７，１８の上面が一致しているので、第１及び第２ゲート絶縁膜１７，１８の上面の位置を基準として判断される。
【００７０】
本発明の実施例４によれば、本発明の実施例１乃至実施例３と同様の効果が得られる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係る半導体装置の平面構造を示す平面図である。
【図２】（Ａ）は、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面を示し、（Ｂ）は、図１のＣ−Ｃ線に沿った断面を示す断面図である。
【図３】本発明の実施例１に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の実施例１に係る図３に続く工程を示す工程断面図である。
【図５】本発明の実施例１に係る図４に続く工程を示す工程断面図である。
【図６】（Ａ）は、本発明の実施例１に係る図５に続く工程を示す工程断面図であり、（Ｂ）は、（Ａ）のＬＶＮ領域の平面を示す平面図である。
【図７】本発明の実施例１に係る図６に続く工程を示す工程断面図である。
【図８】本発明の実施例１に係る図７に続く工程を示す工程断面図である。
【図９】本発明の実施例１に係る図８に続く工程を示す工程断面図である。
【図１０】本発明の実施例１に係る図９に続く工程を示す工程断面図である。
【図１１】本発明の実施例２に係る半導体装置の平面構造を示す平面図である。
【図１２】（Ａ）は、図１１のＤ−Ｄ線に沿った断面を示し、（Ｂ）は、図１１のＥ−Ｅ線に沿った断面を示し、（Ｃ）は、図１１のＦ−Ｆ線に沿った断面を示す断面図である。
【図１３】本発明の実施例２に係る図１２に続く工程を示す工程断面図である。
【図１４】本発明の実施例２に係る図１３に続く工程を示す工程断面図である。
【図１５】（Ａ）および（Ｂ）は、本発明の実施例３に係る半導体装置の断面を示す断面図である。
【図１６】本発明の実施例３に係る半導体装置の製造方法の一工程を示す工程断面図である。
【図１７】本発明の実施例３に係る図１６に続く工程を示す工程断面図である。
【図１８】本発明の実施例３に係る図１７に続く工程を示す工程断面図である。
【図１９】本発明の実施例３に係る図１８に続く工程を示す工程断面図である。
【図２０】本発明の実施例３に係る図１９に続く工程を示す工程断面図である。
【図２１】本発明の実施例３に係る図２０に続く工程を示す工程断面図である。
【図２２】（Ａ）および（Ｂ）は、本発明の実施例４に係る半導体装置の断面を示す断面図である。
【符号の説明】
【００７２】
１  半導体基板
１１  第１素子領域
１２  第１ゲート電極
１３  第１素子分離領域
１４  第２素子領域
１５  第２ゲート電極
１６  第２素子分離領域
１７  第１ゲート絶縁膜
１８  第２ゲート絶縁膜
１９  層間絶縁膜
【図１】
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【図２】
2010027656.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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