(57)【要約】【課題】高速アクセス性を維持し、かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できる半導体フラッシュメモリを得ること。【解決手段】データ読み出し時にワード線が１本のみ選択され、選択されたワード線にて駆動される単一のメモリセルに１ビットの情報を保持する１以上の第１ブロックと、通常のデータ読み出し時にはワード線が複数本同時に選択され、通常のデータ読み出し時以外の動作時には前記通常のデータ読み出し時よりも少ない１以上のワード線が同時に選択され、選択された１以上のワード線にて駆動される１以上のメモリセルに１ビットの情報を保持する複数の第２ブロックとを備え、前記複数の第２ブロックは、近接して配置され、かつそれぞれが共通のプリデコード信号をワード線ドライバの電源側端子に印加してワード線の選択動作を行うように構成されている。【選択図】        図１
2010092588.tif 000002
【特許請求の範囲】
【請求項１】
データ読み出し時にワード線が１本のみ選択され、選択されたワード線にて駆動される単一のメモリセルに１ビットの情報を保持する１以上の第１ブロックと、
通常のデータ読み出し時にはワード線が複数本同時に選択され、通常のデータ読み出し時以外の動作時には前記通常のデータ読み出し時よりも少ない１以上のワード線が同時に選択され、選択された１以上のワード線にて駆動される１以上のメモリセルに１ビットの情報を保持する複数の第２ブロックとを備え、
前記複数の第２ブロックは、近接して配置され、かつそれぞれが共通のプリデコード信号をワード線ドライバの電源側端子に印加してワード線の選択動作を行うように構成されている
ことを特徴とする半導体フラッシュメモリ。
【請求項２】
通常のデータ読み出し時とその通常のデータ読み出し時以外の動作時とを識別する第１制御信号と、通常のデータ読み出し時に選択する複数本のワード線の中で通常のデータ読み出し時以外の動作時に選択するワード線を指定する第２制御信号とに基づき、前記各第２ブロックにおける各ワード線ドライバの電源側端子に印加する互いに異なる前記プリデコード信号を生成する回路
を備えることを特徴とする請求項１に記載の半導体フラッシュメモリ。
【請求項３】
前記第２制御信号は、通常のデータ読み出し時以外の動作時に選択するワード線として通常のデータ読み出し時に選択する複数本のワード線を個別に指定するアドレス信号であることを特徴とする請求項２に記載の半導体フラッシュメモリ。
【請求項４】
前記アドレス信号には、前記第１ブロックでは使用されないアドレス信号が用いられることを特徴とする請求項３に記載の半導体フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体フラッシュメモリに関するものである。
【背景技術】
【０００２】
半導体フラッシュメモリでは、一般に、消去（Ｅｒａｓｅ）／書込（Ｗｒｉｔｅ）の繰り返しを多数回実行すると、書込時／消去時の高電圧印加がストレスとなってメモリセルのトランスコンダクタンス特性ｇｍが物理的に劣化し、その結果、メモリセルのオン電流が低下し、オフ電流が増加することが知られている。このトランスコンダクタンスｇｍが低下する現象を「ｇｍ劣化」を称すれば、ｇｍ劣化がもたらす悪影響として、「メモリセルのオン電流減少に伴う読み出し速度の低下」や、「非選択メモリセルのオフリーク電流増加に伴う読み出しマージンの低下」が挙げられる。
【０００３】
前者は、読み出し時にメモリセルのオン電流をセンスアンプに入力してセンスしているので、オン電流が低下すると、読み出し速度が低下するということである。また、後者は、非選択メモリセルのオフリーク電流の増加によってオン電流とオフリーク電流との差が縮まり、読み出しデータの“０”“１”判定が難しくなるので、読み出しマージンが低下するということである。
【０００４】
なお、例えば、特許文献１では、上記したｇｍ劣化に対処するため、同一データを２個以上のメモリセルに書き込み、読み出し時に論理和または多数決判定によって真のデータを得る技術が開示されている。また、特許文献２では、同一データを２個以上のメモリセルに書き込み、同時に読み出す技術が開示されているが、ベリファイしきい値の調整を２個以上のメモリセルについてまとめて行っていると考えられるので、同時に書き込まれたメモリセル間でしきい値が生ずる可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−４３６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来では、半導体フラッシュメモリの読み出しでは、１ビットデータの読み出しを１メモリセルのオン電流をセンスすることで行っていたので、上記したｇｍ劣化が起こると、読み出し速度が低下してしまっていた。一方、ユーザ側からは、アプリケーションの複雑化などの要因によって書換保証回数の多数回化が要求されてきた。
【０００７】
この場合、頻繁に書き換えが要求されるデータが比較的小容量であれば、そのデータ領域を「複数セル／１ビット構成」の高信頼性ブロックとし、その他の書き換え回数が比較的少ないデータ領域を「１セル／１ビット構成」の通常信頼性ブロックとすれば、半導体フラッシュメモリに高い信頼性が求められる用途においてコストの低減を図るのに有効である。
【０００８】
ところが、これを実現する場合には次のような問題を解決する必要がある。すなわち、半導体フラッシュメモリ内に複数存在する消去ブロックにおいて、高信頼性ブロックと通常信頼性ブロックとが混在した場合、ワード線デコードの仕方が異なることによってブロックのレイアウトを新たに複数構成しなければならないという事態はレイアウトの再利用性を損なうので、できるだけ避けるべきである。また、デコードの仕方の違いによって著しく回路量が増加しレイアウト面積が増加してしまうということも避けるべきである。
【０００９】
そして、ワード線を複数本選択するということが高速アクセスを損なうことに繋がり得ることにも注意する必要がある。同時に複数本のワード線を選択する場合、最終的に駆動すべき負荷は、単一のワード線を選択する場合に対して複数倍になる。回路の再利用性を損なわずに、かつ、複数のワード線を同時に選択するブロックにおいて、駆動回路のファンアウトが単一のワード線を選択するブロックに対して極端に大きくならないように回路を構成することが求められる。さもなければ、アクセスするブロックによって読み出しのためのタイミングを変える必要が生ずるので、ユーザ側から見たときに使いづらい半導体フラッシュメモリとなってしまうことになる。
【００１０】
本発明は、上記に鑑みてなされたものであり、高速アクセス性を維持し、かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できる半導体フラッシュメモリを得ることを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的を達成するために、本発明にかかる半導体フラッシュメモリは、データ読み出し時にワード線が１本のみ選択され、選択されたワード線にて駆動される単一のメモリセルに１ビットの情報を保持する１以上の第１ブロックと、通常のデータ読み出し時にはワード線が複数本同時に選択され、通常のデータ読み出し時以外の動作時には前記通常のデータ読み出し時よりも少ない１以上のワード線が同時に選択され、選択された１以上のワード線にて駆動される１以上のメモリセルに１ビットの情報を保持する複数の第２ブロックとを備え、前記複数の第２ブロックは、近接して配置され、かつそれぞれが共通のプリデコード信号をワード線ドライバの電源側端子に印加してワード線の選択動作を行うように構成されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、複数セルで１ビットのデータを保持することによって高信頼性を確保する第２ブロック（高信頼性ブロック）と、信頼性は高くないがビット単価の安い１ビット／１セルの第１ブロック（通常信頼性ブロック）とを混在して設ける場合に、高速アクセス性を維持し、かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施の形態１による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。
【図２】図２は、図１に示す高信頼性ブロックの構成を示す回路図である。
【図３】図３は、図１に示す通常信頼性ブロックの構成を示す回路図である。
【図４】図４は、本発明の実施の形態２による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。
【図５】図５は、図４に示す高信頼性ブロックの構成を示す回路図である。
【図６】図６は、図４に示す通常信頼性ブロックの構成を示す回路図である。
【発明を実施するための形態】
【００１４】
以下に、本発明にかかる半導体フラッシュメモリの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。図２は、図１に示す高信頼性ブロックの構成を示す回路図である。図３は、図１に示す通常信頼性ブロックの構成を示す回路図である。
【００１６】
図１において、プリデコード回路１１０は、アドレスＡ０〜Ａｎ−１のうち下位側アドレスＡ０〜Ａ１をプリデコードしたプリデコード信号ＺＡ０〜ＺＡ３と、アドレスＡ２〜Ａｎ−１をプリデコードしたその他のプリデコード信号１１１およびブロック選択信号１１２とを出力する。ここで、プリデコード信号ＺＡ０〜ＺＡ３は、ブロックアドレスとして用いられるもので、反転信号は「／」を付けて表記すると、ＺＡ０＝／Ａ０・／Ａ１であり、ＺＡ１＝／Ａ０・Ａ１であり、ＺＡ２＝Ａ０・／Ａ１であり、ＺＡ３＝Ａ０・Ａ１である。
【００１７】
ｉ（ｉ≧２）個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１とｊ（ｊ≧１）個の通常信頼性ブロック（＃１）１４５〜通常信頼性ブロック（＃ｊ）１５５とは、それらの物理アドレス空間上で混在した状態であっても物理的には、それぞれ固めて隣接配置するようになっている。そして、高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１は、それぞれ、図２に示すように構成され、また、通常信頼性ブロック（＃１）１４５〜通常信頼性ブロック（＃ｊ）１５５は、それぞれ、図３に示すように構成される。なお、図１以降では、各部ロックには、説明の便宜から４本のワード線しか示されていないが、実際には、さらに多数のワード線が存在としている。
【００１８】
ｉ個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１に対して共通のプリデコード回路ＰＤＷが設けられている。プリデコード回路ＰＤＷは、この実施の形態１では、２個のＡＮＤ回路１２０，１２１で構成されている。ブロック選択信号１１２の中の高信頼性ブロック＃１選択信号〜高信頼性ブロック＃ｉ選択信号は、ＯＲ回路１１５にて論理和が取られてＡＮＤ回路１２０，１２１の一方の入力端に印加される。そして、ＡＮＤ回路１２０の他方の入力端には最下位アドレスＡ０をインバータ１１２にて反転したアドレス／Ａ０が印加される。一方、ＡＮＤ回路１２１の他方の入力端にはインバータ１１２の出力を反転したアドレスＡ０が印加される。ＡＮＤ回路１２０，１２１の出力であるプリデコード信号ＺＡＷ０，ＺＡＷ１がｉ個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１に対して共通に供給される。
【００１９】
また、ｉ個の高信頼性ブロック（＃１）１３０〜高信頼性ブロック（＃ｉ）１３１には、ブロック選択信号１１２と、プリデコード信号１１１とが入力される。図２は、代表例として高信頼性ブロック（＃１）１３０の構成を示すが、図２に示すように、高信頼性ブロック（＃１）１３０では、４つのワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１およびＷＬＤＯ１と、プリデコード回路ＰＤＧＷ０とを備えている。
【００２０】
ワード線ドライバＷＬＤＥ０，ＷＬＤＯ０の電源側入力端子は、共通にＡＮＤ回路１２０の出力端に接続され、ワード線ドライバＷＬＤＥ１，ＷＬＤＯ１の電源側入力端子は、共通にＡＮＤ回路１２１の出力端に接続されている。４つのワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１およびＷＬＤＯ１のゲート側入力端子は、プリデコード回路ＰＤＧＷ０の出力端に並列に接続されている。
【００２１】
高信頼性ブロック＃１選択信号１１２とプリデコード信号１１１とは、プリデコード回路ＰＤＧＷ０に入力される。プリデコード回路ＰＤＧＷ０は、高信頼性ブロック＃１選択信号１１２とプリデコード信号１１１との論理積を取って４つのワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１およびＷＬＤＯ１のゲート側入力端子を一括して活性化ないしは非活性化する。
【００２２】
ワード線ドライバＷＬＤＥ０，ＷＬＤＯ０の電源側入力端子には、プリデコード信号ＺＡＷ０が共通に印加され、ワード線ドライバＷＬＤＥ１，ＷＬＤＯ１の電源側入力端子には、プリデコード信号ＺＡＷ１が共通に印加されるので、ワード線ＷＬＥ１０，ＷＬＯ１０は一対として選択され、また、ワード線ＷＬＥ１１，ＷＬＯ１１は一対として選択される。
【００２３】
このように、２本のワード線を同時に選択することができるので、予め同一のデータを書き込んでおいた２つのメモリセルを同時に選択して同一のビット線に接続することができる。これによって、メモリセル２つ分のメモリセル電流がビット線を駆動するので、メモリセルのコンダクタンスｇｍを見かけ上２倍にすることができる。
【００２４】
一方、通常信頼性ブロック（＃１）１４５〜通常信頼性ブロック（＃ｊ）１５５では、それぞれ、プリデコード信号ＺＡ０〜ＺＡ３によって独立に１本ずつのワード線選択が行われるようになっている。すなわち、通常信頼性ブロック（＃１）１４５では、ブロック選択信号１１２における通常信頼性ブロック＃１選択信号とその他のプリデコード信号１１１における対応するプリデコード信号とが入力され、また、４つのＡＮＤ回路１４０〜１４３にてプリデコード信号ＺＡ０〜ＺＡ３と通常信頼性ブロック＃１選択信号との論理積を取った４つのプリデコード信号が入力され、４つのワード線ＷＬ１０，ＷＬ１１，ＷＬ１２，ＷＬ１３を駆動するワード線ドライバの電源側端子の中の１つのみが選択される。
【００２５】
また、通常信頼性ブロック（＃ｊ）１５５では、ブロック選択信号１１２における通常信頼性ブロック＃ｊ選択信号とその他のプリデコード信号１１１における対応するプリデコード信号とが入力されるとともに、４つのＡＮＤ回路１５０〜１５３にてプリデコード信号ＺＡ０〜ＺＡ３と通常信頼性ブロック＃ｊ選択信号との論理積を取った４つのプリデコード信号が入力され、４つのワード線ＷＬｊ０，ＷＬｊ１，ＷＬｊ２，ＷＬｊ３を駆動するワード線ドライバの電源側端子の中の１つにみが選択される。
【００２６】
図３は、代表例として通常信頼性ブロック（＃１）１４５の構成を示すが、図３に示すように、通常信頼性ブロック（＃１）１４５では、４つのワード線ドライバＷＬＤ０，ＷＬＤ１，ＷＬＤ２およびＷＬＤ３と、プリデコード回路ＰＤＧ０とを備えている。
【００２７】
ワード線ドライバＷＬＤ０の電源側入力端子はＡＮＤ回路１４０の出力端に接続され、ワード線ドライバＷＬＤ１の電源側入力端子はＡＮＤ回路１４１の出力端に接続され、ワード線ドライバＷＬＤＥ２の電源側入力端子はＡＮＤ回路１４２の出力端に接続され、またワード線ドライバＷＬＤ３の電源側入力端子はＡＮＤ回路１４３の出力端に接続されている。４つのワード線ドライバＷＬＤ０，ＷＬＤ１，ＷＬＤ２およびＷＬＤ３のゲート側入力端子は、プリデコード回路ＰＤＧ０の出力端に並列に接続されている。
【００２８】
通常信頼性ブロック＃１選択信号信号１１２とプリデコード信号１１１とは、プリデコード回路ＰＤＧ０に入力される。プリデコード回路ＰＤＧ０は、通常信頼性ブロック＃１選択信号信号１１２とプリデコード信号１１１との論理積を取って４つのワード線ドライバＷＬＤ０，ＷＬＤ１，ＷＬＤ２およびＷＬＤ３のゲート側入力端子を一括して活性化ないしは非活性化する。
【００２９】
ワード線ドライバＷＬＤ０〜ＷＬＤ３の電源側入力であるプリデコード信号ＺＡ０〜ＺＡ３は、アドレスＡ０，Ａ１に応じて１本のみが活性化されるので、ワード線はただ一本のみが選択される。
【００３０】
このように、実施の形態１によれば、２以上の高信頼性ブロックでは、プリデコード信号ＺＡＷ０，ＺＡＷ１を共有することによりプリデコード回路ＰＤＷを共有できるので、レイアウト面積の削減が可能になる。また、プリデコード信号ＺＡＷ０，ＺＡＷ１を共有する高信頼性ブロックを隣接して配置するようにしたので、２以上の高信頼性ブロックでプリデコード信号を共有する場合に、プリデコード信号の配線長を短くすることができる。したがって、アドレス変化からワード線の立ち上がりまでの時間を短縮することができ、アクセスの高速化が図れる。
【００３１】
実施の形態２．
図４は、この発明の実施の形態２による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。図５は、図４に示す高信頼性ブロックの構成を示す回路図である。図６は、図４に示す通常信頼性ブロックの構成を示す回路図である。
【００３２】
実施の形態１（図１）では、プリデコード信号ＺＡＷ０，ＺＡＷ１をそれぞれ隣接する２つのワード線ドライバが共有するので、高信頼性ブロックにおいては、ワード線を２本同時に選択することはできるが、１本ずつ選択することができない。しかし、高信頼性ブロックにおいても書き込みベリファイ動作時やプログラム電圧の印加時など、同一データを書き込んだ複数メモリセルを一つ一つ選択した方が望ましい場合がある。以下に、書き込み動作を例に挙げて説明する。
【００３３】
書き込み動作は、書き込み電圧印加後に書き込みベリファイを行い、メモリセルのしきい値が所望の値よりも上昇したか否かを判定しながら行われる。メモリセルのしきい値が所望の値以上に上昇したときには、書き込み電圧の印加が停止され、書き込み動作を終了する。メモリセルのしきい値レベルが所望の値よりも低いときは、さらに書き込み電圧を印加して書き込み動作を継続する。メモリセルのしきい値が所望の値まで上昇したか否かを判定する動作は、書き込みベリファイ動作と呼ばれているが、書き込み対象のメモリセルを選択して読み出しを行うことによってなされる。
【００３４】
この書き込みベリファイ動作では、通常の読み出し動作と同じ電圧条件を用いて書き込みベリファイを行うと、読み出し時のマージンが無くなるで、書き込みベリファイ電圧として例えば通常読み出し時に比べて高い電圧をワード線に、つまりメモリセルのゲート電極に印加し、得られるメモリセル電流が所望の電流値よりも少ないか否かを調べることが行われる。
【００３５】
書き込み動作の途中過程で行われる書き込みベリファイ動作時に複数同時に選択されたメモリセル間でしきい値にばらつきが存在した場合には、複数メモリセルのうち１つだけしきい値が十分に上昇せず、他のメモリセルではしきい値が十分に上昇しているという状況が起こり得る。この場合、しきい値の低いメモリセル１つだけが書き込みベリファイの判定電流値を超える電流を流してしまうと、ベリファイ読み出しによって、複数同時に選択されたメモリセルの全てが書き込み不十分と判定されることが起こる。その結果、複数同時に選択されたメモリセルにおけるしきい値の低い１つのメモリセルを除いた他のメモリセルでは、十分に書き込まれているにも拘わらず一括してプログラム電圧が印加されることになり、過剰にプログラム電圧が印加されたメモリセルが存在することになる。そのような過剰プログラム電圧の印加はメモリセルの劣化を早めるので信頼性上問題となる。
【００３６】
そこで、読み出し時には、複数メモリセルを同時に選択する高信頼性ブロックであっても、書き込みベリファイ時およびプログラム電圧印加時には、同一データを保持する複数メモリセルを１つずつ選択できるようにする方がメモリセルの劣化を軽減する上で望ましいことになる。図４は、かかる観点から構成した回路例である。なお、図４では、図１にて示した構成要素と同一ないしは同等である構成には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３７】
すなわち、図４に示すように、ｉ個の高信頼性ブロック（＃１）１７０〜高信頼性ブロック（＃ｉ）１７１に対して共通に設けられるプリデコード回路ＰＤＷは、４つのＡＮＤ回路１６１〜１６４を備えている。そして、プリデコード回路ＰＤＷの４つのＡＮＤ回路１６１〜１６４の各一方の入力端にプリデコード信号ＺＡＷ０〜ＺＡＷ３を供給するプリデコード回路１６０が設けられている。この４つのＡＮＤ回路１６１〜１６４の各他方の入力端には、ＯＲ回路１１５の出力が共通に入力される。
【００３８】
プリデコード回路１６０は、２つのインバータと４つのＯＲ回路と４つのＡＮＤ回路の組み合わせ回路であって、最下位アドレスＡ０の他に、アドレスＡＷとＲＥＡＤ信号とが入力される。最下位アドレスＡ０は４つのＡＮＤ回路の中の２つのＡＮＤ回路の一方の入力となっている。そして、最下位アドレスＡ０は１つのインバータにて反転され、残り２つのＡＮＤ回路の一方の入力となっている。
【００３９】
アドレスＡＷは、高信頼性ブロックの読み出し時に実施の形態１にて説明したように２本対で選択されるワード線の中でどちらであるかを識別するための二値レベルの信号である。アドレス信号ＡＷは、４つのＯＲ回路の中の２つのＯＲ回路の一方の入力となっている。そして、アドレス信号ＡＷは、残りのインバータにて反転され、残り２つのＯＲ回路の一方の入力となっている。なお、アドレスＡＷは、通常信頼性ブロックのアドレスデコードに関係しないアドレスが用いられる。
【００４０】
ＲＥＡＤ信号は、高信頼性ブロックの読み出し時には、Ｈレベルとなり、読み出し時以外では、Ｌレベルとなる二値のレベル信号である。このＲＥＡＤ信号は、４つのＯＲ回路の各他方の入力となっている。これら４つのＯＲ回路の各出力は、４つのＡＮＤ回路の対応する他方の入力となっている。これによって、４つのＡＮＤ回路から、プリデコード信号ＺＡＷ０〜ＺＡＷ３が出力される。
【００４１】
ここで、プリデコード信号ＺＡＷ０〜ＺＡＷ３は、次のようになる。すなわち、ＺＡＷ０＝／Ａ０・（ＲＥＡＤ・／ＡＷ）である。ＺＡＷ１＝／Ａ０・（ＲＥＡＤ・ＡＷ）である。ＺＡＷ２＝Ａ０・（ＲＥＡＤ・／ＡＷ）である。ＺＡＷ３＝Ａ０・（ＲＥＡＤ・ＡＷ）である。
【００４２】
図５は、代表例として高信頼性ブロック（＃１）１７１の構成を示すが、図５に示すように、高信頼性ブロック（＃１）１７１では、４つのワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１およびＷＬＤＯ１と、プリデコード回路ＰＤＧ０とを備えている。４つのワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１およびＷＬＤＯ１のゲート側入力端子は、プリデコード回路ＰＤＧＷ０の出力端に並列に接続されている点は、実施の形態１と同様であるが、４つのワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１およびＷＬＤＯ１の電源側入力端子の接続関係が異なっている。
【００４３】
すなわち、ワード線ドライバＷＬＤＥ０の電源側入力端子はＡＮＤ回路１６１の出力端に接続されている。ワード線ドライバＷＬＤＯ０の電源側入力端子はＡＮＤ回路１６２の出力端に接続されている。ワード線ドライバＷＬＤＥ１の電源側入力端子はＡＮＤ回路１６３の出力端に接続されている。ワード線ドライバＷＬＤＯ１の電源側入力端子はＡＮＤ回路１６４の出力端に接続されている。
【００４４】
ここで、ワード線ＷＬＥ１０，ＷＬＯ１０，ＷＬＥ１１，ＷＬＯ１１が選択される条件は、次のようになる。すなわち、ＷＬＥ１０＝／Ａｎ−１…／Ａ０・／ＡＷである。ＷＬＯ１０＝／Ａｎ−１…／Ａ０・ＡＷである。ＷＬＥ１１＝／ｎ−１…Ａ０・／ＡＷである。ＷＬＯ１１＝／Ａｎ−１…Ａ０・ＡＷである。
【００４５】
以上の構成において、ＲＥＡＤ信号がＬレベルである通常読み出し以外の動作時では、アドレスＡＷおよびアドレスＡ０〜Ａｎ−１が全てＬレベルのとき、プリデコード信号ＺＡＷ０〜ＺＡＷ３の中でプリデコード信号ＺＡＷ０のみがＨレベルとなり、かつワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１，ＷＬＤＯ１のゲート側入力端子は、Ｈレベルとなる。したがって、ワード線ＷＬＥ１０のみがＨレベルとなる。すなわち、単一ワード線のみが選択される。
【００４６】
また、アドレスＡＷのみがＨレベルで、アドレスＡ０〜Ａｎ−１が全てＬレベルのとき、ワード線ドライバＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１，ＷＬＤＯ１のゲート側入力端子はＨレベルであり、プリデコード信号ＺＡＷ０〜ＺＡＷ３の中でプリデコード信号ＺＡＷ１のみがＨレベルとなるので、ワード線ＷＬＯ１０のみが選択される。
【００４７】
一方、ＲＥＡＤ信号がＨレベルである通常読み出しの動作時では、アドレスＡＷがＨレベルであるかＬレベルであるかを問わず、ワード線ＷＬＥ１０，ＷＬＯ１０、およびワード線ＷＬＥ１１，ＷＬＯ１１がそれぞれペアで選択される。したがって、例えば、アドレスＡ０〜Ａｎ−１が全てＬレベルの場合にはワード線ＷＬＥ１０，ＷＬＯ１０がペアで選択され、２つのメモリセルが同時に選択される。また、アドレスＡ０のみがＨレベルで、アドレスＡ１〜Ａｎ−１が全てＬレベルの場合にはワード線ＷＬＥ１１，ＷＬＯ１１がペアで選択され、同じく２つのメモリセルが同時に選択される。
【００４８】
ここで、通常読み出しの動作時に２つのワード線を同時に選択する構成において、実施の形態１との相違について注意する必要がある。すなわち、実施の形態１では、同時に選択する２つのワード線を駆動するワード線ドライバの電源側端子は、同一のプリデコード信号に接続されている。例えば、同時に選択するワード線ＷＬＥ１０，ＷＬＯ１０を駆動するワード線ドライバＷＬＤＥ０，ＷＬＤＯ０の電源側端子は、同一のプリデコード信号ＺＡＷ０に接続されている。この場合には、プリデコード信号ＺＡＷ０の駆動回路（ＡＮＤ回路１２０）は、ワード線ドライバを介してワード線２本分の寄生負荷を駆動する必要があることになる。したがって、通常信頼性ブロックと高信頼性ブロックとで同等のワード線立ち上がりスピードを実現するには、そのプリデコード信号ドライバの駆動力は、負荷の増加を勘案して注意深く決める必要がある。
【００４９】
これに対し、この実施の形態２では、通常読み出しの動作時に同時に選択する２つのワード線を駆動するワード線ドライバの電源側端子は、それぞれ別々のプリデコード信号に接続されている。つまり、高信頼性ブロックでは、デコードに用いられるプリデコード信号ＺＡＷ０〜ＺＡＷ３の駆動回路（ＡＮＤ回路１６１〜１６４）がそれぞれ駆動するワード線の寄生負荷は、通常信頼性ブロックにて用いられるプリデコード信号ドライバと同じく１本分である。
【００５０】
したがって、この実施の形態２では、プリデコード信号自体の負荷も通常信頼性ブロックにて用いられるプリデコード信号と同等程度であれば、高信頼性ブロック内でデコードに用いられるプリデコード信号ＺＡＷ０〜ＺＡＷ３の駆動回路（ＡＮＤ回路１６１〜１６４）は通常信頼性ブロックにて用いられるプリデコード信号ＺＡ０〜ＺＡ３の駆動回路（ＡＮＤ回路１８０〜１８３）と同じでよいことになる。
【００５１】
一方、ワード線ドライバのゲート側入力端のデコードに関しては、高信頼性ブロックにおいては、アドレスＡ０〜Ａｎ−１をデコードする必要があるのに対し、通常信頼性ブロックでは、アドレスＡ２〜Ａｎ−１をデコードすればよく、通常信頼性ブロックの方が１ビットプリデコードすべきアドレスが少ない。つまり、ワード線ドライバのゲート側入力端をプリデコードする回路となるＮＡＮＤ回路の入力数は、高信頼性ブロックの方が１本多いことになる。
【００５２】
したがって、通常信頼性ブロックを図６に示すように構成すれば、高信頼性ブロックと通常信頼性ブロックとでレイアウトを共用することができる。但し、この場合には、高信頼性ブロックのメモリ容量は通常信頼性ブロックの半分となる。すなわち、図６に示すように、プリデコード回路ＰＤＧ０の１つの入力端を電源２００に接続してＨレベルに固定すれば、完全にレイアウトを共用することができる。
【００５３】
このように、実施の形態２によれば、２以上の高信頼性ブロックにおいてプリデコード信号を共有して、ワード線の複数個を同時に選択することも、実施の形態２では１つずつとしたが、その複数個よりも少ない数を選択することも行える。そのとき、高信頼性ブロックと通常信頼性ブロックとでレイアウトを共用した上で、それらのワード線立ち上がり時間も同等にすることができる。
【産業上の利用可能性】
【００５４】
以上のように、本発明にかかる半導体フラッシュメモリは、複数セルで１ビットのデータを保持することによって高信頼性を確保する高信頼性ブロックと、信頼性は高くないがビット単価の安い１ビット／１セルの通常信頼性ブロックとを混在して設ける場合に、高速アクセス性を維持し、かつ高信頼性ブロックと通常信頼性ブロックとの間で良好な回路レイアウトの再利用性が実現できる半導体フラッシュメモリとして有用であり、特に、半導体フラッシュメモリに高い信頼性が求められる用途においてコストの低減を図るのに適している。
【符号の説明】
【００５５】
１１０，ＰＤＷ，ＰＤＧＷ０，ＰＤＧ０，１６０  プリデコード回路
１１５  ＯＲ回路
１３０〜１３１  高信頼性ブロック
１４５〜１５５  通常信頼性ブロック
ＷＬＤＥ０，ＷＬＤＯ０，ＷＬＤＥ１，ＷＬＤＯ１  ワード線ドライバ
ＷＬＤ０〜ＷＬＤ３  ワード線ドライバ
１２０，１２１，１６１〜１６４  ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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