(57)【要約】【課題】動作信頼性を向上させる半導体装置及びその製造方法を提供すること。【解決手段】パッケージ基板１３と、前記パッケージ基板１３の一方の面上に実装された半導体メモリ１６と、前記パッケージ基板１３の他方に配置され、前記半導体メモリ１６の外部端子１１と、絶縁体を材料とするスペーサ１８を介して、前記半導体メモリ１６上に形成され、且つ複数の電極パッド２４を表面に有する内部配線基板１９と、前記電極パッド２４上の各々に配置され、且つ電気的に前記外部端子１１と接続される内部端子２１と、前記パッケージ基板１３表面から前記内部端子２１までを覆う絶縁樹脂２２とを具備し、前記内部端子２１上面には前記絶縁樹脂２２のみが形成されている。【選択図】図１
2010212605.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板の一方の面上に実装された半導体メモリと、
前記パッケージ基板の他方に配置され、前記半導体メモリの外部端子と、
絶縁体を材料とするスペーサを介して、前記半導体メモリ上に形成され、且つ複数の電極パッドを表面に有する内部配線基板と、
前記電極パッド上の各々に配置され、且つ電気的に前記外部端子と接続される内部端子と、
前記パッケージ基板表面から前記内部端子までを覆う絶縁樹脂と
を具備し、
前記内部端子上面には前記絶縁樹脂のみが形成されていることを特徴とする半導体装置。
【請求項２】
前記パッケージ基板上に複数の前記半導体メモリが形成され、且つ該半導体メモリのそれぞれの表面上に形成された複数の前記電極パッドと前記外部端子とが電気的に接続される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
一方の面上に第１半導体メモリが実装され、他方の面上に前記第１半導体メモリの第１外部端子が配置された第１パッケージ基板表面の前記一方の面上に第１絶縁樹脂を形成することにより、前記第１半導体メモリ上に絶縁体を材料とするスペーサを介して形成され、且つ複数の第１電極パッドを有し、該第１電極パッドの上に、電気的に前記第１外部端子と接続される第１内部端子を有する第１内部配線基板を前記第１絶縁樹脂により被服することにより第１半導体装置を製造する工程と、
前記第１絶縁樹脂を、前記第１内部端子の上面が露出するまで削る工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
一方の面上に第２半導体メモリが実装され、他方面上に前記第２半導体メモリの第２外部端子が配置された第２パッケージ基板表面の前記一方の面上に第２絶縁樹脂を形成することにより、前記第２半導体メモリ上に絶縁体を材料とするスペーサを介して形成され、且つ複数の第２電極パッドを有し、該第２電極パッドの上に、電気的に前記第２外部端子と接続される第２内部端子を有する第２内部配線基板を前記第２絶縁樹脂により被服することにより第２半導体装置を製造する工程と、
前記第１半導体装置上に前記第２半導体装置を積層させることで、前記第２内部端子と前記第１外部端子とを電気的に接続する工程と
を更に具備することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１パッケージ基板上に複数の前記第１半導体メモリが形成され、且つ前記第１半導体メモリのそれぞれの表面上に形成された複数の前記第１電極パッドと前記第１外部端子とが電気的に接続される
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、ランド・グリッド・アレー（以下、ＬＧＡと呼ぶ）、ボール・グリッド・アレー（以下、ＢＧＡと呼ぶ）などの表面実装型半導体装置を互いに積層するパッケージ・オン・パッケージ（以下、ＰｏＰと呼ぶ）であると、該ＰｏＰを構成するために、下パッケージと上パッケージの形状をそれぞれ変える必要があった。
【０００３】
従って、下パッケージと上パッケージとそれぞれ製造する工程が発生し、またそれらパッケージを製造、試験、評価するための設備投資などといったコスト高、並びにそれらパッケージの開発に要する時間か掛かるといった問題があった（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１１８１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、生産性を向上させる半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、パッケージ基板と、前記パッケージ基板の一方の面上に実装された半導体メモリと、前記パッケージ基板の他方に配置され、前記半導体メモリの外部端子と、絶縁体を材料とするスペーサを介して、前記半導体メモリ上に形成され、且つ複数の電極パッドを表面に有する内部配線基板と、前記電極パッド上の各々に配置され、且つ電気的に前記外部端子と接続される内部端子と、前記パッケージ基板表面から前記内部端子までを覆う絶縁樹脂とを具備し、前記内部端子上面には前記絶縁樹脂のみが形成されている。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法は、一方の面上に第１半導体メモリが実装され、他方の面上に前記第１半導体メモリの第１外部端子が配置された第１パッケージ基板表面の前記一方の面上に第１絶縁樹脂を形成することにより、前記第１半導体メモリ上に絶縁体を材料とするスペーサを介して形成され、且つ複数の第１電極パッドを有し、該第１電極パッドの上に、電気的に前記第１外部端子と接続される第１内部端子を有する第１内部配線基板を前記第１絶縁樹脂により被服することにより第１半導体装置を製造する工程と、前記第１絶縁樹脂を、前記第１内部端子の上面が露出するまで削る工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、生産性を向上させる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１の実施形態に係る半導体装置の平面図。
【図２】図１におけるＸ１−Ｘ１方向の断面図。
【図３】この発明の第１の実施形態に係るＰｏＰ構造を採用した半導体装置の断面図。
【図４】この発明の第１の実施形態に係る半導体装置の第１製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体装置の第２製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体装置の第３製造工程を示す断面図。
【図７】この発明の第１の実施形態の変形例に係る半導体装置の断面図。
【図８】この発明の第２の実施形態に係る半導体装置の断面図。
【図９】この発明の第３の実施形態に係る半導体装置の平面図。
【図１０】図９におけるＸ２−Ｘ２方向の平面図。
【図１１】この発明の第３の実施形態に係るＰｏＰ構造を採用した半導体装置の断面図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
[第１の実施形態]  
図１及び図２に本発明の第１の実施形態に係る表面実装型の半導体装置の構成例をそれぞれ示す。なお、ここでは、ＢＧＡ構造の半導体装置を一例に挙げて説明する。図１はＢＧＡ構造の半導体装置の平面図であり、内部構造を示した透視図である。そして図２は図１において、Ｘ１−Ｘ１方向の断面図を示した様子である。
【００１２】
図示するように半導体装置１０は、ベース基板１１、外部接続用端子１２、半導体メモリチップ１３、スペーサ１４、外部接続用基板１５、内部接続端子１６、ボンディングワイヤ１７、１８及びモールド樹脂１９を備えている。
【００１３】
外部接続用基板１１（以下、ベース基板１１と呼ぶ）は、ソルダーレジスト２０−１、ソルダーレジスト２０−２、例えばポリイミドなどの高分子材料を材料とする薄板２１（以下、フィルム２１と呼ぶ）、及び電極パッド２２、２３を備えている。また、ソルダーレジスト２０−１及び２０−２を区別しない場合には単にソルダーレジスト２０と呼ぶ。
【００１４】
フィルム２１は、半導体メモリチップ１３の実装用基板であり、例えばポリイミドなどの高分子材料で形成される。フィルム２１の表面上及び裏面上には、図示せぬ配線が、銅箔またはその他の金属材料を用いて形成される。
【００１５】
電極パッド２２、２３はそれぞれ、フィルム２１の裏面上及び表面上に形成される。電極パッド２２は、フィルム２１の裏面内において、二次元状に配列されており、外部接続用端子１２を接合するためのボールランドとして機能する。他方、電極パッド２３は、フィルム２１の上面内において、その縁部に沿って配列されている。
【００１６】
ソルダーレジスト２０は、フィルム２１の表面上及び裏面上に形成され、ソルダーレジスト２０により、上記配線間や、電極パッド２２間、２３間の絶縁が図られ、またこれらの腐食を防止している。
【００１７】
そして、電極パッド２２、２３は、ベース基板１１の表面またはその内部に設けられた図示せぬ配線によって、互いに電気的に接続されている。
【００１８】
外部接続用端子１２は、ベース基板１１上に形成された、例えば半田ボールである。外部接続用端子１２は、半導体装置１０が外部と電気的接続を行うために用いられる。すなわち、外部接続用端子１２は、半導体メモリチップ１３を制御する、図示せぬ制御チップからの制御信号の授受を行い、またその制御信号に基づいて外部とデータの入出力を行う。外部と接続可能であれば、半田ボールには限られない。外部接続用端子１２はベース基板１１裏面の表面内に２次元上に複数配列される。また、外部接続用端子１２は、リフロー工程により、ボールランドとなる電極パッド２２とのいずれかが接続されている。
【００１９】
半導体メモリチップ１３はベース基板１１の表面上に搭載されている。半導体メモリチップ１３は、例えばＮＡＮＤ型フラッシュメモリを備えたメモリチップであり、その表面上に、外部と電気的接続を図るための電極パッド２４を備えている。
【００２０】
そしてボンディングワイヤ１７は半導体メモリチップ１３の電極パッド２４と、ベース基板１１の電極パッド２３との間を電気的に接続する。これにより半導体メモリチップ１３はボンディングワイヤ１７、電極パッド２３、ベース基板１１内に形成された図示せぬスルーホールを介して電極パッド２２及び外部接続用端子１２と電気的に接続される。そして、電極パッド２４を基点として形成されたボンディングワイヤ１７は、該電極パッド２４から高さ‘Ｈ’だけの高さを有して形成される。
【００２１】
スペーサ１４は、例えばガラス・エポキシ材もしくはポリイミド材などの高分子材料で形成される。そしてスペーサ１４は、図示せぬ接着材料で半導体メモリチップ１３と接着されることにより形成されている。またこのスペーサ１４の高さ‘Ｈ’は、上述したボンディングワイヤ１７の高さ（図中、Ｈと記載）を確保するだけの大きさを有する。
【００２２】
内部接続用基板１５は、例えばガラス・エポキシ材もしくはポリイミド材などの高分子材料、またはＴＡＢテープなどで形成される。そして、内部接続用基板１５は、スペーサ１４上に形成されている。そして互いが図示せぬ接着材料によりスペーサ１４と接着されている。
【００２３】
電極パッド２７は、内部接続用基板１５の略中央部付近に二次元状に配列され、内部接続用端子１６と接合するためのボールランドとして機能する。
【００２４】
電極パッド２５は、電極パッド２７によるボールランドの周囲を取り囲むようにして、内部接続用基板１５の縁部に沿って配列されている。
【００２５】
配線２６は内部配線基板１５の表面またはその内部に、例えば金属により形成される。そして配線２６は、電極パッド２５、２７間を電気的に接続する。
【００２６】
内部接続用端子１６は、内部接続用基板１５の表面上に形成された、例えば半田ボールである。内部接続用端子１６は、外部接続用端子１２と同様に、半導体装置１０が外部と電気的な接続を図るために用いられる。但し外部接続用端子１２と異なる点は、内部接続用端子１６は、本半導体装置１０が他の半導体装置と共にＰｏＰを構成する際に、他の半導体装置との間に用いられる点である。そして内部接続用端子１６は、内部接続用基板１５の電極パッド２７上に、リフロー工程により接触される。
【００２７】
そしてボンディングワイヤ１８は電極パッド２５と、ベース基板１１の電極パッド２３との間を電気的に接続する。これにより外部接続用端子１６はボンディングワイヤ１８、電極パッド２３、ベース基板１１内に形成された図示せぬスルーホールを介して電極パッド２２及び外部接続用端子１２と電気的に接続される。
【００２８】
更に、ベース基板１１上には内部接続用端子１６の上面までを覆うようにモールド樹脂１９が積層されている。
【００２９】
次に、上記説明した半導体装置１０を複数積層して形成したＰｏＰについて図３を用いて様子を示す。図３は本実施形態に係るＰｏＰの断面図であり、一例として２つの半導体装置１０を積層した例について示している。以下では、説明の便宜上、積層構造のうち下層の半導体装置１０を半導体装置１０−１と呼び、上層の半導体装置１０を半導体装置１０−２と呼ぶ。すなわち、半導体装置１０−１及び１０−２を構成する各部材は、半導体装置１０と同一であるため説明を省略する。
【００３０】
図示するように、半導体装置１０−１はＰｏＰ構造の下層の半導体装置として形成される。そして、本実施形態に係る下層の半導体装置は、半導体装置１０−１においてモールド樹脂１９の表面が削られ、内部接続用端子１６の一部上面が露出された半導体装置１０−１とされる。
【００３１】
半導体装置１０−２は、半導体装置１０−１上に搭載されている。そして、半導体装置１０−２が備える外部接続用端子１２と半導体装置１０−１が備える内部接続用端子１６とが電気的に接続されている。これにより、半導体装置１０−２における半導体メモリチップ１３のデータの外部とのやりとりは、半導体装置１０−２が備える電極パッド２４、ボンディングワイヤ１７、電極パッド２３、図示せぬスルーホール、電極パッド２２、外部接続用端子１２、及び半導体装置１０−１が備える内部接続用端子１６を介して行われる。
【００３２】
次に図４乃至図６を用いて、上記半導体装置１０−１、１０−２により形成されるＰｏＰの製造工程を示す。図４に示すように、まずベース基板１１上に半導体メモリチップ１３を形成する。その後、半導体メモリチップ１３上にスペーサ１４を実装する。そして、電極パッド２４を始点として形成されるボンディングワイヤ１７を、電極パッド２３と電気的に接続させる。このとき、電極パッド２４を始点として形成されることから、ボンディングワイヤ１７は該電極パッド２４から‘Ｈ’だけの高さを有した弓なりの形状をとる。
【００３３】
そして引き続き、スペーサ１４上に内部接続用基板１５を実装する。その後、内部接続用基板１５上に形成されている図示せぬボールランド上に、内部接続用端子１６を形成する。また、これら半導体メモリチップ１３とスペーサ１４、該スペーサ１４と内部接続用基板１５、並びに該内部接続用基板１５と内部接続用端子１６との間には図示せぬ接着材料が塗布され、この接着材料により互いが接着される。
【００３４】
そして、電極パッド２５と電極パッド２３との間ボンディングワイヤ１８により接続する。
【００３５】
次に、図５に示すようにベース基板１１上に内部接続用端子１６の上面までを覆うモールド樹脂１９を形成する。すなわち、モールド樹脂１９により、半導体メモリチップ１３が封止される。
【００３６】
引き続き、内部接続用端子１６の上面が露出する程度にまで、モールド樹脂１９を削る。この様子を図６に示す。このあと半導体装置１０−１上に、半導体装置１０−２を積層させ、該半導体装置１０−１の内部接続用端子１６と半導体装置１０−２の外部接続用端子１２とを接合させる。これにより、図３に示すＰｏＰが形成される。
【００３７】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置、及びその製造方法であると以下の効果を奏することが出来る。
【００３８】
（１）生産効率を向上することが出来る。
【００３９】
すなわち、ＰｏＰを同一の半導体装置により構成することが可能となり、該半導体装置を製造、試験、評価するための設備投資などといったコスト面の問題の解決が出来、並びに該半導体装置の開発に要する時間の短縮が可能となる。
【００４０】
なぜなら、従来であると、ＰｏＰを構成するため上層の半導体装置の外部接続用端子を下層の半導体装置と電気的に接続させるため、該下層の半導体装置の電極パッドが露出するまでモールド樹脂の一部を掘削し、該露出した電極パッドに、上層の半導体装置と接続させる半田ボールを設ける必要があった。つまり、形状の異なる半導体装置を製造する必要性からその製造工程が増えてしまっていた。このため、半導体装置の製造、試験、評価するための設備投資などといったコスト面の問題、並びに該半導体装置の開発に時間を要した。
【００４１】
更には、特許文献１開示があるように、ＰｏＰを１つの容器に入れ、更にこの容器を複数積層させる構造もある。しかしこの構造であると、この容器同士を電気的に接続する際に半田ボールが更に必要とされる。つまり、新たな部材が必要となるだけでなく、製造工程も増えてしまうといった問題があった。
【００４２】
この点、本実施形態に係る半導体装置であると、半導体装置１０−１、１０−２自体に、互いを直接電気的に接続可能な内部接続用端子１６を具備している。つまり、従来に比べ製造工程を少なくすることができる。
【００４３】
そして、半導体装置１０はモールド樹脂１９に被覆されている。このため、外部との絶縁が施され、半導体装置１０単体でも市場に送り出す半導体装置の形態として需要を満足させることができる。つまり、図１のような半導体装置であってもよい。
【００４４】
そして、本実施形態では半導体装置１０のモールド樹脂１９を削ることで、半導体装置１０−１の内部接続用端子１６と半導体装置１０−２が備える外部接続用端子１２とを電気的に接続することができる。すなわち、容易にＰｏＰを構成することができる。
【００４５】
以上のように、市場の需要に合わせて、容易に半導体装置の構成を変えることができる。また、半導体装置１０を最終的に市場へと送り出すまでに掛かる製造等の費用や、時間の大幅な短縮といった今までの問題を解決することができる。
【００４６】
＜変形例＞  
次に、上記第１の実施形態の変形例に係る半導体装置について説明する。また、上記半導体装置１０と同一の部材については説明を省略する。
【００４７】
変形例に係る半導体装置２０の構成について図７を用いて説明する。図７は上記図１で説明した半導体装置１０において、スペーサ１４を廃した構成をとる。すなわち、半導体メモリチップ１３上に図示せぬ接着材料を介して内部接続用基板１５が直接形成されている。
【００４８】
図示するように、スペーサ１４を省略することが出来るのは、ボンディングワイヤ１７を形成する際に、電極パッド２３を始点として、ワイヤボンディングを行うことによるものである。すなわち、電極パッド２３を始点として電極パッド２４へとボンディングワイヤ１７を形成すれば、前述した高さＨはほぼゼロとなる。そして、このとき半導体メモリチップ１３と内部接続用基板１５とを接着させる図示せぬ接着材料がスペーサとして機能する。なお、変形例に係る半導体装置の製造工程は、スペーサ１４を形成する工程を除き、同一であるため説明を省略する。
【００４９】
＜変形例に係る効果＞  
変形例に係る半導体装置、及びその製造方法であると上記第１の実施形態に係る効果に加え、以下（２）の効果を奏することが出来る。
【００５０】
（２）製造工程を省略することが出来、更にはＰｏＰ自体の高さを小さくすることができる。
【００５１】
変形例に係る半導体装置であると、電極パッド２３と電極パッド２４とを電気的に接続するボンディングワイヤ１７を、該電極パッド２３を始点として形成する。これにより、図２に示すボンディングワイヤ１７の高さＨをほぼゼロとすることができる。このため、この高さを確保するためのスペーサ１４が不要となることで、製造工程の省略、及びスペーサ１４の高さだけのＰｏＰの縮小化が可能となる。
【００５２】
[第２の実施形態]  
次に、本発明の第２の実施形態に係る表面実装型の半導体装置の構成例を図８に示す。なお、本実施形態においても上記第１の実施形態と同様、ＢＧＡ構造の半導体装置を一例に挙げて説明する。図８に示す半導体装置３０は、図２で説明した半導体装置１０において、ベース基板１１上に形成される半導体メモリチップ１３を、例えば３層構造としたものである。
【００５３】
図示するようにベース基板１１上に、半導体メモリチップ１３ａ、１３ｂ、１３ｃが順次積層されている。また、半導体メモリチップ１３ａ、１３ｂ、１３ｃは図示せぬ接着材料により互いが接着されている。なお、半導体メモリチップ１３ａ、１３ｂ、１３ｃを区別しない場合には、単に半導体メモリチップ１３呼ぶ。
【００５４】
半導体メモリチップ１３ａの表面縁辺部には、該半導体メモリチップ１３ａのデータを外部とやり取りする電極パッド２４ａが形成されている。そして、半導体メモリチップ１３ｂの表面縁辺部には、該半導体メモリチップ１３ｂのデータを外部とやり取りする電極パッド２４ｂが形成されている。そして、半導体メモリチップ１３ｃの表面縁辺部には、該半導体メモリチップ１３ｃのデータを外部とやり取りする電極パッド２４ｃが形成されている。すなわち、電極パッド２４ａ、２４ｂ、２４ｃと電極パッド２３とがそれぞれボンディングワイヤ１７ａ、ボンディングワイヤ１７ｂ、ボンディングワイヤ１７ｃにより電気的に接続されている。なお、それ以外の構成は図１と同一であるため説明を省略する。
【００５５】
また、上記第１の実施形態の変形例と同様に、図８に示す半導体装置３０であっても、ボンディングワイヤ１７ａ、ボンディングワイヤ１７ｂ、ボンディングワイヤ１７ｃを電極パッド２３から打ち出すことでスペーサ１４を省略することができる。
【００５６】
また、上記図７に示す半導体装置３０を用いたＰｏＰを構成する製造方法は、半導体メモリチップ１３ａ、半導体メモリチップ１３ｂ、半導体メモリチップ１３ｃを図示せぬ接着材料を介して積層させる工程以外同一であるため、説明を省略する。
【００５７】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置、及びその製造方法であると上記（１）及び（２）の効果に加え、以下の効果を奏することが出来る。
【００５８】
（３）半導体装置を薄型、且つ大容量化することが可能となる。
【００５９】
本実施形態に係る半導体装置であると、ベース基板１１上に複数の半導体メモリチップ１３を積層することで大容量の半導体装置とすることが出来る。つまり半導体装置１０、１つにつき、半導体メモリチップ１３を複数枚積層させることで十分なメモリ容量とすることができる。更に、それら半導体装置１０を、上記第１の実施形態で説明したＰｏＰ構造をとることで更にメモリの大容量化を図ることが可能となる。
【００６０】
[第３の実施形態]  
次に、本発明の第３の実施形態に係る表面実装型の半導体装置の構成例を図９、図１０に示す。図９は本実施形態に係る半導体装置の平面図であり、図１０は、図９においてＸ２−Ｘ２方向の断面図である。そして、本実施形態では、ＰｏＰ構造とする、下層の半導体装置にリードフレーム構造を採用した場合を一例に挙げて説明する。リードフレーム構造の半導体装置上には上記第１、第２の実施形態で説明したＢＧＡ型の半導体装置１０−１、１０−２、３０のいずれかが積層される。
【００６１】
図示すように、半導体装置４０は、図２においてベース基板１１及び外部接続用端子１２をリードフレーム４１に置き換えたものである。それ以外は、上記半導体装置１０と同一であるため説明を省略する。
【００６２】
そして、リードフレーム４１のうち、モールド樹脂１９に被覆されたフレームをインナーリード４２と呼び、半導体装置４０の外部に形成されたフレームをアウターリード４３と呼ぶ。そしてリードフレーム４１は、外部と半導体メモリチップのデータの授受を行う。なお、本実施形態に係る半導体装置４０においても、スペーサ１４を省略してもよい。またなお、上記第２の実施形態で説明したように、リードフレーム４１上に複数の半導体メモリチップが搭載されていてもよい。すなわち、リードフレーム上に形成される半導体メモリチップが、例えば３層であってもよい。
【００６３】
次に、図１１に上記第１、第２の実施形態で説明したＢＧＡ構造の半導体装置と、本実施形態に係るリードフレーム構造の半導体装置とでＰｏＰ構造を形成した様子を示す。
【００６４】
図示するように、図９、図１０で示したリードフレーム構造の内部接続用端子１６の上面が露出するように、モールド樹脂１９が削られている。そして、本実施形態に係るＰｏＰ構造は内部接続用端子１５と、例えば半導体装置１０の外部接続用端子１２とが電気的に接続される。すなわち、半導体装置４０のモールド樹脂１９を削り、引き続き半導体装置４０上に上記説明した半導体装置１０を積層することでＰｏＰ構造を形成する。これにより、半導体装置１０における半導体メモリチップ１３のデータは、電極パッド２４、ボンディングワイヤ１７、電極パッド２３、図示せぬスルーホール、外部接続用端子１２、半導体装置４０の内部接続用端子１６、ボンディングワイヤ１７、インナーリード４２、及びアウターリード４３を介して、外部とデータの授受が行われる。なお図２に示したように、半導体装置４０上に形成される半導体装置１０上に、更に半導体装置１０を積層することも可能である。すなわち、半導体装置１０−１を下層とし、上層に半導体装置１０−２を形成する。また、それら半導体装置１０−１、１０−２に搭載する半導体メモリチップ１３を例えば３層にしてもよい。
【００６５】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置、及びその製造方法であっても上記（１）乃至（３）の効果に加え、以下（４）の効果を奏することが出来る。
【００６６】
（４）ＰｏＰ構造において自由度の高い構成とすることができる。
【００６７】
すなわち、本実施形態に係る半導体装置であると、リードフレーム４１を用いて半導体メモリチップ１３をパッケージした半導体装置４０であっても、例えばＢＧＡ構造などの他の構造を採用した半導体装置とＰｏＰ構造を構成することができる。
【００６８】
通常、半導体装置は、搭載する種々の機器の形状に対し必要に応じて適用させるため、該半導体装置の外部接続用端子は半田ボールであったり本実施形態のようなリードフレームであったりする。こういった場面に際して、本実施形態に係る半導体装置であると、従来発生していた問題点を克服することができる。すなわち、例えばリードフレーム構造に対応した機器があった場合、まずは半導体装置４０を該機器上に電気的に接続させる。ここで、半導体装置４０上に前述したＢＧＡ型の半導体装置を積層することでＰｏＰ構造を形成することが容易にできる。これは、それぞれの半導体装置１０、２０、及び３０においてそれぞれ内部接続用端子を備えているからであり、この内部接続用端子を備えることで何層にもＰｏＰ構造をとることができる。
【００６９】
なお、上記説明した実施形態が、実施する上での唯一の実施形態ではない。すなわち、上記実施形態に係る半導体メモリチップ１３は、ＮＡＮＤ型フラッシュメモリに限られなく、例えばＤＲＡＭ等の半導体メモリであってもよい。
【００７０】
なお、半導体メモリチップ表面の電極パッドとベース基板１１上の電極パッド又はリードフレーム４１上のインナーリードとを接続する信号線は、ボンディングワイヤに限られない。
【００７１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７２】
１０、１０−１、１０−２、２０、３０、４０…半導体装置、１１…ベース基板、１２…外部接続用端子、２３、２４、２５…電極パッド、１３…半導体メモリチップ、２１…フィルム、１４…スペーサ、１５…内部接続用基板、１６…内部接続用端子、１７、１８…ボンディングワイヤ、１９…モールド樹脂
【図１】
2010212605.tif 000003
【図２】
2010212605.tif 000004
【図３】
2010212605.tif 000005
【図４】
2010212605.tif 000006
【図５】
2010212605.tif 000007
【図６】
2010212605.tif 000008
【図７】
2010212605.tif 000009
【図８】
2010212605.tif 000010
【図９】
2010212605.tif 000011
【図１０】
2010212605.tif 000012
【図１１】
2010212605.tif 000013