(57)【要約】      （修正有）【課題】メモリセルトランジスタへの誤書き込みをより抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ソース側のメモリセルトランジスタから順次書き込む書き込み方式による書き込み動作時において、第１の選択ゲートトランジスタと第２の選択ゲートトランジスタとを、オフさせ、メモリセルトランジスタのうち選択された第１のメモリセルトランジスタのソース線側に接続されカットオフさせる第２のメモリセルトランジスタの制御ゲートに、第１の電圧を印加した状態で、残りの非選択の複数の第３のメモリセルトランジスタの制御ゲートに、第１の電圧よりも高く第３のメモリセルトランジスタを導通させる第２の電圧を印加し、その後、第１のメモリセルトランジスタの制御ゲートに、第２の電圧よりも高く第１のメモリセルトランジスタに書き込むための第３の電圧を印加する。【選択図】図５Ａ
2010092559.tif 000002
【特許請求の範囲】
【請求項１】
ソース側のメモリセルトランジスタから順次書き込みする書き込み方式を用いるＮＡＮＤ型フラッシュメモリであって、
ソース線に一端が接続された第１の選択ゲートトランジスタと、
ビット線に一端が接続された第２の選択ゲートトランジスタと、
前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で直列に接続され、電圧を制御ゲートに印加して浮遊ゲートの電荷量を制御することによりしきい値電圧を変化させてデータを書き込み可能であり、消去状態では一番低いしきい値電圧に設定される複数のメモリセルトランジスタと、を備え、
前記書き込み方式による書き込み動作時において、
前記第１の選択ゲートトランジスタと前記第２の選択ゲートトランジスタとを、オフさせ、前記メモリセルトランジスタのうち選択された第１のメモリセルトランジスタのソース線側に接続されカットオフさせる第２のメモリセルトランジスタの制御ゲートに、第１の電圧を印加した状態で、
前記メモリセルトランジスタのうち残りの非選択の複数の第３のメモリセルトランジスタの制御ゲートに、前記第１の電圧よりも高く前記第３のメモリセルトランジスタを導通させる第２の電圧を印加し、
その後、前記第１のメモリセルトランジスタの制御ゲートに、第２の電圧よりも高く前記第１のメモリセルトランジスタに書き込むための第３の電圧を印加することにより、前記第１のメモリセルトランジスタのしきい値電圧を、前記消去状態に対応する前記しきい値電圧よりも高いしきい値電圧に変更する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記消去状態に対応する前記しきい値電圧よりも高い前記しきい値電圧に、前記データが割り振られている
ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記メモリセルトランジスタは、Ｎ＋１個の前記しきい値電圧が設定可能であり、
前記消去状態に対応する前記しきい値電圧以外のＮ個の前記しきい値電圧に、Ｎ個のデータが割り振られている
ことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記消去状態に対応する前記しきい値電圧と、このしきい値電圧の次に低いしきい値電圧と、の電圧差は、前記消去状態に対応する前記しきい値電圧以外の隣接するしきい値電圧間の電圧差よりも大きい。
ことを特徴とする請求項１ないし３の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記第１の電圧は、０Ｖ以上であることを特徴とする請求項１ないし４の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース側のメモリセルトランジスタから順次書き込みする書き込み方式を用いるＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型メモリセルユニットの書き込み禁止のメモリセルトランジスタのチャネルをブースト（Ｂｏｏｓｔ）する場合、書き込みするワード線以外のメモリセルトランジスタは、消去（Ｅｒａｓｅ）状態、特に深い消去状態の方が、チャネルがよりブーストされる。
【０００３】
ここで、書き込み禁止時のチャネル電圧制御方式として、例えば、ＥＡＳＢ書き込み方式が提案されている（例えば、特許文献１参照。)、また他の例として、例えば、ＲＥＡＳＢ書き込み方式が提案されている（例えば、特許文献２参照。)。
【０００４】
このＥＡＳＢ及びＲＥＡＳＢ書き込み方式は、ソース側のメモリセルトランジスタから順番に書き込みを行うシーケンシャル書き込みを前提としている。
【０００５】
このＥＡＳＢ及びＲＥＡＳＢ書き込み方式による書き込み動作においては、選択されたメモリセルトランジスタのソース側に隣接若しくはソース線側に位置するメモリセルトランジスタの制御ゲート線には、低い電圧(例えば、０Ｖ)を与えてカットオフさせる。
【０００６】
そして、選択されたメモリセルトランジスタの制御ゲート線には、書き込み電圧Ｖｐｇｍを印加し、上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓを印加する。
【０００７】
この場合、ブーストされる領域は、選択メモリセルトランジスタ及びそれよりもビット線側に位置するメモリセルトランジスタに限定される。そして、既述のシーケンシャル書き込みにより、ブーストされる領域のこれらのメモリセルトランジスタは全て消去状態になっており、高いチャネル電圧が得られる。
【０００８】
このＥＡＳＢ及びＲＥＡＳＢ書き込み方式により、書き込み禁止された該メモリセルトランジスタへの誤書き込みの防止を図っている。
【特許文献１】特開平１０−２８３７８８号公報
【特許文献２】特開２００７−８７５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリセルトランジスタへの誤書き込みをより抑制することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００１０】
ソース側のメモリセルトランジスタから順次書き込みする書き込み方式を用いるＮＡＮＤ型フラッシュメモリであって、
ソース線に一端が接続された第１の選択ゲートトランジスタと、
ビット線に一端が接続された第２の選択ゲートトランジスタと、
前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で直列に接続され、電圧を制御ゲートに印加して浮遊ゲートの電荷量を制御することによりしきい値電圧を変化させてデータを書き込み可能であり、消去状態では一番低いしきい値電圧に設定される複数のメモリセルトランジスタと、を備え、
前記書き込み方式による書き込み動作時において、
前記第１の選択ゲートトランジスタと前記第２の選択ゲートトランジスタとを、オフさせ、前記メモリセルトランジスタのうち選択された第１のメモリセルトランジスタのソース線側に接続されカットオフさせる第２のメモリセルトランジスタの制御ゲートに、第１の電圧を印加した状態で、
前記メモリセルトランジスタのうち残りの非選択の複数の第３のメモリセルトランジスタの制御ゲートに、前記第１の電圧よりも高く前記第３のメモリセルトランジスタを導通させる第２の電圧を印加し、
その後、前記第１のメモリセルトランジスタの制御ゲートに、第２の電圧よりも高く前記第１のメモリセルトランジスタに書き込むための第３の電圧を印加することにより、前記第１のメモリセルトランジスタのしきい値電圧を、前記消去状態に対応する前記しきい値電圧よりも高いしきい値電圧に変更することを特徴とする。
【発明の効果】
【００１１】
本発明のＮＡＮＤ型フラッシュメモリによれば、メモリセルトランジスタへの誤書き込みをより抑制することができる。
【発明を実施するための最良の形態】
【００１２】
（比較例）
ここで、図１Ａは、比較例となる従来のＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニットの断面を示す断面図である。
【００１３】
図１Ａにおいて、左側がビット線ＢＬ側であり、右側がソース線ＳＲＣ側である。このＮＡＮＤセルユニットは、直列接続された複数のメモリセルトランジスタＭＣからなるメモリセル列と、このメモリセル列の両側にそれぞれ接続される選択ゲートトランジスタ（図示せず）とから構成される。
【００１４】
メモリセルトランジスタＭＣは、半導体基板１ａに形成された拡散層２ａと、半導体基板１ａ上にトンネル絶縁膜３ａを介して形成された浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜４ａを介して形成された制御ゲート（ワード線ＷＬ）と、を有する。
【００１５】
ビット線ＢＬは、ビット線側の選択ゲートトランジスタを介して該メモリセル列に接続されている。ソース線ＳＲＣは、ソース線側の選択ゲートトランジスタを介して該メモリセル列に接続されている。
【００１６】
また、図１Ｂは、図１Ａに示すＮＡＮＤセルユニットの書き込み時における各部分の電位を示す図である。
【００１７】
図１Ｂにおいて、ソース電位およびソース線側の選択ゲートトランジスタＳ１のゲートＳＧＳは、０Ｖに固定されている。すなわち、ソース線側の選択ゲートトランジスタＳ１はオフ状態になるように設定されている。また、図１ＢはこのＮＡＮＤメモリセルユニットにおける選択されたメモリセルトランジスタＭＣを書き込みたくない場合の電位を示している。すなわち、セルフブーストにより書き込みを禁止する場合の電位関係を示している。
【００１８】
図１Ｂに示すように、時間ｔ１において、ビット線ＢＬ側の選択ゲートトランジスタＳ２をオンさせる。次に、時間ｔ２においてビット線ＢＬの電位を上昇させることにより、メモリセルトランジスタＭＣのチャネルの電位が上昇する。これにより、ビット線側の選択ゲートトランジスタＳ２がオフし、チャネルが浮遊状態になる。この状態で、時間ｔ３において、非選択のメモリセルトランジスタＭＣのワード線（制御ゲート）ＷＬに、このメモリセルトランジスタＭＣが導通（オン）する中間電圧Ｖｐａｓｓを印加するとブーストにより、ＮＡＮＤセルユニット全体的においてチャネルの電位が上昇する。ただし、ブースト効率を高めるため、選択されたメモリセルトランジスタＭＣのソース側に隣接するメモリセルトランジスタＭＣ１２の制御ゲート線にはメモリセルトランジスタＭＣ１２をカットオフさせる電圧、例えば０Ｖが印加されている。
【００１９】
ここで、転送電位の関係からメモリセルトランジスタＭＣのしきい値電圧が低い場合（深い消去状態）の方が、メモリセルトランジスタＭＣのチャネルがよりブーストされる。このため、誤書き込み（書き込み禁止にも拘わらず書かれてしまうこと）を防ぐことができる。
【００２０】
しかし、選択されたメモリセルトランジスタＭＣのソース側に隣接するメモリセルトランジスタＭＣの消去状態が非常に深い（消去状態におけるメモリセルトランジスタＭＣのしきい値電圧が非常に低い）場合、このメモリセルトランジスタＭＣの制御ゲート線に０Ｖを印加しても、ソース側をカットオフできない（図１Ａ）。
【００２１】
これにより、セルフブーストにより書き込みが禁止されたメモリセルトランジスタＭＣのチャネルを所望の電位までブーストすることができなくなる。その結果、時間ｔ４において選択されたワード線ＷＬに書き込み電圧Ｖｐｇｍが加えられるとチャネル電位と浮遊ゲート間の電界が高くなり、書き込みたくないメモリセルトランジスタＭＣに負電荷が注入され誤書き込みが発生してしまう。
【００２２】
ここで、図１Ｃは、従来のＮＡＮＤ型フラッシュメモリのメモリセルトランジスタのしきい値電圧の分布の一例（８値の場合）を示す図である。ここでは、消去状態から順に“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”、“Ｈ”の８つのデータが割り振られる。すなわち、消去状態も１つのデータとして取り扱われる。
【００２３】
図１Ｃに示すように、近年では、負のしきい値電圧を用いて、よりメモリセルトランジスタを多値化する場合も出てきている。この場合、しきい値分布の幅を少しでも広げるため消去状態が深く（メモリセルトランジスタＭＣのしきい値電圧が低く）なる傾向である。
【００２４】
このように消去状態が深い場合、特にメモリセルトランジスタＭＣのソース側に隣接するメモリセルトランジスタＭＣが消去状態の時、上述のような理由で、書き込み（浮遊ゲートへの負電荷の注入）が禁止されたメモリセルトランジスタのチャネルを所望の電位までブーストすることができない。これにより、メモリセルトランジスタへの誤書き込みが生じ得るという問題があった。
【００２５】
そこで、本発明に係る実施例では、メモリセルトランジスタへの誤書き込みをより抑制することが可能なＮＡＮＤ型フラッシュメモリを提案する。
【００２６】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００２７】
図２は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【００２８】
図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤメモリセルユニット、複数のビット線、複数のワード線（制御ゲート）、及びソース線を含んでいる。
【００２９】
このＮＡＮＤ型メモリセルユニットは、直列接続された複数のメモリセルトランジスタからなるメモリセル列と、このメモリセル列の両側にそれぞれ接続される選択ゲートトランジスタとから構成される。ソース線は、各メモリセルユニットで共通に接続されている。
【００３０】
ビット線制御回路２は、メモリセルアレイ１のビット線を介してメモリセルトランジスタのデータを読み出す。また、ビット線制御回路２は、ビット線を介して、メモリセルトランジスタの状態を検出する。また、ビット線制御回路２は、ビット線を介して、メモリセルトランジスタのチャネルに書き込みを行うための電圧を印加する。
【００３１】
また、ビット線制御回路２は、複数のデータ記憶回路（センスアンプ）を含んでいる。このデータ記憶回路は、メモリセルアレイ１のカラムに対して設けられている。カラムデコーダ３により選択されたデータ記憶回路によって読み出されたメモリセルトランジスタのデータは、データ入出力バッファ４を経由して、データ入出力端子５から外部へ読み出される。
【００３２】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を経由して、カラムデコーダ３により選択されたデータ記憶回路に初期的な制御データとしてラッチされる。データ記憶回路の制御データに基づいて、ビット線制御回路２は、ビット線を経由してメモリセルアレイ１の選択されたメモリセルトランジスタのチャネルに印加される電圧を制御する。
【００３３】
ワード線制御回路６は、メモリセルアレイ１の複数本のワード線（制御ゲート）のうちの１本を選択する。そして、ワード線制御回路６は、その選択したワード線（制御ゲート）に、その制御ゲートを有するメモリセルトランジスタの読み出し動作、書き込み動作、または、消去動作に必要な電圧を印加する。
【００３４】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、およびワード線制御回路６の動作は、それぞれ、制御信号および制御電圧発生回路７によって制御される。
【００３５】
制御信号および制御電圧発生回路７は、外部から制御信号入力端子８に印加される制御信号に基づいて制御される。
【００３６】
図３Ａは、図２に示すメモリセルアレイ１およびビット線制御回路２の構成を示す図である。
【００３７】
図３Ａに示すように、メモリセルアレイ１には、複数のＮＡＮＤセルユニットＮＵが配置されている。このＮＡＮＤセルユニットＮＵは、直列接続された例えば３２個のメモリセルトランジスタＭＣと、選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。
【００３８】
選択ゲートトランジスタＳ２は、ビット線ＢＬ０ｅに一端が接続されている。選択ゲートトランジスタＳ１は、ソース線ＳＲＣに一端が接続されている。
【００３９】
また、選択ゲートトランジスタＳ２のゲートは、ロウ方向（図中横方向）隣接する選択ゲートトランジスタのゲートと選択ゲート線ＳＧＤによって共通に接続されている。選択ゲートトランジスタＳ１のゲートは、ロウ方向（図中横方向）隣接する選択ゲートトランジスタのゲートと選択ゲート線ＳＧＳによって共通に接続されている。
【００４０】
複数のメモリセルトランジスタＭＣは、選択ゲートトランジスタＳ１の他端と選択ゲートトランジスタＳ２の他端との間で直列に接続されている。ロウ方向（図中横方向）に配置された各メモリセルトランジスタＭＣの制御ゲートは、ワード線ＷＬ０〜ＷＬ２９、Ｗ３０、Ｗ３１に共通に接続されている。
【００４１】
メモリセルトランジスタＭＣは、少なくとも電圧を制御ゲートに印加して浮遊ゲートの電荷量を制御することにより、しきい値電圧を変化させてデータを書き込み可能である。このメモリセルトランジスタＭＣは、後述のように、消去状態では一番低いしきい値電圧に設定される。
【００４２】
ビット線制御回路２は、複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、・・・（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。
【００４３】
メモリセルアレイ１は、波線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルユニットＮＵにより構成され、例えば、このブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行われる。
【００４４】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセルトランジスタ（破線で囲まれた範囲のメモリセルトランジスタＭＣ）は、１つのページを構成する。このページ毎にデータが書き込まれ、読み出される。
【００４５】
リード動作、プログラムベリファイ動作、およびプログラム（書き込み）動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１、・・・、ＹＡｉ、・・・ＹＡ８ｋ）に応じて、１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。
【００４６】
ここで、図３Ｂは、図２に示すメモリセルアレイ１およびビット線制御回路２の他の構成例を示す図である。
【００４７】
図３Ｂに示すように、各ビット線にデータ記憶回路１０が接続されている構成でもよい。この場合、１つのページを構成するメモリトランジスタＭＣはロウ方向において隣接することになる。
【００４８】
ここで、図４は、実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタのしきい値電圧の分布の一例（８値の場合）を示す図である。
【００４９】
図４に示すように、消去状態のしきい値電圧（一番低い準位）には、データが割り振られていない。ここでは、実施例１において、メモリセルトランジスタは、消去状態のしきい値電圧以外に、消去状態から浮遊ゲートに負電荷が注入された書き込み状態のしきい値電圧が、８個設定されている。すなわち、メモリセルトランジスタは、９（Ｎ＋１）個のしきい値電圧が設定可能であり、消去状態に対応するしきい値電圧以外の８（Ｎ）個のしきい値電圧に、Ｎ個のデータが割り振られている。
【００５０】
例えば、消去状態より１つ上位のしきい値電圧から順に“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”、“Ｈ”の８つのデータが割り振られる。すなわち、消去状態に対応するしきい値電圧よりも高いしきい値電圧に、前記データが割り振られている。
【００５１】
このように、本実施例１では、比較例と異なり、消去状態に対応するしきい値電圧よりも高い書き込み状態のしきい値電圧に対して、データが割り振られる。したがって、データが書き込まれたメモリセルトランジスタのしきい値電圧は、消去状態に対応するしきい値電圧よりも高いしきい値電圧となる。ここで、ソース側のメモリセルトランジスタから順次書き込みする書き込み方式を用いると、選択メモリセルトランジスタＭＣのソース側に隣接するメモリセルトランジスタＭＣは消去状態に対応するしきい値電圧よりも高いしきい値を有する。
【００５２】
例えば、８値ＮＡＮＤ型フラッシュメモリの書き込みモードは、Ｌｏｗ書き込み、Ｍｉｄｄｌｅ書き込み、Ｕｐ書き込みの３段階で行なわれる。まず、Ｌｏｗ書き込みで“０”データ、“１“データを判別するために、消去状態と“Ｅ”のしきい値を有するようにＬｏｗ書き込みを行う。その後、Ｍｉｄｄｌｅ書き込みで、“０”データ、“１“データを判別するために、Ｌｏｗ書き込み後に、消去状態と”Ｅ“であったしきい値をさらに２分割するように書き込む。例えば、消去状態→消去状態と”Ｃ“に、”Ｅ“→”Ｅ“と”Ｇ“にである。その後、Ｕｐ書き込みで“０”データ、“１“データを判別するために、Ｍｉｄｄｌｅ書き込み後に、消去状態、”Ｃ“、”Ｅ“、”Ｇ“であったしきい値をさらに２分割する。例えば消去状態→”Ａ“と”Ｂ“に、“Ｃ“→”Ｃ“と”Ｄ“に、”Ｅ“→”Ｅ“と”Ｆ“に、”Ｇ“→”Ｇ“と”Ｈ“にである。
【００５３】
また、他の書き込み方法としてＬｏｗ書き込みで消去状態を“Ａ”のしきい値と“Ｅ”のしきい値に分けることが考えられる。すなわち、ソース側から順にＬｏｗ、Ｍｉｄｄｌｅ、Ｕｐ書き込みの全てを終了させてから１つ隣のメモリセルトランジスタＭＣに移動する必要がなくなる。その結果、Ｌｏｗ書き込み後にドレイン側に隣接するメモリセルトランジスタＭＣの書き込みができるため、隣接メモリセルトランジスタＭＣの書き込み電圧によるセル間干渉を防止することができる。
【００５４】
なお、上述した書き込みは一例であり、選択されたメモリセルトランジスタＭＣのソース側に隣接メモリセルトランジスタＭＣにデータが書き込まれた状態であれば本発明の効果が得られる。
【００５５】
また、図４に示すように、消去状態に対応するしきい値電圧の分布幅と、このしきい値電圧の次に低いしきい値電圧の分布幅と、の電位差ｄ１は、消去状態に対応するしきい値電圧以外の隣接するしきい値電圧間の分布幅の電位差ｄ２よりも、大きい。このように、消去状態に対応するしきい値電圧は、データが割り振られるしきい値電圧と比較して、非常に低く設定されている。選択メモリセルトランジスタＭＣのソース側に隣接するメモリセルトランジスタＭＣが消去状態に対応するしきい値にならないので、従来よりも消去状態のしきい値を低くすることができるからである。また、消去状態にはデータが割り振られていないのでしきい値電圧の分布幅は他のしきい値電圧の分布幅よりも広く設定できる。
【００５６】
ここで、図５A、図５Bは、図３に示すメモリセルアレイ１のＮＡＮＤセルユニットの一部の断面を示す断面図である。なお、図５A、図５Bにおいて、左側がビット線コンタクト（ドレイン）ＢＬ側であり、右側がソース線コンタクト（ソース側）ＳＲＣ側である。また、図６は、図３に示すメモリセルアレイ１のＮＡＮＤセルユニットの書き込み時における各部分の電位を示す図である。
【００５７】
ＮＡＮＤセルユニットＮＵは、直列接続された複数のメモリセルトランジスタＭＣからなるメモリセル列と、このメモリセル列の両側にそれぞれ接続される選択ゲートトランジスタＳ１、Ｓ２と、から構成される（図３、図５A）。
【００５８】
そして、図５Aに示すように、メモリセルトランジスタＭＣは、半導体基板１ａに形成された拡散層２ａと、半導体基板１ａ上にトンネル絶縁膜３ａを介して形成された浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜４ａを介して形成された制御ゲート（ワード線ＷＬ）と、を有する。
【００５９】
ここで、既述の書き込み方式により、メモリセルトランジスタＭＣ１３が選択されている場合の書き込み動作の一例について説明する。このメモリセルトランジスタＭＣ１３を含むメモリセルユニットＮＵはセルフブーストにより書き込みを禁止する場合を示す。
【００６０】
この書き込み動作時において、ソース側のメモリセルトランジスタから順次書き込むので、メモリセルトランジスタＭＣ１１（このメモリセルトランジスタＭＣ１１よりもソース側の全てのメモリセルトランジスタも同様）は、書き込みが完了した状態（消去状態より、しきい値電圧が高い状態）である。
【００６１】
さらに、選択されたメモリセルトランジスタＭＣ１３にソース側で隣接し、ソース側をカットオフするために制御ゲート（ワード線ＷＬ１２）に例えば、０Ｖが印加されるメモリセルトランジスタＭＣ１２は、書き込みが完了した状態（消去状態より、しきい値電圧が高い状態）である。
【００６２】
また、このメモリセルトランジスタＭＣ１２よりもドレイン側のメモリセルトランジスタＭＣ１４〜ＭＣ１５は、書き込みされておらず、消去状態である。
【００６３】
また、ソース電位およびソース線側の選択ゲートトランジスタＳ１のゲートＳＧＳは、０Ｖに固定されている。これにより、ソース線ＳＲＣとメモリセルトランジスタＭＣとは、電気的に遮断された状態である。
【００６４】
ここで、既述の書き込み方式により、メモリセルトランジスタＭＣ１３が選択されている場合の書き込み動作の別の例について説明する（図５B）。
【００６５】
この図５Bの例と図５Aの例との違いは、メモリセルトランジスタＭＣ１２をカットオフさせるのではなく、メモリセルトランジスタＭＣ１１をカットオフさせる点である。ここで、メモリセルトランジスタＭＣ１２には電源電圧（Ｖｄｄ）または、Ｖｐａｓｓが印加されている。すなわち、ソース線側に１つのメモリセルトランジスタＭＣを挟んで隣接するメモリセルトランジスタＭＣをカットオフさせている点が異なる。
【００６６】
その結果、メモリセルトランジスタＭＣ１３に隣接するメモリセルトランジスタＭＣ１２の電圧が高くなるためメモリセルトランジスタＭＣ１３のチャネルの電位が昇圧され易くなる。なお、図５BではメモリセルトランジスタＭＣ１２のチャネルは繋がっているが、メモリセルトランジスタＭＣ１２に蓄積された電荷量によってはチャネルが形成されない場合もある。
【００６７】
また、ソース線側に２つ以上のメモリセルトランジスタＭＣを挟んで隣接するメモリセルトランジスタＭＣをカットオフさせてもよい。
【００６８】
図４、図５Ａ及び図５ＢのようなＮＡＮＤセルユニットの書き込み時における各部分の電位を図６に示す。
【００６９】
先ず、ビット線ＢＬ側の選択ゲートトランジスタＳ２をオンさせるために、選択ゲート線ＳＧＤの電位を上昇させる（時間ｔ１）。
【００７０】
次に、ビット線ＢＬの電位を上昇させることにより、全てのメモリセルトランジスタＭＣのチャネルの電位が上昇する（時間ｔ２）。これにより、ドレイン側の選択ゲートトランジスタＳ２がオフし、チャネルが浮遊状態になる。なお、メモリセルトランジスタＭＣ１３にデータを書き込みたい場合はビット線ＢＬの電圧を０Ｖにすれば、ドレイン側の選択ゲートトランジスタＭＣがオフせず、チャネル電位と浮遊ゲート間の電界が高くなりメモリセルトランジスタＭＣ１３に負電荷が注入される。
【００７１】
時間ｔ２においてビット線ＢＬの電位を上昇させることにより、メモリセルトランジスタＭＣのチャネルの電位が上昇する。これにより、ビット線側の選択ゲートトランジスタＳ２がオフし、チャネルが浮遊状態になる。次に、メモリセルトランジスタＭＣのうち、選択されたメモリセルトランジスタＭＣ１３のソース線側に接続されたメモリセルトランジスタＭＣ１２の制御ゲート（ワード線ＷＬ）に、電圧Ｖｃｕｔを印加した状態にする。このＶｃｕｔはメモリセルトランジスタＭＣ１２をカットオフさせるための電圧であり例えば、０Ｖである。
【００７２】
なお、電圧Ｖｃｕｔは、メモリセルトランジスタＭＣ１２（図５Ｂの例においてはメモリセルトランジスタＭＣ１１、以下これらのメモリセルトランジスタを合せて「メモリセルトランジスタＭＣ１２等」と称する）がカットオフできれば良く、少なくともＶｐａｓｓよりも低ければ良い。また、電圧Ｖｃｕｔは０Ｖ以上に設定されることが好ましい。これにより、負電圧を生成する必要が無くなり、制御信号および制御電圧発生回路７の回路規模の増大を回避できる。
【００７３】
上記状態で、メモリセルトランジスタＭＣのうち残りの非選択のメモリセルトランジスタＭＣ１１、ＭＣ１４、ＭＣ１５の制御ゲート（ワード線）ＷＬ１１、ＷＬ１４、ＷＬ１５に、電圧Ｖｃｕｔよりも高く残りの非選択の複数のメモリセルトランジスタを導通（オン）させる中間電圧Ｖｐａｓｓ（例えば、１０Ｖ）を、印加する（時間ｔ３）。また、図５Ｂの例においては、メモリセルトランジスタＭＣ１２にＶｄｄまたはＶｐａｓｓが印加される。なお、図５Ａに示されない非選択のメモリセルトランジスタＭＣの制御ゲート（ワード線）ＷＬにも同様に該中間電圧Ｖｐａｓｓが印加される。これにより、各メモリセルトランジスタＭＣのチャネルがブーストされる。
【００７４】
そして、チャネルの電位がある程度上昇したときに、選択されたメモリセルトランジスタＭＣ１３にソース側で隣接するメモリセルトランジスタＭＣ１２等が、カットオフ（メモリセルトランジスタＭＣ１１とメモリセルトランジスタＭＣ１３との間を遮断、図５Ｂの例においてはメモリセルトランジスタＭＣ１２とメモリセルトランジスタＭＣ１１のソース線側の拡散層を遮断）する（時間ｔ４）。
【００７５】
なお、このカットオフするためのメモリセルトランジスタＭＣ１２等のしきい値電圧は、書き込み状態のしきい値電圧により左右され、しきい値電圧が高いほど低いチャネル電位でカットオフできる。すなわち、該メモリセルトランジスタＭＣ１２等は、比較例と比較して、より確実にソース側のカットオフをすることができる。
【００７６】
これにより、メモリセルトランジスタＭＣ１２等から見てソース側のチャネルの電位の上昇が停止する。これは、既述のように、ソース側のメモリセルトランジスタが書き込み状態（消去状態よりも、浮遊ゲートに負電荷が注入された状態）であることによるものである。
【００７７】
一方、メモリセルトランジスタＭＣ１２等から見てドレイン側のチャネルの電位は、さらに上昇する。これは、既述のように、ドレイン側のメモリセルトランジスタがデータが割り振られた書き込み状態よりもしきい値電圧が低い消去状態であることによるものである。
【００７８】
このように、ソース側のメモリセルトランジスタから順次書き込む書き込み方式において、カットオフするメモリセルトランジスタＭＣ１２等のドレイン側のチャネルをより効率よくブーストすることができる。
【００７９】
その後、選択されたメモリセルトランジスタＭＣ１３の制御ゲートに、電圧Ｖｐａｓｓよりも高くメモリセルトランジスタＭＣに書き込むための電圧Ｖｐｇｍ（例えば、２５Ｖ）を印加する（時間ｔ５）。これにより、メモリセルトランジスタＭＣ１３に負電荷の注入を防止する一方、メモリセルトランジスタＭＣ１３の制御ゲートが共通接続され、かつ、書き込みを行いたいメモリセルトランジスタＭＣのしきい値電圧を、消去状態に対応するしきい値電圧よりも高いしきい値電圧に変更する。
【００８０】
既述のように、カットオフするメモリセルトランジスタＭＣ１２等のドレイン側のチャネルをより効率よくブーストすることができる。したがって、書き込み電圧Ｖｐｇｍが制御ゲート（ワード線ＷＬ１３）に印加されたメモリセルトランジスタＭＣ１３の浮遊ゲートＦＧに、必要以上に負電荷が注入されるのを抑制することができる。すなわち、該メモリセルトランジスタＭＣ１３に誤って所望のしきい値電圧よりも高いしきい値電圧が書き込まれるのを、防ぐことができる。
【００８１】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルトランジスタへの誤書き込みをより抑制することができる。
【００８２】
なお、実施例においては、メモリセルトランジスタが８値の多値データを記憶する場合について説明したが、１６値等の多値データを記憶する場合でも同様に適用可能である。
【００８３】
また、実施例においては、選択されたメモリセルトランジスタにソース側で隣接するメモリセルトランジスタをカットオフするために用いた。しかし、カットオフするためのメモリセルトランジスタには、選択されたメモリセルトランジスタにソース側で１つ以上のメモリセルトランジスタを介して隣接するメモリセルトランジスタを、用いてもよい。
【図面の簡単な説明】
【００８４】
【図１Ａ】比較例となる従来のＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニットの断面を示す断面図である。
【図１Ｂ】図１Ａに示すＮＡＮＤセルユニットの書き込み時における各部分の電位を示す図である。
【図１Ｃ】従来のＮＡＮＤ型フラッシュメモリのメモリセルトランジスタのしきい値電圧の分布の一例（８値の場合）を示す図である。
【図２】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図３Ａ】図２に示すメモリセルアレイ１およびビット線制御回路２の構成を示す図である。
【図３Ｂ】図２に示すメモリセルアレイ１およびビット線制御回路２の他の構成例を示す図である。
【図４】実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタのしきい値電圧の分布の一例（８値の場合）を示す図である。
【図５Ａ】図３に示すメモリセルアレイ１のＮＡＮＤセルユニットの一部の断面を示す断面図である。
【図５Ｂ】図３に示すメモリセルアレイ１のＮＡＮＤセルユニットの一部の断面を示す断面図である。
【図６】図３に示すメモリセルアレイ１のＮＡＮＤセルユニットの書き込み時における各部分の電位を示す図である。
【符号の説明】
【００８５】
１  メモリセルアレイ
２  ビット線制御回路
３  カラムデコーダ
４  データ入出力バッファ
５  データ入出力端子
６  ワード線制御回路
７  制御信号および制御電圧発生回路
１１、１ａ  半導体基板
１２、２ａ  拡散層
１３、３ａ  トンネル絶縁膜
１４、４ａ  絶縁膜
１００  ＮＡＮＤ型フラッシュメモリ
ＢＬ  ビット線
ＭＣメモリセルトランジスタ
ＮＵ  ＮＡＮＤセルユニット
ＳＧＤ、ＳＧＳ  選択ゲート線
ＳＲＣ  ソース線
ＷＬ  ワード線  
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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