(57)【要約】【課題】不揮発性半導体メモリのチップサイズを縮小できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、フローティングゲート電極とコントロールゲート電極とから構成される積層ゲートを有するメモリセルトランジスタと抵抗素子を具備する不揮発性半導体メモリであって、フローティングゲート電極と同じ材料から構成される抵抗層３０と、抵抗層３０の一端上及び他端上にそれぞれ設けられるコンタクト層５０Ａ，５０Ｂとを有する抵抗素子を具備し、抵抗層３０は、少なくとも２つの第１部分３１Ａ，３１Ｂと、第１部分３１Ａ，３１Ｂの膜厚よりも薄い膜厚を有する少なくとも１つの第２部分３２とを含んでいる。【選択図】図６
2010087234.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート電極とコントロールゲート電極とから構成されるスタックゲート構造のメモリセルトランジスタと抵抗素子とを具備する不揮発性半導体メモリであって、
前記抵抗素子は、
半導体基板上に設けられる第１絶縁膜と、
前記フローティングゲート電極と同じ材料から構成され、前記第１絶縁膜上に設けられる抵抗層と、
前記抵抗層上に設けられる２つの開口部を有する第２絶縁膜と、
前記コントロールゲート電極と同じ材料から構成され、前記第２絶縁膜の開口部を介して、前記抵抗層の一端上及び他端上にそれぞれ設けられるコンタクト層と、を有し、
前記抵抗層は、
少なくとも２つの第１部分と、
前記第１部分の膜厚よりも薄い膜厚を有する少なくとも１つの第２部分と、を含んでいることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記第１部分は前記抵抗層内の一端及び他端に設けられ、この第１部分が前記コンタクト層に接続されることを特徴とする請求項１の不揮発性半導体メモリ。
【請求項３】
前記抵抗層及び前記コンタクト層を覆う層間絶縁膜をさらに具備し、
前記抵抗層の第２部分の上面は、前記層間絶縁膜に接触することを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記第１絶縁膜の膜厚は、前記メモリセルトランジスタのゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１乃至３のうちいずれか１項に記載の不揮発性半導体メモリ。
【請求項５】
フローティングゲート電極とコントロールゲート電極とから構成されるスタックゲート構造のメモリセルトランジスタと抵抗素子とを具備する不揮発性半導体メモリの製造方法であって、
抵抗素子領域内の半導体基板表面の第１絶縁膜上に、前記フローティングゲート電極と同じ材料から構成される抵抗層を形成する工程と、
前記抵抗層上に、２つの開口部を有する第２絶縁膜を形成する工程と、
前記第２絶縁膜上に、前記コントロールゲート電極と同じ材料から構成される導電層を形成する工程と、
前記導電層をエッチングによって分離して、前記第２絶縁膜の開口部を介して前記抵抗層に接続される２つのコンタクト層を形成し、これと同時に、前記抵抗層を形成された前記コンタクト層に対して自己整合的に前記エッチングによって薄膜化し、少なくとも２つの第１部分と、前記エッチングによって薄膜化された少なくとも１つの第２部分を形成する工程と、を具備することを特徴とする不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、フラッシュメモリに用いられる抵抗素子の構造及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、フラッシュメモリは、様々な電子機器に搭載されている。フラッシュメモリは、トランジスタや抵抗素子を含む回路から構成される。抵抗素子には、チップサイズの縮小のため小さいサイズで高い抵抗値が得られること、安定した特性を得られることが求められており、様々な製造方法が検討されている（例えば、特許文献１参照）。
【０００３】
そのうちの一つに、抵抗素子の抵抗体を、メモリセルトランジスタのフローティングゲート電極と同一材料で同時に形成するという技術がある。
【０００４】
しかし、フローティングゲート電極は、ゲートの空乏化を防ぐために、不純物濃度が高く、抵抗率が低いポリシリコン膜が用いられている。そのため、フローティングゲート電極と同じ材料を用いた抵抗体は不純物濃度の高いものを用いざるを得ず、抵抗体の抵抗率は低くなってしまう。それゆえ、この抵抗体から高い抵抗値を得るためには、抵抗体の長さを長くしなければならない。したがって、抵抗素子のチップ上の占有面積は増加してしまう。
【０００５】
また、抵抗体の長さで抵抗値を調整する場合、半導体基板上に形成された抵抗素子の抵抗値と設計上の所望の抵抗値とが異なると、所望の抵抗値が得られるように、抵抗値の長さ又は線幅を調整しなければならず、露光マスク内のレイアウトの再設計が必要となる。
【特許文献１】特開２００７−２６６４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、不揮発性半導体メモリのチップサイズを縮小する技術を提案する。
【課題を解決するための手段】
【０００７】
本発明の例に関わる不揮発性半導体メモリは、フローティングゲート電極とコントロールゲート電極とから構成されるスタックゲート構造のメモリセルトランジスタと抵抗素子とを具備する不揮発性半導体メモリであって、前記抵抗素子は、半導体基板上に設けられる第１絶縁膜と、前記フローティングゲート電極と同じ材料から構成され、前記第１絶縁膜上に設けられる抵抗層と、前記抵抗層上に設けられる２つの開口部を有する第２絶縁膜と、前記コントロールゲート電極と同じ材料から構成され、前記第２絶縁膜の開口部を介して、前記抵抗層の一端上及び他端上にそれぞれ設けられるコンタクト層と、を有し、前記抵抗層は、少なくとも２つの第１部分と、前記第１部分の膜厚よりも薄い膜厚を有する少なくとも１つの第２部分と、を含んでいる。
【０００８】
本発明の実施形態に係る不揮発性半導体メモリの製造方法は、フローティングゲート電極とコントロールゲート電極とから構成されるスタックゲート構造のメモリセルトランジスタと抵抗素子とを具備する不揮発性半導体メモリの製造方法であって、抵抗素子領域内の半導体基板表面の第１絶縁膜上に、前記フローティングゲート電極と同じ材料から構成される抵抗層を形成する工程と、前記抵抗層上に、２つの開口部を有する第２絶縁膜を形成する工程と、前記第２絶縁膜上に、前記コントロールゲート電極と同じ材料から構成される導電層を形成する工程と、前記導電層をエッチングによって分離して、前記第２絶縁膜の開口部を介して前記抵抗層に接続される２つのコンタクト層を形成し、これと同時に、前記抵抗層を形成された前記コンタクト層に対して自己整合的に前記エッチングによって薄膜化し、少なくとも２つの第１部分と、前記エッチングによって薄膜化された少なくとも１つの第２部分を形成する工程と、を備える。
【発明の効果】
【０００９】
本発明によれば、不揮発性半導体メモリのチップサイズを縮小できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。
【００１１】
１．  概要  
本発明の実施形態は、不揮発性半導体メモリ、例えば、フラッシュメモリに用いられる抵抗素子に関する。
【００１２】
本発明の実施形態のフラッシュメモリにおいて、メモリセルは、フローティングゲート電極とコントロールゲート電極とから構成されたスタックゲート構造のＭＯＳ（Metal-Insulator-Semiconductor）トランジスタである。  
本発明の実施形態に係る抵抗素子は、フローティングゲート電極と同じ材料から構成される導電層を抵抗体（以下、抵抗層と呼ぶ）とする。
【００１３】
本発明の実施形態の抵抗素子において、その抵抗層が、第１部分と、第１部分の膜厚よりも薄い膜厚を有する第２部分とを含んでいることを特徴とする。
【００１４】
抵抗素子の抵抗値は、抵抗層の長さ及び不純物濃度に比例し、抵抗層の断面積に反比例する。抵抗層の断面積は、抵抗層の線幅と抵抗層の膜厚で定義される。
【００１５】
本発明の実施形態によれば、抵抗層の第２部分の膜厚が薄く、この第２部分の断面積は、抵抗層の第１部分の断面積よりも小さくなる。このため、第２部分の抵抗値は第１部分の抵抗値よりも高くなり、この結果として、抵抗層全体としての抵抗値は高くなる。
【００１６】
このように、本発明の実施形態の抵抗素子は、抵抗層の不純物濃度を低くせずとも、また、抵抗層の長さを長くせずとも、高い抵抗値を得られる。
【００１７】
したがって、本発明の実施形態によれば、不揮発性半導体メモリのチップサイズの縮小できる。
【００１８】
２．  実施形態  
（１）  第１の実施形態  
図１乃至図１２を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリついて、説明する。
【００１９】
（ａ）  構成  
図１は、本実施形態に係る不揮発性半導体メモリの全体構成を示している。本実施形態に係る不揮発性半導体メモリは、例えば、フラッシュメモリである。
【００２０】
図１に示すように、フラッシュメモリ５０は、メモリセルアレイ１００とその周囲に配置される周辺回路１０２，１０３，１０４，２００を具備している。
【００２１】
メモリセルアレイ１００内には、複数のメモリセルが配置されている。周辺回路は、例えば、ワード線／セレクトゲート線ドライバ１０２、センスアンプ１０３及び制御回路１０４を有する。ワード線／セレクトゲート線ドライバ１０２は、メモリセルアレイ１００内に設けられた複数のワード線の動作を制御する。センスアンプ１０３は、選択されたメモリセルのデータをセンスする。制御回路１０４は、フラッシュメモリ全体の動作を制御する。
【００２２】
フラッシュメモリ５０内、例えば、制御回路１０４近傍に、抵抗素子領域２００が設けられ、この抵抗素子領域２００内に、複数の抵抗素子が設けられる。
【００２３】
図２乃至図８を用いて、メモリセルアレイ１００内及び抵抗素子領域２００内の構造について説明する。
【００２４】
図２乃至図４は、メモリセルアレイ１００の構造を示している。図２は、メモリセルアレイ１００の平面構造を図示している。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面構造を図示し、図４は図２のＩＶ−ＩＶ線に沿う断面構造を図示している。
【００２５】
図２に示すように、フラッシュメモリのメモリセルアレイ１００において、半導体基板１表面領域は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜が埋め込まれた素子分離領域ＳＴＩと、ｘ方向に隣接している２つの素子分離領域に挟み込まれたアクティブ領域ＡＡから構成されている。素子分離領域ＳＴＩとアクティブ領域ＡＡはｘ方向と直交するｙ方向に延びている。アクティブ領域ＡＡ上には、複数のメモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２が設けられる。
【００２６】
本実施形態において、アクティブ領域ＡＡ上には、ｙ方向に沿って直列接続された複数のメモリセルＭＣが配置され、その直列接続された複数のメモリセルＭＣの一端及び他端にそれぞれ接続された選択トランジスタＳＴ１，ＳＴ２が配置された構成となっている。以下では、直列接続された複数のメモリセルのことをメモリセルストリングと呼び、また、メモリセルストリングとその一端及び他端にそれぞれ接続された選択トランジスタＳＴ１，ＳＴ２のことをメモリセルユニットと呼ぶ。
【００２７】
ｘ方向に隣接している複数のメモリセルＭＣは、ｘ方向に延びているワード線ＷＬ１〜ＷＬｎにそれぞれ共通に接続されており、ｘ方向に隣接している選択トランジスタＳＴ１，ＳＴ２は、ｘ方向に延びている共通のセレクトゲート線ＳＧＤＬ，ＳＧＤＬにそれぞれ接続されている。また、１つのメモリセルユニットの一端には、ｙ方向に延びている１つのビット線ＢＬがビット線コンタクトＢＣを経由して接続され、メモリセルユニットの他端には、ソース線ＳＬがソース線コンタクトＳＣを経由して接続されている。
【００２８】
図３及び図４に示すように、メモリセルＭＣ（以下、メモリセルトランジスタと呼ぶ）はスタックゲート構造のＭＯＳ（Metal-Insulator-Semiconductor）トランジスタであり、メモリセルトランジスタＭＣのゲート構造はフローティングゲート電極３Ａとコントロールゲート電極５Ａとがゲート間絶縁膜４Ａを介して積層された構造となっている。
【００２９】
メモリセルトランジスタＭＣのゲート絶縁膜２Ａは、半導体基板１（アクティブ領域ＡＡ）表面上に設けられる。メモリセルトランジスタＭＣにおいて、このゲート絶縁膜２Ａはトンネル絶縁膜２Ａとして機能する。
【００３０】
フローティングゲート電極３Ａは、半導体基板１表面のトンネル絶縁膜２Ａ上に設けられている。このフローティングゲート電極３Ａは、メモリセルに書き込まれたデータを保持するための電荷蓄積層として機能し、例えば、ポリシリコン膜から構成されている。フローティングゲート電極３Ａとなるポリシリコン膜の不純物濃度は、メモリセルトランジスタＭＣのゲート電極に対する電圧印加時に、フローティングゲート電極３Ａのゲートの空乏化が生じないように、不純物濃度が高くされ、例えば、１０２０／ｃｍ３程度に設定されている。
【００３１】
ゲート間絶縁膜４Ａはフローティングゲート電極３Ａ上に設けられる。ゲート間絶縁膜４Ａには、例えば、ＯＮＯ（Oxide-Nitride-Oxide）膜や、酸化ハフニウムや酸化アルミニウムなどの高誘電体絶縁膜が用いられる。
【００３２】
ゲート間絶縁膜４Ａ上には、コントロールゲート電極５Ａが設けられている。このコントロールゲート電極５Ａは、低抵抗化のため、例えば、シリサイド膜が用いられている。但し、これに限定されるものではなく、ポリシリコン膜の単層構造や、ポリシリコン膜とこのポリシリコン膜上にシリサイド膜が積層された２層構造（ポリサイド構造）であってもよい。シリサイド膜としては、例えば、タングステンシリサイド膜（ＷＳｉ２）、モリブデンシリサイド膜（ＭｏＳｉ２）、コバルトシリサイド膜（ＣｏＳｉ２）、チタンシリサイド膜（ＴｉＳｉ２）及びニッケルシリサイド膜（ＮｉＳｉ２）などが用いられる。
【００３３】
コントロールゲート電極５Ａはワード線ＷＬとして機能し、上述のように、ｘ方向に隣接するメモリセルトランジスタ間で共有されている。そのため、図４に示すように、コントロールゲート電極５Ａは、フローティングゲート電極３Ａ上だけではなく、ゲート間絶縁膜４Ａを介して、素子分離絶縁領域ＳＴＩ内の素子分離絶縁膜８上にも設けられている。
【００３４】
素子分離絶縁膜８の上端は、フローティングゲート電極３Ａの上端よりも低い位置（半導体基板側）にあるため、フローティングゲート電極３Ａのｘ方向（チャネル幅方向）の側面が、ゲート間絶縁膜４Ａを介して、コントロールゲート電極５Ａにより覆われる構造となっている。そのため、フローティングゲート電極３Ａとコントロールゲート電極５Ａとの対向面が、フローティングゲート電極３Ａの上面に加え、その側面でも確保され、これによって、メモリセルトランジスタＭＣのカップリング比が向上される。
【００３５】
半導体基板１内には、メモリセルＭＣのソース／ドレイン領域として機能する拡散層７Ａ（以下、ソース／ドレイン拡散層と呼ぶ）が設けられている。この拡散層７Ａはｙ方向（チャネル長方向）に隣接するメモリセルトランジスタＭＣ間で共有されており、これによって、複数のメモリセルトランジスタＭＣの電流経路（チャネル）が直列接続される。
【００３６】
直列接続された複数のメモリセルトランジスタＭＣ（メモリセルストリング）の一端及び他端には、選択トランジスタＳＴ１，ＳＴ２がそれぞれ設けられている。
【００３７】
選択トランジスタＳＴ１，ＳＴ２は、メモリセルトランジスタＭＣと同時に形成される。そのため、選択トランジスタＳＴ１，ＳＴ２のゲート構造もメモリセルトランジスタＭＣと同様に、２つのゲート電極（導電層）３Ｂ，５Ｂが、ゲート間絶縁膜４Ｂを介して積層された構造となっている。但し、選択トランジスタＳＴ１，ＳＴ２においては、ゲート間絶縁膜４Ｂは開口部Ｐを有し、この開口部Ｐを介して、ゲート絶縁膜２Ｂ上のゲート電極３Ｂとゲート間絶縁膜４Ｂ上のゲート電極５Ｂとが接続されている。そして、選択トランジスタＳＴ１，ＳＴ２は、隣接するメモリセルトランジスタＭＣとソース／ドレイン拡散層７Ａを共有する。これによって、複数のメモリセルトランジスタＭＣと選択トランジスタＳＴ１，ＳＴ２とがｙ方向に直列接続され、１つのメモリセルユニットを構成する。
【００３８】
このメモリセルユニットのうち、メモリセルストリングのドレイン側に位置する選択トランジスタＳＴ１のソース／ドレイン拡散層７Ｄは、層間絶縁膜１０Ａ，１０Ｂ内に埋め込まれたビット線コンタクト部ＢＣ、配線層Ｍ０及びビアコンタクトＶ１を介して、ビット線ＢＬに接続される。また、メモリセルストリングのソース側に位置する選択トランジスタＳＴ２の拡散層７Ｓは、層間絶縁膜１０Ａ，１０Ｂに埋め込まれたソース線コンタクトＳＣを介して、ソース線ＳＬに接続される。ビット線ＢＬ、ソース線ＳＬ及び配線層Ｍ０は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）が用いられ、ビット線コンタクトＢＣ及びソース線コンタクトＳＣは、例えば、タングステン（Ｗ）やモリブデン（Ｍｏ）が用いられる。
【００３９】
図５乃至図８は、抵抗素子の構造を示している。図５は、抵抗素子の平面構造を図示している。図６は図５のＶＩ−ＶＩ線に沿う断面構造を図示している。また、図７は図５のＶＩＩ−ＶＩＩ線に沿う断面構造を図示し、図８は図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面構造を図示している。尚、ここでは、１つの抵抗素子を図示して説明するが、この数に限定されるものではない。
【００４０】
図５乃至図８に示すように、抵抗素子の抵抗層３０は所定の長さＬと幅Ｗを有し、第１絶縁膜２を介して、素子分離絶縁膜８０に取り囲まれた半導体基板１上に設けられている。抵抗層３０は、抵抗素子の抵抗体として機能する。抵抗層３０は、抵抗素子がメモリセルトランジスタＭＣと同時に形成されるため、メモリセルトランジスタＭＣのフローティングゲート電極３Ａと同じ材料（例えば、ポリシリコン）から構成される。この抵抗層３０は、膜厚Ｔ１を有している第１部分３１Ａ，３１Ｂと、膜厚Ｔ１より薄い膜厚Ｔ２を有している第２部分３２Ａとを含んでいる。尚、第１部分３１Ａ，３１Ｂの膜厚Ｔ１は、例えば、フローティングゲート電極３Ａの膜厚ＴＦＧと同じ膜厚である。図６に示す例では、抵抗層３０内に２つの第１部分３１Ａ，３１Ｂが設けられ、これらの２つの第１部分３１Ａ，３１Ｂ間に第２部分３２Ａが設けられている。
【００４１】
抵抗層３０上には、２つの導電層５０Ａ，５０Ｂが第２絶縁膜４０を介して設けられている。導電層５０は、メモリセルＭＣのコントロールゲート電極と同じ材料（例えば、シリサイド膜）から構成されている。  
抵抗層３上に設けられた導電層５０Ａ，５０Ｂは、第２絶縁膜４０内に設けられた開口部Ｑを介して、抵抗層３０と電気的に接続され、配線層Ｍ０と抵抗層３０とを接続するためのコンタクトとして機能する。このように、コンタクトとして機能する導電層５０Ａ，５０Ｂのことを、以下では、コンタクト層５０Ａ，５０Ｂと呼ぶ。コンタクト層５０Ａ，５０Ｂは、抵抗層３０のうち、第１部分３１Ａ，３１Ｂ上に設けられている。
【００４２】
抵抗層３０、コンタクト層５０Ａ，５０Ｂは層間絶縁膜１０Ａ，１０Ｂに覆われている。層間絶縁膜１０Ａ，１０Ｂ内には、コンタクトプラグＣＰが埋め込まれ、コンタクトプラグＣＰは、コンタクト層５０Ａ，５０Ｂに接続されている。コンタクトプラグＣＰは、例えば、タングステンやモリブデンから構成される。コンタクトプラグＣＰは、層間絶縁膜１２内の第１配線層Ｍ０に接続される。  
層間絶縁膜１０Ａは、２つのコンタクト層５０Ａ，５０Ｂ間に埋め込まれ、抵抗層３０の第２部分３２Ａ上面に接触している。
【００４３】
本発明の第１の実施形態に係る不揮発性半導体メモリとしてのフラッシュメモリは、抵抗素子の抵抗層３０が、膜厚Ｔ１を有する第１部分３１Ａ，３１Ｂと、膜厚Ｔ１より薄い膜厚Ｔ２の第２部分３２Ａとを含んでいることを特徴とする。
【００４４】
抵抗素子の抵抗値は、抵抗層３０の抵抗率ρ及び長さＬに比例し、抵抗層３０の断面積Ｓ１，Ｓ２に反比例する。断面積Ｓ１，Ｓ２は、抵抗層３０の膜厚Ｔ１，Ｔ２と幅Ｗとの積である。  
本実施形態においては、抵抗層３０の第２部分３２Ａの膜厚Ｔ２は、第１部分３１Ａ，３１Ｂの膜厚Ｔ１よりも薄いため、第２部分３０Ｂの断面積Ｓ２（＝Ｗ×Ｔ２）は、第１部分３０Ａの断面積Ｓ１（＝Ｗ×Ｔ１）よりも小さくなる。この結果として、第２部分３２Ａの抵抗値は、第１部分３１Ａ，３１Ｂの抵抗値よりも大きくなる。それゆえ、抵抗層３０Ａは、第１部分３１Ａ，３１Ｂと第２部分３０Ｂとが直列に接続された構成となっているので、抵抗層３０全体の抵抗値は向上する。  
このように、抵抗層３０が膜厚の薄い第２部分３２Ａを含むことで、抵抗層３０の長くせずとも、高い抵抗値が得られる。それゆえ、抵抗素子領域２００のサイズを小さくすることができ、チップサイズの縮小に貢献できる。
【００４５】
また、抵抗層３０の抵抗率ρは、抵抗層３０を構成する材料の不純物濃度で決定される。抵抗率ρを高くするためには、抵抗層の不純物濃度を低くしなければならない。不純物濃度の低い材料を用いて抵抗層３０とフローティングゲート電極３Ａとを同時に形成すると、フローティングゲート電極３Ａのゲートの空乏化が問題となる。  
フローティングゲート電極３Ａの空乏化を回避するとともに、抵抗層３０Ａの高抵抗化を図るために、フローティングゲート電極３Ａと抵抗層３０とをそれぞれ異なる材料を用いると、フローティングゲート電極３Ａと抵抗層３０とをそれぞれ異なる工程で形成しなければならず、製造工程が増加してしまう。
【００４６】
これに対して、本実施形態の抵抗素子は、フローティングゲート電極３Ａ及び抵抗層３０の不純物濃度を低くする代わりに、抵抗層３０の一部分の膜厚を薄くすることで、抵抗素子の抵抗値を高くしている。このため、フローティングゲート電極３Ａのゲートの空乏を防止できる不純物濃度の材料を用いて、フローティングゲート電極３Ａと抵抗層３０とを同時に形成できる。
【００４７】
このように、本実施形態の抵抗素子は、抵抗層３０の一部分（第２部分）３２Ａを薄膜化することによって、抵抗素子領域のサイズを大きくせずに、高い抵抗値を得ることができる。また、本実施形態の抵抗素子の抵抗値を高くするために、フローティングゲート電極のゲートの空乏化などメモリセルトランジスタに対して悪影響を与えることは無いので、メモリセルの特性を劣化させない。加えて、フラッシュメモリの製造工程数が増加することもない。
【００４８】
以上のように、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）によれば、不揮発性半導体メモリのチップサイズを縮小できる。
【００４９】
（ｂ）  製造方法  
図２乃至図１２を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の製造工程について、説明する。
【００５０】
はじめに、図９を用いて、本実施形態の不揮発性半導体メモリの製造工程について説明する。図９は、メモリセルアレイ１００及び抵抗素子領域２００の製造工程の一工程を説明するためのｙ方向に沿う断面図である。  
図９に示すように、メモリセルアレイ１００及び抵抗素子領域２００内の半導体基板１上に、例えば、熱酸化法により、メモリセルトランジスタのゲート絶縁膜となる絶縁膜２が形成される。  
そして、メモリセルトランジスタのフローティングゲート電極及び抵抗素子の抵抗層となる第１ポリシリコン膜３，３０が、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、メモリセルアレイ１００及び抵抗素子領域２００内の絶縁膜２上に形成される。ポリシリコン膜３，３０は、メモリセルアレイ１００と抵抗素子領域２００内に同時に形成されるため、同じ不純物濃度を有している。ポリシリコン膜３，３０の不純物濃度は、メモリセルトランジスタの動作時にフローティングゲート電極が空乏化しない不純物濃度であって、例えば、１０２０／ｃｍ３程度である。
【００５１】
次に、図１０乃至図１２を用いて、図９に続く製造工程について説明する。図１０は、メモリセルアレイ１００及び抵抗素子領域２００の製造工程の一工程を説明するためのｘ方向に沿う断面図である。また、図１１はメモリセルアレイ１００の製造工程の一工程を説明するためのｙ方向に沿う断面図であり、図１２は抵抗素子領域２００の製造工程の一工程を説明するためのｙ方向に沿う断面図である。
【００５２】
図１０乃至図１２に示すように、メモリセルアレイ１００及び抵抗素子領域２００の半導体基板１内に素子分離溝Ｚ１，Ｚ２が形成される。メモリセルアレイ１００内においては、所定のｘ方向のサイズのアクティブ領域ＡＡが複数形成されるように、例えば、フォトリソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法を用いて、半導体基板１内に複数の素子分離溝Ｚ１が形成される。
【００５３】
また、抵抗素子領域２００内においては、抵抗素子のｘ方向及びｙ方向のサイズ、つまり、抵抗層の幅Ｗ及び長さＬが所定のサイズになるように、素子分離溝Ｚ２が半導体基板１内に形成される。形成された素子分離溝Ｚ１，Ｚ２内に、素子分離絶縁膜８，８０が埋め込まれる。そして、メモリセルアレイ１００内に形成された素子分離膜８は、例えば、ポリシリコン膜３のｘ方向の側面が露出するまでエッチングされる。
【００５４】
続いて、メモリセルトランジスタのゲート間絶縁膜となる絶縁膜４が、メモリセルアレイ１００内及び抵抗素子領域２００内のポリシリコン膜３，３０上に、形成される。絶縁膜４は、例えば、ＯＮＯ膜や酸化ハフニウム膜や酸化アルミニウム膜など高誘電体絶縁膜が用いられる。尚、酸化シリコン膜や窒化シリコン膜の単層膜でもよい。また、メモリセルアレイ１００の選択トランジスタ形成領域において、この絶縁膜４に開口部Ｐが形成される。これと同時に、抵抗素子領域２００のコンタクト形成領域においても、絶縁膜（第２絶縁膜）４０に開口部Ｑが形成される。
【００５５】
メモリセルアレイ１００及び抵抗素子領域２００内において、絶縁膜４，４０上に、第２ポリシリコン膜（導電層）５，５０Ａ，５０Ｂが堆積され、さらに、レジストマスク９０Ａ，９０Ｂがポリシリコン膜５，５０上に形成される。そして、抵抗素子領域２００内において、レジストマスク９０Ｂは、ポリシリコン膜５０Ａ，５０Ｂを少なくとも２つの部分に分離するために、パターニングが施される。  
このレジストマスク９０Ｂをマスクとして、抵抗素子領域２００内の第２ポリシリコン膜５０Ａ，５０Ｂが、例えば、ＲＩＥ法を用いてエッチングされる。これによって、第２ポリシリコン膜５０Ａ，５０Ｂは２つの部分５０Ａ，５０Ｂに分断され、分離された２つの部分５０Ａ，５０Ｂが、それぞれコンタクト層となる。  
この際、抵抗素子領域２００内の絶縁膜４０と第１ポリシリコン膜３０も、レジストマスク９０Ｂをマスクに用いて、エッチングされる。これによって、形成されたコンタクト層５０Ａ，５０Ｂに対して自己整合的に、抵抗層となる第１ポリシリコン膜３０は、エッチングされない第１部分３１Ａ，３１Ｂと、エッチングにより薄膜化された第２部分３２Ａとを含んだ構造となる。エッチングされない第１部分３１Ａ，３１Ｂは膜厚Ｔ１を有し、エッチングされた第２部分３２Ａは、膜厚Ｔ１よりも薄い膜厚Ｔ２を有する。膜厚Ｔ１は、例えば、メモリセルアレイ１００内の第１ポリシリコン膜３の膜厚ＴＦＧと同じ膜厚である。  
尚、メモリセルアレイ１００内においては、第２ポリシリコン膜５及びその下層の膜は、レジストマスク９０Ａによって覆われているため、エッチングされない。
【００５６】
レジストマスク９０Ａ，９０Ｂを除去した後、新たなレジストマスクを形成し、図２乃至図８に示すように、メモリセルアレイ１００に対してゲート加工が実行され、メモリセルアレイ１００内には、所定のチャネル長のフローティングゲート電極３Ａとコントロールゲート電極５Ａ及び選択トランジスタのゲート電極３Ｂ，５Ｂとが形成される。そして、形成された積層ゲート３Ａ，５Ａ、３Ｂ，５Ｂをマスクとして、メモリセルアレイ１００の半導体基板１内に、メモリセルトランジスタＭＣ及び選択トランジスタＳＴ１、ＳＴ２のソース／ドレイン拡散層７Ａ，７Ｂ，７Ｃが、例えば、イオン注入法によって形成される。尚、このメモリセルアレイ１００に対するゲート加工及びソースドレイン拡散層の形成を行っている間、抵抗素子領域２００はレジストマスクによって覆われている。
【００５７】
メモリセルトランジスタＭＣ及び選択トランジスタＳＴ１，ＳＴ２を形成した後、層間絶縁膜１０Ａ，１０Ｂが、メモリセルアレイ１００及び抵抗素子領域２００内の半導体基板１上に堆積される。
【００５８】
ここで、コントロールゲート電極５Ａが、シリサイド膜の単層構造（フルシリサイド構造）、又は、シリサイド膜とポリシリコン膜との積層構造（ポリサイド構造）を有する場合には、層間絶縁膜１０Ａによって、積層ゲート３Ａ，５Ａ、３Ｂ，５Ｂの全体が覆われた後、コントロールゲート電極（ポリシリコン膜）５Ａ，５Ｂの上部が露出するように、層間絶縁膜１０Ａの上部が、例えばＲＩＥ法を用いて除去される。そして、露出したポリシリコン膜５Ａ，５Ｂ上に、例えば、コバルト（Ｃｏ）、タングステン（Ｗｉ）又はニッケル（Ｎｉ）のうちいずれか１つの金属が堆積され、所定の条件の加熱処理によるポリシリコンのシリサイド化が実行される。これによって、フルシリサイド構造又はポリサイド構造のコントロールゲート電極５Ｂが形成される。そして、ポリシリコンと反応しなかった金属膜が除去された後、層間絶縁膜１０Ｂが層間絶縁膜１０Ａ及びゲート電極５Ａ，５Ｂ上に形成される。このコントロールゲート電極５Ｂのシリサイド化は、例えば、抵抗素子領域２００に対しても同時に実行され、抵抗素子領域２００においては、コンタクト層５０Ａ，５０Ｂがシリサイド化される。
【００５９】
半導体基板１上に堆積された層間絶縁膜１０Ａ，１０Ｂ内に、コンタクトホールが形成され、このコンタクトホール内に、ビット線コンタクトＢＣ、ソース線コンタクトＳＣ及びコンタクトプラグＣＰが埋め込まれる。
【００６０】
そして、メモリセルアレイ１００内においては、ビット線コンタクトＢＣに配線層Ｍ０が接続され、ソース線コンタクトＳＣにソース線ＳＬがそれぞれ接続される。また、抵抗素子領域２００内においては、コンタクトプラグＣＰに、配線層Ｍ０が接続される。
【００６１】
さらに、第１層間絶縁膜１０Ａ，１０Ｂ上に、第２層間絶縁膜１１が形成される。第２層間絶縁膜１１内に形成されたコンタクトホール内に、ビアコンタクトＶ１が埋め込まれ、このビアコンタクトＶ１に、ビット線ＢＬが接続される。  
以上の工程によって、本実施形態に係るフラッシュメモリが完成する。
【００６２】
本実施形態においては、抵抗素子領域２００内の第２ポリシリコン膜５０Ａ，５０ＢをＲＩＥ法を用いて２つのコンタクト層５０Ａ，５０Ｂに分離する際に、抵抗素子領域２００内の第１ポリシリコン膜３０の一部もエッチングし、第１ポリシリコン膜３０の第１部分３１Ａ，３１Ｂの膜厚Ｔ１よりも薄い膜厚Ｔ２を有する第２部分３２Ａを形成する。
【００６３】
これによって、第２部分３２Ａの断面積が、第１部分３１Ａ，３１Ｂの断面積よりも小さくなり、第２部分３２Ａの抵抗値が第１部分３１Ａ，３１Ｂの抵抗値よりも大きくなる。つまり、抵抗層（第１ポリシリコン膜３０）全体の抵抗値が増加する。
【００６４】
それゆえ、本実施形態によれば、メモリセルトランジスタのフローティングゲート電極３Ａにゲートの空乏化が生じないように、フローティングゲート電極及び抵抗層となるポリシリコン膜３，３０の不純物濃度を高く（抵抗率を低く）しても、抵抗層３０の薄膜化によって抵抗層３０の抵抗値を大きくできる。
【００６５】
また、本実施形態によれば、フローティングゲート電極３Ａ及び抵抗層３０となる第１ポリシリコン膜を同時に形成でき、さらに、抵抗層３０内の第２部分３２Ａの形成工程（抵抗層の薄膜化）は、コンタクト層５０Ａ，５０Ｂの形成工程（第２ポリシリコン膜の分離）と同時に行われるので、製造工程の増加も生じない。
【００６６】
したがって、本発明の第１の実施形態で述べた製造方法によって、チップサイズの小さい不揮発性半導体メモリを提供できる。
【００６７】
（２）  第２の実施形態  
図１３及び図１４を用いて、本発明の第２の実施形態について、説明する。尚、第１の実施形態と同一部材については同じ符号を付し、その部材の説明は必要に応じて説明する。また、メモリセルアレイ１００内の構造は、図２乃至図４と同じ構造であるため、本実施形態での説明は省略する。
【００６８】
図１３は、本実施形態の不揮発性半導体メモリの抵抗素子のｙ方向に沿う断面構造を図示している。本実施形態のｘ方向に沿う断面構造は、図７及び図８に示す構造と同じである。  
図１３に示すように、本実施形態の抵抗素子の抵抗層３０は、複数の第２部分３２Ａ，３２Ｂを有している。より具体的な抵抗層３０の構造は、抵抗層３０の一端及び他端の２つの第１部分３１Ａ，３１Ｂに加え、さらに、両端の第１部分３１Ａ，３１Ｂの間にもう１つの第１部分３１Ｃが設けられ、これらの３つの第１部分３１Ａ，３１Ｂ，３１Ｃ間の各々に第２部分３２Ａ，３２Ｂが設けられている。つまり、本例においては、抵抗層３０は、２つの第２部３２Ａ，３２Ｂを含んでいる。
【００６９】
抵抗層３０が含む複数の第１部分３１Ａ，３１Ｂ，３１Ｃのうち、コンタクト層５０Ａ，５０Ｂとそれぞれ接続される第１部分３１Ａ，３１Ｂを除いた第１部分３１Ｃ上には、第２絶縁膜４０を介して、導電層５０Ｃが設けられている。導電層５０Ｃは、コントロールゲート電極５Ａ及びコンタクト層５０Ａ，５０Ｂと同じ材料から構成される。
【００７０】
導電層５０Ｃは、第１の実施形態で述べた製造工程において、第２部分３２Ａ，３２Ｂを形成する際にコンタクト層５０Ａ，５０Ｂから分離された電気的に機能しないダミー層である。以下、導電層５０Ｃのように、電気的な機能を有しない導電層のことを、ダミー層５０Ｃと呼ぶ。複数の第２部分３２Ａ，３２Ｂは、コンタクト層５０Ａ，５０Ｂ及びダミー層５０Ｃに対して、自己整合的に形成されている。
【００７１】
また、図１４に示すように、抵抗層３０は、３つ以上の第２部分３２Ａ，３２Ｂ，３２Ｃ，３２Ｄを含んでいても良い。この場合、第２部分３２Ａ〜３２Ｄの形成工程は、コンタクト層５０Ａ，５０Ｂの形成工程（導電層の分離）と同時に実行されるため、第１部分３１Ｃ，３１Ｄ，３１Ｅ及び第１部分３１Ｃ，３１Ｄ，３１Ｅ上のダミー層５０Ｃの個数も増加する。
【００７２】
本実施形態においては、抵抗層３０が、第１部分３１Ａ〜３１Ｅの膜厚Ｔ１よりも薄い膜厚Ｔ１を有する第２部３２Ａ〜３２Ｄを複数個含むことで、本実施形態の抵抗素子は、第１の実施形態の抵抗素子よりも高い抵抗値を得られる。  
また、本実施形態のように、第２部分３２Ａ，３２Ｂの個数を増減させたり、或いは、第２部分３２Ａ〜３２Ｄのｙ方向のサイズを変えたりすることで、抵抗素子の抵抗値を、フラッシュメモリの安定した動作を確保するための所定の抵抗値に調整できる。
【００７３】
さらに、本実施形態の抵抗素子において、その製造方法は、第１の実施形態で述べた製造工程と実質的に同じであって、複数の第２部分３２Ａ〜３２Ｄを抵抗層３０内に形成しても、エッチングする箇所が増加するのみで、その形成工程は、第１の実施形態の図１２に示す製造工程によって一度に実行できる。また、本実施形態においては、抵抗素子形成領域内のマスクパターンの変更、つまり、抵抗層３０をエッチングする箇所の開口パターンの数又はサイズの変更のみでよく、抵抗素子の形状（長さ）の変更に伴ってマスクパターンのレイアウトを大きく変更するようなマスクの再設計の必要はない。
【００７４】
したがって、本発明の第２の実施形態の不揮発性半導体メモリによれば、第１の実施形態と同様に、不揮発性半導体メモリのチップサイズを小さくできる。これに加えて、本発明の第２の実施形態の不揮発性半導体メモリによれば、不揮発性半導体メモリの動作を安定化できる。さらには、不揮発性半導体メモリの生産効率を向上できる。
【００７５】
（３）  第３の実施形態  
図１５を用いて、本発明の第３の実施形態に係る不揮発性半導体メモリについて、説明する。尚、第１及び第２の実施形態に係る不揮発半導体メモリと同一の部材に関しては、同一の符号を付し、詳細な説明は必要に応じて行う。また、メモリセルアレイ１００内の構造においても、図２乃至図４と同じ構造であるため、本変形例での詳細な説明は省略する。
【００７６】
図１５は、本実施形態の不揮発性半導体メモリの抵抗素子のｙ方向に沿う断面構造を図示している。本実施形態のｘ方向に沿う断面構造は、図７及び図８に示す構造と同じである。  
本実施形態の抵抗素子において、抵抗層３０が含む第１部分３１Ａ，３１Ｂは、コンタクト層５０Ａ，５０Ｂ直下に設けられるのみで、これら２つの第１部分３１Ａ，３１Ｂ間の全体が、第２部分３２Ａとなっている。
【００７７】
この結果、本実施形態の抵抗素子の抵抗値は、第１及び第２の実施形態で述べた抵抗素子の抵抗値よりも高くなる。
【００７８】
それゆえ、本実施形態のように、フローティングゲート電極と同じ材料から構成される抵抗層３０において、その両端に第１部分３１Ａ，３２Ｂを設け、２つの第１部分３１Ａ，３１Ｂの間の全体を第２部分３２Ａとし、第２部分３２Ａのｙ方向の寸法を長くすることで、抵抗素子の抵抗値を向上できる。
【００７９】
また、この構造は、図１２に示す工程において、コンタクト層となる部分以外の絶縁膜４０上の導電層を除去するようにレジストマスク９０Ｂにパターニングを施して、コンタクト層５０Ａ，５０Ｂの形成とともに、抵抗層３０の一部をエッチングして、第１部分３１Ａ，３１Ｂの膜厚Ｔ１よりも薄い膜厚Ｔ２を有する第２部分３２Ａを形成すればよい。それゆえ、製造工程の増加及び複雑化は生じず、レイアウトの大きな変更を伴うマスクの再設計を行う必要もない。
【００８０】
したがって、本発明の第３の実施形態によれば、第１及び第２の実施形態と同様に、不揮発性半導体メモリのチップサイズを小さくできる。また、本発明の第３の実施形態によれば、第２の実施形態と同様に、不揮発性半導体メモリの生産効率を向上できる。
【００８１】
（４）  変形例  
図１６を用いて、本発明の実施形態の変形例に係る不揮発性半導体メモリについて、説明する。尚、第１乃至第３の実施形態に係る不揮発半導体メモリと同一の部材に関しては、同一の符号を付し、詳細な説明は必要に応じて行う。また、メモリセルアレイ１００内の構造においても、図２乃至図４と同じ構造であるため、本変形例での詳細な説明は省略する。
【００８２】
図１６は、本発明の実施形態の変形例の抵抗素子を示している。
【００８３】
図１６に示すように、抵抗素子の抵抗層３０を、メモリセルトランジスタのゲート絶縁膜（トンネル絶縁膜）２Ａの膜厚よりも厚い膜厚を有する絶縁膜２０上に設けてもよい。
【００８４】
図１６に示す抵抗素子は、抵抗層３０をゲート絶縁膜と同時に形成される薄い絶縁膜２０を介して半導体基板１上に設けた場合と比較して、半導体基板１と抵抗層３０との間に発生する寄生容量を低減できる。
【００８５】
尚、本変形例においては、半導体基板１内に絶縁膜２０をゲート絶縁膜２の形成とは別の工程で形成した後に、フローティングゲート電極及び抵抗層となる第１ポリシリコン膜３が、メモリセルアレイ１００内のゲート絶縁膜２上及び抵抗素子領域２００内の絶縁膜２０上に、同時に形成される。この後の工程は、上述と同じ工程を用いて、メモリセルトランジスタ及び抵抗素子が形成される。
【００８６】
以上のように、本発明の実施形態の変形例によれば、本発明の第１乃至第３の実施形態と同様に、不揮発性半導体メモリのチップサイズを小さくできる。また、本発明の実施形態の変形例によれば、寄生容量の低減により、不揮発性半導体メモリの動作を安定化できる。
【００８７】
３．  その他  
本発明の実施形態によれば、不揮発性半導体メモリのチップサイズを小さくできる。
【００８８】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８９】
【図１】フレッシュメモリの全体構成を示す図。
【図２】メモリセルアレイの構造を示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】第１の実施形態に係る抵抗素子の構造を示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】図５のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】第１の実施形態の製造工程の一工程を示す断面図。
【図１０】第１の実施形態の製造工程の一工程を示す断面図。
【図１１】第１の実施形態の製造工程の一工程を示す断面図。
【図１２】第１の実施形態の製造工程の一工程を示す断面図。
【図１３】第２の実施形態に係る抵抗素子の構造を示す断面図。
【図１４】第２の実施形態に係る抵抗素子の構造を示す断面図。
【図１５】第３の実施形態に係る抵抗素子の構造を示す断面図。
【図１６】変形例に係る抵抗素子の構造を示す断面図。
【符号の説明】
【００９０】
１：半導体基板、２Ａ：トンネル絶縁膜、２Ｂ：ゲート絶縁膜、３Ａ：フローティングゲート電極、４Ａ，４Ｂ：ゲート間絶縁膜、５Ａ：コントロールゲート電極、２Ｂ：ゲート絶縁膜、３Ｂ，５Ｂ：ゲート電極、８：素子分離絶縁膜、１０Ａ，１０Ｂ，１１：層間絶縁膜、２，２０：第１絶縁膜、３０：抵抗層、３１Ａ〜３１Ｅ：第１部分、３２Ａ〜３２Ｄ：第２部分、４０，４０Ｃ：第２絶縁膜、５０Ａ，５０Ｂ：コンタクト層、５０Ｃ；ダミー層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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