(57)【要約】【課題】製造コストを抑えつつ、ガードリングに接するＰＮ接合部の耐圧の向上を図る。【解決手段】半導体基板１０の表面にＮ−型半導体層１１を形成し、その上層にＰ型半導体層１２を形成する。Ｐ型半導体層１２上には、絶縁膜１３を形成する。その後、絶縁膜１３からＮ−型半導体層１１の厚さ方向の途中に至る複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃを形成する。これらの複数の溝は、そのうち互いに隣接する２つの溝において、電子デバイスに近い側、即ちアノード電極１４に近い側の溝は、該溝よりも外側の他方の溝よりも浅く形成される。その後、第１の溝１７Ａ内、第２の溝１７Ｂ内、第３の溝１７Ｃ内に、絶縁材料１８が充填される。その後、半導体基板１０及びその上層に積層された各層からなる積層体をダイシングラインＤＬに沿ってダイシングする。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板に形成された半導体層と、該半導体層に形成された電子デバイスと、前記電子デバイスを囲んで前記半導体層に形成されたガードリングと、を備え、
前記ガードリングは、前記電子デバイスを囲んで前記半導体層に形成された複数の環状の溝と、各溝内に充填された絶縁材料を含み、各溝の深さは互いに異なることを特徴とする半導体装置。
【請求項２】
互いに隣接する２つの前記溝において、前記電子デバイスに近い側の前記溝は、該溝よりも外側の他方の前記溝よりも浅く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
互いに隣接する２つの前記溝において、前記電子デバイスに近い側の前記溝は、該溝よりも外側の他方の前記溝よりも深く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁材料は、少なくとも各溝内における前記半導体層を覆って、各溝内の一部又は全体を埋め込むと共に各溝の外側へ延在していることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板に半導体層を形成する工程と、
前記半導体層に電子デバイスを形成する工程と、
前記半導体層に、互いに異なる深さを有して前記電子デバイスを囲む複数の環状の溝を形成する工程と、
各溝内に絶縁材料を充填して、前記電子デバイスを囲むガードリングを形成する工程と、
前記ガードリングの外側の領域に画定されたダイシングラインに沿って前記半導体基板及び前記半導体層をダイシングする工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
互いに隣接する２つの前記溝において、前記電子デバイスに近い側の前記溝は、該溝よりも外側の他方の前記溝よりも浅く形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
互いに隣接する２つの前記溝において、前記電子デバイスに近い側の前記溝は、該溝よりも外側の他方の前記溝よりも深く形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記絶縁材料は、少なくとも各溝内の前記半導体層を覆って、各溝内の一部又は全体を埋め込むと共に各溝の外側へ延在するように形成されることを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記半導体層に複数の前記溝を形成する工程は、ボッシュプロセスを含むことを特徴とする請求項５乃至請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
半導体層に形成された複数の電子デバイスと、各電子デバイスの境界に沿って延びて前記半導体層に形成された素子分離層と、を備え、
前記素子分離層は、各電子デバイスの境界に沿って延びて前記半導体層に形成された複数の溝と、各溝内に形成された絶縁材料を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体装置の１つとして、大電力用のメサ型ダイオードが知られている。従来例によるメサ型ダイオードについて図８を参照して説明する。
【０００３】
Ｎ＋型の半導体基板１１０の表面にＮ−型半導体層１１１が形成されている。Ｎ−型半導体層１１１の表面にはＰ型半導体層１１２が形成され、Ｐ型半導体層１１２上には、絶縁膜１１３が形成されている。また、Ｐ型半導体層１１２と電気的に接続されたアノード電極１１４が形成されている。
【０００４】
また、Ｐ型半導体層１１２の表面からＮ−型半導体層１１１に到達するメサ溝１１７が形成されている。メサ溝１１７は、Ｎ−型半導体層１１１よりも深く形成され、その底部はＮ＋型の半導体基板１１０の中に位置している。メサ溝１１７の幅Ｗ７は例えば５０μｍ〜１００μｍであり、その深さは例えば約１００μｍである。メサ溝１１７内には、その側壁を覆って、絶縁材料１１８が充填されている。このメサ溝１１７は、いわゆるガードリングとして機能する。メサ型ダイオードは、メサ溝１１７によって囲まれて、メサ型の構造を有している。また、半導体基板１１０の裏面にはカソード電極（不図示）が形成されている。
【０００５】
なお、メサ型の半導体装置については、例えば特許文献１に記載されている。
【特許文献１】特許第３９８５５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したメサ型ダイオードでは、メサ溝１１７内に絶縁材料１１８を充填する際、絶縁材料１１８は、メサ溝１１７の底部近傍には必要以上に堆積される一方で、メサ溝１１７の側壁のうち、Ｎ−型半導体層１１１及びＰ型半導体層１１２のＰＮ接合部及びその近傍の領域１１７Ｃでは、所望の厚さよりも薄く形成されてしまう。これにより、ガードリングとして機能するメサ溝１１７内のＰＮ接合部における耐圧が低下するという問題が生じていた。
【０００７】
これに対処するため、メサ溝１１７の側壁におけるＰＮ接合部及びその近傍の領域１１７Ｃに、最終的に充分な厚さを有した絶縁材料１１８が形成されるように、絶縁材料を充填する工程を数回繰り返す方法が考えられる。
【０００８】
しかし、この方法では、工程が煩雑となって加工時間が長大化するばかりでなく、絶縁材料１１８を、所望の精度を以って安定的に形成することが困難となる。さらに、メサ溝１１７に充填される絶縁材料１１８の量が本来必要とされる量よりも著しく増加するという問題があった。結果としてメサ型ダイオードの製造コストが増大していた。
【課題を解決するための手段】
【０００９】
本発明の主な特徴は以下の通りである。本発明の半導体装置は、半導体基板と、該半導体基板に形成された半導体層と、該半導体層に形成された電子デバイスと、電子デバイスを囲んで半導体層に形成されたガードリングと、を備え、ガードリングは、電子デバイスを囲んで半導体層に形成された複数の環状の溝と、各溝内に充填された絶縁材料を含み、各溝の深さは互いに異なることを特徴とする。
【００１０】
また、本発明の半導体装置は、上記構成において、互いに隣接する２つの溝において、電子デバイスに近い側の溝は、該溝よりも外側の他方の溝よりも浅く形成されていることを特徴とする。
【００１１】
あるいは、本発明の半導体装置は、上記構成において、互いに隣接する２つの溝において、電子デバイスに近い側の溝は、該溝よりも外側の他方の溝よりも深く形成されていることを特徴とする。
【００１２】
また、本発明の半導体装置は、上記構成において、絶縁材料は、各溝内における半導体層を覆って、各溝内の一部又は全体を埋め込むと共に各溝の外側へ延在していることを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、半導体基板に半導体層を形成する工程と、半導体層に電子デバイスを形成する工程と、半導体層を覆って、互いに幅が異なり電子デバイスを囲む複数の環状の開口部を有したレジスト層を形成する工程と、半導体層に、互いに異なる深さを有して電子デバイスを囲む複数の環状の溝を形成する工程と、各溝内に絶縁材料を充填して、電子デバイスを囲むガードリングを形成する工程と、ガードリングの外側の領域に画定されたダイシングラインに沿って半導体基板及び半導体層をダイシングする工程と、を含むことを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、上記溝を形成する工程では、互いに隣接する２つの溝において、電子デバイスに近い側の溝は、該溝よりも外側の他方の溝よりも浅く形成されることを特徴とする。
【００１５】
あるいは、本発明の半導体装置の製造方法は、上記溝を形成する工程では、互いに隣接する２つの溝において、電子デバイスに近い側の溝は、該溝よりも外側の他方の溝よりも深く形成されることを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、絶縁材料は、各溝内の半導体層を覆って、各溝内の一部又は全体を埋め込むと共に各溝の外側へ延在するように形成されることを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、上記半導体層に複数の溝を形成する工程において、ボッシュプロセスが含まれることを特徴とする。
【００１８】
また、本発明の半導体装置は、半導体層に形成された複数の電子デバイスと、各電子デバイスの境界に沿って半導体層に形成された素子分離層と、を備え、素子分離層は、各電子デバイスの境界に沿って半導体層に形成された複数の溝と、各溝内に形成された絶縁材料を含むことを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置、半導体装置及びその製造方法によれば、絶縁材料が被覆性良く溝内に充填されることから、複数の環状の溝からなるガードリングにおいて、そのＰＮ接合部の耐圧を向上させることができ、あるいは、素子分離層を構成する溝内のＰＮ接合部の耐圧を向上させることができる。
【００２０】
また、従来例のような絶縁材料の充填の繰り返し工程が必要ないため、上記のようなガードリング又は素子分離層を形成する工程を、従来例に比して簡略化できるばかりでなく、ガードリング等を構成する各溝に充填される絶縁材料の量を極力少なくできる。また、従来例のように絶縁材料を充填する際の精度や安定性を憂慮する必要がない。結果として、製造コストの増大を抑えることができる。
【００２１】
さらに、本発明の半導体装置及びその製造方法において、ガードリングを構成する複数の溝が、電子デバイスに近づくに従って、段々と浅く形成される場合、順バイアス時に、ガードリングの下方において、順方向電流を流すことができる領域を充分に確保することができる。
【００２２】
また、該複数の溝が、電子デバイスに近づくに従って、段々と深く形成される場合、逆バイアス時に、最も内側の溝によって、空乏層が半導体層からダイシングラインに沿った切断面のダメージ層にまで到達することを防ぐことができる。これにより、半導体層と該ダメージ層との間にリーク電流が生じることを抑止できる。
【発明を実施するための最良の形態】
【００２３】
本発明の第１の実施形態による半導体装置及びその製造方法について、半導体装置がメサ型ダイオードである場合を例として説明する。図１、図２、図４、図６及び図７は、本実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。図１及び図２は、複数のメサ型ダイオードが形成される半導体ウェハのうち、１つのメサ型ダイオードが形成される予定の領域を中心に図示している。図４、図６、図７は、図１及び図２のダイシングラインＤＬ近傍を部分的に拡大して示している。
【００２４】
また、図３及び図５は、本発明の実施形態によるメサ型ダイオード及びその製造方法を示す平面図であり、複数のメサ型ダイオードが形成される予定の領域のうち、その一部を示している。図３のＸ−Ｘ線に沿った断面は図１及び図２の断面図に対応しており、図５のＹ−Ｙ線に沿った断面は図４、図６、及び図７の断面図に対応している。
【００２５】
図１に示すように、例えば単結晶からなるＮ＋型の半導体基板１０を準備する。この半導体基板１０には、例えばリン等のＮ型不純物が高濃度で拡散されている。次に、この半導体基板１０の表面に、半導体層をエピタキシャル成長させることで、低濃度のＮ型半導体層、即ちＮ−型半導体層１１を形成する。なお、Ｎ−型半導体層１１は、上記以外にも、半導体基板１０の表面に不純物が拡散されてなる不純物拡散領域であってもよい。その後、Ｎ−型半導体層１１の表面に、例えばボロン等のＰ型不純物を拡散することで、Ｐ型半導体層１２を形成する。これにより、Ｎ−型半導体層１１とＰ型半導体層１２との界面には、ＰＮ接合部が形成される。上記構成において、半導体基板１０、Ｎ−型半導体層１１、Ｐ型半導体層１２の全体の厚さは、例えば約２００μｍである。
【００２６】
次に、図２に示すように、Ｐ型半導体層１２の表面に、例えば熱酸化法やＣＶＤ法によって、シリコン酸化膜等の絶縁膜１３を形成する。その後、マスクを用いて絶縁膜１３の一部に対してエッチングを行い、絶縁膜１３にＰ型半導体層１２の一部を露出する開口部１３Ａを設ける。この開口部１３ＡはダイシングラインＤＬに囲まれる領域であって、メサ型ダイオードが形成される予定の領域の一部に形成される。
【００２７】
次に、絶縁膜１３の開口部１３Ａを通してＰ型半導体層１２と接続するアノード電極１４を形成する。アノード電極１４は、アルミニウム等の導電材料からなり、スパッタリング法や蒸着法等により形成される。一方、半導体基板１０の裏面には、アノード電極１４と同様の方法で、アルミニウム等の導電材料からなるカソード電極１５が形成される。アノード電極１４の配置は、図３の平面図のようになる。ここで、アノード電極１４とその近傍の領域では、その下層の各層からなる電子デバイス、即ちＮ−型半導体層１１とＰ型半導体層１２とのＰＮ接合部を含んだダイオードが構成される。
【００２８】
次に、図４に示すように、絶縁膜１３上に、複数の開口部を有したレジスト層１６を形成する。レジスト層１６の複数の開口部は、アノード電極１４の端とダイシングラインＤＬとの間の領域に配置される。これらの開口部の数は限定されないが、図の例では、複数の開口部が、第１の開口部１６Ａ、第２の開口部１６Ｂ、第３の開口部１６Ｃの３つの開口部である場合について説明する。
【００２９】
レジスト層１６の複数の開口部、即ち第１の開口部１６Ａ、第２の開口部１６Ｂ、第３の開口部１６Ｃは、そのうち互いに隣接する２つ開口部において、アノード電極１４に近い側の開口部は、該開口部よりも外側の他方の開口部よりも狭い幅を有している。即ち、第１の開口部１６Ａの幅Ｗ１は第２の開口部１６Ｂの幅Ｗ２よりも狭く、第２の開口部１６Ｂの幅Ｗ２は第３の開口部１６Ｃの幅Ｗ３よりも狭い（Ｗ１＜Ｗ２＜Ｗ３）。開口部の数が上記と異なる場合においても、それらの幅の関係は上記と同様である。
【００３０】
そして、このレジスト層１６をマスクとして、まず絶縁膜１３をエッチング除去して、続いて、好ましくは、所定の条件下でのボッシュプロセスを行うことによって、Ｐ型半導体層１２、及びＮ−型半導体層１１の厚さ方向の途中に至る領域をエッチングして、第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃを形成する。このボッシュプロセスは、異方性ドライエッチングを行うエッチングステップと、異方性ドライエッチングにより形成された溝の側壁に保護膜を形成する保護膜形成ステップとを繰り返し行うプロセスである。
【００３１】
第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃの平面的な配置関係は図５のようになる。即ち、第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃは、この順で、アノード電極１４から外側に向かって、３重の環状の溝として形成される。
【００３２】
なお、図の例では、形成される複数の溝は３つであるものとしたが、これに限定されず、レジスト層１６の開口部の数に対応して、２つ又は４つ以上であってもよい。また、これらの溝の形成は、ボッシュプロセス以外の方法、例えば、圧力環境を好適に制御して行われる異方性エッチング工程によって行われてもよい。
【００３３】
図４及び図５に示すように、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃは、そのうち互いに隣接する２つの溝において、アノード電極１４に近い側の溝は、該溝よりも外側の他方の溝よりも浅く形成される。即ち、第１の溝１７Ａは第２の溝１７Ｂよりも浅く、第２の溝１７Ｂは第３の溝１７Ｃよりも浅い。溝の数が上記と異なる場合においても、それらの溝の深さの関係は上記と同様である。
【００３４】
ここで、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃの深さについて、全体的な断面構成としてみると、これらの複数の溝は、アノード電極１４に近づくに従って、段々と浅くなっている。
【００３５】
このような第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃの深さの関係は、エッチング時のマスクとして用いたレジスト層１６の第１の開口部１６Ａ、第２の開口部１６Ｂ、及び第３の開口部１６Ｃの各幅Ｗ１，Ｗ２，Ｗ３の大小関係を反映したものであり、いわゆるマイクロローディング効果によって得られるものである。そのため、複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃを、複雑な工程を必要とせずに、一度のエッチング工程で形成することが可能となり、製造コストの増大を抑止できる。
【００３６】
具体的には、上記効果を得る構成として、第１の溝１７Ａの幅Ｗ１、第２の溝１７Ｂの幅Ｗ２、及び第３の溝１７Ｃの幅Ｗ３は、それぞれ、約３μｍ、約５μｍ、約１０μｍであることが好ましい。この場合、各溝の間隔Ｗ４は約５μｍとすることができる。第１の溝１７Ａから第３の溝１７Ｃに至る領域の全体の幅Ｗ５は、従来例のメサ溝１１７の幅Ｗ７、即ち約５０μｍ〜約１００μｍよりも小さくできる。
【００３７】
また、この場合の第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃの各深さは、それぞれ、約５μｍ〜約１０μｍ、約１５μｍ〜約２０μｍ、約３０μｍ〜約４０μｍの範囲とすることができる。ここで、最も深い第３の溝１７Ｃの深さは、半導体基板１０とＮ−型半導体層１１との境界近傍まで至ることが好ましい。
【００３８】
このような第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃの各幅及び各深さは、上記ボッシュプロセスを行うことによって、他の方法に比して確実に実現することができる。
【００３９】
次に、図６に示すように、第１の溝１７Ａ内、第２の溝１７Ｂ内、及び第３の溝１７Ｃ内に絶縁材料１８を充填する。絶縁材料１８は、第１の溝１７Ａ内、第２の溝１７Ｂ内、及び第３の溝１７Ｃ内において、Ｐ型半導体層１２とＮ−型半導体層１１とのＰＮ接合部及びその近傍の領域を覆って、各溝の一部又は全体を埋め込むと共に、絶縁膜１３の一部上に延びるように形成される。
【００４０】
この絶縁材料１８は、例えばポリイミド系の有機材料からなり、印刷法等の塗布法、あるいは他の方法によって形成される。これ以外にも、絶縁材料１８は、例えばシリコン酸化膜、シリコン窒化膜等の無機膜や無機材料からなり、ＣＶＤ法、あるいは他の方法によって形成されるものであってもよい。
【００４１】
なお、図の例では、絶縁材料１８は各溝の全体が絶縁材料１８によって完全に埋め込まれた状態を示している。
【００４２】
さらに言えば、絶縁材料１８が有機材料からなる場合、その有機材料は硬化の際に収縮するため、成膜条件によっては、各溝の開口部近傍で窪みが生じる場合があり、各溝の一部が絶縁材料１８によって埋め込まれることになる。ただし、この場合においても、各溝内におけるＰ型半導体層１２とＮ−型半導体層１１とのＰＮ接合部及びその近傍の領域は、絶縁材料１８に充分に覆われている。
【００４３】
これらの第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃの各幅と各深さは、上述したように、いずれも従来例のメサ溝に比して小さい。そのため、第１の溝１７Ａ内、第２の溝１７Ｂ内、及び第３の溝１７Ｃ内におけるＰ型半導体層１２とＮ−型半導体層１１とのＰＮ接合部及びその近傍の領域では、絶縁材料１８の被覆性が従来例に比して向上する。
【００４４】
また、好ましくは、絶縁膜１３上の絶縁材料１８は、第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃの全体を覆うようにして連続的に形成され、その両端のうち一方の端は、第１の溝１７Ａよりもアノード電極１４に近い側に延びており、他方の端は、第３の溝１７ＣよりもダイシングラインＤＬに近い側に延びている。
【００４５】
こうして、ダイオードとして構成された電子デバイスを囲んで、絶縁材料１８が充填された複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃからなるガードリングが形成される。
【００４６】
その後、半導体基板１０及びその上層に積層された各層からなる積層体を、ダイシングラインＤＬに沿ってダイシングすることにより、複数のメサ型ダイオードに分離する。
【００４７】
このメサ型ダイオードに形成されたガードリングによれば、第１の溝１７Ａ内、第２の溝１７Ｂ内、及び第３の溝１７Ｃ内において、従来例のように、Ｐ型半導体層１２とＮ−型半導体層１１とのＰＮ接合部及びその近傍の領域で絶縁材料１８の被覆が不足することはなくなる。従って、上記ガードリングにおけるＰＮ接合部の耐圧の低下を抑止できる。
【００４８】
また、そのようなガードリングを形成する際に、従来例のように、ガードリングを構成するメサ溝のＰＮ接合部に絶縁材料を厚く形成するべく、絶縁材料の充填工程を繰り返す必要がない。従って、工程の煩雑化と加工時間の長大化を回避できるばかりでなく、容易に所望の精度を以って安定的に絶縁材料を形成することが可能となる。
【００４９】
また、本実施形態の複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、及び第３の溝１７Ｃの各幅及び各深さは、従来例のメサ溝に比して小さいため、全ての溝に充填される絶縁材料の量は、従来例のメサ溝に充填される絶縁材料の量よりも著しく少なくなる。結果として、メサ型ダイオードの製造コストを従来例に比して小さく抑えることができる。
【００５０】
また、本実施形態のガードリングを構成する溝の端、即ち最も外側の第３の溝１７Ｃの端と、ダイシングラインＤＬとの距離Ｗ６は、図８に示した従来例のガードリングを構成するメサ溝１１７の端とそのダイシングラインＤＬとの距離Ｗ８よりも大きくできる。これは、第１の溝１７Ａから第３の溝１７Ｃに至る領域の全体の幅Ｗ５は、従来例のメサ溝の幅Ｗ７に比して小さくできるためである。これにより、本実施形態のメサ型ダイオードでは、第３の溝１７Ｃの外側の端部の強度が従来例に比して高くなるため、外部から加わる機械的な衝撃に対する耐性が高くなる。また、幅Ｗ５と幅Ｗ７との差分だけ、１つのチップであるメサ型ダイオードの平面的な大きさを、従来例に比して小さくすることができる。
【００５１】
また、本実施形態のガードリングでは、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃは、アノード電極１４に近づくに従って、段々と浅くなっている。従って、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃの各底部の下方では、アノード電極１４にカソード電極１５よりも高い電圧を印加してＰＮ接合部へ順バイアスを印加した際に、アノード電極１４からカソード電極１５に向かって順方向電流を流すことができる領域を充分に確保することができる。この順方向電流を流すことができる領域は、メサ型ダイオードの外周に沿って一巡して存在しているため、カソード電極１５から取り出せる電流の増加に大きく寄与する。
【００５２】
また、カソード電極１５にアノード電極１４よりも高い電圧を印加してＰＮ接合部に逆バイアスを印加した際には、空乏層が、Ｎ−型半導体層１１から半導体基板１０に広がり、さらには、ダイシングラインＤＬに沿った切断面のダメージ層にまで延びようとする。仮に、空乏層がＮ−半導体層１１から上記ダメージ層にまで到達すれば、Ｎ−半導体層１１と上記ダメージ層との間にリーク電流が生じることが知られている。これに対して、本実施形態のガードリングの最も外側の溝、即ち最も大きな幅と深さを有した第３の溝１７Ｃによって、空乏層がＮ−半導体層１１からダイシングラインＤＬに沿った切断面のダメージ層にまで到達することを防ぐことができる。これにより、逆バイアス時における上記リーク電流を抑止することができる。
【００５３】
なお、上記実施形態のガードリングを構成する複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃは、それらの深さに関して、上記と逆の順序で配置されてもよい。この場合について、本発明の第２の実施形態として、図７を参照して説明する。図７は、本実施形態によるメサ型ダイオード及びその製造方法を示す断面図であり、図６と同じ領域を示している。
【００５４】
本実施形態では、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃは、そのうち互いに隣接する２つの溝において、アノード電極１４に近い側の溝は、該溝よりも外側の他方の溝よりも深く形成される。即ち、第１の溝１７Ａは第２の溝１７Ｂよりも深く、第２の溝１７Ｂは第３の溝１７Ｃよりも深い。溝の数は上記と異なってもよく、その場合においても、それらの溝の深さの関係は上記と同様である。絶縁材料１８は、第１の実施形態と同様に、第１の溝１７Ａ内、第２の溝１７Ｂ内、第３の溝１７Ｃ内に充填されると共に、それらの溝の外側に延びて形成される。
【００５５】
この場合、溝の形成に用いられるレジスト層１６には、第１の開口部１６Ａ、第２の開口部１６Ｂ、及び第３の開口部１６Ｃが、それらの幅に関して上記と逆の順序で配置される。他の構成及び工程については第１の実施形態と同様である。
【００５６】
本実施形態のガードリングでは、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃは、全体的な断面構成としては、アノード電極１４に近づくに従って、段々と深くなっている。
【００５７】
従って、第１の実施形態と比べると、順バイアス時には、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃの各底部の下方において、アノード電極１４からカソード電極１５に向かって順方向電流を流すことができる領域は小さくなる。
【００５８】
しかし、一方で、逆バイアス時には、最もダイオードに近い溝が、最も大きな幅と深さを有した第１の溝１７Ａであるため、第１の実施形態に比して確実に、空乏層がダイシングラインＤＬに沿った切断面のダメージ層に向かって広がることを防ぐことができる。即ち、逆バイアス時には、第１の実施形態に比して確実にリーク電流を抑止することができる。これ以外については、第１の実施形態と同様の効果を得ることができる。
【００５９】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。
【００６０】
例えば、上記第１及び第２の実施形態では、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃは、Ｎ−型半導体層１１の厚さ方向の途中まで形成されるものとしたが、本発明は、これに限定されず、各溝の一部又は全てがＮ−型半導体層１１より深く形成される場合についても適用される。
【００６１】
また、上記第１及び第２の実施形態では、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃは、全体的な断面構成としては、アノード電極１４に近づくに従って、段々と浅く、又は深く形成されているが、本発明はこれに限定されない。即ち、第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃの各深さは、互いに異なるものであれば、必ずしも段々と浅く、又は深くなるものでなくともよい。
【００６２】
また、上記第１及び第２の実施形態における、Ｎ＋型の半導体基板１０、Ｎ−型半導体層１１、Ｐ型半導体層１２について、それぞれの導電型を逆にしてもよい。
【００６３】
また、上記第１及び第２の実施形態ではメサ型ダイオードを一例として説明したが、本発明は他の半導体装置についても適用される。例えば、本発明は、メサ型バイポーラトランジスタ，メサ型ＭＯＳＦＥＴ，メサ型ＩＧＢＴ，メサ型サイリスタ等にも適用することができる。例えば、メサ型バイポーラトランジスタの場合は、Ｐ型半導体層１２の表面にさらにＮ型半導体層を設けることでＮＰＮ型のバイポーラトランジスタ構造を得ることができる。
【００６４】
あるいは、図示しないが、本発明は、半導体基板に半導体層が形成され、該半導体層に複数の電子デバイス（ダイオードに限らない）が形成された半導体装置に対して適用されてもよい。この構成では、半導体層に、各電子デバイスの境界に沿って延びる素子分離層が形成される。この素子分離層は、上記第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃに絶縁材料１８が形成されたガードリングと同様の構成を有している。ただし、各溝の幅又は各深さは、全て同じであっても、互いに異なるものであってもよい。
【００６５】
この素子分離層を形成するには、図示しないが、まず、半導体層に、各電子デバイスの境界に沿って延びるようにして、上記第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃと同様の複数の溝を、上記と同様の工程によって形成し、その後、各溝に有機材料又は無機材料からなる絶縁材料を形成すればよい。
【００６６】
また、このような複数の溝から成る素子分離膜では、複数の溝全体の幅は従来の素子分離層の溝の幅よりも小さくなるため、半導体装置の平面的なサイズを極力小さくすることができる。
【００６７】
さらに、上述したような半導体基板に溝を形成し、その溝内に絶縁材料を形成するものに限らず、従来のＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されていた素子分離膜に代わるものでもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図２】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図３】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す平面図である。
【図４】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図５】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す平面図である。
【図６】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図７】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図８】従来例によるメサ型ダイオードの断面図である。
【符号の説明】
【００６９】
１０，１１０  半導体基板            １１，１１１  Ｎ−型半導体層
１２，１１２  Ｐ型半導体層          １３，１１３  絶縁膜
１３Ａ  開口部                      １４，１１４  アノード電極
１５  カソード電極                  １６Ａ  第１の開口部
１６Ｂ  第２の開口部                １６Ｃ  第３の開口部
１７Ａ  第１の溝                    １７Ｂ  第２の溝
１７Ｃ  第３の溝                    １８，１１８  絶縁材料
１１７  メサ溝
ＤＬ  ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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