(57)【要約】【課題】サブワードラインを接地端子に連結するためのＮＭＯＳトランジスタの個数を減らしてレイアウトを単純化させ、半導体メモリのサイズを縮小し得る半導体メモリを提供する。【解決手段】グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１が入力端子に連結され、プリデコーディング信号Ｐ０〜Ｐ３が電源端子に連結され、出力端子が第１〜第８サブワードラインＳＷＬ０〜ＳＷＬ７にそれぞれ連結される第１〜第４サブワードライン駆動器ＳＷＬＤ１０１〜ＳＷＬＤ１０４、ＳＷＬＤ２０１’〜ＳＷＬＤ２０４’と、同一のプリデコーディング信号が入力される隣接したサブワードライン駆動器の出力端子に連結されたサブワードライン間に連結され、プリデコーディング信号により制御される複数のトランジスタＮＭ１０１〜ＮＭ１０３，ＮＭ２０１〜ＮＭ２０３と、から第１，第２サブワードライン駆動部２００，３００’が構成される。【選択図】図３
2010027205.tif 000002
【特許請求の範囲】
【請求項１】
ワードライン信号及びローデコーディング信号によって特定のサブワードラインを駆動する信号を出力する複数のサブワードライン駆動器を持つ、第１サブワードライン駆動部及び第２サブワードライン駆動部と、
前記第１及び第２サブワードライン駆動部の出力信号によって特定のメモリセルを選択して、ビットラインを介してデータを格納または出力するメモリセルアレイが一つの単位で交番して配列されているサブワードライン駆動回路とを備えた半導体メモリにおいて、
前記第１及び第２サブワードライン駆動部は、ローデコーダーによるワードライン信号を入力端子に連結して、前記ローデコーダーによるデコーディング信号を電源端子に連結し、サブワードラインに出力端子を連結するインバータで構成された複数のサブワードライン駆動器で構成され、
前記サブワードライン駆動器は、同一のデコーディング信号が入力され、他のグローバルワードラインイネーブル信号が入力される隣接した前記ワードラインドライバの出力端のサブワードラインとの間に、前記サブワードライン駆動器に入力されるデコーディング信号の反転信号によって制御されるトランジスタを含み、
前記他のグローバルワードラインイネーブル信号のラインは、前記メモリセルアレイで互いに交差して配列されることを特徴とするサブワードライン駆動回路を備えた半導体メモリ。
【請求項２】
第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む上部サブワードライン駆動器グループと、
第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む下部サブワードライン駆動器グループとを含む第１サブワードライン駆動部と、
前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む上部サブワードライン駆動器グループと、
前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む下部サブワードライン駆動器グループとを含む第２サブワードライン駆動部と、
を含み、
前記第１及び第２サブワードライン駆動部それぞれの上部サブワードライン駆動器グループと、下部サブワードライン駆動器グループに含まれたサブワードライン駆動器の中で、同一のデコーディング信号が入力され、互いに異なるグローバルワードラインイネーブル信号が印加される隣接したワードライン駆動器の出力端の間に連結されるトランジスタを含み、それぞれのトランジスタはそれぞれ連結されているサブワードライン駆動器に印加されるプリデコーディング信号の反転信号によって制御されることを特徴とするサブワードライン駆動回路とを備えることを特徴とする半導体メモリ。
【請求項３】
第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第１プリデコーディング信号または接地電位を第１サブワードラインに提供する第１サブワードライン駆動器と、
前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第２プリデコーディング信号または接地電位を第３サブワードラインに提供する第２サブワードライン駆動器と、
第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第１プリデコーディング信号または接地電位を第６サブワードラインに提供する第３サブワードライン駆動器と、
前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第２プリデコーディング信号または接地電位を第８サブワードラインに提供する第４サブワードライン駆動器とを含む第１サブワードライン駆動部と、
前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第２サブワードラインに提供する第１サブワードライン駆動器と、
前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第４サブワードラインに提供する第２サブワードライン駆動器と、
前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第５サブワードラインに提供する第３サブワードライン駆動器と、
前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第７サブワードラインに提供する第４サブワードライン駆動器とを含む第２サブワードライン駆動部と、
前記第１サブワードライン及び接地電位の間に提供され、反転された第１プリデコーディング信号に応じて動作する第１スイッチング素子と、
前記第３及び第４サブワードラインの間に提供され、反転された第２プリデコーディング信号に応じて動作する第２スイッチング素子と、
前記第８サブワードラインに提供され、前記反転された第１プリデコーディング信号に応じて動作する第３スイッチング素子と、
前記第２サブワードライン及び接地電位の間に提供され、反転された第４プリデコーディング信号に応じて動作する第４スイッチング素子と、
前記第４及び第５サブワードラインの間に提供され、反転された第３プリデコーディング信号に応じて動作する第５スイッチング素子と、
前記第７サブワードラインに提供され、前記反転された第４プリデコーディング信号に応じて動作する第６スイッチング素子とを含む半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係るもので、詳しくは、レイアウトを単純化させ、サイズを縮小し得る半導体メモリに関するものである。
【背景技術】
【０００２】
一般に、半導体メモリにおいては、入力されるアドレス信号をデコーディングするデコーダと、該デコーダの出力信号により特定のメモリセルにデータを格納し、または、格納されたデータをビットラインを通して出力するようにサブワードラインを駆動するサブワードライン駆動回路と、を包含して構成される。このようなサブワードライン駆動回路を包含した半導体メモリを、図面を用いて説明する。尚、本明細書では、８本のサブワードラインを包含する半導体メモリを例に挙げて説明する。
【０００３】
即ち、従来の半導体メモリは、図４に示したように、上位（high significant）のローアドレス信号がプリデコーディングされて生成された上位プリデコーディング信号Ｐ４〜Ｐｘを外部から入力し、第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１を出力するローデコーダ１０と、前記反転された第１，第２グローバルワードラインイネーブル信号ＧＷＬＢ０，ＧＷＬＢ１、並びに下位（lowsignificant）のローアドレス信号がプリデコーディングされて生成された第１，第２下位プリデコーディング信号Ｐ０，Ｐ１及びそれらが反転された第１，第２下位プリデコーディング信号ＰＢ０，ＰＢ１を外部から入力し、第１，第２下位プリデコーディング信号Ｐ０，Ｐ１の電圧または接地電圧を所定のサブワードラインに選択的に出力する第１サブワードライン駆動部２０と、前記第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１並びに下位（low significant）のローアドレス信号がプリデコーディングされて生成された第３，第４下位プリデコーディング信号Ｐ２，Ｐ３及びそれらが反転された第３，第４下位プリデコーディング信号ＰＢ２，ＰＢ３を外部から入力し、第３，第４下位プリデコーディング信号Ｐ２，Ｐ３の電圧または接地電圧を所定のサブワードラインに選択的に出力する第２サブワードライン駆動部３０と、それら第１，第２サブワードライン駆動部２０，３０から出力される信号の電圧により所定のサブワードラインがイネーブルされ、各ビットラインを介してデータを格納し、または格納されたデータを出力する複数個のメモリセルからなるメモリセルアレイ４０と、を包含して構成されていた。
【０００４】
半導体メモリは、前記第１，第２サブワードライン駆動部２０，３０及びメモリセルアレイ４０が１つの単位として構成され、必要に応じて複数の単位が連結されて構成される。
【０００５】
このような第１，第２サブワードライン駆動部２０，３０及びメモリセルアレイ４０を、図５に基づいて説明する。第１サブワードライン駆動部２０は、第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１及び反転された第１，第２下位プリデコーディング信号ＰＢ０，ＰＢ１により、第１，第２下位プリデコーディング信号Ｐ０，Ｐ１の電圧または接地電圧を各サブワードラインＳＷＬ０，ＳＷＬ２，ＳＷＬ４，ＳＷＬ６に選択的に出力する第１〜第４サブワードライン駆動器ＳＷＬＤ１１〜ＳＷＬＤ１４を包含して構成される。
【０００６】
前記第１サブワードライン駆動器ＳＷＬＤ１１は、第１グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０がゲート端子に印加され、第１下位プリデコーディング信号Ｐ０がソース端子に印加される第１ＰＭＯＳトランジスタＰＭ１１と、該第１ＰＭＯＳトランジスタＰＭ１１のゲート端子及びドレイン端子にゲート端子及びドレイン端子がそれぞれ連結され、ソース端子は接地された第１ＮＭＯＳトランジスタＮＭ１１−１と、ゲート端子に第１下位プリデコーディング信号の反転信号ＰＢ０が印加され、ドレイン端子がサブワードラインＳＷＬ０に連結され、ソース端子が接地された第２ＮＭＯＳトランジスタＮＭ１１−２と、を包含して構成される。ここで、第１ＰＭＯＳトランジスタＰＭ１１及び第１ＮＭＯＳトランジスタＮＭ１１−１はインバータを構成し、それらの互いに連結されたドレイン端子はサブワードラインＳＷＬ０に連結される。
【０００７】
前記各第２〜第４サブワードライン駆動器ＳＷＬＤ１２〜ＳＷＬＤ１４も前記第１サブワードライン駆動器ＳＷＬＤ１１と同様に構成され、第１グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０または第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ１、並びに第１下位プリデコーディング信号Ｐ０及びその反転信号ＰＢ０または第２下位プリデコーディング信号Ｐ１及びその反転信号ＰＢ１によりそれぞれ制御されて、第１，第２下位プリデコーディング信号Ｐ０，Ｐ１の電圧または接地電圧をサブワードラインＳＷＬ２，ＳＷＬ４，ＳＷＬ６にそれぞれ選択的に出力する。
【０００８】
前記第２サブワードライン駆動部３０は、前記第１サブワードライン駆動部２０と同様に構成される。ここで、第１〜第４サブワードライン駆動器ＳＷＬＤ２１〜ＳＷＬＤ２４は、前記第１サブワードライン駆動部２０の第１〜第４サブワードライン駆動器ＳＷＬＤ１１〜ＳＷＬＤ１４と同様に構成され、第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１並びに第３，第４下位プリデコーディング信号Ｐ２，Ｐ３及びそれらの反転信号ＰＢ２，ＰＢ３によりそれぞれ制御されて、第３，第４下位プリデコーディング信号Ｐ２，Ｐ３の電圧または接地電圧をサブワードラインＳＷＬ１，ＳＷＬ３，ＳＷＬ５，ＳＷＬ７に選択的に出力する。
【０００９】
前記メモリセルアレイ４０は、前記第１，第２サブワードライン駆動部２０，３０の各サブワードライン駆動器ＳＷＬＤ１１〜ＳＷＬＤ１４，ＳＷＬＤ２１〜ＳＷＬＤ２４にそれぞれ連結されたサブワードラインＳＷＬ０〜ＳＷＬ７とビットラインＢＬ０〜ＢＬ３との交点にメモリセルがそれぞれ連結されて構成される。
【００１０】
ここで、前記サブワードライン駆動器の数は、メモリセルの個数、即ち、サブワードラインの本数の増加に伴って増加される。このように構成された従来の半導体メモリの動作について説明すると、次のようである。
【００１１】
先ず、上位プリデコーディング信号Ｐ４〜Ｐｘがローデコーダ１０に入力されると、該ローデコーダ１０はデコーディングを行って、第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１を出力する。
【００１２】
一方、第１〜第４下位プリデコーディング信号Ｐ０〜Ｐ３及びそれらの反転信号ＰＢ０〜ＰＢ３は、第１，第２サブワードライン駆動部２０，３０に印加される。
【００１３】
例えば、サブワードラインＳＷＬ０を活性化させるときには、ローデコーダ１０から出力された第１グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０がローレベルとなり、第１プリデコーディング信号Ｐ０がハイレベルになって、第１サブワードライン駆動部２０の第１サブワードライン駆動器ＳＷＬＤ１１からサブワードラインＳＷＬ０にハイレベルの第１プリデコーディング信号Ｐ０が出力され、サブワードラインＳＷＬ０に連結されたメモリセルアレイ４０のメモリセルに対して、ビットラインＢＬ０またはビットラインＢＬ２を経由してデータをリードまたはライトする動作が可能になる。
【００１４】
その他の第２〜第４下位プリデコーディング信号Ｐ１〜Ｐ３の反転信号ＰＢ１〜ＰＢ３は全部ハイレベルであるため、サブワードライン駆動器ＳＷＬＤ１２，ＳＷＬＤ２１，ＳＷＬＤ２２の各第２ＮＭＯＳトランジスタＮＭ１２−２，ＮＭ２１−２，ＮＭ２２−２がターンオンされて、サブワードラインＳＷＬ１〜ＳＷＬ３は接地端子に連結され、各サブワードラインＳＷＬ１〜ＳＷＬ３に連結されたメモリセルアレイ４０の各メモリセルに格納されたデータは維持される。
【００１５】
また、第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ１はハイレベルであるため、第１〜第４下位プリデコーディング信号Ｐ０〜Ｐ３に拘わらず、サブワードラインＳＷＬ４〜ＳＷＬ７に連結された各サブワードライン駆動器ＳＷＬＤ１３，ＳＷＬＤ１４，ＳＷＬＤ２３、ＳＷＬＤ２４の各ＮＭＯＳトランジスタＮＭ１３−１，ＮＭ１４−１，ＮＭ２３−１，ＮＭ２４−１により、サブワードラインＳＷＬ４〜ＳＷＬ７は接地端子に連結されるので、それらサブワードラインＳＷＬ４〜ＳＷＬ７に連結されたメモリセルアレイ４０の各メモリセルに格納されたデータは維持される。
【００１６】
このように、前記第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１及び第１〜第４下位プリデコーディング信号Ｐ０〜Ｐ３の論理レベルを選択して印加させると、所望のサブワードラインを選択してイネーブルさせることができるので、メモリセルアレイ４０のうちの所望のメモリセルを選択してデータをライトまたはリードすることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
然るに、このような従来の半導体メモリにおいては、各サブワードライン駆動部２０，３０が、サブワードラインＳＷＬ０〜ＳＷＬ７を接地端子に連結するためのＮＭＯＳトランジスタＮＭ１１−２，・・・，ＮＭ２４−２を各サブワードラインＳＷＬ０〜ＳＷＬ７毎に備えているため、レイアウトが複雑になって半導体メモリのサイズが大きくなるという不都合な点があった。
【００１８】
本発明は、このような従来の課題に鑑みてなされたもので、サブワードラインを接地端子に連結するためのＮＭＯＳトランジスタの数を減らしてレイアウトを単純化し、半導体メモリのサイズを縮小し得る半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１９】
このような目的を達成するため、本発明の請求項１に係る半導体メモリは、ワードライン信号及びローデコーディング信号によって特定のサブワードラインを駆動する信号を出力する複数のサブワードライン駆動器を持つ、第１サブワードライン駆動部及び第２サブワードライン駆動部と、前記第１及び第２サブワードライン駆動部の出力信号によって特定のメモリセルを選択して、ビットラインを介してデータを格納または出力するメモリセルアレイが一つの単位で交番して配列されているサブワードライン駆動回路とを備えた半導体メモリにおいて、前記第１及び第２サブワードライン駆動部は、ローデコーダーによるワードライン信号を入力端子に連結して、前記ローデコーダーによるデコーディング信号を電源端子に連結し、サブワードラインに出力端子を連結するインバータで構成された複数のサブワードライン駆動器で構成され、前記サブワードライン駆動器は、同一のデコーディング信号が入力され、他のグローバルワードラインイネーブル信号が入力される隣接した前記ワードラインドライバの出力端のサブワードラインとの間に、前記サブワードライン駆動器に入力されるデコーディング信号の反転信号によって制御されるトランジスタを含み、前記他のグローバルワードラインイネーブル信号のラインは、前記メモリセルアレイで互いに交差して配列されることを特徴とするサブワードライン駆動回路を備えて構成される。
【００２０】
また、本発明の請求項２に係る半導体メモリは、第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む上部サブワードライン駆動器グループと、第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む下部サブワードライン駆動器グループとを含む第１サブワードライン駆動部と、前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む上部サブワードライン駆動器グループと、前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした複数のプリデコーディング信号または接地電位を複数のサブワードラインにそれぞれ提供するサブワードライン駆動器を含む下部サブワードライン駆動器グループとを含む第２サブワードライン駆動部と、を含み、前記第１及び第２サブワードライン駆動部それぞれの上部サブワードライン駆動器グループと、下部サブワードライン駆動器グループに含まれたサブワードライン駆動器の中で、同一のデコーディング信号が入力され、互いに異なるグローバルワードラインイネーブル信号が印加される隣接したワードライン駆動器の出力端の間に連結されるトランジスタを含み、それぞれのトランジスタはそれぞれ連結されているサブワードライン駆動器に印加されるプリデコーディング信号の反転信号によって制御されることを特徴とするサブワードライン駆動回路とを備えて構成される。
【００２１】
また、本発明の請求項３に係る半導体メモリは、第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第１プリデコーディング信号または接地電位を第１サブワードラインに提供する第１サブワードライン駆動器と、前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第２プリデコーディング信号または接地電位を第３サブワードラインに提供する第２サブワードライン駆動器と、第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第１プリデコーディング信号または接地電位を第６サブワードラインに提供する第３サブワードライン駆動器と、前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした前記第２プリデコーディング信号または接地電位を第８サブワードラインに提供する第４サブワードライン駆動器とを含む第１サブワードライン駆動部と、前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第２サブワードラインに提供する第１サブワードライン駆動器と、前記第２グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第４サブワードラインに提供する第２サブワードライン駆動器と、前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第４プリデコーディング信号または接地電位を第５サブワードラインに提供する第３サブワードライン駆動器と、前記第１グローバルワードラインイネーブル信号に応答して、ローアドレス信号をプリデコーディングした第３プリデコーディング信号または接地電位を第７サブワードラインに提供する第４サブワードライン駆動器とを含む第２サブワードライン駆動部と、前記第１サブワードライン及び接地電位の間に提供され、反転された第１プリデコーディング信号に応じて動作する第１スイッチング素子と、前記第３及び第４サブワードラインの間に提供され、反転された第２プリデコーディング信号に応じて動作する第２スイッチング素子と、前記第８サブワードライン及び接地電位の間に提供され、前記反転された第１プリデコーディング信号に応じて動作する第３スイッチング素子と、前記第２サブワードライン及び接地電位の間に提供され、反転された第４プリデコーディング信号に応じて動作する第４スイッチング素子と、前記第４及び第５サブワードラインの間に提供され、反転された第３プリデコーディング信号に応じて動作する第５スイッチング素子と、前記第７サブワードライン及び接地電位の間に提供され、前記反転された第４プリデコーディング信号に応じて動作する第６スイッチング素子とを含む。
【発明の効果】
【００２２】
本発明に係る半導体メモリは、サブワードラインを接地端子に連結するＮＭＯＳトランジスタの個数を従来の構成におけるＮＭＯＳトランジスタの個数より削減できるため、半導体メモリの面積を縮小し、集積度を向上し得るという効果がある。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る半導体メモリを示したブロック図である。
【図２】図１の第１，第２サブワードライン駆動部２００，３００及びメモリセルアレイ４００の第１実施形態を示した回路図である。
【図３】図１の第１，第２サブワードライン駆動部２００，３００及びメモリセルアレイ４００の第２実施形態を示した回路図である。
【図４】従来の半導体メモリを示したブロック図である。
【図５】図４の第１，第２サブワードライン駆動部２０，３０及びメモリセルアレイ４０を示した回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態に対し、図面を用いて説明する。本発明に係る半導体メモリの第１実施形態は、図１に示したように、上位（high significant）のロー（row）アドレス信号がプリデコーディングされた上位プリデコーディング信号Ｐ４〜Ｐｘを外部から入力して、相補なワードラインイネーブル信号としてのグローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１を出力するローデコーダ１００と、前記第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１並びに外部から入力された下位（low significant）のローアドレス信号がプリデコーディングされたデコーディング信号である第１，第２下位プリデコーディング信号Ｐ０，Ｐ１及びその反転信号ＰＢ０，ＰＢ１により、第１，第２下位プリデコーディング信号Ｐ０，Ｐ１の電圧または接地電圧を第１，第３，第６，第８サブワードラインＳＷＬ０，ＳＷＬ２，ＳＷＬ５，ＳＷＬ７に選択的に出力する第１サブワードライン駆動部２００と、前記第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１並びに外部から入力された下位のローアドレス信号がプリデコーディングされたデコーディング信号である第３，第４下位プリデコーディング信号Ｐ２，Ｐ３及びその反転信号ＰＢ２，ＰＢ３により、第３，第４下位プリデコーディング信号Ｐ２，Ｐ３の電圧または接地電圧を第２，第４，第５，第７サブワードラインＳＷＬ１，ＳＷＬ３，ＳＷＬ４，ＳＷＬ６に選択的に出力する第２サブワードライン駆動部３００と、複数個のメモリセルを有し、第１，第２サブワードライン駆動部２００，３００により所定のサブワードラインが活性化され、活性化されたサブワードラインに接続するメモリセルに対してデータを格納し、または該格納されたデータを出力するメモリセルアレイ４００と、を包含して構成されている。
【００２５】
ここで、前記第１，第２サブワードライン駆動部２００，３００及びメモリセルアレイ４００は１つの単位とされ、メモリセルアレイ４００の両側に２つのサブワードライン駆動部２００．３００がそれぞれ配置されて構成されており、必要に応じて複数の単位が連結されて半導体メモリが構成される。
【００２６】
このような第１，第２サブワードライン駆動部２００，３００及びメモリセルアレイ４００を、図２を用いて説明する。第１サブワードライン駆動部２００は、反転された第１，第２グローバルワードラインイネーブル信号ＧＷＬＢ０，ＧＷＬＢ１により第１、第２下位プリデコーディング信号Ｐ０、Ｐ１の電圧または接地電圧を第１，第３，第６，第８サブワードラインＳＷＬ０，ＳＷＬ２，ＳＷＬ５，ＳＷＬ７に選択的に出力する第１〜第４サブワードライン駆動器ＳＷＬＤ１０１〜ＳＷＬＤ１０４と、反転された第１下位プリデコーディング信号ＰＢ０または第２下位プリデコーディング信号ＰＢ１がゲート端子に印加され、サブワードラインに連結される第１〜第３ＮＭＯＳトランジスタＮＭ１０１，ＮＭ１０２，ＮＭ１０３と、を包含して構成されている。
【００２７】
具体的には、第１ＮＭＯＳトランジスタＮＭ１０１は、ソース端子は接地され、ドレイン端子は第１サブワードラインＳＷＬ０に連結され、ゲート端子には第１下位プリデコーディング信号の反転信号ＰＢ０が印加されるように構成され、第２ＮＭＯＳトランジスタＮＭ１０２のドレイン端子及びソース端子は第３，第６サブワードラインＳＷＬ２、ＳＷＬ５にそれぞれ連結され、ゲート端子には第２下位プリデコーディング信号の反転信号ＰＢ１が印加されるように構成され、第３ＮＭＯＳトランジスタＮＭ１０３は、ソース端子は接地され、ドレイン端子は第８サブワードラインＳＷＬ７に連結され、ゲート端子には第１下位プリデコーディング信号の反転信号ＰＢ０が印加されるように構成される。
【００２８】
ここで、第１ＮＭＯＳトランジスタＮＭ１０１及び第３ＮＭＯＳトランジスタＮＭ１０３の各ソース端子がそれぞれ接地端子に連結されるのは、メモリセルアレイ４００の両端部のメモリセルに接続される第１，第８サブワードラインＳＷＬ０，ＳＷＬ７にそれぞれ連結するからである。尚、第１サブワードライン駆動部２００内のサブワードライン駆動器及びＮＭＯＳトランジスタは、必要に応じて個数を増加して連結することができる。
【００２９】
前記第１サブワードライン駆動器ＳＷＬＤ１０１は、反転された第１グローバルワードラインイネーブル信号ＧＷＬＢ０がゲート端子に印加され、ドレイン端子は第１サブワードラインＳＷＬ０に連結され、ソース端子に第１下位プリデコーディング信号Ｐ０が印加されるＰＭＯＳトランジスタＰＭ１１１と、該ＰＭＯＳトランジスタＰＭ１１１のゲート端子にゲート端子が連結され、ドレイン端子が前記ＰＭＯＳトランジスタＰＭ１１１のドレイン端子に連結されて第１サブワードラインＳＷＬ０に連結され、ソース端子が接地されたＮＭＯＳトランジスタＮＭ１１１と、から構成されて、インバータの役割を行う。ＰＭＯＳトランジスタＰＭ１１１及びＮＭＯＳトランジスタＮＭ１１１のゲート端子の接続点が入力端子となり、ドレイン端子の接続点が出力端子となり、ＰＭＯＳトランジスタＰＭ１１１のソース端子が電源端子となる。
【００３０】
前記第２〜第４サブワードライン駆動器ＳＷＬＤ１０２〜ＳＷＬＤ１０４も前記第１サブワードライン駆動器ＳＷＬＤ１０１と同様に構成され、第１グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１により前記第１，第２下位プリデコーディング信号Ｐ０，Ｐ１の電圧または接地電圧を第３，第６，第８サブワードラインＳＷＬ２，ＳＷＬ５，ＳＷＬ７にそれぞれ選択的に出力する。
【００３１】
前記第２サブワードライン駆動部３００は、前記第１サブワードライン駆動部２００と同様に、第１〜第４サブワードライン駆動器ＳＷＬＤ２０１〜ＳＷＬＤ２０４及び第１〜第３ＮＭＯＳトランジスタＮＭ２０１〜ＮＭ２０３を備えて構成され、第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１により、第３，第４下位プリデコーディング信号Ｐ２，Ｐ３の電圧または接地電圧を第２，第４，第５，第７サブワードラインＳＷＬ１，ＳＷＬ３，ＳＷＬ４，ＳＷＬ６に選択的に出力する。第１〜第３ＮＭＯＳトランジスタＮＭ２０１〜ＮＭ２０３も、前記第１〜第３ＮＭＯＳトランジスタＮＭ２０１〜ＮＭ２０３と同様に構成され、第３下位プリデコーディング信号の反転信号ＰＢ２または第４下位プリデコーディング信号の反転信号ＰＢ３がゲート端子に印加されて、サブワードラインに連結される。
【００３２】
このように構成された本発明に係る半導体メモリの第１実施形態の動作を説明する。具体的には、第１サブワードラインＳＷＬ０を活性化する場合について説明する。
【００３３】
先ず、上位のローアドレス信号がプリデコーディングされて生成された複数の上位プリデコーディング信号Ｐ４〜Ｐｘがローデコーダ１００に入力されると、該ローデコーダ１００はデコーディングを行って第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１を出力する。
【００３４】
一方、下位のローアドレス信号がプリデコーディングされた第１〜第４下位プリデコーディング信号Ｐ０〜Ｐ３は第１，第２サブワードライン駆動部２００，３００に印加される。
【００３５】
このとき、前記ローデコーダ１００から出力された第１グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０はローレベルになり、前記第１プリデコーディング信号Ｐ０はハイレベルになるので、ＰＭＯＳトランジスタＰＭ１１１はターンオンし、第１プリデコーディング信号の反転信号ＰＢ０はローレベルになるため、第１ＮＭＯＳトランジスタＮＭ１０１はターンオフされて第１サブワードラインＳＷＬ０が活性化され、第１サブワードラインＳＷＬ０に連結されたメモリセルアレイ４００のメモリセルにデータをリードまたはライトする動作が可能になる。
【００３６】
一方、第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ１はハイレベルであるので、第１，第２サブワードライン駆動部２００，３００の第３，第４サブワードライン駆動器ＳＷＬＤ１０３，ＳＷＬＤ１０４，ＳＷＬＤ２０３，ＳＷＬＤ２０４の各ＮＭＯＳトランジスタＮＭ１１３，ＮＭ１１４，ＮＭ２１３，ＮＭ２１４がターンオンされて、第５〜第８サブワードラインＳＷＬ４〜ＳＷＬ７が接地端子に連結されて非活性化されるため、それら第５〜第８サブワードラインＳＷＬ４〜ＳＷＬ７に連結されたメモリセルアレイ４００の各メモリセルに格納されたデータは維持される。
【００３７】
さらに、第３プリデコーディング信号の反転信号ＰＢ２はハイレベルであるため、第２サブワードライン駆動部３００の第２ＮＭＯＳトランジスタＮＭ２０２がターンオンされて、第４サブワードラインＳＷＬ３は、ターンオンされたＮＭＯＳトランジスタＮＭ２１３を介して接地端子に連結された第５サブワードラインＳＷＬ４に連結され、第４サブワードラインＳＷＬ３は非活性化されて、ローレベルとなる。
【００３８】
また、第２プリデコーディング信号の反転信号ＰＢ１がハイレベルであるため、前記第１サブワードライン駆動部２００の第２ＮＭＯＳトランジスタＮＭ１０２がターンオンされて、第３サブワードラインＳＷＬ２は、ターンオンされたＮＭＯＳトランジスタＮＭ１１３を介して接地端子に連結された第６サブワードラインＳＷＬ５に連結され、第３サブワードラインＳＷＬ２も非活性化される。
【００３９】
さらに、第４プリデコーディング信号の反転信号ＰＢ３がハイレベルであるため、前記第２サブワードライン駆動部３００の第１ＮＭＯＳトランジスタＮＭ２０１がターンオンされて、第２サブワードラインＳＷＬ１を接地端子に連結するので、第２サブワードラインＳＷＬ１も非活性化される。
【００４０】
これにより、第２〜第４サブワードラインＳＷＬ１〜ＳＷＬ３に連結された各メモリセルのデータが維持される。同様にして、第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１並びに第１〜第４下位プリデコーディング信号Ｐ０〜Ｐ３及びそれらの反転信号ＰＢ０〜ＰＢ３の論理レベルを選択して印加すれば、第１〜第８サブワードラインＳＷＬ０〜ＳＷＬ７のうちの所望のサブワードラインを選択して活性化させることができるので、メモリセルアレイ４００の所望のメモリセルを選択してデータをリードまたはライト動作することができる。
【００４１】
また、本発明に係る半導体メモリの第２実施形態は、図３に示したように、１つの単位にて構成される第１，第２サブワードライン駆動部２００、３００’及びメモリセルアレイ４００は前記第１実施形態とほぼ同様に構成するが、第１，第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０，ＧＷＬＢ１が第１サブワードライン駆動部２００をそれぞれ経由してメモリセルアレイ４００で交差して第２サブワードライン駆動部３００’に印加されるように構成されている。
【００４２】
第２サブワードライン駆動部３００’の第１，第２サブワードライン駆動器ＳＷＬＤ２０１’，ＳＷＬＤ２０２’は第２グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ１により駆動され、第３，第４サブワードライン駆動器ＳＷＬＤ２０３’、ＳＷＬＤ２０４’は第１グローバルワードラインイネーブル信号の反転信号ＧＷＬＢ０により駆動されるが、その動作は前記第１実施形態の動作と同様に行われる。
【符号の説明】
【００４３】
１００：ローデコーダ
２００：第１サブワードライン駆動部
３００，３００’：第２サブワードライン駆動部
４００：メモリセルアレイ
ＳＷＬＤ１０１〜ＳＷＬＤ１０４，ＳＷＬＤ２０１〜ＳＷＬＤ２０４，ＳＷＬＤ２０１’〜ＳＷＬＤ２０４’：第１〜第４サブワードライン駆動器
ＮＭ１０１〜ＮＭ１０３，ＮＭ１１１〜ＮＭ１１４，ＮＭ２０１〜ＮＭ２０３，ＮＭ２１１〜ＮＭ２１４，ＮＭ２１１’〜ＮＭ２１４’：ＮＭＯＳトランジスタ
ＰＭ１１１〜ＰＭ１１４，ＰＭ２１１〜ＰＭ２１４，ＰＭ２１１’〜ＰＭ２１４’：ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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