(57)【要約】【課題】省電力化を図ることができるＣＭＯＳイメージセンサ等の撮像素子、その信号変換方法およびカメラを提供する。【解決手段】撮像素子１は、行列状に配列された複数の画素回路１１と、各画素回路１１から読み出したアナログ信号をデジタル信号に変換する変換部１３とを有する。変換部１３は、対象の画素回路１１から読み出したアナログ信号と、対象の画素回路１１とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。【選択図】図４
2010062764.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数の画素回路と、
上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部と
を有し、
上記変換部は、
対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する
撮像素子。
【請求項２】
上記変換部にクロックを供給するクロック供給部と、
上記変換部に参照信号を供給する参照信号供給部とを有し、
上記変換部は、
上記各画素回路の読み出し信号と上記参照信号とを比較し、比較結果信号を出力する複数の比較部と、
上記クロックによりカウント動作を行うカウンタと、
第１の画素回路の読み出し信号と上記参照信号とを比較する第１の比較器の比較結果信号と、当該第１の画素回路とは異なる第２の画素回路の読み出し信号と上記参照信号とを比較する第２の比較器の比較結果信号とが異なる場合に、上記クロックを上記カウンタに入力するクロック監視部とを含み、
上記カウンタのカウント値を用いて上記差分信号をデジタル信号に変換する
請求項１記載の撮像素子。
【請求項３】
上記カウンタは、
上記第１の比較器の比較結果信号のレベルが上記第２の比較器の比較結果信号のレベルより大きい場合に、上記クロックをアップカウントまたはダウンカウントし、
上記第１の比較器の比較結果信号のレベルが上記第２の比較器の比較結果信号のレベルより小さい場合に、上記クロックをダウンカウントまたはアップカウントする
請求項２記載の撮像素子。
【請求項４】
上記変換部は、
上記第１の比較器の比較結果信号のレベルと上記第２の比較器の比較結果信号のレベルとが異なることを検知した場合に、上記カウンタをアップカウントまたはダウンカウントのいずれかに切り替える切り替え回路を有する
請求項３記載の撮像素子。
【請求項５】
上記カウンタのカウント値を画像データに復元する復元回路を有し、
上記カウンタは、
上記画素回路の読み出し順に上記差分信号をデジタル信号に変換し、
上記復元回路は、
上記画素回路の読み出し順に上記カウンタがカウントしたカウント値が入力され、上記対象の画素回路のカウント値が入力される直前までに入力されたカウント値を積算し、当該積算値に当該対象の画素回路のカウント値を加算する
請求項２から４のいずれか１に記載の撮像素子。
【請求項６】
行列状に配列された複数の画素回路のうち、対象の画素回路からアナログ信号を読み出し、当該対象の画素回路とは異なる画素回路からアナログ信号を読み出すステップと、
上記対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号を取得するステップと、
上記差分信号をデジタル信号に変換するステップと
を有する撮像素子の信号変換方法。
【請求項７】
撮像素子と、
上記撮像素子の画素領域に対して入射光を導く光学系と、
上記撮像素子が出力した出力信号に信号処理を施す信号処理部と
を有し、
上記撮像素子は、
行列状に配列された複数の画素回路と、
上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部と
を有し、
上記変換部は、
対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する
カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子、その信号変換方法およびカメラに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等の撮像素子は、撮像によって得られた画素データにＡ／Ｄ変換を施すカラム処理回路を有する（たとえば特許文献１参照）。
【０００３】
カラム処理回路は、比較器、カウンタ等で構成され、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を有する。比較器は、画素回路が出力した電圧信号とランプ波形の参照信号とを比較する。カウンタは、参照信号のレベルが画素回路の電圧信号のレベルよりも低いときに、入力されたクロックのカウントを行う。
【０００４】
ＣＭＯＳイメージセンサの多画素化に伴って、Ａ／Ｄ変換の分解能が向上すると、カラム処理回路、とりわけ、Ａ／Ｄ変換器の消費電力が増大する。これは、ＣＭＯＳイメージセンサが多画素化するに連れて、カウンタのカウント数が増大するためである。単純に、Ａ／Ｄ変換の分解能が１ｂｉｔ増加すると、カウンタのカウント数は２倍になる。
【０００５】
たとえば、非特許文献１は、カウンタのカウント数を削減することで、Ａ／Ｄ変換器の低消費電力化を図っている。
【特許文献１】特開２００５−３２３３３１号公報
【非特許文献１】United States Patent ＵＳ６，８４１，７７０  Ｂ２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
非特許文献１が開示する方法は、ＣＣＤ（Charge Coupled Device）が一旦出力した電圧信号のＡ／Ｄ変換を施すため、Ａ／Ｄ変換の処理に時間を要する欠点がある。これに加え、非特許文献１が開示する方法は、複数の参照信号を必要とするため、回路構成が複雑となり、狭ピッチの画素配列には不向きである。
【０００７】
本発明は、回路構成の複雑化を抑制し、省電力化を図ることができるＣＭＯＳイメージセンサ等の撮像素子、その信号変換方法およびカメラを提供する。
【課題を解決するための手段】
【０００８】
本発明の撮像素子は、行列状に配列された複数の画素回路と、上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部とを有し、上記変換部は、対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
【０００９】
好適には、上記撮像素子は、上記変換部にクロックを供給するクロック供給部と、上記変換部に参照信号を供給する参照信号供給部とを有し、上記変換部は、上記各画素回路の読み出し信号と上記参照信号とを比較し、比較結果信号を出力する複数の比較部と、上記クロックによりカウント動作を行うカウンタと、第１の画素回路の読み出し信号と上記参照信号とを比較する第１の比較器の比較結果信号と、当該第１の画素回路とは異なる第２の画素回路の読み出し信号と上記参照信号とを比較する第２の比較器の比較結果信号とが異なる場合に、上記クロックを上記カウンタに入力するクロック監視部とを含み、上記カウンタのカウント値を用いて上記差分信号をデジタル信号に変換する。
【００１０】
好適には、上記カウンタは、上記第１の比較器の比較結果信号のレベルが上記第２の比較器の比較結果信号のレベルより大きい場合に、上記クロックをアップカウントまたはダウンカウントし、上記第１の比較器の比較結果信号のレベルが上記第２の比較器の比較結果信号のレベルより小さい場合に、上記クロックをダウンカウントまたはアップカウントする。
【００１１】
好適には、上記変換部は、上記第１の比較器の比較結果信号のレベルと上記第２の比較器の比較結果信号のレベルとが異なることを検知した場合に、上記カウンタをアップカウントまたはダウンカウントのいずれかに切り替える切り替え回路を有する。
【００１２】
好適には、上記撮像素子は、上記カウンタのカウント値を画像データに復元する復元回路を有し、上記カウンタは、上記画素回路の読み出し順に上記差分信号をデジタル信号に変換し、上記復元回路は、上記画素回路の読み出し順に上記カウンタがカウントしたカウント値が入力され、上記対象の画素回路のカウント値が入力される直前までに入力されたカウント値を積算し、当該積算値に当該対象の画素回路のカウント値を加算する。
【００１３】
本発明の撮像素子の信号変換方法は、行列状に配列された複数の画素回路のうち、対象の画素回路からアナログ信号を読み出し、当該対象の画素回路とは異なる画素回路からアナログ信号を読み出すステップと、上記対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号を取得するステップと、上記差分信号をデジタル信号に変換するステップとを有する。
【００１４】
本発明のカメラは、撮像素子と、上記撮像素子の画素領域に対して入射光を導く光学系と、上記撮像素子が出力した出力信号に信号処理を施す信号処理部とを有し、上記撮像素子は、行列状に配列された複数の画素回路と、上記各画素回路から読み出したアナログ信号をデジタル信号に変換する変換部とを有し、上記変換部は、対象の画素回路から読み出したアナログ信号と、当該対象の画素回路とは異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
【００１５】
本発明によれば、変換部は、各画素回路から読み出したアナログ信号をデジタル信号に変換する。
このとき、変換部は、対象の画素回路から読み出したアナログ信号と、この対象の画素回路と異なる画素回路から読み出したアナログ信号との差分信号をデジタル信号に変換する。
【発明の効果】
【００１６】
本発明によれば、ＣＭＯＳイメージセンサ等の撮像素子の省電力化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に関連付けて説明する。
【００１８】
図１は、本発明の実施形態に係るＣＭＯＳイメージセンサの概略ブロック図である。
【００１９】
図１に図示する撮像素子としてのＣＭＯＳイメージセンサ１は、画素部１０、画素回路（ＰＩＸ）１１、行駆動回路１２、カラム処理回路１３、制御部１４、水平転送回路１５、および出力回路１６を有する。
【００２０】
カラム処理回路１３は、本発明の変換部に対応する。出力回路１６は、本発明の復元回路に対応する。制御部１４は、本発明のクロック供給部に対応する。
【００２１】
画素部１０は、入射光を受光する画素領域であって、ｍ（行方向）×ｎ（列方向）個の画素回路１１がマトリクス状に配列されている。ｍおよびｎは、正の整数であって、ｍおよびｎの最大値は、たとえば２０４８である。
【００２２】
各画素回路１１には、Ｇｒ（緑）、Ｒ（赤）、Ｂ（青）、およびＧｂ（緑）の何れかのカラーフィルタが被されている。各画素回路１１は、ベイヤー型に配列され、各色のカラーフィルタに対応した色を検知する。
【００２３】
ｍ行目に配列された画素回路１１には、各々の画素回路を駆動するための転送信号線、リセット信号線および選択信号線が共通に接続されている（図２参照）。ｎ列目の画素回路１１には、垂直信号線ＶＳＬ（ｎ）が共通に接続されている。
【００２４】
ｍ行ｎ列目の画素回路１１は、光電変換によって入射光を電荷（電子）に変換し、この電荷を電圧信号として垂直信号線ＶＳＬ（ｎ）に出力する。ｍ行ｎ列目の画素回路１１が出力した電圧信号を「電圧信号ＳＰＩＸ（ｎ）」と表記する。
【００２５】
行駆動回路１２は、画素回路１１を駆動（制御）するための駆動信号を転送信号線、リセット信号線および選択信号線に出力する。
【００２６】
カラム処理回路１３は、ＡＤＣ回路（ＡＤＣ）１３１、レジスタ（ＲＥＧ）１３２、およびスイッチＳＷを画素部１０の列数と同様のｎ個有する。ここでは、カラム処理回路１３の概要について説明する。
【００２７】
カラム処理回路１３の各ＡＤＣ回路１３１は、画素部１０の列に対応して配置されている。レジスタ１３２、およびスイッチＳＷについても同様である。
【００２８】
ＡＤＣ回路１３１の入力側には、垂直信号線ＶＳＬ（ｎ）および参照電圧信号線ＶＲＥＦＬが接続されている。ＡＤＣ回路１３１の出力側には、スイッチＳＷを介してレジスタ１３２が接続されている。レジスタ１３２は、水平転送回路１５に接続されている。
【００２９】
行駆動回路１２がｍ行目の画素回路を駆動したとき、ｍ行ｎ列目の画素回路１１は、電圧信号ＳＰＩＸ（ｎ）を垂直信号線ＶＳＬ（ｎ）に出力する。
【００３０】
カラム処理回路１３は、垂直信号線ＶＳＬ（ｎ）を介して電圧信号ＳＰＩＸ（ｎ）が入力されたとき、アナログの電圧信号ＳＰＩＸ（ｎ）をデジタルの電圧信号に変換する（Ａ／Ｄ変換）。
【００３１】
このとき、カラム処理回路１３は、入力された電圧信号ＳＰＩＸ（ｎ）に相関二重サンプリング（ＣＤＳ:Correlated Double Sampling）の処理を施す。カラム処理回路１３は、デジタルに変換された電圧信号を水平転送回路１５に出力する。
【００３２】
カラム処理回路１３は、上述のＡ／Ｄ変換を行うときに、対象の画素回路１１から読み出した電圧信号ＳＰＩＸと隣接する画素回路１１から読み出した電圧信号ＳＰＩＸとの差分値をＡ／Ｄ変換することで、Ａ／Ｄ変換の高速化および低消費電力化を実現している。
【００３３】
本実施形態においては、対象の画素回路１１がｍ行ｎ列目の画素回路１１であった場合、隣接する画素回路１１はｍ行（ｎ−１）列目の画素回路１１である。このカラム処理回路１３の詳細については、後述する。
【００３４】
制御部１４は、参照電圧生成部１４１を有する。制御部１４は、カラム処理回路１３の制御および水平転送回路１５の制御を行う。参照電圧生成部１４１は、本発明の参照信号供給部に対応する。
【００３５】
詳細には、制御部１４は、後述する参照電圧生成部１４１が生成した参照電圧信号をカラム処理回路１３の各ＡＤＣ回路１３１に出力する。この他、制御部１４は、水平転送回路１５がカラム処理回路１３が処理した電圧信号を列毎に読み出す際に、各スイッチＳＷのオンまたはオフを制御する。
【００３６】
参照電圧生成部１４１は、たとえば、デジタル信号をアナログ信号に変換（Ｄ／Ａ変換）するＤＡＣ回路を有する（不図示）。参照電圧生成部１４１は、ランプ（ＲＡＭＰ）波形の参照電圧を生成し、この参照電圧を電圧信号として参照電圧信号線ＶＲＥＦＬに出力する。このランプ波形の参照電圧を「参照電圧ＶＲＡＭＰ」と表記する
【００３７】
水平転送回路１５は、制御部１４の制御に従って、カラム処理回路１３を構成するレジスタ１３２から入力された電圧信号を順次出力回路１６に出力する。
【００３８】
詳細については後述するが、カラム処理回路１３が出力した電圧信号は、互いに隣接する画素回路１１が出力した電圧信号ＳＰＩＸの差分値をＡ／Ｄ変換したものである。
【００３９】
そこで、出力回路１６は、水平転送回路１５から入力された差分値を本来の電圧信号に復元する。出力回路１６の詳細については、後述する。
【００４０】
次に、画素回路１１の回路構成例ついて説明する。
【００４１】
図２は、本発明の実施形態に係る画素回路の構成例を示す等価回路図である。図２には、ｎ行ｍ列目の画素回路が図示されている。
【００４２】
図２に図示する画素回路１１は、たとえばフォトダイオードで形成された光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を有する。
【００４３】
光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。
【００４４】
図２に図示する各々のトランジスタには、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一例として採用されている。
【００４５】
転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をフローティングディフュージョンＦＤに転送するために、光電変換素子１１１のカソード側とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１１２のゲートには、転送信号線ＴＲＮＬ（ｍ）が接続されている。
【００４６】
フローティングディフュージョンＦＤには、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。
【００４７】
リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源電圧ＶＤＤにリセットするために、フローティングディフュージョンＦＤと電源電圧ＶＤＤとの間に接続されている。リセットトランジスタ１１３のゲートには、リセット信号線ＲＳＴＬ（ｍ）が接続されている。
【００４８】
増幅トランジスタ１１４は、ドレインが電源電圧ＶＤＤに、ソースが選択トランジスタ１１５のドレインに接続されている。増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電位を増幅する。
【００４９】
選択トランジスタ１１５は、増幅トランジスタ１１４と直列接続となるようにドレインが増幅トランジスタ１１４のソースに接続され、ソースが垂直信号線ＶＳＬ（ｎ）に接続され、ゲートが選択信号線ＳＥＬＬ（ｍ）に接続されている。
【００５０】
垂直信号線ＶＳＬ（ｎ）には、電流源１７が接続されており、増幅トランジスタ１１４と電流源１７とによって、ソースフォロワ回路が形成されている。垂直信号線ＶＳＬ（ｎ）の一端には、カラム処理回路１３が接続されている。
【００５１】
図２に図示する画素回路１１の動作例を図３に関連付けて説明する。以下、ｍ行ｎ列目の画素回路１１の動作について説明する。
【００５２】
図３は、本発明の実施形態に係る画素回路の動作例を示すタイミングチャートである。図３（Ａ）はリセット信号ＳＲＳＴを示し、図３（Ｂ）は駆動信号ＳＴＲＮを示し、図３（Ｃ）は選択信号ＳＳＥＬを示し、図３（Ｄ）は画素回路１１が出力した電圧信号ＳＰＩＸを示す。
【００５３】
初めに、ｍ行目の画素回路１１に対してリセット（電子シャッタ）が実行される。
【００５４】
時間ｔ１において、行駆動回路１２は、パルス状のリセット信号ＳＲＥＴをリセット信号線ＲＳＴＬ（ｍ）に供給する（図３（Ａ）参照）。同時に、行駆動回路１２は、パルス状の駆動信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｎ）に供給する（図３（Ｂ）参照）。
【００５５】
転送トランジスタ１１２およびリセットトランジスタ１１３は、パルス幅の期間、同時にオン状態となる。光電変換素子１１１に蓄積されている電荷が、フローティングディフュージョンＦＤに転送され、光電変換素子１１１に蓄積された電荷が、電源電圧ＶＤＤに排出されると共に、フローティングディフュージョンＦＤの電位が、電源電圧ＶＤＤにリセットされる。
【００５６】
フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされることを単に「リセット」もしくは「電子シャッタ」という。
【００５７】
リセットの実行後、光電変換素子１１１は、入射光を受けて電荷の蓄積を開始する。画素回路１１が電荷を蓄積する期間は、電荷蓄積時間Δｔで示される期間である。その後、画素回路１１に蓄積された電荷の読み出しが行われる。
【００５８】
時間ｔ２において、行駆動回路１２は、ハイレベルの選択信号ＳＳＥＬを電荷の読み出し動作が終了する時間ｔ８まで選択信号線ＳＥＬＬ（ｍ）に供給する（図３（Ｃ）参照）。画素回路１１の選択トランジスタ１１５は、同一行の画素回路１１の電荷の読み出し動作が終了するまでオン状態が保持される。
【００５９】
これと共に、行駆動回路１２は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｍ）に供給する（図３（Ａ）参照）。これにより、フローティングディフュージョンＦＤの電位が一旦、電源電圧ＶＤＤにリセットされる。このとき、フローティングディフュージョンＦＤの電位が電圧信号ＳＰＩＸとして垂直信号線ＶＳＬ（ｎ）に出力される。
【００６０】
時間ｔ３において、垂直信号線ＶＳＬ（ｎ）に出力された電圧信号ＳＰＩＸが、カラム処理回路１３に入力される。電圧信号ＳＰＩＸは、時間ｔ２から急激に上昇し、時間ｔ３を経て時間ｔ４に安定するものとする。
【００６１】
このとき、カラム処理回路１３のＡＤＣ回路１３１は、入力された電圧信号ＳＰＩＸをＡ／Ｄ変換する。ＡＤＣ回路１３１がこの電圧信号ＳＰＩＸにＡ／Ｄ変換する期間を「Ｐ相」という。
【００６２】
時間ｔ５において、行駆動回路１２は、パルス状の駆動信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｍ）に供給する（図３（Ｂ）参照）。
【００６３】
パルス幅の期間、転送トランジスタ１１２がオン状態となる。このとき、リセットトランジスタ１１３は、オフ状態に保持されているため、光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送される。
【００６４】
フローティングディフュージョンＦＤの電位は、増幅トランジスタ１１４によって増幅される。図２に図示するように、増幅トランジスタ１１４と電流源１７とによって、ソースフォロワ回路が形成されている。
【００６５】
電流源１７と増幅トランジスタ１１４との間にバイアス電流が流れ、増幅された電圧信号は、選択トランジスタ１１５を介して、時間ｔ４〜ｔ８の間、垂直信号線ＶＳＬ（ｎ）に出力される。
【００６６】
時間ｔ６において、垂直信号線ＶＳＬ（ｎ）に出力された電圧信号ＳＰＩＸが、カラム処理回路１３のＡＤＣ回路１３１に入力される。
【００６７】
このとき、カラム処理回路１３のＡＤＣ回路１３１は、入力された電圧信号ＳＰＩＸをＡ／Ｄ変換する。ＡＤＣ回路１３１がこの電圧信号ＳＰＩＸにＡ／Ｄ変換する期間を「Ｄ相」という。
【００６８】
上述したように、画素回路１１が蓄積した電荷を読み出すことを「電荷の読み出し」、「画素の読みだし」という。時間ｔ３〜時間ｔ８の期間は、「電荷読み出し期間」という。時間ｔ１から時間ｔ８の期間は、１フレーム期間である。
【００６９】
本発明の特徴であるカラム処理回路１３について説明する。
【００７０】
図４は、本発明の実施形態に係るＡＤＣ回路の構成例を示す等価回路図である。図４には、ｎ列目のＡＤＣ回路１３１が図示されている。以下の説明では、このｎ列目のＡＤＣ回路１３１について説明する。
【００７１】
図４に図示するＡＤＣ回路１３１は、比較器１３１１、ＥＯＲ（Exclusive OR）ゲート１３１２、ＡＮＤゲート１３１３、ＰＤセレクタ１３１４、およびカウンタ（ＣＮＴ）１３１５を有する。
【００７２】
ＰＤセレクタ１３１４は、本発明の切り替え回路に対応する。ＥＯＲゲート１３１２およびＡＮＤゲート１３１３は、本発明のクロック監視部に対応する。
【００７３】
始めに、ＡＤＣ回路１３１の接続形態について説明する。
【００７４】
比較器１３１１の非反転入力端子（＋）は、垂直信号線ＶＳＬ（ｎ）に接続されている。比較器１３１１の反転入力端子（−）は、参照電圧信号線ＶＲＥＦＬに接続されている。比較器１３１１の出力端子は、ＥＯＲゲート１３１２に接続されている。
【００７５】
ＥＯＲゲート１３１２の第１入力端子は、比較器１３１１の出力端子に接続されている。ＥＯＲゲート１３１２の第２入力端子は、出力信号線ＯＵＴＬ（ｎ−１）およびＰＤセレクタ１３１４に共通に接続されている。ＥＯＲゲート１３１２の出力端子は、ＡＮＤゲート１３１３の第１入力端子に接続されている。
【００７６】
なお、出力信号線ＯＵＴＬ（ｎ−１）の一端は、隣接する（ｎ−１）列目のＡＤＣ回路１３１の比較器１３１１の出力端子に接続されている。
【００７７】
ＡＮＤゲート１３１３の第１入力端子は、ＥＯＲゲート１３１２の出力端子に接続されている。ＡＮＤゲート１３１３の第２入力端子は、クロック信号線ＣＫＬに接続されている。ＡＮＤゲート１３１３の出力端子は、カウンタ１３１５のクロック端子ＣＫに接続されている。
【００７８】
ＰＤセレクタ１３１４は、ＡＮＤゲート１３１４１、ＡＮＤゲート１３１４２、およびＯＲゲート１３１４３を有する。
【００７９】
ＡＮＤゲート１３１４１の反転入力端子は、出力信号線ＯＵＴＬ（ｎ）、ＥＯＲゲート１３１２の第１入力端子、ＡＮＤゲート１３１４２の第１入力端子に共通に接続されている。
【００８０】
なお、出力信号線ＯＵＴＬ（ｎ）の一端は、隣接する（ｎ＋１）列目のＡＤＣ回路１３１のＥＯＲゲート１３１２の第２入力端子、およびＰＤセレクタ１３１４の入力側に接続されている。
【００８１】
ＡＮＤゲート１３１４１の第１入力端子は、出力信号線ＯＵＴＬ（ｎ−１）、ＥＯＲゲート１３１２の第２入力端子、およびＡＮＤゲート１３１４２の第１反転入力端子に共通に接続されている。
【００８２】
ＡＮＤゲート１３１４１の第２入力端子は、ＰＤセレクタ信号線ＰＤＳＥＬ、およびＡＮＤゲート１３１４２の第２反転入力端子に共通に接続されている。
【００８３】
ＡＮＤゲート１３１４１の出力端子は、ＯＲゲート１３１４３の第１入力端子に接続されている。
【００８４】
ＡＮＤゲート１３１４２の第１入力端子は、出力信号線ＯＵＴＬ（ｎ）、ＥＯＲゲート１３１２の第１入力端子、ＡＮＤゲート１３１４１の反転入力端子に共通に接続されている。
【００８５】
ＡＮＤゲート１３１４２の第１反転入力端子は、出力信号線ＯＵＴＬ（ｎ−１）、ＥＯＲゲート１３１２の第２入力端子、およびＡＮＤゲート１３１４１の第１入力端子に共通に接続されている。
【００８６】
ＡＮＤゲート１３１４２の第２反転入力端子は、ＰＤセレクタ信号線ＰＤＳＥＬ、およびＡＮＤゲート１３１４１の第２入力端子に共通に接続されている。
【００８７】
ＡＮＤゲート１３１４２の出力端子は、ＯＲゲート１３１４３の第２入力端子に接続されている。
【００８８】
ＯＲゲート１３１４３の第１入力端子は、ＡＮＤゲート１３１４１の出力端子に接続されている。ＯＲゲート１３１４３の第２入力端子は、ＡＮＤゲート１３１４２の出力端子に接続されている。ＯＲゲート１３１４３の出力端子は、カウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに接続されている。
【００８９】
カウンタ１３１５のクロック端子ＣＫは、ＡＮＤゲート１３１３の出力端子に接続されている。カウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄは、ＯＲゲート１３１４３の出力端子に接続されている。カウンタ１３１５の出力端子ＣＯＵＴは、図４に不図示のスイッチＳＷを介してレジスタ１３２に接続されている。
【００９０】
次に、ＡＤＣ回路１３１の各構成要素について説明する。
【００９１】
比較器１３１１の反転入力端子には、制御部１４の参照電圧生成部１４１が生成した参照電圧ＶＲＡＭＰが入力される。これと共に、比較器１３１１の非反転入力端子には、画素回路１１が出力したアナログの電圧信号ＳＰＩＸ（ｎ）が入力される。
【００９２】
比較器１３１１は、電圧信号ＳＰＩＸ（ｎ）の電圧と参照電圧ＶＲＡＭＰとを比較し、電圧信号ＳＰＩＸ（ｎ）が参照電圧ＶＲＡＭＰより高いとき、ハイレベル（Ｈレベル）の出力信号（比較結果信号）ＣＯｎを出力信号線ＯＵＴＬ（ｎ）に出力する。
【００９３】
逆に、比較器１３１１は、電圧信号ＳＰＩＸ（ｎ）が参照電圧ＶＲＡＭＰより低いとき、ローレベル（Ｌレベル）の出力信号ＣＯｎを出力信号線ＯＵＴＬ（ｎ）に出力する。
【００９４】
ＥＯＲゲート１３１２の第１入力端子には、比較器１３１１の出力信号ＣＯｎが入力される。これと共に、ＥＯＲゲート１３１２の第２入力端子には、隣接する（ｎ−１）列目のＡＤＣ回路１３１が出力信号線ＯＵＴＬ（ｎ−１）に出力した出力信号ＣＯｎ−１が入力される。
【００９５】
ＥＯＲゲート１３１２は、出力信号ＣＯｎのレベルと出力信号ＣＯｎ−１のレベルとが異なるとき、Ｈレベルの出力信号をＡＮＤゲート１３１３の第１入力端子に出力する。
【００９６】
逆に、ＥＯＲゲート１３１２は、出力信号ＣＯｎのレベルと出力信号ＣＯｎ−１のレベルとが一致するとき、Ｌレベルの出力信号をＡＮＤゲート１３１３の第１入力端子に出力する。
【００９７】
ＡＮＤゲート１３１３の第１入力端子には、ＥＯＲゲート１３１２の出力信号が入力され、ＡＮＤゲート１３１３の第２入力端子には、制御部１４からクロックＳＣＫが入力される。
【００９８】
ＡＮＤゲート１３１３は、ＥＯＲゲート１３１２の出力信号がＨレベルのとき、クロックＳＣＫをカウンタ１３１５のクロック端子ＣＫに出力する。
【００９９】
ＰＤセレクタ１３１４の動作について図５を参照しながら説明する。図５は、本発明の実施形態に係るＰＤセレクタの真理値を示す図である。
【０１００】
ＰＤセレクタ１３１４には、比較器１３１１の出力信号ＣＯｎ、隣接する（ｎ−１）列目のＡＤＣ回路１３１が出力した出力信号ＣＯｎ−１、および制御部１４がＰＤセレクタ信号線ＰＤＳＥＬに出力したＰＤセレクタ信号ＳＥＰＤが入力される。
【０１０１】
具体的には、ＡＮＤゲート１３１４１の反転入力端子に出力信号ＣＯｎが入力され、ＡＮＤゲート１３１４１の第１入力端子にＣＯｎ−１が入力され、ＡＮＤゲート１３１４１の第２入力端子にＰＤセレクタ信号ＳＥＰＤが入力される。
【０１０２】
一方、ＡＮＤゲート１３１４２の第１入力端子に出力信号ＣＯｎが入力され、ＡＮＤゲート１３１４２の第１反転入力端子に出力信号ＣＯｎ−１が入力され、ＡＮＤゲート１３１４２の第２反転入力端子にＰＤセレクタ信号ＳＥＰＤが入力される。
【０１０３】
制御部１４は、後述するＰ相においては、ＰＤセレクタ信号線ＰＤＳＥＬにＬレベルのＰＤセレクタ信号ＳＥＰＤを出力する。
【０１０４】
この場合、ＰＤセレクタ１３１４は、出力信号ＣＯｎがＨレベル、かつ出力信号ＣＯｎ−１がＬレベルのとき、Ｈレベルの出力信号ＳＰＤをカウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに出力する。
【０１０５】
逆に、ＰＤセレクタ１３１４は、出力信号ＣＯｎがＬレベル、かつ出力信号ＣＯｎ−１がＨレベルのとき、Ｌレベルの出力信号ＳＰＤをカウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに出力する。
【０１０６】
一方、制御部１４は、後述するＤ相においては、ＰＤセレクタ信号線ＰＤＳＥＬにＨレベルのＰＤセレクタ信号ＳＥＰＤを出力する。
【０１０７】
この場合、ＰＤセレクタ１３１４は、出力信号ＣＯｎがＨレベル、かつ出力信号ＣＯｎ−１がＬレベルのとき、Ｌレベルの出力信号ＳＰＤをカウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに出力する。
【０１０８】
逆に、ＰＤセレクタ１３１４は、出力信号ＣＯｎがＬレベル、かつ出力信号ＣＯｎ−１がＨレベルのとき、Ｈレベルの出力信号ＳＰＤをカウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに出力する。
【０１０９】
なお、ＰＤセレクタ１３１４は、出力信号ＣＯｎのレベルと出力信号ＣＯｎ−１のレベルとが一致する場合、Ｌレベルの出力信号をカウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに出力する。
【０１１０】
カウンタ１３１５の動作について図６を参照しながら説明する。図６は、本発明の実施形態に係るカウンタの動作例を示すフローチャートである。
【０１１１】
カウンタ１３１５は、ＰＤセレクタ１３１４の出力信号ＳＰＤに応じて、クロック端子ＣＫに入力されたクロックＳＣＫをカウントし、カウント結果をカウント値ＣＮＴｎとしてレジスタ１３２に出力する。このとき、スイッチＳＷがオンであるものとする。
【０１１２】
ただし、カウンタ１３１５は、Ｐ相とＤ相とで、カウント方法が異なる。詳細には、カウンタ１３１５は、出力信号ＣＯｎのレベルと出力信号ＣＯｎ−１のレベルとが異なるとき（ステップＳＴ１のＹＥＳ）、クロックＳＣＫをカウントする。
【０１１３】
一方、カウンタ１３１５は、出力信号ＣＯｎのレベルと出力信号ＣＯｎ−１のレベルとが一致するとき（ステップＳＴ１のＮＯ）、クロックＳＣＫのカウントを停止する。
【０１１４】
これは、ＥＯＲゲート１３１２が、２つの出力信号の排他的論理和をとり、ＡＮＤゲート１３１３が、ＥＯＲゲート１３１２からＨレベルの信号が入力された場合にのみ、クロックＳＣＫをクロック端子ＣＫに出力するからである。
【０１１５】
Ｐ相である場合に（ステップＳＴ２のＹＥＳ）、出力信号ＣＯｎがＨレベル、かつ、出力信号ＣＯｎ−１がＬレベルのとき（ステップＳＴ３のＹＥＳ）、カウンタ１３１５は、アップカウントする（ステップＳＴ４）。
【０１１６】
このとき、ＬレベルのＰＤセレクタ信号ＳＥＰＤがＰＤセレクタ１３１４に入力され、ＰＤセレクタ１３１４は、Ｈレベルの出力信号ＳＰＤをＵ／Ｄセレクト端子ＣＵ／Ｄに出力する（図５参照）。
【０１１７】
一方、Ｐ相である場合に、出力信号ＣＯｎがＬレベル、かつ、出力信号ＣＯｎ−１がＨレベルのとき（ステップＳＴ３のＮＯ）、カウンタ１３１５は、ダウンカウントする（ステップＳＴ５）。
【０１１８】
このとき、ＬレベルのＰＤセレクタ信号ＳＥＰＤがＰＤセレクタ１３１４に入力され、ＰＤセレクタ１３１４は、Ｌレベルの出力信号ＳＰＤをＵ／Ｄセレクト端子ＣＵ／Ｄに出力する（図５参照）。
【０１１９】
Ｄ相である場合に（ステップＳＴ２のＮＯ）、出力信号ＣＯｎがＨレベル、かつ、出力信号ＣＯｎ−１がＬレベルのとき（ステップＳＴ６のＹＥＳ）、カウンタ１３１５は、ダウンカウントする（ステップＳＴ７）。
【０１２０】
このとき、ＨレベルのＰＤセレクタ信号ＳＥＰＤがＰＤセレクタ１３１４に入力され、ＰＤセレクタ１３１４は、Ｌレベルの出力信号ＳＰＤをＵ／Ｄセレクト端子ＣＵ／Ｄに出力する（図５参照）。
【０１２１】
一方、Ｄ相である場合に、出力信号ＣＯｎがＬレベル、かつ、出力信号ＣＯｎ−１がＨレベルのとき（ステップＳＴ６のＮＯ）、カウンタ１３１５は、アップカウントする（ステップＳＴ８）。
【０１２２】
このとき、ＨレベルのＰＤセレクタ信号ＳＥＰＤがＰＤセレクタ１３１４に入力され、ＰＤセレクタ１３１４は、Ｈレベルの出力信号ＳＰＤをＵ／Ｄセレクト端子ＣＵ／Ｄに出力する（図５参照）。
【０１２３】
本発明の特徴であるカラム処理回路１３の動作を図７に関連付けて説明する。ただし、以下の説明では、ｎ列目のＡＤＣ回路１３１に着目して説明を行う。
【０１２４】
図７は、本発明の実施形態に係るＡＤＣ回路の動作例を示すタイミングチャートである。
【０１２５】
図７（Ａ）は、クロックＳＣＫを示す図である。図７（Ｂ）は、参照電圧ＶＲＡＭＰ（実線）、ｍ行ｎ列目の画素回路１１が出力した電圧信号ＳＰＩＸ（太実線）を示す図である。図７（Ｂ）には、ｍ行（ｎ−１）列目の画素回路１１が出力した電圧信号ＳＰＩＸ（破線）も合わせて図示されている。
【０１２６】
適宜、ｍ行ｎ列目の画素回路１１に隣接する、ｍ行（ｎ−１）列目の画素回路１１が出力した電圧信号ＳＰＩＸを「電圧信号ＳＰＩＸ（ｎ−１）」と表記する。
【０１２７】
図７（Ｃ）は、出力信号ＣＯｎを示し、図７（Ｄ）は、出力信号ＣＯｎ−１を示し、図７（Ｃ）は、カウント値ＣＮＴｎを示す図である。
【０１２８】
始めに、Ｐ相でのカラム処理回路１３の動作について説明する。Ｐ相は、図３に図示する時間ｔ４〜ｔ５の期間に相当する。
【０１２９】
カラム処理回路１３のＡＤＣ回路１３１には、電荷の読み出し時の時間ｔ２におけるリセットによって（図３参照）、ｍ行ｎ列目の画素回路１１が出力したアナログの電圧信号ＳＰＩＸ（ｎ）が垂直信号線ＶＳＬ（ｎ）を介して入力される（図１参照）。
【０１３０】
この電荷読み出し時のリセット直後にＡＤＣ回路１３１に入力される電圧信号ＳＰＩＸは、ノイズ等による揺らぎによって不安定であるため、ＡＤＣ回路１３１は、電圧信号ＳＰＩＸ（ｎ）の供給が安定する時間ｔ４にてＡ／Ｄ変換を開始する。
【０１３１】
時間ｔ４において、制御部１４は、クロック信号線ＣＫＬにクロックＳＣＫを出力すると共に（図７（Ａ）参照）、制御部１４の参照電圧生成部１４１は、参照電圧信号線ＶＲＥＦＬに参照電圧ＶＲＡＭＰを出力する（図７（Ｂ）参照）。
【０１３２】
時間ｔ４において、比較器１３１１の反転入力端子には、制御部１４の参照電圧生成部１４１が生成した参照電圧ＶＲＡＭＰが入力される。これと共に、比較器１３１１の非反転入力端子には、画素回路１１が出力したアナログの電圧信号ＳＰＩＸ（ｎ）が入力される。
【０１３３】
比較器１３１１は、電圧信号ＳＰＩＸ（ｎ）の電圧と参照電圧ＶＲＡＭＰとの比較を開始する。
【０１３４】
図７（Ｂ）に例示される参照電圧ＶＲＥＦ、および電圧信号ＳＰＩＸ（ｎ）の場合、図７に示す期間ΔｔＰ１では、電圧信号ＳＰＩＸ（ｎ）の電圧が参照電圧ＶＲＡＭＰより低い。このとき、比較器１３１１は、Ｌレベルの出力信号ＣＯｎを出力信号線ＯＵＴＬ（ｎ）に出力する（図７（Ｃ）参照）。
【０１３５】
その後、図７に示す期間ΔｔＰ２では、電圧信号ＳＰＩＸ（ｎ）の電圧が参照電圧ＶＲＡＭＰより高い。このとき、比較器１３１１は、Ｈレベルの出力信号ＣＯｎを出力信号線ＯＵＴＬ（ｎ）に出力する（図７（Ｃ）参照）。
【０１３６】
ここで、電圧信号ＳＰＩＸ（ｎ−１）に着目すると、期間ΔｔＰ２では、電圧信号ＳＰＩＸ（ｎ−１）の電圧が参照電圧ＶＲＡＭＰより低い。したがって、期間ΔｔＰ２において、出力信号線ＯＵＴＬ（ｎ−１）に出力された出力信号ＣＯｎは、Ｌレベルである（図７（Ｄ）参照）。
【０１３７】
Ｐ相において、制御部１４は、ＰＤセレクタ信号線ＰＤＳＥＬにＬレベルのＰＤセレクタ信号ＳＥＰＤを出力する。Ｐ相では、期間ΔｔＰ２においてのみ、出力信号ＣＯｎがＨレベル、かつ出力信号ＣＯｎ−１がＬレベルである。
【０１３８】
したがって、ＰＤセレクタ１３１４には、ＬレベルのＰＤセレクタ信号ＳＥＰＤ、Ｈレベルの出力信号ＣＯｎ、およびＬレベルの出力信号ＣＯｎ−１が入力され、Ｈレベルの出力信号ＳＰＤをカウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに出力する（図５参照）。
【０１３９】
期間ΔｔＰ２において、カウンタ１３１５は、出力信号ＣＯｎがＨレベル、かつ出力信号ＣＯｎ−１がＬレベルであるため、クロック端子ＣＫにクロックＳＣＫが入力され、アップカウントを行う（図７（Ｅ）参照）。
【０１４０】
その後、出力信号ＣＯｎ−１がＨレベルに切り替わると（図７（Ｄ）参照）、出力信号ＣＯｎと出力信号ＣＯｎ−１とが共にＨレベルとなり、カウンタ１３１５は、アップカウントを停止する。
【０１４１】
このＰ相の期間ΔＤｔＰ２におけるカウント値ＣＮＴＰｎは、次式で示される。
【０１４２】
（数１）
ＣＮＴＰｎ  ∝  ＶＲＳＴ（ｎ−１）−ＶＲＳＴ（ｎ）  …（１）
【０１４３】
（１）式のＶＲＳＴ（ｎ−１）は、リセット時に（ｔ２）、ｍ行（ｎ−１）列目の画素回路１１が出力した電圧信号ＳＰＩＸ（ｎ−１）の電圧レベルである。ＶＲＳＴ（ｎ）は、リセット時に（ｔ２）、ｍ行ｎ列目の画素回路１１が出力した電圧信号ＳＰＩＸの電圧レベルである。
【０１４４】
カウント値ＣＮＴＰｎは、図７に示すように、電圧信号ＳＰＩＸ（ｎ−１）の電圧レベルと電圧信号ＳＰＩＸ（ｎ）の電圧レベルとの差であり、この差がデジタル化されたものである。この差が大きい程、カウント値ＣＮＴＰｎは大きくなる。
【０１４５】
カウンタ１３１５がアップカウントを終了した後、制御部１４は、スイッチＳＷをオンの状態に切替える。カウンタ１３１５は、カウント値ＣＮＴＰｎをレジスタ１３２に出力する。レジスタ１３２は、カウンタ１３１５から入力されたカウント値ＣＮＴＰｎを記憶する。
【０１４６】
次に、Ｄ相でのカラム処理回路１３の動作について説明する。Ｄ相は、図３に図示する時間ｔ６〜ｔ６の期間に相当する。
【０１４７】
カラム処理回路１３のＡＤＣ回路１３１には、時間ｔ５における電荷の読み出しによって（図３参照）、ｍ行ｎ列目の画素回路１１が出力したアナログの電圧信号ＳＰＩＸ（ｎ）が垂直信号線ＶＳＬ（ｎ）を介して入力される（図１参照）。
【０１４８】
ＡＤＣ回路１３１は、電圧信号ＳＰＩＸ（ｎ）の供給が安定する時間ｔ６にてＡ／Ｄ変換を開始する。
【０１４９】
時間ｔ６において、制御部１４は、クロック信号線ＣＫＬにクロック信号ＳＣＫを出力すると共に（図７（Ａ）参照）、制御部１４の参照電圧生成部１４１は、参照電圧信号線ＶＲＥＦＬに参照電圧ＶＲＡＭＰを出力する（図７（Ｂ）参照）。
【０１５０】
時間ｔ６において、比較器１３１１の反転入力端子には、制御部１４の参照電圧生成部１４１が生成した参照電圧ＶＲＡＭＰが入力される。これと共に、比較器１３１１の非反転入力端子には、画素回路１１が出力したアナログの電圧信号ＳＰＩＸ（ｎ）が入力される。
【０１５１】
比較器１３１１は、電圧信号ＳＰＩＸ（ｎ）の電圧と参照電圧ＶＲＡＭＰとの比較を開始する。
【０１５２】
図７（Ｂ）に例示される参照電圧ＶＲＥＦ、および電圧信号ＳＰＩＸ（ｎ）の場合、図７に示す期間ΔｔＤ１、ΔｔＤ２では、電圧信号ＳＰＩＸ（ｎ）の電圧が参照電圧ＶＲＡＭＰより低い。このとき、比較器１３１１は、Ｌレベルの出力信号ＣＯｎを出力信号線ＯＵＴＬ（ｎ）に出力する（図７（Ｃ）参照）。
【０１５３】
その後、図７に示す期間ΔｔＤ３では、電圧信号ＳＰＩＸ（ｎ）の電圧が参照電圧ＶＲＡＭＰより高い。このとき、比較器１３１１は、Ｈレベルの出力信号ＣＯｎを出力信号線ＯＵＴＬ（ｎ）に出力する（図７（Ｃ）参照）。
【０１５４】
電圧信号ＳＰＩＸ（ｎ−１）に着目すると、期間ΔｔＤ２では、電圧信号ＳＰＩＸ（ｎ−１）の電圧が参照電圧ＶＲＡＭＰより高い。したがって、期間ΔｔＤ２において、出力信号線ＯＵＴＬ（ｎ−１）に出力された出力信号ＣＯｎは、Ｈレベルである（図７（Ｄ）参照）。
【０１５５】
Ｄ相において、制御部１４は、ＰＤセレクタ信号線ＰＤＳＥＬにＨレベルのＰＤセレクタ信号ＳＥＰＤを出力する。Ｄ相では、期間ΔｔＤ２においてのみ、出力信号ＣＯｎがＬレベル、かつ出力信号ＣＯｎ−１がＨレベルである。
【０１５６】
したがって、ＰＤセレクタ１３１４には、ＨレベルのＰＤセレクタ信号ＳＥＰＤ、Ｌレベルの出力信号ＣＯｎ、およびＨレベルの出力信号ＣＯｎ−１が入力され、Ｈレベルの出力信号ＳＰＤをカウンタ１３１５のＵ／Ｄセレクト端子ＣＵ／Ｄに出力する（図５参照）。
【０１５７】
期間ΔｔＤ２において、カウンタ１３１５は、出力信号ＣＯｎがＬレベル、かつ出力信号ＣＯｎ−１がＨレベルであるため、クロック端子ＣＫにクロックＳＣＫが入力され、アップカウントを行う（図７（Ｅ）参照）。
【０１５８】
このとき、カウンタ１３１５は、Ｐ相でのカウント値ＣＮＴＰｎを初期値としてカウントを開始する。
【０１５９】
その後、出力信号ＣＯｎがＨレベルに切り替わると（図７（Ｃ）参照）、出力信号ＣＯｎと出力信号ＣＯｎ−１とが共にＨレベルとなり、カウンタ１３１５は、アップカウントを停止する。
【０１６０】
Ｄ相の期間ΔｔＤ２におけるカウント値ＣＮＴＤｎは、次式で示される。
【０１６１】
（数２）
ＣＮＴＤｎ  ∝  ＶＤＡＴＡ（ｎ）−ＶＤＡＴＡ（ｎ−１）  …（２）
【０１６２】
（２）式のＶＤＡＴＡ（ｎ−１）は、電荷の読み出し時に（ｔ５）、ｍ行（ｎ−１）列目の画素回路１１が出力した電圧信号ＳＰＩＸ（ｎ−１）の電圧レベルである。ＶＤＡＴＡ（ｎ）は、電荷の読み出し時に（ｔ５）、ｍ行ｎ列目の画素回路１１が出力した電圧信号ＳＰＩＸ（ｎ）の電圧レベルである。
【０１６３】
カウント値ＣＮＴＤｎは、図７に示すように、電圧信号ＳＰＩＸ（ｎ）の電圧レベルと電圧信号ＳＰＩＸ（ｎ−１）の電圧レベルとの差であり、この差がデジタル化されたものである。この差が大きい程、カウント値ＣＮＴＤｎは大きくなる。
【０１６４】
ところで、カウンタ１３１５は、Ｄ相でのカウント値ＣＮＴＤｎを求める際に、Ｐ相でのカウント値ＣＮＴＰｎを初期値としてカウントを行う。
【０１６５】
したがって、カウントの終了時（ｔ７）におけるカウント値ＣＮＴｎは、次式で示される。
【０１６６】
（数３）
ＣＮＴｎ＝ＣＮＴＤｎ＋ＣＮＴＰｎ
＝（ＶＤＡＴＡ（ｎ）−ＶＤＡＴＡ（ｎ−１））＋（ＶＲＳＴ（ｎ−１）−ＶＲＳＴ（ｎ））
＝（ＶＤＡＴＡ（ｎ）−ＶＲＳＴ（ｎ））−（ＶＤＡＴＡ（ｎ−１）−ＶＲＳＴ（ｎ−１））
＝ＳＰＩＸ（ｎ）−ＳＰＩＸ（ｎ−１）  …（３）
【０１６７】
（３）式によれば、カウント値ＣＮＴｎは、ｍ行ｎ列目の画素回路１１が出力した電圧信号ＳＰＩＸ（ｎ）と、その隣接するｍ行（ｎ−１）列目の画素回路１１が出力した電圧信号ＳＰＩＸ（ｎ−１）との差分がデジタル化されたものである。
【０１６８】
カウンタ１３１５がアップカウントを終了した後、制御部１４は、スイッチＳＷをオンの状態に切替える。カウンタ１３１５は、カウント値ＣＮＴｎをレジスタ１３２に出力する。レジスタ１３２は、カウンタ１３１５から入力されたカウント値ＣＮＴｎを記憶する。
【０１６９】
水平転送回路１５は、制御部１４の制御に基づいて、レジスタ１３２に記憶されたカウント値ＣＮＰｎおよびカウント値ＣＮＴｎを読み出し、読み出したカウント値ＣＮＰｎおよびカウント値ＣＮＴｎを差分信号ＳＤＩＦとして出力回路１６に出力する。
【０１７０】
図７の説明においては、Ｐ相、Ｄ相共に、カウンタ１３１５は、クロックＳＣＫをアップカウントする場合について説明した。
【０１７１】
セレクタ１３１４は、出力信号ＣＯｎのレベルと出力信号ＣＯｎ−１のレベルとが異なることを検知した場合に、カウンタ１３１５をアップカウントまたはダウンカウントのいずれかに、図５に図示する真理値に従って、切り替える。
【０１７２】
カウンタ１３１５は、図６に図示するフローチャートに従って、出力信号ＣＯｎのレベルが出力信号ＣＯｎ−１のレベルより大きい場合に、クロックＣＫＬをアップカウントまたはダウンカウントする。カウンタ１３１５は、、出力信号ＣＯｎのレベルが出力信号ＣＯｎ−１のレベルより小さい場合に、クロックＣＫＬをダウンカウントまたはアップカウントする。
【０１７３】
出力回路１６を図８に関連付けて説明する。図８は、本発明の実施形態に係る出力回路の構成例を示すブロック図である。
【０１７４】
出力回路１６は、加算器１６１およびフリップフロップ（ＦＦ）１６２を有する。
【０１７５】
加算器１６１の第１入力端子ＣＩＮ１は、水平転送回路１５の出力側に接続されている。加算器１６１の第２入力端子ＣＩＮ２は、フリップフロップ１６２の出力端子ＣＯに接続されている。
【０１７６】
加算器１６１の出力端子ＣＯは、フリップフロップ１６２の入力端子ＣＩＮおよびＣＭＯＳイメージセンサ１外部の画像処理回路２２（図１１参照）に接続されている。加算器１６１のクロック端子ＣＫは、クロック信号線ＣＫＬに接続されている。
【０１７７】
フリップフロップ１６２の入力端子ＣＩＮは、加算器１６１の出力端子ＣＯに接続されている。フリップフロップ１６２の出力端子ＣＯは、加算器１６１の第２入力端子ＣＩＮ２に接続されている。フリップフロップ１６２のクロック端子ＣＫは、クロック信号線ＣＫＬに接続されている。
【０１７８】
出力回路１６には、水平転送回路１５から入力されたカウント値ＣＮＴｎとしての差分信号ＳＤＩＦに対して、次式で示される処理を施すことで、差分信号ＳＤＩＦを元の画像信号に復号する。
【０１７９】
【数４】
2010062764.tif 000003
【０１８０】
（４）式によれば、１列目からｎ列目の画素回路１１のカウント値ＣＮＴｎの総和は、ｎ列目の画素回路１１の電圧信号ＳＰＩＸ（ｎ）から１列目の画素回路１１の電圧信号ＳＰＩＸ（１）を減算したものである。
【０１８１】
（４）式は、次式のように変形することができる。
【０１８２】
【数５】
2010062764.tif 000004
【０１８３】
（５）式によれば、ｎ列目の画素回路１１の電圧信号ＳＰＩＸ（ｎ）は、１列目からｎ列目の画素回路１１のカウント値ＣＮＴｎの総和に１列目の画素回路１１の電圧信号ＳＰＩＸ（１）を加算したものである。
【０１８４】
次に、具体例を挙げて、出力回路１６の動作について説明する。
【０１８５】
制御部１４は、加算器１６１のクロック端子ＣＫおよびフリップフロップ１６２のクロック端子ＣＫに共通のクロックＳＣＫを出力する。加算器１６１およびフリップフロップ１６２は、クロックＳＣＫに同期して作動する。
【０１８６】
１列目の画素回路１１の電圧信号ＳＰＩＸ（１）を基準黒レベルに固定し、この基準黒レベルの値が「１」であるものとする。２列目の画素回路１１のカウント値ＣＮＴが「１０」であるものとする。
【０１８７】
加算器１６１の第１入力端子ＣＩＮ１には、水平転送回路１５から１列目の画素回路１１の差分信号ＳＤＩＦ（基準黒レベル）が入力され、差分信号ＳＤＩＦを出力端子ＣＯに出力する。このとき、加算器１６１の出力端子ＣＯには、「１」が出力される。
【０１８８】
そして、フリップフロップ１６２の入力端子ＣＩＮには、加算器１６１が出力した差分信号ＳＤＩＦ、すなわち「１」が入力される。
【０１８９】
次に、加算器１６１の第１入力端子ＣＩＮ１には、水平転送回路１５から２列目の画素回路１１の差分信号ＳＤＩＦ（カウント値ＣＮＴ「１０」）が入力され、加算器１６１の第２入力端子ＣＩＮ２には、フリップフロップ１６２の出力端子ＣＯから差分信号ＳＤＩＦ（基準黒レベル）の「１」が入力される。
【０１９０】
加算器１６１は、第２入力端子ＣＩＮ２に入力された「１」に、第１入力端子ＣＩＮ１に入力された「１０」を加算し、出力端子ＣＯに出力する。このとき、加算器１６１の出力端子ＣＯには、本来の２列目の画素回路１１が取得した「１１」が出力される。
【０１９１】
このように、加算器１６１は、水平転送回路１５から入力された差分信号に、フリップフロップ１３３２から入力されたカウント値ＣＮＴｎを加算する。フリップフロップ１６２は、加算器１６１が出力した加算値を加算器１６１に出力する。
【０１９２】
これにより、出力回路１６は、差分信号ＳＤＩから画像信号を復元する。
【０１９３】
図９は、本発明の実施形態に係るＣＭＯＳイメージセンサの動作例を示す図である。
【０１９４】
図９（Ａ）に図示するように、カラム処理回路１３および出力回路１６の処理は、パイプライン化することができる。具体的には、カラム処理回路１３によるＡ／Ｄ変換の処理と出力回路１６の処理とが行単位でパイプライン化されている。
【０１９５】
図９（Ｂ）に図示するように、差分信号ＳＤＩＦから元の画送信号への復元と、復元した画送信号の外部装置へ出力とが、画素単位でパイプライン化されている。このように、一連の処理をパイプラインかすることで、上述の復元処理の遅延を防止することができる。
【０１９６】
図１０は、本発明の実施形態に係るカラム処理回路の処理結果の例を示す図である。
【０１９７】
図１０（Ａ）は、ＣＭＯＳイメージセンサ１が撮像すべき被写体画像ＰＩＸを示す図である。この被写体画像ＰＩＸの破線Ａ１−Ａ２間における電圧信号レベルは、図１０（Ｂ）に図示する電圧信号レベルであったものとする。この電圧信号レベルは、たとえば輝度レベルである。被写体画像ＰＩＸの陰影部は、電圧信号レベルが「５」であるものとし、陰影部以外は、電圧信号レベルが「１」であるものとする。
【０１９８】
ところで、一般的なＣＭＯＳイメージセンサは、被写体画像ＰＩＸを撮像した場合、列毎の画素回路から得られた電圧信号にＡ／Ｄ変換を施す。図１０（Ｃ）は、被写体画像ＰＩＸの破線Ａ１−Ａ２間の電圧信号レベルをＡ／Ｄ変換したものである。
【０１９９】
このとき、一般的なＣＭＯＳイメージセンサのＡ／Ｄ変換部は、電圧信号にＡ／Ｄ変換を施す際に、図１０（Ｃ）に図示するように、「１」×４＋「５」×７＋「１」×４＝４３回のカウントを行う。なお、電圧信号レベルが「５」の場合には、５回のカウントが行われる。図１０（Ｄ）は、画素数が２倍の場合のカウント数で、そのカウント数は８１回である。
【０２００】
一方、本発明のＣＭＯＳイメージセンサ１のＡＤＣ回路１３１は、図１０（Ｅ）に図示するように、隣接する画素回路１１間の電圧信号ＳＰＩＸの差分をＡ／Ｄ変換するため、カウント数は、「１」＋「５」＋「１」＝７回である。図１０（Ｆ）は、画素数が２倍の場合のカウント数で、そのカウント数は、図１０（Ｅ）の場合と同数の７回である。
【０２０１】
このように、本発明のＣＭＯＳイメージセンサ１によれば、画素回路１１から得られた電圧信号ＳＰＩＸにＡ／Ｄ変換を施す際に、カウンタ１３１５がカウントするカウント数を削減することができる。その結果、カラム処理回路１３の省電力化を図ることができる。
【０２０２】
ＣＭＯＳイメージセンサ１内部で、画素回路１１が電圧信号ＳＰＩＸを出力する毎に、逐次Ａ／Ｄ変換を施すため、Ａ／Ｄ変換の処理の時間を短縮することができる。これに加え、回路構成が容易となり、画素配列の狭ピッチ化を図ることができる。
【０２０３】
ＣＭＯＳイメージセンサが多画素化されても、カウンタ１３１５によるカウント数を増加させることがないという利益を得ることができる。
【０２０４】
本発明は、ＣＣＤ等の撮像素子にも適用することができる。
【０２０５】
本発明の撮像素子としてのＣＭＯＳイメージセンサ１は、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。以下、ＣＭＯＳイメージセンサ１を撮像デバイスとして適用させて場合について説明する。
【０２０６】
図１１は、本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【０２０７】
カメラ２は、図１１に示すように、ＣＭＯＳイメージセンサ１、このＣＭＯＳイメージセンサ１の画素領域（画素部１０）に入射光を導く（被写体像を結像する）光学系、およびＣＭＯＳイメージセンサ１の画像信号を処理する信号処理部（ＤＳＰ）２２を有する。光学系は、たとえば入射光（像光）を撮像面上に結像させるレンズ２１で構成されている。
【０２０８】
信号処理部２２は、ＣＭＯＳイメージセンサ１の出力回路１６が出力した出力データに対して、カラー補間、γ補正、ＲＧＢ変換処理、ＹＵＶ変換処理等の画像処理を施す。
【０２０９】
信号処理部２２で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。信号処理部２２で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【０２１０】
このようなＣＭＯＳイメージセンサ１をカメラに搭載することによって、カメラの省電力化を図ることができる。
【図面の簡単な説明】
【０２１１】
【図１】本発明の実施形態に係るＣＭＯＳイメージセンサの概略ブロック図である。
【図２】本発明の実施形態に係る画素回路の構成例を示す等価回路図である。
【図３】本発明の実施形態に係る画素回路の動作例を示すタイミングチャートである。
【図４】本発明の実施形態に係るＡＤＣ回路の構成例を示す等価回路図である。
【図５】本発明の実施形態に係るＰＤセレクタの真理値を示す図である。
【図６】本発明の実施形態に係るカウンタの動作例を示すフローチャートである。
【図７】本発明の実施形態に係るＡＤＣ回路の動作例を示すタイミングチャートである。
【図８】本発明の実施形態に係る出力回路の構成例を示すブロック図である。
【図９】本発明の実施形態に係るＣＭＯＳイメージセンサの動作例を示す図である。
【図１０】本発明の実施形態に係るカラム処理回路の処理結果の例を示す図である。
【図１１】本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【符号の説明】
【０２１２】
１…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路（ＰＩＸ）、１２…行駆動回路、１３…カラム処理回路、１４…制御部、１５…水平転送回路、１６…出力回路、１３１１…比較器、１３１２…ＥＯＲゲート、１３１３…ＡＮＤゲート、１３１４…ＰＤセレクタ、１３１５…カウンタ（ＣＮＴ）、１６１…加算器、１６２…フリップフロップ（ＦＦ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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