(57)【要約】【課題】  ＩＧＢＴとダイオードを備える半導体装置であって、ダイオードのリカバリ動作時に逆電流が生じ難いとともに、ＩＧＢＴのオン電圧が低い半導体装置を提供する。【解決手段】  ＩＧＢＴとダイオードを備える半導体装置であって、ＩＧＢＴのｎ型エミッタ領域２２と、ＩＧＢＴのｐ型ボディ領域２４と、ダイオードのｐ型アノード領域２４が、半導体基板１２の上面１２ａに面して形成されており、ＩＧＢＴのｐ型コレクタ領域２８と、ダイオードのｎ型カソード領域３０が、半導体基板１２の下面１２ｂに面して形成されており、ｎ型カソード領域３０よりｎ型不純物濃度が低いｎ型ドリフト領域２６が、上面側の領域と下面側の領域を分離するように半導体基板１２に形成されており、ｎ型ドリフト領域２６の一部が、ＳｉＧｅ半導体２９によって形成されている。【選択図】図１
2010278259.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴとダイオードを備える半導体装置であって、
ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域が、半導体基板の上面に面して形成されており、
ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域が、半導体基板の下面に面して形成されており、
ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が、上面側の領域と下面側の領域を分離するように半導体基板に形成されており、
ｎ型ドリフト領域の一部が、ＳｉＧｅ半導体層によって形成されていることを特徴とする半導体装置。
【請求項２】
ＳｉＧｅ半導体層が、ＣとＯの少なくとも一方を含有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＳｉＧｅ半導体層が、ｎ型カソード領域の直上のｎ型ドリフト領域内に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
ＩＧＢＴとダイオードを備えており、ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域が、半導体基板の上面に面して形成されており、ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域が、半導体基板の下面に面して形成されており、ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が、上面側の領域と下面側の領域を分離するように半導体基板に形成されている半導体装置の製造方法であって、
ｎ型のシリコン基板の表面の一部上に、ｎ型のＳｉＧｅ半導体のエピタキシャル層であるＳｉＧｅ半導体層を形成する工程と、
シリコン基板上に、ＳｉＧｅ半導体層を覆うように、ｎ型のシリコン層をエピタキシャル成長させる工程、
を有しており、
シリコン基板、ＳｉＧｅ半導体層、及び、シリコン層を含む半導体基板を用いて、ＳｉＧｅ半導体層がｎ型ドリフト層に含まれるように前記半導体装置を製造することを特徴とする製造方法。
【請求項５】
ＣとＯの少なくとも一方を含有するＳｉＧｅ半導体層を形成することを特徴とする請求項３に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴとダイオードを備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、ＩＧＢＴとダイオードを備える半導体装置が開示されている。ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域は、半導体基板の上面に面して形成されている。なお、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域は、共通の領域とされている。ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域は、半導体基板の下面に面して形成されている。また、半導体基板には、ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が形成されている。ｎ型ドリフト領域は、上面側の領域（すなわち、ｎ型エミッタ領域、ｐ型ボディ領域、及び、ｐ型アノード領域）と下面側の領域（すなわち、ｐ型コレクタ領域とｎ型カソード領域）を分離している。このように、ＩＧＢＴとダイオードを１つの半導体基板に形成することで、装置の小型化を図ることができる。
【０００３】
特許文献１の半導体装置では、ｎ型ドリフト領域内に、キャリアライフタイムが短い低ライフタイム層が形成されている。低ライフタイム層は、ヘリウム照射によって結晶欠陥が形成された半導体層である。このようにｎ型ドリフト層に低ライフタイム層が形成されていると、ダイオードのリカバリ動作時に、ｎ型ドリフト層内のキャリアの多くが低ライフタイム層内で消滅する。このため、リカバリ動作時に逆電流が生じ難い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１７７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の半導体装置では、ドリフト層の平面方向全体に亘って低ライフタイム層が形成されている。このため、ＩＧＢＴのオン時に、ドリフト層内を流れるキャリアが低ライフタイム層内で消滅する。このため、ＩＧＢＴにおける損失が増大し、ＩＧＢＴのオン電圧が上昇してしまうという問題が生じる。
【０００６】
この問題は、ドリフト層のうち、ＩＧＢＴの電流経路となる範囲には低ライフタイム層を設けず、ダイオードの電流経路となる範囲に低ライフタイム層を設けることで解決できる。しかしながら、ヘリウム等の荷電粒子を照射して低ライフタイム層を形成する方法では、低ライフタイム層を形成する範囲を正確に制御することができない。
すなわち、範囲を選択して荷電粒子を照射する場合には、荷電粒子照射装置と半導体基板の間にメタルマスクを配置し、メタルマスク越しに半導体基板に荷電粒子を照射する。メタルマスクには、開口部や薄板部が形成されており、開口部等を通過した荷電粒子が半導体基板に照射される。メタルマスクは半導体基板から離れた位置に配置する必要があるので、メタルマスクと半導体基板を正確に一合わせすることは困難である。この位置合わせには、通常、１００μｍ程度の誤差が生じる。したがって、半導体基板に荷電粒子が照射される範囲にも１００μｍ程度の位置ずれが生じる。また、開口部等を通過した荷電粒子がメタルマスク等の裏側にまわり込むため、半導体基板には開口部よりも広い範囲に荷電粒子が照射される。また、半導体基板に照射された荷電粒子は、結晶内を進行するうちに結晶格子と衝突しながら減衰し、所定の深さで停止する。結晶欠陥は、主に荷電粒子の停止位置に形成されるが、荷電粒子の通過経路にも形成される。したがって、結晶欠陥が形成される深さ方向の位置も正確に制御することは極めて困難である。
【０００７】
このように、荷電粒子を照射する方法では、低ライフタイム層を正確に形成することができない。このため、ダイオードとＩＧＢＴを備えた従来の半導体装置では、ダイオードのリカバリ特性とＩＧＢＴのオン電圧とを両立させることができなかった。
【０００８】
本発明は、上述した実情に鑑みて創作されたものであり、ＩＧＢＴとダイオードを備える半導体装置であって、ダイオードのリカバリ動作時に逆電流が生じ難いとともに、ＩＧＢＴのオン電圧が低い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、ＩＧＢＴとダイオードを備えている。ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域が、半導体基板の上面に面して形成されている。ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域が、半導体基板の下面に面して形成されている。ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が、上面側の領域と下面側の領域を分離するように半導体基板に形成されている。そして、ｎ型ドリフト領域の一部が、ＳｉＧｅ半導体層によって形成されている。
【００１０】
この半導体装置では、ｎ型ドリフト層の一部がＳｉＧｅ（シリコンゲルマニウム）半導体層により形成されている。ＳｉＧｅ半導体層は、キャリアライフタイムが短く、低ライフタイム層として機能する。また、ＳｉＧｅ半導体層は、エピタキシャル成長により形成することが可能であり、その形成範囲や厚さはｎｍオーダーで制御できる。このため、ｎ型ドリフト領域内に正確にＳｉＧｅ半導体層（すなわち、低ライフタイム層）を形成することができる。したがって、この半導体装置によれば、ダイオードのリカバリ動作時の逆電流を低減できるとともに、ＩＧＢＴのオン電圧を低減することができる。
【００１１】
上述した半導体装置は、ＳｉＧｅ半導体層が、ＣとＯの少なくとも一方を含有していることが好ましい。
ＳｉＧｅ半導体層にＣまたはＯを添加すると、キャリアライフタイムがさらに短くなる。このため、ダイオードのリカバリ動作時の逆電流をさらに低減することができる。
【００１２】
上述した半導体装置においては、ＳｉＧｅ半導体層が、ｎ型カソード領域の直上のｎ型ドリフト領域内に形成されていることが好ましい。
このような構成によれば、主にダイオードの電流経路となるｎ型ドリフト領域内にＳｉＧｅ半導体層が形成されているので、ダイオードの逆電流を効果的に低減させることができる。
【００１３】
また、本発明は、ＩＧＢＴとダイオードを備える半導体装置の製造方法を提供する。この製造方法では、ＩＧＢＴのｎ型エミッタ領域と、ＩＧＢＴのｐ型ボディ領域と、ダイオードのｐ型アノード領域が、半導体基板の上面に面して形成されており、ＩＧＢＴのｐ型コレクタ領域と、ダイオードのｎ型カソード領域が、半導体基板の下面に面して形成されており、ｎ型カソード領域よりｎ型不純物濃度が低いｎ型ドリフト領域が、上面側の領域と下面側の領域を分離するように半導体基板に形成されている半導体装置を製造方法する。この製造方法は、ｎ型のシリコン基板の表面の一部上に、ｎ型のＳｉＧｅ半導体のエピタキシャル層であるＳｉＧｅ半導体層を形成する工程と、シリコン基板上に、ＳｉＧｅ半導体層を覆うように、ｎ型のシリコン層をエピタキシャル成長させる工程を有している。そして、シリコン基板、ＳｉＧｅ半導体層、及び、シリコン層を含む半導体基板を用いて、ＳｉＧｅ半導体層がｎ型ドリフト層に含まれるように半導体装置を製造する。
なお、シリコン基板の表面の一部上にＳｉＧｅ半導体層を形成する工程は、シリコン基板上の所定領域内に部分的にＳｉＧｅ半導体層をエピタキシャル成長させる工程であってもよいし、シリコン基板上の略全面にＳｉＧｅ半導体層をエピタキシャル成長させ、その後、ＳｉＧｅ半導体層をエッチングしてシリコン基板上の所定領域内に部分的にＳｉＧｅ半導体層を残存させる工程であってもよい。
この製造方法によれば、ＳｉＧｅ半導体層がｎ型ドリフト層内の適切な位置に正確に形成されている半導体装置を製造することができる。ダイオードのリカバリ動作時に逆電流が生じ難いとともに、ＩＧＢＴのオン電圧が低い半導体装置を製造することができる。
【００１４】
上述した製造方法では、ＣとＯの少なくとも一方を含有するＳｉＧｅ半導体層を形成することが好ましい。
このような構成によれば、ダイオードのリカバリ動作時の逆電流をより低減させることができる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置１０の概略断面図。
【図２】第１の製造方法における半導体装置１０の製造工程を説明する断面図。
【図３】第１の製造方法における半導体装置１０の製造工程を説明する断面図。
【図４】第１の製造方法における半導体装置１０の製造工程を説明する断面図。
【図５】第１の製造方法における半導体装置１０の製造工程を説明する断面図。
【図６】第１の製造方法における半導体装置１０の製造工程を説明する断面図。
【図７】第１の製造方法における半導体装置１０の製造工程を説明する断面図。
【図８】第２の製造方法における半導体装置１０の製造工程を説明する断面図。
【図９】第２の製造方法における半導体装置１０の製造工程を説明する断面図。
【図１０】第２の製造方法における半導体装置１０の製造工程を説明する断面図。
【図１１】変形例の半導体装置の概略断面図。
【発明を実施するための形態】
【００１６】
下記に詳細に説明する実施例の構成を最初に列記する。
（特徴１）ＳｉＧｅ層は、ダイオードのカソード層の直上に形成されている。
（特徴２）ＳｉＧｅ層は、Ｓｉの組成比率が０．９〜０．７であるＳｉＧｅ半導体により構成されている。
（特徴３）ＳｉＧｅ層は、ＣとＯのいずれかを含有している。Ｃの濃度は、０．１〜２ｍｏｌ％である。Ｏの濃度は、１０１７〜１０１８ａｔｏｍｓ／ｃｍ３である。
（特徴４）ＳｉＧｅ層は、ＳｉＧｅ層以外のドリフト層と略同じ濃度のｎ型不純物を含有している。
【００１７】
実施例に係る半導体装置について説明する。図１は、半導体装置１０の概略断面図を示している。図１に示すように、半導体装置１０は、半導体基板１２と、半導体基板１２の表面に形成されている絶縁膜、金属層等によって構成されている。
【００１８】
半導体基板１２の上面１２ａには、複数のトレンチが形成されている。トレンチの壁面には、絶縁膜３２が形成されている。トレンチ内には、ゲート電極３４が形成されている。半導体基板１２の上面１２ａに臨む領域には、ｎ型のエミッタ領域２２と、ｐ型のボディ領域２４が選択的に形成されている。エミッタ領域２２は、絶縁膜３２と接するように形成されている。ボディ領域２４は、エミッタ領域２２を覆うように形成されている。ボディ領域２４は、エミッタ領域２２の下側で絶縁膜３２と接するように形成されている。ボディ領域２４は、トレンチの下端より浅い位置まで形成されている。ボディ領域２４のうち上面１２ａに臨む領域には、ボディ領域２４の他部よりもｐ型不純物濃度が高いボディコンタクト領域２４ａが形成されている。ボディ領域２４の下側には、ｎ型のドリフト層２６が形成されている。ドリフト層２６は、ボディ領域２４によってエミッタ領域２２から分離されている。ドリフト層２６の下側の、半導体基板１２の下面１２ｂに臨む領域には、ｐ型のコレクタ層２８と、ｎ型のカソード層３０が形成されている。コレクタ層２８及びカソード層３０は、ドリフト層２６によってボディ領域２４から分離されている。カソード層３０は、ドリフト層２６よりもｎ型不純物濃度が高い。
【００１９】
半導体基板１２の下面１２ｂ上には、全面に亘って下部電極６０が形成されている。下部電極６０は、コレクタ層２８及びカソード層３０とオーミック接触している。半導体基板１２の上面１２ａのうち、ゲート電極３４の上部には、絶縁膜６２が形成されている。また、半導体基板１２の上面１２ａ上には、上部電極６４が形成されている。上部電極６４は、絶縁膜６２を覆うように形成されている。上部電極６４は、エミッタ領域２２、及び、ボディコンタクト領域２４ａとオーミック接触している。また、上部電極６４は、絶縁膜６２によってゲート電極３４から絶縁されている。ゲート電極３４は、図示しない位置で半導体基板１２上の電極パッドに接続されている。
【００２０】
半導体基板１２には、エミッタ領域２２、ボディ領域２４、ドリフト層２６、コレクタ層２８、及び、ゲート電極３４によって、複数のＩＧＢＴ２０が形成されている。また、半導体基板１２には、ボディ領域２４、ドリフト層２６、及び、カソード層３０によって、複数のダイオード４０が形成されている。すなわち、ボディ領域２４は、ＩＧＢＴ２０とダイオード４０で共有されており、ＩＧＢＴ２０のボディ領域として機能するとともに、ダイオード４０のアノード領域としても機能する。ドリフト層２６は、ＩＧＢＴ２０とダイオード４０で共有されており、ＩＧＢＴ２０のドリフト層として機能するとともに、ダイオード４０のドリフト層としても機能する。
【００２１】
図１に示すように、ドリフト層２６の一部は、ｎ型のＳｉＧｅ層２９により形成されている。ＳｉＧｅ層２９は、カソード層３０の直上の範囲に形成されている。また、ＳｉＧｅ層２９は、ドリフト層２６の中間深さに形成されており、ボディ領域２４、コレクタ層２８、及び、カソード層３０の何れとも接していない。ＳｉＧｅ層２９を除くドリフト層２６と、エミッタ領域２２と、ボディ領域２４と、コレクタ層２８と、カソード層３０は、シリコンによって構成されている。
【００２２】
シリコン中のキャリアライフタイムは、１０−５〜１０−６ｓｅｃである。一方、ＳｉＧｅ中のキャリアライフタイムは、１０−６ｓｅｃ未満であり、シリコン中のキャリアライフタイムより短い。さらに、ＳｉＧｅ中のキャリアライフタイムは、ＳｉとＧｅの組成比を調整したり、ＳｉＧｅにＣ（炭素）やＯ（酸素）をドープすることで制御することができる。Ｓｉの組成比を０．９〜０．７（Ｇｅの組成比を０．１〜０．３）の範囲とし、Ｃのドープ量を０．１〜２ｍｏｌ％の範囲とし、Ｏのドープ量を１０１７〜１０１８ａｔｏｍｓ／ｃｍ３の範囲とすることで、ＳｉＧｅ中のキャリアライフタイムを１０−７〜１０−１０ｓｅｃの範囲で制御することができる。
本実施例の半導体装置１０では、ＳｉＧｅ層２９は、Ｓｉの組成比が０．８（Ｇｅの組成比が０．２）であり、１ｍｏｌ％のＣがドープされたＳｉＧｅにより構成されている。
【００２３】
次に、半導体装置１０の動作について説明する。上部電極６４に高電位が印加され、下部電極６０に低電位が印加されている状態を考える。この状態においては、ダイオード４０は、アノード側（上部電極６４）が高電位となり、カソード側（下部電極６０）が低電位となる。すなわち、順電圧を印加されている状態となる。このため、ダイオード４０はオンする。ダイオード４０がオンすると、カソード層３０の真上のドリフト層２６が主な電流経路となる。
一方、ＩＧＢＴ２０は、エミッタ側（上部電極６４）が高電位となり、コレクタ側（下部電極６０）が低電位となる。このため、ＩＧＢＴ２０は、オンしない。
【００２４】
ダイオード４０がオンしている状態においては、ドリフト層２６中をキャリアが流れている。この状態から、下部電極６０に高電位が印加され、上部電極６４に低電位が印加された状態に切換えられた場合を考える。このような状態においては、ダイオード４０に逆電圧が印加される。ダイオード４０に逆電圧が印加されると、ドリフト層２６中に存在している電子がカソード側（下部電極６０）に排出され、ドリフト層２６中に存在しているホールがアノード側（上部電極６４）に排出される。このため、ダイオード４０に逆電流が流れる。逆電流は、ドリフト層２６中に残留している電子とホールが減少するにつれて減少し、その後はゼロとなる。本実施例の半導体装置１０では、ダイオード４０の主な電流経路であるカソード層３０の直上のドリフト層２６中にＳｉＧｅ層２９が形成されている。ＳｉＧｅ層２９のキャリアライフタイムは短いので、ドリフト層２６中のキャリアの多くがＳｉＧｅ層２９中で再結合により消滅する。したがって、逆電圧の印加により排出されるキャリアが少なく、高い逆電流が生じ難い。
【００２５】
また、下部電極６０に高電位が印加され、上部電極６４に低電位が印加されると、ＩＧＢＴ２０は、コレクタ側（下部電極６０）が高電位となり、エミッタ側（上部電極６４）が低電位となる。この状態で、ゲート電極３４に正の電位を印加すると、ＩＧＢＴ２０がオンする。すなわち、ゲート電極３４への電位の印加により、絶縁膜３２と接している範囲のボディ領域２４がｐ型からｎ型に反転し、絶縁膜３２と接している範囲のボディ領域２４にチャネルが形成される。チャネルが形成されると、下部電極６０と上部電極６４の間の電位差（すなわち、コレクタ−エミッタ間電圧）によって、電子が、上部電極６４から、エミッタ領域２２、ボディ領域２４内のチャネル、ドリフト層２６、及び、コレクタ層２８を経由して、下部電極６０に流れる。また、ホールが、下部電極６０から、コレクタ層２８、ドリフト層２６、及び、ボディ領域２４（チャネル以外の部分）を経由して、ボディコンタクト領域２４ａから上部電極６４に流れる。このようにして、ＩＧＢＴ２０がオンする。ＩＧＢＴ２０がオンする場合には、コレクタ層２８の真上のドリフト層２６が主な電流経路となる。上述したように、コレクタ層２８の真上のドリフト層２６にはＳｉＧｅ層２９が形成されていない。したがって、ＩＧＢＴ２０のオン時には、ＳｉＧｅ層２９には多くのキャリアが流れず、ＳｉＧｅ層２９でキャリアが再結合により消滅することが抑制される。これによって、ＩＧＢＴ２０のオン電圧の上昇が抑制される。
【００２６】
以上に説明したように、この半導体装置１０では、ドリフト層２６のうち、ダイオード４０の主な電流経路となる範囲にＳｉＧｅ層２９が形成されており、ＩＧＢＴ２０の主な電流経路となる範囲にＳｉＧｅ層２９が形成されていない。したがって、半導体装置１０では、ダイオード４０に逆電流が生じ難いとともに、ＩＧＢＴ２０のオン電圧が低減されている。
【００２７】
次に、半導体装置１０の第１の製造方法について説明する。半導体装置１０は、図２に示すシリコンウエハ５０から製造される。シリコンウエハ５０は、ＦＺ法により製造されたウエハである。シリコンウエハ５０の厚さは約７２５μｍである。シリコンウエハ５０は、約８×１０１３ａｔｏｍｓ／ｃｍ３の濃度のＰ（リン）を含有するｎ型シリコンのウエハである。
【００２８】
最初に、シリコンウエハ５０の上面全体に熱酸化膜を形成する。その後、熱酸化膜上にフォトレジストを形成し、熱酸化膜を選択的にウェットエッチングする。これによって、熱酸化膜に、開口部を形成する。その後、フォトレジストは除去する。以上の工程によって、図３に示すように、シリコンウエハ５０の上面に開口部５４を有する熱酸化膜５２を形成する。
【００２９】
次に、シリコンウエハ５０上にＳｉＧｅ層をエピタキシャル成長させる。ここでは、選択エピタキシャル成長法により、ＳｉＧｅ層を成長させる。具体的には、原料ガスとして、ＳｉＨ３ＣＨ３、ＧｅＨ４、ＰＨ３、及び、Ｈ２を用い、成膜温度を約６００℃とし、成膜圧力を約１×１０−４Ｔｏｒｒとして、エピタキシャル成長を行う。この方法によれば、熱酸化膜５２（すなわち、ＳｉＯ２）上にＳｉＧｅ層が成長せず、シリコンウエハ５０上にのみＳｉＧｅ層が成長する。したがって、図４に示すように、開口部５４内のシリコンウエハ５０上にのみＳｉＧｅ層２９が成長する。ここでは、約８×１０１３ａｔｏｍｓ／ｃｍ３の濃度のＰを含有するｎ型のＳｉＧｅ層２９を成長させる。また、約１ｍｏｌ％のＣを含有するＳｉＧｅ層２９を成長させる。ＳｉＧｅ層２９は、約１０μｍの厚さで形成する。ＳｉＧｅ層２９を形成したら、ウェットエッチングにより熱酸化膜５２を除去する。
【００３０】
次に、図５に示すように、シリコンウエハ５０上にシリコン層５６を成長させる。シリコン層５６は、ＳｉＧｅ層２９を覆うように成長させる。ここでは、約８×１０１３ａｔｏｍｓ／ｃｍ３の濃度のＰを含有するｎ型のシリコン層５６を成長させる。また、シリコン層５６は、約２５μｍの厚さで形成する。シリコン層５６を形成したら、シリコン層５６の上面を研磨して、図６に示すようにシリコン層５６の上面を平坦化する。
【００３１】
次に、図７に示すように、シリコン層５６に半導体装置１０の上面側の構造を形成する。すなわち、シリコン層５６に、エミッタ領域２２、ボディコンタクト領域２４ａを含むボディ領域２４、トレンチ、絶縁膜３２、ゲート電極３４、絶縁膜６２、及び、上部電極６４を形成する。上面側の構造の形成方法は従来公知であるので、ここではその説明を省略する。ここでは、上面側の構造とＳｉＧｅ層２９との相対位置関係が、図１に示す位置関係となるように、上面側の構造を形成する。
【００３２】
次に、シリコンウエハ５０の下面を研磨して、シリコンウエハ５０を薄く成形する。その後、半導体装置１０の下面側の構造を形成する。すなわち、シリコンウエハ５０に、コレクタ層２８、カソード層３０、及び、下部電極６０を形成する。下面側の構造の形成方法は従来公知であるので、ここではその説明を省略する。ここでは、下面側の構造とＳｉＧｅ層２９との相対位置関係が、図１に示す位置関係となるように、下面側の構造を形成する。これによって、図１に示す半導体装置１０の構造が完成する。上面側の構造が形成されなかった範囲のシリコン層５６と、下面側の構造が形成されなかった範囲のシリコンウエハ５０と、ＳｉＧｅ層２９が、図１のドリフト層２６となる。下面側の構造を形成したら、ウエハをダイシングにより分割する。これによって、図１に示す半導体装置１０が製造される。
【００３３】
以上に説明したように、第１の製造方法では、ＳｉＧｅ層２９を選択エピタキシャル成長法により形成する。選択エピタキシャル成長法によれば、ＳｉＧｅ層２９を形成する範囲とＳｉＧｅ層２９の厚さをｎｍオーダーで制御することができる。したがって、ダイオード４０の電流経路となる領域に正確にＳｉＧｅ層２９を形成することができる。
【００３４】
次に、半導体装置１０の第２の製造方法について説明する。なお、第２の製造方法では、ＳｉＧｅ層２９にＯがドープされている半導体装置１０を製造する。
【００３５】
第２の製造方法でも、図２に示すシリコンウエハ５０から半導体装置１０を製造する。まず、図８に示すように、シリコンウエハ５０上に、ＳｉＧｅ層２９をエピタキシャル成長させる。具体的には、原料ガスとして、ＳｉＨ４、ＧｅＨ４、ＰＨ３、Ｈ２、及び、Ｏ２用い、成膜温度を約６００℃とし、成膜圧力を約１×１０−４Ｔｏｒｒとして、エピタキシャル成長を行う。ここでは、約８×１０１３ａｔｏｍｓ／ｃｍ３の濃度のＰを含有するｎ型のＳｉＧｅ層２９を成長させる。また、約５×１０１７ａｔｏｍｓ／ｃｍ３のＯを含有するＳｉＧｅ層２９を成長させる。ＳｉＧｅ層２９は、約１０μｍの厚さで形成する。
【００３６】
次に、ＳｉＧｅ層２９の上面全体に熱酸化膜を形成する。その後、熱酸化膜上にフォトレジストを形成し、熱酸化膜を選択的にウェットエッチングする。これによって、図９に示すように、ＳｉＧｅ層２９上に部分的に熱酸化膜５８を残存させる。
【００３７】
次に、ＳｉＧｅ層２９をドライエッチングする。熱酸化膜５８が形成されている範囲ではＳｉＧｅ層２９はエッチングされないので、熱酸化膜５８が形成されていない範囲のＳｉＧｅ層２９がエッチングされる。ここでは、図１０に示すように、熱酸化膜５８に覆われていない範囲のＳｉＧｅ層２９が除去されるまでエッチングを行う。ＳｉＧｅ層２９をエッチングしたら、熱酸化膜５８を除去する。その後は、第１の製造方法と同様にして、半導体装置１０を製造する。
【００３８】
以上に説明したように、第２の製造方法では、エピタキシャル成長によって、シリコンウエハ５０の上面全体にＳｉＧｅ層２９を形成する。エピタキシャル成長によれば、ＳｉＧｅ層２９の厚さをｎｍオーダーで制御することができる。また、第２の製造方法では、エピタキシャル成長させたＳｉＧｅ層２９をドライエッチングして、部分的にＳｉＧｅ層２９を残存させる。残存させるＳｉＧｅ層２９の範囲はｎｍオーダーで制御することができる。したがって、ダイオード４０の電流経路となる領域に正確にＳｉＧｅ層２９を形成することができる。
【００３９】
以上に説明したように、本発明の半導体装置１０では、低ライフタイム層であるＳｉＧｅ層２９を、ダイオード４０の電流経路となる部分に正確に形成することができる。したがって、半導体装置１０は、ダイオード４０のリカバリ動作時に逆電流が生じ難いとともに、ＩＧＢＴ２０のオン電圧が低い。
【００４０】
なお、上述した半導体装置１０では、カソード層３０の直上のドリフト層２６にＳｉＧｅ層２９が形成されていた。しかしながら、ＳｉＧｅ層２９の形成範囲は、適宜調整することができる。より逆電流が生じ難いダイオード４０が必要とされる場合には、ＳｉＧｅ層２９をより広い範囲に形成してもよい。例えば、ＳｉＧｅ層２９の一部がコレクタ層２８の上部のドリフト層２６に存在していてもよい。また、よりオン電圧が低いＩＧＢＴ２０が必要とされる場合には、ＳｉＧｅ層２９をより狭い範囲に形成してもよい。例えば、カソード層３０の上部のドリフト層２６に、ＳｉＧｅ層２９が存在していない部分があってもよい。また、ＳｉＧｅ層２９の深さ方向の位置も適宜調整することができる。
【００４１】
また、図１の半導体装置１０では、半導体基板１２にＩＧＢＴ２０とダイオード４０が混在して形成されていた。しかしながら、図１１に示すように、半導体基板１２に、ＩＧＢＴ２０とダイオード４０を別個に形成してもよい。なお、図１１では、参照番号１６がダイオード４０のアノード領域を示しており、参照番号１６ａがダイオード４０のアノードコンタクト領域を示している。この場合、ダイオード４０側のドリフト層２６にＳｉＧｅ層２９を形成しておくことで、ＩＧＢＴ２０のオン電圧を上昇させることなく、ダイオード４０の逆電流を抑制することができる。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１０：半導体装置
１２：半導体基板
２２：エミッタ領域
２４：ボディ領域
２４ａ：ボディコンタクト領域
２６：ドリフト層
２８：コレクタ層
２９：ＳｉＧｅ層
３０：カソード層
３４：ゲート電極
５０：シリコンウエハ
５６：シリコン層
６０：下部電極
６４：上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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