(57)【要約】【課題】テスタの精度によらずに出力波形の立ち上がり時間及び立ち下がり時間を正確に検出する。【解決手段】コンパレータ１２−１，１２−２は、出力バッファ１１の出力信号と、それぞれ異なる閾値（参照電圧Ｒｅｆ１，Ｒｅｆ２）とを比較し、複数段の保持回路を具備したシフトレジスタ１３−１，１３−２は、出力信号とそれぞれの閾値との比較結果を、クロック信号ＣＬＫに応じて前段の保持回路から後段の保持回路へと順に移動させて出力する。【選択図】図１
2010197364.tif 000002
【特許請求の範囲】
【請求項１】
出力回路と、
前記出力回路の出力信号と、異なる複数の閾値とを比較する比較部と、
複数段の保持回路を具備し、クロック信号に応じて、前記閾値と前記出力信号との比較結果を前段の前記保持回路から後段の前記保持回路へと順に移動させて出力する複数のレジスタ部と、
を有することを特徴とする半導体装置。
【請求項２】
各前記レジスタ部からの前記比較結果を比較して、前記出力信号の大きさが第１の前記閾値と第２の前記閾値との間となる期間を判定する判定信号を送出する比較判定回路を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
速度の異なる複数の前記クロック信号の何れかを選択して前記レジスタ部に供給するクロック選択部を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
各前記レジスタ部における同一段の前記保持回路から出力される前記比較結果を検出し、前記比較結果が所定の組み合わせであるか否かを検出する検出回路と、
前記比較結果が前記所定の組み合わせであった場合、前記レジスタ部に供給する前記クロック信号を無効化するクロック無効化回路を有することを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
直列に複数段接続された遅延素子を具備し、試験を開始させる旨の試験信号を所定時間ずつ遅延させることで、各段の前記保持回路が前記比較結果を取り込むための複数の取り込み信号を生成する遅延回路を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
出力回路と、
前記出力回路の出力信号と、異なる複数の閾値とを比較する比較部と、
前記出力信号と複数の前記閾値との比較結果をそれぞれ入力し、前記出力信号の大きさが異なる複数の前記閾値間である場合に、クロック信号を出力するクロック制御回路と、
前記クロック信号のクロック数を計数し、計数値を出力するカウンタ回路と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファを備えた半導体装置に関する。
【背景技術】
【０００２】
図３５は、半導体装置のバッファの例である。
半導体装置２００には、外部とのデータのやりとりを行うための複数のパッド２０１と、複数のバッファ（入力バッファ、出力バッファ、トライステートバッファなど）２０２が配置されている。
【０００３】
従来、半導体装置の試験時において、出力バッファ（トライステートバッファも含む）からの出力信号の立ち上がり時間及び立ち下がり時間が、規格値に適合しているか否かの試験を行っている。
【０００４】
図３６は、従来の半導体装置の試験時の概略構成を示す図である。
半導体装置２１０は、外部へデータを出力するための出力バッファ２１１と出力バッファ２１１と接続されたパッド２１２を有している。従来では、出力バッファ２１１からの出力信号をパッド２１２に接続されたテスタ２１３により測定し、その出力信号の立ち上がり時間及び立ち下がり時間をテスタ２１３により検出していた。
【０００５】
図３７は、出力信号の一例と、立ち上がり時間及び立ち下がり時間を示す図である。
横軸が時間、縦軸が電圧である。テスタ２１３は、出力波形が、設定された２つの電圧Ｖ１と電圧Ｖ２を通過する時刻を測定し、その時間差を立ち上がり時間または立ち下がり時間として検出する。
【０００６】
なお、従来、半導体チップ上にシュミットトリガ回路を配置して、テスタを用いずに出力波形の立ち上がり、立ち下がりを検出する技術があった（たとえば、特許文献１参照。）。
【０００７】
また、比較回路を用いて、出力波形と、階段状に変化する基準信号とを比較して、立ち上がり時間または立ち下がり時間を、テスタを用いずに検出する技術があった（たとえば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平３−２５５９６９号公報
【特許文献２】特開２００３−３１５４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、出力波形の立ち上がり時間及び立ち下がり時間を正確に測定するには、図３７のように、出力波形が、２つの閾値となるタイミングを正確に検出する必要がある。
しかしながら、テスタを用いた場合、それぞれの閾値のタイミングが測定誤差により正確に測定できず、立ち上がり時間及び立ち下がり時間を正確に求めることができない問題があった。これにより、出力波形の立ち上がり時間及び立ち下がり時間が、実際は規格を満たすにもかかわらず不良品と判定されたり、実際は規格を満たさないにもかかわらず、測定誤差により良品と判定されたりする場合があった。
【００１０】
上記の点を鑑みて、本発明は、テスタの精度によらずに正確に出力波形の立ち上がり時間及び立ち下がり時間を検出可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、以下のような半導体装置が提供される。この半導体装置は、出力回路と、前記出力回路の出力信号と、異なる複数の閾値とを比較する比較部と、複数段の保持回路を具備し、クロック信号に応じて、前記閾値と前記出力信号との比較結果を前段の前記保持回路から後段の前記保持回路へと順に移動させて出力する複数のレジスタ部と、を有する。
【発明の効果】
【００１２】
開示の半導体装置によれば、テスタの精度によらずに正確に出力信号の立ち上がり時間及び立ち下がり時間が検出可能になる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態の半導体装置の構成を示す図である。
【図２】シフトレジスタの一例である。
【図３】各シフトレジスタを構成するフリップフロップ回路の一例とその真理値表である。
【図４】第１の実施の形態の半導体装置の試験時における各部の信号の様子を示すタイミングチャートである。
【図５】参照電圧を外部入力とした例を示す図である。
【図６】参照電圧を抵抗分割で生成した例を示す図である。
【図７】参照電圧をスイッチで変更可能な回路例である。
【図８】第２の実施の形態の半導体装置の構成を示す図である。
【図９】第２の実施の形態の半導体装置の試験時における主要部の信号の様子を示すタイミングチャートである。
【図１０】第３の実施の形態の半導体装置の構成を示す図である。
【図１１】第３の実施の形態の半導体装置の試験時における主要部の信号の様子を示すタイミングチャートである。
【図１２】第４の実施の形態の半導体装置の構成を示す図である。
【図１３】第４の実施の形態の半導体装置の試験時における主要部の信号の様子を示すタイミングチャートである。
【図１４】検出回路の他の接続例である。
【図１５】第５の実施の形態の半導体装置の構成を示す図である。
【図１６】遅延回路の構成例を示す図である。
【図１７】ラッチ信号の一例を示すタイミングチャートである。
【図１８】レジスタ部の構成を示す図である。
【図１９】レジスタ回路の一例を示す図である。
【図２０】出力バッファの出力信号の立ち上がり時間測定時における、レジスタ部の信号の様子を示すタイミングチャートの一例である。
【図２１】コード出力時の動作を示すタイミングチャートの一例である。
【図２２】第６の実施の形態の半導体装置の構成を示す図である。
【図２３】遅延回路の構成例を示す図である。
【図２４】遅延回路において試験信号ＴＳＴが遅延されていく様子を示すタイミングチャートである。
【図２５】第７の実施の形態の半導体装置の構成を示す図である。
【図２６】選択信号ＳＬが“０”のときにパッドＰ１２から出力される信号が生成される様子を示すタイミングチャートである。
【図２７】選択信号ＳＬが“１”の時にパッドＰ１２から出力される信号が生成される様子を示すタイミングチャートである。
【図２８】第８の実施の形態の半導体装置の構成を示す図である。
【図２９】クロック制御回路の構成を示す図である。
【図３０】カウンタ回路の構成を示す図である。
【図３１】レジスタ回路の一例を示す図である。
【図３２】出力バッファの出力信号の立ち上がり時間測定時における、各部の信号の様子を示すタイミングチャートの一例である。
【図３３】出力バッファの出力信号の立ち下がり時間測定時における、各部の信号の様子を示すタイミングチャートの一例である。
【図３４】コード出力時の動作を示すタイミングチャートの一例である。
【図３５】半導体装置のバッファの例である。
【図３６】従来の半導体装置の試験時の概略構成を示す図である。
【図３７】出力信号の一例と、立ち上がり時間及び立ち下がり時間を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の半導体装置の実施の形態を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は、第１の実施の形態の半導体装置の構成を示す図である。
【００１５】
第１の実施の形態の半導体装置１０は、たとえば、１チップのＬＳＩ（Large Scale Integrated circuit）であり、出力バッファ１１を有している。出力バッファ１１の出力端子はパッドＰ１と接続されており、出力バッファ１１からの出力信号がパッドＰ１を介して外部に出力される。さらに、本実施の形態の半導体装置１０は、比較部１２と、レジスタ部としてシフトレジスタ１３−１，１３−２、さらには、ＡＮＤ回路１４を有している。
【００１６】
比較部１２は、出力バッファ１１の出力信号と、異なる複数の閾値とを比較する。以下では、２つの閾値を用いた場合について説明する。比較部１２は、コンパレータ１２−１，１２−２を有する。
【００１７】
コンパレータ１２−１，１２−２は、出力バッファ１１の出力信号を負入力端子に入力し、正入力端子にそれぞれ異なる閾値（参照電圧Ｒｅｆ１，Ｒｅｆ２）を入力している。以下では、参照電圧Ｒｅｆ１が、図３７の電圧Ｖ１、参照電圧Ｒｅｆ２が、図３７の電圧Ｖ２であるとして説明する。たとえば、参照電圧Ｒｅｆ１は、出力信号の最大振幅の１０％の値とし、参照電圧Ｒｅｆ２については、最大振幅の９０％の値とする。
【００１８】
なお、コンパレータ１２−１，１２−２には、パッドＰ２を介して、たとえば、テスタ２０からの試験信号ＴＳＴが入力される。そして、たとえば、チップ試験を行う旨の試験信号ＴＳＴが入力された場合に、コンパレータ１２−１，１２−２の出力信号が変化可能な状態になる。
【００１９】
シフトレジスタ１３−１，１３−２は、後述するが、複数段の保持回路を具備している。そして、コンパレータ１２−１，１２−２のそれぞれの比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２をクロック信号ＣＬＫに応じて取り込む。そして、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２をクロック信号ＣＬＫに応じて後段の保持回路へと移動させて出力する。第１の実施の形態の半導体装置１０では、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２をパッドＰ３，Ｐ４に接続された外部のテスタ２０にコード１，２として出力する。
【００２０】
ＡＮＤ回路１４は、試験信号ＴＳＴと、チップ内部のクロック信号であるチップクロック信号Ｃ＿ＣＬＫを入力している。そして、試験信号ＴＳＴが、チップ試験を行う旨の状態（図１の例では、“１”）の場合、チップクロック信号Ｃ＿ＣＬＫを、シフトレジスタ１３−１，１３−２へ入力するクロック信号ＣＬＫとして出力する。試験信号ＴＳＴが“０”の場合には、ＡＮＤ回路１４の出力は“０”で固定される。すなわち、クロック信号ＣＬＫは無効化される。
【００２１】
図２は、シフトレジスタの一例である。
また、図３は、各シフトレジスタを構成するフリップフロップ回路の一例とその真理値表である。
【００２２】
シフトレジスタ１３−１は、直列に複数段接続された保持回路であるフリップフロップ回路２１−１，２１−２，２１−３，…，２１−（ｎ−１），２１−ｎを有している。また、シフトレジスタ１３−２も同様に、直列に複数段接続されたフリップフロップ回路２２−１，２２−２，２２−３，…，２２−（ｎ−１），２２−ｎを有している。
【００２３】
シフトレジスタ１３−１の初段のフリップフロップ回路２１−１には、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１が入力され、クロック信号ＣＬＫの立ち上がりに同期して取り込まれる。比較結果Ｃｏｕｔ＿１は、クロック信号ＣＬＫの立ち上がりに同期して後段のフリップフロップ回路２１−２〜２１−ｎに順々に移動して取り込まれ、最後段のフリップフロップ回路２１−ｎからコード１として出力される。また、フリップフロップ回路２１−１〜２１−ｎには、リセット信号ＲＢが入力される。
【００２４】
シフトレジスタ１３−２の初段のフリップフロップ回路２２−１には、コンパレータ１２−２での比較結果Ｃｏｕｔ＿２が入力され、クロック信号ＣＬＫの立ち上がりに同期して取り込まれる。比較結果Ｃｏｕｔ＿２は、クロック信号ＣＬＫの立ち上がりに同期してフリップフロップ回路２２−２〜２２−ｎに順々に移動して取り込まれ、最後段のフリップフロップ回路２２−ｎからコード２として出力される。また、フリップフロップ回路２２−１〜２２−ｎには、セット信号ＳＢが入力される。
【００２５】
なお、リセット信号ＲＢ、セット信号ＳＢは、図１では図示を省略している。
フリップフロップ回路２１−１〜２１−ｎに入力される信号と出力の関係は、図３（Ａ）の真理値表の通りである。
【００２６】
リセット信号ＲＢが“０”の場合は、クロック信号ＣＬＫや入力信号ＤＡＴＡによらず出力信号Ｑは、“０”となる。
リセット信号ＲＢが“１”の場合、クロック信号ＣＬＫの立ち上がりで入力信号ＤＡＴＡの値が、出力信号Ｑとなる。また、クロック信号ＣＬＫの立ち下がりでは、保持動作を行う。
【００２７】
また、フリップフロップ回路２２−１〜２２−ｎに入力される信号と出力の関係は、図３（Ｂ）の真理値表の通りである。
セット信号ＳＢが“０”の場合は、クロック信号ＣＬＫや入力信号ＤＡＴＡによらず出力信号Ｑは、“１”となる。
【００２８】
セット信号ＳＢが“１”の場合、クロック信号ＣＬＫの立ち上がりで入力信号ＤＡＴＡの値が、出力信号Ｑとなる。また、クロック信号ＣＬＫの立ち下がりでは、保持動作を行う。
【００２９】
以下、第１の実施の形態の半導体装置１０の動作を説明する。
試験端子であるパッドＰ２に、たとえば、テスタ２０から“１”を入力すると、試験が開始され、チップクロック信号Ｃ＿ＣＬＫがクロック信号ＣＬＫとして、シフトレジスタ１３−１，１３−２に供給される。
【００３０】
図４は、第１の実施の形態の半導体装置の試験時における各部の信号の様子を示すタイミングチャートである。
図４では、上から、出力バッファ１１の出力信号、クロック信号ＣＬＫ、比較結果Ｃｏｕｔ＿１、シフトレジスタ１３−１の状態、コード１、比較結果Ｃｏｕｔ＿２、シフトレジスタ１３−２の状態、コード２を示している。
【００３１】
出力バッファ１１の出力信号が電圧Ｖ１を超えると（時刻ｔ１）、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１が“１”となる。比較結果Ｃｏｕｔ＿１は、クロック信号ＣＬＫの立ち上がりに同期して、シフトレジスタ１３−１のフリップフロップ回路２１−１〜２１−ｎに次々に取り込まれていく。そして、最後段のフリップフロップ回路２１−ｎからコード１として“１”となる信号がパッドＰ３からテスタ２０に出力される（時刻ｔ２）。
【００３２】
また、出力バッファ１１の出力信号が電圧Ｖ２を超えると（時刻ｔ３）、コンパレータ１２−２での比較結果Ｃｏｕｔ＿２が“１”となる。比較結果Ｃｏｕｔ＿２は、クロック信号ＣＬＫの立ち上がりに同期して、シフトレジスタ１３−２のフリップフロップ回路２２−１〜２２−ｎに次々に取り込まれていく。そして、最後段のフリップフロップ回路２２−ｎからコード２として“１”となる信号がパッドＰ４からテスタ２０に出力される（時刻ｔ４）。
【００３３】
このように、コード１が“１”となるタイミングとコード２が“１”となるタイミングでは時間差（ｔ４−ｔ２）がある。この時間差が出力バッファ１１の出力信号の立ち上がり時間に相当する。テスタ２０では、コード１，２と、クロック信号ＣＬＫのサイクル数及び周期（サイクル時間）から、出力バッファ１１の出力信号の立ち上がり時間を検出することができる。
【００３４】
たとえば、コード１が“０１１１１１１１１１１１１１１１”、コード２が“０００００００００００００００１”の順に出力された場合、コード１が“１”、且つ、コード２が“０”の期間が１４クロックサイクル続く。したがって、クロック信号ＣＬＫのサイクル時間×１４が立ち上がり時間となる。
【００３５】
図４では図示を省略したが、立ち下がり時間についても同様に検出できる。出力バッファ１１の出力信号の立ち下がり時、出力信号が電圧Ｖ２を下回ると、コンパレータ１２−２の比較結果Ｃｏｕｔ＿２が先に“０”となる。その後、出力電圧が電圧Ｖ１を下回ると、コンパレータ１２−１の比較結果Ｃｏｕｔ＿１が“０”となる。比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２は、シフトレジスタ１３−１，１３−２でクロック信号ＣＬＫに応じてシフトされ、コード１，２として出力される。テスタ２０は、コード２が“０”で、コード１が“１”の期間が何クロックサイクル続くかを検出する。そして、そのサイクル数と、サイクル時間の積により、出力信号の立ち下がり時間を検出できる。
【００３６】
このように、第１の実施の形態の半導体装置１０では、クロック信号ＣＬＫと同期したコード１，２を出力することで、テスタ２０の測定精度によらず簡単に正確に出力信号の立ち上がり時間及び立ち下がり時間を検出可能になる。これにより、テスタ２０は、立ち上がり時間及び立ち下がり時間が規格値に入っているか否かを正確に検証することができ、良品不良品の判断が正確に行えるので、チップの歩留まりの低下を防ぐことができる。
【００３７】
ところで、コンパレータ１２−１，１２−２に入力される参照電圧Ｒｅｆ１，Ｒｅｆ２は、たとえば、以下のように入力または生成される。
図５は、参照電圧を外部入力とした例を示す図である。
【００３８】
ここでは、図１の半導体装置１０で示した構成のうち、出力バッファ１１と、コンパレータ１２−１，１２−２とパッドＰ１部分のみ図示している。以下の図６、図７についても同様である。
【００３９】
図５の例では、参照電圧Ｒｅｆ１，Ｒｅｆ２の入力用のパッドＰ５，Ｐ６を設けて、たとえば、テスタ２０から外部入力するようにしている。これにより、所望の参照電圧Ｒｅｆ１，Ｒｅｆ２を、コンパレータ１２−１，１２−２に設定することができる。
【００４０】
なお、立ち上がり時間及び立ち下がり時間を判定するための閾値電圧（図４の電圧Ｖ１，Ｖ２）が変更されることがなく、参照電圧Ｒｅｆ１，Ｒｅｆ２を変更させる必要がない場合には以下のような構成とすることもできる。
【００４１】
図６は、参照電圧を抵抗分割で生成した例を示す図である。
この例では、チップ内で、電源電圧ＶＤＤを抵抗素子Ｒ１，Ｒ２で分割して参照電圧Ｒｅｆ２を生成し、電源電圧ＶＤＤを抵抗素子Ｒ３，Ｒ４で分割して参照電圧Ｒｅｆ１を生成している。これにより、半導体装置１０の端子数を、図５の場合よりも削減することができる。
【００４２】
図７は、参照電圧をスイッチで変更可能な回路例である。
図６の抵抗素子Ｒ１，Ｒ２の両端にスイッチＳＷ１，ＳＷ２で切り離しが可能な抵抗素子Ｒ５，Ｒ６を設けている。同様に、図６の抵抗素子Ｒ３，Ｒ４の両端にスイッチＳＷ３，ＳＷ４で切り離しが可能な抵抗素子Ｒ７，Ｒ８を設けている。このようなスイッチＳＷ１〜ＳＷ４をオンまたはオフすることで、参照電圧Ｒｅｆ１，Ｒｅｆ２を調整することができる。
【００４３】
なお、スイッチＳＷ１〜ＳＷ４のオンオフは、たとえば、半導体装置１０を、固定層とカスタマイズ可能な可変層を用いたマスタースライス方式で製造することで実現可能である。可変層において、スイッチがオンの状態の層とオフの状態の層を設け、使用する層を切り替えることでオンオフの選択が可能である。
【００４４】
また、スイッチＳＷ１〜ＳＷ４をヒューズ回路などにより実現してもよいし、レジスタ回路を設け、スイッチＳＷ１〜ＳＷ４のオンオフに関する情報を記憶しておき、それに応じてオンオフを切り替えるようにしてもよい。
【００４５】
また、図示しない外部ピンからスイッチＳＷ１〜ＳＷ４の切替信号を入力するようにしてもよい。
次に、第２の実施の形態の半導体装置を説明する。
＜第２の実施の形態＞
図８は、第２の実施の形態の半導体装置の構成を示す図である。
【００４６】
第１の実施の形態の半導体装置１０と同一の構成要素については同一符号を付し、説明を省略する。
第２の実施の形態の半導体装置３０は、第１の実施の形態の半導体装置１０と異なり、比較判定回路３１を有している。
【００４７】
比較判定回路３１は、たとえば、一方の入力端子にシフトレジスタ１３−１からのコード１を入力し、他方の入力端子にシフトレジスタ１３−２からのコード２を反転させた信号を入力するＡＮＤ回路から構成される。そして、コード１が“１”で、コード２が“０”の場合に“１”を出力し、判定信号ＪｕｄｇｅとしてパッドＰ７を介してテスタ２０に出力する。
【００４８】
図９は、第２の実施の形態の半導体装置の試験時における主要部の信号の様子を示すタイミングチャートである。
ここでは、出力バッファ１１の出力信号と、コード１，２及び判定信号Ｊｕｄｇｅについて示し、コンパレータ１２−１，１２−２の比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２及びクロック信号ＣＬＫなどについては、図示を省略している。
【００４９】
出力バッファ１１の出力信号が、電圧Ｖ１以下の場合には、シフトレジスタ１３−１，１３−２から出力されるコード１，２は、両方“０”である。このとき、判定信号Ｊｕｄｇｅも“０”となる。出力信号が、電圧Ｖ１を超えると、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１は“１”となり、シフトレジスタ１３−１でシフトされていき、コード１として“１”が出力される。このとき、コード２は“０”であるので、比較判定回路３１の出力である判定信号Ｊｕｄｇｅは“１”となる（時刻ｔ５）。
【００５０】
出力信号が電圧Ｖ２を超えると、コンパレータ１２−２での比較結果Ｃｏｕｔ＿２も“１”となり、シフトレジスタ１３−２でシフトされていき、コード２として“１”が出力される。このときコード１も“１”であるので、比較判定回路３１の出力である判定信号Ｊｕｄｇｅは“０”となる（時刻ｔ６）。
【００５１】
出力信号が立ち下がり、電圧Ｖ２以下になると、コンパレータ１２−２の比較結果Ｃｏｕｔ＿２は“０”となり、シフトレジスタ１３−２でシフトされていき、コード２として“０”が出力される。このときコード１は“１”であるので、比較判定回路３１の出力である判定信号Ｊｕｄｇｅは“１”となる（時刻ｔ７）。
【００５２】
出力信号が電圧Ｖ１以下になると、コンパレータ１２−１の比較結果Ｃｏｕｔ＿１は“０”となり、シフトレジスタ１３−１でシフトされていき、コード１として“０”が出力される。このときコード２も“０”であるので、比較判定回路３１の出力である判定信号Ｊｕｄｇｅは“０”となる（時刻ｔ８）。
【００５３】
ここで、時刻ｔ５から時刻ｔ６の判定信号Ｊｕｄｇｅが“１”の期間が、出力信号の立ち上がり時間であり、時刻ｔ７から時刻ｔ８の判定信号Ｊｕｄｇｅが“１”の期間が、出力信号の立ち下がり時間である。
【００５４】
テスタ２０は、たとえば、判定信号Ｊｕｄｇｅが“１”である期間のクロック信号ＣＬＫのサイクル数をカウントすることで、簡単に正確に出力信号の立ち上がり時間及び立ち下がり時間を検出することができ、第１の実施の形態と同様の効果を得ることができる。
【００５５】
さらに、第２の実施の形態の半導体装置３０では、１つのパッドＰ７で立ち上がり時間及び立ち下がり時間を示す判定信号Ｊｕｄｇｅを出力するので、チップの端子数を削減できる。
【００５６】
次に、第３の実施の形態の半導体装置を説明する。
＜第３の実施の形態＞
図１０は、第３の実施の形態の半導体装置の構成を示す図である。
【００５７】
第１の実施の形態の半導体装置１０と同一の構成要素については同一符号を付し、説明を省略する。
第３の実施の形態の半導体装置４０は、第１の実施の形態の半導体装置１０と異なり、速度の異なるクロック信号ＣＬＫの何れかを選択してシフトレジスタ１３−１，１３−２に供給するクロックセレクタ４１を有している。
【００５８】
クロックセレクタ４１は、ＰＬＬ（Phase-Locked Loop）回路４２、ＡＮＤ回路４３，４４，４５とバッファ回路４６を有している。
ＰＬＬ回路４２は、チップクロック信号Ｃ＿ＣＬＫを逓倍し、クロック周波数を上げる。ＡＮＤ回路４３は、逓倍されたチップクロック信号Ｃ＿ＣＬＫとクロック選択信号ＣＬＫＳＥＴを入力する。クロック選択信号ＣＬＫＳＥＴは、たとえば、テスタ２０から入力される。ＡＮＤ回路４４は、チップクロック信号Ｃ＿ＣＬＫと反転されたクロック選択信号ＣＬＫＳＥＴを入力する。ＡＮＤ回路４５は、ＡＮＤ回路４３，４４の出力をそれぞれ反転して入力している。バッファ回路４６は、ＡＮＤ回路４５の出力を反転させ、クロック信号ＣＬＫとしてシフトレジスタ１３−１，１３−２に供給する。
【００５９】
このようなクロックセレクタ４１では、クロック選択信号ＣＬＫＳＥＴが“１”の場合に、ＰＬＬ回路４２にて逓倍されたチップクロック信号Ｃ＿ＣＬＫがクロック信号ＣＬＫとしてシフトレジスタ１３−１，１３−２に供給される。クロック選択信号ＣＬＫＳＥＴが“０”の場合には、チップクロック信号Ｃ＿ＣＬＫがクロック信号ＣＬＫとしてシフトレジスタ１３−１，１３−２に供給される。
【００６０】
シフトレジスタ１３−１，１３−２へ供給されるクロック信号ＣＬＫは、立ち上がり時間及び立ち下がり時間を測定する際には、精度を上げるために、高速なクロックであることが望ましい。そのため、クロック選択信号ＣＬＫＳＥＴを“１”として、逓倍されたチップクロック信号Ｃ＿ＣＬＫをシフトレジスタ１３−１，１３−２に供給する。
【００６１】
逆に、シフトレジスタ１３−１，１３−２からテスタ２０にコード１，２を出力する際には、低速なクロックであることが望ましい。そのため、クロック選択信号ＣＬＫＳＥＴを“０”として、逓倍していないチップクロック信号Ｃ＿ＣＬＫをクロック信号ＣＬＫとしてシフトレジスタ１３−１，１３−２に供給する。
【００６２】
図１１は、第３の実施の形態の半導体装置の試験時における主要部の信号の様子を示すタイミングチャートである。
ここでは、出力バッファ１１の出力信号、チップクロック信号Ｃ＿ＣＬＫ、クロック信号ＣＬＫ、クロック選択信号ＣＬＫＳＥＴ、コード１，２について示している。
【００６３】
スタンバイ時には、クロック選択信号ＣＬＫＳＥＴは、“０”であり、クロック信号ＣＬＫとして、チップクロック信号Ｃ＿ＣＬＫがシフトレジスタ１３−１，１３−２に供給される。
【００６４】
波形の測定時には、クロック選択信号ＣＬＫＳＥＴを“１”とする（時刻ｔ９）。これにより、逓倍されたチップクロック信号Ｃ＿ＣＬＫが、クロック信号ＣＬＫとしてシフトレジスタ１３−１，１３−２に供給される。これにより精度の高い測定が可能となる。
【００６５】
測定結果の読み出し時には、クロック選択信号ＣＬＫＳＥＴを“０”として（時刻ｔ１０）、クロック信号ＣＬＫとして逓倍していないチップクロック信号Ｃ＿ＣＬＫを用いる。これにより、コード１及びコード２が、低速のクロックで読み出されるので、テスタ２０や、半導体装置４０を試験時に搭載する試験ボード（図示せず）に求める性能を抑えることができる。
【００６６】
図１１では、出力信号の立ち上がり時の動作を説明したが、立ち下がり時も同様である。クロック選択信号ＣＬＫＳＥＴを波形の測定時に“１”とし、測定結果の読み出し時には、“０”とすることで、精度の高い測定が可能であるとともに、読み出し時に低速のクロックでテスタ２０にコード１，２を出力できる。
【００６７】
以上のように、第３の実施の形態の半導体装置４０によれば、第１の実施の形態の半導体装置１０と同様の効果が得られるとともに、より精度の高い測定が可能となる。また、測定結果読み出し時には低速のクロック信号ＣＬＫを用いるため、テスタ２０や、図示しない試験ボードは高額なものを使用せずにすみ、試験コストを抑えることができる。
【００６８】
なお、図１０では、試験信号ＴＳＴを入力する構成及び、図１のＡＮＤ回路１４については図示を省略している。これらを設ける場合には、たとえば、ＰＬＬ回路４２の前段に図１のようなＡＮＤ回路１４を設け、試験信号ＴＳＴが“１”の場合に、チップクロック信号Ｃ＿ＣＬＫをＰＬＬ回路４２に供給するような構成とする。
【００６９】
なお、チップクロック信号Ｃ＿ＣＬＫの代わりに外部から入力される外部クロック信号を用いてもよい。
また、第２の実施の形態の半導体装置３０のように、シフトレジスタ１３−１，１３−２からのコード１，２を入力して判定信号Ｊｕｄｇｅを出力する比較判定回路３１を設けるようにしてもよい。
【００７０】
次に第４の実施の形態の半導体装置を説明する。
＜第４の実施の形態＞
図１２は、第４の実施の形態の半導体装置の構成を示す図である。
【００７１】
第１の実施の形態の半導体装置１０と同一の構成要素については同一符号を付し、説明を省略する。
第４の実施の形態の半導体装置５０は、第１の実施の形態の半導体装置１０と異なり、シフトレジスタ１３−１，１３−２の最後段のフリップフロップ回路２１−ｎ，２２−ｎから出力されるコード１，２を検出する検出回路５１を有している。また、コード１，２の組み合わせに応じてクロック信号ＣＬＫを無効化するＡＮＤ回路５２を有している。
【００７２】
検出回路５１は、コード１と、反転したコード２を入力するＡＮＤ回路５１ａと、ＡＮＤ回路５１ａの出力と、反転した制御信号ＲＥＡＤを入力するＡＮＤ回路５１ｂを有している。制御信号ＲＥＡＤは、たとえば、テスタ２０から入力される。
【００７３】
ＡＮＤ回路５２は、チップクロック信号Ｃ＿ＣＬＫと、検出回路５１の反転した出力を入力し、両者の論理積をクロック信号ＣＬＫとしてシフトレジスタ１３−１，１３−２に供給する。
【００７４】
このような第４の実施の形態の半導体装置５０において、制御信号ＲＥＡＤが“０”の状態で、コード１が“１”、コード２が“０”という組み合わせになると、検出回路５１の出力は“１”となる。このような状態では、ＡＮＤ回路５２から出力されるクロック信号ＣＬＫは常に“０”となり無効化され、シフトレジスタ１３−１，１３−２でのシフト動作が停止される。
【００７５】
図１３は、第４の実施の形態の半導体装置の試験時における主要部の信号の様子を示すタイミングチャートである。
ここでは、出力バッファ１１の出力信号、チップクロック信号Ｃ＿ＣＬＫ、クロック信号ＣＬＫ、制御信号ＲＥＡＤ、コード１，２について示している。
【００７６】
波形の測定が行われ、制御信号ＲＥＡＤが“０”、コード２が“０”の状態で、シフトレジスタ１３−１から出力されるコード１が“１”となると、クロック信号ＣＬＫが無効化される（時刻ｔ１１）。
【００７７】
その後、制御信号ＲＥＡＤを“１”にして、測定結果の読み出し動作を開始する。制御信号ＲＥＡＤが“１”になると、シフトレジスタ１３−１，１３−２に対して、チップクロック信号Ｃ＿ＣＬＫであるクロック信号ＣＬＫの供給が再開する（時刻ｔ１２）。これにより、コード１がテスタ２０に読み出されるとともに、一定期間後にコード２が“１”となり、テスタ２０で検出される。テスタ２０では、その期間のクロック信号ＣＬＫのサイクル数とサイクル時間の積により、出力信号の立ち上がり時間を正確に測定することができる。
【００７８】
図１３では省略したが、出力信号の立ち下がり時間を検出する場合、制御信号ＲＥＡＤが“０”、コード１が“１”の状態でコード２が“０”となると、クロック信号ＣＬＫが無効化される。そして、測定結果の読み出し時に、制御信号ＲＥＡＤを“１”にして、シフトレジスタ１３−１，１３−２に対して、チップクロック信号Ｃ＿ＣＬＫであるクロック信号ＣＬＫの供給を再開させる。これにより、コード２がテスタ２０に読み出されるとともに、一定期間後にコード１が“０”となり、テスタ２０で検出される。テスタ２０では、その期間のクロック信号ＣＬＫのサイクル数とサイクル時間の積により、出力信号の立ち下がり時間を正確に測定することができる。
【００７９】
このような構成により、第４の実施の形態の半導体装置５０では、第１の実施の形態の半導体装置１０と同様の効果が得られる。
さらに、半導体装置５０では、シフトレジスタ１３−１，１３−２を構成するレジスタ列（図２のフリップフロップ回路２１−１〜２１−ｎ，２２−１〜２２−ｎ）が、ともに全て“１”あるいは“０”になることを防止できる。これにより、立ち上がり時間及び立ち下がり時間が測定できなくなることを防止できる。
【００８０】
また、シフト動作を外部からの制御信号によって停止しようとする場合、シフトレジスタ１３−１，１３−２のレジスタ列は冗長な長さを必要とするが、上記のようにコード１，２に応じて自動的にシフト動作を停止できるようにしたことで、レジスタ列を短くできる。
【００８１】
図１４は、検出回路の他の接続例である。
図２において示したシフトレジスタ１３−１，１３−２を用いた場合について示している。図２及び図１２と同じ符号を付している。
【００８２】
検出回路５１が、ｎ−１段目のフリップフロップ回路２１−（ｎ−１），２２−（ｎ−１）の状態を検出する場合について示している。
このように、検出回路５１は、図１２のように必ずしも最後段のフリップフロップ回路２１−ｎ，２２−ｎから出力されるコード１，コード２を検出する必要はない。各シフトレジスタ１３−１，１３−２における同一段のフリップフロップ回路２１−１〜２１−ｎ，２２−１〜２２−ｎから出力される比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２を検出すればよい。
【００８３】
なお、図１４では、試験信号ＴＳＴを入力する構成及び、図１のＡＮＤ回路１４については図示を省略している。これらを設ける場合には、たとえば、ＡＮＤ回路５２の前段に図１のようなＡＮＤ回路１４を設け、試験信号ＴＳＴが“１”の場合に、チップクロック信号Ｃ＿ＣＬＫをＡＮＤ回路５２に供給するような構成としてもよい。
【００８４】
また、検出回路５１の後段に、第２の実施の形態の半導体装置３０のように、シフトレジスタ１３−１，１３−２からのコード１，２を入力して判定信号Ｊｕｄｇｅを出力する比較判定回路３１を設けるようにしてもよい。
【００８５】
また、ＡＮＤ回路５２の前段に、第３の実施の形態の半導体装置４０のように、クロックセレクタ４１を設け、図１１のように、波形測定時のクロック信号ＣＬＫと、測定結果読み出し時のクロック信号ＣＬＫとを切り替えるようにしてもよい。
【００８６】
次に、第５の実施の形態の半導体装置を説明する。
＜第５の実施の形態＞
図１５は、第５の実施の形態の半導体装置の構成を示す図である。
【００８７】
第１の実施の形態の半導体装置１０と同一の構成要素については同一符号を付し、説明を省略する。
第５の実施の形態の半導体装置６０は、遅延回路６１と、レジスタ部６２−１，６２−２と、を有している。また、シフトクロック信号Ｓ＿ＣＬＫを入力するパッドＰ８と、シフトイネーブル信号Ｓ＿ＥＢＬを入力するパッドＰ９とを有している。これらの信号は、試験信号ＴＳＴと同様に、たとえば、テスタ２０から入力される。
【００８８】
図１６は、遅延回路の構成例を示す図である。
遅延回路６１は、直列に複数段接続された遅延素子６３−１，６３−２，６３−３，６３−４，…，６３−（ｎ−３），６３−（ｎ−２），６３−（ｎ−１），６３−ｎを有している。遅延素子６３−１〜６３−ｎは、たとえば、バッファ回路である。初段の遅延素子６３−１には、試験信号ＴＳＴが入力される。そして、遅延素子６３−１〜６３−ｎによって試験信号ＴＳＴは、遅延時間ｄずつ遅延される。これによって、各遅延素子６３−１〜６３−（ｎ−１）間のノード及び遅延素子６３−ｎからラッチ信号ｃｌｋ１，ｃｌｋ２，ｃｌｋ３，ｃｌｋ４，…，ｃｌｋ（ｎ−３），ｃｌｋ（ｎ−２），ｃｌｋ（ｎ−１），ｃｌｋｎが出力される。
【００８９】
図１７は、ラッチ信号の一例を示すタイミングチャートである。
ここでは、試験信号ＴＳＴ、ラッチ信号ｃｌｋ１〜ｃｌｋｎの様子を示している。
試験信号ＴＳＴが“１”に立ち上がると（時刻ｔ２０）、遅延素子６３−１による遅延により、遅延時間ｄ経過後の時刻ｔ２１にラッチ信号ｃｌｋ１は“１”となる。その後、遅延素子６３−２による遅延により、時刻ｔ２０からｄ×２経過後の時刻ｔ２２にラッチ信号ｃｌｋ２は“１”となる。同様に遅延素子６３−３〜６３−ｎにより遅延されて、最後段の遅延素子６３−ｎから出力されるラッチ信号ｃｌｋｎは、試験信号ＴＳＴの立ち上がりからｄ×ｎ経過した時刻ｔ２３に“１”となる。
【００９０】
図１８は、レジスタ部の構成を示す図である。
レジスタ部６２−１は、直列に接続された複数段の保持回路であるレジスタ回路６４−１，６４−２，６４−３，６４−４，…，６４−（ｎ−３），６４−（ｎ−２），６４−（ｎ−１），６４−ｎを有している。また、レジスタ部６２−２は、直列に接続された複数のレジスタ回路６５−１，６５−２，６５−３，６５−４，…，６５−（ｎ−３），６５−（ｎ−２），６５−（ｎ−１），６５−ｎを有している。
【００９１】
レジスタ回路６４−１〜６４−ｎは、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１と、遅延回路６１からのラッチ信号ｃｌｋ１〜ｃｌｋｎと、シフトクロック信号Ｓ＿ＣＬＫ及びシフトイネーブル信号Ｓ＿ＥＢＬを入力する。さらに、レジスタ回路６４−２〜６４−ｎは、前段のレジスタ回路６４−１〜６４−（ｎ−１）からの出力を入力し、最後段のレジスタ回路６４−ｎは、コード１を出力する。
【００９２】
レジスタ回路６５−１〜６５−ｎは、コンパレータ１２−２での比較結果Ｃｏｕｔ＿２と、遅延回路６１からのラッチ信号ｃｌｋ１〜ｃｌｋｎと、シフトクロック信号Ｓ＿ＣＬＫ及びシフトイネーブル信号Ｓ＿ＥＢＬを入力する。さらに、レジスタ回路６５−２〜６５−ｎは、前段のレジスタ回路６５−１〜６５−（ｎ−１）からの出力を入力し、最後段のレジスタ回路６５−ｎは、コード２を出力する。
【００９３】
図１９は、レジスタ回路の一例を示す図である。
ここでは、図１８のレジスタ回路６４−２の詳細を示している。
レジスタ回路６４−２は、インバータ回路６６と、ＮＡＮＤ回路６７，６８，６９，７０，７１，７２と、フリップフロップ回路７３と、を有している。
【００９４】
ＮＡＮＤ回路６７の一方の入力端子には、シフトイネーブル信号Ｓ＿ＥＢＬが入力され、他方の入力端子には、前段のレジスタ回路６４−１の出力が入力信号Ｓ＿ＩＮとして入力される。ＮＡＮＤ回路６８の一方の入力端子には、インバータ回路６６によって反転されたシフトイネーブル信号Ｓ＿ＥＢＬが入力され、他方の入力端子には、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１が入力される。
【００９５】
ＮＡＮＤ回路６９の一方の入力端子には、シフトイネーブル信号Ｓ＿ＥＢＬが入力され、他方の入力端子には、シフトクロック信号Ｓ＿ＣＬＫが入力される。ＮＡＮＤ回路７０の一方の入力端子には、インバータ回路６６によって反転されたシフトイネーブル信号Ｓ＿ＥＢＬが入力され、他方の入力端子には、ラッチ信号ｃｌｋ２が入力される。
【００９６】
ＮＡＮＤ回路７１には、ＮＡＮＤ回路６７，６８の出力信号が入力される。また、ＮＡＮＤ回路７２には、ＮＡＮＤ回路６９，７０の出力信号が入力される。フリップフロップ回路７３の入力端子Ｄには、ＮＡＮＤ回路７１の出力信号が入力され、クロック端子ＣＫにはＮＡＮＤ回路７２の出力信号が入力される。フリップフロップ回路７３の出力端子Ｑからは出力信号Ｓ＿ＯＵＴが出力され、後段のレジスタ回路６４−３に入力信号Ｓ＿ＩＮとして入力される。
【００９７】
フリップフロップ回路７３は、クロック端子ＣＫに入力される信号の立ち上がりに同期して入力端子Ｄに入力される信号を取り込む。また、フリップフロップ回路７３にはリセット信号ＲＢが入力される（図１５，１８では図示を省略している）。
【００９８】
レジスタ回路６４−１，６４−３〜６４−ｎも同様の構成であり、図１８に示すように、各レジスタ回路６４−１，６４−３〜６４−ｎに対応したラッチ信号ｃｌｋ１，ｃｌｋ３〜ｃｌｋｎが入力される。ただし、初段のレジスタ回路６４−１のＮＡＮＤ回路６７へ入力される入力信号Ｓ＿ＩＮは、たとえば、“０”で固定される。また、最後段のレジスタ回路６４−ｎのフリップフロップ回路７３の出力端子Ｑからはコード１が出力される。
【００９９】
レジスタ回路６５−１〜６５−ｎも、レジスタ回路６４−１〜６４−ｎと同様の構成であるが、フリップフロップ回路７３には、リセット信号ＲＢの代わりに、セット信号ＳＢが入力される。
【０１００】
以下、図１９を参照して、レジスタ回路６４−２の動作を説明する。
シフトイネーブル信号Ｓ＿ＥＢＬが“０”の場合、ＮＡＮＤ回路７１の出力は、比較結果Ｃｏｕｔ＿１の値となる。このとき、ラッチ信号ｃｌｋ２が“０”の状態から“１”に変化すると、ＮＡＮＤ回路７２の出力信号は“１”に立ち上がる。この立ち上がりに同期して、比較結果Ｃｏｕｔ＿１の値がフリップフロップ回路７３に取り込まれる。ラッチ信号ｃｌｋ２が“０”の場合には、クロック端子ＣＫは“０”であり、フリップフロップ回路７３は、保持動作を行う。
【０１０１】
なお、シフトイネーブル信号Ｓ＿ＥＢＬが“０”の場合、フリップフロップ回路７３の出力信号Ｓ＿ＯＵＴが変化しても、後段のレジスタ回路６４−３のＮＡＮＤ回路６７の出力は、“１”で固定されたままである。したがって、後段のレジスタ回路６４−３は、前段のレジスタ回路６４−２の出力状態に依存しない。
【０１０２】
一方、シフトイネーブル信号Ｓ＿ＥＢＬが“１”の場合、ＮＡＮＤ回路６８の出力は、比較結果Ｃｏｕｔ＿１の値によらず“１”に固定される。これにより、入力信号Ｓ＿ＩＮの値が、ＮＡＮＤ回路７１から出力される。また、シフトイネーブル信号Ｓ＿ＥＢＬが“１”の場合、ＮＡＮＤ回路７０の出力が、ラッチ信号ｃｌｋ２によらず“１”に固定される。これにより、シフトクロック信号Ｓ＿ＣＬＫが、ＮＡＮＤ回路７２から出力され、フリップフロップ回路７３のクロック端子ＣＫに入力される。
【０１０３】
そして、シフトクロック信号Ｓ＿ＣＬＫが“１”に立ち上がるタイミングで、ＮＡＮＤ回路７１の出力、すなわち、入力信号Ｓ＿ＩＮの値がフリップフロップ回路７３に取り込まれ、後段のレジスタ回路６４−３に出力される。シフトクロック信号Ｓ＿ＣＬＫが“０”の場合には、フリップフロップ回路７３は、保持動作を行う。
【０１０４】
以下、第５の実施の形態の半導体装置６０の動作の一例を、タイミングチャートを用いて具体的に説明する。
図２０は、出力バッファの出力信号の立ち上がり時間測定時における、レジスタ部の信号の様子を示すタイミングチャートの一例である。
【０１０５】
ここでは、出力バッファ１１の出力信号、試験信号ＴＳＴ、ラッチ信号ｃｌｋ１〜ｃｌｋｎ、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２、及びレジスタ部６２−１、６２−２におけるレジスタ回路６４−１〜６４−ｎ，６５−１〜６５−ｎの出力状態を示している。
【０１０６】
なお、初期状態では、試験信号ＴＳＴ、ラッチ信号ｃｌｋ１〜ｃｌｋｎ、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２、レジスタ回路６４−１〜６４−ｎ，６５−１〜６５−ｎの出力状態は“０”としている。
【０１０７】
また、ここでは図示を省略しているが、テスタ２０は、半導体装置６０のパッドＰ９に“０”のシフトイネーブル信号Ｓ＿ＥＢＬを入力している。
テスタ２０により、“１”の試験信号ＴＳＴが半導体装置６０のパッドＰ２に入力されると（時刻ｔ３０）、遅延回路６１から出力されるラッチ信号ｃｌｋ１〜ｃｌｋｎは、図１７で示したような所定の遅延時間ｄずつ遅延されて、順に“１”に立ち上がる。
【０１０８】
出力バッファ１１の出力信号が電圧Ｖ１を超えると（時刻ｔ３１）、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１が“１”となる。比較結果Ｃｏｕｔ＿１は、ラッチ信号ｃｌｋ１〜ｃｌｋｎの立ち上がりに同期してレジスタ回路６４−１〜６４−ｎに取り込まれる。
【０１０９】
ただし、図２０のタイミングチャートの例では、比較結果Ｃｏｕｔ＿１が“１”となる前に、ラッチ信号ｃｌｋ１が“１”となっているため、レジスタ回路６４−１は、“０”のままである。
【０１１０】
出力バッファ１１の出力信号が電圧Ｖ２を超えると（時刻ｔ３２）、コンパレータ１２−２での比較結果Ｃｏｕｔ＿２が“１”となる。比較結果Ｃｏｕｔ＿２は、ラッチ信号ｃｌｋ１〜ｃｌｋｎの立ち上がりに同期して、レジスタ回路６５−１〜６５−ｎに取り込まれる。
【０１１１】
図２０のタイミングチャートの例では、比較結果Ｃｏｕｔ＿２が“１”になったのち、立ち上がるのはラッチ信号ｃｌｋ（ｎ−１），ｃｌｋｎである。したがって、これらのラッチ信号ｃｌｋ（ｎ−１），ｃｌｋｎの立ち上がりに同期して、レジスタ回路６５−（ｎ−１），６５−ｎに、比較結果Ｃｏｕｔ＿２が取り込まれる（時刻ｔ３３，ｔ３４）。
【０１１２】
図２１は、コード出力時の動作を示すタイミングチャートの一例である。
シフトイネーブル信号Ｓ＿ＥＢＬ、シフトクロック信号Ｓ＿ＣＬＫ及び出力されるコード１，２の様子を示している。
【０１１３】
テスタ２０により、パッドＰ９に入力されるシフトイネーブル信号Ｓ＿ＥＢＬが“１”になると（時刻ｔ３５）、読み出し動作が開始される。レジスタ部６２−１，６２−２は、テスタ２０からパッドＰ８に供給されるシフトクロック信号Ｓ＿ＣＬＫの立ち上がりに同期してシフト動作を開始する（時刻ｔ３６）。すなわち、各段のレジスタ回路６４−１〜６４−（ｎ−１）、６５−１〜６５−（ｎ−１）で保持した比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２を後段に移動していく。そして、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２を、レジスタ部６２−１，６２−２の最後段のレジスタ回路６４−ｎ，６５−ｎからコード１，２として出力する。
【０１１４】
前述した図２０のタイミングチャートの例では、レジスタ部６２−２では、レジスタ回路６５−（ｎ−１），６５−ｎのみに比較結果Ｃｏｕｔ＿２である“１”が取り込まれている。そのため、コード２は、シフトクロック信号Ｓ＿ＣＬＫ、２サイクル分“１”となり、３つ目のシフトクロック信号Ｓ＿ＣＬＫの立ち上がりで“０”となる（時刻ｔ３７）。
【０１１５】
一方、レジスタ部６２−１では、レジスタ回路６４−１以外のレジスタ回路６４−２〜６４−ｎにおいて、比較結果Ｃｏｕｔ＿１である“１”が取り込まれている。そのため、コード１は、シフトクロック信号Ｓ＿ＣＬＫ、（ｎ−１）サイクル分“１”となり、ｎ個目のシフトクロック信号Ｓ＿ＣＬＫの立ち上がりで“０”となる（時刻ｔ３８）。
【０１１６】
コード１，２は、テスタ２０にて検出される。図２１のように、コード１が“１”から“０”となるタイミングと、コード２が“１”から“０”となるタイミングでは、時間差（ｔ３８−ｔ３７）がある。この時間差が、出力バッファ１１の出力信号の立ち上がり時間に相当する。テスタ２０では、コード１，２を用いて、出力バッファ１１の出力信号の立ち上がり時間を正確に検出することができる。
【０１１７】
たとえば、コード１が“１１１１１１１１１１１１１１１０”、コード２が“１０００００００００００００００”の順に出力された場合、コード１が“１”、且つ、コード２が“０”の期間が１４クロックサイクル続く。そのため、各遅延素子６３−１〜６３−ｎの遅延時間ｄ×１４が立ち上がり時間となる。
【０１１８】
なお、上記では出力信号の立ち上がり時間を判定する例を示したが、立ち下がり時間についても同様に検出できる。
立ち下がり時間を検出する場合、最初にレジスタ回路６４−１〜６４−ｎ，６５−１〜６５−ｎの出力状態を“１”にセットしておく。出力バッファ１１の出力信号の立ち下がり時、出力信号が電圧Ｖ２を下回ると、コンパレータ１２−２の比較結果Ｃｏｕｔ＿２が先に“０”となる。その後、出力電圧が電圧Ｖ１を下回ると、コンパレータ１２−１の比較結果Ｃｏｕｔ＿１が“０”となる。
【０１１９】
このとき、レジスタ回路６５−１〜６５−ｎには、立ち下り時間の分だけレジスタ回路６４−１〜６４−ｎより多く“０”がラッチされる。読み出し時には、シフトクロック信号Ｓ＿ＣＬＫに応じて、最後段のレジスタ回路６４−ｎ，６５−ｎから、コード１，２が出力される。たとえば、コード１が“００１１１１１１１１１１１１１１”、コード２が“００００００００００００００１１”の順で出力された場合、コード１が“１”、且つ、コード２が“０”の期間が１２クロックサイクル続く。そのため、各遅延素子６３−１〜６３−ｎの遅延時間ｄ×１２が立ち下がり時間となる。
【０１２０】
このように、第５の実施の形態の半導体装置６０では、ラッチ信号ｃｌｋ１〜ｃｌｋｎに応じて取り込んだ比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２を、シフトクロック信号Ｓ＿ＣＬＫ信号に応じてコード１，２として出力する。これにより、テスタ２０は、測定精度によらず、コード１，２を用いて、簡単に正確に出力信号の立ち上がり時間及び立ち下がり時間を検出可能になる。これにより、テスタ２０は、立ち上がり時間及び立ち下がり時間が規格値に入っているか否かを正確に検証することができ、良品不良品の判断が正確に行えるので、チップの歩留まりの低下を防ぐことができる。
【０１２１】
また、レジスタ部６２−１，６２−２が、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２を保持する際に、遅延回路６１にて生成するラッチ信号ｃｌｋ１〜ｃｌｋｎを用いるので、高速なクロック信号ＣＬＫを使用しなくても、精度よく測定を行うことができる。読み出し時に使用するシフトクロック信号Ｓ＿ＣＬＫについては、低速なクロックでよいので安価なテスタ２０にて試験を行うことが可能になる。
【０１２２】
なお、第２の実施の形態の半導体装置３０のように比較判定回路３１を設け、本実施の形態におけるレジスタ部６２−１，６２−２からのコード１，２を比較判定回路３１に入力して、判定信号Ｊｕｄｇｅを出力させるようにしてもよい。
【０１２３】
次に、第６の実施の形態の半導体装置を説明する。
＜第６の実施の形態＞
図２２は、第６の実施の形態の半導体装置の構成を示す図である。
【０１２４】
第５の実施の形態の半導体装置６０と同一の構成要素については同一符号を付し、説明を省略する。
第６の実施の形態の半導体装置８０において、遅延回路８１は、遅延させた試験信号ＴＳＴ（以下遅延試験信号ＴＳＴｄと呼ぶ）を、パッドＰ１０を介してテスタ２０に出力する構成となっている。
【０１２５】
図２３は、遅延回路の構成例を示す図である。
図１６で示した遅延回路６１と同一の構成要素については同一符号を付している。
遅延回路８１は、遅延回路６１の最後段の遅延素子６３−ｎの出力信号を、さらにもう一段の遅延素子６３−（ｎ＋１）を介して、遅延試験信号ＴＳＴｄとして出力する構成となっている。
【０１２６】
図２４は、遅延回路において試験信号ＴＳＴが遅延されていく様子を示すタイミングチャートである。
ここでは、試験信号ＴＳＴと、遅延素子６３−１〜６３−ｎの出力信号であるラッチ信号ｃｌｋ１〜ｃｌｋｎ及び遅延素子６３−（ｎ＋１）の出力信号である遅延試験信号ＴＳＴｄの様子を示している。
【０１２７】
試験信号ＴＳＴが“１”に立ち上がると（時刻ｔ４０）、遅延素子６３−１〜６３−（ｎ＋１）により、遅延時間ｄずつ遅延される。したがって、遅延素子６３−（ｎ＋１）の出力である遅延試験信号ＴＳＴｄの立ち上がりタイミング（時刻ｔ４１）は、時刻ｔ４０より、ｄ×（ｎ＋１）だけ遅れる。
【０１２８】
テスタ２０は、試験信号ＴＳＴと遅延試験信号ＴＳＴｄの立ち上がりタイミング（時刻ｔ４０，ｔ４１）から、遅延回路８１の各段の遅延素子６３−１〜６３−ｎの遅延時間ｄ＝（ｔ４１−ｔ４０）／（ｎ＋１）を求めることができる。
【０１２９】
第６の実施の形態の半導体装置８０は、第５の実施の形態の半導体装置６０と同様の効果を有する。さらに、半導体装置８０によれば、使用温度や電圧などの使用環境が変わって遅延時間ｄが変化する場合でも、テスタ２０に遅延素子６３−１〜６３−ｎの遅延時間ｄを容易に正確に求めさせることができる。これにより、出力バッファ１１の出力信号の立ち上がり時間及び立ち下がり時間を、より正確に検出できるようになる。
【０１３０】
なお、第２の実施の形態の半導体装置３０のように比較判定回路３１を設け、本実施の形態におけるレジスタ部６２−１，６２−２からのコード１，２を比較判定回路３１に入力して、判定信号Ｊｕｄｇｅを出力させるようにしてもよい。
【０１３１】
次に、第７の実施の形態の半導体装置を説明する。
＜第７の実施の形態＞
図２５は、第７の実施の形態の半導体装置の構成を示す図である。
【０１３２】
第６の実施の形態の半導体装置８０と同一の構成要素については同一符号を付し、説明を省略する。
第７の実施の形態の半導体装置９０は、遅延回路８１に接続される入力バッファ９１と出力バッファ９２を考慮して、遅延時間ｄをテスタ２０に求めさせることが可能な構成を有している。
【０１３３】
入力バッファ９１は、パッドＰ２と遅延回路８１間に接続されており、出力バッファ９２は、パッドＰ１２に接続されている。本実施の形態の半導体装置８０では、遅延回路８１と出力バッファ９２との間に選択回路９３を有している。
【０１３４】
選択回路９３の一方の入力端子には、遅延回路８１からの遅延試験信号ＴＳＴｄが入力され、他方の入力端子には入力バッファ９１を介して試験信号ＴＳＴが入力される。選択回路９３は、パッドＰ１１を介して、たとえば、テスタ２０から入力される選択信号ＳＬに応じて、遅延試験信号ＴＳＴｄまたは試験信号ＴＳＴを出力する。以下では、選択信号ＳＬが“０”の場合には遅延試験信号ＴＳＴｄを出力し、“１”の場合には入力バッファ９１を介した試験信号ＴＳＴを出力するとして説明するが、逆でもよい。
【０１３５】
図２６は、選択信号ＳＬが“０”のときにパッドＰ１２から出力される信号が生成される様子を示すタイミングチャートである。
ここでは、選択信号ＳＬと、試験信号ＴＳＴと、遅延素子６３−１〜６３−ｎの出力信号であるラッチ信号ｃｌｋ１〜ｃｌｋｎと、遅延試験信号ＴＳＴｄ及び、パッドＰ１２から出力される信号の様子を示している。
【０１３６】
試験信号ＴＳＴが“１”に立ち上がると（時刻ｔ５０）、初段の遅延素子６３−１は、自身の遅延時間ｄと入力バッファ９１による遅延時間ｄ１の経過後に、“１”となる（時刻ｔ５１）。その後は、各遅延素子６３−２〜６３−（ｎ＋１）により、遅延時間ｄずつ遅延され、遅延試験信号ＴＳＴｄが“１”となる（時刻ｔ５２）。遅延試験信号ＴＳＴｄは、出力バッファ９２を介してパッドＰ１２から出力されるので、パッドＰ１２の信号は、遅延試験信号ＴＳＴｄの立ち上がりから、出力バッファ９２の遅延時間ｄ２分だけ遅延されて“１”となる（時刻ｔ５３）。したがって、パッドＰ１２から出力される信号は、試験信号ＴＳＴから、ｄ×（ｎ＋１）＋ｄ１＋ｄ２だけ遅延された信号となる。
【０１３７】
図２７は、選択信号ＳＬが“１”の時にパッドＰ１２から出力される信号が生成される様子を示すタイミングチャートである。
ここでは、選択信号ＳＬ、試験信号ＴＳＴ及びパッドＰ１２から出力される信号の様子を示している。
【０１３８】
選択信号ＳＬが“１”の場合、試験信号ＴＳＴが“１”に立ち上がると（時刻ｔ６０）、パッドＰ１２から出力される信号は、入力バッファ９１による遅延時間ｄ１と、出力バッファ９２による遅延時間ｄ２分遅延されて“１”に立ち上がる（時刻ｔ６１）。したがって、ｔ６１−ｔ６０は、入力バッファ９１と出力バッファ９２の遅延時間の和ｄ１＋ｄ２に等しくなる。
【０１３９】
テスタ２０は、ｄ１＋ｄ２を、ｔ５３−ｔ５０から引くことによって、遅延素子６３−１〜６３−（ｎ＋１）のみで発生する遅延時間を導くことができる。そして、テスタ２０は、遅延素子６３−１〜６３−（ｎ＋１）一段あたりの遅延時間ｄを、ｄ＝（ｄ５３−ｔ５０）−（ｔ６１−６０）／（ｎ＋１）の式から求めることができる。
【０１４０】
このような第７の実施の形態の半導体装置９０でも、第５の実施の形態の半導体装置６０と同様の効果を有する。さらに、半導体装置９０を用いることで、入力バッファ９１や出力バッファ９２の遅延時間が大きいような場合でも、遅延回路８１の一段あたりの遅延素子６３−１〜６３−ｎの遅延時間ｄを、テスタ２０にて簡単に正確に求めることができるようになる。これにより、出力バッファ１１の出力信号の立ち上がり時間及び立ち下がり時間を、より正確に求めることが可能になる。
【０１４１】
ところで、以上のような第１乃至第４の実施の形態の半導体装置１０，３０，４０，５０では、２つのコンパレータ１２−１，１２−２及びシフトレジスタ１３−１，１３−２を設けた場合について説明したが、これらを３つ以上設けてもよい。たとえば、出力バッファ１１の出力信号と、出力信号の最大振幅の５０％となる閾値（参照電圧）とを比較するコンパレータと、その比較結果をクロック信号ＣＬＫに応じてシフトして出力するシフトレジスタを、さらに設けてもよい。第５乃至第７の実施の形態の半導体装置６０，８０，９０についても同様に、コンパレータ１２−１，１２−２と、レジスタ部６２−１，６２−２を３つ以上設けるようにしてもよい。
＜第８の実施の形態＞
図２８は、第８の実施の形態の半導体装置の構成を示す図である。
【０１４２】
第７の実施の形態の半導体装置９０と同一の構成要素については同一符号を付し、説明を省略する。
第８の実施の形態の半導体装置１００は、クロック制御回路１０１と、カウンタ回路１０２を有している。
【０１４３】
クロック制御回路１０１は、比較部１２のコンパレータ１２−１，１２−２での比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２と、パッドＰ９を介してシフトイネーブル信号Ｓ＿ＥＢＬと、パッドＰ１３を介してクロック信号ＣＬＫ１を入力する。シフトイネーブル信号Ｓ＿ＥＢＬとクロック信号ＣＬＫ１は、テスタ２０より入力される。
【０１４４】
また、クロック制御回路１０１は、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２をもとに、出力バッファ１１の出力信号の大きさが、異なる複数の閾値（参照電圧Ｒｅｆ１，Ｒｅｆ２）間である場合に、クロック信号ＣＬＫ１をクロック信号ＣＬＫ２として出力する。
【０１４５】
カウンタ回路１０２は、クロック信号ＣＬＫ２のクロック数の計数を行う。そして、計数後、シフトイネーブル信号Ｓ＿ＥＢＬが、たとえば、“１”となると、クロック信号ＣＬＫ２に同期して計数値を、パッドＰ１４を介してテスタ２０に対して出力する。
【０１４６】
図２９は、クロック制御回路の構成を示す図である。
クロック制御回路１０１は、インバータ回路１０１ａ、ＮＯＲ回路１０１ｂ、ＡＮＤ回路１０１ｃ、選択回路１０１ｄを有している。
【０１４７】
コンパレータ１２−１の比較結果Ｃｏｕｔ＿１は、インバータ回路１０１ａを介して、ＮＯＲ回路１０１ｂの一方の入力端子に入力され、コンパレータ１２−２の比較結果Ｃｏｕｔ＿２は、ＮＯＲ回路１０１ｂの他方の入力端子に入力される。ＮＯＲ回路１０１ｂの出力は、ＡＮＤ回路１０１ｃの一方の入力端子に入力される。また、クロック信号ＣＬＫ１は、ＡＮＤ回路１０１ｃの他方の入力端子及び、選択回路１０１ｄの一方の入力端子に入力される。ＡＮＤ回路１０１ｃの出力は、選択回路１０１ｄの他方の入力端子に入力される。選択回路１０１ｄは、シフトイネーブル信号Ｓ＿ＥＢＬが“１”の場合に、クロック信号ＣＬＫ１をクロック信号ＣＬＫ２として出力する。選択回路１０１ｄは、シフトイネーブル信号Ｓ＿ＥＢＬが“０”の場合、ＡＮＤ回路１０１ｃの出力信号を、クロック信号ＣＬＫ２として出力する。
【０１４８】
以下、クロック制御回路１０１の動作を説明する。
まず、シフトイネーブル信号Ｓ＿ＥＢＬが“０”の場合の動作を説明する。
出力バッファ１１からの出力信号が立ち上がる際、出力信号の電圧が参照電圧Ｒｅｆ１を超えると、比較結果Ｃｏｕｔ＿２は“０”のままで、Ｃｏｕｔ＿１が“１”に変わる。このとき、ＮＯＲ回路１０１ｂの出力は“１”となり、選択回路１０１ｄは、出力信号の電圧が参照電圧Ｒｅｆ２を超えるまで、クロック信号ＣＬＫ１を、クロック信号ＣＬＫ２として出力する。
【０１４９】
同様に、出力バッファ１１からの出力信号が立ち下がる際、出力信号の電圧が参照電圧Ｒｅｆ２よりも下がると、比較結果Ｃｏｕｔ＿１は“１”のままで、Ｃｏｕｔ＿２が、“０”となる。このとき、ＮＯＲ回路１０１ｂの出力は“１”となり、選択回路１０１ｄは、出力信号の電圧が参照電圧Ｒｅｆ１を下回るまで、クロック信号ＣＬＫ１を、クロック信号ＣＬＫ２として出力する。
【０１５０】
一方、シフトイネーブル信号Ｓ＿ＥＢＬが“１”の場合、選択回路１０１ｄは、ＡＮＤ回路１０１ｃの出力によらず、クロック信号ＣＬＫ１を、クロック信号ＣＬＫ２として出力する。
【０１５１】
図３０は、カウンタ回路の構成を示す図である。
カウンタ回路１０２は、複数段のレジスタ回路１０３−１，１０３−２，１０３−３，…，１０３−（ｎ−１），１０３−ｎと、ＥｘＯＲ回路１０４−２，１０４−３，…，１０４−（ｎ−１），１０４−ｎを有している。また、ＡＮＤ回路１０５−３，…，１０５−（ｎ−１），１０５−ｎと、インバータ回路１０６を有している。
【０１５２】
レジスタ回路１０３−１〜１０３−ｎは、シフトイネーブル信号Ｓ＿ＥＢＬとクロック信号ＣＬＫ２を入力する。また、初段のレジスタ回路１０３−１は、自身の出力をインバータ回路１０６で反転して入力している。レジスタ回路１０３−２は、前段のレジスタ回路１０３−１の出力を入力するとともに、自身の出力と前段のレジスタ回路１０３−１の出力との排他的論理和を入力する。レジスタ回路１０３−３は、前段のレジスタ回路１０３−２の出力を入力するとともに、ＥｘＯＲ回路１０４−３の出力を入力する。ＥｘＯＲ回路１０４−３は、レジスタ回路１０３−３の出力を一方の入力端子に入力し、レジスタ回路１０３−１，１０３−２の論理積を他方の入力端子に入力している。
【０１５３】
レジスタ回路１０３−４（図示せず）〜１０３−ｎについても同様に、前段のレジスタ回路１０３−３〜１０３−（ｎ−１）の出力と、ＥｘＯＲ回路１０４−４（図示せず）〜１０４−ｎの出力を入力する。なお、ＡＮＤ回路１０５−４（図示せず）〜１０５−ｎは、一方の入力端子に前段のレジスタ回路１０３−３〜１０３−（ｎ−１）の出力を入力し、他方の入力端子に前段のＡＮＤ回路１０５−３〜１０５−（ｎ−１）の出力を入力する。
【０１５４】
図３１は、レジスタ回路の一例を示す図である。
ここでは、図３０のレジスタ回路１０３−２の詳細を示している。
レジスタ回路１０３−２は、インバータ回路１０７と、ＮＡＮＤ回路１０８，１０９，１１０と、フリップフロップ回路１１１と、を有している。
【０１５５】
ＮＡＮＤ回路１０８の一方の入力端子には、シフトイネーブル信号Ｓ＿ＥＢＬが入力され、他方の入力端子には、前段のレジスタ回路１０３−１の出力が入力信号Ｓ＿ＩＮとして入力される。ＮＡＮＤ回路１０９の一方の入力端子には、インバータ回路１０７によって反転されたシフトイネーブル信号Ｓ＿ＥＢＬが入力され、他方の入力端子には、ＥｘＯＲ回路１０４−２の出力が入力信号Ｄ＿ＩＮとして入力される。
【０１５６】
ＮＡＮＤ回路１１０には、ＮＡＮＤ回路１０８，１０９の出力信号が入力される。フリップフロップ回路１１１の入力端子Ｄには、ＮＡＮＤ回路１１０の出力信号が入力され、クロック端子ＣＫには、クロック信号ＣＬＫ２が入力される。フリップフロップ回路１１１の出力端子Ｑからは出力信号Ｄ＿ＯＵＴが出力され、図３０のＡＮＤ回路１０５−３に入力されるとともに、後段のレジスタ回路１０３−３に入力信号Ｓ＿ＩＮとして入力される。さらに、フリップフロップ回路１１１には、リセット信号ＲＢが入力される（図３０では図示を省略している）。リセット信号ＲＢは、たとえば、テスタ２０により入力され、フリップフロップ回路１１１にラッチされている値を“０”にする。
【０１５７】
以下レジスタ回路１０３−２の動作を説明する。
シフトイネーブル信号Ｓ＿ＥＢＬが“０”の場合には、ＮＡＮＤ回路１０８の出力が“１”に固定されるので、入力信号Ｄ＿ＩＮの値が、クロック信号ＣＬＫ２の立ち上がりに同期して、フリップフロップ回路１１１にラッチされる。
【０１５８】
一方シフトイネーブル信号Ｓ＿ＥＢＬが“１”の場合には、ＮＡＮＤ回路１０９の出力が“１”に固定されるので、入力信号Ｓ＿ＩＮの値が、クロック信号ＣＬＫ２の立ち上がりに同期して、フリップフロップ回路１１１にラッチされる。
【０１５９】
レジスタ回路１０３−１，１０３−３〜１０３−ｎも同様の構成である。ただし、初段のレジスタ回路１０３−１に入力される入力信号Ｓ＿ＩＮは、たとえば、“０”で固定される。
【０１６０】
以下、図３０で示したカウンタ回路１０２の動作を説明する。
まず、シフトイネーブル信号が“０”の場合について説明する。
レジスタ回路１０３−２〜１０３−ｎは、前段以前のレジスタ回路１０３−１〜１０３−（ｎ−１）でラッチされている値が全て“１”で、自身にラッチされている値が“０”の場合、クロック信号ＣＬＫ２の立ち上がりに同期して、“１”をラッチする。自身にラッチされている値が“１”の場合、レジスタ回路１０３−２〜１０３−ｎは、クロック信号ＣＬＫ２の立ち上がりに同期して、“０”をラッチする。これにより、クロック信号ＣＬＫ２の立ち上がりに同期したカウントアップ動作が行われ、クロック信号ＣＬＫ２のクロック数が計数される。
【０１６１】
一方、シフトイネーブル信号が“１”の場合、クロック信号ＣＬＫ２の立ち上がりに同期して、レジスタ回路１０３−１〜１０３−ｎにラッチされた値が次々と後段にシフトされる。そして、最後段のレジスタ回路１０３−ｎから、コードとして計数値が出力される。
【０１６２】
以下、第８の実施の形態の半導体装置１００の動作の一例を、タイミングチャートを用いて具体的に説明する。
図３２は、出力バッファの出力信号の立ち上がり時間測定時における、各部の信号の様子を示すタイミングチャートの一例である。
【０１６３】
図３２では、出力バッファ１１の出力信号、クロック信号ＣＬＫ１，ＣＬＫ２、試験信号ＴＳＴ、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２、及びレジスタ回路１０３−１〜１０３−ｎの出力状態を示している。
【０１６４】
なお、レジスタ回路１０３−１〜１０３−ｎの初期値は“０”となっている。
また、ここでは図示を省略しているが、テスタ２０は、半導体装置１００のパッドＰ９に、“０”のシフトイネーブル信号Ｓ＿ＥＢＬを入力している。
【０１６５】
テスタ２０により、“１”の試験信号ＴＳＴが半導体装置６０のパッドＰ２に入力されると（時刻ｔ７０）、コンパレータ１２−１，１２−２による比較動作が開始される。出力バッファ１１の出力信号が電圧Ｖ１を超えると（時刻ｔ７１）、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１が“１”となる。このとき、クロック制御回路１０１は、クロック信号ＣＬＫ２としてクロック信号ＣＬＫ１を出力する。これにより、カウンタ回路１０２のレジスタ回路１０３−１〜１０３−ｎによるクロック数の計数が開始される。
【０１６６】
出力バッファ１１の出力信号が電圧Ｖ２を超えると（時刻ｔ７２）、コンパレータ１２−２での比較結果Ｃｏｕｔ＿２が“１”となる。このとき、クロック制御回路１０１は、クロック信号ＣＬＫ２を“０”に固定する。これにより、カウンタ回路１０２によるクロック数の計数が終了する。
【０１６７】
図３３は、出力バッファの出力信号の立ち下がり時間測定時における、各部の信号の様子を示すタイミングチャートの一例である。
図３３でも、出力バッファ１１の出力信号、クロック信号ＣＬＫ１，ＣＬＫ２、試験信号ＴＳＴ、比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２、及びレジスタ回路１０３−１〜１０３−ｎの出力状態を示している。
【０１６８】
なお、レジスタ回路１０３−１〜１０３−ｎの初期値は“０”となっている。
また、ここでも図示を省略しているが、テスタ２０は、半導体装置１００のパッドＰ９に“０”のシフトイネーブル信号Ｓ＿ＥＢＬを入力している。
【０１６９】
テスタ２０により、“１”の試験信号ＴＳＴが半導体装置６０のパッドＰ２に入力されると（時刻ｔ７３）、コンパレータ１２−１，１２−２による比較動作が開始される。このとき、出力バッファ１１の出力信号の電圧値は、電圧Ｖ１，Ｖ２よりも大きいので、コンパレータ１２−１，１２−２の比較結果Ｃｏｕｔ＿１，Ｃｏｕｔ＿２は、ともに“１”である。
【０１７０】
出力バッファ１１の出力信号が電圧Ｖ２を下回ると（時刻ｔ７４）、コンパレータ１２−２での比較結果Ｃｏｕｔ＿２が“０”となる。このとき、クロック制御回路１０１は、クロック信号ＣＬＫ２としてクロック信号ＣＬＫ１を出力する。これにより、カウンタ回路１０２のレジスタ回路１０３−１〜１０３−ｎによるクロック数の計数が開始される。
【０１７１】
出力バッファ１１の出力信号が電圧Ｖ１を下回ると（時刻ｔ７５）、コンパレータ１２−１での比較結果Ｃｏｕｔ＿１が“０”となる。このとき、クロック制御回路１０１は、クロック信号ＣＬＫ２を“０”に固定する。これにより、カウンタ回路１０２のレジスタ回路１０３−１〜１０３−ｎによるクロック数の計数が終了する。
【０１７２】
図３２、図３３で示すように、カウンタ回路１０２は、出力バッファ１１の出力信号の電圧値が、電圧Ｖ１と電圧Ｖ２の間である場合のみ、カウントアップによるクロック数の計数を行う。
【０１７３】
次に、カウンタ回路１０２からの読み出し動作について説明する。
図３４は、コード出力時の動作を示すタイミングチャートの一例である。
図３４では、シフトイネーブル信号Ｓ＿ＥＢＬ、クロック信号ＣＬＫ１，ＣＬＫ２及びカウンタ回路１０２から出力されるコードを示している。
【０１７４】
テスタ２０により、パッドＰ９に入力されるシフトイネーブル信号Ｓ＿ＥＢＬが“１”になると（時刻ｔ７６）、クロック制御回路１０１は、クロック信号ＣＬＫ２として、クロック信号ＣＬＫ１を出力する。そして、カウンタ回路１０２は、レジスタ回路１０３−１〜１０３−ｎにラッチされた値を、最後段のレジスタ回路１０３−ｎから順に、次々にコードとして出力する。ｎ番目のクロック信号ＣＬＫ２が立ち上がると（時刻ｔ７７）、初段のレジスタ回路１０３−１にラッチされた値が読み出される。その後、シフトイネーブル信号Ｓ＿ＥＢＬが“０”になると、クロック制御回路１０１は、クロック信号ＣＬＫ２を“０”に固定し、カウンタ回路１０２からの読み出し動作を終了する。
【０１７５】
カウンタ回路１０２から読み出されるコードは、出力バッファ１１の出力信号の電圧値が電圧Ｖ１と電圧Ｖ２の間であるときのクロック信号ＣＬＫ２のクロック数を示している。このコードは、レジスタ回路１０３−ｎにラッチされた値を最上位ビット、レジスタ回路１０３−１にラッチされた値を最下位ビットとして、２進数データとして表わされる。
【０１７６】
テスタ２０は、このコードに対して、クロック信号ＣＬＫ１の周期を掛けることで、出力バッファ１１の立ち上がり時間及び立ち下がり時間を求めることができる。
このように、第８の実施の形態の半導体装置１００では、出力バッファ１１の大きさが、異なる複数の閾値（図３２、図３３の場合は電圧Ｖ１，Ｖ２）の間である場合に、クロック制御回路１０１が、クロック信号ＣＬＫ１をカウンタ回路１０２に伝送する。そして、カウンタ回路１０２は、クロック数を計数して、計数後にその値をコードとしてテスタ２０に出力する。
【０１７７】
これにより、テスタ２０は自身の測定精度によらず、カウンタ回路１０２から出力されたコードを用いて、簡単に正確に出力信号の立ち上がり時間及び立ち下がり時間を検出可能になる。
【０１７８】
また、第８の実施の形態の半導体装置１００では、出力信号の立ち上がり時間及び立ち下がり時間を検出するために、クロック数を計数するカウンタ回路１０２を用いている。このため、レジスタ回路数を削減でき、半導体装置１００の回路面積を縮小することが可能となる。
【０１７９】
ところで、以上のような第８の実施の形態の半導体装置１００では、２つのコンパレータ１２−１，１２−２を設けた場合について説明したが、３つ以上設けてもよい。たとえば、出力バッファ１１の出力信号と、出力信号の最大振幅の５０％となる閾値（参照電圧）とを比較するコンパレータを、さらに設けてもよい。その場合、クロック制御回路１０１を適宜変更して、出力信号の電圧値が、最大振幅の５０％となる電圧Ｖ３と、前述の電圧Ｖ１または電圧Ｖ２との間のみ、クロック信号ＣＬＫ１をクロック信号ＣＬＫ２として出力するようにすればよい。これにより、出力信号の立ち上がりまたは立ち下がり時において、所望の電圧区間の時間を測定できる。
【０１８０】
以上、複数の実施の形態に基づき、本発明の半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。回路構成や、信号のレベル“１”または“０”などは適宜変更可能である。
【０１８１】
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）  出力回路と、
前記出力回路の出力信号と、異なる複数の閾値とを比較する比較部と、
複数段の保持回路を具備し、クロック信号に応じて、前記閾値と前記出力信号との比較結果を前段の前記保持回路から後段の前記保持回路へと順に移動させて出力する複数のレジスタ部と、
を有することを特徴とする半導体装置。
【０１８２】
（付記２）  各前記レジスタ部からの前記比較結果を比較して、前記出力信号の大きさが第１の前記閾値と第２の前記閾値との間となる期間を判定する判定信号を送出する比較判定回路を有することを特徴とする付記１記載の半導体装置。
【０１８３】
（付記３）  速度の異なる複数の前記クロック信号の何れかを選択して前記レジスタ部に供給するクロック選択部を有することを特徴とする付記１または２に記載の半導体装置。
【０１８４】
（付記４）  各前記レジスタ部における同一段の前記保持回路から出力される前記比較結果を検出し、前記比較結果が所定の組み合わせであるか否かを検出する検出回路と、
前記比較結果が前記所定の組み合わせであった場合、前記レジスタ部に供給する前記クロック信号を無効化するクロック無効化回路を有することを特徴とする付記１乃至３の何れか一項に記載の半導体装置。
【０１８５】
（付記５）  直列に複数段接続された遅延素子を具備し、試験を開始させる旨の試験信号を所定時間ずつ遅延させることで、各段の前記保持回路が前記比較結果を取り込むための複数の取り込み信号を生成する遅延回路を有することを特徴とする付記１または２に記載の半導体装置。
【０１８６】
（付記６）  前記遅延回路の最後段の前記遅延素子からの出力信号または入力バッファを介して入力された前記試験信号の何れか一方を選択して出力する選択回路を有することを特徴とする付記５記載の半導体装置。
【０１８７】
（付記７）  前記遅延回路で遅延された前記試験信号を外部に出力する端子を有していることを特徴とする付記５または６に記載の半導体装置。
（付記８）  出力回路と、
前記出力回路の出力信号と、異なる複数の閾値とを比較する比較部と、
前記出力信号と複数の前記閾値との比較結果をそれぞれ入力し、前記出力信号の大きさが異なる複数の前記閾値間である場合に、クロック信号を出力するクロック制御回路と、
前記クロック信号のクロック数を計数し、計数値を出力するカウンタ回路と、
を有することを特徴とする半導体装置。
【０１８８】
（付記９）  前記閾値を抵抗分割により生成するための、複数の抵抗素子を有していることを特徴とする付記１乃至８の何れか一項に記載の半導体装置。
（付記１０）  前記抵抗素子を切り離し可能なスイッチを有することを特徴とする付記９記載の半導体装置。
【０１８９】
（付記１１）前記閾値は、外部入力により設定されることを特徴とする付記１乃至８の何れか一項に記載の半導体装置。
【符号の説明】
【０１９０】
１０  半導体装置
１１  出力バッファ
１２  比較部
１２−１，１２−２  コンパレータ
１３−１，１３−２  シフトレジスタ
１４  ＡＮＤ回路
２０  テスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４  パッド
【図１】
2010197364.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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