(57)【要約】【課題】高誘電率膜をゲート絶縁膜として用いたＣＩＳトランジスタの信頼性を向上する。【解決手段】基板１の主面には、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域が設けられている。素子分離領域２に係るようにｎＭＩＳトランジスタの活性領域上にｎＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５が設けられており、そのハフニウム系酸化膜５と素子分離領域２上で接触し、ｐＭＩＳトランジスタの活性領域上にハフニウム系酸化膜５と異なる材料から構成されるｐＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜９が設けられている。【選択図】図２
2010062499.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に設けられた素子分離領域と、
前記半導体基板の主面に設けられ、前記素子分離領域によって互いに絶縁分離された第１活性領域および第２活性領域と、
前記素子分離領域に係るように前記第１活性領域上に設けられた第１ＭＩＳトランジスタの第１ゲート絶縁膜と、
前記第１ゲート絶縁膜と異なる材料から構成され、前記第１ゲート絶縁膜と前記素子分離領域上で接触し、前記第２活性領域上に設けられた第２ＭＩＳトランジスタの第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた前記第１ＭＩＳトランジスタの第１ゲート電極と、
前記第２ゲート絶縁膜上に設けられた前記第２ＭＩＳトランジスタの第２ゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極と前記第２ゲート電極とは同一のゲート電極材料から構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板はＳＯＩ基板であり、前記素子分離領域は前記ＳＯＩ基板のシリコン層が除去された領域であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１ゲート絶縁膜は、酸化シリコンより誘電率が高く、アルミニウム、チタンまたはタンタルのいずれかを含むハフニウム系酸化膜であり、
前記第２ゲート絶縁膜は、酸化シリコンより誘電率が高く、マグネシウム、ランタン、ガドリニウムまたはイットリウムのいずれかを含むハフニウム系酸化膜であることを特徴とする請求項１記載の半導体装置。
【請求項５】
以下の工程を含む半導体装置の製造方法：
（ａ）素子分離領域によって互いに絶縁分離された第１ＭＩＳトランジスタの第１活性領域および第２ＭＩＳトランジスタの第２活性領域を有する半導体基板を準備する工程；
（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜材料膜を形成する工程；
（ｃ）前記素子分離領域に係るように前記第１活性領域全体に設けられた第１マスクを用いて、前記第１ゲート絶縁膜材料膜をエッチングする工程；
（ｄ）前記工程（ｃ）の後、前記半導体基板の主面上に前記第１ゲート絶縁膜材料膜と異なる材料から構成される第２ゲート絶縁膜材料膜を形成する工程；
（ｅ）前記第１マスクが設けられた前記素子分離領域と重複して係るように前記第２活性領域全体に設けられた第２マスクを用いて、前記第２ゲート絶縁膜材料膜をエッチングする工程；
（ｆ）前記工程（ｅ）の後、前記半導体基板の主面上にゲート電極材料膜を形成する工程；
（ｇ）前記第１活性領域および前記第２活性領域を横切り、前記第１活性領域、前記素子分離領域および前記第２活性領域に設けられた第３マスクを用いて、前記ゲート電極材料膜をパターニングする工程。
【請求項６】
前記工程（ｅ）において、前記素子分離領域では、前記第１ゲート絶縁膜材料膜と接触する前記第２ゲート絶縁膜材料膜を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
以下の工程を含む半導体装置の製造方法：
（ａ）素子分離領域によって互いに絶縁分離された第１ＭＩＳトランジスタの第１活性領域および第２ＭＩＳトランジスタの第２活性領域を有する半導体基板を準備する工程；
（ｂ）前記半導体基板の主面上に、酸化シリコンより誘電率が高い第１ハフニウム系酸化膜を形成する工程；
（ｃ）前記第１ハフニウム系酸化膜上に順に前記第１ハフニウム系酸化膜に対してエッチングの選択比が高い第１保護膜、前記第１保護膜に対してエッチングの選択比が高い第１ハードマスクを積層形成する工程；
（ｄ）前記工程（ｃ）の後、前記素子分離領域に係るように前記第１活性領域全体に設けられた第１レジストマスクを用いて、前記第１ハードマスクをエッチングする工程；
（ｅ）前記工程（ｄ）の後、前記第１ハードマスクを用いて、前記第１保護膜をエッチングする工程；
（ｆ）前記工程（ｅ）の後、前記第１ハードマスクを用いて、前記第１ハフニウム系酸化膜をエッチングする工程；
（ｇ）前記工程（ｆ）の後、前記半導体基板の主面上に、酸化シリコンより誘電率が高く、前記第１ハフニウム系酸化膜と異なる材料から構成される第２ハフニウム系酸化膜を形成する工程；
（ｈ）前記第２ハフニウム系酸化膜上に順に前記第２ハフニウム系酸化膜に対してエッチングの選択比が高い第２保護膜、前記第２保護膜に対してエッチングの選択比が高い第２ハードマスクを積層形成する工程；
（ｉ）前記工程（ｈ）の後、前記第１レジストマスクが設けられた前記素子分離領域に重複して係るように前記第２活性領域全体に設けられた第２レジストマスクを用いて、前記第２ハードマスクをエッチングする工程；
（ｊ）前記工程（ｉ）の後、前記第２ハードマスクを用いて、前記第２保護膜をエッチングする工程；
（ｋ）前記工程（ｊ）の後、前記第１ハードマスクおよび前記第２ハードマスクを全てエッチングによって除去する工程；
（ｌ）前記工程（ｋ）の後、前記第１保護膜および前記第２保護膜を全てエッチングによって除去する工程；
（ｍ）前記工程（ｌ）の後、前記半導体基板の主面上にゲート電極材料膜を形成する工程；
（ｎ）前記第１活性領域および前記第２活性領域を横切り、前記第１活性領域、前記素子分離領域、および前記第２活性領域に設けられた第３レジストマスクを用いて、前記ゲート電極材料膜をパターニングする工程。
【請求項８】
前記工程（ｊ）において、前記第２ハードマスク下まで後退するように前記第２保護膜をエッチングすることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程（ｊ）において、前記第２保護膜をウエットエッチングすることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｋ）において、前記素子分離領域では、前記第１ハフニウム系酸化膜と接触する前記第２ハフニウム系酸化膜を形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記第１レジストマスクと前記第２レジストマスクは、前記半導体基板上における共通領域を平面的に覆うように形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴを備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路を構成するＭＩＳＦＥＴ（以下、ＭＩＳトランジスタという）を微細化、集積化しつつ、オン電流の増大などのトランジスタ駆動能力を向上する一つの手段として、ゲート絶縁膜の薄膜化が行われる。しかしながら、従来から用いられている酸化シリコンのみでゲート絶縁膜を構成した場合、その膜厚が薄くなり過ぎると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるためにリーク電流が増大し、絶縁膜として機能しなくなってしまう。
【０００３】
そこで、ゲート絶縁膜に、酸化シリコンより誘電率の高い高誘電率（ｈｉｇｈ−ｋ）材料が用いられてきている。これは、ゲート絶縁膜を高誘電率材料で構成した場合、酸化シリコン膜厚換算した絶縁容量が同じであっても、実際の物理膜厚を（高誘電率材料の誘電率／酸化シリコンの誘電率）倍だけ厚くできるので、駆動能力を維持しつつ、リーク電流を低減することができるからである。したがって、絶縁膜として機能する物理膜厚を有する高誘電率膜を用いて、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness、酸化シリコン膜換算膜厚）を薄く（小さく）することでトランジスタ特性の向上が図られている。
【０００４】
また、従来から用いられているポリシリコンのみでゲート電極を構成した場合、ゲート絶縁膜とゲート電極の界面でポリシリコンが空乏化する現象が生じる。空乏化したポリシリコン膜は容量絶縁膜として機能することから、高誘電率材料を用いてＥＯＴの薄膜化を進めても、空乏化したポリシリコンの分だけ実質的にゲート絶縁膜の膜厚が厚くなってしまう。このため、ゲート電極と半導体基板間の容量が小さくなってしまうので、オン電流の充分な確保が困難となる。
【０００５】
そこで、ゲート絶縁膜に高誘電率材料を用いる場合、その上に配置されるゲート電極材料をポリシリコンではなく金属を用いることが検討されている。なお、ｎチャネル型ＭＩＳトランジスタ（以下、ｎＭＩＳトランジスタという）およびｐチャネル型ＭＩＳトランジスタ（以下、ｐＭＩＳトランジスタという）のゲート電極材料が同一の金属から構成される場合（シングルメタル）と、異なる金属から構成される場合（デュアルメタル）がある。
【０００６】
さらに、トランジスタの高速性と低消費電力性を考慮した場合、低い閾値電圧が要求されるため、所望の閾値電圧に設計する必要がある。しかしながら、ゲート絶縁膜に高誘電率材料を用いた場合、絶縁膜中の電子のフェルミレベルが固定される現象（フェルミレベルピニング）によって、閾値電圧の制御性が困難となる問題がある。閾値電圧は実効仕事関数に大きく依存するので、所望の閾値電圧を得るためには実効仕事関数が制御できれば良い。この実効仕事関数は、ＭＩＳ構造の様々な要因で、物性的な仕事関数とは異なるものである。このため、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタのゲート絶縁膜材料に異なる高誘電率材料（デュアルｈｉｇｈ−ｋ）を用いて、それぞれの閾値を調整することが行われている。
【０００７】
S.C.Song et al., Symp. VLSI Tech., Dig., pp.13-14, 2006（非特許文献１）には、ＣＭＩＳ（Complementary MIS）トランジスタにおいて、ゲート絶縁膜構造をデュアルｈｉｇｈ−ｋとし、ゲート電極構造をデュアルメタルとした製造技術が開示されている。
【非特許文献１】S.C.Song et al., Symp. VLSI Tech., Dig., pp.13-14, 2006
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者らは、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタのゲート絶縁膜材料に、異なる高誘電率材料（デュアルｈｉｇｈ−ｋ）を用いた半導体装置について検討を行っている。以下に、本発明者らが見出した課題について図面を参照して説明する。図５１〜図５４は、本発明者らが検討した製造工程中の半導体装置の要部を模式的に示す断面図である。なお、各図中にはそれぞれが対応するように、ｎＭＩＳトランジスタが形成されるｎＭＩＳ領域およびｐＭＩＳトランジスタが形成されるｐＭＩＳ領域を示している。
【０００９】
ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタのゲート絶縁膜をデュアルｈｉｇｈ−ｋとする場合、一方のゲート絶縁膜材料膜を先に形成した後、他のゲート絶縁膜材料膜を形成することが考えられる。
【００１０】
図５１に示すように、幅Ｗ’を有する素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域（ｎウェル３に構成される）およびｎＭＩＳトランジスタの活性領域（ｐウェル４に構成される）を有する半導体基板（以下、基板という）１の主面上に、ｐＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５（例えば、ＨｆＭｇＯ膜）を形成する。次いで、ハフニウム系酸化膜５を保護する保護膜６、その保護膜６上にハードマスク７を形成した後、素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域全体を覆うようなレジストマスク８を形成する。次いで、レジストマスク８を用いてハードマスク７をエッチングする。その後、レジストマスク８を除去した後、エッチングされたハードマスク７を用いて保護膜６、そしてハフニウム系酸化膜５をエッチングすると、図５２に示すように、素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域全体を覆うようにハードマスク７、保護膜６、ハフニウム系酸化膜５が残る。
【００１１】
続いて、図５２に示すように、基板１の主面上に、ｎＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５と異なる材料のハフニウム系酸化膜９（例えば、ＨｆＡｌＯ膜）を形成する。次いで、ハフニウム系酸化膜９を保護する保護膜１０、その保護膜１０上にハードマスク１１を形成した後、素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体を覆うようなレジストマスク１２を形成する。
【００１２】
次いで、レジストマスク１２を用いてハードマスク１１をエッチングする。その後、レジストマスク１２を除去した後、エッチングされたハードマスク１１を用いて保護膜１０をエッチングすると、図５３に示すように、素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体を覆うようにハードマスク１１、保護膜１０が残る。
【００１３】
次いで、ハードマスク７、１１を除去すると共に、ｐＭＩＳ領域のハフニウム系酸化膜９を除去した後、保護膜６、１０を除去すると図５４に示すようになる。これにより、ハフニウム系酸化膜５は、素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域を構成するｎウェル３上に設けられ、またハフニウム系酸化膜９は、素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域を構成するｐウェル４上に設けられることとなる。なお、素子分離領域２上ではハフニウム系酸化膜５とハフニウム系酸化膜９とは接触していない。すなわち、素子分離領域２上にはゲート絶縁膜が存在しない領域がある。
【００１４】
次いで、図５４に示すように、基板１の主面上に、ゲート電極材料を構成する金属膜１３（例えば、窒化チタン膜）、さらにポリシリコン膜１４を形成した後、パターニングによってゲート電極Ｇを形成する。その後、ゲート電極Ｇに整合して基板１の主面にソース／ドレイン領域となる半導体領域を形成する。
【００１５】
ここで、例えば、図５３で示すハードマスク７、１１を除去し、さらに保護膜６、１０を除去する際に、ｎＭＩＳ領域とｐＭＩＳ領域との境界において素子分離領域２がえぐれるように削れてしまう場合がある。図５５は素子分離領域２に削れ１０１が生じた半導体装置の要部を模式的に示す斜視図であり、図５６はその半導体装置を模式的に示す平面図である。なお、これら図中には、ゲート電極Ｇに整合して形成されたｐＭＩＳトランジスタのソース／ドレイン領域となるｐ型半導体領域１８、ｎＭＩＳトランジスタのソース／ドレイン領域となるｎ型半導体領域１９を示している。
【００１６】
素子分離領域２に削れ１０１が生じている状態で、例えば、ｎ型半導体領域１９を形成するために基板１の主面にｎ型不純物（例えばリン、砒素）を注入すると、素子分離領域２下の基板１までｎ型不純物が到達し、半導体領域１０２が形成されてしまう場合がある。この場合、寄生ＭＩＳトランジスタが形成される。寄生ＭＩＳトランジスタが形成された場合、誤動作の原因となるため、半導体装置の信頼性を低下させてしまうことが考えられる。
【００１７】
また、図５１で示したレジストマスク８と図５２で示したレジストマスク１２が覆う領域は重複（オーバーラップ）していない領域Ｖ’が存在するようにしている。これはオーバーラップさせた場合、その後の工程で形成されたゲートの高さが局所的に高い領域が生じてしまうなどのデバイス特性上の問題からである。このため、オーバーラップ領域がないようなデバイス構造となる。なお、オーバーラップさせないで形成された、ゲート絶縁膜構造をデュアルｈｉｇｈ−ｋとし、ゲート電極構造をデュアルメタルとしたＣＭＩＳトランジスタが非特許文献１に記載されている。
【００１８】
しかしながら、今後の半導体装置の小型化・縮小化に対応させるためには、素子分離領域の幅（図５１、図５２では符号Ｗ’で示している）も狭くする必要がある。すなわち、デバイス特性上の問題を解決しつつ、素子分離領域の幅を狭くして半導体装置の面積を縮小する必要がある。
【００１９】
本発明の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。
【００２０】
本発明の他の目的は、半導体装置を縮小化することのできる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本発明の一実施の形態における半導体装置は、半導体基板と、前記半導体基板の主面に設けられた素子分離領域と、前記半導体基板の主面に設けられ、前記素子分離領域によって互いに絶縁分離された第１活性領域および第２活性領域と、を備えている。また、前記素子分離領域に係るように前記第１活性領域上に設けられた第１ＭＩＳトランジスタ（例えば、ｎＭＩＳトランジスタ）の第１ゲート絶縁膜と、前記第１ゲート絶縁膜と前記素子分離領域上で接触し、前記第１ゲート絶縁膜と異なる材料から構成され、前記第２活性領域上に設けられた第２ＭＩＳトランジスタ（例えば、ｐＭＩＳトランジスタ）の第２ゲート絶縁膜と、を備えている。さらに、前記第１ゲート絶縁膜上に設けられた前記第１ＭＩＳトランジスタの第１ゲート電極と、前記第２ゲート絶縁膜上に設けられた前記第２ＭＩＳトランジスタの第２ゲート電極と、を備えている。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
この一実施の形態によれば、半導体装置の信頼性を向上することができる。また、半導体装置を縮小化することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００２７】
（実施の形態１）
本実施の形態では、ＳＲＡＭ（static random access memory）を備えた半導体装置に本発明を適用した場合について説明する。
【００２８】
図１は本実施の形態における半導体装置の要部（ＳＲＡＭセル）を模式的に示す平面図であり、図２は図１のＡ−Ａ’線における半導体装置を模式的に示す断面図、図３は図１のＢ−Ｂ’線における半導体装置を模式的に示す断面図である。図１では、ゲート電極Ｇと、活性領域を構成するｎウェル３およびｐウェル４との関係を明確にするために、図２、図３で示すような層間絶縁膜２２など、一部を省略して示している。また、図２、図３では図示しないが、本実施の形態における半導体装置は多層配線構造であっても良く、最表面には保護膜（パッシベーション膜）が設けられている。また、図２、図３に示すｐＭＩＳ領域はｐＭＩＳトランジスタＱｐが形成される領域であり、ｎＭＩＳ領域はｎＭＩＳトランジスタＱｎが形成される領域である。
【００２９】
まず、本実施の形態におけるＳＲＡＭのレイアウト構成について説明する。図１に示すように、半導体基板（以下、基板という）１は素子分離領域２によって複数の活性領域に区画されている。なお、図１中ではｐＭＩＳトランジスタＱｐの活性領域として、ｎウェル３（ｐ型半導体領域１８）が示されており、ｎＭＩＳトランジスタＱｎの活性領域として、ｐウェル４（ｎ型半導体領域１９）が示されている。
【００３０】
ｐＭＩＳトランジスタＱｐを構成するｎウェル３では、ボロンなどのｐ型不純物を注入することにより、ｐ型半導体領域（ソース／ドレイン）１８が形成されている。そして、これらソース領域とドレイン領域の間のｎウェル３上にゲート絶縁膜を介してゲート電極Ｇが形成されている。同様に、ｎＭＩＳトランジスタＱｎを構成するｐウェル４には、リンや砒素などのｎ型不純物を導入することによりｎ型半導体領域（ソース／ドレイン）１９が形成されている。そして、これらソース領域とドレイン領域の間のｐウェル４上にゲート絶縁膜を介してゲート電極Ｇが形成されている。なお、図１では、ゲート電極Ｇは、活性領域の延在する第１方向（図面上下方向）とは交差する第２方向（図面左右方向）に延在している。
【００３１】
ＳＲＡＭにおいては、複数のＭＩＳトランジスタからなるメモリセルが複数形成されている以外に、ＳＲＡＭの構造上電位を得るための基板電位供給部が形成され、それらはコンタクト２４や配線２５（図３参照）を介して電気的に接続されている。
【００３２】
次に、本実施の形態におけるｐＭＩＳトランジスタＱｐの構成について説明する。図２、図３に示すように、例えばｐ型単結晶シリコンから構成される基板１のｐＭＩＳ領域には、ｎウェル３が形成されている。ｐＭＩＳトランジスタＱｐは、このｎウェル３（基板１）上にゲート絶縁膜を構成するハフニウム系酸化膜５を介してゲート電極Ｇを有している。
【００３３】
このｐＭＩＳトランジスタＱｐのゲート絶縁膜は、基板１の主面（素子形成面）上に設けられた酸化シリコン（ＳｉＯ２）よりも誘電率が高く、金属元素のアルミニウム（Ａｌ）を含むＨｆＡｌＯ膜（ハフニウム系酸化膜５）から構成されている。このように、ゲート絶縁膜にハフニウム系酸化膜５を用いることで、ゲート絶縁膜を酸化シリコン膜のみで構成した場合と比較して、リーク電流を抑制し、ＭＩＳトランジスタを微細化、集積化しつつ、オン電流の増大などのトランジスタ駆動能力を向上することができる。なお、基板１とハフニウム系酸化膜５との間に界面層として酸化シリコン（ＳｉＯ２）膜が設けられていても良い。また、ハフニウム系酸化膜５を構成するＨｆＡｌＯ膜は、窒素（Ｎ）を含む構成でＨｆＡｌＯＮ膜であっても良い。
【００３４】
また、金属元素が含まれたハフニウム系酸化膜５は、アルミニウムの他に、チタン（Ｔｉ）またはタンタル（Ｔａ）のいずれの金属元素が含まれていても、ｐＭＩＳトランジスタＱｐのゲート絶縁膜として用いることができる。ハフニウム系酸化膜に金属元素を含めることで、実効仕事関数を制御することができ、ｐＭＩＳトランジスタＱｐを構成することができる。実効仕事関数をシリコンの伝導帯近傍（５．２ｅＶ近傍）に設定することで、ｐＭＩＳトランジスタＱｐの閾値電圧の低下を図ることができる。
【００３５】
ゲート電極Ｇは、金属を含めた導電性材料から構成されており、ｐＭＩＳトランジスタＱｐのゲート絶縁膜（ハフニウム系酸化膜５）上に窒化チタン（ＴｉＮ）膜で構成される金属膜１３と、金属膜１３上にポリシリコン膜１４とを有している。ゲート電極Ｇ（ポリシリコン膜１４）の表面にはシリサイド化されたシリサイド膜２１（例えば、ニッケルシリサイド膜、コバルトシリサイド膜）が形成されている。
【００３６】
金属膜１３は、ゲート絶縁膜と直接接しており、主としてｐＭＩＳトランジスタＱｐの閾値電圧を調整するために用いられるものである。一方、ポリシリコン膜１４は、主としてゲート電極Ｇの低抵抗化のために用いられるものである。また、ゲート電極Ｇの両側の側壁には、サイドウォール２０が形成されている。このサイドウォール２０は、例えば窒化シリコン膜などの絶縁膜から形成されている。
【００３７】
サイドウォール２０直下のｎウェル３内には、ゲート電極Ｇに整合して設けられたｐ型半導体領域（ソース／ドレイン）１８が形成されている。このｐ型半導体領域１８は、基板１にボロン（Ｂ）などのｐ型不純物を導入して形成された不純物領域である。そして、ｐ型半導体領域１８の表面には、コンタクト２４との接続性を良好とするために、サイドウォール２０に整合してシリサイド膜２１が形成されている。このように一対のｐ型半導体領域１８により、ｐＭＩＳトランジスタＱｎのソース領域とドレイン領域が形成されている。
【００３８】
次に、本実施の形態におけるｎＭＩＳトランジスタＱｎの構成について説明する。図２、図３に示すように、例えばｐ型単結晶シリコンから構成される基板１のｎＭＩＳ領域には、ｐウェル４が形成されている。ｎＭＩＳトランジスタＱｎは、このｐウェル（基板１）上にゲート絶縁膜を構成するハフニウム系酸化膜９を介してゲート電極Ｇを有している。
【００３９】
このｎＭＩＳトランジスタＱｎのゲート絶縁膜は、基板１の主面（素子形成面）上に設けられた酸化シリコン（ＳｉＯ２）よりも誘電率が高く、金属元素のマグネシウム（Ｍｇ）を含むＨｆＭｇＯ膜（ハフニウム系酸化膜９）から構成されている。このように、ゲート絶縁膜にハフニウム系酸化膜を用いることで、ゲート絶縁膜を酸化シリコン膜のみで構成した場合と比較して、リーク電流を抑制し、ＭＩＳトランジスタを微細化、集積化しつつ、オン電流の増大などのトランジスタ駆動能力を向上することができる。なお、基板１とハフニウム系酸化膜９との間に界面層として酸化シリコン（ＳｉＯ２）膜が設けられていても良い。また、ハフニウム系酸化膜９を構成するＨｆＭｇＯ膜は、窒素（Ｎ）を含む構成でＨｆＭｇＯＮ膜であっても良い。
【００４０】
また、金属元素が含まれたハフニウム系酸化膜９は、マグネシウムの他に、ランタン（Ｌａ）、ガドリニウム（Ｇｄ）またはイットリウム（Ｙ）のいずれの金属元素が含まれていても、ｎＭＩＳトランジスタＱｎのゲート絶縁膜として用いることができる。ハフニウム系酸化膜に金属元素を含めることで、実効仕事関数を制御することができ、ｎＭＩＳトランジスタＱｎを構成することができる。実効仕事関数をシリコンの伝導帯近傍（４．１ｅＶ近傍）に設定することで、ｎＭＩＳトランジスタＱｎの閾値電圧の低下を図ることができる。
【００４１】
ゲート電極Ｇは、金属を含めた導電性材料から構成されており、ｎＭＩＳトランジスタＱｎのゲート絶縁膜（ハフニウム系酸化膜９）上に窒化チタン（ＴｉＮ）膜で構成される金属膜１３と、金属膜１３上にポリシリコン膜１４とを有している。ゲート電極Ｇ（ポリシリコン膜１４）の表面にはシリサイド化されたシリサイド膜２１（例えば、ニッケルシリサイド膜、コバルトシリサイド膜）が形成されている。
【００４２】
金属膜１３は、ゲート絶縁膜と直接接しており、主としてｎＭＩＳトランジスタＱｎの閾値電圧を調整するために用いられるものである。一方、ポリシリコン膜１４は、主としてゲート電極Ｇの低抵抗化のために用いられるものである。また、ゲート電極Ｇの両側の側壁には、サイドウォール２０が形成されている。このサイドウォール２０は、例えば窒化シリコン膜などの絶縁膜から形成されている。
【００４３】
サイドウォール２０直下のｐウェル４内には、ゲート電極Ｇに整合して設けられたｎ型半導体領域（ソース／ドレイン）１９が形成されている。このｎ型半導体領域１９は、基板１にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入して形成された不純物領域である。そして、ｎ型半導体領域１９の表面には、コンタクト２４との接続性を良好とするために、サイドウォール２０に整合してシリサイド膜２１が形成されている。このように一対のｎ型半導体領域１９により、ｎＭＩＳトランジスタＱｎのソース領域とドレイン領域が形成されている。
【００４４】
以上のように、本実施の形態における半導体装置は、基板１と、基板１の主面に設けられた素子分離領域２と、基板１の主面に設けられ、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタＱｐの活性領域およびｎＭＩＳトランジスタＱｎの活性領域をそれぞれ構成するｎウェル３およびｐウェル４と、ｎウェル３上に設けられたｐＭＩＳトランジスタＱｐのゲート絶縁膜（ハフニウム系酸化膜５）と、ｐウェル４上に設けられたｎＭＩＳトランジスタＱｎのゲート絶縁膜（ハフニウム系酸化膜９）とを備えている。このハフニウム系酸化膜５およびハフニウム系酸化膜９は、図２に示すように、素子分離領域２に係るようにｎウェル３上に設けられたｐＭＩＳトランジスタＱｐのゲート絶縁膜（ハフニウム系酸化膜５）と、ハフニウム系酸化膜５と素子分離領域２上で接触し、ｐウェル４上に設けられたハフニウム系酸化膜５と異なる材料から構成されるｎＭＩＳトランジスタＱｎのゲート絶縁膜（ハフニウム系酸化膜９）として設けられている。さらに、ハフニウム系酸化膜５上に設けられたｐＭＩＳトランジスタのゲート電極Ｇと、ハフニウム系酸化膜９上に設けられたｎＭＩＳトランジスタＱｎのゲート電極Ｇとを備えている。
【００４５】
このように、基板１のｎＭＩＳ領域にｎＭＩＳトランジスタＱｎが設けられており、基板１のｐＭＩＳ領域にｐＭＩＳトランジスタＱｐが設けられている。また、それぞれが異なる材料からなるハフニウム系酸化膜をゲート絶縁膜として備えたｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐからＣＭＩＳトランジスタを構成することによって、半導体装置の高性能化を図ることができる。具体的には、ＣＭＩＳトランジスタの閾値を低減することができ、高いオン電流を有し、かつ消費電力の低いＣＭＩＳトランジスタを実現することができる。
【００４６】
また、素子分離領域２上でｐＭＩＳトランジスタＱｐのゲート絶縁膜（ハフニウム系酸化膜５）と、ｎＭＩＳトランジスタＱｎのゲート絶縁膜（ハフニウム系酸化膜９）とが、接触しており、言い換えると、素子分離領域２上でハフニウム系酸化膜５とハフニウム系酸化膜９の両方の組成を有する領域が存在する。素子分離領域２上でハフニウム系酸化膜５と、ハフニウム系酸化膜９とが少なくとも接触していることによって、本発明者らが検討した半導体装置において課題となった寄生ＭＩＳトランジスタが生成される可能性を低減することができる。また、例えばハフニウム系酸化膜５上にハフニウム系酸化膜９が乗り上げた状態であっても、本発明者らが検討した半導体装置において課題となった寄生ＭＩＳトランジスタが生成される可能性を低減することができる。このことは、後述するが、素子分離領域２上で接触しているハフニウム系酸化膜５とハフニウム系酸化膜９とによって、製造工程中のエッチング工程において素子分離領域２が削られることを防止することができるからである。これにより、寄生ＭＩＳトランジスタによる誤動作を抑制することができるので、半導体装置の信頼性を向上することができる。
【００４７】
次に、本実施の形態における半導体装置を構成するｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐの製造方法について図面を参照して説明する。
【００４８】
まず、図５および図６に示すように、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域を構成するｎウェル３、およびｎＭＩＳトランジスタの活性領域を構成するｐウェル４を有する基板１を準備する。
【００４９】
具体的には、まず、例えばｐ型単結晶シリコンから構成された基板１の主面（素子形成面）に表面処理を施す。次いで、例えば１２０ｎｍ〜１５０ｎｍの深さの素子分離溝に、例えばＣＶＤ法を用いて酸化シリコン膜を埋め込むことで、ＳＴＩ（Shallow Trench Isolation）から構成される素子分離領域２を形成する。この素子分離領域２では、ｐＭＩＳ領域およびｎＭＩＳ領域の境界が位置することとなる。次いで、フォトリソグラフィ技術およびイオン注入法を用いて、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をｐＭＩＳ領域の基板１内に導入することによりｎウェル３を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を用いて、ボロン（Ｂ）やフッ化ボロン（ＢＦ２）などのｐ型不純物をｎＭＩＳ領域の基板１内に導入することによりｐウェル４を形成する。
【００５０】
続いて、図７および図８に示すように、基板１の主面上に、ｐＭＩＳトランジスタのゲート絶縁膜材料膜として、酸化シリコン（ＳｉＯ２）より誘電率が高いハフニウム系酸化膜５を形成した後、ハフニウム系酸化膜５上に順にハフニウム系酸化膜５に対してエッチングの選択比が高い保護膜６、その保護膜６に対してエッチングの選択比が高いハードマスク７を積層形成する。
【００５１】
具体的には、まず、原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法、ＣＶＤ法あるいはスパッタ法を用いて、ハフニウム系酸化膜５として２〜３ｎｍ程度の厚さの酸化ハフニウムアルミニウム（ＨｆＡｌＯ）膜を形成する。このＨｆＡｌＯ膜（ハフニウム系酸化膜５）は、酸化シリコンより誘電率が高いので、高誘電率（ｈｉｇｈ−ｋ）膜である。このＨｆＡｌＯ膜に対して、必要に応じて製造途中、最後に窒化や熱処理しても良い。なお、ハフニウム系酸化膜５と基板１との間に界面層として０．５ｎｍ程度の厚さで酸化シリコン（ＳｉＯ２）膜を形成しても良い。
【００５２】
次いで、スパッタ法を用いて、保護膜６として１０ｎｍ程度の厚さの窒化チタン（ＴｉＮ）膜を形成する。この保護膜６のＴｉＮ膜は製造工程上必要な膜であるが、最終製品には存在しない。したがって、容易に堆積形成することができ、選択比が高く除去できる材料が望ましい。本実施の形態では、保護膜６としてＴｉＮ膜を適用したのは、スパッタ法で容易に堆積形成でき、窒化チタンを容易に除去できるウエットエッチング材料として過酸化水素水（Ｈ２Ｏ２）が既知であり、下地であるＨｆＡｌＯ膜（ハフニウム系酸化膜５）にダメージを与えずに除去されるからである。
【００５３】
なお、保護膜６としては、ポリシリコン膜も用いることができる。この場合は、水酸化カリウム（ＫＯＨ）や水酸化テトラメチルアンモニウム（ＴＭＡＨ）で選択的に除去することができる。
【００５４】
次いで、ＨＣＤ（Hexa-Chloro-Disilane）を原料とした４５０℃程度の低温でＣＶＤ法を用いて、ハードマスク７として１０ｎｍ程度の厚さの窒化シリコン（ＳｉＮ）膜を形成する。このハードマスク７のＨＣＤ−ＳｉＮ膜は製造工程上必要な膜であるが、最終製品には存在しない。したがって、容易に堆積形成することができ、選択比が高く除去できる材料が望ましい。本実施の形態では、ハードマスク７としてこの窒化シリコン膜を適用したのは、ＣＶＤ法によって容易に堆積形成でき、ＨＣＤ−ＳｉＮ膜を容易に除去できるウエットエッチング材料として希フッ酸（ｄＨＦ）が既知であり、下地であるＴｉＮ膜（保護膜６）にダメージを与えずに除去されるからである。また、ＤＣＳ（Di-Chloro-Silane）を原料とした窒化シリコン膜は希フッ酸では除去することができないため、ＴｉＮ膜（保護膜６）に対してエッチングの選択比が低く、本実施の形態では適用していない。
【００５５】
なお、ハードマスク７としては、アモルファスシリコン膜、ポリシリコン膜も用いることができる。この場合は、水酸化カリウム（ＫＯＨ）や水酸化テトラメチルアンモニウム（ＴＭＡＨ）で選択的に除去することができる。
【００５６】
続いて、図９および図１０に示すように、ｐＭＩＳトランジスタを構成する活性領域とｎＭＩＳトランジスタを構成する活性領域とを絶縁分離する素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域全体を覆うレジストマスク８を形成する。具体的には、フォトリソグラフィ技術を用いて、基板１の主面上にレジスト膜を形成した後、ｎＭＩＳトランジスタの活性領域を含むｎＭＩＳ領域のｐウェル４を露出するためにパターニングされたレジストマスク８を形成する。
【００５７】
続いて、図１１および図１２に示すように、素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域全体に設けられたレジストマスク８を用いて、ハードマスク７をエッチングする。ここでは、ハードマスク７を構成するＨＣＤ−ＳｉＮ膜は、ドライエッチングまたはウエットエッチングのどちらかを用いて、エッチングされる。
【００５８】
続いて、レジストマスク８をアッシングにより除去した後、図１３および図１４に示すように、素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域全体に設けられたハードマスク７を用いて、保護膜６をエッチングする。具体的には、ＨＣＤ−ＳｉＮ膜をマスク（ハードマスク７）にして、ｎＭＩＳ領域で露出した保護膜６を構成するＴｉＮ膜を過酸化水素水（Ｈ２Ｏ２）によるウエットエッチングで選択的に除去する。この際、ハードマスク７を構成するＨＣＤ−ＳｉＮ膜やハフニウム系酸化膜５もほとんどダメージを受けないことが重要である。
【００５９】
続いて、図１５および図１６に示すように、素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域全体に設けられたハードマスク７および保護膜６を用いて、ハフニウム系酸化膜５をエッチングする。具体的には、ＨＣＤ−ＳｉＮ膜（ハードマスク７）およびその下のＴｉＮ膜（保護膜６）をマスクにして、ｎＭＩＳ領域で露出したハフニウム系酸化膜５を構成するＨｆＡｌＯ膜を希フッ酸（ｄＨＦ）によるエッチングで選択的に除去する。これにより、ｎＭＩＳ領域において、ｎＭＩＳトランジスタの活性領域を構成するｐウェル４が露出する。
【００６０】
続いて、図１７および図１８に示すように、基板１の主面上に、ｎＭＩＳトランジスタのゲート絶縁膜材料膜として、酸化シリコン（ＳｉＯ２）より誘電率が高く、ハフニウム系酸化膜５と異なる材料から構成されるハフニウム系酸化膜９を形成した後、ハフニウム系酸化膜９上に順にハフニウム系酸化膜９に対してエッチングの選択比が高い保護膜１０、その保護膜１０に対してエッチングの選択比が高いハードマスク１１を積層形成する。
【００６１】
具体的には、まず、原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法、ＣＶＤ法あるいはスパッタ法を用いて、ハフニウム系酸化膜９として２〜３ｎｍ程度の厚さの酸化ハフニウムマグネシウム（ＨｆＭｇＯ）膜を形成する。このＨｆＭｇＯ膜（ハフニウム系酸化膜９）は、酸化シリコンより誘電率が高いので、高誘電率（ｈｉｇｈ−ｋ）膜である。このＨｆＭｇＯ膜に対して、必要に応じて製造途中、最後に窒化や熱処理しても良い。なお、ハフニウム系酸化膜９と基板１との間に界面層として０．５ｎｍ程度の厚さで酸化シリコン（ＳｉＯ２）膜を形成しても良い。
【００６２】
次いで、スパッタ法を用いて、保護膜１０として１０ｎｍ程度の厚さの窒化チタン（ＴｉＮ）膜を形成する。この保護膜１０のＴｉＮ膜は製造工程上必要な膜であるが、最終製品には存在しない。したがって、容易に堆積形成することができ、選択比が高く除去できる材料が望ましい。本実施の形態では、保護膜１０としてＴｉＮ膜を適用したのは、スパッタ法で容易に堆積形成でき、窒化チタンを容易に除去できるウエットエッチング材料として過酸化水素水（Ｈ２Ｏ２）が既知であり、下地であるＨｆＭｇＯ膜（ハフニウム系酸化膜９）にダメージを与えずに除去されるからである。
【００６３】
なお、保護膜１０としては、ポリシリコン膜も用いることができる。この場合は、水酸化カリウム（ＫＯＨ）や水酸化テトラメチルアンモニウム（ＴＭＡＨ）で選択的に除去することができる。
【００６４】
次いで、ＨＣＤを原料とした４５０℃程度の低温でＣＶＤ法を用いて、ハードマスク１１として１０ｎｍ程度の厚さの窒化シリコン（ＳｉＮ）膜を形成する。このハードマスク１１のＨＣＤ−ＳｉＮ膜は製造工程上必要な膜であるが、最終製品には存在しない。したがって、容易に堆積形成することができ、選択比が高く除去できる材料が望ましい。本実施の形態では、ハードマスク１１としてこの窒化シリコン膜を適用したのは、ＣＶＤ法によって容易に堆積形成でき、ＨＣＤ−ＳｉＮ膜を容易に除去できるウエットエッチング材料として希フッ酸（ｄＨＦ）が既知であり、下地であるＴｉＮ膜（保護膜１０）にダメージを与えずに除去されるからである。また、ＤＣＳ（Di-Chloro-Silane）を原料とした窒化シリコン膜は希フッ酸では除去することができないため、ＴｉＮ膜（保護膜１０）に対してエッチングの選択比が低く、本実施の形態では適用していない。
【００６５】
なお、ハードマスク１１としては、アモルファスシリコン膜、ポリシリコン膜も用いることができる。この場合は、水酸化カリウム（ＫＯＨ）や水酸化テトラメチルアンモニウム（ＴＭＡＨ）で選択的に除去することができる。
【００６６】
続いて、図１９、図２０および図４に示すように、先の工程でエッチング用マスクとして設けられたレジストマスク８とオーバーラップするように素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体を覆うレジストマスク１２を形成する。具体的には、フォトリソグラフィ技術を用いて、基板１の主面上にレジスト膜を形成した後、ｐＭＩＳ領域のハードマスク１１を露出するようにパターニングされたレジストマスク１２を形成する。
【００６７】
本実施の形態では、図４にも示すように、先の工程でエッチング用マスクとして用いたレジストマスク８と、このレジストマスク１２とが覆う領域が重なるように、ｐＭＩＳトランジスタの活性領域とｎＭＩＳトランジスタの活性領域とを絶縁分離する素子分離領域２でオーバーラップ（図４ではハッチングが重複している領域Ｖ）させている。すなわち、レジストマスク８（第１レジストパターン）とレジストマスク１２（第２レジストパターン）は、基板１上における共通領域を平面的に覆うように形成される。このように本実施の形態ではレジストマスク８とレジストマスク１２とがオーバーラップできるので、素子分離領域２の幅Ｗ（図２参照）を、オーバーラップをさせない場合の素子分離領域２の幅Ｗ’（図５１、図５２参照）より小さくすることができる。これにより、以降の工程を経て製造された半導体装置では、そのＳＲＡＭセルの密度を高めることができ、また、縮小化することができることとなる。
【００６８】
続いて、図２１および図２２に示すように、先の工程でエッチング用マスクとして設けられたレジストマスク８とオーバーラップするように素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体に設けられたレジストマスク１２を用いて、ハードマスク１１をエッチングする。ここでは、ハードマスク１１を構成するＨＣＤ−ＳｉＮ膜を、ドライエッチングまたはウエットエッチングのどちらかを用いてエッチングする。
【００６９】
続いて、レジストマスク１２を除去した後、図２３および図２４に示すように、先の工程でエッチング用マスクとして設けられたハードマスク７とオーバーラップするように素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体に設けられたハードマスク１１を用いて、保護膜１０をエッチングする。具体的には、ＨＣＤ−ＳｉＮ膜をマスク（ハードマスク１１）にして、ｐＭＩＳ領域に露出した保護膜１０を構成するＴｉＮ膜を過酸化水素水（Ｈ２Ｏ２）によるウエットエッチングで選択的に除去する。この際、ハードマスク１１を構成するＨＣＤ−ＳｉＮ膜やハフニウム系酸化膜９もほとんどダメージを受けないことが重要である。
【００７０】
本実施の形態では、ハードマスク１１下まで後退するように保護膜１０を構成するＴｉＮ膜をウエットエッチングする。前述したように、レジストマスク８と、このレジストマスク１２とは素子分離領域２でオーバーラップするように設けられる。そのオーバーラップさせたことによる重複した領域の保護膜１０をウエットエッチングで除去する。すなわち、保護膜１０を構成するＴｉＮ膜を過酸化水素水（Ｈ２Ｏ２）によるウエットエッチングすることによって、ハードマスク１１に覆われて露出していなくても、ＴｉＮ膜（保護膜１０）を選択的に除去することができる。
【００７１】
本発明者らが検討した半導体装置のように、エッチング時の残渣によってｎＭＩＳトランジスタやｐＭＩＳトランジスタのゲートの高さが局所的に高い領域ができる可能性があるため、ｎＭＩＳトランジスタ、ｐＭＩＳトランジスタのそれぞれのゲート絶縁膜の切り分けるレジストマスクではオーバーラップが許されるものではないと考えられていた。しかしながら、本実施の形態では、レジストマスク８と、レジストマスク１２とをオーバーラップしている。これはウエットエッチングによって、保護膜１０を構成するＴｉＮ膜を除去することによって、ハードマスク１１に覆われて露出していなくても、ＴｉＮ膜（保護膜１０）を選択的に除去できるからである。また、最終的には、ＴｉＮ膜（保護膜１０）をハフニウム系酸化膜９に対して高い選択比で除去し、再度基板１の主面上にゲート電極材料のＴｉＮ膜あるいはＴａＮ膜を形成し直すので、ゲートの段差を生じることはない。
【００７２】
続いて、ハードマスク７およびハードマスク１１を全てエッチングによって除去すると、図２５および図２６に示すようになる。具体的には、ハードマスク７、１１を構成するＨＣＤ−ＳｉＮ膜を希フッ酸（ｄＨＦ）によるウエットエッチングで除去する。この際、本実施の形態では、ｐＭＩＳトランジスタの活性領域のハフニウム系酸化膜９も除去する。言い換えると、保護膜６とオーバーラップするように素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体に設けられたマスクとして保護膜１０を用いて、ｎＭＩＳトランジスタのゲート絶縁膜材料膜であるＨｆＭｇＯ膜（ハフニウム系酸化膜９）をエッチングする。
【００７３】
本実施の形態では、素子分離領域２において、ｐＭＩＳトランジスタのゲート絶縁膜材料膜であるＨｆＡｌＯ膜（ハフニウム系酸化膜５）と接触するｎＭＩＳトランジスタのゲート絶縁膜材料膜であるＨｆＭｇＯ膜（ハフニウム系酸化膜９）を形成するように、ウエットエッチングを行う。素子分離領域２上においてハフニウム系酸化膜５とハフニウム系酸化膜９とが接触しているので、素子分離領域２を構成するＳＴＩがエッチングによって削られることはない。ＳＴＩが削られない場合、後のソース／ドレイン形成の不純物注入工程で、その不純物はＳＴＩで止まることとなり、その下の基板１にまで拡散するのを防止することができる。これにより、本発明者らが検討した半導体装置において課題となった寄生ＭＩＳトランジスタが生成される可能性を低減することができる。
【００７４】
なお、ＨｆＡｌＯ膜（ハフニウム系酸化膜５）とＨｆＭｇＯ膜（ハフニウム系酸化膜９）との境界でそれらがエッチングによって削れられることが考えられる。しかしながら、希フッ酸（ｄＨＦ）によるエッチングレートは、ＨｆＡｌＯ膜、ＨｆＭｇＯ膜よりハードマスク７、１１を構成するＨＣＤ−ＳｉＮ膜が高いので、削れ量は微量である。本実施の形態では、希フッ酸（ｄＨＦ）によるＨＣＤ−ＳｉＮ膜のエッチングレートを高く保つために、ＨＣＤ−ＳｉＮ膜の形成後は、その温度（例えば４５０℃）を越えないようにしている。このため、保護膜６、１０を構成するＴｉＮ膜の形成にはＨＣＤ−ＳｉＮ膜の形成温度より低温で形成できるスパッタ法を用いている。例えば、ＴｉＣｌ４を原料としたＣＶＤ法を用いてＴｉＮ膜を形成することができるが、その形成温度は例えば６４０℃であり、ＨＣＤ−ＳｉＮ膜の形成温度より高温であるため、適用していない。
【００７５】
続いて、保護膜６および保護膜１０を全てエッチングによって除去すると、図２７および図２８のようになる。具体的には、保護膜６、１０を構成するＴｉＮ膜を過酸化水素水（Ｈ２Ｏ２）によるウエットエッチングで除去する。前述したように、素子分離領域２を構成するＳＴＩ上でハフニウム系酸化膜５とハフニウム系酸化膜９とが接触しているので、そのＳＴＩは露出していない。
【００７６】
続いて、図２９および図３０に示すように、基板１の主面上に順に金属膜１３、ポリシリコン膜１４を積層形成する。金属膜１３およびポリシリコン膜１４はｎＭＩＳトランジスタ、ｐＭＩＳトランジスタのゲート電極材料膜を構成するものである。
【００７７】
具体的には、金属膜１３として、例えばスパッタ法を用いて３０ｎｍ程度の厚さの窒化チタン（ＴｉＮ）膜を形成する。この金属膜１３は仕事関数金属（ＷＦＭ：work-function-metal）として用いられるものである。よって、耐熱性が高いミッドギャップ材料の金属膜１３として窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）を用いても良い。本実施の形態では、ゲート加工のし易さを考慮して金属膜１３としてＴｉＮ膜を用いている。
【００７８】
また、ポリシリコン膜１４として、例えばＣＶＤ法を用いて５０ｎｍ程度の厚さの非導電性のポリシリコン膜を形成する。このポリシリコン膜１４は後の工程で不純物が注入されて導電性となり、金属膜１３上に低抵抗膜として設けられる。なお、ゲート電極材料としての低抵抗膜として例えばスパッタ法を用いて、タングステン（Ｗ）膜などの金属膜を形成しても良い。
【００７９】
続いて、図３１および図３２に示すように、ｐＭＩＳトランジスタの活性領域（ｎウェル３）全体を覆うレジストマスク１５を形成した後、レジストマスク１５で覆われていないポリシリコン膜１４に不純物を注入して、ポリシリコン膜１４を導電性とする。その後、レジストマスク１５をアッシングによって除去する。
【００８０】
具体的には、先の工程でレジストマスク８を形成するために用いたフォトマスクを適用したフォトリソグラフィ技術によって、基板１の主面上にレジスト膜を形成した後、ｎＭＩＳトランジスタの活性領域（ｐウェル４）を露出するようにパターニングされたレジストマスク１５を形成する。また、ｎＭＩＳトランジスタのゲート電極を構成するために、ｎＭＩＳ領域のポリシリコン膜１４にリン（Ｐ）あるいは砒素（Ａｓ）のｎ型不純物をイオン注入することで、導電性のポリシリコン膜１４を形成する。
【００８１】
続いて、図３３および図３４に示すように、ｎＭＩＳトランジスタの活性領域（ｐウェル４）全体を覆うレジストマスク１６を形成した後、レジストマスク１６で覆われていないポリシリコン膜１４に不純物を注入して、ポリシリコン膜１４を導電性とする。その後、レジストマスク１６をアッシングによって除去する。
【００８２】
具体的には、先の工程でレジストマスク１２を形成するために用いたフォトマスクを適用したフォトリソグラフィ技術によって、基板１の主面上にレジスト膜を形成した後、ｐＭＩＳトランジスタの活性領域（ｎウェル３）を含むｐＭＩＳ領域を露出するようにパターニングされたレジストマスク１６を形成する。また、ｐＭＩＳトランジスタのゲート電極を構成するために、ｐＭＩＳ領域のポリシリコン膜１４にボロン（Ｂ）のｐ型不純物をイオン注入することで、導電性のポリシリコン膜１４を形成する。
【００８３】
ポリシリコン膜１４を導電性とするために用いたレジストマスク１５およびレジストマスク１６は、前述したレジストマスク８およびレジストマスク１２と同じ領域を覆うマスクである。言い換えると、本実施の形態におけるレジストマスク８およびレジストマスク１２は、従来から用いられているポリシリコンゲートにおけるポリシリコン膜へのプリドープ用のマスクと同様にあえてオーバーラップするようにしている。しかし、本実施の形態におけるレジストマスク８、１２をオーバーラップとするための役割は、前述したように、ハフニウム系酸化膜５、９を切り分けのため、またセルの微細化のため、さらには寄生ＭＩＳトランジスタの生成を抑制するためであるので、プリドープ用のマスクの役割とは相違する。
【００８４】
続いて、図３５および図３６に示すように、ｐＭＩＳトランジスタの活性領域を構成するｎウェル３およびｎＭＩＳトランジスタの活性領域を構成するｐウェル４を横切り、ｎウェル３、素子分離領域２、およびｐウェル４に設けられたレジストマスク１７を形成する。具体的には、フォトリソグラフィ技術を用いて、基板１の主面上にレジスト膜を形成した後、ｐＭＩＳトランジスタおよびｎＭＩＳトランジスタのゲート形成のためにパターニングされたレジストマスク１７を形成する。
【００８５】
続いて、図３７および図３８に示すように、レジストマスク１７を用いて、ｐＭＩＳトランジスタおよびｎＭＩＳトランジスタのゲート電極材料であるポリシリコン膜１４およびその下の金属膜１３を構成するＴｉＮ膜をエッチングする。これにより、ポリシリコン膜１４および金属膜１３の積層構造からなるゲート電極Ｇが形成される。その後、レジストマスク１７をアッシングによって除去する。
【００８６】
本実施の形態では、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタとも同一（共通）のゲート電極材料で構成されており、その同一のゲート電極材料をエッチングするので、異なるゲート電極材料を同時にエッチングするよりも制御が容易である。例えば、ハフニウム系酸化膜５、９上の金属膜１３を構成する金属元素が異なると、エッチング形状が異なったり、ハフニウム系酸化膜５、９との選択比が低くなったりしてしまう。エッチング形状が異なるとゲート長あるいはチャネル長がｐＭＩＳトランジスタ、ｎＭＩＳトランジスタで異なることになる。また、選択比が低くなると、基板１が割れる問題もある。これに対して、同一のゲート電極材料を用いた場合はこのような問題が解決される。特に、微細化されてゲート長が短くなる程、このメリットは大きくなる。
【００８７】
続いて、図３９および図４０に示すように、ゲート電極材料膜であるポリシリコン膜１４をマスクとして、ハフニウム系酸化膜５、９を希フッ酸（ｄＨＦ）によるエッチングで除去する。これにより、ｐＭＩＳトランジスタおよびｎＭＩＳトランジスタのソース／ドレイン領域となる活性領域（ｎウェル３、ｐウェル４）が露出する。
【００８８】
続いて、図４１および図４２に示すように、ｐＭＩＳトランジスタの活性領域を構成するｎウェル３にソース／ドレイン領域となるｐ型半導体領域１８を形成する。また、ｎＭＩＳトランジスタの活性領域を構成するｐウェル４にソース／ドレイン領域となるｎ型半導体領域１９を形成する。
【００８９】
具体的には、レジストマスク８を形成するために用いたフォトマスクを用いたフォトリソグラフィ技術によって、基板１の主面上にレジスト膜を形成した後、ｎＭＩＳトランジスタの活性領域（ｐウェル４）を含むｎＭＩＳ領域を露出するようにパターニングされたレジストマスク（図示しない）を形成した後、ｐウェル４にリン（Ｐ）あるいは砒素（Ａｓ）などのｎ型不純物イオンを注入する。また、レジストマスク１２を形成するために用いたフォトマスクを用いたフォトリソグラフィ技術によって、基板１の主面上にレジスト膜を形成した後、ｐＭＩＳトランジスタの活性領域（ｎウェル３）を含むｐＭＩＳ領域を露出するようにパターニングされたレジストマスク（図示しない）を形成した後、ｎウェル３にボロン（Ｂ）などのｐ型不純物イオンを注入する。その後、アニール処理することによって、それら不純物イオンを活性化して、ｎウェル３にｐ型半導体領域１８およびｐウェル４にｎ型半導体領域１９を形成する。
【００９０】
ここで、本実施の形態では、前述したように、素子分離領域２を構成するＳＴＩが削れていないため、注入される不純物はＳＴＩに止まり、その下の基板１に不純物は拡散しない。このため、寄生ＭＩＳトランジスタが生成される可能性を低減することができる。
【００９１】
続いて、図２および図３に示すように、ゲート電極Ｇの側面に沿ったサイドウォール２０を形成し、ポリシリコン膜１４、ｐ型半導体領域１８、ｎ型半導体領域１９の表面にシリサイド膜２１を形成する。次いで、基板１の主面上に層間絶縁膜２２を形成した後、所定の位置にコンタクトホール２３を形成し、それに導電性材料を埋め込むことによってコンタクト２４を形成する。その後、コンタクト２４と電気的に接続した配線２５を形成する。さらに、図示しないが、例えば、配線２５の上層に多層配線を形成し、最表面にパッシベーション膜が形成されることによって、半導体装置が完成する。
【００９２】
具体的には、サイドウォール２０の形成は、ｎＭＩＳ領域およびｐＭＩＳ領域を含む基板１上に、例えばＣＶＤ法によって窒化シリコン膜を形成し、その窒化シリコン膜を異方性エッチングすることにより、パターニングされたゲート電極Ｇの側壁に形成する。
【００９３】
また、シリサイド膜２１の形成は、基板１の主面上に例えばニッケル膜を形成し、熱処理によって基板１およびゲート電極Ｇを構成するポリシリコン膜１４のシリコンと反応（シリサイド化）させた後、未反応のニッケル膜を除去する。これによって、ｐＭＩＳ領域ではｐＭＩＳトランジスタＱｐのゲート電極Ｇ上およびｐ型半導体領域１８上にシリサイド膜２１が形成され、ｎＭＩＳ領域ではｎＭＩＳトランジスタＱｎのゲート電極Ｇ上およびｎ型半導体領域１９上にシリサイド膜２１が形成される。このシリサイド膜２１により、後の工程で形成されるコンタクトとの接触抵抗を低減することができる。
【００９４】
また、層間絶縁膜２２の形成は、例えばＣＶＤ法を用いて酸化シリコン膜が基板１の主面上に堆積される。また、コンタクトホール２３の形成は、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜２２を貫通し、ゲート電極Ｇ、ｐ型半導体領域１８、およびｎ型半導体領域１９に達するように行われる。
【００９５】
また、コンタクト２４の形成は、コンタクトホール２３の底面および内壁を含む層間絶縁膜２２上に、例えばスパッタ法を用いてチタン／窒化チタン膜を形成した後、コンタクトホール２３を埋め込むように基板１上に、例えばＣＶＤ法を用いてタングステン膜を形成する。次いで、層間絶縁膜２２上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することによって、コンタクト２４が形成される。コンタクト２４のチタン／窒化チタン膜は、タングステン膜中のタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有するものである。
【００９６】
また、配線２５は、層間絶縁膜２２上およびコンタクト２４上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタ法を用いることにより形成することができる。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、これらの膜のパターニングを行い、配線２５を形成する。
【００９７】
このようにして、基板１上にＳＲＡＭを含む集積回路を形成することができる。また、本実施の形態では、ＳＲＡＭを構成する半導体装置の製造工程について説明したが、ＳＲＡＭを構成するその他のＭＩＳトランジスタも基本的に同様な工程で形成される。以上のようにして、本実施の形態における半導体装置を製造することができる。なお、ｐＭＩＳトランジスタＱｐおよびｎＭＩＳトランジスタＱｎを製造していく工程の順番は逆になっても構わない。
【００９８】
（実施の形態２）
前記実施の形態１では、ｐＭＩＳトランジスタのゲート絶縁膜に含まれるＨｆＡｌＯ膜およびｎＭＩＳトランジスタのゲート絶縁膜に含まれるＨｆＭｇＯ膜をそれぞれ単層から形成する場合について説明した。本実施の形態では、ベース絶縁膜としての酸化ハフニウム（ＨｆＯ２）膜に、キャップ膜としてのＡｌ２Ｏ３膜およびＭｇＯ膜を積層し、ＨｆＯ２膜にＡｌ２Ｏ３膜およびＭｇＯ膜を拡散させてゲート絶縁膜（ＨｆＡｌＯ膜、ＨｆＭｇＯ膜）を形成する場合について説明する。なお、前記実施の形態１と同様の説明は省略する場合がある。
【００９９】
まず、図４３に示すように、素子分離領域２を構成するＳＴＩによって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域をそれぞれ構成するｎウェル３およびｐウェル４を有する基板１を準備する。
【０１００】
次いで、基板１の主面上に順にベース絶縁膜３１、ｐＭＩＳトランジスタのゲート絶縁膜形成用のキャップ膜３２、保護膜６およびハードマスク７を積層形成した後、パターニングされたレジストマスク８を形成する。
【０１０１】
ベース絶縁膜３１は、ＡＬＤ法、ＣＶＤ法あるいはスパッタ法を用いて形成された２〜３ｎｍ程度の厚さの酸化ハフニウム（ＨｆＯ２）膜から構成される。このＨｆＯ２膜は、酸化シリコンより誘電率が高いので、高誘電率膜である。このＨｆＯ２膜に対して、必要に応じて製造途中、最後に窒化や熱処理しても良い。なお、ベース絶縁膜３１と基板１との間に界面層として０．５ｎｍ程度の厚さで酸化シリコン（ＳｉＯ２）膜を形成しても良い。
【０１０２】
キャップ膜３２は、ＡＬＤ法、ＣＶＤ法あるいはスパッタ法を用いて形成された１ｎｍ程度の厚さの酸化アルミニウム（Ａｌ２Ｏ３）膜から構成される。このＡｌ２Ｏ３膜は、酸化シリコンより誘電率が高いので、高誘電率膜である。なお、Ａｌ２Ｏ３膜に対して必要に応じて製造途中、最後に窒化や熱処理しても良い。
【０１０３】
保護膜６は、下地の高誘電率膜に対してエッチングの選択比が高いものとして、ＴｉＮ膜を適用する。また、この保護膜６は製造工程上必要な膜であるが、最終製品には存在しない。したがって、容易に堆積形成することができ、選択比が高く除去できる材料が望ましい。本実施の形態では、保護膜６としてＴｉＮ膜を適用したのは、スパッタ法で容易に堆積形成でき、窒化チタンを容易に除去できるウエットエッチング材料として過酸化水素水（Ｈ２Ｏ２）が既知であり、下地である高誘電率膜にダメージを与えずに除去されるからである。本実施の形態では、スパッタ法を用いて１０ｎｍ程度の厚さのＴｉＮ膜を保護膜６として形成する。
【０１０４】
ハードマスク７は、保護膜６のＴｉＮ膜に対してエッチングの選択比が高いものとして、ＨＣＤ−ＳｉＮ膜を適用する。本実施の形態では、ＣＶＤ法を用いて１０ｎｍ程度の厚さのＨＣＤ−ＳｉＮ膜をハードマスク７として形成する。
【０１０５】
レジストマスク８は、ｐＭＩＳトランジスタの活性領域とｎＭＩＳトランジスタの活性領域とを絶縁分離する素子分離領域２に係り、ｐＭＩＳトランジスタの活性領域全体を覆うマスクとして用いる。このレジストマスク８は、フォトリソグラフィ技術を用いて、基板１の主面上にレジスト膜を形成した後、ｎＭＩＳトランジスタの活性領域のハードマスク７を露出するようにパターニングされてなる。
【０１０６】
次いで、レジストマスク８を用いてハードマスク７をエッチングした後、アッシングによりレジストマスク８を除去する。次いで、このハードマスク７を用いて保護膜６およびキャップ膜３２をエッチングすると図４４に示すように、ｐＭＩＳ領域ではベース絶縁膜３１上に、パターニングされたキャップ膜３２、保護膜６およびハードマスク７が設けられる。
【０１０７】
続いて、図４４に示すように、基板１の主面上に順にｎＭＩＳトランジスタのゲート絶縁膜形成用のキャップ膜３３、保護膜１０およびハードマスク１１を積層形成した後、パターニングされたレジストマスク１２を形成する。
【０１０８】
キャップ膜３３は、ＡＬＤ法、ＣＶＤ法あるいはスパッタ法を用いて形成された１ｎｍ程度の厚さの酸化マグネシウム（ＭｇＯ）膜から構成される。このＭｇＯ膜は、酸化シリコンより誘電率が高いので、高誘電率膜である。なお、ＭｇＯ膜に対して必要に応じて製造途中、最後に窒化や熱処理しても良い。また、キャップ膜３３とキャップ膜３２は、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタ用として最適化されるため、その厚さは異ならせても良い。
【０１０９】
保護膜１０は、下地の高誘電率膜に対してエッチングの選択比が高いものとして、ＴｉＮ膜を適用する。また、この保護膜１０は製造工程上必要な膜であるが、最終製品には存在しない。したがって、容易に堆積形成することができ、選択比が高く除去できる材料が望ましい。本実施の形態では、保護膜１０としてＴｉＮ膜を適用したのは、スパッタ法で容易に堆積形成でき、窒化チタンを容易に除去できるウエットエッチング材料として過酸化水素水（Ｈ２Ｏ２）が既知であり、下地である高誘電率膜にダメージを与えずに除去されるからである。本実施の形態では、スパッタ法を用いて１０ｎｍ程度の厚さのＴｉＮ膜を保護膜１０として形成する。
【０１１０】
ハードマスク１１は、保護膜１０のＴｉＮ膜に対してエッチングの選択比が高いものとして、ＨＣＤ−ＳｉＮ膜を適用する。本実施の形態では、ＣＶＤ法を用いて１０ｎｍ程度の厚さのＨＣＤ−ＳｉＮ膜をハードマスク１０として形成する。
【０１１１】
レジストマスク１２は、ｐＭＩＳトランジスタの活性領域とｎＭＩＳトランジスタの活性領域とを絶縁分離する素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体を覆うマスクとして用いる。このレジストマスク１２は、フォトリソグラフィ技術を用いて、基板１の主面上にレジスト膜を形成した後、ｐＭＩＳトランジスタの活性領域のハードマスク１１を露出するようにパターニングされる。
【０１１２】
本実施の形態も前記実施の形態１と同様に、図４にも示したように、先の工程でエッチング用マスクとして用いたレジストマスク８と、このレジストマスク１２とが覆う領域が重なるように、ｐＭＩＳトランジスタの活性領域とｎＭＩＳトランジスタの活性領域とを絶縁分離する素子分離領域２でオーバーラップ（図４ではハッチングが重複している領域Ｖ）させている。本実施の形態ではレジストマスク８とレジストマスク１２とがオーバーラップできるので、素子分離領域２の幅Ｗ（図２参照）を、オーバーラップをさせない場合の素子分離領域２の幅Ｗ’（図５１、図５２参照）より小さくすることができる。これにより、以降の工程を経て製造された半導体装置では、そのＳＲＡＭセルの密度を高めることができ、また、縮小化することができることとなる。
【０１１３】
続いて、図４５に示すように、レジストマスク１２を用いて、ハードマスク１１をエッチングする。ここでは、ハードマスク１１を構成するＨＣＤ−ＳｉＮ膜を、ドライエッチングまたはウエットエッチングのどちらかを用いてエッチングする。
【０１１４】
続いて、レジストマスク１２をアッシングにより除去した後、図４６に示すように、先の工程でエッチング用マスクとして設けられたハードマスク７とオーバーラップするように素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体に設けられたハードマスク１１を用いて、保護膜１０をエッチングする。具体的には、ＨＣＤ−ＳｉＮ膜をマスク（ハードマスク１１）にして、ｐＭＩＳ領域に露出した保護膜１０を構成するＴｉＮ膜を過酸化水素水（Ｈ２Ｏ２）によるウエットエッチングで選択的に除去する。
【０１１５】
本実施の形態では、ハードマスク１１下まで後退するように保護膜１０を構成するＴｉＮ膜をウエットエッチングする。前述したように、レジストマスク８と、このレジストマスク１２とは素子分離領域２でオーバーラップするように設けられる。そのオーバーラップさせたことによる重複した領域の保護膜１０をウエットエッチングで除去する。すなわち、保護膜１０を構成するＴｉＮ膜を過酸化水素水（Ｈ２Ｏ２）によるウエットエッチングすることによって、ハードマスク１１に覆われて露出していなくても、ＴｉＮ膜（保護膜１０）を選択的に除去することができる。
【０１１６】
続いて、ハードマスク７およびハードマスク１１を全てエッチングによって除去すると、図４７に示すように、保護膜６、１０が露出する。具体的には、ハードマスク７、１１を構成するＨＣＤ−ＳｉＮ膜を希フッ酸（ｄＨＦ）によるウエットエッチングで除去する。この際、本実施の形態では、ｐＭＩＳトランジスタの活性領域のキャップ膜３３も除去する。言い換えると、保護膜６とオーバーラップするように素子分離領域２に係り、ｎＭＩＳトランジスタの活性領域全体に設けられたマスクとして保護膜１０を用いて、ｎＭＩＳトランジスタのゲート絶縁膜を構成するＭｇＯ膜（キャップ膜３３）をエッチングする。
【０１１７】
本実施の形態では、素子分離領域２において、ｐＭＩＳトランジスタのゲート絶縁膜を構成するＡｌ２Ｏ３膜（キャップ膜３２）と接触するｎＭＩＳトランジスタのゲート絶縁膜を構成するＭｇＯ膜（キャップ膜３３）を形成するように、ウエットエッチングを行う。素子分離領域２上においてキャップ膜３２とキャップ膜３３とが接触しているので、素子分離領域２を構成するＳＴＩがエッチングによって削られることはない。ＳＴＩが削られない場合、後のソース／ドレイン形成の不純物注入工程で、その不純物はＳＴＩで止まることとなり、その下の基板１にまで拡散するのを防止することができる。これにより、本発明者らが検討した半導体装置において課題となった寄生ＭＩＳトランジスタが生成される可能性を低減することができる。
【０１１８】
次いで、アニール処理を行うことによって、ｐＭＩＳ領域ではベース絶縁膜３１のＨｆＯ２膜にキャップ膜３２のＡｌ２Ｏ３膜の構成元素を拡散させて、ハフニウム系酸化膜３４としてＨｆＡｌＯ膜を形成し、ｎＭＩＳ領域ではベース絶縁膜３２のＨｆＯ２膜にキャップ膜３３のＭｇＯ膜の構成元素を拡散させて、ハフニウム系酸化膜３５としてＨｆＭｇＯ膜を形成する（図４８参照）。次いで、保護膜６、１０を全てエッチングによって除去し、基板１の主面上に順に金属膜１３、ポリシリコン膜１４を積層形成すると、図４８に示すようになる。
【０１１９】
その後、前記実施の形態１で説明したように、ゲート電極形成のパターニング工程などを経て、縮小化された半導体装置が完成する。
【０１２０】
（実施の形態３）
前記実施の形態１では、基板としてシリコン基板を用いた場合について説明したが、本実施の形態では、ＳＯＩ（Silicon On Insulator）基板を用いた場合について説明する。なお、前記実施の形態１と同様の説明は省略する場合がある。
【０１２１】
図４９および図５０は、本実施の形態における半導体装置の要部を模式的に示す断面図であり、それぞれ図１で示したＳＲＡＭを備えた半導体装置の要部を模式的に示した平面図のＡ−Ａ’線、Ｂ−Ｂ’線に対応するものである。なお、図４９および図５０に示すように、ＳＯＩ基板５１は、基材のシリコン基板上に埋め込み絶縁膜５２、その埋め込み絶縁膜５２上にシリコン層５３が設けられてなる。
【０１２２】
前記実施の形態１では、基板１を構成するシリコン基板の主面にＳＴＩを形成して素子分離領域２としている。この素子分離領域２はｎＭＩＳトランジスタの活性領域とｐＭＩＳトランジスタの活性領域とを絶縁分離するために設けられている。本実施の形態では、その素子分離領域２をＳＯＩ基板のシリコン層を除去した領域としている。したがって、ＳＯＩ基板５１に素子分離領域２を形成した後の工程を、前記実施の形態１と同様の工程とすることで、半導体装置を完成することができる。例えば、ｐＭＩＳ領域のシリコン層５３ではｎウェル３を構成し、そのｎウェル３にｐＭＩＳトランジスタのソース／ドレイン領域を構成するｐ型半導体領域１８が形成される。また、ｎＭＩＳ領域のシリコン層５３ではｐウェル４を構成し、そのｐウェル４にｎＭＩＳトランジスタのソース／ドレイン領域を構成するｎ型半導体領域１９が形成される。
【０１２３】
本実施の形態も前記実施の形態１と同様に、図４にも示したように、先の工程でエッチング用マスクとして用いたレジストマスク８と、このレジストマスク１２とが覆う領域が重なるように、ｐＭＩＳトランジスタの活性領域とｎＭＩＳトランジスタの活性領域とを絶縁分離する素子分離領域２でオーバーラップ（図４ではハッチングが重複している領域Ｖ）させている。本実施の形態ではレジストマスク８とレジストマスク１２とがオーバーラップできるので、素子分離領域２の幅Ｗ（図４９参照）を、オーバーラップをさせない場合の素子分離領域２の幅Ｗ’（図５１、図５２参照）より小さくすることができる。これにより、以降の工程を経て製造された半導体装置では、そのＳＲＡＭセルの密度を高めることができ、また、縮小化することができることとなる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２５】
例えば、前記実施の形態では、ｐＭＩＳトランジスタとｎＭＩＳトランジスタのゲート電極材料を同一とした構造の半導体装置に適用した場合について説明したが、ゲート電極材料を異ならせた構造（デュアルメタル）の半導体装置にも適用することができる。
【産業上の利用可能性】
【０１２６】
本発明は、半導体装置、特に、ゲート絶縁膜に高誘電率膜を適用したＭＩＳトランジスタに有効で、とりわけＳＲＡＭを内蔵した半導体装置の製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１２７】
【図１】本発明の一実施の形態における半導体装置の要部を模式的に示す平面図である。
【図２】図１のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図３】図１のＢ−Ｂ’線における半導体装置を模式的に示す断面図である。
【図４】素子分離領域に係り、ｐＭＩＳトランジスタの活性領域全体に設けられた第１マスクと、その第１マスクが設けられた素子分離領域に係り、ｎＭＩＳトランジスタの活性領域全体に設けられた第２マスクがオーバーラップしていることを説明するための図である。
【図５】本発明の一実施の形態における製造工程中の半導体装置の要部を模式的に示す平面図である。
【図６】図５のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図７】図５に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図８】図７のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図９】図７に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図１０】図９のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図１１】図９に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図１２】図１１のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図１３】図１１に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図１４】図１３のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図１５】図１３に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図１６】図１５のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図１７】図１５に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図１８】図１７のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図１９】図１７に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図２０】図１９のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図２１】図１９に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図２２】図２１のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図２３】図２１に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図２４】図２３のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図２５】図２３に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図２６】図２５のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図２７】図２５に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図２８】図２７のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図２９】図２７に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図３０】図２９のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図３１】図２９に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図３２】図３１のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図３３】図３１に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図３４】図３３のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図３５】図３３に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図３６】図３５のＡ−Ａ’線における半導体装置を模式的に示す断面図である。
【図３７】図３５に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図３８】図３７のＢ−Ｂ’線における半導体装置を模式的に示す断面図である。
【図３９】図３７に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図４０】図３９のＢ−Ｂ’線における半導体装置を模式的に示す断面図である。
【図４１】図３９に続く製造工程中の半導体装置の要部を模式的に示す平面図である。
【図４２】図４１のＢ−Ｂ’線における半導体装置を模式的に示す断面図である。
【図４３】本発明の他の実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４４】図４３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４５】図４４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４６】図４５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４７】図４６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４８】図４７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４９】本発明の他の実施の形態における半導体装置の要部を模式的に示す断面図である。
【図５０】図４９で示す断面と異なる断面における半導体装置の要部を模式的に示す断面図である。
【図５１】本発明者らが検討した製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５２】図５１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５３】図５２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５４】図５３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５５】素子分離領域に削れが生じた半導体装置の要部を模式的に示す斜視図である。
【図５６】図５５の半導体装置の要部を模式的に示す平面図である。
【符号の説明】
【０１２８】
１  基板
２  素子分離領域
３  ｎウェル
４  ｐウェル
５  ハフニウム系酸化膜
６  保護膜
７  ハードマスク
８  レジストマスク
９  ハフニウム系酸化膜
１０  保護膜
１１  ハードマスク
１２  レジストマスク
１３  金属膜
１４  ポリシリコン膜
１５、１６、１７  レジストマスク
１８  ｐ型半導体領域（ソース／ドレイン）
１９  ｎ型半導体領域（ソース／ドレイン）
２０  サイドウォール
２１  シリサイド膜
２２  層間絶縁膜
２３  コンタクトホール
２４  コンタクト
２５  配線
３１  ベース絶縁膜
３２、３３  キャップ膜
３４、３５  ハフニウム系酸化膜
５１  ＳＯＩ基板
５２  埋め込み絶縁膜
５３  シリコン層
１０１  削れ
１０２  半導体領域
Ｇ  ゲート電極
Ｑｐ  ｐＭＩＳトランジスタ
Ｑｎ  ｎＭＩＳトランジスタ
【図１】
2010062499.tif 000003
【図２】
2010062499.tif 000004
【図３】
2010062499.tif 000005
【図４】
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【図５】
2010062499.tif 000007
【図６】
2010062499.tif 000008
【図７】
2010062499.tif 000009
【図８】
2010062499.tif 000010
【図９】
2010062499.tif 000011
【図１０】
2010062499.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2010062499.tif 000016
【図１５】
2010062499.tif 000017
【図１６】
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【図１７】
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【図１８】
2010062499.tif 000020
【図１９】
2010062499.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
2010062499.tif 000033
【図３２】
2010062499.tif 000034
【図３３】
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【図３４】
2010062499.tif 000036
【図３５】
2010062499.tif 000037
【図３６】
2010062499.tif 000038
【図３７】
2010062499.tif 000039
【図３８】
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【図３９】
2010062499.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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