(57)【要約】【課題】エレクトロマイグレーションが生じないメモリ回路を簡易な構成で実現する。【解決手段】本発明は、ビット線を充電し、ワード線により記憶素子を選択し、選択された記憶素子の状態によって、ビット線の電荷が接地端子Ａに向かって放電されるか否かが決定され、ビット線の電圧の低下の有無を検出することにより放電の有無を識別し、選択された記憶素子の状態を判定するメモリ回路において、予め接地端子Ａを充電しておき、ビット線の電荷が放電されるときに、接地端子Ａの電荷をON抵抗の大きいトランジスタを介して緩やかに放電させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ビット線と、該ビット線を充電する充電手段と、該ビット線を介して接続される記憶素子からなるメモリセルブロックと、各記憶素子を駆動するワード線と、該ビット線を該充電手段により充電した後に、該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に、該ビット線の電圧が低下し、電流が流れない場合に、該ビット線の電圧が保たれ、該電圧の違いを識別して、該記憶素子の状態を判定する判定回路と、を有するメモリ回路装置であって、
前記ビット線の電荷を放電するときに、電荷を再利用しない断熱信号を用いる放電手段を有する
ことを特徴とするメモリ回路装置。
【請求項２】
メモリセルの接地線をグランドには接続せず、電荷を再利用しない断熱信号線に接続し、
前記放電手段は、前記ビット線の電荷を放電するときに、前記断熱信号を用いて電位を低減する
請求項１記載のメモリ回路装置。
【請求項３】
ビット線を充電し、ワード線により記憶素子を選択し、選択された記憶素子の状態によって、ビット線の電荷が接地端子Ａに向かって放電されるか否かが決定され、ビット線の電圧の低下の有無を検出することにより放電の有無を識別し、選択された記憶素子の状態を判定するメモリ回路におけるデータ読み出し方法であって、
予め接地端子Ａを充電しておき、ビット線の電荷が放電されるときに、接地端子Ａの電荷をON抵抗の大きいトランジスタを介して緩やかに放電させる
ことを特徴とするデータ読み出し方法。
【請求項４】
前記接地端子Ａをグランドには接続せず、電荷を再利用しない断熱信号線に接続し、
前記ビット線の電荷を放電するときに、断熱信号を用いて電位を低減する
請求項３記載のデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ回路装置及びデータ読み出し方法に係り、特に、メモリにおいて、ビット線の電荷の放電に対して断熱放電を行うメモリ回路装置及びデータ読み出し方法に関する。
【背景技術】
【０００２】
従来知られている、EEPROMのデータ読み出し方法をNAND型について以下に説明する（例えば、非特許文献１、非特許文献２参照）。
【０００３】
図４は、NAND型EEPROMの回路構成を示す。GND線１５から縦積みでトランジスタ１０が直接接続されている。仮に、ワード線ＷＬ１には、０Ｖ、その他のワード線（ＷＬ２，ＷＬ３，ＷＬ４）にはVpassの電圧を与えるとする。このとき、ワード線ＷＬ１のトランジスタ１０ｂは選択されることになり、選択されたトランジスタ１０ｂの状態は、図６に示すように、低閾値（低Vth）状態では、ローインピーダンス（電流が流れる）、高閾値（高Vth）状態では、ハイインピーダンス（電流が流れない）となる。
【０００４】
EEPROMでは、ビット線ＢＬ１を所定の電圧までにプリチャージしておき、メモリセルＳに電流が流れるか否かで変化するビット線電圧をセンス回路１１でセンスする。
【０００５】
図４において、ビット線ＢＬ１をプリチャージするときに、定電圧電源ＶＤＤ２４（端子Ｂ）を用いる。また、放電するときに接地（ＧＮＤ）線１５（端子Ａ）を用いる。以下に詳細な動作例について図５を基にして説明する。
【０００６】
まず、初期状態から、ＰＲＥ１６をHighとしてプリチャージを行う。また、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は全てHighとしており、メモリセル内の全てのトランジスタは導通している。図５では、ビット線の電位は、ＢＬ１で示しており、ＰＲＥ１６がHighとなると緩やかに上昇する（円Ｃで示す）。ここで、緩やかに上昇させるために、ON抵抗値の大きいトランジスタN１０を用いている。抵抗値を大きくするには、ゲート長Lの大きいトランジスタを用いる方法などがある。
【０００７】
次に、ワード線ＷＬ１をLowとする。このとき、ワード線ＷＬ１に関するトランジスタ１０ｂが選択される。選択されたトランジスタが高閾値であるときに導通せず、低閾値であるときに導通する。
【０００８】
次に、BSS１７をHighとしてGND線１５と記憶素子であるトランジスタ１０ｂ，１０ｃ，１０ｄ，１０ｅを接続する。選択されたトランジスタ１０ｂが導通しているときにはビット線ＢＬ１の電荷はＧＮＤ線１５へと放電される。
【０００９】
このとき、メモリセルＳ内のトランジスタは、メモリの大容量化のために、小さく作製する必要があり、ゲート長Ｌを大きくすることができず、円Ｄで図示したように、ビット線ＢＬ１の電位は急激に減少してしまう。
【００１０】
また、選択されたトランジスタ１０ｂが導通していない時には、ビット線ＢＬ１の電荷は放電されずに、高い電位を保ったままである。その後、ＢＳＳ１７をＬｏｗとして、GND線１５とトランジスタ１０ｆの接続を切る。そして、ワード線ＷＬ１をHighとし、全てのワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４をHighとして、全ての記憶素子であるトランジスタ１０を導通状態とする。
【００１１】
次に、信号ＳをＨｉｇｈとして、ビット線ＢＬ１の電位をセンス回路１１の方に取り込むことにより、ビット線の電位が高いか、低いかを判定する。
【００１２】
次に、ＢＤＳをＬｏｗとして、ビット線ＢＬ１とメモリセルブロック２０を電気的に切り離す。そして新たに次のメモリセルブロック２０を選択することを繰り返す。
【００１３】
ここで、ＢＤＳは、どのメモリセルブロック２０を有効にするかを選択するための信号である。１つのメモリセルブロック内において、ワード線を移動させる場合には、選択したメモリセルブロックは変化しないために、ＢＤＳの状態を変える必要がない。図５では、選択メモリセルブロックが毎回変わる場合を考慮したタイミングチャートを考慮している。
【００１４】
２回目のビット線の充電のタイミングチャートは、１回目の繰り返しである。
【非特許文献１】フラッシュメモリ技術ハンドブック、桝岡富士雄編著、サイエンスフォーラム１９９３．
【非特許文献２】宮本淳一、作井康司、渥美滋、吉川邦良著、「フラッシュメモリ、低消費電力、高速ＬＳＩ技術」、桜井貴康編著、リアライズ社、ｐ１９２（１９９８）。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、微細化を進めていったときに、閾値電圧にばらつきを生じ、あるセルでは、ＧＮＤへと流れる電流が、より一層大きくなってしまうという問題点があった。この場合、電流が非常に大きくなるセルにおいて、エレクトロマイグレーションが起こるという問題点があった。
【００１６】
このエレクトロマイグレーションの問題は、特許第４０５２０９７号公報に記載されている電荷再利用型信号を用いれば緩やかに充電及び放電を行うために解決できる。しかし、電荷再利用型信号の生成回路の設計が非常に難しいという問題点があった。
【００１７】
本発明は、上記の点に鑑みなされたもので、電荷を再利用しない断熱充電信号を用いて、簡単にセル内の最大電流値を低減してエレクトロマイグレーションの問題を解決することが可能なメモリ回路装置及び読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明（請求項１）は、ビット線と、該ビット線を充電する充電手段と、該ビット線を介して接続される記憶素子からなるメモリセルブロックと、各記憶素子を駆動するワード線と、該ビット線を該充電手段により充電した後に、該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に、該ビット線の電圧が低下し、電流が流れない場合に、該ビット線の電圧が保たれ、該電圧の違いを識別して、該記憶素子の状態を判定する判定回路と、を有するメモリ回路装置であって、
ビット線の電荷を放電するときに、電荷を再利用しない断熱信号を用いる放電手段を有する。
【００１９】
また、本発明（請求項２）は、メモリセルの接地線をグランドには接続せず、電荷を再利用しない断熱信号線に接続し、
放電手段は、ビット線の電荷を放電するときに、断熱信号を用いて電位を低減する。
【００２０】
本発明（請求項３）は、ビット線を充電し、ワード線により記憶素子を選択し、選択された記憶素子の状態によって、ビット線の電荷が接地端子Ａに向かって放電されるか否かが決定され、ビット線の電圧の低下の有無を検出することにより放電の有無を識別し、選択された記憶素子の状態を判定するメモリ回路におけるデータ読み出し方法であって、
予め接地端子Ａを充電しておき、ビット線の電荷が放電されるときに、接地端子Ａの電荷をON抵抗の大きいトランジスタを介して緩やかに放電させる。
【００２１】
また、本発明（請求項４）は、接地端子Ａをグランドには接続せず、電荷を再利用しない断熱信号線に接続し、ビット線の電荷を放電するときに、断熱信号を用いて電位を低減する。
【発明の効果】
【００２２】
上記のように、本発明によれば、電荷再利用電源を用いることなく、接地端子Ａの電荷をＯＮ抵抗値の大きいトランジスタを介して緩やかに放電させることにより、エレクトロマイグレーションが生じないメモリ回路を簡易な構成で実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面と共に本発明の実施の形態を説明する。
【００２４】
図１は、本発明の一実施の形態におけるメモリ回路の構成を示す。同図において、図４と同一構成部分は同一符号を付し、その説明を省略する。図４の構成との相違点は、端子Ａを設置ＧＮＤからＡＳＩＧ端子とした点である。
【００２５】
ＡＳＩＧ端子２１は、電荷を再利用しない断熱信号(Adiabatic SIGnal)により充電放電される。断熱信号の場合、ビット線の電位を緩やかに上昇下降させる為に、電流を小さくでき、エレクトロマイグレーションが起こりにくいという特徴がある。この断熱信号を生成するためには、ＯＮ抵抗値の十分大きいトランジスタを用いればよい。図１のＰ１，Ｎ１は、ＯＮ抵抗値の十分大きいｐＭＯＳＦＥＴ２２，nＭＯＳＦＥＴ２３を示す。緩やかに充電するときには、ＩＮをＬｏｗとして、トランジスタＰ１より緩やかにＡＳＩＧ端子２１を充電する。放電するときには、ＩＮをＨｉｇｈとして、トランジスタＮ１より緩やかにＡＳＩＧ端子２１を放電する。
【００２６】
これにより、メモリセルの時定数ＣＲよりも十分長い時間で、充電及び放電が可能となる。
【００２７】
図２は、本発明の一実施の形態におけるメモリ回路のタイミングチャートであり、図３は、本発明の一実施の形態におけるメモリ回路の動作のフローチャートである。
【００２８】
まず、初期状態において、ＢＳＳをLowとする（ステップ１０１）。また、選択したメモリセルブロック２０のＢＤＳ及びワード線は全てＨｉｇｈとしており、メモリセル２０内のトランジスタ１０ｂ，１０ｃ，１０ｄ，１０ｅはＢＬ１と導通している。そして、ＰＲＥ１６をＨｉｇｈとしてプリチャージを行う。図２では、ビット線ＢＬ１の電位はＢＬ１で示しており、ＰＲＥ１６がＨｉｇｈとなると緩やかにＢＬ１の電位はＧＮＤからＶＤＤに上昇する。また、このとき、ＡＳＩＧ端子２１もＧＮＤからＶＤＤに緩やかに上昇させる（ステップ１０２）。
【００２９】
このとき、図２の円Ａで示したＢＬ１の電位の変化は、ＡＳＩＧ端子２１と全く同じである必要はない。ＢＬ１及びＡＳＩＧ端子２１を駆動するトランジスタのＯＮ抵抗値の違いにより、ＢＬ１及びＡＳＩＧ端子２１の電位の変化は異なる。
【００３０】
次に、ワード線ＷＬ１をLowとする。このとき、ワード線ＷＬ１に関するトランジスタ１０ｂが選択される。選択されたトランジスタ１０ｂが高閾値であるときに導通せず、低閾値であるときに導通する。
【００３１】
次に、ＢＳＳ１７をHighとして（ステップ１０３）、ＡＳＩＧ２１と記憶素子であるトランジスタ１０ｂ，１０ｃ，１０ｄ，１０ｅを接続する。そして、次に、ＡＳＩＧ２１をＶＤＤから緩やかにＧＮＤへ下降させる（ステップ１０４）。選択されたトランジスタ１０ｂが導通しているときには、ビット線ＢＬ１の電荷はＡＳＩＧ端子２１へと放電される。
【００３２】
このとき、図２の円Ｂで示したＢＬ１の電位の変化は、ＡＳＩＧ端子２１と全く同じとなる。なぜならば、両者は電気的に接続されており、トランジスタＮ１により放電されるためである。
【００３３】
また、選択されたトランジスタが導通していない時には、ビット線の電荷は放電されずに、高い電位を保ったままである。その後、ＢＳＳ１７をＬｏｗとして（ステップ１０５）、ＡＳＩＧ端子２１と記憶素子であるトランジスタ１０ｂ，１０ｃ，１０ｄ，１０ｅの接続を切る。そして、ワード線ＷＬ１をＨｉｇｈとして、全てのワード線をＨｉｇｈとして、記憶素子であるトランジスタ１０ｂ，１０ｃ，１０ｄ，１０ｅを導通状態とする。
【００３４】
次に、信号ＳをＨｉｇｈとして、ビット線の電位をセンス回路１１の方に取り込むことにより、ビット線ＢＬ１の電位が高いか、低いかを判定する（ステップ１０６）。
【００３５】
次に、ＢＤＳをＬｏｗとして、ビット線ＢＬ１とメモリセルブロック２０を電気的に切り離す。そして、新たに次のメモリセルブロックを選択することを繰り返す。
【００３６】
上記の方法により、ビット線の電位を断熱信号により、極めて緩やかに低減することが可能となり、最大電流を低減でき、エレクトロマイグレーションが生じないメモリ回路を実現できる。
【００３７】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において種々変更・応用が可能である。
【産業上の利用可能性】
【００３８】
本発明は、ビット線の電荷の放電を行う際に、断熱放電を行うメモリ回路に適用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施の形態におけるメモリ回路の構成図である。
【図２】本発明の一実施の形態におけるメモリ回路のタイミングチャートである。
【図３】本発明の一実施の形態におけるメモリ回路の動作のフローチャートである。
【図４】従来のメモリ回路である。
【図５】従来の技術のメモリ回路のタイミングチャートである。
【図６】従来の技術における選択されたトランジスタの状態を示す図である。
【符号の説明】
【００４０】
１０  トランジスタ
１１  センス回路
１２，１３  シールド用トランジスタ
１６  ＰＲＥ
１７  ＢＳＳ
２０  メモリセルブロック
２１  ＡＳＩＧ
２２  高抵抗ｐＭＯＳＦＥＴ
２３  高抵抗nＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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