(57)【要約】【課題】プリント回路基板（ＰＣＢ）に搭載する前の伝搬遅延試験時に、ＰＣＢと同程度の容量下で、入力セル、出力セル又は入出力セルの伝搬遅延試験を行うことができる半導体集積回路装置を提供する。【解決手段】ＩＯ伝搬遅延試験時以外の時は、トランスミッションゲート８をＯＮ、トランスミッションゲート１０をＯＦＦとする。ＩＯ伝搬遅延試験時は、トランスミッションゲートをＯＮとする。また、トランスミッションゲート８のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート電圧を制御し、入力セル７から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第１実施形態が搭載されるＰＣＢと同程度の容量となるようにする。そして、フリップフロップ６から試験信号をトランスミッションゲート１０を介して入力セル７の入力端子に与え、入力セル７の出力信号をバウンダリスキャンレジスタ５に取り込む。【選択図】図１
2010060288.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
入力セルと、
前記入力端子と前記入力セルとの間に接続されたトランスミッションゲートと、
前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御する制御回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記入力セルの伝搬遅延試験時には、
前記入力セルに対して、スキャンチェーンを構成するフリップフロップ中の一つのフリップフロップから試験信号が与えられること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
出力端子と、
出力セルと、
前記出力端子と前記出力セルとの間に接続されたトランスミッションゲートと、
前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御する制御回路と、
を有することを特徴とする半導体集積回路装置。
【請求項４】
前記出力セルの伝搬遅延試験時には、
前記出力セルの出力信号は、前記スキャンチェーンを構成するフリップフロップ中の一つのフリップフロップに取り込まれること
を特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
入出力端子と、
入出力セルと、
前記入出力端子と前記入出力セルとの間に接続されたトランスミッションゲートと、
前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御する制御回路と、
を有することを特徴とする半導体集積回路装置。
【請求項６】
入力端子と、
第１の出力端子と、
第２の出力端子と、
入力セルと、
第１の出力セルと、
第２の出力セルと、
前記入力端子と前記入力セルとの間に接続された第１のトランスミッションゲートと、
前記第１の出力端子と前記第１の出力セルとの間に接続された第２のトランスミッションゲートと、
前記第２の出力端子と前記第２の出力セルとの間に接続された第３のトランスミッションゲートと、
前記第１の出力セルの出力端子と前記入力セルの入力端子との間に接続された第４のトランスミッションゲートと、
前記第２の出力セルの出力端子と前記入力セルの入力端子との間に接続された第５のトランスミッションゲートと、
前記第１乃至前記第５のトランスミッションゲートのそれぞれを構成する電界効果トランジスタのゲート電圧を制御する制御回路と、
を有することを特徴とする半導体集積回路装置。
【請求項７】
第１の伝搬遅延試験時には、
前記第１の出力セルと前記入力セルとが前記第４のトランスミッションゲートを介して縦列接続され、
第２の伝搬遅延試験時には、
前記第２の出力セルと前記入力セルとが前記第５のトランスミッションゲートを介して縦列接続されること
を特徴とする請求項６に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力セル（入力専用セル）、出力セル（出力専用セル）又は入出力セルの伝搬遅延試験（ＴＤＴ：Transition Delay Test）が可能とされた半導体集積回路装置に関する。
【背景技術】
【０００２】
入出力セルについて、外部負荷の影響を受けずに伝搬遅延試験を行うことを可能とした半導体集積回路装置が提案されている（特許文献１参照）。
【特許文献１】特開２００８−８９５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、プリント回路基板に搭載する前の伝搬遅延試験時に、プリント回路基板と同程度の容量下で、入力セル、出力セル又は入出力セルの伝搬遅延試験を行うことができるようにした半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
ここで開示する第１の半導体集積回路装置は、入力端子と、入力セルと、前記入力端子と前記入力セルとの間に接続されたトランスミッションゲートと、前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御する制御回路とを有するものである。
【０００５】
ここで開示する第２の半導体集積回路装置は、出力端子と、出力セルと、前記出力端子と前記出力セルとの間に接続されたトランスミッションゲートと、前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御する制御回路とを有するものである。
【０００６】
ここで開示する第３の半導体集積回路装置は、入出力端子と、入出力セルと、前記入出力端子と前記入出力セルとの間に接続されたトランスミッションゲートと、前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御する制御回路とを有するものである。
【０００７】
ここで開示する第４の半導体集積回路装置は、入力端子と、第１の出力端子と、第２の出力端子と、入力セルと、第１の出力セルと、第２の出力セルと、前記入力端子と前記入力セルとの間に接続された第１のトランスミッションゲートと、前記第１の出力端子と前記第１の出力セルとの間に接続された第２のトランスミッションゲートと、前記第２の出力端子と前記第２の出力セルとの間に接続された第３のトランスミッションゲートと、前記第１の出力セルの出力端子と前記入力セルの入力端子との間に接続された第４のトランスミッションゲートと、前記第２の出力セルの出力端子と前記入力セルの入力端子との間に接続された第５のトランスミッションゲートと、前記第１乃至前記第５のトランスミッションゲートのそれぞれを構成する電界効果トランジスタのゲート電圧を制御する制御回路とを有するものである。
【発明の効果】
【０００８】
開示した第１の半導体集積回路装置においては、前記制御回路により、前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御し、前記入力セルから見たテスター容量が、伝搬遅延試験後に第１の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量となるようにし、内部回路から前記入力セルに試験信号を与える。このようにすると、第１の半導体集積回路装置をプリント回路基板に搭載する前の伝搬遅延試験時に、第１の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量下で、前記入力セルの伝搬遅延試験を行うことができる。
【０００９】
開示した第２の半導体集積回路装置においては、前記制御回路により、前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御し、前記出力セルから見たテスター容量が、伝搬遅延試験後に第２の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量となるようにし、内部回路から前記出力セルに試験信号を与える。このようにすると、第２の半導体集積回路装置をプリント回路基板に搭載する前の伝搬遅延試験時に、第２の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量下で、前記出力セルの伝搬遅延試験を行うことができる。
【００１０】
開示した第３の半導体集積回路装置においては、前記制御回路により、前記トランスミッションゲートを構成する電界効果トランジスタのゲート電圧を制御し、前記入出力セルから見たテスター容量が、伝搬遅延試験後に第３の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量となるようにし、内部回路から前記入出力セルを構成する出力セルに試験信号を与える。このようにすると、第３の半導体集積回路装置をプリント回路基板に搭載する前の伝搬遅延試験時に、第３の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量下で、前記入出力セルの伝搬遅延試験を行うことができる。
【００１１】
開示した第４の半導体集積回路装置においては、前記制御回路により、例えば、まず、前記第４のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧と、前記第５のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧とを制御し、前記第４のトランスミッションゲートを導通状態、前記第５のトランスミッションゲートを非導通状態とする。
【００１２】
また、前記制御回路により、前記第１のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧と、前記第２のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧とを制御し、前記入力セルから見たテスター容量及び前記第１の出力セルから見たテスター容量がそれぞれ、伝搬遅延試験後に第４の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量となるようにし、内部回路から前記第１の出力セルに試験信号を与える。このようにすると、第４の半導体集積回路装置をプリント回路基板に搭載する前の伝搬遅延試験時に、第４の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量下で、前記第１の出力セルと前記入力セルとを縦列接続した状態で伝搬遅延試験を行うことができる。
【００１３】
次に、前記制御回路により、前記第４のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧と、前記第５のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧とを制御し、前記第４のトランスミッションゲートを非導通状態、前記第５のトランスミッションゲートを導通状態とする。
【００１４】
また、前記制御回路により、前記第１のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧と、前記第３のトランスミッションゲートを構成する電界効果トランジスタのゲート電圧とを制御し、前記入力セルから見たテスター容量及び前記第２の出力セルから見たテスター容量がそれぞれ、伝搬遅延試験後に第４の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量となるようにし、内部回路から前記第２の出力セルに試験信号を与える。このようにすると、第４の半導体集積回路装置をプリント回路基板に搭載する前の伝搬遅延試験時に、第４の半導体集積回路装置が搭載されるプリント回路基板と同程度の容量下で、前記第２の出力セルと前記入力セルとを縦列接続した状態で伝搬遅延試験を行うことができる。
【発明を実施するための最良の形態】
【００１５】
以下、図１〜図６を参照して、本発明の第１実施形態〜第５実施形態について説明する。本発明は、第１実施形態〜第５実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態をとり得るものである。
【００１６】
（第１実施形態）
図１は本発明の第１実施形態の一部分を示す回路図である。本発明の第１実施形態は、その一部分として、入力信号ＥＡ１用の入力端子（外部端子）１と、入力信号ＥＡ１用の入力部２と、モード設定回路３と、スキャンチェーン４とを有するものである。
【００１７】
モード設定回路３は、入力部２を通常動作可能状態又は伝搬遅延試験可能状態に設定するものであり、その出力端子３Ａ、３Ｂに相補関係にあるアナログ信号からなる試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘを出力するものである。
【００１８】
スキャンチェーン４は、スキャン試験用に設けられたものであり、図１では、その一部分を示している。５はスキャンチェーン４を構成するバウンダリスキャンレジスタ、６はスキャンチェーン４を構成するフリップフロップである。
【００１９】
入力部２は、入力セル７と、トランスミッションゲート８と、インバータ９と、トランスミッションゲート１０とを有している。入力セル７は、入力信号ＥＡ１用に設けられたものであり、プリバッファ（pre buffer）とファイナルバッファ（final buffer）とを縦列接続したものである。入力セル７の伝搬遅延試験時には、フリップフロップ６から試験信号が入力セル７に与えられる。
【００２０】
トランスミッションゲート８は、ＰＭＯＳトランジスタ１１と、ＮＭＯＳトランジスタ１２とで構成されており、入力端子１と入力セル７の入力端子との間に接続されている。ＰＭＯＳトランジスタ１１のゲートは、モード設定回路３の出力端子３Ａに接続されている。ＮＭＯＳトランジスタ１２のゲートは、モード設定回路３の出力端子３Ｂに接続されている。
【００２１】
インバータ９は、外部から与えられるＩＯ（Input Output）伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥを反転するものである。ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥは、ＩＯ伝搬遅延試験モード時は電源電圧ＶＤＤ（論理１）、ＩＯ伝搬遅延試験モード時以外の時は接地電圧０Ｖ（論理０）とされる信号である。
【００２２】
トランスミッションゲート１０は、ＰＭＯＳトランジスタ１３と、ＮＭＯＳトランジスタ１４とで構成されており、フリップフロップ６の通常出力端子と入力セル７の入力端子との間に接続されている。ＰＭＯＳトランジスタ１３のゲートは、インバータ９の出力端子に接続されている。ＮＭＯＳトランジスタ１４のゲートにはＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥが与えられる。
【００２３】
図２はモード設定回路３の構成を示す回路図である。図２中、１７1、１７2、１７mはスキャンチェーン４を構成するフリップフロップである。モード設定回路３は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥと、フリップフロップ１７1〜１７mから与えられるゲート電圧設定信号とに基づいて、試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘを生成して出力するものである。
【００２４】
モード設定回路３において、１８はデコーダである。デコーダ１８は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥと、フリップフロップ１７1〜１７mから与えられるゲート電圧設定信号とを入力してデコードし、制御信号Ｓ０〜Ｓｎを出力するものである。制御信号Ｓ３〜Ｓ（ｎ−１）は、図示を省略している。
【００２５】
１９は電源電圧ＶＤＤを供給する電源配線、２０はＰＭＯＳトランジスタ、２１はインバータ、２２はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２０は、ソースをＶＤＤ電源線１９に接続し、ドレインを出力端子３Ｂに接続し、ゲートに制御信号Ｓ０が与えられるようにされている。インバータ２１は制御信号Ｓ０を反転するものである。ＮＭＯＳトランジスタ２２は、ドレインを出力端子３Ａに接続し、ソースを接地し、ゲートをインバータ２１の出力端子に接続している。
【００２６】
２３1、２３2、２３nはＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ２３3〜２３n-1は図示を省略している。ＰＭＯＳトランジスタ２３k（但し、ｋ＝１、２、…、ｎであり、以下、同様である。）は、ソースを電源配線１９に接続し、ゲートに制御信号Ｓｋが与えられるように構成されている。
【００２７】
Ｒ１1、Ｒ１2、Ｒ１n-1、Ｒ１n、Ｒ１n+1は抵抗である。抵抗Ｒ１3〜Ｒ１n-2は図示を省略している。Ｒ２1、Ｒ２2、Ｒ２n-1、Ｒ２n、Ｒ２n+1は抵抗である。抵抗Ｒ２3〜Ｒ２n-2は図示を省略している。Ｒｎ1、Ｒｎ2、Ｒｎn-1、Ｒｎn、Ｒｎn+1は抵抗である。抵抗Ｒｎ3〜Ｒｎn-2は図示を省略している。また、抵抗Ｒ３1〜Ｒ３n+1、…、Ｒ（ｎ−１）1〜Ｒ（ｎ−１）n+1も図示を省略している。抵抗Ｒ１1〜Ｒｎn+1は同一抵抗値である。
【００２８】
抵抗Ｒｋ1〜Ｒｋn+1は、ＰＭＯＳトランジスタ２３kのドレインと接地との間に直列接続されている。抵抗Ｒｋkと抵抗Ｒk+1との接続点は出力端子３Ｂに接続されている。抵抗Ｒｋn+1-kと抵抗Ｒn+2-kとの接続点は出力端子３Ａに接続されている。したがって、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２２がＯＮ状態又はＰＭＯＳトランジスタ２３1〜２３n中のいずれか１つがＯＮ状態にされると、出力端子３Ａ、３Ｂに、最大値を電源電圧ＶＤＤ、最小値を接地電圧０Ｖとし、ＶＤＤ／２を中心電圧とする相補関係にあるアナログ信号からなる試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘが出力される。
【００２９】
デコーダ１８は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖのとき（ＩＯ伝搬遅延試験モード時以外のとき）は、制御信号Ｓ０＝０Ｖ、Ｓ１〜Ｓｎ＝ＶＤＤとする。この結果、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２２はＯＮ状態、ＰＭＯＳトランジスタ２３1〜２３nはＯＦＦ状態、ＮＭＯＳトランジスタ２２はＯＮ状態となる。
【００３０】
また、デコーダ１８は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤのとき（ＩＯ伝搬遅延試験モード時）は、制御信号Ｓ０＝ＶＤＤとし、フリップフロップ１７1〜１７mから与えられるゲート電圧制御信号に基づいて、制御信号Ｓ１〜Ｓｎ中のいずれか１つを０Ｖ、残りをＶＤＤとする。この結果、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２２はＯＦＦ状態、ＰＭＯＳトランジスタ２３1〜２３n中のいずれか１つがＯＮ状態となる。したがって、試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘの電圧は、フリップフロップ１７1〜１７mから与えられるゲート電圧設定信号に対応した相補関係にある電圧とされる。
【００３１】
このように構成された本発明の第１実施形態においては、ＩＯ伝搬遅延試験モード時以外のときは、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖとされるので、トランスミッションゲート１０はＯＦＦ状態となる。また、試験信号ＴＥＳＴ１＝０Ｖ、ＴＥＳＴ１Ｘ＝ＶＤＤとなるので、トランスミッションゲート８はＯＮ状態となる。したがって、この場合には、入力信号ＥＡ１は、入力端子１、トランスミッションゲート８及び入力セル７を介してバウンダリスキャンレジスタ５に与えられる。
【００３２】
これに対して、ＩＯ伝搬遅延試験モード時は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤとされるので、トランスミッションゲート１０はＯＮ状態となる。また、試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘの電圧は、フリップフロップ１７1〜１７mから与えられるゲート電圧設定信号に対応した相補関係にある電圧となる。
【００３３】
このようにして、トランスミッションゲート８のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート電圧が制御され、入力セル７から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第１実施形態が搭載されるプリント回路基板と同程度の容量となるようにされる。そして、フリップフロップ６から試験信号がトランスミッションゲート１０を介して入力セル７の入力端子に与えられ、入力セル７の出力信号は、バウンダリスキャンレジスタ５に取り込まれる。
【００３４】
なお、モード設定回路３を制御するフリップフロップ１７1〜１７mと、試験信号を出力するフリップフロップ６は、スキャンチェーン４に組み込まれているので、入力セル７の試験パターンは、オート・テスト・パターン・ジェネレータ（ＡＴＰＧ）で作成することができる。
【００３５】
以上のように、本発明の第１実施形態によれば、入力セル７に対して、モード設定回路３と、フリップフロップ６と、トランスミッションゲート８と、インバータ９と、トランスミッションゲート１０とを設けているので、本発明の第１実施形態をユーザのプリント回路基板に搭載する前の伝搬遅延試験時に、ユーザのプリント回路基板と同程度の容量下で、入力セル７の伝搬遅延試験を行うことができる。
【００３６】
なお、本発明の第１実施形態では、入力セル７の出力信号をバウンダリスキャンレジスタ５が取り込むように構成しているが、この代わりに、ユーザシステム回路内のフリップフロップで取り込むように構成しても良い。
【００３７】
（第２実施形態）
図３は本発明の第２実施形態の一部分を示す回路図である。本発明の第２実施形態は、その一部分として、出力信号ＥＸ１用の出力端子（外部端子）２６と、出力信号ＥＸ１用の出力部２７と、モード設定回路２８と、スキャンチェーン２９とを有するものである。
【００３８】
モード設定回路２８は、出力部２７を通常動作可能状態又は伝搬遅延試験可能状態に設定するものであり、その出力端子２８Ａ、２８Ｂに相補関係にあるアナログ信号からなる試験信号ＴＥＳＴ２、ＴＥＳＴ２Ｘを出力するものである。このモード設定回路２８は、図１に示すモード設定回路３と同一構成とされるものであり、試験信号ＴＥＳＴ２、ＴＥＳＴ２Ｘは、試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘに相当する。
【００３９】
したがって、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖのとき（ＩＯ伝搬遅延試験モード時以外のとき）は、試験信号ＴＥＳＴ２＝０Ｖ、ＴＥＳＴ２Ｘ＝ＶＤＤとなる。また、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤのとき（ＩＯ伝搬遅延試験モード時）は、試験信号ＴＥＳＴ２、ＴＥＳＴ２Ｘの電圧は、スキャンチェーン２９を構成するフリップフロップ中の図２に示すフリップフロップ１７1〜１７mに相当するフリップフロップから与えられるゲート電圧設定信号に対応した相補関係にある電圧とされる。
【００４０】
スキャンチェーン２９は、スキャン試験用に設けられたものであり、図３では、その一部分を示している。３０はスキャンチェーン２９を構成するバウンダリスキャンレジスタ、３１はスキャンチェーン２９を構成するフリップフロップである。
【００４１】
出力部２７は、出力セル３２と、トランスミッションゲート３３とを有している。出力セル３２は、出力信号ＥＸ１用に設けられたものであり、プリバッファとファイナルバッファとを縦列接続したものである。出力セル３２の伝搬遅延試験時には、バウンダリスキャンレジスタ３０から試験信号が出力セル３２に与えられる。
【００４２】
トランスミッションゲート３３は、ＰＭＯＳトランジスタ３４と、ＮＭＯＳトランジスタ３５とで構成されており、出力端子２６と出力セル３２の入力端子との間に接続されている。ＰＭＯＳトランジスタ３４のゲートは、モード設定回路２８の出力端子２８Ａに接続されている。ＮＭＯＳトランジスタ３５のゲートは、モード設定回路２８の出力端子２８Ｂに接続されている。
【００４３】
このように構成された本発明の第２実施形態においては、ＩＯ伝搬遅延試験モード時以外のときは、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖとされ、試験信号ＴＥＳＴ２＝０Ｖ、ＴＥＳＴ２Ｘ＝ＶＤＤとなるので、トランスミッションゲート３３はＯＮ状態となる。したがって、この場合には、出力信号ＥＸ１は、バウンダリスキャンレジスタ３０から出力セル３２及びトランスミッションゲート３３を介して出力端子２６に出力される。
【００４４】
これに対して、ＩＯ伝搬遅延試験モード時は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤとされ、試験信号ＴＥＳＴ２、ＴＥＳＴ２Ｘの電圧は、スキャンチェーン２９を構成するフリップフロップ中の図２に示すフリップフロップ１７1〜１７mに相当するフリップフロップから与えられるゲート電圧設定信号に対応した相補関係にある電圧とされる。
【００４５】
このようにして、トランスミッションゲート３３のＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３５のゲート電圧が制御され、出力セル３２から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第２実施形態が搭載されるプリント回路基板と同程度の容量となるようにされる。そして、バウンダリスキャンレジスタ３０から試験信号が出力セル３２の入力端子に与えられ、出力セル３２の出力信号は、フリップフロップ３１に取り込まれる。
【００４６】
以上のように、本発明の第２実施形態によれば、出力セル３２に対して、モード設定回路２８と、フリップフロップ３１と、トランスミッションゲート３３とを設けているので、本発明の第２実施形態をユーザのプリント回路基板に搭載する前の伝搬遅延試験時に、ユーザのプリント回路基板と同程度の容量下で、出力セル３２の伝搬遅延試験を行うことができる。
【００４７】
なお、本発明の第２実施形態においては、バウンダリスキャンレジスタ３０が試験信号を出力セル３２に与えるように構成しているが、この代わりに、ユーザシステム回路内のフリップフロップが試験信号を出力セル３２に与えるように構成しても良い。
【００４８】
（第３実施形態）
図４は本発明の第３実施形態の一部分を示す回路図である。本発明の第３実施形態は、その一部分として、入出力信号ＥＡ２／ＥＸ２用の入出力端子（外部端子）３８と、入出力信号ＥＡ２／ＥＸ２用の入出力部３９と、モード設定回路４０と、スキャンチェーン４１とを有するものである。
【００４９】
モード設定回路４０は、入出力部３９を通常動作可能状態又は伝搬遅延試験可能状態に設定するものであり、出力端子４０Ａ、４０Ｂに相補関係にあるアナログ信号からなる試験信号ＴＥＳＴ３、ＴＥＳＴ３Ｘを出力するものである。このモード設定回路４０は、図１に示すモード設定回路３と同一構成とされるものであり、試験信号ＴＥＳＴ３、ＴＥＳＴ３Ｘは、試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘに相当する。
【００５０】
したがって、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖのとき（ＩＯ伝搬遅延試験モード時以外のとき）は、試験信号ＴＥＳＴ３＝０Ｖ、ＴＥＳＴ３Ｘ＝ＶＤＤとなる。また、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤのとき（ＩＯ伝搬遅延試験モード時）は、試験信号ＴＥＳＴ３、ＴＥＳＴ３Ｘの電圧は、スキャンチェーン４１を構成するフリップフロップ中の図２に示すフリップフロップ１７1〜１７mに相当するフリップフロップから与えられるゲート電圧設定信号に対応した相補関係にある電圧とされる。
【００５１】
スキャンチェーン４１は、スキャン試験用に設けられたものであり、図４では、その一部分を示している。４２、４３はスキャンチェーン４１を構成するバウンダリスキャンレジスタである。
【００５２】
入出力部３９は、入出力セル４４と、トランスミッションゲート４５とを有している。入出力セル４４は、出力セル４６と、入力セル４７とを有している。出力セル４６は、出力信号ＥＸ２用に設けられたものであり、プリバッファと、スリーステイトバッファからなるファイナルバッファとを縦列接続したものである。Ｃは出力セル４６の出力状態をハイインピーダンス状態にするか否かを制御する制御信号である。入力セル４７は、入力信号ＥＡ２用に設けられたものであり、プリバッファとファイナルバッファとを縦列接続したものである。入出力セル４４の伝搬遅延試験時には、バウンダリスキャンレジスタ４２から出力セル４６に試験信号が与えられる。
【００５３】
トランスミッションゲート４５は、ＰＭＯＳトランジスタ４８と、ＮＭＯＳトランジスタ４９とで構成されており、出力セル４６の出力端子と入力セル４７の入力端子との接続点と、入出力端子３８との間に接続されている。ＰＭＯＳトランジスタ４８のゲートは、モード設定回路４０の出力端子４０Ａに接続されている。ＮＭＯＳトランジスタ４９のゲートは、モード設定回路４０の出力端子４０Ｂに接続されている。
【００５４】
このように構成された本発明の第３実施形態においては、ＩＯ伝搬遅延試験モード時以外のときは、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖとされ、試験信号ＴＥＳＴ３＝０Ｖ、ＴＥＳＴ３Ｘ＝ＶＤＤとなるので、トランスミッションゲート４５はＯＮ状態となる。したがって、この場合には、入力信号ＥＡ２は、入出力端子３８、トランスミッションゲート４５及び入力セル４７を介してバウンダリスキャンレジスタ４３に与えられる。また、出力信号ＥＸ２は、バウンダリスキャンレジスタ４２から出力セル４６及びトランスミッションゲート４５を介して入出力端子３８に出力される。
【００５５】
これに対して、ＩＯ伝搬遅延試験モード時は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤとされる。この結果、試験信号ＴＥＳＴ３、ＴＥＳＴ３Ｘの電圧は、スキャンチェーン４１を構成するフリップフロップ中の図２に示すフリップフロップ１７1〜１７mに相当するフリップフロップから与えられるゲート電圧設定信号に対応した相補関係にある電圧とされる。
【００５６】
このようにして、トランスミッションゲート４５のＰＭＯＳトランジスタ４８及びＮＭＯＳトランジスタ４９のゲート電圧が制御され、入出力セル４４から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第３実施形態が搭載されるプリント回路基板と同程度の容量となるようにされる。そして、バウンダリスキャンレジスタ４２から試験信号が出力セル４６の入力端子に与えられ、出力セル４６の出力信号は入力セル４７の入力端子に与えられ、入力セル４７の出力信号は、バウンダリスキャンレジスタ４３に取り込まれる。
【００５７】
以上のように、本発明の第３実施形態によれば、入出力セル４４に対して、モード設定回路４０と、トランスミッションゲート４５とを設けているので、本発明の第３実施形態をユーザのプリント回路基板に搭載する前の伝搬遅延試験時に、ユーザのプリント回路基板と同程度の容量下で、入出力セル４４の伝搬遅延試験を行うことができる。
【００５８】
なお、本発明の第３実施形態においては、バウンダリスキャンレジスタ４２が試験信号を出力セル４６に与えるように構成しているが、この代わりに、ユーザシステム回路内のフリップフロップが試験信号を出力セル４６に与えるように構成しても良い。また、本発明の第３実施形態においては、入力セル４７の出力信号をバウンダリスキャンレジスタ４３が取り込むようにしているが、この代わりに、ユーザシステム回路内のフリップフロップで取り込むようにしても良い。
【００５９】
（第４実施形態）
図５は本発明の第４実施形態を示す回路図である。図５中、５２は半導体集積回路装置本体、５３はスキャンチェーン、５４はユーザシステム回路とスキャンチェーンとを含む内部回路部であり、スキャンチェーン５３は内部回路部５４内のスキャンチェーンに接続されている。
【００６０】
本発明の第４実施形態は、その一部分として、図１に示す入力部２、モード設定回路３、バウンダリスキャンレジスタ５及びフリップフロップ６と、図３に示す出力部２７、モード設定回路２８、バウンダリスキャンレジスタ３０及びフリップフロップ３１と、図４に示す入出力部３９、モード設定回路４０及びバウンダリスキャンレジスタ４２、４３とを含むものである。
【００６１】
本発明の第４実施形態によれば、本発明の第４実施形態をユーザのプリント回路基板に搭載する前の伝搬遅延試験時に、ユーザのプリント回路基板と同程度の容量下で、入力部２内の入力セル７、出力部２７内の出力セル３２及び入出力部３９内の入出力セル４４の伝搬遅延試験を行うことができる。
【００６２】
なお、破線５５の内側の回路を所望の周波数で伝搬遅延試験を実施するときに、入力部２内の入力セル７、出力部２７内の出力セル３２及び入出力部３９内の入出力セル４４の伝搬遅延試験を対象外とすることができる。また、入力部２内の入力セル７、出力部２７内の出力セル３２及び入出力部３９内の入出力セル４４を所望の周波数で伝搬遅延試験を実施するときに、内部回路部５４の伝搬遅延試験を対象外とすることができる。
【００６３】
また、モード設定回路３、２８、４０を制御するフリップフロップと、試験信号を出力するフリップフロップは、スキャンチェーン５３に組み込まれているので、入力セル７、出力セル３２及び入出力セル４４の試験パターンは、オート・テスト・パターン・ジェネレータ（ＡＴＰＧ）で作成することができる。
【００６４】
（第５実施形態）
図６は本発明の第５実施形態の一部分を示す回路図である。本発明の第５実施形態は、その一部分として、入力信号ＥＡ３用の入力端子（外部端子）５７と、出力信号ＥＸ３用の出力端子（外部端子）５８と、出力信号ＥＸ４用の出力端子（外部端子）５９と、入力信号ＥＡ３用の入力部６０と、出力信号ＥＸ３用の出力部６１と、出力信号ＥＸ４用の出力部６２と、モード設定回路６３と、スキャンチェーン６４と、伝搬遅延試験用パス設定部６５とを有するものである。
【００６５】
モード設定回路６３は、伝搬遅延試験用パス設定部６５と相まって、入力部６０及び出力部６１、６２を通常動作可能状態又は伝搬遅延試験可能状態に設定するものであり、その出力端子６３Ａ、６３Ｂに相補関係にあるアナログ信号からなる試験信号ＴＥＳＴ４、ＴＥＳＴ４Ｘを出力するものである。このモード設定回路６３は、図１に示すモード設定回路３と同一構成とされるものであり、試験信号ＴＥＳＴ４、ＴＥＳＴ４Ｘは、試験信号ＴＥＳＴ１、ＴＥＳＴ１Ｘに相当する。
【００６６】
したがって、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖのとき（ＩＯ伝搬遅延試験モード時以外のとき）は、試験信号ＴＥＳＴ４＝０Ｖ、ＴＥＳＴ４Ｘ＝ＶＤＤとなる。また、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤのとき（ＩＯ伝搬遅延試験モード時）は、試験信号ＴＥＳＴ４、ＴＥＳＴ４Ｘの電圧は、スキャンチェーン６４を構成するフリップフロップ中の図２に示すフリップフロップ１７1〜１７mに相当するフリップフロップから与えられるゲート電圧設定信号に対応した相補関係にある電圧とされる。
【００６７】
スキャンチェーン６４は、スキャン試験用に設けられたものであり、図６では、その一部分を示している。６６〜６８はスキャンチェーン６４を構成するバウンダリスキャンレジスタ、６９はスキャンチェーンを構成するフリップフロップである。フリップフロップ６９は、ＩＯ伝搬遅延試験時には、伝搬遅延試験用パス設定部６５の制御に使用されるものであり、制御信号Ｑを出力する。７０はインバータであり、制御信号Ｑを反転して制御信号ＱＸを出力するものである。
【００６８】
入力部６０は、入力セル７１と、トランスミッションゲート７２とを有している。入力セル７１は、入力信号ＥＡ３用に設けられたものであり、プリバッファとファイナルバッファとを縦列接続したものである。
【００６９】
トランスミッションゲート７２は、ＰＭＯＳトランジスタ７３と、ＮＭＯＳトランジスタ７４とで構成されており、入力端子５７と入力セル７１の入力端子との間に接続されている。ＰＭＯＳトランジスタ７３のゲートは、モード設定回路６３の出力端子６３Ａに接続されている。ＮＭＯＳトランジスタ７４のゲートは、モード設定回路６３の出力端子６３Ｂに接続されている。
【００７０】
出力部６１は、出力セル７５と、トランスミッションゲート７６とを有している。出力セル７５は、出力信号ＥＸ３用に設けられたものであり、プリバッファとファイナルバッファとを縦列接続したものである。
【００７１】
トランスミッションゲート７６は、ＰＭＯＳトランジスタ７７と、ＮＭＯＳトランジスタ７８とで構成されており、出力端子５８と出力セル７５の出力端子との間に接続されている。ＰＭＯＳトランジスタ７７のゲートは、モード設定回路６３の出力端子６３Ａに接続されている。ＮＭＯＳトランジスタ７８のゲートは、モード設定回路６３の出力端子６３Ｂに接続されている。
【００７２】
出力部６２は、出力セル７９と、トランスミッションゲート８０とを有している。出力セル７９は、出力信号ＥＸ４用に設けられたものであり、プリバッファとファイナルバッファとを縦列接続したものである。
【００７３】
トランスミッションゲート８０は、ＰＭＯＳトランジスタ８１と、ＮＭＯＳトランジスタ８２とで構成されており、出力端子５９と出力セル７９の出力端子との間に接続されている。ＰＭＯＳトランジスタ８１のゲートは、モード設定回路６３の出力端子６３Ａに接続されている。ＮＭＯＳトランジスタ８２のゲートは、モード設定回路６３の出力端子６３Ｂに接続されている。
【００７４】
本発明の第５実施形態は、伝搬遅延試験時には、例えば、まず、出力セル７５と入力セル７１とを縦列接続した状態で試験し、次に、出力セル７９と入力セル７１とを縦列接続した状態で試験するというものである。伝搬遅延試験用パス設定部６５は、これを実行するために設けられたものであり、インバータ８３と、ＮＡＮＤ回路８４、８５と、ＮＯＲ回路８６、８７と、トランスミッションゲート８８、８９とを有している。
【００７５】
インバータ８３は、外部から供給されるＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥを反転するものである。ＮＡＮＤ回路８４は、制御信号ＱとＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥとをＮＡＮＤ処理するものである。ＮＡＮＤ回路８５は、制御信号ＱＸとＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥとをＮＡＮＤ処理するものである。ＮＯＲ回路８６は、インバータ８３の出力と制御信号ＱＸとをＮＯＲ処理するものである。ＮＯＲ回路８７は、インバータ８３の出力と制御信号ＱとをＮＯＲ処理するものである。
【００７６】
トランスミッションゲート８８は、ＰＭＯＳトランジスタ９０と、ＮＭＯＳトランジスタ９１とで構成されており、出力セル７５の出力端子と入力セル７１の入力端子との間に接続されている。ＰＭＯＳトランジスタ９０のゲートは、ＮＯＲ回路８６の出力端子に接続されている。ＮＭＯＳトランジスタ９１のゲートは、ＮＡＮＤ回路８４の出力端子に接続されている。
【００７７】
トランスミッションゲート８９は、ＰＭＯＳトランジスタ９２と、ＮＭＯＳトランジスタ９３とで構成されており、出力セル７９の出力端子と入力セル７１の入力端子との間に接続されている。ＰＭＯＳトランジスタ９２のゲートはＮＯＲ回路８７の出力端子に接続されている。ＮＭＯＳトランジスタ９３のゲートはＮＡＮＤ回路８５の出力端子に接続されている。
【００７８】
このように構成された本発明の第５実施形態においては、ＩＯ伝搬遅延試験モード時以外のときは、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝０Ｖとされ、試験信号ＴＥＳＴ４＝０Ｖ、ＴＥＳＴ４Ｘ＝ＶＤＤとなるので、トランスミッションゲート７２、７６、８０はＯＮ状態となる。また、ＮＡＮＤ回路８４、８５の出力信号＝０Ｖ、インバータ８３の出力信号＝ＶＤＤ、ＮＯＲ回路８６、８７の出力信号＝ＶＤＤとなり、トランスミッションゲート８８、８９はＯＦＦ状態となる。
【００７９】
したがって、この場合には、入力信号ＥＡ３は、入出力端子５７、トランスミッションゲート７２及び入力セル７１を介してバウンダリスキャンレジスタ６７に与えられる。また、出力信号ＥＸ３は、バウンダリスキャンレジスタ６６から出力セル７５及びトランスミッションゲート７６を介して入出力端子５８に出力される。また、出力信号ＥＸ４は、バウンダリスキャンレジスタ６８から出力セル７９及びトランスミッションゲート８０を介して入出力端子５９に出力される。
【００８０】
これに対して、ＩＯ伝搬遅延試験モード時は、ＩＯ伝搬遅延試験モード設定信号ＩＯ＿ＴＥＳＴ＿ＭＯＤＥ＝ＶＤＤとされる。この結果、試験信号ＴＥＳＴ４、ＴＥＳＴ４Ｘの電圧は、スキャンチェーン６４を構成するフリップフロップ中の図２に示すフリップフロップ１７1〜１７mに相当するフリップフロップから与えられるゲート電圧設定信号に対応した相補関係にある電圧とされる。
【００８１】
このようにして、トランスミッションゲート７２のＰＭＯＳトランジスタ７３及びＮＭＯＳトランジスタ７４のゲート電圧と、トランスミッションゲート７６のＰＭＯＳトランジスタ７７及びＮＭＯＳトランジスタ７８のゲート電圧と、トランスミッションゲート８０のＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２のゲート電圧とが制御される。
【００８２】
そして、出力セル７５と入力セル７１とを縦列接続した状態で伝搬遅延試験を行う場合には、制御信号Ｑ＝ＶＤＤ、制御信号ＱＸ＝０Ｖとされる。この結果、ＮＡＮＤ回路８４の出力信号＝ＶＤＤ、ＮＯＲ回路８６の出力信号＝０Ｖとなり、トランスミッションゲート８８はＯＮ状態となる。また、ＮＡＮＤ回路８５の出力信号＝０Ｖ、ＮＯＲ回路８７の出力信号＝ＶＤＤとなり、トランスミッションゲート８９はＯＦＦ状態とされる。したがって、この場合には、一点鎖線９４で示すように、出力セル７５と入力セル７１とを縦列接続してなる伝搬遅延試験パスが設定される。
【００８３】
そして、バウンダリスキャンレジスタ６６から試験信号が出力セル７５の入力端子に与えられる。本例では、出力セル７５の出力信号は入力セル７１の入力端子に与えられ、入力セル７１の出力信号は、バウンダリスキャンレジスタ６７に取り込まれる。
【００８４】
また、出力セル７９と入力セル７１とを縦列接続した状態で伝搬遅延試験を行う場合には、制御信号Ｑ＝０Ｖ、制御信号ＱＸ＝ＶＤＤとされる。この結果、ＮＡＮＤ回路８４の出力信号＝０Ｖ、ＮＯＲ回路８６の出力信号＝ＶＤＤとなり、トランスミッションゲート８８はＯＦＦ状態となる。また、ＮＡＮＤ回路８５の出力信号＝ＶＤＤ、ＮＯＲ回路８７の出力信号＝０Ｖとなり、トランスミッションゲート８９はＯＮ状態とされる。したがって、この場合には、二点鎖線９５で示すように、出力セル７９と入力セル７１とを縦列接続してなる伝搬遅延試験パスが設定される。
【００８５】
そして、バウンダリスキャンレジスタ６８から試験信号が出力セル７９の入力端子に与えられる。本例では、出力セル７９の出力信号は入力セル７１の入力端子に与えられ、入力セル７１の出力信号は、バウンダリスキャンレジスタ６７に取り込まれる。
【００８６】
以上のように、本発明の第５実施形態によれば、入力部６０及び出力部６１、６２に対して、モード設定回路６３と伝搬遅延試験用パス設定部６５とを設けているので、本発明の第５実施形態をユーザのプリント回路基板に搭載する前の伝搬遅延試験時に、ユーザのプリント回路基板と同程度の容量下で、入力セル７１と出力セル７５については、出力セル７５と入力セル７１とを縦列接続した状態で伝搬遅延試験を行い、入力セル７１と出力セル７９については、出力セル７９と入力セル７１とを縦列接続した状態で伝搬遅延試験を行うことができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態の一部分を示す回路図である。
【図２】本発明の第１実施形態が有するモード設定回路の構成を示す回路図である。
【図３】本発明の第２実施形態の一部分を示す回路図である。
【図４】本発明の第３実施形態の一部分を示す回路図である。
【図５】本発明の第４実施形態を示す回路図である。
【図６】本発明の第５実施形態の一部分を示す回路図である。
【符号の説明】
【００８８】
１…入力端子
２…入力部
３…モード設定回路
４…スキャンチェーン
５…バウンダリスキャンレジスタ
６…フリップフロップ
７…入力セル
８…トランスミッションゲート
１０…トランスミッションゲート
１７1、１７2、１７m…フリップフロップ
１８…デコーダ
１９…電源配線
２６…出力端子
２７…出力部
２８…モード設定回路
２９…スキャンチェーン
３０…バウンダリスキャンレジスタ
３１…フリップフロップ
３２…出力セル
３３…トランスミッションゲート
３８…入出力端子
３９…入出力部
４０…モード設定回路
４１…スキャンチェーン
４２、４３…バウンダリスキャンレジスタ
４４…入出力セル
４５…トランスミッションゲート
４６…出力セル
４７…入力セル
５２…半導体集積回路装置本体
５３…スキャンチェーン
５４…内部回路部
５７…入力端子
５８、５９…出力端子
６０…入力部
６１、６２…出力部
６３…モード設定回路
６４…スキャンチェーン
６５…伝搬遅延試験用パス設定部
６６〜６８…バウンダリスキャンレジスタ
６９…フリップフロップ
７１…入力セル
７２…トランスミッションゲート
７５…出力セル
７６…トランスミッションゲート
７９…出力セル
８０、８８、８９…トランスミッションゲート
【図１】
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【図２】
2010060288.tif 000004
【図３】
2010060288.tif 000005
【図４】
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【図５】
2010060288.tif 000007
【図６】
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