(57)【要約】【課題】従来に比べて製造工程を簡易化することができ、かつ、絶縁膜が損傷を受けることを防止することができ、製造コストの低減と信頼性の向上を図ることのできる半導体装置及び半導体装置の製造方法を提供する。【解決手段】Ｐ型半導体層１１上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第２金属膜３ｂ、第３金属膜３ｃが形成されたＮチャンネルＭＩＳトランジスタ２１、及び、Ｎ型半導体層１０上に、下側から順に第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、第１金属膜３ａ、第３金属膜３ｃが形成されたＰチャンネルＭＩＳトランジスタ２０を具備した半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型半導体層と、前記Ｐ型半導体層上に形成された第１ゲート絶縁膜と、この第１ゲート絶縁膜上に形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された第１金属膜と、この第１金属膜上に形成された第３金属膜とを有するＮチャンネルＭＩＳトランジスタ、及び、
Ｎ型半導体層と、このＮ型半導体層上に形成された第１ゲート絶縁膜と、この第１ゲート絶縁膜上に形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された第１金属膜と、この第１金属膜上に形成された第３金属膜とを有するＰチャンネルＭＩＳトランジスタとを具備し、
前記ＮチャンネルＭＩＳトランジスタにおける前記第１金属膜と前記第３金属膜との間に第２金属膜を形成したことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第２金属膜は、前記第１金属膜及び前記第３金属膜より仕事関数の小さな金属からなることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第１金属膜及び前記第３金属膜は、Ｒｕ、Ｉｒ、Ｎｉ、Ｃｏ、Ｐｔのいずれか又は少なくともいずれか１種を含む合金からなり、前記第２金属膜は、Ａｌ、Ｔｉ、Ｔａのいずれか又は少なくともいずれか１種を含む合金からなることを特徴とする半導体装置。
【請求項４】
請求項１〜３いずれか１項記載の半導体装置であって、
前記第２ゲート絶縁膜が前記第１ゲート絶縁膜より誘電率の高い膜からなることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第２ゲート絶縁膜が、ＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3のいずれかからなることを特徴とする半導体装置。
【請求項６】
ＮチャンネルＭＩＳトランジスタ及びＰチャンネルＭＩＳトランジスタを備えた半導体装置の製造方法において、
Ｐ型半導体層上及びＮ型半導体層上に第１ゲート絶縁膜を形成する工程と、
この第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、
この第２ゲート絶縁膜上に第１金属膜を形成する工程と、
この第１金属膜上に第２金属膜を形成する工程と、
前記ＰチャンネルＭＩＳトランジスタの形成領域に形成された前記第２金属膜を剥離する工程と、
前記ＰチャンネルＭＩＳトランジスタの形成領域の第１金属膜上及び前記ＮチャンネルＭＩＳトランジスタの形成領域の第２金属膜上に第３金属膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記第２金属膜は、前記第１金属膜及び前記第３金属膜より仕事関数の小さな金属からなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記第１金属膜及び前記第３金属膜は、Ｒｕ、Ｉｒ、Ｎｉ、Ｃｏ、Ｐｔのいずれか又は少なくともいずれか１種を含む合金からなり、前記第２金属膜は、Ａｌ、Ｔｉ、Ｔａのいずれか又は少なくともいずれか１種を含む合金からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８いずれか１項記載の半導体装置の製造方法であって、
前記第２ゲート絶縁膜が前記第１ゲート絶縁膜より誘電率の高い膜からなることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記第２ゲート絶縁膜が、ＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3のいずれかからなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に係り、特にＮチャンネルＭＩＳトランジスタ及びＰチャンネルＭＩＳトランジスタを備えたＣＭＩＳ型の半導体装置及び半導体装置の製造方法特に関する。
【背景技術】
【０００２】
従来から、半導体装置として、ＮチャンネルＭＩＳトランジスタ及びＰチャンネルＭＩＳトランジスタを備えたＣＭＩＳＦＥＴ（Complementary Metal Insulator Field Effect Transistor）が用いられている。
【０００３】
また、このような半導体装置の分野では、高集積化のための微細化、高速化、低消費電力化等の要求があり、このような要求に応じるため、ロジックゲート及びＤＲＡＭゲートに、高誘電率膜と金属を積層させたＨｉｇｈ−ｋ／Ｍｅｔａｌゲートスタックの導入、実用化が検討されている。なお、上記の高誘電率膜としては、ハフニウム酸化物、アルミニウム酸化物等が知られている。
【０００４】
上記のようなＨｉｇｈ−ｋ／Ｍｅｔａｌゲートスタックにおける閾値電圧制御方法としては、ＮチャンネルＭＩＳトランジスタ用とＰチャンネルＭＩＳトランジスタ用の２種のメタル材料を用いるデュアルメタル方式が知られている（例えば、特許文献１参照。）。また、ＮチャンネルＭＩＳトランジスタ用とＰチャンネルＭＩＳトランジスタ用の２種のＨｉｇｈ−ｋ材料を用いるデュアルＨｉｇｈ−ｋ方式が知られている。
【特許文献１】特開２００６−２４５３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の従来の技術のうちデュアルメタル方式では、メタルを剥離するメタル剥離工程を必要とするため、このメタル剥離工程において絶縁膜（Ｈｉｇｈ−ｋ膜）が損傷を受ける可能性があり、歩留まりの低下による製造コストの増大や装置の信頼性の低下を招くという問題がある。また、デュアルＨｉｇｈ−ｋ方式では、製造工程が複雑になり製造コストの増大を招くという問題がある。
【０００６】
本発明は、上記従来の事情に対処してなされたもので、従来に比べて製造工程を簡易化することができ、かつ、絶縁膜が損傷を受けることを防止することができ、製造コストの低減と信頼性の向上を図ることのできる半導体装置及び半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００７】
請求項１の発明は、Ｐ型半導体層と、前記Ｐ型半導体層上に形成された第１ゲート絶縁膜と、この第１ゲート絶縁膜上に形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された第１金属膜と、この第１金属膜上に形成された第３金属膜とを有するＮチャンネルＭＩＳトランジスタ、及び、Ｎ型半導体層と、このＮ型半導体層上に形成された第１ゲート絶縁膜と、この第１ゲート絶縁膜上に形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された第１金属膜と、この第１金属膜上に形成された第３金属膜とを有するＰチャンネルＭＩＳトランジスタとを具備し、前記ＮチャンネルＭＩＳトランジスタにおける前記第１金属膜と前記第３金属膜との間に第２金属膜を形成したことを特徴とする。
【０００８】
請求項２の発明は、請求項１記載の半導体装置であって、前記第２金属膜は、前記第１金属膜及び前記第３金属膜より仕事関数の小さな金属からなることを特徴とする。
【０００９】
請求項３の発明は、請求項２記載の半導体装置であって、前記第１金属膜及び前記第３金属膜は、Ｒｕ、Ｉｒ、Ｎｉ、Ｃｏ、Ｐｔのいずれか又は少なくともいずれか１種を含む合金からなり、前記第２金属膜は、Ａｌ、Ｔｉ、Ｔａのいずれか又は少なくともいずれか１種を含む合金からなることを特徴とする。
【００１０】
請求項４の発明は、請求項１〜３いずれか１項記載の半導体装置であって、前記第２ゲート絶縁膜が前記第１ゲート絶縁膜より誘電率の高い膜からなることを特徴とする。
【００１１】
請求項５の発明は、請求項４記載の半導体装置であって、前記第２ゲート絶縁膜が、ＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3のいずれかからなることを特徴とする。
【００１２】
請求項６の発明は、ＮチャンネルＭＩＳトランジスタ及びＰチャンネルＭＩＳトランジスタを備えた半導体装置の製造方法において、Ｐ型半導体層上及びＮ型半導体層上に第１ゲート絶縁膜を形成する工程と、この第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、この第２ゲート絶縁膜上に第１金属膜を形成する工程と、この第１金属膜上に第２金属膜を形成する工程と、前記ＰチャンネルＭＩＳトランジスタの形成領域に形成された前記第２金属膜を剥離する工程と、前記ＰチャンネルＭＩＳトランジスタの形成領域の第１金属膜上及び前記ＮチャンネルＭＩＳトランジスタの形成領域の第２金属膜上に第３金属膜を形成する工程とを備えたことを特徴とする。
【００１３】
前記７の発明は、請求項６記載の半導体装置の製造方法であって、前記第２金属膜は、前記第１金属膜及び前記第３金属膜より仕事関数の小さな金属からなることを特徴とする。
【００１４】
請求項８の発明は、請求項７記載の半導体装置の製造方法であって、前記第１金属膜及び前記第３金属膜は、Ｒｕ、Ｉｒ、Ｎｉ、Ｃｏ、Ｐｔのいずれか又は少なくともいずれか１種を含む合金からなり、前記第２金属膜は、Ａｌ、Ｔｉ、Ｔａのいずれか又は少なくともいずれか１種を含む合金からなることを特徴とする。
【００１５】
請求項９の発明は、請求項６〜８いずれか１項記載の半導体装置の製造方法であって、前記第２ゲート絶縁膜が前記第１ゲート絶縁膜より誘電率の高い膜からなることを特徴とする。
【００１６】
請求項１０の発明は、請求項９記載の半導体装置の製造方法であって、前記第２ゲート絶縁膜が、ＨｆＯ2、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3のいずれかからなることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、従来に比べて製造工程を簡易化することができ、かつ、絶縁膜が損傷を受けることを防止することができ、製造コストの低減と信頼性の向上を図ることのできる半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置及び半導体装置の製造方法の詳細を、図面を参照して一実施形態について説明する。
【００１９】
図１は、本発明の一実施形態に係る半導体装置として、ＣＭＩＳＦＥＴの要部概略構成を拡大して模式的に示すものである。同図において、１はシリコン基板であり、このシリコン基板１には、ＰチャンネルＭＩＳトランジスタ２０を形成するためのＮ型半導体層（ＰＭＩＳ形成領域）１０と、ＮチャンネルＭＩＳトランジスタ２１を形成するためのＰ型半導体層（ＮＭＩＳ形成領域）１１が形成されており、これらは素子分離層１２によって分離されている。なお、図１において、１３はＰチャンネルＭＩＳトランジスタ２０のソース・ドレイン領域、１４はＮチャンネルＭＩＳトランジスタ２１のソース・ドレイン領域を示している。
【００２０】
ＰチャンネルＭＩＳトランジスタ２０及びＮチャンネルＭＩＳトランジスタ２１は、ゲート絶縁膜２とゲート電極３とを積層させた構造を有している。ゲート絶縁膜２は、第１ゲート絶縁膜としてのＳｉ界面ＳｉＯ2膜２ａと、第２ゲート絶縁膜としての高誘電率膜（Ｈｉｇｈ−ｋ膜）２ｂとを積層させて構成されている。高誘電率膜２ｂは、本実施形態では、ハフニウム酸化物であるＨｆＯ2膜から構成されている。この絶縁膜２ｂとしては、ＨｆＯ2膜の他、例えば、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ2Ｏ3等を用いることができる。
【００２１】
また、ゲート電極３は、ＰチャンネルＭＩＳトランジスタ２０では、第１金属膜３ａと第３金属膜３ｃとを積層した構造となっており、ＮチャンネルＭＩＳトランジスタ２１では、第１金属膜３ａと第２金属膜３ｂと第３金属膜３ｃとを積層した構造となっている。このような構造のゲート電極３を構成する第１金属膜３ａ、第２金属膜３ｂ、第３金属膜３ｃのうち、第１金属膜３ａと第３金属膜３ｃは、仕事関数の大きい金属から構成されている。ここで、仕事関数の大きい金属とは、例えば、Ｒｕ、Ｉｒ、Ｎｉ、Ｃｏ、Ｐｔ等を例示することができる。また、第２金属膜３ｂは、上記の第１金属膜３ａ、第３金属膜３ｃと比べて仕事関数の小さい金属から構成されている。ここで、仕事関数の小さい金属とは、例えば、Ａｌ、Ｔｉ、Ｔａ等を例示することができる。
【００２２】
上記のように、本実施形態では、ゲート絶縁膜２と直接接触していない第２金属膜３ｂを設けることによって、閾値電圧の制御を行っている。これによって、ゲート絶縁膜２上に直接形成した膜を、ゲート絶縁膜２上から剥離する工程を行うことなく閾値電圧の制御を行うことができ、ゲート絶縁膜２に損傷を与える可能性がない。したがって、歩留まりの低下による製造コストの増大や装置の信頼性の低下を招くことがない。また、デュアルＨｉｇｈ−ｋ方式のように製造工程が複雑になり製造コストの増大を招くこともない。
【００２３】
次に、上記構成の半導体装置の製造方法について説明する。図２に示すように、Ｎ型半導体層（ＰＭＩＳ形成領域）１０と、Ｐ型半導体層（ＮＭＩＳ形成領域）１１、及び素子分離層１２が形成されたシリコン基板上に、まず、Ｓｉ界面ＳｉＯ2膜２ａと高誘電率膜（Ｈｉｇｈ−ｋ膜）２ｂとを順次積層させて形成する。これらのＳｉ界面ＳｉＯ2膜２ａ、高誘電率膜２ｂは、例えば、ＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法等によって形成することができる。
【００２４】
次に、図３に示すように、上記高誘電率膜２ｂ上に、第１金属膜３ａを形成する。この第１金属膜３ａは、例えば、スパッタ法、ＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法等によって形成することができる。
【００２５】
次に、図４に示すように、上記第１金属膜３ａ上に、第２金属膜３ｂを形成し、Ｎ型半導体層（ＰＭＩＳ形成領域）１０の部分の第２金属膜３ｂを剥離する。なお、第２金属膜３ｂは、例えば、スパッタ法、ＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法等によって形成することができる。
【００２６】
上記工程における第２金属膜３ｂの剥離には、例えば、予めＮ型半導体層（ＰＭＩＳ形成領域）１０の部分の第１金属膜３ａ上にパターニングしたマスクを形成しておいて、マスクの上に第２金属膜３ｂを形成し、マスクとともに第２金属膜３ｂを剥離する方法を使用することができる。また、第２金属膜３ｂを形成した後にＰ型半導体層（ＮＭＩＳ形成領域）１１の部分の第２金属膜３ｂ上にマスクを形成して、露出しているＮ型半導体層（ＰＭＩＳ形成領域）１０の部分の第２金属膜３ｂを剥離する方法も使用することができる。いずれの方法を用いた場合でも、ゲート絶縁膜２の上に第１金属膜３ａが形成された状態で、第２金属膜３ｂの剥離行程を行うため、この剥離行程によってゲート絶縁膜２に損傷を与えることはない。
【００２７】
次に、図５に示すように、上記第２金属膜３ｂ上に、第３金属膜３ｃを形成する。この第３金属膜３ｃは、例えば、スパッタ法、ＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法等によって形成することができる。
【００２８】
次に、図６に示すように、第３金属膜３ｃの上に所定形状のマスク３０を形成して、第３金属膜３ｃ、第２金属膜３ｂ、第１金属膜３ａ、高誘電率膜２ｂ、Ｓｉ界面ＳｉＯ2膜２ａを順次エッチングする。そして、この後、マスク３０の除去及びＰチャンネルＭＩＳトランジスタ２０のソース・ドレイン領域１３、ＮチャンネルＭＩＳトランジスタ２１のソース・ドレイン領域１４の形成を行って、図１に示したＰチャンネルＭＩＳトランジスタ２０と、ＮチャンネルＭＩＳトランジスタ２１を形成する。
【００２９】
以上説明したように、本実施形態では、ゲート絶縁膜２上に直接形成した膜を、ゲート絶縁膜２上から剥離する工程を行うことなく閾値電圧の制御を行うことができ、ゲート絶縁膜２に損傷を与える可能性がない。したがって、歩留まりの低下による製造コストの増大や装置の信頼性の低下を招くことがない。また、デュアルＨｉｇｈ−ｋ方式のように製造工程が複雑になり製造コストの増大を招くこともない。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態の半導体装置の要部構造を説明するため図。
【図２】本発明の一実施形態の半導体装置の製造方法を説明するため図。
【図３】本発明の一実施形態の半導体装置の製造方法を説明するため図。
【図４】本発明の一実施形態の半導体装置の製造方法を説明するため図。
【図５】本発明の一実施形態の半導体装置の製造方法を説明するため図。
【図６】本発明の一実施形態の半導体装置の製造方法を説明するため図。
【符号の説明】
【００３１】
１……シリコン基板、２……ゲート絶縁膜、２ａ……Ｓｉ界面ＳｉＯ2膜（第１ゲート絶縁膜）、２ｂ……高誘電率膜（第２ゲート絶縁膜）、３……ゲート電極、３ａ……第１金属膜、３ｂ……第２金属膜、３ｃ……第３金属膜、１０……Ｎ型半導体層（ＰＭＩＳ形成領域）、１１……Ｐ型半導体層（ＮＭＩＳ形成領域）、１２……素子分離層、１３……ソース・ドレイン領域、１４……ソース・ドレイン領域、２０……ＰチャンネルＭＩＳトランジスタ、２１……ＮチャンネルＭＩＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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