(57)【要約】【課題】横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供する。【解決手段】半導体層に構成されたＬＤＭＯＳ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、ソース領域とベースコンタクト領域とに接続された第１コンタクトプラグと、を備えた半導体装置であって、ベースコンタクト領域が、半導体層の主表面に略垂直な方向においてソース領域よりも主表面に対して下方で、半導体層の主表面に沿う方向においてソース領域と少なくとも一部が重なる位置に形成されている。そして、第１コンタクトプラグが、絶縁膜及びソース領域を貫通しつつベースコンタクト領域まで延設されている。【選択図】図１
2010027695.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の半導体層と、
前記半導体層における主表面側の表層に形成された、第１導電型とは逆の第２導電型のベース領域と、
前記ベース領域内の表層に形成された第１導電型の第１の高濃度領域と、
前記ベース領域内に形成された、前記ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域と、
前記半導体層の主表面側の表層に、前記ベース領域とは離れて形成された第１導電型の第２の高濃度領域と、
前記第１の高濃度領域と前記第２の高濃度領域との間で、前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、を有する横型絶縁ゲートトランジスタ素子と、
前記半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、前記第１の高濃度領域と前記ベースコンタクト領域とに接続された第１のコンタクトプラグと、を備えた半導体装置であって、
前記ベースコンタクト領域は、前記半導体層の主表面に略垂直な方向において前記第１の高濃度領域よりも前記主表面に対して下方であり、前記半導体層の主表面に沿う方向において、前記第１の高濃度領域と少なくとも一部が重なる位置に形成され、
前記第１のコンタクトプラグは、前記絶縁膜及び前記第１の高濃度領域を貫通しつつ前記ベースコンタクト領域まで延設されていることを特徴とする半導体装置。
【請求項２】
前記コンタクトプラグは、前記第２の高濃度領域と接続された第２のコンタクトプラグ、及び、前記ゲート電極と接続された第３のコンタクトプラグを含み、
全ての前記コンタクトプラグは、前記絶縁膜の主表面側の面の裏面における径が略等しくされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜として、前記第１のコンタクトプラグよりも浅いコンタクトプラグの形成領域には、前記第１のコンタクトプラグの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜が配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のコンタクトプラグは、前記絶縁膜の主表面側の面における径が、前記ベース領域の主表面における径よりも大きくされた段差形状となっていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のコンタクトプラグは、前記絶縁膜の主表面側の面における径及び前記ベース領域内における部位の径が、前記主表面側の面の裏面における径よりも拡径されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１のコンタクトプラグの形成領域における前記絶縁膜は、不純物が添加されており、前記主表面側に近い部位ほど不純物濃度が高くなっていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の高濃度領域はソース領域、前記第２の高濃度領域はドレイン領域であり、
前記横型絶縁ゲートトランジスタ素子は横型ＤＭＯＳ素子であることを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
【請求項８】
前記半導体層に構成されたＣＭＯＳトランジスタ素子を備え、
前記コンタクプラグとしての、前記ＣＭＯＳトランジスタ素子と接続されたＣＭＯＳトランジスタ素子用のコンタクトプラグを備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体層に構成されたバイポーラトランジスタ素子を備え、
前記コンタクプラグとしての、前記バイポーラトランジスタ素子と接続されたバイポーラトランジスタ素子用のコンタクトプラグを備えることを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１０】
主表面を有する第１導電型の半導体層に対し、少なくとも横型絶縁ゲートトランジスタ素子を含む素子を形成する素子形成工程と、該素子形成工程後、前記半導体層の主表面上に絶縁膜を形成する絶縁膜形成工程と、この絶縁膜を同一表面から貫通し、前記素子と接続される複数のコンタクトプラグを形成するプラグ形成工程とを備えた半導体装置の製造方法であって、
前記素子工程では、第１導電型とは逆の第２導電型のベース領域が主表面側の表層に形成された前記半導体層に対し、イオン打ち込み法により、主表面側から不純物を導入し、前記ベース領域内の表層に第１導電型の第１の高濃度領域を形成するとともに、前記ベース領域内であって、前記半導体層の主表面に略垂直な方向において前記第１の高濃度領域よりも前記主表面に対して下方であり、前記半導体層の主表面に沿う方向において、前記第１の高濃度領域と少なくとも一部が重なる位置に、前記ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域を形成し、
前記プラグ形成工程では、記絶縁膜の主表面側の面の裏面における開口径が略等しくなるように、エッチングにより前記絶縁膜にコンタクトホールを形成し、該コンタクトホール内に導電部材を埋め込んで、複数の前記コンタクトプラグを形成し、複数の前記コンタクトプラグの１つとして、前記絶縁膜及び前記第１の高濃度領域を貫通しつつ前記ベースコンタクト領域まで到達し、前記第１の高濃度領域及び前記ベースコンタクト領域に接する第１のコンタクトプラグを含み、
前記絶縁膜形成工程では、前記絶縁膜として、前記第１のコンタクトプラグよりも浅いコンタクトプラグの形成領域に、前記第１のコンタクトプラグの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記プラグ形成工程において、異方性エッチング後、前記異方性エッチングと同一のマスクを用いて等方性エッチングを行い、選択的に前記絶縁膜をエッチングして前記コンタクトホールを形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
主表面を有する第１導電型の半導体層に対し、少なくとも横型絶縁ゲートトランジスタ素子を含む素子を形成する素子形成工程と、前記半導体層の主表面上に形成した絶縁膜を同一表面から貫通し、前記素子と接続される複数のコンタクトプラグを形成するプラグ形成工程とを備えた半導体装置の製造方法であって、
前記素子形成工程として、第１導電型とは逆の第２導電型のベース領域が主表面側の表層に形成された前記半導体層に対し、イオン打ち込み法により、主表面側から不純物を導入し、前記ベース領域内の表層に第１導電型の第１の高濃度領域を形成する工程と、前記第１の高濃度領域の形成後、前記半導体層上に前記絶縁膜を形成し、エッチングにより、前記絶縁膜の主表面側の面の裏面における径が略等しく、前記第１の高濃度領域を貫通しつつ前記絶縁膜から前記ベース領域内の第１の高濃度領域よりも前記主表面に対して下方の領域まで到達する第１のコンタクトホールを含む複数のコンタクトホールを形成する工程と、イオン打ち込み法により、前記コンタクトホールを介して前記半導体層に不純物を導入し、前記ベース領域内であって、前記半導体層の主表面に略垂直な方向において前記第１の高濃度領域よりも前記主表面に対して下方であり、前記半導体層の主表面に沿う方向において、前記第１の高濃度領域と少なくとも一部が重なる位置に、前記ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域を形成する工程を含み、
前記プラグ形成工程では、前記コンタクトホール内に導電部材を埋め込んで、前記第１の高濃度領域及び前記ベースコンタクト領域に接する第１のコンタクトプラグを含む複数のコンタクトプラグを形成し、
前記コンタクトホールを形成する工程において、前記絶縁膜として、前記第１のコンタクトホールよりも浅いコンタクトホールの形成領域に、前記第１のコンタクトホールの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜を選択的に形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記コンタクトホールを形成する工程において、前記第１のコンタクトプラグの形成領域に、前記主表面側に近い部位ほど添加される不純物の濃度が高い絶縁膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記コンタクトホールを形成する工程において、異方性エッチング後、前記異方性エッチングと同一のマスクを用い、前記絶縁膜及び前記半導体層を等方性エッチングして、前記第１のコンタクトホールを形成し、
前記ベースコンタクト領域を形成する工程において、前記マスクを用い、イオン打ち込み法により、前記第１のコンタクトホールを介して前記半導体層にベースコンタクト領域を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の絶縁ゲートトランジスタ素子を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、横型の絶縁ゲートトランジスタ素子を備える半導体装置が知られている。
【０００３】
特許文献１に示される半導体装置は、横型の絶縁ゲートトランジスタ素子として、横型ＤＭＯＳ素子（以下、ＬＤＭＯＳ素子と示す）を有している。具体的には、ｎ導電型の活性層（半導体層）の表層にｐ導電型のベース層が形成され、ベース層内の表層に、ｎ＋ソース層とｐ＋拡散層が並んで形成されている。そして、ｎ＋ソース層及びｐ＋拡散層上にソース電極が設けられている。すなわち、ｎ＋ソース層及びｐ＋拡散層が、共通のコンタクトプラグ（ソース電極）と接続されている。
【特許文献１】特開２００１−３２００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、例えばメモリセルやロジック回路が構成されたＩＣ（Integrated Circuit）や、ＣＭＯＳなどを含む制御ＩＣと複合化されるパワーＩＣとして用いられる横型の絶縁ゲートトランジスタ素子（ＬＤＭＯＳ素子）は、微細化によって高集積とすることが求められている。すなわち、半導体層に構成されるＬＤＭＯＳ素子の体格のさらなる小型化、詳しくは半導体層の厚さ方向と略垂直な方向における小型化が求められている。
【０００５】
この小型化を図る手段として、タングステン（Ｗ）などによるプラグ技術が知られており、これにより、コンタクトプラグの径を例えば０．５μｍ以下と微細径とすることができる。しかしながら、特許文献１に示される構成のように、共通のコンタクトプラグにｎ＋ソース層とｐ＋拡散層が接続された構成では、コンタクトプラグを微細径とすると、製造ばらつきにより、例えばコンタクトプラグとｎ＋ソース層との接触面積が小さく、オン抵抗（コンタクト抵抗）が高くなるという不具合や、コンタクトプラグがｎ＋ソース層及びｐ＋拡散層の一方と接続されないとい不具合が生じる恐れがある。
【０００６】
これに対し、ｎ＋ソース層とｐ＋拡散層が互いに異なる微細径のコンタクトプラグと接続される構造を採用することも考えられる。しかしながら、ｎ＋ソース層とｐ＋拡散層とで、別々のコンタクトプラグを形成する場合、半導体層上の絶縁膜をエッチングしてコンタクトホールを形成する際の露光工程でのアライメントのズレなどを考慮しなければならず、このような製造ばらつきを見込んで、ｎ＋ソース層とｐ＋拡散層の形成領域に余裕（マージン）を持たせることとなる。すなわち、ＬＤＭＯＳ素子の体格を小型化するのが困難である。
【０００７】
本発明は上記問題点に鑑み、横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する為に請求項１に記載の半導体装置は、主表面を有する第１導電型の半導体層と、半導体層における主表面側の表層に形成された、第１導電型とは逆の第２導電型のベース領域と、ベース領域内の表層に形成された第１導電型の第１の高濃度領域と、ベース領域内に形成された、ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域と、半導体層の主表面側の表層に、ベース領域とは離れて形成された第１導電型の第２の高濃度領域と、第１の高濃度領域と第２の高濃度領域との間で、ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、を有する横型絶縁ゲートトランジスタ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、第１の高濃度領域とベースコンタクト領域とに接続された第１のコンタクトプラグと、を備えている。そして、ベースコンタクト領域が、半導体層の主表面に略垂直な方向（以下、上下方向と示す）において第１の高濃度領域よりも主表面に対して下方であり、半導体層の主表面に沿う方向（以下、左右方向と示す）において、第１の高濃度領域と少なくとも一部が重なる位置に形成され、第１のコンタクトプラグが、絶縁膜及び第１の高濃度領域を貫通しつつベースコンタクト領域まで延設されていることを特徴とする。
【０００９】
このように本発明によれば、ベース領域内において、主表面側の表層に第１の高濃度領域が形成され、第１の高濃度領域よりも下方であって、左右方向において第１の高濃度領域と少なくとも一部が重なる位置に、ベースコンタクト領域が形成されている。そして、第１のコンタクトプラグが、絶縁膜及び第１の高濃度領域を貫通しつつベースコンタクト領域まで延設され、第１の高濃度領域とベースコンタクト領域に共通のプラグとなっている。したがって、第１のコンタクトプラグの径（絶縁膜における主表面とは反対側の面での径）を小さくしても、第１の高濃度領域との接触面積を確保し、これにより、横型絶縁ゲートトランジスタ素子のオン抵抗（コンタクト抵抗）の増加を抑制することができる。また、ベースコンタクト領域との接触面積を確保して、ベース領域の電位を所定電位とし、横型絶縁ゲートトランジスタ素子の動作を安定化させることもできる。
【００１０】
また、ベースコンタクト領域は、第１の高濃度領域よりも下方であって、左右方向において第１の高濃度領域と少なくとも一部が重なる位置に形成されている。すなわち、上下方向において、第１の高濃度領域とベースコンタクト領域が並設されている。したがって、左右方向において、第１の高濃度領域とベースコンタクト領域が並設された従来の構成に比べて、左右方向の体格を小型化することができる。さらには、上下方向において、第１の高濃度領域とベースコンタクト領域が並設されており、これにより、コンタクトプラグが共通化されている。したがって、別々のコンタクトプラグを形成する場合よりも、左右方向の体格を小型化することができる。
【００１１】
請求項２に記載のように、コンタクトプラグとしての、第２の高濃度領域と接続された第２のコンタクトプラグ、及び、ゲート電極と接続された第３のコンタクトプラグを備え、全てのコンタクトプラグは、絶縁膜の主表面側の面の裏面における径（以下、上端径と示す）が略等しくされた構成としても良い。
【００１２】
コンタクトホール内に導電部材を埋め込んでなるコンタクトプラグは、その上端径が小さくなるほど、エッチングにより形成されるコンタクトホールの深さばらつきが大きくなる。したがって、上端径が異なる複数種類のコンタクトプラグを同一工程で形成する場合、上端径が大きなコンタクトホールの形成が完了しても、それよりも上端径の小さなコンタクトホールでは所定深さの途中までしか形成されていなことも起こりえる。これに対し、全てのコンタクトプラグの上端径を略等しくすると、エッチング時のばらつきの影響が各コンタクトホールで同様となるので、各コンタクトプラグと素子における対応する接続箇所との電気的な接続状態を確保しやすくなる。また、同一工程で各コンタクトプラグを形成できるので、製造工程を簡素化することができる。
【００１３】
請求項３に記載のように、絶縁膜として、第１のコンタクトプラグよりも浅いコンタクトプラグの形成領域には、第１のコンタクトプラグの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜が配置された構成とすることが好ましい。
【００１４】
これによれば、全てのコンタクトプラグの上端径が略等しくとも、絶縁膜の構成によって、各コンタクトプラグの深さを調整することができるので、例えば第１のコンタクトプラグのみが、半導体層側まで延設された構成とすることができる。
【００１５】
請求項４に記載のように、第１のコンタクトプラグとして、絶縁膜の主表面側の面における径が、ベース領域の主表面における径よりも大きくされた段差形状のものを採用しても良い。これによれば、第１の高濃度領域とコンタクトプラグとの接触面積が増えるので、上端径を同一としながら、オン抵抗（コンタクト抵抗）をより低減することができる。
【００１６】
請求項５に記載のように、第１のコンタクトプラグとして、絶縁膜の主表面側の面における径及びベース領域内における部位の径が、上端径よりも拡径されたものを採用しても良い。
【００１７】
これらによれば、第１の高濃度領域を形成後、第１のコンタクトプラグに対応するコンタクトホールを形成し、イオン注入により、コンタクトホールを介してベースコンタクト領域を形成する場合に、コンタクトホールにおける第１の高濃度領域の部位にイオンが注入されるのを抑制することができる。すなわち、オン抵抗（コンタクト抵抗）の増加を抑制することができる。
【００１８】
請求項６に記載のように、第１のコンタクトプラグの形成領域における絶縁膜には不純物が添加され、主表面側に近い部位ほど不純物濃度が高くされた構成としても良い。同一の絶縁膜中においては、添加された不純物濃度が高いほど、エッチングレートが速くなる。したがって、本発明によれば、絶縁膜中の不純物濃度により、コンタクトホールにおける第１の高濃度領域の部位にイオンが注入されるのを抑制し、オン抵抗（コンタクト抵抗）の増加を抑制することができる。なお、このような絶縁膜としては、例えばＢＰＳＧやＰＳＧを採用することができる。
【００１９】
請求項７に記載のように、横型絶縁ゲートトランジスタ素子として、第１の高濃度領域がソース領域、第２の高濃度領域がドレイン領域である横型ＤＭＯＳ素子（以下、ＬＤＭＯＳ素子と示す）を採用することが好ましい。ＬＤＭＯＳ素子は、ＣＭＯＳなどの他の素子との工程整合性が良いので、車両制御用ＥＣＵ（Electric Control Unit）や各種民生機器の制御に用いられるパワーＩＣとして好適である。
【００２０】
なお、請求項８に記載のように、半導体層に構成されたＣＭＯＳトランジスタ素子を備え、コンタクプラグとしての、ＣＭＯＳトランジスタ素子と接続されたＣＭＯＳトランジスタ素子用のコンタクトプラグを備える構成としても良い。
【００２１】
ＣＭＯＳトランジスタ（特に微細ＣＭＯＳトランジスタ）と接続されるコンタクトプラグは、その上端径が小さいが、本発明によれば、ＬＤＭＯＳ素子とこのようなＣＭＯＳトランジスタとの集積化も可能である。そして、製造工程を簡素化することができる。
【００２２】
また、ＣＭＯＳトランジスタ素子以外にも、例えば請求項９に記載のように、半導体層に構成されたバイポーラトランジスタ素子を備え、コンタクプラグとしての、バイポーラトランジスタ素子と接続されたバイポーラトランジスタ素子用のコンタクトプラグを備える構成としても良い。
【００２３】
次に、請求項１０に記載の半導体装置の製造方法は、主表面を有する第１導電型の半導体層に対し、少なくとも横型絶縁ゲートトランジスタ素子を含む素子を形成する素子形成工程と、該素子形成工程後、半導体層の主表面上に絶縁膜を形成する絶縁膜形成工程と、この絶縁膜を同一表面から貫通し、素子と接続される複数のコンタクトプラグを形成するプラグ形成工程とを備えている。そして、素子工程では、第１導電型とは逆の第２導電型のベース領域が主表面側の表層に形成された半導体層に対し、イオン打ち込み法により、主表面側から不純物を導入し、ベース領域内の表層に第１導電型の第１の高濃度領域を形成するとともに、ベース領域内であって、上下方向における第１の高濃度領域よりも主表面に対して下方であり、左右方向において第１の高濃度領域と少なくとも一部が重なる位置に、ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域を形成し、プラグ形成工程では、絶縁膜の主表面側の面の裏面における開口径が略等しくなるように、エッチングにより絶縁膜にコンタクトホールを形成し、該コンタクトホール内に導電部材を埋め込んで、複数のコンタクトプラグを形成し、複数のコンタクトプラグの１つとして、絶縁膜及び第１の高濃度領域を貫通してベースコンタクト領域まで到達し、第１の高濃度領域及びベースコンタクト領域に接する第１のコンタクトプラグを含み、絶縁膜形成工程では、絶縁膜として、第１のコンタクトプラグよりも浅いコンタクトプラグの形成領域に、第１のコンタクトプラグの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜を形成することを特徴とする。
【００２４】
本発明の作用効果は、請求項１〜３に記載の発明の作用効果と同様であるので、その記載を省略する。
【００２５】
請求項１１に記載のように、プラグ形成工程において、異方性エッチング後、異方性エッチングと同一のマスクを用いて等方性エッチングを行い、選択的に絶縁膜をエッチングしてコンタクトホールを形成すると良い。
【００２６】
これによれば、第１のコンタクトプラグの形状を、絶縁膜の主表面側の面における径が、ベース領域の主表面における径よりも大きくされた段差形状とすることができる。したがって、上端径を同一としながら、第１の高濃度領域とコンタクトプラグとの接触面積を増やして、オン抵抗（コンタクト抵抗）をより低減することができる。なお、等方性エッチングには、例えばフッ酸などの、絶縁膜と半導体層とのレート差が大きいものを採用することができる。
【００２７】
また、請求項１２に記載の半導体装置の製造方法は、主表面を有する第１導電型の半導体層に対し、少なくとも横型絶縁ゲートトランジスタ素子を含む素子を形成する素子形成工程と、半導体層の主表面上に形成した絶縁膜を同一表面から貫通し、素子と接続される複数のコンタクトプラグを形成するプラグ形成工程とを備えている。そして、素子形成工程として、第１導電型とは逆の第２導電型のベース領域が主表面側の表層に形成された半導体層に対し、イオン打ち込み法により、主表面側から不純物を導入し、ベース領域内の表層に第１導電型の第１の高濃度領域を形成する工程と、第１の高濃度領域の形成後、半導体層上に絶縁膜を形成し、エッチングにより、絶縁膜の主表面側の面の裏面における径が略等しく、第１の高濃度領域を貫通しつつ絶縁膜からベース領域内の第１の高濃度領域よりも主表面に対して下方の領域まで到達する第１のコンタクトホールを含む複数のコンタクトホールを形成する工程と、イオン打ち込み法により、コンタクトホールを介して半導体層に不純物を導入し、ベース領域内であって、半導体層の主表面に略垂直な方向において第１の高濃度領域よりも主表面に対して下方であり、半導体層の主表面に沿う方向において、第１の高濃度領域と少なくとも一部が重なる位置に、ベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域を形成する工程を含み、プラグ形成工程では、コンタクトホール内に導電部材を埋め込んで、第１の高濃度領域及びベースコンタクト領域に接する第１のコンタクトプラグを含む複数のコンタクトプラグを形成し、コンタクトホールを形成する工程において、絶縁膜として、第１のコンタクトホールよりも浅いコンタクトホールの形成領域に、第１のコンタクトホールの形成領域における絶縁膜よりもエッチングレートの遅い絶縁膜を選択的に形成することを特徴とする。
【００２８】
本発明の作用効果も、請求項１〜３に記載の発明の作用効果と同様であるので、その記載を省略する。
【００２９】
請求項１３に記載のように、コンタクトホールを形成する工程において、第１のコンタクトプラグの形成領域に、主表面側に近い部位ほど添加された不純物の濃度が高い絶縁膜を形成すると良い。
【００３０】
同一の絶縁膜中においては、添加された不純物濃度が高いほど、エッチングレートが速くなる。したがって、本発明によれば、コンタクトホールの、絶縁膜における形状を、主表面に近いほど拡径された形状とすることができる。そして、これにより、ベースコンタクト領域を形成する際に、コンタクトホールにおける第１の高濃度領域の部位にイオンが注入されるのを抑制し、オン抵抗（コンタクト抵抗）の増加を抑制することができる。なお、このような絶縁膜としては、例えばＢＰＳＧやＰＳＧを採用することができる。
【００３１】
請求項１４に記載のように、コンタクトホールを形成する工程において、異方性エッチング後、異方性エッチングと同一のマスクを用い、絶縁膜及び半導体層を等方性エッチングして第１のコンタクトホールを形成し、ベースコンタクト領域を形成する工程において、エッチング時と同じマスクを用い、イオン打ち込み法により、第１のコンタクトホールを介して半導体層にベースコンタクト領域を形成しても良い。
【００３２】
これによれば、第１のコンタクトプラグの径を、少なくとも第１の高濃度領域の壁面部位よりも上方で、マスクの開口径よりも大きくすることができる。そして、これにより、ベースコンタクト領域を形成する際に、コンタクトホールにおける第１の高濃度領域の部位にイオンが注入されるのを抑制し、オン抵抗（コンタクト抵抗）の増加を抑制することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。
【００３４】
図１に示す半導体装置１００は、半導体基板１０に構成された素子として、横型絶縁ゲートトランジスタ素子である横型ＤＭＯＳ素子（Lateral Double Diffusion MOS-FET、以下ＬＤＭＯＳ素子と示す）を有している。
【００３５】
半導体基板１０は、特許請求の範囲に記載の第１導電型の半導体層に相当するものであり、本実施形態においては、例えば不純物濃度が１×１０１６ｃｍ−３程度のＮ導電型（Ｎ）のバルク単結晶シリコン基板を採用している。以下においては、半導体基板１０の厚さ方向を上下方向とし、この厚さ方向に略垂直な方向（半導体基板１０の主表面１０ａに沿う方向）を左右方向とする。なお、半導体層としては、上下方向における半導体基板の一部を採用することもできる。
【００３６】
半導体基板１０には、主表面１０ａ側の表層の一部に、例えば不純物濃度が１×１０１７ｃｍ−３程度のＰ導電型（Ｐ）のベース領域１１が形成されている。そして、ベース領域１１内の表層には、Ｎ導電型（Ｎ＋）のソース領域１２が形成されている。このソース領域１２は、特許請求の範囲に記載の第１の高濃度領域に相当し、その不純物濃度としては、後述する第１コンタクトプラグ３１との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、１×１０２０ｃｍ−３程度となっている。
【００３７】
また、ベース領域１１内には、主表面１０ａに対し、上下方向においてソース領域１２よりも下方で、且つ、左右方向において少なくとも一部がソース領域１２と重なる位置に、ｐ導電型（ｐ＋）のベースコンタクト領域１３が形成されている。このベースコンタクト領域１３は、ベース領域１１における第１コンタクトプラグ３１との接続領域であり、その不純物濃度は、第１コンタクトプラグ３１との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、左右方向において、ベースコンタクト領域１３のほぼ全域がソース領域１２と重なるようになっており、その不純物濃度は１×１０２０ｃｍ−３程度となっている。このように、ソース領域１２とベースコンタクト領域１３は、ベース領域１１内で、上下方向に並んで配置されている。
【００３８】
半導体基板１０の主表面１０ａ側の表層には、ベース領域１１とは離れて例えば不純物濃度が１×１０２０ｃｍ−３程度のＮ導電型（Ｎ＋）のドレイン領域１４が形成されている。このドレイン領域１４が、特許請求の範囲に記載の第２の高濃度領域に相当する。そして、ソース領域１２とドレイン領域１４とに挟まれたベース領域１１の部分が、ＬＤＭＯＳ素子のチャネル形成領域となっている。すなわち、本実施形態においては、ＬＤＭＯＳ素子としてＮチャネル型のＬＤＭＯＳ素子が形成されている。なお、半導体基板１０の主表面１０ａ側の表層に、半導体基板１０よりも高濃度のＮ導電型（Ｎ）のドリフト領域が形成され、このドリフト領域内の表層に、ドレイン領域１４が形成された構成としても良い。
【００３９】
また、半導体基板１０の主表面１０ａ上におけるベース領域１１とドレイン領域１４との間の部位にはＬＯＣＯＳ酸化膜１５が形成され、このＬＯＣＯＳ酸化膜１５とソース領域１２との間に位置する半導体基板１０とベース領域１１の上方には、ゲート絶縁膜１６を介してゲート電極１７が形成されている。
【００４０】
そして、半導体基板１０の主表面１０ａ上におけるコンタクトプラグ３０の形成領域を除く部位には、ゲート絶縁膜１６を介して半導体基板１０の主表面１０ａ上に配置されたゲート電極１７を覆うように絶縁膜２０が形成されている。本実施形態では、図１に示すように、ソース領域１４上に、第２コンタクトプラグ３２に隣接しつつその周囲を取り囲むように第１絶縁膜２１が形成されている。また、ゲート電極１７上に、第３コンタクトプラグ３３に隣接しつつその周囲を取り囲むように第２絶縁膜２２が形成されている。そして、第１絶縁膜２１と第２絶縁膜２２を覆うように、半導体基板１０の主表面１０ａ上に、第３絶縁膜２３が形成されている。これら絶縁膜２１〜２３としては、コンタクトプラグ３０の形成に際し、第３絶縁膜２３よりも第１絶縁膜２１及び第２絶縁膜２２のほうが、エッチングレートの遅い材料の組み合わせを適宜選択して採用することができる。すなわち、第１コンタクトプラグ３１よりも浅いコンタクトプラグ３０（３２，３３）の形成領域には、第１コンタクトプラグ３１の形成領域における絶縁膜２１よりもエッチングレートの遅い絶縁膜２２，２３が配置されている。本実施形態では、コンタクトプラグ３０の形成にＣＦ４（テトラフルオロカーボン）などのフルオロカーボン系による異方性ドライエッチングを用いるため、第１の絶縁膜２１としてシリコン窒化膜、第２の絶縁膜２２としてＴＥＯＳ膜、第３の絶縁膜２３としてＢＰＳＧ膜（又はＰＳＧ膜）を採用している。なお、エッチング時にゲート電極１７を突きつけないのであれば、第１絶縁膜２１と第２絶縁膜２２の構成を同一としても良い。また、第３の絶縁膜２３を単層ではなく、多層構造としても良い。
【００４１】
この絶縁膜２０には、その上面２０ａから貫通し、半導体基板１０に構成された素子と接続される、複数のコンタクトプラグ３０が形成されている。このコンタクトプラグ３０として、３つのコンタクトプラグ３１〜３３が、ＬＤＭＯＳ素子と接続されている。第１コンタクトプラグ３１は、特許請求の範囲に記載の第１のコンタクトプラグに相当し、絶縁膜２０（第３絶縁膜２３）及びソース領域１２を貫通しつつ、下端がベースコンタクト領域１３まで延設されている。すなわち、ソース領域１２及びベースコンタクト領域１３と接続されている。また、第２コンタクトプラグ３２は、特許請求の範囲に記載の第２のコンタクトプラグに相当し、絶縁膜２０（第３絶縁膜２３及び第１絶縁膜２１）を貫通して、下端がドレイン領域１４と接続されている。また、第３コンタクトプラグ３３は、特許請求の範囲に記載の第３のコンタクトプラグに相当し、絶縁膜２０（第３絶縁膜２３及び第２絶縁膜２２）を貫通して、下端がゲート電極１７と接続されている。これらコンタクトプラグ３１〜３３においては、上下方向の深さが、図１に示すように、第１コンタクトプラグ３１が最も深く、第３コンタクトプラグ３３が最も浅くなっている。
【００４２】
本実施形態では、第１コンタクトプラグ３１が、左右方向において、ソース領域１２の略中心位置を貫通し、ベースコンタクト領域１３の略中心位置で接している。また、各コンタクトプラグ３１〜３３を含む全てのコンタクトプラグ３０として、タングステン（Ｗ）プラグを採用している。すなわち、コンタクトプラグ３０における絶縁膜２０の上面２０ａでの径（以下、上端径と示す）が微細径（例えば０．５μｍ以下）となっている。そして、全てのコンタクトプラグ３０における上端径が互いに略等しくなっている。すなわち、各コンタクトプラグ３１〜３３における上端径も互いに略等しくなっている。なお、図１に示す符号４１〜４３は、絶縁膜２０の上面２０ａ上に配置され、各コンタクトプラグ３１〜３３における上端と接続された配線を示している。
【００４３】
このように構成される半導体装置１００は、例えば以下に示す製造方法により形成することができる。図２は、図１に示す半導体装置の製造工程のうち、絶縁膜までの形成工程を説明するための断面図である。図３は、図１に示す半導体装置の製造工程のうち、コンタクトプラグの形成工程を示す断面図である。
【００４４】
先ず、フォトリソグラフィやイオン打ち込み法など周知の半導体プロセスにより、主表面１０ａを有するＮ導電型（Ｎ）の半導体基板１０に対し、ＬＤＭＯＳ素子を含む素子を形成する。本実施形態では、図２に示すように、周知のＬＯＣＯＳ形成技術によりＬＯＣＯＳ酸化膜１５を形成し、例えば熱酸化によって半導体基板１０の主表面１０ａにゲート絶縁膜１６を形成する。そして、ＬＯＣＯＳ酸化膜１５及びゲート絶縁膜１６上に多結晶シリコンを堆積させ、リンなどの不純物を導入した後、パターニングしてゲート電極１７を形成する。この後、ゲート電極１７をマスクとして、イオン打ち込み法により、図２に示すように、半導体基板１０の主表面１０ａの表層に、Ｐ導電型（Ｐ）のベース領域１１、Ｎ導電型（Ｎ＋）のソース領域１２、及びＮ導電型（Ｎ＋）のドレイン領域１３をそれぞれ形成する。さらに、イオン打ち込み法（高加速インプラ）により、ソース領域１２の下方に濃度のピークが存在し、左右方向においてソース領域１２と少なくとも一部が重なるように、Ｐ導電型（Ｐ＋）のベースコンタクト領域１３を形成する。なお、イオン打ち込み法により、ベースコンタクト領域１３を形成した後に、ソース領域１２を形成することもできる。また、ベース領域１１，ソース領域１２、ベースコンタクト領域１３，及びドレイン領域１４を形成した後に、ＬＯＣＯＳ酸化膜１５，ゲート絶縁膜１６，及びゲート電極１７を形成することもできる。
【００４５】
次に、半導体基板１０の主表面１０ａ上に、ＣＶＤ法などを用いて絶縁膜２０を形成する。本実施形態では、ソース領域１４における第２コンタクトプラグ３２との接続部位を被覆するように、第１絶縁膜２１を、図２に示すようにソース領域１４上に選択的に形成する。また、ゲート電極１７における第３コンタクトプラグ３３との接続部位を被覆するように、第２絶縁膜２２を、図２に示すようにゲート電極１７上に選択的に形成する。そして、これらを形成した後に、半導体基板１０の主表面１０ａ全域を覆うように、第３絶縁膜２３を形成する。なお、本実施形態では、コンタクトプラグ３０の形成にＣＦ４（テトラフルオロカーボン）などのフルオロカーボン系による異方性ドライエッチングを用いるため、第１の絶縁膜２１としてシリコン窒化膜、第２の絶縁膜２２としてＴＥＯＳ膜、第３の絶縁膜２３としてＢＰＳＧ膜（又はＰＳＧ膜）を形成する。そして、ＣＭＰ法などにより、第３絶縁膜２３の表面を平坦化することで、図２に示す絶縁膜２０が形成される。
【００４６】
次に、絶縁膜２０をその上面２０ａから貫通し、素子と接続される複数のコンタクトプラグ３０を形成する。この工程では、先ず絶縁膜２０の上面２０ａ上に、フォトリソグラフィにより図示しないマスクを形成し、このマスクを介してエッチングを施す。本実施形態では、各コンタクトプラグ３０に対応するマスクの開口部の径を略等しくし、異方性ドライエッチング（具体的には反応性イオンエッチング）により、同一工程で全てのコンタクトプラグ３０に対応するコンタクトホールを形成する。すなわち、図３に示すように、第１コンタクトプラグ３１に対応する第１コンタクトホール３４、第２コンタクトプラグ３２に対応する第２コンタクトホール３５、及び第３コンタクトプラグ３３に対応する第３コンタクトホール３５を同一工程で形成する。
【００４７】
ここで、上記したように、ソース領域１４上には第１絶縁膜２１が、ゲート電極１７上には第２絶縁膜２２が配置されている。したがって、絶縁膜２０としてエッチングレートの速い第３絶縁膜２３のみの領域をエッチングしてなる第１コンタクトホール３４の深さを、絶縁膜２０として第３絶縁膜２３よりもエッチングレートの遅い第１絶縁膜２１，第２絶縁膜２２を含む領域をエッチングしてなる第２コンタクトホール３５，第３コンタクトホール３６の深さよりも深くすることができる。これにより、第２コンタクトホール３５がソース領域１４まで到達し、第３コンタクトホール３６がゲート電極１７まで到達した時点で、第１コンタクトホール３４が絶縁膜２０とともにソース領域１２も貫通し、ベースコンタクト領域１３に到達した状態とすることができる。なお、本実施形態では、コンタクトホール３４〜３６を含む各コンタクトホールが、底部側ほど径の小さい順テーパ形状となっているが、その形状は上記例に限定されるものではない。深さ方向で径がほぼ一定の垂直形状としても良いし、底部側ほど径の大きい逆テーパ形状としても良い。
【００４８】
エッチング後、コンタクトホール３４〜３６を含む各コンタクトホール内に、タングステン（Ｗ）を成長させ、必用に応じてＣＭＰやエッチバックして、各コンタクトホール内にＷを埋め込んでなるコンタクトプラグ３０を形成する。後は、周知の半導体プロセスにより、配線４１〜４３や図示しない保護膜などを形成する。以上により、図１に示す半導体装置１００を形成することができる。
【００４９】
次に、本実施形態に係る半導体装置１００及びその製造方法の効果について説明する。先ず本実施形態では、ベース領域１１内において、主表面１０ａ側の表層にソース領域１２が形成され、ソース領域１２よりも下方で、左右方向においてソース領域１２と少なくとも一部が重なる位置に、ベースコンタクト領域１３が形成されている。そして、第１コンタクトプラグ３１が、絶縁膜２０及びソース領域１２を貫通しつつベースコンタクト領域１３まで延設され、ソース領域１２とベースコンタクト領域１３に共通のプラグとなっている。したがって、製造ばらつきが生じても、上端径が微細である第１コンタクトプラグ３１とソース領域１２との接触面積を確保し、これにより、ＬＤＭＯＳ素子のオン抵抗（コンタクト抵抗）の増加を抑制することができる。また、第１コンタクトプラグ３１とベースコンタクト領域１３との接触面積も確保することができるので、ベース領域の電位を所定電位（ソース領域１２と同電位）とし、ＬＤＭＯＳ素子の動作を安定化させることもできる。特に本実施形態では、第１コンタクトプラグ３１が、左右方向において、ソース領域１２の略中心位置を貫通し、ベースコンタクト領域１３の略中心位置で接するので、製造ばらつきが生じても、第１コンタクトプラグ３１とソース領域１２及びベースコンタクト領域１３との接触面積をそれぞれ確保することができる。
【００５０】
また、ベースコンタクト領域１３は、ソース領域１２よりも下方で、左右方向においてソース領域１２と少なくとも一部が重なる位置に形成されている。すなわち、上下方向において、ソース領域１２とベースコンタクト領域１３が並設されている。したがって、左右方向において、ソース領域１２とベースコンタクト領域１３が並設された従来の構成に比べて、左右方向の体格を小型化することができる。さらには、上下方向において、ソース領域１２とベースコンタクト領域１３が並設され、２つの領域１２，１３は第１コンタクトプラグ３１と接続されている。すなわち、コンタクトプラグが共通化されている。したがって、別々のコンタクトプラグを形成する場合よりも、左右方向の体格を小型化することができる。
【００５１】
以上から、本実施形態に示すＬＤＭＯＳ素子は、微細化、すなわち高集積化することができるので、メモリセルやロジック回路が構成されたＩＣ（Integrated Circuit）や、ＣＭＯＳなどを含む制御ＩＣと複合化されるパワーＩＣとして好適である。
【００５２】
また、コンタクトプラグ３０は、その上端径が微細化するほど、ラジカルなどの活性種などがホール内に入り難くなり、エッチングにより形成されるコンタクトホールの深さばらつきが大きくなる。したがって、上端径が異なる複数種類のコンタクトプラグ３０を形成する場合、一部のコンタクトホールの形成が完了しても、それよりも上端径の小さなコンタクトホールでは所定深さの途中までしか形成されていなことも起こりえる。これに対し、本実施形態では、全てのコンタクトプラグ３０の上端径を略等しくするため、エッチング時のばらつきの影響が各コンタクトホールで同様となる。したがって、各コンタクトプラグ３０と素子における対応する接続箇所との電気的な接続状態を確保しやすくなる。また、製造工程を簡素化することができる。
【００５３】
また、本実施形態では、絶縁膜２０の構成を、形成されるコンタクトプラグ３０の深さに応じて異なるものとしている。具体的には、第１コンタクトプラグ３１よりも浅いコンタクトプラグ３０（３２，３３）の形成領域には、第１コンタクトプラグ３１の形成領域における絶縁膜２１よりもエッチングレートの遅い絶縁膜２２，２３を配置している。したがって、上記したように、全てのコンタクトプラグ３０の上端径を互いに略等しくしながらも、コンタクトプラグ３０の深さに差を設けることができる。これにより、各コンタクトプラグ３０と素子における対応する接続箇所との電気的な接続状態を確保することができる。
【００５４】
以上から、全てのコンタクトプラグ３０の上端径を互いに略等しくしながらも、コンタクトプラグ３０の深さに差を設けることができるので、半導体基板１０に、ＬＤＭＯＳ素子とともにＣＭＯＳ素子やバイポーラ素子が集積化された半導体装置１００としても、各コンタクトプラグ３０を同一工程で形成することができる。したがって、製造工程を簡素化することができる。特に、ＬＤＭＯＳ素子は、工程整合性の点からも、ＣＭＯＳなどの他の素子との集積化に好適である。
【００５５】
なお、本実施形態では、異方性ドライエッチング（反応性イオンエッチング）により形成されるコンタクトホールの形状、すなわちコンタクトプラグ３０の形状が、底部側ほど径の小さい順テーパ形状である例を示した。しかしながら、絶縁膜２０（第１絶縁膜２３）と半導体基板１０とでは構成材料が異なるので、絶縁膜２０よりも半導体基板１０のほうがエッチングレートの遅い条件とすれば、図４に示すように、第１コンタクトプラグ３１の形状を、絶縁膜２０の下面２０ｂにおける径が、ベース領域１２の主表面１０ａにおける径よりも大きくされた段差形状とすることができる。例えば、第３絶縁膜２３を構成するＢＰＳＧ膜（ＰＳＧ膜）中における不純物濃度を高くするほど、エッチングレートが速くなるので、半導体基板１０とのエッチングレート差が大きくなり、第１コンタクトプラグ３１を、段差部３１ａを有する段差形状とすることができる。このように、段差形状の第１コンタクトプラグ３１を採用すると、上端径を同一としながら、ソース領域１２と第１コンタクトプラグ３１との接触面積を増やすことができるので、オン抵抗（コンタクト抵抗）をより低減することができる。図４は、第１コンタクトプラグの変形例を示す第１コンタクトプラグ周辺の拡大断面図である。なお、第１コンタクトプラグ３１を段差形状とする場合、他のコンタクトプラグ３０も第１コンタクトプラグ３１における絶縁膜２０の部分同様に、拡径された形状となる。
【００５６】
（第２実施形態）
次に、本発明の第２実施形態を、図５に基づいて説明する。図５は、第２実施形態に係る半導体装置の製造工程のうち、コンタクトプラグの形成工程を示す断面図であり、（ａ）は異方性エッチング工程、（ｂ）は等方性エッチング工程を示している。図５は、図４に対応している。
【００５７】
第２実施形態に係る半導体装置及びその製造方法は、第１実施形態に示した半導体装置及びその製造方法と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００５８】
第１実施形態においては、異方性ドライエッチング（反応性イオンエッチング）のみにより、図４に示したように、第１コンタクトプラグ３１（第１コンタクトホール３４）を段差形状とする例を示した。これに対し、本実施形態では、各コンタクトホールを形成する際に、図５（ａ）に示すように、先ず異方性エッチングを実施する。そして、これにより、ベースコンタクト領域１３まで到達し、底部側ほど径の小さい順テーパ形状の仮コンタクトホール３４ａを形成する。なお、図５（ａ）に示す符号５０は、例えばフォトレジストからなるマスクである。次に、図５（ｂ）に示すように、同一のマスク５０を用い、フッ酸などで等方性エッチングを行って選択的に絶縁膜２０をエッチングする。これにより、絶縁膜２０の部分が左右方向に拡径され、図５（ｂ）に示すように、第１コンタクトホール３４の形状を、絶縁膜２０の下面２０ｂにおける径が、ベース領域１２の主表面１０ａにおける径よりも大きくされた段差形状とすることができる。なお、第１コンタクトプラグ３１を段差形状とする場合、他のコンタクトプラグ３０も第１コンタクトプラグ３１における絶縁膜２０の部分同様に、マスク５０の開口径よりも上端径が拡径された形状となる。
【００５９】
このように、本実施形態に示す製造方法によっても、第１のコンタクトプラグ３１の形状を、図４に示したように段差部３１ａを有する段差形状とすることができる。したがって、上端径を同一としながら、ソース領域１２と第１コンタクトプラグ３１との接触面積を増やすことができるので、オン抵抗（コンタクト抵抗）をより低減することができる。
【００６０】
（第３実施形態）
次に、本発明の第３実施形態を、図６及び図７に基づいて説明する。図６は、第３実施形態に係る半導体装置の製造工程のうち、コンタクトホール形成工程を示す断面図である。図７は、製造工程のうち、ベースコンタクト領域形成工程を示す断面図である。なお、図６及び図７は、図４に対応している。
【００６１】
第３実施形態に係る半導体装置の製造方法は、第１実施形態に示した半導体装置及びその製造方法と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００６２】
第１実施形態においては、ベースコンタクト領域１３を形成した後に、第１コンタクトホール３４を含む各コンタクトホールを形成する例を示した。これに対し、本実施形態では、先ず半導体基板１０の主表面１０ａの表層に、Ｐ導電型（Ｐ）のベース領域１１、Ｎ導電型（Ｎ＋）のソース領域１２、及びＮ導電型（Ｎ＋）のドレイン領域１３（図６ではは図示略）をそれぞれ形成する。そして、図６に示すように、ベースコンタクト領域１３を形成する前に、マスク５０を介して例えば異方性ドライエッチングにより、各コンタクトホール（図６では第１コンタクトホール３４のみを図示）を形成する。この時点で、第１コンタクトホール３４は、図６に示すように、ソース領域１２を貫通し、その底部が、ベース領域１１内であってソース領域１２よりも下方の位置（後にベース領域１３が形成される部位）まで延設された状態となる。
【００６３】
そして、図７に示すように、同一のマスク５０を用い、形成された第１コンタクトホール３４を介して、イオン打ち込み法により、ソース領域１２の下方に濃度のピークが存在し、左右方向においてソース領域１２と少なくとも一部が重なるように、Ｐ導電型（Ｐ＋）のベースコンタクト領域１３を形成する。この後、各コンタクトホール内にＷを埋め込んでなるコンタクトプラグ３０を形成し、周知の半導体プロセスにより、配線４１〜４３や図示しない保護膜などを形成する。
【００６４】
なお、図示しないが、本実施形態においても、絶縁膜２０の構成を、形成されるコンタクトプラグ３０の深さに応じて異なるものとしている。具体的には、第１コンタクトプラグ３１よりも浅いコンタクトプラグ３０（３２，３３）の形成領域には、第１コンタクトプラグ３１の形成領域における絶縁膜２１よりもエッチングレートの遅い絶縁膜２２，２３を配置している。このような製造方法を用いても、図１に示す半導体装置１００を形成することができる。
【００６５】
また、本実施形態においては、第１コンタクトホール３４を介してイオンを打ち込み、ベースコンタクト領域１３を形成するため、イオン打ち込みを高加速で行わなくとも良い（高加速インプラとしなくとも良い）。したがって、第１実施形態に示した製造方法に比べて、ベースコンタクト領域１３の形成時間を短縮することができる。また、第１コンタクトホール３４の形成後に、ベースコンタクト領域１３を形成するため、マスク５０を共通化し、製造工程を簡素化することができる。
【００６６】
（第４実施形態）
次に、本発明の第４実施形態を、図８に基づいて説明する。図８は、第４実施形態に係る半導体装置の製造工程のうち、ベースコンタクト領域形成工程を示す断面図である。なお、図８は、図４に対応している。
【００６７】
第４実施形態に係る半導体装置及びその製造方法は、上記実施形態に示した半導体装置及びその製造方法と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００６８】
第３実施形態においては、ソース領域１２を貫通する第１コンタクトホール３４を形成した後、第１コンタクトホール３４を介して、イオン打ち込み法により、ベースコンタクト領域１３を形成する例を示した。しかしながら、第１コンタクトホール３４の形状が、図７に示したように、底部側ほど縮径された順テーパ形状であった。このように順テーパ形状や深さ方向において径がほぼ一定の垂直形状の場合、ベースコンタクト領域１３を形成すべくイオン注入の際に、第１コンタクトホール３４におけるソース領域１２の部位（壁面部位）にイオンが注入され、これにより、オン抵抗（コンタクト抵抗）が増加することも考えられる。
【００６９】
そこで、本実施形態では、第１コンタクトプラグ３１（第１コンタクトホール３４）の形成領域における絶縁膜２０（第３絶縁膜２３）を、裏面２０ｂに近い部位ほど添加された不純物の濃度が高い絶縁膜としている。このような絶縁膜としては、例えばＢＰＳＧやＰＳＧを採用することができる。したがって、このような絶縁膜２０を異方性ドライエッチングすると、不純物濃度の高い部位ほどエッチングレートが速くなるため、図８に示すように、第１コンタクトホール３４の形状を、絶縁膜２０において裏面２０ｂ側ほど拡径された逆テーパ形状で、半導体基板１０（ベース領域１１内）における径が上端径（上面２０ａにおける径）よりも拡径された形状とすることができる。なお、第１コンタクトプラグ３１を上記形状とする場合、他のコンタクトプラグ３０も第１コンタクトプラグ３１における絶縁膜２０の部分同様に、逆テーパ形状となる。
【００７０】
したがって、このような形状の第１コンタクトホール３４を介して、ベースコンタクト領域１３を形成すべくイオン注入を行えば、図８に示すように、第１コンタクトホール３４における上部側の壁面が壁となるため、第１コンタクトホール３４におけるソース領域１２の部位（壁面部位）にイオンが注入されるのを抑制することができる。そして、これにより、オン抵抗（コンタクト抵抗）の増加を抑制することができる。
【００７１】
なお、図８に示した構成以外にも、第１コンタクトホール３４におけるソース領域１２の部位（壁面部位）にイオンが注入されるのを抑制することができる。例えば各コンタクトホールを形成する際に、図９（ａ）に示すように、例えばフォトレジストからなるマスク５０を用いて、先ず異方性エッチングを実施する。そして、これにより、ソース領域１２を貫通しつつ後にベース領域１３が形成される部位まで到達し、底部側ほど径の小さい順テーパ形状の仮コンタクトホール３４ｂを形成する。次に、図９（ｂ）に示すように、同一のマスク５０を用い、等方性エッチングを行って深さ方向全体で仮コンタクトホール３４ｂを拡径させ、順テーパ形状の第１コンタクトホール３４とする。この際、図９（ｂ）に示すように、マスク５０の開口径よりも、第１コンタクトホール３４におけるソース領域１２の壁面部位の径のほうが大きくなるまで等方性エッチングを行う。なお、第１コンタクトプラグ３１を上記形状とする場合、他のコンタクトプラグ３０も第１コンタクトプラグ３１における絶縁膜２０の部分同様に、マスク５０の開口径よりも、各コンタクトプラグ３０の上端径のほうが広がった形状となる。そして、図１０に示すように、同一のマスク５０を用い、イオン打ち込み法により、第１のコンタクトホール３４を介してベースコンタクト領域１３を形成する。このとき、マスク５０が壁となるため、第１コンタクトホール３４におけるソース領域１２の部位（壁面部位）にイオンが注入されるのを抑制することができる。そして、これにより、オン抵抗（コンタクト抵抗）の増加を抑制することができる。図９は、変形例の製造工程を示す断面図であり、（ａ）は異方性エッチング工程、（ｂ）は等方性エッチング工程を示している。図１０は、変形例の製造工程を示す断面図であり、ベースコンタクト領域形成工程を示している。なお、図９，１０は、図４に対応している。
【００７２】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００７３】
本実施形態においては、横型絶縁ゲートトランジスタ素子として、ＬＤＭＯＳ素子の例を示した。しかしながら、横型のＩＧＢＴ素子を採用することもできる。
【００７４】
本実施形態では、半導体基板１０に構成される素子として、Ｎチャネル型のＬＤＭＯＳ素子のみを示した。しかしながら、Ｐチャネル型のＬＤＭＯＳ素子のみを有する構成としても良いし、Ｎチャネル型とＰチャネル型をともに有する構成としても良い。素子として複数のＬＤＭＯＳ素子を有する場合には、少なくとも１つのＬＤＭＯＳ素子に上記した構成（ソース領域１２の下方にベースコンタクト領域１３）を適用すれば良いが、より多くのＬＤＭＯＳ素子に上記構成を適用することで、左右方向の体格を効果的に小型化することができる。
【００７５】
また、複数のＬＤＭＯＳ素子を有し、且つ、Ｎチャネル型とＰチャネル型をともに有する場合には、Ｎチャネル型及びＰチャネル型のいずれか一方のみに、上記構成を採用しても良い。一般に、Ｎチャネル型はＰチャネル型に比べてオン抵抗を低減できるものの破壊耐量が低く、Ｐチャネル型はＮチャネル型に比べて破壊耐量が高いもののオン抵抗が高い。したがって、例えばＮチャネル型のみに上記構成を採用すると、Ｎチャネル型の破壊耐量を向上しつつ、マスク枚数の増加を抑制することができる。また、例えばＰチャネル型のみに上記構成を採用すると、Ｐチャネル型のオン抵抗を低減しつつ、マスク枚数の増加を抑制することができる。
【００７６】
なお、第３実施形態又は第４実施形態に示した製造方法を適用した場合、各コンタクトホールを介して、ベースコンタクト領域１３を形成すべき不純物がイオン注入されることとなる。したがって、上記不純物が導入された状態で、所定の不純物濃度を確保できるように、ベースコンタクト領域１３以外の領域の不純物濃度を予め設定しておけば良い。ただし、Ｎチャネル型のＬＤＭＯＳ素子（横型絶縁ゲートトランジスタ素子）とＰチャネル型のＬＤＭＯＳ素子（横型絶縁ゲートトランジスタ素子）の両方に上記構成（ソース領域１２の下方にベースコンタクト領域１３）を適用する場合、第３実施形態又は第４実施形態に示した製造方法では、それぞれのベースコンタクト領域１３の濃度設定が困難である。したがって、この場合には、第１実施形態に示した製造方法を適用すればよい。
【００７７】
また、本実施形態においては、絶縁膜２０の構成を、形成されるコンタクトプラグ３０の深さに応じて異なるものとすることで、各コンタクトプラグ３０の上端径が互いに略等しくしながらも、深さの異なるコンタクトプラグ３０を形成する例を示した。しかしながら、図１１に示すように、各コンタクトプラグ３０の上端径を互いに異なる径とすることで、各コンタクトプラグ３０の形成領域における絶縁膜２０の構成を同一の絶縁膜２４からなるものとしても、深さの異なるコンタクトプラグ３０を形成することもできる。ただし、各コンタクトプラグ３０は上記したように微細径であり、上端径の違いだけでは深さに大きな差を設けることは困難である。したがって、好ましくは本実施形態に示したように、絶縁膜２０の構成を、形成されるコンタクトプラグ３０の深さに応じて異なるものとすると良い。図１１は、その他変形例を示す断面図である。
【図面の簡単な説明】
【００７８】
【図１】第１実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。
【図２】図１に示す半導体装置の製造工程のうち、絶縁膜までの形成工程を説明するための断面図である。
【図３】図１に示す半導体装置の製造工程のうち、コンタクトプラグの形成工程を示す断面図である。
【図４】第１コンタクトプラグの変形例を示す第１コンタクトプラグ周辺の拡大断面図である。
【図５】第２実施形態に係る半導体装置の製造工程のうち、コンタクトプラグの形成工程を示す断面図であり、（ａ）は異方性エッチング工程、（ｂ）は等方性エッチング工程を示している。
【図６】第３実施形態に係る半導体装置の製造工程のうち、コンタクトホール形成工程を示す断面図である。
【図７】製造工程のうち、ベースコンタクト領域形成工程を示す断面図である。
【図８】第４実施形態に係る半導体装置の製造工程のうち、ベースコンタクト領域形成工程を示す断面図である。
【図９】変形例の製造工程を示す断面図であり、（ａ）は異方性エッチング工程、（ｂ）は等方性エッチング工程を示している。
【図１０】変形例の製造工程を示す断面図であり、ベースコンタクト領域形成工程を示している。
【図１１】その他変易例を示す断面図である。
【符号の説明】
【００７９】
１０・・・半導体基板（半導体層）
１１・・・ベース領域
１２・・・ソース領域（第１の高濃度領域）
１３・・・ベースコンタクト領域
２０・・・絶縁膜
２０ａ・・・上面
２１・・・第１絶縁膜
２２・・・第２絶縁膜
２３・・・第３絶縁膜
３０・・・コンタクトプラグ
３１・・・第１コンタクトプラグ（第１のコンタクトプラグ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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