(57)【要約】【課題】制御電極と電荷蓄積層との間の高誘電率絶縁膜中に残留した炭素に起因した悪影響を抑制できるようにする。【解決手段】シリコン基板２上にゲート絶縁膜５を形成し、ゲート絶縁膜５上にシリコン層６を形成する。シリコン層６上に下層絶縁膜７ａとしてシリコン酸化膜を形成し、下層絶縁膜７ａ上に中間絶縁膜７ｂとしてアルミニウム酸化物膜を形成する。中間絶縁膜７ｂを１原子層以上で且つ５ｎｍ以下の膜厚で形成した後に当該中間絶縁膜の形成温度以上で且つ１０００℃以上の酸化雰囲気中で処理時間１分以内で熱処理を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２の絶縁膜を形成する工程であって、前記第２の絶縁膜として、下層シリコン酸化膜あるいはシリコン窒化膜と、前記下層シリコン酸化膜あるいはシリコン窒化膜上に形成され且つシリコン窒化膜の比誘電率よりも高い比誘電率を有し金属元素および炭素を含む中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜あるいはシリコン窒化膜と、を含む第１層構造、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つシリコン窒化膜の比誘電率よりも高い比誘電率を有し金属元素および炭素を含む中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２層構造の何れかを形成する工程と、
前記第２の絶縁膜上に制御電極を形成する工程とを備え、
前記中間絶縁膜を１原子層以上で且つ５ｎｍ以下の膜厚で形成した後に当該中間絶縁膜の形成温度以上で且つ１０００℃以上の酸化雰囲気中で処理時間１分以内で熱処理を行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記中間絶縁膜としてアルミニウム酸化物により形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記電荷蓄積層を形成する工程では、当該電荷蓄積層を浮遊ゲート電極として形成することを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記電荷蓄積層を形成する工程では、当該電荷蓄積層を電荷トラップ型の絶縁膜により形成することを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記酸化雰囲気として、酸素（Ｏ２）、オゾン（Ｏ３）、酸素ラジカル（Ｏ＊）、または水（Ｈ２Ｏ）を適用することを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型、ＮＯＲ型のフラッシュメモリ装置に代表される不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型、ＮＯＲ型のフラッシュメモリ装置に代表される不揮発性半導体記憶装置では、制御電極と電荷蓄積層との間の容量値を高めるため制御電極と電荷蓄積層との間に高誘電率（Ｈｉｇｈ−ｋ）の絶縁膜を設けることが検討されている。この高誘電率絶縁膜をＡＬＤ（Atomic Layer Deposition）法で成膜すると、有機金属原料に起因した炭素が高誘電率絶縁膜中に残留してしまう。発明者らによれば、この膜中に残留した炭素が素子分離絶縁膜中を介してアクティブエリアに拡散してしまい、しきい値電圧のばらつきの原因として問題となることが確認されている。
【０００３】
特許文献１に開示されている技術では、例えば、高誘電率絶縁膜としてアルミニウム酸化物膜をＡＬＤ法で堆積した後、酸化性ガスを含む雰囲気下で熱処理を施している。具体的には、分圧１０Ｐａ、３０Ｐａの酸素ガスとアルゴンガスを反応炉内に導入し、プラズマ化して生成した酸素ラジカル（Ｏ＊）によって５００℃で３０秒間のラジカル酸化を行うことで熱処理を施している。しかしながら、この改質処理では不十分であることが発明者らによって判明している。
【特許文献１】特開２００７−２８７８５９号公報（００２４段落、図６（ｂ））
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、制御電極と電荷蓄積層との間の高誘電率絶縁膜中に残留した炭素に起因した悪影響を抑制できるようにした不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２の絶縁膜を形成する工程であって、前記第２の絶縁膜として、下層シリコン酸化膜あるいはシリコン窒化膜と、前記下層シリコン酸化膜あるいはシリコン窒化膜上に形成され且つシリコン窒化膜の比誘電率よりも高い比誘電率を有し金属元素および炭素を含む中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜あるいはシリコン窒化膜と、を含む第１層構造、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つシリコン窒化膜の比誘電率よりも高い比誘電率を有し金属元素および炭素を含む中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２層構造の何れかを形成する工程と、前記第２の絶縁膜上に制御電極を形成する工程とを備え、前記中間絶縁膜を１原子層以上で且つ５ｎｍ以下の膜厚で形成した後に当該中間絶縁膜の形成温度以上で且つ１０００℃以上の酸化雰囲気中で処理時間１分以内で熱処理を行うことを特徴としている。
【発明の効果】
【０００６】
本発明によれば、制御電極と電荷蓄積層との間の高誘電率絶縁膜中に残留した炭素に起因した悪影響を抑制できる。
【発明を実施するための最良の形態】
【０００７】
（第１の実施形態）
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００８】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２は、メモリセル領域の一部を模式的に示す平面図である。
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に形成されている。このＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。
【０００９】
図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。
【００１０】
図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢ（図２参照）を介してＸ方向に直交するＹ方向（ビット線方向、チャネル長方向）に延設されるビット線ＢＬに接続されている。
【００１１】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。
【００１２】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｙ方向に所定間隔をもってＸ方向に延設されるワード線ＷＬとの交差領域に位置して形成されている。ワード線ＷＬは、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３の制御ゲート電極ＣＧ参照：ゲート電極に相当）をＸ方向に連結して構成されている。
【００１３】
選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して構成されている。選択ゲート線ＳＧＬ１は、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧをＸ方向に連結して構成されている。選択ゲートトランジスタＴｒｓ２のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ２との交差領域に位置して構成されている。選択ゲート線ＳＧＬ２は、選択ゲートトランジスタＴｒｓ２の選択ゲート電極ＳＧをＸ方向に連結して構成されている。
【００１４】
図３は、図２のＡ−Ａ線（Ｘ方向：ワード線方向）に沿う断面を模式的に示しており、図４は、図２のＢ−Ｂ線（Ｙ方向：ビット線方向）に沿う断面を模式的に示している。
図３に示すように、ｐ型のシリコン基板２の上部にはウェル（図示せず）が形成されており、当該ウェルには素子分離溝３が複数離間して形成されている。これら複数の素子分離溝３は、複数のアクティブエリアＳａを図２のワード線方向に分離している。素子分離溝３内には素子分離領域Ｓｂを構成する素子分離絶縁膜４が形成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２の表面から上方に突出した上部から構成されている。素子分離絶縁膜４は、例えばシリコン酸化膜により形成されている。
【００１５】
他方、素子分離領域Ｓｂによって区画された複数のアクティブエリアＳａ上のそれぞれにはゲート絶縁膜５が形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。ゲート絶縁膜５は、図３に示す断面内の両側端が素子分離絶縁膜４の上部側面の一部に接触して配設されている。これらのゲート絶縁膜５の上面上にはそれぞれ電荷蓄積層として浮遊ゲート電極ＦＧが形成されている。
【００１６】
この浮遊ゲート電極ＦＧは例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面より上方に突出した上部側面とを有する。シリコン基板２の表面から上方に突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および多結晶シリコン層６の側面下部と面一に形成されている。
【００１７】
ゲート間絶縁膜（第２の絶縁膜）７は、素子分離絶縁膜４の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜として機能する。
【００１８】
図３に示すように、ゲート間絶縁膜７は、下層側（素子分離絶縁膜４の上面側、浮遊ゲート電極ＦＧの側面側および上面側）からその上層側にかけて、下層絶縁膜７ａ／中間絶縁膜７ｂ／上層絶縁膜７ｃの積層構造により構成されている。下層絶縁膜７ａは、シリコン酸化膜により構成されている。上層絶縁膜７ｃはシリコン酸化膜により構成されている。中間絶縁膜７ｂは、アルミニウム酸化物（Ａｌ２Ｏ３）膜により高誘電体絶縁膜として構成されている。
【００１９】
このアルミニウム酸化物膜はＯＮＯ膜（比誘電率５程度）、シリコン窒化膜（Ｓｉ３Ｎ４：比誘電率７程度）よりも比誘電率が大きく比誘電率８程度である。このようなアルミニウム（Ａｌ）のような遷移金属以外の金属（非遷移金属）の酸化物を適用して中間絶縁膜７ｂを構成すると、トラップされた電荷の再放出を防止することができトランジスタのしきい値変動を抑制できる。
【００２０】
ゲート間絶縁膜７上にはワード線方向に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極（制御電極）ＣＧを連結するワード線ＷＬとして機能する。導電層８は例えば多結晶シリコン層と当該多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層を含む構成となっている。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧの積層ゲート構造によって構成されている。
【００２１】
図４に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向（ビット線方向）に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断されている。なお、図示しないが、分断領域ＧＶ内にはゲート電極ＭＧの側壁に沿って保護膜が形成されると共にさらにその内側に層間絶縁膜などが成膜される。
【００２２】
メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置して拡散層（ソース／ドレイン領域）２ａが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ａを含んで構成されている。
【００２３】
上記構造の製造方法について説明する。尚、本実施形態の特徴部分を中心に説明するが、他の領域を製造するのに必要な工程があれば付加しても良いし、一般的な製造方法を付加しても良いし、本発明を実現可能な範囲で工程を省いても良い。また、必要に応じて工程を入れ替えて適用しても良い。
【００２４】
図５に示すように、ｐ型の単結晶のシリコン基板２の表層にウェル（図示せず）を形成し、シリコン基板２上にゲート絶縁膜５（絶縁膜）を所定膜厚で形成する。次に、図６に示すように、ゲート絶縁膜５上に非晶質シリコンを化学気相成長法により所定膜厚で堆積する。この非晶質シリコンは後の熱処理によって多結晶化することで多結晶シリコン層６に変成され、導電層、浮遊ゲート電極ＦＧとして構成される。
【００２５】
次に、図７に示すように、化学気相成長法によってシリコン窒化膜９を所定膜厚で堆積し、次に、化学気相成長法によってシリコン酸化膜１０をハードマスクとして所定膜厚で堆積する。
【００２６】
次に、図８に示すように、フォトレジスト１１を塗布した後、リソグラフィ技術によってパターンニングし、当該レジスト１１をマスクとしてシリコン酸化膜１０をＲＩＥ（Reactive Ion Etching）法により異方性エッチング処理する。次に、レジスト１１をアッシングなどにより剥離する。次に、シリコン酸化膜１０をマスクとしてシリコン窒化膜９をＲＩＥ法により異方性エッチングし、多結晶シリコン層６、ゲート絶縁膜５、シリコン基板２の上部をＲＩＥ法により異方性エッチングする。これにより、シリコン基板２の表層に素子分離溝３を形成する。
【００２７】
次に、図９に示すように、塗布技術または／およびＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法などの絶縁膜成膜技術を用いて素子分離溝３内に絶縁膜としてシリコン酸化膜４を所定膜厚で埋込む。このとき、シリコン酸化膜４の上面はシリコン酸化膜１０の上面よりも上方に位置するように成膜される。このとき、塗布技術によりポリシラザン系溶剤を塗布して形成した場合には、当該ポリシラザン系溶剤を酸素雰囲気もしくは水蒸気雰囲気下で熱処理を行い高密度化することで塗布型絶縁膜に焼成することでシリコン酸化膜に転換し素子分離絶縁膜４として形成する。
【００２８】
次に、図１０に示すように、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法によりシリコン窒化膜９をストッパーとして素子分離絶縁膜４の上面を平坦化処理する。
次に、図１１に示すように、シリコン窒化膜９に対して高選択性を有する条件下で素子分離絶縁膜４をゲート絶縁膜５の上面より上方位置で且つ多結晶シリコン層６の上面より下方位置の所定の深さまでエッチバック処理して除去する。次に、図１２に示すように、シリコン窒化膜９をウェットエッチング処理して除去し多結晶シリコン層６の上面および上部側面を露出させる。
【００２９】
次に、図１３に示すように、多結晶シリコン層６の露出表面となる上面および上部側面に沿って厚さ１〜５［ｎｍ］の範囲の所定膜厚でＣＶＤ法によりシリコン酸化膜を下層絶縁膜７ａとして形成する。
【００３０】
次に、図１４に示すように、下層絶縁膜７ａを覆うようにＡＬＤ法によりアルミニウム酸化物膜を中間絶縁膜７ｂとして形成する。具体的には、アルミニウムのソースガスとしてトリメチルアルミニウム（（ＣＨ３）３Ａｌ）、酸化ソースとしてオゾン（Ｏ３）を用いて成膜する。成膜時の圧力は５０［Ｔｏｒｒ］以下、成膜温度は６００［℃］以下の温度で成膜する。厚さは、１原子層厚さ以上で且つ５［ｎｍ］以下の範囲の厚さとする。
【００３１】
次に、中間絶縁膜７ｂの成膜直後に熱処理を行う。このときの熱処理温度は中間絶縁膜７ｂの形成温度以上であることが望ましく、具体的には、１０００℃以上とすると良い。この理由は後述する。尚、実用的には上限１０３５℃として処理が行われる。また、熱処理時間は１分以内とする。
【００３２】
次に、図１５に示すように、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させることによりＣＶＤ法によりシリコン酸化膜を上層絶縁膜７ｃとして中間絶縁膜７ｂの上に堆積する。この場合、１〜１０［ｎｍ］の範囲の所定膜厚で堆積する。
【００３３】
次に、図３に示すように、導電層８を形成する。次に、導電層８の上にマスクパターン（図示せず）を形成し、積層膜５〜８のうち導電層８、ゲート間絶縁膜７、多結晶シリコン層６をＲＩＥ法などの異方性エッチング技術を用いて図３の掲載面に平行な方向に沿ってエッチング処理し図３の掲載面に対し垂直な方向に分断する。すると、図４に示すように、分断領域ＧＶがゲート電極ＭＧを分断するように設けられる。
【００３４】
次に、ゲート電極ＭＧの側壁を後酸化してゲート電極ＭＧの側壁に沿って酸化膜（図示せず）を形成し、図４に示すように、分断領域ＧＶを通じてシリコン基板２の表層に拡散層２ａ（ソース／ドレイン領域）を形成するために不純物をイオン注入し不純物を活性化する。
【００３５】
その後、分断領域ＧＶ内に層間絶縁膜（図示せず）を堆積し、層間絶縁膜内に各種配線用のコンタクトを形成し、当該コンタクトの上層の配線の形成工程に移行するが、本実施形態の特徴には直接関係しないため、その詳細説明を省略する。尚、導電層８は、シリコン層とその上部に形成される金属シリサイドによって形成されるが、分断領域ＧＶの形成前にシリコン層を堆積するものの、金属による上部シリサイド化工程は、適用する金属材料等に応じて各ゲート電極ＭＧを分断領域ＧＶで分断する前または後の何れのタイミングで行っても良い。
【００３６】
図１６は、中間絶縁膜を形成した直後の炭素濃度（ａｓ−ｄｅｐｏ）と、窒素（Ｎ２）雰囲気、酸素（Ｏ２）雰囲気中で熱処理した膜中の炭素濃度とを比較した図を示している。尚、熱処理は１０００℃で行っている。これらの炭素濃度の実験結果を比較すると、窒素雰囲気、酸素雰囲気で熱処理した後には炭素濃度が低減することがわかる。特に、酸素雰囲気で熱処理が行われると、中間絶縁膜７ｂ中に残留する炭素を酸化させることで二酸化炭素ガスとして有効に脱離できることが推定される。
【００３７】
図１７は、中間絶縁膜を所定条件にて希フッ酸処理したときのエッチング量と熱処理時間との関係を示している。窒素雰囲気、酸素雰囲気中で熱処理した中間絶縁膜７ｂのエッチング量は、熱処理時間の増加に伴い減少している。これは、熱処理時間を増加させることで中間絶縁膜７ｂの高密度化が進むためであると推定される。同じ熱処理時間の場合には、窒素雰囲気中で熱処理するよりも酸素雰囲気中で熱処理した方が中間絶縁膜７ｂの高密度化が促進され、エッチング耐性が向上していることがわかる。
【００３８】
尚、トランジスタ不良率を考慮すると、アルミニウム酸化物膜の炭素の体積密度を所定の体積密度（例えば、１×１０２０［ａｔｏｍｓ／ｃｍ３］）以下とすると良い。中間絶縁膜７ｂの膜厚を考慮した場合には、炭素の面密度を所定の面密度（例えば、２×１０１３［ａｔｏｍｓ／ｃｍ２］）以下とすると良い。
【００３９】
図１８は、中間絶縁膜としてアルミニウム酸化物膜を適用し、当該アルミニウム酸化物膜を希フッ酸処理したときのエッチング量と熱処理温度との関係を示している。この図１８に示すように、アルミニウム酸化物膜の場合、１０００℃以上で熱処理を行うとエッチング量が急激に低下することがわかる。つまり、より高いデンシファイ効果を得るため、熱処理温度は、結晶化温度以上で実施することが望ましく１０００℃以上とすることが好ましい。
【００４０】
尚、酸化性雰囲気の熱処理時の圧力を常圧もしくは高圧で行うと酸化膜厚を厚膜化できる。逆に、低圧の場合には、酸化物中の炭素の脱離効率を高くできる。酸化膜を厚く形成すると炭素濃度の低減効果が大きい。
【００４１】
中間絶縁膜７ｂがアルミニウム酸化物膜のような金属酸化物膜によって形成されている場合には、絶縁膜中における拡散長は短いものの酸化力の強いオゾン（Ｏ３）や酸素ラジカル（Ｏ＊）を酸素原料ガスとしてＣＶＤ法またはＡＬＤ法により中間絶縁膜７ｂを形成することで下層絶縁膜７ａの表面領域の絶縁性を大幅に向上できる。
【００４２】
前述したように、上層絶縁膜７ｃを形成するときには、ジクロロシランガスを用いて成膜している。当該ガスを用いると塩素原子（Ｃｌ）がソースガス中に含まれることになり、この塩素原子が中間絶縁膜７ｂを通じて当該中間絶縁膜７ｂの下層側に侵入する虞もある。しかし、本実施形態では中間絶縁膜７ｂを高温で熱処理しているため、塩素原子の侵入を防ぐことができ、当該塩素原子による悪影響をも防止できる。
【００４３】
周辺回路は、メモリセルトランジスタＴｒｍの制御ゲート電極ＣＧおよびチャネル領域（シリコン基板２）間に正の高電圧（例えば、２０Ｖ−３０Ｖ）を印加することで浮遊ゲート電極ＦＧに電子を注入することができ、逆に、メモリセルトランジスタＴｒｍの制御ゲート電極ＣＧおよびチャネル領域（シリコン基板２）間に負の高電圧を印加することで浮遊ゲート電極ＦＧから電子をシリコン基板２側に放出できる。これによりメモリセルトランジスタＴｒｍのしきい値電圧を調整でき記憶データを変化させることができる。このとき、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間にゲート間絶縁膜７を通じて流れるリーク電流の特性によっては所望のしきい値に調整できないという虞を生じる。
【００４４】
本実施形態では、５ｎｍ以下の膜厚で中間絶縁膜７ｂを成膜し、熱処理温度１０００℃以上で熱処理時間１分以内の短時間で中間絶縁膜７ｂの改質処理を行うことにより中間絶縁膜７ｂの炭素濃度を低減できるため、長時間高温処理によるデバイス特性劣化を防ぎつつ、当該中間絶縁膜７ｂにおけるトラップ電荷量の低減を図ることができ、しかもトラップ電荷が放出しにくくなり、メモリセルトランジスタＴｒｍのしきい値変動に起因するメモリ誤動作を回避することができる。しかも、絶縁破壊耐圧が大幅に向上し、十分なメモリ動作速度を実現することができる。
【００４５】
本実施形態によれば、シリコン基板２上にゲート絶縁膜５を形成し、ゲート絶縁膜５上にシリコン層６を形成し、シリコン層６上に下層絶縁膜７ａとしてシリコン酸化膜を形成し、下層絶縁膜７ａ上に中間絶縁膜７ｂとしてアルミニウム酸化物膜を形成し、中間絶縁膜７ｂを形成した直後に当該中間絶縁膜７ｂの形成温度以上で且つ１０００℃以上の酸素雰囲気中で熱処理を行い、中間絶縁膜７ｂ上に上層絶縁膜７ｃとしてシリコン酸化膜を形成し、その後制御ゲート電極ＣＧを形成している。この工程を適用することで中間絶縁膜７ｂを高密度化することができ、エッチング耐性の向上を図ることができる。しかも、特にシリコン基板２への炭素拡散の抑制を図ることができる。これにより、中間絶縁膜７ｂ中に残留した炭素が素子分離絶縁膜４などを介してアクティブエリアＳａに対する拡散を抑制でき、しきい値電圧のばらつきを抑制することができる。
【００４６】
中間絶縁膜７ｂを構成するアルミニウム酸化物膜が高密度化されるため酸素欠損を補填することができる。また、中間絶縁膜７ｂの誘電率増加、バリヤハイト向上、上層絶縁膜７ｃの形成時の雰囲気によるダメージを抑制できる。
【００４７】
（第２の実施形態）
図１９および図２０は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、電荷蓄積層として電荷トラップ型の絶縁膜を適用したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００４８】
図１９は、図３に代わる断面構造を模式的に示すもので、図２０は、図４に代わる断面構造を模式的に示している。これらの図１９および図２０に示すように、多結晶シリコン層６に代えてシリコン窒化膜１２が電荷トラップ型の絶縁膜として形成されている。
このシリコン窒化膜１２は、隣り合う素子分離絶縁膜４の間に形成されており、シリコン窒化膜１２の側面は素子分離絶縁膜４の上部側面に整合するように形成されている。また、素子分離絶縁膜４の上面とシリコン窒化膜１２の上面とはほぼ面一に形成されている。
【００４９】
ゲート間絶縁膜７に代わりブロック膜１３が形成されている。このブロック膜１３は、金属酸化物（例えばアルミニウム酸化物）膜により形成されている。ブロック絶縁膜１３は、シリコン窒化膜１２に対する蓄積電荷が制御ゲート電極ＣＧ側に放出することを防ぐために設けられている。なお、前述実施形態同様、本実施形態のブロック膜１３も、その厚さを１原子層厚さ以上で且つ５ｎｍ以下とする。
【００５０】
図１９および図２０に示した構造を製造するときには、多結晶シリコン層６の形成工程に代えてシリコン窒化膜１２の形成工程を設け、素子分離絶縁膜４の上部エッチバック処理における上面調整位置をシリコン窒化膜１２の上面位置にほぼ一致させるように形成する。
【００５１】
次に、シリコン窒化膜１２の上面上、素子分離絶縁膜４の上面上に金属酸化物（例えばアルミニウム酸化物（Ａｌ２Ｏ３））によるブロック膜１３を形成する。例えば、アルミニウム酸化物によってブロック膜８を形成する場合は、減圧化学気相成長法によりトリメチルアルミニウム（（ＣＨ３）３Ａｌ）と酸化剤（例えば、Ｏ２、Ｏ３、Ｈ２Ｏ）とを炉内に交互に導入し、６００℃程度以下において反応させると良い。
【００５２】
この後、ブロック膜８を構成する金属酸化物を高温アニールすることで高密度化し、膜中の不純物を抜き酸素欠損を補償する。これらの改質処理は、ブロック膜８の形成温度以上の温度条件にて行うことによってデバイス特性を改善できるが、より高温のデンシファイ用の所定温度もしくは結晶化温度程度以上において行うのが良い。
【００５３】
これらの温度は、ブロック膜８の材料に応じて異なっており例えばアルミナの場合１０００℃程度以上、ハフニア（ＨｆＯ２）の場合８００℃程度以上に設定すると良い。すると、ブロック膜８が高密度化することで、比誘電率、バリヤハイトの増加、エッチャントに対する加工耐性の確保、膜中不純物を放出し難くするという効果を奏する。また、後工程における熱処理および雰囲気によるダメージを受けにくくするなどの効果を奏する。本実施形態によれば、前述実施形態とほぼ同様の効果を奏する。
【００５４】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
【００５５】
ＮＡＮＤ型のフラッシュメモリ装置１を適用したが、ＮＯＲ型でも他の不揮発性半導体記憶装置でも適用できる。半導体基板はシリコン基板２に限られない。
前述実施形態では、制御ゲート電極ＣＧを多結晶シリコンとシリサイド層の積層構造によって形成しているが、ポリゲート、金属ゲートに適用しても良い。第２実施形態では、所謂ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Semiconductor）構造の何れに適用しても良い。
【００５６】
１０００℃以上で熱処理する工程は、中間絶縁膜７ｂの成膜直後に行った実施形態を示したが、中間絶縁膜７ｂを成膜した後であれば何れのタイミングでも良い。
前述実施形態では、酸化性雰囲気に用いる酸化剤として酸素（Ｏ２）を用いたが、酸素以外に、オゾン（Ｏ３）、酸素ラジカル（Ｏ＊）、または水（Ｈ２Ｏ）を用いても良い。酸化剤に酸素、オゾン、酸素ラジカルを用いた場合には、水素原子が含有していないため当該水素原子による悪影響の懸念がなくなる。例えば、水素がゲート絶縁膜５に侵入するとトラップ準位を形成してしまう虞があるためである。他方、水を酸化剤として用いた場合、酸化力の強い大きな改質効果が得られる。
【００５７】
素子分離領域Ｓｂの形成工程を、ゲート電極ＭＧ（多結晶シリコン層６、ゲート間絶縁膜７、制御ゲート電極ＣＧ）の形成工程前に行った実施形態を示したが、当該工程順序は逆でも良い。
【００５８】
下層絶縁膜７ａ、上層絶縁膜７ｃをシリコン酸化膜により形成した実施形態を示したが、これに代えて、シリコン窒化膜により形成しても良い。
下層絶縁膜７ａ、上層絶縁膜７ｃをＣＶＤ法により形成した実施形態を示したが、ＡＬＤ法、熱酸化法、ラジカル酸化法、スパッタリング法などの他の方法を適用しても良い。中間絶縁膜７ｂをＡＬＤ法により形成した実施形態を示したが、ＣＶＤ法などの他の方法で形成しても良い。
【００５９】
中間絶縁膜７ｂとして比誘電率が８程度であるアルミニウム酸化物膜を適用した実施形態を示したが、シリコン窒化膜よりも高い高誘電率絶縁膜であれば何れの絶縁膜を適用しても良い。すなわち、中間絶縁膜７ｂとして、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）等の金属元素を含んだ酸化膜或いは酸窒化物を用いても良い。
【００６０】
具体的には、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜，比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜，比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜，ジルコニウム酸化物（ＺｒＯ２）膜，或いはランタン酸化物（Ｌａ２Ｏ３）膜を用いることができる。また，ハフニウムアルミネート（ＨｆＡｌＯ）膜のような３元型の化合物で形成された絶縁膜や、ハフニウムシリケート（ＨｆＳｉＯ）膜のような金属シリケートで形成された絶縁膜を用いてもよい。
【００６１】
中間絶縁膜７ｂとしてアルミニウム酸化物（Ａｌ２Ｏ３）膜以外の高誘電率絶縁膜であるハフニア（ＨｆＯ２）を適用した場合には８００℃、ハフニウムアルミネート（ＨｆＡｌＯｘ）を適用した場合には、ハフニウム（Ｈｆ）／アルミニウム（Ａｌ）の組成比に応じてデンシファイ温度が決定される。
【００６２】
ゲート間絶縁膜７の成膜前後にラジカル窒化処理によってシリコン窒化膜（下層シリコン窒化膜、上層シリコン窒化膜）を形成しても良い。この場合のゲート間絶縁膜７の積層構造が本発明の一態様における第２層構造に相当する。
電荷蓄積層として前記した高誘電率絶縁膜（例えば、アルミニウム酸化物膜、ハフニウム酸化物膜）を適用しても良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】メモリセル領域内の構造を模式的に示す平面図
【図３】メモリセルの構造を模式的に示す縦断面図（図２のＡ−Ａ線に沿って示す模式的な断面図）
【図４】メモリセルの構造を模式的に示す縦断面図（図２のＢ−Ｂ線に沿って示す模式的な断面図）
【図５】一製造段階について図３に対応して示す縦断面図（その１）
【図６】一製造段階について図３に対応して示す縦断面図（その２）
【図７】一製造段階について図３に対応して示す縦断面図（その３）
【図８】一製造段階について図３に対応して示す縦断面図（その４）
【図９】一製造段階について図３に対応して示す縦断面図（その５）
【図１０】一製造段階について図３に対応して示す縦断面図（その６）
【図１１】一製造段階について図３に対応して示す縦断面図（その７）
【図１２】一製造段階について図３に対応して示す縦断面図（その８）
【図１３】一製造段階について図３に対応して示す縦断面図（その９）
【図１４】一製造段階について図３に対応して示す縦断面図（その１０）
【図１５】一製造段階について図３に対応して示す縦断面図（その１１）
【図１６】所定条件にて熱処理した後のカーボン含有量を示す図
【図１７】熱処理時間に応じたエッチング量の変化を示す図
【図１８】熱処理温度に応じたエッチング量の変化を示す図
【図１９】本発明の第２の実施形態について示す図３相当図
【図２０】図４相当図
【符号の説明】
【００６４】
図面中、６は多結晶シリコン層（電荷蓄積層）、７はゲート間絶縁膜（第２の絶縁膜）、７ｂは中間絶縁膜、１２はシリコン窒化膜（電荷蓄積層）、ＣＧは制御ゲート電極（制御電極）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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