(57)【要約】【課題】撮像画質に悪影響を及ぼすことなくシェーディングの補正を行なうことができるＣＭＯＳ型イメージセンサを提供する。【解決手段】フォトダイオード１１と、フォトダイオードで蓄積された信号電荷を検出するＦＤ部１６とを有する画素１がマトリクス状に配列された画素アレイ部と、画素アレイ部を構成する各画素の信号電荷の蓄積時間が、画素アレイ部を構成する各画素のクロック（Ｈクロック、Ｖクロック）に基づいて算出された時間ｂと所定の時間ａを加算した時間となるタイミング信号を生成するタイミング信号生成器を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
受光量に応じた電気信号を蓄積する光電変換素子と、該光電変換素子で蓄積された電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部を構成する各画素の電気信号の蓄積時間が、前記画素アレイ部を構成する各画素が配された位置に基づいて算出された時間と所定の時間を加算した時間となるタイミング信号を生成するタイミング信号生成器とを備える
固体撮像装置。
【請求項２】
前記タイミング信号生成器は、前記画素アレイ部を構成する各画素が配された位置に基づいて算出された時間だけ、各画素の検出部による電気信号の検出タイミングを遅らせるタイミング信号を生成する
請求項１に記載の固体撮像装置。
【請求項３】
前記タイミング信号生成器は、前記画素アレイ部を構成する各画素が配された位置に基づいて算出された時間だけ、各画素の光電変換素子で蓄積された電気信号をリセットするタイミングを早めるタイミング信号を生成する
請求項１に記載の固体撮像装置。
【請求項４】
前記タイミング信号生成器は、前記画素アレイ部を構成する画素の垂直方向の位置を示す第１のクロックを計数する第１のカウンタと、
前記画素アレイ部を構成する画素の水平方向の位置を示す第２のクロックを計数する第２のカウンタと、
前記画素アレイ部を構成する各画素の電気信号の蓄積時間が、前記第１のカウンタにより計数された第１のクロックまたは前記第２のカウンタにより計数された第２のクロックの少なくとも一方のクロックに基づいて算出された時間と所定の時間を加算した時間となるタイミング信号を生成するタイミング信号生成部とを備える
請求項１、請求項２または請求項３に記載の固体撮像装置。
【請求項５】
受光量に応じた電気信号を蓄積する光電変換素子と、該光電変換素子で蓄積された電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部に入射光を導く光学系と、
前記画素アレイ部を構成する各画素の電気信号の蓄積時間が、前記画素アレイ部を構成する各画素が配された情報に基づいて算出された時間と所定の時間を加算した時間となるタイミング信号を生成するタイミング信号生成器とを備える
カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及びカメラに関する。詳しくは、撮像画像のシェーディングを補正することができる固体撮像装置及びこうした固体撮像装置を利用したカメラに係るものである。
【背景技術】
【０００２】
ＣＭＯＳ型イメージセンサ等の固体撮像装置は、近年、携帯電話等の各種携帯端末機器に搭載される撮像装置や、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像装置の画像入力装置として広く用いられている（例えば、特許文献１参照。）。
【０００３】
図６はＣＭＯＳ型イメージセンサを説明するための模式図である。ＣＭＯＳ型イメージセンサは、光電変換素子を有する多数の画素２０１がマトリクス状に配列された画素アレイ部２０２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路２０３とを有する。また、画素アレイ部からの信号を１行ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理、ＡＧＣ処理、アナログデジタル変換処理等）を行なうカラム信号処理部２０４を有する。更に、カラム信号処理部の信号を１つずつ選択して水平信号線２０５に導く水平走査回路２０６と、水平信号線からの信号を意図した出力形態にデータ変換を行なう信号処理部２０７を有する。また、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ２０８を有する。なお、ＣＤＳ処理とは、画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理であり、ＡＤＣ処理とは、オートゲインコントロール処理を意味している。
【０００４】
ここで、画素アレイ部の各画素２０１は、図７で示す様に、光電変換素子（例えば、フォトダイオード）１０１に加えて、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４及び選択トランジスタ１０５を有する回路構成となっている。なお、ここでは、これらトランジスタ１０２〜１０５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。
【０００５】
転送トランジスタ１０２は、フォトダイオード１０１のカソード電極とＦＤ（フローティングディヒュージョン）部１０６との間に接続され、転送ゲートパルスＴＧが与えられる転送制御線１１１にゲート電極が接続されている。リセットトランジスタ１０３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１０６にソース電極が、リセットパルスＲＳが与えられるリセット制御線１１２にゲート電極がそれぞれ接続されている。
【０００６】
増幅トランジスタ１０４は、ＦＤ部１０６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ１０５のドレイン電極にソース電極がそれぞれ接続されている。選択トランジスタ１０５は、選択パルスＳＥＬが与えられる選択制御線１１３にゲート電極が接続され、垂直信号線２１６にソース電極がそれぞれ接続されている。なお、垂直信号線は同垂直信号線に定電流を供給する定電流源２１７と接続されると共に、カラム信号処理部とも接続されている。
【０００７】
図８は、増幅トランジスタ１０４及び選択トランジスタ１０５を除く画素部分の断面構造を示す模式図である。
【０００８】
ｐ型基板１３１の表層部にｎ型拡散領域１３２，１３３，１３４が形成されている。また、ｐ型基板１３１の上には、ｎ型拡散領域１３２とｎ型拡散領域１３３との間の上方にゲート電極１３５が形成されている。更に、ｎ型拡散領域１３３とｎ型拡散領域１３４との間の上方にゲート電極１３６が、それぞれ図示しないゲート酸化膜（ＳｉＯ２）を介して形成されている。
【０００９】
図７との対応関係において、フォトダイオード１０１は、ｐ型基板１３１とｎ型拡散領域１３２とのｐｎ接合によって形成されている。転送トランジスタ１０２は、ｎ型拡散領域１３２及びｎ型拡散領域１３３とその間のゲート電極１３５とによって形成されている。リセットトランジスタ１０３は、ｎ型拡散領域１３３及びｎ型拡散領域１３４とその間のゲート電極１３６とによって形成されている。
【００１０】
ｎ型拡散領域１３３はＦＤ部１０６となり、増幅トランジスタ１０４のゲート電極と電気的に接続される。リセットトランジスタ１０３のドレイン領域となるｎ型拡散領域１３４には電源電位Ｖｄｄが与えられる。そして、フォトダイオード１０１を除くｐ型基板１３１の上面には、遮光層１３７によって覆われている。
【００１１】
次に、図９の波形図を用いて画素２０１の回路動作について説明する。なお、図９中符号φＲＳｘは第ｘ行目のリセットパルスを示し、図９中符号φＴＧｘは第ｘ行目の転送パルスを示し、図９中符号φＳＥＬｘは第ｘ行目の選択パルスを示している。また、図９中符号Ａはリセット動作期間を示し、図９中符号Ｂは蓄積動作期間を示し、図９中符号Ｃは転送動作期間を示し、図９中符号Ｄは読み出し動作期間を示している。
【００１２】
第ｎ行目の画素では、先ず、時刻ｔ３１からｔ３２の間、リセットトランジスタ１０３に印加されるリセットパルスＲＳｎと転送トランジスタ１０２に印加される転送パルスＴＧｎをハイレベル（Ｈレベル）とする。その結果、第ｎ行目の画素のフォトダイオード１０１とＦＤ部１０６に蓄積されている不用電荷が除去される（リセット動作）。
【００１３】
次に、時刻ｔ３２において、リセットトランジスタ１０３に印加されるＲＳｎと転送トランジスタ１０２に印加される転送パルスＴＧｎをローレベル（Ｌレベル）とする。その結果、第ｎ行目の画素のフォトダイオード１０１で光電変換された信号電荷の蓄積を開始する（蓄積動作）。
【００１４】
続いて、時刻ｔ３４において、転送トランジスタ１０２に印加される転送パルスＴＧｎをＨレベルとし、フォトダイオード１０１からＦＤ部１０６への信号電荷の転送動作を開始する。更に、時刻ｔ３５において、転送パルスＴＧｎをＬレベルとし、フォトダイオード１０１からＦＤ部１０６への信号電荷の転送動作を終了する（転送動作）。なお、時刻ｔ３２から時刻ｔ３５までが第ｎ行目の画素の信号電荷の蓄積時間となる。
【００１５】
第ｎ行目の画素の転送動作が終了した後に、選択トランジスタ１０５に印加される選択パルスＳＥＬｎをＨレベルとすることにより、ＦＤ部１０６で保持した信号電荷が電圧に変換されて出力されることとなる（読み出し動作）。
【００１６】
第（ｎ＋１）行目の画素では、第ｎ行目の画素とは別のタイミングでリセット動作、蓄積動作、転送動作及び読み出し動作が行なわれる。
具体的には、時刻ｔ３２からｔ３３の間、リセットトランジスタ１０３に印加されるＲＳ（ｎ＋１）と転送トランジスタ１０２に印加される転送パルスＴＧ（ｎ＋１）をＨレベルとする。その結果、第（ｎ＋１）行目の画素のフォトダイオード１０１とＦＤ部１０６に蓄積されている不用電荷が除去される。
【００１７】
次に、時刻ｔ３３において、リセットトランジスタ１０３に印加されるＲＳ（ｎ＋１）と転送トランジスタ１０２に印加される転送パルスＴＧ（ｎ＋１）をＬレベルとする。その結果、第（ｎ＋１）行目の画素のフォトダイオード１０１で光電変換された信号電荷の蓄積を開始する。
【００１８】
続いて、時刻ｔ３５において、転送トランジスタ１０２に印加される転送パルスＴＧ（ｎ＋１）をＨレベルとし、フォトダイオード１０１からＦＤ部１０６への信号電荷の転送動作を開始する。更に、時刻ｔ３６において、転送パルスＴＧ（ｎ＋１）をＬレベルとし、フォトダイオード１０１からＦＤ部１０６への信号電荷の転送動作を終了する。なお、時刻ｔ３３から時刻ｔ３６までが第（ｎ＋１）行目の画素の信号電荷の蓄積時間となる。
【００１９】
第（ｎ＋１）行目の画素の転送動作が終了した後に、選択トランジスタ１０５に印加される選択パルスＳＥＬ（ｎ＋１）をＨレベルとすることにより、ＦＤ部１０６で保持した信号電荷が電圧に変換されて出力されることとなる。
【００２０】
なお、従来のＣＭＯＳ型イメージセンサでは、画素の信号電荷の蓄積時間は、どの行に属する画素も同じ時間である。例えば、第ｎ行目の画素の信号電荷の蓄積時間である時刻ｔ３２から時刻ｔ３５までの時間と、第（ｎ＋１）行目の画素の信号電荷の蓄積時間である時刻ｔ３３から時刻ｔ３６までの時間は同じ時間である。
【００２１】
ところで、ＣＭＯＳ型イメージセンサ等の固体撮像装置を利用したカメラシステムでは、固体撮像装置の画素アレイ部（受光領域）の周辺部では光学系からの入射光が固体撮像装置に垂直に入射せず、所定の角度を持って入射することとなる。そのために、固体撮像装置の画素アレイ部（受光領域）の中央部と比較すると、固体撮像装置の画素アレイ部（受光領域）の周辺部の感度が劣ってしまうシェーディングが生じてしまう。
【００２２】
こうしたシェーディングに対応して、各画素から得られた出力信号をデジタルデータに変換した後に演算することによって補正する方法が提案されている（例えば、特許文献２参照。）。
【００２３】
【特許文献１】特開平１０−１２６６９７号公報
【特許文献２】特開平９−６９９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、特許文献２に記載のシェーディングの補正方法では、デジタルデータを演算することにより丸め誤差が発生したり、掛け算等の演算によってノイズ自体も増大したりする。そのため、シェーディングの補正は行なわれるものの、その反面、撮像画質に悪影響を及ぼす可能があった。
【００２５】
本発明は以上の点に鑑みて創案されたものであって、撮像画質に悪影響を及ぼすことなくシェーディングの補正を行なうことができる固体撮像装置及びカメラを提供することを目的とするものである。
【課題を解決するための手段】
【００２６】
上記の目的を達成するために、本発明に係る固体撮像装置は、受光量に応じた電気信号を蓄積する光電変換素子と、該光電変換素子で蓄積された電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部を構成する各画素の電気信号の蓄積時間が、前記画素アレイ部を構成する各画素が配された位置に基づいて算出された時間と所定の時間を加算した時間となるタイミング信号を生成するタイミング信号生成器とを備える。
【００２７】
ここで、タイミング信号生成器により画素アレイ部を構成する各画素の電気信号の蓄積時間が、画素アレイ部を構成する各画素が配された位置に基づいて算出された時間と所定の時間を加算した時間となるタイミング信号を生成することによって、画素が配された位置に応じて電気信号の蓄積時間を変化させることができる。そのため、集光効率の悪い画素について蓄積時間を増加させることができ、シェーディングの補正を行なうことができる。
【００２８】
また、上記の目的を達成するために、本発明に係るカメラは、受光量に応じた電気信号を蓄積する光電変換素子と、該光電変換素子で蓄積された電気信号を検出する検出部とを有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部に入射光を導く光学系と、前記画素アレイ部を構成する各画素の電気信号の蓄積時間が、前記画素アレイ部を構成する各画素が配された情報に基づいて算出された時間と所定の時間を加算した時間となるタイミング信号を生成するタイミング信号生成器とを備える。
【００２９】
ここで、タイミング信号生成器により画素アレイ部を構成する各画素の電気信号の蓄積時間が、画素アレイ部を構成する各画素が配された位置に基づいて算出された時間と所定の時間を加算した時間となるタイミング信号を生成することによって、画素が配された位置に応じて電気信号の蓄積時間を変化させることができる。そのため、集光効率の悪い画素について蓄積時間を増加させることができ、シェーディングの補正を行なうことができる。
【発明の効果】
【００３０】
本発明の固体撮像装置及びカメラでは、撮像画質に悪影響を及ぼすことなくシェーディングの補正を行なうことができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した固体撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図である。ここで示すＣＭＯＳ型イメージセンサは、光電変換素子を有する多数の画素１がマトリクス状に配列された画素アレイ部２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路３とを有する。また、画素アレイ部からの信号を１行分ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理、ＡＧＣ処理、アナログデジタル変換処理等）を行なうカラム信号処理部４を有する。更に、カラム信号処理の信号を１つずつ選択して水平信号線５に導く水平走査回路６と、水平信号線の信号を意図した出力形態にデータ変換を行なうデータ信号処理部７を有する。また、基準クロックに基づいて各部の動作に必要な各種パルスを供給するタイミングジェネレータ８を有する。なお、タイミングジェネレータはタイミング信号生成器の一例である。
【００３２】
ここで、画素アレイ部の各画素１（１ｎ〜１（ｎ＋２））は、図２で示す様に、光電変換素子（例えばフォトダイオード）１１（１１ｎ〜１１（ｎ＋２））、転送トランジスタ１２（１２ｎ〜１２（ｎ＋２））を有する。また、リセットトランジスタ１３（１３ｎ〜１３（ｎ＋２））、増幅トランジスタ１４（１４ｎ〜１４（ｎ＋２））及び選択トランジスタ１５（１５ｎ〜１５（ｎ＋２））を有する。なお、本実施例では、これらトランジスタ１２〜１５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。また、符号ｎは第ｎ行目の画素であることを示し、符号（ｎ＋１）は第（ｎ＋１）行目の画素であることを示し、符号（ｎ＋２）は第（ｎ＋２）行目の画素であることを示している。
【００３３】
転送トランジスタ１２は、フォトダイオード１１のカソード電極とＦＤ部１６（１６ｎ〜１６（ｎ＋２））との間に接続され、転送ゲートパルスＴＧが与えられる転送制御線２１（２１ｎ〜２１（ｎ＋２））にゲート電極が接続されている。
【００３４】
リセットトランジスタ１３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１６にソース電極が、リセットパルスＲＳが与えられるリセット制御線２２（２２ｎ〜２２（ｎ＋２））にゲート電極がそれぞれ接続されている。なお、ＦＤ部１６は検出部の一例である。
【００３５】
増幅トランジスタ１４は、ＦＤ部１６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ１５のドレイン電極にソース電極がそれぞれ接続されている。選択トランジスタ１５は、選択パルスＳＥＬが与えられる選択制御線２３（２３ｎ〜２３（ｎ＋２））にゲート電極が接続され、垂直信号線２６にソース電極がそれぞれ接続されている。また、垂直信号線２６は同垂直信号線に定電流を供給する定電流源２７と接続されると共に、カラム信号処理部とも接続されている。
【００３６】
タイミングジェネレータ８は、図３で示す様に、画素アレイ部を構成する画素の垂直方向の位置を示すＨクロックを計数するＨカウンタ３０と、画素アレイ部を構成する画素の水平方向の位置を示すＶクロックを計数するＶカウンタ３１を有する。なお、Ｈカウンタは第１のカウンタの一例であり、Ｖカウンタは第２のカウンタの一例である。
【００３７】
また、Ｈカウンタ３０により計数されたＨクロックから以下の（式１）を用いてＨ加算量を算出すると共に、Ｖカウンタ３１により計数されたＶクロックから以下の（式２）を用いてＶ加算量を算出する加算量演算部３２を有する。
【００３８】
Ｈ加算量＝｜（ＨＭＡＸ／２）−Ｈクロック｜×Ｈシェーディング補正計数  ：（式１）
Ｖ加算量＝｜（ＶＭＡＸ／２）−Ｖクロック｜×Ｖシェーディング補正計数  ：（式２）
【００３９】
ここで、（式１）中のＨＭＡＸはＨカウンタの最大値を示しており、｜（ＨＭＡＸ／２）−Ｈクロック｜は画素の垂直方向における中心位置からのズレを示している。従って、加算量演算部３２により算出されるＨ加算量は、画素の垂直方向における中心位置からのズレ量にＨシェーディング補正計数（定数）を乗じたものとなる。
【００４０】
同様に、（式２）中のＶＭＡＸはＶカウンタの最大値を示しており、|（ＶＭＡＸ／２）−Ｖクロック|は画素の水平方向における中心位置からのズレを示している。従って、加算量演算部３２により算出されるＶ加算量は、画素の水平方向における中心位置からのズレ量にＶシェーディング補正計数（定数）を乗じたものとなる。
【００４１】
また、タイミングジェネレータ８は、加算量演算部３２により算出されたＨ加算量及びＶ加算量からタイミング信号を生成するタイミング信号生成部３３を有する。
【００４２】
具体的には、図４（ａ）で示す様に、タイミング信号生成部３３は、図４（ａ）中符合ａで示す所定の時間（一定時間）に図４（ａ）中符合ｂで示す加算量（Ｈ加算量、Ｖ加算量）を加算した時間（ａ＋ｂ）を画素の電気信号の蓄積時間として算出する。
そして、画素の電気信号の蓄積を開始する転送パルスＴＧがＬレベルとなったタイミングから、算出した蓄積時間（ａ＋ｂ）だけ経過後に、フォトダイオード１１からＦＤ部１６への信号電荷の転送動作を終了する転送パルスＴＧをＬレベルとするタイミング信号を生成する。
【００４３】
ここで、本実施例では、上記した（式１）や（式２）を用いて加算量を算出する場合を例に挙げて説明を行なっているが、画素が配された位置に応じた加算量を算出することができ、シェーディングの補正ができるのであれば、その他の方法で算出しても良い。例えば、画素アレイ部の中心地点からの距離に応じて均一にシェーディングの補正を行なう場合であれば、以下の（式３）を用いて加算量を算出しても良い。
【００４４】
（式３）
2010062965.tif 000003
【００４５】
また、本実施例では、所定の時間ａに加算量ｂを加算した時間を画素の電気信号の蓄積時間とすべく、加算量分だけ転送動作を遅延させることができるタイミング信号を生成する場合を例に挙げて説明を行なっている。しかし、シェーディングの補正を行なうためには、所定の時間ａに加算量ｂを加算した時間を画素の電気信号の蓄積時間とすることができれば充分であり、必ずしも加算量分だけ転送動作を遅延させる必要は無い。従って、図４（ｂ）で示す様に、加算量分だけ蓄積動作の開始タイミングを早めても良い。
【００４６】
但し、加算量分だけ蓄積動作の開始タイミングを早めた場合には、同タイミングでリセットされる画素数が増大し、リセット時に多くの不用電荷が除去されることに起因して、ＣＭＯＳ型イメージセンサの基板電圧が変動してしまう恐れがある。なお、基板電圧が変動すると、撮像画像にノイズが生じる原因となってしまう。
従って、撮像画像のノイズの低減を図りつつシェーディングの補正を行なうためには、加算量分だけ転送動作を遅延させる方が好ましい。なお、加算量分だけ転送動作を遅延させた場合には、同タイミングでフォトダイオード１１からＦＤ部１６に転送される画素数が増大するものの、リセット動作時に除去される不用電荷量と比べると、転送動作時に転送される信号電荷量は極めて少ない。従って、加算量分だけ転送動作を遅延させたとしても、加算量分だけ蓄積動作の開始タイミングを早める場合と比べると、基板電圧の変動量は極めて小さいと考えられる。
【００４７】
以下、上記の様に構成されたＣＭＯＳ型イメージセンサの動作について、図５を参照しながら説明する。また、以下では、説明の便宜のために、行単位で画素の信号電荷の蓄積時間を異ならせる場合、即ち、Ｈ加算量のみを考慮し、Ｖ加算量は考慮しない場合を例に挙げて説明を行う。更に、以下ではＨＭＡＸが２ｎであり、Ｈシェーディング補正計数がｋであるとして説明を行う。なお、図５中符合φＲＳｘは第ｘ行目のリセットパルスを示し、図５中符号φＴＧｘは第ｘ行目の転送パルスを示し、図５中符号φＳＥＬｘは第ｘ行目の選択パルスを示している。また、図５中符号Ａはリセット動作期間を示し、図５中符号Ｂは蓄積動作期間を示し、図５中符号Ｃは転送動作期間を示し、図５中符号Ｄは読み出し動作期間を示している。
【００４８】
第ｎ行目の画素では、先ず、時刻ｔ１から時刻ｔ２の間、リセットトランジスタ１３ｎに印加されるリセットパルスＲＳｎと転送トランジスタ１２ｎに印加される転送パルスＴＧｎをＨレベルとする。その結果、第ｎ行目の画素のフォトダイオード１１ｎとＦＤ部１６ｎに蓄積されている不用電荷が除去される（リセット動作）。
【００４９】
次に、時刻ｔ２において、リセットトランジスタ１３ｎに印加されるリセットパルスＲＳｎと転送トランジスタ１２ｎに印加される転送パルスＴＧｎをＬレベルとする。その結果、第ｎ行目の画素のフォトダイオード１１ｎで光電変換された信号電荷の蓄積を開始する（蓄積動作）。
【００５０】
続いて、時刻ｔ５において、転送トランジスタ１２ｎに印加される転送パルスＴＧｎをＨレベルとし、フォトダイオード１１ｎからＦＤ部１６ｎへの信号電荷の転送動作を開始する。
【００５１】
ここで、第ｎ行目の画素の場合には、加算量演算部３２が算出するＨ加算量は（式１）から、｜（２ｎ／２）−ｎ｜×ｋ＝０となる。そのためタイミング信号生成部３３は、（ａ＋０）＝ａを第ｎ行目の画素の電気信号の蓄積時間として算出する。そして、タイミング信号生成部３３は、転送パルスＴＧｎがＬレベルとなった時刻ｔ２からａだけ経過した時刻ｔ６に転送パルスＴＧｎをＬレベルとするタイミング信号を生成する。そして、こうしたタイミング信号が印加されることによって、フォトダイオード１１ｎからＦＤ部１６ｎへの信号電荷の転送動作が終了する（転送動作）。なお、時刻ｔ２から時刻ｔ６までが第ｎ行目の画素の信号電荷の蓄積時間となる。
【００５２】
第ｎ行目の画素の転送動作が終了した後に、選択トランジスタ１５ｎに印加される選択パルスＳＥＬｎをＨレベルとすることにより、ＦＤ部１６ｎで保持した信号電荷が電圧に変換されて出力されることとなる（読み出し動作）。
【００５３】
一方、第（ｎ＋１）行目の画素では、時刻ｔ２から時刻ｔ３の間、リセットトランジスタ１３（ｎ＋１）に印加されるリセットパルスＲＳ（ｎ＋１）と転送トランジスタ１２（ｎ＋１）に印加される転送パルスＴＧ（ｎ＋１）をＨレベルとする。その結果、第（ｎ＋１）行目の画素のフォトダイオード１１（ｎ＋１）とＦＤ部１６（ｎ＋１）に蓄積されている不用電荷が除去される。
【００５４】
次に、時刻ｔ３において、リセットトランジスタ１３（ｎ＋１）に印加されるリセットパルスＲＳ（ｎ＋１）と転送トランジスタ１２（ｎ＋１）に印加される転送パルスＴＧ（ｎ＋１）をＬレベルとする。その結果、第（ｎ＋１）行目の画素のフォトダイオード１１（ｎ＋１）で光電変換された信号電荷の蓄積を開始する。
【００５５】
続いて、時刻ｔ７において、転送トランジスタ１２（ｎ＋１）に印加される転送パルスＴＧ（ｎ＋１）をＨレベルとし、フォトダイオード１１（ｎ＋１）からＦＤ部１６（ｎ＋１）への信号電荷の転送動作を開始する。
【００５６】
ここで、第（ｎ＋１）行目の画素の場合には、加算量演算部３２が算出するＨ加算量は（式１）から、｜（２ｎ／２）−（ｎ＋１）｜×ｋ＝ｋとなる。そのためタイミング信号生成部３３は、（ａ＋ｋ）を第（ｎ＋１）行目の画素の電気信号の蓄積時間として算出する。そして、タイミング信号生成部３３は、転送パルスＴＧ（ｎ＋１）がＬレベルとなった時刻ｔ３から（ａ＋ｋ）だけ経過した時刻ｔ８に転送パルスＴＧ（ｎ＋１）をＬレベルとするタイミング信号を生成する。そして、こうしたタイミング信号が印加されることによって、フォトダイオード１１（ｎ＋１）からＦＤ部１６（ｎ＋１）への信号電荷の転送動作が終了する。なお、時刻ｔ３から時刻ｔ８までが第（ｎ＋１）行目の画素の信号電荷の蓄積時間となる。
【００５７】
第（ｎ＋１）行目の画素の転送動作が終了した後に、選択トランジスタ１５（ｎ＋１）に印加される選択パルスＳＥＬ（ｎ＋１）をＨレベルとすることにより、ＦＤ部１６（ｎ＋１）で保持した信号電荷が電圧に変換されて出力されることとなる。
【００５８】
また、第（ｎ＋２）行目の画素では、時刻ｔ３から時刻ｔ４の間、リセットトランジスタ１３（ｎ＋２）に印加されるリセットパルスＲＳ（ｎ＋２）と転送トランジスタ１２（ｎ＋２）に印加される転送パルスＴＧ（ｎ＋２）をＨレベルとする。その結果、第（ｎ＋２）行目の画素のフォトダイオード１１（ｎ＋２）とＦＤ部１６（ｎ＋２）に蓄積されている不用電荷が除去される。
【００５９】
次に、時刻ｔ４において、リセットトランジスタ１３（ｎ＋２）に印加されるリセットパルスＲＳ（ｎ＋２）と転送トランジスタ１２（ｎ＋２）に印加される転送パルスＴＧ（ｎ＋２）をＬレベルとする。その結果、第（ｎ＋２）行目の画素のフォトダイオード１１（ｎ＋２）で光電変換された信号電荷の蓄積を開始する。
【００６０】
続いて、時刻ｔ９において、転送トランジスタ１２（ｎ＋２）に印加される転送パルスＴＧ（ｎ＋２）をＨレベルとし、フォトダイオード１１（ｎ＋２）からＦＤ部１６（ｎ＋２）への信号電荷の転送動作を開始する。
【００６１】
ここで、第（ｎ＋２）行目の画素の場合には、加算量演算部３２が算出するＨ加算量は（式１）から、｜（２ｎ／２）−（ｎ＋２）｜×ｋ＝２ｋとなる。そのためタイミング新合生成部３３は、（ａ＋２ｋ）を第（ｎ＋２）行目の画素の電気信号の蓄積時間として算出する。そして、タイミング信号生成部３３は、転送パルスＴＧ（ｎ＋２）がＬレベルとなった時刻ｔ４から（ａ＋２ｋ）だけ経過した時刻ｔ１０に転送パルスＴＧ（ｎ＋２）をＬレベルとするタイミング信号を生成する。そして、こうしたタイミング信号が印加されることによって、フォトダイオード１１（ｎ＋２）からＦＤ部１６（ｎ＋２）への信号電荷の転送動作が終了する。なお、時刻ｔ４から時刻ｔ１０までが第（ｎ＋２）行目の画素の信号電荷の蓄積時間となる。
【００６２】
ここで、上記では、説明の便宜のためにＨ加算量のみを考慮してシェーディングの補正を行なう場合を例に挙げて説明を行っているが、Ｖ加算量をも考慮することによって、より充分にシェーディングの補正を行なうことができる。
【００６３】
本発明のＣＭＯＳ型イメージセンサでは、画素アレイ部を構成する各画素の位置を示すクロック（Ｈクロック、Ｖクロック）に基づいて加算量を算出することで、集光効率の悪い画素アレイ部の周辺部に位置する画素の電気信号の蓄積時間を加算することができる。そして、画素アレイ部の周辺部に位置する画素の電気信号の蓄積時間を加算することができるために、シェーディングの補正を行なうことが可能となる。
【００６４】
また、画素アレイ部の周辺部に位置する画素の電気信号の蓄積時間を加算することで、画素アレイ部全体で集光効率の均一化を図ることができるために、ダイナミックレンジを確保しながらシェーディングの補正を行なうことができる。
即ち、シェーディングの補正を行なうために、画素アレイ部の周辺部に位置する画素の出力信号に対してゲインをかける技術が提案されている。しかし、ゲインをかけて出力信号を増幅したとしても、元来の電気信号が少ないために、ダイナミックレンジを充分に確保することができなかった。それに対して、本発明のＣＭＯＳ型イメージセンサでは、画素アレイ部全体で集光効率の均一化を図ることができるために、ダイナミックレンジを確保しながらシェーディングの補正を行なうことができる。
【００６５】
また、本発明のＣＭＯＳ型イメージセンサでは、充分な集光効率が得られる領域（画素アレイ部の中央部）に位置する画素の電気信号の蓄積時間を減じることなく、集光効率の悪い領域（画素アレイ部の周辺部）に位置する画素の電気信号の蓄積時間を増加している。このことは、充分な集光効率が得られる領域に位置する画素の電気信号量を減らすことなく、画素アレイ部全体での集光効率の均一化を図ることができることを意味する。
【００６６】
なお、充分な集光効率が得られる領域（画素アレイ部の中央部）に位置する画素の電気信号の蓄積時間を減じることで、画素アレイ部全体での集光効率の均一化を図ることもできる。しかしながら、充分な集光効率が得られる領域（画素アレイ部の中央部）に位置する画素の電気信号の蓄積時間を減じた場合には、画素アレイ部全体での集光効率の均一化を図ることができたとしても、得られる電気信号量が減少してしまうこととなる。そして、電気信号量が減少すると、ダイナミックレンジを充分に確保することができなくなってしまう。従って、ダイナミックレンジを充分に確保しながら画素アレイ部全体での集光効率の均一化を図るためには、集光効率が悪い領域（画素アレイ部の周辺部）に位置する画素の電気信号の蓄積時間を増加することが重要となる。
【００６７】
こうした点を考慮すると、画素アレイ部全体でシャッタ動作を行なうメカシャッタ（グローバルシャッタ）を採用したＣＭＯＳ型イメージセンサにおいては、本発明の適用は困難であり、ローリングシャッタを採用した場合に限られる。
即ち、画素アレイ部全体でシャッタ動作を行なうメカシャッタで画素アレイ部全体の集光効率の均一化を図るためには、充分な集光効率が得られる領域に位置する画素の電気信号の蓄積時間を減じる必要があり、ダイナミックレンジの確保が困難になるからである。一方、画素毎若しくはライン毎にシャッタ動作を行なうことができるローリングシャッタを採用したＣＭＯＳ型イメージセンサでは、画素アレイ部全体の集光効率の均一化を図るべく、集光効率が悪い領域に位置する画素の電気信号の蓄積時間を増加することができる。
【００６８】
また、本発明のＣＭＯＳ型イメージセンサは、シェーディングの補正のための特殊回路等を必要とせず、既存技術の回路規模に画素の電気信号の蓄積時間の調整用の演算器等の追加程度で実現することができるために、極めて容易に実現することができる。
【００６９】
更に、本発明のＣＭＯＳ型イメージセンサでは、カウンタ（Ｈカウンタ、Ｖカウンタ）のクロック（Ｈクロック、Ｖクロック）を用いて加算量を算出するために、シェーディングの補正量を記憶する記憶素子等は一切不要である。
【図面の簡単な説明】
【００７０】
【図１】本発明を適用した固体撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図である。
【図２】画素アレイ部を説明するための模式図である。
【図３】タイミングジェネレータの構成を説明するための模式図である。
【図４】画素の電気信号の蓄積時間の調整を説明するための模式図である。
【図５】本発明のＣＭＯＳ型イメージセンサの動作を説明するための模式図である。
【図６】ＣＭＯＳ型イメージセンサを説明するための模式図である。
【図７】画素アレイ部を説明するための模式図である。
【図８】画素部分の断面構造を示す模式図である。
【図９】画素の回路動作を説明するための波形図である。
【符号の説明】
【００７１】
１    画素
２    画素アレイ部
３    垂直走査回路
４    カラム信号処理部
５    水平信号線
６    水平走査回路
７    データ信号処理部
８    タイミングジェネレータ
１１    フォトダイオード
１２    転送トランジスタ
１３    リセットトランジスタ
１４    増幅トランジスタ
１５    選択トランジスタ
１６    ＦＤ部
２１    転送制御線
２２    リセット制御線
２３    選択制御線
２６    垂直信号線
２７    定電流源
３０    Ｈカウンタ
３１    Ｖカウンタ
３２    加算量演算部
３３    タイミング信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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