(57)【要約】【課題】工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。【解決手段】浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する工程と、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成された第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２２に転換する工程と、を具備する。【選択図】図６
2010027927.tif 000002
【特許請求の範囲】
【請求項１】
積層された浮遊ゲート電極と制御ゲート電極とを有し、直列接続された複数のセルトランジスタと、前記セルトランジスタの両側に配置された選択ゲートトランジスタとを有するメモリセルが配列されたメモリセルアレイを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に、前記セルトランジスタの前記浮遊ゲートと前記制御ゲート電極、および前記選択ゲートトランジスタのゲート電極を形成し、前記制御ゲート電極上および前記ゲート電極上に、導電層を介してキャップ層を形成する工程と、
前記浮遊ゲート電極から前記キャップ層まで、および前記ゲート電極から前記キャップ層までをマスクとして、前記半導体基板の上方から、前記メモリセルアレイ領域に不純物を自己整合的にイオン注入し、前記浮遊ゲート電極、および前記ゲート電極をそれぞれ挟むように第１不純物拡散層を形成する工程と、
前記浮遊ゲート電極から前記キャップ層、および前記ゲート電極から前記キャップ層をマスクとして、前記半導体基板の斜め上方から、前記ゲート電極を挟むように形成された前記第１不純物拡散層のうち、前記セルトランジスタと反対側に形成された前記第１不純物拡散層に前記不純物を選択的にイオン注入し、選択的にイオン注入された前記第１不純物拡散層を、前記不純物の濃度が前記第１不純物拡散層より高い第２不純物拡散層に転換する工程と、
注入された前記不純物を電気的に活性化する処理を施す工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記斜め上方からのイオン注入角度は、前記半導体基板から前記制御ゲート電極上の前記キャップ層の上面までの高さと、隣接する前記浮遊ゲート電極間の距離とに応じて、隣接する前記浮遊ゲート電極間の前記半導体基板がイオン注入されない影領域に入る第１角度と、前記半導体基板から前記ゲート電極上の前記キャップ層の上面までの高さと、隣接する前記ゲート電極間の距離とに応じて、隣接する前記ゲート電極間の前記半導体基板がイオン注入されない影領域に入る第２角度との間にあることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記斜め上方からのイオン注入角度は、前記半導体基板から前記浮遊ゲート電極の上面までの高さと、隣接する前記浮遊ゲート電極間の距離とに応じて、前記浮遊ゲート電極がイオン注入されない影領域に入る第３角度より大きいことを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記不純物は、前記半導体基板と反対導電型の第１不純物と、前記半導体基板と同じ導電型の第２不純物を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記浮遊ゲート電極から前記キャップ層、および前記ゲート電極から前記キャップ層をマスクとして、前記半導体基板の斜め上方から、前記第２不純物拡散層に前記半導体基板と同じ導電型の第３不純物を選択的にイオン注入し、前記第２不純物拡散層の下に第３不純物拡散層を形成する工程を更に具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、浮遊ゲートと制御ゲートが積層され電気的に書き換え可能なメモリセルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ：Electrically Erasable and Programmable Read only Memory）が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された不揮発性半導体装置の製造方法は、ゲート先作りプロセスにより浮遊ゲートと制御ゲートが積層されたセルトランジスタと選択ゲートトランジスタを有するＮＡＮＤセルユニットを形成し、選択的イオン注入を行ない選択ゲートトランジスタのチャネル領域となる第２導電型層を形成、ビット線コンタクト位置及びソース線コンタクト位置の開口側壁に露出した選択ゲート線を絶縁膜で覆った状態でイオン注入を行ない、ビット線コンタクト及びソース線コンタクト用の第１導電型拡散層を形成している。
【０００４】
セルトランジスタと選択ゲートトランジスタとを有するメモリセルを備えた不揮発性半導体記憶装置では、選択ゲートトランジスタの不純物拡散層の不純物濃度が、浮遊ゲートを挟むように設けられる不純物拡散層の不純物濃度より高く設定されている。
【０００５】
従来、セルトランジスタの浮遊ゲートを挟むように設けられる不純物拡散層を浮遊ゲートと制御ゲートをマスクとして自己整合的にイオン注入により形成し、セルトランジスタをレジスト膜で覆ってから、選択ゲートトランジスタの不純物拡散層を追加イオン注入により形成していた。
【０００６】
そのため、セルトランジスタを覆うレジスト膜を形成するためのリソグラフィ工程、およびレジスト膜を除去する工程が必要なので、製造工程数が増加し、ムダな時間と費用が費やされる問題がある。  
更に、製造工程でのトラブルなどにより、不揮発性半導体記憶装置の特性に影響を及ぼす恐れがある。
【特許文献１】特開２００７−１６５５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の不揮発性半導体記憶装置の製造方法は、積層された浮遊ゲート電極と制御ゲート電極とを有し、直列接続された複数のセルトランジスタと、前記セルトランジスタの両側に配置された選択ゲートトランジスタとを有するメモリセルが配列されたメモリセルアレイを備えた不揮発性半導体記憶装置の製造方法であって、半導体基板に、前記セルトランジスタの前記浮遊ゲートと前記制御ゲート電極、および前記選択ゲートトランジスタのゲート電極を形成し、前記制御ゲート電極上および前記ゲート電極上に、導電層を介してキャップ層を形成する工程と、前記浮遊ゲート電極から前記キャップ層まで、および前記ゲート電極から前記キャップ層までをマスクとして、前記半導体基板の上方から、前記メモリセルアレイ領域に不純物を自己整合的にイオン注入し、前記浮遊ゲート電極、および前記ゲート電極をそれぞれ挟むように第１不純物拡散層を形成する工程と、前記浮遊ゲート電極から前記キャップ層、および前記ゲート電極から前記キャップ層をマスクとして、前記半導体基板の斜め上方から、前記ゲート電極を挟むように形成された前記第１不純物拡散層のうち、前記セルトランジスタと反対側に形成された前記第１不純物拡散層に前記不純物を選択的にイオン注入し、選択的にイオン注入された前記第１不純物拡散層を、前記不純物の濃度が前記第１不純物拡散層より高い第２不純物拡散層に転換する工程と、注入された前記不純物を電気的に活性化する処理を施す工程と、を具備することを特徴としている。
【発明の効果】
【０００９】
本発明によれば、工程数を削減した不揮発性半導体記憶装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
本発明の実施例１に係る不揮発性半導体記憶装置の製造方法について、図１乃至図６を用いて説明する。図１は不揮発性半導体記憶装置を示す図で、図１（ａ）はメモリセルをチャネル幅方向に沿って切断した断面図、図１（ｂ）はメモリセルをチャネル長方向に沿って切断した断面図、図２は不揮発性半導体記憶装置のメモリセルを示す回路図、図３は不揮発性半導体記憶装置のメモリセルを示す平面図、図４乃至図６は不揮発性半導体記憶装置の製造工程を順に示す断面図である。
【００１２】
本実施例の不揮発性半導体記憶装置は、複数のセルトランジスタをそれらのソース、ドレインを隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭである。
【００１３】
始めに、図２および図３を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。  
図２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のセルトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧｎ.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ１.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに接続されて１つのＮＡＮＤ型メモリセルを構成している。
【００１４】
同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。
【００１５】
図３に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、セルトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。
【００１６】
また、選択ゲートトランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）のゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。  
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。
【００１７】
図１に示すように、本実施例の不揮発性半導体記憶装置１０は、半導体基板１１、例えばＰ型シリコン基板（Ｐ型ウェル）の主面に、直列接続された複数のセルトランジスタ１２が形成され、セルトランジスタ１２の両側に選択ゲートトランジスタ１３が形成され、メモリセル１４を具備している。
【００１８】
セルトランジスタ１２は第１絶縁分離層（ＳＴＩ：Shallow Trench Isolation）１５で電気的に分離され、選択ゲートトランジスタ１３は第２絶縁分離層（ＳＴＩ）１６で電気的に分離されている。
【００１９】
第１絶縁分離層１５は、チャネル長方向に沿ったストライプ状で、半導体基板１１から浮遊ゲート電極１８側へ突出した状態に埋め込まれている。  
同様に、第２絶縁分離層１６は、チャネル長方向に沿ったストライプ状で、半導体基板１１から導電膜２４ａ側へ突出した状態に埋め込まれている。
【００２０】
セルトランジスタ１２は、トンネル酸化膜１７と、トンネル酸化膜１７上に形成された浮遊ゲート電極１８と、浮遊ゲート電極１８の上部を覆い、コンフォーマルに形成されたＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜１９と、ＯＮＯ膜１９上に形成された制御ゲート電極２０と、浮遊ゲート電極１８を挟むように形成された第１不純物拡散層２１とを具備している。第１不純物拡散層２１は、隣接するセルトランジスタ１２同士で共用されている。
【００２１】
トンネル酸化膜１７は、例えばオキシナイトライド膜である。浮遊ゲート電極１８は、例えばポリシリコン膜である。制御ゲート電極２０は、例えばポリシリコン膜である。
【００２２】
第１不純物拡散層２１は、半導体基板１１と反対導電型の第１不純物、例えば砒素（Ａｓ）が浅く注入された第１不純物層２２を具備している。第１不純物層２２が、セルトランジスタ１２のソース、ドレインとなる不純物層である。
【００２３】
更に、第１不純物拡散層２１は、第１不純物層２２の下に半導体基板１１と同じ導電型の第２不純物、例えばボロン（Ｂ）が深く注入された第２不純物層２３を具備している。第２不純物層２３は、セルトランジスタ１２のショートチャネル効果を抑制するために設けられている。
【００２４】
選択ゲートトランジスタ１３は、半導体基板１１にトンネル酸化膜１７と同じ材質のゲート絶縁膜を介して形成されたゲート電極２４と、ゲート電極２４をはさむようにセルトランジスタ１２側に形成された第１不純物拡散層２１と、セルトランジスタ１２と反対側に形成された第２不純物拡散層２５とを具備している。
【００２５】
第１不純物拡散層２１は、選択ゲートトランジスタ１３と選択ゲートトランジスタ１３に隣接するセルトランジスタ１２とで共用している。第２不純物拡散層２５は、隣接する選択ゲートトランジスタ１３同士で共用している。
【００２６】
ゲート電極２４は、浮遊ゲート電極１８と同じ材質の導電膜２４ａと、ＯＮＯ膜１９と同じ材質の絶縁膜２４ｂ、制御ゲート電極２０と同じ材質の導電膜２４ｃが積層され、導電膜２４ａに電位を与える配線に接続するために、中央部に導電膜２４ｃおよび絶縁膜２４ｂを貫通し、導電膜２４ａの上部に至る開口を具備している。
【００２７】
第２不純物拡散層２５は、第１不純物（Ａｓ）の濃度が第１不純物層２２より高い第１不純物層２６を具備している。第１不純物層２２および第１不純物層２６が、選択ゲートトランジスタ１３のソース、ドレインとなる不純物層である。  
更に、第２不純物拡散層２５は、第１不純物層２６の下に第２不純物（Ｂ）の濃度が第２不純物層２３より高い第２不純物層２７を有している。第２不純物層２７は、選択ゲートトランジスタ１３のショートチャネル効果を抑制するために設けられている。
【００２８】
更に、第２不純物拡散層２５の下には、半導体基板１１と同じ導電型の第３不純物、例えば第２不純物と同じボロン（Ｂ）が注入された第３不純物拡散層２８が形成されている。第３不純物拡散層２８は、選択ゲートトランジスタ１３のショートチャネル効果を更に抑制するために設けられている。
【００２９】
制御ゲート電極２０およびゲート電極２４上には、ゲート電極の低抵抗化を目的に、導電層２９、例えば導電性ポリシリコンが形成されている。  
導電層２９上に、導電層２９を保護するキャップ層３０、例えばシリコン窒化膜が形成されている。  
制御ゲート電極２０と制御ゲート電極２０上の導電層２９とをまとめて、制御ゲート電極とも呼ばれている。
【００３０】
浮遊ゲート電極１８、制御ゲート電極２０、ゲート電極２４、および導電層２９のチャネル長方向の側壁には、加工ダメージを回復させるなどの目的で熱酸化法によるシリコン酸化膜（図示せず）が形成されている。
【００３１】
次に、不揮発性半導体記憶装置１０の製造方法について、図４乃至図６を用いて説明する。  
図４（ａ）に示すように、周知のプロセスにより、半導体基板１１に、ゲート絶縁膜としてトンネル酸化膜１７と、第１ゲート電極材料膜として、例えばポリシリコン膜３１と、ポリシリコン膜３１上にキャップ絶縁膜として、例えばシリコン窒化膜３２を形成する。
【００３２】
具体的には、Ｐ型シリコン基板（Ｐ型ウエル）１１上に熱酸化法により、例えば厚さ４〜２０ｎｍ程度のシリコン酸化膜を形成する。  
次に、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することによりオキシナイトライド膜に置換する。  
このオキシナイトライド膜が、ゲート絶縁膜として働き、一般に、トンネル酸化膜と称される。
【００３３】
トンネル酸化膜１７上に、ＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜３１、シリコン窒化膜３２およびシリコン酸化膜（図示せず）を順次形成する。  
このポリシリコン膜３１が、浮遊ゲート電極１８およびゲート電極２４の導電膜２４ａとなる第１ゲート電極材料膜である。
【００３４】
次に、図４（ｂ）に示すように、セルトランジスタ１２における第１素子分離領域３３ａに第１の開口を有するマスク材（図示せず）を用いて、キャップ絶縁膜３２、ポリシリコン膜３１、トンネル酸化膜１７をエッチングして浮遊ゲート電極１８を分離形成し、半導体基板１１を所定の深さまでエッチングして第１素子分離溝３４ａを形成する。
【００３５】
同様に、選択ゲートトランジスタ１３における第２素子分離領域３３ｂに第２の開口を有するマスク材（図示せず）を用いて、シリコン窒化膜３２、ポリシリコン膜３１、トンネル酸化膜１７をエッチングして導電膜２４ａを分離形成し、半導体基板１１を所定の深さまでエッチングして第２素子分離溝３４ｂを形成する。
【００３６】
具体的には、ビット線方向に沿ったストライプ状の第１の開口を有するレジスト膜（図示せず）を用いて、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）によりシリコン酸化膜（図示せず）をエッチングし、このシリコン酸化膜をマスクとして、フッ素系ガスを用いたＲＩＥ法によりシリコン窒化膜３２をエッチングする。
【００３７】
次に、このシリコン窒化膜３２およびシリコン酸化膜をマスクとして、ＲＩＥ法により、ポリシリコン膜３１、トンネル酸化膜１７をエッチングする。  
ポリシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／Ｃｌ２ガスを用いてＲＩＥ法により行う。
【００３８】
次に、ポリシリコン膜３１をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、半導体基板１１を異方性エッチングし、第１素子分離溝３４ａを形成する。
【００３９】
これにより、ストライプ状のパターンを有する素子領域（図示せず）が形成される。第１ゲート電極材料膜のポリシリコン膜３１も、素子領域と同じストライプ状のパターンに加工されるが、この段階では、まだメモリセル内のセルトランジスタ毎に分離されていない。
【００４０】
次に、図５（ａ）、図５（ｂ）に示すように、第１および第２素子分離溝３４ａ、３４ｂの内側を熱酸化してシリコン酸化膜（図示せず）を形成した後に、第１および第２素子分離溝３４ａ、３４ｂを埋め込むように、シリコン窒化膜３２上にシリコン酸化膜をＣＶＤ法により形成し、ＣＭＰ（Chemical Mechanical Polishing）法により余分なシリコン酸化膜をシリコン窒化膜３２が露出するまで除去し、第１絶縁分離層１５および第２絶縁分離層１６を形成する。
【００４１】
次に、シリコン窒化膜３２を、熱リン酸によりエッチングし、浮遊ゲート電極１８の上面および導電膜２４ａの上面を露出させる。
【００４２】
次に、浮遊ゲート電極１８の上部を含む第１絶縁分離層１５上にコンフォーマルにＯＮＯ膜１９を、ＣＶＤ法により、例えば厚さ１５ｎｍ程度形成する。  
同時に、導電膜２４ａの上部を含む第２絶縁分離層１６上にもコンフォーマルにＯＮＯ膜１９が形成され、絶縁膜２４ｂとなる。
【００４３】
次に、第２ゲート電極材料膜として、ポリシリコンを形成し、制御ゲート電極２０および導電膜２４ｃを形成する。  
次に、選択ゲートトランジスタ１３の導電膜２４ｃ中央部に導電膜２４ｃおよび絶縁膜２４ｂを貫通し、導電膜２４ａの上部に至る開口を形成する。
【００４４】
次に、半導体基板１１上のセルトランジスタ１２の制御ゲート電極１９および選択ゲートトランジスタ１３のゲート電極２４上に、導電層２９を介してキャップ層３０を形成する。
【００４５】
次に、図６（ａ）に示すように、浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、半導体基板１１と同じ導電型の第２不純物（Ｂ）および半導体基板１１と反対導電型の第１不純物（Ａｓ）を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する。
【００４６】
イオン注入角度θは、半導体基板１１に垂直な０°である。ＢおよびＡｓのイオン注入は、ＢがＡｓよりも深い領域に注入される条件で行う。  
Ｂのイオン注入はハローインプラとも呼ばれ、これにより、セルトランジスタ１２のショートチャンネル効果を抑制するＰ＋型の第２不純物層２３が形成される。  
Ａｓのイオン注入はＮインプラとも呼ばれ、これにより、セルトランジスタ１２のソース、ドレインとなるＮ＋型の第１不純物層２２が形成される。
【００４７】
次に、図６（ｂ）に示すように、浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成されている第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに、第２不純物（Ｂ）および第１不純物（Ａｓ）を選択的にイオン注入する。
【００４８】
斜め上方からのイオン注入角度θは、半導体基板１１から制御ゲート電極２０上のキャップ層３０の上面までの高さＨ１と、隣接する浮遊ゲート電極１８間の距離Ｌ１とに応じて、隣接する浮遊ゲート電極１８間の半導体基板１１がイオン注入されない影領域に入る第１角度θ１と、半導体基板１１からゲート電極２４上のキャップ層３０の上面までの高さＨ１と、隣接するゲート電極２４間の距離Ｌ２とに応じて、隣接するゲート電極２４間の半導体基板１１がイオン注入されない影領域に入る第２角度θ２との間に設定する。  
即ち、斜め上方からのイオン注入角度θは、ｔａｎθ１＝Ｌ１／Ｈ１で表わされる第１角度θ１と、ｔａｎθ２＝Ｌ２／Ｈ１で表わされる第２角度θ２との間に設定する。
【００４９】
ＢおよびＡｓのイオン注入は、上述したＢおよびＡｓのイオン注入と同じ条件で行なえば良い。  
イオン注入は半導体基板１１を回転させながら行われるので、隣接する選択ゲートトランジスタ１３間の第１不純物拡散層２１ａにのみ、選択的にＢ、Ａｓをイオン注入することが可能である。
【００５０】
言い換えれば、隣接するセルトランジスタ１２間の第１不純物層２１、および隣接するセルトランジスタ１２と選択ゲートトランジスタ１３との間の第１不純物層２１には、Ｂ、Ａｓがイオン注入されることは無い。
【００５１】
これにより、ＡｓおよびＢの濃度が第１不純物拡散層２１より高い第２不純物拡散層２５に転換される。
【００５２】
第３不純物層２８は、上述のイオン注入に先立って、斜め上方から第１不純物拡散層２１ａにＢを選択的にイオン注入することにより形成する。Ｂのイオン注入は、第２不純物拡散層２５より深い領域にＢが注入される条件で行なう。
【００５３】
次に、イオン注入されたＡｓおよびＢ不純物を電気的に活性化する処理、例えばランプアニールを施し、セルトランジスタ１２および選択ゲートトランジスタ１３のソース・ドレインを形成する。
【００５４】
図７は斜め上方からのイオン注入により、セルトランジスタ１２の浮遊ゲート電極１８および制御ゲート電極２０の側面にイオン注入されたＢの濃度分布を示す図である。  
図７に示すように、浮遊ゲート電極１８および制御ゲート電極２０の回りはシリコン酸化膜４０で覆われている。上述したイオン注入条件におけるＢの濃度分布のシミュレーションによれば、厚さ方向において、Ｂの濃度は導電層２９を含めた制御ゲート電極２０の中央部で大きく、制御ゲート電極２０の両端部側で小さくなる分布を示した。
【００５５】
制御ゲート電極２０の中央部のＢの濃度として、２×１０１８ｃｍ−３乃至３×１０１８ｃｍ−３程度が得られた。Ｂは制御ゲート電極２０の下のＯＮＯ膜１９にもイオン注入されるが、浮遊ゲート電極１８にはイオン注入されていない。
【００５６】
このようなＢの濃度分布は、次のような理由によると考えている。斜めからのイオン注入角度からは、制御ゲート電極２０の側面にはＢは直接イオン注入されないが、制御ゲート電極２０の幅が薄いので、Ｂが制御ゲート電極２０を斜めに突き抜けて隣の制御ゲート電極２０の側面に注入されるためである。
【００５７】
制御ゲート電極２０の上端部側は、下側より幅が薄いので、Ｂがより多く突き抜け、残留するＢが少ないために、Ｂの濃度は中央部より減少する。  
一方、制御ゲート電極２０の下端部側は、突き抜けてくるＢが少ないために、Ｂの濃度は中央部より減少する。
【００５８】
浮遊ゲート電極１８およびＯＮＯ膜１９に、過度にＢ不純物がイオン注入されると、ダメージの発生、抵抗値の増加などにより、セルトランジスタ１２の信頼性に支障をきたす恐れがある。
【００５９】
従って、図６（ｂ）に示すように、上方からのイオン注入角度θは、半導体基板１１から浮遊ゲート電極２０の上面までの高さＨ２と、隣接する浮遊ゲート電極１８間の距離Ｌ１とに応じて、浮遊ゲート電極２０がイオン注入されない影領域に入る第３角度θ３より大きくすることがより望ましい。第３角度θ３は、ｔａｎθ３＝Ｌ１／（Ｈ１−Ｈ２）で表わされる。
【００６０】
これにより、図１に示す浮遊ゲート電極１８と、浮遊ゲート電極１８上に積層された制御ゲート電極２０と、浮遊ゲート電極１８を挟むように形成された第１不純物拡散層２１とを有し、直列接続され複数のセルトランジスタ１２と、セルトランジスタ１２の両側に配置され、ゲート電極２４と、ゲート電極２４を挟むようにセルトランジスタ１２側に形成された第１不純物拡散層２１と、セルトランジスタ１２と反対側に形成され、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２５と、を有する選択ゲートトランジスタ１３とを具備する不揮発性半導体記憶装置１０が得られる。
【００６１】
図８は本実施例の不揮発性半導体記憶装置１０の製造工程を比較例と対比して示すフローチャートで、図８（ａ）が本実施例のフローチャート、図８（ｂ）が比較例のフローチャートである。図９は比較例の不揮発性半導体記憶装置の製造工程の要部を示す断面図である。始めに、比較例について説明する。
【００６２】
図８（ｂ）に示すように、比較例は、メモリセル１４が配列されているメモリセルアレイ以外の領域を第１レジスト膜で覆い（第１リソグラフィ工程）、イオン注入角度θを半導体基板１１に垂直な０°として、ＢおよびＡｓをイオン注入し（第１イオン注入工程）、第１レジスト膜をアッシャー、ＳＨ（硫酸と過酸化水素の混合液）により除去している（第１レジスト剥離工程）。
【００６３】
次に、図９に示すように、メモリセル１４の隣接する選択ゲートトランジスタ１３の間以外の領域を第２レジスト膜５０で覆い（第２リソグラフィ工程）、イオン注入角度θを半導体基板１１に垂直な０°として、ＢおよびＡｓをイオン注入し（第２イオン注入工程）、第２レジスト膜５０をアッシャー、ＳＨにより除去している（第２レジスト剥離工程）。
【００６４】
一方、図８（ａ）に示すように、本実施例は、第１リソグラフィ工程から第１イオン注入工程までは同じであるが、続けてイオン注入角度θをθ１〜θ２の間に設定し、斜め上方からＢおよびＡｓをイオン注入し（第２イオン注入工程）、最後に第１レジスト膜をアッシャー、ＳＨにより除去している（第１レジスト剥離工程）。
【００６５】
従って、隣接するセルトランジスタ１２間の第１不純物拡散層２１と、隣接するセルトランジスタ１２と選択ゲートトランジスタ１３間の第１不純物拡散層２１、および隣接する選択ゲートトランジスタ１３間の第２不純物拡散層２５を形成するのに、比較例では８工程が必要であるのに対して、本実施例では５工程で済み、３工程を削減することが可能である。
【００６６】
以上説明したように、本実施例では、浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成し、浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極４２からキャップ層３０までをマスクとして、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成されている第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに、不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２５に転換している。
【００６７】
その結果、不純物を選択的にイオン注入するに際し、セルトランジスタ１２を第２レジスト膜５０で覆う必要がないので、第２レジスト膜５０を形成する第２リソグラフィ工程および第２レジスト剥離工程が不要になる。
【００６８】
したがって、工程数を削減した不揮発性半導体記憶装置の製造方法が得られる。また、リソグラフィ工程における位置合わせ精度（合せズレ）、およびレジスト除去工程におけるレジスト残りなどのトラブルに起因する特性不良が発生する恐れをなくすことができる。
【００６９】
ここでは、浮遊ゲート電極１８、制御ゲート電極２０、ゲート電極２４が、ポリシリコン膜である場合について説明したが、アモルファスシリコン膜であっても構わない。  
浮遊ゲート電極１８と制御ゲート電極２０の間のゲート絶縁膜が、ＯＮＯ膜１９である場合について説明したが、酸化アルミニウム（Ａｌ２Ｏ３）膜または単層のシリコン酸化膜であっても構わない。
【００７０】
また、不揮発性半導体記憶装置１０、がＮＡＮＤ型のＥＥＰＲＯＭである場合について説明したが、ＮＯＲ型のＥＥＰＲＯＭに適用することも可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はメモリセルをワード線方向に沿って切断した断面図、図１（ｂ）はメモリセルをビット線方向に沿って切断した断面図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置のメモリセルを示す回路図。
【図３】本発明の実施例に係る不揮発性半導体記憶装置のメモリセルを示す平面図。
【図４】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例に係る不揮発性半導体記憶装置の制御ゲート電極の第１不純物濃度を示す図。
【図８】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を比較例と対比して示すフローチャートで、図８（ａ）が本実施例のフローチャート、図８（ｂ）が比較例のフローチャート。
【図９】本発明の実施例に係る比較例の不揮発性半導体記憶装置の製造工程の要部を示す断面図。
【符号の説明】
【００７２】
１０  不揮発性半導体装置
１１  半導体基板
１２  セルトランジスタ
１３  選択ゲートトランジスタ
１４  メモリセル
１５  第１絶縁分離層層（ＳＴＩ）
１６  第２絶縁分離層層（ＳＴＩ）
１７  トンネル酸化膜
１８  浮遊ゲート電極
１９  ＯＮＯ膜
２０  制御ゲート電極
２１  第１不純物拡散層
２５  第２不純物拡散層
２２、２６  第１不純物層
２３、２７  第２不純物層
２４  ゲート電極
２８  第３不純物拡散層
２９  導電層
３０  キャップ層
３１  ポリシリコン膜
３２  シリコン窒化膜
３３ａ、３３ｂ  第１、第２素子分離領域
３４ａ、３４ｂ  第１、第２素子分離溝
４０  シリコン酸化膜
５０  第２レジスト膜
θ１〜θ３  第１〜第３角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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