(57)【要約】【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。【解決手段】シリコン基板１の主面ｓ１上に順に形成したメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を覆うようにして、第１保護膜ｐｔ１を形成する。その後、メモリゲート電極ＭＧ１の側方下部の主面ｓ１にイオン注入ｄｐ０１を施してｎ型イオン注入領域ｎ１を形成する。続いて、熱処理によってｎ型イオン注入領域ｎ１を拡散および活性化させることで、ｎ型メモリエクステンション領域を形成する。イオン注入ｄｐ０１では、メモリゲート電極ＭＧ１およびその側壁に形成した第１保護膜ｐｔ１がイオン注入マスクとなり、メモリゲート電極ＭＧ１から、第１保護膜ｐｔ１の厚さ分だけ離れた位置に、ｎ型イオン注入領域ｎ１を形成する。【選択図】図１１
2010062359.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に複数の不揮発性メモリセルを形成する工程を有する半導体装置の製造方法であって、
前記不揮発性メモリセルを形成する工程は、
（ａ）前記半導体基板の主面に、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の主面と前記第１ゲート電極とを覆うようにして、第１保護膜を形成する工程と、
（ｃ）前記半導体基板の主面のうち前記第１ゲート電極の側方下部の領域に、不純物イオンを注入する工程と、
（ｄ）熱処理によって前記不純物イオンを拡散および活性化させることで、第１半導体領域を形成する工程とを有し、
前記（ａ）工程では、電荷を蓄積する機能を有する前記第１ゲート絶縁膜を形成し、
前記（ｂ）工程では、前記第１ゲート電極の側壁に沿った面を有する形状となるように、前記第１保護膜を形成し、
前記（ｃ）工程では、前記第１ゲート電極およびその側壁を覆う部分の前記第１保護膜をイオン注入マスクとして、前記半導体基板にイオン注入を施すことで、前記不純物イオンを注入し、
前記（ｃ）工程では、前記半導体基板の主面を平面的に見て、前記第１ゲート電極の側壁から、前記第１保護膜の厚さの分だけ離れた位置に、前記不純物イオンを注入することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、１０〜２０ｎｍの前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１保護膜として、酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記（ｃ）工程で前記半導体基板に注入した前記不純物イオンが、前記半導体基板の主面を平面的に見て、前記第１ゲート電極の側壁に達する位置まで拡散するように前記熱処理を施して、前記第１半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ａ）工程では、電荷を蓄積する機能を有する前記第１ゲート絶縁膜として、前記半導体基板に近い方から順に、下部バリア膜、電荷蓄積膜、および、上部バリア膜を形成し、
前記下部および上部バリア膜として、酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の主面の異なる領域に、複数の不揮発性メモリセルと、複数の電界効果トランジスタとを形成する工程を有する半導体装置の製造方法であって、
前記不揮発性メモリセルを形成する工程は、
（ａ）前記半導体基板の主面に、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の主面と前記第１ゲート電極とを覆うようにして、第１保護膜を形成する工程と、
（ｃ）前記半導体基板の主面のうち前記第１ゲート電極の側方下部の領域に、第１不純物イオンを注入する工程と、
（ｄ）熱処理によって前記第１不純物イオンを拡散および活性化させることで、第１半導体領域を形成する工程とを有し、
前記（ａ）工程では、電荷を蓄積する機能を有する前記第１ゲート絶縁膜を形成し、
前記（ｂ）工程では、前記第１ゲート電極の側壁に沿った面を有する形状となるように、前記第１保護膜を形成し、
前記（ｃ）工程では、前記第１ゲート電極およびその側壁を覆う部分の前記第１保護膜をイオン注入マスクとして、前記半導体基板にイオン注入を施すことで、前記第１不純物イオンを注入し、
前記（ｃ）工程では、前記半導体基板の主面を平面的に見て、前記第１ゲート電極の側壁から、前記第１保護膜の厚さの分だけ離れた位置に、前記第１不純物イオンを注入し、
前記電界効果トランジスタを形成する工程は、
（ｅ）前記半導体基板の主面に、第２ゲート絶縁膜を隔てて第２ゲート電極を形成する工程と、
（ｆ）前記半導体基板の主面と前記第２ゲート電極とを覆うようにして、前記第１保護膜を形成する工程と、
（ｇ）前記第１保護膜を、前記第２ゲート電極の側壁を覆うように残し、他をエッチングにより除去することで、第１スペーサを形成する工程と、
（ｈ）前記半導体基板の主面のうち前記第２ゲート電極の側方下部の領域に、第２不純物イオンを注入する工程と、
（ｉ）熱処理によって前記第２不純物イオンを拡散および活性化させることで、第２半導体領域を形成する工程とを有し、
前記（ｈ）工程では、前記第２ゲート電極および前記第１スペーサをイオン注入マスクとして、前記半導体基板にイオン注入を施すことで、前記第２不純物イオンを注入し、
前記（ｈ）工程では、前記半導体基板の主面を平面的に見て、前記第２ゲート電極の側壁から、前記第１スペーサの厚さの分だけ離れた位置に、前記第２不純物イオンを注入し、
前記（ｂ）工程と前記（ｆ）工程とでは、同一工程によって、前記第１保護膜を形成し、
前記（ｃ）工程は、前記（ｇ）工程よりも前に施すことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１スペーサの前記第２ゲート電極の側壁から見た厚さは、前記（ｂ）および（ｆ）工程で前記第１保護膜を形成した時点での前記第１ゲート電極の側壁から見た厚さよりも薄くなるようにして、前記エッチングを施すことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）および（ｆ）工程では、前記第１保護膜として、酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記（ｃ）工程で前記半導体基板に注入した前記第１不純物イオンが、前記半導体基板の主面を平面的に見て、前記第１ゲート電極の側壁に達する位置まで拡散するように前記熱処理を施して、前記第１半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記（ｈ）工程で前記半導体基板に注入した前記第２不純物イオンが、前記半導体基板の主面を平面的に見て、少なくとも前記第２ゲート電極の側壁に達する位置までは拡散するように前記熱処理を施して、前記第２半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程と前記（ｉ）工程とでは、同一工程によって、前記熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ａ）工程では、電荷を蓄積する機能を有する前記第１ゲート絶縁膜として、前記半導体基板に近い方から順に、下部バリア膜、電荷蓄積膜、および、上部バリア膜を形成し、
前記下部および上部バリア膜として、酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、不揮発性メモリを有する半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き込み・消去が可能な不揮発性半導体記憶素子（不揮発性メモリセル）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリセルは、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（Filed Effect Transistor：ＦＥＴともいう）（以下、単にＭＩＳトランジスタ）のゲート電極下に浮遊状態（フローティング状態）の導体部を備えた構造（浮遊ゲート電極構造）や、電荷担体（キャリア）を蓄積する機能を有する絶縁膜を備えた構造となっている。これら浮遊ゲート電極や電荷蓄積膜に電荷を蓄積させ、ＭＩＳ構造によって電荷蓄積領域への電荷の注入または放出を制御することで、データ書き込みおよびデータ消去を実現している。
【０００３】
上記のように、電荷蓄積領域に電荷が注入（または放出）されると、ＭＩＳトランジスタの閾値電圧が変化する。ＭＩＳトランジスタにおいて、閾値電圧の変化は、印加するゲート電圧に応じて流れるドレイン電流の違いとして現れる。この、ＭＩＳトランジスタのドレイン電流量によって、電荷の蓄積状態、即ち、データ保持状態を読み出すことができる。以上のような、データ書き込み、消去、読み出し機能によって、メモリ動作を実現している。
【０００４】
電荷蓄積機能を有する絶縁膜として、窒化シリコンを主体とする絶縁膜（以下、単に窒化シリコン膜）が知られている。半導体基板上に形成した窒化シリコン膜は、形成条件によって内部に欠陥を多く含む膜となる。このような膜中の欠陥は、キャリアの捕獲準位（トラップ準位）として機能する。このような窒化シリコン膜のトラップ準位に捕獲された電荷は漏出し難い。そのため、窒化シリコン膜を電荷蓄積膜として利用した不揮発性メモリは長時間のデータ保持に優れている。
【０００５】
更に、窒化シリコン膜に捕獲されたキャリアが上部の電極や、下部の基板に容易に漏出しないように、窒化シリコン膜の両側を、他の絶縁膜で挟み込む構造が有用である。例えば、窒化シリコン膜の両側を、酸化シリコンを主体とする絶縁膜（以下、単に酸化シリコン膜）などで挟みこんだ、所謂ＯＮＯ（oxide/Nitride/oxide）絶縁膜が用いられている。この、ＯＮＯ絶縁膜をＭＩＳトランジスタのゲート絶縁膜と見立てて、読み出し動作を実現する不揮発性メモリセルがある。これは、ゲート電極（Metal）／ＯＮＯ絶縁膜／半導体基板（Semiconductor）を基本構成としており、所謂ＭＯＮＯＳ型の不揮発性メモリセル（以下、単にＭＯＮＯＳ型メモリセル）と称される。
【０００６】
例えば、特開２００５−３３２５０２号公報（特許文献１）には、ＭＯＮＯＳ型不揮発性メモリを含むフラッシュメモリの構造や、動作方法が開示されている。
【特許文献１】特開２００５−３３２５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のようなＭＯＮＯＳ型メモリセルは、通常の不揮発性メモリと同様に２次元行列（マトリクス）状に配置して用いる（メモリセルアレイ）。そして、基板上に配列したメモリセルに対して、２方向からの配線によって、任意のメモリセルに電気的にアクセスし、書き込み動作や消去動作を施す。また、１方向の配線を用いて、その配線に電気的に接続する複数のメモリセルに一括して動作を施すことも可能である。これは、任意の領域の不揮発性メモリセルを一括して消去したい場合などに有効である。
【０００８】
しかしながら、本発明者の検討により、このように２次元マトリクス状に配置したＭＯＮＯＳ型メモリセルは、その動作条件によって以下のような課題を有することが明らかになった。即ち、所望のメモリセルに書き込み動作を施す際に、他のセルにおいて、誤って消去動作が施されてしまうような、所謂ディスターブ現象が起こることが分かった。
【０００９】
本発明者の更なる検討により、上記の課題の一原因として、ＭＯＮＯＳ型メモリセルを構成する拡散層と半導体基板との接合リークに起因することが分かった。
【００１０】
更に、このような課題は、素子の微細化による高機能化、高集積化によって、より顕著になることも明らかになった。以上のように、このようなＭＯＮＯＳ型メモリセルを備えた半導体装置では、信頼性の更なる向上を妨げ、また、信頼性を低下させてしまう一原因になっていることが分かった。
【００１１】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１４】
半導体基板に不揮発性メモリセルを形成する工程であって、半導体基板の主面に、電荷を蓄積する機能を有する第１ゲート絶縁膜を隔てて第１ゲート電極を形成し、これらを覆うようにして第１保護膜を形成し、その後、半導体基板の主面のうち第１ゲート電極の側方下部の領域に不純物イオンを注入し、これを熱処理によって拡散および活性化させることで第１半導体領域を形成する。不純物イオンを注入する工程では、第１ゲート電極とその側壁に形成した第１保護膜とをイオン注入マスクとしてイオン注入を施すことで、第１ゲート電極の側壁から、第１保護膜の厚さ分だけ離れた位置に不純物イオンを注入する。
【発明の効果】
【００１５】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１６】
即ち、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
以下では、まず、本発明者が検討したＭＯＮＯＳ型の不揮発性メモリセルの構成および動作を説明する。これらは、後に特筆する箇所を除いて、本実施の形態１の半導体装置が有する不揮発性メモリの構成と同様である。その構成および動作を説明した後、メモリ動作において本発明者が見出した課題について説明する。
【００１９】
図１には、本発明者が検討したＭＯＮＯＳ型の不揮発性メモリセルＮＶＭａの構造を示す。本発明者が検討した不揮発性メモリセルＮＶＭａが有する構成要素を、以下で詳しく説明する。図１は、本発明者が検討した不揮発性メモリセルＮＶＭａの要部断面図である。本発明者が検討した半導体装置は、シリコン基板（半導体基板）１に形成された複数の不揮発性メモリセルＮＶＭａを有する。
【００２０】
シリコン基板１は、単結晶のシリコン（Ｓｉ）からなる薄板状の半導体材料であり、ｐ型導電型であってもｎ型導電型であっても良い。ここでは、シリコン基板１の導電型はｐ型とする。シリコン基板１や以下で説明する種々の半導体領域において、ｐ型導電型とは、ドナー不純物よりもアクセプタ不純物を多く含み、多数キャリアが正孔（ホール）であるような半導体材料の導電型を表す。一方、ｎ型導電型とは、アクセプタ不純物よりもドナー不純物を多く含み、多数キャリアが電子であるような半導体材料の導電型を表す。このように、ｐ型導電型とｎ型導電型とは互いに逆の極性（互いに逆の導電型）である。
【００２１】
シリコン基板１の主面ｓ１には、分離用のｎ型半導体領域である分離用ｎウェルｎｗ１が形成されている。更に、シリコン基板１の主面ｓ１であり、分離用ｎウェルｎｗ１よりも浅く、素子形成用のｐ型半導体領域である素子用ｐウェルｐｗ１が形成されている。また、シリコン基板１の主面ｓ１上には、メモリゲート絶縁膜（第１ゲート絶縁膜）ＭＩ１を隔てて、メモリゲート電極（第１ゲート電極）ＭＧ１が形成されている。メモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１は、シリコン基板１の主面ｓ１上において、素子用ｐウェルｐｗ１に平面的に含まれる位置に配置されている。
【００２２】
メモリゲート絶縁膜ＭＩ１は、電子や正孔などの電荷を蓄積する機能を有する膜である。例えば、絶縁膜に囲まれた導体膜（フローティング状態の導体膜）であっても良いし、ＯＮＯ構造の絶縁膜であっても良い。ここでは、メモリゲート絶縁膜ＭＩ１は、ＯＮＯ構造の絶縁膜であるとして説明する。即ち、メモリゲート絶縁膜ＭＩ１は、シリコン基板１に近い方から順に形成された下部バリア膜ｂｂ１、電荷蓄積膜ｓｔ１、および、上部バリア膜ｂｔ１からなり、電荷蓄積膜ｓｔ１の上下を両バリア膜ｂｂ１，ｂｔ１で挟んだ構造となっている。
【００２３】
ここで、電荷蓄積膜ｓｔ１は、電荷を捕獲する機能を有する絶縁膜である。このような絶縁膜としては、膜中に多数の電荷捕獲中心（単にトラップとも言う）を有する絶縁膜が適している。例えば、窒化シリコン（ＳｉＮ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムアルミネート（ＨｆＡｌＯ）、酸化ハフニウム（ＨｆＯ２）、または、酸化アルミニウム（Ａｌ２Ｏ３）などを主体とする絶縁膜などがある。ここでは、電荷蓄積膜ｓｔ１として、窒化シリコンを主体とする絶縁膜（以下、単に窒化シリコン膜）を適用する。
【００２４】
また、電荷蓄積膜ｓｔ１を挟む下部および上部バリア膜ｂｂ１，ｂｔ１は、電荷蓄積膜ｓｔ１に捕獲された電荷が外部へ漏出するのを防ぐ機能を有する絶縁膜である。このような絶縁膜としては、電荷蓄積膜ｓｔ１中のトラップに捕獲された電荷から見て、十分エネルギー障壁（バリア）が高い絶縁膜が適している。言い換えれば、窒化シリコン膜よりもバンドギャップが大きく、窒化シリコン膜との間で、導電帯側にも価電子帯側にも十分高いバンドオフセットを有する絶縁膜が適している。このような下部および上部バリア膜ｂｂ１，ｂｔ１として、酸化シリコン（ＳｉＯ２）を主体とする絶縁膜（以下、単に酸化シリコン膜）を適用する。このように、メモリゲート絶縁膜ＭＩ１は、トラップ性を有する窒化シリコン膜を、バリア性を有する酸化シリコン膜で挟んだＯＮＯ構造となっている。
【００２５】
また、メモリゲート電極ＭＧ１は、多結晶シリコン（または、ポリシリコンとも言う）を主体とする導体膜からなる。
【００２６】
以上のように、不揮発性メモリセルＮＶＭａは、導体領域であるメモリゲート電極ＭＧ１、ＯＮＯ構造の絶縁体領域であるメモリゲート絶縁膜ＭＩ１、および、半導体領域である素子用ｐウェルｐｗ１からなるＭＯＮＯＳ構造を有している。これは、ＯＮＯ構造のメモリゲート絶縁膜ＭＩ１を一つの絶縁体領域と見れば、ＭＩＳ構造を有しているとも言える。更に、不揮発性メモリセルＮＶＭａは、以下のような電荷供給機構を有している。
【００２７】
不揮発性メモリセルＮＶＭａは、メモリゲート電極ＭＧ１の側方下部のシリコン基板１の主面ｓ１に、ｎ型メモリエクステンション領域（第１半導体領域）ｘｎ１およびメモリソース・ドレイン領域ｓｄ１からなる電荷供給機構を有している。ｎ型メモリエクステンション領域ｘｎ１およびメモリソース・ドレイン領域ｓｄ１は、素子用ｐウェルｐｗ１内のシリコン基板１の主面ｓ１に形成されている。特に、ｎ型メモリエクステンション領域ｘｎ１はメモリゲート電極ＭＧ１の側方下部に配置され、平面的に見て、その外側に、メモリソース・ドレイン領域ｓｄ１が配置されている。ｎ型メモリエクステンション領域ｘｎ１とメモリソース・ドレイン領域ｓｄ１とは、同じｎ型の半導体領域であり、互いに電気的に接続している。
【００２８】
ｎ型メモリエクステンション領域ｘｎ１は、上記のＭＯＮＯＳ構造に電荷を供給するためのｎ型半導体領域であるから、不揮発性メモリＮＶＭａに要求される特性によって、その不純物濃度や深さが決められる。また、メモリソース・ドレイン領域ｓｄ１は、上記のｎ型メモリエクステンション領域ｘｎ１に対して、外部との電荷の授受を円滑に行うためのｎ型半導体領域である。従って、メモリソース・ドレイン領域ｓｄ１の抵抗率は低いほど望ましい。この理由から、メモリソース・ドレイン領域ｓｄ１は、ｎ型メモリエクステンション領域ｘｎ１と比較して、そのｎ型不純物濃度はより高く、その深さはより深い。
【００２９】
以上のように、不揮発性メモリセルＮＶＭａは、メモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１と、ｐ型の素子用ｐウェルｐｗ１に形成されたｎ型のソース・ドレイン構造とを備えている。これは、ｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）と見なすこともできる。
【００３０】
また、メモリゲート電極ＭＧ１の側壁とその側方下部のシリコン基板１とを覆うようにして、例えば酸化シリコン膜からなるサイドウォールスペーサｓｗが形成されている。これは、例えばコンタクトプラグ（図示しない）など、他の導電部とメモリゲート電極とを隔離するための構成要素である。サイドウォールスペーサｓｗは、メモリゲート電極ＭＧ１の側壁から、その側方下部のシリコン基板１の主面ｓ１のうち、少なくともメモリソース・ドレイン領域ｓｄ１の一部を覆わないように、形成されている。
【００３１】
また、シリコン基板１（特にチャネル領域など）に対して応力を作用させることで、ＭＩＳトランジスタとしての特性を向上させる技術がある。これを目的として、シリコン基板１に対する応力作用の大きい材料を用いて、サイドウォールスペーサｓｗを形成しても良い。この場合、例えば、酸化シリコン膜のほかに窒化シリコン膜などを用い、これらｎ積層構造としてサイドウォールスペーサｓｗを構成しても良い。以下では、サイドウォールスペーサｓｗは酸化シリコンのみからなるとして説明する。
【００３２】
本発明者が検討した半導体装置では、以上のような構造の不揮発性メモリＮＶＭａが、シリコン基板１上に２次元マトリクス状に配置して形成されている。このように配置した複数の不揮発性メモリセルＮＶＭａには種々の配線が施され、動作の際に素子に通電する。図２には、その回路図を示している。上記図１の不揮発性メモリセルＮＶＭａの構造を参照しながら、本図２を用いて、メモリセルアレイへの通電方法を説明する。
【００３３】
同一の行方向に配列した不揮発性メモリセルＮＶＭａのメモリゲート電極ＭＧ１は、１つのワード線ＷＬによって接続されている。ワード線ＷＬへの通電によって、該当のワード線ＷＬに接続されたメモリゲート電極ＭＧ１を有する不揮発性メモリセルＮＶＭａを、オン状態とすることができる。即ち、２次元マトリクス状に配置したメモリでは、行方向に配列する不揮発性メモリセルＮＶＭａに対し、１つのワード線ＷＬによって一括してオン／オフを切り換える。
【００３４】
また、不揮発性メモリセルＮＶＭａのメモリソース・ドレイン領域ｓｄ１は、メモリゲート電極ＭＧ１に対して対称的な２箇所に形成されている。これら２箇所のメモリソース・ドレイン領域ｓｄ１の構成は同様であり、対になっている。この１対のメモリソース・ドレイン領域ｓｄ１は、不揮発性メモリセルＮＶＭａの動作において、一方を電荷の供給源（ソース）として機能させ、一方を電荷の流出先（ドレイン）として機能させる。そして、同一の列方向に配列した不揮発性メモリセルＮＶＭａにおいて、ソースとして機能させる方のメモリソース・ドレイン領域ｓｄ１は、１つのソース線ＳＬに接続されている。また、同様に、ドレインとして機能させる方のメモリソース・ドレイン領域ｓｄ１は、１つのデータ線ＤＬに接続されている。
【００３５】
また、２次元マトリクス状に配置した複数の不揮発性メモリセルＮＶＭａのバックゲートは、素子用ｐウェルｐｗ１に接続されている。
【００３６】
ここで、図２中のセル領域ｃ０１およびセル領域ｃ０２の不揮発性メモリセルＮＶＭａに、書き込み動作を施す方法を説明する。当該セル領域ｃ０１，ｃ０２に通電するためのワード線ＷＬにはゲート電圧Ｖｇとして６．５Ｖを印加し、同ソースおよびデータ線ＳＬ，ＤＬにはソースおよびドレイン電圧Ｖｓ，Ｖｄとして−６Ｖを印加する。また、バックゲートには、基板電圧Ｖｓｕｂとして−６Ｖを印加する。このような書き込み状態にあるセル領域ｃ０１，ｃ０２の不揮発性メモリセルＮＶＭａの説明図を図３に示す。
【００３７】
メモリゲート電極ＭＧ１には６．５Ｖのゲート電圧Ｖｇが印加され、ＭＩＳ構造としての不揮発性メモリセルＮＶＭａはオン状態となる。言い換えれば、メモリゲート絶縁膜ＭＩ１下の素子用ｐウェルｐｗ１表面には反転層が形成され、電子ｅが潤沢に生じる。また、チャネル領域に導通するメモリソース・ドレイン領域ｓｄ１には、いずれも−６Ｖのソースおよびドレイン電圧Ｖｓ，Ｖｄが印加されている。従って、メモリゲート電極ＭＧ１とチャネル領域との間には、１２．５Ｖの電位差が生じることになる。特に、チャネル領域に生じた電子ｅから見れば、メモリゲート電極ＭＧ１方向に正の電位となっており、この電位差に引かれて、電子ｅがメモリゲート絶縁膜ＭＩ１に注入される。
【００３８】
上述のように、ｎ型ＭＩＳトランジスタである不揮発性メモリセルＮＶＭａにおいて、メモリゲート絶縁膜ＭＩ１が電子ｅの注入により負に帯電した場合、オン状態とするためには、通常よりも高いゲート電圧Ｖｇを要する。より詳しくは、ｎ型ＭＩＳトランジスタでは、正のゲート電圧Ｖｇによってチャネル領域を強反転させて電子ｅを発生させる。従って、メモリゲート絶縁膜ＭＩ１が負に帯電した場合、正のゲート電圧Ｖｇがチャネル領域に及ぼす電界効果は緩和される。即ち、上記のような不揮発性メモリＮＶＭａでは、メモリゲート絶縁膜ＭＩ１への電子ｅの注入によって、閾値電圧Ｖｔｈが上昇する。この状態を、書き込み状態とする。
【００３９】
なお、上記図２に示すように、書き込み動作を施すメモリセルと同じワード線ＷＬに接続されるメモリセルのうち、書き込み動作を施さないものには、ソースおよびデータ線ＳＬ，ＤＬに、ソースおよびドレイン電圧Ｖｓ，Ｖｄとして１．５Ｖを印加しておく。また、書き込み動作を施すメモリセルと同じソースおよびデータ線ＳＬ，ＤＬに接続されるメモリセルのうち、書き込み動作を施さないものには、ワード線ＷＬにゲート電圧Ｖｇとして−６Ｖを印加しておく。
【００４０】
次に、図４中のセル領域ｃ０３の不揮発性メモリセルＮＶＭａに、消去動作を施す方法を説明する。当該セル領域ｃ０３に通電するためのワード線ＷＬにはゲート電圧Ｖｇとして−４．５Ｖを印加し、同ソースおよびデータ線ＳＬ，ＤＬにはソースおよびドレイン電圧Ｖｓ，Ｖｄとして６．５Ｖを印加する。また、バックゲートには、基板電圧Ｖｓｕｂとして６．５Ｖを印加する。このような消去状態にあるセル領域ｃ０３の不揮発性メモリセルＮＶＭａの説明図を図５に示す。
【００４１】
メモリゲート電極ＭＧ１には−４．５Ｖのゲート電圧Ｖｇが印加され、素子用ｐウェルｐｗ１には６．５Ｖの基板電圧Ｖｓｕｂが印加されている。これにより、両者間に１１Ｖの電位差が生じることになる。特に、メモリゲート絶縁膜ＭＩ１に注入された電子ｅから見れば、素子用ｐウェルｐｗ１方向に正の電位となっており、この電位差に引かれて、電子ｅがメモリゲート絶縁膜ＭＩ１から放出される。同様に、素子用ｐウェルｐｗ１中の正孔（ホール）ｈがメモリゲート絶縁膜ＭＩ１に注入される。このように、上記のようなバイアス条件下で、メモリゲート絶縁膜ＭＩ１には電子ｅの放出または正孔ｈの注入が起こり、正に帯電することになる。ｎ型ＭＩＳトランジスタである不揮発性メモリセルＮＶＭａにおいて、メモリゲート絶縁膜ＭＩ１が正に帯電した場合、上記の書き込み動作とは逆に、閾値電圧が低下する。この状態を、消去状態とする。
【００４２】
なお、上記図４に示すように、消去動作を施さないメモリセルに接続されるワード線ＷＬには、ゲート電圧Ｖｇとして６．５Ｖを印加しておく。これにより、同じ６．５Ｖの基板電圧Ｖｓｕｂが印加される素子用ｐウェルｐｗ１と、メモリゲート電極ＭＧ１との間には電位差が生じず、電荷の移動は生じない。
【００４３】
以上のようにして、２次元マトリクス状に配置した不揮発性メモリセルＮＶＭａへの書き込み動作、消去動作を施す。ここでは、メモリゲート絶縁膜ＭＩ１への電荷の授受によって閾値電圧Ｖｔｈを変化させることで、不揮発性メモリセルＮＶＭａの記憶状態を実現している。そして、不揮発性メモリセルＮＶＭａをｎ型ＭＩＳトランジスタとして動作させ、所定のゲート電圧Ｖｇを印加したときのソース・ドレイン間電流値を測定することで、閾値電圧Ｖｔｈの大小を判別する。このようにして、不揮発性メモリセルＮＶＭａの記憶状態を読み出すことができる。
【００４４】
一方、本発明者の更なる検討によれば、上記のような不揮発性メモリセルＮＶＭａの動作方法に関して、上記図２および図３を用いて説明した書き込み動作において、以下のような課題を有することが分かった。
【００４５】
図６に示すように、２次元マトリクス状に配置した不揮発性メモリセルＮＶＭａへの書き込み動作に際しては、書き込み動作を施すセル領域ｃ０１，ｃ０２とは、ワード線ＷＬを共有せず、かつ、ソースおよびデータ線ＳＬ，ＤＬをも共有しないセル領域ｃ０４，ｃ０５が存在する。このセル領域ｃ０４，ｃ０５の不揮発性メモリセルＮＶＭａには、上述のように、ワード線ＷＬを通じて−６Ｖのゲート電圧Ｖｇが印加され、ソースおよびデータ線ＳＬ，ＤＬを通じて、１．５Ｖのソースおよびドレイン電圧Ｖｓ，Ｖｄが印加され、ている。このようなバイアス条件下にあるセル領域ｃ０４，ｃ０５の不揮発性メモリセルＮＶＭａの説明図を図７に示す。
【００４６】
上記のようなバイアス条件下では、メモリゲート電極ＭＧ１と素子用ｐウェルｐｗ１とは共に−６Ｖの電圧が印加され、両者間には電位差が無く、メモリゲート絶縁膜ＭＩ１では電荷の授受は起こらないと考えられる。しかしながら、本発明者が検討した以下のような現象により、実際にはメモリゲート絶縁膜ＭＩ１に電荷の授受が起こる。
【００４７】
ｎ型メモリエクステンション領域ｘｎ１には、メモリソース・ドレイン領域ｓｄ１を通じて１．５Ｖの電圧が印加されており、素子用ｐウェルｐｗ１には−６Ｖの電圧が印加されている。この状態では、当該ｐｎ接合には７．５Ｖという逆方向バイアスがかけられていることになる。このように高い逆方向バイアスが印加されたｐｎ接合では、特に接合付近において、電界集中によって電子正孔対が生成し得る。生成した電子正孔対のうち、電子ｅはソースまたはドレイン電圧Ｖｓ，Ｖｄに引かれて輸送され、接合リーク電流となる。
【００４８】
一方、正孔ｈは負電圧であるゲート電圧Ｖｇ、または、これと同じ大きさの負電圧である基板電圧Ｖｓｕｂに引かれる。そして、メモリゲート電極ＭＧ１に引かれる正孔ｈの一部は、メモリゲート絶縁膜ＭＩ１に注入され得る。このような正孔ｈのメモリゲート絶縁膜ＭＩ１への注入は、上述の消去動作と同様である。即ち、書き込み動作中において、その動作対象ではない不揮発性メモリセルＮＶＭａにおいて、意図していない消去動作が施されてしまうことが分かった。ただし、上述の正常な消去動作と比べれば電界は緩く、メモリゲート絶縁膜ＭＩ１に注入される正孔ｈの量も少ない。しかしながら、書き込み動作ごとに起こる現象であり、書き込み動作回数の積算に伴って、注入された正孔ｈが蓄積する。これにより、消去動作を施していない不揮発性メモリセルＮＶＭａの閾値電圧Ｖｔｈが、消去状態にまで低下するという現象が確認された。これは、誤消去またはデータディスターブ現象という。結果として、上記のような不揮発性メモリセルＮＶＭａを有する半導体装置において、信頼性が低下するという課題が見出された。
【００４９】
上記のような課題を解決し得る、本実施の形態１の不揮発性メモリセルＮＶＭの構造を、図８を用いて説明する。本実施の形態１の半導体装置が有する不揮発性メモリセルＮＶＭの構造および動作方法などは、下記の点を除いて、上記図１〜図７を用いて説明した不揮発性メモリセルＮＶＭａと同様である。
【００５０】
本実施の形態１の不揮発性メモリセルＮＶＭは、ｎ型メモリエクステンション領域ｘｎ１の配置に関して、上記図１で説明した不揮発性メモリセルＮＶＭａと異なる。本発明者が検討した上記図１の不揮発性メモリセルＮＶＭａでは、ｎ型メモリエクステンション領域ｘｎ１は、メモリゲート電極ＭＧ１と平面的に重なる部分を有する。これに対して、本実施の形態１の不揮発性メモリセルＮＶＭでは、ｎ型メモリエクステンション領域ｘｎ１とメモリゲート電極ＭＧ１との平面的に重なる部分が小さい。この様な構造とすることで、上記図６および図７で説明したような、ｎ型メモリエクステンション領域ｘｎ１と素子用ｐウェルｐｗ１との接合部における電界集中が緩和され、電子正孔対の生成を抑制し易い構造とすることができる。これにより、所望の動作を施さない不揮発性メモリセルＮＶＭでの誤消去を、より起こし難くすることができる。結果として、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【００５１】
更に、ｎ型メモリエクステンション領域ｘｎ１とメモリゲート電極ＭＧ１とが平面的に重なる部分を持たず、かつ、ｎ型メモリエクステンション領域ｘｎ１とメモリゲート電極ＭＧ１とは、離れていない方がより好ましい。即ち、ｎ型メモリエクステンション領域ｘｎ１とメモリゲート電極ＭＧ１との端部の位置が、平面的に見て同じ位置となるように配置される方が、より好ましい。なぜなら、不揮発性メモリセルＮＶＭをＭＩＳトランジスタとして動作させる際に、チャネル領域の反転層は、メモリゲート電極ＭＧ１の直下に形成される。このとき、ｎ型メモリエクステンション領域ｘｎ１がメモリゲート電極ＭＧ１から離れていると、反転層に電気的に接続できず、抵抗値が増加する。結果として、素子の駆動力が低下してしまう。従って、ｎ型メモリエクステンション領域ｘｎ１の端部を、メモリゲート電極ＭＧ１の端部と平面的に同じ位置に配置させることで、電流駆動力を低下させることなく、誤消去を起こし難くすることができる。結果として、不揮発性メモリを有する半導体装置の信頼性をより向上させることができる。
【００５２】
以下では、本実施の形態１の半導体装置が有する不揮発性メモリセルＮＶＭの製造方法を説明する。本実施の形態１の半導体装置は、シリコン基板（半導体基板）１の主面に複数の不揮発性メモリセルＮＶＭを有し、以下では、そのうちの一つの不揮発性メモリセルＮＶＭを形成する工程を代表して説明する。なお、工程中に用いる構成要素のうち、上記図１〜図８の中で説明したものは、特筆しない限り、その態様は同様であるとし、重複した説明は省略する。
【００５３】
まず、図９に示すように、シリコン基板１の主面ｓ１側に、ｎ型の半導体領域である分離用ｎウェルｎｗ１を形成する。これには、シリコン基板１に対してドナーとなる不純物イオンをイオン注入法によって導入し、その後、熱処理を施すことで不純物を拡散および活性化することで、当該半導体領域を形成する。以下、半導体領域の形成方法に関しては同様である。ただし、ｐ型の半導体領域をイオン注入法および熱処理によって形成する際には、シリコン基板１に対してアクセプタとなる不純物イオンを注入する。続いて、シリコン基板１の主面ｓ１側に、分離用ｎウェルｎｗ１よりも深さが浅くなるようにして、ｐ型の半導体領域である素子用ｐウェルｐｗ１を形成する。
【００５４】
ここで、分離用ｎウェルｎｗ１と素子用ｐウェルｐｗ１とを形成するための熱処理は、同一の工程で施しても良いし、他の加熱を伴う工程（例えば、熱酸化など）と共有させても良い。こうすることで、工程数を削減できる。以下、イオン注入工程後には必ず熱処理工程を要するが、これらに関しても、特筆しない限り同様とする。
【００５５】
また、図には示さないが、シリコン基板１の主面ｓ１上に、他の周辺回路などを形成し、これらの素子を主面ｓ１上で絶縁分離する必要がある場合は、分離部を形成しても良い。
【００５６】
その後、後にチャネル領域となるシリコン基板１の主面ｓ１の不純物濃度を調整するために、シリコン基板１の主面ｓ１に対してイオン注入を施す。チャネル領域の不純物濃度は、主に、ＭＩＳトランジスタの閾値電圧のパラメータとなる。例えば、ｎ型ＭＩＳトランジスタであれば、チャネル領域のｐ型不純物濃度が低いほど、閾値電圧は低下する。上述のように、本実施の形態１の不揮発性メモリＮＶＭの動作にとって閾値電圧は主要なパラメータであるから、その特性に要求される閾値電圧に調整する。そのために、本工程によって上述のイオン注入を施す。
【００５７】
続いて、シリコン基板１の主面ｓ１に、シリコン基板１に近い方から順に、下部バリア膜ｂｂ１、電荷蓄積膜ｓｔ１、および、上部バリア膜ｂｔ１を形成する。ここでは、上述のように、下部バリア膜ｂｂ１および上部バリア膜ｂｔ１として酸化シリコン膜を形成する。これらは、熱酸化法や化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成する。また、電荷蓄積膜ｓｔ１として窒化シリコン膜を形成する。これは、ＣＶＤ法によって形成する。ただし、電荷蓄積膜ｓｔ１としては、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムアルミネート（ＨｆＡｌＯ）、酸化ハフニウム（ＨｆＯ２）、または、酸化アルミニウム（Ａｌ２Ｏ３）などを主体とする絶縁膜を形成しても良い。この場合にも、ＣＶＤ法によって形成する。
【００５８】
その後、上部バリア膜ｂｔ１を覆うようにして、第１導体膜Ｅ１を形成する。第１導体膜Ｅ１としては、多結晶シリコンを主体とする半導体膜（以下、単に多結晶シリコン膜）を形成し、形成後に所望の導電型となるようにイオン注入法などにより不純物を導入することで導体化する。ここでは、第１導体膜Ｅ１としての多結晶シリコン膜はＣＶＤ法などによって形成し、その後、ドナーとなる不純物を導入することでｎ型導電型化する。
【００５９】
次に、図１０に示すように、第１導体膜Ｅ１を加工してメモリゲート電極（第１ゲート電極）ＭＧ１を形成する。ここでは、フォトリソグラフィ法などによって形成したフォトレジスト膜（図示しない）をエッチングマスクとして、第１導体膜Ｅ１の不要部分に異方性エッチングを施し、除去する。続いて、同様にして、上部バリア膜ｂｔ１、電荷蓄積膜ｓｔ１、および、下部バリア膜ｂｂ１を加工してメモリゲート絶縁膜（第１ゲート絶縁膜）ＭＩ１を形成する。以上の工程により、シリコン基板１の主面ｓ１に、メモリゲート絶縁膜ＭＩ１を隔ててメモリゲート電極ＭＧ１を形成したことになる。
【００６０】
ここで、上記の工程では、メモリゲート絶縁膜ＭＩ１として、下部バリア膜ｂｂ１（酸化シリコン膜）、電荷蓄積膜ｓｔ１（窒化シリコン膜）、および、上部バリア膜ｂｔ１（酸化シリコン膜）からなるＯＮＯ構造の絶縁膜を形成する工程を説明した。ここで、本実施の形態１の不揮発性メモリセルＮＶＭとしては、メモリゲート絶縁膜ＭＩ１として、電荷を蓄積する機能を有する膜であれば良い。例えば、上記ＯＮＯ構造の絶縁膜を形成した構造とは異なり、フローティング状態の導体膜を形成しても良い。
【００６１】
ただし、本実施の形態１の不揮発性メモリセルＮＶＭの形成工程では、上記のようなＯＮＯ構造のメモリゲート絶縁膜ＭＩ１を形成する方が、より好ましい。なぜなら、ＯＮＯ構造の絶縁膜に対して電荷を授受するためのゲート電圧Ｖｇ（上記図３などを参照）は、フローティング状態の導体膜に対して電荷を授受するためのゲート電圧よりも低くできるからである。これにより、不揮発性メモリを有する半導体装置において、メモリ面積の縮小や、信頼性向上などの効果がもたらされる。
【００６２】
次に、図１１に示すように、シリコン基板１の主面ｓ１とメモリゲート電極ＭＧ１とを覆うようにして、第１保護膜ｐｔ１を形成する。ここでは、第１保護膜ｐｔ１として、酸化シリコン膜を形成する。続いて、シリコン基板１の主面ｓ１のうち、メモリゲート電極ＭＧ１の側方下部の領域に、イオン注入ｄｐ０１を施すことで、ｎ型の不純物イオンを注入する。このイオン注入ｄｐ０１が施されたシリコン基板１の主面ｓ１の領域を、ｎ型イオン注入領域ｎ１と記す。
【００６３】
本工程では、シリコン基板１上において、メモリゲート電極ＭＧ１を埋め込まないようにして、第１保護膜ｐｔ１を形成する。言い換えれば、シリコン基板１上において、メモリゲート電極ＭＧ１の外形に沿う面を有するようにして第１保護膜ｐｔ１を形成する。これにより、第１保護膜ｐｔ１は、メモリゲート電極ＭＧ１の側壁に沿った面を有する形状となるように形成する。
【００６４】
そして、イオン注入ｄｐ０１では、注入する不純物イオンが、シリコン基板１の主面ｓ１から見た第１保護膜ｐｔ１の厚さを透過し、メモリゲート電極ＭＧ１の厚さは透過しないようなエネルギー条件で、イオン注入ｄｐ０１を施す。言い換えれば、第１保護膜ｐｔ１は透過膜となり、メモリゲート電極ＭＧ１はイオン注入マスクとなるようにして、イオン注入ｄｐ０１を施す。
【００６５】
ここで、上述のように、第１保護膜ｐｔ１は、メモリゲート電極ＭＧ１の側壁に沿った面を有するように形成している。即ち、第１保護膜ｐｔ１のうち、メモリゲート電極ＭＧ１の側壁部においては、シリコン基板１の主面ｓ１から見た厚さが、メモリゲート電極ＭＧ１の厚さと同程度以上になっている。従って、シリコン基板１の主面ｓ１に上記のようなイオン注入ｄｐ０１を施した場合、メモリゲート電極ＭＧ１に加え、その側壁部を覆う部分の第１保護膜ｐｔ１もイオン注入マスクとなる。
【００６６】
これにより、ｎ型イオン注入領域ｎ１の端部は、シリコン基板１の主面ｓ１を平面的に見て、メモリゲート電極ＭＧ１の端部から離れて形成されることになる。より詳しくは、以下の通りである。図１２は、上記図１１におけるメモリゲート電極ＭＧ１の側方端部付近の要部ｐ０１を拡大して示した拡大図である。上記のように第１保護膜ｐｔ１を適用してイオン注入ｄｐ０１を施すことで、シリコン基板１の主面ｓ１を平面的に見て、メモリゲート電極ＭＧ１の側壁から、第１保護膜ｐｔ１の厚さｔ０１の分だけ離れた位置にイオン注入ｄｐ０１が施されることになる。このようにして、メモリゲート電極ＭＧ１から、第１保護膜ｐｔ１の厚さｔ０１の分だけ離れた位置にオフセットさせて、ｎ型イオン注入領域ｎ１を形成する。
【００６７】
次に、図１３に示すように、第１保護膜ｐｔ１をエッチングなどにより除去する。その後、熱処理によって、ｎ型イオン注入領域ｎ１として導入した不純物イオンを拡散および活性化させることで、ｎ型メモリエクステンション領域（第１半導体領域）ｘｎ１を形成する。
【００６８】
以上のように第１保護膜ｐｔ１を適用して、ｎ型メモリエクステンション領域ｘｎ１を形成した場合、適用せずに形成した場合よりも、ｎ型メモリエクステンション領域ｘｎ１とメモリゲート電極ＭＧ１との平面的な重なり領域がより小さくなる。これにより、上記図８を用いて説明した効果を有する本実施の形態１の不揮発性メモリセルＮＶＭを形成することができる。即ち、上記図７を用いて説明したｎ型メモリエクステンション領域ｘｎ１への電界集中を緩和させ、誤消去動作を起こし難くすることができる。結果として、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【００６９】
更に、上記図８では、メモリゲート電極ＭＧ１の端部とｎ型メモリエクステンション領域ｘｎ１の端部とは、平面的に見て同じ位置に配置される方がより好ましいことを説明した。即ち、上記図１３で説明した工程では、不純物イオンを注入したｎ型イオン注入領域ｎ１がシリコン基板１の主面ｓ１を平面的に見て、メモリゲート電極ＭＧ１の端部である側壁部に達する位置まで拡散するようにして熱処理を施す方が、より好ましい。これによって、上記図８を用いて説明した効果を有する本実施の形態１の不揮発性メモリセルＮＶＭを形成することができる。即ち、電流駆動力を低下させることなく、誤消去を起こし難い構造を形成することができる。結果として、不揮発性メモリを有する半導体装置の信頼性をより向上させることができる。
【００７０】
なお、上記図１１で説明したような、第１保護膜ｐｔ１を適用せずにイオン注入ｄｐ０１を施す場合、イオン注入ｄｐ０１を終えた時点で、既に、ｎ型イオン注入領域ｎ１の端部はメモリゲート電極ＭＧ１の端部と平面的に同じ位置に配置されることになる。そして、イオン注入ｄｐ０１の後には、少なくともｎ型イオン注入領域ｎ１を活性化する必要があるから、熱処理は必須工程である。従って、ｎ型イオン注入領域ｎ１は、熱処理によってメモリゲート電極ＭＧ１の下部にまで拡散する。即ち、第１保護膜ｐｔ１を適用しない工程では、メモリゲート電極ＭＧ１とｎ型メモリエクステンション領域ｘｎ１とが平面的に重ならない構造を形成するのは困難である。
【００７１】
また、上記図１２を用いて説明したように、ｎ型イオン注入領域ｎ１は、メモリゲート電極ＭＧ１の端部である側壁から、第１保護膜ｐｔ１の厚さｔ０１の分だけ離れて形成される。ｎ型イオン注入領域ｎ１のメモリゲート電極ＭＧ１の端部からのオフセット量は、後に熱処理によって拡散させる距離となる。ここで、熱拡散は等方的であるから、ｎ型イオン注入領域ｎ１は、平面方向と同様に深さ方向にも拡散して、ｎ型メモリエクステンション領域ｘｎ１を形成する。従って、上記の初期オフセット量は、不揮発性メモリセルＮＶＭの特性にとって重要な設定値である。
【００７２】
この観点から、本発明者の検証によれば、第１保護膜ｐｔ１の厚さは、１０〜２０ｎｍ程度であることが、より好ましい。なぜなら、第１保護膜ｐｔ１が１０ｎｍよりも薄いと、工程中の種々の熱処理の影響を受けて、ｎ型イオン注入領域ｎ１がメモリゲート電極ＭＧ１の下部まで拡散し、明確な効果が得難くなる。また、第１保護膜ｐｔ１が２０ｎｍよりも厚いと、平面方向への熱拡散に相等する深さ方向への拡散が過剰になり、ｎ型メモリエクステンション領域ｘｎ１としての本来の機能的な要求に応えられなくなる。従って、本実施の形態１の製造方法では、第１保護膜ｐｔ１の厚さは１０〜２０ｎｍとする方が、より好ましい。
【００７３】
また、上記のように第１保護膜ｐｔ１の厚さを１０〜２０ｎｍとした場合、この第１保護膜ｐｔ１を透過させ、かつ、ｎ型イオン注入領域ｎ１を所望の深さとするためには、イオン注入ｄｐ０１として、リンまたはヒ素イオンを２０〜４０ｋｅＶで注入することが好適であることを、本発明者が検証している。
【００７４】
また、本実施の形態１の製造方法では、第１保護膜ｐｔ１は、メモリゲート電極ＭＧ１に対して、ｎ型イオン注入領域ｎ１を形成する位置にオフセットを設けることを目的として形成する。従って、この目的からは、その材料は酸化シリコン膜に限定されない。しかし、上記図１３で説明したように、第１保護膜ｐｔ１は除去する必要がある。このとき、多結晶シリコンからなるメモリゲート電極ＭＧ１や、シリコン基板１などに対して、選択的にエッチングできることが望ましい。この観点から、本実施の形態１の製造方法では、第１保護膜ｐｔ１として酸化シリコン膜を形成する方が、より好ましい。
【００７５】
続く工程では、図１４に示すように、メモリゲート電極ＭＧ１の側壁を覆うようにして、酸化シリコン膜からなるサイドウォールスペーサｓｗを形成する。また、上述のように、サイドウォールスペーサｓｗとしては、酸化シリコン膜と窒化シリコン膜との積層膜としても良い。これには、まず、メモリゲート電極ＭＧ１を覆うようにして、所望の絶縁膜を熱酸化法またはＣＶＤ法などによって堆積する。その後、堆積膜にエッチバックを施すことで、段差部であるメモリゲート電極ＭＧ１の側壁部に堆積膜を残し、他を除去する。このようにして、サイドウォールスペーサｓｗを形成する。
【００７６】
その後、メモリゲート電極ＭＧ１、サイドウォールスペーサｓｗをイオン注入マスクとして、シリコン基板１の主面にイオン注入を施すことで、サイドウォールスペーサｓｗの側方下部にメモリソース・ドレイン領域ｓｄ１を形成する。
【００７７】
以上のようにして、本実施の形態１の不揮発性メモリセルＮＶＭをシリコン基板１上に形成することができる。その後、層間絶縁膜やコンタクトプラグ、または、配線金属を形成し、複数のメモリセルや周辺回路素子などを結線することで、所望の回路構成を形成する。
【００７８】
本発明者は、本実施の形態１の製造方法で形成した不揮発性メモリセルＮＶＭの効果を検証した。上記図６のセル領域ｃ０４，ｃ０５に属するメモリセルにおいて、上記図７のバイアス状態を続けたときの、閾値電圧の時間変化を検査した。その結果を図１５に示す。横軸には経過時間、縦軸には閾値電圧を取っている。
【００７９】
初期状態では書き込みを受けたメモリセルでは、閾値電圧Ｖｔｈは高い値となっている。その後、上記図６のセル領域ｃ０４，ｃ０５では、いかなるメモリ動作も起こらないようなバイアス条件としているが、上述の誤消去動作が生じる。これにより、メモリゲート絶縁膜ＭＩ１には正孔ｈが注入され、時間経過と共に閾値電圧Ｖｔｈが低下していく。
【００８０】
図１５のうち、本実施の形態１の製造方法によって形成した不揮発性メモリセルＮＶＭの特性を、特性ｒ０１として示す。一方、本発明者が事前に検討した方法により形成した、上記図１で説明したような不揮発性メモリセルＮＶＭａの特性を、特性ｒ０２として示す。図のように、本実施の形態１の不揮発性メモリセルＮＶＭの特性ｒ０１の方が、時間経過に伴う閾値電圧Ｖｔｈの低下は緩やかである。このように、本実施の形態１の製造方法による効果が、本発明者によって検証された。
【００８１】
次に、上記で説明した本実施の形態１の不揮発性メモリセルＮＶＭを２次元マトリクス状に配置したメモリにおいて、より効果的な動作方法について説明する。図１６は、２次元マトリクス状に配置した複数の不揮発性メモリセルＮＶＭに対して、書き込み動作時の電圧印加方法を示している。例えば、本発明者の事前の検討によれば、書き込み動作を施すセル領域ｃ０１，ｃ０２には、上記図２、図６で説明したような電圧印加方法がある。本実施の形態１の電圧印加方法においても、書き込み動作を施すセル領域ｃ０１，ｃ０２に対しては、同様の電圧印加方法とする。
【００８２】
ここで、上述のように、書き込み動作を施さないセル領域ｃ０４，ｃ０５では、誤消去動作が起こり得る。これは、上記図７で説明したように、ｎ型メモリエクステンション領域ｘｎ１と素子用ｐウェルｐｗ１との接合部において、電界集中により生じる電子正孔対のうちの正孔ｈがメモリゲート電極ＭＧ１の負のゲート電圧Ｖｇに引かれて、メモリゲート絶縁膜ＭＩ１に注入されることに起因している。上記で説明した本実施の形態１の不揮発性メモリセルＮＶＭによれば、この電界集中を緩和させ、誤消去が起こり難い構造とすることができる。
【００８３】
ここでは、更に、セル領域ｃ０４，ｃ０５の不揮発性メモリセルＮＶＭに印加するゲート電圧Ｖｇを以下のようにすることで、より効果的に誤消去を抑制することができる。即ち、書き込み動作を施さない不揮発性メモリセルＮＶＭのうち、書き込み動作を施すセル領域ｃ０１，ｃ０２とワード線ＷＬを共有しないセル領域ｃ０４，ｃ０５のワード線ＷＬには、ゲート電圧Ｖｇとして−５Ｖの電圧を印加する。これは、上記図７で説明したバイアス条件と比較して、該当セル領域ｃ０４，ｃ０５のゲート電圧Ｖｇ（上記では−６Ｖ）を正方向に１Ｖ変化させたことに相等する。
【００８４】
上記のような電圧印加条件とすることで、図１７に示すように、生成した電子正孔対のうちの正孔ｈから見たメモリゲート電極ＭＧ１の負電界が弱まり、メモリゲート絶縁膜ＭＩ１への正孔ｈの注入が減少する。更に、素子用ｐウェルｐｗ１には、メモリゲート電圧Ｖｇ（−５Ｖ）よりも高い負電圧である基板電圧Ｖｓｕｂ（−６Ｖ）が印加されているから、正孔ｈはメモリゲート電極ＭＧ１よりも素子用ｐウェルｐｗ１側に輸送し易くなる。従って、メモリゲート絶縁膜ＭＩ１への正孔ｈの注入はより減少する。以上のように、書き込み動作を施さないセル領域ｃ０４，ｃ０５に対してのバイアス条件を設定することで、不揮発性メモリセルＮＶＭへの誤消去はより起こりにくくなる。結果として、不揮発性メモリを有する半導体装置の信頼性をより向上させることができる。
【００８５】
本発明者は、上記図１５を用いて説明した方法と同様にしてこの効果を検証した。その結果を図１８に示す。本実施の形態１の不揮発性メモリセルＮＶＭを用い、上記図１６、図１７のバイアス条件で電圧を印加した場合の、経過時間における閾値電圧Ｖｔｈの変化を特性ｒ０３として示す。図のように、閾値電圧Ｖｔｈの低下が改善された特性ｒ０２（上記図１５にて詳説）と比較して、本特性ｒ０３では、更に、閾値電圧Ｖｔｈの低下が抑制されている。このように、本実施の形態１の電圧印加方法による効果が、本発明者によって検証された。
【００８６】
（実施の形態２）
本実施の形態２では、上記実施の形態１で説明した不揮発性メモリセルＮＶＭの形成方法として、周辺回路に適用されるＭＩＳトランジスタ（電界効果トランジスタ）を形成する工程を共有しながら不揮発性メモリセルＮＶＭを形成する方法を説明する。本実施の形態２の半導体装置が有する不揮発性メモリセルＮＶＭの構成やその効果などは、上記実施の形態１で上記図８などを用いて説明したものと同様であり、ここでの重複した説明は省略する。本実施の形態２の半導体装置の製造方法を、図１９〜図３５を用いて説明する。
【００８７】
図１９は本実施の形態２の半導体装置の製造工程中を示す要部断面図であり、左側に不揮発性メモリセルを形成する領域を示し、右側に周辺回路に適用するＭＩＳトランジスタを形成する領域を示す。なお、周辺回路に適用するＭＩＳトランジスタとしては、ｎチャネル型とｐチャネル型とのＭＩＳトランジスタに対し、それぞれ、高速用途（低耐圧）と高耐圧用途（低速）とで、合計４種類のＭＩＳトランジスタの形成工程を示す。図中では、シリコン基板１上において、不揮発性メモリセルを形成する領域をメモリ領域Ｒｍと示す。同じく、高速用途のｎ型ＭＩＳトランジスタを形成する領域を高速ｎＭＩＳ領域Ｒｓｎ、高速用途のｐ型ＭＩＳトランジスタを形成する領域を高速ｐＭＩＳ領域Ｒｓｐ、高耐圧用途のｎ型ＭＩＳトランジスタを形成する領域を高耐圧ｎＭＩＳ領域Ｒｖｎ、高耐圧用途のｐ型ＭＩＳトランジスタを形成する領域を高耐圧ｐＭＩＳ領域Ｒｖｐと示す。
【００８８】
まず、上記図９で説明した工程と同様にして、シリコン基板１の主面ｓ１全面に分離用ｎウェルｎｗ１を形成し、メモリ領域Ｒｍに素子用ｐウェルｐｗ１を形成する。その後、浅い溝に絶縁膜を埋め込んだ、所謂ＳＴＩ（Shallow Trench Isolation）構造の分離部２を形成する。
【００８９】
続いて、シリコン基板１の主面ｓ１にフォトレジスト膜３を形成し、メモリ領域Ｒｍ以外のシリコン基板１の主面ｓ１を覆うように、フォトリソグラフィ法などによってパターニングする。そして、フォトレジスト膜３をイオン注入マスクとしてイオン注入ｄｐ０２を施すことで、メモリ領域Ｒｍのシリコン基板１の主面ｓ１に不純物イオンを注入する。これは、メモリ領域Ｒｍに形成する不揮発性メモリのチャネル濃度を調整するための工程である。イオン注入ｄｐ０２工程後、熱処理を施すことで注入した不純物を拡散および活性化する。この熱処理工程は、本イオン注入ｄｐ０２直後に施しても良いが、他の熱処理工程を共有して施しても良い。以下、特筆しない限り、イオン注入後の不純物拡散および活性化のための熱処理は同様である。また、以下の各種工程においてマスクとして用いるフォトレジスト膜は、フォトリソグラフィ法によってパターニングする。
【００９０】
次に、図２０に示すように、シリコン基板１の主面ｓ１上に、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐのうち所望の領域において開口し、メモリ領域Ｒｍを含む他の領域を覆うようなフォトレジスト膜４を形成する。そして、フォトレジスト膜４をイオン注入マスクとしてイオン注入ｄｐ０３を施し、後に熱処理を施すことで、開口部のシリコン基板１の主面ｓ１にｎウェルｎｗｓなどを形成する。更に、同じイオン注入マスクで他のイオン注入を施すことでチャネル濃度を調整するための不純物を注入する。図では、高速ｐＭＩＳ領域Ｒｓｐにおいて開口したフォトレジスト膜４を形成し、当該領域Ｒｓｐにｎウェル領域ｎｗｓを形成する工程を示している。
【００９１】
本工程の前には、同様の方法で高耐圧ｎＭＩＳ領域Ｒｖｎにｐウェルｐｗｖ、および、高耐圧ｐＭＩＳ領域Ｒｖｐにｎウェルｎｗｖを形成し、それぞれ、チャネル濃度調整用のイオン注入を施している。また、本工程の後には、同様の方法で高速ｎＭＩＳ領域Ｒｓｎにｐウェルｐｗｓ（下図２１参照）を形成し、チャネル濃度調整用のイオン注入を施す。なお、これらｎウェルｎｗｓ，ｎｗｖやｐウェルｐｗｓ，ｐｗｖを形成する順番は上記に限定されるものではなく、入れ替えても良い。
【００９２】
次に、図２１に示すように、シリコン基板１の主面ｓ１に熱酸化法などによって酸化シリコン膜５を形成する。この酸化シリコン膜５は、後の加工によって高耐圧用途のＭＩＳトランジスタのゲート絶縁膜とするものである。従って、続く工程では、高速ｎＭＩＳ領域Ｒｓｎおよび高速ｐＭＩＳ領域Ｒｓｐの酸化シリコン膜５を除去する。まず、両高速ＭＩＳ領域Ｒｓｎ，Ｒｓｐにおいて開口するようなフォトレジスト膜６を形成する。続いて、フォトレジスト膜６をエッチングマスクとして、両高速ＭＩＳ領域Ｒｓｎ，Ｒｓｐの酸化シリコン膜５をエッチングなどにより除去する。
【００９３】
次に、図２２に示すように、シリコン基板１の主面ｓ１に熱酸化法などによって、再度、酸化シリコン膜５を形成する。ここで、前の工程によって、両高耐圧ＭＩＳ領域Ｒｖｎ，Ｒｖｐにおいては既に酸化シリコン膜５が形成され、両高速ＭＩＳ領域Ｒｓｎ，Ｒｓｐにおいてはこの酸化シリコン膜５を除去している。従って、本工程によって、両高耐圧ＭＩＳ領域Ｒｖｎ，Ｒｖｐに形成する酸化シリコン膜５は、両高速ＭＩＳ領域Ｒｓｎ，Ｒｓｐに形成する酸化シリコン膜５よりも厚くなる。本工程では、高速用途のＭＩＳトランジスタに要求されるゲート絶縁膜厚の分だけ酸化シリコン膜５を形成する。そして、上記図２１の工程では、本図２２の工程と併せた酸化シリコン膜５の厚さが、高耐圧用途のＭＩＳトランジスタに要求されるゲート絶縁膜厚となるように、酸化シリコン膜５を形成する。
【００９４】
続いて、酸化シリコン膜５を覆うようにして、ＣＶＤ法などによって多結晶シリコン膜７を形成する。この多結晶シリコン膜７は、後の加工によって周辺回路用途のＭＩＳトランジスタのゲート電極とするものである。従って、続く工程では、メモリ領域Ｒｍの多結晶シリコン膜７を除去する。まず、シリコン基板１の各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐの主面ｓ１を覆うようにして、フォトレジスト膜８を形成する。そして、このフォトレジスト膜８をエッチングマスクとして、メモリ領域Ｒｍの多結晶シリコン膜７にエッチングを施し、これを除去する。続けて、同フォトレジスト膜８をエッチングマスクとして、メモリ領域Ｒｍの酸化シリコン膜５にエッチングを施し、これを除去する。
【００９５】
次に、図２３に示すように、シリコン基板１の主面ｓ１全面に、下部バリア膜ｂｂ１、電荷蓄積膜ｓｔ１、および、上部バリア膜ｂｔ１を形成する。それぞれ、上記図９で説明した工程と同様にして形成する。このとき、前工程で、メモリ領域Ｒｍにおいてはシリコン基板１の主面ｓ１が露出するように加工していたが、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐにおいては酸化シリコン膜５を介して多結晶シリコン膜７が形成されている。従って、本工程では、メモリ領域Ｒｍにおいてはシリコン基板１の主面ｓ１上に、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐにおいては、多結晶シリコン膜７上に、下部バリア膜ｂｂ１、電荷蓄積膜ｓｔ１、および、上部バリア膜ｂｔ１が形成される。
【００９６】
続いて、シリコン基板１の主面ｓ１全面に、上部バリア膜ｂｔ１を覆うようにして、第１導体膜Ｅ１を形成する。この第１導体膜Ｅ１は、上記図９で説明した工程と同様にして形成する。
【００９７】
上記図９を用いて説明したように、本工程で形成した第１導体膜Ｅ１は、後の工程で不揮発性メモリのメモリゲート電極となるものである。従って、続く工程では、第１導体膜Ｅ１に対して、イオン注入ｄｐ０４不純物イオンを注入し、所望の導電型にする。なお、ここでは、イオン注入マスクなどは用いずに、第１導体膜Ｅ１全体に同様のイオン注入ｄｐ０４を施す。
【００９８】
次に、図２４に示すように、上記図１０の工程と同様に第１導体膜Ｅ１を加工して、メモリゲート電極（第１ゲート電極）ＭＧ１を形成する。ここでは、第１導体膜Ｅ１のうち、メモリゲート電極ＭＧ１として残したい部分を覆うようにパターニングしたフォトレジスト膜９を形成し、これをエッチングマスクとして第１導体膜Ｅ１にエッチングを施す。その後、フォトレジスト膜９を除去する。
【００９９】
次に、図２５に示すように、メモリゲート電極ＭＧ１に覆われていない部分の上部バリア膜ｂｔ１、電荷蓄積膜ｓｔ１、および、下部バリア膜ｂｂ１を除去することで、これらの絶縁膜からなるメモリゲート絶縁膜（第１ゲート絶縁膜）ＭＩ１を形成する。より具体的には、メモリ領域Ｒｍのシリコン基板１上、および、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐの多結晶シリコン膜７上の上記絶縁膜において、メモリゲート電極ＭＧ１に覆われていない部分をウェットエッチングなどによって除去することで、メモリゲート絶縁膜ＭＩ１を形成する。メモリゲート絶縁膜ＭＩ１の態様に関しては、上記図１０を用いた説明と同様である。なお、本工程では、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐの第１導体膜Ｅ１、上部バリア膜ｂｔ１、電荷蓄積膜ｓｔ１、および、下部バリア膜ｂｂ１も除去される。即ち、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐでは、多結晶シリコン膜７が露出することになる。
【０１００】
続いて、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｎ，Ｒｖｐの多結晶シリコン膜７に対して、それぞれ異なるイオン注入ｄｐ０５などを施す。上述のように、多結晶シリコン膜７は周辺回路用途のＭＩＳトランジスタのゲート電極とするものである。本工程は、このＭＩＳトランジスタのゲート電極として要求される導電型とするように、各領域の多結晶シリコン膜７にイオン注入ｄｐ０５などを施す。例えば、ｎ型ＭＩＳトランジスタのゲート電極はｎ型導電型化し、ｐ型ＭＩＳトランジスタのゲート電極はｐ型導電型化する。
【０１０１】
図では、例えば、高速および高耐圧ｎＭＩＳ領域Ｒｓｎ，Ｒｖｎにおいて開口するようなパターンのフォトレジスト膜１０を形成する。そして、フォトレジスト膜１０をイオン注入マスクとして、当該領域Ｒｓｎ，Ｒｖｎの多結晶シリコン膜７にイオン注入ｄｐ０５を施す。ここでは、ｎ型となる不純物イオンを注入することで、多結晶シリコン７をｎ型多結晶シリコン７ｎとする。後の工程では、他のフォトレジスト膜および他のイオン注入によって、同様にして、高速および高耐圧ｐＭＩＳ領域Ｒｓｐ，Ｒｖｐの多結晶シリコン膜７をｐ型多結晶シリコン７ｐ（下図２６参照）とする。なお、これらｎ型多結晶シリコン７ｎやｐ型多結晶シリコン７ｐを形成する順番は上記に限定されるものではなく、入れ替えても良い。
【０１０２】
次に、図２６に示すように、ｎ型およびｐ型多結晶シリコン膜７ｎ，７ｐを加工して、それぞれ、高速ｎＭＩＳ領域Ｒｓｎにｎ型高速用ゲート電極（第２ゲート電極）Ｇｎ１、高速ｐＭＩＳ領域Ｒｓｐにｐ型高速用ゲート電極（第２ゲート電極）Ｇｐ１、高耐圧ｎＭＩＳ領域Ｒｖｎにｎ型高耐圧用ゲート電極（第２ゲート電極）Ｇｎ２、高耐圧ｐＭＩＳ領域Ｒｖｐにｐ型高耐圧用ゲート電極（第２ゲート電極）Ｇｐ２を形成する。ここでは、まず、ｎ型およびｐ型多結晶シリコン膜７ｎ，７ｐのうち、各ゲート電極として残す部分を覆うようにパターニングしたフォトレジスト膜１１を形成する。そして、このフォトレジスト膜１１をエッチングマスクとして、露出した部分のｎ型およびｐ型多結晶シリコン膜７ｎ，７ｐに対して異方性エッチングを施し、これを除去する。その後、フォトレジスト膜１１を除去する。
【０１０３】
次に、図２７に示すように、各ゲート電極Ｇｎ１，Ｇｐ１，Ｇｎ２，Ｇｐ２に覆われていない部分の酸化シリコン膜５を、ウェットエッチングなどにより除去する。これにより、両高速ＭＩＳ領域Ｒｓｎ，Ｒｓｐには酸化シリコン膜５からなる高速用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩ１を、また、両高耐圧ＭＩＳ領域Ｒｖｎ，Ｒｖｐには酸化シリコン膜５からなる高耐圧用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩ２を形成する。
【０１０４】
以上の工程のようにして、シリコン基板１の主面ｓ１のうち、それぞれ、高速ｎＭＩＳ領域Ｒｓｎには高速用ゲート絶縁膜ＧＩ１を隔ててｎ型高速用ゲート電極Ｇｎ１、高速ｐＭＩＳ領域Ｒｓｐには高速用ゲート絶縁膜ＧＩ１を隔ててｐ型高速用ゲート電極Ｇｐ１、高耐圧ｎＭＩＳ領域Ｒｖｎには高耐圧用ゲート絶縁膜ＧＩ２を隔ててｎ型高耐圧用ゲート電極Ｇｎ２、高耐圧ｐＭＩＳ領域Ｒｖｐには高耐圧用ゲート絶縁膜ＧＩ２を隔ててｐ型高耐圧用ゲート電極Ｇｐ２を形成する。
【０１０５】
続く工程では、高耐圧ｎＭＩＳ領域Ｒｖｎにおいて、ｎ型高耐圧用ゲート電極Ｇｎ２の側方下部のシリコン基板１の主面に、ｎ型イオン注入領域ｎ２を形成する。これには、まず、高耐圧ｎＭＩＳ領域Ｒｖｎにおいて開口したフォトレジスト膜１２を形成し、イオン注入ｄｐ０６を施す。その際、フォトレジスト膜１２に加え、ｎ型高耐圧用ゲート電極Ｇｎ２もイオン注入マスクとして機能し、上記の領域にｎ型イオン注入領域ｎ２を形成できる。
【０１０６】
次に、図２８に示すように、シリコン基板１の主面ｓ１と、各ゲート電極を覆うようにして、第１保護膜ｐｔ１を形成する。ここで、各ゲート電極とは、メモリゲート電極ＭＧ１、ｎ型およびｐ型高速用ゲート電極Ｇｎ１，Ｇｐ１、ｎ型およびｐ型高耐圧用ゲート電極Ｇｎ２，Ｇｐ２である。言い換えれば、本工程では、シリコン基板１の主面ｓ１上において、メモリゲート電極ＭＧ１と周辺領域のＭＩＳトランジスタ用の各ゲート電極Ｇｎ１，Ｇｐ１，Ｇｎ２，Ｇｐ２とを覆うようにして、同一の工程で、第１保護膜ｐｔ１を形成する。ここでは、上記図１１を用いた説明と同様にして、第１保護膜ｐｔ１を形成する。
【０１０７】
続いて、シリコン基板１の主面ｓ１のうちメモリ領域Ｒｍにおいて開口するようにパターニングしたフォトレジスト膜１３を形成する。そして、このフォトレジスト膜１３をイオン注入マスクとしてイオン注入ｄｐ０７を施すことで、メモリ領域Ｒｍのシリコン基板１の主面ｓ１にｎ型となる不純物イオン（第１不純物イオン）を注入し、ｎ型イオン注入領域ｎ１を形成する。
【０１０８】
ここでは、上記実施の形態１の製造方法、特に、上記図１１を用いて説明した方法およびその態様と同様にして、第１保護膜ｐｔ１を適用し、かつ、イオン注入ｄｐ０１と同様のイオン注入ｄｐ０７によってｎ型イオン注入領域ｎ１を形成する。即ち、ｎ型イオン注入領域ｎ１とメモリゲート電極ＭＧ１とは、この時点で平面的な重なり部分を持たず、第１保護膜ｐｔ１の厚さ分だけオフセットして配置されている。その効果についても、上記実施の形態１の説明と同様である。
【０１０９】
次に、図２９に示すように、第１保護膜ｐｔ１を、周辺回路のＭＩＳトランジスタ用の各ゲート電極Ｇｎ１，Ｇｐ１，Ｇｎ２，Ｇｐ２の側壁を覆うように残し、他をエッチングにより除去することで、第１スペーサｓｐ１を形成する。ここでは、第１保護膜ｐｔ１に対して、エッチングマスク等を施さずに異方性エッチングを施す、所謂エッチバックを施す。これにより、第１保護膜ｐｔ１は、シリコン基板１の主面ｓ１から見た厚さが見かけ上厚い、各ゲート電極Ｇｎ１，Ｇｐ１，Ｇｎ２，Ｇｐ２の側壁部に残り、他の部分は除去され、上記の構造の第１保護膜ｐｔ１からなる第１スペーサｓｐ１が形成できる。なお、この方法によれば、メモリゲート電極ＭＧ１の側壁にも、第１スペーサｓｐ１が形成される。
【０１１０】
続いて、高速ｐＭＩＳ領域Ｒｓｐにおいて開口するようなパターンのフォトレジスト１４を形成し、これをイオン注入マスクとしてイオン注入ｄｐ０８を施す。ここでは、ｐ型となる不純物イオン（第２不純物イオン）を注入することで、ｐ型イオン注入領域ｐ１を形成する。このとき、高速ｐＭＩＳ領域Ｒｓｐでは、ｐ型高速用ゲート電極Ｇｐ１がイオン注入マスクとなり、シリコン基板１の主面ｓ１のうちのｐ型高速用ゲート電極Ｇｐ１の側方下部に、イオン注入ｄｐ０８が施される。更に、本実施の形態２の方法では、ｐ型高速用ゲート電極Ｇｐ１の側壁に第１スペーサｓｐ１を形成しており、これもイオン注入マスクとなる。従って、イオン注入ｄｐ０８によって形成されるｐ型イオン注入領域ｐ１は、シリコン基板１の主面ｓ１を平面的に見て、ｐ型高速用ゲート電極Ｇｐ１と重なる部分を持たず、かつ、第１スペーサの厚さ分だけ離れた位置（オフセットした位置）に形成することになる。
【０１１１】
比較として、例えば、上記図２７の工程で形成したｎ型イオン注入領域ｎ２を考える。上記図２７の工程では、第１スペーサｓｐ１のようなオフセットスペーサを適用せずに、高耐圧ｎＭＩＳ領域Ｒｖｎでは、ｎ型高耐圧用ゲート電極Ｇｎ２のみをイオン注入マスクとしてイオン注入ｄｐ０６を施した。従って、イオン注入ｄｐ０６を施した時点では、ｎ型イオン注入領域ｎ２の端部とｎ型高耐圧用ゲート電極Ｇｎ２の端部の側壁とは、平面的に同じ位置となるように配置している。これに対し、本工程の第１スペーサｓｐ１を施したイオン注入ｄｐ０８によって、高速ｐＭＩＳ領域Ｒｓｐに形成したｐ型イオン注入領域ｐ１は、上記のように、ｐ型高速ゲート電極Ｇｐ１とオフセットを有して形成される。
【０１１２】
また、本図２９では、本工程の前に、ｐ型高耐圧用ゲート電極Ｇｐ２の側方下部に、上記と同様にして他のｐ型となる不純物イオン（第２不純物イオン）を注入し、ｐ型イオン注入領域ｐ２を形成した状態を示している。また、本工程の後に、ｎ型高速用ゲート電極Ｇｎ１の側方下部に、上記と同様にして他のｎ型となる不純物イオン（第２不純物イオン）を注入し、イオン注入領域ｎ３（下図３０参照）を形成する。なお、これらｐ型イオン注入領域ｐ１，ｐ２や、ｎ型イオン注入領域ｎ３を形成する順番は上記に限定されるものではなく、入れ替えても良い。
【０１１３】
次に、図３０に示すように、熱処理を施すことによって、上記図２８の工程で形成したｎ型イオン注入領域ｎ１、および、上記図２９の工程などで形成したｎ型およびｐ型イオン注入領域ｎ２，ｎ３，ｐ１，ｐ２を拡散および活性化させる。これにより、メモリ領域Ｒｍにはｎ型イオン注入領域ｎ１によるｎ型メモリエクステンション領域（第１半導体領域）ｘｎ１を形成する。また、高速ｎＭＩＳ領域Ｒｓｎにはｎ型イオン注入領域ｎ３によるｎ型高速用エクステンション領域（第２半導体領域）ｘｎ２を形成し、高速ｐＭＩＳ領域Ｒｓｐにはｐ型イオン注入領域ｐ１によるｐ型高速用エクステンション領域（第２半導体領域）ｘｐ１を形成する。また、高耐圧ｎＭＩＳ領域Ｒｖｎにはｎ型イオン注入領域ｎ２によるｎ型高耐圧用エクステンション領域ｘｎ３を形成し、高耐圧ｐＭＩＳ領域Ｒｖｐにはｐ型イオン注入領域ｐ２によるｐ型高耐圧用エクステンション領域（第２半導体領域）ｘｐ２を形成する。
【０１１４】
以上の工程によって、シリコン基板１のうち、それぞれ、メモリ領域Ｒｍに不揮発性メモリセルＮＶＭ、高速ｎＭＩＳ領域Ｒｓｎに高速ｎ型ＭＩＳトランジスタ（電界効果トランジスタ）Ｑｓｎ、高速ｐＭＩＳ領域Ｒｓｐに高速ｐ型ＭＩＳトランジスタ（電界効果トランジスタ）Ｑｓｐ、高耐圧ｎＭＩＳ領域Ｒｖｎに高耐圧ｎ型ＭＩＳトランジスタＱｖｎ、高耐圧ｐＭＩＳ領域Ｒｖｐに高耐圧ｐ型ＭＩＳトランジスタ（電界効果トランジスタ）Ｑｖｐの基本構成を形成したことになる。
【０１１５】
ここで、上記図２８および図２９の工程を終えた時点では、上述のように、メモリ領域Ｒｍにおけるｎ型イオン注入領域ｎ１とメモリゲート電極ＭＧ１との間には平面的にオフセットが生じている。同様に、例えば、高速ｐＭＩＳ領域Ｒｓｐにおけるｐ型イオン注入領域ｐ１とｐ型高速用ゲート電極Ｇｐ１との間には平面的にオフセットが生じている。そして、上記図３０で説明した熱処理工程を施すことで、各イオン注入領域ｎ１，ｎ３，ｐ１，ｐ２は、各ゲート電極ＭＧ１，Ｇｎ１，Ｇｐ１，Ｇｐ２の側壁に近付くように拡散し、各エクステンション領域ｘｎ１，ｘｎ２，ｘｐ１，ｘｐ２が形成される。
【０１１６】
一方、高耐圧ｎＭＩＳ領域Ｒｖｎでは、既にｎ型高耐圧用ゲート電極Ｇｎ２とのオフセットが無いようにｎ型イオン注入領域ｎ２が形成されている。従って、本熱処理工程では、ｎ型高耐圧用ゲート電極Ｇｎ２の下部に回りこむようにしてｎ型イオン注入領域ｎ２が拡散し、ｎ型高耐圧用エクステンション領域ｘｎ３が形成される。
【０１１７】
結果として、例えば、高耐圧ｎＭＩＳ領域Ｒｖｎのように、第１保護膜ｐｔ１または第１スペーサｓｐ１を適用せずにｎ型高耐圧用エクステンション領域ｘｎ３を形成した場合に比べ、例えば、高速ｐＭＩＳ領域Ｒｓｐのように、第１スペーサｓｐ１を適用してｐ型高速用エクステンション領域ｘｐ１を形成した場合、ゲート電極との平面的な重なりがより小さくなる。
【０１１８】
不揮発性メモリセルＮＶＭにおいて、上記のような第１保護膜ｐｔ１を適用してｎ型メモリエクステンション領域ｘｎ１を形成することの効果は、上記実施の形態１で説明した通りである。
【０１１９】
一方、上記のようにして、ＭＩＳトランジスタの形成工程においてもオフセットスペーサ（第１スペーサｓｐ１）を適用し、エクステンション領域とゲート電極とが平面的に重なる領域を小さくすることも、同様に効果的である。この技術に関しては、例えば、本出願人らが以前に出願した特願２００８−４７４００号に記載されている。
【０１２０】
そして、本実施の形態２の製造方法によれば、周辺回路としてのＭＩＳトランジスタ形成する工程に適用するオフセットスペーサを共用して、上記実施の形態１で説明した効果的な不揮発性メモリセルＮＶＭを形成できる。結果として、不揮発性メモリを有する半導体装置の信頼性をより向上させることができる。また、工程数を削減できる。
【０１２１】
また、本実施の形態２の製造方法では、不揮発性メモリセルＮＶＭのｎ型メモリエクステンション領域ｘｎ１の形成には第１保護膜ｐｔ１を適用した。これに対し、例えば、高速ｎ型ＭＩＳトランジスタＱｓｎのｎ型高速用エクステンション領域ｘｎ２の形成には、第１スペーサｓｐ１を適用した。ここでは、第１保護膜ｐｔ１を、シリコン基板１の厚さ方向にエッチバックすることで第１スペーサｓｐ１を形成しているため、各ゲート電極の側壁から見た厚さはほぼ変わらない。
【０１２２】
ただし、本実施の形態２の製造方法においては、第１保護膜ｐｔ１をエッチバックする際に、異方性エッチングの条件を調整することで、シリコン基板１の主面ｓ１に沿った方向にもややエッチングされるようにして、第１スペーサｓｐ１を形成する方が、より好ましい。これにより、不揮発性メモリセルＮＶＭのｎ型メモリエクステンション領域ｘｎ１の形成に用いる第１保護膜ｐｔ１と、例えば、高速ｎ型ＭＩＳトランジスタＱｓｎのｎ型高速用エクステンション領域ｘｎ２の形成に用いる第１スペーサｓｐ１との厚さを変えることができる。より詳しくは、第１スペーサｓｐ１のｐ型高速用ゲート電極Ｇｐ１の側壁から見た厚さを、第１保護膜ｐｔ１のメモリゲート電極ＭＧ１の側壁から見た厚さよりも薄くすることができる。このような態様がより効果的であることの理由を以下で説明する。
【０１２３】
上述のように、不揮発性メモリセルＮＶＭはｎ型ＭＩＳトランジスタとして機能し得る。しかし、その動作は、例えばメモリの読み出し動作などとして適用され、周辺回路のｎ型ＭＩＳトランジスタとは異なる場合が多い。従って、要求される特性は異なり、ＭＩＳトランジスタとしての構造も異なる。即ち、不揮発性メモリセルＮＶＭのｎ型メモリエクステンション領域ｘｎ１と、例えば高速ｎ型ＭＩＳトランジスタＱｓｎのｎ型高速用エクステンション領域ｘｎ２とは、異なる工程によって異なる形状に形成できる方が望ましい。特に、本実施の形態２のようなオフセットスペーサを適用する工程は、より小型化された高性能なＭＩＳトランジスタの形成工程に適用される。即ち、不揮発性メモリセルＮＶＭのｎ型メモリエクステンション領域ｘｎ１よりも、例えば高速ｎ型ＭＩＳトランジスタＱｓｎのｎ型高速用エクステンション領域ｘｎ２の方が、より微細な加工によって形成できる方が、より好ましい。
【０１２４】
この観点から、上記のように、第１保護膜ｐｔ１をｎ型メモリエクステンション領域ｘｎ１の形成工程に適用し、第１保護膜ｐｔ１をエッチング加工で薄くした第１スペーサｓｐ１をｎ型高速用エクステンション領域ｘｎ２に適用することで、所望の形状を形成し易くなる。このように、本実施の形態２の製造方法によれば、より高性能なＭＩＳトランジスタを周辺回路として形成する工程を適用しつつ、上記実施の形態１で説明したような効果を有する不揮発性メモリセルＮＶＭを形成することができる。結果として、不揮発性メモリを有する半導体装置の信頼性をより向上させることができる。
【０１２５】
また、上記図３０を用いて説明した工程では、各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｐのｎ型およびｐ型イオン注入領域ｎ３，ｐ１，ｐ２が、シリコン基板１の主面ｓ１を平面的に見て、それぞれ、各ゲート電極Ｇｎ１，Ｇｐ１，Ｇｐ２の側壁に達する位置まで拡散するように熱処理を施して、各エクステンション領域ｘｎ２，ｘｐ１、ｘｐ２を形成する方が、より好ましい。なぜなら、エクステンション領域が少なくともゲート電極下まで達していないと、ＭＩＳトランジスタのオン動作時にチャネル領域の反転層とエクステンション領域とが接続できず、抵抗値が上がり、電流駆動力が減少してしまう。従って、エクステンション領域をゲート電極下に達するように工程を調整することで、電流駆動力を低下させることなく、上記のような効果を有する半導体装置を形成できる。結果として、不揮発性メモリを有する半導体装置の性能をより向上させることができる。
【０１２６】
また、上記図３０を用いて説明した工程では、複数のｎ型およびｐ型イオン注入領域ｎ１，ｎ２，ｎ３，ｐ１，ｐ２を拡散および活性化させるための熱処理を、同一の工程によって行うとして説明した。より詳しくは、不揮発性メモリセルＮＶＭのｎ型メモリエクステンション領域ｘｎ１を形成するための熱処理と、例えば高速ｎ型ＭＩＳトランジスタＱｓｎのｎ型高速用エクステンション領域ｘｎ２を形成するための熱処理とを、同一工程として説明した。ここでは、上述の効果を得るためには、イオン注入によって形成したイオン注入領域を、所望の範囲まで拡散させるような熱処理を施すことが必要な条件であり、その仕様は限定されるものではない。
【０１２７】
ただし、本実施の形態２の製造方法では、上記のように、複数のｎ型およびｐ型イオン注入領域ｎ１，ｎ２，ｎ３，ｐ１，ｐ２を拡散および活性化させることで、それぞれ、複数のエクステンション領域ｘｎ１，ｘｎ３，ｘｎ２，ｘｐ１，ｘｐ２を形成するための熱処理を同一の工程によって行う方が、より好ましい。なぜなら、こうすることで、熱処理工程を削減でき、他の構成への熱負荷を軽減できるからである。結果として、不揮発性メモリを有する半導体装置の性能をより向上させることができる。
【０１２８】
続く工程では、図３１に示すように、上記図１４を用いて説明した工程と同様にして、サイドウォールスペーサｓｗを形成する。ここでは、メモリ領域Ｒｍと周辺の各ＭＩＳ領域Ｒｓｎ，Ｒｓｐ，Ｒｖｐとで、異なる仕様のサイドウォールスペーサｓｗを形成しても良い。続いて、上記図１４を用いて説明した工程と同様にして、メモリソース・ドレイン領域ｓｄ１、周辺ｎ型ソース・ドレイン領域ｓｄ２、および、周辺ｐ型ソース・ドレイン領域ｓｄ３を形成する。
【０１２９】
以上のような本実施の形態２の製造方法によって、不揮発性メモリセルＮＶＭを有する半導体装置を形成できる。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３１】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１３２】
【図１】本発明者が検討した半導体装置の要部断面図である。
【図２】本発明者が検討した半導体装置の動作を説明するための回路図である。
【図３】図２に示す動作を説明するための説明図とその一部拡大図である。
【図４】本発明者が検討した半導体装置の他の動作を説明するための回路図である。
【図５】図４に示す動作を説明するための説明図とその一部拡大図である。
【図６】本発明者が検討した半導体装置の更に他の動作を説明するための回路図である。
【図７】図６に示す動作を説明するための説明図である。
【図８】本発明の実施の形態１である半導体装置の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に示す半導体装置の製造工程中における要部断面図の一部拡大図である。
【図１３】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の特性を示すグラフ図である。
【図１６】本発明の実施の形態１の半導体装置の動作を説明するための回路図である。
【図１７】図１６に示す動作を説明するための説明図である。
【図１８】図１７に示す動作を施した半導体装置の特性を示すグラフ図である。
【図１９】本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１３３】
１  シリコン基板（半導体基板）
２  分離部
３，４，６，８〜１４  フォトレジスト膜
５  酸化シリコン膜
７  多結晶シリコン膜
ｂｂ１  下部バリア膜
ｂｔ１  上部バリア膜
ｃ０１〜ｃ０５  セル領域
ＤＬ  データ線
ｄｐ０１〜ｄｐ０８  イオン注入
ｅ  電子
Ｅ１  第１導体膜
ＧＩ１  高速用ゲート絶縁膜（第２ゲート絶縁膜）
ＧＩ２  高耐圧用ゲート絶縁膜（第２ゲート絶縁膜）
Ｇｎ１  ｎ型高速用ゲート電極（第２ゲート電極）
Ｇｎ２  ｎ型高耐圧用ゲート電極（第２ゲート電極）
Ｇｐ１  ｐ型高速用ゲート電極（第２ゲート電極）
Ｇｐ２  ｐ型高耐圧用ゲート電極（第２ゲート電極）
ｈ  正孔（ホール）
ＭＧ１  メモリゲート電極（第１ゲート電極）
ＭＩ１  メモリゲート絶縁膜（第１ゲート絶縁膜）
ｎ１，ｎ２，ｎ３  ｎ型イオン注入領域
ｎｗ１  分離用ｎウェル
ｎｗｓ，ｎｗｖ  ｎウェル
ＮＶＭ  不揮発性メモリセル
ｐ１，ｐ２  ｐ型イオン注入領域
ｐｔ１  第１保護膜
ｐｗ１  素子用ｐウェル
ｐｗｓ，ｐｗｖ  ｐウェル
Ｑｓｎ  高速ｎ型ＭＩＳトランジスタ（電界効果トランジスタ）
Ｑｓｐ  高速ｐ型ＭＩＳトランジスタ（電界効果トランジスタ）
Ｑｖｎ  高耐圧ｎ型ＭＩＳトランジスタ
Ｑｖｐ  高耐圧ｐ型ＭＩＳトランジスタ（電界効果トランジスタ）
ｒ０１〜ｒ０３  特性
Ｒｍ  メモリ領域
Ｒｓｎ  高速ｎＭＩＳ領域
Ｒｓｐ  高速ｐＭＩＳ領域
Ｒｖｎ  高耐圧ｎＭＩＳ領域
Ｒｖｐ  高耐圧ｐＭＩＳ領域
ｓ１  主面
ｓｄ１  メモリソース・ドレイン領域
ｓｄ２  周辺ｎ型ソース・ドレイン領域
ｓｄ３  周辺ｐ型ソース・ドレイン領域
ＳＬ  ソース線
ｓｐ１  第１スペーサ
ｓｔ１  電荷蓄積膜
ｓｗ  サイドウォールスペーサ
Ｖｄ  ドレイン電圧
Ｖｇ  ゲート電圧
Ｖｓ  ソース電圧
Ｖｓｕｂ  基板電圧
Ｖｔｈ  閾値電圧
ＷＬ  ワード線
ｘｎ１  ｎ型メモリエクステンション領域（第１半導体領域）
ｘｎ２  ｎ型高速用エクステンション領域（第２半導体領域）
ｘｎ３  ｎ型高耐圧用エクステンション領域
ｘｐ１  ｐ型高速用エクステンション領域（第２半導体領域）
ｘｐ２  ｐ型高耐圧用エクステンション領域（第２半導体領域）
【図１】
2010062359.tif 000003
【図２】
2010062359.tif 000004
【図３】
2010062359.tif 000005
【図４】
2010062359.tif 000006
【図５】
2010062359.tif 000007
【図６】
2010062359.tif 000008
【図７】
2010062359.tif 000009
【図８】
2010062359.tif 000010
【図９】
2010062359.tif 000011
【図１０】
2010062359.tif 000012
【図１１】
2010062359.tif 000013
【図１２】
2010062359.tif 000014
【図１３】
2010062359.tif 000015
【図１４】
2010062359.tif 000016
【図１５】
2010062359.tif 000017
【図１６】
2010062359.tif 000018
【図１７】
2010062359.tif 000019
【図１８】
2010062359.tif 000020
【図１９】
2010062359.tif 000021
【図２０】
2010062359.tif 000022
【図２１】
2010062359.tif 000023
【図２２】
2010062359.tif 000024
【図２３】
2010062359.tif 000025
【図２４】
2010062359.tif 000026
【図２５】
2010062359.tif 000027
【図２６】
2010062359.tif 000028
【図２７】
2010062359.tif 000029
【図２８】
2010062359.tif 000030
【図２９】
2010062359.tif 000031
【図３０】
2010062359.tif 000032
【図３１】
2010062359.tif 000033