(57)【要約】【課題】低電力出力時の利得の変化を低減し、出力電力設定を容易にし、かつ素子値の変動・製品感ばらつきの影響を受けにくい、利得制御のためのバイアス回路を提供することにある。【解決手段】３つのバイアス回路が連接されたＨＰＡでの使用を想定する。第３バイアス回路の電流を二乗特性で変化させる。この二乗特性は線形増幅器であるアンプ１０２及びその周辺回路で構成されたバッファ増幅器によって増幅される。第３バイアス回路の出力電流ＩＤは、定電流源１０１とアンプ１０２の接続点から分岐されるダイオード接続されたＦＥＴ１０３の電流駆動能力係数β1に左右される。このＦＥＴ１０３に流れる電流から電流を一定量引き抜く回路を設けることで第３バイアス回路の出力電流ＩＤを制御する。【選択図】図４
2010278854.tif 000002
【特許請求の範囲】
【請求項１】
入力端から入力される電流を増幅する線形増幅器と、前記入力端と前記線形増幅器の接続点に接続され、ダイオード接続された第１のＦＥＴを介して接地される抵抗と、を含むバイアス回路であって、
前記線形増幅器はその周辺回路と共に閾値電圧オフセットを含むバッファ増幅器を構成し、該バッファ増幅器の出力が第２のＦＥＴのベース端子に接続されることを特徴とするバイアス回路。
【請求項２】
請求項１に記載のバイアス回路において、前記第1のＦＥＴの電流駆動能力係数と前記第２のＦＥＴの電流駆動能力係数を設定することで、該バイアス回路の非理想成分の影響を排除することを特徴とするバイアス回路。
【請求項３】
請求項１に記載のバイアス回路において、前記抵抗と前記第１のＦＥＴの接続点から前記第１のＦＥＴに流れる電流の一部を引き抜くことを特徴とするバイアス回路。
【請求項４】
請求項３に記載のバイアス回路において、カレントミラー回路によって前記第１のＦＥＴに流れる電流の一部を引き抜くことを特徴とするバイアス回路。
【請求項５】
複数のバイアス回路を連接して構成されるハイパワーアンプであって、
請求項１ないし４のいずれか一項に記載のバイアス回路を連接最終段のバイアス回路として用いることを特徴とするハイパワーアンプ。
【請求項６】
請求項５に記載のハイパワーアンプを用いることを特徴とする携帯情報端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機の高周波電力に関する多段バイアス回路の制御電圧―出力電力特性変化抑圧方法、特に温度変動、プロセス変動に伴う制御電圧―出力電力特性の製品間のばらつきの抑制方法に関する。
【背景技術】
【０００２】
従来、多段電力増幅器のバイアス条件を変化させて出力電力を可変とする可変利得機能のついた電力増幅モジュールは携帯用の無線通信機に広く適用されている。多段電力増幅器の課題のひとつとして、制御電圧―出力電力特性のトランジスタの閾値電圧近辺での急激な変化が上げられる。従来の多段電力増幅器の一つの例として、図１のものが挙げられる。
【０００３】
図１は従来の多段電力増幅器の一例である三段バイアス回路を表すブロック図である。また図２は、図１のバイアス回路による制御時にバイアス電圧Ｖａｐｃとドレイン駆動電流ＩＤ１、ＩＤ２、ＩＤ３、及びこの三段バイアス回路Ｐｏｕｔとの変化を表すグラフである。なお、バイアス電圧Ｖａｐｃとは送信要求信号と検出信号を比較して高周波検出信号をフィードバック制御するための信号である。
【０００４】
この三段バイアス回路は、第１バイアス回路１、第２バイアス回路２、第３バイアス回路３を直列接続して構成される。各バイアス回路間及び第３バイアス回路３の出力側にはマッチング回路が接続される構成をとる。
【０００５】
この三段バイアス回路の第１バイアス回路１、第２バイアス回路２、第３バイアス回路３には、カレントミラー回路が適用されている。そして、各段のバイアス回路はＡＰＣ（Ａｕｔｏ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ：自動電力制御回路）４から出力される電流により制御される。
【０００６】
ＡＰＣ４は、入力されたＶａｐｃを電圧電流変換を行った後、各段のバイアス回路に制御電流Ｉｂｉａｓを適宜出力する制御回路である。
【０００７】
図２（ａ）が三段アンプバイアス回路のＡＰＣに加えられる制御電圧Ｖａｐｃに応じて各アンプのドレイン駆動電流ＩDがどのように変化するかを表すグラフであり、図２（ｂ）は三段アンプバイアス回路のＡＰＣに加えられる電圧Ｖａｐｃに応じて、三段アンプバイアス回路の出力Ｐｏｕｔ（単位はｄｂｍ）がどのように変化するかを表すグラフである。
【０００８】
すなわち、この三段アンプバイアス回路のＡＰＣは、初段目、二段目を制御の開始時から線形の電流制御を行う。一方、三段目に対しては制御電圧Ｖａｐｃに一定以上の電圧が加えられてから初段目、二段目よりも遅れてかつ急峻にドレイン駆動電流ＩＤを増加させる制御を行う（図２（ａ）参照）。
【０００９】
このような制御をおこなうと、ＦＥＴの相互コンダクタンス（ｇｍ）がドレイン駆動電流ＩＤの平方根に比例するため電流の立ち上がりでは急峻な変化を行い、それを越えると略線形の変化となる。この線形区間で三段アンプバイアス回路の出力Ｐｏｕｔを制御すれば、制御性に優れた高周波電力増幅モジュールを提供することが可能となる。
【００１０】
特開２００１−１０２８８１号公報（特許文献１）には、複数のＭＯＳＦＥＴを従属接続した多段構成の高周波電力増幅モジュールにおいて、この線形区間の傾きを緩やかなものにし、より制御性の向上した高周波電力増幅モジュールを提供する方法が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−１０２８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献１のように線形区間を改善することで制御性を向上した場合にあっても問題は残る。
【００１３】
すなわち、この線形区間に達する前の急峻な変化を伴う区間での制御、すなわち、立ち上がり時における製品間ばらつきが存在することである。図３は、製品間ばらつきにより三段アンプバイアス回路の出力Ｐｏｕｔがどのように変化するかを表すグラフである。図３（ａ）が三段アンプバイアス回路のＡＰＣに加えられる制御電圧Ｖａｐｃに応じて各アンプのドレイン駆動電流ＩＤがどのように変化するかを表すグラフであり、図３（ｂ）は三段アンプバイアス回路のＡＰＣに加えられる電圧Ｖａｐｃに応じて、三段アンプバイアス回路の出力Ｐｏｕｔがどのように変化するかを表すグラフである。
【００１４】
この図３（ａ）からも分かるとおり、まずＡＰＣから出力される三段目のドレイン駆動電流ＩＤ３に製品間誤差が生じる。そして、これを主因として三段アンプバイアス回路の出力Ｐｏｕｔにも誤差が含まれることとなる（図３（ｂ）参照）。すなわち、十分な利得変化の抑制ができず、低出力レベルでの出力電力設定を制御バイアスで行う場合、バイアスに対する感度が高すぎ制御が困難になる。
【００１５】
本発明の目的は、低電力出力時の利得の変化を低減し、出力電力設定を容易にし、かつ素子値の変動・製品感ばらつきの影響を受けにくい、利得制御のためのバイアス回路を提供することにある。
【００１６】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１８】
本発明の代表的な実施の形態に関わるバイアス回路は、入力端から入力される電流を増幅する線形増幅器と、入力端と線形増幅器の接続点に接続されダイオード接続された第１のＦＥＴを介して接地される抵抗と、を含み、線形増幅器はその周辺回路と共に閾値電圧オフセットを含むバッファ増幅器を構成し、該バッファ増幅器の出力が第２のＦＥＴのベース端子に接続されることを特徴とする。
【００１９】
このバイアス回路において、第1のＦＥＴの電流駆動能力係数と第２のＦＥＴの電流駆動能力係数を設定することで、該バイアス回路の非理想成分の影響を排除することを特徴としてもよい。
【００２０】
このバイアス回路において、抵抗と第１のＦＥＴの接続点から第１のＦＥＴに流れる電流の一部を引き抜くことを特徴としてもよい。
【００２１】
このバイアス回路において、カレントミラー回路によって第１のＦＥＴに流れる電流の一部を引き抜くことを特徴としてもよい。
【００２２】
本発明の代表的な実施の形態に関わるハイパワーアンプは、複数のバイアス回路を連接して構成され、上記のいずれかに記載のバイアス回路を連接最終段のバイアス回路として用いることを特徴とする。
【００２３】
このハイパワーアンプを用いる携帯情報端末も本発明の射程に入る。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２５】
本発明の代表的な実施の形態に関わるバイアス回路を多段電力増幅器の一例である三段バイアス回路に適用することによって、低出力時に三段目ゲート電圧に加わる電圧変化を平方根ではなく線形に変化させることが可能となる。これにより、出力電力のバイアス電圧に対する感度を抑圧し、バイアス電圧による出力電力制御を容易にする。
【００２６】
また、従来バイアス回路で用いていたカレントミラー回路に変更を加えることで、デバイスばらつきの影響を受けにくくすることが可能となる。これにより製品歩留まりの向上にも資する。
【図面の簡単な説明】
【００２７】
【図１】従来の多段電力増幅器の一例である三段バイアス回路を表すブロック図である。
【図２】図１のバイアス回路による制御時にバイアス電圧Ｖａｐｃとドレイン駆動電流ＩＤ１、ＩＤ２、ＩＤ３、及びこの三段バイアス回路Ｐｏｕｔとの変化を表すグラフである。
【図３】製品間ばらつきにより三段アンプバイアス回路の出力Ｐｏｕｔがどのように変化するかを表すグラフである。
【図４】本発明の第１の実施の形態に関わる三段目のバイアス回路の原理図である。
【図５】本発明の第１の実施の形態にかかわるバイアス回路の原理を適用したハイパワーアンプ（ＨＰＡ）のブロック図である。
【図６】本発明の第２の実施の形態に関わる三段目のバイアス回路の原理図である。
【図７】本発明の第２の実施の形態におけるα＝０．９の場合の電流IDの各項の大きさを表すグラフである。
【図８】本発明の第２の実施の形態におけるα＝０．９９の場合の電流IDの各項の大きさを表すグラフである。
【図９】本発明の第２の実施の形態にかかわるバイアス回路の原理を適用したハイパワーアンプ（ＨＰＡ）のブロック図である。
【図１０】本発明の第３の実施の形態に関わる三段目のバイアス回路の原理図である。
【図１１】本発明の第３の実施の形態にかかわるバイアス回路の原理を適用したハイパワーアンプ（ＨＰＡ）のブロック図である。
【図１２】本発明の第４の実施の形態に関わる電力増幅器のブロック図である。
【発明を実施するための形態】
【００２８】
以下図を用いて本発明の実施の形態について説明する。
【００２９】
（第１の実施の形態）
図４は本発明の第１の実施の形態に関わる三段目のバイアス回路の原理図である。また、図５は本発明の第１の実施の形態にかかわるバイアス回路の原理を適用したハイパワーアンプ（ＨＰＡ）のブロック図である。なお、第１バイアス回路１、第２バイアス回路２は従来同様カレントミラー回路によってバイアスを行っているので、ここでは図示しない。またＡＰＣ４−１は内部構成を詳細に記載しているが基本的な構成は従来のＡＰＣ４で想定していたものである。
【００３０】
本実施の形態に関するバイアス回路は、定電流源１０１、アンプ１０２、ダイオード接続したＦＥＴ１０３、抵抗１０４、抵抗１０５、抵抗１０６、ＦＥＴ１０７より構成される。
【００３１】
定電流源１０１は、制御用のバイアス電流Ｉｃｏｎｔを定電流とするための定電流源である。
【００３２】
ＦＥＴ１０３は、定電流源１０１とアンプ１０２の接続点から分岐する形で接続されている。このＦＥＴ１０３はダイオード接続されており、アンプ１０２に流れる電流を一定量引き抜くことを目的としている。このＦＥＴ１０３と抵抗１０４は、定電流源１０１とアンプ１０２の接続点の電位Ｖ１を決定する。このＦＥＴ１０３と抵抗１０４の接続点の電位をＶＧ１とする。
【００３３】
アンプ１０２は、定電流源１０１の出力からＦＥＴ１０３などにより電流を引き抜いた信号を増幅する高周波電力増幅器及びその周辺回路である。このアンプ１０２は線形増幅器である。
【００３４】
抵抗１０５及び抵抗１０６はアンプ１０２の出力を分圧する。この抵抗１０５及び抵抗１０６の接続点の電位を基準に、ＦＥＴ１０７のゲート端子が制御される。抵抗１０５及び抵抗１０６は高周波信号を減衰させる機能を有する。
【００３５】
これらアンプ１０２、ダイオード接続したＦＥＴ１０３、抵抗１０４、抵抗１０５、抵抗１０６によって閾値オフセットを持つバッファ増幅器１０が構成される。
【００３６】
ＦＥＴ１０７はゲートに入力される高周波信号を増幅して出力するＲＦ増幅機能を有するＦＥＴである。
【００３７】
この原理図を用いて、この三段目のバイアス回路がどのように動くか説明する。
【００３８】
この回路中、ＶＧ１は以下の式で求めることができる。
【００３９】
【数１】
2010278854.tif 000003
【００４０】
この式中、Ｉｃｏｎｔは定電流源からの電流値を、β1はＦＥＴ１０３の電流駆動能力係数を表す。またＶｔｈはＦＥＴ１０３の閾値電圧（温度依存性あり）を表す。
【００４１】
また、ＶＧ１が求められると、定電流源１０１とアンプ１０２の接続点の電位Ｖ１も求められる。
【００４２】
【数２】
2010278854.tif 000004
【００４３】
ここでＲは抵抗１０４の抵抗値を表す。
【００４４】
このＶ１の値は、アンプ１０２等によって構成されたバッファ増幅器１０（周辺回路等が含まれるため図５に記載）によってＦＥＴ１０７のゲートに直接印加される。この際、Ｖｔｈは無視しえるので、以下のような式となる。
【００４５】
【数３】
2010278854.tif 000005
【００４６】
これを元にＩDはＦＥＴ１０７の電流駆動能力係数β2から以下のように求められる。
【００４７】
【数４】
2010278854.tif 000006
【００４８】
なお上記β1、β2は一般的な電流駆動能力係数の式によって求められる。
【００４９】
【数５】
2010278854.tif 000007
【００５０】
ここでＣoxは単位面積酸化膜容量、μは電子の移動速度、Ｗはゲート幅、Ｉはゲート長を表す。
【００５１】
（数４）の説明に戻る。
【００５２】
この（数４）中、第１項（β2×R2×Ｉｃｏｎｔ2）が二乗特性である。第２項及び第３項は非理想的な項（非理想的成分）となる。この非理想的成分はＩｃｏｎｔが小さいとき、すなわち第３バイアス回路３−１の定電流源１０１の起動直後、にはＩＤに対して支配的となり、好ましくない。
【００５３】
発明者は、この（数４）から、この非理想的成分の排除方法を考え、本発明を導出した。すなわち、ＦＥＴ１０３の電流駆動能力係数β１を大きくする（＝ＦＥＴ１０３のサイズを大きくする）と第２項及び第３項の分母が大きくなり、非理想的な成分を小さくすることができる。
【００５４】
すなわち、ＦＥＴ１０３において（数５）の分子側の各パラメータを大きく、また分母側のパラメータであるゲート長Ｉを小さくすることで、電流駆動能力係数β１を大きくする。これにより、非理想成分の排除を行うことが可能である。
【００５５】
この原理をそのまま用いたのが図５のハイパワーアンプ（ＨＰＡ）である。なお、本図以降、図４の出力端子側の構成は省略して記載する場合がある。なお、本図ではマッチング回路は省略している。
【００５６】
ＡＰＣ４−１は上記（数４）に関わるＩｃｏｎｔを供給する。この供給にはＡＰＣ４−１内のカレントミラー回路１４が上記定電流源１０１の役割を果たす。
【００５７】
このＨＰＡは第３バイアス回路３−１に特徴があるのは既に述べてきたとおりである。そして、図４に示した原理図の内容をそのまま第３バイアス回路３−１は包含している。
【００５８】
これにより、第３バイアス回路３−１の制御電圧に対する利得の急峻さを抑圧する。このようにしてＦＥＴ１０３の電流駆動能力係数β１を大きくすることで、理想的なバイアス回路を提供することが可能になる。
【００５９】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００６０】
第１の実施の形態では、上記のようにＦＥＴ１０３の電流駆動能力係数β１を大きくすることで、バイアス回路の非理想的成分を排除することを目的とした。その際に（数５）の分子の各パラメータを大きく、分母のパラメータを小さくすることで、その実現が可能である点にも着目した。
【００６１】
しかし、これらのパラメータは、ゲート幅Ｗやゲート長Ｉといったデバイスの物理的なサイズに依存する。バイアス回路の特性がデバイスの物理的なサイズに大きく依存することは設計上困難が伴う。
【００６２】
そこで、デバイスサイズに依存せずに、バイアス回路の非理想的成分を排除することを本実施の形態の目的とする。
【００６３】
図６は本発明の第２の実施の形態に関わる三段目のバイアス回路の原理図である。本図においては、調整回路２０１を含む点が、図４と相違する。
【００６４】
調整回路２０１はダイオード接続するＦＥＴ１０３に流れる電流から入力電流に比例した電流を引き抜く回路である。このため、調整回路２０１はダイオード接続されたＦＥＴ１０３と抵抗１０４との接続点から分岐される形で接続される。
【００６５】
なお、調整回路２０１の具体的な構成は後述する。
【００６６】
この調整回路２０１がＦＥＴ１０３に流れる入力電流から引き抜く引き抜き電流の比率をαと定義する（０＜α＜１）。
【００６７】
まず、第１の実施の形態同様この原理図を用いて、この三段目のバイアス回路がどのように動くか説明する。
【００６８】
この回路中、ＶＧ１は以下の式で求めることができる。
【００６９】
【数６】
2010278854.tif 000008
【００７０】
ＶＧ１が求められると、定電流源１０１とアンプ１０２の接続点の電位Ｖ１も求められるのは第１の実施の形態同様である。
【００７１】
【数７】
2010278854.tif 000009
【００７２】
この場合、ＦＥＴ１０７のゲート端子に印加される電圧は以下の通りになる。
【００７３】
【数８】
2010278854.tif 000010
【００７４】
これを元にＩＤはＦＥＴ１０７の電流駆動能力係数β2から以下のように求められる。
【００７５】
【数９】
2010278854.tif 000011
【００７６】
第２の実施の形態においても右辺の第１項が理想成分、第２項及び第3項が非理想成分であることに変わりはない。
【００７７】
ここで調整回路２０１のαの値によるバイアス回路全体の変化に着目する。
【００７８】
図７は本発明の第２の実施の形態におけるα＝０．９の場合の電流IDの各項の大きさを表すグラフであり、図８はα＝０．９９の場合の電流IDの各項の大きさを表すグラフである。
【００７９】
各図には、Ｉ、Ｉerror、ＩＤの３つのパラメータが記載されている。Iは（数９）右辺第1項の理想成分を表す。また、Ｉerrorは同式の右辺第２項及び第3項の合計を表す。ＩＤは（数９）左辺のＩＤを示す。
【００８０】
（数９）第２項および第３項の分子が小さければＩＤの非理想成分は小さくなる。従ってαが「１」に近づけば、より理想的な状況（第１項）に近づくのは図７及び図８からも明らかである。
【００８１】
図９は本発明の第２の実施の形態にかかわるバイアス回路の原理を適用したハイパワーアンプ（ＨＰＡ）のブロック図である。
【００８２】
この本実施の形態のＨＰＡは第１の実施の形態のそれと比較すると、ＡＰＣ４−２及び第３バイアス回路３−２が相違する。
【００８３】
第３バイアス回路３−２には（ＡＰＣ４−２に含まれる）定電流源１０１からのＩｃｏｎｔだけでなく、αＩｃｏｎｔが入力できるように２つの入力端子を有する（ここではアンプ１０２駆動電圧供給端子は除外する）。
【００８４】
第３バイアス回路３−２は、この入力されるαＩｃｏｎｔを処理するカレントミラー回路１１を有する。このカレントミラー回路１１によって、ＦＥＴ１０３に流れる電流からαＩｃｏｎｔを引き抜くことが可能になる。
【００８５】
また、カレントミラー回路１１に含まれるＦＥＴのゲート端子に位相補償容量４１を付加することで高速化を図っている。これにより、実際に電力増幅器に求められる時間軸の応答性を確保することが可能となる。
【００８６】
ＡＰＣ４−２は上記のαＩｃｏｎｔを出力する点でＡＰＣ４−１と相違する。このαを定義する方法としては、ＡＰＣ４−２内のｐＭＯＳＦＥＴ２１、ｐＭＯＳＦＥＴ２２を用いて行う。これらのｐＭＯＳＦＥＴのゲート幅を完全に同じにする。そして、同じＡＰＣ４−２内のｐＭＯＳＦＥＴ３１の下に 接続しているカレントミラーの比率を１：１にする。こうすると、差し引く電流がＩｃｏｎｔと等しくなるため、α＝１となる。このようにするとＦＥＴ１０３に電流が流れなくなるため、左のｐＭＯＳのゲート幅を数％小さくするか、カレントミラー比率を１：０．９５などに設定してαの値を決定する。
【００８７】
これらにより、デバイスの物理的なサイズに依存せずに、バイアス回路の非理想成分の影響を排除することが可能となる。
【００８８】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
【００８９】
第２の実施の形態では、ＦＥＴ１０３に流れる電流を調整回路２０１によって引き抜くことでＩＤの非理想成分を排除していた。
【００９０】
これに対し、本発明の第３の実施の形態では、この調整回路２０１からさらにオフセット電流を引き抜くことで、非理想成分を定数化する。これにより、より理想的な二乗特性を実現することを目的とする。
【００９１】
図１０は、本発明の第３の実施の形態に関わる三段目のバイアス回路の原理図である。本図においては、調整回路２０１が調整回路３０１に置き換わっている点が、図６と相違する。
【００９２】
調整回路３０１は、調整回路２０１と異なり、入力電流と引き抜き電流を比率によって制御するものではなく、Ｉｃｏｎｔから固定値であるオフセット値Ｉｏｆｆｓｅｔを引いた値を引き抜く点で相違する。
【００９３】
この原理図を用いて、この三段目のバイアス回路がどのように動くか説明する。
【００９４】
この回路中、ＶＧ１は以下の式で求めることができる。
【００９５】
【数１０】
2010278854.tif 000012
【００９６】
これから、定電流源１０１とアンプ１０２の接続点の電位Ｖ１も求められる。
【００９７】
【数１１】
2010278854.tif 000013
【００９８】
ＦＥＴ１０７のゲート端子に印加される電圧も同様に求められる。
【００９９】
【数１２】
2010278854.tif 000014
【０１００】
この（数１２）及びＦＥＴ１０７の電流駆動能力係数β2からＩＤは以下のように求められる。
【０１０１】
【数１３】
2010278854.tif 000015
【０１０２】
すなわち、Ｉｃｏｎｔが残置するため第2項の影響を完全には排除できないものの、Ioffsetの設定によって第２項の影響を最小化でき、また第3項の影響もあわせて対応できる。一方で、Ioffsetは定数であるため、制御時の取り扱いが格段に向上する。
【０１０３】
この処理を回路上どのように実現するか検討する。
【０１０４】
図１１は本発明の第３の実施の形態にかかわるバイアス回路の原理を適用したハイパワーアンプ（ＨＰＡ）のブロック図である。
【０１０５】
本実施の形態ではＡＰＣ４−３及び第３バイアス回路３−３が相違する。また、定電流源５が追加されている点が特徴となる。
【０１０６】
定電流源５は上記（数１０）乃至（数１３）で現れるIOffsetを生成するための定電流源である。
【０１０７】
第３バイアス回路３−３は図１０の原理を実行するために、カレントミラー回路１２、１３を含む。
【０１０８】
カレントミラー回路１２は、カレントミラー回路の定電流源側（ゲート・ドレイン間が接続されているもの）に定電流源５からのIOffsetが入力される。このカレントミラー回路１２によって他方の端子（出力端子）の電流がIOffsetに設定されることにより、カレントミラー回路１３の入力を減ずることが可能となる。
【０１０９】
カレントミラー回路１３の定電流源側（ゲート・ドレイン間が接続されているもの）の入力端子にはＡＰＣ４−３で生成されたＩｃｏｎｔが入力される。このＩｃｏｎｔが入力される接続端子にはカレントミラー回路１２の出力側の端子も接続される。このため、カレントミラー回路１３に入力される実効電流はＩｃｏｎｔ−IOffsetとなる。従って、このカレントミラー回路１３は出力端子側に接続された信号からＩｃｏｎｔ−IOffsetの電流を引き抜くことが可能となる。
【０１１０】
これにより（数１０）√内の（Ｉｃｏｎｔ−IOffset）が生成でき、本実施の形態を実現することが可能となる。
【０１１１】
（第４の実施の形態）
最後に上記の実施の形態に関わるＨＰＡを携帯電話機に適用した場合について説明する。
【０１１２】
図１２は本発明の第４の実施の形態に関わる電力増幅器のブロック図である。
【０１１３】
本電力増幅器モジュールは１ＧＨｚ帯のＬｏｗ  Ｂａｎｄと２ＧＨｚ帯のＨｉｇｈ  Ｂａｎｄの２つの電力増幅器を装備する。図上ではＬｏｗ  Ｂａｎｄの入力端子がＴＸｉｎ−Ｌｏｗ  Ｂａｎｄであり、Ｈｉｇｈ  Ｂａｎｄの入力端子がＴＸｉｎ−Ｈｉｇｈ  Ｂａｎｄである。またＨｉｇｈ  Ｂａｎｄ及びＬｏｗ  Ｂａｎｄそれぞれに高調波を除去するＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、送受信を切り替えるスイッチ、Ｈｉｇｈ  Ｂａｎｄ及びＬｏｗ  Ｂａｎｄの双方の信号を一つにまとめるダイプレクサ回路をアンテナスイッチ回路内に有する。
【０１１４】
これらの端子への入力は最初に第1バイアス回路１、第２バイアス回路２、第３バイアス回路３からなる上記実施の形態のいずれか１のＨＰＡで増幅される。ＨＰＡ増幅後はカプラ６、検波回路５０及び誤差増幅器５１を介して電力増幅器の制御電圧Ｖａｐｃに帰還し、出力制御電圧Ｖｒａｍｐに対して正確な電力を出力することが可能となる。
【０１１５】
なお、図上では検波回路５０及び誤差増幅器５１はＬｏｗ  Ｂａｎｄ及びＨｉｇｈ  Ｂａｎｄ双方を一括して処理しているが、これを二分しても問題は無い。これに伴いＨｉｇｈ  Ｂａｎｄ用の出力制御電圧ＶｒａｍｐとＬｏｗ  Ｂａｎｄ用の出力制御電圧Ｖｒａｍｐに入力を２つ設けてもよい。
【０１１６】
このように電力増幅器に本発明に関わるＨＰＡを適用することが可能である。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【０１１８】
本発明は携帯電話情報端末用の電力増幅器に適用することを想定している。特に本発明の適用で、制御電圧で出力制御するＧＳＭ用電力増幅器に好適なバイアス回路を提供することを想定している。
【０１１９】
しかし、上記以外の目的で本実施の形態のバイアス回路を適用することを妨げるものではない。また、上記ではバイアス回路を３段で連接することを想定しているが、1つのみを単独で使用しても問題は無い。またさらに複数段のバイアス回路を連接していても問題は無い。
【符号の説明】
【０１２０】
１…第1バイアス回路、２…第２バイアス回路、
３、３−１、３−２、３−３…第３バイアス回路、
４、４−１、４−２、４−３…電圧電流変換回路、５…定電流源、６…カプラ、
１０…バッファ増幅器、１１、１２、１３、１４…カレントミラー回路、
２１、２２、３１…ｐＭＯＳＦＥＴ、４１…位相補償容量、５０…検波回路、
１０１…定電流源、１０２…アンプ、１０３…ＦＥＴ、
１０４、１０５、１０６…抵抗、１０７…ＦＥＴ、
２０１、３０１…調整回路。
【図１】
2010278854.tif 000016
【図２】
2010278854.tif 000017
【図３】
2010278854.tif 000018
【図４】
2010278854.tif 000019
【図５】
2010278854.tif 000020
【図６】
2010278854.tif 000021
【図７】
2010278854.tif 000022
【図８】
2010278854.tif 000023
【図９】
2010278854.tif 000024
【図１０】
2010278854.tif 000025
【図１１】
2010278854.tif 000026
【図１２】
2010278854.tif 000027