(57)【要約】【課題】出力信号に発生するスキューを防止することができるリセットセットフリップフロップ回路を提供すること【解決手段】本発明にかかるリセットセットフリップフロップ回路は、電源１１０と出力端子３１０の間に設けられたスイッチ１０１と、接地１１１と出力端子３１０の間に設けられたスイッチ１０２と、電源１１０と前記出力端子３１１の間に設けられたスイッチ１０３と、接地１１１と出力端子３１１の間に設けられたスイッチ１０４を備える。各スイッチは、制御回路２００のセット入力に入力される信号がハイレベルでありかつリセット入力に入力される信号がロウレベルである場合は、スイッチ１０１とスイッチ１０４をオン状態に制御する。セット入力に入力される信号がロウレベルでありかつリセット入力に入力される信号がハイレベルである場合は、スイッチ１０２とスイッチ１０３をオン状態に制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源と第１の出力端子の間に設けられた第１のスイッチと、第２の電源と前記第１の出力端子の間に設けられた第２のスイッチと、前記第１の電源と前記第２の出力端子の間に設けられた第３のスイッチと、前記第２の電源と前記第２の出力端子の間に設けられた第４のスイッチと、を有するスイッチ回路と、
セット入力に入力される信号に基づいて前記第１のスイッチと前記第４のスイッチとを制御し、リセット入力に入力される信号に基づいて、前記第２のスイッチと前記第３のスイッチとを制御する制御回路と、
前記スイッチ回路と、前記第１の出力端子及び前記第２の出力端子との間にラッチ回路と、を備え
前記制御回路は、
前記セット入力に入力される信号がハイレベルでありかつ前記リセット入力に入力される信号がロウレベルである場合は、前記第１のスイッチをオン状態に制御し、かつ前記第４のスイッチをオン状態に制御し、
前記セット入力に入力される信号がロウレベルでありかつ前記リセット入力に入力される信号がハイレベルである場合は、前記第２のスイッチをオン状態に制御し、かつ前記第３のスイッチをオン状態に制御する、リセットセットフリップフロップ回路。
【請求項２】
前記ラッチ回路は、第１のインバータと、第２のインバータとを有し、
前記第１のインバータの出力側と前記第２のインバータの入力側と前記第２の出力端子とを接続し、前記第１のインバータの入力側と前記第２のインバータの出力側と前記第１の出力端子とを接続することを特徴とする請求項１記載のリセットセットフリップフロップ回路。
【請求項３】
前記スイッチ回路は、
前記第１のスイッチ及び前記第２のスイッチと前記第１の出力端子との間に設けられた第５のスイッチと、
前記第３のスイッチ及び前記第４のスイッチと前記第２の出力端子との間に設けられた第６のスイッチと、をさらに備え、
前記第５のスイッチ及び前記第６のスイッチは、前記セット入力に入力される信号及びリセット入力に入力される信号がハイレベルである場合は、オフ状態とすることを特徴とする請求項１又は２記載のリセットセットフリップフロップ回路。
【請求項４】
前記第１のスイッチと前記第１の出力端子との間に設けられた第７のスイッチと前記第２のスイッチと前記第１の出力端子との間に設けられた第８のスイッチとを直列に接続し、
前記第３のスイッチと前記第２の出力端子との間に設けられた第９のスイッチと前記第４のスイッチと前記第２の出力端子との間に設けられた第１０のスイッチとを直列に接続し、
前記第７〜第１０のスイッチは、前記セット入力に入力される信号及びリセット入力に入力される信号がハイレベルである場合は、オフ状態とすることを特徴とする請求項１〜２記載のいずれか１項に記載のリセットセットフリップフロップ回路。
【請求項５】
前記第１のスイッチ及び前記第３のスイッチは、前記第１の電源の電源電圧端子と接続され、前記第２のスイッチ及び前記第４のスイッチは、前記第２の電源の接地端子と接続されていることを特徴とする請求項１〜４のいずれか１項に記載のリセットセットフリップフロップ回路。
【請求項６】
前記第１〜１０のスイッチは、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタから構成される請求項１〜５のいずれか１項に記載のリセットセットフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリセットセットフリップフロップ回路に関し、特にスイッチを備えるリセットセットフリップフロップ回路に関する。
【背景技術】
【０００２】
コンピュータの主記憶装置やキャッシュメモリを構成する基本回路の一つにリセットセットフリップフロップ（ＲＳ−ＦＦ（Reset Set Flip Flop））回路がある。ＲＳ−ＦＦ回路は、Ｓｅｔ信号及びＲｅｓｅｔ信号により動作し、１ビットの情報を一時的に「０」又は「１」の状態として保持する論理回路である。
【０００３】
特許文献１に開示されたＲＳ−ＦＦ回路の動作について図１０を用いて説明する。ＲＳ−ＦＦ回路に入力されるＳｅｔ信号をＳ０、Ｒｅｓｅｔ信号をＲ０とする。信号Ｓ０は、ＮＡＮＤ回路１と、ＡＮＤ回路２とに入力される。Ｒ０信号は、ＮＡＮＤ回路１と、ＡＮＤ回路３とに入力される。ＮＡＮＤ回路１は、信号Ｓ０と信号Ｒ０とに設定されている論理値を演算し、信号ＦをＡＮＤ回路２及びＡＮＤ回路３に出力する。ＡＮＤ回路２は、取得した信号Ｓ０と信号Ｆとに設定されている論理値を演算し、信号ＳをＮＡＮＤ回路４に出力する。ＡＮＤ回路３は、取得した信号Ｒ０と信号Ｆとに設定されている論理値を演算し、信号ＲをＮＡＮＤ回路５に出力する。ＮＡＮＤ回路４は、取得した信号Ｓに設定されている論理値を反転し、ＮＡＮＤ回路６に出力する。ＮＡＮＤ回路５は、取得した信号Ｒに設定されている論理値を反転し、ＮＡＮＤ回路７に出力する。ＮＡＮＤ回路６は、ＮＡＮＤ回路４から取得した信号と、ＮＡＮＤ回路７から取得した信号とに設定されている論理値を演算し、信号Ｑを出力する。ＮＡＮＤ回路７は、ＮＡＮＤ回路５から取得した信号と、ＮＡＮＤ回路６から取得した信号とに設定されている論理値を演算し、信号ＱＢを出力する。この時、各信号の論理値を示す真理値表を、図１１に示す。
【０００４】
特許文献２には、入力された論理信号に基づいて動作するスイッチにより構成される排他的論理和回路／排他的否論理和回路の構成について開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−０９１３１４号公報
【特許文献２】特開平７−０７９１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示しているＲＳ−ＦＦ回路においては、以下のような問題が生じる。ここでは、出力信号Ｑにロウレベルが設定され、出力信号ＱＢにハイレベルが設定されている状況で、Ｓｅｔ信号Ｓ０をロウレベルからハイレベルに切り替え、Ｒｅｓｅｔ信号Ｒ０にロウレベルを設定した場合について説明する。
【０００７】
Ｓｅｔ信号Ｓ０にハイレベル、Ｒｅｓｅｔ信号Ｒ０にロウレベルを設定した場合、図１１の真理値表より、信号Ｓは、ハイレベルが設定され、信号Ｒは、ロウレベルが設定される。次に、ＮＡＮＤ回路６は、ＮＡＮＤ回路４からロウレベルが設定された信号を取得する。これより、出力信号Ｑは、ハイレベルが設定される。
【０００８】
ＮＡＮＤ回路７は、ＮＡＮＤ回路５からハイレベルが設定された信号を取得する。さらに、ＮＡＮＤ回路６から、新たにハイレベルが設定された信号を取得する。これより、出力信号ＱＢは、ロウレベルが設定される。このようにして、ＮＡＮＤ回路６の出力信号Ｑの値が決定された後にその決定された値に基づいて、ＮＡＮＤ回路７は、出力信号ＱＢの値を決定する。この出力信号の生成方法により、出力信号Ｑ、ＱＢの間にＮＡＮＤ回路７の処理時間に伴うスキューが発生する。出力信号Ｑ、ＱＢに発生するスキューによって、Ｓｅｔｕｐ／Ｈｏｌｄの劣化が引き起こされる、という問題が生じる。
【課題を解決するための手段】
【０００９】
本発明の第１の実施の態様にかかるリセットセットフリップフロップ回路は、第１の電源と第１の出力端子との間に設けられた第１のスイッチと、第２の電源と前記第１の出力端子との間に設けられた第２のスイッチと、前記第１の電源と前記第２の出力端子との間に設けられた第３のスイッチと、前記第２の電源と前記第２の出力端子との間に設けられた第４のスイッチと、を有するスイッチ回路と、セット入力に入力される信号に基づいて前記第１のスイッチと前記第４のスイッチとを制御し、リセット入力に入力される信号に基づいて、前記第２のスイッチと前記第３のスイッチとを制御する制御回路と、前記スイッチ回路と、前記第１の出力端子及び前記第２の出力端子との間にラッチ回路と、を備え、前記制御回路は、前記セット入力に入力される信号がハイレベルでありかつ前記リセット入力に入力される信号がロウレベルである場合は、前記第１のスイッチをオン状態に制御し、かつ前記第４のスイッチをオン状態に制御し、前記セット入力に入力される信号がロウレベルでありかつ前記リセット入力に入力される信号がハイレベルである場合は、前記第２のスイッチをオン状態に制御し、かつ前記第３のスイッチをオン状態に制御するものである。
【００１０】
Ｓｅｔ信号もしくはＲｅｓｅｔ信号に基づいて第１の電源に接続されるスイッチと第２の電源に接続されるスイッチとを制御することにより、出力信号にスキューが発生することを防止することができる。
【発明の効果】
【００１１】
本発明により、出力信号に発生するスキューを防止することができるリセットセットフリップフロップ回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかるリセットセットフリップフロップ回路の構成図である。
【図２】実施の形態１にかかるリセットセットフリップフロップ回路の構成図である。
【図３】実施の形態１にかかる入力端子と出力端子の真理値を示す図である。
【図４】実施の形態２にかかるリセットセットフリップフロップ回路の構成図である。
【図５】実施の形態２にかかる入力端子と出力端子の真理値を示す図である。
【図６】実施の形態３にかかるリセットセットフリップフロップ回路の構成図である。
【図７】実施の形態３にかかる入力端子と出力端子の真理値を示す図である。
【図８】実施の形態４にかかるリセットセットフリップフロップ回路の構成図である。
【図９】実施の形態４にかかる入力端子と出力端子の真理値を示す図である。
【図１０】従来のリセットセットフリップフロップ回路の構成図である。
【図１１】従来のリセットセットフリップフロップ回路の真理値を示す図である。
【発明を実施するための形態】
【００１３】
（実施の形態１）
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１にかかるリセットセットフリップフロップ回路の構成例を示す。リセットセットフリップフロップ回路は、スイッチ回路１００と、制御回路２００と、ラッチ回路３００とを備えている。スイッチ回路１００は、スイッチ１５１〜１５４と、電源１１０〜１１１とから構成されている。スイッチ１５１とスイッチ１５３は、電源１１０に接続されている。スイッチ１５２とスイッチ１５４は、電源１１１に接続されている。スイッチ１５１とスイッチ１５２は、直列に接続されている。スイッチ１５３とスイッチ１５４は、直列に接続されている。スイッチ１５１〜１５４は、ラッチ回路３００に接続されている。
【００１４】
制御回路２００は、入力端子２１０〜２１１から信号が入力される。入力端子２１０に入力された信号は、スイッチ１５１とスイッチ１５４とに出力される。入力端子２１１に入力された信号は、スイッチ１５２とスイッチ１５３とに出力される。
【００１５】
ラッチ回路３００は、出力端子３１０と３１１とに接続されている。ラッチ回路３００は、電源１１０及び電源１１１から出力される電圧レベルを取得し、出力端子３１０及び出力端子３１１に出力する。
【００１６】
次に、図２を用いて本発明の実施の形態１にかかるリセットセットフリップフロップ回路の詳細な構成例について説明する。リセットセットフリップフロップ回路は、スイッチ回路１００と、制御回路２００と、ラッチ回路３００と、を備えている。
【００１７】
スイッチ回路１００は、スイッチ１０１〜１０６と、電源１１０〜１１１とから構成されている。制御回路２００は、インバータ２０１〜２０４及び２０６と、ＮＡＮＤ回路２０５と、入力端子２１０〜２１１とから構成されている。ラッチ回路３００は、インバータ３０１〜３０２から構成され、出力端子３１０〜３１１に接続されている。
【００１８】
次に、スイッチ回路１００の接続構成について説明する。スイッチ１０１とスイッチ１０３は、電源１１０に接続されている。スイッチ１０２とスイッチ１０４は、電源１１１に接続されている。スイッチ１０１とスイッチ１０２は、直列に接続されている。スイッチ１０３とスイッチ１０４は、直列に接続されている。スイッチ１０１とスイッチ１０４は、インバータ２０１とインバータ２０２に接続されている。スイッチ１０２とスイッチ１０３は、インバータ２０３とインバータ２０４とに接続されている。スイッチ１０５は、ラッチ回路３００に接続されている。さらに、スイッチ１０５は、スイッチ１０１及びスイッチ１０２とも接続されている。スイッチ１０６は、ラッチ回路３００に接続されている。さらに、スイッチ１０６は、スイッチ１０３及びスイッチ１０４とも接続されている。スイッチ１０５とスイッチ１０６は、ＮＡＮＤ回路２０５とインバータ２０６とに接続されている。
【００１９】
次に、制御回路２００の接続構成について説明する。入力端子２１０は、インバータ２０１とＮＡＮＤ回路２０５とに接続されている。入力端子２１１は、インバータ２０３とＮＡＮＤ回路２０５とに接続されている。インバータ２０１は、インバータ２０２とスイッチ回路１００とに接続されている。インバータ２０２は、インバータ２０１とスイッチ回路１００とに接続されている。インバータ２０３は、インバータ２０４とスイッチ回路１００とに接続されている。インバータ２０４は、インバータ２０３とスイッチ回路１００とに接続されている。
【００２０】
次に、ラッチ回路３００の接続構成について説明する。インバータ３０１とインバータ３０２は、出力端子３１０〜３１１の間に並列に接続されている。この時、インバータ３０１とインバータ３０２は、インバータ３０１の出力側とインバータ３０２の入力側が接続され、インバータ３０１の入力側とインバータ３０２の出力側とが接続される。出力端子３１０は、インバータ３０１の入力側、インバータ３０２の出力側及びスイッチ１０５と接続される。出力端子３１１は、インバータ３０１の出力側、インバータ３０２の入力側及びスイッチ１０６と接続される。
【００２１】
次に、スイッチ回路１００の各構成要素について説明する。電源１１０は、出力端子に電源電圧（ＶＤＤ）を出力する。電源１１１は、出力端子の接地（ＧＮＤ）を行う。スイッチ１０１〜１０６は、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳ）とＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳ）から構成される。これより、スイッチ１０１とスイッチ１０３とのＰＭＯＳのソースとＮＭＯＳのドレインは、電源１１０に接続される。スイッチ１０２とスイッチ１０４とのＰＭＯＳのドレインとＮＭＯＳのソースは、電源１１１に接続される。スイッチ１０５のＰＭＯＳのドレインとＮＭＯＳのソースは、出力端子３１０に接続される。スイッチ１０６のＰＭＯＳのドレインとＮＭＯＳのソースは、出力端子３１１に接続される。スイッチ１０１のＰＭＯＳのドレインとＮＭＯＳのソースは、スイッチ１０２とスイッチ１０５とのＰＭＯＳのソースとＮＭＯＳのドレインとに接続される。スイッチ１０３のＰＭＯＳのドレインとＮＭＯＳのソースは、スイッチ１０４とスイッチ１０６とのＰＭＯＳのソースとＮＭＯＳのドレインとに接続される。ＮＭＯＳは、信号がハイレベル状態のときにオンとなる。ＰＭＯＳは、信号がロウレベル状態のときにオンとなる。
【００２２】
制御回路２００から出力されるＳｅｔ信号もしくはＲｅｓｅｔ信号により、スイッチ１０１がオンとなった場合に、電源１１０は、出力端子３１０の電圧を、電源電圧（ＶＤＤ）レベルに設定する。ここでは、電源電圧（ＶＤＤ）レベルを、ハイレベルとする。また、スイッチ１０３がオンとなった場合に、電源１１０は、出力端子３１１の電圧を電源電圧（ＶＤＤ）レベルに設定する。
【００２３】
スイッチ１０２がオンとなった場合に、電源１１１は、出力端子３１０の電圧を、接地（ＧＮＤ）レベルに設定する。ここでは、接地（ＧＮＤ）レベルを、ロウレベルとする。スイッチ１０４がオンとなった場合に、電源１１１は、出力端子３１１の電圧を、接地（ＧＮＤ）レベルに設定する。
【００２４】
次に、リセットセットフリップフロップ回路の信号の流れについて説明する。入力端子２１０に入力されたＳｅｔ信号は、インバータ２０１と、ＮＡＮＤ回路２０５とに出力される。インバータ２０１は、Ｓｅｔ信号に設定されている論理値を反転した信号を、インバータ２０２とスイッチ１０１のＰＭＯＳとスイッチ１０４のＰＭＯＳとに出力する。インバータ２０２は、取得した信号に設定されている論理値を反転した信号を、スイッチ１０１のＮＭＯＳとスイッチ１０４のＮＭＯＳとに出力する。
【００２５】
入力端子２１１に入力されたＲｅｓｅｔ信号は、インバータ２０３と、ＮＡＮＤ回路２０５とに出力される。インバータ２０３は、Ｒｅｓｅｔ信号に設定されている論理値を反転した信号を、インバータ２０４とスイッチ１０２のＰＭＯＳとスイッチ１０３のＰＭＯＳとに出力する。インバータ２０４は、取得した信号に設定されている論理値を反転した信号をスイッチ１０２のＮＭＯＳとスイッチ１０３のＮＭＯＳとに出力する。
【００２６】
ＮＡＮＤ回路２０５は、取得したＳｅｔ信号とＲｅｓｅｔ信号とに基づいて、ＮＡＮＤ論理演算を行う。ＮＡＮＤ回路２０５は、ＮＡＮＤ論理演算を行った演算結果を設定した信号をインバータ２０６とスイッチ１０５のＮＭＯＳとスイッチ１０６のＮＭＯＳとに出力する。インバータ２０６は、取得した信号に設定されている論理値を反転した信号をスイッチ１０５のＰＭＯＳとスイッチ１０６のＰＭＯＳとに出力する。
【００２７】
スイッチ１０１とスイッチ１０４は、ともにＰＭＯＳでインバータ２０１の出力信号を取得し、ＮＭＯＳでインバータ２０２からの出力信号を取得する。また、インバータ２０１及びインバータ２０２と、スイッチ１０１及びスイッチ１０４との間の経路には、処理回路が何も接続されていない。これより、スイッチ１０１とスイッチ１０４は、インバータ２０１及びインバータ２０２の出力信号に基づいてほぼ同時にオン状態もしくはオフ状態に遷移する。同様に、スイッチ１０２とスイッチ１０３は、インバータ２０３及びインバータ２０４の出力信号に基づいてほぼ同時にオン状態もしくはオフ状態に遷移する。
【００２８】
スイッチ１０５とスイッチ１０６は、ＮＡＮＤ回路２０５とインバータ２０６とから取得した信号に基づいて、オン状態又はオフ状態となる。スイッチ１０５は、オン状態となった場合、スイッチ１０１を介して入力されたハイレベルの信号又はスイッチ１０２を介して入力されたロウレベルの信号を出力端子３１０に出力する。スイッチ１０６は、オン状態となった場合、スイッチ１０３を介して入力されたハイレベルの信号又はスイッチ１０４を介して入力されたロウレベルの信号を出力端子３１１に出力する。スイッチ１０５とスイッチ１０６は、オフ状態の場合、出力端子３１０と出力端子３１１とに信号を出力しない。
【００２９】
インバータ３０１は、スイッチ１０５から入力された信号を、出力端子３１１に出力する。インバータ３０２は、スイッチ１０６から入力された信号を、出力端子３１０に出力する。
【００３０】
ここで、スイッチ１０１〜１０４がオフ状態又はスイッチ１０５とスイッチ１０６とがオフ状態となることにより、ラッチ回路３００に信号が入力されない場合、ラッチ回路３００は、現在入力されている値を保持する。例えば、出力端子３１０にハイレベルの信号が出力され、出力端子３１１にロウレベルの信号が出力されている状態で、スイッチ回路１００からラッチ回路３００への信号入力が行われなくなった場合について説明する。この場合、出力端子３１０に出力されるハイレベルの信号は、出力端子３１０に出力されるとともに、インバータ３０１を介して出力端子３１１とインバータ３０２とにロウレベルの信号として出力される。インバータ３０２が取得したロウレベルの信号は、ハイレベルの信号として出力端子３１０とインバータ３０１とに出力される。このようにして、インバータ３０１と３０２を介して、ハイレベルの信号とロウレベルの信号とがやり取りされている間、ラッチ回路３００は、現在入力されている値を保持する。
【００３１】
次に、図３を用いて、入力端子２１０、２１１に入力される論理値と、スイッチ１０１〜１０６の状態と、出力端子３１０、３１１に出力される論理値との関係について説明する。入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０１〜１０４は、オフ状態となり、スイッチ１０５〜１０６は、オン状態となる。これより、出力端子３１０〜３１１には信号が出力されず、出力端子３１０、３１１は、現在入力されている値を保持する。
【００３２】
入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０１、１０４及びスイッチ１０５〜１０６は、オン状態となる。スイッチ１０２〜１０３はオフ状態となる。出力端子３１０に入力される信号は、ハイレベルとなり、出力端子３１１に入力される信号は、ロウレベルとなる。スイッチ１０１とスイッチ１０４は、入力端子２１０に入力されたＳｅｔ信号に基づいてほぼ同時にオン状態となることにより、出力端子３１０と出力３１１とには、ほぼ同時に信号が出力される。
【００３３】
入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１０２〜１０３及びスイッチ１０５〜１０６は、オン状態となる。スイッチ１０１とスイッチ１０４は、オフ状態となる。出力端子３１０に入力される信号は、ロウレベルとなり、出力端子３１１に入力される信号は、ハイレベルとなる。スイッチ１０２とスイッチ１０３は、入力端子２１１に入力されたＲｅｓｅｔ信号に基づいてほぼ同時にオン状態となることにより、出力端子３１０と出力３１１とには、ほぼ同時に信号が出力される。
【００３４】
入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１０１〜１０４は、オン状態となり、スイッチ１０５〜１０６はオフ状態となる。これより、出力端子３１０〜３１１には信号が出力されず、出力端子３１０、３１１は、現在入力されている値を保持する。
【００３５】
以上説明したように、本発明の実施の形態１にかかるリセットセットフリップフロップ回路を用いることにより、電源電圧（ＶＤＤ）に接続されるスイッチと、接地（ＧＮＤ）に接続されるスイッチをほぼ同時に切り替えることができるため、出力端子間に生じるスキューの発生を防止することができる。
【００３６】
また、スイッチ１０５及びスイッチ１０６をラッチ回路の前段に接続することにより、ラッチ回路は、Ｓｅｔ信号とＲｅｓｅｔ信号とがハイレベルとなった場合においても、信号の入力を遮断することができる。これより、Ｓｅｔ信号とＲｅｓｅｔ信号とがハイレベルとなった場合の、回路の誤作動を防止することができる。
【００３７】
（実施の形態２）
次に、図４を用いて本発明の実施の形態２にかかるリセットセットフリップフロップ回路の構成例について説明する。図４は、スイッチ回路１００とラッチ回路３００との構成については図２と同様であるため、説明を省略する。制御回路２００は、ＥＸ−ＯＲ（Exclusive-OR）回路２０７と、インバータ２０８とから構成され、入力端子２１０〜２１１に接続されている。
【００３８】
次に、制御回路２００の接続構成について説明する。入力端子２１０は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＮＭＯＳと、スイッチ１０２及びスイッチ１０３のＰＭＯＳとに接続されている。入力端子２１１は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＰＭＯＳと、スイッチ１０２及びスイッチ１０３のＮＭＯＳとに接続されている。ＥＸ−ＯＲ回路２０７は、インバータ２０８と、スイッチ１０５及びスイッチ１０６のＮＭＯＳとに接続されている。インバータ２０８は、スイッチ１０５及びスイッチ１０６のＰＭＯＳに接続されている。
【００３９】
次に、実施の形態２にかかるリセットセットフリップフロップ回路の信号の流れについて説明する。入力端子２１０に入力されるＳｅｔ信号は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＮＭＯＳと、スイッチ１０２及びスイッチ１０３のＰＭＯＳに出力される。入力端子２１１に入力されるＲｅｓｅｔ信号は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＰＭＯＳと、スイッチ１０２及びスイッチ１０３のＮＭＯＳとに出力される。
【００４０】
次に、図５を用いて、入力端子２１０、２１１に入力される論理値と、スイッチ１０１〜１０６の状態と、出力端子３１０、３１１に出力される論理値との関係について説明する。入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０５〜１０６は、オフ状態となる。これより、スイッチ１０１〜１０４の状態にかかわらず、出力端子３１０〜３１１には信号が出力されず、出力端子３１０、３１１は、現在入力されている値を保持する。入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合も同様に、出力端子３１０、３１１は、現在入力されている値を保持する。
【００４１】
入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０１とスイッチ１０４とスイッチ１０５とスイッチ１０６とは、オン状態となる。スイッチ１０２〜１０３は、オフ状態となる。出力端子３１０に出力される信号は、ハイレベルとなり、出力端子３１１に出力される信号は、ロウレベルとなる。スイッチ１０１とスイッチ１０４とのＮＭＯＳは、入力端子２１０に入力されたセット信号に基づいてほぼ同時にオン状態となり、スイッチ１０１とスイッチ１０４とのＰＭＯＳは、入力端子２１１に入力されたリセット信号に基づいてほぼ同時にオン状態となる。セット信号とリセット信号は、排他信号であるため、ほぼ同時に入力端子２１０及び２１１に入力される。これより、出力端子３１０と出力３１１には、ほぼ同時に信号が出力される。
【００４２】
入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１０２〜１０３とスイッチ１０５〜１０６は、オン状態となる。スイッチ１０１とスイッチ１０４は、オフ状態となる。出力端子３１０に出力される信号は、ロウレベルとなり、出力端子３１１に出力される信号は、ハイレベルとなる。この場合も、入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合と同様に、出力端子３１０と出力３１１には、ほぼ同時に信号が出力される。
【００４３】
以上説明したように、本発明の実施の形態２にかかるリセットセットフリップフロップ回路を用いることにより、電源電圧（ＶＤＤ）に接続されるスイッチと、接地（ＧＮＤ）に接続されるスイッチをほぼ同時に切り替えることができるため、出力端子間に生じるスキューの発生を防止することができる。
【００４４】
さらに、入力端子２１０〜２１１に入力される信号が排他状態となった場合に、スイッチ１０１〜１０４の状態が先に変化し、ＥＸ−ＯＲ回路２０７とインバータ２０８との処理後に信号を取得するスイッチ１０５〜１０６が後から変化することになる。これより、スイッチ１０１〜１０４の切り替えタイミングがずれた場合においても、スイッチ１０１〜１０４が切り替えられた後にスイッチ１０５〜１０６が切り換えられるため、出力端子３１０〜３１１に信号を出力するタイミングはほぼ同時になる。このため、出力端子間に生じるスキューの発生をさらに精度良く防止することができる。
【００４５】
（実施の形態３）
次に、図６を用いて本発明の実施の形態３にかかるリセットセットフリップフロップ回路の構成例について説明する。図６は、制御回路２００とラッチ回路３００との構成については図２と同様であるため、説明を省略する。
【００４６】
初めに、スイッチ回路１００の構成例について説明する。スイッチ回路１００は、スイッチ１０１〜１０４と、スイッチ１２１〜１２４とから構成されている。スイッチ１０１〜１０４は、図２と同様の構成である。スイッチ１２１〜１２２は、スイッチ１０１とスイッチ１０２との間に直列に接続されている。スイッチ１２１〜１２２は、出力端子３１０と接続されている。スイッチ１２３〜１２４は、スイッチ１０３とスイッチ１０４との間に直列に接続されている。スイッチ１２３〜１２４は、出力端子３１１と接続されている。
【００４７】
制御回路２００のＮＡＮＤ回路２０５は、スイッチ１２１〜１２４のＮＭＯＳと接続される。インバータ２０６は、スイッチ１２１〜１２４のＰＭＯＳと接続される。
【００４８】
次に、図７を用いて、入力端子２１０〜２１１に入力される論理値と、スイッチ１０１〜１０４とスイッチ１２１〜１２４の状態と、出力端子３１０〜３１１に出力される論理値との関係について説明する。入力端子２１０〜２１１に入力される論理値と、スイッチ１０１〜１０４の状態と、出力端子３１０〜３１１に出力される論理値との関係は、実施の形態１にて説明した図３と同様である。ここでは、主に、スイッチ１２１〜１２４の状態について説明する。
【００４９】
入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルとなる組み合わせ以外の場合、スイッチ１２１〜１２４は、すべてオン状態となる。この場合の動作は、実施の形態１と同様である。入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１２１〜１２４はオフ状態となる。この場合、出力端子３１０〜３１１には信号が出力されず、出力端子３１０〜３１１は、現在入力されている値を保持する。また、この場合、スイッチ１０１〜１０４は、オン状態となっている。そのため、スイッチ１２１〜１２４がオフ状態なっていることから、電源１１０から電源１１１へ流れ込む貫通電流の発生を防止することができる。
【００５０】
以上説明したように、本発明の実施の形態３にかかるリセットセットフリップフロップ回路を用いることにより、出力端子間に発生するスキューを防止するとともに、Ｓｅｔ信号とＲｅｓｅｔ信号がハイレベルのときに発生しうる貫通電流の発生も防止することができる。
【００５１】
（実施の形態４）
次に、図８を用いて本発明の実施の形態４にかかるリセットセットフリップフロップ回路の構成例について説明する。スイッチ回路１００とラッチ回路３００の構成は図２、図４と同様であるため、説明を省略する。制御回路２００は、図２と同様に、インバータ２０２、２０４、２０６と、ＮＡＮＤ回路２０５とを備えている。さらに、インバータ２２０〜２２２と、ＮＡＮＤ回路２２３と、インバータ２３０〜２３２と、ＮＡＮＤ回路２３３とを備えている。
【００５２】
インバータ２２０〜２２２は、入力端子２１０とＮＡＮＤ回路２２３との間に直列に接続されている。インバータ２３０〜２３２は、入力端子２１１とＮＡＮＤ回路２３３との間に直列に接続されている。入力端子２１０は、インバータ２２０と、ＮＡＮＤ回路２２３とに接続されている。入力端子２１１は、インバータ２３０と、ＮＡＮＤ回路２３３とに接続されている。ＮＡＮＤ回路２２３は、ＮＡＮＤ回路２０５と、インバータ２０２と、スイッチ１０１のＰＭＯＳと、スイッチ１０４のＰＭＯＳとに接続されている。ＮＡＮＤ回路２３３は、ＮＡＮＤ回路２０５と、インバータ２０４と、スイッチ１０２のＰＭＯＳと、スイッチ１０３のＰＭＯＳとに接続されている。
【００５３】
次に、図９を用いて、入力端子２１０、２１１に入力される論理値と、スイッチ１０１〜１０６の状態と、出力端子３１０、３１１に出力される論理値の関係について説明する。
【００５４】
入力端子２１０に入力されるＳｅｔ信号がロウレベルからハイレベルに切り替わりかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルもしくはハイレベルの場合、ＮＡＮＤ回路２２３は、入力端子２１０からハイレベル信号を取得する。さらに、ＮＡＮＤ回路２２３は、インバータ２２０〜２２２を経由した信号を取得する。この時、インバータ２２０〜２２２を経由する信号は、インバータ２２０〜２２２の処理を行うため、入力端子２１０から直接ＮＡＮＤ回路２２３へ出力される信号よりも遅延して、ＮＡＮＤ回路２２３に出力される。そのため、Ｓｅｔ信号がハイレベルに切り替わった直後は、ＮＡＮＤ回路２２３は、入力端子２１０からハイレベル信号を取得し、インバータ２２０〜２２２からは、Ｓｅｔ信号が切り替わる前の信号であるハイレベル信号を取得する。これより、スイッチ１０１とスイッチ１０４はオン状態となる。さらに、ＮＡＮＤ回路２０５は、ＮＡＮＤ回路２２３からロウレベルの信号を取得する。この時、ＮＡＮＤ回路２３３からはハイレベルの信号を取得しているため、スイッチ１０１と１０４がオン状態となった後に、スイッチ１０５とスイッチ１０６は、オフ状態からオン状態に切り替わる。これより、出力端子３１０に出力される信号は、ハイレベルとなり、出力端子３１１に出力される信号は、ロウレベルとなる。その後、インバータ２２０〜２２２を経由する信号が、Ｓｅｔ信号が切り替わった後の信号であるロウレベル信号を取得することにより、スイッチ１０１とスイッチ１０４とはオフ状態となり、さらに、スイッチ１０５とスイッチ１０６もオフ状態となり、出力端子３１０〜３１１へ信号は出力されなくなる。この場合、出力端子３１０〜３１１は、Ｓｅｔ信号が切り替わり直後に入力された論理値を保持する。
【００５５】
入力端子２１０に入力されるＳｅｔ信号がロウレベルもしくはハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルからハイレベルに切り替わった場合も、入力端子２１０に入力されるＳｅｔ信号がロウレベルからハイレベルに切り替わりかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルもしくはハイレベルの場合と同様に、動作する。
【００５６】
入力端子２１０に入力されるＳｅｔ信号がハイレベルからロウレベルに切り替わりかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルもしくはハイレベルの場合、又は、入力端子２１０に入力されるＳｅｔ信号がロウレベルもしくはハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルからロウレベルに切り替わった場合、ＮＡＮＤ回路２２３及びＮＡＮＤ回路２３３から出力される信号は、ハイレベルが設定される。この場合、入力信号が切り替わる前と変化がないため、出力端子３１０、３１１には信号は出力されない。
【００５７】
以上説明したように、本発明の実施の形態４にかかるリセットセットフリップフロップ回路を用いることにより、出力端子間に発生するスキューを減少させるとともに、Ｓｅｔ信号とＲｅｓｅｔ信号入力のＤｕｔｙに影響されず、信号をロウレベルからハイレベルに切り替えるＲｉｓe  Ｅｄｇｅだけでスイッチを制御することができる。そのため、Ｓｅｔ／Ｒｅｓｅｔ信号のＲｉｓｅ  Ｅｄｇｅの間隔で決まるＤｕｔｙの出力信号を得ることができる。
【００５８】
また、インバータ２２０〜２２２及びインバータ２３０〜２３２の構成において、インバータの数は３個の例について説明したが、インバータの数は３個に限られるものではない。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１、３、４の制御回路に用いたＮＡＮＤ回路２０５を、実施の形態２の制御回路に用いたＥＸ−ＯＲ回路２０７に置き換えても、同様の効果を得られる。
【符号の説明】
【００６０】
１００  スイッチ回路
１０１〜１０６  スイッチ
１２１〜１２４  スイッチ
１５１〜１５４  スイッチ
１１０〜１１１  電源
２００  制御回路
２０１〜２０４、２０６、２０８  インバータ
２０７  ＥＸ−ＯＲ回路
２０５  ＮＡＮＤ回路
２１０〜２１１  入力端子
２２０〜２２２、２３０〜２３２  インバータ
２２３、２３３  ＮＡＮＤ回路
３００  ラッチ回路
３０１〜３０２  インバータ
３１０〜３１１  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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