(57)【要約】【課題】配線断線を防止可能な判定回路及び判定方法を提供することを課題とする。【解決手段】読出用ビット線ＲＢＬと、メモリセルの書込状態に応じてオンオフ制御されるｎＭＯＳトランジスタＮ２１と、読出用ビット線ＲＢＬとｎＭＯＳトランジスタＮ２１との間に接続され、書込状態を読み出す読出制御信号に基づいてオンオフ制御されるｎＭＯＳトランジスタＮ２０とを備え、ｎＭＯＳトランジスタＮ２１がオンの場合に読出用ビット線ＲＢＬの電位が低下することによりメモリセルの書込状態を判定する判定回路において、電位制御部１００が、読出用ビット線ＲＢＬの電位が低下する時に、緩やかに放電させる断熱信号を用いる。【選択図】図１
2010027127.tif 000002
【特許請求の範囲】
【請求項１】
信号線と、メモリセルの書込状態に応じてオンオフ制御される第１のトランジスタと、前記信号線と前記第１のトランジスタとの間に接続され、前記書込状態を読み出す読出制御信号に基づいてオンオフ制御される第２のトランジスタとを備え、前記第１のトランジスタがオンの場合に前記信号線の電位が低下することにより前記メモリセルの書込状態を判定する判定回路において、
前記信号線の電位が低下する時に、緩やかに放電させる断熱信号を用いる放電手段を有することを特徴とする判定回路。
【請求項２】
前記信号線の電位を上昇させる時に、緩やかに充電させる断熱信号を用いる充電手段を更に有することを特徴とする請求項１に記載の判定回路。
【請求項３】
前記第１のトランジスタ及び前記第２のトランジスタは、複数の前記メモリセルで共有されることを特徴とする請求項１又は２に記載の判定回路。
【請求項４】
前記メモリセルは、第１のｐＭＯＳトランジスタと第１のｎＭＯＳトランジスタとを直列接続したＣＭＯＳインバータと、第２のｐＭＯＳトランジスタと第２のｎＭＯＳトランジスタとを直列接続したＣＭＯＳインバータとの互いの出力を他方の入力に接続したフリップフロップであって、
前記第１のｐＭＯＳトランジスタのソース電極と前記第２のｐＭＯＳトランジスタのソース電極との接続部をハイインピーダンス状態にすることを特徴とする請求項１乃至３のいずれか１項に記載の判定回路。
【請求項５】
前記メモリセルは、ＳＲＡＭを構成するメモリセルであることを特徴とする請求項１乃至４のいずれか１項に記載の判定回路。
【請求項６】
信号線と、メモリセルの書込状態に応じてオンオフ制御される第１のトランジスタと、前記信号線と前記第１のトランジスタとの間に接続され、前記書込状態を読み出す読出制御信号に基づいてオンオフ制御される第２のトランジスタとを備え、前記第１のトランジスタがオンの場合に前記信号線の電位が低下することにより前記メモリセルの書込状態を判定する判定方法において、
前記信号線の電位が低下する時に、緩やかに放電させる断熱信号を用いることを特徴とする判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに蓄積された書込状態の読出時に生じる配線断線を防止可能な判定回路及び判定方法の技術に関する。
【背景技術】
【０００２】
図７は、従来のＳＲＡＭの回路構成を示す構成図である。このＳＲＡＭ（Static Random Access Memory）は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とを直列接続した第１のＣＭＯＳインバータと、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とを直列接続した第２のＣＭＯＳインバータとの互いの出力を他方の入力に接続したフリップフロップＦＦをメモリセルとしている。また、メモリセルからの出力によりオンオフ制御されるｎＭＯＳトランジスタＮ２１と、ｎＭＯＳトランジスタＮ２１の一方の接続端と読出用ビット線ＲＢＬとの間に接続されているｎＭＯＳトランジスタＮ２０とで構成された読出ポートが具備されている。更に、読出用ビット線ＲＢＬの一端ＡにはＶＤＤの電位が印加され、ｎＭＯＳトランジスタＮ２１の他方の接続端Ｂは回路グランドＧＮＤに接続されている。又更に、読出用ビット線ＲＢＬの一端側には、制御信号ＰＲＥに基づいて、該電位ＶＤＤが読出用ビット線ＲＢＬに印加されることを制御するスイッチＳＷが形成されている。
【０００３】
図８は、メモリセルの書込状態を読み出す場合における各信号等のタイミングチャートを示すタイミングチャート図である。最初に、制御信号ＰＲＥをＨｉｇｈとして読出用ビット線ＲＢＬを電位ＶＤＤに充電する。次に、読出用ワード線ＲＷＬをＨｉｇｈとしてｎＭＯＳトランジスタＮ２０をオンに制御する。このとき、第１のＣＭＯＳインバータとしてのノード１がＨｉｇｈの場合には、ｎＭＯＳトランジスタＮ２１がオンに制御され、読出用ビット線ＲＢＬと回路グランドＧＮＤとが接続された状態になるので、読出用ビット線ＲＢＬの電位が低下することになる（図８（ｃ）に示す時刻ｔ２〜時刻ｔ３）。一方、ノード１がＬｏｗの場合には、ｎＭＯＳトランジスタＮ２１はオフに制御されているので、読出用ビット線ＲＢＬの電位はＶＤＤを保持することになる（図８（ｄ）に示す時刻ｔ２〜時刻ｔ３）。この動作により、読出用ビット線ＲＢＬの電位を検知することで、メモリセルの書込状態を判定することが可能となっている。
【非特許文献１】Leland Chang、外１１名、「Stable SRAM Cell Design for the 32 nm Node and Beyond」、Symposium on VLSI Technology Digest of Technical Papers、2005年、p.128-129
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ｎＭＯＳトランジスタＮ２０をオフからオンに制御する場合に、ｎＭＯＳトランジスタＮ２０やｎＭＯＳトランジスタＮ２１における閾値電圧のバラツキにより、読出用ビット線ＲＢＬに接続された複数のメモリセルにおけるｎＭＯＳトランジスタＮ２０に流れる電流が不均等になるため、エレクトロマイグレーションによる配線断線が生じるという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであり、配線断線を防止可能な判定回路及び判定方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の本発明は、信号線と、メモリセルの書込状態に応じてオンオフ制御される第１のトランジスタと、前記信号線と前記第１のトランジスタとの間に接続され、前記書込状態を読み出す読出制御信号に基づいてオンオフ制御される第２のトランジスタとを備え、前記第１のトランジスタがオンの場合に前記信号線の電位が低下することにより前記メモリセルの書込状態を判定する判定回路において、前記信号線の電位が低下する時に、緩やかに放電させる断熱信号を用いる放電手段を有することを要旨とする。
【０００７】
本発明にあっては、信号線と、メモリセルの書込状態に応じてオンオフ制御される第１のトランジスタと、信号線と第１のトランジスタとの間に接続され、書込状態を読み出す読出制御信号に基づいてオンオフ制御される第２のトランジスタとを備え、第１のトランジスタがオンの場合に信号線の電位が低下することによりメモリセルの書込状態を判定する判定回路において、放電手段が、信号線の電位が低下する時に、緩やかに放電させる断熱信号を用いるため、エレクトロマイグレーションによる配線断線を防止することができる。
【０００８】
請求項２に記載の本発明は、前記信号線の電位を上昇させる時に、緩やかに充電させる断熱信号を用いる充電手段を更に有することを特徴とする。
【０００９】
請求項３に記載の本発明は、前記第１のトランジスタ及び前記第２のトランジスタは、複数の前記メモリセルで共有されることを要旨とする。
【００１０】
請求項４に記載の本発明は、前記メモリセルは、第１のｐＭＯＳトランジスタと第１のｎＭＯＳトランジスタとを直列接続したＣＭＯＳインバータと、第２のｐＭＯＳトランジスタと第２のｎＭＯＳトランジスタとを直列接続したＣＭＯＳインバータとの互いの出力を他方の入力に接続したフリップフロップであって、前記第１のｐＭＯＳトランジスタのソース電極と前記第２のｐＭＯＳトランジスタのソース電極との接続部をハイインピーダンス状態にすることを要旨とする。
【００１１】
請求項５に記載の本発明は、前記メモリセルが、ＳＲＡＭを構成するメモリセルであることを要旨とする。
【００１２】
請求項６に記載の本発明は、信号線と、メモリセルの書込状態に応じてオンオフ制御される第１のトランジスタと、前記信号線と前記第１のトランジスタとの間に接続され、前記書込状態を読み出す読出制御信号に基づいてオンオフ制御される第２のトランジスタとを備え、前記第１のトランジスタがオンの場合に前記信号線の電位が低下することにより前記メモリセルの書込状態を判定する判定方法において、前記信号線の電位が低下する時に、緩やかに放電させる断熱信号を用いることを要旨とする。
【発明の効果】
【００１３】
本発明によれば、配線断線を防止可能な判定回路及び判定方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。
【００１５】
〔第１の実施の形態〕
図１は、第１の実施の形態に係るＳＲＡＭの構成を示す構成図である。このＳＲＡＭは、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とを直列接続した第１のＣＭＯＳインバータと、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とを直列接続した第２のＣＭＯＳインバータとを交差接続したフリップフロップＦＦをメモリセルとした構成である。
【００１６】
第１のＣＭＯＳインバータの出力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのドレイン電極）は、第２のＣＭＯＳインバータの入力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極）に接続され、第２のＣＭＯＳインバータの出力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのドレイン電極）は、第１のＣＭＯＳインバータの入力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極）に接続されている。
【００１７】
また、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極と書込用ビット線ＷＢＬとの間にｎＭＯＳトランジスタＮ３が接続され、このｎＭＯＳトランジスタＮ３は、書込用ワード線ＷＷＬに印加される書込制御信号に基づいてゲート電極がオンオフ制御される。同様に、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極と書込用ビット線／ＷＢＬとの間にｎＭＯＳトランジスタＮ４が接続され、このｎＭＯＳトランジスタＮ４も、上記書込制御信号に基づいてゲート電極がオンオフ制御される。
【００１８】
さらに、上記ＳＲＡＭに対して、メモリセルの書込状態を把握する際に用いる読出用ビット線ＲＢＬと、メモリセルからの出力に基づいてオンオフ制御されるｎＭＯＳトランジスタＮ２１と、読出用ビット線ＲＢＬとｎＭＯＳトランジスタＮ２１の一方の接続端との間に接続され、メモリセルの書込状態を読み出す際に読出用ワード線ＲＷＬに印加された読出制御信号に基づいてオンオフ制御されるｎＭＯＳトランジスタＮ２０と、読出用ビット線ＲＢＬの一端Ａ及びｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに断熱信号ＡＳＩＧを印加する電位制御部１００と、制御信号ＰＲＥに基づいて断熱信号ＡＳＩＧが読出用ビット線ＲＢＬに印加されることを制御するスイッチＳＷとが更に具備されている。
【００１９】
このようなメモリセルは１ビット情報を格納し、該メモリセルが複数の行列に並べられて１つのＳＲＡＭが構成されることになる。特に、ｎＭＯＳトランジスタＮ２０は、複数のメモリセルから特定のメモリセルを選択する際に制御されるので、選択トランジスタと称される場合がある。
【００２０】
なお、読出用ビット線ＲＢＬは特許請求の範囲の信号線に相当し、ｎＭＯＳトランジスタＮ２１は特許請求の範囲における第１のトランジスタに相当し、ｎＭＯＳトランジスタＮ２０は特許請求の範囲における第２のトランジスタに相当し、電位制御部１００は特許請求の範囲の放電手段及び充電手段に相当し、読出用ビット線ＲＢＬとｎＭＯＳトランジスタＮ２１とｎＭＯＳトランジスタＮ２０と電位制御部１００とが判定回路を構成している。
【００２１】
次に、このＳＲＡＭの動作について説明する。書込時には、読出用ワード線ＲＷＬをＬｏｗとすると共に、書込用ワード線ＷＷＬをＨｉｇｈとする。これにより、書込用ビット線ＷＢＬ及び書込用ビット線／ＷＢＬがフリップフロップＦＦに接続された状態となるので、書込用ビット線ＷＢＬ又は書込用ビット線／ＷＢＬのいずれか一方に電位ＶＤＤを印加すると共に他方に該電位ＶＤＤよりも十分に小さい電位を印加することで、１ビットを書き込むことが可能となる。
【００２２】
一方、読出時には、読出用ワード線ＲＷＬをＨｉｇｈとすると共に、書込用ワード線ＷＷＬをＬｏｗとする。このとき、フリップフロップＦＦのノード１がＨｉｇｈの場合には、メモリセルからの出力がＨｉｇｈとなるため、ｎＭＯＳトランジスタＮ２１がオンに制御される。また、読出用ワード線ＲＷＬもＨｉｇｈとなっているため、ｎＭＯＳトランジスタＮ２０もオンに制御される。これにより、読出用ビット線ＲＢＬがｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに接続されることになる。
【００２３】
このようなＳＲＡＭ回路に対して行なう判定回路の動作について説明する。図２は、メモリセルの書込状態を読み出す場合における各信号等のタイミングチャートを示すタイミングチャート図である。
【００２４】
最初に、ｎＭＯＳトランジスタＮ２０がオフの場合、換言すれば、メモリセルに対する書込状態の読み出しが要求されていない場合において、制御信号ＰＲＥをＨｉｇｈにしてスイッチＳＷをオンに制御し、電位制御部１００は、次第に電位を上昇させる（緩やかに充電する）断熱信号を読出用ビット線ＲＢＬの一端Ａ及びｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに印加して、その後、制御信号ＰＲＥをＬｏｗにしてスイッチＳＷをオフに制御する（ステップＳ１０１）。これにより、読出用ビット線ＲＢＬの電位はＶＤＤとなる。
【００２５】
次に、ｎＭＯＳトランジスタＮ２０がオンに制御された場合、換言すれば、メモリセルに対する書込状態の読み出しが要求された場合において、電位制御部１００は、次第に電位を下降させる（緩やかに放電する）断熱信号を読出用ビット線ＲＢＬの一端Ａ及びｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに印加する（ステップＳ１０２）。
【００２６】
このとき、ノード１がＨｉｇｈの場合、ｎＭＯＳトランジスタＮ２１がオンに制御されるので、読出用ビット線ＲＢＬがｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに接続され、読出用ビット線ＲＢＬの電位は断熱信号に連動して下降することになる（ステップＳ１０２−１，図２（ｄ）に示す時刻ｔ２〜時刻ｔ３）。
【００２７】
一方、ノード１がＬｏｗの場合、ｎＭＯＳトランジスタＮ２１はオフに制御されているので、読出用ビット線ＲＢＬがｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに接続されることはなく、読出用ビット線ＲＢＬの電位はＶＤＤに保持された状態が継続されることになる（ステップＳ１０２−２，図２（ｅ）に示す時刻ｔ２〜時刻ｔ３）。
【００２８】
以上の動作により、読出用ビット線ＲＢＬの電位を検知することで、メモリセルの書込状態を判定することが可能となっている。
【００２９】
図７に示した従来の場合には、読出用ビット線ＲＢＬの一端Ａに電位ＶＤＤが接続されていたので、スイッチＳＷをオフからオンに制御した時にｎＭＯＳトランジスタＮ２０に印加される電位が急峻に上昇するものであった。しかしながら、本実施の形態によれば、電位制御部１００が、電位を緩やかに変化させる断熱信号を用いて読出用ビット線ＲＢＬに電位を印加してｎＭＯＳトランジスタＮ２０に流れる最大電流値を抑えるので、トランジスタの閾値が大きく変動した場合であっても、微細化を進めたときに問題となるエレクトロマイグレーションによる配線断線を防止することができる。なお、この断熱信号は、緩やかに変化していればよく、電荷を再利用する必要はない。また、高抵抗のオン抵抗を持つトランジスタにより、メモリセルの回路の時定数よりも緩やかに充放電を行なう方法を用いて断熱信号を生成してもよい。さらに、ｎＭＯＳトランジスタ２１及びｎＭＯＳトランジスタＮ２０の代わりに、ｐＭＯＳトランジスタを用いても良い。
【００３０】
また、図３に示すように、読出用ビット線ＲＢＬの一端Ａに電位ＶＤＤを接続し、ｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに電位制御部１００を接続した場合であってもよい。但し、この場合には、スイッチＳＷが、オンに制御された場合に読出用ビット線ＲＢＬに印加される電位を緩やかに上昇させる程度に十分大きい抵抗を備えるものとすることで、同様の効果を得ることができる。
【００３１】
〔第２の実施の形態〕
第１の実施の形態では、ｎＭＯＳトランジスタＮ２０及びｎＭＯＳトランジスタＮ２１で構成される読出ポートをメモリセル毎に形成する場合について説明するものであるが、本実施の形態では、１つの読出ポートを複数のメモリセルで共有する場合について説明する。
【００３２】
図４は、第２の実施の形態に係るＳＲＡＭの構成を示す構成図である。このＳＲＡＭは、第１の実施の形態と同様に、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とを直列接続した第１のＣＭＯＳインバータと、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とを直列接続した第２のＣＭＯＳインバータとを交差接続したフリップフロップＦＦをメモリセルとした構成である。
【００３３】
第１のＣＭＯＳインバータの出力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのドレイン電極）は、第２のＣＭＯＳインバータの入力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極）に接続され、第２のＣＭＯＳインバータの出力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのドレイン電極）は、第１のＣＭＯＳインバータの入力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極）に接続されている。
【００３４】
また、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極とビット線ＢＬとの間にｎＭＯＳトランジスタＮ３が接続され、このｎＭＯＳトランジスタＮ３は、ワード線ＷＬ１に印加される書込制御信号に基づいてオンオフ制御される。同様に、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極とビット線／ＢＬｉとの間にｎＭＯＳトランジスタＮ４が接続され、このｎＭＯＳトランジスタＮ４は、ワード線ＷＬ２に印加される書込制御信号に基づいてオンオフ制御される。
【００３５】
さらに、上記ＳＲＡＭに対して、メモリセルの書込状態を把握すると共に書き込みを行う際に用いるビット線／ＢＬと、メモリセルからの出力に基づいてオンオフ制御されるｎＭＯＳトランジスタＮ２１と、ビット線／ＢＬとｎＭＯＳトランジスタＮ２１の一方の接続端との間に接続され、メモリセルの書込状態を読み出す場合に読出用ワード線ＲＷＬに印加された読出制御信号に基づいてオンオフ制御されるｎＭＯＳトランジスタＮ２０と、ビット線／ＢＬの一端Ａ及びｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに断熱信号ＡＳＩＧを印加する電位制御部１００と、制御信号ＰＲＥに基づいて断熱信号ＡＳＩＧがビット線／ＢＬに印加されることを制御するスイッチＳＷと、ビット線／ＢＬｉとビット線／ＢＬとの間に接続されて書込用ワード線ＷＷＬに印加された書込制御信号に基づいてオンオフ制御されるｎＭＯＳトランジスタＮ５とが更に具備されている。
【００３６】
そして、ｎＭＯＳトランジスタＮ５とｎＭＯＳトランジスタＮ２１とｎＭＯＳトランジスタＮ２０とは、各ラインに夫々属する複数のメモリセルにより共有的に使用されるようになっている。
【００３７】
なお、ビット線／ＢＬは特許請求の範囲の信号線に相当し、ｎＭＯＳトランジスタＮ２１は特許請求の範囲における第１のトランジスタに相当し、ｎＭＯＳトランジスタＮ２０は特許請求の範囲における第２のトランジスタに相当し、電位制御部１００は特許請求の範囲の放電手段及び充電手段に相当し、ビット線／ＢＬとｎＭＯＳトランジスタＮ２１とｎＭＯＳトランジスタＮ２０と電位制御部１００とが判定回路を構成している。
【００３８】
次に、このＳＲＡＭの動作について説明する。書込時には、読出用ワード線ＲＷＬをＬｏｗとすると共に、書込用ワード線ＷＷＬとワード線ＷＬ１とワード線ＷＬ２とをＨｉｇｈとする。これにより、ビット線ＢＬとビット線／ＢＬとがフリップフロップＦＦに接続された状態となり、ビット線ＢＬ又はビット線／ＢＬのいずれか一方に電位ＶＤＤを印加し、他方に該電位ＶＤＤよりも十分に小さい電位を印加することで、１ビットを書き込むことが可能となる。
【００３９】
一方、読出時には、読出用ワード線ＲＷＬとワード線ＷＬ２とをＨｉｇｈとすると共に、書込用ワード線ＷＷＬとワード線ＷＬ１とをＬｏｗとする。このとき、ｎＭＯＳトランジスタＮ４を伝わる信号がＨｉｇｈの場合には、ｎＭＯＳトランジスタＮ２１がオンに制御される。また、読出用ワード線ＲＷＬもＨｉｇｈとなっているため、ｎＭＯＳトランジスタＮ２０もオンに制御される。これにより、ビット線／ＢＬがｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに接続されることになる。
【００４０】
このようなＳＲＡＭ回路に対して行なう判定回路の動作について説明する。最初に、ｎＭＯＳトランジスタＮ２０がオフの場合、換言すれば、メモリセルに対する書込状態の読み出しが要求されていない場合において、制御信号ＰＲＥをＨｉｇｈにしてスイッチＳＷをオンに制御し、電位制御部１００は、次第に電位を上昇させる（緩やかに充電する）断熱信号をビット線／ＢＬの一端Ａ及びｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに印加して、その後、制御信号ＰＲＥをＬｏｗにしてスイッチＳＷをオフに制御する（ステップＳ２０１）。これにより、ビット線／ＢＬの電位は電位ＶＤＤとなる。
【００４１】
次に、ｎＭＯＳトランジスタＮ２０がオンに制御された場合、換言すれば、メモリセルに対する書込状態の読み出しが要求された場合において、電位制御部１００は、次第に電位を下降させる（緩やかに放電する）断熱信号をビット線／ＢＬの一端Ａ及びｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに印加する（ステップＳ２０２）。
【００４２】
このとき、ｎＭＯＳトランジスタＮ４を伝わる信号がＨｉｇｈの場合、ｎＭＯＳトランジスタＮ２１がオンに制御されるので、ビット線／ＢＬがｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに接続され、ビット線／ＢＬの電位は断熱信号に連動して下降することになる（ステップＳ２０２−１）。
【００４３】
一方、ｎＭＯＳトランジスタＮ４を伝わる信号がＬｏｗの場合、ｎＭＯＳトランジスタＮ２１はオフに制御されているので、ビット線／ＢＬがｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに接続されることはなく、ビット線／ＢＬの電位はＶＤＤに保持された状態が継続されることになる（ステップＳ２０２−２）。
【００４４】
以上の動作により、ビット線／ＢＬの電位を検知することで、メモリセルの書込状態を判定することが可能となっている。
【００４５】
本実施の形態によれば、電位制御部１００が、電位を緩やかに変化させる断熱信号を用いてビット線／ＢＬに電位を印加してｎＭＯＳトランジスタＮ２０に流れる最大電流を抑えるので、トランジスタの閾値が大きく変動した場合であっても、微細化を進めたときに問題となるエレクトロマイグレーションによる配線断線を防止することができる。更に、上記方法により、１メモリセルのトランジスタ数を低減することが可能となる。例えば、ビット線／ＢＬｉに８ライン（ライン１〜ライン８）のメモリセルが接続されている場合、１メモリセルの平均トランジスタ数は６．３７５（＝（６×８＋３）／８）となる。従来回路の場合にはトランジスタ数が８個であるので、従来回路の８０％（＝６．３７５／８）に低減することができる。
【００４６】
なお、この断熱信号は、第１の実施の形態と同様に、緩やかに変化していればよく、電荷を再利用する必要はない。また、高抵抗のオン抵抗を持つトランジスタにより、メモリセルの回路の時定数よりも緩やかに充放電を行なう方法を用いて断熱信号を生成してもよい。さらに、ｎＭＯＳトランジスタ２１及びｎＭＯＳトランジスタＮ２０の代わりに、ｐＭＯＳトランジスタを用いても良い。
【００４７】
また、図５に示すように、第１の実施の形態と同様に、ビット線／ＢＬの一端Ａに電位ＶＤＤを接続し、ｎＭＯＳトランジスタＮ２１の他方の接続端Ｂに電位制御部１００を接続した場合であってもよい。但し、この場合には、スイッチＳＷが、オンに制御された場合にビット線／ＢＬに印加される電位を緩やかに上昇させる程度に十分大きい抵抗を備えるものとすることで、同様の効果を得ることができる。
【００４８】
〔第３の実施の形態〕
図６は、第３の実施の形態に係るＳＲＡＭの構成を示す構成図である。このＳＲＡＭは、第１の実施の形態で説明したｐＭＯＳトランジスタＰ１とｐＭＯＳトランジスタＰ２とのソース電極同士を接続した接続部をメモリセル電源線ＭＣＰＬとし、該メモリセル電源線ＭＣＰＬに対して、ＶＤＤの電位を有する定電圧電源線Ｖ１と、定電圧電源線Ｖ１とメモリセル電源線ＭＣＰＬとを接続するスイッチＳ１と、グランド（ＧＮＤ）の電位を有する定電圧電源線Ｖ２と、定電圧電源線Ｖ２とメモリセル電源線ＭＣＰＬとを接続するスイッチＳ２とで構成された電源部ＰＳを更に接続した構成である。
【００４９】
電源部ＰＳは、メモリセル電源線ＭＣＰＬに電源電圧を供給するものであって、具体的には、まず、スイッチＳ１をオンからオフに制御すると共にスイッチＳ２をオフからオンに制御して、メモリセル電源線ＭＣＰＬの電位をＶＤＤからＧＮＤに緩やかに低下させる。次に、スイッチＳ２をオンからオフに制御して、メモリセル電源線ＭＣＰＬをハイインピーダンス状態とする。そして、このハイインピーダンス状態で、ＳＲＡＭは、第１の実施の形態で説明したメモリセルへの書き込みを行う。また、読出時における判定回路は、第１の実施の形態で説明したように断熱信号を用いてｎＭＯＳトランジスタＮ２０に流れる電流を小さな値に制御する。なお、このような電源部ＰＳは、第２の実施の形態で説明したＳＲＡＭに対しても用いることが可能である。
【００５０】
本実施の形態は、書き込み時において断熱信号により書き込む事ができるので、エレクトロマイグレーションによる配線断線を防止することができる。
【図面の簡単な説明】
【００５１】
【図１】第１の実施の形態に係るＳＲＡＭの構成を示す構成図である。
【図２】メモリセルの書込状態を読み出す場合における各信号等のタイミングチャートを示すタイミングチャート図である。
【図３】第１の実施の形態に係るＳＲＡＭの他の構成を示す構成図である。
【図４】第２の実施の形態に係るＳＲＡＭの構成を示す構成図である。
【図５】第２の実施の形態に係るＳＲＡＭの他の構成を示す構成図である。
【図６】第３の実施の形態に係るＳＲＡＭの構成を示す構成図である。
【図７】従来のＳＲＡＭの回路構成を示す構成図である。
【図８】メモリセルの書込状態を読み出す場合における各信号等のタイミングチャートを示すタイミングチャート図である。
【符号の説明】
【００５２】
ＢＬ，／ＢＬｉ，／ＢＬ…ビット線
ＦＦ…フリップフロップ
ＧＮＤ…回路グランド
ＭＣＰＬ…メモリセル電源線
Ｎ１〜Ｎ５，Ｎ２０，Ｎ２１…ｎＭＯＳトランジスタ
Ｐ１，Ｐ２…ｐＭＯＳトランジスタ
ＰＲＥ…制御信号
ＰＳ…電源部
ＲＢＬ…読出用ビット線
ＲＷＬ…読出用ワード線
Ｓ１，Ｓ２，ＳＷ…スイッチ
ＷＢＬ，／ＷＢＬ…書込用ビット線
ＷＷＬ…書込用ワード線
Ｖ１，Ｖ２…定電圧電源線
１００…電位制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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