(57)【要約】【課題】電界効果トランジスタを含む半導体装置のオン抵抗を低減できるとともに、オフ耐圧を高く保つ。【解決手段】電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。ここで、素子分離絶縁膜１３２が素子分離絶縁膜１３４よりも膜厚が厚く形成され、ｎ型ソース側拡散領域１１４において、ｎ型ドレイン側拡散領域１１２よりも、不純物の濃度が最も高いピーク濃度部分が深い位置に形成されている。【選択図】図１
2010087150.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第１導電型の低濃度領域と、
前記第１導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第２導電型のドレイン側拡散領域と、
前記第１導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第２導電型のソース側拡散領域と、
前記第２導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第１の素子分離絶縁膜と、
前記第２導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第２の素子分離絶縁膜と、
を含み、
前記第１の素子分離絶縁膜が前記第２の素子分離絶縁膜よりも膜厚が厚く形成され、前記ソース側拡散領域において、前記ドレイン側拡散領域よりも、前記第２導電型の不純物の濃度が最も高いピーク濃度部分が深い位置に形成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の素子分離絶縁膜が前記第２の素子分離絶縁膜よりも幅が広く形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ドレイン側拡散領域と前記ソース側拡散領域とが、同一のイオン注入工程で形成された半導体装置。
【請求項４】
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第１導電型の低濃度領域の表面に、互いに距離を隔てて形成された第１の素子分離絶縁膜および第２の素子分離絶縁膜を形成する工程と、
前記第１導電型の前記低濃度領域表面に、前記第１の素子分離絶縁膜で分離される第２導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第２の素子分離絶縁膜で分離される前記第２導電型のソース側拡散領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第１の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第２の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
を含み、
前記第１の素子分離絶縁膜および前記第２の素子分離絶縁膜を形成する工程において、前記第１の素子分離絶縁膜を前記第２の素子分離絶縁膜よりも膜厚が厚くなるように形成する半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１の素子分離絶縁膜および前記第２の素子分離絶縁膜を形成する工程において、前記第１の素子分離絶縁膜および前記第２の素子分離絶縁膜を、ＬＯＣＯＳにより形成し、前記第１の素子分離絶縁膜が前記第２の素子分離絶縁膜よりも幅が広くなるように形成する半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法において、
前記ドレイン側拡散領域および前記ソース側拡散領域を形成する工程において、前記ドレイン側拡散領域と前記ソース側拡散領域とを、同一のイオン注入工程で形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、電界効果トランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳトランジスタの中でも、ゲート電極の端部又はゲート電極とドレイン拡散層及びソース拡散層との間に厚いフィールド酸化膜（以下、ＬＯＣＯＳと表示する）を持つＬＯＣＯＳオフセット型と呼ばれる構造が知られている（特許文献１（特開２００１−９４１０３号公報））。
【０００３】
特許文献１（特開２００１−９４１０３号公報）には、高耐圧ＭＯＳトランジスタ構造が記載されている。当該構成において、ソース側とドレイン側のオフセット拡散層の濃度及び深さは同じであるが、そのサイズが、ソース側のオフセット拡散層ではドレイン側のオフセット拡散層に比べて大きく設定されている。つまり、ドレイン側のオフセット拡散層の寸法Ｌｄと、ソース側のオフセット拡散層の寸法Ｌｓとは、Ｌｄ＜Ｌｓの関係に設定されている。これにより、ソース側のオフセット拡散層の抵抗値が大きくなって、ソース電圧ＶＳが高くなり、その結果、基板電圧をＶＷとすると、ＶＷ−（シリコンの順方向接合耐圧）≦ＶＳの状態が維持し易くなり、サステイン耐圧が高くなる、とされている。
【特許文献１】特開２００１−９４１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に記載された技術では、ドレイン側のオフセット拡散層の寸法Ｌｄと、ソース側のオフセット拡散層の寸法ＬｓとがＬｄ＜Ｌｓの関係となっているため、ゲート−ソース間の距離が長くなり、オン抵抗が大きくなるという問題があった。また、ドレイン側のオフセット拡散層の寸法が小さいため、オフ耐圧が低くなるという問題もあった。
【課題を解決するための手段】
【０００５】
本発明によれば、
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第１導電型の低濃度領域と、
前記第１導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第２導電型のドレイン側拡散領域と、
前記第１導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第２導電型のソース側拡散領域と、
前記第２導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第１の素子分離絶縁膜と、
前記第２導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第２の素子分離絶縁膜と、
を含み、
前記第１の素子分離絶縁膜が前記第２の素子分離絶縁膜よりも膜厚が厚く形成され、前記ソース側拡散領域において、前記ドレイン側拡散領域よりも、前記第２導電型の不純物の濃度が最も高いピーク濃度部分が深い位置に形成された半導体装置が提供される。
【０００６】
本発明によれば、
基板と、前記基板の表面に形成されたゲート長Ｌのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第１導電型の低濃度領域の表面に、互いに距離を隔てて形成された第１の素子分離絶縁膜および第２の素子分離絶縁膜を形成する工程と、
前記第１導電型の前記低濃度領域表面に、前記第１の素子分離絶縁膜で分離される第２導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第２の素子分離絶縁膜で分離される前記第２導電型のソース側拡散領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第１の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第２の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
を含み、
前記第１の素子分離絶縁膜および前記第２の素子分離絶縁膜を形成する工程において、前記第１の素子分離絶縁膜を前記第２の素子分離絶縁膜よりも膜厚が厚くなるように形成する半導体装置の製造方法が提供される。
【０００７】
この構成によれば、ゲート−ソース間の抵抗を下げることができ、オン抵抗を低減できる。ここで、基板は、半導体ウェハであってもよく、また半導体ウェハ上にエピタキシャル層等の半導体層が形成されたものであってもよい。
【０００８】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、電界効果トランジスタを含む半導体装置のオン抵抗を低減できるとともに、オフ耐圧を高く保つことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す断面図である。図２は、図１の半導体装置の構成を示す平面図である。図１は、図２のＢ−Ｂ’断面図に該当する。
本実施の形態において、半導体装置１００は、半導体基板１０２（基板）と、半導体基板１０２上に形成された高耐圧ＭＯＳトランジスタ１４２（電界効果トランジスタ）とを含む。
【００１２】
本実施の形態において、高耐圧ＭＯＳトランジスタ１４２は、半導体基板１０２表面に形成されたゲート長Ｌのチャネル領域１１０ａ、チャネル領域１１０ａ上に形成されたゲート絶縁膜１３６およびゲート電極１３８、ゲート電極１３８の両側方に形成されたソース電極１２０ならびにドレイン電極１１８を含む。
【００１３】
高耐圧ＭＯＳトランジスタ１４２は、半導体基板１０２表面に形成されたｐ型（第１導電型）低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられ、表面の一部にドレイン電極１１８が形成されたｎ型（第２導電型）ドレイン側拡散領域１１２と、ｐ型低濃度領域１１０表面において、ｎ型ドレイン側拡散領域１１２との間にチャネル領域１１０ａを挟んで設けられ、表面の一部にソース電極１２０が形成されたｎ型ソース側拡散領域１１４とを含む。すなわち、本実施の形態において、チャネル領域１１０ａは、ｐ型低濃度領域１１０により構成される。
【００１４】
高耐圧ＭＯＳトランジスタ１４２は、さらに、ｎ型ドレイン側拡散領域１１２上に形成された素子分離絶縁膜１３２（第１の素子分離絶縁膜）、素子分離絶縁膜１３４（第２の素子分離絶縁膜）および素子分離絶縁膜１３０を含む。素子分離絶縁膜１３２は、ｎ型ドレイン側拡散領域１１２上に形成され、半導体基板１０２表面でｎ型ドレイン側拡散領域１１２を分離するとともにチャネル領域１１０ａとドレイン電極１１８とを分離する。素子分離絶縁膜１３４は、ｎ型ソース側拡散領域１１４上に形成され、半導体基板１０２表面でｎ型ソース側拡散領域１１４を分離するとともにチャネル領域１１０ａとソース電極１２０とを分離する。これらの素子分離絶縁膜は、ＬＯＣＯＳ（local oxidation of silicon）により形成することができる。
【００１５】
また、素子分離絶縁膜１３４は、素子分離絶縁膜１３２や素子分離絶縁膜１３０と比較して、膜厚を薄く形成することができる。これにより、後にｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４を形成する際のイオン注入を行う際に、素子分離絶縁膜１３４越しにイオン注入される不純物イオンがより深く注入される。そのため、ｎ型ソース側拡散領域１１４において、ｎ型ドレイン側拡散領域１１２よりも、不純物の濃度が最も高いピーク濃度部分を深い位置に形成することができる。これにより、ゲート−ソース間の抵抗を下げることができ、オン抵抗を低減できる。さらに、素子分離絶縁膜１３４は、素子分離絶縁膜１３２や素子分離絶縁膜１３０と比較して、幅を狭く形成することができる。これにより、チャネル領域１１０ａとソース電極１２０との距離を縮めることができ、オン抵抗を低減することができるとともに素子面積を小さくすることもできる。さらに、ドレイン−ゲート間の距離を長く保つことができるので、高耐圧ＭＯＳトランジスタ１４２のオフ耐圧を高く保つことができる。また、チャネル領域１１０ａとソース電極１２０との距離を縮めることにより、寄生バイポーラトランジスタのベース抵抗を低減することもでき、オン耐圧改善の効果を得ることができる。
【００１６】
また、本実施の形態において、高耐圧ＭＯＳトランジスタ１４２は、ソース電極１２０に隣接して設けられたバックゲート電極１２２をさらに含む。本実施の形態において、ソース電極１２０とバックゲート電極１２２とを、拡散層上でショートさせた構成とすることができる。これにより、寄生バイポーラのベース抵抗が小さくなるので、オン耐圧を向上させることができる。また、本実施の形態において、半導体装置１００は、バックゲート電極１２２を中心として左右対称に形成されている。さらに、ドレイン電極１１８の外側には素子分離絶縁膜１３０が形成されている。
【００１７】
図２において、図中白抜きの部分は、素子分離絶縁膜（素子分離絶縁膜１３０、素子分離絶縁膜１３２、素子分離絶縁膜１３４）が形成された領域である。また、説明のために、ゲート電極１３８は線のみで示している。
【００１８】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図３および図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、半導体基板１０２上に所定の開口パターンを有するレジスト膜１５０を形成し、レジスト膜１５０をマスクとしてｐ型不純物イオン１５２をイオン注入する。ここで、ｐ型不純物イオン１５２は、ボロン（Ｂ）とすることができる。これにより、半導体基板１０２表面にｐ型低濃度領域１１０が形成される（図３（ａ））。
【００１９】
つづいて、半導体基板１０２表面に素子分離絶縁膜１３０、素子分離絶縁膜１３２、素子分離絶縁膜１３４、および酸化膜１５４を形成する。これらの素子分離絶縁膜は、ＬＯＣＯＳ（local oxidation of silicon）により形成することができる。素子分離絶縁膜は、以下の手順で形成することができる。まず、半導体基板１０２上の全面に酸化膜１５４を形成した後、酸化膜１５４上にシリコン窒化膜等のマスク膜を形成する。マスク膜は、素子分離絶縁膜１３０、素子分離絶縁膜１３２、および素子分離絶縁膜１３４を形成する箇所で開口したパターンに形成される。このとき、素子分離絶縁膜１３４を形成する箇所の開口部は、素子分離絶縁膜１３０や素子分離絶縁膜１３２を形成する箇所の開口部よりも幅狭に形成される。この後、マスク膜で覆われていない箇所の半導体基板１０２表面を局所的に酸化することにより、素子分離絶縁膜１３０、素子分離絶縁膜１３２、および素子分離絶縁膜１３４が形成される。ここで、素子分離絶縁膜１３４を形成する箇所の開口部を幅狭に形成することにより、素子分離絶縁膜１３４を、素子分離絶縁膜１３２や素子分離絶縁膜１３０と比較して、膜厚が薄くなるとともに、幅が狭くなるように形成することができる。
【００２０】
次いで、高温埋込処理（たとえば１２００℃程度で数時間）を行い、ｐ型低濃度領域１１０を拡散させる（図３（ｂ））。
【００２１】
つづいて、半導体基板１０２上に所定の開口パターンを有するレジスト膜１６０を形成し、レジスト膜１６０をマスクとしてｎ型不純物イオン１６２をイオン注入する。ここで、ｎ型不純物イオン１６２は、リン（Ｐ）とすることができる。これにより、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３２の下方および素子分離絶縁膜１３０の素子分離絶縁膜１３２側の端部下方にｎ型ドレイン側拡散領域１１２が形成される。また、同時に、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３４の下方にｎ型ソース側拡散領域１１４が形成される（図４）。このとき、素子分離絶縁膜１３４の膜厚が素子分離絶縁膜１３２よりも薄いため、素子分離絶縁膜１３４越しにイオン注入される不純物イオンがより深く注入される。そのため、ｎ型ソース側拡散領域１１４において、ｎ型ドレイン側拡散領域１１２よりも、不純物の濃度が最も高いピーク濃度部分を深い位置に形成することができる。
【００２２】
本実施の形態において、ｎ型ソース側拡散領域１１４とｎ型ドレイン側拡散領域１１２とは、同一のレジスト膜１６０を用いて同一のイオン注入工程で形成することができる。これにより、レジスト数を削減して工程を簡略化することができる。
【００２３】
次いで、半導体基板１０２上に、ゲート絶縁膜１３６を形成する。ここで、ゲート絶縁膜１３６は、膜厚がたとえば５０ｎｍ〜２００ｎｍ程度の厚い膜とすることができる。ついで、ゲート絶縁膜１３６上にゲート電極１３８を構成する導電層を形成し、ゲート電極１３８および導電層をゲート形状にパターニングする。その後、ゲート電極１３８の側壁にサイドウォールを形成する。
【００２４】
この後、ドレイン電極１１８およびソース電極１２０に対応する領域にｎ型不純物のイオン注入を行うとともに、バックゲート電極１２２に対応する領域にｐ型不純物のイオン注入を行う。さらに、これらの表面をシリサイド化して、ドレイン電極１１８、ソース電極１２０、およびバックゲート電極１２２を形成する。本実施の形態において、ソース電極１２０とバックゲート電極１２２とは、拡散層上でショートさせた構成とすることができる。
【００２５】
本実施の形態の半導体装置１００によれば、ゲート−ソース間の抵抗を下げることができ、オン抵抗を低減できる。また、チャネル領域１１０ａとソース電極１２０との距離を縮めることができ、オン抵抗を低減することができるとともに素子面積を小さくすることもできる。さらに、ドレイン−ゲート間の距離を長く保つことができるので、高耐圧ＭＯＳトランジスタ１４２のオフ耐圧を高く保つことができる。
【００２６】
また、半導体装置１００において、ｎ型ドレイン側拡散領域１１２、ｐ型低濃度領域１１０、およびｎ型ソース側拡散領域１１４が寄生バイポーラトランジスタのエミッタ、ベースおよびコレクタ領域に相当し、高い電圧のとき、寄生バイポーラトランジスタが、ｎ型ドレイン側拡散領域１１２における衝撃イオン化によって作り出される正孔によってターンオンするという問題がある。しかし、本実施の形態における半導体装置１００によれば、寄生バイポーラトランジスタのベース抵抗を低減することができ、オン耐圧改善の効果を得ることができる。
【００２７】
（第２の実施の形態）
図５は、本実施の形態における半導体装置の構成を示す断面図である。図６は、図５の半導体装置の構成を示す平面図である。図５は、図６のＣ−Ｃ’断面図に該当する。
本実施の形態において、半導体装置１００の基板は、半導体ウェハである半導体基板１０２上に半導体層１０４が形成された構成とすることができる。半導体基板１０２は、たとえばｐ型のシリコン基板（シリコンウェハ）とすることができる。半導体層１０４は、たとえばｐ型のシリコンエピタキシャル層とすることができる。また、半導体装置１００の半導体基板１０２および半導体層１０４中には、ｎ型埋込領域１０６およびｎ型埋込領域１０６上に形成されるとともにｎ型埋込領域１０６から半導体層１０４表面にわたって継続的に形成されたｎ型シンカー領域１０８が形成されている。本実施の形態において、ｐ型低濃度領域１１０は、半導体層１０４中のｎ型埋込領域１０６およびｎ型シンカー領域１０８に囲まれた領域に形成されている。ｎ型埋込領域１０６やｎ型シンカー領域１０８の濃度は、１ｅ１９〜１ｅ２０ｃｍ−３程度とすることができる。ｎ型埋込領域１０６およびｎ型シンカー領域１０８を設けることにより、バックゲート電極１２２に所定の電位を設定することができる。そのため、このような構成により、本実施の形態における半導体装置１００のようなＮＭＯＳを、電流能力の比較的低いＰＭＯＳの代わりとして回路内の電源側（ハイサイド）に用いることができる。
【００２８】
ｎ型ドレイン側拡散領域１１２とｎ型シンカー領域１０８とは、素子分離絶縁膜１３０により分離されている。ｎ型シンカー領域１０８表面には、ドレイン電極１１６が形成されている。ドレイン電極１１６は、ドレイン電極１１８と電気的に接続される。さらに、ドレイン電極１１６の外側には素子分離絶縁膜１２８が形成されている。
【００２９】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図７および図８は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、半導体基板１０２表面にｎ型埋込領域１０６を形成した後、エピタキシャル成長により、半導体基板１０２上に半導体層１０４を形成する。これにより、ｎ型埋込領域１０６が半導体層１０４内にも広がる（図７（ａ））。次いで、半導体層１０４上に所定の開口パターンを有するレジスト膜１５０を形成し、レジスト膜１５０をマスクとしてｐ型不純物イオン１５２をイオン注入する。ここで、ｐ型不純物イオン１５２は、ボロン（Ｂ）とすることができる。これにより、半導体層１０４表面にｐ型低濃度領域１１０が形成される（図７（ｂ））。
【００３０】
つづいて、半導体層１０４表面に素子分離絶縁膜１２８、素子分離絶縁膜１３０、素子分離絶縁膜１３２、素子分離絶縁膜１３４、および酸化膜１５４を形成する。これらの素子分離絶縁膜は、ＬＯＣＯＳ（local oxidation of silicon）により形成することができる。また、本実施の形態においても、素子分離絶縁膜１３４は、素子分離絶縁膜１３２や素子分離絶縁膜１３０と比較して、膜厚を薄く、また幅を狭く形成することができる。
【００３１】
その後、半導体層１０４上に所定の開口パターンを有するレジスト膜１５６を形成し、レジスト膜１５６をマスクとしてｎ型不純物イオン１５８をイオン注入する。ここで、ｎ型不純物イオン１５８は、リン（Ｐ）とすることができる。これにより、ｎ型シンカー領域１０８が形成される（図７（ｃ））。
【００３２】
次いで、高温埋込処理（たとえば１２００℃程度で数時間）を行い、ｎ型埋込領域１０６、ｎ型シンカー領域１０８、ｐ型低濃度領域１１０を拡散させる。これにより、ｐ型低濃度領域１１０の周囲にｎ型埋込領域１０６とｎ型シンカー領域１０８とが連続的に形成された構成となる（図８（ａ））。
【００３３】
つづいて、半導体層１０４上に所定の開口パターンを有するレジスト膜１６０を形成し、レジスト膜１６０をマスクとしてｎ型不純物イオン１６２をイオン注入する。ここで、ｎ型不純物イオン１６２は、リン（Ｐ）とすることができる。これにより、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３２の下方および素子分離絶縁膜１３０の素子分離絶縁膜１３２側の端部下方にｎ型ドレイン側拡散領域１１２が形成される。また、ｐ型低濃度領域１１０中の、素子分離絶縁膜１３４の下方にｎ型ソース側拡散領域１１４が形成される（図８（ａ））。
【００３４】
次いで、半導体層１０４上に、ゲート絶縁膜１３６を形成する。ここで、ゲート絶縁膜１３６は、膜厚がたとえば５０ｎｍ〜２００ｎｍ程度とすることができる。ついで、ゲート絶縁膜１３６上にゲート電極１３８を構成する導電層を形成し、ゲート電極１３８および導電層をゲート形状にパターニングする。その後、ゲート電極１３８の側壁にサイドウォールを形成する。
【００３５】
この後、ドレイン電極１１８、ソース電極１２０、およびバックゲート電極１２２を形成することにより、図５に示したのと同様の構成の半導体装置１００が得られる。
【００３６】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。
【００３７】
（シミュレーション結果）
図９は、第１の実施の形態で説明したのと同様の構成の半導体装置１００を想定し、素子分離絶縁膜１３４をＬＯＣＯＳで形成した場合の素子分離絶縁膜１３４の幅と膜厚との関係のシミュレーション結果を示す図である。
【００３８】
図１０は、第１の実施の形態で説明したのと同様の構成の半導体装置１００を想定し、素子分離絶縁膜１３４をＬＯＣＯＳで形成した場合の素子分離絶縁膜１３４の幅と、その下方に形成されるｎ型ソース側拡散領域１１４におけるピーク濃度部分の深さとの関係のシミュレーション結果を示す図である。
【００３９】
図１１は、第１の実施の形態で説明したのと同様の構成の半導体装置１００を想定し、素子分離絶縁膜１３４をＬＯＣＯＳで形成した場合の素子分離絶縁膜１３４の幅と、高耐圧ＭＯＳトランジスタ１４２のオン抵抗との関係のシミュレーション結果を示す図である。ここで、ドレインソース間電圧（Ｖｄｓ）＝０．１Ｖ、ゲートソース間電圧（Ｖｇｓ）＝１２Ｖとした。
【００４０】
図９に示すように、素子分離絶縁膜１３４をＬＯＣＯＳで形成した場合、幅を狭くすることにより、その膜厚も小さくなる。また、図１０に示すように、素子分離絶縁膜１３４をＬＯＣＯＳで形成した場合、幅を狭くすることにより、その下方に形成されるｎ型ソース側拡散領域１１４におけるピーク濃度部分の深さも深くなる。これは、素子分離絶縁膜１３４の幅が狭くなることにより、素子分離絶縁膜１３４の膜厚も小さくなり、素子分離絶縁膜１３４越しにイオン注入される不純物イオンがより深く注入されるためである。
【００４１】
さらに、図１１に示すように、素子分離絶縁膜１３４をＬＯＣＯＳで形成した場合、幅を狭くすることにより、高耐圧ＭＯＳトランジスタ１４２のオン抵抗も低くなる。これは、ｎ型ソース側拡散領域１１４のピーク濃度部分の深さが深くなる効果、および素子分離絶縁膜１３４の幅が短くなり、チャネル領域１１０ａとソース電極１２０との距離が短くなることの両方の効果による。
【００４２】
素子分離絶縁膜１３４の幅と膜厚とは、幅が１μｍ〜２μｍの範囲内においては、図９に示されるように線形の関係にあるが、幅が１μｍより小さくなり、幅＝０．５μｍ程度となると、幅の低下に比較して、膜厚が大きく低下する。素子分離絶縁膜１３４の幅が小さくなり、膜厚が小さくなると、その下方に形成されるｎ型ソース側拡散領域１１４におけるピーク濃度部分の深さも深くなる。また、素子分離絶縁膜１３４の幅＝０．５μｍ程度となると、幅の低下に比較して、膜厚が大きく低下する影響で、オン抵抗も直線関係から推定されるラインよりも大きく低下する。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４４】
以上の実施の形態における高耐圧ＭＯＳトランジスタ１４２は、たとえば、ドレイン高耐圧、ゲート低耐圧の通常のＬＤＭＯＳやゲート・ドレイン双方向高耐圧ＭＯＳと混載して形成することができる。この場合、たとえば、ｐ型低濃度領域１１０を形成する工程やｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４を形成する工程は、それぞれ、他のデバイスのｐ型低濃度領域を形成する工程やソース・ドレイン領域を形成する工程と同時に行うことができ、工程数を追加することなく、半導体装置１００を形成することができる。
【００４５】
さらに、半導体装置１００は、図１２に示すような構成とすることもできる。
図１２において、半導体装置１００は、ｎ型ドレイン側拡散領域１１２のソース電極１２０下方に形成されたｎ型ウェル領域１７０、およびバックゲート電極１２２の下方に形成されたｐ型ウェル領域１７２を含む。ｎ型ウェル領域１７０およびｐ型ウェル領域１７２は、ｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４を形成する工程の前に形成することができる。
【００４６】
以上の実施の形態において、第１導電型をｐ型、第２導電型をｎ型として説明したが、反対とした構成とすることもできる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図６】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態で説明したのと同様の構成の半導体装置を想定したシミュレーション結果を示す図である。
【図１０】本発明の実施の形態で説明したのと同様の構成の半導体装置を想定したシミュレーション結果を示す図である。
【図１１】本発明の実施の形態で説明したのと同様の構成の半導体装置を想定したシミュレーション結果を示す図である。
【図１２】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【符号の説明】
【００４８】
１００ 半導体装置
１０２ 半導体基板
１０４ 半導体層
１０６ ｎ型埋込領域
１０８ ｎ型シンカー領域
１１０ ｐ型低濃度領域
１１０ａ チャネル領域
１１２ ｎ型ドレイン側拡散領域
１１４ ｎ型ソース側拡散領域
１１６ ドレイン電極
１１８ ドレイン電極
１２０ ソース電極
１２２ バックゲート電極
１２８ 素子分離絶縁膜
１３０ 素子分離絶縁膜
１３２ 素子分離絶縁膜
１３４ 素子分離絶縁膜
１３６ ゲート絶縁膜
１３８ ゲート電極
１４２ 高耐圧ＭＯＳトランジスタ
１５０ レジスト膜
１５２ ｐ型不純物イオン
１５４ 酸化膜
１５６ レジスト膜
１５８ ｎ型不純物イオン
１６０ レジスト膜
１６２ ｎ型不純物イオン
１７０ ｎ型ウェル領域
１７２ ｐ型ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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