(57)【要約】【課題】閾値電圧の制御が可能で、スイッチング特性が良好な薄膜トランジスタを提供する。【解決手段】第１のゲート電極層と、半導体層と、第１のゲート電極層と半導体層との間に設けられた第１のゲート絶縁層と、半導体層とオーミック接触する層を介して半導体層上に設けられたソース電極及びドレイン電極層と、第１のゲート電極層の一部と重畳して第１のゲート絶縁層と半導体層により覆われた導電層と、少なくとも半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、半導体層のバックチャネル部と重畳する、第２のゲート絶縁層上に第２のゲート電極層と、を有する薄膜トランジスタを提供する。または、導電層は、第１のゲート電極層の一部と重畳して半導体層の下に存在し、且つ前記半導体層よりも移動度の高い半導体により形成されていてもよい。第２のゲート電極層は、所謂バックゲートとして機能する。【選択図】図１
2010062536.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極層と、
前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、
前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた第１の半導体層と、
前記第１の半導体層上に設けられた第２の半導体層と、
前記第２の半導体層とオーミック接触する層を介して前記第２の半導体層上に設けられたソース電極及びドレイン電極層と、
少なくとも前記第２の半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に、前記第２の半導体層のバックチャネル部と重畳する第２のゲート電極層と、を有し、
前記第１の半導体層は前記第２の半導体層よりも導電性が高いことを特徴とする薄膜トランジスタ。
【請求項２】
第１のゲート電極層と、
前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、
前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた導電層と、
前記導電層上に設けられた半導体層と、
前記半導体層とオーミック接触する層を介して前記半導体層上に設けられたソース電極及びドレイン電極層と、
少なくとも前記半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に、前記半導体層のバックチャネル部と重畳する、前記第２のゲート絶縁層上に第２のゲート電極層と、を有し、
前記導電層は、第１の領域と第２の領域に分離され、
前記導電層の第１の領域は、前記ソース電極及びドレイン電極層の一方と重畳し、且つ前記ソース電極及びドレイン電極層の他方と重畳せずして設けられ、
前記導電層の第２の領域は、前記前記ソース電極及びドレイン電極層の他方と重畳し、且つ前記ソース電極及びドレイン電極層の一方と重畳せずして設けられていることを特徴とする薄膜トランジスタ。
【請求項３】
第１のゲート電極層と、
前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、
前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた導電層と、
前記導電層上に設けられた半導体層と、
前記半導体層とオーミック接触する層を介して前記半導体層上に設けられたソース電極及びドレイン電極層と、
少なくとも前記半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に、前記半導体層のバックチャネル部と重畳する、前記第２のゲート絶縁層上に第２のゲート電極層と、を有し、
前記導電層は、前記ソース電極及びドレイン電極層の一方と重畳し、他方と重畳せずして設けられていることを特徴とする薄膜トランジスタ。
【請求項４】
第１のゲート電極層と、
前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、
前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた導電層と、
前記導電層上に設けられた半導体層と、
前記半導体層とオーミック接触する層を介して前記半導体層上に設けられたソース電極及びドレイン電極層と、
少なくとも前記半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に、前記半導体層のバックチャネル部と重畳する第２のゲート電極層と、を有し、
前記導電層と前記ソース電極及びドレイン電極層は重畳しない領域に設けられていることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１乃至請求項４のいずれか一に記載の薄膜トランジスタを有することを特徴とする表示装置。
【請求項６】
請求項５において、
前記第２のゲート電極層は画素電極層と同一の層であることを特徴とする表示装置。
【請求項７】
請求項６において、
前記画素電極層は透光性を有する材料により設けられていることを特徴とする表示装置。
【請求項８】
請求項５又は請求項６に記載の表示装置の駆動方法であって、
前記薄膜トランジスタがオンしているときの前記第２のゲート電極層の電位は前記第１のゲート電極層と等しい電位に設定され、
前記薄膜トランジスタがオフしているときの前記第２のゲート電極層は一定の電位に保持されることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示装置とその駆動方法に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上の半導体層がチャネル形成領域となる薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が広く知られている。薄膜トランジスタは、例えば液晶テレビジョン装置に用いられ、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【０００３】
非晶質シリコン層がチャネル形成領域となる薄膜トランジスタは、電界効果移動度が低く（０．４〜０．８ｃｍ２／Ｖ・ｓｅｃ程度）、オン電流が低い。一方、微結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、非晶質シリコン層による薄膜トランジスタと比較して、電界効果移動度は高いもののオン電流とともにオフ電流が高くなってしまい、十分なスイッチング特性が得られていない。
【０００４】
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。そのため、多結晶シリコン層を用いた薄膜トランジスタは、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路を構成するトランジスタとしても用いることができる。しかし、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタの作製工程は、半導体層の結晶化工程が必要なため、上記した非晶質シリコン層を用いた薄膜トランジスタ及び微結晶シリコン層を用いた薄膜トランジスタの作製工程に比べて製造コストが高いことが問題である。また、半導体層の結晶化のためにレーザアニール技術を用いると、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができない。
【０００５】
また、表示パネルの製造に用いられるガラス基板は、第１世代（例えば、３２０ｍｍ×４００ｍｍ）のものからはじまって年々大型化が進み、現在は第８世代（例えば、２２００ｍｍ×２４００ｍｍ）のものまで用いられており、今後は第９世代（例えば、２４００ｍｍ×２８００ｍｍ）、第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）へと更なる大面積化が進むものと予測されている。しかし、このような大面積のガラス基板上に、高速動作が可能な薄膜トランジスタ（例えば、上記の多結晶シリコン層を用いた薄膜トランジスタ）を高い生産性で作製することができる技術は依然として確立されていない。大面積基板上に高速動作が可能な薄膜トランジスタを作製する技術として、微結晶シリコン層がチャネル形成領域となる薄膜トランジスタの技術開発が進められているが、その特性はまだ十分なものとはいえない。
【０００６】
ところで、薄膜トランジスタは、ゲート電圧（ソースの電位を基準としたときのゲートの電位との電位差）が閾値電圧以上となったときにオンする。閾値電圧は薄膜トランジスタの構造、薄膜トランジスタを構成する各層の成膜条件などにより決定される。このような薄膜トランジスタの閾値電圧を制御するために、ゲート電極と対向する位置に更なるゲート電極（バックゲート電極という。）を設ける技術が知られている（例えば、非特許文献１を参照）。非特許文献１では、薄膜トランジスタを覆って絶縁膜が設けられ、該絶縁膜上のバックチャネルと重畳する領域にバックゲート電極が設けられており、バックゲート電極は画素電極と同一の層により設けられている。画素電極はＩＴＯ（インジウム錫酸化物）を用いて形成されているため、バックゲート電極もＩＴＯにより形成されることになる。バックゲート電極を利用することにより、ドレイン電流（ソースとドレインの間に流れる電流）が増大しており、これに伴ってオン電流が増大している。
【０００７】
一方で、オン電流を向上させるために、ゲート絶縁層と半導体層の間に緩衝層を設ける技術が開示されている（特許文献１を参照）。特許文献１によれば、緩衝層は、半導体表面に誘起される有効電荷量の変化を小さくするものであり、例えば、バンドギャップ幅が半導体層のバンドギャップ幅より広いもの、半導体層よりキャリア密度が高いものにより形成する。緩衝層を設けることで、閾値電圧の経時変化を抑制することも可能であり、閾値電圧のばらつきを抑えることも可能であるとされている。
【０００８】
また、薄膜トランジスタには高速動作が可能であることも要求される。薄膜トランジスタの動作を高速にするための一手段として、最小チャネル長を短くする技術が開示されている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第２８３９５２９号公報
【特許文献２】実公平７−４７８７６号公報
【非特許文献】
【００１０】
【非特許文献１】Ｙｏｎｇ−Ｓｏｏ  Ｃｈｏ  他、「Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ａ−Ｓｉ：Ｈ  Ｄｕａｌ−Ｇａｔｅ  ＴＦＴｓ  Ｕｓｉｎｇ  ＩＴＯ  Ｅｌｅｃｔｒｏｄｅ  ｆｏｒ  ＬＣＤ  Ｄｒｉｖｅｒ」、ＡＭ−ＦＰＤ’０８  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ、ｐｐ．２２９−２３２
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の一態様は、大型基板にも適用可能でオン電流が高く、オフ電流が低い、表示装置に適用可能な薄膜トランジスタを提供することを課題とする。更には、表示装置に適用可能であり、閾値電圧の制御が可能で、高速動作が可能な薄膜トランジスタを提供することを課題の一とする。
【００１２】
更には、簡略な作製工程で表示装置に適用可能であり、上記特性の薄膜トランジスタを作製することを課題の一とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１のゲート電極層と、前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第２の半導体層と、前記第２の半導体層とオーミック接触する層を介して前記第２の半導体層上に設けられたソース電極及びドレイン電極層と、少なくとも前記第２の半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に、前記第２の半導体層のバックチャネル部と重畳する第２のゲート電極層と、を有し、前記第１の半導体層は前記第２の半導体層よりも導電性が高いことを特徴とする薄膜トランジスタである。
【００１４】
本発明の一態様は、第１のゲート電極層と、前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた導電層と、前記導電層上に設けられた半導体層と、前記半導体層とオーミック接触する層を介して前記半導体層上に設けられたソース電極及びドレイン電極層と、少なくとも前記半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に、前記半導体層のバックチャネル部と重畳する第２のゲート電極層と、を有し、前記導電層と前記ソース電極及びドレイン電極層は重畳しない領域に設けられていることを特徴とする薄膜トランジスタである。
【００１５】
本発明の一態様は、第１のゲート電極層と、前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた導電層と、前記導電層上に設けられた半導体層と、前記半導体層とオーミック接触する層を介して前記半導体層上に設けられたソース電極及びドレイン電極層と、少なくとも前記半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に、前記半導体層のバックチャネル部と重畳する、前記第２のゲート絶縁層上に第２のゲート電極層と、を有し、前記導電層は、第１の領域と第２の領域に分離され、前記導電層の第１の領域は、前記ソース電極及びドレイン電極層の一方と重畳し、且つ前記ソース電極及びドレイン電極層の他方と重畳せずして設けられ、前記導電層の第２の領域は、前記前記ソース電極及びドレイン電極層の他方と重畳し、且つ前記ソース電極及びドレイン電極層の一方と重畳せずして設けられていることを特徴とする薄膜トランジスタである。
【００１６】
本発明の一態様は、第１のゲート電極層と、前記第１のゲート電極層を覆って設けられた第１のゲート絶縁層と、前記第１のゲート電極層の一部と重畳し、前記第１のゲート絶縁層上に設けられた導電層と、前記導電層上に設けられた半導体層と、前記半導体層とオーミック接触する層を介して前記半導体層上に設けられたソース電極及びドレイン電極層と、少なくとも前記半導体層のバックチャネル部を覆って設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に、前記半導体層のバックチャネル部と重畳する、前記第２のゲート絶縁層上に第２のゲート電極層と、を有し、前記導電層は、前記ソース電極及びドレイン電極層の一方と重畳し、他方と重畳せずして設けられていることを特徴とする薄膜トランジスタである。
【００１７】
上記の薄膜トランジスタは、導電層を有することでオン電流が高くなり、バッファ層として機能する半導体層を有することでオフ電流が低くなるが、第２のゲート電極を有することでオン電流を更に向上させ、オフ電流を更に低下させることができる。
【００１８】
また、上記構成の薄膜トランジスタは表示装置に適用することができる。本発明の一態様である表示装置は、上記構成の薄膜トランジスタを有し、前記第２のゲート電極層は画素電極層と同一の層であることが好ましい。第２のゲート電極層を画素電極層により形成することで、画素電極層と同一の工程にて作製することが可能なためである。
【００１９】
上記構成の表示装置において、前記画素電極層は透光性を有する材料により設けられていることが好ましい。透光性を有する材料により画素電極層を設けることで、透過型液晶表示装置を作製することができる。
【００２０】
上記構成の表示装置において、薄膜トランジスタがオンしているときの第２のゲート電極の電位を第１のゲート電極と等しい電位とし、薄膜トランジスタがオフしているときの第２のゲート電極の電位を一定の電位に保持するとよい。このように駆動することで、オン電流を向上させ、オフ電流を低下させることができ、スイッチング特性の高い薄膜トランジスタを得ることができる。
【００２１】
上記構成の導電層を有する薄膜トランジスタでは、ソース領域とドレイン領域との間を流れるキャリアが、少なくとも一部がゲート電極層と重畳して設けられた導電層中と、該導電層上に接する非晶質半導体層中を流れる。
【００２２】
上記構成の導電層を有する薄膜トランジスタにおいて、導電層は、薄膜トランジスタのチャネル長方向の全域に渡って設けられているのではなく、チャネル長方向の一部に設けられ、不純物半導体層と導電層の間、及び一対の導電層の間には非晶質半導体層を有する。すなわち、ソース領域とドレイン領域の間のチャネル長方向の一定距離においては、チャネル間を流れるキャリアが非晶質半導体層を流れるように構成されている。該導電層は、例えば微結晶半導体により形成することができる。導電層を微結晶半導体により形成することで、非晶質半導体とのオーミック接触が可能である。すなわち、オン電流を高くすることができる。
【００２３】
なお、上記構成の導電層を有する薄膜トランジスタにおいて、導電層の電気伝導度は１×１０−５Ｓ・ｃｍ−１以上５×１０−２Ｓ・ｃｍ−１以下とするとよく、非晶質半導体層の電気伝導度は該導電層よりも低い。
【００２４】
また、第２のゲート電極が設けられる位置は重要である。第２のゲート電極は、半導体層のバックチャネル部と重畳する領域に第２のゲート絶縁層を介して設けられるが、この位置には凹部を有する。そのため、第２のゲート電極の形成に際して位置合わせが困難にならず、自己整合的に適切な領域に配設されることになる。
【００２５】
そして、第２のゲート電極は、ソース電極及びドレイン電極とは重畳させないように配設することが好ましい。第２のゲート電極と、ソース電極及びドレイン電極層との間に生じる寄生容量を低減させるためである。
【００２６】
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００２７】
なお、不純物半導体とは、一導電型の不純物元素が添加された半導体であって、電気伝導に寄与するキャリアの大多数が、この一導電型の不純物元素から供給される半導体をいう。一導電型の不純物元素は、キャリアとして電子を供給するドナー又は正孔を供給するアクセプタとなり得る元素である。ドナーとして代表的には周期表第１５族元素が挙げられ、アクセプタとして代表的には周期表第１３族元素が挙げられる。
【００２８】
なお、微結晶半導体とは、結晶性半導体であって、例示的には結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下であり、電気伝導度が概略１０−７Ｓ・ｃｍ−１から１０−４Ｓ・ｃｍ−１である半導体であって、価電子制御により１０１Ｓ・ｃｍ−１程度にまで高められる半導体をいう。もっとも、微結晶半導体の概念は前記した結晶粒径、電気伝導度の値のみに固定されるものではなく、同等の物性値を有するものであれば必ずしも上記した粒径等に限定されるものではない。
【００２９】
なお、非晶質半導体とは、結晶構造を有さない（原子の配列に長距離秩序を有さない）半導体をいい、代表的には非晶質シリコンを用いる。非晶質シリコンには水素等が含まれていてもよい。
【００３０】
なお、オン電流とは、薄膜トランジスタがオン状態（即ち、チャネル形成領域に電流を流すために、ゲート電極に適切なゲート電圧を印加した状態）における、ソース領域とドレイン領域との間、即ちチャネル形成領域を流れる電流をいう。なお、ここでオン状態とは、ゲート電圧（ゲート電極の電位とソース領域の電位との電位差）がトランジスタのしきい値電圧を超えた状態をいう。
【００３１】
また、オフ電流とは、薄膜トランジスタがオフ状態（即ち、薄膜トランジスタのゲート電圧がしきい値電圧より低い状態）における、ソース領域とドレイン領域との間、即ちチャネル形成領域を流れる電流をいう。
【発明の効果】
【００３２】
閾値電圧の制御が可能で寄生容量が抑制された、オン電流が高くオフ電流が低い、高速動作が可能な薄膜トランジスタを作製することができる。
【００３３】
上記したように、オン電流が高くオフ電流が低いため、スイッチング特性が良好なものとなる。このような薄膜トランジスタを表示装置に適用することで、表示装置のコントラスト比を高くすることができる。
【００３４】
また、上記特性を有する薄膜トランジスタを表示装置に適用する場合であっても工程数を増加させることなく作製することができる。
【図面の簡単な説明】
【００３５】
【図１】薄膜トランジスタの一例を説明する図である。
【図２】薄膜トランジスタの作製工程の一例を説明する図である。
【図３】薄膜トランジスタの作製工程の一例を説明する図である。
【図４】薄膜トランジスタの作製工程の一例を説明する図である。
【図５】薄膜トランジスタの作製工程の一例を説明する図である。
【図６】薄膜トランジスタの作製工程の一例を説明する図である。
【図７】多階調マスクを説明する図である。
【図８】表示装置の作製方法の一例を説明する図である。
【図９】表示装置の作製方法の一例を説明する図である。
【図１０】表示装置に適用する薄膜トランジスタの一例を説明する図である。
【図１１】薄膜トランジスタの一例を説明する図である。
【図１２】薄膜トランジスタの一例であって、計算に用いた構造を説明する図である。
【図１３】図１２に示す構造の計算結果を説明する図である。
【図１４】図１２に示す構造の計算結果を説明する図である。
【図１５】図１２に示す構造の計算結果を説明する図である。
【図１６】図１２に示す構造の計算結果を説明する図である。
【図１７】図１２に示す構造の計算結果を説明する図である。
【図１８】図１２に示す構造の計算結果を説明する図である。
【図１９】薄膜トランジスタの作製工程の一例を説明する図である。
【図２０】薄膜トランジスタの作製工程の一例を説明する図である。
【図２１】薄膜トランジスタの作製工程の一例を説明する図である。
【図２２】薄膜トランジスタの作製工程の一例を説明する図である。
【図２３】薄膜トランジスタの作製工程の一例を説明する図である。
【図２４】表示装置の作製方法の一例を説明する図である。
【図２５】表示装置の作製方法の一例を説明する図である。
【図２６】表示装置に適用する薄膜トランジスタの一例を説明する図である。
【図２７】薄膜トランジスタの一例を説明する図である。
【図２８】薄膜トランジスタの一例であって、計算に用いた構造を説明する図である。
【図２９】薄膜トランジスタの一例であって、計算に用いた構造を説明する図である。
【図３０】表示装置の構成を説明するブロック図である。
【図３１】電子機器を説明する図である。
【図３２】電子機器を説明する図である。
【図３３】電子機器を説明する図である。
【発明を実施するための形態】
【００３６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。
【００３７】
（実施の形態１）
本実施の形態では、本発明の一態様である薄膜トランジスタ、及びその作製方法について説明する。
【００３８】
図１は、本発明の一態様である薄膜トランジスタの一例を示す。図１に示す薄膜トランジスタは、基板１００上に第１のゲート電極層１０２を有し、第１のゲート電極層１０２上には半導体層１０６を有し、半導体層１０６上には半導体層１０８を有し、第１のゲート電極層１０２と半導体層１０６の間には第１のゲート絶縁層１０４を有し、半導体層１０８上には半導体層１０８とオーミック接触する層（不純物半導体層１１０）を介して設けられたソース電極及びドレイン電極層１１２を有し、少なくとも半導体層１０８のバックチャネル部を覆って設けられた第２のゲート絶縁層１１４を有し、第２のゲート絶縁層１１４上には半導体層１０８のバックチャネル部と重畳する第２のゲート電極層１１６を有する。半導体層１０６は半導体層１０８よりも導電性が高い半導体により形成する。
【００３９】
基板１００としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面を絶縁膜により覆ったものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いればよい。
【００４０】
第１のゲート電極層１０２は、導電性材料により形成する。第１のゲート電極層１０２は、例えばチタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニオブ若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料等の導電性材料を用いて形成することができる。ただし、後の工程（第１のゲート絶縁層１０４の形成等）に耐えうる程度の耐熱性は必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。この限りにおいて、第１のゲート電極層１０２を形成する材料は特定のものに限定されない。
【００４１】
なお、第１のゲート電極層１０２は、上記の金属材料等を単層で形成してもよいが、積層して形成してもよい。特に、第１のゲート電極層１０２をアルミニウムにより形成する場合には、アルミニウム層上にチタン層又はモリブデン層等を形成することで、第１のゲート絶縁層１０４等にアルミニウムが侵入することを防止することができる。
【００４２】
第１のゲート絶縁層１０４は、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で、又は積層して形成する。第１のゲート絶縁層１０４を窒化シリコンにより形成すると、基板１００に含まれるナトリウム等の不純物元素が、チャネル形成領域となる半導体層等へ侵入することを防止できる。更には、第１のゲート電極層１０２の酸化を防止することが可能である。
【００４３】
また、第１のゲート絶縁層１０４は、厚さ５０ｎｍ以上５５０ｎｍ以下、更には厚さ５０ｎｍ以上３００ｎｍ以下で形成することが好ましい。特に、第１のゲート電極層１０２をスパッタリング法により形成した場合には、その表面に凹凸を生じることが多い。このような厚さとすることで、凹凸による被覆率の低減を緩和することが可能である。
【００４４】
半導体層１０６は、半導体層１０８よりも導電性の高い材料により形成され、例えば半導体層１０８が非晶質半導体により形成される場合には、半導体層１０６は微結晶半導体により形成することができる。半導体層１０６を微結晶半導体により形成する場合には、一導電性を付与する不純物元素（例えば、リン）を添加すると導電性が更に向上する。
【００４５】
半導体層１０８は、バッファ層として設けられるものであり、非晶質半導体により形成すればよい。この非晶質半導体には、水素、窒素、又はフッ素若しくは塩素等のハロゲンが添加されていてもよい。半導体層１０８の厚さは３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下とするとよい。非晶質半導体として、代表的には非晶質シリコン（アモルファスシリコン）が挙げられる。半導体層１０８を有することで、オフ電流を低下させることができる。
【００４６】
半導体層１０８としては、非晶質半導体層を形成する（好ましくは、水素、窒素又はハロゲンを含ませる）ことで、微結晶半導体層が有する結晶粒表面の自然酸化を防止することが可能である。特に、微結晶半導体層において、非晶質半導体と結晶粒が接する領域では、応力が集中して亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化シリコン層が形成される。そこで、微結晶半導体層の表面に非晶質半導体層を形成することで、結晶粒が酸化されることを防止できる。このため、キャリアが捕獲される欠陥を低減し、キャリアの進行を妨げる領域を小さくすることができる。そのため、薄膜トランジスタの高速動作が可能となり、オン電流を高めることができる。
【００４７】
また、半導体層１０６には微結晶半導体層に換えて、非晶質構造の中に結晶領域を有して窒素又はＮＨ基を含む半導体層を設けてもよい。このような半導体層において、結晶領域は、逆錐形の結晶粒により形成されていてもよいし、粒径が１ｎｍ以上１０ｎｍ以下（好ましくは１ｎｍ以上５ｎｍ以下）の微小結晶粒を含んで形成されていてもよいし、これらの双方を含んで形成されていてもよい。また、これらの結晶粒は、それぞれ離散して存在している。ここで、逆錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が基板側に存在するものをいう。また、結晶粒内には単結晶または双晶を含む。ここで、逆錐形の結晶粒では、側面は面方位が揃っており、側面の断面形状は一直線であるとよい。そのため、この場合には、結晶粒は複数の結晶を含んでいる形態よりも単結晶または双晶を含む形態に近いと考えられる。双晶を含む場合には、複数の結晶を含む場合と比較して、ダングリングボンドが少ないため欠陥数が少なく、オフ電流が小さくなる。また、複数の結晶を含む場合と比較して、粒界が少なく、オン電流が大きくなる。なお、結晶粒には、複数の結晶を含んでいてもよい。なお、ここで双晶とは、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることをいう。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている状態である。従って、この様な結晶構造を有する領域は実質的に結晶粒界が存在しないと見なすことができる。
【００４８】
非晶質構造の中に結晶領域を有して窒素又はＮＨ基を含む半導体層は、窒素の濃度に比べて酸素濃度が低く、欠陥が少ない。また、隣接する結晶領域の界面（即ち、粒界）、または、結晶領域及び非晶質構造との界面において、ＮＨ基の窒素原子がシリコン原子のダングリングボンドを架橋することで欠陥準位が低減されるため、リーク電流を低く抑えることができる。また、非晶質構造において、結晶領域は離散して存在しており、結晶粒界が少ないため、オン電流を高くすることができる。
【００４９】
このような半導体層は、半導体層の被形成面であるゲート絶縁層の表面に多量の窒素またはアンモニアを存在させて形成すればよい。一例として、ゲート絶縁層の形成後に、ゲート絶縁層の表面に窒素を含むガスを吹きかけ、第１のゲート絶縁層１０４の表面に窒素を吸着させればよい。または、窒素を含むガスによって生成されるプラズマにゲート絶縁層を曝せばよい。ここで、窒素を含むガスとしては、例えば窒素と水素の混合ガス、またはアンモニア等が挙げられる。
【００５０】
または、半導体層を形成する処理室の内壁を、窒素を高濃度に含む膜によって覆えばよい。高濃度に窒素を含む材料としては、例えば窒化シリコンが挙げられる。更には、窒化シリコンの原料としてＮＨ結合を有するガス（代表的にはアンモニア）を用い、このガスを反応室内に吸着させればよい。なお、処理室の内壁を覆う高濃度に窒素を含む膜は、ゲート絶縁層と同時に形成すると、工程の簡略化ができるため好ましい。
【００５１】
または、半導体層の形成に用いるガスに含まれる酸素の濃度を低く抑えて、窒素の濃度を高くすればよい。更には、半導体層の形成に用いるガスにＮＨ結合を有するガス（代表的にはアンモニア）を含ませるとよい。
【００５２】
更には、半導体層１０８を、非晶質構造の中に結晶領域を有して窒素又はＮＨ基を含む半導体層により形成してもよい。
【００５３】
不純物半導体層１１０は、半導体層１０８とソース電極及びドレイン電極層１１２の間に設けられるものである。非晶質半導体により半導体層１０８を形成し、金属によりソース電極及びドレイン電極層１１２を形成した場合には、不純物半導体層１１０はこれらをオーミック接触させるために設けられるものであり、ソース領域及びドレイン領域として機能する。従って、不純物半導体層１１０を設けなくても半導体層１０８とソース電極及びドレイン電極層１１２がオーミック接触する場合には特に設ける必要はない。
【００５４】
ここで、形成する薄膜トランジスタがｎ型の場合には、不純物半導体層１１０に不純物元素として例えばリンを添加すれば良い。リンを添加するためには、形成に用いる水素化シリコンにＰＨ３等の一導電型を付与する不純物元素が含まれた気体を加えれば良い。また、形成する薄膜トランジスタがｐ型の場合には、不純物元素として例えばボロンを添加すれば良い。ボロンを添加するためには、形成に用いる水素化シリコンにＢ２Ｈ６等の不純物気体を加えれば良い。不純物半導体層１１０に含まれるリン又はボロンの濃度は１×１０１９〜１×１０２１ｃｍ−３とするとよい。また、不純物半導体層１１０は、非晶質半導体又は微結晶半導体により形成すればよい。不純物半導体層１１０は、１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成するとよい。不純物半導体層１１０の厚さを薄くすると、形成時のスループットが向上する。
【００５５】
ソース電極及びドレイン電極層１１２は、導電性材料により形成すればよく、例えば金属材料により形成すればよい。例えば、アルミニウム、アルミニウムに耐熱性向上元素が添加されたもの、若しくはアルミニウムにヒロック防止元素が添加されたもの（以下、これらをアルミニウム合金とよぶ。）を単層で、または積層して形成することが好ましい。ここで、耐熱性向上元素又はヒロック防止元素としては、銅、シリコン、チタン、ネオジム、スカンジウム又はモリブデン等が挙げられる。また、不純物半導体層１１０と接する側に、チタン、タンタル、モリブデン、タングステン又はこれらの窒化物からなる層を形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としても良い。このような構造とすることで、アルミニウムが半導体層１０８に侵入することを防止できる。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの窒化物で挟んだ積層構造としてもよい。例えば、チタン層上にアルミニウム層を設け、該アルミニウム層上にチタン層を設けて積層した導電層を用いることができる。
【００５６】
なお、第１のゲート電極層１０２を形成する材料として挙げたものはソース電極及びドレイン電極層１１２の形成に用いることが可能であり、ソース電極及びドレイン電極層１１２を形成する材料として挙げたものは第１のゲート電極層１０２の形成に用いることが可能である。
【００５７】
第２のゲート絶縁層１１４は、第１のゲート絶縁層１０４と同様に、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で、又は積層して形成する。第２のゲート絶縁層１１４は、第１のゲート絶縁層１０４と同様に、厚さ５０ｎｍ以上５５０ｎｍ以下、更には厚さ５０ｎｍ以上３００ｎｍ以下で形成するとよい。
【００５８】
第２のゲート電極層１１６は、第１のゲート電極層１０２及びソース電極及びドレイン電極層１１２と同様の材料により形成することができる。第２のゲート電極層１１６を設けることで、薄膜トランジスタの閾値電圧を制御することができる。
【００５９】
次に、図１に示す薄膜トランジスタの作製方法の一例について図２乃至図６を参照して説明する。半導体層１０８を非晶質半導体により形成する場合について説明する。
【００６０】
まず、基板１００上に第１のゲート電極層１０２を形成する導電層をスパッタリング法又はＣＶＤ法等により形成し、該導電層をフォトリソグラフィ法等によりパターン形成する。その後、レジストマスクを除去する。
【００６１】
次に、第１のゲート電極層１０２を覆って第１のゲート絶縁層１０４を形成する（図２（Ａ）を参照）。
【００６２】
次に、第１のゲート絶縁層１０４上に半導体層１０６を形成する半導体層１０５、半導体層１０８を形成する半導体層１０７、不純物半導体層１１０を形成する不純物半導体層１０９、及びソース電極及びドレイン電極層１１２を形成する導電層１１１をこの順に積層して形成する（図２（Ｂ）〜図３（Ｄ）を参照）。
【００６３】
その後、これらの上に第１のレジストマスク１２０を形成する（図３（Ｅ）を参照）。
【００６４】
第１のレジストマスク１２０は、凹部又は凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク１２０において、厚い領域を第１のレジストマスク１２０の凸部と呼び、薄い領域を第１のレジストマスク１２０の凹部と呼ぶこととする。
【００６５】
第１のレジストマスク１２０において、ソース電極及びドレイン電極層１１２が形成される領域には凸部が形成され、ソース電極及びドレイン電極層１１２を有さず半導体層が露出して形成される領域には凹部が形成される。
【００６６】
第１のレジストマスク１２０は、一般的な多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図７を参照して以下に説明する。
【００６７】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【００６８】
図７は、代表的な多階調マスクの断面図と透光率を示す。図７（Ａ）と（Ｂ）にはグレートーンマスク１３０と透光率を示し、図７（Ｃ）と（Ｄ）にはハーフトーンマスク１３５を示す。
【００６９】
図７（Ａ）に示すグレートーンマスク１３０は、透光性を有する基板１３１上に遮光膜により設けられた遮光部１３２、及び遮光膜のパターンにより設けられた回折格子部１３３で構成されている。
【００７０】
回折格子部１３３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、透光率を制御する。なお、回折格子部１３３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【００７１】
透光性を有する基板１３１としては、石英等を用いることができる。遮光部１３２及び回折格子部１３３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【００７２】
グレートーンマスク１３０に露光するための光を照射した場合、図７（Ｂ）に示すように、遮光部１３２に重畳する領域における透光率は０％となり、遮光部１３２又は回折格子部１３３が設けられていない領域における透光率は１００％となる。また、回折格子部１３３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調整可能である。
【００７３】
図７（Ｃ）に示すハーフトーンマスク１３５は、透光性を有する基板１３６上に半透光膜により形成された半透光部１３７、及び遮光膜により形成された遮光部１３８で構成されている。
【００７４】
半透光部１３７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜を用いて形成することができる。遮光部１３８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【００７５】
ハーフトーンマスク１３５に露光するための光を照射した場合、図７（Ｄ）に示すように、遮光部１３８に重畳する領域における透光率は０％となり、遮光部１３８又は半透光部１３７が設けられていない領域における透光率は１００％となる。また、半透光部１３７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により、調整可能である。
【００７６】
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１２０を形成することができる。
【００７７】
次に、第１のレジストマスク１２０を用いて、半導体層、不純物半導体層及び導電層をエッチングする（図３（Ｆ）を参照）。
【００７８】
次に、第１のレジストマスク１２０を縮小させて、第１のレジストマスク１２０における凹部と重畳する領域の導電層を露出させつつ、第２のレジストマスク１２１を形成する（図４（Ｇ）を参照）。第１のレジストマスク１２０を縮小させて、第２のレジストマスク１２１を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク１２０を縮小させて第２のレジストマスク１２１を形成する手段はこれに限定されるものではない。
【００７９】
次に、第２のレジストマスク１２１を用いて導電層をエッチングし、ソース電極及びドレイン電極層１１２を形成する（図４（Ｈ）を参照）。ここで、エッチングはドライエッチング又はウエットエッチングにより行うことができるが、ウエットエッチングにより行うことが好ましい。ウエットエッチングを用いることで、ソース電極とドレイン電極との間の距離を広くとることができるからである。
【００８０】
次に、第２のレジストマスク１２１を用いて、半導体層の上部及び不純物半導体層をエッチングする（図４（Ｉ）を参照）。ここで、エッチングにはドライエッチング又はウエットエッチングを用いることができるが、ドライエッチングにより行うことが好ましい。ドライエッチングを用いることで、高精度に加工することが可能だからである。ここで、半導体層の上部がエッチングされることで、バックチャネル部が形成されることになる。その後、第２のレジストマスク１２１を除去する（図５（Ｊ）を参照）。
【００８１】
なお、第２のレジストマスク１２１を除去した後に、バックチャネル部に存在する残渣等の除去を目的としたエッチングを行うことが好ましい。このエッチング工程は、半導体層１０８等が露出された状態で行うため、露出している半導体層１０８に対するエッチングレートが低い条件で、且つ被エッチング面に対してダメージが入りにくい条件により行うとよい。従って、誘導結合型プラズマ方式によりエッチングを行うことが好ましい。誘導結合型プラズマ方式によりエッチングを行う場合には、コイル型の電極にＲＦ電力を投入してプラズマを生成し、基板側には電力を投入せずして（即ち、無バイアスの状態で）エッチングを行うことが特に好ましい。更には、連続的な放電によりエッチングを行うのではなく、不連続な放電（パルス放電）により行うことが好ましく、不連続な放電によることで、被エッチング面であるバックチャネル部におけるチャージアップダメージを防止することが可能になる。
【００８２】
更には、上記のバックチャネル部に存在する残渣等の除去を目的としたエッチングを行った後に、バックチャネル部が露出された状態でプラズマ処理を行うことが好ましい。
【００８３】
なお、バックチャネル部が露出された状態で行う上記のプラズマ処理を、例えばＨ２Ｏプラズマにより行う場合には、第２のレジストマスク１２１を除去する前に行ってもよく、この場合にはプラズマ処理により第２のレジストマスク１２１を除去することが可能である。
【００８４】
次に、少なくとも半導体層１０８、不純物半導体層１１０、並びにソース電極及びドレイン電極層１１２を覆って第２のゲート絶縁層１１４を形成する（図５（Ｋ）を参照）。
【００８５】
次に、第２のゲート絶縁層１１４上に第２のゲート電極層１１６となる導電層１１５を形成する（図５（Ｌ）を参照）。その後、導電層１１５上に第３のレジストマスク１２２を形成する（図６（Ｍ）を参照）。そして、第３のレジストマスク１２２を用いてエッチングを行うことで第２のゲート電極層１１６を形成し、第３のレジストマスク１２２を除去する（図６（Ｎ）を参照）。
【００８６】
以上説明したように、図１に示す薄膜トランジスタを作製することができる。
【００８７】
（実施の形態２）
実施の形態１で説明した薄膜トランジスタは、表示装置に適用することが可能である。表示装置に適用する場合には、第２のゲート電極を画素電極層と同時に形成するとよい。第２のゲート電極を画素電極層により形成することで、工程数を増加させることなく第２のゲート電極を設けることができるためである。本実施の形態では、本発明の一態様である表示装置の作製方法について説明する。
【００８８】
まず、実施の形態１と同様に第２のゲート絶縁層１１４まで形成する（図８（Ａ）を参照）。
【００８９】
次に、第２のゲート絶縁層１１４に開口部１４０を設ける（図８（Ｂ）を参照）。開口部１４０は、ドレイン電極と画素電極を接続させるために設けられるものである。開口部１４０は、フォトリソグラフィ法により形成することができる。
【００９０】
次に、第２のゲート絶縁層１１４上に画素電極となる導電層１４１を形成する（図８（Ｃ）を参照）。そして、導電層１４１上にレジストマスク１４２を形成する（図９（Ｄ）を参照）。レジストマスク１４２は、第２のゲート電極が形成される位置と、画素電極が形成される位置に重畳するように設ける。
【００９１】
なお、透過型の液晶表示装置、またはトップエミッション型の発光装置では、導電層１４１は透光性を有する導電性材料により形成する。例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。また、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。ここで、画素電極となる導電層は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等が挙げられる。
【００９２】
次に、レジストマスク１４２を用いて導電層１４１をエッチングし、第２のゲート電極１４３及び画素電極１４４を形成する。その後レジストマスク１４２を除去する（図９（Ｅ）を参照）。
【００９３】
上記のように、画素電極層まで形成した薄膜トランジスタは、液晶表示装置に適用することができる。
【００９４】
ただし、第２のゲート電極を画素電極層により形成すると、十分に低い抵抗率が得られず、配線遅延が生じる場合がある。そのため、表示装置に適用する場合であっても第２のゲート電極の抵抗率を十分に低いものとする必要がある場合には第２のゲート電極を形成する層を別途形成することが好ましい。ここで、第２のゲート電極の抵抗率を十分に低いものとする必要がある場合とは、例えば、第２のゲート電極の電位と第１のゲート電極の電位を異なるものとする必要がある場合をいう。
【００９５】
第２のゲート電極を別途形成する場合には、例えば、アルミニウム層をバリア層により挟んだ３層の積層構造とすることが好ましい。ここで、バリア層としては、例えばモリブデン層、またはチタン層が挙げられる。チタン層を用いる場合の作製工程について以下に簡単に説明する。なお、画素電極層はＩＴＯにより形成するものとする。
【００９６】
まず、第２のゲート絶縁層上にチタン層、アルミニウム層、チタン層をこの順に積層して形成する。次に、この積層形成された金属層上にレジストマスクを形成し、該レジストマスクを用いて積層形成された金属層をエッチングし、第２のゲート電極のパターンを形成する。ここで、エッチングにはチタンのエッチングレートよりもアルミニウムのエッチングレートが大きいものを用いて、アルミニウム層を内側に十分に後退させることが好ましい。アルミニウムとＩＴＯが接するとアルミニウムが酸化されてしまうので、これを防止するためである。従って、エッチングはウエットエッチングにより行うことが好ましく、例えば硝酸、酢酸及びリン酸を含む薬液を用いて、チタンのエッチングレートよりもアルミニウムのエッチングレートが大きくなる組成にすればよい。エッチングの後、レジストマスクを除去する。図１０（Ｃ）は、このように形成した薄膜トランジスタを示す。
【００９７】
次に、第２のゲート絶縁層、及びパターン形成された第２のゲート電極上にＩＴＯ層を形成し、ＩＴＯ層上にレジストマスクを形成してエッチングを行い、ＩＴＯにより画素電極のパターンを形成する。その後、レジストマスクを除去する。
【００９８】
以上説明したように、第２のゲート電極は画素電極層と異なる材料により形成することができる。
【００９９】
図１０（Ａ）及び（Ｂ）は、図９に示す画素電極に接続された薄膜トランジスタの上面図を示す。図１０（Ａ）は、第２のゲート電極１４３Ａを第１のゲート電極に接続させずに独立して配置した場合を示す。図１０（Ａ）では、第２のゲート電極の電位は第１のゲート電極の電位に対して独立に設定することができる。上記説明したように、第２のゲート電極１４３Ａと画素電極１４４Ａは異なる層として、別の工程で形成することが好ましい。
【０１００】
図１０（Ｂ）は、第２のゲート電極１４３Ｂを第１のゲート電極に接続させた場合を示す。第２のゲート電極１４３Ｂと第１のゲート電極は、開口部１４０Ｂにおいて接続されている。図１０（Ｂ）では、第２のゲート電極の電位は第１のゲート電極の電位と等しくなり、第１のゲート電極の電位に対して独立して設定することは困難だが、第２のゲート電極１４３Ｂと画素電極１４４Ｂは同一の層として、同一の工程で形成することができる。
【０１０１】
なお、上記のように画素電極層まで形成した薄膜トランジスタは、発光装置（ＥＬ表示装置を含む）にも適用することができる。この場合、上記の画素電極層は下部電極（第１の電極）となり、下部電極上には上部電極（第２の画素電極）が設けられ、下部電極と上部電極との間には発光層を含む有機材料層が挟持される。このとき、下部電極と上部電極の一方又は双方が透光性を有する材料により形成されていればよい。
【０１０２】
例えば、下部電極のみが透光性を有する材料により形成されている場合には、発光層から生じた光が下方に照射されるボトムエミッション構造となる。または、上部電極のみが透光性を有する材料により形成されている場合には、発光層から生じた光が上方に照射されるトップエミッション構造となる。または、下部電極と上部電極の双方が透光性を有する材料により形成されている場合には、発光層から生じた光が下方及び上方に照射されるデュアルエミッション構造となる。これらのどの構造を用いてもよい。
【０１０３】
以上説明したように、図９及び図１０に示す表示装置に適用可能な薄膜トランジスタを作製することができる。本実施の形態で説明したように、本実施の形態の表示装置に適用可能な薄膜トランジスタは、第２のゲート電極の形成を画素電極の形成と同時に行うことが可能であり、工程数を増加させることなく第２のゲート電極層を設けることができる。
【０１０４】
（実施の形態３）
本実施の形態では、本発明の一態様である薄膜トランジスタ、及びその作製方法について説明する。
【０１０５】
図１１は、本発明の一態様である薄膜トランジスタの一例を示す。図１１に示す薄膜トランジスタは、基板２００上に第１のゲート電極層２０２を有し、第１のゲート電極層２０２上には半導体層２０８を有し、第１のゲート電極層２０２と半導体層２０８の間には第１のゲート絶縁層２０４を有し、半導体層２０８上には半導体層２０８とオーミック接触する層（不純物半導体層２１０）を介して設けられたソース電極及びドレイン電極層２１２を有し、第１のゲート電極層２０２の一部と重畳する領域には第１のゲート絶縁層２０４と半導体層２０８により覆われた導電層２０６を有し、少なくとも半導体層２０８のバックチャネル部を覆って設けられた第２のゲート絶縁層２１４を有し、第２のゲート絶縁層２１４上には半導体層２０８のバックチャネル部と重畳する第２のゲート電極層２１６を有する。そして、導電層２０６は、ソース電極及びドレイン電極層２１２と重畳しない領域において二の領域に分離され、これら二の領域の一方はソース電極及びドレイン電極層２１２の一方と重畳し、他方はソース電極及びドレイン電極層２１２の他方と重畳している。
【０１０６】
基板２００としては、実施の形態１の基板１００と同様のものを用いればよい。
【０１０７】
第１のゲート電極層２０２は、実施の形態１の第１のゲート電極層１０２と同様のものを用いればよい。
【０１０８】
第１のゲート絶縁層２０４は、実施の形態１の第１のゲート絶縁層１０４と同様のものを用いればよい。
【０１０９】
導電層２０６は、導電性材料により形成すればよく、好ましくは微結晶半導体により形成する。特に好ましくは、一導電性を付与する不純物元素を含ませた微結晶半導体を用いる。導電層２０６として、一導電性を付与する不純物元素を含ませた微結晶半導体を用いることで、後に形成する半導体層２０８が非晶質半導体により形成されている場合にはオーミック接触が可能となる。
【０１１０】
半導体層２０８は、バッファ層として設けられるものであり、実施の形態１の半導体層１０８と同様のものを用いればよい。
【０１１１】
導電層２０６を微結晶半導体により形成した場合には、半導体層２０８として、非晶質半導体層を形成する（好ましくは、水素、窒素又はハロゲンを含ませる）ことで、微結晶半導体層が有する結晶粒表面の自然酸化を防止することが可能である。特に、微結晶半導体において、非晶質半導体と結晶粒が接する領域では、応力が集中して亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化シリコン層が形成される。そこで、微結晶半導体層の表面に非晶質半導体層を形成することで、結晶粒が酸化されることを防止できる。このため、キャリアが捕獲される欠陥を低減し、キャリアの進行を妨げる領域を小さくすることができる。そのため、薄膜トランジスタの高速動作が可能となり、オン電流を高めることができる。
【０１１２】
また、導電層２０６には、実施の形態１の半導体層１０６と同様に、微結晶半導体層に換えて、非晶質構造の中に結晶領域を有して窒素又はＮＨ基を含む半導体層を設けてもよい。
【０１１３】
更には、実施の形態１の半導体層１０８と同様に、半導体層２０８を、非晶質構造の中に結晶領域を有して窒素又はＮＨ基を含む半導体層により形成してもよい。
【０１１４】
なお、導電層２０６と半導体層２０８の間には、更なるバッファ層として非晶質半導体層が設けられていても良い。導電層２０６と半導体層２０８の間に更なるバッファ層を設けることで、作製工程において導電層２０６の電気的特性を低下させる物質等が混入することを防ぐことができる。
【０１１５】
不純物半導体層２１０は、半導体層２０８とソース電極及びドレイン電極層２１２の間に設けられるものであり、実施の形態１と同様に形成すればよい。従って、必要でない場合には特に設ける必要はない。
【０１１６】
ソース電極及びドレイン電極層２１２は、実施の形態１のソース電極及びドレイン電極層１１２と同様に形成すればよい。
【０１１７】
第２のゲート絶縁層２１４は、実施の形態１の第２のゲート絶縁層１１４と同様に形成すればよい。
【０１１８】
第２のゲート電極層２１６は、実施の形態１の第２のゲート電極層１１６と同様に形成すればよい。第２のゲート電極層２１６を設けることで、薄膜トランジスタの閾値電圧を制御することができる。
【０１１９】
ここで、図１１に示す薄膜トランジスタと同様の構造を有する薄膜トランジスタについて計算を行った結果を参照しつつ説明する。ここで、計算に使用した構造を図１２に示す。図１２（Ａ）、（Ｂ）、（Ｃ）の各々は、第２のゲート絶縁層の厚さが異なるのみである
【０１２０】
計算に用いた薄膜トランジスタの詳細は次の通りである。チャネル長は１０μｍとし、チャネル幅は１．０μｍとした。第１のゲート電極層にはモリブデンを用いて、厚さは１５０ｎｍとした。第１のゲート絶縁層には窒化シリコンを用いて、厚さは２２０ｎｍとした。導電層は二層の積層構造とし、導電層の下層には微結晶シリコンを用いて、厚さは２０ｎｍとし、一導電型の不純物元素として１．０×１０１９ｃｍ−３のリンを含ませた。導電層の上層には非晶質シリコンを用いて、厚さは３０ｎｍとした。バッファ層にも同様に非晶質シリコンを用いて、厚さは８０ｎｍとし、バックチャネル部の最表面は、バッファ層と不純物半導体層の境界面から４０ｎｍの深さの位置に形成されるものとした。即ち、チャネルエッチ工程により非晶質シリコンが４０ｎｍだけエッチングされるものとした。なお、計算の便宜上、非晶質半導体層に含まれる一導電型の不純物元素（リン）の濃度は１．０×１０１４ｃｍ−３とした。不純物半導体層には一導電型の不純物元素を含ませた非晶質シリコンを用いて、厚さは５０ｎｍとし、一導電型の不純物元素として１．０×１０１９ｃｍ−３のリンを含ませた。ソース電極及びドレイン電極層は、内部抵抗が０であり、不純物半導体層とオーミック接触する理想的な金属を仮定した。第２のゲート絶縁層には窒化シリコンを用いて、厚さは１４０ｎｍ（図１２（Ａ）を参照）、２２０ｎｍ（図１２（Ｂ）を参照）、又は３００ｎｍ（図１２（Ｃ）を参照）とした。第２のゲート電極層には厚さ１００ｎｍのモリブデンを用いた。なお、モリブデンの仕事関数は４．５３ｅＶと仮定した。また、離間して設けられる導電層間の距離は２．０μｍとした。
【０１２１】
なお、以下に示す計算結果において、電流値の単位がＡ／μｍと記載されているのは、二次元上で計算を行っているためである。即ち、チャネル長が単位長さであるときの電流値を示している。
【０１２２】
第１の計算として、ドレイン電圧（ソースの電位を基準としたドレインの電位との電位差）を１０Ｖに固定し、第２のゲート絶縁層の厚さを１４０ｎｍとし、第１のゲート電極層のゲート電圧（ソースの電位を基準としたゲートの電位との電位差）を−２０Ｖ〜２０Ｖまで変化させてこれを横軸にとり、ドレイン電流（ソースとドレインとの間に流れる電流）を縦軸にとった曲線（Ｖｇ−Ｉｄカーブ）を図１３（Ａ）に示す。
【０１２３】
図１３（Ａ）によれば、第２のゲート電極のバイアス電圧（ソースの電位を基準とした第２のゲート電極の電位との電位差）を−２Ｖ、０Ｖ、２Ｖと増加させていくと、Ｖｇ−Ｉｄカーブはマイナスシフトしていくため、閾値電圧もマイナスシフトしていく。従って、第２のゲート電極に正のバイアス電圧をかけることで、ノーマリーオフの薄膜トランジスタとすることができ、負のバイアス電圧をかけることで、ノーマリーオンの薄膜トランジスタとすることができる。
【０１２４】
第２の計算として、ドレイン電圧（ソースの電位を基準としたドレインの電位との電位差）を１０Ｖに固定し、第２のゲート絶縁層の厚さを１４０ｎｍ、２２０ｎｍ、３００ｎｍとし、第２のゲート電極のバイアス電圧を−２Ｖ、−１Ｖ、０Ｖ、１Ｖ、２Ｖとしてこれを横軸にとり、閾値電圧を縦軸にとったグラフを図１３（Ｂ）に示す。
【０１２５】
図１３（Ｂ）によれば、第２のゲート電極のバイアス電圧を増加させていくと、閾値電圧はマイナスシフトしていく。このとき、第２のゲート絶縁層が薄いほど第２のゲート電極層のバイアス電圧の変化に対する閾値電圧の変化が大きくなる。そのため、閾値電圧を大きく変化させて薄膜トランジスタを動作させる場合には、第２のゲート絶縁層の厚さは薄くするとよい。この場合、第２のゲート絶縁層の厚さは１４０ｎｍ以上２２０ｎｍ以下とすることが好ましい。
【０１２６】
ただし、第２のゲート電極のバイアス電圧を精密に制御することを要する場合には、第２のゲート絶縁層の厚さは厚く形成するとよい。この場合、第２のゲート絶縁層の厚さは２２０ｎｍ以上３００ｎｍ以下とすることが好ましい。
【０１２７】
第３の計算として、ドレイン電圧（ソースの電位を基準としたドレインの電位との電位差）を１０Ｖに固定し、第２のゲート絶縁層の厚さを２２０ｎｍとし、第２のゲート電極のバイアス電圧を−２Ｖ〜２Ｖ若しくは第１のゲート電極と同電位（Ｖｂｉａｓ＝Ｖｇｓ）として、第１のゲート電極のゲート電圧を横軸にとり、ドレイン電流を縦軸にとったグラフを図１４及び図１５に示す。なお、図１４及び図１５のそれぞれにおける一定のバイアス電圧をａとし、Ｖｇｓ＜ａではＶｂｉａｓ＝ａ、Ｖｇｓ≧ａではＶｂｉａｓ＝Ｖｇｓとしている。
【０１２８】
詳細には、図１４（Ａ）は、Ｖｇｓ＜−２ＶのときＶｂｉａｓ＝−２Ｖとし、Ｖｇｓ≧−２ＶのときにＶｂｉａｓ＝Ｖｇｓとしたときの曲線（Ｖｇ−Ｉｄカーブ）を示す。図１４（Ｂ）は、Ｖｇｓ＜０ＶのときＶｂｉａｓ＝０Ｖとし、Ｖｇｓ≧０ＶのときにＶｂｉａｓ＝Ｖｇｓとしたときの曲線（Ｖｇ−Ｉｄカーブ）を示す。図１５（Ａ）は、Ｖｇｓ＜２ＶのときにＶｂｉａｓ＝２Ｖとし、Ｖｇｓ≧２ＶのときにＶｂｉａｓ＝Ｖｇｓとしたときの曲線（Ｖｇ−Ｉｄカーブ）を示す。図１５（Ｂ）は、Ｖｂｉａｓ＝−２Ｖ、０Ｖ、２Ｖ、Ｖｇｓとし、これらを一つにまとめたものを示す。
【０１２９】
図１５（Ｂ）によれば、Ｖｂｉａｓ＝Ｖｇｓの場合にはＶｂｉａｓ＝−２Ｖ、０Ｖ、２Ｖの場合よりもドレイン電流が大きく、オン電流もオフ電流も大きいものとなる。従って、薄膜トランジスタがオンの状態ではＶｂｉａｓ＝Ｖｇｓとし、薄膜トランジスタがオフの状態ではＶｂｉａｓを一定とすることで、オン電流を大きく、オフ電流を小さくすることができ、薄膜トランジスタのスイッチング特性を向上させることができる。なお、このような制御は駆動回路により行うことが可能であり、第２のゲート電極を第１のゲート電極と異なる配線に接続させて実現することができる。
【０１３０】
第４の計算として、ドレイン電圧（ソースの電位を基準としたドレインの電位との電位差）を１０Ｖに固定し、第２のゲート絶縁層の厚さを１４０ｎｍとし、第２のゲート電極層のバイアス電圧を−２Ｖ〜２Ｖとしたときの第２のゲート電極層の形成位置に対する閾値電圧の変化を図１６乃至図１８に示す。なお、ソースとドレインの間の中心からの形成位置のずれをΔｘで表し、ソース側へのずれをマイナス、ドレイン側へのずれをプラスで示す。
【０１３１】
詳細には、図１６（Ａ）は、第２のゲート電極のバイアス電圧を−２Ｖとし、第２のゲート電極層の形成位置をソース側に０、１、２、３μｍだけ移動させた場合に、第１のゲート電極のゲート電圧（ソースの電位を基準としたゲートの電位との電位差）を−２０Ｖ〜２０Ｖまで変化させてこれを横軸にとり、ドレイン電流（ソースとドレインとの間に流れる電流）を縦軸にとった曲線（Ｖｇ−Ｉｄカーブ）を示す。一方、図１６（Ｂ）は、第２のゲート電極のバイアス電圧を−２Ｖとし、第２のゲート電極層の形成位置をドレイン側に０、１、２、３μｍだけ移動させた場合に、第１のゲート電極のゲート電圧（ソースの電位を基準としたゲートの電位との電位差）を−２０Ｖ〜２０Ｖまで変化させてこれを横軸にとり、ドレイン電流（ソースとドレインとの間に流れる電流）を縦軸にとった曲線（Ｖｇ−Ｉｄカーブ）を示す。図１７（Ａ）は、図１６（Ａ）における第２のゲート電極のバイアス電圧を２Ｖとしたものである。図１７（Ｂ）は、図１６（Ｂ）における第２のゲート電極のバイアス電圧を２Ｖとしたものである。図１８は、図１６及び図１７の結果について、横軸に第２のゲート電極の形成位置をとり、縦軸に閾値電圧をとってこの変化を示したものである。
【０１３２】
図１８によれば、０Ｖ≦Ｖｂｉａｓ≦１Ｖの範囲では、第２のゲート電極の形成位置による閾値電圧の変化が小さいことがわかる。従って、０Ｖ≦Ｖｂｉａｓ≦１Ｖの範囲内で動作させると、閾値電圧は第２のゲート電極の形成位置による影響を受け難く、第２のゲート電極の形成位置のずれに対する閾値電圧のずれを小さくすることができる。
【０１３３】
次に、図１１に示す薄膜トランジスタの作製方法の一例について図１９乃至図２３を参照して説明する。
【０１３４】
まず、基板２００上に第１のゲート電極層２０２となる導電層をスパッタリング法又はＣＶＤ法等により形成し、該導電層をフォトリソグラフィ法等によりパターン形成する。その後、レジストマスクを除去する。
【０１３５】
次に、第１のゲート電極層２０２を覆って第１のゲート絶縁層２０４を形成する（図１９（Ａ）を参照）。
【０１３６】
次に、第１のゲート絶縁層２０４上に導電層２０５をスパッタリング法又はＣＶＤ法等により形成する（図１９（Ｂ）を参照）。その後、導電層２０５をフォトリソグラフィ法等によりパターン形成して導電層２０６を形成する。その後、レジストマスクを除去する（図１９（Ｃ）を参照）。
【０１３７】
なお、上記したように導電層２０６上に更なるバッファ層が設けられていても良い。すなわち、導電層２０６と半導体層２０８の間には、更なるバッファ層が設けられていても良い。このとき、導電層２０６と更なるバッファ層との積層膜を一括でエッチングすればよい。このように更なるバッファ層を有することで、導電層２０６の電気的特性を低下させる物質等（ここでは、レジストマスクの残渣等）が混入することを防ぐことができる。
【０１３８】
次に、導電層２０６を覆って、半導体層２０８を形成する半導体層２０７、不純物半導体層２１０を形成する不純物半導体層２０９、及びソース電極及びドレイン電極層２１２を形成する導電層２１１をこの順に積層して形成する（図２０（Ｄ）を参照）。その後、これらの上に第１のレジストマスク２２０を形成する（図２０（Ｅ）を参照）。
【０１３９】
第１のレジストマスク２２０は、凹部又は凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク２２０において、厚い領域を第１のレジストマスク２２０の凸部と呼び、薄い領域を第１のレジストマスク２２０の凹部と呼ぶこととする。
【０１４０】
第１のレジストマスク２２０において、ソース電極及びドレイン電極層２１２が形成される領域には凸部が形成され、ソース電極及びドレイン電極層２１２を有さず半導体層が露出して形成される領域には凹部が形成される。
【０１４１】
第１のレジストマスク２２０は、一般的な多階調マスクを用いることで形成することができる。ここで、多階調マスクについては、実施の形態１において、図７を用いて説明したものを用いることができる。多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク２２０を形成することができる。
【０１４２】
次に、第１のレジストマスク２２０を用いて、半導体層、不純物半導体層及び導電層をエッチングする（図２０（Ｆ）を参照）。
【０１４３】
次に、第１のレジストマスク２２０を縮小させて、第１のレジストマスク２２０における凹部と重畳する部分の導電層を露出させつつ、第２のレジストマスク２２１を形成する（図２１（Ｇ）を参照）。第１のレジストマスク２２０を縮小させて、第２のレジストマスク２２１を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク２２０を縮小させて第２のレジストマスク２２１を形成する手段はこれに限定されるものではない。
【０１４４】
次に、第２のレジストマスク２２１を用いて導電層をエッチングし、ソース電極及びドレイン電極層２１２を形成する（図２１（Ｈ）を参照）。ここで、エッチングはドライエッチング又はウエットエッチングにより行うことができるが、ウエットエッチングにより行うことが好ましい。ウエットエッチングを用いることで、ソース電極とドレイン電極との間の距離を広くとることができるからである。
【０１４５】
次に、第２のレジストマスク２２１を用いて、半導体層の上部及び不純物半導体層をエッチングする（図２１（Ｉ）を参照）。ここで、エッチングにはドライエッチング又はウエットエッチングを用いることができるが、ドライエッチングにより行うことが好ましい。ドライエッチングを用いることで、高精度に加工することが可能だからである。ここで、半導体層の一部がエッチングされることで、バックチャネル部が形成されることになる。その後、第２のレジストマスク２２１を除去する（図２２（Ｊ）を参照）。
【０１４６】
なお、第２のレジストマスク２２１を除去した後に、実施の形態１と同様に、バックチャネル部に存在する残渣等の除去を目的としたエッチングを行うことが好ましい。このエッチング工程は、半導体層２０８等が露出された状態で行うため、露出している半導体層２０８に対するエッチングレートが低い条件で、且つ被エッチング面に対してダメージが入りにくい条件により行うとよい。
【０１４７】
更には、上記のバックチャネル部に存在する残渣等の除去を目的としたエッチングを行った後に、実施の形態１と同様に、バックチャネル部が露出された状態でプラズマ処理を行うことが好ましい。
【０１４８】
なお、バックチャネル部が露出された状態で行う上記のプラズマ処理を、例えばＨ２Ｏプラズマにより行う場合には、第２のレジストマスク２２１を除去する前に行ってもよく、この場合にはプラズマ処理により第２のレジストマスク２２１を除去することが可能である。
【０１４９】
次に、少なくとも半導体層２０８、不純物半導体層２１０、並びにソース電極及びドレイン電極層２１２を覆って第２のゲート絶縁層２１４を形成する（図２２（Ｋ）を参照）。
【０１５０】
次に、第２のゲート絶縁層２１４上に第２のゲート電極層２１６となる導電層２１５を形成する（図２２（Ｌ）を参照）。その後、導電層２１５上に第３のレジストマスク２２２を形成する（図２３（Ｍ）を参照）。そして、第３のレジストマスク２２２を用いてエッチングを行うことで第２のゲート電極層２１６を形成し、第３のレジストマスク２２２を除去する（図２３（Ｎ）を参照）。
【０１５１】
以上説明したように、図１１に示す薄膜トランジスタを作製することができる。
【０１５２】
（実施の形態４）
実施の形態３で説明した薄膜トランジスタは、表示装置に適用することが可能である。表示装置に適用する場合には、第２のゲート電極を画素電極層と同時に形成するとよい。第２のゲート電極を画素電極層により形成することで、工程数を増加させることなく第２のゲート電極を設けることができるためである。本実施の形態では、表示装置の作製方法について説明する。
【０１５３】
まず、実施の形態３と同様に第２のゲート絶縁層２１４まで形成する（図２４（Ａ）を参照）。
【０１５４】
次に、第２のゲート絶縁層２１４に開口部２４０を設ける（図２４（Ｂ）を参照）。開口部２４０は、ドレイン電極と画素電極を接続させるために設けられるものである。開口部２４０は、フォトリソグラフィ法により形成することができる。
【０１５５】
次に、第２のゲート絶縁層２１４上に画素電極となる導電層２４１を形成する（図２４（Ｃ）を参照）。そして、導電層２４１上にレジストマスク２４２を形成する（図２５（Ｄ）を参照）。レジストマスク２４２は、第２のゲート電極が形成される位置と、画素電極が形成される位置に重畳するように設ける。
【０１５６】
なお、透過型の液晶表示装置、またはトップエミッション型の発光装置では、実施の形態１の導電層１４１と同様に、導電層２４１は透光性を有する導電性材料により形成する。
【０１５７】
次に、レジストマスク２４２を用いて導電層２４１をエッチングし、第２のゲート電極２４３及び画素電極２４４を形成する。その後レジストマスク２４２を除去する（図２５（Ｅ）を参照）。
【０１５８】
上記のように、画素電極層まで形成した薄膜トランジスタは、液晶表示装置に適用することができる。
【０１５９】
ただし、第２のゲート電極を画素電極層により形成すると、十分に低い抵抗率が得られず、配線遅延が生じる場合がある。そのため、表示装置に適用する場合であっても第２のゲート電極の抵抗率を十分に低いものとする必要がある場合には第２のゲート電極を形成する層を別途形成することが好ましい。ここで、第２のゲート電極の抵抗率を十分に低いものとする必要がある場合とは、例えば、第２のゲート電極の電位と第１のゲート電極の電位を異なるものとする必要がある場合をいう。
【０１６０】
第２のゲート電極を別途形成する場合には、例えば、アルミニウム層をバリア層により挟んだ３層の積層構造とすることが好ましい。ここで、バリア層としては、例えばモリブデン層、またはチタン層が挙げられる。チタン層を用いる場合の作製工程について以下に簡単に説明する。なお、画素電極層はＩＴＯにより形成するものとする。
【０１６１】
まず、第２のゲート絶縁層上にチタン層、アルミニウム層、チタン層をこの順に積層して形成する。次に、この積層形成された金属層上にレジストマスクを形成し、該レジストマスクを用いて積層形成された金属層をエッチングし、第２のゲート電極のパターンを形成する。ここで、エッチングにはチタンのエッチングレートよりもアルミニウムのエッチングレートが大きいものを用いて、アルミニウム層を内側に十分に後退させることが好ましい。アルミニウムとＩＴＯが接するとアルミニウムが酸化されてしまうので、これを防止するためである。従って、エッチングはウエットエッチングにより行うことが好ましく、例えば硝酸、酢酸及びリン酸を含む薬液を用いて、チタンのエッチングレートよりもアルミニウムのエッチングレートが大きくなる組成にすればよい。エッチングの後、レジストマスクを除去する。図２６（Ｃ）は、このように形成した薄膜トランジスタを示す。
【０１６２】
次に、第２のゲート絶縁層、及びパターン形成された第２のゲート電極上にＩＴＯ層を形成し、ＩＴＯ層上にレジストマスクを形成してエッチングを行い、ＩＴＯにより画素電極のパターンを形成する。その後、レジストマスクを除去する。
【０１６３】
以上説明したように、第２のゲート電極は画素電極層と異なる材料により形成することができる。
【０１６４】
図２６（Ａ）及び（Ｂ）は、図２５に示す画素電極に接続された薄膜トランジスタの上面図を示す。図２６（Ａ）は、第２のゲート電極２４３Ａを第１のゲート電極に接続させずに独立して配置した場合を示す。図２６（Ａ）では、第２のゲート電極の電位は第１のゲート電極の電位に対して独立に設定することができる。上記説明したように、第２のゲート電極２４３Ａと画素電極２４４Ａは異なる層として、別の工程で形成することが好ましい。
【０１６５】
図２６（Ｂ）は、第２のゲート電極２４３Ｂを第１のゲート電極に接続させた場合を示す。第２のゲート電極２４３Ｂと第１のゲート電極は、開口部２４０Ｂにおいて接続されている。図２６（Ｂ）では、第２のゲート電極の電位は第１のゲート電極の電位と等しくなり、第１のゲート電極の電位に対して独立して設定することは困難だが、第２のゲート電極２４３Ｂと画素電極２４４Ｂは同一の層として、同一の工程で形成することができる。
【０１６６】
なお、図２６（Ａ）及び図２６（Ｂ）の双方において、第１のゲート電極層により形成されるゲート配線と、ソース電極及びドレイン電極層により形成されるソース配線の交差部には導電層等が設けられているとよい。配線交差部に導電層２０６等を有することで配線間の寄生容量を抑制し、配線遅延等を防止することができる。
【０１６７】
なお、上記のように画素電極層まで形成した薄膜トランジスタは、発光装置（ＥＬ表示装置を含む）にも適用することができる。この場合、上記の画素電極層は下部電極（第１の電極）となり、下部電極上には上部電極（第２の画素電極）が設けられ、下部電極と上部電極との間には発光層を含む有機材料層が挟持される。このとき、下部電極と上部電極の一方又は双方が透光性を有する材料により形成されていればよい。
【０１６８】
例えば、下部電極のみが透光性を有する材料により形成されている場合には、発光層から生じた光が下方に照射されるボトムエミッション構造となる。または、上部電極のみが透光性を有する材料により形成されている場合には、発光層から生じた光が上方に照射されるトップエミッション構造となる。または、下部電極と上部電極の双方が透光性を有する材料により形成されている場合には、発光層から生じた光が下方及び上方に照射されるデュアルエミッション構造となる。これらのどの構造を用いてもよい。
【０１６９】
以上説明したように、図２５及び図２６に示す表示装置に適用可能な薄膜トランジスタを作製することができる。本実施の形態で説明したように、本実施の形態の表示装置に適用可能な薄膜トランジスタは、第２のゲート電極の形成を画素電極の形成と同時に行うことが可能であり、工程数を増加させることなく第２のゲート電極層を設けることができる。
【０１７０】
（実施の形態５）
本実施の形態では、実施の形態３及び実施の形態４とは異なる構造を有する薄膜トランジスタについて説明する。本実施の形態の薄膜トランジスタは、実施の形態３及び実施の形態４の薄膜トランジスタとは構造が異なる。
【０１７１】
図２７は、本実施の形態の薄膜トランジスタを示す。
【０１７２】
図２７は、薄膜トランジスタの一例を示す。図２７（Ａ）に示す薄膜トランジスタは、基板３００上に第１のゲート電極層３０２を有し、第１のゲート電極層３０２上には半導体層３０８を有し、第１のゲート電極層３０２と半導体層３０８の間には第１のゲート絶縁層３０４を有し、半導体層３０８上には半導体層３０８とオーミック接触する層（不純物半導体層３１０）を介して設けられたソース電極及びドレイン電極層３１２を有し、第１のゲート電極層３０２の一部と重畳する領域には第１のゲート絶縁層３０４と半導体層３０８により覆われた導電層３０６を有し、少なくとも半導体層３０８のバックチャネル部を覆って設けられた第２のゲート絶縁層３１４を有し、第２のゲート絶縁層３１４上には半導体層３０８のバックチャネル部と重畳する第２のゲート電極層３１６を有する。そして、導電層３０６は、ソース電極及びドレイン電極層の一方と重畳し、他方と重畳せずして設けられている。
【０１７３】
なお、基板３００は、基板１００と同様のものを用いればよい。第１のゲート電極層３０２は、第１のゲート電極層１０２と同様の材料及び同様の方法により形成されたものを用いればよい。第１のゲート絶縁層３０４は、第１のゲート絶縁層１０４と同様の材料及び同様の方法により形成されたものを用いればよい。導電層３０６は、導電層２０６と同様の材料及び同様の方法により形成されたものを用いればよい。半導体層３０８は、半導体層１０８と同様の材料及び同様の方法により形成されたものを用いればよい。不純物半導体層３１０は、不純物半導体層１１０と同様の材料及び同様の方法により形成されたものを用いればよい。ソース電極及びドレイン電極層３１２は、ソース電極及びドレイン電極層１１２と同様の材料及び同様の方法により形成されたものを用いればよい。第２のゲート絶縁層３１４は、第２のゲート絶縁層１１４と同様の材料及び同様の方法により形成されたものを用いればよい。第２のゲート電極層３１６は、第２のゲート電極層１１６と同様の材料及び同様の方法により形成されたものを用いればよい。
【０１７４】
図２７（Ｂ）に示す薄膜トランジスタは、基板３５０上に第１のゲート電極層３５２を有し、第１のゲート電極層３５２上には半導体層３５８を有し、第１のゲート電極層３５２と半導体層３５８の間には第１のゲート絶縁層３５４を有し、半導体層３５８上には半導体層３５８とオーミック接触する層（不純物半導体層３６０）を介して設けられたソース電極及びドレイン電極層３６２を有し、第１のゲート電極層３５２の一部と重畳する領域には第１のゲート絶縁層３５４と半導体層３５８により覆われた導電層３５６を有し、少なくとも半導体層３５８のバックチャネル部を覆って設けられた第２のゲート絶縁層３６４を有し、第２のゲート絶縁層３６４上には半導体層３５８のバックチャネル部と重畳する第２のゲート電極層３６６を有する。そして、導電層３５６は、ソース電極及びドレイン電極層と重畳せずして設けられている。
【０１７５】
なお、基板３５０は、基板１００と同様のものを用いればよい。第１のゲート電極層３５２は、第１のゲート電極層１０２と同様の材料及び同様の方法により形成されたものを用いればよい。第１のゲート絶縁層３５４は、第１のゲート絶縁層１０４と同様の材料及び同様の方法により形成されたものを用いればよい。導電層３５６は、導電層２０６と同様の材料及び同様の方法により形成されたものを用いればよい。半導体層３５８は、半導体層１０８と同様の材料及び同様の方法により形成されたものを用いればよい。不純物半導体層３６０は、不純物半導体層１１０と同様の材料及び同様の方法により形成されたものを用いればよい。ソース電極及びドレイン電極層３６２は、ソース電極及びドレイン電極層１１２と同様の材料及び同様の方法により形成されたものを用いればよい。第２のゲート絶縁層３６４は、第２のゲート絶縁層１１４と同様の材料及び同様の方法により形成されたものを用いればよい。第２のゲート電極層３６６は、第２のゲート電極層１１６と同様の材料及び同様の方法により形成されたものを用いればよい。
【０１７６】
ところで、図１１に示す薄膜トランジスタと図２７に示す薄膜トランジスタでは、構造が異なる。これらの構造の違いによる電気的特性の違いを計算により比較した。図２８は計算に用いた薄膜トランジスタの構造を示し、図２９はこれらの薄膜トランジスタについて、ゲート電圧（ソースの電位を基準としたゲートの電位との電位差）を−２０Ｖ〜２０Ｖまで変化させてこれを横軸にとり、ドレイン電流（ソースとドレインとの間に流れる電流）を縦軸にとった曲線（Ｖｇ−Ｉｄカーブ）を示す。なお、図２９において、Ｉ−Ｎ−Ｉは図２７（Ｂ）に示す構造についての曲線であり、Ｎ−Ｉ−Ｎは図１１に示す構造についての曲線であり、Ｎ−Ｉ及びＩ−Ｎは図２７（Ａ）に示す構造についての曲線であり、Ｎ−Ｉはドレインに近い側に導電層の存在しない領域を有する構造についての曲線であり、Ｉ−Ｎはソースに近い側に導電層の存在しない領域を有する構造についての曲線である。
【０１７７】
図２９によれば、図１１に示す構造の薄膜トランジスタと同様に中央に導電層の存在しない領域があるものよりも、図２７に示す構造の薄膜トランジスタと同様にドレインに近い側に導電層の存在しない領域がある構造においてオフ電流が低い。
【０１７８】
次に、導電層の存在しない領域の位置がソース側に形成されているものとドレイン側に形成されているものを比較すると、ドレイン側に導電層の存在しない領域が形成されている場合の方が、オフ電流が低い。導電層と重畳する領域では電位の変化がほとんど生じないことを前提として、その理由は次の通りであると考えられる。
【０１７９】
導電層の存在しない領域がドレイン側に形成されている場合（すなわち、ソース側に導電層がある場合）には、ドレインとゲートの間の電位差が大きく（Ｖｄ＝１０Ｖ、Ｖｇ＝−１０Ｖ）、非晶質半導体層の電流パスにおける電位の変化が大きい。そのため、非晶質半導体層の電流パスを通るときに電位が十分に変化し、特定の領域に電界が集中せず、オフ電流が小さくなる。
【０１８０】
一方で、導電層の存在しない領域がソース側に形成されている場合（すなわち、ドレイン側に導電層がある場合）には、ソースとゲートの間の電位差は比較的小さいため（Ｖｓ＝０Ｖ、Ｖｇ＝−１０Ｖ）、非晶質半導体層の電流パスにおける電位の変化が小さい。そのため、非晶質半導体層の電流パスを通るときに電位が十分に変化せず、特定の領域に電界が集中してしまい、オフ電流が大きくなる。なお、図１１に示す構造の薄膜トランジスタと同様に中央に導電層の存在しない領域があるものにおいても同様の理由によりオフ電流が大きくなる。
【０１８１】
また、図２７に示す薄膜トランジスタは、実施の形態４にて説明したように、表示装置にも適用することができる。
【０１８２】
以上説明したように、本発明の一態様である薄膜トランジスタは実施の形態３及び実施の形態４にて説明した構造に限定されない。
【０１８３】
（実施の形態６）
次に、上記の実施の形態にて説明した薄膜トランジスタを用いた表示パネル又は発光パネルの一形態について、図面を参照して説明する。
【０１８４】
図３０は、表示装置のブロック図を示す。図３０に示す表示装置は、表示素子を備えた画素を複数有する画素部４００と、各画素を選択する走査線駆動回路４０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路４０４と、を有する。
【０１８５】
なお、表示装置は図３０に示す形態に限定されない。すなわち、本発明の一態様である表示装置で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していてもよい。また、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチ等を有していてもよい。
【０１８６】
図３０に示す信号線駆動回路４０４は、シフトレジスタ４０６及びアナログスイッチ４０８を有する。シフトレジスタ４０６には、クロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されている。これらの信号が入力されると、シフトレジスタ４０６においてタイミング信号が生成され、これがアナログスイッチ４０８に入力される。
【０１８７】
また、アナログスイッチ４０８には、ビデオ信号（ｖｉｄｅｏ  ｓｉｇｎａｌ）が供給される。アナログスイッチ４０８は、入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０１８８】
図３０に示す走査線駆動回路４０２は、シフトレジスタ４１０及びバッファ４１２を有する。また、レベルシフタを有していてもよい。走査線駆動回路４０２において、シフトレジスタ４１０にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって選択信号が生成される。生成された選択信号はバッファ４１２において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素のトランジスタを一斉にオンにしなくてはならないので、バッファ４１２は大きな電流を流すことが可能な構成とする。
【０１８９】
なお、ここで、走査線とは、第１のゲート電極及び第２のゲート電極の一方又は双方に接続された配線をいい、ゲート配線とも呼ばれるものである。ここで、第１のゲート電極に接続された走査線を第１の走査線と呼び、第２のゲート電極に接続された走査線を第２の走査線と呼ぶ。第１の走査線と第２の走査線はこれらを各々独立に設けてもよいし、第１の走査線と第２の走査線を一の配線で共用してもよい。
【０１９０】
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ４０６とアナログスイッチ４０８とを接続するための端子数は、アナログスイッチ４０８と画素部４００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ４０８を画素部４００と同一基板上に設けることで、アナログスイッチ４０８を画素部４００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑えて歩留まりを高めることができる。
【０１９１】
なお、図３０の走査線駆動回路４０２は、シフトレジスタ４１０及びバッファ４１２を有するが、これに限定されず、シフトレジスタ４１０のみで走査線駆動回路４０２を構成してもよい。
【０１９２】
なお、図３０に示す構成は、表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【０１９３】
なお、画素部に接続される信号線駆動回路及び走査線駆動回路は別の基板（例えば、半導体基板又はＳＯＩ基板等）上に形成して接続させてもよいし、画素回路と同一基板上に同一の工程により形成してもよい。
【０１９４】
また、上記実施の形態で説明した薄膜トランジスタは画素部４００、走査線駆動回路４０２、及び信号線駆動回路４０４を構成する薄膜トランジスタとして、上記実施の形態の各々で説明したもののいずれか一又は複数を組み合わせて用いることができる。例えば、画素部４００、走査線駆動回路４０２、及び信号線駆動回路４０４を構成する薄膜トランジスタとして実施の形態２などで説明したように第２のゲート電極を画素電極層により形成してもよいし、画素部４００のみに実施の形態２などで説明した第２のゲート電極を画素電極層により形成したものを用いて、走査線駆動回路４０２及び信号線駆動回路４０４には実施の形態１などで説明した薄膜トランジスタを用いてもよい。走査線駆動回路４０２及び信号線駆動回路４０４を画素回路と同一基板上に形成する場合には、画素部４００、走査線駆動回路４０２、及び信号線駆動回路４０４を構成する薄膜トランジスタとして実施の形態２などで説明したように第２のゲート電極を画素電極層により形成すると、作製工程が簡略化するため好ましい。
【０１９５】
なお、別の基板に形成した駆動回路の接続方法は特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法又はＴＡＢ法等を用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ及びメモリ等を別の基板に形成して、これらを画素回路に接続させてもよい。
【０１９６】
本実施の形態にて説明したように、実施の形態１乃至実施の形態５にて説明した薄膜トランジスタ等は、表示装置の画素回路及び駆動回路の一方又は双方に適用することができる。
【０１９７】
（実施の形態７）
本実施の形態は、上記の実施の形態にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図３１乃至図３３を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図３１に示す。
【０１９８】
図３１（Ａ）はテレビジョン装置を示す。実施の形態６で説明した表示パネルを筐体に組み込むことで、図３１（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１乃至実施の形態５にて説明した作製方法を適用した表示パネルにより主画面４２３が形成され、その他付属設備としてスピーカ部４２９、操作スイッチ等が備えられている。
【０１９９】
図３１（Ａ）に示すように、筐体４２１に実施の形態１乃至実施の形態５にて説明した作製方法を適用した表示用パネル４２２が組み込まれ、受信機４２５により一般のテレビ放送の受信をはじめ、モデム４２４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機４２６により行うことが可能であり、このリモコン操作機４２６にも、出力する情報を表示する表示部４２７が設けられていても良い。
【０２００】
また、テレビジョン装置にも、主画面４２３の他にサブ画面４２８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。
【０２０１】
図３２は、テレビ装置の主要な構成を示すブロック図を示している。表示パネル４５０には、画素部４５１が形成されている。信号線駆動回路４５２と走査線駆動回路４５３は、表示パネル４５０にＣＯＧ方式により実装されていても良い。
【０２０２】
その他の外部回路の構成として、映像信号の入力側では、チューナ４５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路４５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４５６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路４５７等を有している。コントロール回路４５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路４５８を設け、入力デジタル信号をｍ個（ｍは任意の整数）に分割して供給する構成としても良い。
【０２０３】
チューナ４５４で受信した信号のうち、音声信号は、音声信号増幅回路４５９に送られ、その出力は音声信号処理回路４６０を経てスピーカ４６３に供給される。制御回路４６１は受信局（受信周波数）、音量の制御情報を入力部４６２から受け、チューナ４５４及び音声信号処理回路４６０に信号を送出する。
【０２０４】
勿論、テレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができ、表示品質の高い（例えば、コントラスト比が高い）モニタ、情報表示盤、及び広告表示盤等を得ることができる。
【０２０５】
主画面４２３、サブ画面４２８に、上記の実施の形態で説明した表示パネル又は表示装置を用いることで、主画面及びサブ画面の一方又は双方の表示品質が高いテレビジョン装置を得ることができる。
【０２０６】
また、図３１（Ｂ）に示す携帯型のコンピュータは、本体４３１及び表示部４３２等を有する。表示部４３２に、上記の実施の形態で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、表示部の表示品質が高いテレビジョン装置を得ることができる。
【０２０７】
図３３は、携帯電話の一例であり、図３３（Ａ）が正面図、図３３（Ｂ）が背面図、図３３（Ｃ）が携帯電話をスライドさせて開いたときの正面図である。図３３に示す携帯電話は、筐体４８１及び筐体４８２の二つの筐体で構成されている。図３３に示す携帯電話は、電話と情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０２０８】
図３３に示す携帯電話は、筐体４８１及び筐体４８２で構成されている。筐体４８１においては、表示部４８３、スピーカ４８４、マイクロフォン４８５、操作キー４８６、ポインティングデバイス４８７、表面カメラ用レンズ４８８、外部接続端子ジャック４８９及びイヤホン端子４９０等を備え、筐体４８２においては、キーボード４９１、外部メモリスロット４９２、裏面カメラ４９３、ライト４９４等により構成されている。また、アンテナは筐体４８１に内蔵されている。
【０２０９】
また、図３３に示す携帯電話には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０２１０】
重なり合った筐体４８１と筐体４８２（図３３（Ａ）に示す。）は、スライドさせて開くことが可能であり、スライドさせることで図３３（Ｃ）のように展開する。表示部４８３には、上記の実施の形態で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部４８３と表面カメラ用レンズ４８８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部４８３をファインダーとして用いることで、裏面カメラ４９３及びライト４９４で静止画及び動画の撮影が可能である。
【０２１１】
スピーカ４８４及びマイクロフォン４８５を用いることで、図３３に示す携帯電話は、音声記録装置（録音装置）又は音声再生装置としても使用することができる。また、操作キー４８６により、電話の発着信操作、電子メールの文字入力等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０２１２】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード４９１を用いると便利である。更に、重なり合った筐体４８１と筐体４８２（図３３（Ａ））をスライドさせることで、図３３（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード４９１及びポインティングデバイス４８７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック４８９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット４９２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０２１３】
筐体４８２の裏面（図３３（Ｂ））には、裏面カメラ４９３及びライト４９４を備え、表示部４８３をファインダーとして静止画及び動画の撮影が可能である。
【０２１４】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０２１５】
本実施の形態にて説明した各種電子機器は、上記の実施の形態にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができる。そのため、表示部の表示品質が高い電子機器を得ることができる。
【符号の説明】
【０２１６】
１００    基板
１０２    第１のゲート電極層
１０４    第１のゲート絶縁層
１０５    半導体層
１０６    半導体層
１０７    半導体層
１０８    半導体層
１０９    不純物半導体層
１１０    不純物半導体層
１１１    導電層
１１２    ソース電極及びドレイン電極層
１１４    第２のゲート絶縁層
１１５    導電層
１１６    第２のゲート電極層
１２０    第１のレジストマスク
１２１    第２のレジストマスク
１２２    第３のレジストマスク
１３０    グレートーンマスク
１３１    基板
１３２    遮光部
１３３    回折格子部
１３５    ハーフトーンマスク
１３６    基板
１３７    半透光部
１３８    遮光部
１４０    開口部
１４０Ｂ    開口部
１４１    導電層
１４２    レジストマスク
１４３    第２のゲート電極
１４３Ａ    第２のゲート電極
１４３Ｂ    第２のゲート電極
１４４    画素電極
１４４Ａ    画素電極
１４４Ｂ    画素電極
２００    基板
２０２    第１のゲート電極層
２０４    第１のゲート絶縁層
２０５    導電層
２０６    導電層
２０７    半導体層
２０８    半導体層
２０９    不純物半導体層
２１０    不純物半導体層
２１１    導電層
２１２    ソース電極及びドレイン電極層
２１４    第２のゲート絶縁層
２１５    導電層
２１６    第２のゲート電極層
２２０    第１のレジストマスク
２２１    第２のレジストマスク
２２２    第３のレジストマスク
２４０    開口部
２４０Ｂ    開口部
２４１    導電層
２４２    レジストマスク
２４３    第２のゲート電極
２４３Ａ    第２のゲート電極
２４３Ｂ    第２のゲート電極
２４４    画素電極
２４４Ａ    画素電極
２４４Ｂ    画素電極
３００    基板
３０２    第１のゲート電極層
３０４    第１のゲート絶縁層
３０６    導電層
３０８    半導体層
３１０    不純物半導体層
３１２    ソース電極及びドレイン電極層
３１４    第２のゲート絶縁層
３１６    第２のゲート電極層
３５０    基板
３５２    第１のゲート電極層
３５４    第１のゲート絶縁層
３５６    導電層
３５８    半導体層
３６０    不純物半導体層
３６２    ソース電極及びドレイン電極層
３６４    第２のゲート絶縁層
３６６    第２のゲート電極層
４００    画素部
４０２    走査線駆動回路
４０４    信号線駆動回路
４０６    シフトレジスタ
４０８    アナログスイッチ
４１０    シフトレジスタ
４１２    バッファ
４２１    筐体
４２２    表示用パネル
４２３    主画面
４２４    モデム
４２５    受信機
４２６    リモコン操作機
４２７    表示部
４２８    サブ画面
４２９    スピーカ部
４３１    本体
４３２    表示部
４５０    表示パネル
４５１    画素部
４５２    信号線駆動回路
４５３    走査線駆動回路
４５４    チューナ
４５５    映像信号増幅回路
４５６    映像信号処理回路
４５７    コントロール回路
４５８    信号分割回路
４５９    音声信号増幅回路
４６０    音声信号処理回路
４６１    制御回路
４６２    入力部
４６３    スピーカ
４８１    筐体
４８２    筐体
４８３    表示部
４８４    スピーカ
４８５    マイクロフォン
４８６    操作キー
４８７    ポインティングデバイス
４８８    表面カメラ用レンズ
４８９    外部接続端子ジャック
４９０    イヤホン端子
４９１    キーボード
４９２    外部メモリスロット
４９３    裏面カメラ
４９４    ライト
【図１】
2010062536.tif 000003
【図２】
2010062536.tif 000004
【図３】
2010062536.tif 000005
【図４】
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【図５】
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【図６】
2010062536.tif 000008
【図７】
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【図８】
2010062536.tif 000010
【図９】
2010062536.tif 000011
【図１０】
2010062536.tif 000012
【図１１】
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【図１２】
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【図１３】
2010062536.tif 000015
【図１４】
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【図１５】
2010062536.tif 000017
【図１６】
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【図１７】
2010062536.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図２８】
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