(57)【要約】【課題】高速な入力信号に対して出力波形のデューティ劣化や信号伝達の遅延を招いてしまう恐れがあった。【解決手段】６４本の入力信号Ｐ０〜Ｐ６３から８本の信号Ｑ０〜Ｑ７を選択する第１の８：１ＭＵＸ（マルチプレクサ）１０と、８本の信号Ｑ０〜Ｑ７から最終的に１本の信号Ｒを選択する第２の８：１ＭＵＸ２０と、６ビットデジタル値Ｄ５〜Ｄ０のうちの２ビットＤ５，Ｄ４をデコードしてデコード出力信号Ａ，Ｂ，Ｃ，Ｄを供給する第１のデコーダ４０と、他の２ビットＤ１，Ｄ０をデコードしてデコード出力信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を供給する第２のデコーダ４５とを設ける。第１の８：１ＭＵＸ１０はデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、第２の８：１ＭＵＸ２０はデコード出力信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とデコードされない信号Ｄ３との組み合わせ論理に従ってそれぞれ動作する。【選択図】図１
2010062744.tif 000002
【特許請求の範囲】
【請求項１】
複数本の入力信号から１本を選択して出力するセレクタ回路であって、
複数ビットデジタル値の入力端子と、
各々前記複数ビットデジタル値のうち２ビットずつデコードする複数のデコーダと、
互いに縦続接続された複数のマルチプレクサとを備え、
前記複数のマルチプレクサは、各々前記複数のデコーダのうちの対応するデコーダで４通りにデコードされた信号とデコードされない残りのビットのデジタル信号との組み合わせ論理に従って動作し、前記複数本の入力信号から１本を選択して出力することを特徴とするセレクタ回路。
【請求項２】
請求項１記載のセレクタ回路において、
前記複数のマルチプレクサは、各々出力インバータ段を有する２段構成であることを特徴とするセレクタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数ビットデジタル値に応じて複数本の入力信号から１本を選択して出力するセレクタ回路に関するものである。
【背景技術】
【０００２】
複数の単位回路と、該複数の単位回路の各々の出力を入力とするＮＡＮＤゲートとを備えたセレクタ回路であって、各単位回路は、各々対応する入力信号を受け取るように並列接続された２つのパストランジスタ回路と、両パストランジスタ回路の共通出力線をプルアップする回路とを有するものが知られている（特許文献１参照）。
【特許文献１】特開２００６−１５７２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した従来技術は、出力にインバータではなくＮＡＮＤゲートを使用するため、高速な入力信号に対するセレクタ回路としては、出力波形のデューティ劣化や信号伝達の遅延を招いてしまう恐れがあった。
【０００４】
本発明は、配線面積の増大を招くことなく、出力デューティの劣化や信号伝達の遅延を抑制するセレクタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するため、本発明のセレクタ回路は、複数ビットデジタル値の入力端子と、各々前記複数ビットデジタル値のうち２ビットずつデコードする複数のデコーダと、互いに縦続接続された複数のマルチプレクサとを備え、前記複数のマルチプレクサは、各々前記複数のデコーダのうちの対応するデコーダで４通りにデコードされた信号とデコードされない残りのビットのデジタル信号との組み合わせ論理に従って動作し、複数本の入力信号から１本を選択して出力することとしたものである。複数のマルチプレクサは、各々出力インバータ段を有する２段構成とするのがよい。
【発明の効果】
【０００６】
本発明によれば、配線面積の増大を招くことなく、出力デューティの劣化や信号伝達の遅延を抑制するセレクタ回路を実現できる。
【発明を実施するための最良の形態】
【０００７】
以下に、添付図面を参照して、本発明に係るセレクタ回路の好適な実施形態を詳細に説明する。
【０００８】
図１は、本発明に係るセレクタ回路の全体構成例を示している。図１のセレクタ回路は、６４本の入力信号Ｐ０〜Ｐ６３から最終的に１本の信号Ｒを選択して出力する回路であって、６４本の入力信号Ｐ０〜Ｐ６３から８本の信号Ｑ０〜Ｑ７を選択する第１の８：１ＭＵＸ（マルチプレクサ）１０と、８本の信号Ｑ０〜Ｑ７から１本の信号Ｒを選択する第２の８：１ＭＵＸ２０と、Ｄ５を最上位ビットとする６ビットデジタル値（６ビット入力デジタル信号）Ｄ５〜Ｄ０の入力端子３０と、６ビットデジタル値Ｄ５〜Ｄ０のうちの２ビットＤ５，Ｄ４をデコードして４通りのデコード出力信号Ａ，Ｂ，Ｃ，Ｄを供給する第１のデコーダ４０と、６ビットデジタル値Ｄ５〜Ｄ０のうちの他の２ビットＤ１，Ｄ０をデコードして４通りのデコード出力信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を供給する第２のデコーダ４５とを備える。
【０００９】
第１のデコーダ４０は、Ｄ５＝０かつＤ４＝０のときＡ＝１、Ｂ＝０、Ｃ＝０かつＤ＝０とし、Ｄ５＝０かつＤ４＝１のときＡ＝０、Ｂ＝１、Ｃ＝０かつＤ＝０とし、Ｄ５＝１かつＤ４＝０のときＡ＝０、Ｂ＝０、Ｃ＝１かつＤ＝０とし、Ｄ５＝１かつＤ４＝１のときＡ＝０、Ｂ＝０、Ｃ＝０かつＤ＝１とするものとする。また、第２のデコーダ４５は、Ｄ１＝０かつＤ０＝０のときＳ０＝１、Ｓ１＝０、Ｓ２＝０かつＳ３＝０とし、Ｄ１＝０かつＤ０＝１のときＳ０＝０、Ｓ１＝１、Ｓ２＝０かつＳ３＝０とし、Ｄ１＝１かつＤ０＝０のときＳ０＝０、Ｓ１＝０、Ｓ２＝１かつＳ３＝０とし、Ｄ１＝１かつＤ０＝１のときＳ０＝０、Ｓ１＝０、Ｓ２＝０かつＳ３＝１とするものとする。
【００１０】
第１の８：１ＭＵＸ１０は第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って動作し、第２の８：１ＭＵＸ２０は第２のデコーダ４５のデコード出力信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とデコードされない信号Ｄ３との組み合わせ論理に従って動作するようになっている。
【００１１】
図２〜図９は、図１中の第１の８：１ＭＵＸ１０を構成する８個の８：１セレクタ１１〜１８の各々の内部構成例を示している。
【００１２】
図２の８：１セレクタ１１は、４個の組み合わせ論理回路１０１〜１０４と、出力段のインバータ２０１とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ８，Ｐ１２，Ｐ２４，Ｐ２８，Ｐ４０，Ｐ４４，Ｐ５６，Ｐ６０のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ０として選択する。１つの組み合わせ論理回路１０１は、第１及び第２のＮＡＮＤゲート１，２と、第１及び第２のＰチャネルＭＯＳトランジスタ３，６と、第１及び第２のインバータ４，７と、第１及び第２のＮチャネルＭＯＳトランジスタ５，８とで構成される。他の３個の組み合わせ論理回路１０２〜１０４もそれぞれ同様の内部構成を持つ。
【００１３】
図３の８：１セレクタ１２は、４個の組み合わせ論理回路１０５〜１０８と、出力段のインバータ２０２とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ９，Ｐ１３，Ｐ２５，Ｐ２９，Ｐ４１，Ｐ４５，Ｐ５７，Ｐ６１のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ１として選択する。４個の組み合わせ論理回路１０５〜１０８の各々の内部構成は、図２の場合と同様である。
【００１４】
図４の８：１セレクタ１３は、４個の組み合わせ論理回路１０９〜１１２と、出力段のインバータ２０３とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ１０，Ｐ１４，Ｐ２６，Ｐ３０，Ｐ４２，Ｐ４６，Ｐ５８，Ｐ６２のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ２として選択する。４個の組み合わせ論理回路１０９〜１１２の各々の内部構成は、図２の場合と同様である。
【００１５】
図５の８：１セレクタ１４は、４個の組み合わせ論理回路１１３〜１１６と、出力段のインバータ２０４とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ１１，Ｐ１５，Ｐ２７，Ｐ３１，Ｐ４３，Ｐ４７，Ｐ５９，Ｐ６３のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ３として選択する。４個の組み合わせ論理回路１１３〜１１６の各々の内部構成は、図２の場合と同様である。
【００１６】
図６の８：１セレクタ１５は、４個の組み合わせ論理回路１１７〜１２０と、出力段のインバータ２０５とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ０，Ｐ４，Ｐ１６，Ｐ２０，Ｐ３２，Ｐ３６，Ｐ４８，Ｐ５２のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ４として選択する。４個の組み合わせ論理回路１１７〜１２０の各々の内部構成は、図２の場合と同様である。
【００１７】
図７の８：１セレクタ１６は、４個の組み合わせ論理回路１２１〜１２４と、出力段のインバータ２０６とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ１，Ｐ５，Ｐ１７，Ｐ２１，Ｐ３３，Ｐ３７，Ｐ４９，Ｐ５３のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ５として選択する。４個の組み合わせ論理回路１２１〜１２４の各々の内部構成は、図２の場合と同様である。
【００１８】
図８の８：１セレクタ１７は、４個の組み合わせ論理回路１２５〜１２８と、出力段のインバータ２０７とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ２，Ｐ６，Ｐ１８，Ｐ２２，Ｐ３４，Ｐ３８，Ｐ５０，Ｐ５４のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ６として選択する。４個の組み合わせ論理回路１２５〜１２８の各々の内部構成は、図２の場合と同様である。
【００１９】
図９の８：１セレクタ１８は、４個の組み合わせ論理回路１２９〜１３２と、出力段のインバータ２０８とを備え、第１のデコーダ４０のデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、８本の入力信号Ｐ３，Ｐ７，Ｐ１９，Ｐ２３，Ｐ３５，Ｐ３９，Ｐ５１，Ｐ５５のうちのいずれか１本の信号を反転した信号を第２の８：１ＭＵＸ２０への１本の信号Ｑ７として選択する。４個の組み合わせ論理回路１２９〜１３２の各々の内部構成は、図２の場合と同様である。
【００２０】
図１０は、図１中の第２の８：１ＭＵＸ２０の内部構成例を示している。図１０に示した第２の８：１ＭＵＸ２０は、４個の組み合わせ論理回路３０１〜３０４と、出力段のインバータ４０１とを備え、第２のデコーダ４５のデコード出力信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とデコードされない信号Ｄ３との組み合わせ論理に従って、８本の入力信号Ｑ０〜Ｑ７のうちのいずれか１本の信号を反転した信号を１本の信号Ｒとして選択する。４個の組み合わせ論理回路３０１〜３０４の各々の内部構成は、図２の場合と同様である。
【００２１】
図１１は、図１のセレクタ回路の真理値表の一部を示している。図１１によれば、例えばＤ５＝Ｄ４＝Ｄ３＝Ｄ２＝Ｄ１＝Ｄ０＝０の場合には、Ｒ＝Ｐ０となる。
【００２２】
この場合の回路動作を詳細に説明する。まず、第１のデコーダ４０によりＡ＝１、Ｂ＝０、Ｃ＝０かつＤ＝０となる。また、第２のデコーダ４５によりＳ０＝１、Ｓ１＝０、Ｓ２＝０かつＳ３＝０となる。
【００２３】
Ａ＝１かつＤ２＝０であることから、図２の８：１セレクタ１１では、組み合わせ論理回路１０１にて第１のＮＡＮＤゲート１の出力が“１”、第２のＮＡＮＤゲート２の出力が“０”となり、第１のＰチャネルＭＯＳトランジスタ３と第１のＮチャネルＭＯＳトランジスタ５とで構成された第１のパストランジスタ回路が非導通状態となり、第２のＰチャネルＭＯＳトランジスタ６と第２のＮチャネルＭＯＳトランジスタ８とで構成された第２のパストランジスタ回路が導通状態となる。一方、他の組み合わせ論理回路１０２〜１０４の各々の２つのパストランジスタ回路は非導通状態を保持する。したがって、１本の信号Ｐ８が組み合わせ論理回路１０１により選択されて信号増幅のためのインバータ２０１へ伝達され、この信号Ｐ８を反転した信号が第２の８：１ＭＵＸ２０への１本の信号Ｑ０となる。
【００２４】
同様に、Ａ＝１かつＤ２＝０であることから、図３の８：１セレクタ１２では信号Ｐ９の反転信号が信号Ｑ１とされ、図４の８：１セレクタ１３では信号Ｐ１０の反転信号が信号Ｑ２とされ、図５の８：１セレクタ１４では信号Ｐ１１の反転信号が信号Ｑ３とされ、図６の８：１セレクタ１５では信号Ｐ０の反転信号が信号Ｑ４とされ、図７の８：１セレクタ１６では信号Ｐ１の反転信号が信号Ｑ５とされ、図８の８：１セレクタ１７では信号Ｐ２の反転信号が信号Ｑ６とされ、図９の８：１セレクタ１８では信号Ｐ３の反転信号が信号Ｑ７とされる。
【００２５】
一方、Ｓ０＝１かつＤ３＝０であることから、図１０に示した第２の８：１ＭＵＸ２０では、８本の信号Ｑ０〜Ｑ７のうちの１本の信号Ｑ４、すなわち信号Ｐ０の反転信号が組み合わせ論理回路３０１により選択されて信号増幅のためのインバータ４０１へ伝達され、この信号Ｑ４を反転した信号が最終の信号Ｒとなる。つまり、Ｒ＝Ｐ０となるのである。
【００２６】
以上のとおり、図１のセレクタ回路によれば、６４本の入力信号Ｐ０〜Ｐ６３の中から６ビットデジタル値Ｄ５〜Ｄ０に応じた１本の信号Ｒを選択して出力することができる。しかも、６ビットデジタル値を第１及び第２のデコーダ４０，４５で２ビットずつデコードした各々４本のデコード出力信号と、デコードされない２ビットの入力デジタル信号のうちの各々１本の信号との組み合わせ論理で第１及び第２の８：１ＭＵＸ１０，２０におけるセレクタ切り替えを制御しているので、デコーダ４０，４５からＭＵＸ１０，２０への配線数が１０本に抑えられる。
【００２７】
同様の機能を持つセレクタ回路を３個の２ビットデコーダと３個の４：１ＭＵＸとで構成する場合にはデコーダとＭＵＸとの間に１２本の配線が、同様の機能を持つセレクタ回路を１個の６ビットデコーダと１個の６４：１ＭＵＸとで構成する場合にはデコーダとＭＵＸとの間に６４本の配線が、同様の機能を持つセレクタ回路を２個の３ビットデコーダと２個の８：１ＭＵＸとで構成する場合にはデコーダとＭＵＸとの間に１６本の配線がそれぞれ必要であることを考慮すると、図１のセレクタ回路によれば、デコーダとＭＵＸとの間の配線面積を削減することができる。
【００２８】
また、図１のセレクタ回路では、最小の偶数回である２回の反転すなわち、入力信号の極性の正転で出力を得ることができるので、高速な入力信号の場合でも、出力デューティの劣化や信号伝達の遅延を抑制することができる。
【産業上の利用可能性】
【００２９】
以上のように、本発明に係るセレクタ回路は、配線面積の増大を招くことなく、出力デューティの劣化や信号伝達の遅延を抑制することが必要なセレクタ回路に有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明に係るセレクタ回路の全体構成例を示すブロック図である。
【図２】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの１つの内部構成例を示す回路図である。
【図３】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの他の１つの内部構成例を示す回路図である。
【図４】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの更に他の１つの内部構成例を示す回路図である。
【図５】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの更に他の１つの内部構成例を示す回路図である。
【図６】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの更に他の１つの内部構成例を示す回路図である。
【図７】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの更に他の１つの内部構成例を示す回路図である。
【図８】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの更に他の１つの内部構成例を示す回路図である。
【図９】図１中の第１の８：１ＭＵＸを構成する８個の８：１セレクタのうちの更に他の１つの内部構成例を示す回路図である。
【図１０】図１中の第２の８：１ＭＵＸの内部構成例を示す回路図である。
【図１１】図１のセレクタ回路の真理値表の一部を示す図である。
【符号の説明】
【００３１】
１，２  ＮＡＮＤゲート
３，６  ＰチャネルＭＯＳトランジスタ
４，７  インバータ
５，８  ＮチャネルＭＯＳトランジスタ
１０  第１の８：１ＭＵＸ（マルチプレクサ）
１１〜１８  ８：１セレクタ
２０  第２の８：１ＭＵＸ（マルチプレクサ）
３０  ６ビットデジタル値の入力端子
４０  第１のデコーダ
４５  第２のデコーダ
１０１〜１３２  組み合わせ論理回路
２０１〜２０８  インバータ
３０１〜３０４  組み合わせ論理回路
４０１  インバータ
Ａ，Ｂ，Ｃ，Ｄ  第１のデコーダのデコード出力信号
Ｄ５〜Ｄ０  ６ビット入力デジタル信号
Ｄ３  デコードされない信号
Ｄ２  デコードされない信号
Ｐ０〜Ｐ６３  ６４本の入力信号
Ｑ０〜Ｑ７  選択された８本の信号
Ｒ  最終的に選択された１本の信号
Ｓ０，Ｓ１，Ｓ２，Ｓ３  第２のデコーダのデコード出力信号
【図１】
2010062744.tif 000003
【図２】
2010062744.tif 000004
【図３】
2010062744.tif 000005
【図４】
2010062744.tif 000006
【図５】
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【図６】
2010062744.tif 000008
【図７】
2010062744.tif 000009
【図８】
2010062744.tif 000010
【図９】
2010062744.tif 000011
【図１０】
2010062744.tif 000012
【図１１】
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