(57)【要約】【課題】量産プロセスに親和性のある微細化および低消費電力が可能な不揮発性記憶素子構造とその製造方法を提供することを目的とする。【解決手段】基板上に形成された第１の電極２と、第１の電極２上に形成された層間絶縁膜３と、層間絶縁膜３を貫通するように形成されたコンタクトホール６と、コンタクトホール６の少なくとも底部に形成されかつ第１の電極２と接続された抵抗変化膜４と、抵抗変化膜４に隣接して形成されかつコンタクトホール６の内部に充填された第２の電極５とを備え、第１の電極２と第２の電極５とに挟まれた抵抗変化膜４が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶部を構成し、前記抵抗値の変化により情報を記憶または読み出しを行う。【選択図】図１
2010027753.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の電極と、
前記第１の電極上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するように形成された開口部と、
前記開口部の少なくとも底部に形成されかつ前記第１の電極と接続された抵抗変化膜と、
前記抵抗変化膜に隣接して形成されかつ前記開口部の内部に充填された第２の電極とを備え、
前記第１の電極と前記第２の電極とに挟まれた前記抵抗変化膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶部を構成し、前記抵抗値の変化により情報を記憶または読み出しを行うことを特徴とする不揮発性記憶素子。
【請求項２】
前記抵抗変化膜は、前記開口部の底部に加えて前記開口部の側壁部にも形成されていることを特徴とする請求項1記載の不揮発性記憶素子。
【請求項３】
前記第１の電極は、ストライプ形状を有する第１の配線に電気的に接続され、前記第２の電極は、前記層間絶縁膜上において前記第１の配線と交差する方向に形成されているストライプ形状を有する第２の配線に電気的に接続されていることを特徴とする請求項１または２に記載の不揮発性記憶素子。
【請求項４】
前記第２の配線は、前記層間絶縁膜中に埋め込んで形成されていることを特徴とする請求項３に記載の不揮発性記憶素子。
【請求項５】
前記第２の電極と前記第２の配線との間に形成され、前記開口部の少なくとも上面に整流特性を有するダイオードが形成されていることを特徴とする請求項３に記載の不揮発性記憶素子。
【請求項６】
前記抵抗変化膜と前記第１の電極との間に形成され、前記開口部の少なくとも底面に整流特性を有するダイオードが形成されていることを特徴とする請求項１、２、３、４のいずれかに記載の不揮発性記憶素子。
【請求項７】
基板上に第１の配線を形成する工程（ａ）と、
前記第１の配線を覆う層間絶縁膜を形成する工程（ｂ）と、
前記第１の配線上に前記層間絶縁膜を貫通する開口部を形成する工程（ｃ）と、
前記工程（ｃ）にて形成された前記開口部内の少なくとも底部に抵抗変化膜を形成する工程（ｄ）と、
前記工程（ｄ）にて前記開口部内に形成された抵抗変化膜と接するように前記開口部内に埋め込まれた第２の電極を形成する工程（ｅ）と、
前記工程（ｅ）の後、前記第２の電極上に第２の配線を形成する工程（ｆ）と、
を有する不揮発性記憶素子の製造方法。
【請求項８】
前記工程（ｄ）は前記抵抗変化膜を前記開口部の底面に加えて少なくとも側壁に形成した後、前記工程（ｅ）の前に、前記抵抗変化膜の少なくとも側壁を酸化する工程（ｅ２）を有する請求項７に記載の不揮発性記憶素子の製造方法。
【請求項９】
基板上に第１の配線を形成する工程（ａ）と、
前記第１の配線を覆う層間絶縁膜を形成する工程（ｂ）と、
前記第１の配線上に前記層間絶縁膜を貫通する開口部を形成する工程（ｃ）と、
前記層間絶縁膜に第２の配線を形成するための、前記開口部を含むトレンチを形成する工程（ｇ）と、
前記工程（ｃ）（ｇ）にて形成された前記開口部および前記トレンチを有する層間絶縁膜の全面、および前記開口部の少なくとも底面に抵抗変化膜を形成した後、前記抵抗変化膜と接するように前記開口部内に埋め込まれた、第２の電極および前記トレンチ内に埋め込まれた前記第２の配線を形成する工程（ｈ）と、
前記層間絶縁膜上の前記抵抗変化膜および前記第２の配線材料層を除去する工程（ｉ）と、を有する不揮発性記憶素子の製造方法。
【請求項１０】
前記抵抗変化膜と前記第１の配線との間、もしくは前記抵抗変化膜と前記第２の配線との間のいずれかに、整流特性を有するダイオード材料を形成する工程（ｊ）を更に有する請求項７から９のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項１１】
不揮発性記憶素子を備えたクロスポイント型のメモリアレイを有した不揮発性半導体記憶装置であって、
前記メモリアレイは、
互いに平行に形成された複数の配線からなる前記第１の配線と、
前記第１の配線の上方に前記基板の主面に平行な面内において互いに平行に、かつ前記複数の第１の配線に立体交差するように形成された前記第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して前記請求項１から請求項６のいずれかに記載の不揮発性記憶素子が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記クロスポイント型のメモリアレイを複数層備えて、多層構造とした請求項１１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力化、微細化に適した構造の不揮発性記憶素子およびその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化および長寿命化の要求が高まっている。
【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、電圧パルスの印加により安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ）の場合、メモリセルを単純な構造で構成することができるため、さらなる微細化、高速化および低消費電力化が期待されている。
【０００４】
このような提案の一つとして、２つの電極と、それらの電極に挟まれた抵抗変化層とを積層に構成し、その抵抗変化層の抵抗値が電圧パルスなどを印加することにより可逆的に変化するように構成された不揮発性記憶素子を含む不揮発性半導体記憶装置が開示されている（例えば、特許文献１参照）。安定に保持できる多値の抵抗値が、それぞれ区別して検出可能な程度に微細化することができ、低消費電力化を図ることができる。
【０００５】
図１７は、従来の不揮発性半導体記憶装置３００の構成を示す断面図である。図１７に示すように、不揮発性記憶素子３１０は、下部電極３０１と上部電極３０２との間に抵抗変化層３０３が挟まれた抵抗変化素子の構成である。不揮発性記憶素子３１０はドット状に形成されており、不揮発性記憶素子３１０の下部電極３０１はトランジスタ３１５のソース電極３１２にプラグ電極層３１６を介して接続され、不揮発性記憶素子３１０の上部電極３０２はプラグ電極層３１７を介して配線３１８に接続されている素子構造である。この抵抗変化層３０３に電圧パルスを印加することにより抵抗値が可逆的に変化し、不揮発性記憶素子３１０にデータが記憶される。
【０００６】
また、特許文献２には、所定方向に平行して伸張するように複数の第１の配線（ワード線）が設けられ、この第１の配線と交差する所定方向に伸張するように複数の第２の配線（ビット線）が設けられ、第１の配線と第２の配線の交差する位置に、上記第１の配線と第２の配線とで挟まれるように形成された可変抵抗素子が開示されている。このように、クロスポイント構造にすることでセルを微細化することができ、大容量の不揮発性記憶素子を実現することができる。
【０００７】
また、特許文献３には、第１電極材料、可変抵抗体、第２電極材料を順次製膜した後、エッチングを行うことで、これらの第１電極材料と可変抵抗体と第２電極材料からなる可変抵抗素子を形成するプロセスが開示されている。この後、層間絶縁膜を形成し、この層間絶縁膜にコンタクトホール開口部を形成するが、可変抵抗体材料を成膜した以降の工程のどこかに、可変抵抗体に対する還元処理を施すことにより、抵抗変化膜を所定の抵抗値へ合わせこむことができるとされている。
【特許文献１】米国特許第６，８５９，３８２号明細書
【特許文献２】特開２００６−２０３０９８号公報
【特許文献３】特開２００６−３４４８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記で説明した従来の技術においては、抵抗変化素子などの記憶素子の形成や加工が難しくて微細化が十分でない。具体的には、抵抗変化素子は、下部電極、抵抗変化層、上部電極の３層からなり、これを隣接セルと分離して形成するためにはドット型の孤立パターンで形成するのが一般的である。この場合に、リソグラフィー工程において、レジストは他から孤立したドットパターンの面積のみで密着性を確保する必要があり、隣接セルとの共用できるラインパターンに比べて微細化できないという原理的な課題があった。また、抵抗変化素子から電位を引き出すために、上下電極にそれぞれコンタクトを配する必要があり、コンタクト径以下に微細化することはできない。また、下部電極からの引き出しコンタクト、抵抗変化素子、上部電極からの引き出しコンタクトの合計３枚のマスクを追加する必要があり、製造プロセスが複雑になる上、マスク枚数の増加によるコストが増加する問題がある。
【０００９】
また、実際に抵抗変化をおこす抵抗変化膜の製造方法については、抵抗変化膜の材料は金属酸化物を用いることが一般的であり、金属酸化物の酸素量（組成比）を変えることで抵抗値を可変することができる。しかしながら、抵抗変化層は熱や酸化、還元、プラズマ工程等で組成が変化しやすく、製造工程中に意図せずして組成が変化することが考えられる。多層クロスポイントメモリセルを形成する場合、上層のメモリセルと下層のメモリセルではプロセスや熱履歴が異なるため、上下層で抵抗値ばらつきが生じ動作不良セルが発生する。特に従来の不揮発性記憶素子の構成では、抵抗変化膜外周部が露出した状態で絶縁膜を形成する構造となっているため、絶縁膜の形成時には抵抗変化膜が酸化雰囲気中にさらされることになり、この結果、抵抗変化膜の組成や抵抗が変動し、抵抗変化膜形成時の膜質変動や特性ばらつきが生じる可能性が大きい。
【００１０】
本発明は上記課題に鑑み、量産プロセスに親和性のある微細化および低消費電力が可能な不揮発性記憶素子構造とその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の構造は、基板上に形成された第１の電極と、前記第１の電極上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するように形成された開口部と、前記開口部の少なくとも底部に形成されかつ前記第１の電極と接続された抵抗変化膜と、前記抵抗変化膜に隣接して形成されかつ前記開口部の内部に充填された第２の電極とを備え、前記第１の電極と前記第２の電極とに挟まれた前記抵抗変化膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶部を構成し、前記抵抗値の変化により情報を記憶または読み出しを行うことを特徴とする。好ましくは、前記抵抗変化膜は、前記開口内の底部に加えて前記開口内の側壁部にも形成されており、前記底部に形成された抵抗変化膜の膜厚が前記側壁部に形成された抵抗変化膜の膜厚より厚く形成されたほうがよい。微細な絶縁膜の開口部（例えばコンタクトホール）内に薄膜を埋め込んだ場合、一般的にスパッタ等で形成した膜厚はコンタクトホールの底部より側壁の方が薄く形成される。薄く形成された側壁の抵抗変化膜は底部より高抵抗となる。従って、電流経路は底部の抵抗変化膜と、抵抗変化膜上に埋め込まれた第２の電極との接触面が支配的になり、実効的な面積はコンタクトホールの面積よりもさらに小さくできる。
【００１２】
さらに好ましくは、前記抵抗変化膜は、前記開口（コンタクトホール）内の底部と側壁部に形成されており、少なくとも前記コンタクトホール側壁部の抵抗変化膜を、前記抵抗変化膜が導電性を有する範囲で酸化する処理を行った後、前記第２の電極を形成するほうがよい。前記抵抗変化膜を酸化することで、コンタクトホール側壁部の前記抵抗変化膜の抵抗が相対的に高くなるため、電流経路は底部が優先的になり、実効的な面積はより小さくできる。
【００１３】
このコンタクトホール底部に作りこまれた微細部に電気的パルスを印加することにより抵抗値が可逆的に変化し、不揮発性記憶素子としてデータが記憶される。このような構造にすることにより、抵抗変化素子の抵抗変化層に流れる電流の実効的な面積をコンタクトホールの面積よりも小さくすることができ、ドット形状に比べてセルサイズが小さくすることができるため、高集積化が期待できる。また、サイズを小さくすることにより、抵抗変化素子の抵抗値を高くすることができるため、実際必要なメモリセルの動作電流を低減することができるので不揮発性半導体記憶装置の低消費電力化が実現できる。
【００１４】
また、前記第１の電極は、ストライプ形状を有する第１の配線に電気的に接続され、前記第２の電極は、層間絶縁膜上において第１の配線と交差する方向に形成されているストライプ形状を有する第２の配線に電気的に接続されている構成としてもよい。このような構成とすることにより、メモリセルがマトリクス状に形成されたメモリアレイの構成が容易になり、低消費電力で高集積のメモリシステムを半導体チップの一部に構築することができる。さらに、前記第２の配線は、層間絶縁膜中に埋め込んで形成されていてもよい。
【００１５】
また、抵抗変化素子と第１の配線電極との間、もしくは抵抗変化素子と第２の配線電極との間に整流特性を有するダイオード素子を形成してもよい。この構成により、クロスポイント構造におけるいわゆる読み出し、書き込み時の隣接セルへの電流の回りこみによる隣接セルへの誤書き込みを防止することができる。
【００１６】
また、上記目的を達成するために本発明の不揮発性記憶素子の製造方法は、基板上に第１の配線を形成する工程（ａ）と、前記第１の配線を覆う層間絶縁膜を形成する工程（ｂ）と、前記第１の配線上に前記層間絶縁膜を貫通する開口部を形成する工程（ｃ）と、前記工程（ｃ）にて形成された前記開口部を有する前記層間絶縁膜の全面、もしくは前記開口部の少なくとも底面に抵抗変化膜を形成する工程（ｄ）と、前記工程（ｄ）にて前記開口部に形成された抵抗変化膜と接するように前記開口部内に埋め込まれた第２の電極を形成する工程（ｅ）と、前記工程（ｅ）の後、前記第２の電極上に第２の配線を形成する工程（ｆ）と、を有する。
【００１７】
また、前記工程（ｄ）において抵抗変化膜を底面に加えて少なくとも側壁にも形成した後、前記工程（ｅ）の前に、前記抵抗変化膜の少なくとも側壁の表面を酸化する工程（ｅ２）を有してもよい。
【００１８】
また、本発明の不揮発性記憶素子の製造方法は、基板上に第１の配線を形成する工程（ａ）と、前記第１の配線を覆う層間絶縁膜を形成する工程（ｂ）と、前記第１の配線上に前記層間絶縁膜を貫通するコンタクトホールを形成する工程（ｃ）と、前記層間絶縁膜に第２の配線を形成するためのトレンチを形成する工程（ｇ）と、前記工程（ｃ）（ｇ）にて形成された前記コンタクトホールおよび前記トレンチを有する層間絶縁膜の全面もしくは、前記コンタクトホールの少なくとも底面に抵抗変化膜を形成した後、前記抵抗変化膜と接するように前記開口部内に埋め込まれた、第２の電極および前記トレンチ内に埋め込まれた前記第２の配線を形成する工程（ｈ）と、前記層間絶縁膜上の前記抵抗変化膜および前記第２の配線材料層を除去する工程（ｉ）と、を有する。
【００１９】
この構成により、開口部の底部に抵抗変化素子を形成するため、実際の動作箇所となるコンタクトホール底部に形成された抵抗変化膜を加工するプロセスや、フォトリソグラフィー等のレジスト工程、もしくは絶縁膜を抵抗変化膜と接しての形成等、周辺雰囲気にさらされない構造であるため、当初形成した膜質が変質することなく非常に安定して、且つ形状ばらつき抑制して形成することが可能である。
【００２０】
この製造方法の場合も抵抗変化素子と第１の電極との間、もしくは抵抗変化素子と第２の電極との間に整流特性を有するダイオード材料を形成してもよい。この構成により、クロスポイント構造におけるいわゆる読み出し、書き込み時の隣接セルへの電流の回りこみによる隣接セルへの誤書き込みを防止することができる。
【００２１】
さらに、本発明の不揮発性半導体記憶装置は、上記した不揮発性記憶素子を備えたクロスポイント型のメモリアレイを有した不揮発性半導体記憶装置であって、メモリアレイは、互いに平行に形成された複数の配線からなる第１の配線と、第１の配線の上方に基板の主面に平行な面内において互いに平行に、かつ複数の第１の配線に立体交差するように形成された第２の配線と、複数の第１の配線と複数の第２の配線との立体交差点に対応して上記した不揮発性記憶素子が設けられたメモリセルとを有していることを特徴とする。
【００２２】
この際、上記したクロスポイント型のメモリアレイを複数層備えて、多層構造としてもよい。
【発明の効果】
【００２３】
本発明の不揮発性記憶素子は、配線間に形成されたコンタクトホールの底部および側壁に抵抗変化膜を形成した後、コンタクトホール内に抵抗変化膜と接して電極を埋め込むことにより、下部配線とコンタクトホール内に埋め込まれた電極間で抵抗変化素子を作りこむことが可能である。このように抵抗変化層に流れる電流の実効的な面積をコンタクトホールの面積よりも小さくすることができるため、抵抗変化素子の抵抗値を高くすることができる。したがって、動作電流を低減することができるので不揮発性半導体記憶装置の低消費電力化が実現できるとともに、配線抵抗やスイッチング素子のＯＮ抵抗による電圧ドロップが生じても抵抗変化素子の抵抗値が高いので、メモリー動作の誤動作を防止することもできる。
【００２４】
また、本発明の不揮発性記憶素子は、開口部の底部に抵抗変化素子を形成するため、実際の動作箇所となるコンタクトホール底部に形成された抵抗変化膜を加工するプロセスや、フォトリソグラフィー等のレジスト工程、もしくは絶縁膜を抵抗変化膜と接しての形成等、周辺雰囲気にさらされない構造であるため、当初形成した膜質が変質することなく非常に安定して、且つ形状ばらつきを抑制して形成することが可能である。
【００２５】
抵抗変化素子と第１の電極との間、もしくは抵抗変化素子と第２の配線との間に整流特性を有するダイオード材料を形成してもよい。この構成により、クロスポイント構造におけるいわゆる読み出し、書き込み時の隣接セルへの電流の回りこみを防止することができる。
【００２６】
また、本発明の不揮発性記憶素子を用いて半導体装置を構成すれば、メモリセルがマトリクス状に形成されたメモリアレイの構成が容易になり、低消費電力で高集積のメモリシステムを半導体チップの一部に構築することができる。
【００２７】
また、本発明の不揮発性記憶素子を製造するプロセスは、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程や配線形成工程等との親和性を図ることができる上、可変抵抗素子を劣化させることなく形成できるため、製造方法が容易であり、高集積化と高速化が可能な生産性の高い不揮発性記憶素子とその製造方法を実現するものである。なお、本発明のクロスポイント型の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・低消費電力化・高速化が図れるという多大な効果を奏する。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態に係る不揮発性記憶素子とその製造方法について、図面を参照しながら説明する。なお、図面において同一符号が付いたものは、同一の構成要素を示しており、説明を省略する場合もある。
【００２９】
（第１の実施の形態）
図１に本発明の第１の実施の形態に係る不揮発性記憶素子単体の概略断面図を示す。本実施の形態の不揮発性記憶素子は、基板１上に配置された第１の電極２（厚さＣｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）が形成され、その第１の電極２上にバリア層を含む層間絶縁膜３（ＳｉＯ２およびＳｉＮおよびＳｉＣを主成分とする絶縁膜で膜厚２００ｎｍ）が形成されている。層間絶縁膜３を貫通してコンタクトホール６（直径１００ｎｍ）が形成されている。コンタクトホール６の底部および側壁に抵抗変化膜４（底部膜厚１０ｎｍのＴａＯx、酸素不足型のタンタル酸化物層）が形成されている。その抵抗変化膜４と接したコンタクトホール６の内部には、埋め込み第２電極５（Ｃｕ／ＴａＮ）が充填されている。なお、第１の電極２はＣｕ／ＴａＮの順で積層した２層構造で、抵抗変化膜４の下面側がＣｕである。また、第２の電極５はＣｕ／ＴａＮの積層構造であり、第２の抵抗変化膜側がＴａＮである。そしてそのコンタクトホール６上に第２の配線８（上からＣｕ／ＴａＮの２層構造）が設けられている。本実施の形態では抵抗変化膜と直接接する第１の電極２にはＣｕを、第２の電極５にはＴａＮを用いたが、第１の電極２、第２の電極５においてはそれぞれ別の電極材料、Ｔａ、Ｔａ化合物の他、例えば、ＰｔやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。
【００３０】
また、半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、あるいはＡｌＣｕなどのＡｌ系配線材料等でも構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
【００３１】
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図２（ａ）〜（ｄ）、図３（ａ）〜（ｃ）は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
【００３２】
まず、図２（ａ）に示すように基板１上に密着層ＴａＮ、主要部がＣｕ材料からなる第１の電極（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）２を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。この第１の電極２は第１の配線となる。第１の電極（Ｃｕ／ＴａＮ）２の形成には絶縁膜に配線を埋め込むためのトレンチ（溝）を形成した後に、ＴａＮはスパッタ法、Ｃｕはメッキ法を用いて成膜し、ＣＭＰ（化学的機械的研磨）技術によって埋め込むダマシン法を用いても良い（図示せず）。
【００３３】
次に、図２（ｂ）に示すように、バリア層（ＳｉＮまたはＳｉＣなど）を形成後、ＣＶＤ法等により層間絶縁膜（ＳｉＯ２）を堆積し、その後ＣＭＰ技術を用いて厚さ２００ｎｍの層間絶縁膜３として形成する。
【００３４】
次に、図２（ｃ）に示すように、ドライエッチング法により層間絶縁膜３を貫通して直径１００ｎｍのコンタクトホール６を第１の電極２に到達するまで掘り進める。
【００３５】
次に、図２（ｄ）に示すように、全面にスパッタ法でＴａＯX等の遷移金属の酸化膜材料からなる抵抗変化膜４を形成する。この際、少なくともコンタクトホール６底部にＴａＯxが堆積するように留意しなければいけない。
【００３６】
次に、図３（ａ）に示すように、第２の電極５のＣｕ／ＴａＮを形成する。ＴａＮはスパッタ法で１０ｎｍ程度形成し、Ｃｕはシード層とメッキ膜によりコンタクトホール６の内部がＣｕで充填される。
【００３７】
次に、図３（ｂ）に示すように、層間絶縁膜３上に堆積した第２電極５をＣＭＰ技術により研磨して、コンタクトホール６の内部にのみ埋め込み、第２電極５を残存させる。
【００３８】
最後に、図３（ｃ）に示すように、密着層ＴａＮ、主要部がＣｕ材料からなる第２の配線（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）８を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。第２の配線８は、コンタクトホール６を被覆して第１電極２からなる第１の配線と交差するように形成する。
【００３９】
なお、第２の配線（Ｃｕ／ＴａＮ）８も第１の電極２と同様に、層間絶縁膜３中に配線を埋め込むための溝を形成した後に、ＴａＮはスパッタ法、Ｃｕはメッキ法を用いて成膜し、ＣＭＰ技術によって埋め込むダマシン法を用いて形成することも可能である。本実施の形態ではＴａＯxの形成方法はＴａＯxをスパッタで形成したが、ＣＶＤで形成しても構わないし、ＴａをＣＶＤやスパッタ等で形成した後、酸素プラズマ処理や酸化等によりＴａＯxを形成しても構わない。
【００４０】
このような方法で形成することで、コンタクトホール６の内部に薄膜を埋め込んだ場合、抵抗変化膜は最表面約２ｎｍ程度に自然酸化膜（例えばＴａＯｘより酸化が進行したＴａ２Ｏ５に近い組成のタンタル酸化物層）を形成しやすいため、表面から膜厚方向へ酸化され、底部よりも薄く形成された側壁の抵抗変化膜は底部より高抵抗となる。従って、電流経路は底部の抵抗変化膜と、抵抗変化膜上に埋め込まれた第２の電極との接触面が支配的になり、実効的な面積が小さくできる。
【００４１】
なお、抵抗変化膜形成後に酸素プラズマや酸素雰囲気での熱処理のほかアッシング処理およびイオン注入等により、最表面を酸化して底部に効率よく電流パスを形成しても構わない。
【００４２】
また、コンタクトホール６の内部に形成する抵抗変化膜は底部に加えて側壁部にも形成した後、導電性を有する範囲で表面酸化処理や高酸素濃度層を形成してもよい。この場合も、電流経路は底部の抵抗変化膜と、抵抗変化膜上に埋め込まれた第２の電極との接触面が支配的になり、ホール内で側壁の膜厚を除いた面積が電極との接触面となり、より実効的な面積が小さくできる。
【００４３】
また、本発明においては、抵抗変化膜をコンタクト底部に形成することが重要であって、側壁には必ずしも抵抗変化膜を形成する必要はない。コンタクトホール内に抵抗変化膜をスパッタリングで形成した場合には、コンタクトホール内の側壁には抵抗変化膜は形成されにくく、コンタクトホールの底部のみに形成されることも有り得る。このような理由から、本発明においては、コンタクトホールの側壁のカバレッジは問わない。そのため、コンタクトホール６の径が小さくなった場合でも抵抗変化膜が形成しやすいという利点がある。安定な抵抗変化動作を得るためには、抵抗変化膜としてのＴａＯｘの酸素の組成制御が重要である。ＳｉＯ２酸化膜形成等の酸化雰囲気にさらされると、形成したＴａＯxがより酸化しＴａ２Ｏ５のような絶縁膜へと変質して抵抗変化動作をしない、もしくは不安定な動作となってしまう。このコントロールが非常に困難であるため、高温や長時間の酸化雰囲気にさらすことは避けなければならない。本実施の構造のように、コンタクトホール６の底部へ素子を形成し、上下を電極で挟み込むような構造とることで、抵抗変化膜が酸化性雰囲気にさらされることが少なく、安定な抵抗変化動作素子がえられる。
【００４４】
なお、本実施の形態では第２の電極５の密着層およびバリア層としてＴａＮを用いたが、ＴａＯx上にＣｕを直接形成しても構わない。そうすれば、微細化が進み、コンタクトホール内に複数膜種の埋め込み構造が困難な場合においても、本実施の形態であれば形成が可能となり、微細化によるメモリー数が増大できて有利である。
【００４５】
（第２の実施の形態）
図４に本発明の第２の実施の形態に係る不揮発性記憶素子単体の概略断面図を示す。本実施の形態の不揮発性記憶素子は、基板１上に配置された第１の電極２（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）が形成され、その第１の電極２上にバリア層を含む層間絶縁膜３（ＳｉＯ２、およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚４００nm）が形成されている。層間絶縁膜３を貫通してコンタクトホール６(直径１００ｎｍ)が形成されている。また、コンタクトホール６上に第２の配線電極領域となるトレンチ７が形成されている。コンタクトホール６の底部および側壁とトレンチ７の底部および側壁に抵抗変化膜４(底部膜厚１０ｎｍのＴａＯx)が形成されている。その抵抗変化膜４と接したコンタクトホール６の内部およびトレンチ７内部には、埋め込み第２電極５（Ｃｕ）が充填されている。本実施の形態では抵抗変化膜と直接接する第１の電極２および第２の電極５ともにＣｕを用いたが、第１の電極２、第２の電極５においてはそれぞれ別の電極材料、Ｔａ、Ｔａ化合物の他、例えば、ＰｔやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。また、第1の電極2としては半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、ＡｌＣｕなどのＡｌ系配線材料等を用いても構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
【００４６】
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図５（ａ）〜（ｄ）、図６（ａ）〜（ｂ）は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
【００４７】
まず、図５（ａ）に示すように基板１上に密着層ＴａＮ、主要部がＣｕ材料からなる第１の電極（厚さＣｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）２を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。この第１の電極２は第１の配線となる。第１の電極２は絶縁膜に配線を埋め込むためのトレンチ（溝）を形成した後に、ＴａＮはスパッタ法、Ｃｕはメッキ法を用いて成膜し、ＣＭＰ（化学的機械的研磨）技術によって埋め込むダマシン法を用いても良い（図示せず）。
【００４８】
次に、図５（ｂ）に示すように、バリア層（ＳｉＮまたはＳｉＣなど）を形成後、ＣＶＤ法等により層間絶縁膜（ＳｉＯ２）を堆積し、その後ＣＭＰ技術を用いて厚さ４００ｎｍの層間絶縁膜３として形成する。
【００４９】
次に、図５（ｃ）に示すように、ドライエッチング法により層間絶縁膜３を貫通して直径１００ｎｍのコンタクトホール６を第１の電極２に到達するまで掘り進める。その後、第２の配線領域となるトレンチ７を形成する。
【００５０】
次に、図５（ｄ）に示すように、全面にスパッタ法でＴａＯX等の遷移金属の酸化膜材料からなる抵抗変化膜４を形成する。この際、コンタクトホール６内全面および、トレンチ７内全面を被覆してＴａＯXが堆積するように留意する。
【００５１】
次に、図６（ａ）に示すように、第２の電極５となるＣｕを形成する。Ｃｕはシード層とメッキ膜を形成し、コンタクトホール６の内部がＣｕで充填され、順次トレンチ内にもCuが充填される。
【００５２】
次に、図６（ｂ）に示すように、層間絶縁膜３上に堆積した第２電極５をＣＭＰ技術により研磨して、コンタクトホール６とトレンチ７の内部にのみ埋め込み、第２電極５を残存させる。
【００５３】
本実施の形態により、コンタクトホールおよび配線の形成において、Ｃｕを同時に形成する方法が可能である。
【００５４】
なお、第1の実施の形態と同様に電極のバリア層および密着層としてＴａＮを形成しても構わないが、本実施例の場合はＴａＯｘ層がバリア層として機能する。
【００５５】
なお、抵抗変化膜形成後に酸素プラズマや酸素雰囲気での熱処理のほかアッシング処理およびイオン注入等により、最表面を酸化して底部に効率よく電流パスを形成しても構わない。
【００５６】
本実施の形態ではＴａＯXはスパッタで形成したが、ＣＶＤで形成しても構わないし、ＴａをＣＶＤやスパッタ等で形成した後、酸素プラズマ処理や酸化等によりＴａＯXを形成しても構わない。
【００５７】
また、抵抗変化膜は遷移金属酸化物を用いて、酸素含有量の異なる複数層にて構成し、さらにフォーミングレスで動作しやすい積層構造にて実現してもかまわない。
【００５８】
（第３の実施の形態）
本実施の形態は、第１の実施の形態に係る抵抗変化素子の第２の電極５上にＭＳＭダイオード素子９（ＴａＮ/ＳｉＮｘ/ＴａＮ、ここでＳｉＮｘは窒素不足型の窒化シリコンで、Ｓｉ３Ｎ４より窒素含有量が少なく半導体特性を有する窒化シリコン）を形成した構成である。
【００５９】
図７に本発明の第３の実施の形態に係る不揮発性記憶素子単体の概略断面図を示す。本実施の形態の不揮発性記憶素子は、基板１上に配置された第１の電極２（Ｃｕ／ＴａＮ）が形成され、その第１の電極２上にバリア層を含む層間絶縁膜３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚２００ｎｍ）が形成されている。層間絶縁膜３を貫通してコンタクトホール６（直径１００ｎｍ）が形成されている。コンタクトホール６の底部および側壁に抵抗変化膜４（底部膜厚１０ｎｍのＴａＯX））が形成されている。その抵抗変化膜４と接したコンタクトホール６の内部には、埋め込み第２電極５（Ｃｕ）が充填されている。そしてそのコンタクトホール６上部にＭＳＭダイオード素子９（ＴａＮ（９ｃ）／ＳｉＮｘ（９ｂ）／ＴａＮ（９ａ））が形成されている。ＭＳＭダイオード素子９は下部電極層９ａ(ＴａＮ)、半導体層９ｂ(ＳｉＮｘ、窒素不足型の窒化シリコン)、上部電極層９ｃ(ＴａＮ)からなり、上部電極層のＴａＮ（９ｃ）は第２の配線８（Ｃｕ／ＴａＮ）のバリア層(ＴａＮ)と共用が可能である。本実施の形態では抵抗変化膜と直接接する第１の電極２にはＣｕを、第２の電極５にはＴａＮを、ダイオード電極にはＴａＮを用いたが、それぞれの電極材料においてはそれぞれ別の電極材料ＴａやＴａ化合物の他、例えば、ＰｔやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。また、半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、あるいはＡｌＣｕなどのＡｌ系配線材料等でも構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
【００６０】
なお、本実施の形態では抵抗変化膜にＴａＯxを用いたが、抵抗変化膜は遷移金属酸化物を用いて、酸素含有量の異なる複数層にて構成し、これらの積層構造にて実現してもかまわない。
【００６１】
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
【００６２】
まず、図８（ａ）に示すように、基板１上に密着層ＴａＮ、主要部がＣｕ材料からなる第１の電極（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）２を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。この第１の電極２は第１の配線となる。第１の電極（Ｃｕ／ＴａＮ）２は絶縁膜に配線を埋め込むためのトレンチ（溝）を形成した後に、ＴａＮはスパッタ法、Ｃｕはメッキ法を用いて成膜し、ＣＭＰ（化学的機械的研磨）技術によって埋め込むダマシン法を用いると良い（図示せず）。
【００６３】
次に、図８（ｂ）に示すように、バリア層（ＳｉＮまたはＳｉＣなど）を形成後、ＣＶＤ法等により層間絶縁膜（ＳｉＯ２）を堆積し、その後ＣＭＰ技術を用いて厚さ２００ｎｍの層間絶縁膜３として形成する。
【００６４】
次に、図８（ｃ）に示すように、ドライエッチング法により層間絶縁膜３を貫通して直径１００ｎｍのコンタクトホール６を第１の電極２に到達するまで掘り進める。
【００６５】
次に、図８（ｄ）に示すように全面にスパッタ法でＴａＯX等の遷移金属の酸化膜材料からなる抵抗変化膜４を形成する。この際、少なくともコンタクトホール６底部にＴａＯXが堆積するように留意しなければいけない。
【００６６】
次に、図９（ａ）に示すように、第２の電極５のＣｕ／ＴａＮを形成する。ＴａＮはスパッタ法で２０ｎｍ程度形成し、Ｃｕはシード層とメッキ膜を形成し、コンタクトホール６の内部がＣｕで充填される。
【００６７】
次に、図９（ｂ）に示すように、層間絶縁膜３上に堆積した第２電極５および抵抗変化膜４をＣＭＰ技術により研磨して、コンタクトホール６の内部にのみ埋め込み、第２電極５を残存させる。
【００６８】
次に、図９（ｃ）に示すように、コンタクトホール６の上部に孤立パターンでダイオードの下部電極層９ａ（ＴａＮ＝２０ｎｍ）を形成する。
【００６９】
次に、図９（ｄ）に示すように、半導体層（ＳｉＮｘ＝１０ｎｍ）９ｂと、ダイオードの上部電極層９ｃと、第２のストライプ状の配線（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）８を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。第２の配線（Ｃｕ／ＴａＮ）８も第１の電極２と同様に、層間絶縁膜中（図示せず）に配線を埋め込むための溝を形成した後に、ＴａＮはスパッタ法、Ｃｕはメッキ法を用いて成膜し、ＣＭＰ技術によって埋め込むダマシン法を用いても良い。
【００７０】
このようにＭＳＭダイオード素子を形成し、ＭＳＭダイオードを介して抵抗変化素子に流れる電流を制御することで、不揮発性記憶素子をマトリクス状に並べてクロスポイント構造にした場合にも、いわゆる読み出し、書き込み時の隣接セルへの電流の回り込みを抑制することができる。
【００７１】
ＭＳＭダイオード素子の下部電極層９ａは、例えば図１０のようにすれば、マスクを用いずに自己整合的に形成することも可能である。その一つの方法として、抵抗変化素子の埋め込み第２の電極５（Ｃｕ）のＣＭＰ研磨圧力を高く設定するなどして、コンタクトホール内にリセスを５０ｎｍ程度発生させる。リセス内を含む全面にダイオードの下部電極層９ａ（ＴａＮ）を５０ｎｍ形成する。その後、ＣＭＰもしくはエッチバックプロセスにて、リセス内にのみＴａＮを形成する。
【００７２】
ここでは、コンタクトホール内の埋め込み第２の電極５（Ｃｕ）のＣＭＰ条件を変更することでリセスを形成するプロセスとしたが、通常のＣＭＰの研磨後に金属が優先的にエッチングされるガスを用いてエッチバックを行っても構わない。この場合は、半導体層９ｂと上部電極層９ｃ、と第２のストライプ状の配線（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）を同時に形成すると、ダイオード素子９の下部電極層９ａはコンタクトホール内部に埋め込みにより自己整合的に形成することができるので、マスク枚数を削減することができ、製造コスト上のメリットがある。
【００７３】
なお、本実施の形態では、ダイオード素子９の下部電極層９ａのみもしくはダイオード素子９の下部電極層９ａと半導体層９ｂを孤立パターンで形成したが、ダイオード９全体を孤立パターンで形成しても構わない。
【００７４】
また、コンタクトホール内の埋め込み第２の電極５（Ｃｕ／ＴａＮ）で良好なダイオード特性が得られれば、ＭＳＭダイオードの下部電極層９ａ（ＴａＮ）を省略しても構わない。
【００７５】
（第４の実施の形態）
本実施の形態では、第２の実施の形態の第１の電極２上にＭＳＭダイオード素子９（ＴａＮ/ＳｉＮｘ/ＴａＮ）を介して抵抗変化素子を形成した構成である。
【００７６】
図１１に本発明の第４の実施の形態に係る不揮発性記憶素子単体の概略断面図を示す。本実施の形態の不揮発性記憶素子は、基板１上に配置された第１の電極２（Ｃｕ／ＴａＮ）が形成され、前記第１の電極２の上に重なるようにＭＳＭダイオード素子９の下部電極層９ａ(ＴａＮ、膜厚２０ｎｍ)を形成する。さらに前記ＭＳＭダイオード素子９の下部電極層９ａ上に半導体層（ＳｉＮｘ、膜厚１０ｎｍ）９ｂを形成し、前記半導体層９ｂ上に層間絶縁膜３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚４００ｎｍ）が形成する。層間絶縁膜３の表面は、ＣＭＰ等により平坦化されている。層間絶縁膜３を貫通してコンタクトホール６(直径１００ｎｍ)が形成されている。前記コンタクトホール６内にＭＳＭダイオード素子の上部電極９ｃ（ＴａＮ、膜厚１０ｎｍ）が形成されている。
【００７７】
また、コンタクトホール６上に第２の配線電極領域となるトレンチ７が形成されている。トレンチ７の形成により、コンタクトホール６内のＭＳＭダイオード素子の上部電極９ｃは、トレンチ７の底部まで除去されている。コンタクトホール６内に形成されたダイオード上部電極９ｃと接して、コンタクトホール６内およびトレンチ７の底部および側壁に抵抗変化膜４（膜厚１０ｎｍのＴａＯX）が形成されている。その抵抗変化膜４と接したコンタクトホール６の内部には埋め込み第２の電極５（Ｃｕ）が充填され、トレンチ７内部には、第２の配線８（Ｃｕ）が充填されている。トレンチ７の外部にはみでて堆積された抵抗変化膜４および第２の配線８はＣＭＰにより除去され平坦化される。抵抗変化膜４の下部電極は、ダイオードの上部電極９ｃが兼ねている。本実施の形態では、抵抗変化膜４と直接接する第１の電極２にはＴａＮを、第２の電極５にＣｕを用いたが、第１の電極２、第２の電極５においてはそれぞれ別の電極材料、ＴａやＴａ化合物の他、例えば、ＰｔやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。また、第1の電極２としては半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、ＡｌＣｕなどのＡｌ系配線材料等を用いても構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
【００７８】
なお、本実施の形態では抵抗変化膜にＴａＯxを用いたが、抵抗変化膜は遷移金属酸化物を用いて、酸素含有量の異なる複数層にて構成し、よりフォーミングレスで動作しやすい積層構造にて実現してもかまわない。
【００７９】
以下に本実施の形態の不揮発性記憶素子の製造方法を説明する。図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
【００８０】
まず、図１２（ａ）（ｂ）に示すように、基板１上に密着層ＴａＮ、主要部がＣｕ材料からなる第１の電極（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）２、およびＭＳＭダイオード半導体層９ｂ／下部電極層９ａ（ＳｉＮｘ／ＴａＮ＝１０ｎｍ／２０ｎｍ）を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。この第１の電極２は第１の配線となる。第１の電極（Ｃｕ／ＴａＮ）２は絶縁膜に配線を埋め込むためのトレンチ（溝）を形成した後に、ＴａＮはスパッタ法、Ｃｕはメッキ法を用いて成膜し、ＣＭＰ（化学的機械的研磨）技術によって埋め込むダマシン法を用いても良い（図示せず）。このときＭＳＭダイオード９の下部電極層９ａとなるＴａＮは、ＣｕのＣＭＰ時に前記トレンチ内のＣｕ表面に約５０ｎｍのリセスを形成し、５０ｎｍのＴａＮを成膜後、ＴａＮをＣＭＰにより前記リセス内にのみ残るようにする。
【００８１】
次に、図１２（ｂ）に示すように、半導体層９ｂ（ＳｉＮｘ）を形成後、ＣＶＤ法等により層間絶縁膜（ＳｉＯ２）を堆積し、その後ＣＭＰ技術を用いて厚さ４００ｎｍの層間絶縁膜３として形成する。
【００８２】
次に、図１２（ｃ）に示すように、ドライエッチング法により層間絶縁膜３を貫通して直径１００ｎｍのコンタクトホール６を半導体層９ｂ（ＳｉＮｘ）に到達するまで掘り進め、コンタクトホール６内にダイオード上部電極層９ｃとなるＴａＮを１０ｎｍ形成し、ＣＭＰによりコンタクトホール内のみに形成する。この時、ダイオード上部電極層９ｃであるＴａＮは、少なくともコンタクトホール底部において半導体層（ＳｉＮｘ）９ｂと接して形成されていればよく、コンタクトホール６側壁には形成していなくても構わない。
【００８３】
次に、図１２（ｄ）に示すように、第２の配線領域となるトレンチ７を形成する。
【００８４】
次に、図１３（ａ）に示すように、全面にスパッタ法でＴａＯｘ等の遷移金属の酸化膜材料からなる抵抗変化膜４を１０ｎｍの厚さに形成する。この際、コンタクトホール６内全面および、トレンチ７内全面を被覆して抵抗変化膜４が堆積するように留意する。
【００８５】
次に、図１３（ｂ）に示すように、第２の電極５となるＣｕを形成する。Ｃｕはシード層とメッキ膜を形成し、コンタクトホール６の内部がＣｕで充填され、順次トレンチ内にもＣｕが充填される。
【００８６】
次に、図１３（ｃ）に示すように、層間絶縁膜３上に堆積した第２電極５をＣＭＰ技術により研磨して、コンタクトホール６とトレンチ７の内部にのみ埋め込み第２電極５を残存させる。
【００８７】
本実施の形態では、第２の電極５は各不揮発性記憶素子の上部電極と、上部電極につながる配線を兼ねている。また、トレンチ７の内壁全面を抵抗変化膜４（ここではＴａＯｘ）で被覆し、抵抗変化膜４がトレンチ７内のＣｕ配線のバリア膜をも兼ね、ダイオードの上部電極９ａと第２の電極５との短絡も防止できる構造となっている。
【００８８】
また、本実施の形態ではＴａＯｘの形成方法はＴａＯｘをスパッタで形成したが、ＣＶＤで形成しても構わないし、ＴａをＣＶＤやスパッタ等で形成した後、酸素プラズマ処理等によりＴａＯｘを形成しても構わない。
【００８９】
さらに本実施の形態では、ダイオードの半導体層９ｂは、ストライプ状の第１の電極２およびダイオードの下部電極層９ａ上にパターンニングせず形成したが、膜厚が１０ｎｍと薄いため縦方向の抵抗に比べて横方向の抵抗が大きくリークはあまり問題にならない。もちろん、ダマシン法を用いてストライプ状の第１の電極２を形成しない場合は、ダイオードの下部電極層９ａとダイオードの半導体層９ｂを形成した後、リソグラフィー工程とエッチング工程を用いて、ストライプ状で第１の電極２に重なるようなダイオードの下部電極層９ａとダイオードの半導体層９ｂの積層構造を形成することも可能であるし、前記第１の電極２の表面のリセス領域にダイオードの下部電極層９ａと半導体層９ｂの２層を埋め込み、ＣＭＰで余分なダイオードの下部電極層９ａと半導体層９ｂの２層を研磨・除去して、前記第１の電極２の表面のみにダイオードの下部電極層９ａと半導体層９ｂの２層が残るよう形成することも可能である。
【００９０】
このようにダイオード素子を形成し、ダイオードを介して抵抗変化素子を制御することで、不揮発性記憶素子をマトリクス状に並べてクロスポイント構造にした場合にも、いわゆる読み出し、書き込み時の隣接セルへの電流の回り込みを抑制することができる。
【００９１】
更に、ダイオード素子の下部電極は抵抗変化素子の第１の電極に、ダイオード素子はバリア層に、上部電極はコンタクトホール内部に埋め込みにより自己整合的に形成することができるので、マスク枚数を削減することができ、製造コスト上のメリットがある。
【００９２】
また、コンタクトホール内の埋め込み第２の電極５（Ｃｕ／ＴａＮ）で良好なダイオード特性が得られれば、ダイオードの下部電極層９ａ（ＴａＮ）を省略しても構わない。
【００９３】
なお、本実施の形態では上部電極層９ｃをコンタクトホール内へ埋め込んだ構造としたが、ダイオード９全体を孤立パターンで別途形成した後にホール内の抵抗変化素子を形成しても構わない。
【００９４】
（第５の実施の形態）
図１４は本発明の第５の実施の形態を示す平面図および断面図である。本実施の形態では、第１、第２の実施の形態にて示した不揮発性記憶素子を、図１４（ａ）および図１４（ｂ）に示すように、１つの面内で２次元のアレイ状に形成した構造である。図１４（ａ）および(ｂ)に示すように、本実施の形態の不揮発性記憶素子アレイは、基板１上に所定方向Ｘに伸張するように配置された第1の配線電極２（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）が、ストライプ形状に複数本設けられている。第1の配線２上には層間膜３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で、第１の実施の形態の場合は膜厚２００ｎｍ、第２の実施の形態の場合は膜厚４００ｎｍ）が形成され、第1の配線２の伸張方向Ｘと交差する所定方向Ｙに伸張するように第２の配線電極８（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）がストライプ形状に複数本設けられている。その第１の配線２と、第２の配線８とが交差する領域の層間絶縁膜中にはコンタクトホール６が形成され、前記コンタクトホール６の底部には、抵抗変化膜４（ＴａＯｘで膜厚１０ｎｍ）が設けられている。更にコンタクトホール６の内部は埋め込み第２電極５（Ｃｕ）で充填されてメモリ素子１６が形成されている。従って、第１の配線２と第２の配線８が交差する領域において、第１の電極機能を果たす第1の配線２と第２の電極５間とで挟まれたコンタクト底部の抵抗変化膜４が記憶部となる。
【００９５】
以上の構成により、本実施形態のようにメモリー素子１６をアレイ状の構造とすることで、大容量のクロスポイント型の不揮発性記憶素子を実現することができる。
【００９６】
なお、本実施の形態においては第１の配線２が第１の電極の機能を果たすため、第１の電極を省略した。しかし、抵抗変化膜と電極、配線材料の整合性によっては、不安定な抵抗変化動作や、素子劣化が起こる可能性がある。その場合は、抵抗変化膜と第１の配線との間に第１の電極を配置しても構わない。
【００９７】
なお、図１４（ｃ）に示すように、本実施の形態では単層のアレイ構造でなく、多層のアレイ構造も形成可能である。多層のアレイ構造の場合、周辺回路への接続コンタクトを各層で個別に形成することで（図示せず）、平面と同様のメモリー数を多層にしてチップ面積を縮小することが可能である。図１４（ｃ）に示す本実施の形態の多層（図１４（ｃ）では３層）の、不揮発性記憶素子アレイは、基板１上に、図１４（ｂ）に示す第１層目の不揮発性記憶素子アレイを形成する。次に、第２層目の不揮発性記憶素子アレイを形成するが、その時、第１層目の不揮発性記憶素子アレイの第２の配線８が、第２層目の不揮発性記憶素子アレイの第１の配線（電極）として機能する。所定方向Ｙに伸張するようにストライプ形状に複数本設けられた第２の配線電極８上に、層間膜１０３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で、第１の実施の形態の場合は膜厚２００ｎｍ、第２の実施の形態の場合は膜厚４００ｎｍ）が形成され、第２の配線８の伸張方向Ｙと交差する所定方向Ｘに伸張するように第３の配線電極１０２（Ｃｕ／ＴａＮ）がストライプ形状に複数本設けられている。その第２の配線８と、第３の配線１０２とが交差する領域の層間絶縁膜１０３中には、第２層目の不揮発性記憶素子アレイを形成するためのコンタクトホールが形成され、前記第２層目のコンタクトホールの、少なくとも底部には、抵抗変化膜１０４（ＴａＯｘで膜厚１０ｎｍ）が設けられている。更に前記第２層目のコンタクトホールの内部は埋め込み第３電極１０５（Ｃｕ）で充填されてメモリー素子１１６が形成されている。従って、第２の配線８と第３の配線１０２が交差する領域において、第２層目の不揮発性記憶素子アレイの第１の電極機能を果たす第２の配線８と第３の電極１０５間とで挟まれたコンタクト底部の抵抗変化膜１０４が第２層目の不揮発性記憶素子アレイの記憶部となる。第３層目の不揮発性記憶素子アレイも同様に、層間膜２０３中に第３層目の不揮発性記憶素子アレイを形成するためのコンタクトホールが形成され、その少なくとも底部には抵抗変化膜２０４（ＴａＯｘで膜厚１０ｎｍ）が設けられている。前記第３層目のコンタクトホールの内部は埋め込み第４電極２０５（Ｃｕ）で充填されてメモリー素子２１６が形成されている。従って、第３の配線１０２と第４の配線２０８が交差する領域において、第１の電極機能を果たす第３の配線１０２と第４の電極２０５間とで挟まれたコンタクト底部の抵抗変化膜２０４が第３層目の不揮発性記憶素子アレイの記憶部となる。最後に所定方向Ｙに伸張するようにストライプ形状に複数本設けられた第４の配線電極２０８を形成する。以上は、３層構造の不揮発性記憶素子アレイの実施例について説明したが、同様の構成を繰り返すことにより、更に多層の構造を形成でき、大容量の不揮発性メモリ装置を実現することができる。
【００９８】
なお、図１４(ｂ)および（ｃ）は、第２の実施例を用いて示したが、第１の実施例を用いた場合も同様の構成であり、違いは第２の配線以降で、トレンチを用いた場合は、配線の側壁および底部に抵抗変化膜が存在することである。
【００９９】
（第６の実施の形態）
図１５は本発明の第６の実施の形態を示す平面図および断面図である。本実施の形態では、第３の実施の形態にて示した不揮発性記憶素子を、図１５（ａ）および図１５（ｂ）に示すように、１つの面内で２次元のアレイ状に形成した構造である。本実施の形態と第５の実施の形態との違いは、第２の電極５と第２の配線８の間にＭＳＭダイオード９が設けられている点である。図１５（ａ）に示すように、本実施の形態の不揮発性記憶素子アレイは、基板１上に所定方向Ｘに伸張するように配置された第1の配線電極２（Ｃｕ／ＴａＮ）が、ストライプ形状に複数本設けられている。図１５（ｂ）に示すように、基板１上に配置された第１の電極２（Ｃｕ／ＴａＮ）が形成され、その第１の電極２上にバリア層を含む層間絶縁膜３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚２００ｎｍ）が形成されている。層間絶縁膜３を貫通してコンタクトホール６（直径１００ｎｍ）が形成されている。コンタクトホール６の底部および側壁に抵抗変化膜４（底部膜厚１０ｎｍのＴａＯX））が形成されている。その抵抗変化膜４と接したコンタクトホール６の内部には、埋め込み第２電極５（Ｃｕ）が充填されている。そしてそのコンタクトホール６上部にＭＳＭダイオード素子９（ＴａＮ（９ｃ）／ＳｉＮｘ（９ｂ）／ＴａＮ（９ａ））が形成されている。ＭＳＭダイオード素子９の上部電極層９ｃのＴａＮは第２の配線８（Ｃｕ／ＴａＮ）のバリア層(ＴａＮ)と共用が可能である。従って、第１の電極２と第２の配線８が交差する領域において、第１の電極機能を果たす第１の電極２と第２の電極５の間とで挟まれたコンタクト底部の抵抗変化膜４が記憶部となる。
【０１００】
以上の構成により、本実施形態のようにメモリー素子１７をアレイ状の構造とすることで、大容量のクロスポイント型の不揮発性記憶素子を実現することができ、また、各メモリ素子を構成している抵抗膜の直上にダイオードを形成しているので、マトリクス状に並べてクロスポイント構造にした場合にも、読み出し、書き込み時の隣接セルへの電流回り込みを防止することができる。本実施の形態では抵抗変化膜と直接接する第１の電極２にはＣｕを、第２の電極５にはＴａＮを、ダイオード電極にはＴａＮを用いたが、それぞれの電極材料においてはそれぞれ別の電極材料ＴａやＴａ化合物の他、例えば、ＰｔやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。また、半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、あるいはＡｌＣｕなどのＡｌ系配線材料等でも構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
【０１０１】
なお、本実施の形態では抵抗変化膜にＴａＯxを用いたが、抵抗変化膜は遷移金属酸化物を用いて、酸素含有量の異なる複数層にて構成し、これらの積層構造にて実現してもかまわない。
【０１０２】
なお、本実施の形態においては、ＭＳＭダイオード９の下部電極９ａは別マスクで形成するよう図１５（ｂ）に示したが、図１０の構造の不揮発性記憶素子を本実施の形態のアレイの適用してもよい。その場合、第３の実施の形態で示した、マスク枚数の低減効果が得られる。
【０１０３】
また、図１５（ｃ）に示すように、本実施の形態では単層のアレイ構造でなく、多層のアレイ構造も形成可能である。多層のアレイ構造の場合、周辺回路への接続コンタクトを各層で個別に形成することで（図示せず）、平面と同様のメモリーアレイを多層にしてチップ面積を縮小することが可能である。図１５（ｃ）に示す本実施の形態の多層（図１５（ｃ）では３層）の、不揮発性記憶素子アレイは、基板１上に、図１５（ｂ）に示す第１層目の不揮発性記憶素子アレイを形成する。次に、第２層目の不揮発性記憶素子アレイを形成するが、その時、第１層目の不揮発性記憶素子アレイの第２の配線８が、第２層目の不揮発性記憶素子アレイの第１の配線（電極）として機能する。所定方向Ｙに伸張するようにストライプ形状に複数本設けられた第２の配線電極８上に、層間膜１０３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚２００ｎｍ）が形成され、第２の配線８の伸張方向Ｙと交差する所定方向Ｘに伸張するように第３の配線電極１０２（Ｃｕ／ＴａＮ）がストライプ形状に複数本設けられている。その第２の配線８と、第３の配線１１０とが交差する領域の層間絶縁膜１０３中には、第２層目の不揮発性記憶素子アレイを形成するためのコンタクトホール１０６が形成され、前記第２層目のコンタクトホール１０６の、少なくとも底部には、抵抗変化膜１０４（ＴａＯｘで膜厚１０ｎｍ）が設けられている。更に前記第２層目のコンタクトホール１０６の内部は埋め込み第３電極１０５（Ｃｕ）で充填されてメモリー素子１１７が形成される。従って、第２の配線８と第３の配線１０２が交差する領域において、第２層目の不揮発性記憶素子アレイの第１の電極機能を果たす第２の配線８と第３の電極１０５間とで挟まれたコンタクト１０６の底部の抵抗変化膜１０４が第２層目の不揮発性記憶素子アレイの記憶部となる。第３層目の不揮発性記憶素子アレイも同様に、層間膜２０３中に第３層目の不揮発性記憶素子アレイを形成するためのコンタクトホール２０６が形成され、その少なくとも底部には抵抗変化膜２０４（ＴａＯｘで膜厚１０ｎｍ）が設けられている。前記第３層目のコンタクトホール２０６の内部は埋め込み第４電極２０５（Ｃｕ）で充填されてメモリー素子２１７が形成されている。従って、第３の配線１０２と第４の配線２０８が交差する領域において、第１の電極機能を果たす第３の配線１０２と第４の電極２０５間とで挟まれたコンタクト底部の抵抗変化膜２０４が第３層目の不揮発性記憶素子アレイの記憶部となる。最後に所定方向Ｙに伸張するようにストライプ形状に複数本設けられた第４の配線電極２０８を形成する。以上は、３層構造の不揮発性記憶素子アレイの実施例について説明したが、同様の構成を繰り返すことにより、更に多層の構造を形成でき、大容量の不揮発性メモリ装置を実現することができる。多層のアレイ構造の場合、周辺回路への接続コンタクトを各層で個別に形成することで（図示せず）、２次元の不揮発性記憶素子アレイを多層にしてチップ面積を縮小することが可能である。
【０１０４】
（第７の実施の形態）
図１６は本発明の第７の実施の形態を示す平面図および断面図である。本実施の形態では、第４の実施の形態にて示した不揮発性記憶素子を、図１６（ａ）および図１６（ｂ）に示すように、１つの面内で２次元のアレイ状に形成した構造である。本実施形態と第６の実施の形態との違いは、抵抗変化膜４の直下にＭＳＭダイオード９が設けられている点である。図１６（ａ）に示すように、本実施の形態の不揮発性記憶素子は、基板１上に所定方向Ｘに伸張するように配置された第1の配線２（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ））が、ストライプ形状に複数本設けられている。第１の配線２上にはダイオード下部電極層９ａおよびダイオード半導体層９ｂが形成されている。第１の配線２及びダイオード下部電極層９ａおよびダイオード半導体層９ｂを被覆して、層間膜３（ＳｉＯ２および、ＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚４００ｎｍ）が形成され、第１の配線２の伸張方向Ｘと交差する所定方向Ｙに伸張するように第２の配線８（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）がストライプ形状に複数本設けられている。その第１の配線２と、第２の配線８とが交差する領域の層間絶縁膜中にはコンタクトホール６が形成され、前記コンタクトホール６内にＭＳＭダイオード素子の上部電極９ｃ（ＴａＮ、膜厚１０ｎｍ）が形成されている。
【０１０５】
また、コンタクトホール６上に第２の配線領域となるトレンチ７が形成されている。トレンチ7の形成により、コンタクトホール６内のＭＳＭダイオード素子の上部電極９ｃは、トレンチ７の底部まで除去されている。コンタクトホール６内に形成されたダイオード上部電極９ｃと接して、コンタクトホール６内およびトレンチ７の底部および側壁に抵抗変化膜４（膜厚１０ｎｍのＴａＯX）が形成されている。その抵抗変化膜４と接したコンタクトホール６の内部には埋め込まれた第２の電極５（Ｃｕ）が充填され、トレンチ７内部には、第２の配線８（Ｃｕ）が充填されている。トレンチ７の外部にはみでて堆積された抵抗変化膜４および第２の配線８はＣＭＰにより除去され平坦化される。抵抗変化膜４の下部電極は、ダイオードの上部電極９Ｃが兼ねている。本実施の形態では、抵抗変化膜４と直接接する第１の電極２にはＴａＮを、第２の電極５にＣｕを用いたが、第１の電極２、第２の電極５においてはそれぞれ別の電極材料、ＴａやＴａ化合物の他、例えば、ＰｔやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。また、第１の電極２としては半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、ＡｌＣｕなどのＡｌ系配線材料等を用いても構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
【０１０６】
なお、本実施の形態では抵抗変化膜にＴａＯxを用いたが、抵抗変化膜は遷移金属酸化物を用いて、酸素含有量の異なる複数層にて構成し、さらにフォーミングレスで動作しやすい積層構造にて実現してもかまわない。
【０１０７】
以上の構成により、本実施形態のようにアレイ状の構造とすることで、大容量のクロスポイント型の不揮発性記憶素子を実現することができ、また、各メモリ素子を構成している抵抗膜の直下にダイオードを形成しているので、マトリクス状に並べてクロスポイント構造にした場合にも、読み出し、書き込み時の隣接セルへの電流回り込みを防止することができる。
【０１０８】
なお、本実施の形態においては、マスク枚数を削減して低コストを実現するために、第１の配線電極の直上に共通してダイオード材料を配置したが、セルごとにダイオード材料を分離して配置しても構わない。また、ダイオード材料を第１の配線電極側に設けたが、第２の配線層側あるいは両側に設けても構わない。
【０１０９】
なお、本実施の形態においてはダイオードの上部電極９Ｃが第１の電極を兼ねる構成のため、第１の電極を省略した。しかし、抵抗変化膜とダイオード、電極、配線材料の整合性によっては、不安定な抵抗変化動作や、ダイオード整流特性不良、素子劣化等が起こる可能性がある。その場合は、抵抗変化膜４とダイオードの上部電極９ｃの間に別途第１の電極を配置しても構わない。
【０１１０】
また、図１６（ｃ）に示すように本実施の形態では単層のアレイ構造でなく、多層のアレイ構造も形成可能である。多層のアレイ構造の場合、周辺回路への接続コンタクトを各層で個別に形成することで（図示せず）、平面と同様のメモリー数を多層にしてチップ面積を縮小することが可能である。図１６（ｃ）に示す本実施の形態の多層（図１６（ｃ）では３層）の、不揮発性記憶素子アレイは、基板１上に、図１６（ｂ）に示す不揮発性記憶素子の第１層目のアレイを形成する。次に、第２層目の不揮発性記憶素子アレイを形成するが、その時、第１層目の不揮発性記憶素子アレイの第２の配線８が、第２層目の不揮発性記憶素子アレイの第１の配線として機能する。所定方向Ｙに伸張するようにストライプ形状に複数本設けられた第２の配線８上に、層間膜１０３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚４００ｎｍ）が形成され、第２の配線８の伸張方向Ｙと交差する所定方向Ｘに伸張するように第３の配線電極１０２（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）がストライプ形状に複数本設けられている。その第２の配線８上には、ダイオード下部電極層１０９ａおよびダイオード半導体層１０９ｂが形成されている。第２の配線８及びダイオード下部電極層１０９ａおよびダイオード半導体層１０９ｂを被覆して、層間膜１０３（ＳｉＯ２および、ＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚４００ｎｍ）が形成され、第３の配線１０２とが交差する領域の層間絶縁膜１０３中には、第２層目の不揮発性記憶素子アレイを形成するためのコンタクトホール１０６が形成される。前記第２層目のコンタクトホール１０６内にＭＳＭダイオード素子の上部電極１０９ｃ（ＴａＮ、膜厚１０ｎｍ）が形成されている。また、コンタクトホール１０６上に第３の配線領域となるトレンチ１０７が形成されている。トレンチ１０７の形成により、コンタクトホール１０６内のＭＳＭダイオード素子の上部電極１０９ｃは、トレンチ１０７の底部まで除去されている。コンタクトホール１０６内に形成されたダイオード上部電極１０９ｃと接して、コンタクトホール１０６内およびトレンチ１０７の底部および側壁に抵抗変化膜１０４（膜厚１０ｎｍのＴａＯX）が形成されている。更に前記第２層目のコンタクトホール１０６の内部は埋め込み第３電極１０５（Ｃｕ）で充填され、トレンチ１０７内部には、第３の配線１０２（Ｃｕ）が充填されている。トレンチ７の外部にはみでて堆積された抵抗変化膜１０４および第３の配線１０２はＣＭＰにより除去され平坦化されてメモリー素子１１７が形成される。従って、第２の配線８と第３の配線１０２が交差する領域において、第２層目の不揮発性記憶素子アレイの第１の電極機能を果たすダイオードの上部電極１０９ｃと第３の電極１０５間とで挟まれたコンタクト１０６の底部の抵抗変化膜１０４が第２層目の不揮発性記憶素子アレイの記憶部となる。
【０１１１】
第３層目の不揮発性記憶素子アレイも同様に、第２層目の不揮発性記憶素子アレイの第３の配線１０２が、第３層目の不揮発性記憶素子アレイの第１の配線として機能する。所定方向Ｘに伸張するようにストライプ形状に複数本設けられた第３の配線１０２上に、層間膜２０３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚４００ｎｍ）が形成され、第３の配線１０２の伸張方向Ｘと交差する所定方向Ｙに伸張するように第４の配線電極２０８（Ｃｕ／ＴａＮ＝１８０ｎｍ／２０ｎｍ）がストライプ形状に複数本設けられている。その第３の配線１０２上には、ダイオード下部電極層２０９ａおよびダイオード半導体層２０９ｂが形成されている。第３の配線１０２及びダイオード下部電極層２０９ａおよびダイオード半導体層２０９ｂを被覆して、層間膜２０３（ＳｉＯ２および、ＳｉＮまたはＳｉＣを主成分とする絶縁膜で膜厚４００ｎｍ）が形成され、第４の配線２０８とが交差する領域の層間絶縁膜２０３中には、第３層目の不揮発性記憶素子アレイを形成するためのコンタクトホール２０６が形成される。前記第３層目のコンタクトホール２０６内にＭＳＭダイオード素子の上部電極２０９ｃ（ＴａＮ、膜厚１０ｎｍ）が形成されている。また、コンタクトホール２０６上に第４の配線領域となるトレンチ２０７が形成されている。トレンチ２０７の形成により、コンタクトホール２０６内のＭＳＭダイオード素子の上部電極２０９ｃは、トレンチ２０７の底部まで除去されている。コンタクトホール２０６内に形成されたダイオード上部電極２０９ｃと接して、コンタクトホール２０６内およびトレンチ２０７の底部および側壁に抵抗変化膜２０４（膜厚１０ｎｍのＴａＯX）が形成されている。更に前記第３層目のコンタクトホール２０６の内部は埋め込み第４電極２０５（Ｃｕ）で充填され、トレンチ２０７内部には、第４の配線２０８（Ｃｕ）が充填されている。トレンチ２０７の外部にはみでて堆積された抵抗変化膜２０４および第４の配線２０８はＣＭＰにより除去され平坦化されてメモリー素子２１７が形成される。従って、第３の配線１０２と第４の配線２０８が交差する領域において、第３層目の不揮発性記憶素子アレイの第１の電極機能を果たすダイオードの上部電極２０９ｃと第４の電極２０５間とで挟まれたコンタクト２０６の底部の抵抗変化膜２０４が第３層目の不揮発性記憶素子アレイの記憶部となる。
【０１１２】
最後に所定方向Ｙに伸張するようにストライプ形状に複数本設けられた第４の配線電極２０８を形成する。
【０１１３】
以上は、３層構造の不揮発性記憶素子アレイの実施例について説明したが、同様の構成を繰り返すことにより、更に多層の構造を形成でき、大容量の不揮発性メモリ装置を実現することができる。
【０１１４】
多層のアレイ構造の場合、周辺回路への接続コンタクトを各層で個別に形成することによって（図示せず）、２次元の不揮発性記憶素子アレイを多層にしてチップ面積を縮小することが可能である。
【０１１５】
なお、第１から第７の実施の形態においては、抵抗変化膜は遷移金属酸化物を用いて、酸素含有量の異なる複数層にて構成し、よりフォーミングレスで動作しやすい積層構造にて実現してもかまわない。
【０１１６】
また、以上の実施の形態では抵抗変化膜にＴａＯxを用いたが、これはＴａＯxに限らず、一般的な酸化還元反応による抵抗変化動作を示し得るＲｅＲＡＭ素子においては、その他の遷移金属の酸化膜においても同じことが言える。
【産業上の利用可能性】
【０１１７】
本発明は高速化と高集積化を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の高速化・小型化に有用である。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の実施の形態における不揮発性記憶素子の断面図
【図２】（ａ）から（ｄ）は本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図３】（ａ）から（ｃ）は本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図４】本発明の第２の実施の形態における不揮発性記憶素子の断面図
【図５】（ａ）から（ｄ）は本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図６】（ａ）から（ｂ）は本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図７】本発明の第３の実施の形態における不揮発性記憶素子の断面図
【図８】（ａ）から（ｄ）は本発明の第３の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図９】（ａ）から（ｄ）は本発明の第３の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図１０】本発明の第３の実施の形態における不揮発性記憶素子の断面図
【図１１】本発明の第４の実施の形態における不揮発性記憶素子の断面図
【図１２】（ａ）から（ｄ）は本発明の第４の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図１３】（ａ）から（ｃ）は本発明の第４の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図１４】（ａ）は本発明の第５の実施の形態における不揮発性記憶素子の平面図、（ｂ）は１層で形成した場合の断面図、（ｃ）は３層で形成した場合の断面図
【図１５】（ａ）は本発明の第６の実施の形態における不揮発性記憶素子の平面図、（ｂ）は１層で形成した場合の断面図、（ｃ）は３層で形成した場合の断面図
【図１６】（ａ）は本発明の第７の実施の形態における不揮発性記憶素子の平面図、（ｂ）は１層で形成した場合の断面図、（ｃ）は３層で形成した場合の断面図
【図１７】従来の不揮発性記憶素子の断面図
【符号の説明】
【０１１９】
１    基板
２    第１の電極（配線）
３    層間絶縁膜
４    抵抗変化膜
５    第２の電極
６    コンタクトホール
７    トレンチ
８    第２の配線
９    ダイオード素子
９ａ    ダイオード下部電極
９ｂ    ダイオード半導体層
９ｃ    ダイオード上部電極
１６，１７，１１６，１１７，２１６，２１７    メモリー素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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