(57)【要約】【課題】積層ＳＩＲ型ＢＰＦを小型化し良好なフィルタ特性を得る。【解決手段】上部グランド電極、下部グランド電極、２以上のＳＩＲ及び段間結合キャパシタを積層基板内に備えるＢＰＦである。第１ＳＩＲの低インピーダンス部を上部グランド電極と対向して配し、第２ＳＩＲの低インピーダンス部を下部グランド電極と対向して配し、これらＳＩＲの低インピーダンス部を平面から見たときに少なくとも一部が重なるように異なる配線層に配した。段間結合キャパシタは、第１ＳＩＲの低インピーダンス部の下面側に対向して配した第１結合キャパシタ電極と、第２ＳＩＲの低インピーダンス部の上面側に対向して配した第２結合キャパシタ電極と、これら第１結合キャパシタ電極と第２結合キャパシタ電極とを接続するビアとを備える。【選択図】図１
2010087830.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層により互いに絶縁された複数の配線層を有する積層基板の一の配線層に形成した上部グランド電極と、
当該一の配線層に対して複数の配線層を隔てた下層の他の配線層に形成した下部グランド電極と、
入力端子と出力端子との間に電気的に接続されるようにこれら一の配線層と他の配線層との間に形成した２以上のステップインピーダンス共振器と、
当該ステップインピーダンス共振器同士を電気的に接続する結合キャパシタと、
を備える積層型バンドパスフィルタであって、
前記２以上のステップインピーダンス共振器は、幅の広い導体線路により形成された低インピーダンス部と、当該低インピーダンス部と電気的に接続されかつ当該低インピーダンス部より幅の狭い導体線路により形成された高インピーダンス部とをそれぞれ有する、第一のステップインピーダンス共振器と第二のステップインピーダンス共振器とを含み、
前記第一のステップインピーダンス共振器の低インピーダンス部を、キャパシタを形成するように誘電体層を挟んで前記上部グランド電極と対向して配置する一方、
前記第二のステップインピーダンス共振器の低インピーダンス部を、キャパシタを形成するように誘電体層を挟んで前記下部グランド電極と対向して配置し、
当該第一のステップインピーダンス共振器の低インピーダンス部と第二のステップインピーダンス共振器の低インピーダンス部とを、平面から見たときにそれらの少なくとも一部が重なるように配置した
ことを特徴とする積層型バンドパスフィルタ。
【請求項２】
前記第一のステップインピーダンス共振器の高インピーダンス部および前記第二のステップインピーダンス共振器の高インピーダンス部のうちのいずれか一方または双方を、
前記第一のステップインピーダンス共振器の低インピーダンス部を配置した配線層より下方でかつ前記第二のステップインピーダンス共振器の低インピーダンス部を配置した配線層より上方の配線層に配置し、かつ
平面から見たときに、前記第一のステップインピーダンス共振器の低インピーダンス部および前記第二のステップインピーダンス共振器の低インピーダンス部のうちのいずれか一方または双方と少なくとも一部が重なるように配置した
請求項１に記載の積層型バンドパスフィルタ。
【請求項３】
前記第一のステップインピーダンス共振器の高インピーダンス部および前記第二のステップインピーダンス共振器の高インピーダンス部を、同一の、かつ、前記第一のステップインピーダンス共振器の低インピーダンス部を配置した配線層と前記第二のステップインピーダンス共振器の低インピーダンス部を配置した配線層との間の、配線層に配置し、
当該第一のステップインピーダンス共振器の高インピーダンス部の少なくとも一部と当該第二のステップインピーダンス共振器の高インピーダンス部の少なくとも一部とを、互いに接近して配置することにより電磁界結合させた
請求項１または２に記載の積層型バンドパスフィルタ。
【請求項４】
前記上部グランド電極と前記下部グランド電極とを互いに電気的に接続し、
前記上部グランド電極と前記第一のステップインピーダンス共振器の低インピーダンス部とにより形成されるキャパシタの容量を、前記下部グランド電極と前記第二のステップインピーダンス共振器の低インピーダンス部とにより形成されるキャパシタの容量より大きくした
請求項１から３のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項５】
前記結合キャパシタとして、前記第一のステップインピーダンス共振器と前記第二のステップインピーダンス共振器とを接続する結合キャパシタを備え、
当該結合キャパシタは、
前記第一のステップインピーダンス共振器の低インピーダンス部の下面側に誘電体層を挟んで対向して配置した第一の結合キャパシタ電極と、
前記第二のステップインピーダンス共振器の低インピーダンス部の上面側に誘電体層を挟んで対向して配置した第二の結合キャパシタ電極と、
これら第一の結合キャパシタ電極と第二の結合キャパシタ電極とを電気的に接続する層間接続導体と、
を備える
請求項１から４のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項６】
前記第一のステップインピーダンス共振器の高インピーダンス部および前記第二のステップインピーダンス共振器の高インピーダンス部を同一の配線層に配置すると共に、
前記第一のステップインピーダンス共振器および第二のステップインピーダンス共振器の各高インピーダンス部を共に、一端を各共振器の低インピーダンス部とそれぞれ接続する一方、他端を短絡端とし、
当該高インピーダンス部同士を互いに接近して配置することにより電磁界結合させ、
これら高インピーダンス部を配置した領域以外の領域に、第一の結合キャパシタ電極と第二の結合キャパシタ電極とを接続する前記層間接続導体を通過させるように配置した
請求項５に記載の積層型バンドパスフィルタ。
【請求項７】
前記第一のステップインピーダンス共振器の高インピーダンス部および前記第二のステップインピーダンス共振器の高インピーダンス部を同一の配線層に配置すると共に、
前記第一のステップインピーダンス共振器および第二のステップインピーダンス共振器の各高インピーダンス部を共に、一端を各共振器の低インピーダンス部とそれぞれ接続する一方、他端を短絡端とし、
当該高インピーダンス部の短絡端側の線路部分同士を互いに接近して配置することにより電磁界結合させ、
当該高インピーダンス部の低インピーダンス部との接続端側の線路部分同士を離間させてこれら接続端側の線路部分の間に、第一の結合キャパシタ電極と第二の結合キャパシタ電極とを接続する前記層間接続導体を通過させるように配置した
請求項５に記載の積層型バンドパスフィルタ。
【請求項８】
前記第一の結合キャパシタ電極と前記第二の結合キャパシタ電極とを、平面から見たときに少なくとも一部が重なるように配置し、かつ、これらの結合キャパシタ電極を接続する前記層間接続導体を、前記積層基板の積層方向に略平行に直線状に形成した
請求項６または７に記載の積層型バンドパスフィルタ。
【請求項９】
前記入力端子を前記積層基板の表面に設けると共に、
層間接続部および入力タップ線路を含んで当該入力端子に電気的に接続する入力導体部を前記積層基板内に形成する一方、
前記出力端子を前記積層基板の裏面に設け、
層間接続部および出力タップ線路を含んで当該出力端子に電気的に接続する出力導体部を前記積層基板内に形成し、
これら入力導体部と出力導体部との間に、前記２以上のステップインピーダンス共振器を接続した
請求項１から８のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項１０】
前記積層基板は、ＬＴＣＣ基板である
請求項１から９のいずれか一項に記載の積層型バンドパスフィルタ。
【請求項１１】
前記請求項１から１０のいずれか一項に記載の積層型バンドパスフィルタと、
当該積層型バンドパスフィルタと電気的に接続されかつ前記積層基板に実装された１以上の電気的機能素子と、
を備える高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型バンドパスフィルタ及びこれを内蔵した高周波モジュールに係り、特に、積層基板内に形成したステップインピーダンス共振器（ＳＩＲ）を用いるバンドパスフィルタに関する。
【背景技術】
【０００２】
無線ＬＡＮなどの高周波通信システムにおけるＲＦ回路部は、小型・集積化の観点から一般に、ＬＴＣＣ（Low Temperature Co-fired Ceramics／低温同時焼成セラミックス）基板のような積層基板の表面にＰＡ（電力増幅器）や高周波スイッチなどの半導体素子やチップ部品を実装する一方、基板内部にフィルタなどの受動回路を備えて構成した高周波モジュールとして提供される。
【０００３】
基板に内蔵されるフィルタ（例えばバンドパスフィルタ／以下、ＢＰＦと言う）は、周波数の選択や不要波の除去など通信機器にとって重要な役割を担うものであるが、モジュールの小型化に伴いフィルタへの小型化の強い要求がある。このため、積層基板に内蔵する積層型ＢＰＦとして、小型化に有利なステップインピーダンス共振器（以下、ＳＩＲと言う）を使用したＢＰＦが提案されている（例えば下記特許文献１参照）。
【０００４】
この積層型ＢＰＦは、幅の広い線路部分（低インピーダンス部）と狭い線路部分（高インピーダンス部）とからなる導体線路により共振器（ＳＩＲ）を形成し、これを複数結合することにより所定の通過帯域を有するフィルタを構成するもので、各線路部分（低インピーダンス部および高インピーダンス部）は、積層基板内の配線層に形成した導体パターンにより構成される。
【０００５】
【特許文献１】特開２００８‐１１３４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、積層型ＢＰＦを小型化するため様々な提案がなされているが、上記特許文献１のフィルタを含め、従来のＳＩＲを使用した積層型ＢＰＦには更なる小型化を図る余地がある。
【０００７】
具体的には、従来のＳＩＲ使用のＢＰＦでは、低インピーダンス部と高インピーダンス部がそれぞれ同じ面内にパターン形成されており、これがより一層の小型化を妨げる原因となっている。特に、低インピーダンス部は高インピーダンス部に比べてパターン幅が広く、並べて配置すれば大きな占有面積を必要とする。この点、前記特許文献１の発明では、高インピーダンス部をメアンダラインとすることでフィルタ全体のサイズを小さくしているが、この文献記載の発明でも低インピーダンス部は並べて配置されており、小型化が十分とは言えない。
【０００８】
一方、フィルタやモジュール全体の小型化に伴い、フィルタを構成する電極パターン同士、あるいはモジュール内の他の素子・線路等との距離は必然的に接近することとなり、浮遊容量や不要な電磁界結合によってフィルタ特性の劣化が生じやすくなる面がある。このため、フィルタの小型化にあたっては、このような特性劣化を生じさせない配慮を行うことが望ましい。
【０００９】
したがって、本発明の目的は、積層型ＢＰＦをより一層小型化することにあり、さらに小型化した場合にあっても良好なフィルタ特性を得る点にある。
【課題を解決するための手段】
【００１０】
前記課題を解決し目的を達成するため、本発明に係る積層型ＢＰＦ（バンドパスフィルタ）は、誘電体層により互いに絶縁された複数の配線層を有する積層基板の一の配線層に形成した上部グランド電極と、当該一の配線層に対して複数の配線層を隔てた下層の他の配線層に形成した下部グランド電極と、入力端子と出力端子との間に電気的に接続されるようにこれら一の配線層と他の配線層との間に形成した２以上のＳＩＲ（ステップインピーダンス共振器）と、当該ＳＩＲ同士を電気的に接続する結合キャパシタとを備える。
【００１１】
そして、上記２以上のＳＩＲは、幅の広い導体線路により形成された低インピーダンス部と、当該低インピーダンス部と電気的に接続されかつ当該低インピーダンス部より幅の狭い導体線路により形成された高インピーダンス部とをそれぞれ有する、第一のＳＩＲ（以下「第１ＳＩＲ」と言う）と第二のＳＩＲ（以下「第２ＳＩＲ」と言う）とを含む。また、第１ＳＩＲの低インピーダンス部を、キャパシタを形成するように誘電体層を挟んで上部グランド電極と対向して配置する一方、第２ＳＩＲの低インピーダンス部を、キャパシタを形成するように誘電体層を挟んで下部グランド電極と対向して配置し、これら第１ＳＩＲの低インピーダンス部と第２ＳＩＲの低インピーダンス部とを、平面から見たときにそれらの少なくとも一部が重なるように配置する。
【００１２】
本発明のＢＰＦは、積層基板内に複数のＳＩＲを多段（２段以上）に備えたものであるが、前記特許文献１のような従来のフィルタと異なり、低インピーダンス部を同一の配線層に備えることなく、異なる配線層に、平面から見てそれら（低インピーダンス部同士）が互いに重なるように配置した。このように比較的大きな占有面積を必要とする低インピーダンス部を上下に重なるように異なる配線層に配置すれば、低インピーダンス部を同一層に並べて配置した従来のフィルタに比べてフィルタのサイズ（平面から見たときの大きさ）を小さくすることが出来る。
【００１３】
なお、本発明において、第一のステップインピーダンス共振器（ＳＩＲ）の「第一」ならびに第二のステップインピーダンス共振器（ＳＩＲ）の「第二」とは、入出力端子間における接続の順序を意味するものではなく、本発明のフィルタでは、第一のステップインピーダンス共振器（第１ＳＩＲ）が入力端子側で第二のステップインピーダンス共振器（第２ＳＩＲ）が出力端子側に接続されていても良いし、逆に第１ＳＩＲが出力端子側で第２ＳＩＲが入力端子側に接続されていても構わない。
【００１４】
また、本発明における各ＳＩＲについて、低インピーダンス部と高インピーダンス部とを電気的に接続するには、これらが同じ配線層に配置されている場合には、例えば両者を連続した導体パターン（導体線路）としてパターン形成すれば良いし、異なる配線層に配置されている場合には、ビアホール（以下、単に「ビア」と言う）等の層間接続部により両者を接続すれば良い。積層基板としては、例えば、ＬＴＣＣ（低温同時焼成セラミックス）基板を使用することが出来る。さらに、本発明は、２つ（２段）のＳＩＲを使用したフィルタに限られるものではなく、３個（３段）ないし４個（４段）以上のＳＩＲを備えることが出来る。
【００１５】
上記ＢＰＦにおいては、第１ＳＩＲの高インピーダンス部および第２ＳＩＲの高インピーダンス部のうちのいずれか一方または双方を、第１ＳＩＲの低インピーダンス部を配置した配線層より下方でかつ第２ＳＩＲの低インピーダンス部を配置した配線層より上方の配線層に配置し、かつ、平面から見たときに、第１ＳＩＲの低インピーダンス部および第２ＳＩＲの低インピーダンス部のうちのいずれか一方または双方と少なくとも一部が重なるように配置することが望ましい。フィルタを小型化するためである。
【００１６】
また、第１ＳＩＲの高インピーダンス部および第２ＳＩＲの高インピーダンス部を、同一の、かつ、第１ＳＩＲの低インピーダンス部を配置した配線層と第２ＳＩＲの低インピーダンス部を配置した配線層との間の、配線層に配置し、当該第１ＳＩＲの高インピーダンス部の少なくとも一部と第２ＳＩＲの高インピーダンス部の少なくとも一部とを、互いに接近して配置することにより電磁界結合させることがある。
【００１７】
さらに上記ＢＰＦでは、前記上部グランド電極と前記下部グランド電極とを互いに電気的に接続し（例えばビア等の層間接続部を介して）、前記上部グランド電極と第１ＳＩＲの低インピーダンス部とにより形成されるキャパシタ（以下、このキャパシタを「第１共振キャパシタ」と言う）の容量を、前記下部グランド電極と第２ＳＩＲの低インピーダンス部とにより形成されるキャパシタ（以下、このキャパシタを「第２共振キャパシタ」と言う）の容量より大きくする場合がある。その理由は次のとおりである。
【００１８】
本発明によれば、前述のように複数の低インピーダンス部を、平面から見たときに重なるように異なる配線層に配置して上下の各グランド電極にそれぞれキャパシタを介して接続することでフィルタの更なる小型化が可能となる。一方、このようなフィルタ構造では、上部グランド電極に低インピーダンス部を接続した第１ＳＩＲと下部グランド電極に低インピーダンス部を接続した第２ＳＩＲとで共振周波数にずれが生じることがシミュレーションにより明らかとなった。
【００１９】
この原因を検討したところ、上部グランド電極は、ビア等の接続導体を介して下部グランド電極に接続されているため、下部グランド電極に比べてグランドを流れる電流経路が長く、このためグランド（下部グランド電極）と上記第１共振キャパシタとの間に直列にインダクタが付加された形となって当該第１共振キャパシタの容量が実質的に小さくなってしまい共振周波数にずれが生じていると考えられる。したがって、第１ＳＩＲと第２ＳＩＲの共振周波数を一致させたい場合には、当該付加されたインダクタの分、第１共振キャパシタの容量を大きくすれば良い。
【００２０】
キャパシタの容量を大きくする具体的な方法は問わない。典型的には、キャパシタ電極（上部グランド電極と対向する第１ＳＩＲの低インピーダンス部）の大きさ（面積）を大きくすれば良いが、他の方法、例えば当該電極（上部グランド電極と第１ＳＩＲの低インピーダンス部）間に介在される誘電体層を薄くするか、あるいは、高誘電体材料（無機フィラー等）を混入するなどして当該誘電体層の誘電率を高める等の方法によることも可能である。
【００２１】
また上記本発明のＢＰＦでは、第１ＳＩＲと第２ＳＩＲとを接続する結合キャパシタを備え、この結合キャパシタが、第１ＳＩＲの低インピーダンス部の下面側に誘電体層を挟んで対向して配置した第一の結合キャパシタ電極と、第２ＳＩＲの低インピーダンス部の上面側に誘電体層を挟んで対向して配置した第二の結合キャパシタ電極と、これら第一の結合キャパシタ電極と第二の結合キャパシタ電極とを電気的に接続する層間接続導体とを備えるようにしても良い。なお、以下の説明では、上記第一の結合キャパシタ電極を「第１結合電極」、第二の結合キャパシタ電極を「第２結合電極」と、また、これら第１結合電極、第２結合電極および両結合電極を接続する層間接続導体をまとめて「浮き電極」とそれぞれ言うことがある。本発明の一態様においてこのような浮き電極構造を採用する理由は、次のとおりである。
【００２２】
図７は、入出力端子間にＳＩＲを２段（第１ＳＩＲ１１と第２ＳＩＲ１２）結合キャパシタＣ12を介して接続したＢＰＦを示す等価回路図であるが、本発明を創作する過程で、低インピーダンス部を上下に異なる層に配置すると共に、第１共振キャパシタＣr1と第２共振キャパシタＣr2と間の積層基板内に単純に結合キャパシタＣ12を形成し、これを両共振キャパシタＣr1, Ｃr2の間に（第１ＳＩＲ１１の低インピーダンス部と第２ＳＩＲ１２の低インピーダンス部に対して）ビアを通じて電気的に接続したフィルタを考案した。ところが、この構造では、フィルタの小型化は図れるものの、高域側の減衰域に不要なパス（減衰の劣化）が生じることがあった。
【００２３】
この原因を、電界分布を観測することにより検討したところ、第１共振キャパシタＣr1（第１ＳＩＲの低インピーダンス部と上部グランド電極）と結合キャパシタＣ12との間、ならびに、第２共振キャパシタＣr2（第２ＳＩＲの低インピーダンス部と下部グランド電極）と結合キャパシタＣ12との間において、各キャパシタを構成する電極パターン同士がそれぞれ先端開放の１／２波長共振を起こし、それらの共振器が結合キャパシタＣ12を介して結合していることが分かった。そして、これが高域側減衰域における不要パスの原因と考えられる。
【００２４】
そこで、本発明の上記一態様では、浮き電極を使用することにより第１ＳＩＲと第２ＳＩＲを結合する。これにより、不要パスを高域側に移動させることが出来た。より具体的には、上記シミュレーションは帯域中心周波数３．６ＧＨｚのＢＰＦを想定して行ったが、７．２ＧＨｚ付近に１／２波長共振による不要パスが生じた。これに対し浮き電極による結合構造とした場合、電界分布観測によっても結合キャパシタ（浮き電極）による結合は見られず、通過域に近い帯域にパスが生じることを防ぐことが可能となった。
【００２５】
また、本発明のＢＰＦでは、第１ＳＩＲの高インピーダンス部および第２ＳＩＲの高インピーダンス部を同一の配線層に配置すると共に、第１ＳＩＲおよび第２ＳＩＲの各高インピーダンス部を共に、一端を各共振器の低インピーダンス部とそれぞれ接続する一方、他端を短絡端とし、当該高インピーダンス部同士を互いに接近して配置することにより電磁界結合させ、これら高インピーダンス部を配置した領域以外の領域に、第一の結合キャパシタ電極と第二の結合キャパシタ電極とを接続する前記層間接続導体を通過させるように配置することがある。
【００２６】
このように第１ＳＩＲと第２ＳＩＲの高インピーダンス部同士を近接させこれらを電磁界結合させれば、低域側に減衰極を作り良好な減衰特性を得ることが出来る。なお、上記「高インピーダンス部を配置した領域」とは、高インピーダンス部自体を配した部分に加えて、高インピーダンス部と高インピーダンス部の間の領域を含む概念であり、上記フィルタ構造では、前記第１結合電極と第２結合電極とを接続して浮き電極を形成する層間接続導体を当該高インピーダンス部を配置した領域以外の領域を通すように配置する。
【００２７】
一方、本発明の別のＢＰＦでは、上記フィルタ構造と同様に第１ＳＩＲの高インピーダンス部および第２ＳＩＲの高インピーダンス部を同一の配線層に配置すると共に、第１ＳＩＲおよび第２ＳＩＲの各高インピーダンス部を共に、一端を各ＳＩＲの低インピーダンス部とそれぞれ接続する一方、他端を短絡端とするが、当該高インピーダンス部の短絡端側の線路部分同士を互いに接近して配置することにより電磁界結合させ、当該高インピーダンス部の低インピーダンス部との接続端側の線路部分同士を離間させてこれら接続端側の線路部分の間に、前記第一の結合キャパシタ電極と第二の結合キャパシタ電極とを接続する前記層間接続導体を通過させるように配置する。
【００２８】
このように第１ＳＩＲと第２ＳＩＲの高インピーダンス部の短絡側同士を近接させこれらを電磁界結合させれば、低域側に減衰極を作り良好な減衰特性を得ることが出来る。またそれと同時にこのフィルタ構造によれば、高インピーダンス部の接続端側の線路部分を離間させてその間に前記層間接続導体を通すことで、浮き電極を構成する層間接続導体をフィルタの外周部に引き回すように配置する必要がなくなるから、フィルタの小型化を図ることが出来る。さらにこれらのフィルタ構造では、第１結合電極と第２結合電極とを、平面から見たときに少なくとも一部が重なるように配置し、かつ、これら結合電極を接続する前記層間接続導体を、積層基板の積層方向に略平行に直線状に（言い換えれば、基板の配線層に対して略垂直に真っ直ぐ延在して第１結合電極と第２結合電極とを結ぶように）形成することが好ましい。これにより、結合電極同士を最短距離で接続して前記浮き電極を形成することが出来る。
【００２９】
また、本発明のＢＰＦでは、前記入力端子を積層基板の表面に設けると共に、層間接続部および入力タップ線路を含んで当該入力端子に電気的に接続する入力導体部を積層基板内に形成する一方、前記出力端子を積層基板の裏面に設け、層間接続部および出力タップ線路を含んで当該出力端子に電気的に接続する出力導体部を積層基板内に形成し、これら入力導体部と出力導体部との間に前記２以上のＳＩＲを接続するようにしても良い。
【００３０】
このようなフィルタ構造とすれば、本発明のＢＰＦへの入出力を積層基板の上下（表裏面）に引き出すことができ、モジュールを構成したような場合に利便性を高めることが出来る。具体的には、例えば、前記積層基板の上面（表面）をＰＡや高周波スイッチ等を搭載する実装面とする一方、当該積層基板の下面（裏面）に外部接続端子を形成して他の実装基板に実装可能とした高周波モジュールを構成するような場合に、上記入出力構造を採用すれば、基板表面の表面実装部品ならびに基板裏面の外部接続端子に本発明に係るフィルタを容易に接続することが出来る。
【００３１】
また、本発明に係る高周波モジュールは、上記本発明に係る積層型ＢＰＦのいずれかを備えるものであり、さらに当該積層型ＢＰＦと電気的に接続されかつ前記積層基板に実装された１以上の電気的機能素子を有する。この電気的機能素子としては、例えば、ＰＡ（電力増幅器）や高周波スイッチ等の半導体素子ないし集積回路（ＩＣ）、あるいは、チップインダクタ・チップキャパシタ・チップ抵抗などのチップ部品（ディスクリート部品）その他が含まれる。また当該電気的機能素子には、前記積層基板の表面に実装される表面実装部品と、積層基板の内部配線層に備えられる内蔵部品の双方が含まれる。
【００３２】
さらに、本発明に言う高周波モジュールは、その種類を特に問わない。一例として無線ＬＡＮモジュールを構成することが出来るが、例えば携帯通信端末のフロントエンドモジュールや、その他様々なモジュールを本発明に基づいて構成することが可能である。また、本発明に係るＢＰＦを１つの積層基板に複数備えて、例えば２以上の周波数帯域で使用可能な通信モジュール（デュアルバンド用モジュール、トリプルバンド用モジュール等）を構成しても良い。なお、本発明のＢＰＦは、このようなモジュールに備えるのではなく、他の機能素子を含まない単体のフィルタ素子として提供することも可能である。
【発明の効果】
【００３３】
本発明によれば、積層型ＢＰＦをより一層小型化することができ、さらに良好なフィルタ特性を得ることが出来る。
【００３４】
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、各図中、同一の符号は、同一又は相当部分を示す。
【発明を実施するための最良の形態】
【００３５】
〔第１実施形態〕
図１は本発明の第一の実施形態に係るＢＰＦを示す等価回路図であり、図２Ａから図２Ｋは当該第一実施形態のＢＰＦを構成する積層基板各層の導体パターンを示す平面図である。なお、図２Ａから図２Ｋは、積層基板の表面（上面）から裏面（下面）に向け基板の各層（配線層）を第１層、第２層、第３層、第４層、第５層、第６層、第７層、第８層、第９層、第１０層および第１１層としたときに、第１層から第１１層までを順に示している。また、これら図２Ａから図２Ｊはいずれも各層の表面を基板の上面側から見た状態として示すが、図２Ｋは基板上面側から裏面を透視した状態で示している。さらに、図２Ａから図２Ｊの各図中、丸はビアを表し、黒丸（塗りつぶした丸）は下層に対して電気的な接続を行うため当該ビアが下方に延びていることを示している。
【００３６】
図１に示すようにこのＢＰＦ１０は、入力端子Ｐ1と出力端子Ｐ2との間に２つのＳＩＲ、すなわち、第１ＳＩＲ１１と第２ＳＩＲ１２とを結合キャパシタ（段間結合キャパシタ）Ｃ12を介して順に接続することにより２段の共振器を備えたフィルタを積層基板の内部に形成したものである。図２も参照して、各ＳＩＲ１１，１２は、幅が狭い導体線路からなる高インピーダンス部Ｌr1，Ｌr2と、これら高インピーダンス部Ｌr1，Ｌr2とビアＶを介して接続される幅広の導体線路からなる低インピーダンス部Ｃ12-12，Ｃ12-22とからなる。なお、図１の等価回路図では低インピーダンス部Ｃ12-12，Ｃ12-22をキャパシタ（第１共振キャパシタＣr1及び第２共振キャパシタＣr2）として表している。
【００３７】
積層基板にはＬＴＣＣ基板を使用し、ＢＰＦ１０を構成する基板各層の導体パターンは、グリーンシート上に導電性ペーストを印刷塗布することによりパターン形成し、各グリーンシートを積層した後、同時焼成することにより形成することが出来る。フィルタ１０を構成する各部導体の基板内における配置および接続関係は次のとおりである。
【００３８】
基板表面である第１層（図２Ａ）には、ＩＣを搭載するパッド電極Ｐ3と、ＢＰＦ１０へ信号を入力するための入力端子電極Ｐ1を設ける。第２層（図２Ｂ）には、ベタグランドとして上部グランド電極Ｇ1を形成する。第３層（図２Ｃ）には、第１ＳＩＲ１１の低インピーダンス部Ｃ12-12を構成する電極（以下、「第１低インピーダンス部」と言う）を設ける。この第１低インピーダンス部Ｃ12-12は、前記第２層の上部グランド電極Ｇ1と誘電体層を介して対向し、第１共振キャパシタＣr1を構成する。なお、この第１共振キャパシタＣr1を構成する第１低インピーダンス部Ｃ12-12の電極は、後に述べる第２共振キャパシタＣr2を構成する第２低インピーダンス部Ｃ12-22の電極（第９層）より面積を大きくし、当該第１共振キャパシタＣr1の容量を大きくすることが各々の共振器の共振周波数を合わせる点で好ましい。
【００３９】
第４層（図２Ｄ）の、前記第１低インピーダンス部Ｃ12-12の下面位置には、第１結合電極Ｃ12-11を設ける。この第１結合電極Ｃ12-11は、後に述べる第２結合電極Ｃ12-21とビア（層間接続導体）Ｖ12を介し電気的に接続されて前述した浮き電極１０１を構成すると共に、第１低インピーダンス部Ｃ12-12と誘電体層を介して対向することによりキャパシタＣ12-1を構成する。さらにこのキャパシタＣ12-1（以下、「第１結合キャパシタ」と言う）は、後に述べる第２結合キャパシタＣ12-2と共に、第１ＳＩＲ１１と第２ＳＩＲ１２とを結合する段間結合キャパシタＣ12を構成する。
【００４０】
なお、図１の等価回路図では、共振キャパシタ（第１共振キャパシタＣr1，第２共振キャパシタＣr2）と結合キャパシタ（第１結合キャパシタＣ12-1，第２結合キャパシタＣ12-2）とを独立した別個のキャパシタとして描いているが、図１において第１共振キャパシタＣr1の一方の電極（第１低インピーダンス部Ｃ12-12）と、第１結合キャパシタＣ12-1の入力端子側に描いた電極（第１低インピーダンス部Ｃ12-12）とは実際には積層基板内に配した同一の電極（第１低インピーダンス部Ｃ12-12）であり、同様に、第２共振キャパシタＣr2の一方の電極（第２低インピーダンス部Ｃ12-22）と、第２結合キャパシタＣ12-2の出力端子側に描いた電極（第２低インピーダンス部Ｃ12-22）とは同一の電極（第２低インピーダンス部Ｃ12-22）である。
【００４１】
第５層（図２Ｅ）には、ＢＰＦ１０に信号を入力するための入力タップＴ1を設ける。この入力タップＴ1は、導体線路からなり、一端が前記基板表面（第１層）に設けた入力端子電極Ｐ1にビアＶを通じて接続され、他端が次に述べる第６層に形成した第１高インピーダンス部Ｌr1にビアＶを通じて接続されている。
【００４２】
第６層（図２Ｆ）の、前記第１低インピーダンス部Ｃ12-12の略直下位置には、第１ＳＩＲ１１の高インピーダンス部Ｌr1を形成する電極（以下、「第１高インピーダンス部」と言う）と、第２ＳＩＲ１２の高インピーダンス部Ｌr2を形成する電極（以下、「第２高インピーダンス部」と言う）とを平行に並べて設ける。これらの高インピーダンス部Ｌr1，Ｌr2は、前記低インピーダンス部Ｃ12-12，Ｃ12-22より幅の狭いクランク状に折れ曲がった形状を有する導体線路を線対称となるように並べて配置する。より詳しくは、各高インピーダンス部Ｌr1，Ｌr2は、導体パターンとして連続した２つの線路部分、すなわち、互いに大きな間隔を隔てて平行に延在するように形成した線路部分Ｌ11，Ｌ21（以下、「広間隔線路部」と言う）と、当該広間隔線路部に連続しかつ互いに接近するようにクランク状に折り曲げて互いの間隔を狭めかつ互いに平行に延在するように形成した線路部分Ｌ12，Ｌ22（以下、「狭間隔線路部」と言う）とからなる。
【００４３】
そして、第１高インピーダンス部Ｌr1と第２高インピーダンス部Ｌr2の各広間隔線路部Ｌ11，Ｌ21の先端部にビアＶを設けて、これらのビアＶにより前記第２層（図２Ｂ）のベタグランド（上部グランド電極Ｇ1）および後に述べる第１０層の下部グランド電極Ｇ0に電気的に接続することにより第１高インピーダンス部Ｌr1と第２高インピーダンス部Ｌr2の各先端部を短絡端とする。一方、当該第１高インピーダンス部Ｌr1の基端部（反対側の端部）には別のビアＶを設けてこのビアＶにより前記第３層に設けた第１低インピーダンス部Ｃ12-12と当該第１高インピーダンス部Ｌr1とを接続する。さらに、第１高インピーダンス部Ｌr1の広間隔線路部Ｌ11の中間部にビアＶを設けてこのビアＶにより前記第５層に設けた入力タップＴ1を第１高インピーダンス部Ｌr1に接続する。
【００４４】
他方、第２高インピーダンス部Ｌr2の基端部は、ビアＶを介して後に述べる第９層の第２低インピーダンス部Ｃ12-22に接続する。また、第２高インピーダンス部Ｌr2の広間隔線路部Ｌ21の中間部にビアＶを設けてこのビアＶにより、後に述べる第７層の出力タップＴ2と第２高インピーダンス部Ｌr2とを接続する。さらに、これら第１高インピーダンス部Ｌr1の広間隔線路部Ｌ11と第２高インピーダンス部Ｌr2の広間隔線路部Ｌ21との間には、浮き電極１０１を形成するビア（層間接続導体）Ｖ12を通す。
【００４５】
また、第１高インピーダンス部Ｌr1の狭間隔線路部Ｌ12と第２高インピーダンス部Ｌr2の狭間隔線路部Ｌ22とを接近させることでこれらの線路部分Ｌ12，Ｌ22を互いに電磁界結合させ、これにより、本実施形態のＢＰＦ１０では、前記結合キャパシタＣ12による容量結合（Ｃ結合）に加え、高インピーダンス部Ｌr1，Ｌr2（短絡端側の線路部分Ｌ12，Ｌ22）同士のエッジ結合（Ｍ結合）を実現する。
【００４６】
第７層（図２Ｇ）には、ＢＰＦ１０から信号を取り出すための出力タップＴ2を設ける。この出力タップＴ2は、導体線路からなり、一端が前記第６層に設けた第２高インピーダンス部Ｌr2にビアＶを通じて接続され、他端が後述の基板裏面（第１１層）に形成した出力端子電極Ｐ2にビアＶを通じて接続されている。
【００４７】
第８層（図２Ｈ）には、第２結合電極Ｃ12-21を設ける。この第２結合電極Ｃ12-21は、前述の第１結合電極Ｃ12-11とビア（層間接続導体）Ｖ12を介し電気的に接続されて浮き電極１０１を構成すると共に、後に述べる第９層に配した第２低インピーダンス部Ｃ12-22と誘電体層を介して対向することによりキャパシタＣ12-2を構成する。このキャパシタＣ12-2（以下、「第２結合キャパシタ」と言う）は、前述の第１結合キャパシタＣ12-1と共に、第１ＳＩＲ１１と第２ＳＩＲ１２とを結合する段間結合キャパシタＣ12を構成するものである。
【００４８】
第９層（図２Ｉ）には、第２低インピーダンス部Ｃ12-22を設ける。この第２低インピーダンス部Ｃ12-22は、平面から見たとき前記第３層の第１低インピーダンス部Ｃ12-12と重なる位置に形成してあり、前述の第２高インピーダンス部Ｌr2とビアＶを介して接続されている。またこの第２低インピーダンス部Ｃ12-22は、次に述べる第１０層のベタグランド（下部グランド電極Ｇ0）に誘電体層を介して対向するように配置してあり、これら第２低インピーダンス部Ｃ12-22と下部グランド電極Ｇ0により第２共振キャパシタＣr2を構成する。
【００４９】
第１０層（図２Ｊ）には、ベタグランドとして下部グランド電極Ｇ0を形成する。さらに基板裏面である第１１層（図２Ｋ）には、外部接続用のグランド端子電極Ｐ4と、ＢＰＦ１０から信号を出力するための出力端子電極Ｐ2を形成する。グランド端子電極Ｐ4は、前記第１０層の下部グランド電極Ｇ0と複数のビアＶにより接続してある。
【００５０】
このように本実施形態のＢＰＦ１０では、第１ＳＩＲ１１の低インピーダンス部Ｃ12-12、第２ＳＩＲ１２の低インピーダンス部Ｃ12-22、ならびに高インピーダンス部Ｌr1，Ｌr2を異なる配線層にかつ平面から見たときにこれらが重なるように略同位置に配置しているから、フィルタ１０の小型化を図ることが出来る。
【００５１】
また、本実施形態のＢＰＦ１０は積層基板に内蔵して各種のモジュールを構成することが出来るものである。図３は、本実施形態に係る上記ＢＰＦ１０を積層基板１に内蔵して高周波モジュールを構成した状態を概念的に示すものである。この図に示すように積層基板１の表面には、ＰＡや高周波スイッチを含むＩＣ２、ならびにチップインダクタやチップキャパシタ等のチップ部品３を実装し、積層基板１の内部配線層に本実施形態のＢＰＦ１０を形成する。また、積層基板１の内層には本実施形態のＢＰＦ１０以外にも様々な回路・素子を実装することが出来る。
【００５２】
なお、上記本実施形態の説明では、ＢＰＦ１０を構成する各導体を配した基板各層を連続した（積層方向に隣り合う）配線層（第１層から第１１層）として説明したが、これら各層は必ずしも連続したものである必要はなく、特に、キャパシタ（第１共振キャパシタＣr1、第２共振キャパシタＣr2、第１結合キャパシタＣ12-1および第２結合キャパシタＣ12-2）を形成しない２つの層の間、具体的には、第１層と第２層との間、第４層と第５層との間、第５層と第６層との間、第６層と第７層との間、第７層と第８層との間、ならびに第１０層と第１１層との間には、１以上の配線層をさらに設けて構わない。例えば、図３に示したようなモジュールを構成する場合、１２層以上、例えば２０〜３０層あるいはそれ以上の配線層を有する積層基板を使用し、これに本実施形態のＢＰＦ１０を内蔵しても良い。
【００５３】
また上記図３に示したように基板上面をＩＣ２やチップ部品３を実装する部品搭載面とすると共に、基板下面を、本モジュールを他の実装基板に搭載するための外部接続用の端子形成面とした場合に、本実施形態によれば、ＢＰＦ１０への入出力を基板１の上下に引き出す（基板上面に入力端子電極Ｐ1を、基板下面に出力端子電極Ｐ2をそれぞれ備える）構造を有するから、基板上面に搭載した各部品２，３ならびに基板下面の他の実装基板との接続を容易に行うことが可能で、使用利便性に優れたモジュールを構成することが出来る。
【００５４】
さらに、本実施形態では、段間結合キャパシタＣ12を低インピーダンス部Ｃ12-12，Ｃ12-22の内側（基板積層方向に関し第１低インピーダンス部Ｃ12-12と第２低インピーダンス部Ｃ12-22との間に、かつ平面から見たときに各低インピーダンス部Ｃ12-12，Ｃ12-22の内側）に配置した浮き電極１０１により構成しているから、結合キャパシタＣ12-1，Ｃ12-2を構成する当該浮き電極１０１と、ベタグランド（上部グランド電極Ｇ1および下部グランド電極Ｇ0）との間に浮遊容量が生じることを防ぐことができ、１/２波長共振を回避し、良好な帯域外減衰特性を得ることが出来る。また、当該浮き電極１０１は、平面から見たときに各低インピーダンス部Ｃ12-12，Ｃ12-22の内側に配置されているから、積層ずれによる容量変動も回避することが出来る。さらに、結合電極Ｃ12-11，Ｃ12-21を繋ぐビアＶ12を２つのＳＩＲ１１，１２の高インピーダンス部Ｌr1，Ｌr2の間を通しているから、フィルタ１０を構成するパターンの拡大を防ぐと共に、積層基板内の他のパターン（回路・素子）との干渉を防ぐことも可能となる。
【００５５】
図４は本実施形態に係るＢＰＦ１０の周波数‐減衰特性を示す線図であり、実線が入出力端子Ｐ1，Ｐ2間の通過特性（Ｓ21）を、破線が入力端子Ｐ1における反射特性（Ｓ11）をそれぞれ示している。この図から明らかなように本実施形態のＢＰＦ１０では良好な帯域通過特性が得られる。なお、本実施形態のＢＰＦは、通過帯域３．３〜３．９５ＧＨｚ（帯域中心周波数約３．６ＧＨｚ）に設定したが、これより低い周波数帯ならびに高い周波数帯で使用するＢＰＦも本発明に基づいて同様に構成することが可能である。
【００５６】
〔第２実施形態〕
図５は本発明の第二の実施形態に係るＢＰＦを図１（第一実施形態）と同様に示す等価回路図であり、図６Ａから図６Ｇは当該第二実施形態のＢＰＦを構成する積層基板各層の導体パターンを、図２Ａから図２Ｋ（第一実施形態）と同様に示す平面図である。なお、本実施形態の基板各層を示す図（図６Ａ〜図６Ｇ）では、基板の表面と裏面は省略し、基板の内部配線層のみを示している。したがって、本実施形態において第１層（図６Ａ）は基板表面ではなく、基板内の一配線層である。また、第７層（図６Ｇ）は基板裏面ではなく、前記第１層より下層の基板内の他の一配線層を表している。
【００５７】
これらの図に示すように本実施形態のＢＰＦ２０は、入力端子Ｐ1と出力端子Ｐ2との間に低インピーダンス部Ｃ12-12，Ｃ12-22，Ｃ23-22と高インピーダンス部Ｌr1，Ｌr2，Ｌr3とからなる３個のＳＩＲ１１，１２，１３、すなわち、第１ＳＩＲ１１と第２ＳＩＲ１２と第３ＳＩＲ１３とを順に接続したものである。この３段のＳＩＲ１１，１２，１３を備えたＢＰＦ２０においても、前記第一実施形態と同様に本発明を適用し、これら３個のＳＩＲ１１，１２，１３の各低インピーダンス部Ｃ12-12，Ｃ12-22，Ｃ23-22と各高インピーダンス部Ｌr1，Ｌr2，Ｌr3を、積層基板の上部に形成したベタグランド（上部グランド電極Ｇ1）と下部に形成したベタグランド（下部グランド電極Ｇ0）との間の複数の配線層に亘って上下に重なるように配することで、フィルタ２０全体を小型化することが可能である。具体的には、以下のとおりである。
【００５８】
第１層（図６Ａ）にベタグランドとして上部グランド電極Ｇ1を形成する一方、第７層に下部グランド電極Ｇ0を設ける。第２層（図６Ｂ）に、第１ＳＩＲ１１の低インピーダンス部（第１低インピーダンス部）Ｃ12-12と第３ＳＩＲ１３の低インピーダンス部（第３低インピーダンス部）Ｃ23-22とを並べてかつ第１層の上部グランド電極Ｇ1と対向するように形成し、第１共振キャパシタＣr1および第３共振キャパシタＣr3をそれぞれ構成する。また、これら第１低インピーダンス部Ｃ12-12と第３低インピーダンス部Ｃ23-22は、平面から見たときに後に述べる第２低インピーダンス部Ｃ12-22（図６Ｆ）とそれぞれ一部が重なるように配置する。フィルタ２０全体を小型化するためである。
【００５９】
第３層（図６Ｃ）には、第１結合電極（第一の結合キャパシタ電極）Ｃ12-11と第４結合電極（第四の結合キャパシタ電極）Ｃ23-21とを設ける。第１結合電極Ｃ12-11は、前記第２層の第１低インピーダンス部Ｃ12-12に対向してキャパシタ（第１結合キャパシタ）Ｃ12-1を構成すると共に、後に述べる第２結合電極Ｃ12-21とビア（層間接続導体）Ｖ12を介し電気的に接続されて浮き電極１０１を構成する。さらにこの第１結合キャパシタＣ12-1は、後に述べる第２結合キャパシタＣ12-2と共に、第１ＳＩＲ１１と第２ＳＩＲ１２とを結合する段間結合キャパシタＣ12を構成する。
【００６０】
一方、第４結合電極Ｃ23-21は、前記第２層の第３低インピーダンス部Ｃ23-22に対向してキャパシタ（第４結合キャパシタ）Ｃ23-2を構成すると共に、後に述べる第３結合電極Ｃ23-11とビアＶ23を介し接続されて浮き電極１０２を構成する。さらにこの第４結合キャパシタＣ23-2は、後に述べる第３結合キャパシタＣ23-1と共に、第２ＳＩＲ１２と第３ＳＩＲ１３とを結合する段間結合キャパシタＣ23を構成する。また、これら浮き電極１０１，１０２を形成する各ビアＶ12，Ｖ23は、それぞれ第１高インピーダンス部Ｌr1と第２高インピーダンス部Ｌr2との間、ならびに第２高インピーダンス部Ｌr2と第３高インピーダンス部Ｌr3との間をそれぞれ通過している。
【００６１】
第４層（図６Ｄ）には、第１から第３の各ＳＩＲ１１，１２，１３を構成する高インピーダンス部Ｌr1，Ｌr2，Ｌr3を平行に並べて配置する。図中左端が第１高インピーダンス部Ｌr1であり、中央が第２高インピーダンス部Ｌr2、右端が第３高インピーダンス部Ｌr3である。各高インピーダンス部Ｌr1，Ｌr2，Ｌr3は、先端部をビアＶを介して前記第１層（図６Ａ）の上部グランド電極Ｇ1および第７層の下部グランド電極Ｇ0にそれぞれ接続することにより短絡端としてある。一方、第１高インピーダンス部Ｌr1の基端部および第３高インピーダンス部Ｌr3の基端部は、ビアＶを介して第２層の第１低インピーダンス部Ｃ12-12および第３低インピーダンス部Ｃ23-22とそれぞれ接続する。また、第２高インピーダンス部Ｌr2の基端部は、後に述べる第６層の第２低インピーダンス部Ｃ12-22とビアＶを介して接続する。
【００６２】
さらに、第１高インピーダンス部Ｌr1の基端部には、入力端子Ｐ1に接続するための入力タップＴ1を接続する。この入力タップＴ1は導体線路からなり、ビアを通じて基板表面に設けた入力端子電極（図示せず）に接続される。また、第３高インピーダンス部Ｌr3の基端部には、出力端子Ｐ2に接続するための出力タップＴ2を接続する。この出力タップＴ2は、ビアを通じて基板裏面に設けた出力端子電極（図示せず）に接続される。
【００６３】
なお、本実施形態（図６Ｄ）では、前記第一実施形態と同様に隣り合う高インピーダンス部同士、すなわち、第１高インピーダンス部Ｌr1と第２高インピーダンス部Ｌr2同士、ならびに、第２高インピーダンス部Ｌr2と第３高インピーダンス部Ｌr3同士を平行に並べて配置することで、互いに電磁界結合させる。一方、本実施形態（図６Ｄ）では、高インピーダンス部Ｌr1，Ｌr2，Ｌr3を直線状の線路形状を有するものとしたが、当該電磁界結合を強めるため、前記第一実施形態と同様に先端部（短絡端）側に狭間隔線路部を形成するようにしても良い（例えば第１高インピーダンス部Ｌr1と第３高インピーダンス部Ｌr3を中央の第２高インピーダンス部Ｌr2に近づけるようにクランク状に折り曲げれば良い）。この場合、前記浮き電極１０１，１０２を形成するビアＶ12，Ｖ23は、各高インピーダンス部Ｌr1，Ｌr2，Ｌr3の基端部側（広間隔線路部）の間を通過させれば良い。
【００６４】
第５層（図６Ｅ）には、前記各浮き電極１０１，１０２を形成する第２結合電極Ｃ12-21と第３結合電極Ｃ23-11とを並べて設ける。これらの結合電極のうち第２結合電極Ｃ12-21は、前述の第１結合電極Ｃ12-11とビアＶ12を介し接続されて浮き電極１０１を構成すると共に、次に述べる第６層（図６Ｆ）に配した第２低インピーダンス部Ｃ12-22に誘電体層を介して対向することによりキャパシタ（第２結合キャパシタ）Ｃ12-2を構成する。この第２結合キャパシタＣ12-2は、前述の第１結合キャパシタＣ12-1と共に、第１ＳＩＲ１１と第２ＳＩＲ１２を結合する段間結合キャパシタＣ12を構成する。
【００６５】
一方、第３結合電極Ｃ23-11は、前述の第４結合電極Ｃ23-21とビアＶ23を介し接続されて別の浮き電極１０２を構成し、さらに上記第６層（図６Ｆ）に配した第２低インピーダンス部Ｃ12-22に対向してキャパシタ（第３結合キャパシタ）Ｃ23-1を構成する。この第３結合キャパシタＣ23-1は、前述の第４結合キャパシタＣ23-2と共に、第２ＳＩＲ１２と第３ＳＩＲ１３を結合する段間結合キャパシタＣ23を構成する。
【００６６】
第６層（図６Ｆ）には、第２低インピーダンス部Ｃ12-22を設ける。この第２低インピーダンス部Ｃ12-22は、平面から見たとき前記第２層の第１低インピーダンス部Ｃ12-12ならびに第３低インピーダンス部Ｃ23-22とそれぞれ一部が重なる位置に形成してあり、前述の第２高インピーダンス部Ｌr2とビアＶを介して接続されている。第７層（図６Ｇ）には下部グランド電極Ｇ0を設けてある。前記第２低インピーダンス部Ｃ12-22は、この下部グランド電極Ｇ0に対向し、これら第２低インピーダンス部Ｃ12-22と下部グランド電極Ｇ0により第２共振キャパシタＣr2が形成される。
【００６７】
以上、本発明の実施形態について説明したが、本発明は、図面に基づいて説明した上記実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことが出来ることは当業者に明らかである。
【００６８】
例えば、前記実施形態は２個ないし３個のＳＩＲを備えたフィルタに係るものであるが、本発明を同様に適用して４個以上のＳＩＲを備えるフィルタを構成することも可能である。また、高インピーダンス部および低インピーダンス部の各形状は、特に問わない。例えば高インピーダンス部を、第一実施形態ではクランク形状とし、第二実施形態では直線形状（長方形）としたが、メアンダ状その他の形状とすることも可能である。さらに前記実施形態では、ＢＰＦの入力を基板表面に、出力を基板裏面に引き出したが、入出力の双方を基板表面または裏面に引き出すことも出来るし、他の部分（例えば基板の側面等）に入出力タップを引き出すことも可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第一の実施形態に係るＢＰＦを示す等価回路図である。
【図２Ａ】前記第一実施形態のＢＰＦを構成する積層基板各層（第１層）の導体パターンを示す平面図である。
【図２Ｂ】前記第一実施形態のＢＰＦを構成する積層基板各層（第２層）の導体パターンを示す平面図である。
【図２Ｃ】前記第一実施形態のＢＰＦを構成する積層基板各層（第３層）の導体パターンを示す平面図である。
【図２Ｄ】前記第一実施形態のＢＰＦを構成する積層基板各層（第４層）の導体パターンを示す平面図である。
【図２Ｅ】前記第一実施形態のＢＰＦを構成する積層基板各層（第５層）の導体パターンを示す平面図である。
【図２Ｆ】前記第一実施形態のＢＰＦを構成する積層基板各層（第６層）の導体パターンを示す平面図である。
【図２Ｇ】前記第一実施形態のＢＰＦを構成する積層基板各層（第７層）の導体パターンを示す平面図である。
【図２Ｈ】前記第一実施形態のＢＰＦを構成する積層基板各層（第８層）の導体パターンを示す平面図である。
【図２Ｉ】前記第一実施形態のＢＰＦを構成する積層基板各層（第９層）の導体パターンを示す平面図である。
【図２Ｊ】前記第一実施形態のＢＰＦを構成する積層基板各層（第１０層）の導体パターンを示す平面図である。
【図２Ｋ】前記第一実施形態のＢＰＦを構成する積層基板各層（第１１層）の導体パターンを示す平面図である。
【図３】前記第一実施形態のＢＰＦを備えた高周波モジュールを示す概念図である。
【図４】前記第一実施形態のＢＰＦの周波数‐減衰特性を示す線図である。
【図５】本発明の第二の実施形態に係るＢＰＦを示す等価回路図である。
【図６Ａ】前記第二実施形態のＢＰＦを構成する積層基板各層（第１層）の導体パターンを示す平面図である。
【図６Ｂ】前記第二実施形態のＢＰＦを構成する積層基板各層（第２層）の導体パターンを示す平面図である。
【図６Ｃ】前記第二実施形態のＢＰＦを構成する積層基板各層（第３層）の導体パターンを示す平面図である。
【図６Ｄ】前記第二実施形態のＢＰＦを構成する積層基板各層（第４層）の導体パターンを示す平面図である。
【図６Ｅ】前記第二実施形態のＢＰＦを構成する積層基板各層（第５層）の導体パターンを示す平面図である。
【図６Ｆ】前記第二実施形態のＢＰＦを構成する積層基板各層（第６層）の導体パターンを示す平面図である。
【図６Ｇ】前記第二実施形態のＢＰＦを構成する積層基板各層（第７層）の導体パターンを示す平面図である。
【図７】ＳＩＲを使用するＢＰＦの一例を示す等価回路図である。
【符号の説明】
【００７０】
１  積層基板（ＬＴＣＣ基板）
２  ＩＣ
３  チップ部品
１０，２０  ＢＰＦ（バンドパスフィルタ）
１１  第１ＳＩＲ（ステップインピーダンス共振器）
１２  第２ＳＩＲ（ステップインピーダンス共振器）
１３  第３ＳＩＲ（ステップインピーダンス共振器）
１０１，１０２  浮き電極
Ｃ12，Ｃ23  段間結合キャパシタ
Ｃ12-1  第１結合キャパシタ
Ｃ12-2  第２結合キャパシタ
Ｃ23-1  第３結合キャパシタ
Ｃ23-2  第４結合キャパシタ
Ｃ12-11  第１結合電極（第１結合キャパシタ電極）
Ｃ12-21  第２結合電極（第２結合キャパシタ電極）
Ｃ23-11  第３結合電極（第３結合キャパシタ電極）
Ｃ23-21  第４結合電極（第４結合キャパシタ電極）
Ｃ12-12  第１低インピーダンス部
Ｃ12-22  第２低インピーダンス部
Ｃ23-22  第３低インピーダンス部
Ｃr1  第１共振キャパシタ
Ｃr2  第２共振キャパシタ
Ｃr3  第３共振キャパシタ
Ｇ0  下部グランド電極
Ｇ1  上部グランド電極
Ｌr1  第１高インピーダンス部
Ｌr2  第２高インピーダンス部
Ｌr3  第３高インピーダンス部
Ｐ1  入力端子
Ｐ2  出力端子
Ｐ3  ＩＣ搭載用パッド電極
Ｐ4  グランド端子電極
Ｔ1  入力タップ
Ｔ2  出力タップ
Ｖ，Ｖ12，Ｖ23  ビアホール
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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