(57)【要約】【課題】ホールディング電圧を可変設定するために複数段のトランジスタを直列に接続する構成において、ターンオン電圧を所望の値に調整できるようにする。【解決手段】エミッタとコレクタを接続しながら、Ｎ段のバイポーラトランジスタＴＲ１〜ＴＲｎを直列に接続する構成で、１段目のトランジスタＴＲ１のコレクタと各段のトランジスタ間のエミッタ・コレクタ接続点との間のそれぞれに、ターンオン電圧設定用抵抗Ｒ１〜Ｒｎを接続する。この抵抗Ｒ１〜Ｒｎの値として小さいものを選べば、ターンオン電圧が低くなり、大きいものを選べば、ターンオン電圧が高くなり、この抵抗値の選択によりターンオン電圧の調整が可能になる。また、上記トランジスタとして、ＭＯＳ型トランジスタを用い、ドレインをコレクタ、バックゲートをベース、ソースをエミッタに置き換えて構成することもできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
エミッタとコレクタを接続しながら、複数段のトランジスタを直列に接続する半導体静電保護装置において、
１段目のトランジスタのコレクタと各段のトランジスタ間のエミッタ・コレクタ接続点との間のそれぞれに、ターンオン電圧設定用抵抗を接続することを特徴とする半導体静電保護装置。
【請求項２】
上記トランジスタとして、ＭＯＳ型トランジスタを用い、ドレインをコレクタ、バックゲートをベース、ソースをエミッタに置き換えて構成することを特徴とする請求項１記載の半導体静電保護装置。
【請求項３】
Ｎ段のトランジスタが直列に接続されたとき、上記ターンオン設定用抵抗の抵抗値がＮ−１段目から１段目に向かう程、小さくなるように設定したことを特徴とする請求項１又は２記載の半導体静電保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体静電保護装置、特に複数段のトランジスタを直列に接続してなる静電保護装置（素子）で、そのターンオン電圧の調整のための構成に関する。
【背景技術】
【０００２】
図６には、下記特許文献１の半導体保護装置の構成が示されており、この従来例では、Ｐ型半導体基板１０の表面に形成された低濃度Ｐ型不純物領域１１と、低濃度Ｐ型不純物領域１１のコンタクト部となる高濃度Ｐ型不純物領域１２と、高濃度Ｎ型不純物領域からなるソース部１３（１４：ソース端子）と、高濃度Ｐ型不純物領域１５と、高濃度Ｎ型不純物領域からなるドレイン部１６（１７：ドレイン端子）と、ドレイン部１６と高濃度Ｐ型不純物領域１２に挟まれた領域の半導体基板上に形成された導電膜１８とからなり、ドレイン部１６、高濃度Ｐ型不純物領域１２及び低濃度Ｐ型不純物領域１１の不純物濃度と絶縁膜１９、２０及び導電膜１８の幅を設定することで、ターンオン電圧及びホールディング電圧を所望の値にすることが行われている。
【０００３】
図７には、厚酸化膜トランジスタの電流−電圧特性が示されており、このトランジスタでは、ドレイン部（１６）の電圧が上昇し始めると、電流値が徐々に増加するが、更にドレイン部の電圧が上昇すると、ドレイン部（１６）−低濃度Ｐ型不純物領域（１１）−ソース部（１３）からなるＮＰＮ構造のバイポーラがターンオン電圧でターンオンし、ホールディング電圧に達するという特性がある。上述した特許文献１では、このホールディング電圧とターンオン電圧が所望の値に設定される。
【特許文献１】特開２００３−１７９１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図６の従来例では、所望のホールディング電圧とターンオン電圧にするため、不純物領域（ドレイン部１６、高濃度Ｐ型不純物領域１２及び低濃度Ｐ型不純物領域１１）の不純物濃度と絶縁膜（１９、２０）及び導電膜（１８）の幅を設定することから、プロセス条件の追加（フォトマスクを追加等）、変更等が必要になり、製造が複雑になるという問題がある。
【０００５】
図８には、ホールディング電圧を所望の値にする従来の半導体静電保護装置の他の構成が示されており、図８に示されるように、この装置では、エミッタとコレクタを接続しながらトランジスタ２３と２４を、コレクタ部（端子）２５とエミッタ部（端子）２６の間に、直列に接続し、かつこれらトランジスタ２３，２４のベースをエミッタ部２６に接続し、トランジスタを２段にすることで、１段の場合よりもホールディング電圧を高くすることが行われる。そして、このトランジスタの段数を増減することにより、ホールディング電圧を所望の値に可変設定することができる。
【０００６】
しかしながら、図８のように、ホールディング電圧を高くするためにトランジスタの段数を増やすと、同時にターンオン電圧も上昇することになり、ターンオン電圧を単独で所望の値に設定することができないという不都合がある。
【０００７】
本発明は上記問題点に鑑みてなされたものであり、その目的は、ホールディング電圧を可変設定するために複数段のトランジスタを直列に接続する構成において、ターンオン電圧を所望の値に調整できる半導体静電保護装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に係る発明は、エミッタとコレクタを接続しながら、複数段のトランジスタを直列に接続する半導体静電保護装置において、１段目のトランジスタのコレクタと各段のトランジスタ間のエミッタ・コレクタ接続点との間のそれぞれに、ターンオン電圧設定用抵抗を接続することを特徴とする。
請求項２の発明は、上記トランジスタとして、ＭＯＳ型トランジスタを用い、ドレインをコレクタ、バックゲートをベース、ソースをエミッタに置き換えて構成することを特徴とする。
請求項３の発明は、Ｎ段のトランジスタが直列に接続されたとき、上記ターンオン設定用抵抗の抵抗値がＮ−１段目から１段目に向かう程、小さくなるように設定したことを特徴とする。
【０００９】
本発明の構成によれば、１段目からＮ−１段目までのターンオン電圧設定用抵抗の値を適宜選択することで、ターンオン電圧が所望の値に調整され、抵抗値として小さいものを選べば、ターンオン電圧が低くなり、大きいものを選べば、ターンオン電圧が高くなる。このターンオン電圧設定用抵抗は、１段目のトランジスタのコレクタと各段のトランジスタ間のエミッタ・コレクタ接続点との間に、ポリシリコン等の配線を形成することで設けることができ、この配線（層）の長さや厚みの調整により、所望のターンオン電圧のための抵抗値が設定される。
【発明の効果】
【００１０】
本発明の半導体静電保護装置によれば、ホールディング電圧を可変設定するために複数段のトランジスタが直列に接続される構成において、ターンオン電圧設定用抵抗を配置するだけで、ターンオン電圧を所望の値に調整できるという効果がある。また、このターンオン電圧設定用抵抗は、配線抵抗を利用して設けることができるので、プロセス条件の追加、変更等が不要となり、製造も容易になるという利点がある。
【発明を実施するための最良の形態】
【００１１】
図１には、本発明の第１実施例に係る半導体静電保護装置の構成が示されており、この第１実施例は、図示されるように、１段目バイポーラトランジスタ（以下、単にトランジスタとする）ＴＲ１のエミッタに２段目トランジスタＴＲ２のコレクタを接続するという形で、コレクタ部（端子）１とエミッタ部（端子）２との間に、Ｎ段のトランジスタＴＲ１〜ＴＲｎが直列に接続される。また、Ｎ段のトランジスタＴＲ１〜ＴＲｎの全てのベースを共通に連結し、この共通線がＮ段目のトランジスタのエミッタ部２に接続される。このような構成によれば、このＮ段のトランジスタＴＲ１〜ＴＲｎの段数を任意に選択することにより、所望のホールディング電圧を設定することができる。
【００１２】
そして、１段目トランジスタＴＲ１のコレクタと１段目トランジスタＴＲ１−２段目トランジスタＴＲ２間のエミッタ・コレクタ接続点との間に抵抗Ｒ１、また１段目トランジスタＴＲ１のコレクタと２段目トランジスタＴＲ２−３段目トランジスタＴＲ３間のエミッタ・コレクタ接続点との間に抵抗Ｒ２を接続するというようにして、１段目トランジスタＴＲ１のコレクタと各段のトランジスタ間のエミッタ・コレクタ接続点との間のそれぞれに、ターンオン電圧設定用抵抗Ｒ１〜Ｒｎ−１が接続される。これら抵抗Ｒ１〜Ｒｎ−１は、接続配線（層）の長さや厚みによって形成される。
【００１３】
第１実施例は以上の構成からなり、その動作を以下に説明する。
上記のＮ段目トランジスタＴＲｎのエミッタ部２が接地され、１段目トランジスタＴＲ１のコレクタ部１に正サージが印加された場合を考えると、１段目トランジスタＴＲ１のコレクタ部１から印加された正サージは、まず抵抗Ｒｎ−１を経由しＮ段目トランジスタＴＲｎのコレクタ部３に印加される。そうすると、このＮ段目トランジスタＴＲｎのコレクタ部３に印加されたサージにより、Ｎ段目トランジスタＴＲｎのコレクタ部３に降伏が生じ、これによって発生した正孔電子対のうちの正孔がＮ段目トランジスタＴＲｎのベースを通過する際に流れる電流とＮ段目トランジスタＴＲｎのベース部を形成するＰ型不純物領域の抵抗値との積が約１Ｖ程度になると、Ｎ段目トランジスタＴＲｎがターンオンする。
【００１４】
次に、Ｎ段目トランジスタＴＲｎがターンオンすることにより、Ｎ段目の前のＮ−１段目トランジスタＴＲｎ−１のエミッタ部（３）の電位が接地電位に近づくので、Ｎ−１段目トランジスタＴＲｎ−１のコレクタ部に印加されたサージにより、Ｎ−１段目トランジスタＴＲｎ−１のコレクタ部に降伏が生じ、上述したＮ段目トランジスタＴＲｎと同様の原理でＮ−１段目トランジスタＴＲｎ−１がターンオンするというようにして、最終的には１段目トランジスタＴＲ１のコレクタ部１から印加された正サージがこの１段目トランジスタＴＲ１からＮ段目トランジスタＴＲｎを通過してそのエミッタ部２から流れ出ることにより、半導体回路が静電気から保護される。
【００１５】
このよう第１実施例の構成では、抵抗Ｒ１〜Ｒｎの値を小さくすると、Ｎ段目トランジスタＴＲｎのコレクタ部３に印加されるサージの量が増えるため、Ｎ段目トランジスタＴＲｎのターンオン電圧が下がり、結果的に１段目トランジスタＴＲ１のターンオン電圧を下げることができる。従って、この抵抗Ｒ１〜Ｒｎの値を選択することで、トランジスタＴＲ１〜ＴＲｎの段数によりホールディング電圧を設定した構成において、ターンオン電圧を所望の値に設定することが可能になる。
【００１６】
図２には、第２実施例の構成が示されており、この第２実施例は、ＭＯＳ（ＮＭＯＳ）型トランジスタで、横型のバイポーラトランジスタを用いたものである。
この第２実施例は、図２に示されるように、Ｎ段のＭＯＳ型トランジスタＭＴ１〜ＭＴｎにおいて、そのドレインを第１実施例のトランジスタのコレクタ、バックゲートをベース、ソースをエミッタに置き換えて構成し、ドレイン部４とソース部５との間に、Ｎ段のＭＯＳ型トランジスタＭＴ１〜ＭＴｎを直列に接続する。また、Ｎ段のＭＯＳ型トランジスタのＭＴ１〜ＭＴｎの全てのゲートとバックゲートのそれぞれを共通に連結し、これらゲートとバックゲートの共通線がＮ段目ＭＯＳ型トランジスタＭＴｎのソース部５に接続される。このような構成によれば、このＮ段のＭＯＳ型トランジスタＭＴ１〜ＭＴｎの段数を任意に選択すれば、所望のホールディング電圧を設定することができる。
【００１７】
そして、１段目ＭＯＳ型トランジスタＭＴ１のドレインと２段目ＭＯＳ型トランジスタＭＴ２のドレインとの間に抵抗ｒ１を接続するというようにして、１段目ＭＯＳ型トランジスタＭＴ１のドレインと各段のＭＯＳ型トランジスタのドレインとの間にそれぞれターンオン電圧設定用抵抗ｒ１〜ｒｎ−１が接続される。
【００１８】
第２実施例は以上の構成からなり、その動作を以下に説明する。
上記のＮ段目ＭＯＳ（ＮＭＯＳ）型トランジスタＭＴｎのソース部５が接地され、１段目ＭＯＳ型トランジスタＭＴ１のドレイン部４に正サージが印加された場合を考えると、１段目ＭＯＳ型トランジスタＭＴ１のドレイン部４から印加された正サージは、抵抗ｒｎ−１を経由しＮ段目ＭＯＳ型トランジスタＭＴｎのドレイン部６に印加される。そうすると、このＮ段目ＭＯＳ型トランジスタＭＴｎのドレイン部６に印加されたサージにより、Ｎ段目ＭＯＳ型トランジスタＭＴｎのドレイン部６に降伏が生じ、これによって発生した正孔電子対のうちの正孔がＮ段目ＭＯＳ型トランジスタＭＴｎのバックゲートを通過する際に流れる電流とＮ段目ＭＯＳ型トランジスタＭＴｎのバックゲート部を形成するＰ型不純物領域の抵抗値との積が約１Ｖ程度になると、Ｎ段目ＭＯＳ型トランジスタＭＴｎがターンオンする。即ち、ＭＯＳ型トランジスタＭＴｎのドレイン、バックゲート、ソースをそれぞれコレクタ、ベース、エミッタと見立てた場合の寄生ＮＰＮがターンオンする。
【００１９】
次に、Ｎ段目ＭＯＳ型トランジスタＭＴｎがターンオンすることにより、Ｎ−１段目ＭＯＳ型トランジスタＭＴｎ−１のソース部の電位が接地電位に近づき、Ｎ−１段目ＭＯＳ型トランジスタＭＴｎ−１のドレイン部に印加されたサージにより、Ｎ−１段目ＭＯＳ型トランジスタＭＴｎ−１のドレイン部に降伏が生じ、このＮ−１段目ＭＯＳ型トランジスタＭＴｎ−１がターンオンするというようにして、ドレイン部４から印加された正サージが１段目ＭＯＳ型トランジスタＭＴ１からＮ段目ＭＯＳ型トランジスタＭＴｎを通過してそのソース部５から流れ出ることにより、半導体回路が静電気から保護される。
【００２０】
図３には、第２実施例の構成において試作評価をするため、２段のＭＯＳ型トランジスタＭＴ１，ＭＴ２で構成された装置の構成が示されており、この装置における電流−電圧特性結果が図４に示され、この図４の電流−電圧特性結果のうちターンオン電圧部分を拡大したものが図５に示されている。
【００２１】
この図４及び図５において、１０１は抵抗接続前の特性、１０２は抵抗ｒ１の抵抗値を１ｋΩとした場合の特性、１０３は抵抗ｒ１の抵抗値を１００Ωとした場合の特性であり、この図から分かるように、１ｋΩの抵抗ｒ１を接続したときは、抵抗ｒ１の接続前に比べてターンオン電圧が低下し、また１００Ωの抵抗ｒ１を接続したときは、１ｋΩの場合に比べてターンオン電圧が低下する結果となった。従って、第２実施例の場合、抵抗ｒ１〜ｒｎの抵抗値を選択することで、ＭＯＳ型トランジスタＭＴ１〜ＭＴｎの段数によりホールディング電圧を設定した構成において、ターンオン電圧を所望の値に設定することが可能になる。
【００２２】
また、各実施例における抵抗Ｒ１〜Ｒｎ又はｒ１〜ｒｎの抵抗値は、上述のように全てを同一の値としてもよいが、Ｎ段のトランジスタＴＲ１〜ＴＲｎ又はＭＴ１〜ＭＴｎにおいて、Ｎ−１段目抵抗Ｒｎ−１から１段目抵抗Ｒ１に向かう程、その抵抗値が小さくなるように設定してもよく、このような抵抗値の設定によれば、１段目へ向かう程、早い時間でターンオンするので、静電保護装置の動作を迅速に行うことができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施例に係る半導体静電保護装置の構成を示す回路図である。
【図２】第２実施例に係る半導体静電保護装置の構成を示す回路図である。
【図３】第２実施例の半導体静電保護装置で、試作評価をするための構成を示す回路図である。
【図４】図３の構成の半導体静電保護装置の電流−電圧特性を示すグラフ図である。
【図５】図４の電流−電圧特性におけるターンオン領域を拡大したグラフ図である。
【図６】従来の半導体保護装置の構成を示す図である。
【図７】厚酸化膜トランジスタの電流−電圧特性を示すグラフ図である。
【図８】従来の半導体静電保護装置の他の構成を示す回路図である。
【符号の説明】
【００２４】
１，３…コレクタ部、        ２…エミッタ部、
４，６…ドレイン部、        ５…ソース部、
ＴＲ１〜ＴＲｎ…バイポーラトランジスタ、
ＭＴ１〜ＭＴｎ…ＭＯＳ（ＮＭＯＳ）型トランジスタ、
Ｒ１〜Ｒｎ，ｒ１〜ｒｎ…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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